データシート

[AK4642EN]
= Preliminary =
AK4642EN
Stereo CODEC with MIC/HP/SPK-AMP
概
要
AK4642はヘッドフォン、スピーカアンプを内蔵したステレオCODECです。入力にはマイクアンプ及
びALC(Auto Level Control)回路を内蔵し、出力にはヘッドフォンアンプ及びスピーカアンプを内蔵して
おり、録再機能付きポータブル機器用途に最適です。パッケージは小型の32pin QFNを採用、従来23
チップで構成されたシステムと比較して実装面積を大幅に削減します。
特
長
1. 録音側機能
 ステレオマイク入力(差動 or シングルエンド入力)
 ステレオライン入力
 マイク用ゲインアンプ内蔵 (+32dB/+26dB/+20dB or 0dB)
 Digital ALC (Automatic Level Control) 回路内蔵
(+36dB  54dB, 0.375dB Step, Mute)
 ADC特性: S/(N+D): 83dB, DR, S/N: 86dB (MIC-Amp=+20dB)
S/(N+D): 88dB, DR, S/N: 95dB (MIC-Amp=0dB)
 風切り音フィルタ
 ステレオ感強調回路
2. 再生側機能
 ディジタルディエンファシスフィルタ (tc=50/15s, fs=32kHz, 44.1kHz, 48kHz)
 ディジタルボリューム内蔵 (+12dB  115.0dB, 0.5dB Step, Mute)
 Digital ALC (Automatic Level Control) 回路内蔵
(+36dB  54dB, 0.375dB Step, Mute)
 ステレオ感強調回路
 ステレオライン出力
- 特性: S/(N+D): 88dB, S/N: 92dB
 ステレオヘッドフォンアンプ内蔵
- HP-AMP特性: S/(N+D): 70dB, S/N: 90dB
- 定格出力: [email protected] (HVDD=3.3V)
- 電源ON/OFF時クリックノイズフリー
 モノラルスピーカアンプ内蔵
- SPK-AMP特性: S/(N+D): [email protected], S/N: 90dB
- BTL接続
- 圧電スピーカ対応
- 定格出力: [email protected] (HVDD=3.3V)
[email protected] (HVDD=5V)
 アナログミキシング: モノラル入力
3. パワーマネジメント機能
4. マスタクロック:
(1) PLLモード
 周波数: 11.2896MHz,12MHz,12.288MHz,13.5MHz,24MHz,27MHz (MCKI pin)
1fs (LRCK pin)
32fs or 64fs (BICK pin)
(2) 外部クロックモード
 周波数: 256fs, 512fs or 1024fs (MCKI pin)
5. マスタクロック出力周波数: 32fs/64fs/128fs/256fs
MS0420-J-01
2014/09
-1-
[AK4642EN]
6. サンプリング周波数:
 PLL Slave Mode (LRCK pin): 7.35kHz  48kHz
 PLL Slave Mode (BICK pin): 7.35kHz  48kHz
 PLL Slave Mode (MCKI pin):
8kHz, 11.025kHz, 12kHz, 16kHz, 22.05kHz, 24kHz, 32kHz, 44.1kHz, 48kHz
 PLL Master Mode:
8kHz, 11.025kHz, 12kHz, 16kHz, 22.05kHz, 24kHz, 32kHz, 44.1kHz, 48kHz
 EXT Slave Mode:
7.35kHz  48kHz (256fs), 7.35kHz  26kHz (512fs), 7.35kHz  13kHz (1024fs)
7. シリアルPインタフェース: 3線シリアル, I2Cバス (Ver 1.0, 400kHz高速モード)
8. マスタ/スレーブモード
9. オーディオインタフェースフォーマット: MSB First, 2’s compliment
 ADC : 16bit前詰め, I2S
 DAC : 16bit前詰め, 16bit後詰め, 16-24bit I2S
10. Ta = 30  85C (SPK-Amp=OFF)
30  70C (SPK-Amp=ON)
11. 電源電圧:
 AVDD, DVDD: 2.6  3.6V (typ. 3.3V)
 HVDD: 2.6  5.25V (typ. 3.3V/5.0V)
12. パッケージ : 32pin QFN (5mm x 5mm, 0.5mm pitch)
13. Mono CODEC (AK4536/4630/4631)とレジスタ上位互換
■ ブロック図
AVDD
AVSS
VCOM
DVDD
DVSS
PMMP
MPWR
CSN
CCLK
CDTI
PMADL or PMADR
RIN1
MIC-Amp
LIN2
External
MIC
Cont rol
Register
PMADL
LIN1
Internal
MIC
I2C
MIC Power
Supply
A/D
Wind-Noise
Reduction
HPF
Stereo
Separation
PDN
ALC
PMADR
BICK
RIN2
LRCK
or
SDTO
Audio
I/F
SDTI
Line In
PMLO
LOUT
Line Out
ROUT
PMHPL
PMDAC
HPL
D/A
Headphone
DATT Bass
SMUTE Boost
Stereo
ALC Separation
HPF
PMHPR
HPR
MCKO
PMPLL
MUTE T
PLL
MCKI
VCOC
PMSPK
SPP
Speaker
SPN
PMBP
HVDD
HVSS
MIN
Figure 1. ブロック図
MS0420-J-01
2014/09
-2-
[AK4642EN]
■ オーダリングガイド
30  +85C
AK4642用評価ボード
AK4642EN
AKD4642
32pin QFN (0.5mm pitch)
HPL
HPR
HVSS
HVDD
SPP
SPN
MCKO
MCKI
24
23
22
21
20
19
18
17
■ ピン配置
13
LRCK
RIN2 / IN2
29
Top View
12
SDTO
LIN2 / IN2+
30
11
SDTI
LIN1 / IN1
31
10
CDTI / SDA
RIN1 / IN1+
32
9
CCLK / SCL
MS0420-J-01
CSN / CAD0
8
AK4642EN
7
28
PDN
MIN
6
BICK
I2C
14
5
27
VCOC
LOUT
4
DVDD
AVDD
15
3
2
26
AVSS
ROUT
2
DVSS
VCOM
16
1
25
MPWR
MUTET
2014/09
-3-
[AK4642EN]
■ AK4537との比較
項目
マイク入力
ステレオマイク入力
MIC-Power
MIC-Amp
MIC ALC
ADC HPFカットオフ周波数
風切り音フィルタ
ステレオ感強調回路
モノラルマイクモード
再生用ALC
DATT
バスブースト
DACディジタルフィルタ
阻止域減衰量
ライン出力レベル
圧電スピーカ対応
AK4537
シングルエンド
1系統
2出力, RL=2k (min)
+20dB or 0dB
+27.5dB to –8dB, 0.5dB step
[email protected]=44.1kHz
なし
なし
なし
SPのみ, +18dB to –8dB
0 to –127dB, Mute
+5.74dB/+5.94dB/[email protected]
AK4642EN
シングルエンド/差動
2系統
1出力, RL=0.5k (min)
+32dB/+26dB/+20dB or 0dB
+36dB to –54dB, 0.375dB step, Mute
[email protected]=44.1kHz
あり
あり
あり
Line/HP/SP, +36dB to –54dB
+12 to –115dB, Mute
+5.76dB/+10.80dB/[email protected]
43dB
59dB
1.98Vpp
なし
PLL入力周波数
11.2896MHz, 12MHz, 12.288MHz
P I/F
X’tal
MCKI AC入力
MCKI Pull-down
アナログループバック
モノラルライン出力
ステレオビープ入力
電源電圧(HVDD)
パッケージ
レジスタマップ
4-wire/I2C(100kHz mode)
あり
あり
あり
あり
あり
あり
2.4  3.6V
52pin QFN (7.2mm x 7.2mm)
1.98Vpp/2.50Vpp
あり
11.2896MHz, 12MHz, 12.288MHz,
13.5MHz, 24MHz, 27MHz
3-wire/I2C(400kHz mode)
なし
なし
なし
なし
なし
なし
2.6  5.25V
32pin QFN (5mm x 5mm)
互換性なし
MS0420-J-01
2014/09
-4-
[AK4642EN]
■ AK4631との比較
項目
マイク入力
ステレオマイク入力
ADC
MIC ALC
ADC HPFカットオフ周波数
風切り音フィルタ
ステレオ感強調回路
再生用ALC
ソフトミュート
バスブースト
ディエンファシス
DAC
HP-Amp
ライン出力
ライン出力レベル
P I/F
MCKI Pull-down
アナログループバック
DSPモード
パッケージ
レジスタマップ
AK4631
AK4642EN
シングルエンド
なし
モノラル
+27.5dB to –8dB, 0.5dB step
[email protected]=44.1kHz
なし
なし
SPのみ, +18dB to –8dB
なし
なし
なし
モノラル
なし
モノラル
1.98Vpp
3-wire
あり
あり
あり
28pin QFN (5.2mm x 5.2mm)
シングルエンド/差動
あり
ステレオ
+36dB to –54dB, 0.375dB step, Mute
[email protected]=44.1kHz
あり
あり
Line/HP/SP, +36dB to –54dB
あり
あり
あり
ステレオ
あり
ステレオ
1.98Vpp/2.50Vpp
3-wire/I2C
なし
なし
なし
32pin QFN (5mm x 5mm)
上位互換(ただし、ALC設定パラメ
ータ変更、ループバックディジタル
化、DSPモード削除)
MS0420-J-01
2014/09
-5-
[AK4642EN]
■ AK4631とのレジスタ互換性
AK4631
Addr
00H
01H
02H
03H
04H
05H
06H
07H
08H
09H
0AH
0BH
Register Name
Power Management 1
Power Management 2
Signal Select 1
Signal Select 2
Mode Control 1
Mode Control 2
Timer Select
ALC Mode Control 1
ALC Mode Control 2
Input PGA Control
Digital Volume Control
ALC2 Mode Control
D7
0
0
SPPS
0
PLL3
0
DVTM
0
0
0
DVOL7
0
D6
PMVCM
0
BEEPS
AOPSN
PLL2
0
ROTM
ALC2
REF6
IPGA6
DVOL6
0
D5
PMBP
0
ALC2S
MGAIN1
PLL1
FS3
ZTM1
ALC1
REF5
IPGA5
DVOL5
RFS5
D4
PMSPK
0
DACA
SPKG1
PLL0
MSBS
ZTM0
ZELM
REF4
IPGA4
DVOL4
RFS4
D3
PMAO
M/S
DACM
SPKG0
BCKO1
BCKP
WTM1
LMAT1
REF3
IPGA3
DVOL3
RFS3
D2
PMDAC
MCKPD
MPWR
BEEPA
BCKO0
FS2
WTM0
LMAT0
REF2
IPGA2
DVOL2
RFS2
D1
PMMIC
MCKO
MICAD
ALC1M
DIF1
FS1
LTM1
RATT
REF1
IPGA1
DVOL1
RFS1
D0
PMADC
PMPLL
MGAIN0
ALC1A
DIF0
FS0
LTM0
LMTH
REF0
IPGA0
DVOL0
RFS0
D1
0
MCKO
0
0
DIF1
FS1
0
RGAIN0
REF1
D0
PMADL
PMPLL
AK4642
Addr
00H
01H
02H
03H
04H
05H
06H
07H
08H
09H
0AH
0BH
0CH
to
1FH
Register Name
Power Management 1
Power Management 2
Signal Select 1
Signal Select 2
Mode Control 1
Mode Control 2
Timer Select
ALC Mode Control 1
ALC Mode Control 2
Lch Input Volume Control
Lch Digital Volume Control
ALC Mode Control 3
D7
0
0
SPPSN
LOVL
PLL3
PS1
DVTM
0
REF7
D6
PMVCM
HPMTN
BEEPS
LOPS
PLL2
PS0
0
0
REF6
D5
PMBP
PMHPL
DACS
MGAIN1
PLL1
FS3
ZTM1
ALC
REF5
D4
PMSPK
PMHPR
DACL
SPKG1
PLL0
0
ZTM0
ZELMN
REF4
D3
PMLO
M/S
0
SPKG0
BCKO
0
WTM1
LMAT1
REF3
D2
PMDAC
0
PMMP
BEEPL
0
FS2
WTM0
LMAT0
REF2
MGAIN0
0
DIF0
FS0
0
LMTH0
REF0
IVL7
IVL6
IVL5
IVL4
IVL3
IVL2
IVL1
IVL0
DVL7
RGAIN1
DVL6
LMTH1
DVL5
0
DVL4
0
DVL3
0
DVL2
0
DVL1
0
DVL0
0
Additional Function for AK4642 only
AK4642で不要となったビット
MS0420-J-01
2014/09
-6-
[AK4642EN]
ピン/機能
No.
1
Pin Name
MPWR
I/O
O
Function
マイク用電源供給ピン
コモン電圧出力ピン, 0.45 x AVDD
2 VCOM
O
ADC入力とDAC出力のバイアス電圧です。
3 AVSS
アナロググランドピン
4 AVDD
アナログ電源ピン
PLLのループフィルタ用出力ピン
5 VCOC
O
AVSSとの間に抵抗とコンデンサをシリーズ接続して下さい。
コントロールモード選択ピン
6 I2C
I
“H”: I2Cバス, “L”: 3線式シリアル
パワーダウンモードピン
7 PDN
I
“H”: パワーアップ
“L”: パワーダウン、リセット、コントロールレジスタの初期化
CSN
I
チップセレクトピン (I2C pin = “L”)
8
CAD0
I
チップアドレス0ピン (I2C pin = “H”)
CCLK
I
コントロールクロック入力ピン (I2C pin = “L”)
9
SCL
I
コントロールクロック入力ピン (I2C pin = “H”)
CDTI
I
コントロールデータ入力ピン (I2C pin = “L”)
10
SDA
I/O コントロールデータ入出力ピン (I2C pin = “H”)
11 SDTI
I
オーディオシリアルデータ入力ピン
12 SDTO
O
オーディオシリアルデータ出力ピン
13 LRCK
I/O 入出力チャネルクロックピン
14 BICK
I/O オーディオシリアルクロックピン
15 DVDD
ディジタル電源ピン
16 DVSS
ディジタルグランドピン
17 MCKI
I
外部マスタクロック入力ピン
18 MCKO
O
マスタクロック出力ピン
19 SPN
O
スピーカアンプ反転出力ピン
20 SPP
O
スピーカアンプ非反転出力ピン
21 HVDD
ヘッドフォンアンプ&スピーカアンプ電源ピン
22 HVSS
ヘッドフォンアンプ&スピーカアンプグランドピン
23 HPR
O
Rchヘッドフォンアンプ出力ピン
24 HPL
O
Lchヘッドフォンアンプ出力ピン
ミュート時定数コントロールピン
25 MUTET
O
HVSSピンとの間に時定数設定用コンデンサを接続します。
26 ROUT
O
Rchライン出力ピン
27 LOUT
O
Lchライン出力ピン
28 MIN
I
モノラルアナログ入力ピン
RIN2
I
(MDIF2 bit = “0”)
Rchアナログ入力2ピン
29
I
(MDIF2 bit = “1”)
マイク反転入力2ピン
IN2
LIN2
I
(MDIF2 bit = “0”)
Lchアナログ入力2ピン
30
IN2+
I
(MDIF2 bit = “1”)
マイク非反転入力2ピン
LIN1
I
(MDIF1 bit = “0”)
Lchアナログ入力1ピン
31
I
(MDIF1 bit = “1”)
マイク反転入力1ピン
IN1
RIN1
I
(MDIF1 bit = “0”)
Rchアナログ入力1ピン
32
IN1+
I
(MDIF1 bit = “1”)
マイク非反転入力1ピン
Note 1. アナログ入力ピン (MIN, LIN1, RIN1, LIN2, RIN2)以外のすべての入力ピンはフローティングにしては
いけません。
Note 2. I2C pinにはAVDDもしくはAVSSを入力して下さい。
MS0420-J-01
2014/09
-7-
[AK4642EN]
■ 使用しないピンの処理について
使用しない入出力ピンは下記の設定を行い、適切に処理して下さい。
区分
Analog
Digital
ピン名
MPWR, VCOC, SPN, SPP, HPR, HPL, MUTET,
ROUT, LOUT, MIN, RIN2/IN2, LIN2/IN2+,
LIN1/IN1, RIN1/IN1+
MCKO
MCKI
MS0420-J-01
設定
オープン
オープン
DVSSに接続
2014/09
-8-
[AK4642EN]
絶対最大定格
(AVSS, DVSS, HVSS=0V; Note 3)
Parameter
Power Supplies:
Analog
Digital
Headphone-Amp / Speaker-Amp
|AVSS – DVSS|
(Note 4)
|AVSS – HVSS|
(Note 4)
Input Current, Any Pin Except Supplies
Analog Input Voltage (Note 5)
Digital Input Voltage (Note 6)
Ambient Temperature (powered applied)
Storage Temperature
Maximum Power Dissipation
Ta=85C (Note 8)
(Note 7)
Ta=70C (Note 9)
Symbol
AVDD
DVDD
HVDD
GND1
GND2
IIN
VINA
VIND
Ta
Tstg
Pd1
Pd2
min
0.3
0.3
0.3
0.3
0.3
30
65
-
max
6.0
6.0
6.0
0.3
0.3
10
AVDD+0.3
DVDD+0.3
85
150
400
550
Unit
V
V
V
V
V
mA
V
V
C
C
mW
mW
Note 3. 電圧はすべてグランドピンに対する値です。
Note 4. AVSSとDVSS, HVSSは同じアナロググランドに接続して下さい。
Note 5. I2C, MIN, RIN2/IN2, LIN2/IN2+, LIN1/IN1, RIN1/IN1+ pins
Note 6. PDN, CSN/CAD0, CCLK/SCL, CDTI/SDA, SDTI, LRCK, BICK, MCKI pins
SDA, SCL pinsのプルアップ抵抗の接続先はDVDD以下にして下さい。
Note 7. 実装されるプリント基板の配線密度100%以上の場合です。この電力値はAK4642の内部損失分で、外
部接続されるスピーカおよびヘッドフォンでの消費分は含まれません。
Note 8. スピーカアンプは使用しないで下さい。
Note 9. スピーカアンプを使用することができます。
注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。また、通常の動作は保証
されません。
推奨動作条件
(AVSS, DVSS, HVSS=0V; Note 3)
Parameter
Power Supplies Analog
(Note 10) Digital
HP / SPK-Amp (Note 11)
Difference
Symbol
AVDD
DVDD
HVDD
AVDDDVDD
min
2.6
2.6
2.6
0.3
typ
3.3
3.3
3.3 / 5.0
0
Max
3.6
3.6
5.25
+0.3
Unit
V
V
V
V
Note 3. 電圧はすべてグランドピンに対する値です。
Note 10. AVDD, DVDD, HVDDの電源立ち上げシーケンスを考慮する必要はありません。一部の電源だけを
OFFする場合、再度電源をONした後にPDN pin = “L”でリセットして下さい。
Note 11. 8ダイナミックスピーカ接続時はHVDD = 2.6  3.6Vです。
注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので十分
ご注意下さい。
MS0420-J-01
2014/09
-9-
[AK4642EN]
アナログ特性
(Ta=25C; AVDD, DVDD, HVDD=3.3V; AVSS=DVSS=HVSS=0V; fs=44.1kHz, BICK=64fs;
Signal Frequency=1kHz; 16bit Data; Measurement frequency=20Hz  20kHz; unless otherwise specified)
min
typ
max
Unit
Parameter
MIC Amplifier: LIN1, RIN1, LIN2, RIN2 pins; MDIF1 = MDIF2 bits = “0” (Single-ended inputs)
MGAIN1-0 bits = “00”
40
60
80
k
Input
Resistance MGAIN1-0 bits = “01”, “10”or “11”
20
30
40
k
MGAIN1-0 bits = “00”
0
dB
MGAIN1-0 bits = “01”
+20
dB
Gain
MGAIN1-0 bits = “10”
+26
dB
MGAIN1-0 bits = “11”
+32
dB
MIC Amplifier: IN1+, IN1, IN2+, IN2 pins; MDIF1 = MDIF2 bits = “1” (Full-differential input)
Input Voltage (Note 12)
MGAIN1-0 bits = “01”
0.228
Vpp
MGAIN1-0 bits = “10”
0.114
Vpp
MGAIN1-0 bits = “11”
0.057
Vpp
MIC Power Supply: MPWR pin
Output Voltage (Note 13)
2.22
2.47
2.72
V
Load Resistance
0.5
k
Load Capacitance
30
pF
ADC Analog Input Characteristics: LIN1/RIN1/LIN2/RIN2 pins  ADC  IVOL, IVOL=0dB, ALC=OFF
Resolution
16
Bits
(Note 15)
0.168
0.198
0.228
Vpp
Input Voltage (Note 14)
(Note 16)
1.68
1.98
2.28
Vpp
(Note 15)
71
83
dBFS
S/(N+D)
(1dBFS)
(Note 16)
88
dBFS
(Note 15)
76
86
dB
D-Range (60dBFS, A-weighted)
(Note 16)
95
dB
(Note 15)
76
86
dB
S/N
(A-weighted)
(Note 16)
95
dB
(Note 15)
75
90
dB
Interchannel Isolation
(Note 16)
100
dB
(Note 15)
0.1
0.8
dB
Interchannel Gain Mismatch
(Note 16)
0.1
0.8
dB
Note 12. プラス入力ピンとマイナス入力ピンの差分です。ACカップリングコンデンサを各入力ピンにシリー
ズに接続して下さい。MGAIN1-0 bits = “00”のとき差動入力は使用禁止です。IN1+, IN1, IN2+, IN2 pin
の最大入力電圧はそれぞれAVDDに比例します。Vin = |(IN1/2+)  (IN1/2)| = 0.069 x AVDD
(max)@MGAIN1-0 bits = “01”, 0.035 x AVDD (max)@MGAIN1-0 bits = “10”, 0.017 x AVDD
(max)@MGAIN1-0 bits = “11”.
この電圧を越える信号が入力された場合、ADCの動作は保証できません。
Note 13. 出力電圧はAVDDに比例します。Vout = 0.75 x AVDD (typ)。
Note 14. 入力電圧はAVDDに比例します。Vin = 0.06 x AVDD (typ)@MGAIN1-0 bits = “01” (+20dB), Vin = 0.6 x
AVDD(typ)@MGAIN1-0 bits = “00” (0dB)
Note 15. MGAIN1-0 bits = “01” (+20dB)
Note 16. MGAIN1-0 bits = “00” (0dB)
MS0420-J-01
2014/09
- 10 -
[AK4642EN]
min
typ
max
Unit
Parameter
DAC Characteristics:
Resolution
16
Bits
Stereo Line Output Characteristics: DAC  LOUT, ROUT pins, ALC=OFF, IVOL=0dB, DVOL=0dB, LOVL bit =
“0”, RL=10k
Output Voltage (Note 17)
LOVL bit = “0”
1.78
1.98
2.18
Vpp
LOVL bit = “1”
2.25
2.50
2.75
Vpp
S/(N+D)
78
88
dBFS
(3dBFS)
S/N
(A-weighted)
82
92
dB
Interchannel Isolation
80
100
dB
Interchannel Gain Mismatch
0.1
0.5
dB
Load Resistance
10
k
Load Capacitance
30
pF
Headphone-Amp Characteristics: DAC  HPL/HPR pins, ALC=OFF, IVOL=0dB, DVOL=0dB
Output Voltage (Note 18)
1.58
1.98
2.38
Vpp
HPG bit = “0”, 0dBFS, HVDD=3.3V, RL=22.8
2.40
3.00
3.60
Vpp
HPG bit = “1”, 0dBFS, HVDD=5V, RL=100
HPG bit = “1”, 0dBFS, HVDD=3.3V, RL=16 (Po=62mW)
1.0
Vrms
S/(N+D)
60
70
dBFS
HPG bit = “0”, 3dBFS, HVDD=3.3V, RL=22.8
80
dBFS
HPG bit = “1”, 3dBFS, HVDD=5V, RL=100
HPG bit = “1”, 0dBFS, HVDD=3.3V, RL=16 (Po=62mW)
20
dBFS
(Note 19)
80
90
dB
S/N
(A-weighted)
(Note 20)
90
dB
(Note 19)
65
75
dB
Interchannel Isolation
(Note 20)
80
dB
(Note 19)
0.1
0.8
dB
Interchannel Gain Mismatch
(Note 20)
0.1
0.8
dB
Load Resistance
16

30
pF
Figure 2のC1
Load Capacitance
300
pF
Figure 2のC2
Note 17. 出力電圧はAVDDに比例します。Vout = 0.6 x AVDD (typ)@LOVL bit = “0”.
Note 18. 出力電圧はAVDDに比例します。
Vout = 0.6 x AVDD(typ)@HPG bit = “0”, 0.91 x AVDD(typ)@HPG bit = “1”.
Note 19. HPG bit = “0”, HVDD=3.3V, RL=22.8.
Note 20. HPG bit = “1”, HVDD=5V, RL=100.
HP-Amp
HPL/HPR pin
Measurement Point
47F
C1
0.22F
6.8
C2
16
10
Figure 2. ヘッドフォンアンプ出力回路
MS0420-J-01
2014/09
- 11 -
[AK4642EN]
min
typ
max
Unit
Parameter
Speaker-Amp Characteristics: DAC  SPP/SPN pins, ALC=OFF, IVOL=0dB, DVOL=0dB, RL=8, BTL,
HVDD=3.3V
Output Voltage (Note 21)
3.11
Vpp
SPKG1-0 bits = “00”, 0.5dBFS (Po=150mW)
3.13
3.92
4.71
Vpp
SPKG1-0 bits = “01”, 0.5dBFS (Po=240mW)
1.79
Vrms
SPKG1-0 bits = “10”, 2.5dBFS (Po=400mW)
S/(N+D)
60
dB
SPKG1-0 bits = “00”, 0.5dBFS (Po=150mW)
20
50
dB
SPKG1-0 bits = “01”, 0.5dBFS (Po=240mW)
20
dB
SPKG1-0 bits = “10”, 2.5dBFS (Po=400mW)
S/N
(A-weighted)
80
90
dB
Load Resistance
8

Load Capacitance
30
pF
Speaker-Amp Characteristics: DAC  SPP/SPN pins, ALC=OFF, IVOL=0dB, DVOL=0dB, CL=3F, Rserial=10 x 2,
BTL, HVDD=5.0V
Output Voltage SPKG1-0 bits = “10”, 0dBFS
6.75
Vpp
(Note 21) SPKG1-0 bits = “11”, 0dBFS
6.80
8.50
10.20
Vpp
S/(N+D)
SPKG1-0 bits = “10”, 0dBFS
60
dB
(Note 22) SPKG1-0 bits = “11”, 0dBFS
40
50
dB
S/N
(A-weighted)
80
90
dB
Load Impedance (Note 23)
50

Load Capacitance (Note 23)
3
F
Mono Input: MIN pin (External Input Resistance=20k)
Maximum Input Voltage (Note 24)
1.98
Vpp
Gain (Note 25)
MIN  LOUT/ROUT
LOVL bit = “0”
0
+4.5
dB
4.5
LOVL bit = “1”
+2
dB
MIN  HPL/HPR
HPG bit = “0”
dB
24.5
20
15.5
HPG bit = “1”
dB
16.4
MIN  SPP/SPN
ALC bit = “0”, SPKG1-0 bits = “00”
+4.43
+8.93
dB
0.57
ALC bit = “0”, SPKG1-0 bits = “01”
+6.43
dB
ALC bit = “0”, SPKG1-0 bits = “10”
+10.65
dB
ALC bit = “0”, SPKG1-0 bits = “11”
+12.65
dB
ALC bit = “1”, SPKG1-0 bits = “00”
+6.43
dB
ALC bit = “1”, SPKG1-0 bits = “01”
+8.43
dB
ALC bit = “1”, SPKG1-0 bits = “10”
+12.65
dB
ALC bit = “1”, SPKG1-0 bits = “11”
+14.65
dB
Note 21. 出力電圧はAVDDに比例します。
Full-differentialの場合、Vout = 0.94 x AVDD(typ)@SPKG1-0 bits = “00”, 1.19 x AVDD(typ)@SPKG1-0 bits
= “01”, 2.05 x AVDD(typ)@SPKG1-0 bits = “10”, 2.58 x AVDD(typ)@SPKG1-0 bits = “11”です。
Note 22. 測定点はSPP/SPN pinsです。
Note 23. Figure 33において、Load Impedanceはシリーズ抵抗と1kHzにおける圧電スピーカのインピーダンスの
合成インピーダンスです。Load Capacitanceは圧電スピーカの容量成分です。圧電スピーカを使用す
る場合、SPP, SPN pinにそれぞれ10以上のシリーズ抵抗を接続して下さい。
Note 24. 最大入力電圧はAVDDと外部入力抵抗(Rin)に比例します。Vin = 0.6 x AVDD x Rin / 20k (typ).
Note 25. ゲインは外部入力抵抗に反比例します。
MS0420-J-01
2014/09
- 12 -
[AK4642EN]
Parameter
Power Supplies:
Power Up (PDN pin = “H”)
All Circuit Power-up:
AVDD+DVDD
(Note 26)
HVDD: HP-Amp Normal Operation
No Output
(Note 27)
HVDD: SPK-Amp Normal Operation
No Output
(Note 28)
Power Down (PDN pin = “L”) (Note 29)
AVDD+DVDD+HVDD
min
typ
max
Unit
-
15
23
mA
-
5
8
mA
-
8
24
mA
-
10
100
A
Note 26. PLL Master Mode (MCKI=12.288MHz)で、PMADL = PMADR = PMDAC = PMLO = PMHPL = PMHPR =
PMSPK = PMVCM = PMPLL = MCKO = PMBP = PMMP = M/S bits = “1”の場合です。このとき、MPWR
pinの出力電流は0mAです。
AVDD=11mA(typ), DVDD=4mA(typ).
EXT Slave Mode (PMPLL = M/S = MCKO bits = “0”)の場合: AVDD=10mA(typ), DVDD=3mA(typ).
Note 27. PMADL = PMADR = PMDAC = PMLO = PMHPL = PMHPR = PMVCM = PMPLL = PMBP bits = “1”, かつ
PMSPK bit = “0”の場合です。
Note 28. PMADL = PMADR = PMDAC = PMLO = PMSPK = PMVCM = PMPLL = PMBP bits = “1”, かつPMHPL =
PMHPR bits = “0”の場合です。
Note 29. 全てのディジタル入力ピンをDVDDまたはDVSSに固定した時の値です。
MS0420-J-01
2014/09
- 13 -
[AK4642EN]
フィルタ特性
(Ta=25C; AVDD, DVDD=2.6  3.6V; HVDD=2.6  5.25V; fs=44.1kHz; DEM=OFF; FIL1=FIL3=EQ=OFF)
Parameter
Symbol
min
typ
max
Unit
ADC Digital Filter (Decimation LPF):
Passband (Note 30)
PB
0
17.3
kHz
0.16dB
19.4
kHz
0.66dB
19.9
kHz
1.1dB
22.1
kHz
6.9dB
Stopband
SB
26.1
kHz
Passband Ripple
PR
dB
0.1
Stopband Attenuation
SA
73
dB
Group Delay (Note 31)
GD
19
1/fs
Group Delay Distortion
0
GD
s
ADC Digital Filter (HPF): (Note 32)
Frequency Response (Note 30) 3.0dB
FR
0.9
Hz
2.7
Hz
0.5dB
6.0
Hz
0.1dB
DAC Digital Filter (LPF):
Passband (Note 30)
PB
0
19.6
kHz
0.1dB
20.0
kHz
0.7dB
22.05
kHz
6.0dB
Stopband
SB
25.2
kHz
Passband Ripple
PR
dB
0.01
Stopband Attenuation
SA
59
dB
Group Delay (Note 31)
GD
22
1/fs
DAC Digital Filter (LPF) + SCF:
FR
dB
Frequency Response: 0  20.0kHz
1.0
DAC Digital Filter (HPF): (Note 32)
Frequency Response (Note 30) 3.0dB
FR
0.9
Hz
2.7
Hz
0.5dB
6.0
Hz
0.1dB
BOOST Filter: (Note 33)
Frequency Response
MIN
FR
20Hz
dB
5.76
100Hz
dB
2.92
1kHz
dB
0.02
MID
FR
20Hz
DB
10.80
100Hz
DB
6.84
1kHz
DB
0.13
MAX 20Hz
FR
DB
16.06
100Hz
DB
10.54
1kHz
DB
0.37
Note 30. 各振幅特性の周波数は fs (システムサンプリングレート)に比例します。
例えば、PB=20.0kHz(@1.0dB)は0.454 x fsです(ADC)。各応答は1kHzを基準にします。
Note 31. ディジタルフィルタによる遅延演算で、ADC部はアナログ信号が入力されてから両チャネルの16ビ
ットデータが出力レジスタにセットされるまでの時間です。
DAC部は16ビットデータが入力レジスタにセットされてからアナログ信号が出力されるまでの時間
です。
Note 32. PMADL bit = “1” or PMADR bit = “1”のとき、ADCのHPFはON、DACのHPFはOFFです。
PMADL=PMADR bits = “0”, PMDAC bit = “1”のとき、DACのHPFはON、ADCのHPFはOFFです。
Note 33. 周波数特性はサンプリングレートに比例します。高レベルの低周波信号を入力した場合、低域でク
リップします。
MS0420-J-01
2014/09
- 14 -
[AK4642EN]
DC特性
(Ta=25C; AVDD, DVDD=2.6  3.6V; HVDD=2.6  5.25V)
Parameter
Symbol
High-Level Input Voltage
VIH
Low-Level Input Voltage
VIL
High-Level Output Voltage
VOH
(Iout=200A)
Low-Level Output Voltage
VOL
(Except SDA pin: Iout=200A)
(SDA pin: Iout=3mA)
VOL
Input Leakage Current
Iin
min
70%DVDD
DVDD0.2
typ
-
Max
30%DVDD
-
Unit
V
V
V
-
-
0.2
0.4
10
V
V
A
typ
max
Unit
-
27
-
MHz
ns
ns
-
12.288
MHz
50
33
60
-
%
%
50
48
-
kHz
%
1/(32fs)
1/(64fs)
50
-
ns
ns
%
-
27
-
MHz
ns
ns
-
12.288
MHz
50
33
60
-
%
%
-
48
55
kHz
%
-
1/(32fs)
-
ns
ns
ns
スイッチング特性
(Ta=25C; AVDD, DVDD=2.6  3.6V; HVDD=2.6  5.25V; CL=20pF)
Parameter
Symbol
min
PLL Master Mode (PLL Reference Clock = MCKI pin)
MCKI Input Timing
Frequency
fCLK
11.2896
Pulse Width Low
tCLKL
0.4/fCLK
Pulse Width High
tCLKH
0.4/fCLK
MCKO Output Timing
Frequency
fMCK
0.2352
Duty Cycle
Except 256fs at fs=32kHz, 29.4kHz
dMCK
40
256fs at fs=32kHz, 29.4kHz
dMCK
LRCK Output Timing
Frequency
fs
7.35
Duty Cycle
Duty
BICK Output Timing
Period
BCKO bit = “0”
tBCK
BCKO bit = “1”
tBCK
Duty Cycle
dBCK
PLL Slave Mode (PLL Reference Clock = MCKI pin)
MCKI Input Timing
Frequency
fCLK
11.2896
Pulse Width Low
tCLKL
0.4/fCLK
Pulse Width High
tCLKH
0.4/fCLK
MCKO Output Timing
Frequency
fMCK
0.2352
Duty Cycle
Except 256fs at fs=32kHz, 29.4kHz
dMCK
40
256fs at fs=32kHz, 29.4kHz
dMCK
LRCK Input Timing
Frequency
fs
7.35
Duty
Duty
45
BICK Input Timing
Period
tBCK
1/(64fs)
Pulse Width Low
tBCKL
0.4 x tBCK
Pulse Width High
tBCKH
0.4 x tBCK
MS0420-J-01
2014/09
- 15 -
[AK4642EN]
Parameter
Symbol
min
typ
max
PLL Slave Mode (PLL Reference Clock = LRCK pin)
LRCK Input Timing
Frequency
fs
7.35
48
Duty
Duty
45
55
BICK Input Timing
Period
tBCK
1/(64fs)
1/(32fs)
Pulse Width Low
tBCKL
240
Pulse Width High
tBCKH
240
PLL Slave Mode (PLL Reference Clock = BICK pin)
LRCK Input Timing
Frequency
fs
7.35
48
Duty
Duty
45
55
BICK Input Timing
Period
PLL3-0 bits = “0010”
tBCK
1/(32fs)
PLL3-0 bits = “0011”
tBCK
1/(64fs)
Pulse Width Low
tBCKL
0.4 x tBCK
Pulse Width High
tBCKH
0.4 x tBCK
External Slave Mode
MCKI Input Timing
Frequency
256fs
fCLK
1.8816
12.288
512fs
fCLK
3.7632
13.312
1024fs
fCLK
7.5264
13.312
Pulse Width Low
tCLKL
0.4/fCLK
Pulse Width High
tCLKH
0.4/fCLK
LRCK Input Timing
Frequency
256fs
fs
7.35
48
512fs
fs
7.35
26
1024fs
fs
7.35
13
Duty
Duty
45
55
BICK Input Timing
Period
tBCK
312.5
Pulse Width Low
tBCKL
130
Pulse Width High
tBCKH
130
Audio Interface Timing
Master Mode
tMBLR
40
BICK “” to LRCK Edge (Note 34)
40
LRCK Edge to SDTO (MSB)
tLRD
70
70
(Except I2S mode)
tBSD
70
BICK “” to SDTO
70
SDTI Hold Time
tSDH
50
SDTI Setup Time
tSDS
50
Slave Mode
tLRB
50
LRCK Edge to BICK “” (Note 34)
tBLR
50
BICK “” to LRCK Edge (Note 34)
LRCK Edge to SDTO (MSB)
tLRD
80
(Except I2S mode)
tBSD
80
BICK “” to SDTO
SDTI Hold Time
tSDH
50
SDTI Setup Time
tSDS
50
Note 34. この規格値はLRCKのエッジとBICKの “”が重ならないように規定しています。
MS0420-J-01
Unit
kHz
%
ns
ns
ns
kHz
%
ns
ns
ns
ns
MHz
MHz
MHz
ns
ns
kHz
kHz
kHz
%
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
2014/09
- 16 -
[AK4642EN]
Parameter
Control Interface Timing (3-wire Serial mode)
CCLK Period
CCLK Pulse Width Low
Pulse Width High
CDTI Setup Time
CDTI Hold Time
CSN “H” Time
CSN “” to CCLK “”
CCLK “” to CSN “”
Control Interface Timing (I2C Bus mode):
SCL Clock Frequency
Bus Free Time Between Transmissions
Start Condition Hold Time (prior to first clock pulse)
Clock Low Time
Clock High Time
Setup Time for Repeated Start Condition
SDA Hold Time from SCL Falling (Note 35)
SDA Setup Time from SCL Rising
Rise Time of Both SDA and SCL Lines
Fall Time of Both SDA and SCL Lines
Setup Time for Stop Condition
Pulse Width of Spike Noise Suppressed by Input Filter
Power-down & Reset Timing
PDN Pulse Width
(Note 36)
PMADL or PMADR “” to SDTO valid (Note 37)
Symbol
min
typ
max
Unit
tCCK
tCCKL
tCCKH
tCDS
tCDH
tCSW
tCSS
tCSH
200
80
80
40
40
150
50
50
-
-
ns
ns
ns
ns
ns
ns
ns
ns
fSCL
tBUF
tHD:STA
tLOW
tHIGH
tSU:STA
tHD:DAT
tSU:DAT
tR
tF
tSU:STO
tSP
1.3
0.6
1.3
0.6
0.6
0
0.1
0.6
0
-
400
0.3
0.3
50
kHz
s
s
s
s
s
s
s
s
s
s
ns
tPD
tPDV
150
-
1059
-
ns
1/fs
Note 35. データは最低300ns (SCLの立ち下がり時間)の間保持されなければなりません。
Note 36. AK4642はPDN pin = “L”でリセットされます。
Note 37. PMADL bitまたはPMADR bitを立ち上げてからのLRCKクロックの “”の回数です。
MS0420-J-01
2014/09
- 17 -
[AK4642EN]
■ タイミング波形
1/fCLK
VIH
MCKI
VIL
tCLKH
tCLKL
1/fs
50%DVDD
LRCK
tLRCKH
tLRCKL
1/fMCK
Duty = tLRCKH x fs x 100
tLRCKL x fs x 100
MCKO
50%DVDD
tMCKL
dMCK = tMCKL x fMCK x 100
Figure 3. Clock Timing (PLL Master mode)
50%DVDD
LRCK
tBLR
tBCKL
BICK
50%DVDD
tDLR
tBSD
SDTO
50%DVDD
tSDS
tSDH
VIH
SDTI
VIL
Figure 4. Audio Interface Timing (PLL Master mode)
MS0420-J-01
2014/09
- 18 -
[AK4642EN]
1/fCLK
VIH
MCKI
VIL
tCLKH
tCLKL
1/fs
VIH
LRCK
VIL
tLRCKH
tLRCKL
tBCK
Duty = tLRCKH x fs x 100
= tLRCKL x fs x 100
VIH
BICK
VIL
tBCKH
tBCKL
fMCK
50%DVDD
MCKO
tMCKL
dMCK = tMCKL x fMCK x 100
Figure 5. Clock Timing (PLL Slave mode; PLL Reference Clock = MCKI pin)
1/fCLK
VIH
MCKI
VIL
tCLKH
tCLKL
1/fs
VIH
LRCK
VIL
tLRCKH
tLRCKL
Duty = tLRCKH x fs x 100
tLRCKL x fs x 100
tBCK
VIH
BICK
VIL
tBCKH
tBCKL
Figure 6. Clock Timing (EXT Slave mode)
MS0420-J-01
2014/09
- 19 -
[AK4642EN]
VIH
LRCK
VIL
tBLR
tLRB
VIH
BICK
VIL
tLRD
tBSD
SDTO
MSB
tSDS
50%DVDD
tSDH
VIH
SDTI
VIL
Figure 7. Audio Interface Timing (PLL/EXT Slave mode)
MS0420-J-01
2014/09
- 20 -
[AK4642EN]
VIH
CSN
VIL
tCSS
tCCKL
tCCKH
VIH
CCLK
VIL
tCCK
tCDH
tCDS
VIH
CDTI
C1
C0
R/W
VIL
Figure 8. WRITE Command Input Timing
tCSW
VIH
CSN
VIL
tCSH
VIH
CCLK
VIL
VIH
CDTI
D2
D1
D0
VIL
Figure 9. WRITE Data Input Timing
VIH
SDA
VIL
tBUF
tLOW
tHIGH
tR
tF
tSP
VIH
SCL
VIL
tHD:STA
Stop
tHD:DAT
tSU:DAT
Start
tSU:STA
Start
tSU:STO
Stop
Figure 10. I2Cバスモードタイミング
MS0420-J-01
2014/09
- 21 -
[AK4642EN]
PMADL bit
or
PMADR bit
tPDV
SDTO
50%DVDD
Figure 11. Power Down & Reset Timing 1
tPD
PDN
VIL
Figure 12. Power Down & Reset Timing 2
MS0420-J-01
2014/09
- 22 -
[AK4642EN]
機能説明
■ システムクロック
外部とのI/Fモードは以下の4通りの方法があります。(See Table 1 and Table 2.)
Mode
PMPLL bit
M/S bit
PLL3-0 bits
Figure
PLL Master Mode
1
1
See Table 4
Figure 13
PLL Slave Mode 1
1
0
See Table 4
Figure 14
(PLL Reference Clock: MCKI pin)
PLL Slave Mode 2
1
0
See Table 4
Figure 15
(PLL Reference Clock: LRCK or BICK pin)
EXT Slave Mode
0
0
x
Figure 16
Don’t Care (Note 38)
0
1
x
Note 38. クロックモード設定の都合上、このモードを通過する区間では、MCKO bit = “1”のときMCKO pinか
ら正常でない周波数のクロックが出力されます。
Table 1. Clock Mode Setting (x: Don’t care)
Mode
MCKO bit
0
PLL Master Mode
1
0
PLL Slave Mode
(PLL Reference Clock: MCKI pin)
1
PLL Slave Mode
(PLL Reference Clock: LRCK or BICK pin)
EXT Slave Mode
MCKO pin
“L”
PS1-0 bits
で選択
“L”
PS1-0 bits
で選択
“L”
0
MCKI pin
PLL3-0 bits
で選択
PLL3-0 bits
で選択
GND
FS3-0 bits
で選択
Table 2. Clock pins state in Clock Mode
“L”
0
BICK pin
Output
(BCKO bit
で選択)
Input
(BCKO bit
で選択)
Input
(BCKO bit
で選択)
Input
( 32fs)
LRCK pin
Output
(1fs)
Input
(1fs)
Input
(1fs)
Input
(1fs)
■ マスタモードとスレーブモードの切り替え
マスタモードとスレーブモードの切り替えはM/S bitで行います。“1”でマスタモード、“0”でスレーブモード
です。AK4642はパワーダウン時 (PDN pin = “L”)、及びパワーダウン解除後はスレーブモードです。パワー
ダウン解除後、M/S bitを “1”に変更することでマスタモードになります。
マスタモードで使用する場合、M/S bitに “1”が書き込まれるまで、AK4642のLRCK, BICK pinはフローティン
グの状態です。そのため、AK4642のLRCK, BICK pinに100k程度のプルアップあるいはプルダウン抵抗を入
れる必要があります。
M/S bit
Mode
0
Slave Mode
1
Master Mode
Table 3. Select Master/Slave Mode
MS0420-J-01
Default
2014/09
- 23 -
[AK4642EN]
■ PLLモード
PMPLL bit = “1”の時、内蔵の高精度アナログPLLはFS3-0 bit, PLL3-0 bitで選択したクロックに応じて動作しま
す。PLLのロック時間は、電源投入後、PMPLL bit を “0”  “1”に変更し、安定したクロックが入力された場
合、またはサンプリング周波数が変更された場合、Table 4の通りです。
1) PLL Modeの設定
Mode
PLL3
bit
PLL2
bit
PLL1
bit
PLL0
bit
0
1
2
0
0
0
0
0
0
0
0
1
0
1
0
PLL基準クロ
ック入力ピ
ン
LRCK pin
N/A
BICK pin
3
0
0
1
1
BICK pin
4
5
6
7
12
13
0
0
0
0
1
1
1
1
1
1
1
1
0
0
1
1
0
0
0
1
0
1
0
1
Others
Others
入力周波数
1fs
32fs
64fs
VCOC pinの
R,C
C[F]
R[]
6.8k
220n
10k
4.7n
10k
10n
10k
4.7n
10k
10n
10k
4.7n
10k
4.7n
10k
4.7n
10k
4.7n
10k
10n
10k
10n
MCKI pin
11.2896MHz
MCKI pin
12.288MHz
MCKI pin
12MHz
MCKI pin
24MHz
MCKI pin
13.5MHz
MCKI pin
27MHz
N/A
Table 4. Setting of PLL Mode (*fs: Sampling Frequency)
PLLロック
時間
(max)
160ms
2ms
4ms
2ms
4ms
40ms
40ms
40ms
40ms
40ms
40ms
Default
2) PLL Modeのサンプリング周波数設定
PLL2 bit = “1” (MCKI入力)の場合は、Table 5の設定によりサンプリング周波数が選択できます。
Mode
FS3 bit
FS2 bit
FS1 bit
FS0 bit
Sampling Frequency
0
0
0
0
0
8kHz
Default
1
0
0
0
1
12kHz
2
0
0
1
0
16kHz
3
0
0
1
1
24kHz
4
0
1
0
0
7.35kHz
5
0
1
0
1
11.025kHz
6
0
1
1
0
14.7kHz
7
0
1
1
1
22.05kHz
10
1
0
1
0
32kHz
11
1
0
1
1
48kHz
14
1
1
1
0
29.4kHz
15
1
1
1
1
44.1kHz
Others
Others
N/A
Table 5. Setting of Sampling Frequency at PLL2 bit = “1” and PMPLL bit = “1”
PLL2 bit = “0” の場合(LRCK or BICKより入力)は、FS3, FS1-0 bitでサンプリング周波数の設定を行って下さい
(Table 6)。
Mode
FS3 bit
FS2 bit
FS1 bit
FS0 bit
Sampling Frequency Range
0
Don’t care
0
0
0
Default
7.35kHz  fs  8kHz
0
Don’t care
1
1
0
8kHz < fs  12kHz
0
Don’t care
0
2
1
12kHz < fs  16kHz
0
Don’t care
1
3
1
16kHz < fs  24kHz
1
Don’t care
0
6
1
24kHz < fs  32kHz
1
Don’t care
1
7
1
32kHz < fs  48kHz
Others
Others
N/A
Table 6. Setting of Sampling Frequency at PLL2 bit = “0” and PMPLL bit = “1”
MS0420-J-01
2014/09
- 24 -
[AK4642EN]
■ PLLのアンロックについて
1) PLL Master Mode (PMPLL bit = “1”, M/S bit = “1”)
このモードで PMPLL bit = “0”  “1”にした後PLLがロックするまでの間、BICKとLRCKは “L”を出力、MCKO
bit = “1”のときMCKO pinからは正常でない周波数のクロックが出力されます。MCKO bit = “0”の場合は、
MCKO pinは “L”を出力します。(See Table 7)
PLLロック後、BICKとLRCK出力は “L”からクロック出力となりますので最初の1周期分のLRCK, BICKは、
正常でない可能性がありますが、1fs後には正常なクロックになります。
サンプリング周波数を変更する場合は一度PMPLL bit = “0”にすることでアンロック状態の不定なBICK,
LRCKを出力させずに “L”を出力させることができます。
MCKO pin
BICK pin
LRCK pin
MCKO bit = “0”
MCKO bit = “1”
“L” Output
“L” Output
“L” Output
PMPLL bit “0”  “1”直後
不定
“L” Output
PLL Unlock 時(上記以外)
不定
不定
不定
“L” Output
1fs Output
See Table 9
See Table 10
PLL Lock 時
Table 7. Clock Operation at PLL Master Mode (PMPLL bit = “1”, M/S bit = “1”)
PLL State
2) PLL Slave Mode (PMPLL bit = “1”, M/S bit = “0”)
このモードでは PMPLL bit = “0”  “1”にした後PLLがロックするまでの間、MCKOからは正常でない周波数
のクロックが出力されます。その後、PLLがロックするとMCKO pinからTable 9で選択されたクロックが出力
されます。但し、PLLがアンロックになった場合、ADC及びDACからは正常なデータが出力されません。DAC
に関しては、DACL, DACH, DACS bitsを “0”にすることにより出力をミュートすることが可能です。
MCKO pin
MCKO bit = “0” MCKO bit = “1”
“L” Output
PMPLL bit “0”  “1”直後
不定
“L” Output
PLL Unlock 時(上記以外)
不定
“L” Output
Output
PLL Lock 時
Table 8. Clock Operation at PLL Slave Mode (PMPLL bit = “0”, M/S bit = “0”)
PLL State
MS0420-J-01
2014/09
- 25 -
[AK4642EN]
■ PLL Master Mode (PMPLL bit = “1”, M/S bit = “1”)
外部から11.2896MHz, 12MHz , 12.288MHz, 13.5MHz, 24MHz or 27MHz のクロックを入力し、内部のPLLによ
りMCKO, BICK, LRCKクロックを生成し出力します。マスタクロック出力(MCKO)はPS1-0 bit (Table 9)で設定
された周波数を出力し、MCKO bitでON/OFF可能です。BICK出力はBCKO bitにより、32fs or 64fsを選択する
ことができます。(See Table 10)
11.2896MHz, 12MHz, 12.288MHz
13.5MHz, 24MHz, 27MHz
DSP or P
AK4642
MCKI
MCKO
BICK
LRCK
256fs/128fs/64fs/32fs
32fs, 64fs
1fs
MCLK
BCLK
LRCK
SDTO
SDTI
SDTI
SDTO
Figure 13. PLL Master Mode
Mode
0
1
2
3
PS1 bit
PS0 bit
MCKO pin
0
0
256fs
Default
0
1
128fs
1
0
64fs
1
1
32fs
Table 9. MCKO周波数 (PLLモード, MCKO bit = “1”)
BCKO bit
BICK出力周波数
0
32fs
Default
1
64fs
Table 10. BICK Output Frequency at Master Mode
MS0420-J-01
2014/09
- 26 -
[AK4642EN]
■ PLL Slave Mode (PMPLL bit = “1”, M/S bit = “0”)
MCKI, BICK or LRCK pinへ入力されるクロックを基準に内部のPLLにてAK4642に必要なクロックを生成し
ます。PLLの基準クロックは、PLL3-0 bitにて設定することができます(Table 4)。
a) PLL 基準クロック: MCKI pin
MCKOに同期したBICK, LRCKを入力します。MCKOとLRCKは同期する必要がありますが位相を合わせる必
要はありません。マスタクロック出力(MCKO pin)はPS1-0 bit (Table 9)で設定された周波数を出力し、MCKO bit
でON/OFF可能です。サンプリング周波数は、FS3-0 bitで設定することができます。(See Table 5)
11.2896MHz, 12MHz, 12.288MHz
13.5MHz, 24MHz, 27MHz
AK4642
DSP or P
MCKI
MCKO
BICK
LRCK
256fs/128fs/64fs/32fs
 32fs
1fs
MCLK
BCLK
LRCK
SDTO
SDTI
SDTI
SDTO
Figure 14. PLL Slave Mode 1 (PLL Reference Clock: MCKI pin)
b) PLL 基準クロック: BICK or LRCK pin
FS3-0 bitを設定することで、7.35kHz  48kHzの任意のサンプリング周波数に対応します。(See Table 6.)
AK4642
DSP or P
MCKO
MCKI
BICK
LRCK
32fs, 64fs
1fs
BCLK
LRCK
SDTO
SDTI
SDTI
SDTO
Figure 15. PLL Slave Mode 2 (PLL Reference Clock: LRCK or BICK pin)
ADC or DACが動作中(PMADL bit = “1”, PMADR bit = “1” or PMDAC bit = “1”)は外部クロック(MCKI, BICK,
LRCK)を止めてはいけません。これらのクロックが供給されない場合、内部にダイナミックなロジックを使
用しているため、過電流が流れ、動作が異常になる可能性があります。クロックを止める場合はパワーダウ
ン状態(PMADL=PMADR=PMDAC bits = “0”)にしてください。
MS0420-J-01
2014/09
- 27 -
[AK4642EN]
■ EXT Slave Mode (PMPLL bit = “0”, M/S bit = “0”)
PMPLL bitを“0”にすることで、外部クロックモード(EXT Mode)で動作し、MCKI pinからPLLを介さずに直接、
ADC, DACにマスタクロックを入力できます。このモードは通常のオーディオCODECとのI/Fに対して互換性
があります。必要なクロックはMCKI (256fs, 512fs or 1024fs), BICK (32fs), LRCK(fs)です。MCKIとLRCKは同
期する必要がありますが位相を合わせる必要はありません。MCKIの入力周波数はFS1-0 bitにより選択するこ
とが可能です。(See Table 11)
Mode
0
1
2
3
Others
MCKI Input
Sampling Frequency
Frequency
Range
Don’t care
0
0
256fs
Default
7.35kHz  48kHz
Don’t care
0
1
1024fs
7.35kHz  13kHz
Don’t care
1
0
256fs
7.35kHz  48kHz
Don’t care
1
1
512fs
7.35kHz  26kHz
Others
N/A
N/A
Table 11. EXT Slave Mode (PMPLL bit = “0”, M/S bit = “0”) 時のMCKI周波数の設定
FS3-2 bits
FS1 bit
FS0 bit
低速サンプリング時は帯域外ノイズのため、DAC出力のS/Nが劣化します。MCKIに入力されるマスタクロッ
クの周波数を上げることで、S/Nを改善できます。Table 12はDAC出力からLOUT/ROUT pinに通した場合のS/N
です。
S/N
(fs=8kHz, 20kHzLPF + A-weighted)
256fs
83dB
512fs
93dB
1024fs
93dB
Table 12. Relationship between MCKI and S/N of LOUT/ROUT pins
MCKI
ADC or DACが動作中(PMADL bit = “1”, PMADR bit = “1” or PMDAC bit = “1”)は外部クロック(MCKI, BICK,
LRCK)を止めてはいけません。これらのクロックが供給されない場合、内部にダイナミックなロジックを使
用しているため、過電流が流れ、動作が異常になる可能性があります。クロックを止める場合はパワーダウ
ン状態(PMADL=PMADR=PMDAC bits = “0”)にしてください。
AK4642
DSP or P
MCKO
256fs, 512fs or 1024fs
MCKI
BICK
LRCK
MCLK
 32fs
1fs
BCLK
LRCK
SDTO
SDTI
SDTI
SDTO
Figure 16. EXT Slave Mode
MS0420-J-01
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[AK4642EN]
■ システムリセット
電源立ち上げ時には、PDN pinに一度 “L”を入力してリセットを行って下さい。システムリセットが行われる
と、AK4642の内部レジスタは全て初期値になります。
PMDAC bit = “0”の状態でPMADL bitまたはPMADR bitを “0”  “1”に変更することにより、ADCの初期化サ
イクルが開始されます。初期化サイクルは1059/[email protected]=44.1kHzです。初期化サイクル中のADC出力デー
タは2’sコンプリメントの “0”です。初期化サイクル終了後、ADCの出力はアナログ入力信号に相当するデー
タにセトリングします。PMDAC bit = “1”のとき、ADCの初期化サイクルはありません。
PMADL=PMADR bits = “0”でPMDAC bit = “0”  “1”に変更することで、DACの初期化サイクルが開始されま
す。初期化サイクルは1059/[email protected]=44.1kHzです。初期化サイクル中のDAC入力データは内部で2’sコン
プリメントの “0”に固定されます。初期化がサイクル終了すると、DACの群遅延(21.8/[email protected]=44.1kHz)
経過後、DAC出力はディジタル入力信号に相当する電圧になります。PMADL bitまたはPMADR bitが “1”のと
き、DACの初期化サイクルはありません。
■ オーディオインタフェースフォーマット
3種類のデータフォーマット(Table 13)がDIF1-0 bitで選択できます。全モードともMSBファースト、2’sコンプ
リメントのデータフォーマットです。オーディオインタフェースはマスタモードとスレーブモードに対応し
ます。マスタモードではLRCKとBICKは出力になり、スレーブモードでは入力になります。SDTOはBICKの
“”で出力され、SDTIはBICKの“”でラッチされます。
Mode
0
1
2
3
DIF1 bit
0
0
1
1
DIF0 bit
0
1
0
1
SDTO (ADC) SDTI (DAC)
N/A
N/A
前詰め
後詰め
前詰め
前詰め
2
I S互換
I2S互換
Table 13. Audio Interface Format
BICK
N/A
 32fs
 32fs
 32fs
Figure
Figure 17
Figure 18
Figure 19
Default
ADCより出力された16bitデータを8bitデータへ変換し保存する場合、16bitデータを単純に切り捨てると、16bit
データの “1”は8bitデータで “1”に変換されます。この8bitデータの “1”をDACにて再生するため16bitデー
タに再変換すると “–256”となり大きなノイズになります。8bitデータへ変換する前に、16bitデータにオフセ
ット(128)を加算することを推奨します。
LRCK
0 1 2 3
9 10 11 12 13 14 15 0 1 2 3
9 10 11 12 13 14 15 0 1
BICK(32fs)
SDTO(o)
15 14 13
7 6 5 4 3 2 1 0 15 14 13
7 6 5 4 3 2 1 0 15
SDTI(i)
15 14 13
7 6 5 4 3 2 1 0 15 14 13
7 6 5 4 3 2 1 0 15
0 1 2 3
15 16 17 18
31 0 1 2 3
15 16 17 18
31 0 1
BICK(64fs)
SDTO(o)
SDTI(i)
15 14 13
Don't Care
1 0
15 14 13
15 14
1 0
Don't Care
1 0
15
15 14
2 1 0
15:MSB, 0:LSB
Lch Data
Rch Data
Figure 17. Mode 1タイミング
MS0420-J-01
2014/09
- 29 -
[AK4642EN]
LRCK
0 1 2 3
9 10 11 12 13 14 15 0 1 2 3
9 10 11 12 13 14 15 0 1
BICK(32fs)
SDTO(o)
15 14 13
7 6 5 4 3 2 1 0 15 14 13
7 6 5 4 3 2 1 0 15
SDTI(i)
15 14 13
7 6 5 4 3 2 1 0 15 14 13
7 6 5 4 3 2 1 0 15
0 1 2 3
15 16 17 18
31 0 1 2 3
15 16 17 18
31 0 1
BICK(64fs)
SDTO(o)
15 14 13
1 0
SDTI(i)
15 14 13
1 0
Don't Care
15 14 13
1 0
15 14 13
1 0
15
Don't Care
15
15:MSB, 0:LSB
Lch Data
Rch Data
Figure 18. Mode 2タイミング
LRCK
0 1 2 3
9 10 11 12 13 14 15 0 1 2 3
9 10 11 12 13 14 15 0 1
BICK(32fs)
SDTO(o)
0 15 14
8 7 6 5 4 3 2 1 0 15 14
8 7 6 5 4 3 2 1 0
SDTI(i)
0 15 14
8 7 6 5 4 3 2 1 0 15 14
8 7 6 5 4 3 2 1 0
0 1 2 3
15 16 17 18
31 0 1 2 3
15 16 17 18
31 0 1
BICK(64fs)
SDTO(o)
15 14
2 1 0
SDTI(i)
15 14
2 1 0
Don't Care
15 14
2 1 0
15 14
2 1 0
Don't Care
15:MSB, 0:LSB
Lch Data
Rch Data
Figure 19. Mode 3タイミング
■ モノラル/ステレオ切り替え
PMADL, PMADR bitsの設定によりADCのモノラル/ステレオ動作を切り替えることができます。
PMADL bit
0
0
1
1
PMADR bit
ADC Lch data
ADC Rch data
0
All “0”
All “0”
1
Rch Input Signal
Rch Input Signal
0
Lch Input Signal
Lch Input Signal
1
Lch Input Signal
Rch Input Signal
Table 14. モノラル/ステレオ切り替え
MS0420-J-01
Default
2014/09
- 30 -
[AK4642EN]
■ ディジタルHPF
AK4642はDCオフセットキャンセル用のHPFを内蔵しています。HPFのカットオフ周波数は0.9Hz (@fs=
44.1kHz)になっており、サンプリング周波数(fs)に比例します。PMADL bit = “1” or PMADR bit = “1”のとき、
ADCのHPFはON、DACのHPFはOFFです。PMADL=PMADR bits = “0”, PMDAC bit = “1”のとき、DACのHPF
はON、ADCのHPFはOFFです。
■ マイク/ライン入力セレクタ
AK4642は入力セレクタを内蔵しています。MDIF1, MDIF2 bit = “0”のとき、INL, INR bitにより、LIN1/LIN2,
RIN1/RIN2をそれぞれ切り替えることができます。MDIF1, MDIF2 bit = “1”のとき、LIN1, RIN1, LIN2, RIN2 pin
はそれぞれIN1, IN1+, IN2+, IN2 pinとなり、差動入力が可能です(Figure 21)。
MDIF1 bit
MDIF2 bit
INL bit
INR bit
Lch
0
LIN1
0
1
LIN1
0
LIN2
1
1
LIN2
0
x
LIN1
1
x
N/A
0
N/A
x
1
IN1+/
x
x
IN1+/
Table 15. MIC/Line In Path Select
0
0
1
1
0
1
Rch
RIN1
RIN2
RIN1
RIN2
IN2+/
N/A
N/A
RIN2
IN2+/
Default
AK4642
INL bit
LIN1/IN1 pin
ADC Lch
RIN1/IN1+ pin
MDIF1 bit
INR bit
RIN2/IN2 pin
ADC Rch
LIN2/IN2+ pin
MDIF2 bit
Figure 20. マイク/ライン入力セレクタ
MS0420-J-01
2014/09
- 31 -
[AK4642EN]
AK4642
MPWR pin
1k
MIC-Amp
IN1 pin
IN1+ pin
1k
Figure 21. 差動マイク入力の回路例(MDIF1/2 bits = “1”)
■ マイク用ゲインアンプ
AK4642はマイク用ゲインアンプを内蔵しています。MGAIN1-0 bitによりゲインを設定することができます
(Table 16)。入力インピーダンスはMGAIN1-0 bits = “00”のときtyp. 60k、MGAIN1-0 bits = “01”, “10”, “11”の
ときtyp. 30kです。
MGAIN1 bit
0
0
1
1
MGAIN0 bit
Input Gain
0
0dB
1
+20dB
0
+26dB
1
+32dB
Table 16. マイク入力ゲイン
Default
■ マイクパワー
PMMP bit = “1”のとき、MPWR pinからマイク用の電源を供給することができます。出力電圧は(0.75 x AVDD)V
(typ)に比例し、負荷抵抗は、min. 0.5kです。ステレオマイク2系統の場合は各チャネル min. 2kです。MPWR
pinにコンデンサは接続しないで下さい。(Figure 22参照)
PMMP bit
MPWR pin
0
Hi-Z
1
Output
Table 17. マイクパワー
Default
MIC Power
 2k
 2k
 2k
 2k
MPWR pin
Microphone
LIN1 pin
Microphone
RIN1 pin
Microphone
LIN2 pin
Microphone
RIN2 pin
Figure 22. MIC Block Circuit
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- 32 -
[AK4642EN]
■ Digital EQ/HPF/LPF回路
AK4642ではA/D変換後のデータに対して、風切り音フィルタ、ステレオ感強調、ゲイン補正及びALCの処理
を行うことができます(Figure 23参照)。FIL1, FIL3, EQはそれぞれ1次のIIRフィルタで、フィルタ係数を任意
に設定できます。ALCについては、 “ALC動作”の項を参照して下さい。
DACのみ動作させる場合、再生パスに対してDigital EQ/HPF/LPF回路が動作します。ADCのみ動作させる場
合またはADCとDACを両方動作させる場合では録音パスに対して動作します。録音から再生に切り替えた場
合、録音時の設定が保持されているので、Digital EQ/HPF/LPFを使用しない場合はFIL3, EQ, FIL1, GN1-0 bits
を “0”に設定して下さい。
LOOP bit
Digital EQ/HPF/LPF
状態
x
パワーダウン
パワーダウン
“00”
x
再生
再生パス
x
録音
録音パス
“01”, “10” or “11”
0
録音, 再生
録音パス
1
1
録音モニター再生
録音パス
Note 39. ステレオ感強調回路はステレオ動作のときのみ有効です。
Table 18. Digital EQ/HPF/LPF回路動作設定 (x: Don’t care)
PMADL bit, PMADR bit
PMDAC bit
0
1
0
Default
ステレオ感強調のATTはFIL3の係数で同時に設定します。
ゲイン補正のゲインはGN1-0 bit(Table 19参照)とEQの係数の組み合わせで設定します。
FIL1, FIL3はそれぞれF1AS, F3AS bitが “0”のときHPFになり、F1AS, F3AS bitが “1”のときLPFになります。
FIL3をOFF(MUTE)し、EQ, FIL1を0dBでスルーさせる場合は、それぞれFIL3, EQ, FIL1 bitを “0”に設定して下
さい。各フィルタ係数を書き換える場合は、一度スルー(FIL3はMUTE)のモードにしてから行って下さい。
風切り音フィルタ
ステレオ感強調
FIL1
FIL3
係数任意
F1A13-0
F1B13-0
F1AS
係数任意
F3A13-0
F3B13-0
F3AS
ゲイン補正
EQ
0dB  -10dB
MUTE
(FIL3 係数で設定)
係数任意
EQA15-0
EQB13-0
EQC15-0
+12dB  0dB
Gain
ALC
GN1-0
+24/+12/0dB
Figure 23. Digital EQ/HPF/LPF
GN1
GN0
Gain
0
0
0dB
Default
0
1
+12dB
1
x
+24dB
Table 19. Gain部のゲイン設定 (x: Don’t care)
MS0420-J-01
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[AK4642EN]
[フィルタ係数の設定について]
1) FIL1, FIL3をHPFに設定する場合
fs: サンプリング周波数
fc: カットオフ周波数
f: 入力信号周波数
K: ゲイン[dB] (FIL1のゲインは0dBに設定して下さい。)
レジスタ設定
FIL1: F1AS bit = “0”, F1A[13:0] bits =A, F1B[13:0] bits =B
FIL3: F3AS bit = “0”, F3A[13:0] bits =A, F3B[13:0] bits =B
(MSB=F1A13, F1B13, F3A13, F3B13; LSB=F1A0, F1B0, F3A0, F3B0)
1  1 / tan (fc/fs)
1 / tan (fc/fs)
A = 10K/20 x
,
B=
1 + 1 / tan (fc/fs)
1 + 1 / tan (fc/fs)
伝達関数
振幅
1  z 1
H(z) = A
位相
2  2cos (2f/fs)
M(f) = A
1 + Bz 1
(f) = tan 1
1 + B2 + 2Bcos (2f/fs)
(B+1)sin (2f/fs)
1 - B + (B1)cos (2f/fs)
2) FIL1, FIL3をLPFに設定する場合
fs: サンプリング周波数
fc: カットオフ周波数
f: 入力信号周波数
K: ゲイン[dB] (FIL1のゲインは0dBに設定して下さい。)
レジスタ設定
FIL1: F1AS bit = “1”, F1A[13:0] bits =A, F1B[13:0] bits =B
FIL3: F3AS bit = “1”, F3A[13:0] bits =A, F3B[13:0] bits =B
(MSB=F1A13, F1B13, F3A13, F3B13; LSB=F1A0, F1B0, F3A0, F3B0)
1  1 / tan (fc/fs)
1
A = 10K/20 x
,
1 + 1 / tan (fc/fs)
伝達関数
1+z
H(z) = A
B=
1 + 1 / tan (fc/fs)
振幅
1
1 + Bz 1
位相
2 + 2cos (2f/fs)
M(f) = A
1 + B2 + 2Bcos (2f/fs)
MS0420-J-01
(f) = tan 1
(B1)sin (2f/fs)
1 + B + (B+1)cos (2f/fs)
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[AK4642EN]
3) EQ
fs: サンプリング周波数
fc1: 極の周波数
fc2: 零点の周波数
f: 入力信号周波数
K: ゲイン[dB] (最大+12dBまで設定できます。)
レジスタ設定
EQA[15:0] bits =A, EQB[13:0] bits =B, EQC[15:0] bits =C
(MSB=EQA15, EQB13, EQC15; LSB=EQA0, EQB0, EQC0)
A = 10K/20 x
1  1 / tan (fc1/fs)
1 + 1 / tan (fc2/fs)
,
B=
1 + 1 / tan (fc1/fs)
A + Cz
C =10K/20 x
1 + 1 / tan (fc1/fs)
伝達関数
H(z) =
,
1 + 1 / tan (fc1/fs)
振幅
1
1 + Bz 1
2
1  1 / tan (fc2/fs)
位相
2
A + C + 2ACcos (2f/fs)
M(f) =
1 + B2 + 2Bcos (2f/fs)
(ABC)sin (2f/fs)
(f) = tan 1
A + BC + (AB+C)cos (2f/fs)
[上式により算出されたフィルタ係数を実数から2進数(2の補数)へ変換する手順]
X=(上式により算出された実数のフィルタ係数) x 213
このXの小数点以下を四捨五入した整数値を2進数(2の補数)に変換して下さい。
各フィルタ係数設定レジスタのMSBは符号ビットです。
[フィルタ係数の設定例]
1) FIL1ブロック
例: fs=44.1kHz, fc=100HzのHPFの場合
F1AS bit = “0”
F1A[13:0] bits = 01 1111 1100 0110
F1B[13:0] bits = 10 0000 0111 0100
2) EQブロック
例: fs=44.1kHz, fc1=300Hz, fc2=3000Hz, Gain=+8dBの場合
Gain[dB]
+8dB
fc1
fc2
Frequency
EQA[15:0] bits = 0000 1001 0110 1110
EQB[13:0] bits = 10 0001 0101 1001
EQC[15:0] bits = 1111 1001 1110 1111
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[AK4642EN]
■ ALC動作
ALC bit = “1”のとき、ALCブロックにより、ALC動作が行われます。DACのみ動作させる場合、再生パスに
対してALC動作が行われます。それ以外の状態では録音パスに対してALC動作が行われます。
PMADL bit, PMADR bit
“00”
“01”, “10” or “11”
1.
LOOP bit
状態
x
パワーダウン
x
再生
x
録音
0
録音, 再生
1
録音モニター再生
Table 20. ALC動作設定 (x: Don’t care)
PMDAC bit
0
1
0
1
ALC
パワーダウン
再生パス
録音パス
録音パス
録音パス
Default
ALCリミッタ動作
ALCリミッタ動作ではLch, Rchの出力レベルのどちらか一方でもALCリミッタ検出設定レベル(Table 21)を越
えた場合、LMAT1-0 bitで設定した値(Table 22)だけ、IVL, IVR値(L/R共通)を自動的に減衰させます。このと
きIVL, IVR値の変更はL/R共通で行われます。
ZELMN bit = “0”(ゼロクロス検出有効)のとき、ALCリミッタ動作によりIVL, IVR値が変更されるのは、L/R独
立にそれぞれゼロクロスするかゼロクロスタイムアウトしたときです。ゼロクロスタイムアウト時間はALC
リカバリ時間と共通で、ZTM1-0 bitにて設定できます(Table 23)。
ZELMN bit = “1”(ゼロクロス検出無効)のとき、ALCリミッタ動作によりIVL, IVR値は瞬時(周期: 1/fs)に変更さ
れます。リミッタ動作の減衰量はLMAT1-0 bitの設定にかかわらず1 step固定です。
減衰動作終了後でもALC bitを “0”にしない限り、再び出力レベルがALCリミッタ検出レベルを越えれば、こ
の減衰動作は繰り返されます。
LMTH1
0
0
1
1
LMTH0 ALCリミッタ検出レベル ALCリカバリ待機カウンタリセットレベル
0
Default
ALC Output  2.5dBFS
2.5dBFS > ALC Output  4.1dBFS
1
ALC Output  4.1dBFS
4.1dBFS > ALC Output  6.0dBFS
0
ALC Output  6.0dBFS
6.0dBFS > ALC Output  8.5dBFS
1
ALC Output  8.5dBFS
8.5dBFS > ALC Output  12dBFS
Table 21. ALC リミッタ検出レベル/リカバリ待機カウンタリセットレベル
LMAT1
LMAT0
ALC リミッタATTステップ
0
0
1 step
0.375dB
Default
0
1
2 step
0.750dB
0
1
0
4 step
1.500dB
1
1
8 step
3.000dB
1
x
x
1step
0.375dB
Table 22. ALC リミッタATTステップの設定 (x: Don’t care)
ZELMN
ZTM1
ZTM0
0
0
1
1
0
1
0
1
ゼロクロスタイムアウト時間
8kHz
16kHz
44.1kHz
128/fs
16ms
8ms
2.9ms
256/fs
32ms
16ms
5.8ms
512/fs
64ms
32ms
11.6ms
1024/fs
128ms
64ms
23.2ms
Table 23. ALCゼロクロスタイムアウト時間の設定
MS0420-J-01
Default
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- 36 -
[AK4642EN]
2.
ALCリカバリ動作
ALCリカバリ動作は、WTM1-0で設定された時間(Table 24)待機を行い、この間、出力信号がALCリカバリ待
機カウンタリセットレベル(Table 21)を越すことがなければALCリカバリ動作を行います。このALCリカバリ
動作は設定された基準レベル(Table 26) までZTM1-0で設定した時間(Table 23)でゼロクロス検出動作を行い
ながら、RGAIN1-0 bitで設定した値(Table 25)だけIVL, IVR値(L/R共通)を自動的に増加させます。このALCリ
カバリ動作はWTM1-0で設定した周期で行われます。
例えば、現在のIVL, IVR値が30Hの場合、RGAIN1-0 bit = “01”(2 steps)に設定しておくと、ALCリカバリ動作
によってIVL, IVR値は32Hに変更され、0.75dB(0.375dB x 2)増加されます。IVL, IVR値が基準レベル (REF7-0)
に達した場合、IVL, IVR値の増加は行いません。
また、ALCリカバリ待機中に
(リカバリ待機カウンタリセットレベル)  Output Signal < (リミッタ検出レベル)
となっている場合、待機タイマはリセットされます。そのため、
(リカバリ待機カウンタリセットレベル) > Output Signal
となった時から、待機時間のカウントが開始されます。
また、ALC動作はインパルス性のノイズにも対応したALCになっています。インパルス性のノイズが入力さ
れた場合、通常のリカバリ動作よりも早いサイクルでリカバリ動作を行います。例えば、マイクロフォンに
瞬間的に大きな音が入力された場合、この動作により大きな音に埋もれた小信号を改善することができま
す。
WTM1
WTM0
0
0
1
1
0
1
0
1
RGAIN1
0
0
1
1
ALCリカバリ周期
8kHz
16kHz
44.1kHz
128/fs
16ms
8ms
2.9ms
256/fs
32ms
16ms
5.8ms
512/fs
64ms
32ms
11.6ms
1024/fs
128ms
64ms
23.2ms
Table 24. ALCリカバリ待機時間の設定
RGAIN0
GAIN STEP
0
1 step
0.375dB
1
2 step
0.750dB
0
3 step
1.125dB
1
4 step
1.500dB
Table 25. ALC リカバリゲイン量の設定
Default
Default
REF7-0
GAIN(dB)
Step
F1H
+36.0
F0H
+35.625
EFH
+35.25
:
:
E2H
+30.375
E1H
+30.0
Default
0.375dB
E0H
+29.625
:
:
03H
53.25
02H
53.625
01H
54.0
00H
MUTE
Table 26. ALCリカバリ動作時の基準値設定
MS0420-J-01
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[AK4642EN]
3.
ALC動作設定手順例
Table 27は、録音パスの場合のALC設定例です。
Register Name
Comment
LMTH
ZELMN
ZTM1-0
Limiter detection Level
Limiter zero crossing detection
Zero crossing timeout period
Recovery waiting period
*WTM1-0 bits should be the same data
as ZTM1-0 bits
Maximum gain at recovery operation
WTM1-0
REF7-0
IVL7-0,
IVR7-0
LMAT1-0
RGAIN1-0
ALC
Gain of IVOL
Limiter ATT step
Recovery GAIN step
ALC enable
Data
01
0
01
fs=8kHz
Operation
4.1dBFS
Enable
32ms
Data
01
0
11
fs=44.1kHz
Operation
4.1dBFS
Enable
23.2ms
01
32ms
11
23.2ms
E1H
+30dB
E1H
+30dB
E1H
+30dB
E1H
+30dB
1 step
1 step
Enable
00
00
1
1 step
1 step
Enable
00
00
1
Table 27. ALC設定例
ALC動作中は、以下のビットへの変更を禁止します。これらのビットを変更する場合は、ALC動作を終了(ALC
bit = “0”またはPMADL = PMADR bits = “0”)してから行って下さい。
・LMTH, LMAT1-0, WTM1-0, ZTM1-0, RGAIN1-0, REF7-0, ZELMNの各ビット
Example:
Limiter = Zero crossing Enable
Recovery Cycle = [email protected]
Limiter and Recovery Step = 1
Maximum Gain = +30.0dB
Limiter Detection Level = 4.1dBFS
Manual Mode
ALC bit = “1”
WR (ZTM1-0, WTM1-0)
(1) Addr=06H, Data=14H
WR (REF7-0)
(2) Addr=08H, Data=E1H
WR (IVL/R7-0)
* The value of IVOL should be
(3) Addr=09H&0CH, Data=E1H
the same or smaller than REF’s
WR (RGAIN1, LMTH1)
(4) Addr=0BH, Data=00H
WR (LMAT1-0, RGAIN0, ZELMN, LMTH0; ALC= “1”)
(5) Addr=07H, Data=01H
ALC Operation
Note : WR : Write
Figure 24. ALC動作設定手順例
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[AK4642EN]
■ 入力ディジタルボリューム (マニュアルモード時)
ALC bit = “0”のとき、入力ディジタルボリュームはマニュアルモードになります。このモードは以下の場合
に使用します。
1.
2.
3.
リセット解除後、ALC動作に関するレジスタ設定(ZTM1-0, LMTHなど)を行う場合。
サンプリング周波数の変更に伴い、リミッタ/リカバリ周期などALC動作に関するレジスタ変更を
行う場合。
入力ディジタルボリュームをマニュアルボリュームとして使用する場合。
入力ディジタルボリュームのゲイン量はIVL7-0, IVR7-0 bitで設定します(Table 28)。ボリューム変更時、L/R
独立にゼロクロス検出動作を行います。ゼロクロスタイムアウト時間はZTM1-0 bitで設定することができま
す。
PMADL = PMADR bits = “0”のときにIVL7-0, IVR7-0 bitsに書き込みを行うと、PMADL bit = “1” or PMADR bit =
“1”に書き換えてからADCの初期化サイクル後に、その設定値でIVOLが動作を開始します。
録音から再生に切り替えた場合、録音時の設定が保持されているので、IVL7-0 = IVR7-0 bits = “91H” (0dB)に
設定して下さい。
IVL7-0
GAIN (dB)
Step
IVR7-0
F1H
+36.0
F0H
+35.625
EFH
+35.25
:
:
E2H
+30.375
E1H
+30.0
Default
0.375dB
E0H
+29.625
:
:
03H
53.25
02H
53.625
01H
54
00H
MUTE
Table 28. 入力ディジタルボリュームの設定値
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[AK4642EN]
IVL7-0, IVR7-0 bitsの書き込みを続けて行う場合は、ゼロクロスタイムアウト時間以上の間隔をあけて行って
下さい。所定の間隔をあけないで書き込みを行うと、ゼロクロスカウンタが毎回リセットされボリュームが
切り替わりません。ただし、書き込むレジスタ値が前回と同じ値の場合は書き込みが無視され、ゼロクロス
カウンタはリセットされないので、ゼロクロスタイムアウト時間より短い間隔で書き込みを行うことができ
ます。
ALC bit
ALC Status
Disable
Enable
IVL7-0 bits
E1H(+30dB)
IVR7-0 bits
C6H(+20dB)
Internal IVL
E1H(+30dB)
Internal IVR
C6H(+20dB)
E1(+30dB) --> F1(+36dB)
(1)
Disable
E1(+30dB)
(2)
E1(+30dB) --> F1(+36dB)
C6H(+20dB)
Figure 25. ALC動作中のIVOL動作例
(1) ALC開始時にIVLとIVRの値が異なっている場合は、IVLの値がスタート値になります。ALC bit = “1”を
書き込んでからIVL7-0 bitsの値でALC動作を開始するまでの待ち時間は最大でリカバリ待機時間
(WTM1-0 bits) + ゼロクロスタイムアウト時間(ZTM1-0 bits)です。
(2) ALC動作中は、IVL, IVRのレジスタ(09H, 0CH)に書き込みを行っても反映されません。ALCがDisableされ
た後、ゼロクロスまたはゼロクロスタイムアウト時にその値が反映されます。再度ALCをEnableする場
合は、ALC bit = “0”の後、ゼロクロスタイムアウト時間以上の間隔を空けてALC bit = “1”を設定して下さ
い。
MS0420-J-01
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[AK4642EN]
■ ディエンファシスフィルタコントロール
IIRフィルタによる3周波数(32kHz, 44.1kHz, 48kHz)対応のディエンファシスフィルタ(tc=50/15s特性)を内蔵
しています。入力データに対して、DEM1-0 bitで選択された周波数のディエンファシスフィルタが有効にな
ります(Table 29)。
DEM1
DEM0
Mode
0
0
44.1kHz
0
1
OFF
Default
1
0
48kHz
1
1
32kHz
Table 29. ディエンファシスコントロール
■ バスブースト回路
BST1-0 bitをコントロールすることで、DACからバスブーストされた信号を出力することができます(Table
30)。また、BST1-0 bit = “01”(MIN)に固定することで、ヘッドフォン出力のDCカット用コンデンサを47Fま
で小さくすることができます。バスブーストされた信号がフルスケールを超えた場合、DACからの出力がク
リップします。Figure 26は20dBの信号レベルを入力した場合のバスブースト後の特性です。
Boost Filter (fs=44.1kHz)
20
MAX
Level [dB]
15
MID
10
MIN
5
0
-5
10
100
1000
10000
Frequency [Hz]
Figure 26. バスブースト周波数 (fs=44.1kHz)
BST1
BST0
Mode
0
0
OFF
Default
0
1
MIN
1
0
MID
1
1
MAX
Table 30. バスブーストコントロール
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[AK4642EN]
■ 出力ボリューム
AK4642はMUTEを含む0.5dBステップ、256レベルのチャネル独立ディジタル出力ボリューム(DATT)を内蔵
します。このボリュームはDACの前段にあり、入力データを+12dBから115dBまで減衰、またはミュートし
ます。DVOLC bitを “1”にすると、DVL7-0 bitでLch, Rchのボリュームを同時にコントロールできます。DVOLC
bitが “0”の場合、Lch, Rchのボリュームは独立にコントロールできます。また、ATT設定間の遷移は1061レベ
ルまたは256/fsでソフト遷移します。遷移ステップはDVTM bitで設定します。DVTM bit = “0”のとき、
00H(+12dB)からFFH(MUTE)までには1061/fs([email protected]=44.1kHz)かかります。
DVL/R7-0
Gain
00H
+12.0dB
01H
+11.5dB
02H
+11.0dB
:
:
18H
0dB
:
:
FDH
114.5dB
FEH
115.0dB
FFH
MUTE ()
Table 31. Digital Volume Code Table
DVTM bit
0
1
Step
0.5dB
DVL/R7-0 bits = 00HからFFHまでの遷移時間
設定値
fs=8kHz時
fs=44.1kHz時
1061/fs
133ms
24ms
256/fs
32ms
6ms
Table 32.出力ボリュームの遷移時間設定
MS0420-J-01
Default
Default
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[AK4642EN]
■ ソフトミュート機能
DAC入力のディジタル部にソフトミュート機能を内蔵します。ソフトミュートはSMUTE bitでコントロール
できます。SMUTE bitを “1”にするとDVTM bitで設定したサイクルで入力データが(“0”)までアテネーショ
ンされます。SMUTE bitを “0”にすると状態が解除され、からDVTM bitで設定したサイクルで、DVL/R7-0
bitsで設定したボリューム値まで復帰します。ソフトミュート開始後、DVTM bitで設定したサイクル以内に
解除されるとアテネーションが中断され、同じサイクルで、DVL/R7-0 bitsで設定したボリューム値まで復帰
します(Figure 27)。
SMUTE bit
DVTM bit
DVL/R7-0 bits
DVTM bit
(1)
(3)
Attenuation
-
GD
(2)
GD
Analog Output
Figure 27. ソフトミュート機能
(1) DVTM bitで設定したサイクルで入力データが(“0”)までアテネーションされます。
(2) ディジタル入力に対するアナログ出力は群遅延(GD)を持ちます。
(3) ソフトミュート開始後、DVTM bitで設定したサイクル以内に解除されるとアテネーションが中断され、
同じサイクルで、DVL/R7-0 bitsで設定したボリューム値まで復帰します。
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[AK4642EN]
■ アナログミキシング: モノラル入力
PMBP bit = “1”の時、BEEPS bitを“1”にするとMIN pinから入力された信号をスピーカアンプから出力し、
BEEPH bitを “1”にするとヘッドフォンアンプから出力し、BEEPL bitを “1”にするとステレオラインアウトア
ンプから出力することができます。入力される信号はRiでレベル調整できます。Ri = 20k時のゲイン(typ)
をTable 33Table 34Table 35に示します。このゲインは、Ri の値に反比例します。
Figure 7. Block Diagram of MIN pin
LOVL bit
MIN  LOUT/ROUT
0
0dB
Default
1
+2dB
Table 33. Ri = 20k時、MIN入力  LOUT/ROUT出力ゲイン(typ)
HPG bit
MIN  HPL/HPR
0
Default
20dB
1
16.4dB
Table 34. Ri = 20k時、MIN入力  ヘッドフォン出力ゲイン(typ)
MIN  SPP/SPN
ALC bit = “0”
ALC bit = “1”
00
+4.43dB
+6.43dB
Default
01
+6.43dB
+8.43dB
10
+10.65dB
+12.65dB
11
+12.65dB
+14.65dB
Table 35. Ri = 20k時、MIN入力  スピーカ出力ゲイン(typ)
SPKG1-0 bits
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[AK4642EN]
■ ステレオライン出力 (LOUT, ROUT pin)
DACL bitを “1”にすると、DACのLch, Rch信号をそれぞれLOUT, ROUT pinからシングルエンドで出力します。
DACL bit を “0”にすると、出力をOFFにすることも可能です。この時、LOUT, ROUT pinはVCOM電圧を出力
します。また、負荷抵抗はmin. 10kです。PMLO bit = LOPS bit = “0” にすると、パワーダウン状態になりAVSS
に100k(typ)でプルダウンされます。LOPS bit = “1”とすると、パワーセーブモードになります。また、LOPS
bit = “1”として、PMLO bitでパワーダウンのON/OFF を行うと、ON/OFF 時に発生するポップ音を低減するこ
とができます。このとき、Figure 29に示すようにCカップル後、ラインアウトのラインを20kの抵抗でプル
ダウンしてください。立ち上がりおよび立下がりの時間はC=1Fのとき、最大300msです。ステレオライン
アウトは、PMLO bit = “1”かつLOPS bit = “0”でパワーアップ状態となります。
ステレオライン出力のゲインはLOVL bitで設定します。
“DACL”
“LOVL”
LOUT pin
DAC
ROUT pin
Figure 28. ステレオライン出力
LOPS
0
1
PMLO
Mode
LOUT/ROUT pin
0
Pull-down to AVSS
パワーダウン
1
通常動作
通常動作
0
Fall down to AVSS
パワーセーブ
1
Rise up to VCOM
パワーセーブ
Table 36. ラインアウトのモード設定 (x: Don’t care)
LOVL
0
1
Default
Gain
出力電圧(typ)
0dB
0.6 x AVDD
Default
+2dB
0.757 x AVDD
Table 37. ラインアウトボリューム設定
LOUT
ROUT
1F
220
20k
Figure 29. ステレオライン出力外付け回路(ポップ音低減回路使用時)
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[AK4642EN]
[ステレオライン出力コントロールシーケンス(ポップ音低減回路使用時)]
(2)
(5)
PMLO bit
(1)
(3)
(4)
(6)
LOPS bit
LOUT, ROUT pins
Normal Output
300 ms
300 ms
Figure 30. ステレオラインコントロールシーケンス(ポップ音低減回路使用時)
(1) パワーセーブモードをON します。LOPS bit = “1”
(2) パワーダウンを解除します。PMLO bit = “1”
LOUT, ROUT pin が立ち上がります。立ち上がり時間はC=1Fのとき200ms (max 300ms)です。
(3) LOUT, ROUT pin が立ち上がった後でパワーセーブモードを解除します。LOPS bit = “0”
ステレオライン出力が可能になります。
(4) パワーセーブモードをON します。LOPS bit = “1”
(5) パワーダウンに設定します。PMLO bit = “1”
LOUT, ROUT pin が立ち下がります。立ち下がり時間はC=1Fのとき200ms (max 300ms)です。
(6) LOUT, ROUT pin が立ち下がった後でパワーセーブモードを解除します。LOPS bit = “0”
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[AK4642EN]
■ ヘッドフォンアンプ
ヘッドフォンアンプの電源はHVDDから供給されます。コモン電圧はHVDD/2です。負荷抵抗は16 (min)で
す。出力電圧はHPG bitで切り替えることができます(Table 38)。
HPG bit
Output Voltage [Vpp]
0
0.6 x AVDD
Table 38. ヘッドフォンの出力電圧
1
0.91 x AVDD
HPMTN bitを “0”にすると、ヘッドフォンアンプのコモン電圧をHVSSに立ち下げます。HPMTN bitを “1”に
するとコモン電圧をHVDD/2に立ち上げます。ポップノイズ防止のために、MUTET pinとグランド間にコン
デンサを接続します。立ち上げ/立ち下げ時定数はHVDDおよびMUTET pinのコンデンサに比例します。
例 : MUTET pinのコンデンサC=1F, HVDD=3.3Vの場合
・ ヘッドフォンアンプ立ち上げ/立ち下げ時定数: 100ms(typ), 250ms(max)
・ 完全に立ち下がるまでの時間: 500ms(max)
PMHPL, PMHPR bitを “0”にすることで、ヘッドフォンアンプを完全にパワーダウンすることができます。こ
の時、HPL, HPR pinは “L” (HVSS)になります。
PMHPL bit,
PMHPR bit
HPMTN bit
HPL pin,
HPR pin
(1) (2)
(3)
(4)
Figure 31. ヘッドフォンアンプのパワーアップ/ダウンシーケンス
(1) ヘッドフォンアンプのパワーアップ(PMHPL, PMHPR bit = “1”)。出力はHVSSのままです。
(2) ヘッドフォンアンプのコモン電圧立ち上げ(HPMTN bit = “1”)。
(3) ヘッドフォンアンプのコモン電圧立ち下げ(HPMTN bit = “0”)。
(4) ヘッドフォンアンプのパワーダウン(PMHPL, PMHPR bit = “0”)。出力はHVSSになります。ポップ音防止
のため、ヘッドフォンアンプのコモン電圧が完全に下がってからパワーダウンしてください。
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[AK4642EN]
BOOST=OFF時、ヘッドフォンアンプの外部抵抗とコンデンサでカットオフ周波数(fc)が決まります。バスブ
ーストを併用することでカットオフ周波数を低域へシフトすることができます。Table 39に外部抵抗とコン
デンサ及びカットオフ周波数(fc)の関係とその時の出力パワーを示します。但し、ヘッドフォンのRLは16
とします。出力パワーはAVDD=HVDD=2.7, 3.0, 3.3, 5V時の値です。ヘッドフォンアンプの出力は0.6 x AVDD
(Vpp)@HPG bit = “0”, 0.91 x AVDD (Vpp)@HPG bit = “1”です。
外付けのRが12以下の場合は、ヘッドフォンアンプが発振する可能性がありますので、発振防止回路
(0.22F20%のコンデンサと1020%の抵抗)をつけて下さい。
HP-AMP
AK4642
R
C
Headphone
0.22
16
10
Figure 32. ヘッドフォンアンプの外付け回路例
HPG bit
R []
6.8
0
16
0
1
100
C [F]
100
47
100
47
220
100
22
10
fc [Hz]
BOOST=OFF
fc [Hz]
BOOST=MIN
@fs=44.1kHz
70
28
149
78
50
19
106
47
45
17
100
43
62
25
137
69
Table 39. 外付け回路例
MS0420-J-01
Output Power [mW]@0dBFS
2.7V
3.0V
3.3V
10.1
12.5
15.1
5.1
6.3
7.7
33
41
50
0.9
1.1
1.3
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[AK4642EN]
■ スピーカアンプ
スピーカアンプ用電源HVDDの電圧範囲は2.6V  5.25Vの範囲で任意に設定することが可能です。但し、ダ
イナミックスピーカ(50未満)使用時は2.6V  3.6Vになります。
スピーカ種類
ダイナミックスピーカ
圧電スピーカ
HVDD
2.6  3.6V
2.6  5.25V
負荷抵抗 (min)
8
50 (Note 23)
30pF
負荷容量 (max)
3F (Note 23)
Note 23. Figure 33において、Load Impedanceはシリーズ抵抗と1kHzにおける圧電スピーカのインピーダンスの
合成インピーダンスです。Load Capacitanceは圧電スピーカの容量成分です。圧電スピーカを使用す
る場合、SPP, SPN pinにそれぞれ10以上のシリーズ抵抗を接続して下さい。
Table 40. スピーカの種類と電源電圧
DACから出力された信号をモノラル信号[(L+R)/2]に変換し、スピーカアンプに入力します。このスピーカア
ンプは、BTL接続によるモノラル出力で、SPKG1-0 bitsにてゲインを調整することができます。スピーカア
ンプからの出力レベルはAVDDおよびSPKG1-0 bitsにより決まります。
SPKG1-0 bits
00
01
10
11
ゲイン
ALC bit = “0”
ALC bit = “1”
+4.43dB
+6.43dB
+6.43dB
+8.43dB
+10.65dB
+12.65dB
+12.65dB
+14.65dB
Table 41. SPK-Amp ゲイン
Default
SPK-Amp出力 (DAC入力=0dBFS)
ALC bit = “0”
ALC bit = “1”
(LMTH1-0 bits = “00”)
00
3.30Vpp
3.11Vpp
01
4.15Vpp (Note 40)
3.92Vpp
3.3V
10
6.75Vpp (Note 40)
6.37Vpp (Note 40)
11
8.50Vpp (Note 40)
8.02Vpp (Note 40)
3.3V
00
3.30Vpp
3.11Vpp
01
4.15Vpp
3.92Vpp
5.0V
10
6.75Vpp
6.37Vpp
11
8.50Vpp
8.02Vpp
Note 40. 信号がクリップしないと仮定した場合の出力レベルです。実際には、DAC から0dBFSの信号が出力
された場合、信号がクリップします。クリップさせないためにはDVOL等によりDACからの出力レベ
ルを下げて、SPK-Ampからの出力を4.0Vpp以下に抑える必要があります。
Table 42. SPK-Amp 出力レベル
AVDD
HVDD
SPKG1-0 bits
MS0420-J-01
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[AK4642EN]
<スピーカ再生時のALC設定例>
Register Name
Comment
LMTH
ZELMN
ZTM1-0
Limiter detection Level
Limiter zero crossing detection
Zero crossing timeout period
Recovery waiting period
*WTM1-0 bits should be the same data
as ZTM1-0 bits
Maximum gain at recovery operation
WTM1-0
REF7-0
IVL7-0,
IVR7-0
LMAT1-0
RGAIN1-0
ALC
Gain of IVOL
Data
00
0
10
fs=44.1kHz
Operation
2.5dBFS
Enable
11.6ms
11
23.2ms
C1H
+18dB
91H
0dB
Limiter ATT step
00
Recovery GAIN step
00
ALC enable
1
Table 43. スピーカ再生時のALC設定例
1 step
1 step
Enable
<圧電スピーカ使用時の注意点>
圧電スピーカを使用時 は、Figure 33に示すようにシリーズ抵抗(10以上)をSPP pin, SPN pinとスピーカの間
に挿入してください。また、外部から圧力が加えられたとき圧電スピーカが起電力を発生するので、その対
策にFigure 33に示すようにスピーカとGND間にツェナーダイオードを挿入してください。ツェナーダイオー
ドは以下の条件を満たすものを使用してください。
0.92x HVDD  ツェナーダイオード(Figure 33のZD)のツェナー電圧  HVDD+0.3V
Ex) HVDD = 5.0Vの時: 4.6V  ZD  5.3V
例えば、ツェナー電圧5.1V(Min値 4.97V, Max値 5.24V)のツェナーダイオードが使用可能です。
ZD
SPK-Amp
SPP
10
SPN
10
ZD
Figure 33. SPK出力回路(圧電スピーカと接続する場合)
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[AK4642EN]
<スピーカアンプのコントロールシーケンス>
PMSPK bitでスピーカアンプをPower-up/downできます。PMSPK bitが“0”の場合、SPP, SPN pinはHi-Zになりま
す。PMSPK bitが “1”の時、SPPSN bitを“0”にするとスピーカアンプはパワーセーブモードになります。この
時、SPP pinはHi-Z、SPN pinはHVDD/2を出力します。
電源投入後、PDN pinを“L”から“H”に変更し、PMSPK bitを“1”にすると、SPP, SPN pinはパワーセーブモード
で立ち上がります。この時、SPP pinはHi-Zに、 SPN pinはHVDD/2になりますが、パワーセーブモードで立ち
上げると、ポップノイズを低減させることができます。また、Power-down時(PMSPK bit=“0”)もパワーセーブ
モードを経由することで、同様にポップノイズを低減させることができます。
PMSPK
0
SPPSN
Mode
SPP
SPN
x
Hi-Z
Hi-Z
パワーダウン
0
Hi-Z
HVDD/2
パワーセーブ
1
通常動作
通常動作
通常動作
Table 44 スピーカアンプのモード設定 (x: Don’t care)
1
Default
PMSPK bit
SPPSN bit
SPP pin
SPN pin
Hi-Z
Hi-Z
Hi-Z
HVDD/2
HVDD/2
Hi-Z
Figure 34. Power-up/Power-down Timing for Speaker-Amp
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[AK4642EN]
■ シリアルコントロールインタフェース
(1) 3線シリアルコントロールモード (I2C pin = “L”)
レジスタ設定は3線式シリアルI/Fピン(CSN, CCLK, CDTI)で書き込みを行います。I/F上のデータはChip address
(2bits, “10”固定), Read/Write (1bit, “1”固定), Register address (MSB first, 5bits) と Control Data (MSB first, 8bits)で
構成されます。データ送信側はCCLKの “”で各ビットを出力し、受信側は “”で取り込みます。データの書
き込みはCSNの “”後16回目のCCLK “”で有効になります。CCLKのクロックスピードは5MHz (max)です。
PDN pin = “L”でレジスタの値はリセットされます。
CSN
0
1
2
3
4
5
6
7
8
9
10 11 12 13 14 15
CCLK
CDTI
C1 C0 R/W A4 A3 A2 A2 A0 D7 D6 D5 D4 D3 D2 D1 D0
“1” “0” “1”
C1-C0:
R/W:
A4-A0:
D7-D0:
Chip Address (C1 = “1”, C0 = “0”); Fixed to “10”
READ/WRITE (“1”: WRITE, “0”: READ); Fixed to “1”
Register Address
Control data
Figure 35. シリアルコントロールインタフェースタイミング
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[AK4642EN]
2
(2) I Cバスコントロールモード (I2C pin = “H”)
AK4642のI2Cバスモードのフォーマットは、高速モード(max:400kHz)に対応しています。
(2)-1. WRITE命令
I2Cバスモードにおけるデータ書き込みシーケンスはFigure 36に示されます。バス上のICへのアクセスには、
最初に開始条件(Start Condition)を入力します。SCLラインが “H”の時にSDAラインを “H”から “L”にすると、
開始条件が作られます(Figure 42)。開始条件の後、スレーブアドレスが送信されます。このアドレスは7ビッ
トから構成され、8ビット目にはデータ方向ビット(R/W)が続きます。上位6ビットは “001001”固定、次の1
ビットはアクセスするICを選ぶためのアドレスビットで、CAD0 pinにより設定されます(Figure 37)。アドレ
スが一致した場合、AK4642は確認応答(Acknowledge)を生成し、命令が実行されます。マスタは確認応答用
のクロックパルスを生成し、SDAラインを解放しなければなりません(Figure 43)。R/W bitが “0”の場合はデー
タ書き込み、R/W bitが “1”の場合はデータ読み出しを行います。
第2バイトはサブアドレス(レジスタアドレス)です。サブアドレスは8ビット、MSB firstで構成され、上位3
ビットは “0”固定です(Figure 38)。第3バイト以降はコントロールデータです。コントロールデータは8ビット、
MSB firstで構成されます(Figure 39)。AK4642は、各バイトの受信を完了するたびに確認応答を生成します。
データ転送は、必ずマスタが生成する停止条件(Stop Condition)によって終了します。SCLラインが “H”の時
にSDAラインを “L”から “H”にすると、停止条件が作られます(Figure 42)。
AK4642は複数のバイトのデータを一度に書き込むことができます。データを1バイト送った後、停止条件を
送らず更にデータを送ると、サブアドレスが自動的にインクリメントされ、次のデータは次のサブアドレス
に格納されます。
クロックが “H”の間は、SDAラインの状態は一定でなければなりません。データラインが “H”と “L”の間で
状態を変更できるのは、SCLラインのクロック信号が “L”の時に限られます(Figure 44)。SCLラインが “H”の
時にSDAラインを変更するのは、開始条件、停止条件を入力するときのみです。
S
T
A
R
T
SDA
S
T
O
P
R/W="0"
Slave
S Address
Sub
Address(n)
Data(n)
A
C
K
A
C
K
Data(n+1)
A
C
K
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 36. I2Cバスモードのデータ転送シーケンス
0
0
1
0
0
1
CAD0
R/W
A2
A1
A0
D1
D0
(CAD0はピンにより設定)
Figure 37. 第1バイトの構成
0
0
0
A4
A3
Figure 38. 第2バイトの構成
D7
D6
D5
D4
D3
D2
Figure 39. 第3バイト以降の構成
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[AK4642EN]
(2)-2. READ命令
R/W bitが “1”の場合、AK4642はREAD動作を行います。指定されたアドレスのデータが出力された後、マス
タが停止条件を送らず確認応答を生成すると、サブアドレスが自動的にインクリメントされ、次のアドレス
のデータを読み出すことができます。アドレス “1FH”のデータを読み出した後、さらに次のアドレスを読み
出す場合にはアドレス“00H”のデータが読み出されます。
AK4642はカレントアドレスリードとランダムリードの2つのREAD命令を持っています。
(2)-2-1. カレントアドレスリード
AK4642は内部にアドレスカウンタを持っており、カレントアドレスリードではこのカウンタで指定された
アドレスのデータを読み出します。内部のアドレスカウンタは最後にアクセスしたアドレスの次のアドレス
値を保持しています。例えば、最後にアクセス(READでもWRITEでも)したアドレスが “n”であり、その後カ
レントアドレスリードを行った場合、アドレス “n+1”のデータが読み出されます。カレントアドレスリード
では、AK4642はREAD命令のスレーブアドレス(R/W bit = “1”)の入力に対して確認応答を生成し、次のクロ
ックから内部のアドレスカウンタで指定されたデータを出力したのち内部カウンタを1つインクリメントし
ます。データが出力された後、マスタが確認応答を生成せず停止条件を送ると、READ動作は終了します。
S
T
A
R
T
SDA
S
T
O
P
R/W="1"
Slave
S Address
Data(n)
Data(n+1)
A
C
K
Data(n+2)
A
C
K
A
C
K
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 40. カレントアドレスリード
(2)-2-2. ランダムアドレスリード
ランダムアドレスリードにより任意のアドレスのデータを読み出すことができます。ランダムアドレスリー
ドはREAD命令のスレーブアドレス(R/W bit = “1”)を入力する前に、ダミーのWRITE命令を入力する必要があ
ります。ランダムアドレスリードでは最初に開始条件を入力し、次にWRITE命令のスレーブアドレス(R/W bit
= “0”)、読み出すアドレスを順次入力します。AK4642がこのアドレス入力に対して確認応答を生成した後、
再送条件、READ命令のスレーブアドレス(R/W bit= “1”)を入力します。AK4642はこのスレーブアドレスの入
力に対して確認応答を生成し、指定されたアドレスのデータを出力し、内部アドレスカウンタを1つインク
リメントします。データが出力された後、マスタが確認応答を生成せず停止条件を送ると、READ動作は終
了します。
S
T
A
R
T
SDA
S
T
A
R
T
R/W="0"
Slave
S Address
Sub
Address(n)
A
C
K
Slave
S Address
A
C
K
S
T
O
P
R/W="1"
Data(n)
A
C
K
Data(n+1)
A
C
K
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 41. ランダムアドレスリード
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[AK4642EN]
SDA
SCL
S
P
start condition
stop condition
Figure 42. 開始条件と停止条件
DATA
OUTPUT BY
TRANSMITTER
not acknowledge
DATA
OUTPUT BY
RECEIVER
acknowledge
SCL FROM
MASTER
2
1
8
9
S
clock pulse for
acknowledgement
START
CONDITION
Figure 43. I2Cバスでの確認応答
SDA
SCL
data line
stable;
data valid
change
of data
allowed
Figure 44. I2Cバスでのビット転送
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[AK4642EN]
■ レジスタマップ
Addr
00H
01H
02H
03H
04H
05H
06H
07H
08H
09H
0AH
0BH
0CH
0DH
0EH
0FH
10H
11H
12H
13H
14H
15H
16H
17H
18H
19H
1AH
1BH
1CH
1DH
1EH
1FH
Register Name
Power Management 1
Power Management 2
Signal Select 1
Signal Select 2
Mode Control 1
Mode Control 2
Timer Select
ALC Mode Control 1
ALC Mode Control 2
Lch Input Volume Control
Lch Digital Volume Control
ALC Mode Control 3
Rch Input Volume Control
Rch Digital Volume Control
Mode Control 3
Mode Control 4
Power Management 3
Digital Filter Select
FIL3 Co-efficient 0
FIL3 Co-efficient 1
FIL3 Co-efficient 2
FIL3 Co-efficient 3
EQ Co-efficient 0
EQ Co-efficient 1
EQ Co-efficient 2
EQ Co-efficient 3
EQ Co-efficient 4
EQ Co-efficient 5
FIL1 Co-efficient 0
FIL1 Co-efficient 1
FIL1 Co-efficient 2
FIL1 Co-efficient 3
D7
0
0
SPPSN
LOVL
PLL3
PS1
DVTM
0
REF7
D6
PMVCM
HPMTN
BEEPS
LOPS
PLL2
PS0
0
0
REF6
D5
PMBP
PMHPL
DACS
MGAIN1
PLL1
FS3
ZTM1
ALC
REF5
D4
PMSPK
PMHPR
DACL
SPKG1
PLL0
0
ZTM0
ZELMN
REF4
D3
PMLO
M/S
0
SPKG0
BCKO
0
WTM1
LMAT1
REF3
D2
PMDAC
0
PMMP
BEEPL
0
FS2
WTM0
LMAT0
REF2
D1
0
MCKO
0
0
DIF1
FS1
0
RGAIN0
REF1
D0
PMADL
PMPLL
MGAIN0
0
DIF0
FS0
0
LMTH0
REF0
IVL7
IVL6
IVL5
IVL4
IVL3
IVL2
IVL1
IVL0
DVL7
RGAIN1
IVR7
DVR7
0
0
0
GN1
F3A7
F3AS
F3B7
0
EQA7
EQA15
EQB7
0
EQC7
EQC15
F1A7
F1AS
F1B7
0
DVL6
LMTH1
IVR6
DVR6
LOOP
0
0
GN0
F3A6
0
F3B6
0
EQA6
EQA14
EQB6
0
EQC6
EQC14
F1A6
0
F1B6
0
DVL5
0
IVR5
DVR5
SMUTE
0
HPG
0
F3A5
F3A13
F3B5
F3B13
EQA5
EQA13
EQB5
EQB13
EQC5
EQC13
F1A5
F1A13
F1B5
F1B13
DVL4
0
IVR4
DVR4
DVOLC
0
MDIF2
FIL1
F3A4
F3A12
F3B4
F3B12
EQA4
EQA12
EQB4
EQB12
EQC4
EQC12
F1A4
F1A12
F1B4
F1B12
DVL3
0
IVR3
DVR3
BST1
IVOLC
MDIF1
EQ
F3A3
F3A11
F3B3
F3B11
EQA3
EQA11
EQB3
EQB11
EQC3
EQC11
F1A3
F1A11
F1B3
F1B11
DVL2
0
IVR2
DVR2
BST0
HPM
INR
FIL3
F3A2
F3A10
F3B2
F3B10
EQA2
EQA10
EQB2
EQB10
EQC2
EQC10
F1A2
F1A10
F1B2
F1B10
DVL1
0
IVR1
DVR1
DEM1
BEEPH
INL
0
F3A1
F3A9
F3B1
F3B9
EQA1
EQA9
EQB1
EQB9
EQC1
EQC9
F1A1
F1A9
F1B1
F1B9
DVL0
0
IVR0
DVR0
DEM0
DACH
PMADR
0
F3A0
F3A8
F3B0
F3B8
EQA0
EQA8
EQB0
EQB8
EQC0
EQC8
F1A0
F1A8
F1B0
F1B8
Note 41. PDN pinを “L” にすると、レジスタ値は初期化されます。
Note 42. “0”で指定されたビットへの “1”の書き込みは禁止です。
MS0420-J-01
2014/09
- 56 -
[AK4642EN]
■
詳細説明
Addr
00H
Register Name
Power Management 1
Default
D7
0
0
D6
PMVCM
0
D5
PMBP
0
D4
PMSPK
0
D3
PMLO
0
D2
PMDAC
0
D1
0
0
D0
PMADL
0
PMADL: MIC-Amp Lch, ADC Lchのパワーマネジメント
0: Power down (Default)
1: Power up
PMADLまたはPMADR bitを “0”から “1”に変更すると、初期化サイクル(1059/[email protected])が
開始されます。初期化サイクル終了後、ADCはデータを出力します。
PMDAC: DACのパワーマネジメント
0: Power down (Default)
1: Power up
PMLO: ステレオライン出力のパワーマネジメント
0: Power down (Default)
1: Power up
PMSPK: スピーカアンプのパワーマネジメント
0: Power down (Default)
1: Power up
PMBP: ビープ入力のパワーマネジメント
0: Power down (Default)
1: Power up
PMDAC bit = “1”で再生パスを使用時はPMBP bit = “1”として下さい。その上でMIN pinからステレ
オライン出力、ヘッドフォンおよびスピーカへのそれぞれのパス設定をBEEPL, BEEPH, BEEPS bit
にてそれぞれ行って下さい。
PMVCM: VCOMのパワーマネジメント
0: Power down (Default)
1: Power up
各ブロックを動作させる場合は、必ずPMVCM bitを“1”にしなければなりません。PMVCM bitに対
して“0”を書き込むことができるのは、アドレス00H, 01H, 02H, 10Hの全てのパワーマネジメントビ
ットとMCKO bitを“0”にする時だけです。
このアドレスのビットをON/OFF (“1”/“0”)することで部分的にパワーダウンすることができます。また、
PDN pinを“L”にすることで、レジスタの内容に関係なく、全回路を一度にパワーダウンすることができま
す。このときレジスタ値は初期化されます。
また、アドレス00H, 01H, 02H, 10Hの全てのパワーマネジメントビットとMCKO bitを“0”にすることで、全
回路を一度にパワーダウンすることができます。このときレジスタの内容は保持されています。
ADCとDACを使用しない場合、クロックを供給する必要はありません。ADCまたはDACのどれか一つで
も使用する場合はクロックを供給して下さい。
MS0420-J-01
2014/09
- 57 -
[AK4642EN]
Addr
01H
Register Name
Power Management 2
Default
D7
0
0
D6
HPMTN
0
D5
PMHPL
0
D4
PMHPR
0
D3
M/S
0
D2
0
0
D1
MCKO
0
D0
PMPLL
0
PMPLL: PLLのパワーマネジメント
0: EXT Mode and Power Down (Default)
1: PLL Mode and Power up
MCKO: MCKO信号の制御
0: Disable: MCKO pin = “L” (Default)
1: Enable: Output frequency is selected by PS1-0 bits.
M/S: Master / Slave Modeの選択
0: Slave Mode (Default)
1: Master Mode
PMHPR: Rchヘッドフォンアンプのパワーマネジメント
0: Power down (Default)
1: Power up
PMHPL: Lchヘッドフォンアンプのパワーマネジメント
0: Power down (Default)
1: Power up
HPMTN: ヘッドフォンアンプのミュート
0: Mute (Default)
1: Normal operation
MS0420-J-01
2014/09
- 58 -
[AK4642EN]
Addr
02H
Register Name
Signal Select 1
Default
D7
SPPSN
0
D6
BEEPS
0
D5
DACS
0
D4
DACL
0
D3
0
0
D2
PMMP
0
D1
0
0
D0
MGAIN0
1
MGAIN1-0: マイクアンプのゲインコントロール(See Table 16)
MGAIN1 bitは03HのD5 bitです。
PMMP: MPWR pinのパワーマネジメント
0: Power down: Hi-Z (Default)
1: Power up
DACL: DACからステレオラインアンプに入力される信号のコントロール
0: OFF (Default)
1: ON
PMLO bit = “1”の時、このビットは有効になります。PMLO bit = “0”の時、LOUT, ROUT pinsはAVSS
を出力します。
DACS: DACからスピーカアンプに入力される信号のコントロール
0: OFF (Default)
1: ON
“1”でDACの出力信号をスピーカアンプに入力します。
BEEPS: MIN pinからスピーカアンプに入力される信号のコントロール
0: OFF (Default)
1: ON
“1”でMIN pinへの入力信号をスピーカアンプに入力します。
SPPSN: スピーカアンプのパワーセーブモード
0: Power Save Mode (Default)
1: Normal Operation
“0”でスピーカアンプはパワーセーブモードになります。この時、SPP pinはHi-Z、SPN pinはHVDD/2
を出力します。PMSPK bit =“1”の時、このビットは有効になります。但し、PDN pin = “L”直後は
PMSPK bit = “0”となっているため、スピーカアンプはパワーダウン状態です。
MS0420-J-01
2014/09
- 59 -
[AK4642EN]
Addr
03H
Register Name
Signal Select 2
Default
D7
LOVL
0
D6
LOPS
0
D5
MGAIN1
0
D4
SPKG1
0
D3
SPKG0
0
D2
BEEPL
0
D1
0
0
D0
0
0
BEEPL: ステレオラインアウトアンプ に入力されるMIN信号のコントロール
0: OFF (Default)
1: ON
PMLO bit = “1”の時、このビットは有効になります。PMLO bit = “0”の時、LOUT, ROUT pinsはAVSS
を出力します。
SPKG1-0: スピーカアンプ出力ゲインの設定(See Table 41)
MGAIN1: マイクアンプのゲインコントロール(See Table 16)
LOPS: ステレオライン出力のパワーセーブモード
0: Normal Operation (Default)
1: Power Save Mode
LOVL: ステレオライン出力ゲイン設定(Table 37)
0: 0dB (Default)
1: +2dB
Addr
04H
Register Name
Mode Control 1
Default
D7
PLL3
0
D6
PLL2
0
D5
PLL1
0
D4
PLL0
0
D3
BCKO
0
D2
0
0
D1
DIF1
1
D0
DIF0
0
D3
0
0
D2
FS2
0
D1
FS1
0
D0
FS0
0
DIF1-0: オーディオインタフェースフォーマット (See Table 13)
Default: “10” (前詰め)
BCKO: マスタモード時のBICK出力周波数の設定 (See Table 10)
PLL3-0: PLL基準クロックの選択(See Table 4)
Default: “0000”(LRCK pin)
Addr
05H
Register Name
Mode Control 2
Default
D7
PS1
0
D6
PS0
0
D5
FS3
0
D4
0
0
FS3-0: サンプリング周波数(See Table 5 and Table 6)及びMCKI周波数の設定(See Table 11)
PLLモード時はサンプリング周波数の設定を行い、EXTモード時はMCKIの入力周波数を設定しま
す。
PS1-0: MCKO周波数の設定(Table 9)
Default: “00”(256fs)
MS0420-J-01
2014/09
- 60 -
[AK4642EN]
Addr
06H
Register Name
Timer Select
Default
D7
DVTM
0
D6
0
0
D5
ZTM1
0
D4
ZTM0
0
D3
WTM1
0
D2
WTM0
0
D1
0
0
D0
0
0
WTM1-0: ALCリカバリ待機時間の設定(see Table 24)
ALC動作中にリミッタ動作が発生しない場合、リカバリ動作を行う周期を設定します。初期値は
“00” (128/fs)です。
ZTM1-0: ALCゼロクロスタイムアウト時間の設定(see Table 23)
マイコン書き込み動作、ALCリカバリ動作により、ゲインが変更されるのは、ゼロクロスするか
またはタイムアウトした場合です。初期値は“00” (128/fs)です。
DVTM: Digital Volumeのソフト遷移時間を設定します。
0: 1061/fs (Default)
1: 256/fs
このソフト遷移時間は DVL7-0, DVR7-0 bits を00HからFFHへ変更した場合の遷移時間です。
Addr
07H
Register Name
ALC Mode Control 1
Default
D7
0
0
D6
0
0
D5
ALC
0
D4
ZELMN
0
D3
LMAT1
0
D2
LMAT0
0
D1
RGAIN0
0
D0
LMTH0
0
LMTH1-0: ALCリミッタ検出設定レベル/リカバリ待機カウンタリセットレベル(see Table 21)
Default: “00”
LMTH1 bitは0BHのD6 bitです。
RGAIN1-0: ALCリカバリゲインステップ(see Table 25)
Default: “00”
RGAIN1 bitは03HのD7 bitです。
LMAT1-0: ALCリミッタATTステップ(see Table 22)
Default: “00”
ZELMN: ALCリミッタ動作時ゼロクロス検出イネーブル
0: Enable (Default)
1: Disable
ALC: ALCイネーブル
0: ALC Disable (Default)
1: ALC Enable
Addr
08H
Register Name
ALC Mode Control 2
Default
D7
REF7
1
D6
REF6
1
D5
REF5
1
D4
REF4
0
D3
REF3
0
D2
REF2
0
D1
REF1
0
D0
REF0
1
REF7-0: ALCリカバリ動作時の基準値の設定。0.375dB step, 242 Level (Table 26)
Default: “E1H” (+30.0dB)
MS0420-J-01
2014/09
- 61 -
[AK4642EN]
Addr
09H
0CH
Register Name
Lch Input Volume Control
Rch Input Volume Control
Default
D7
IVL7
IVR7
1
D6
IVL6
IVR6
1
D5
IVL5
IVR5
1
D4
IVL4
IVR4
0
D3
IVL3
IVR3
0
D2
IVL2
IVR2
0
D1
IVL1
IVR1
0
D0
IVL0
IVR0
1
IVL7-0, IVR7-0: 入力ディジタルボリューム; 0.375dB step, 242 Level (Table 28)
Default: “E1H” (+30.0dB)
Addr
0AH
0DH
Register Name
Lch Digital Volume Control
Rch Digital Volume Control
Default
D7
DVL7
DVR7
0
D6
DVL6
DVR6
0
D5
DVL5
DVR5
0
D4
DVL4
DVR4
1
D3
DVL3
DVR3
1
D2
DVL2
DVR2
0
D1
DVL1
DVR1
0
D0
DVL0
DVR0
0
D4
0
0
D3
0
0
D2
0
0
D1
0
0
D0
0
0
D1
DEM1
0
D0
DEM0
1
DVL7-0, DVR7-0: 出力ディジタルボリューム(see Table 31)
Default: “18H” (0dB)
Addr
0BH
Register Name
ALC Mode Control 3
Default
D7
RGAIN1
0
D6
LMTH1
0
D5
0
0
LMTH1: ALCリミッタ検出設定レベル/リカバリ待機カウンタリセットレベル(see Table 21)
RGAIN1: ALCリカバリゲインステップ(see Table 25)
Addr
0EH
Register Name
Mode Control 3
Default
D7
0
0
D6
LOOP
0
D5
SMUTE
0
D4
DVOLC
1
D3
BST1
0
D2
BST0
0
DEM1-0: ディエンファシスコントロール(Table 29)
Default: “01” (OFF)
BST1-0: 低域補正回路のコントロール(Table 30)
Default: “00” (OFF)
DVOLC: ディジタルボリュームのコントロール
0: Independent
1: Dependent (Default)
DVOLC bit = “1”のとき、DVL7-0 bitで両チャネルのディジタルボリュームが変化します。但し、
DVR7-0 bitにDVL7-0 bitの値は書き込まれません。
SMUTE: ソフトミュートコントロール
0: Normal Operation (Default)
1: DAC outputs soft-muted
LOOP: デバイス内部ループバック
0: SDTI  DAC (Default)
1: SDTO  DAC
MS0420-J-01
2014/09
- 62 -
[AK4642EN]
Addr
0FH
Register Name
Mode Control 4
Default
D7
0
0
D6
0
0
D5
0
0
D4
0
0
D3
IVOLC
1
D2
HPM
0
D1
BEEPH
0
D0
DACH
0
DACH: DACからヘッドフォンアンプに入力される信号のコントロール
0: OFF (Default)
1: ON
BEEPH: MIN pinからヘッドフォンアンプに入力される信号のコントロール
0: OFF (Default)
1: ON
HPM: ヘッドフォンのモノラル出力
0: ステレオ (Default)
1: モノラル
HPM bit = “1”のとき、(L+R)/2の信号がヘッドフォンアンプから出力されます。HPM bit = “1”のと
き、PMHPL = PMHPR bits = “1”で使用して下さい。
IVOLC: IVOLのコントロール
0: Independent
1: Dependent (Default)
IVOLC bit = “1”のとき、IVL7-0 bitで両チャネルのIVOLが変化します。但し、IVR7-0 bitにIVL7-0 bit
の値は書き込まれません。
MS0420-J-01
2014/09
- 63 -
[AK4642EN]
Addr
10H
Register Name
Power Management 3
Default
D7
0
0
D6
0
0
D5
HPG
0
D4
MDIF2
0
D3
MDIF1
0
D2
INR
0
D1
INL
0
D0
PMADR
0
PMADR: MIC-Amp Rch, ADC Rchのパワーマネジメント
0: Power down (Default)
1: Power up
INL: ADC Lch入力ソース選択
0: LIN1 pin (Default)
1: LIN2 pin
INR: ADC Rch入力ソース選択
0: RIN1 pin (Default)
1: RIN2 pin
MDIF1: ADC Lch入力形式設定
0: シングルエンド入力 (LIN1/LIN2 pin: Default)
1: 差動入力 (IN1+/IN1 pin)
MDIF2: ADC Rch入力形式設定
0: シングルエンド入力 (RIN1/RIN2 pin: Default)
1: 差動入力 (IN2+/IN2 pin)
HPG: ヘッドフォンアンプゲイン設定 (Table 38)
0: 0dB (Default)
1: +3.6dB
MS0420-J-01
2014/09
- 64 -
[AK4642EN]
Addr
11H
Register Name
Digital Filter Select
Default
D7
GN1
0
D6
GN0
0
D5
0
0
D4
FIL1
0
D3
EQ
0
D2
FIL3
0
D1
0
0
D0
0
0
GN1-0: Gain部のゲイン設定(Table 19)
Default: “00” (0dB)
FIL3: ステレオ感強調用FIL3の係数設定有効
0: 無効(Default)
1: 有効
FIL3 bit = “1”のとき、F3A13-0, F3B13-0 bitの設定が有効になります。FIL3 bit = “0”のとき、FIL3ブ
ロックはOFF(MUTE)です。
EQ: ゲイン補正用フィルタの係数設定有効
0: 無効(Default)
1: 有効
EQ bit = “1”のとき、EQA15-0, EQB13-0, EQC15-0 bitの設定が有効になります。EQ bit = “0”のとき、
EQブロックはスルー(0dB)です。
FIL1: 風切り音フィルタ用FIL1の係数設定有効
0: 無効(Default)
1: 有効
FIL1 bit = “1”のとき、F1A13-0, F1B13-0 bitの設定が有効になります。FIL1 bit = “0”のとき、FIL1ブ
ロックはスルー(0dB)です。
MS0420-J-01
2014/09
- 65 -
[AK4642EN]
Addr
12H
13H
14H
15H
16H
17H
18H
19H
1AH
1BH
1CH
1DH
1EH
1FH
Register Name
FIL3 Co-efficient 0
FIL3 Co-efficient 1
FIL3 Co-efficient 2
FIL3 Co-efficient 3
EQ Co-efficient 0
EQ Co-efficient 1
EQ Co-efficient 2
EQ Co-efficient 3
EQ Co-efficient 4
EQ Co-efficient 5
FIL1 Co-efficient 0
FIL1 Co-efficient 1
FIL1 Co-efficient 2
FIL1 Co-efficient 3
Default
D7
F3A7
F3AS
F3B7
0
EQA7
EQA15
EQB7
0
EQC7
EQC15
F1A7
F1AS
F1B7
0
0
D6
F3A6
0
F3B6
0
EQA6
EQA14
EQB6
0
EQC6
EQC14
F1A6
0
F1B6
0
0
D5
F3A5
F3A13
F3B5
F3B13
EQA5
EQA13
EQB5
EQB13
EQC5
EQC13
F1A5
F1A13
F1B5
F1B13
0
D4
F3A4
F3A12
F3B4
F3B12
EQA4
EQA12
EQB4
EQB12
EQC4
EQC12
F1A4
F1A12
F1B4
F1B12
0
D3
F3A3
F3A11
F3B3
F3B11
EQA3
EQA11
EQB3
EQB11
EQC3
EQC11
F1A3
F1A11
F1B3
F1B11
0
D2
F3A2
F3A10
F3B2
F3B10
EQA2
EQA10
EQB2
EQB10
EQC2
EQC10
F1A2
F1A10
F1B2
F1B10
0
D1
F3A1
F3A9
F3B1
F3B9
EQA1
EQA9
EQB1
EQB9
EQC1
EQC9
F1A1
F1A9
F1B1
F1B9
0
D0
F3A0
F3A8
F3B0
F3B8
EQA0
EQA8
EQB0
EQB8
EQC0
EQC8
F1A0
F1A8
F1B0
F1B8
0
F3A13-0, F3B13-0: ステレオ感強調用FIL3係数(14bit x 2)
Default: “0000H”
F3AS: ステレオ感強調用FIL3の選択
0: HPF (Default)
1: LPF
EQA15-0, EQB13-0, EQC15-C0: ゲイン補正用フィルタ係数(14bit x 2 + 16bit x 1)
Default: “0000H”
F1A13-0, F1B13-B0: 風切り音フィルタ用FIL1係数(14bit x 2)
Default: “0000H”
F1AS: 風切り音フィルタ用FIL1の選択
0: HPF (Default)
1: LPF
MS0420-J-01
2014/09
- 66 -
[AK4642EN]
R2
システム設計
Figure 45およびFigure 46はシステム接続例です。具体的な回路と測定例については評価ボード(AKD4642)を
R1
参照して下さい。
Headphone
Line Out
200
1u
200
1u
Mono In
External MIC
21
20
19
18
17
HVDD
SPP
SPN
MCKO
MCKI
R1
22
HVSS
10
R2
47u
6.8
1u
23
0.22u
HPR
10
ZD1
24
0.22u
Dynamic SPK
R1, R2: Short
ZD1, ZD2: Open
Piezo SPK
R1, R2: 10
ZD1, ZD2: Required
HPL
10
ZD2
0.1u
47u
6.8
10u
20k
20k
Power Supply
2.6  3.6V
Speaker
25 MUTET
DVSS
16
26 ROUT
DVDD
15
27 LOUT
BICK
14
0.1u
DSP
28 MIN
AK4642EN
LRCK
13
29 RIN2
Top View
SDTO
12
30 LIN2
SDTI
11
31 LIN1
CDTI
10
32 RIN1
CCLK
9
I2C
PDN
CSN
6
7
8
VCOC
5
AVDD
4
P
Rp
AVSS
3
2
0.1u
VCOM
2.2u
0.1u
2
MPWR
1
2.2k
2.2k
2.2k
2.2k
Internal MIC
Cp
Analog Ground
Digital Ground
注:
- AK4642のAVSS, DVSS, HVSSと周辺コントローラ等のグランドは分けて配線して下さい。
- ディジタル入力ピンはオープンにしないで下さい。
- EXTモード(PMPLL bit = “0”) の場合、VCOC pinはオープンで構いません。
- PLLモード(PMPLL bit = “1”) の場合、CpとRpはTable 4のようにして下さい。
- 圧電スピーカ使用時はHVDDに2.6  5.25Vの電源を供給し、SPP, SPN pinにそれぞれ10以上のシ
リーズ抵抗を接続して下さい。
- マスタモードで使用する場合、M/S bitに “1”が書き込まれるまで、AK4642のLRCK, BICK pinはフ
ローティングの状態です。そのため、AK4642のLRCK, BICK pinに100k程度のプルアップある
いはプルダウン抵抗を入れる必要があります。
Figure 45. システム接続図(マイク入力時)
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- 67 -
R2
[AK4642EN]
R1
Headphone
Line Out
Mono In
200
1u
200
1u
21
20
19
18
17
HVDD
SPP
SPN
MCKO
MCKI
R1
22
HVSS
10
R2
47u
6.8
1u
23
0.22u
HPR
10
ZD1
24
0.22u
Dynamic SPK
R1, R2: Short
ZD1, ZD2: Open
Piezo SPK
R1, R2: 10
ZD1, ZD2: Required
HPL
10
ZD2
0.1u
47u
6.8
10u
20k
20k
Power Supply
2.6  3.6V
Speaker
25 MUTET
DVSS
16
26 ROUT
DVDD
15
27 LOUT
BICK
14
0.1u
DSP
28 MIN
AK4642EN
LRCK
13
29 RIN2
Top View
SDTO
12
30 LIN2
SDTI
11
31 LIN1
CDTI
10
32 RIN1
CCLK
9
I2C
PDN
CSN
6
7
8
VCOC
5
AVDD
4
P
Rp
AVSS
3
2
0.1u
VCOM
2
2.2u
0.1u
1
MPWR
Line In
Cp
Analog Ground
Digital Ground
注:
- AK4642のAVSS, DVSS, HVSSと周辺コントローラ等のグランドは分けて配線して下さい。
- ディジタル入力ピンはオープンにしないで下さい。
- EXTモード(PMPLL bit = “0”) の場合、VCOC pinはオープンで構いません。
- PLLモード(PMPLL bit = “1”) の場合、CpとRpはTable 4のようにして下さい。
- 圧電スピーカ使用時はHVDDに2.6  5.25Vの電源を供給し、SPP, SPN pinにそれぞれ10以上のシ
リーズ抵抗を接続して下さい。
- マスタモードで使用する場合、M/S bitに “1”が書き込まれるまで、AK4642のLRCK, BICK pinはフ
ローティングの状態です。そのため、AK4642のLRCK, BICK pinに100k程度のプルアップある
いはプルダウン抵抗を入れる必要があります。
Figure 46. システム接続図(ライン入力時)
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[AK4642EN]
1. グランドと電源のデカップリング
電源とグランドの取り方には十分注意して下さい。通常、AVDD, DVDD, HVDDにはシステムのアナログ電
源を供給します。AVDD, DVDD, HVDDが別電源で供給される場合には、電源立ち上げシーケンスを考える
必要はありません。AVSS, DVSS, HVSSはアナロググランドに接続して下さい。システムのグランドはアナ
ログとディジタルで分けて配線しPCボード上の電源に近いところで接続して下さい。小容量のデカップリン
グコンデンサはなるべく電源ピンの近くに接続して下さい。
2. 基準電圧
VCOMはアナログ信号のコモン電圧として使われます。このピンには高周波ノイズを除去するために2.2F
程度の電解コンデンサと並列に0.1FのセラミックコンデンサをAVSSとの間に接続して下さい。特に、セラ
ミックコンデンサはピンにできるだけ近づけて接続して下さい。VCOM pinから電流を取ってはいけません。
ディジタル信号、特にクロックは変調器へのカップリングを避けるため、VCOM pinからできるだけ離して
下さい。
3. アナログ入力
マイク入力、ライン入力とMIN入力はシングルエンド入力になっており、入力レンジは内部のコモン電圧
(0.45 x AVDD)を中心に0.06 x AVDD Vpp(typ)、または、0.6 x AVDD Vpp(typ)になります。通常、入力信号は
コンデンサでDCカットします。この時カットオフ周波数はfc=1/(2RC)です。AK4642はAVSSからAVDDまで
の電圧を入力することができます。
4. アナログ出力
DACに対する入力データのフォーマットは2’sコンプリメントで、7FFFH(@16bit)に対しては正のフルスケー
ル、8000H(@16bit)に対しては負のフルスケール、0000H(@16bit)での理論値はVCOM電圧です。VCOM電圧
は、ステレオライン出力では0.45 x AVDD (typ)を中心に出力され、ヘッドフォン出力とスピーカ出力では
HVDD/2を中心に出力されます。
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[AK4642EN]
コントロールシーケンス
■ クロックの設定
ADCまたはDACをPower-up時にはクロックが供給されている必要があります。
1. PLLマスタモードの場合
Example:
Power Supply
Audio I/F Format: MSB justified (ADC & DAC)
BICK frequency at Master Mode: 64fs
Input Master Clock Select at PLL Mode: 11.2896MHz
MCKO: Enable
Sampling Frequency: 44.1kHz
(1)
PDN pin
(2)
(3)
PMVCM bit
(Addr:00H, D6)
(4)
(1) Power Supply & PDN pin = “L”  “H”
MCKO bit
(Addr:01H, D1)
PMPLL bit
(2)Addr:01H, Data:08H
Addr:04H, Data:4AH
Addr:05H, Data:27H
(Addr:01H, D0)
(5)
MCKI pin
Input
M/S bit
(3)Addr:00H, Data:40H
(Addr:01H, D3)
40msec(max)
(6)
BICK pin
LRCK pin
Output
(4)Addr:01H, Data:0BH
Output
MCKO, BICK and LRCK output
40msec(max)
(8)
MCKO pin
(7)
Figure 47. Clock Set Up Sequence (1)
<手順例>
(1) 電源立ち上げ後、PDN pin “L”  “H”
この区間はAK4642のリセットのため、150ns以上の “L”区間が必要です。
(2) この区間に、DIF1-0, PLL3-0, FS3-0, BCKO, M/S bitsの設定を行って下さい。
(3) VCOMのパワーアップ: PMVCM bit = “0”  “1”
各ブロックを立ち上げる前に最初にVCOMを立ち上げて下さい。
(4) MCKO出力を使用する場合: MCKO bit = “1”
MCKO出力を使用しない場合: MCKO bit = “0”
(5) PMPLL bitが “0”  “1”になり、MCKI pinにクロックが供給された後、PLL動作がスタートします。
PLLのロック時間は40ms(max)です。
(6) PLLが安定後、BICK, LRCKを出力し始め、正常な動作が開始します。
(7) MCKO bit = “1”の場合、この区間ではMCKO pinから正常でないクロックが出力されます。
(8) MCKO bit = “1”の場合、PLLが安定後MCKO pinから正常なクロックが出力されます。
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[AK4642EN]
2. PLLスレーブモードで外部クロック(LRCK or BICK pin)を使用する場合
Example:
Power Supply
Audio I/F Format : MSB justified (ADC & DAC)
PLL Reference clock: BICK
BICK frequency: 64fs
Sampling Frequency: 44.1kHz
(1)
PDN pin
(2)
4fs
(1)ofPower Supply & PDN pin = “L”  “H”
(3)
PMVCM bit
(Addr:00H, D6)
PMPLL bit
(2) Addr:04H, Data:32H
Addr:05H, Data:27H
(Addr:01H, D0)
LRCK pin
BICK pin
Input
(3) Addr:00H, Data:40H
(4)
Internal Clock
(5)
(4) Addr:01H, Data:01H
Figure 48. Clock Set Up Sequence (2)
<手順例>
(1) 電源立ち上げ後、PDN pin “L”  “H”
この区間はAK4642のリセットのため、150ns以上の “L”区間が必要です。
(2) この区間に、DIF1-0, FS3-0, PLL3-0 bitsの設定を行って下さい。
(3) VCOMのパワーアップ: PMVCM bit = “0”  “1”
各ブロックを立ち上げる前に最初にVCOMを立ち上げて下さい。
(4) PMPLL bitが “0”  “1”になり、PLL基準クロック(LRCK or BICK pin)が供給された後、PLL動作がス
タートします。PLLのロック時間はLRCKがPLL基準クロック入力の場合、160ms(max), BICKがPLL
基準クロックの場合、2ms(max)です。
(5) PLLが安定後、正常な動作が開始します。
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[AK4642EN]
3. PLLスレーブモードで外部クロック(MCKI pin)を使用する場合
Example:
Audio I/F Format: MSB justified (ADC & DAC)
BICK frequency at Master Mode: 64fs
Input Master Clock Select at PLL Mode: 11.2896MHz
MCKO: Enable
Sampling Frequency: 44.1kHz
Power Supply
(1) Power Supply & PDN pin = “L”  “H”
(1)
PDN pin
(2)
(3)
(2)Addr:04H, Data:4AH
Addr:05H, Data:27H
PMVCM bit
(Addr:00H, D6)
(4)
MCKO bit
(Addr:01H, D1)
(3)Addr:00H, Data:40H
PMPLL bit
(Addr:01H, D0)
(5)
MCKI pin
(4)Addr:01H, Data:03H
Input
40msec(max)
(6)
MCKO pin
MCKO output start
Output
(7)
(8)
BICK pin
LRCK pin
Input
BICK and LRCK input start
Figure 49. Clock Set Up Sequence (3)
<手順例>
(1) 電源立ち上げ後、PDN pin “L”  “H”
この区間はAK4642のリセットのため、150ns以上の “L”区間が必要です。
(2) この区間に、DIF1-0, PLL3-0, FS3-0, BCKO, M/S bitsの設定を行って下さい。
(3) VCOMのパワーアップ: PMVCM bit = “0”  “1”
各ブロックを立ち上げる前に最初にVCOMを立ち上げて下さい。
(4) MCKO 出力の設定: MCKO bit = “1”
(5) PMPLL bitが “0”  “1”になり、MCKI pinにクロックが供給された後、PLL動作がスタートします。
PLLのロック時間は40ms(max)です。
(6) PLLが安定後、MCKO pin から正常なクロックが出力されます。
(7) この区間では、MCKO pin から正常でないクロックが出力されます。
(8) MCKOクロックに同期したBICK, LRCKクロックを入力してください。
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[AK4642EN]
4. 外部クロックモードで使用する場合(スレーブモード)
Example:
: Audio I/F Format: MSB justified (ADC and DAC)
Input MCKI frequency: 1024fs
Sampling Frequency: 44.1kHz
MCKO: Disable
Power Supply
(1) Power Supply & PDN pin = “L”  “H”
(1)
PDN pin
(2)
(2) Addr:04H, Data:02H
Addr:05H, Data:27H
(3)
PMVCM bit
(Addr:00H, D6)
(4)
MCKI pin
Input
(3) Addr:00H, Data:40H
(4)
LRCK pin
BICK pin
Input
MCKI, BICK and LRCK input
Figure 50. Clock Set Up Sequence (4)
<手順例>
(1) 電源立ち上げ後、PDN pin “L”  “H”
この区間はAK4642のリセットのため、150ns以上の “L”区間が必要です。
(2) この区間に、DIF1-0, FS1-0 bitsの設定を行って下さい。
(3) VCOMのパワーアップ: PMVCM bit = “0”  “1”
各ブロックを立ち上げる前に最初にVCOMを立ち上げて下さい。
(4) MCKI, LRCK, BICKクロック入力後、正常な動作が開始します。
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[AK4642EN]
■ マイク入力録音(ステレオ)
Example:
FS3-0 bits
X,XXX
PLL Master Mode
Audio I/F Format:MSB justified (ADC & DAC)
Sampling Frequency:44.1kHz
Pre MIC AMP:+20dB
MIC Power On
ALC setting:Refer to Figrure 23
ALC bit=“1”
1,111
(Addr:05H, D5&D2-0)
(1)
MIC Control
(Addr:02H, D2-0)
ALC Control 1
(Addr:06H)
ALC Control 2
(Addr:08H)
(1) Addr:05H, Data:27H
001
101
(2) Addr:02H, Data:05H
(2)
XXH
3CH
(3) Addr:06H, Data:3CH
E1H
(4) Addr:08H, Data:E1H
(3)
XXH
(4)
(5) Addr:0BH, Data:00H
ALC Control 3
(Addr:0BH)
XXH
00H
(6) Addr:07H, Data:21H
(5)
ALC Control 4
(Addr:07H)
XXH
21H
01H
(6)
ALC State
(9)
ALC Disable
ALC Enable
(7) Addr:00H, Data:41H
Addr:10H, Data:01H
ALC Disable
Recording
PMADL/R bit
(Addr:00H&10H, D0)
1059 / fs
(8)
(7)
ADC Internal
State
Power Down
(8) Addr:00H, Data:40H
Addr:10H, Data:00H
Initialize Normal State Power Down
(9) Addr:07H, Data:01H
Figure 51. MIC Input Recording Sequence
<手順例>
fs=44.1kHz時のALCの設定例です。ALCのパラメータを変更する場合は、 “Figure 24. ALC動作設定手順
例”を参照して下さい。
「クロックの設定」の項を参照し、クロックを供給して下さい。
(1) サンプリング周波数(FS3-0 bits)を設定して下さい。PLLモードの場合、サンプリング周波数を変更し
てからのPLLロック時間を考慮し、(7)のマイク及びADCのパワーアップを行って下さい。
(2) マイク入力(アドレス 02H)の設定。
(3) ALC Timer (アドレス 06H)の設定
(4) ALC REF値(アドレス 08H)の設定
(5) LMTH1, RGAIN1 bitsの設定(アドレス 0BH)
(6) LMTH0, RGAIN0, LMAT1-0, ALC bitsの設定(アドレス 07H)
(7) マイク及びADCのパワーアップ : PMADL = PMADR bits = “0”  “1”
ADCの初期化サイクルは1059/[email protected]=44.1kHzです。
ALCは入力ディジタルボリューム(IVL/R7-0 bits)の初期値(+30dB)から動作を開始します。
初期化サイクル終了後、オフセット電圧が収束するまでの時間はアナログ入力ピンがコモン電圧に
収束するまで時間とディジタルHPFの時定数に依存します。収束時間を短縮するには、PMVCM bit =
“1”に続けてPMMP bit = “1”を設定し、アナログ入力のACカップリングコンデンサと60k(typ)で決ま
る時定数の4倍経過後、ADCをPower-upする方法があります。
(8) マイク及びADCのパワーダウン: PMADL = PMADR bits = “1”  “0”
マイク及びADCをパワーダウンすることでALCもDisable状態になります。サンプリング周波数を変
更し、ALCの設定を変更する場合は、マニュアルモード(ALC bit = “0”) あるいはマイク及びADCをパ
ワーダウン(PMADL = PMADR bits = “0”)してから行って下さい。また、PMADL = PMADR bits = “0”
のとき、入力ディジタルボリューム(IVL/R7-0 bits)のゲインはリセットされず、次のパワーアップ時
はコントロールレジスタの設定値で動作を開始します。
(9) ALC Disable: ALC bit = “1”  “0”
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[AK4642EN]
■ スピーカ出力
FS3-0 bits
(Addr:05H, D5&D2-0)
X,XXX
1,111
Example:
(1)
PLL Master Mode
Audio I/F Format: MSB justified (ADC & DAC)
Sampling Frequency: 44.1kHz
Digital Volume: 0dB
ALC: Enable
(13)
DACS bit
(Addr:02H, D3)
(2)
SPKG1-0 bits
(Addr:03H, D4-3)
ALC Control 1
(Addr:06H)
ALC Control 2
(Addr:08H)
ALC Control 3
(Addr:0BH)
(1) Addr:05H, Data:27H
00
01
(2) Addr:02H, Data:20H
(3)
XXH
3CH
(3) Addr:03H, Data:08H
(4)
XXH
C1H
(4) Addr:06H, Data:3CH
(5)
XXH
00H
(5) Addr:08H, Data:E1H
X
(6) Addr:0BH, Data:00H
(6)
ALC bit
(Addr:07H, D5)
IVL/R7-0 bits
(Addr:09H&0CH, D7-0)
0
(7)
E1H
(7) Addr:07H, Data:20H
91H
(8)
DVL/R7-0 bits
(Addr:0AH&0DH, D7-0)
(8) Addr:09H & 0CH, Data:91H
18H
XXH
(9)
(14)
PMDAC bit
(9) Addr:0AH & 0DH, Data:28H
(Addr:00H, D2)
(10) Addr:00H, Data:74H
PMBP bit
(Addr:00H, D5)
(11) Addr:02H, Data:A0H
(10)
PMSPK bit
(Addr:00H, D4)
Playback
(11)
SPPSN bit
(Addr:02H, D7)
(12) Addr:02H, Data:20H
(12)
SPP pin
Hi-Z
Normal Output
Hi-Z
(13) Addr:02H, Data:00H
SPN pin
Hi-Z
HVDD/2 Normal Output HVDD/2
Hi-Z
(14) Addr:00H, Data:40H
Figure 52. Speaker-Amp Output Sequence
<手順例>
「クロックの設定」の項を参照し、クロックを供給して下さい。
(1) サンプリング周波数(FS3-0 bits)を設定して下さい。PLLモードの場合、サンプリング周波数を変更し
てからのPLLロック時間を考慮し、(5)のDAC及びスピーカのパワーアップを行って下さい。
(2) DAC  SPK-Ampのパスの設定: DACS bit = “0”  “1”
(3) SPK-Ampゲイン設定: SPKG1-0 bits = “00” → “01”
(4) ALC Timer (アドレス 06H)の設定
(5) ALC REF値(アドレス 08H)の設定
(6) LMTH1, RGAIN1 bitsの設定(アドレス 0BH)
(7) LMTH0, RGAIN0, LMAT1-0, ALC bitsの設定(アドレス 07H)
PMADL bit = “1”またはPMADR bit = “1”のとき、DACのALCは無効です。
(8) 入力ディジタルボリューム(アドレス09H&0CH)の設定
PMADL = PMADR bits = “0”のときIVL7-0 = IVR7-0 bits = “91H”(0dB)に設定して下さい。
(9) 出力ディジタルボリューム(アドレス0AH&0DH)の設定。
DVOLC bit = “1”(default)のとき、DVL7-0bits(0AH)でLchおよびRchの両方のボリュームを設定します。
DACがパワーアップされた後、Default値(0dB)から設定した値にソフト遷移していきます。
(10) DAC, MIN-Amp及びスピーカのパワーアップ: PMDAC = PMBP = PMSPK bits = “0”  “1”
初期化サイクル中(1059/[email protected]=44.1kHz)、DAC入力データは内部で2’sコンプリメントの “0”に
固定されます。初期化がサイクル終了すると、DACの群遅延(21.8/[email protected]=44.1kHz)経過後、DAC
出力はディジタル入力信号に相当する電圧になります。PMADL bitまたはPMADR bitが “1”のとき、
DACの初期化サイクルはありません。ALC bit = “1”の場合、初期化サイクル中(1059/fs = 24ms
@fs=44.1kHz)、ALCはディセーブル状態(ALCのゲインはIVL/R7-0 bitsの設定)で、初期化サイクルが
終了するとALCはIVL/R7-0 bitsの設定から動作を開始します。
(11) スピーカのパワーセーブモードの解除: SPPSN bit = “0”  “1”
(12) スピーカのパワーセーブモードへ移行 : SPPSN bit = “1”  “0”
(13) DAC  SPK-AmpのパスのDisable: DACS bit = “1”  “0”
(14) DAC, MIN-Amp及びスピーカのパワーダウン: PMDAC = PMBP = PMSPK bits = “1”  “0”
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- 75 -
[AK4642EN]
■ スピーカからのMono信号出力
Example:
Clocks can be stopped.
CLOCK
(1) Addr:00H, Data:70H
PMBP bit
(Addr:00H, D5)
(1)
(5)
(2) Addr:02H, Data:60H
PMSPK bit
(Addr:00H, D4)
DACS bit
(Addr:02H, D5)
(3) Addr:02H, Data:E0H
X
0
(2)
(6)
BEEPS bit
Mono Signal Output
(Addr:02H, D6)
(3)
SPPSN bit
(4) Addr:02H, Data:60H
(Addr:02H, D7)
(4)
SPP pin
SPN pin
Hi-Z
Hi-Z
Normal Output
HVDD/2
Normal Output
Hi-Z
HVDD/2
(5) Addr:00H, Data:40H
Hi-Z
(6) Addr:02H, Data:00H
Figure 53. “BEPP-Amp  Speaker-Amp” Output Sequence
<手順例>
“MIN-Amp  SPK-Amp”のみの動作では、クロックは供給されている必要はありません。
(1) MIN-Amp及びスピーカのパワーアップ: PMBP = PMSPK bits = “0”  “1”
(2) DAC  SPK-AmpのパスのDisable: DACS bit = “0”
MIN  SPK-AmpのパスのEnable: BEEPS bit = “0”  “1”
(3) スピーカのパワーセーブモードの解除: SPPSN bit = “0”  “1”
(4) スピーカのパワーセーブモードへ移行: SPPSN bit = “1”  “0”
(5) MIN-Amp及びスピーカのパワーダウン: PMBP = PMSPK bits = “1”  “0”
(6) MIN  SPK-AmpのパスのDisable: BEEPS bit = “1”  “0”
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[AK4642EN]
■ ヘッドフォン出力
Example :
FS3-0 bits
(Addr:05H, D5&D2-0)
X,XXX
PLL Master Mode
Sampling Frequency: 44.1kHz
DVOLC bit = “1”(default)
Digital Volume Level: 0dB
Bass Boost Level: Middle
De-emphases response: OFF
Soft Mute Time: 256/fs
1,111
(1)
(1) Addr:05H, Data:27H
DACH bit
(2)
(Addr:0FH, D0)
(13)
(2) Addr:0FH, Data 09H
BST1-0 bits
(Addr:0EH, D3-2)
IVL/R7-0 bits
(Addr:09H&0CH, D7-0)
00
XX
00
(3)
E1H
(4) Addr:09H&0CH, Data 91H
91H
(4)
DVL/R7-0 bits
(Addr:0AH&0DH, D7-0)
(3) Addr:0EH, Data 14H
(12)
(5) Addr:0AH&0DH, Data 28H
18H
XXH
(6) Addr:00H, Data 64H
(5)
PMDAC bit
(7) Addr:01H, Data 39H
(Addr:00H, D2)
(6)
(11)
PMBP bit
(8) Addr:01H, Data 79H
Playback
(Addr:00H, D5)
(9) Addr:01H, Data 39H
PMHPL/R bits
(7)
(10)
(Addr:01H, D5-4)
HPMTN bit
(10) Addr:01H, Data 09H
(8)
(9)
(Addr:01H, D6)
(11) Addr:00H, Data 40H
(12) Addr:0EH, Data 00H
HPL/R pins
Normal Output
(13) Addr:0FH, Data 08H
Figure 54. ヘッドフォン出力シーケンス
<手順例>
「クロックの設定」の項を参照し、クロックを供給して下さい。
(1) サンプリング周波数(FS3-0 bits)を設定して下さい。
(2) DAC  HP-Ampのパス設定: DACH bit = “0”  “1”
(3) バスブーストレベル(BST1-0 bits)の設定。
(4) 入力ディジタルボリューム(アドレス09H&0CH)の設定
PMADL = PMADR bits = “0”のときIVL7-0 = IVR7-0 bits = “91H”(0dB)に設定して下さい。
(5) 出力ディジタルボリューム(アドレス0AH&0DH)の設定。
DVOLC bit = “1”(default)のとき、DVL7-0bits(0AH)でLchおよびRchの両方のボリュームを設定しま
す。DACがパワーアップされた後、Default値(0dB)から設定した値にソフト遷移していきます。
(6) DACおよびMIN-Ampのパワーアップ: PMDAC = PMBP bits = “0”  “1”
初期化サイクル中(1059/[email protected]=44.1kHz)、DAC入力データは内部で2’sコンプリメントの “0”に
固定されます。初期化がサイクル終了すると、DACの群遅延(21.8/[email protected]=44.1kHz)経過後、DAC
出力はディジタル入力信号に相当する電圧になります。PMADL bitまたはPMADR bitが “1”のとき、
DACの初期化サイクルはありません。ALC bit = “1”の場合、初期化サイクル中(1059/fs = 24ms
@fs=44.1kHz)、ALCはディセーブル状態(ALCのゲインはIVL/R7-0 bitsの設定)で、初期化サイクルが
終了するとALCはIVL/R7-0 bitsの設定から動作を開始します。
(7) ヘッドフォンアンプのパワーアップ: PMHPL = PMHPR bits = “0”  “1”
出力はHVSSのままです。
(8) ヘッドフォンアンプのコモン電圧立ち上げ: HPMTN bit = “0”  “1”
立ち上げ時間はMUTET pinのコンデンサの容量とHVDDで決まります。MUTET pinのコンデンサC
= 1F, HVDD=3.3Vの時の時定数はr =100ms(typ), 250ms(max)です。
(9) ヘッドフォンアンプのコモン電圧立ち下げ: HPMTN bit = “1”  “0”
立ち上げ時間はMUTET pinのコンデンサの容量とHVDDで決まります。MUTET pinのコンデンサC
= 1F, HVDD=3.3Vの時の時定数はf =100ms(typ), 250ms(max)です。
コモン電圧がHVSSへ下がる前に電源をオフするか、または、ヘッドフォンアンプをパワーダウン
した場合、ポップ音が発生します。コモン電圧がHVSSへ下がるまでの時間は時定数の2倍の時間
です。
(10) ヘッドフォンアンプのパワーダウン: PMHPL = PMHPR bits = “1”  “0”
(11) DACおよびMIN-Ampのパワーダウン: PMDAC = PMBP bits = “1”  “0”
(12) バスブーストのOFF: BST1-0 bits = “00”
(13) DAC  HP-AmpのパスのDisable: DACH bit = “1”  “0”
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[AK4642EN]
■ ステレオライン出力
Example:
FS3-0 bits
(Addr:05H, D5&D2-0)
X,XXX
PLL, Master Mode
Audio I/F Format :MSB justified (ADC & DAC)
Sampling Frequency: 44.1kHz
Digital Volume: 0dB
MGAIN1=SPKG1=SPKG0=BEEPL bits = “0”
1,111
(1)
(1) Addr:05H, Data:27H
(10)
DACL bit
(2)
(2) Addr:02H, Data:10H
(Addr:02H, D4)
IVL/R7-0 bits
(Addr:09H&0CH, D7-0)
E1H
(3) Addr:09H&0CH, Data:91H
91H
(3)
DVL/R7-0 bits
(Addr:0AH&0DH, D7-0)
(4) Addr:0AH&0DH, Data:28H
18H
XXH
(5) Addr:03H, Data:40H
(4)
LOPS bit
(6) Addr:00H, Data:6CH
(Addr:03H, D6)
(5)
(7)
(8)
(11)
PMDAC bit
(Addr:00H, D2)
Playback
PMBP bit
(8) Addr:03H, Data:40H
(Addr:00H, D5)
(6)
(9)
(9) Addr:00H, Data:40H
PMLO bit
(Addr:00H, D3)
LOUT pin
ROUT pin
(7) Addr:03H, Data:00H
>300 ms
(10) Addr:02H, Data:00H
>300 ms
Normal Output
(11) Addr:03H, Data:00H
Figure 55. Stereo Lineout Sequence
<手順例>
「クロックの設定」の項を参照し、クロックを供給して下さい。
(1) サンプリング周波数(FS3-0 bits)を設定して下さい。
PLLロック時間を考慮し、(5)のDACのパワーアップを行って下さい。
(2) DAC  ステレオラインアンプのパスの設定: DACL bit = “0”  “1”
(3) 入力ディジタルボリューム(アドレス09H&0CH)の設定
PMADL = PMADR bits = “0”のときIVL7-0 = IVR7-0 bits = “91H”(0dB)に設定して下さい。
(4) 出力ディジタルボリューム(アドレス0AH&0DH)の設定。
DVOLC bit = “1”(default)のとき、DVL7-0bits(0AH)でLchおよびRchの両方のボリュームを設定しま
す。DACがパワーアップされた後、Default値(0dB)から設定した値にソフト遷移していきます。
(5) ステレオライン出力をパワーセーブモードへ移行: LOPS bit = “0”  “1”
(6) DAC, MIN-Amp及びステレオラインアンプのパワーアップ : PMDAC = PMBP = PMLO bits = “0”  “1”
初期化サイクル中(1059/[email protected]=44.1kHz)、DAC入力データは内部で2’sコンプリメントの “0”
に固定されます。初期化がサイクル終了すると、DACの群遅延(21.8/[email protected]=44.1kHz)経過後、
DAC出力はディジタル入力信号に相当する電圧になります。PMADL bitまたはPMADR bitが “1”の
とき、DACの初期化サイクルはありません。ALC bit = “1”の場合、初期化サイクル中(1059/fs = 24ms
@fs=44.1kHz)、ALCはディセーブル状態(ALCのゲインはIVL/R7-0 bitsの設定)で、初期化サイクル
が終了するとALCはIVL/R7-0 bitsの設定から動作を開始します。
PMLO bit = “1”でLOUT, ROUT pinsが立ち上がり始めます。立ち上がり時間はC = 1Fのときmax.
300msです。
(7) ステレオライン出力のパワーセーブモードの解除: LOPS bit = “1”  “0”
LOUT, ROUT pinsが立ち上がった後、設定を行ってください。設定後、LOUT, ROUT pinsからの音
声出力が開始されます。
(8) ステレオライン出力をパワーセーブモードへ移行: LOPS bit: “0”  “1”
(9) DAC, MIN-Amp及びステレオラインアンプのパワーダウン: PMDAC = PMBP = PMLO bits = “1”  “0”
LOUT, ROUT pinsが立ち下がり始めます。立ち下がり時間はC = 1Fのときmax. 300msです。
(10) DAC  ステレオラインアンプのパスのDisable: DACL bit = “1”  “0”
(11) ステレオライン出力のパワーセーブモードの解除: LOPS bit = “1”  “0”
LOUT, ROUT pinsが立ち下がった後、設定を行ってください。
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[AK4642EN]
■ クロックの停止
ADCおよびDACを使用しない場合は、マスタクロックを停止することができます。
1. PLLマスタモードの場合
Example:
Audio I/F Format: MSB justified (ADC & DAC)
BICK frequency at Master Mode: 64fs
Input Master Clock Select at PLL Mode: 11.2896MHz
Sampling Frequency: 8kHz
(1)
PMPLL bit
(Addr:01H, D0)
(2)
MCKO bit
"H" or "L"
(1) (2) Addr:01H, Data:08H
(Addr:01H, D1)
(3)
External MCKI
Input
(3) Stop an external MCKI
Figure 56. Clock Stopping Sequence (1)
<手順例>
(1) PLLのパワーダウン: PMPLL bit = “1”  “0”
(2) MCKO出力の停止: MCKO bit = “1”  “0”
(3) 外部クロックを止めて下さい。
2. PLLスレーブモード(LRCK, BICK pin)の場合
Example
: Audio I/F Format : MSB justified (ADC & DAC)
(1)
PLL Reference clock: BICK
BICK frequency: 64fs
Sampling Frequency: 8kHz
PMPLL bit
(Addr:01H, D0)
(2)
External BICK
Input
(1) Addr:01H, Data:00H
(2)
External LRCK
Input
(2) Stop the external clocks
Figure 57. Clock Stopping Sequence (2)
<手順例>
(1) PLLのパワーダウン: PMPLL bit = “1”  “0”
(2) 外部クロックを止めて下さい。
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[AK4642EN]
3. PLLスレーブモード(MCKI pin)の場合
Example
: Audio I/F Format: MSB justified (ADC & DAC)
(1)
PMPLL bit
PLL Reference clock: MCKI
BICK frequency: 64fs
Sampling Frequency: 8kHz
(Addr:01H, D0)
(1)
MCKO bit
(1) Addr:01H, Data:00H
(Addr:01H, D1)
(2)
External MCKI
Input
(2) Stop the external clocks
Figure 58. Clock Stopping Sequence (3)
<手順例>
(1) PLLのパワーダウン: PMPLL bit = “1”  “0”
MCKO出力の停止: MCKO bit = “1”  “0”
(2) 外部クロックを止めて下さい。
4. 外部クロックモードの場合
(1)
External MCKI
Input
Example
: Audio I/F Format :MSB justified(ADC & DAC)
(1)
External BICK
Input
External LRCK
Input
Input MCKI frequency:1024fs
Sampling Frequency:8kHz
(1)
(1) Stop the external clocks
Figure 59. Clock Stopping Sequence (4)
<手順例>
(1) 外部クロックを止めて下さい。
■ パワーダウン
各ブロックをパワーダウンし、各クロック停止かつPMVCM bit = “0”とすることで電流をシャットダウン(typ.
10A)できます。また、各クロック停止かつPDN pin = “L”とすることで電流をシャットダウン(typ. 10A)する
ことも可能です。但し、この場合レジスタが初期化されます。
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[AK4642EN]
パッケージ
●32pin QFN (Unit: mm)
注 : パッケージ裏面中央の露出パッド(Exposed Pad)は、オープンまたはグランドに接続して下さい。
■ 材質・メッキ仕様
パッケージ材質: エポキシ系樹脂
リードフレーム材質: 銅
リードフレーム処理: 半田(無鉛)メッキ
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[AK4642EN]
マーキング
AKM
AK4642
XXXXX
1
XXXXX : Date code identifier (5桁)
改訂履歴
Date (YY/MM/DD)
05/09/15
14/09/22
Revision
00
01
Reason
初版
仕様変更
Page
Contents
81, 82
パッケージ、マーキング
パッケージ図の寸法、マーキングを変更
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[AK4642EN]
重要な注意事項
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きましては、本製品改善のために予告なく変更することがあります。従いまして、ご使用を
検討の際には、本書に掲載した情報が最新のものであることを弊社営業担当、あるいは弊社
特約店営業担当にご確認ください。
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機器、各種安全装置など、その装置・機器の故障や動作不良が、直接または間接を問わず、
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要求される用途に使用されることを意図しておらず、保証もされていません。そのため、別
途弊社より書面で許諾された場合を除き、これらの用途に本製品を使用しないでください。
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任を一切負うものではありません。
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客様がかかる法令を遵守しないことにより生じた損害に関して、弊社は一切の責任を負いか
ねます。
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