データシート

[AK5702]
AK5702
PLL & MIC-AMP内蔵4-Channel ADC
1
概
要
AK5702はマルチチャネル録音用に開発された4チャネル A/Dコンバータです。AK5702は、マイクアン
プおよびALC(Auto Level Control)回路を内蔵していますので、マイクアレイアプリケーションに最適で
す。PLLを内蔵し、TDMオーディオフォーマットに対応しており、DSPとの接続が容易です。AK5702
はステレオ版AK5701とソフト互換性があります。
特
長
1. 録音機能
- 4チャネルADC
- 3:1入力セレクタ
- 差動入力 or シングルエンド入力
- マイク用ゲインアンプ内蔵 (+36dB/+30dB/+15dB or 0dB)
- 入力レベル: 1.8Vpp@AVDD=3.0V (= 0.6 x AVDD)
- ADC特性:
S/(N+D): 83dB, DR, S/N: 89dB@MGAIN=0dB
S/(N+D): 83dB, DR, S/N: 87dB@MGAIN=+15dB
- オフセットキャンセル用HPF内蔵 (fc=3.4Hz@fs=44.1kHz)
- Digital ALC (Automatic Level Control) 回路内蔵
- Input Digital Volume (+36dB  54dB, 0.375dB Step, Mute)
2. サンプリング周波数:
- PLL Slave Mode (LRCK pin): 7.35kHz  48kHz
- PLL Slave Mode (BCLK pin): 7.35kHz  48kHz
- PLL Slave Mode (MCKI pin):
8kHz, 11.025kHz, 12kHz, 16kHz, 22.05kHz, 24kHz, 32kHz, 44.1kHz, 48kHz
- PLL Master Mode:
8kHz, 11.025kHz, 12kHz, 16kHz, 22.05kHz, 24kHz, 32kHz, 44.1kHz, 48kHz
- EXT Master/Slave Mode:
7.35kHz  48kHz (256fs), 7.35kHz  26kHz (512fs),
7.35kHz  13kHz (1024fs)
3. PLL入力周波数:
- MCKI pin:
27MHz, 26MHz, 24MHz, 19.2MHz, 13.5MHz, 13MHz, 12.288MHz, 12MHz,
11.2896MHz
- LRCK pin: 1fs
- BCLK pin: 32fs/64fs
4. マスタ／スレーブモード
5. オーディオインタフェースフォーマット: MSB First, 2’s compliment
- DSP Mode, 16bit前詰め, I2S
- カスケードTDMインタフェース
6. Pインタフェース: 3線シリアル/ I2Cバス (Ver 1.0, 400kHzモード)
7. 電源電圧:
- AVDD: 2.4  3.6V
- DVDD: 1.6  3.6V (Stereo Mode)
2.0  3.6V (TDM128 Mode, 16bit x 8ch)
2.7  3.6V (TDM256 Mode, 32bit x 8ch)
8. 消費電流: 13 mA (EXT Slave Mode)
9. Ta = 30  85C
10. パッケージ : 32pin QFN (5mm x 5mm)
11. AK5701 ソフト互換
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[AK5702]
■ ブロック図
LIN1
RIN1
S
E
L
LIN2
RIN2
ADCA
HPF MIX
ALC
or
IVOL
LRCK
LIN5
RIN5
BCLK
S
E
L
Audio I/F
Controller
SDTOA
SDTOB
S
E
L
LIN3
RIN3
TDMIN
ADCB
LIN4
ALC
or
HPF MIX
IVOL
RIN4
MPWRA
DVDD
MPWRB
VSS2
VCOM
PDN
AVDD
VSS1
VCOC
Control
Register
PLL
MCKO MCKI
TEST
CAD0
CSN CCLK CDTI
I2C
Figure 1.ブロック図
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[AK5702]
■ オーダリングガイド
30  +85C
AK5702用評価ボード
AK5702VN
AKD5702
32pin QFN (0.5mm pitch)
RIN2
LIN2
MPWRA
VCOC
AVDD
VSS1
I2C
MCKI
24
23
22
21
20
19
18
17
■ ピン配置
13
TDMIN
LIN4
29
Top View
12
TEST
RIN4
30
11
MCKO
LIN3
31
10
SDTOA
RIN3
32
9
SDTOB
MPWRB
8
AK5702VN
BCLK
28
7
RIN5
LRCK
CDTI
6
14
VSS2
27
5
LIN5
DVDD
CCLK
4
15
CAD0
26
3
RIN1
PDN
CSN
2
16
VCOM
25
1
LIN1
■ AK5701との差異
Function
# of ADC channel
Input Selector
Cascade TDM interface
Bypass mode
uP I/F
Package
AK5701
2
2 stereo
No
Yes
3-wire
24pin QFN (4mm x 4mm)
MS0623-J-01
AK5702
4
3:1
Yes
No
3-wire or I2C
32pin QFN (5mm x 5mm)
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[AK5702]
ピン／機能
No.
1
Pin Name
MPWRB
I/O
O
Function
MIC Power Supply Pin
Common Voltage Output Pin, 0.5 x AVDD
2 VCOM
O
Bias voltage of ADC inputs.
Power-Down Mode Pin
3 PDN
I
“H”: Power-up, “L”: Power-down, reset and initializes the control register.
4 CAD0
I
Chip Address 0 Pin
5 DVDD
Digital Power Supply Pin, 1.6  3.6V
6 VSS2
Digital Ground Pin
7 LRCK
I/O Input / Output Channel Clock Pin
8 BCLK
I/O Audio Serial Data Clock Pin
9 SDTOB
O
ADCB/TDM Audio Serial Data Output Pin
10 SDTOA
O
ADCA Audio Serial Data Output Pin
11 MCKO
O
Master Clock Output Pin
Test Pin
12 TEST
I
This pin should be connected to the ground.
13 TDMIN
I
TDM Data Input Pin
CDTI
I
Control Data Input Pin (I2C pin = “L”: 3-wire Serial Mode)
14
SDA
I/O Control Data Input Pin (I2C pin = “H”: I2C Bus Mode)
CCLK
I
Control Data Clock Pin (I2C pin = “L”: 3-wire Serial Mode)
15
SCL
I
Control Data Clock Pin (I2C pin = “H”: I2C Bus Mode)
CSN
I
Chip Select Pin (I2C pin = “L”: 3-wire Serial Mode)
16
CAD1
I
Chip Address 1 Select Pin (I2C pin = “H”: I2C Bus Mode)
17 MCKI
I
External Master Clock Input Pin
Control Mode Select Pin
18 I2C
I
“H”: I2C, “L”: 3-wire serial
19 VSS1
Analog Ground Pin
20 AVDD
Analog Power Supply Pin, 2.4  3.6V
Output Pin for Loop Filter of PLL Circuit
21 VCOC
O
This pin should be connected to VSS1 with one resistor and capacitor in series.
22 MPWRA
O
MIC Power Supply Pin
LIN2
I
Lch Analog Input 2 Pin
(MDIFA2 bit = “0”: Single-ended Input)
23
I
Rch Negative Input A Pin
(MDIFA2 bit = “1”: Full-differential Input)
RINA
RIN2
I
Rch Analog Input 2 Pin
(MDIFA2 bit = “0”: Single-ended Input)
24
RINA+
I
Rch Positive Input A Pin
(MDIFA2 bit = “1”: Full-differential Input)
LIN1
I
Lch Analog Input 1 Pin
(MDIFA1 bit = “0”: Single-ended Input)
25
LINA+
I
Lch Positive Input A Pin
(MDIFA1 bit = “1”: Full-differential Input)
RIN1
I
Rch Analog Input 1 Pin
(MDIFA1 bit = “0”: Single-ended Input)
26
I
Lch Negative Input A Pin
(MDIFA1 bit = “1”: Full-differential Input)
LINA
27 LIN5
I
Lch Analog Input 5 Pin
(INA5L bit or INB5L bit = “1”: Single-ended Input)
28 RIN5
I
Rch Analog Input 5 Pin
(INA5R bit or INB5R bit = “1”: Single-ended Input)
LIN4
I
Lch Analog Input 4 Pin
(MDIFB1 bit = “0”: Single-ended Input)
29
RINBI
Rch Negative Input B Pin
(MDIFB1 bit = “1”: Full-differential Input)
RIN4
I
Rch Analog Input 4 Pin
(MDIFB1 bit = “0”: Single-ended Input)
30
RINB+
I
Rch Positive Input B Pin
(MDIFB1 bit = “1”: Full-differential Input)
LIN3
I
Lch Analog Input 3 Pin
(MDIFB2 bit = “0”: Single-ended Input)
31
LINB+
I
Lch Positive Input B Pin
(MDIFB2 bit = “1”: Full-differential Input)
RIN3
I
Rch Analog Input 3 Pin
(MDIFB2 bit = “0”: Single-ended Input)
32
LINBI
Lch Negative Input B Pin
(MDIFB2 bit = “1”: Full-differential Input)
Note 1. アナログ入力ピン (LIN1-5, RIN1-5)以外のすべての入力ピンはフローティングにしてはいけません。
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[AK5702]
■ 使用しないピンの処理について
使用しない入出力ピンは下記の設定を行い、適切に処理して下さい。
区分
Analog
Digital
ピン名
MPWRA, MPWRB, VCOC, LIN1/LINA+, RIN1/LINA,
LIN2/RINA, RIN2/RINA+, LIN3/LINB+, RIN3/LINB,
LIN4/RINB, RIN4/RINB+, RIN5, LIN5
SDTOA, SDTOB, MCKO
MCKI, TDMIN
設定
オープン
オープン
VSS2に接続
絶対最大定格
(VSS1, VSS2 = 0V; Note 2)
Parameter
Power Supplies: Analog
Digital
Input Current, Any Pin Except Supplies
Analog Input Voltage (Note 3)
Digital Input Voltage (Note 4)
Ambient Temperature (powered applied)
Storage Temperature
Symbol
AVDD
DVDD
IIN
VINA
VIND
Ta
Tstg
min
0.3
0.3
0.3
0.3
30
65
max
4.6
4.6
10
AVDD+0.3
DVDD+0.3
85
150
Unit
V
V
mA
V
V
C
C
Note 2. 電圧はすべてグランドピンに対する値です。VSS1とVSS2は同じアナロググランドに接続して下さい。
Note 3. LIN1/LINA+, RIN1/LINA, LIN2/RINA, RIN2/RINA+, LIN3/LINB+, RIN3/LINB, LIN4/RINB,
RIN4/RINB+, LIN5/RIN5 pins
Note 4. PDN, CSN/CAD1, CCLK/SCL, CDTI/SDA, MCKI, LRCK, BCLK, TEST, TDMIN, I2C, CAD0 pins
SDA, SCL pinsのプルアップ抵抗の接続先は(DVDD+0.3)V以下にして下さい。
注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。また、通常の動作は保証さ
れません。
推奨動作条件
(VSS1, VSS2=0V; Note 2)
Parameter
Power Supplies Analog
(Note 5) Digital (Stereo mode)
(TDM128 mode)
(TDM256 mode)
Symbol
AVDD
DVDD
min
2.4
1.6
2.0
2.7
typ
3.0
3.0
3.0
3.0
max
3.6
AVDD
AVDD
AVDD
Unit
V
V
V
V
Note 2. 電圧はすべてグランドピンに対する値です。VSS1とVSS2は同じアナロググランドに接続して下さい。
Note 5. DVDDがONの状態でAVDD電源をOFF (Hi_Z or “L”) する場合は、PDN pin=“L”、もしくは全てのパワ
ーマネージメントビット（ PMADAL, PMADAR, PMADBL, PMADBR, PMVCM, PMPLL, PMMPA,
PMMPB）を “0” にした状態でOFFしてください。再度AVDDをONする場合はONした後にPDN pin = “L”
でリセットして下さい。
DVDDをOFFする場合はAVDDもOFFしてください。
注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので十分ご
注意下さい。
MS0623-J-01
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[AK5702]
アナログ特性
(Ta=25C; AVDD, DVDD=3.0V; VSS1, VSS2=0V; EXT Slave Mode; MCKI=11.2896MHz, fs=44.1kHz, BCLK=64fs;
Signal Frequency=1kHz; 16bit Data; Measurement frequency=20Hz  20kHz; unless otherwise specified)
min
typ
max
Unit
Parameter
MIC Amplifier: MDIFA1-2 = MDIFB1-2 bits = “00” (Single-ended inputs)
LIN1-4, RIN1-4 pins
MGAIN1-0 bits = “00”
40
60
80
k
MGAIN1-0 bits = “01”, “10” or “11”
20
30
40
k
Input
LIN5, RIN5 pin
Resistance
MGAIN1-0 bits = “00”
20
30
40
k
MGAIN1-0 bits = “01”, “10” or “11”
10
27
k
(Note 6)
LIN1-5, RIN1-5 pins
MGAIN1-0 bits = “00”
0
dB
MGAIN1-0 bits = “01”
+15
dB
Gain
MGAIN1-0 bits = “10”
+30
dB
MGAIN1-0 bits = “11”
+36
dB
MIC Amplifier: LINA+/, RINA+/, LINB+/, RINB+/ pins;
MDIFA1-2 = MDIFB1-2 bits = “11” (Full-differential input)
MGAIN=+36dB
0.033
Vpp
MGAIN=+30dB
0.066
Vpp
Input Voltage (Note 7)
MGAIN=+15dB
0.37
Vpp
MGAIN=0dB
2.07
Vpp
MIC Power Supply: MPWRA, MPWRB pins
Output Voltage (Note 8)
2.02
2.25
2.48
V
Load Resistance
0.5
k
Load Capacitance
30
pF
ADC Analog Input Characteristics: LIN1-5, RIN1-5 pins (Single-ended inputs)  ADC  IVOL,
MGAIN=+15dB, IVOL=0dB, ALC=OFF
Resolution
16
Bits
MGAIN=+36dB
0.028
Vpp
MGAIN=+30dB
0.057
Vpp
Input Voltage (Note 9)
MGAIN=+15dB
0.27
0.32
0.37
Vpp
MGAIN=0dB
1.53
1.80
2.07
Vpp
73
83
dB
S/(N+D) (0.5dBFS) (Note 10)
79
87
dB
D-Range (60dBFS, A-weighted) (Note 11)
S/N (A-weighted) (Note 11)
79
87
dB
Interchannel Isolation (Note 12)
80
90
dB
MGAIN=+36dB
0.2
dB
MGAIN=+30dB
0.2
dB
Interchannel Gain Mismatch
MGAIN=+15dB
0.2
1.0
dB
MGAIN=0dB
0.2
0.5
dB
Power Supplies:
Power Supply Current
Power Up (PDN pin = “H”) (Note 13)
AVDD
10
15
mA
DVDD
3
5
mA
Power Down (PDN pin = “L”) (Note 14)
AVDD
1
100
uA
DVDD
1
100
uA
Note 6. MGAIN1-0 bits = “01”, “10” or “11”に設定した場合のtyp値はTable 24 を参照してください。
Note 7. プラス入力ピンとマイナス入力ピンの差分です。ACカップリングコンデンサを各入力ピンにシリーズ
に接続して下さい。LINA+/, RINA+/, LINB+/, RINB+/ pinの最大入力電圧はそれぞれAVDDに比例
します。Vin = |(L/RIN+)  (L/RIN)| = 0.123 x AVDD
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[AK5702]
Note 8. 出力電圧はAVDDに比例します。Vout = 0.75 x AVDD (typ)
Note 9. 入力電圧はAVDDに比例します。Vin = 0.107 x AVDD (typ)@MGAIN1-0 bits = “01” (+15dB), Vin = 0.6 x
AVDD(typ)@MGAIN1-0 bits = “00” (0dB)
Note 10. 83dB(typ)@MGAIN=0dB, 72dB(typ)@MGAIN=+30dB, 66dB(typ) @MGAIN=+36dB
Note 11. 89dB(typ)@MGAIN=0dB, 77dB(typ)@MGAIN=+30dB, 70dB(typ) @MGAIN=+36dB
Note 12. 100dB(typ)@MGAIN=0dB, 80dB(typ)@MGAIN=+30dB, 80dB(typ) @MGAIN=+36dB
Note 13. EXT Slave Mode (MCKI=11.2896MHz)で PMADAL = PMADAR = PMADBL = PMADBR = PMVCM =
PMMPA = PMMPB bits = “1”, PMPLL = M/S = MCKO bits = “0”の場合です。このときMPWRA/B pins の
出力電流は0mAです。PLL Master Mode (PMPLL = M/S = MCKO bits = “1”)の場合: AVDD=11.0mA(typ),
DVDD=3.5mA(typ).
Note 14. 全てのディジタル入力ピンをDVDDまたはVSS2に固定した時の値です。
フィルタ特性
(Ta=25C; AVDD=2.4  3.6V; DVDD=1.6  3.6V; fs=44.1kHz)
Parameter
Symbol
min
ADC Digital Filter (Decimation LPF):
Passband (Note 15)
PB
0
0.1dB
1.0dB
3.0dB
Stopband (Note 15)
SB
25.7
Passband Ripple
PR
Stopband Attenuation
SA
65
Group Delay (Note 16)
GD
Group Delay Distortion
GD
ADC Digital Filter (HPF): HPFA1-0= HPFB1-0 bits = “00”
Frequency Response (Note 15) 3.0dB
FR
0.5dB
0.1dB
typ
max
Unit
20.0
21.1
18
0
17.4
0.1
-
kHz
kHz
kHz
kHz
dB
dB
1/fs
s
3.4
10
22
-
Hz
Hz
Hz
Note 15. 各振幅特性の周波数は fs (システムサンプリングレート)に比例します。
例えば、PB=20.0kHz(@1.0dB)は0.454 x fsです(ADC)。各応答は1kHzを基準にします。
Note 16. ディジタルフィルタによる遅延演算で、アナログ信号が入力されてから両チャネルの16ビットデー
タが出力レジスタにセットされるまでの時間です。
DC特性
(Ta=25C; AVDD=2.4  3.6V; DVDD=1.6  3.6V)
Parameter
High-Level Input Voltage
2.2V DVDD 3.6V
1.6V DVDD <2.2V
Low-Level Input Voltage
2.2V DVDD 3.6V
1.6V DVDD <2.2V
High-Level Output Voltage
(Iout= 200A)
Low-Level Output Voltage
Except SDA pin
(Iout= 200A)
SDA pin, 2.0VDVDD3.6V (Iout= 3mA)
SDA pin, 1.6VDVDD<2.0V (Iout= 3mA)
Input Leakage Current
Symbol
min
typ
max
Unit
VIH
VIH
70DVDD
80DVDD
-
-
V
V
VIL
VIL
VOH
DVDD0.2
-
30DVDD
20DVDD
-
V
V
V
VOL
VOL
VOL
Iin
-
-
0.2
0.4
20%DVDD
10
V
V
V
A
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[AK5702]
スイッチング特性
(Ta=25C; AVDD=2.4  3.6V; DVDD=1.6 - 3.6V (Note 17); CL=20pF; unless otherwise specified)
Parameter
Symbol
min
typ
max
PLL Master Mode (PLL Reference Clock = MCKI pin)
MCKI Input Timing
Frequency
fCLK
11.2896
27
Pulse Width Low
tCLKL
0.4/fCLK
Pulse Width High
tCLKH
0.4/fCLK
MCKO Output Timing
Frequency
fMCK
0.2352
12.288
Duty Cycle
Except 256fs at fs=32kHz, 29.4kHz
dMCK
40
50
60
256fs at fs=32kHz, 29.4kHz
dMCK
33
LRCK Output Timing
Frequency
fs
7.35
48
Stereo DSP Mode: Pulse Width High
tLRCKH
tBCK
Stereo I2S, MSB Justified Mode:
Duty
50
Duty Cycle
TDM128 Mode: Pulse Width High
tLRCKH
1/(8fs)
TDM256 Mode: Pulse Width High
tLRCKH
1/(8fs)
BCLK Output Timing
Period BCKO1-0 bit = “01”
tBCK
1/(32fs)
BCKO1-0 bit = “10”
tBCK
1/(64fs)
TDM1-0 bit = “01”
tBCK
1/(128fs)
TDM1-0 bit = “11”
tBCK
1/(256fs)
Duty Cycle
dBCK
50
PLL Slave Mode (PLL Reference Clock = MCKI pin)
MCKI Input Timing
Frequency
fCLK
11.2896
27
Pulse Width Low
tCLKL
0.4/fCLK
Pulse Width High
tCLKH
0.4/fCLK
MCKO Output Timing
Frequency
fMCK
0.2352
12.288
Duty Cycle
Except 256fs at fs=32kHz, 29.4kHz
dMCK
40
50
60
256fs at fs=32kHz, 29.4kHz
dMCK
33
LRCK Input Timing
Frequency
fs
7.35
48
Stereo DSP Mode: Pulse Width High
tLRCKH
tBCK60
1/fs  tBCK
Stereo I2S, MSB Justified Mode:
Duty
45
55
Duty Cycle
TDM128 Mode: Pulse Width High
tLRCKH
1/(128fs)
TDM256 Mode: Pulse Width High
tLRCKH
1/(256fs)
BCLK Input Timing
Period Stereo DSP Mode
tBCK
1/(64fs)
1/(32fs)
Stereo I2S, MSB Justified Mode
tBCK
1/(64fs)
1/(32fs)
TDM128 Mode
tBCK
1/(128fs)
TDM256 Mode
tBCK
1/(256fs)
Pulse Width Low
tBCKL
0.4 x tBCK
Pulse Width High
tBCKH
0.4 x tBCK
-
Unit
MHz
ns
ns
MHz
%
%
kHz
ns
%
ns
ns
ns
ns
ns
ns
%
MHz
ns
ns
MHz
%
%
kHz
ns
%
ns
ns
ns
ns
ns
ns
ns
ns
Note 17. DVDDに関してはオーディオインタフェースの各モードにより異なります。
Stereo Mode: DVDD = 1.6 ~ 3.6V
TDM128 Mode: DVDD = 2.0 ~ 3.6V
TDM256 Mode: DVDD = 2.7 ~ 3.6V
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[AK5702]
Parameter
Symbol
PLL Slave Mode (PLL Reference Clock = LRCK pin)
LRCK Input Timing
Frequency
fs
DSP Mode: Pulse Width High
tLRCKH
Except DSP Mode: Duty Cycle
Duty
BCLK Input Timing
Period
tBCK
Pulse Width Low
tBCKL
Pulse Width High
tBCKH
PLL Slave Mode (PLL Reference Clock = BCLK pin)
LRCK Input Timing
Frequency
fs
DSP Mode: Pulse Width High
tLRCKH
Duty
Except DSP Mode: Duty Cycle
BCLK Input Timing
Period
PLL3-0 bits = “0010”
tBCK
PLL3-0 bits = “0011”
tBCK
Pulse Width Low
tBCKL
Pulse Width High
tBCKH
External Slave Mode
MCKI Input Timing
Frequency
256fs
fCLK
512fs
fCLK
1024fs
fCLK
Pulse Width Low
tCLKL
Pulse Width High
tCLKH
LRCK Input Timing
Frequency
256fs
fs
512fs
fs
1024fs
fs
tLRCKH
Stereo DSP Mode: Pulse Width High
Stereo I2S, MSB Justified Mode:
Duty
Duty Cycle
TDM128 Mode: Pulse Width High
tLRCKH
TDM256 Mode: Pulse Width High
tLRCKH
BCLK Input Timing
Period
Stereo Mode
tBCK
TDM Mode
tBCK
Pulse Width Low Stereo Mode
tBCKL
TDM Mode
tBCKL
Pulse Width High Stereo Mode
tBCKH
TDM Mode
tBCKH
MS0623-J-01
min
typ
max
Unit
7.35
tBCK60
45
-
48
1/fs  tBCK
55
kHz
ns
%
1/(64fs)
0.4 x tBCK
0.4 x tBCK
-
1/(32fs)
-
ns
ns
ns
7.35
tBCK60
45
-
48
1/fs  tBCK
55
kHz
ns
%
0.4 x tBCK
0.4 x tBCK
1/(32fs)
1/(64fs)
-
-
ns
ns
ns
ns
1.8816
3.7632
7.5264
0.4/fCLK
0.4/fCLK
-
12.288
13.312
13.312
-
MHz
MHz
MHz
ns
ns
7.35
7.35
7.35
tBCK60
-
48
26
13
1/fs  tBCK
kHz
kHz
kHz
ns
45
-
55
%
-
1/(128fs)
1/(256fs)
-
ns
ns
312.5
78
130
32
130
32
-
-
ns
ns
ns
ns
ns
ns
2014/09
-9-
[AK5702]
Parameter
External Master Mode
MCKI Input Timing
Frequency
256fs
512fs
1024fs
Pulse Width Low
Pulse Width High
LRCK Output Timing
Frequency
Stereo DSP Mode: Pulse Width High
Stereo I2S, MSB Justified Mode:
Duty Cycle
TDM128 Mode: Pulse Width High
TDM256 Mode: Pulse Width High
BCLK Output Timing
Period
BCKO1-0 bit = “01”
BCKO1-0 bit = “10”
TDM1-0 bit = “01”
TDM1-0 bit = “11”
Duty Cycle
Symbol
min
typ
max
Unit
fCLK
fCLK
fCLK
tCLKL
tCLKH
1.8816
3.7632
7.5264
0.4/fCLK
0.4/fCLK
-
12.288
13.312
13.312
-
MHz
MHz
MHz
ns
ns
fs
tLRCKH
7.35
-
tBCK
48
-
kHz
ns
Duty
-
50
-
%
tLRCKH
tLRCKH
-
1/(8fs)
1/(8fs)
-
ns
ns
tBCK
tBCK
tBCK
tBCK
dBCK
-
1/(32fs)
1/(64fs)
1/(128fs)
1/(256fs)
50
-
ns
ns
ns
ns
%
MS0623-J-01
2014/09
- 10 -
[AK5702]
Parameter
Symbol
min
typ
max
Audio Interface Timing (Stereo DSP Mode)
Master Mode
tDBF
LRCK “” to BCLK “” (Note 18)
0.5 x tBCK  40 0.5 x tBCK 0.5 x tBCK + 40
tDBF
LRCK “” to BCLK “” (Note 19)
0.5 x tBCK  40 0.5 x tBCK 0.5 x tBCK + 40
tBSD
70
BCLK “” to SDTO (BCKP bit = “0”)
70
tBSD
70
BCLK “” to SDTO (BCKP bit = “1”)
70
Slave Mode
tLRB
0.4 x tBCK
LRCK “” to BCLK “” (Note 18)
tLRB
0.4 x tBCK
LRCK “” to BCLK “” (Note 19)
tBLR
0.4 x tBCK
BCLK “” to LRCK “” (Note 18)
tBLR
0.4 x tBCK
BCLK “” to LRCK “” (Note 19)
tBSD
80
BCLK “” to SDTO (BCKP bit = “0”)
tBSD
80
BCLK “” to SDTO (BCKP bit = “1”)
2
Audio Interface Timing (Left justified & I S)
Master Mode
tMBLR
40
BCLK “” to LRCK Edge (Note 20)
40
LRCK Edge to SDTO (MSB)
tLRD
70
70
(Except I2S mode)
tBSD
70
BCLK “” to SDTO
70
Slave Mode
tLRB
50
LRCK Edge to BCLK “” (Note 20)
tBLR
50
BCLK “” to LRCK Edge (Note 20)
LRCK Edge to SDTO (MSB)
tLRD
80
(Except I2S mode)
tBSD
80
BCLK “” to SDTO
Audio Interface Timing (TDM128 Mode)
Master Mode
tMBLR
-24
24
BCLK “” to LRCK
tBSD
-40
40
BCLK “” to SDTOB (Note 21)
TDMIN Hold Time
tTDMH
20
TDMIN Setup Time
tTDMS
20
Slave Mode
tLRB
40
LRCK Edge to BCLK “” (Note 20)
tBLR
40
BCLK “” to LRCK Edge (Note 20)
tBSD
40
BCLK “” to SDTOB (Note 21)
TDMIN Hold Time
tTDMH
20
TDMIN Setup Time
tTDMS
20
Audio Interface Timing (TDM256 Mode)
Master Mode
tMBLR
-12
12
BCLK “” to LRCK
tBSD
-20
20
BCLK “” to SDTOB (Note 21)
TDMIN Hold Time
tTDMH
10
TDMIN Setup Time
tTDMS
10
Slave Mode
tLRB
20
LRCK Edge to BCLK “” (Note 20)
tBLR
20
BCLK “” to LRCK Edge (Note 20)
tBSD
20
BCLK “” to SDTOB (Note 21)
TDMIN Hold Time
tTDMH
10
TDMIN Setup Time
tTDMS
10
Note 18. MSBS, BCKP bits = “00” or “11”
Note 19. MSBS, BCKP bits = “01” or “10”
Note 20. この規格値はLRCKのエッジとBCLKの “”が重ならないように規定しています。
Note 21. SDTOA出力は“Ｌ”固定です。
MS0623-J-01
Unit
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
2014/09
- 11 -
[AK5702]
Parameter
Control Interface Timing
CCLK Period
CCLK Pulse Width Low
Pulse Width High
CDTI Setup Time
CDTI Hold Time
CSN “H” Time
CSN Edge to CCLK “” (Note 22)
CCLK “” to CSN Edge (Note 22)
Control Interface Timing (I2C Bus mode) (Note 23)
SCL Clock Frequency
Bus Free Time Between Transmissions
Start Condition Hold Time (prior to first clock pulse)
Clock Low Time
Clock High Time
Setup Time for Repeated Start Condition
SDA Hold Time from SCL Falling
(Note 24)
SDA Setup Time from SCL Rising
Rise Time of Both SDA and SCL Lines
Fall Time of Both SDA and SCL Lines
Setup Time for Stop Condition
Pulse Width of Spike Noise Suppressed by Input Filter
Capacitive load on bus
Power-down & Reset Timing
PDN Pulse Width
(Note 25)
PMADAL or PMADAR or PMADBL or PMADBR
“” to SDTO valid (Note 26)
HPFA/B1-0 bits = “00”
HPFA/B1-0 bits = “01”
HPFA/B1-0 bits = “10”
HPFA/B1-0 bits = “11”, INCA/B bit = “0”
HPFA/B1-0 bits = “11”, INCA/B bit = “1”
Symbol
min
typ
max
Unit
tCCK
tCCKL
tCCKH
tCDS
tCDH
tCSW
tCSS
tCSH
200
80
80
40
40
200
50
50
-
-
ns
ns
ns
ns
ns
ns
ns
ns
fSCL
tBUF
tHD:STA
tLOW
tHIGH
tSU:STA
tHD:DAT
tSU:DAT
tR
tF
tSU:STO
tSP
Cb
1.3
0.6
1.3
0.6
0.6
0
0.1
0.6
0
-
-
400
0.3
0.3
50
400
kHz
s
s
s
s
s
s
s
s
s
s
ns
pF
tPD
150
-
-
ns
tPDV
tPDV
tPDV
tPDV
tPDV
-
3088
1552
784
3088
1552
-
1/fs
1/fs
1/fs
1/fs
1/fs
Note 22. この規格値はCSNのエッジとCCLKの “”が重ならないように規定しています。
Note 23. I2C-busはNXP B.V.の商標です。
Note 24. データは最低300ns (SCLの立下り時間)の間、保持されなければなりません。
Note 25. AK5702はPDN pin = “L”でリセットされます。
Note 26. PMADAL, PMADAR, PMADBL, PMADBR bitを立ち上げてからのLRCKクロックの “”の回数です。
MS0623-J-01
2014/09
- 12 -
[AK5702]
■ タイミング波形
1/fCLK
VIH
MCKI
VIL
tCLKH
tCLKL
1/fs
50%DVDD
LRCK
tLRCKH
tLRCKL
tBCK
Duty = tLRCKH x fs x 100
tLRCKL x fs x 100
50%DVDD
BCLK
tBCKH
tBCKL
1/fMCK
dBCK = tBCKH / tBCK x 100
tBCKL / tBCK x 100
MCKO
50%DVDD
tMCKL
dMCK = tMCKL x fMCK x 100
Figure 2. Clock Timing (PLL/EXT Master mode)
50%DVDD
LRCK
tMBLR
tBCKL
BCLK
50%DVDD
tLRD
tBSD
SDTO
50%DVDD
Figure 3. Audio Interface Timing (PLL/EXT Master mode & Normal mode)
MS0623-J-01
2014/09
- 13 -
[AK5702]
tLRCKH
LRCK
50%DVDD
tBCK
tDBF
dBCK
BCLK
(BCKP = "0")
50%DVDD
BCLK
(BCKP = "1")
50%DVDD
tBSD
SDTO
50%DVDD
MSB
Figure 4. Audio Interface Timing (PLL/EXT Master mode & DSP mode: MSBS = “0”)
tLRCKH
LRCK
50%DVDD
tBCK
tDBF
dBCK
BCLK
(BCKP = "1")
50%DVDD
BCLK
(BCKP = "0")
50%DVDD
tBSD
SDTO
MSB
50%DVDD
Figure 5. Audio Interface Timing (PLL/EXT Master mode & DSP mode: MSBS = “1”)
MS0623-J-01
2014/09
- 14 -
[AK5702]
LRCK
50%DVDD
tMBLR
dBCK
BCLK
50%DVDD
tBSD
SDTO
50%DVDD
tTDMS
tTDMH
VIH
TDMIN
VIL
Figure 6. Audio Interface Timing (PLL/EXT Master mode & TDM mode)
MS0623-J-01
2014/09
- 15 -
[AK5702]
1/fs
VIH
LRCK
VIL
tLRCKH
tBLR
tBCK
VIH
BCLK
(BCKP = "0")
VIL
tBCKH
tBCKL
VIH
BCLK
(BCKP = "1")
VIL
Figure 7. Clock Timing (PLL Slave mode; PLL Reference Clock = LRCK or BCLK pin & DSP mode; MSBS = 0)
1/fs
VIH
LRCK
VIL
tLRCKH
tBLR
tBCK
VIH
BCLK
(BCKP = "1")
VIL
tBCKH
tBCKL
VIH
BCLK
(BCKP = "0")
VIL
Figure 8. Clock Timing (PLL Slave mode; PLL Reference Clock = LRCK or BCLK pin & DSP mode; MSBS = 1)
MS0623-J-01
2014/09
- 16 -
[AK5702]
1/fCLK
VIH
MCKI
VIL
tCLKH
tCLKL
1/fs
VIH
LRCK
VIL
tLRCKH
tLRCKL
tBCK
Duty = tLRCKH x fs x 100
= tLRCKL x fs x 100
VIH
BCLK
VIL
tBCKH
tBCKL
fMCK
50%DVDD
MCKO
tMCKL
dMCK = tMCKL x fMCK x 100
Figure 9. Clock Timing (PLL Slave mode; PLL Reference Clock = MCKI pin & Except DSP mode)
tLRCKH
VIH
LRCK
VIL
tLRB
VIH
BCLK
VIL
(BCKP = "0")
VIH
BCLK
(BCKP = "1")
VIL
tBSD
SDTO
MSB
50%DVDD
Figure 10. Audio Interface Timing (PLL Slave mode & DSP mode; MSBS = 0)
MS0623-J-01
2014/09
- 17 -
[AK5702]
tLRCKH
VIH
LRCK
VIL
tLRB
VIH
BCLK
VIL
(BCKP = "1")
VIH
BCLK
(BCKP = "0")
VIL
tBSD
SDTO
50%DVDD
MSB
Figure 11. Audio Interface Timing (PLL Slave mode & DSP mode; MSBS = 1)
1/fCLK
VIH
MCKI
VIL
tCLKH
tCLKL
1/fs
VIH
LRCK
VIL
tLRCKH
tLRCKL
Duty = tLRCKH x fs x 100
tLRCKL x fs x 100
tBCK
VIH
BCLK
VIL
tBCKH
tBCKL
Figure 12. Clock Timing (EXT Slave mode)
MS0623-J-01
2014/09
- 18 -
[AK5702]
VIH
LRCK
VIL
tBLR
tLRB
VIH
BCLK
VIL
tLRD
tBSD
SDTO
MSB
50%DVDD
Figure 13. Audio Interface Timing (PLL/EXT Slave mode)
VIH
LRCK
VIL
tBLR
tLRB
VIH
BCLK
VIL
tBSD
SDTO
50%DVDD
tTDMS
tTDMH
VIH
TDMIN
VIL
Figure 14. Audio Interface Timing (PLL/EXT Slave mode & TDM mode)
MS0623-J-01
2014/09
- 19 -
[AK5702]
VIH
CSN
VIL
tCSS
tCSH
tCCKL
tCCKH
VIH
CCLK
VIL
tCCK
tCDH
tCDS
VIH
CDTI
C1
C0
R/W
VIL
Figure 15. WRITE Command Input Timing
tCSW
VIH
CSN
VIL
tCSH
tCSS
VIH
CCLK
VIL
VIH
CDTI
D2
D1
D0
VIL
Figure 16. WRITE Data Input Timing
VIH
SDA
VIL
tBUF
tLOW
tHIGH
tR
tF
tSP
VIH
SCL
VIL
tHD:STA
Stop
tHD:DAT
tSU:DAT
Start
tSU:STA
Start
tSU:STO
Stop
Figure 17. I2Cバスモードタイミング
MS0623-J-01
2014/09
- 20 -
[AK5702]
PMADAL bit
or
PMADAR bit
or
PMADBL bit
or
PMADBR bit
tPDV
SDTO
50%DVDD
Figure 18. Power Down & Reset Timing 1
tPD
PDN
VIL
Figure 19. Power Down & Reset Timing 2
MS0623-J-01
2014/09
- 21 -
[AK5702]
機能説明
■ システムクロック
外部とのI/Fモードは以下の5通りの方法があります。(Table 4 and Table 2)
Mode
PMPLL bit
M/S bit
PLL3-0 bits
Figure
PLL Master Mode (Note 27)
1
1
See Table 4
Figure 20
PLL Slave Mode 1
1
0
See Table 4
Figure 21
(PLL Reference Clock: MCKI pin)
PLL Slave Mode 2
1
0
See Table 4
Figure 22
(PLL Reference Clock: LRCK or BCLK pin)
EXT Slave Mode
0
0
x
Figure 23
EXT Master Mode (Note 28)
0
1
x
Figure 24
Note 27. PLL Master Modeに設定する過程で、M/S bit = “1”, PMPLL bit = “0”, MCKO bit = “1”のときMCKO pin
から正常でない周波数のクロックが出力されます。
Note 28. EXT Master Modeで使用する場合、Figure 63の手順で設定して下さい。
Table 1. Clock Mode Setting (x: Don’t care)
Mode
MCKO bit
0
PLL Master Mode
1
PLL Slave Mode 1
(PLL Reference Clock: MCKI pin)
0
1
MCKO pin
“L”
PS1-0 bitsで
選択
“L”
PS1-0 bitsで
選択
MCKI pin
PLL3-0 bits
で選択
PLL3-0 bits
で選択
PLL Slave Mode 2
(PLL Reference Clock: LRCK
or BCLK pin)
0
“L”
GND
EXT Slave Mode
0
“L”
FS1-0 bitsで
選択
EXT Master Mode
0
“L”
FS1-0 bitsで
選択
BCLK pin
BCLK pin
(BCKO1-0
bitsで選択)
LRCK pin
BCLK pin
( 32fs)
LRCK pin
(1fs)
BCLK pin
(PLL3-0 bits
で選択)
BCLK pin
( 32fs)
BCLK pin
(BCKO1-0
bitsで選択)
LRCK pin
(1fs)
LRCK pin
(1fs)
LRCK pin
(1fs)
LRCK pin
(1fs)
Table 2. Clock pins state in Clock Mode
■ マスタモードとスレーブモードの切り替え
マスタモードとスレーブモードの切り替えはM/S bitで行います。“1”でマスタモード、“0”でスレーブモード
です。AK5702はパワーダウン時 (PDN pin = “L”)、及びパワーダウン解除後はスレーブモードです。パワーダ
ウン解除後、M/S bitを “1”に変更することでマスタモードになります。
マスタモードで使用する場合、M/S bitに“1”が書き込まれるまで、AK5702のLRCK,BCLK pinはフローティン
グの状態です。そのため、AK5702のLRCK,BCLK pinに100kΩ程度のプルアップあるいはプルダウン抵抗を入
れる必要があります。また、PDN pin = “H”の状態でPMVCM =“0”にするとLRCK,BCLK pinに “L”または “H”
が出力されます。この状態ではプルアップあるいはプルダウン抵抗に電流が流れる可能性があります。この
電流を止めたい場合は M/S bit = “0”としてください。
PDN pin
L
H
H
H
H
PMVCM bit
M/S bit
Mode
L
L
Slave
L
L
Slave
L
H
Master
H
L
Slave
H
H
Master
Table 3. Select Master/Slave Mode
MS0623-J-01
LRCK,BCLK pin
Input
Input
Output “L” or “H”
Input
Output
2014/09
- 22 -
[AK5702]
■ PLLモード
PMPLL bit = “1”の時、内蔵の高精度アナログPLLはFS3-0 bit, PLL3-0 bitで選択したクロックに応じて動作しま
す。PLLのロック時間は、電源投入後、PMPLL bit を “0” → “1”に変更し、安定したクロックが入力された場
合、またはサンプリング周波数が変更された場合、Table 4 の通りです。
1) PLL Modeの設定
Mode
PLL3
bit
PLL2
bit
PLL1
bit
PLL0
bit
PLL基準クロ
ック入力ピン
入力周波数
0
2
0
0
0
0
0
1
0
0
LRCK pin
BCLK pin
1fs
32fs
3
0
0
1
1
BCLK pin
64fs
4
5
6
7
8
9
12
13
14
15
0
0
0
0
1
1
1
1
1
1
1
1
1
1
0
0
1
1
1
1
0
0
1
1
0
0
0
0
1
1
0
1
0
1
0
1
0
1
0
1
VCOC pinの
R,C
C[F]
R[]
6.8k
220n
10k
4.7n
10k
10n
10k
4.7n
10k
10n
10k
4.7n
10k
4.7n
10k
4.7n
10k
4.7n
10k
4.7n
10k
4.7n
10k
10n
10k
10n
10k
220n
10k
220n
PLLロック
時間
(max)
80ms
2ms
4ms
2ms
4ms
40ms
40ms
40ms
40ms
40ms
40ms
40ms
40ms
60ms
60ms
MCKI pin
11.2896MHz
MCKI pin
12.288MHz
MCKI pin
12MHz
MCKI pin
24MHz
MCKI pin
19.2MHz
MCKI pin
12MHz (Note 29)
(default)
MCKI pin
13.5MHz
MCKI pin
27MHz
MCKI pin
13MHz
MCKI pin
26MHz
Others
Others
N/A
Note 29. PLL3-0 bits = “0110”と “1001”の相違はTable 5を参照して下さい。Mode6に比べてクロックジッタが低
減します。
Table 4. Setting of PLL Mode (fs: Sampling Frequency)
2) PLL Modeのサンプリング周波数設定
MCKI入力の場合は、Table 5の設定によりサンプリング周波数が選択できます。
Mode
FS3 bit
FS2 bit
FS1 bit
FS0 bit
Sampling Frequency
0
0
0
0
0
8kHz
1
0
0
0
1
12kHz
2
0
0
1
0
16kHz
3
0
0
1
1
24kHz
7.35kHz
4
0
1
0
0
7.349918kHz (Note 30)
11.025kHz
5
0
1
0
1
11.024877kHz (Note 30)
14.7kHz
6
0
1
1
0
14.69984kHz (Note 30)
22.05kHz
7
0
1
1
1
22.04975kHz (Note 30)
32kHz
10
1
0
1
0
48kHz
11
1
0
1
1
29.4kHz
14
1
1
1
0
29.39967kHz (Note 30)
44.1kHz
15
1
1
1
1
(default)
44.0995kHz (Note 30)
Others
Others
N/A
Note 30. PLL3-0 bits = “1001”のときです。
Table 5. Setting of Sampling Frequency at PMPLL bit = “1” and Reference Clock=MCKI pin
MS0623-J-01
2014/09
- 23 -
[AK5702]
LRCK or BCLKより入力の場合は、FS3, FS2 bitでサンプリング周波数の設定を行って下さい(Table 6)。
Sampling Frequency
Mode
FS3 bit
FS2 bit
FS1 bit
FS0 bit
Range
0
0
Don’t
care
Don’t
care
0
7.35kHz  fs  12kHz
0
1
Don’t care
Don’t care
1
12kHz < fs  24kHz
1
Don’t care
Don’t care
Don’t care
2
24kHz < fs  48kHz
(default)
Others
Others
N/A
Table 6. Setting of Sampling Frequency at PMPLL bit = “1” and Reference=LRCK/BCLK
■ PLLのアンロックについて
1) PLL Master Mode (PMPLL bit = “1”, M/S bit = “1”)
このモードで PMPLL bit = “0” → “1”にした後PLLがロックするまでの間、BCLKとLRCKは “L”を出力、MCKO
bit = “1”のときMCKO pinからは正常でない周波数のクロックが出力されます。MCKO bit = “0”の場合は、
MCKO pinは “L”を出力します。(Table 7)
DSP Mode 0において、PMPLL bit = “0” → “1”設定によりPLLがロックした後、BCLKとLRCKはLchのデータ
に対応して出力を開始します。DSP Mode 0でMSBS bit = “0”, BCKP bit = “1”またはMSBS bit = “1”, BCKP bit =
“0”の場合、BCLK出力開始の1発目の “H”幅が2発目以降に比べて1/(256fs)だけ短くなります。
サンプリング周波数を変更する場合は一度PMPLL bit = “0”にすることでアンロック状態の不定なBCLK,
LRCKを出力させずに “L”を出力させることができます。
MCKO pin
BCLK pin
LRCK pin
MCKO bit = “0”
MCKO bit = “1”
“L” Output
“L” Output
“L” Output
PMPLL bit “0” → “1”直後
不定
“L” Output
PLL Unlock 時(上記以外)
不定
不定
不定
“L”
Output
1fs
Output
See Table 9
See Table 10
PLL Lock 時
Table 7. Clock Operation at PLL Master Mode (PMPLL bit = “1”, M/S bit = “1”)
PLL State
2) PLL Slave Mode (PMPLL bit = “1”, M/S bit = “0”)
このモードでは PMPLL bit = “0” → “1”にした後PLLがロックするまでの間、MCKOからは正常でない周波数
のクロックが出力されます。その後、PLLがロックするとMCKO pinからTable 9 で選択されたクロックが出力
されます。但し、PLLがアンロックになった場合、ADCからは正常なデータが出力されません。
MCKO pin
MCKO bit = “0” MCKO bit = “1”
“L” Output
PMPLL bit “0” → “1”直後
不定
“L” Output
PLL Unlock 時(上記以外)
不定
“L”
Output
See
Table 9
PLL Lock 時
Table 8. Clock Operation at PLL Slave Mode (PMPLL bit = “1”, M/S bit = “0”)
PLL State
MS0623-J-01
2014/09
- 24 -
[AK5702]
■ PLL Master Mode (PMPLL bit = “1”, M/S bit = “1”)
外部から11.2896MHz, 12MHz , 12.288MHz, 13MHz, 13.5MHz, 19.2MHz, 24MHz, 26MHz or 27MHz のクロックを
入力し、内部のPLLによりMCKO, BCLK, LRCKクロックを生成し出力します。マスタクロック出力(MCKO)
はPS1-0 bit (Table 9)で設定された周波数を出力し、MCKO bitでON/OFF可能です。BCLK出力はBCKO1-0 bits
により、32fs or 64fsを選択することができます。(Table 10)
11.2896MHz, 12MHz, 12.288MHz, 13MHz
13.5MHz, 19.2MHz, 24MHz, 26MHz, 27MHz
DSP or P
AK5702
MCKI
256fs/128fs/64fs/32fs
MCKO
32fs, 64fs
BCLK
1fs
LRCK
MCLK
BCLK
LRCK
SDTI
SDTOA/B
Figure 20. PLL Master Mode
Mode
PS1 bit
PS0 bit
MCKO pin
0
0
0
256fs
1
0
1
128fs
2
1
0
64fs
3
1
1
32fs
Table 9. MCKO周波数 (PLLモード, MCKO bit = “1”)
BCKO1 bit
BCKO0 bit
BCLK出力周波数
0
0
N/A
0
1
32fs
1
0
64fs
1
1
N/A
Table 10. BCLK Output Frequency at Master Mode
MS0623-J-01
(default)
(default)
2014/09
- 25 -
[AK5702]
■ PLL Slave Mode (PMPLL bit = “1”, M/S bit = “0”)
MCKI, BCLK or LRCK pinへ入力されるクロックを基準に内部のPLLにてAK5702に必要なクロックを生成し
ます。PLLの基準クロックは、PLL3-0 bitにて設定することができます(Table 4)。
a) PLL Slave Mode 1 (PLL 基準クロック: MCKI pin)
MCKOに同期したBCLK, LRCKを入力します。MCKOとLRCKは同期する必要がありますが位相を合わせる必
要はありません。マスタクロック出力(MCKO pin)はPS1-0 bit (Table 9)で設定された周波数を出力し、MCKO bit
でON/OFF可能です。サンプリング周波数は、FS3-0 bitで設定することができます。(Table 5)
11.2896MHz, 12MHz, 12.288MHz, 13MHz
13.5MHz, 19.2MHz, 24MHz, 26MHz, 27MHz
AK5702
DSP or P
MCKI
MCKO
BCLK
LRCK
256fs/128fs/64fs/32fs
 32fs
1fs
MCLK
BCLK
LRCK
SDTI
SDTOA/B
Figure 21. PLL Slave Mode 1 (PLL Reference Clock: MCKI pin)
ADCが動作中(PMADAL bit = “1” or PMADAR bit = “1” or PMADBL bit = “1” or PMADBR bit = “1”)は外部クロ
ック(MCKI, BCLK, LRCK)を止めてはいけません。これらのクロックが供給されない場合、内部にダイナミッ
クなロジックを使用しているため、過電流が流れ、動作が異常になる可能性があります。クロックを止める
場合はパワーダウン状態(PMADAL = PMADAR = PMADBL = PMADBR bits = “0”)にしてください。
b) PLL Slave Mode 2 (PLL 基準クロック: BCLK or LRCK pin)
FS3-0 bitを設定することで、7.35kHz  48kHzの任意のサンプリング周波数に対応します。(Table 6)
AK5702
DSP or P
MCKI
BCLK
LRCK
32fs, 64fs
1fs
BCLK
LRCK
SDTI
SDTOA/B
Figure 22. PLL Slave Mode 2 (PLL Reference Clock: LRCK or BCLK pin)
MS0623-J-01
2014/09
- 26 -
[AK5702]
■ EXT Slave Mode (PMPLL bit = “0”, M/S bit = “0”)
PMPLL bitを“0”にすることで、外部クロックスレーブモード(EXT Slave Mode)で動作し、MCKI pinからPLL
を介さずに直接、ADCにマスタクロックを入力できます。このモードは通常のオーディオCODECとのI/Fに対
して互換性があります。必要なクロックはMCKI (256fs, 512fs or 1024fs), BCLK (32fs), LRCK(fs)です。MCKI
とLRCKは同期する必要がありますが位相を合わせる必要はありません。MCKIの入力周波数はFS3-0 bitによ
り選択することが可能です。(Table 11)
Mode
0
1
2
3
4
MCKI Input
Sampling Frequency
Frequency
Range
00, 01, 11
0
0
256fs
7.35kHz  48kHz
00, 01, 11
0
1
1024fs
7.35kHz  13kHz
00, 01, 11
1
0
512fs
7.35kHz  26kHz
00, 01, 11
1
1
256fs
(default)
7.35kHz  48kHz
10
Don’t care Don’t care
N/A
Table 11. EXT Slave Mode (PMPLL bit = “0”, M/S bit = “0”) 時のMCKI周波数の設定
FS3-2 bits
FS1 bit
FS0 bit
ADCが動作中(PMADAL bit = “1” or PMADAR bit = “1” or PMADBL bit = “1” or PMADBR bit = “1”)は外部クロ
ック(MCKI, BCLK, LRCK)を止めてはいけません。これらのクロックが供給されない場合、内部にダイナミッ
クなロジックを使用しているため、過電流が流れ、動作が異常になる可能性があります。クロックを止める
場合はパワーダウン状態(PMADAL=PMADAR=PMADBL=PMADBR bits = “0”)にしてください。
AK5702
DSP or P
MCKO
256fs,512fs or 1024fs
MCKI
MCLK
 32fs
BCLK
1fs
LRCK
BCLK
LRCK
SDTI
SDTOA/B
Figure 23. EXT Slave Mode
MS0623-J-01
2014/09
- 27 -
[AK5702]
■ EXT Master Mode (PMPLL bit = “0”, M/S bit = “1”, TE3-0 bits = “0101”, TMASTER bit = “1”)
Figure 63の手順例に従ってレジスタを設定することで、外部クロックマスタモード(EXT Master Mode)で動作
し、MCKI pinからPLLを介さずに直接、ADCにマスタクロックを入力できます。必要なクロックはMCKI (256fs,
512fs or 1024fs)です。MCKIの入力周波数はFS3-0 bitにより選択することが可能です(Table 12)。
Mode
FS3-2 bits
0
1
2
3
4
00, 01, 11
00, 01, 11
00, 01, 11
00, 01, 11
10
MCKI Input
Sampling Frequency
Frequency
Range
0
0
256fs
7.35kHz  48kHz
0
1
1024fs
7.35kHz  13kHz
1
0
512fs
7.35kHz  26kHz
1
1
256fs
7.35kHz  48kHz
Don’t care Don’t care
N/A
Table 12. EXT Master Mode時のMCKI周波数の設定
FS1 bit
FS0 bit
(default)
ADCが動作中(PMADAL bit = “1” or PMADAR bit = “1” or PMADBL bit = “1” or PMADBR bit = “1”)はMCKIを止
めてはいけません。MCKIが供給されない場合、内部にダイナミックなロジックを使用しているため、過電流
が流れ、動作が異常になる可能性があります。MCKIを止める場合はパワーダウン状態(PMADAL = PMADAR
= PMADBL = PMADBR bits = “0”)にしてください。
AK5702
DSP or P
MCKO
256fs, 512fs or 1024fs
MCKI
32fs or 64fs
BCLK
1fs
LRCK
MCLK
BCLK
LRCK
SDTI
SDTOA/B
Figure 24. EXT Master Mode
BCKO1 bit
BCKO0 bit
BCLK出力周波数
0
0
N/A
0
1
32fs
(default)
1
0
64fs
1
1
N/A
Table 13. BCLK Output Frequency at Master Mode
MS0623-J-01
2014/09
- 28 -
[AK5702]
■ オーディオインタフェースフォーマット
データフォーマット(Table 14, Table 15,Table 16)はM/S, TDM1-0, DIF1-0 bitで選択します。全モードともMSB
ファースト、2’sコンプリメントのデータフォーマットです。オーディオインタフェースはマスタモードとス
レーブモードに対応します。DSP Mode以外ではSDTOはBCLKの “”で出力されます。
TDM128 Mode時、マスタモードで動作させる場合は、BCLKはBCKO1-0の設定に関わらず128fsとなります。
TDM256 Mode時、マスタモードで動作させる場合は、BCLKはBCKO1-0の設定に関わらず256fsとなります。
TDM ModeはPLL Slave Mode2 には対応しません。
Mode
0
1
2
3
4
5
6
7
M/S
0
0
0
0
1
1
1
1
TDM1
0
0
0
0
0
0
0
0
TDM0 DIF1
DIF0
SDTOA/B
BCLK
0
0
0
DSP Mode 0
32fs
0
0
1
Reserved
0
1
0
MSB justified
 32fs
0
1
1
I2S compatible
 32fs
0
0
0
DSP Mode 0
32fs
0
0
1
Reserved
0
1
0
MSB justified
32fs or 64fs
0
1
1
I2S compatible
32fs or 64fs
Table 14. Audio Interface Format (Stereo Mode)
Figure
Figure 25
Figure 29
Figure 30
Figure 25
Figure 29
Figure 30
Mode
8
9
10
11
12
13
14
15
M/S
0
0
0
0
1
1
1
1
TDM1
0
0
0
0
0
0
0
0
TDM0 DIF1
DIF0
SDTOB
BCLK
1
0
0
Reserved
1
0
1
Reserved
1
1
0
MSB justified
128fs
1
1
1
I2S compatible
128fs
1
0
0
Reserved
1
0
1
Reserved
1
1
0
MSB justified
128fs
1
1
1
I2S compatible
128fs
Table 15. Audio Interface Format (TDM128 Mode, 8ch)
Figure
Figure 31
Figure 32
Figure 31
Figure 32
Mode
16
17
18
19
20
21
22
23
M/S
0
0
0
0
1
1
1
1
TDM1
1
1
1
1
1
1
1
1
TDM0 DIF1
DIF0
SDTOB
BCLK
1
0
0
Reserved
1
0
1
Reserved
1
1
0
MSB justified
256fs
1
1
1
I2S compatible
256fs
1
0
0
Reserved
1
0
1
Reserved
1
1
0
MSB justified
256fs
1
1
1
I2S compatible
256fs
Table 16. Audio Interface Format (TDM256 Mode, 8ch)
Figure
Figure 33
Figure 34
Figure 33
Figure 34
(default)
オーディオインタフェースの動作電源電圧DVDDは各モードで以下のようになります。
Stereo Mode: DVDD = 1.6 ~ 3.6V
TDM128 Mode: DVDD = 2.0 ~ 3.6V
TDM256 Mode: DVDD = 2.7 ~ 3.6V
Note. TDM mode時 にMaster動作で使用する場合はTE3-0 bits に“0101”を書き込み、TMASTER bit を “1”にする
ことによりLRCKを出力することができます。
MS0623-J-01
2014/09
- 29 -
[AK5702]
DSP Mode 0では、BCKP, MSBS bitにより、オーディオI/Fのタイミングを変更することができます。BCKP bit
= “0”の場合、SDTOはBCLKの “”で出力されます。BCKP bit = “1”の場合、SDTOはBCLKの “”で出力されま
す。MSBS bitは、MSBデータの位置をBCLKの半周期分シフトすることができます。
DIF1
DIF0
MSBS
0
0
0
0
1
1
BCKP
Audio Interface Format
SDTOのMSBデータはLRCK “”後の1回目の
0
BCLK “”で出力されます。
SDTOのMSBデータはLRCK “”後の1回目の
1
BCLK “”で出力されます。
SDTOのMSBデータはLRCK “”後の1回目の
0
BCLK “” の次のBCLK “”で出力されます。
SDTOのMSBデータはLRCK “”後の1回目の
1
BCLK “” の次のBCLK “”で出力されます。
Table 17. Audio Interface Format in DSP Mode 0
Figure
Figure 25
Figure 26
Figure 27
Figure 28
ADCより出力された16bitデータを8bitデータへ変換し保存する場合、16bitデータを単純に切り捨てると、16bit
データの “1”は8bitデータで “1”に変換されます。この8bitデータの “1”をDACにて再生するため16bitデー
タに再変換すると “–256”となり大きなノイズになります。8bitデータへ変換する前に、16bitデータにオフセ
ット(128)を加算することを推奨します。
MS0623-J-01
2014/09
- 30 -
[AK5702]
LRCK (M/S=0)
LRCK (M/S=1)
15
0
1
8
2
14
15
16
17
18
29
30
31
0
1
8
2
14
15
16
17
18
13
30
31
BCLK(32fs)
Rch
Lch
SDTOA/B(o)
8
15 14
2
1
0
Rch
Lch
15 14
2
1
0
8
15 14
2
1
0
1/fs
15 14
2
1
0
1/fs
15:MSB, 0:LSB
Figure 25. Mode 0, 4 Timing (Stereo Mode, DSP Mode 0, MSBS = “0”, BCKP = “0”)
LRCK (M/S=0)
LRCK (M/S=1)
15
0
1
8
2
14
15
16
17
18
29
30
31
0
1
8
2
14
15
16
17
18
13
30
31
BCLK(32fs)
Rch
Lch
SDTOA/B(o)
8
15 14
2
1
0
Rch
Lch
15 14
2
1
8
15 14
0
2
1
0
1/fs
15 14
2
1
0
1/fs
15:MSB, 0:LSB
Figure 26. Mode 0, 4 Timing (Stereo Mode, DSP Mode 0, MSBS = “0”, BCKP = “1”)
LRCK(M/S=0)
LRCK(M/S=1)
15
0
1
8
2
14
15
16
17
18
29
30
31
0
1
8
2
14
15
16
17
18
13
30
31
BCLK(32fs)
Rch
Lch
SDTOA/B(o)
8
15 14
2
1
15 14
0
Rch
Lch
2
1
0
15 14
8
2
1
0
1/fs
15 14
2
1
0
1/fs
15:MSB, 0:LSB
Figure 27. Mode 0, 4 Timing (Stereo Mode, DSP Mode 0, MSBS = “1”, BCKP = “0”)
LRCK (M/S=0)
LRCK (M/S=1)
15
0
1
8
2
14
15
16
17
18
29
30
31
0
1
8
2
14
15
16
17
18
13
30
31
BCLK(32fs)
Rch
Lch
SDTOA/B(o)
15 14
8
2
1
0
15 14
Rch
Lch
2
1/fs
1
0
15 14
8
2
1
0
15 14
2
1
0
1/fs
15:MSB, 0:LSB
Figure 28. Mode 0, 4 Timing (Stereo Mode, DSP Mode 0, MSBS = “1”, BCKP = “1”)
MS0623-J-01
2014/09
- 31 -
[AK5702]
LRCK
0
1
2
8
3
9
10
11
12
13
14
15
0
1
2
8
3
9
10
11
12
13
14
15
0
1
BCLK(32fs)
15 14 13
SDTO(o)
0
1
2
8
7
3
6
14
5
15
4
16
3
17
2
1
18
0
15 14 13
31
0
1
2
8
7
3
6
14
5
15
4
16
3
17
2
1
18
0
31
15
0
1
BCLK(64fs)
15 14 13
SDTOA/B(o)
13 2
1
0
15 14 13
2
1
2
1
0
15
15:MSB, 0:LSB
Lch Data
Rch Data
Figure 29. Mode 2, 6 Timing (Stereo Mode, MSB justified)
LRCK
0
1
2
3
4
9
10
11
12
13
14
15
0
1
2
3
4
9
10
11
12
13
14
15
0
1
BCLK(32fs)
0
SDTO(o)
0
15
1
14 13
2
3
7
4
7
14
6
15
5
16
4
17
3
18
2
1
0
31
0
15 14 13
1
2
3
7
4
7
14
6
15
5
16
4
17
3
18
2
1
31
0
0
1
BCLK(64fs)
SDTOA/B(o)
15 14 13
2
1
0
15 14 13
2
1
2
0
15:MSB, 0:LSB
Rch Data
Lch Data
Figure 30. Mode 3, 7 Timing (Stereo Mode, I2S compatible)
128 BCLK
LRCK (Mode 14)
LRCK (Mode 10)
BCLK (128fs)
SDTOB(o)
15 14
0 15 14
0 15 14
0 15 14
0
L1
R1
L2
R2
16 BCLK
16 BCLK
16 BCLK
16 BCLK
15 14
Figure 31. Mode 10, 14 Timing (TDM128 mode, MSB justified)
MS0623-J-01
2014/09
- 32 -
[AK5702]
128 BCLK
LRCK (Mode 15)
LRCK (Mode 11)
BCLK (128fs)
SDTOB(o)
15
0 15
0 15
0 15
0
L1
R1
L2
R2
16 BCLK
16 BCLK
16 BCLK
16 BCLK
15
Figure 32. Mode 11, 15 Timing (TDM128 mode, I2S compatible)
256 BCLK
LRCK (Mode 22)
LRCK (Mode 18)
BCLK (256fs)
SDTOB(o)
15 14
0
15 14
0
15 14
0
15 14
0
L1
R1
L2
R2
32 BCLK
32 BCLK
32 BCLK
32 BCLK
15 14
Figure 33. Mode 18, 22 Timing (TDM256 Mode, MSB justified)
256 BCLK
LRCK (Mode 23)
LRCK (Mode 19)
5)
BCLK (256fs)
SDTOB(o)
15
0
15
0
15
0
15
0
L1
R1
L2
R2
32 BCLK
32 BCLK
32 BCLK
32 BCLK
23
Figure 34. Mode 19, 23 Timing (TDM256 mode, I2S compatible)
MS0623-J-01
2014/09
- 33 -
[AK5702]
■ TDMモード時のカスケード接続
AK5702はTDMモード時に、２つのデバイスをカスケード接続することができます。このモードでは、デバイ
ス#1のSDTOB pinをデバイス#2のTDMIN pinに接続します。デバイス#2のSTDOB pinからデバイス#1の４チャ
ネルTDMデータとデバイス#2の4チャネルTDMデータを接続して、8チャネルTDMデータとして出力できます。
Figure 35, Figure 37に接続例を示します。
AK5702 #1
MCLK
256fs
LRCK
48kHz
BLCK
128fs
TDMIN
GND
SDTOA
SDTOB
MCLK
AK5702 #2
LRCK
BLCK
TDMIN
SDTOA
8ch TDM
SDTOB
Figure 35. Cascade TDM Connection example (TDM128, MSB justified)
128 BCLK
LRCK
BCLK(128fs)
#1 SDTOB(o)
#2 TDMIN(i)
#2 SDTOB(o)
15 14
0 15 14
0 15 14
0 15 14
0
L1
R1
L2
R2
16 BCLK
16 BCLK
16 BCLK
16 BCLK
15 14
0 15 14
0 15 14
0 15 14
0
L1
R1
L2
R2
16 BCLK
16 BCLK
16 BCLK
16 BCLK
15 14
0 15 14
0 15 14
0 15 14
0 15 14
0 15 14
0 15 14
0 15 14
L1-#2
R1-#2
L2-#2
R2-#2
L1-#1
R1-#1
L2-#1
R2-#1
16 BCLK
16 BCLK
16 BCLK
16 BCLK
16 BCLK
16 BCLK
16 BCLK
16 BCLK
0
Figure 36. Cascade TDM128 Timing example
MS0623-J-01
2014/09
- 34 -
[AK5702]
AK5702 #1
MCLK
256fs
LRCK
48kHz
BLCK
256fs
TDMIN
GND
SDTOA
SDTOB
MCLK
AK5702 #2
LRCK
BLCK
TDMIN
SDTOA
8ch TDM
SDTOB
Figure 37. Cascade TDM Connection example (TDM256, MSB justified)
256 BCLK
LRCK
BCLK(256fs)
#1 SDTOB(o)
#2 TDMIN(i)
#2 SDTOB(o)
15 14
0
15 14
0
15 14
0
15 14
0
L1
R1
L2
R2
32 BCLK
32 BCLK
32 BCLK
32 BCLK
15 14
0
15 14
0
15 14
0
15 14
0
L1
R1
L2
R2
32 BCLK
32 BCLK
32 BCLK
32 BCLK
15 14
0
15 14
0
15 14
0
15 14
0
15 14
0
15 14
0
15 14
0
15 14
0
L1-#2
R1-#2
L2-#2
R2-#2
L1-#1
R1-#1
L2-#1
R2-#1
32 BCLK
32 BCLK
32 BCLK
32 BCLK
32 BCLK
32 BCLK
32 BCLK
32 BCLK
15 14
Figure 38. Cascade TDM256 Timing example
MS0623-J-01
2014/09
- 35 -
[AK5702]
■ モノラル／ステレオ切替
PMADAL, PMADAR, PMADBL, PMADBR, MIXA/B bitsの設定によりADC出力データのモノラル／ステレオを
切り替えることができます。下表のデータに対してALC動作(ALCA/B bit = “1”)またはディジタルボリューム
動作(ALCA/B bit = “0”)が行われます。
PMADAL
0
0
1
1
PMADBL
0
0
1
1
PMADAR
0
1
0
MIXA
ADCA Lch data
ADCA Rch data
x
All “0”
All “0”
x
Rch Input Signal
Rch Input Signal
x
Lch Input Signal
Lch Input Signal
0
Lch Input Signal
Rch Input Signal
1
1
(L+R)/2
(L+R)/2
Table 18. ADCA モノラル／ステレオ切替 (x: Don’t care)
PMADBR
0
1
0
MIXB
ADCB Lch data
ADCB Rch data
x
All “0”
All “0”
x
Rch Input Signal
Rch Input Signal
x
Lch Input Signal
Lch Input Signal
0
Lch Input Signal
Rch Input Signal
1
1
(L+R)/2
(L+R)/2
Table 19. ADCB モノラル／ステレオ切替 (x: Don’t care)
(default)
(default)
■ ディジタルHPF
AK5702はDCオフセットキャンセル用のHPFを内蔵しています。HPFのカットオフ周波数はHPFA1-0, HPFB1-0
bitsで選択します。カットオフ周波数はサンプリング周波数(fs)に比例します。初期値は3.4Hz (@fs= 44.1kHz)
です。
HPFA1 bit
0
0
1
1
HPFB1 bit
0
0
1
1
fc
fs=44.1kHz
fs=22.05kHz
fs=11.025kHz
0
3.4Hz
1.7Hz
0.85Hz
1
6.8Hz
3.4Hz
1.7Hz
0
13.6Hz
6.8Hz
3.4Hz
1
219.3Hz
109.7Hz
54.8Hz
Table 20. ADCA ディジタルHPFカットオフ周波数
HPFA0 bit
fc
fs=44.1kHz
fs=22.05kHz
fs=11.025kHz
0
3.4Hz
1.7Hz
0.85Hz
1
6.8Hz
3.4Hz
1.7Hz
0
13.6Hz
6.8Hz
3.4Hz
1
219.3Hz
109.7Hz
54.8Hz
Table 21. ADCB ディジタルHPFカットオフ周波数
(default)
HPFB0 bit
MS0623-J-01
(default)
2014/09
- 36 -
[AK5702]
■ マイク／ライン入力セレクタ
AK5702は入力セレクタを内蔵しています。MDIF1, MDIF2 bit = “0”のとき、INAL, INAR bitによりLIN1/LIN2,
RIN1/RIN2を、INBL, INBR bitによりLIN3/LIN4, RIN3/RIN4をそれぞれ切り替えることができます。また、
INA5L、INB5L bit によりLIN5を、INA5R、INB5R bit によりRIN5をそれぞれ切り替えることができます。
LIN5,RIN5の入力インピーダンスについてはTable 24 を参照してください。
MDIF1, MDIF2 bit = “1”のとき、LIN1, RIN1, LIN2, RIN2 pinはそれぞれLINA+, LINA, RINA, RINA+ pinとな
り、LIN3, RIN3, LIN4, RIN4 pinはそれぞれLINB+, LINB, RINB, RINB+ pinとなり、差動入力が可能です
(Figure 40)
MDIFA1 bit
MDIFA2 bit
INA5L bit
INAL
0
INA5R bit
0
1
0
0
0
1
1
0
1
1
0
1
MDIFB1 bit
MDIFB2 bit
x
INB5L bit
INBL
0
INB5R bit
0
0
1
1
0
1
x
LIN2
RIN5
x
0
MS0623-J-01
(default)
RIN1
RIN2
RIN5
RINA+/
N/A
RINA+/
N/A
RIN2
RIN5
RINA+/
INBR
0
1
x
0
1
Lch
LIN3
LIN3
LIN3
LIN4
LIN4
Rch
RIN3
RIN4
RIN5
RIN3
RIN4
x
LIN4
RIN5
0
LIN5
1
LIN5
1
x
LIN5
0
x
x
LIN3
0
1
x
x
N/A
1
x
x
x
LIN5
0
N/A
0
1
x
x
LINB+/
1
x
LINB+/
x
x
x
x
LINB+/
Table 23. ADCB MIC/Line In Path Select
1
0
Rch
RIN1
RIN2
RIN5
RIN1
RIN2
0
1
0
1
Lch
LIN1
LIN1
LIN1
LIN2
LIN2
0
LIN5
1
LIN5
1
x
LIN5
0
x
x
LIN1
0
1
x
x
N/A
1
x
x
x
LIN5
0
N/A
0
1
x
x
LINA+/
1
x
LINA+/
x
x
x
x
LINA+/
Table 22. ADCA MIC/Line In Path Select
1
0
1
INAR
0
1
x
0
1
(default)
RIN3
RIN4
RIN5
RINB+/
N/A
RINB+/
N/A
RIN4
RIN5
RINB+/
2014/09
- 37 -
[AK5702]
AK5702
LIN1/LINA+ pin
INA5L bit
INAL bit
ADCA Lch
RIN1/LINA pin
MDIFA1 bit
INA5R bit
INAR bit
RIN2/RINA+ pin
ADCA Rch
LIN2/RINA pin
MDIFA2 bit
LIN5 pin
RIN5 pin
INB5L bit
LIN3/LINB+ pin
INBL bit
ADCB Lch
RIN3/LINB pin
MDIFB1 bit
INB5R bit
INBR bit
RIN4/RINB+ pin
ADCB Rch
LIN4/RINB pin
MDIFB2 bit
Figure 39. マイク／ライン入力セレクタ
MS0623-J-01
2014/09
- 38 -
[AK5702]
AK5702
MPWRA pin
pin
1k
MIC-Amp
IN1 pin
IN1+ pin
1k
Figure 40. 差動マイク入力の回路例(MDIFA1/2 bits = “1”)
MGAINA1-0 bits
00
00
Don’t care
00
01,10,11
01,10,11
Don’t care
01,10,11
MGAINB1-0 bits
ADCA Input
ADCB Input
00
LIN5/RIN5
LIN5/RIN5
Don’t care
LIN5/RIN5
LIN3-4/RIN3-4
00
LIN1-2/RIN1-2
LIN5/RIN5
01,10,11
LIN5/RIN5
LIN5/RIN5
00
LIN5/RIN5
LIN5/RIN5
Don’t care
LIN5/RIN5
LIN3-4/RIN3-4
01,10,11
LIN1-2/RIN1-2
LIN5/RIN5
01,10,11
LIN5/RIN5
LIN5/RIN5
Table 24. LIN5,RIN5の入力インピーダンス
Input Resistance (typ)
30kΩ
20kΩ
15kΩ
■ マイク用ゲインアンプ
AK5702はマイク用ゲインアンプを内蔵しています。MGAINA1-0 MGAINB1-0,bitによりゲインを設定するこ
とができます(Table 25)。LIN1-4 pin, RIN1-4 pinの入力インピーダンスはMGAINA,MGAINB1-0 bits = “00”のと
きtyp. 60k、MGAINA,MGAINB1-0 bits = “01”, “10” , “11”,のときtyp. 30kです。LIN5 pin, RIN5 pinの入力イ
ンピーダンスはTable 24を参照してください。
MGAINA/B1 bit
0
0
1
1
MGAINA/B0 bit
Input Gain
0
0dB
1
+15dB
0
+30dB
1
+36dB
Table 25. マイク入力ゲイン
(default)
■ マイクパワー
PMMPA,PMMPB bit = “1”のとき、MPWRA,MPWRB pinからマイク用の電源を供給することができます。出力
電圧は(0.75 x AVDD)V (typ)に比例し、負荷抵抗は、min. 0.5kです。ステレオマイク2系統の場合は各チャネ
ル min. 2kです。MPWRA,MPWRB pinにコンデンサは接続しないで下さい。(Figure 41, Figure 42参照)
PMMPA/B bit
MPWRA/B pin
0
Hi-Z
(default)
1
Output
Table 26. ADC マイクパワー
MS0623-J-01
2014/09
- 39 -
[AK5702]
MIC Power
 2k
 2k
 2k
 2k
MPWRA pin
Microphone
LIN1 pin
Microphone
RIN1 pin
Microphone
LIN2 pin
Microphone
RIN2 pin
Line
LIN5 pin
Line
RIN5 pin
Figure 41. ADCA MIC Block Circuit MDIFA (MDIFA1=MDIFA2=“0”)
MIC Power
 2k
 2k
 2k
 2k
MPWRB pin
Microphone
LIN3 pin
Microphone
RIN3 pin
Microphone
LIN4 pin
Microphone
RIN4 pin
Line
LIN5 pin
Line
RIN5 pin
Figure 42. ADCB MIC Block Circuit MDIFB (MDIFB1=MDIFB2=“0”)
MS0623-J-01
2014/09
- 40 -
[AK5702]
■ ALC動作
ALCA bit=“1”のとき、ADCAの2chに対して、ALCB bit=“1”のとき、ADCBの2chに対してALC動作が行われます。こ
のとき、それぞれのLchとRchのVol値の変更は常に共通に実行されます。ALC4 bit=“0”,ALCA bit =ALCB bit =“1”の
とき、ADCAとADCBのALCは独立に動作します。また、ALC4 bit=“1”のとき、ALCA bit, ALCB bitの設定にかか
わらず、ADCA, ADCBの4chすべてに対してALC動作を行います。このとき、4chのVol値の変更は常に共通に実行さ
れます。4ch Link ALCの各設定レジスタはADCAの設定 (LMTHA1-0, ZELMNA, LMATA1-0, ZTMA1-0,
WTMA2-0, RGA1-0, REFA7-0, RFSTA1-0) となり、ADCBの設定 (LMTHB1-0, ZELMNB, LMATB1-0, ZTMB1-0,
WTMB2-0, RGB1-0, REFB7-0, RFSTB1-0) は無効となります。
1.
ALCリミッタ動作
2ch Link ALCリミッタ動作ではLch, Rchの出力レベルのどちらか一方でもALCリミッタ検出設定レベル (Table
28) を越えた場合、LMATA/B1-0 bitで設定した値 (Table 29) だけ、IVA/BL, IVA/BR値 (L/R共通) を自動的に減
衰させます。4ch Link ALCリミッタ動作ではADCA, ADCBのLch, Rchの出力レベルの1chでもALCリミッタ検
出設定レベル (Table 28) を越えた場合、LMATA1-0 bitで設定した値だけ、IVL, IVR値(L/R共通)を自動的に減
衰させます。
ZELMNA/B bit = “0” (ゼロクロス検出有効)のとき、ALCリミッタ動作によりIVA/BL, IVA/BR値が変更される
のは、L/R独立にそれぞれゼロクロスするかゼロクロスタイムアウトしたときです。ゼロクロスタイムアウト
時間はALCリカバリ時間と共通で、ZTMA/B1-0 bitにて設定できます (Table 30)。また、LFST bit = “1”のとき、
出力レベルがFSを超えた場合は瞬時（周期: 1/fs）に1 Step (L/R共通)、FSを超えない場合はゼロクロスするか
ゼロクロスタイムアウトしたときVOL値が変更されます。LFST bit = “1”のときはLMATA/B 1-0 bit は “00” を
推奨します。
ZELMNA/B bit = “1”(ゼロクロス検出無効)のとき、ALCリミッタ動作によりIVA/BL, IVA/BR値は瞬時(周期:
1/fs)に変更されます。リミッタ動作の減衰量はLMATA/B1-0 bitの設定にかかわらず1 step固定です。
減衰動作終了後でもOperationをManualにしない限り、再び出力レベルがALCリミッタ検出レベルを越えれば、
この減衰動作は繰り返されます。
Mode
0
1
2
3
4
ALC4
0
0
0
0
1
ALCB
0
0
1
1
x
ALCA ALCB Operation ALCA Operation
0
Manual
Manual
(default)
1
Manual
2ch Link
0
2ch Link
Manual
1
2ch Link
2ch Link
x
4ch Link
4ch Link
Table 27. ALCモード
Note. ALC4 bitの設定の変更はALCA bit=ALCB bit=“0”またはPMADAL bit=PMADAR bit=PMADBL
bit=PMADBR bit=“0”のときに行ってください。また、ALC4 bit = “1”の時にADCA, ADCBのどちら
かのみのPower Downはしないでください。
LMTHA/B1 LMTHA/B0 ALCリミッタ検出レベル
ALCリカバリ待機カウンタリセットレベル
0
0
(default)
ALC Output  2.5dBFS
2.5dBFS > ALC Output  4.1dBFS
0
1
ALC Output  4.1dBFS
4.1dBFS > ALC Output  6.0dBFS
1
0
ALC Output  6.0dBFS
6.0dBFS > ALC Output  8.5dBFS
1
1
ALC Output  8.5dBFS
8.5dBFS > ALC Output  12dBFS
Table 28. ALC リミッタ検出レベル／リカバリ待機カウンタリセットレベル
MS0623-J-01
2014/09
- 41 -
[AK5702]
ZELMNA/B
0
1
2.
LMATA/B1 LMATA/B0
ALC リミッタATTステップ
0
0
1 step
0.375dB
0
1
2 step
0.750dB
1
0
4 step
1.500dB
1
1
8 step
3.000dB
x
x
1step
0.375dB
Table 29. ALC リミッタATTステップの設定
ゼロクロスタイムアウト時間
8kHz
16kHz
44.1kHz
128/fs
16ms
8ms
2.9ms
256/fs
32ms
16ms
5.8ms
512/fs
64ms
32ms
11.6ms
1024/fs
128ms
64ms
23.2ms
Table 30. ALCゼロクロスタイムアウト時間の設定
ZTMA/B1
ZTMA/B0
0
0
1
1
0
1
0
1
(default)
(default)
ALCリカバリ動作
ALCリカバリ動作はWTMA/B2-0で設定された時間 (Table 31) 待機を行い、この間出力信号がALCリカバリ待
機カウンタリセットレベル (Table 28) を越すことがなければALCリカバリ動作を行います。このALCリカバ
リ動作は設定された基準レベル (Table 33) までZTMA/B1-0で設定した時間 (Table 30) でゼロクロス検出動作
を行いながら、RGA/B1-0 bitで設定した値 (Table 32) だけ IVA/BL, IVA/BR値(L/R共通)を自動的に増加させま
す。このALCリカバリ動作はWTMA/B2-0で設定した周期で行われます。ただし、WTMA/B2-0の設定より
ZTMA/B1-0の設定が長く、信号がゼロクロスしない場合、ZTMA/B1-0の周期でALCリカバリ動作が行われま
す。
例えば、現在のIVA/BL, IVA/BR値が30Hの場合、RGA/B1-0 bit = “01”(2 steps) に設定しておくと、ALCリカバ
リ動作によってIVA/BL, IVA/BR値は32Hに変更され、0.75dB(0.375dB x 2) 増加されます。IVA/BL, IVA/BR値
が基準レベル (REFA/B7-0) に達した場合、IVA/BL, IVA/BR値の増加は行いません。
また、ALCリカバリ待機中に
(リカバリ待機カウンタリセットレベル)  Output Signal < (リミッタ検出レベル)
となっている場合、待機タイマはリセットされます。そのため、
(リカバリ待機カウンタリセットレベル) > Output Signal
となった時から、待機時間のカウントが開始されます。
また、ALC動作はインパルス性のノイズにも対応したALCになっています。インパルス性のノイズが入力さ
れた場合、通常のリカバリ動作よりも早いサイクルでリカバリ動作（ファーストリカバリ動作）を行います。
例えば、マイクロフォンに瞬間的に大きな音が入力された場合、この動作により大きな音に埋もれた小信号
を改善することができます。ファーストリカバリ動作の速さは、RFSTA/B1-0 bitにより設定します。(Table 34)
WTMA/B2
WTMA/B1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
ALC Recovery Operation Waiting Period
8kHz
16kHz
44.1kHz
0
128/fs
16ms
8ms
2.9ms
1
256/fs
32ms
16ms
5.8ms
0
512/fs
64ms
32ms
11.6ms
1
1024/fs
128ms
64ms
23.2ms
0
2048/fs
256ms
128ms
46.4ms
1
4096/fs
512ms
256ms
92.9ms
0
8192/fs
1024ms
512ms
185.8ms
1
16384/fs
2048ms
1024ms
371.5ms
Table 31. ALCリカバリ待機時間の設定
WTMA/B0
MS0623-J-01
(default)
2014/09
- 42 -
[AK5702]
RGA/B1
0
0
1
1
RGA/B0
GAIN STEP
0
1 step
0.375dB
1
2 step
0.750dB
0
3 step
1.125dB
1
4 step
1.500dB
Table 32. ALC リカバリゲイン量の設定
REFA/B7-0
GAIN(dB)
Step
F1H
+36.0
F0H
+35.625
EFH
+35.25
:
:
E2H
+30.375
E1H
+30.0
0.375dB
E0H
+29.625
:
:
03H
53.25
02H
53.625
01H
54.0
00H
MUTE
Table 33. ALCリカバリ動作時の基準値設定
RFSTA/B1 bit
RFSTA/B0 bit
リカバリ速度
0
0
4倍
0
1
8倍
1
0
16倍
1
1
N/A
Table 34. ファーストリカバリ速度設定
MS0623-J-01
(default)
(default)
(default)
2014/09
- 43 -
[AK5702]
3.
ALC動作設定手順例
Table 35 は、録音パスの場合のALC設定例です。
Register Name
Comment
LMTHA/B1-0
ZELMNA/B
ZTMA/B1-0
Limiter detection Level
Limiter zero crossing detection
Zero crossing timeout period
Recovery waiting period
* WTMA/B 2-0 bits should be the same
data as ZTMA/B 1-0 bits.
Maximum gain at recovery operation
WTMA/B2-0
REFA/B7-0
IVA/BL7-0,
IVA/BR7-0
LMATA/B1-0
LFST
RGA/B1-0
RFSTA/B1_0
ALCA/B
Data
01
0
00
Data
01
0
11
fs=44.1kHz
Operation
4.1dBFS
Enable
23.2ms
000
16ms
011
23.2ms
E1H
+30dB
E1H
+30dB
91H
0dB
91H
0dB
1 step
ON
1 step
4 times
Enable
00
1
00
00
1
1 step
ON
1 step
4 times
Enable
Gain of IVOL
Limiter ATT step
Fast Limiter Operation
Recovery GAIN step
Fast Recovery Speed
ALC enable
fs=8kHz
Operation
4.1dBFS
Enable
16ms
00
1
00
00
1
Table 35. ALC設定例
ALC動作中は、以下のビットへの変更を禁止します。これらのビットを変更する場合は、ALC動作を終了
(ALC4 bit = ALCA/B bit = “0”またはPMADA/BL = PMADA/BR bits = “0”)してから行って下さい。
・LMTHA/B1-0, LMATA/B1-0, WTMA/B2-0, ZTMA/B1-0, RGA/B1-0, REFA/B7-0, ZELMNA/B, LFST,
RFSTA/B1-0 の各ビット
Example:
Limiter = Zero crossing Enable
Recovery Cycle = 16ms@8kHz
Limiter and Recovery Step = 1
Maximum Gain = +30.0dB
Limiter Detection Level = 4.1dBFS
Fast Limiter Operation :ON
ALCA bit = “1”
Manual Mode
WR (IVAL/R7-0)
* The value of IVOL should be
(1) Addr=08H&09H, Data=91H
the same or smaller than REF’s
WR (ZTMA1-0, WTMA2-0, RFSTA1-0)
(2) Addr=0AH, Data=00H
WR (REFA7-0)
(3) Addr=0BH, Data=E1H
WR (LFST)
(4) Addr=0DH, Data=02H
WR (LMATA1-0, RGA1-0, ZELMNA, LMTHA1-0; ALCA= “1”)
(5) Addr=0CH, Data=81H
ALC Operation
Note : WR : Write
Figure 43. ALCA動作設定手順例
MS0623-J-01
2014/09
- 44 -
[AK5702]
■ 入力ディジタルボリューム (マニュアルモード時)
ALC4 bit= “0”かつALCA/B bit = “0”のとき、入力ディジタルボリュームはマニュアルモードになります。この
モードは以下の場合に使用します。
1.
2.
3.
リセット解除後、ALC動作に関するレジスタ設定(ZTMA/B1-0, LMTHA/Bなど)を行う場合。
サンプリング周波数の変更に伴い、リミッタ／リカバリ周期などALC動作に関するレジスタ変更を
行う場合。
入力ディジタルボリュームをマニュアルボリュームとして使用する場合。
入力ディジタルボリュームのゲイン量はIVA/BL7-0, IVA/BR7-0 bitで設定します (Table 36)。ボリューム変更
時、L/R独立にゼロクロス検出動作を行います。ゼロクロスタイムアウト時間はZTMA/B1-0 bitで設定するこ
とができます。
PMADA/BL = PMADA/BR bits = “0”のときにIVA/BL7-0, IVA/BR7-0 bitsに書き込みを行うと、PMADA/BL bit =
“1” or PMADA/BR bit = “1”に書き換えてからADCの初期化サイクル後に、その設定値でIVOLが動作を開始し
ます。
IVA/BL7-0
GAIN (dB)
Step
IVA/BR7-0
F1H
+36.0
F0H
+35.625
EFH
+35.25
:
:
92H
+0.375
91H
0.0
0.375dB
(default)
90H
0.375
:
:
03H
53.25
02H
53.625
01H
54
00H
MUTE
Table 36. 入力ディジタルボリュームの設定値
MS0623-J-01
2014/09
- 45 -
[AK5702]
IVA/BL7-0, IVA/BR7-0 bitの書き込みを続けて行う場合は、ゼロクロスタイムアウト時間以上の間隔をあけて
行って下さい。所定の間隔をあけないで書き込みを行うと、ゼロクロスカウンタが毎回リセットされボリュ
ームが切り替わりません。ただし、書き込むレジスタ値が前回と同じ値の場合は書き込みが無視され、ゼロ
クロスカウンタはリセットされないので、ゼロクロスタイムアウト時間より短い間隔で書き込みを行うこと
ができます。
ALCA/B bit
ALCA /BStatus
Disable
Enable
IVA/BL7-0 bits
E1H(+30dB)
IVA/BR7-0 bits
C6H(+20dB)
Internal IVA/BL
E1H(+30dB)
Internal IVA/BR
C6H(+20dB)
E1(+30dB) --> F1(+36dB)
(1)
Disable
E1(+30dB)
(2)
E1(+30dB) --> F1(+36dB)
C6H(+20dB)
Figure 44. 2ch ALC動作中のIVOL動作例
(1) ALC開始時にIVA/BLとIVA/BRの値が異なっている場合は、IVA/BLの値がスタート値になります。
ALCA/B bit = “1”を書き込んでからIVA/BL7-0 bitsの値でALC動作を開始するまでの待ち時間は最大でリ
カバリ待機時間(WTMA/B2-0 bits) + ゼロクロスタイムアウト時間(ZTMA/B1-0 bits)です。
(2) ALC動作中は、IVA/BL, IVA/BRのレジスタ(18H, 19H)に書き込みを行っても反映されません。ALCが
Disableされた後、ゼロクロスまたはゼロクロスタイムアウト時にその値が反映されます。再度ALCを
Enableする場合は、ALCA/B bit = “0”の後、ゼロクロスタイムアウト時間以上の間隔を空けてALCA/B bit =
“1”を設定して下さい。
MS0623-J-01
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- 46 -
[AK5702]
■ ALC 4ch Link Mode
シーケンス
ALCA bit = ALCB bit = “0”時にALC4 bit = “0”→ “1”とした場合
(3)
ALC4 bit
PMADAL or
PMADAR bit
(5)
(1)
PMADBL or
PMADBR bit
ALCA bit
ALCB bit
ADCA Operation Power Down
ADCB Operation Power Down
(7)
(2)
(6)
(4)
(4)
(4)
(4)
Manual Mode
Manual Mode
4ch Link ALC
4ch Link ALC
Manual Mode
Manual Mode
Power Down
Power Down
Figure 45. 4ch Link ALC Mode シーケンス
(1) PMADAL bit or PMADAR bit = “0”→ “1”でADCAがPower Upします。
(2) PMADBL bit or PMADBR bit = “0”→ “1”でADCBがPower Upします。
(3) ALC4 bit = “0”→ “1”で両ADC同時に4ch Link ALCを開始します。このとき、ALCのスタート値は4chすべて
ADCAのLch(IVAL7-0 bits)です。
(4) ALC4 bit = “1”の時はALCA bitとALCB bitは無効です。 ただし、ALC4 bitを操作する時は“0”にして下さい。
(5) ALC4 bit = “1”→ “0”でADCA, ADCBはManual Modeとなります。この後ALCA bit、およびALCB bitを“1”にする
ことで、Power Downをさせずに2ch ALCに設定することもできます。
(6) PMADBL bit or PMADBR bit =“1”→ “0”でADCBはPower Downします。
(7) PMADAL bit or PMADAR bit =“1”→ “0”でADCAはPower Downします。
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- 47 -
[AK5702]
■ システムリセット
電源立ち上げ時には、PDN pinに一度 “L”を入力してリセットを行って下さい。システムリセットが行われる
と、AK5702の内部レジスタは全て初期値になります。
PMADAL= PMADAR = PMADBL = PMADBR bits = “0”の状態からPMADAL, PMADAR, PMADBL, PMADBR bit
のいずれかを “0”  “1”に変更することで、ADCの初期化サイクルが開始されます。初期化サイクルはHPF1-0
bits = “00”のとき3088/fs=70.0ms@fs=44.1kHzです(Table 37)。初期化サイクル中のADC出力データは2’sコンプ
リメントの “0”です。初期化サイクル終了後、ADCの出力はアナログ入力信号に相当するデータにセトリン
グします。
(Note)Table36に示してある推奨値はオフセットが発生しない最短のサイクル時間です。ただし、マイクロフ
ォンを使用するなどの外部条件によりADCの初期のデータにオフセットが発生する可能性があります。
オフセットが問題となる場合は、ADCの初期化時間を長くするか、もしくは初期のADCの出力データを
使用しないでください。
Init Cycle
fs=44.1kHz
fs=22.05kHz
70.0ms
140.0ms
(推奨値)
70.4ms
35.2ms
(推奨値)
HPFA/B1 bit
HPFA/B0 bit
INCA/B bit
0
0
0
3088/fs
0
1
0
1552/fs
1
0
0
784/fs
17.8ms
35.6ms
71.1ms
(推奨値)
1
1
0
3088/fs
70.0ms
(推奨値)
140.0ms
280.1ms
1
1
1
1552/fs
35.2ms
70.4ms
(推奨値)
140.8ms
Cycle
fs=11.025kHz
280.1ms
(default)
140.8ms
Table 37. ADC初期化サイクル設定
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[AK5702]
■ シリアルコントロールインタフェース
(1) 3線シリアルコントロールモード ( I2C pin = “L” )
レジスタ設定は3線式シリアルI/Fピン(CSN, CCLK, CDTI)で書き込みを行います。
I/F上のデータはChip address (2bits, “1x” xにCAD0で指定), Read/Write (1bit, “1”固定), Register address (MSB first,
5bits) と Control Data (MSB first, 8bits)で構成されます。データ送信側はCCLKの “”で各ビットを出力し、受
信側は “”で取り込みます。データの書き込みはCSNの “”後16回目のCCLK “”で有効になります。1アドレ
スへの書き込み毎にCSNを一度 “H”にしてください。CCLKのクロックスピードは5MHz (max)です。PDN pin
= “L”でレジスタの値はリセットされます。
CSN
0
CCLK
CDTI
1
2
3
4
5
6
7
8
9
10 11 12 13 14 15
Clock, “H” or “L”
Clock, “H” or “L”
“H” or “L”
C1 C0 R/W A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0
C1-C0:
R/W:
A4-A0:
D7-D0:
“H” or “L”
Chip Address (C1 = “1”, C0 = CAD0)
READ/WRITE (“1”: WRITE, “0”: READ); Fixed to “1”
Register Address
Control data
Figure 46. シリアルコントロールインタフェースタイミング
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- 49 -
[AK5702]
(2) I2Cバスコントロールモード (I2C pin = “H”)
AK5702のI2Cバスモードのフォーマットは、高速モード(max:400kHz)に対応しています。
(2)-1. WRITE命令
I2Cバスモードにおけるデータ書き込みシーケンスはFigure 47 に示されます。バス上のICへのアクセスには、最初に
開始条件 (Start Condition) を入力します。SCLラインが “H”の時にSDAラインを “H”から “L”にすると、開始条件が作ら
れます(Figure 53)。開始条件の後、スレーブアドレスが送信されます。このアドレスは7ビットから構成され、8ビット目に
はデータ方向ビット(R/W) が続きます。上位5ビットは “00100”固定、次の2ビットはアクセスするICを選ぶためのアドレ
スビットで、CAD1,CAD0 pinにより設定されます(Figure 48)。アドレスが一致した場合、AK5702は確認応答
(Acknowledge) を生成し、命令が実行されます。マスタは確認応答用のクロックパルスを生成し、SDAラインを解放し
なければなりません(Figure 54)。R/W bitが “0”の場合はデータ書き込み、R/W bitが “1”の場合はデータ読み出しを行
います。
第2バイトはサブアドレス(レジスタアドレス)です。サブアドレスは8ビット、MSB firstで構成され、上位2ビットは “0”固定
です(Figure 49)。第3バイト以降はコントロールデータです。コントロールデータは8ビット、MSB firstで構成されます
(Figure 50)。AK5702は、各バイトの受信を完了するたびに確認応答を生成します。データ転送は、必ずマスタが生成
する停止条件 (Stop Condition) によって終了します。SCLラインが “H”の時にSDAラインを “L”から “H”にすると、停止
条件が作られます(Figure 53)。
AK5702は複数のバイトのデータを一度に書き込むことができます。データを1バイト送った後、停止条件を送らず更に
データを送ると、サブアドレスが自動的にインクリメントされ、次のデータは次のサブアドレスに格納されます。アドレス
“1CH”にデータを書き込んだ後、さらに次のアドレスに書き込んだ場合にはアドレス“00H”にデータが書き込まれま
す。
クロックが “H”の間は、SDAラインの状態は一定でなければなりません。データラインが “H”と “L”の間で状態を変更で
きるのは、SCLラインのクロック信号が “L”の時に限られます(Figure 55)。SCLラインが “H”の時にSDAラインを変更す
るのは、開始条件、停止条件を入力するときのみです。
S
T
A
R
T
SDA
S
T
O
P
R/W="0"
Slave
S Address
Sub
Address(n)
Data(n)
A
C
K
A
C
K
Data(n+1)
A
C
K
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 47. I2Cバスモードのデータ転送シーケンス
0
0
1
0
0
CAD1
CAD0
R/W
A1
A0
D1
D0
(CAD1,CAD0はピンにより設定)
Figure 48. 第1バイトの構成
0
0
A5
A4
A3
A2
Figure 49. 第2バイトの構成
D7
D6
D5
D4
D3
D2
Figure 50. 第3バイト以降の構成
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[AK5702]
(2)-2. READ命令
R/W bitが “1”の場合、AK5702はREAD動作を行います。指定されたアドレスのデータが出力された後、マスタが停止
条件を送らず確認応答を生成すると、サブアドレスが自動的にインクリメントされ、次のアドレスのデータを読み出すこ
とができます。アドレス “1CH”のデータを読み出した後、さらに次のアドレスを読み出す場合にはアドレス”00H”のデー
タが読み出されます。
AK5702はカレントアドレスリードとランダムリードの2つのREAD命令を持っています。
(2)-2-1. カレントアドレスリード
AK5702は内部にアドレスカウンタを持っており、カレントアドレスリードではこのカウンタで指定されたアドレスのデータ
を読み出します。内部のアドレスカウンタは最後にアクセスしたアドレスの次のアドレス値を保持しています。例えば、
最後にアクセス(READでもWRITEでも)したアドレスが “n”であり、その後カレントアドレスリードを行った場合、アドレス
“n+1”のデータが読み出されます。カレントアドレスリードでは、AK5702はREAD命令のスレーブアドレス(R/W bit =
“1”)の入力に対して確認応答を生成し、次のクロックから内部のアドレスカウンタで指定されたデータを出力したのち
内部カウンタを1つインクリメントします｡データが出力された後､マスタが確認応答を生成せず停止条件を送ると、
READ動作は終了します。
S
T
A
R
T
SDA
S
T
O
P
R/W="1"
Slave
S Address
Data(n)
Data(n+1)
Data(n+2)
MA
AC
SK
T
E
R
A
C
K
MA
AC
SK
T
E
R
Data(n+x)
MA
AC
SK
T
E
R
MA
AC
SK
T
E
R
P
MN
AA
SC
T
EK
R
Figure 51. カレントアドレスリード
(2)-2-2. ランダムアドレスリード
ランダムアドレスリードにより任意のアドレスのデータを読み出すことができます。ランダムアドレスリードはREAD命令
のスレーブアドレス(R/W bit = “1”)を入力する前に、ダミーのWRITE命令を入力する必要があります。ランダムアドレス
リードでは最初に開始条件を入力し、次にWRITE命令のスレーブアドレス(R/W bit = “0”)、読み出すアドレスを順次
入力します。AK5702がこのアドレス入力に対して確認応答を生成した後、再送条件、READ命令のスレーブアドレス
(R/W bit= “1”)を入力します。AK5702はこのスレーブアドレスの入力に対して確認応答を生成し、指定されたアドレス
のデータを出力し、内部アドレスカウンタを1つインクリメントします。データが出力された後、マスタが確認応答を生成
せず停止条件を送ると、READ動作は終了します。
S
T
A
R
T
SDA
S
T
A
R
T
R/W="0"
Slave
S Address
Sub
Address(n)
A
C
K
Slave
S Address
A
C
K
S
T
O
P
R/W="1"
Data(n)
A
C
K
Data(n+1)
MA
AC
S K
T
E
R
Data(n+x)
MA
AC
S
T K
E
R
MA
AC
S
T K
E
R
P
MN
A A
S
T C
E K
R
Figure 52. ランダムアドレスリード
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[AK5702]
SDA
SCL
S
P
start condition
stop condition
Figure 53. 開始条件と停止条件
DATA
OUTPUT BY
TRANSMITTER
not acknowledge
DATA
OUTPUT BY
RECEIVER
acknowledge
SCL FROM
MASTER
2
1
8
9
S
clock pulse for
acknowledgement
START
CONDITION
Figure 54. I2Cバスでの確認応答
SDA
SCL
data line
stable;
data valid
change
of data
allowed
Figure 55. I2Cバスでのビット転送
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[AK5702]
■ レジスタマップ
Addr
00H
01H
02H
03H
04H
05H
06H
07H
08H
09H
0AH
0BH
0CH
0DH
0EH
0FH
Register Name
Power Management
PLL Control
Signal Select
Mic Gain Control
Audio Format Select
fs Select
Clock Output Select
Volume Control
Lch Input Volume Control
Rch Input Volume Control
Timer Select
ALC Mode Control 1
ALC Mode Control 2
Mode Control 1
Mode Control 2
Mode Control 3
D7
0
0
0
0
TDM1
HPFA1
INCA
0
IVAL7
IVAR7
0
REFA7
ALCA
TE3
0
0
Addr
10H
11H
12H
13H
14H
15H
16H
17H
18H
19H
1AH
1BH
1CH
1DH
1EH
Register Name
Power Management
PLL Control
Signal Select
Mic Gain Control
Audio Format Select
fs Select
Clock Output Select
Volume Control
Lch Input Volume Control
Rch Input Volume Control
Timer Select
ALC Mode Control 1
ALC Mode Control 2
Mode Control 1
Mode Control 2
D7
0
0
0
0
0
HPFB1
INCB
0
IVBL7
IVBR7
0
REFB7
ALCB
0
0
D6
0
0
INA5R
0
TDM0
HPFA0
0
0
IVAL6
IVAR6
RFSTA1
REFA6
D5
0
PLL3
INA5L
0
1
BCKO1
0
0
IVAL5
IVAR5
RFSTA0
REFA5
D4
0
PLL2
PMMPA
0
MIXA
BCKO0
0
0
IVAL4
IVAR4
WTMA2
REFA4
ZELMNA
LMATA1
LMATA0
TE2
0
0
TE1
0
0
TE0
0
0
D6
0
0
INB5R
0
0
HPFB0
0
0
IVBL6
IVBR6
RFSTB1
REFB6
D5
0
0
INB5L
0
1
0
0
0
IVBL5
IVBR5
RFSTB0
REFB5
D4
0
0
PMMPB
0
MIXB
0
0
0
IVBL4
IVBR4
WTMB2
REFB4
ZELMNB
LMATB1
LMATB0
0
0
0
0
0
0
D3
0
PLL1
MDIFA2
0
MSBS
FS3
0
0
IVAL3
IVAR3
ZTMA1
REFA3
RGA1
0
0
0
D2
D1
D0
PMVCM
PMADAR
PMADAL
PLL0
MDIFA1
0
BCKP
FS2
MCKO
0
IVAL2
IVAR2
ZTMA0
REFA2
RGA0
0
0
0
M/S
INAR
PMPLL
INAL
MGAINA1
MGAINA0
DIF1
FS1
PS1
0
IVAL1
IVAR1
WTMA1
REFA1
DIF0
FS0
PS0
IVOLAC
IVAL0
IVAR0
WTMA0
REFA0
LMTHA1
LMTHA0
LFST
ALC4
0
0
D3
0
0
MDIFB2
0
0
0
0
0
IVBL3
IVBR3
ZTMB1
REFB3
RGB1
0
0
D2
0
0
MDIFB1
0
0
0
0
0
IVBL2
IVBR2
ZTMB0
REFB2
RGB0
0
0
TMASTER
0
D1
D0
PMADBR
PMADBL
0
INBR
0
INBL
MGAINB1
MGAINB0
0
0
0
0
IVBL1
IVBR1
WTMB1
REFB1
0
0
0
IVOLBC
IVBL0
IVBR0
WTMB0
REFB0
LMTHB1
LMTHB0
0
0
0
0
Note 31. PDN pinを “L” にすると、レジスタ値は初期化されます。
Note 32. “0”で指定されたビットへの “1”の書き込みは禁止です。 “1”で指定されたビットへの “0”の書き込み
は禁止です。また、アドレス1FHへの書き込みは禁止です。
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[AK5702]
■ 詳細説明
Addr
00H
Register Name
Power Management
(default)
D7
0
0
D6
0
0
D5
0
0
D4
0
0
D3
0
0
D2
D1
D0
PMVCM
PMADAR
PMADAL
0
0
0
PMADAL: MIC-AmpA Lch, ADCA Lchのパワーマネジメント
0: Power down (default)
1: Power up
PMADAR: MIC-AmpA Rch, ADCA Rchのパワーマネジメント
0: Power down (default)
1: Power up
PMADALまたはPMADAR bitを “0”から “1”に変更すると、初期化サイクル(3088/fs=70.0ms@fs=
44.1kHz, HPFA1-0 bits = “00”)が開始されます。初期化サイクル終了後、ADCはデータを出力します。
PMVCM: VCOMのパワーマネジメント
0: Power down (default)
1: Power up
各ブロックを動作させる場合は、必ずPMVCM bitを“1”にしなければなりません。PMVCM bitに対
して“0”を書き込むことができるのは、PMADAL, PMADAR, PMADBL, PMADBR, PMPLL, PMMPA,
PMMPB MCKO bitsを“0”にする時だけです。
このアドレスのビットをON/OFF (“1”/“0”)することで部分的にパワーダウンすることができます。また、
PDN pinを“L”にすることで、レジスタの内容に関係なく、全回路を一度にパワーダウンすることができま
す。このときレジスタ値は初期化されます。
また、PMVCM, PMADAL, PMADAR, PMADBL, PMADBR, PMPLL, PMMPA, PMMPB, MCKO bitsをすべて
“0”にすることで、全回路を一度にパワーダウンすることができます。このときレジスタの内容は保持され
ています。
ADCを全てパワーダウンしている場合、クロックを供給する必要はありません。ADCを1chでもパワーア
ップしている場合はクロックを供給して下さい。
Addr
01H
Register Name
PLL Control
Default
D7
0
0
D6
0
0
D5
PLL3
1
D4
PLL2
0
D3
PLL1
0
D2
PLL0
1
D1
M/S
0
D0
PMPLL
0
PMPLL: PLLのパワーマネジメント
0: EXT Mode and Power Down (default)
1: PLL Mode and Power up
M/S: Master / Slave Modeの選択
0: Slave Mode (default)
1: Master Mode
PLL3-0: PLL基準クロックの選択(Table 4)
Default: “1001” (MCKI pin=12MHz)
MS0623-J-01
2014/09
- 54 -
[AK5702]
Addr
02H
Register Name
Signal Select
Default
D7
0
0
D6
INA5R
0
D5
INA5L
0
D4
PMMPA
0
D3
D2
MDIFA2
MDIFA1
0
0
D4
0
0
D3
0
0
D2
0
0
D1
INAR
0
D0
INAL
0
INAL: ADCA Lch入力ソース選択
0: LIN1 pin (default)
1: LIN2 pin
INAR: ADCA Rch入力ソース選択
0: RIN1 pin (default)
1: RIN2 pin
MDIFA1: ADCA Lch入力形式設定
0: シングルエンド入力 (LIN1/LIN2/LIN5 pin: Default)
1: 差動入力 (LINA+/LINA pin)
MDIFA2: ADCA Rch入力形式設定
0: シングルエンド入力 (RIN1/RIN2/RIN5 pin: Default)
1: 差動入力 (RINA+/RINA pin)
PMMPA: MPWRA pinのパワーマネジメント
0: Power down: Hi-Z (default)
1: Power up
INA5L: ADCA Lch入力ソース選択
0: LIN1 or LIN2 pin (default)
1: LIN5 pin
INA5R: ADCA Rch入力ソース選択
0: RIN1 or RIN2 pin (default)
1: RIN5 pin
Addr
03H
Register Name
Mic Gain Control
Default
D7
0
0
D6
0
0
D5
0
0
D1
D0
MGAINA1
MGAINA0
0
1
MGAINA1-0: MIC-AmpAのゲインコントロール(Table 25)
Default: “01” (+15dB)
MS0623-J-01
2014/09
- 55 -
[AK5702]
Addr
04H
Register Name
Audio Format Select
Default
D7
TDM1
0
D6
TDM0
0
D5
1
1
D4
MIXA
0
D3
MSBS
0
D2
BCKP
0
D1
DIF1
1
D0
DIF0
1
D2
FS2
1
D1
FS1
1
D0
FS0
1
DIF1-0: オーディオインタフェースフォーマット (Table 14)
Default: “11” (I2S)
BCKP: DSP Mode時のBCLK/BCLK極性設定 (Table 17)
“0”: “”でSDTO出力(default)
“1”: “”でSDTO出力
MSBS: DSP Mode時のLRCK/LRCK位相設定 (Table 17)
“0”: LRCK/LRCKの “”がチャネル切替のBCLK/BCLK 半周期前(default)
“1”: LRCK/LRCKの “”がチャネル切替のBCLK/BCLK 1周期前
MIXA: ADCA出力データ切替 (Table 18)
“0”: Normal operation (default)
“1”: (L+R)/2
TDM1-0:TDMフォーマット選択 (Table 14,Table 15,Table 16)
Addr
05H
Reister Name
fs Select
Default
D7
HPFA1
0
D6
HPFA0
0
D5
BCKO1
0
D4
BCKO0
1
D3
FS3
1
FS3-0: サンプリング周波数(Table 5and Table 6)及びMCKI周波数の設定(Table 11)
Default: “1111” (44.1kHz)
PLLモード時はサンプリング周波数の設定を行い、EXTモード時はMCKIの入力周波数を設定しま
す。
BCKO1-0: マスタモード時のBCLK出力周波数の設定 (Table 10)
Default: “01” (32fs)
HPFA1-0: オフセットキャンセルHPFカットオフ周波数およびADCA初期化サイクル設定
(Table 20, Table 37)
Default: “00” (fc=3.4Hz@fs=44.1kHz, Init Cycle=3088/fs)
Addr
06H
Register Name
Clock Output Select
Default
D7
INCA
0
D6
0
0
D5
0
0
D4
0
0
D3
0
0
D2
MCKO
0
D1
PS1
0
D0
PS0
0
INCA: ADCA初期化サイクルの設定 (Table 37)
0: HPFA1-0 bit = “00”, “01”, “10” の時は無効、“11”の時は3088/fsに設定されます。
1: HPFA1-0 bit = “00”, “01”, “10” の時は無効、“11”の時は1552/fsに設定されます。
PS1-0: MCKO周波数の設定(Table 9)
Default: “00” (256fs)
MCKO: MCKO信号の制御
0: Disable: MCKO pin = “L” (default)
1: Enable: Output frequency is selected by PS1-0 bits.
MS0623-J-01
2014/09
- 56 -
[AK5702]
Addr
07H
Register Name
Volume Control
Default
D7
0
0
D6
0
0
D5
0
0
D4
0
0
D3
0
0
D2
0
0
D1
0
0
D0
IVOLAC
1
IVOLAC: IVOLAのコントロール
0: Independent
1: Dependent (default)
IVOLAC bit = “1”のとき、IVAL7-0 bitで両チャネルのIVOLが変化します。但し、IVAR7-0 bitに
IVAL7-0 bitの値は書き込まれません。
Addr
08H
09H
Register Name
Lch Input Volume Control
Rch Input Volume Control
Default
D7
IVAL7
IVAR7
1
D6
IVAL6
IVAR6
0
D5
IVAL5
IVAR5
0
D4
IVAL4
IVAR4
1
D3
IVAL3
IVAR3
0
D2
IVAL2
IVAR2
0
D1
IVAL1
IVAR1
0
D0
IVAL0
IVAR0
1
D1
WTMA1
0
D0
WTMA0
0
IVAL7-0, IVAR7-0: 入力ディジタルボリューム; 0.375dB step, 242 Level (Table 36)
Default: “91H” (0dB)
Addr
0AH
Register Name
Timer Select
Default
D7
0
0
D6
RFSTA1
0
D5
RFSTA0
0
D4
WTMA2
0
D3
ZTMA1
0
D2
ZTMA0
0
WTMA2-0: ALCAリカバリ待機時間の設定(Table 31)
Default: “00” (128/fs)
ALC動作中にリミッタ動作が発生しない場合、リカバリ動作を行う周期を設定します。
ZTMA1-0: ALCAゼロクロスタイムアウト時間の設定(Table 30)
Default: “00” (128/fs)
マイコン書き込み動作、ALCリカバリ動作により、ゲインが変更されるのは、ゼロクロスするかま
たはタイムアウトした場合です。
RFSTA1-0: ALCAファーストリカバリの速度の設定 (Table 34)
Default: “00” (4倍)
Addr
0BH
Register Name
ALC Mode Control 1
Default
D7
REFA7
1
D6
REFA6
1
D5
REFA5
1
D4
REFA4
0
D3
REFA3
0
D2
REFA2
0
D1
REFA1
0
D0
REFA0
1
REFA7-0: ALCAリカバリ動作時の基準値の設定。0.375dB step, 242 Level (Table 33)
Default: “E1H” (+30.0dB)
MS0623-J-01
2014/09
- 57 -
[AK5702]
Addr
0CH
Register Name
ALC Mode Control 2
Default
D7
ALCA
0
D6
D5
D4
ZELMNA
LMATA1
LMATA0
0
0
0
D3
RGA1
0
D2
RGA0
0
D1
D0
LMTHA1
LMTHA0
0
0
LMTHA1-0: ALCAリミッタ検出設定レベル/リカバリ待機カウンタリセットレベル(Table 28)
Default: “00”
RGA1-0: ALCAリカバリゲインステップ(Table 32)
Default: “00”
LMATA1-0: ALCAリミッタATTステップ(Table 29)
Default: “00”
ZELMNA: ALCAリミッタ動作時ゼロクロス検出イネーブル
0: Enable (default)
1: Disable
ALCA: ALCイネーブル
0: ALCA Disable (default)
1: ALCA Enable
Addr
0DH
Register Name
Mode Control 1
Default
D7
TE3
1
D6
TE2
0
D5
TE1
1
D4
TE0
0
D3
0
0
D2
0
0
D1
LFST
0
D0
ALC4
0
D3
0
0
D2
0
0
D1
TMASTER
D0
0
0
ALC4: 4ch Link Modeイネーブル
0: Disable (default)
1: Enable
LFST: FS以上でのALCのリミッタ動作
0: ゼロクロスまたはゼロクロスタイムアウトで変更 (default)
1: 瞬時に変更
TE3-0: EXT Master Mode Enable
“0101”を書き込むと0EHへの書き込みが有効になります。
EXT Master Mode以外のモードでは “1010”に設定して下さい。
“1010”, “0101”以外の設定にしないで下さい。
Default: “1010”
Addr
0EH
Register Name
Mode Control 2
Default
D7
0
0
D6
0
0
D5
0
0
D4
0
0
0
TMASTER: EXT Master Mode
このビットへの書き込みはTE3-0 bits = “0101”のときのみ有効です。
0: Except EXT Master Mode (default)
1: EXT Master Mode
TDM mode時 にMaster動作で使用する場合は、TMASTER bit を “1”にすることによりLRCKを出
力することができます。
MS0623-J-01
2014/09
- 58 -
[AK5702]
Addr
10H
Register Name
Power Management
Default
D7
0
0
D6
0
0
D5
0
0
D4
0
0
D3
0
0
D2
0
0
D1
D0
PMADBR
PMADBL
0
0
PMADBL: MIC-AmpB Lch, ADCB Lchのパワーマネジメント
0: Power down (default)
1: Power up
PMADBR: MIC-AmpB Rch, ADCB Rchのパワーマネジメント
0: Power down (default)
1: Power up
PMADBLまたはPMADBR bitを “0”から “1”に変更すると、初期化サイクル(3088/fs=70.0ms@fs=
44.1kHz, HPFB1-0 bits = “00”)が開始されます。初期化サイクル終了後、ADCはデータを出力します。
Addr
12H
Register Name
Signal Select
Default
D7
0
0
D6
INB5R
0
D5
INB5L
0
D4
PMMPB
0
D3
D2
MDIFB2
MDIFB1
0
0
D3
0
0
D2
0
0
D1
INBR
0
D0
INBL
0
INBL: ADCB Lch入力ソース選択
0: LIN3 pin (default)
1: LIN4 pin
INBR: ADCB Rch入力ソース選択
0: RIN3 pin (default)
1: RIN4 pin
MDIFB1: ADCBLch入力形式設定
0: シングルエンド入力 (LIN3LIN4/LIN5 pin: Default)
1: 差動入力 (LINB+/LINB pin)
MDIFB2: ADCBRch入力形式設定
0: シングルエンド入力 (RIN3RIN4/RIN5 pin: Default)
1: 差動入力 (RINB+/RINB pin)
PMMPB: MPWRB pinのパワーマネジメント
0: Power down: Hi-Z (default)
1: Power up
INB5L: ADCB Lch入力ソース選択
0: LIN3 or LIN4 pin (default)
1: LIN5 pin
INB5R: ADCB Rch入力ソース選択
0: RIN3 or RIN4 pin (default)
1: RIN5 pin
Addr
13H
Register Name
Mic Gain Control
Default
D7
0
0
D6
0
0
D5
0
0
D4
0
0
D1
D0
MGAINB1
MGAINB0
0
1
MGAINB1-0: MIC-AmpBのゲインコントロール(Table 25)
Default: “01” (+15dB)
MS0623-J-01
2014/09
- 59 -
[AK5702]
Addr
14H
Register Name
Audio Format Select
Default
D7
0
0
D6
0
0
D5
1
1
D4
MIXB
0
D3
0
0
D2
0
0
D1
0
0
D0
0
0
D6
HPFB0
0
D5
0
0
D4
0
0
D3
0
0
D2
0
0
D1
0
0
D0
0
0
D1
0
0
D0
0
0
D1
0
0
IVOLBC
MIXB: ADCB出力データ切替 (Table 19)
0: Normal operation (default)
1: (L+R)/2
Addr
15H
Register Name
fs Select
Default
D7
HPFB1
0
HPFB1-0: オフセットキャンセルHPFカットオフ周波数およびADC初期化サイクル設定
(Table 21, Table 37)
Default: “00” (fc=3.4Hz@fs=44.1kHz, Init Cycle=3088/fs)
Addr
16H
Register Name
Clock Output Select
Default
D7
INCB
0
D6
0
0
D5
0
0
D4
0
0
D3
0
0
D2
0
0
INCB: ADCB初期化サイクルの設定 (Table 37)
0: HPFB1-0 bit = “00”, “01”, “10” の時は無効、“11”の時は3088/fsに設定されます。
1: HPFB1-0 bit = “00”, “01”, “10” の時は無効、“11”の時は1552/fsに設定されます。
Addr
17H
Register Name
Volume Control
Default
D7
0
0
D6
0
0
D5
0
0
D4
0
0
D3
0
0
D2
0
0
D0
1
IVOLBC: IVOLBのコントロール
0: Independent
1: Dependent (default)
IVOLBC bit = “1”のとき、IVBL7-0 bitで両チャネルのIVOLが変化します。但し、IVBR7-0 bitに
IVBL7-0 bitの値は書き込まれません。
Addr
18H
19H
Register Name
Lch Input Volume Control
Rch Input Volume Control
Default
D7
IVBL7
IVBR7
1
D6
IVBL6
IVBR6
0
D5
IVBL5
IVBR5
0
D4
IVBL4
IVBR4
1
D3
IVBL3
IVBR3
0
D2
IVBL2
IVBR2
0
D1
IVBL1
IVBR1
0
D0
IVBL0
IVBR0
1
IVBL7-0, IVBR7-0: 入力ディジタルボリューム; 0.375dB step, 242 Level (Table 36)
Default: “91H” (0dB)
MS0623-J-01
2014/09
- 60 -
[AK5702]
Addr
1AH
Register Name
Timer Select
Default
D7
0
0
D6
RFSTB1
0
D5
RFSTB0
0
D4
WTMB2
0
D3
ZTMB1
0
D2
ZTMB0
0
D1
WTMB1
0
D0
WTMB0
0
WTMB2-0: ALCBリカバリ待機時間の設定(Table 31)
Default: “00” (128/fs)
ALC動作中にリミッタ動作が発生しない場合、リカバリ動作を行う周期を設定します。
ZTMB1-0: ALCBゼロクロスタイムアウト時間の設定(Table 30)
Default: “00” (128/fs)
マイコン書き込み動作、ALCリカバリ動作により、ゲインが変更されるのは、ゼロクロスするかま
たはタイムアウトした場合です。
RFSTB1-0: ALCBファーストリカバリの速度の設定 (Table 34)
Default: “00” (4倍)
Addr
1BH
Register Name
ALC Mode Control 1
Default
D7
REFB7
1
D6
REFB6
1
D5
REFB5
1
D4
REFB4
0
D3
REFB3
0
D2
REFB2
0
D1
REFB1
0
D0
REFB0
1
REFB7-0: ALCBリカバリ動作時の基準値の設定。0.375dB step, 242 Level (Table 33)
Default: “E1H” (+30.0dB)
Addr
1CH
Register Name
ALC Mode Control 2
Default
D7
ALCB
0
D6
D5
D4
D3
D2
D1
D0
ZELMNB
LMATB1
LMATB0
RGB1
RGB0
LMTHB1
LMTHB0
0
0
0
0
0
0
0
LMTHB1-0: ALCBリミッタ検出設定レベル/リカバリ待機カウンタリセットレベル(Table 28)
Default: “00”
RGB1-0: ALCBリカバリゲインステップ(Table 32)
Default: “00”
LMATB1-0: ALCBリミッタATTステップ(Table 29)
Default: “00”
ZELMNB: ALCBリミッタ動作時ゼロクロス検出イネーブル
0: Enable (default)
1: Disable
ALCB: ALCイネーブル
0: ALCB Disable (default)
1: ALCB Enable
MS0623-J-01
2014/09
- 61 -
[AK5702]
システム設計
Figure 56, Figure 57およびFigure 58 はシステム接続例です。具体的な回路と測定例については評価ボード
(AKD5702)を参照して下さい。
MIC
0.1 x Cp
(Note)
Rp
 1u
Power Supply
2.4  3.6V
+
MCKI 17
I2C 18
VSS1 19
AVDD 20
VCOC 21
MPWRA 22
29 LIN4
TEST 12
BCLK
8
DSP
10u 0.1u
LRCK
SDTOB 9
7
32 RIN3
VSS2
SDTOA 10
6
31 LIN3
DVDD
MCKO 11
5
30 RIN4
+
P
TDMIN 13
Top View
2.2u 0.1u
2.2k
2.2k
2.2k
2.2k
 1u
AK5702VN
28 RIN5
CAD0
 1u
MIC
CDTI 14
PDN
 1u
27 LIN5
4
 1u
MIC
CCLK 15
3
 1u
26 RIN1
VCOM
 1u
LINE
CSN 16
2
 1u
25 LIN1
MPWRB
 1u
1
MIC
LIN2 23
RIN2 24
0.1u
 1u
2.2k
2.2k
2.2k
2.2k
10u
Cp
+
Power Supply
1.6  3.6V
Analog Ground
Digital Ground
Note:
- AK5702のVSS1, VSS2と周辺コントローラ等のグランドは分けて配線して下さい。
- ディジタル入力ピンはオープンにしないで下さい。
- EXTモード(PMPLL bit = “0”) の場合、VCOC pinはオープンで構いません。
- PLLモード(PMPLL bit = “1”) の場合、CpとRpはTable 4 のようにして下さい。Cp+Rpに並列に0.1 x
Cpを接続するとジッタ特性が向上します。
- 100ms以内で録音開始するためには、マイク入力のACカップリングコンデンサを1F以下にして
下さい。
Figure 56. システム接続図(マイク入力時, PLL Master Mode)
MS0623-J-01
2014/09
- 62 -
[AK5702]
LINE
0.1 x Cp
(Note)
Power Supply
2.4  3.6V
10u
Rp
 1u
+
MCKI 17
I2C 18
AVDD 20
VCOC 21
MPWRA 22
VSS1 19
TEST 12
Top View
BCLK
8
+
DSP
10u 0.1u
LRCK
SDTOB 9
7
32 RIN3
VSS2
SDTOA 10
6
31 LIN3
DVDD
MCKO 11
5
30 RIN4
2.2u 0.1u
 1u
AK5702VN
29 LIN4
TDMIN 13
CAD0
 1u
LINE
P
CDTI 14
28 RIN5
PDN
 1u
27 LIN5
4
 1u
LINE
CCLK 15
3
 1u
26 RIN1
VCOM
 1u
CSN 16
2
 1u
LINE
25 LIN1
MPWRB
 1u
1
LINE
LIN2 23
RIN2 24
0.1u
 1u
Cp
+
Power Supply
1.6  3.6V
Analog Ground
Digital Ground
Note:
- AK5702のVSS1, VSS2と周辺コントローラ等のグランドは分けて配線して下さい。
- ディジタル入力ピンはオープンにしないで下さい。
- EXTモード(PMPLL bit = “0”) の場合、VCOC pinはオープンで構いません。
- PLLモード(PMPLL bit = “1”) の場合、CpとRpはTable 4 のようにして下さい。Cp+Rpに並列に0.1 x
Cpを接続するとジッタ特性が向上します。
Figure 57. システム接続図(ライン入力時, PLL Master Mode)
MS0623-J-01
2014/09
- 63 -
[AK5702]
MIC
2.2k
2.2k
10u
 1u
+
 1u
 1u
MCKI 17
I2C 18
VSS1 19
AVDD 20
VCOC 21
MPWRA 22
AK5702VN
29 LIN4
BCLK
8
LRCK
7
DSP
10u 0.1u
DVDD
5
VSS2
CAD0
2.2u 0.1u
PDN
SDTOB 9
4
SDTOA 10
32 RIN3
3
31 LIN3
VCOM
MCKO 11
2.2k
2.2k
2.2k
2.2k
 1u
TEST 12
Top View
2
 1u
TDMIN 13
30 RIN4
MPWRB
 1u
P
CDTI 14
6
 1u
MIC
CCLK 15
28 RIN5
 1u
MIC
CSN 16
26 RIN1
27 LIN5
 1u
LINE
25 LIN1
1
MIC
LIN2 23
RIN2 24
0.1u
 1u
2.2k
2.2k
Power Supply
2.4  3.6V
+
+
Power Supply
1.6  3.6V
MIC
2.2k
2.2k
10u
 1u
+
MCKI 17
I2C 18
AVDD 20
VCOC 21
MPWRA 22
VSS1 19
TEST 12
Top View
LRCK
BCLK
7
8
+
10u 0.1u
VSS2
SDTOB 9
6
SDTOA 10
32 RIN3
DVDD
31 LIN3
5
MCKO 11
CAD0
30 RIN4
2.2u 0.1u
2.2k
2.2k
2.2k
2.2k
 1u
29 LIN4
TDMIN 13
PDN
 1u
CDTI 14
AK5702VN
28 RIN5
4
 1u
MIC
27 LIN5
3
 1u
 1u
MIC
CCLK 15
VCOM
 1u
CSN 16
26 RIN1
2
 1u
LINE
25 LIN1
MPWRB
 1u
1
MIC
LIN2 23
RIN2 24
0.1u
 1u
2.2k
2.2k
Power Supply
2.4  3.6V
+
Power Supply
1.6  3.6V
Analog Ground
Digital Ground
Note:
- AK5702のVSS1, VSS2と周辺コントローラ等のグランドは分けて配線して下さい。
- ディジタル入力ピンはオープンにしないで下さい。
- EXTモード(PMPLL bit = “0”) の場合、VCOC pinはオープンで構いません。
Figure 58. システム接続図(TDMカスケード接続時, EXT Slave Mode & EXT Slave Mode)
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[AK5702]
1. グランドと電源のデカップリング
電源とグランドの取り方には十分注意して下さい。通常、AVDD, DVDDにはシステムのアナログ電源を供給
します。AVDD, DVDDが別電源で供給される場合には、電源立ち上げシーケンスを考える必要はありません。
VSS1, VSS2はアナロググランドに接続して下さい。システムのグランドはアナログとディジタルで分けて配
線しPCボード上の電源に近いところで接続して下さい。小容量のデカップリングコンデンサはなるべく電源
ピンの近くに接続して下さい。
2. 基準電圧
AVDD pinに入力される電圧がアナログ入力レンジを設定します。通常、AVDDとVSS1間に0.1Fのセラミッ
クコンデンサを接続します。VCOMはアナログ信号のコモン電圧として使われます。このピンには高周波ノ
イズを除去するために2.2F程度の電解コンデンサと並列に0.1FのセラミックコンデンサをVSS1との間に接
続して下さい。特に、セラミックコンデンサはピンにできるだけ近づけて接続して下さい。VCOM pinから電
流を取ってはいけません。ディジタル信号、特にクロックは変調器へのカップリングを避けるため、VCOM pin
からできるだけ離して下さい。
3. アナログ入力
アナログ入力は差動入力またはシングルエンド入力になっており、入力抵抗は60k (typ)@MGAIN1-0 bits =
“00”, 30k (typ)@MGAIN1-0 bits = “01” , “10” or “11” です。入力レンジは内部のコモン電圧(0.5 x AVDD)を中
心に0.6 x AVDD Vpp(typ)@MGAIN 1-0 bits = “00”になります。通常、入力信号はコンデンサでDCカットしま
す。この時カットオフ周波数はfc=1/(2RC)です。出力コードのフォーマットは2’sコンプリメント(2の補数)
です。DCオフセット(ADC自体のDCオフセットも含む)は内蔵のHPF(fc=3.4Hz@HPF1-0 bits = “00”, fs=44.1kHz)
でキャンセルされます。AK5702はシングルエンド入力の場合、VSS1からAVDDまでの電圧を入力することが
できます。
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[AK5702]
コントロールシーケンス
■ クロックの設定
ADCをPower-up時にはクロックが供給されている必要があります。
1. PLLマスタモードの場合
Example:
Audio I/F Format: I2S
BCLK frequency at Master Mode: 64fs
Input Master Clock Select at PLL Mode: 11.2896MHz
MCKO: Enable
Sampling Frequency: 44.1kHz
Power Supply
(1)
PDN pin
(2)
(3)
PMVCM bit
(Addr:00H, D2)
(1) Power Supply & PDN pin = “L”  “H”
(4)
MCKO bit
(Addr:06H, D2)
(2)Addr:01H, Data:12H
Addr:04H, Data:23H
Addr:05H, Data:2FH
PMPLL bit
(Addr:01H, D0)
(5)
MCKI pin
Input
(3)Addr:00H, Data:04H
M/S bit
(Addr:01H, D1)
40msec(max)
(6)
BCLK pin
LRCK pin
Output
(4)Addr:06H, Data:04H
Addr:01H, Data:13H
Output
MCKO, BCLK and LRCK output
40msec(max)
(8)
MCKO pin
(7)
Figure 59. Clock Set Up Sequence (1)
<手順例>
(1) 電源立ち上げ後、PDN pin “L” → “H”
この区間はAK5702のリセットのため、150ns以上の “L”区間が必要です。
(2) この区間に、DIF1-0, PLL3-0, FS3-0, BCKO1-0, M/S bitsの設定を次の順番のとおり行って下さい。
(2a) M/S bit = “1” , PLL3-0, FS3-0, BCKO1-0の設定
(2b) DIF1-0の設定。
(3) VCOMのパワーアップ: PMVCM bit = “0” → “1”
各ブロックを立ち上げる前に最初にVCOMを立ち上げて下さい。
(4) MCKO出力を使用する場合: MCKO bit = “1”
MCKO出力を使用しない場合: MCKO bit = “0”
(5) PMPLL bit = “0” → “1”を設定し、MCKI pinにクロックが供給された後、PLL動作がスタートします。
PLLのロック時間はMCKI=12MHzのとき40ms(max)です(Table 4)。
(6) PLLが安定後、BCLK, LRCKを出力し始め、正常な動作が開始します。
(7) MCKO bit = “1”の場合、この区間ではMCKO pinから正常でないクロックが出力されます。
(8) MCKO bit = “1”の場合、PLLが安定後MCKO pinから正常なクロックが出力されます。
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[AK5702]
2. PLLスレーブモードで外部クロック(LRCK or BCLK pin)を使用する場合
Example:
Audio I/F Format : I2S
PLL Reference clock: BCLK
BCLK frequency: 64fs
Sampling Frequency: 44.1kHz
Power Supply
(1)
PDN pin
(2)
4fs
(1)ofPower Supply & PDN pin = “L”  “H”
(3)
PMVCM bit
(Addr:00H, D2)
(2) Addr:01H, Data:0CH
Addr:04H, Data:23H
Addr:05H, Data:2FH
PMPLL bit
(Addr:01H, D0)
LRCK pin
BCLK pin
Input
(3) Addr:00H, Data:04H
(4)
Internal Clock
(5)
(4) Addr:01H, Data:0DH
Figure 60. Clock Set Up Sequence (2)
<手順例>
(1) 電源立ち上げ後、PDN pin “L” → “H”
この区間はAK5702のリセットのため、150ns以上の “L”区間が必要です。
(2) この区間に、DIF1-0, FS3-0, PLL3-0 bitsの設定を行って下さい。
(3) VCOMのパワーアップ: PMVCM bit = “0” → “1”
各ブロックを立ち上げる前に最初にVCOMを立ち上げて下さい。
(4) PMPLL bit = “0” → “1”を設定し、PLL基準クロック(LRCK or BCLK pin)が供給された後、PLL動作が
スタートします。PLLのロック時間はLRCKがPLL基準クロック入力の場合、160ms(max), BCLKがPLL
基準クロックでVCOC pinの外付けが10k+4.7nFの場合、2ms(max)です(Table 4)。
(5) PLLが安定後、正常な動作が開始します。
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[AK5702]
3. PLLスレーブモードで外部クロック(MCKI pin)を使用する場合
Example:
Audio I/F Format: I2S
BCLK frequency at Master Mode: 64fs
Input Master Clock Select at PLL Mode: 11.2896MHz
MCKO: Enable
Sampling Frequency: 44.1kHz
Power Supply
(1) Power Supply & PDN pin = “L”  “H”
(1)
PDN pin
(2)
(2)Addr:01H, Data:10H
Addr:04H, Data:23H
Addr:05H, Data:2FH
(3)
PMVCM bit
(Addr:00H, D2)
(4)
MCKO bit
(Addr:06H, D2)
(3)Addr:00H, Data:04H
PMPLL bit
(Addr:01H, D0)
(5)
MCKI pin
(4)Addr:06H, Data:04H
Addr:01H, Data:11H
Input
40msec(max)
(6)
MCKO pin
Output
(7)
MCKO output start
(8)
BCLK pin
LRCK pin
Input
BCLK and LRCK input start
Figure 61. Clock Set Up Sequence (3)
<手順例>
(1) 電源立ち上げ後、PDN pin “L” → “H”
この区間はAK5702のリセットのため、150ns以上の “L”区間が必要です。
(2) この区間に、DIF1-0, PLL3-0, FS3-0, BCKO1-0, M/S bitsの設定を行って下さい。
(3) VCOMのパワーアップ： PMVCM bit = “0” → “1”
各ブロックを立ち上げる前に最初にVCOMを立ち上げて下さい。
(4) MCKO 出力の設定: MCKO bit = “1”
(5) PMPLL bit = “0” → “1”を設定し、MCKI pinにクロックが供給された後、PLL動作がスタートします。
PLLのロック時間はMCKI=12MHzのとき40ms(max)です(Table 4)。
(6) PLLが安定後、MCKO pin から正常なクロックが出力されます。
(7) この区間では、MCKO pin から正常でないクロックが出力されます。
(8) MCKOクロックに同期したBCLK, LRCKクロックを入力してください。
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[AK5702]
4. 外部クロックモードで使用する場合(スレーブモード)
Example:
: Audio I/F Format: I2S
Input MCKI frequency: 256fs
Sampling Frequency: 44.1kHz
MCKO: Disable
(1) Power Supply & PDN pin = “L”  “H”
Power Supply
(1)
PDN pin
(2)
(2) Addr:01H, Data:00H
Addr:04H, Data:23H
Addr:05H, Data:2FH
(3)
PMVCM bit
(Addr:00H, D2)
(4)
MCKI pin
Input
(3) Addr:00H, Data:04H
(4)
LRCK pin
BCLK pin
Input
MCKI, BCLK and LRCK input
Figure 62. Clock Set Up Sequence (4)
<手順例>
(1) 電源立ち上げ後、PDN pin “L” → “H”
この区間はAK5702のリセットのため、150ns以上の “L”区間が必要です。
(2) この区間に、DIF1-0, FS1-0 bitsの設定を行って下さい。
(3) VCOMのパワーアップ： PMVCM bit = “0” → “1”
各ブロックを立ち上げる前に最初にVCOMを立ち上げて下さい。
(4) MCKI, LRCK, BCLKクロック入力後、正常な動作が開始します。
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[AK5702]
5. 外部クロックモードで使用する場合(マスタモード)
Power Supply
(1)
Example:
PDN pin
(2)
Audio I/F Format: I2S
BCLK frequency at Master Mode: 64fs
Input Master Clock Select: 256fs
Sampling Frequency: 44.1kHz
(3)
PMVCM bit
(Addr:00H, D2)
MCKI pin
(1) Power Supply & PDN pin = “L”  “H”
Input
M/S bit
(Addr:01H, D1)
TE3-0 bits
(Addr:0DH, D7-4)
"1010"
(2) Addr:01H, Data:26H
Addr:04H, Data:23H
Addr:05H, Data:2FH
Addr:0DH, Data:50H
Addr:0EH, Data:02H
BCLK and LRCK output
"0101"
TMASTER bit
(Addr:0EH, D1)
(4)
BCLK pin
LRCK pin
Output
(3) Addr:00H, Data:04H
Figure 63. Clock Set Up Sequence (5)
<手順例>
(1) 電源立ち上げ後、PDN pin “L” → “H”
この区間はAK5702のリセットのため、150ns以上の “L”区間が必要です。
(2) この区間に、DIF1-0, FS1-0, BCKO1-0, M/S, TE3-0, TMASTER bitsの設定を次の順番のとおり行って下
さい。
(2a) M/S bit = “1”, FS3-0, BCKO1-0の設定。
(2b) DIF1-0の設定。
(2c) TE3-0 bits = “0101”
(2d) TMASTER bit = “1”
(3) VCOMのパワーアップ： PMVCM bit = “0” → “1”
各ブロックを立ち上げる前に最初にVCOMを立ち上げて下さい。
(4) BCLK, LRCK出力を開始します。
EXT Master Modeからほかのクロックモードへ変更する場合は、PDN pin = “L” → “H”とするか、TE3-0 bits =
“1010”を書き込んでからTable 1に従ってレジスタ設定を行って下さい。
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[AK5702]
■ マイク入力録音(ステレオ)
Example:
PLL Master Mode
Audio I/F Format:I2S
Sampling Frequency:44.1kHz
Pre MIC AMP:+15dB
MIC Power On
ALC setting:Refer to Figrure 45
ALCA bit = “1”
(1) Addr:05H, Data:2FH
FS3-0 bits
(Addr:05H, D3-0)
X,XXX
1111
(2) Addr:02H, Data:10H
Addr:03H, Data:01H
(1)
MIC Control
(Addr:02H, D4
& Addr:03H, D1-0)
Timer Control
(Addr:0AH)
ALC Control 1
(Addr:0BH)
ALC Control 2
(Addr:0CH)
0, 01
1, 01
(3) Addr:0AH, Data:0AH
(2)
XXH
0AH
(4) Addr:0BH, Data:E1H
(3)
XXH
E1H
(5) Addr:0CH, Data:81H
(4)
XXH
81H
01H
(5)
ALC State
(8)
ALC Disable
ALC Enable
ALC Disable
(6) Addr:00H, Data:07H
Recording
PMADL/R bit
(Addr:00H, D1-0)
3088 / fs
(7) Addr:00H, Data:04H
(7)
(6)
ADC Internal
State
Power Down
Initialize Normal State Power Down
(8) Addr:0CH, Data:01H
Figure 64. MIC Input Recording Sequence
<手順例>
fs=44.1kHz時のALCAの設定例です。ALCAのパラメータを変更する場合は、 “Figure 43”を参照して下さ
い。
「クロックの設定」の項を参照し、クロックを供給して下さい。
(1) サンプリング周波数(FS3-0 bits)を設定して下さい。PLLモードの場合、サンプリング周波数を変更し
てからのPLLロック時間を考慮し、(6)のマイク及びADCAのパワーアップを行って下さい。
(2) マイク入力(アドレス 02H&03H)の設定。
(3) ALCA Timer (アドレス 0AH)の設定
(4) ALCA REF値(アドレス 0BH)の設定
(5) LMTHA1-0, RGA1-0, LMATA1-0, ALCA bitsの設定(アドレス 0CH)
(6) マイク及びADCAのパワーアップ : PMADAL = PMADAR bits = “0”  “1”
ADCAの初期化サイクルは3088/fs=70.0ms@fs=44.1kHz, HPF1-0 bits = “00”です。
ALCAは入力ディジタルボリューム(IVAL/R7-0 bits)の初期値(0dB)から動作を開始します。
100ms以内で録音開始するにはPMVCM=PMMP bits = “1”設定後2msでPMPLL bit = “1”を設定し、その
6ms後にPMADAL=PMADAR bits = “1”を設定して下さい。
(7) マイク及びADCのパワーダウン: PMADAL = PMADAR bits = “1”  “0”
マイク及びADCをパワーダウンすることでALCもDisable状態になります。サンプリング周波数を変更
し、ALCAの設定を変更する場合は、マニュアルモード(ALCA bit = “0”) あるいはマイク及びADCAを
パワーダウン(PMADAL = PMADAR bits = “0”)してから行って下さい。また、PMADAL = PMADAR bits
= “0”のとき、入力ディジタルボリューム(IVAL/R7-0 bits)のゲインはリセットされず、次のパワーア
ップ時はコントロールレジスタの設定値で動作を開始します。
(8) ALCA Disable: ALCA bit = “1”  “0”
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[AK5702]
■ クロックの停止
ADCを使用しない場合は、マスタクロックを停止することができます。
1. PLLマスタモードの場合
Example:
(1)
Audio I/F Format: I2S
BCLK frequency at Master Mode: 64fs
Input Master Clock Select at PLL Mode: 11.2896MHz
Sampling Frequency: 44.1kHz
PMPLL bit
(Addr:01H, D0)
M/S bit
(Addr:01H, D1)
(1) Addr:01H, Data:10H
(2)
MCKO bit
"H" or "L"
(2) Addr:06H, Data:00H
(Addr:06H, D2)
(3)
External MCKI
Input
(3) Stop an external MCKI
Figure 65. Clock Stopping Sequence (1)
<手順例>
(1) PLLのパワーダウン: PMPLL=M/S bits = “1”  “0”
(2) MCKO出力の停止: MCKO bit = “1”  “0”
(3) 外部クロックを止めて下さい。
2. PLLスレーブモード(LRCK, BCLK pin)の場合
Example
: Audio I/F Format : I2S
(1)
PLL Reference clock: BCLK
BCLK frequency: 64fs
Sampling Frequency: 44.1kHz
PMPLL bit
(Addr:01H, D0)
(2)
BCLK
Input
(1) Addr:01H, Data:0CH
(2)
LRCK
Input
(2) Stop the external clocks
Figure 66. Clock Stopping Sequence (2)
<手順例>
(1) PLLのパワーダウン: PMPLL bit = “1”  “0”
(2) 外部クロックを止めて下さい。
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[AK5702]
3. PLLスレーブモード(MCKI pin)の場合
Example
: Audio I/F Format: I2S
PLL Reference clock: MCKI=11.2896MHz
BCLK frequency: 64fs
Sampling Frequency: 44.1kHz
(1)
PMPLL bit
(1) Addr:01H, Data:10H
(Addr:01H, D0)
(2)
MCKO bit
(2) Addr:06H, Data:00H
(Addr:06H, D2)
(3)
External MCKI
Input
(3) Stop the external clocks
Figure 67. Clock Stopping Sequence (3)
<手順例>
(1) PLLのパワーダウン: PMPLL bit = “1”  “0”
(2) MCKO出力の停止: MCKO bit = “1”  “0”
(3) 外部クロックを止めて下さい。
4. 外部クロックモードの場合(スレーブモード)
(1)
External MCKI
Input
Example
: Audio I/F Format :I2S
(1)
BCLK
Input
LRCK
Input
Input MCKI frequency:256fs
Sampling Frequency:44.1kHz
(1)
(1) Stop the external clocks
Figure 68. Clock Stopping Sequence (4)
<手順例>
(1) 外部クロックを止めて下さい。
5. 外部クロックモードの場合(マスタモード)
(1)
External MCKI
Input
Example
: Audio I/F Format :I2S
BCLK
Output
"H" or "L"
LRCK
Output
"H" or "L"
Input MCKI frequency:256fs
Sampling Frequency:44.1kHz
(1) Stop MCKI
Figure 69. Clock Stopping Sequence (5)
<手順例>
(1) MCKIを止めて下さい。BCLKおよびLRCKは “H”または “L”に固定されます。
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[AK5702]
■ パワーダウン
各ブロックをパワーダウンし、クロックが供給されている場合は、マスタクロック停止後、VCOMをパワー
ダウンして下さい。また、外部入力クロック停止後、PDN pin = “L”とすることでパワーダウン状態にするこ
とも可能です。但し、レジスタが初期化されます。
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- 74 -
[AK5702]
パッケージ
●32pin QFN (Unit: mm)
注 : パッケージ裏面中央の露出パッド(Exposed Pad)は、オープンまたはグランドに接続して下さい。
■ 材質・メッキ仕様
パッケージ材質: エポキシ系樹脂
リードフレーム材質: 銅
リードフレーム処理: 半田（無鉛）メッキ
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2014/09
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[AK5702]
マーキング
AKM
AKM
AK5702
AK5702
XXXXX
XXXXX
1
1
XXXXX : Date code identifier (5桁)
改訂履歴
Date (YY/MM/DD)
07/06/07
14/09/22
Revision
00
01
Reason
初版
仕様変更
Page
Contents
3
75,76
ピン配置変更
パッケージ、マーキング
パッケージ図の寸法、マーキングを変更
MS0623-J-01
2014/09
- 76 -
[AK5702]
重要な注意事項
0. 本書に記載された弊社製品（以下、「本製品」といいます。）、および、本製品の仕様につ
きましては、本製品改善のために予告なく変更することがあります。従いまして、ご使用を
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