AK4397 Japanse Datasheet

[AK4397]
AK4397
High Performance Premium 32-Bit DAC
概
要
AK4397は、DVD-Audioの192kHzサンプリングモードに対応した高性能プレミアム32ビットDACです。
ΔΣ変調器には新開発のアドバンスト・マルチビット方式を採用、従来のシングルビット方式の優れた低
歪特性に加えて、さらに広いダイナミックレンジを実現しています。内蔵のポストフィルタにはスイッ
チトキャパシタフィルタ(SCF)を採用し、クロックジッタによる精度の劣化を改善します。ディジタル
入力は192kHzのPCM入力とDSD入力の両方に対応しており、DVD-Audio, SACD等のシステムに最適で
す。AK4397はAK4393/4/5/6と機能的な互換性を持ちかつ低消費電力を実現します
特
長
• 128倍オーバサンプリング
• サンプリングレート: 30kHz ∼ 216kHz
• 32ビット8倍ディジタルフィルタ(スローロールオフ オプション) 内蔵
- Ripple: ±0.005dB, Attenuation: 75dB
• 強ジッタ耐力
• 低歪差動出力
• DSD入力対応
• 32, 44.1, 48kHz対応ディジタルディエンファシス内蔵
• ソフトミュート
• ディジタルATT(リニア 256ステップ)
• THD+N: −103dB
• DR, S/N: 120dB
• オーディオI/Fフォーマット: 24/32ビット前詰め, 16/20/24/32ビット後詰め, I2S, DSD
• マスタクロック
通常速 : 256fs, 384fs, 512fs, 768fs or 1152fs
2倍速 : 128fs, 192fs, 256fs or 384fs
4倍速 : 128fs or 192fs
DSD : 512fs or 768fs
• 電源電圧: 4.75 ∼ 5.25V
• ディジタル入力レベル: TTL
• パッケージ: 44ピンLQFP
MS0616-J-03
2012/11
-1-
[AK4397]
■ ブロック図
DVDD VSS4 PDN SMUTE DFS0 AVDD VSS3 VDDL VSS2 VREFLH VREFLL
ACKS
BICK/DCLK
LRCK/DSDR
SDATA/DSDL
PCM
Data
Interface
De-emphasis
DATT
Soft Mute
8X
Interpolator
ΔΣ
Modulator
SCF
De-emphasis
DATT
Soft Mute
8X
Interpolator
ΔΣ
Modulator
SCF
AOUTL-
DIF0/DCLK
AOUTR+
AOUTRVDDR
DSD
Data
Interface
DIF1/DSDL
DIF2/DSDR
CAD0
CAD1
AOUTL+
Control Register
VSS1
VREFHR
Clock Divider
CSN CCLK CDTI P/S
MCLK
De-emphasis
Control
VREFLR
DEM0 DEM1 TST1/DZFL
Block Diagram
MS0616-J-03
2012/11
-2-
[AK4397]
■ オーダリングガイド
−10 ∼ +70°C
AK4397評価用ボード
AK4397EQ
AKD4397
44pin LQFP (0.8mm pitch)
AOUTLN
VSS2
VDDL
VREFHL
VREFLL
NC
VREFLR
VREFHR
VDDR
VSS1
AOUTRN
33
32
31
30
29
28
27
26
25
24
23
■ ピン配置
AOUTLP
34
22
AOUTRP
NC
35
21
NC
NC
36
20
NC
NC
37
19
NC
NC
38
18
NC
NC
39
17
TST2/CAD1
VSS3
40
16
TST1/DZFL
AK4397EQ
Top View
7
8
9
10
11
DFS0/CAD0
DEM0/CCLK
DEM1/CDT1
DIF0/DCLK
DIF1/DSDL
DIF2/DSDR
6
12
5
44
LRCK/DSDR
NC
SMUTE/CSN
NC
4
13
SDATA/DSDL
43
3
VSS4
2
P/S
PDN
ACKS/DZFR
14
BICK/DCLK
15
42
1
41
DVDD
AVDD
MCLK
MS0616-J-03
2012/11
-3-
[AK4397]
ピン/機能
No.
Pin Name
I/O
1
DVDD
-
2
PDN
I
BICK
DCLK
SDATA
DSDL
LRCK
DSDR
I
I
I
I
I
I
SMUTE
I
CSN
DFS0
CAD0
DEM0
CCLK
DEM1
CDTI
DIF0
DCLK
DIF1
DSDL
DIF2
DSDR
I
I
I
I
I
I
I
I
I
I
I
I
I
NC
-
3
4
5
6
7
8
9
10
11
12
13
Function
Digital Power Supply Pin, 4.75 ∼ 5.25V
Power-Down Mode Pin
When at “L”, the AK4397 is in power-down mode and is held in reset.
The AK4397 should always be reset upon power-up.
Audio Serial Data Clock Pin in PCM Mode
DSD Clock Pin in DSD Mode
Audio Serial Data Input Pin in PCM Mode
DSD Lch Data Input Pin in DSD Mode
L/R Clock Pin in PCM Mode
DSD Rch Data Input Pin in DSD Mode
Soft Mute Pin in Parallel Mode
When this pin goes “H”, soft mute cycle is initiated.
When returning “L”, the output mute releases.
Chip Select Pin in Serial Mode
Sampling Speed Mode Select Pin in Parallel Mode (Internal pull-down pin)
Chip Address 0 Pin in Serial Mode
(Internal pull-down pin)
De-emphasis Enable 0 Pin in parallel mode
Control Data Clock Pin in serial mode
De-emphasis Enable 1 Pin in Parallel Mode
Control Data Input Pin in Serial Mode
Digital Input Format 0 Pin in PCM Mode
DSD Clock Pin in DSD Mode
Digital Input Format 1 Pin in PCM Mode
DSD Lch Data Input Pin in DSD Mode
Digital Input Format 2 Pin in PCM Mode
DSD Rch Data Input Pin in DSD Mode
No internal bonding.
Connect to GND.
Note: All input pins except internal pull-up/down pins should not be left floating.
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-4-
[AK4397]
14
P/S
I
15
ACKS
DZFR
I
O
TST1
O
DZFL
O
TST2
I
CAD1
I
18
NC
-
19
NC
-
20
NC
-
21
NC
-
22
23
24
25
26
27
AOUTRP
AOUTRN
VSS1
VDDR
VREFHR
VREFLR
O
O
I
I
28
NC
-
29
30
31
32
33
34
VREFLL
VREFHL
VDDL
VSS2
AOUTLN
AOUTLP
I
I
O
O
35
NC
-
36
NC
-
37
NC
-
38
NC
-
39
NC
-
40
41
42
43
VSS3
AVDD
MCLK
VSS4
I
-
44
NC
-
16
17
Parallel/Serial Select Pin
(Internal pull-up pin)
“L”: Serial Mode, “H”: Parallel Mode
Master Clock Auto Setting Mode Pin in Parallel Mode
Rch Zero Input Detect Pin in Serial Mode
Test 1 Pin in Parallel Mode
Should be open.
Lch Zero Input Detect Pin in Serial Mode
Test 2 Pin in Parallel Mode
(Internal pull-down pin)
Connect to GND.
Chip Address 1 Pin in Serial Mode
(Internal pull-down pin)
No internal bonding.
Connect to GND.
No internal bonding.
Connect to GND.
No internal bonding.
Connect to GND.
No internal bonding.
Connect to GND.
Rch Positive Analog Output Pin
Rch Negative Analog Output Pin
Ground Pin
Rch Analog Power Supply Pin, 4.75 ∼ 5.25V
Rch High Level Voltage Reference Input Pin
Rch Low Level Voltage Reference Input Pin
No internal bonding.
Connect to GND.
Lch Low Level Voltage Reference Input Pin
Lch High Level Voltage Reference Input Pin
Lch Analog Power Supply Pin, 4.75 ∼ 5.25V
Ground Pin
Lch Negative Analog Output Pin
Lch Positive Analog Output Pin
No internal bonding.
Connect to GND.
No internal bonding.
Connect to GND.
No internal bonding.
Connect to GND.
No internal bonding.
Connect to GND.
No internal bonding.
Connect to GND.
Ground Pin
Analog Power Supply Pin, 4.75 ∼ 5.25V
Master Clock Input Pin
Ground Pin
No internal bonding.
Connect to GND.
Note: All input pins except internal pull-up/down pins should not be left floating.
MS0616-J-03
2012/11
-5-
[AK4397]
■ 使用しないピンの処理について
使用しない入出力ピンは下記の設定を行い、適切に処理して下さい。
(1) パラレルモード (PCMモードのみ)
区分
ピン名
AOUTLP, AOUTLN
AOUTRP, AOUTRN
SMUTE
TST1
TST2
Analog
Digital
設定
オープン
オープン
VSS4に接続
オープン
VSS4に接続
(2) シリアルモード
1. PCMモード
区分
ピン名
AOUTLP, AOUTLN
AOUTRP, AOUTRN
DIF2, DIF1, DIF0
DZFL, DZFR
Analog
Digital
設定
オープン
オープン
VSS4に接続
オープン
2. DSDモード
・#3, #4, #5ピンのDCLK, DSDL, DSDRを使用する場合
区分
Analog
Digital
ピン名
AOUTLP, AOUTLN
AOUTRP, AOUTRN
DCLK(#10), DSDL(#11), DSDR(#12)
DZFL, DZFR
設定
オープン
オープン
VSS4に接続
オープン
・#10, #11, #12ピンのDCLK, DSDL, DSDRを使用する場合
区分
Analog
Digital
ピン名
AOUTLP, AOUTLN
AOUTRP, AOUTRN
DCLK(#3), DSDL(#4), DSDR(#5)
DZFL, DZFR
MS0616-J-03
設定
オープン
オープン
VSS4に接続
オープン
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[AK4397]
絶対最大定格
(VSS1-4 =0V; Note 1)
Parameter
Power Supplies:
Analog
Analog
Digital
Input Current, Any Pin Except Supplies
Digital Input Voltage
Ambient Temperature (Power applied)
Storage Temperature
Symbol
AVDD
VDDL/R
DVDD
IIN
VIND
Ta
Tstg
min
−0.3
-0.3
−0.3
−0.3
−10
−65
max
6.0
6.0
6.0
±10
DVDD+0.3
70
150
Unit
max
5.25
5.25
5.25
AVDD
AVDD
Unit
V
V
V
V
V
V
V
V
V
mA
V
°C
°C
Note 1.
Note 2. VSS1-4
注意 : この値を超えた条件で使用した場合、デバイスを破壊することがあります。
また通常の動作は保証されません。
推奨動作条件
(VSS1-4 =0V; Note 1)
Parameter
Analog
Power Supplies
Analog
(Note 3)
Digital
“H” voltage reference
Voltage
“L” voltage reference
Reference
VREFH − VREFL
(Note 4)
Symbol
AVDD
VDDL/R
DVDD
VREFHL/R
VREFLL/R
ΔVREF
min
4.75
4.75
4.75
AVDD−0.5
VSS
3.0
typ
5.0
5.0
5.0
-
Note 1. 電圧は全てグランドピンに対する値です。
Note 3. AVDD, VDDL/R, DVDD
Note 4.
(VREFH − VREFL)
AOUT ([email protected]) = (AOUT+) − (AOUT−) = ±2.8Vpp × (VREFHL/R − VREFLL/R)/5.
注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので
十分ご注意下さい。
MS0616-J-03
2012/11
-7-
[AK4397]
アナログ特性
(Ta=25°C; AVDD=VDDL/R=DVDD=5.0V; VSS1-4 =0V; VREFHL/R=AVDD, VREFLL/R= VSS;
Input data = 24bit; RL ≥ 1kΩ; BICK=64fs; Signal Frequency = 1kHz; Sampling Frequency = 44.1kHz;
Measurement bandwidth = 20Hz ~ 20kHz; External Circuit: Figure 18; unless otherwise specified.)
Parameter
min
typ
max
Resolution
24
Dynamic Characteristics
(Note 5)
0dBFS
-103
-93
fs=44.1kHz
THD+N
BW=20kHz
−60dBFS
-57
0dBFS
100
fs=96kHz
BW=40kHz
−60dBFS
-54
0dBFS
100
fs=192kHz
BW=40kHz
−60dBFS
-54
BW=80kHz
-51
−60dBFS
Dynamic Range (−60dBFS with A-weighted)
(Note 6)
114
120
S/N (A-weighted)
(Note 7)
114
120
Interchannel Isolation (1kHz)
100
110
DC Accuracy
Interchannel Gain Mismatch
0.15
0.3
Gain Drift
(Note 8)
20
Output Voltage
(Note 9)
±2.65
±2.8
±2.95
Load Capacitance
25
Load Resistance
(Note 10)
1
Power Supplies
Power Supply Current
Normal operation (PDN pin = “H”)
AVDD + VDDL/R
DVDD (fs ≤ 96kHz)
DVDD (fs = 192kHz)
Power down (PDN pin = “L”)
AVDD+VDDL/R+DVDD
Power Supply Rejection
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
ppm/°C
Vpp
pF
kΩ
-
32
21
27
47
41
mA
mA
mA
-
10
50
100
-
μA
dB
(Note 11)
(Note 12)
Unit
Bits
Note 5. Audio Precision System Two
Note 6. Figure 18 (
2)
101dB at 16bit data and 118dB at 20bit data.
Note 7. Figure 18 (
2)
S/N
Note 8. (VREFH − VREFL)
+5V
Note 9.
(0dB)
(VREFHL/R − VREFLL/R)
AOUT ([email protected]) = (AOUT+) − (AOUT−) = ±2.8Vpp × (VREFHL/R − VREFLL/R)/5.
Note 10. Load Resistance
AC
(DC
)
1k ohm (min)
Figure 18
DC
(DC
)
1.5k ohm (min)
Figure 17
Load Resistance
Note 11.
P/S pin = DVDD
(MCLK, BICK, LRCK)
全てのディジタル入力をVSS4に固定した場合の値です。
Note 12. VREFHL/R pin +5V
AVDD, DVDD 1kHz, 100mVpp
MS0616-J-03
2012/11
-8-
[AK4397]
シャープロールオフ・フィルタ特性(fs = 44.1kHz)
(Ta=25°C; AVDD=VDDL/R=4.75 ∼ 5.25V, DVDD=4.75 ∼ 5.25V; Normal Speed Mode; DEM=OFF; SLOW bit=“0”)
Parameter
Symbol
min
typ
max
Unit
Digital Filter
Passband
(Note 13) ±0.01dB
PB
0
20.0
kHz
−6.0dB
22.05
kHz
Stopband
(Note 13)
SB
24.1
kHz
Passband Ripple
PR
±0.005
dB
Stopband Attenuation
SA
75
dB
Group Delay
(Note 14)
GD
28
1/fs
Digital Filter + SCF
Frequency Response: 0 ∼ 20.0kHz
±0.2
dB
シャープロールオフ・フィルタ特性(fs = 96kHz)
(Ta=25°C; AVDD=VDDL/R=4.75 ∼ 5.25V, DVDD=4.75 ∼ 5.25V; Double Speed Mode; DEM=OFF; SLOW bit=“0”)
Parameter
Symbol
min
typ
max
Unit
Digital Filter
Passband
(Note 13) ±0.01dB
PB
0
43.5
kHz
−6.0dB
48.0
kHz
Stopband
(Note 13)
SB
52.5
kHz
Passband Ripple
PR
±0.005
dB
Stopband Attenuation
SA
75
dB
Group Delay
(Note 14)
GD
28
1/fs
Digital Filter + SCF
Frequency Response: 0 ∼ 40.0kHz
±0.3
dB
シャープロールオフ・フィルタ特性(fs = 192kHz)
(Ta=25°C; AVDD=VDDL/R=4.75 ∼ 5.25V, DVDD=4.75 ∼ 5.25V; Quad Speed Mode; DEM=OFF; SLOW bit=“0”)
Parameter
Symbol
min
typ
max
Unit
Digital Filter
Passband
(Note 13) ±0.01dB
PB
0
87.0
kHz
−6.0dB
96.0
kHz
Stopband
(Note 13)
SB
105
kHz
Passband Ripple
PR
±0.005
dB
Stopband Attenuation
SA
75
dB
Group Delay
(Note 14)
GD
28
1/fs
Digital Filter + SCF
Frequency Response: 0 ∼ 80.0kHz
+0/−1
dB
Note 13.
fs(
)
PB = 0.4535 × fs(@±0.01dB) SB =
0.546 × fs
Note 14.
16/20/24
MS0616-J-03
2012/11
-9-
[AK4397]
スローロールオフ・フィルタ特性(fs = 44.1kHz)
(Ta=25°C; AVDD=VDDL/R=4.75 ∼ 5.25V, DVDD=4.75 ∼ 5.25V; Normal Speed Mode; DEM=OFF; SLOW bit=“1”)
Parameter
Symbol
min
typ
max
Unit
Digital Filter
Passband
(Note 15) ±0.04dB
PB
0
8.1
kHz
−3.0dB
18.2
kHz
Stopband
(Note 15)
SB
39.2
kHz
Passband Ripple
PR
±0.005
dB
Stopband Attenuation
SA
72
dB
Group Delay
(Note 14)
GD
28
1/fs
Digital Filter + SCF
Frequency Response: 0 ∼ 20.0kHz
+0/−5
dB
スローロールオフ・フィルタ特性(fs = 96kHz)
(Ta=25°C; AVDD=VDDL/R=4.75 ∼ 5.25V, DVDD=4.75 ∼ 5.25V; DEM=OFF; SLOW bit=“1”)
Parameter
Symbol
min
typ
max
Digital Filter
Passband
(Note 15) ±0.04dB
PB
0
17.7
−3.0dB
39.6
Stopband
(Note 15)
SB
85.3
Passband Ripple
PR
±0.005
Stopband Attenuation
SA
72
Group Delay
(Note 14)
GD
28
Digital Filter + SCF
Frequency Response: 0 ∼ 40.0kHz
+0/−4
-
Unit
kHz
kHz
kHz
dB
dB
1/fs
dB
スローロールオフ・フィルタ特性(fs = 192kHz)
(Ta=25°C; AVDD=VDDL/R=4.75 ∼ 5.25V, DVDD=4.75 ∼ 5.25V; Quad Speed Mode; DEM=OFF; SLOW bit=“1”)
Parameter
Symbol
min
typ
max
Unit
Digital Filter
Passband
(Note 15) ±0.04dB
PB
0
35.5
kHz
−3.0dB
79.1
kHz
Stopband
(Note 15)
SB
171
kHz
Passband Ripple
PR
±0.005
dB
Stopband Attenuation
SA
72
dB
Group Delay
(Note 14)
GD
28
1/fs
Digital Filter + SCF
Frequency Response: 0 ∼ 80.0kHz
+0/−5
dB
Note 15.
fs(
)
PB = 0.185 × fs(@±0.04dB)
SB = 0.888 × fs
MS0616-J-03
2012/11
- 10 -
[AK4397]
DC特性
(Ta=25°C; AVDD=VDDL/R=4.75 ∼ 5.25V, DVDD=4.75 ∼ 5.25V)
Parameter
Symbol
min
High-Level Input Voltage
VIH
2.4
Low-Level Input Voltage
VIL
High-Level Output Voltage
(Iout=−100μA)
VOH
DVDD−0.5
Low-Level Output Voltage
(Iout=100μA)
VOL
Input Leakage Current
(Note 16)
Iin
Note 16. DFS0 pin
pin, P/S pin
,
P/S pin
typ
(typ. 100kΩ)
MS0616-J-03
max
0.8
0.5
±10
Unit
V
V
V
V
μA
DFS0
2012/11
- 11 -
[AK4397]
スイッチング特性
(Ta=25°C; AVDD=VDDL/R=4.75 ∼ 5.25V, DVDD=4.75 ∼ 5.25V)
Parameter
Symbol
min
Master Clock Timing
Frequency
fCLK
7.7
Duty Cycle
dCLK
40
LRCK Frequency
(Note 17)
Normal Speed Mode
fsn
30
Double Speed Mode
fsd
54
Quad Speed Mode
fsq
108
Duty Cycle
Duty
45
PCM Audio Interface Timing
BICK Period
1/128fsn
tBCK
Normal Speed Mode
1/64fsd
tBCK
Double Speed Mode
1/64fsq
tBCK
Quad Speed Mode
30
tBCKL
BICK Pulse Width Low
30
tBCKH
BICK Pulse Width High
20
tBLR
BICK “↑” to LRCK Edge
(Note 18)
20
tLRB
LRCK Edge to BICK “↑”
(Note 18)
20
tSDH
SDATA Hold Time
20
tSDS
SDATA Setup Time
DSD Audio Interface Timing
DCLK Period
DCLK Pulse Width Low
DCLK Pulse Width High
DCLK Edge to DSDL/R
(Note 19)
Control Interface Timing
CCLK Period
CCLK Pulse Width Low
Pulse Width High
CDTI Setup Time
CDTI Hold Time
CSN High Time
CSN “↓” to CCLK “↑”
CCLK “↑” to CSN “↑”
Reset Timing
PDN Pulse Width
(Note 20)
typ
max
Unit
41.472
60
MHz
%
54
108
216
55
kHz
kHz
kHz
%
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
tDCK
tDCKL
tDCKH
tDDD
1/64fs
160
160
−20
tCCK
tCCKL
tCCKH
tCDS
tCDH
tCSW
tCSS
tCSH
200
80
80
50
50
150
50
50
ns
ns
ns
ns
ns
ns
ns
ns
tPD
150
ns
Note 17.
2
4
リセットして下さい。
Note 18.
LRCK
BICK “↑”
Note 19.
Note 20.
PDN pin “L”
“H”
切り替えた場合はRSTN bitでリセットして下さい。
MS0616-J-03
PDN pin
20
RSTN bit
DFS1-0 bit
2012/11
- 12 -
[AK4397]
■ タイミング波形
1/fCLK
VIH
MCLK
VIL
tCLKH
tCLKL
dCLK=tCLKH x fCLK, tCLKL x fCLK
1/fs
VIH
LRCK
VIL
tBCK
VIH
BICK
VIL
tBCKH
tBCKL
Clock Timing
VIH
LRCK
VIL
tBLR
tLRB
VIH
BICK
VIL
tSDH
tSDS
VIH
SDATA
VIL
Audio Interface Timing (PCM Mode)
MS0616-J-03
2012/11
- 13 -
[AK4397]
tDCK
tDCKL
tDCKH
VIH
DCLK
VIL
tDDD
VIH
DSDL
DSDR
VIL
Audio Serial Interface Timing (DSD Normal Mode, DCKB bit = “0”)
tDCK
tDCKL
tDCKH
VIH
DCLK
VIL
tDDD
tDDD
VIH
DSDL
DSDR
VIL
Audio Serial Interface Timing (DSD Phase Modulation Mode, DCKB bit = “0”)
VIH
CSN
VIL
tCSS
tCCKL tCCKH
VIH
CCLK
VIL
tCDS
CDTI
C1
tCDH
C0
R/W
A4
VIH
VIL
WRITE Command Input Timing
MS0616-J-03
2012/11
- 14 -
[AK4397]
tCSW
VIH
CSN
VIL
tCSH
VIH
CCLK
CDTI
VIL
D3
D2
D1
D0
VIH
VIL
WRITE Data Input Timing
tPD
PDN
VIL
Power Down & Reset Timing
MS0616-J-03
2012/11
- 15 -
[AK4397]
動作説明
■ D/A変換モード
AK4397はPCMデータとDSDデータの両方をD/A変換することが可能です。DSDモード時は、DCLK, DSDL,
DSDRの各ピンからDSDデータを入力できます。PCMモードではBICK, LRCK, SDATAの各ピンからPCMデー
タを入力します。モード切り替えはD/P bitで行います。D/P bitでPCM/DSDモードを切り替えた場合はRSTN bit
でリセットして下さい。切り替えには2 ~ 3/fs程度かかります。パラレルモード時はPCMデータのみに対応し
ます。
D/P bit
Interface
0
PCM
1
DSD
Table 1. PCM/DSD Mode Control
■ システムクロック
[1] PCMモード
AK4397に必要なクロックは、MCLK, BICK, LRCKです。MCLKとLRCKは同期する必要はありますが位相を
合わせる必要はありません。MCLKはインターポレーションフィルタとΔΣ変調器に使用されます。クロック
を切り替えた場合には、PDN pinでリセットするか、RSTN bitでリセットして下さい。
動作時(PDN pin = “H”)は、外部クロック(MCLK, BICK, LRCK)を止めてはいけません。これらのクロックが供
給されない場合、内部にダイナミックなロジックを使用しているため、過電流が流れ、動作が異常になる可
能性があります。クロックを止める場合はパワーダウン状態(PDN pin = “L”)またはリセット状態(RSTN bit =
“0”)にして下さい。電源ON等のリセット解除時(PDN pin = “L” → “H”)は、MCLKが入力されるまでパワーダ
ウン状態です。
(1) パラレルモード (P/S pin = “H”)
1. Manual Setting Mode (ACKS pin = “L”)
MCLK周波数は自動設定されますが、DFS0 pinでサンプリングスピードを設定します(Table 2)。各スピードで
のMCLK周波数はTable 3で示される周波数を外部から供給して下さい。DFS1 bitは“0”に固定されます。DFS0
pinを切り替えた場合はPDN pinでリセットして下さい。このモードは、4倍速には対応していません。
DFS0 pin
Sampling Rate (fs)
L
Normal Speed Mode
30kHz ∼ 54kHz
H
Double Speed Mode
54kHz ∼ 108kHz
Table 2. Sampling Speed (Manual Setting Mode @Parallel Mode)
LRCK
fs
32.0kHz
44.1kHz
48.0kHz
88.2kHz
96.0kHz
128fs
N/A
N/A
N/A
11.2896
12.2880
MCLK (MHz)
192fs
256fs
384fs
512fs
768fs
1152fs
N/A
8.1920
12.2880
16.3840
24.5760
36.8640
N/A
11.2896
16.9344
22.5792
33.8688
N/A
N/A
12.2880
18.4320
24.5760
36.8640
N/A
16.9344
22.5792
33.8688
N/A
N/A
N/A
18.4320
24.5760
36.8640
N/A
N/A
N/A
Table 3. System Clock Example (Manual Setting Mode @Parallel Mode)
MS0616-J-03
BICK
64fs
2.0480MHz
2.8224MHz
3.0720MHz
5.6448MHz
6.1440MHz
2012/11
- 16 -
[AK4397]
2. Auto Setting Mode (ACKS pin = “H”)
MCLK周波数とサンプリングスピードは自動検出(Table 4)されるため、DFS0 pinの設定は不要です。各スピー
ドでのMCLK周波数はTable 5で示される周波数を外部から供給して下さい。DFS0 pinはVSS4またはDVDDに
固定して下さい。
MCLK
1152fs
Sampling Speed
Normal (fs≤32kHz)
512fs
768fs
Normal
256fs
384fs
Double
128fs
192fs
Quad
Table 4. Sampling Speed (Auto Setting Mode @Parallel Mode)
LRCK
fs
32.0kHz
44.1kHz
48.0kHz
88.2kHz
96.0kHz
176.4kHz
192.0kHz
128fs
N/A
N/A
N/A
N/A
N/A
22.5792
24.5760
MCLK (MHz)
192fs
256fs
384fs
512fs
768fs
1152fs
N/A
N/A
N/A
16.3840
24.5760
36.8640
N/A
N/A
N/A
22.5792
33.8688
N/A
N/A
N/A
N/A
24.5760
36.8640
N/A
N/A
22.5792
33.8688
N/A
N/A
N/A
N/A
24.5760
36.8640
N/A
N/A
N/A
33.8688
N/A
N/A
N/A
N/A
N/A
36.8640
N/A
N/A
N/A
N/A
N/A
Table 5. System Clock Example (Auto Setting Mode @Parallel Mode)
Sampling
Speed
Normal
Double
Quad
(2) シリアルモード (P/S pin = “L”)
1. Manual Setting Mode (ACKS bit = “0”)
MCLK周波数は自動設定されますが、DFS1-0 bitでサンプリングスピードを設定します(Table 6)。各スピード
でのMCLK周波数はTable 7で示される周波数を外部から供給して下さい。パワーダウン解除時(PDN pin = “L”
→ “H”)はManual Setting Modeに設定されます。DFS1-0 bitを切り替えた場合はRSTN bitでリセットして下さい。
DFS1 bit DFS0 bit
Sampling Rate (fs)
(default)
0
0
Normal Speed Mode
30kHz ∼ 54kHz
0
1
Double Speed Mode
54kHz ∼ 108kHz
1
0
Quad Speed Mode
120kHz ∼ 216kHz
Table 6. Sampling Speed (Manual Setting Mode @Serial Mode)
LRCK
fs
32.0kHz
44.1kHz
48.0kHz
88.2kHz
96.0kHz
176.4kHz
192.0kHz
128fs
N/A
N/A
N/A
11.2896
12.2880
22.5792
24.5760
MCLK (MHz)
192fs
256fs
384fs
512fs
768fs
1152fs
N/A
8.1920
12.2880
16.3840
24.5760
36.8640
N/A
11.2896
16.9344
22.5792
33.8688
N/A
N/A
12.2880
18.4320
24.5760
36.8640
N/A
16.9344
22.5792
33.8688
N/A
N/A
N/A
18.4320
24.5760
36.8640
N/A
N/A
N/A
33.8688
N/A
N/A
N/A
N/A
N/A
36.8640
N/A
N/A
N/A
N/A
N/A
Table 7. System Clock Example (Manual Setting Mode @Serial Mode)
MS0616-J-03
BICK
64fs
2.0480MHz
2.8224MHz
3.0720MHz
5.6448MHz
6.1440MHz
11.2896MHz
12.2880MHz
2012/11
- 17 -
[AK4397]
2. Auto Setting Mode (ACKS bit = “1”)
MCLK周波数とサンプリングスピードは自動検出(Table 8)されるため、DFS1-0 bitの設定は不要です。各スピ
ードでのMCLK周波数はTable 9で示される周波数を外部から供給して下さい。
MCLK
1152fs
Sampling Speed
Normal (fs≤32kHz)
512fs
768fs
Normal
256fs
384fs
Double
128fs
192fs
Quad
Table 8. Sampling Speed (Auto Setting Mode @Serial Mode)
LRCK
fs
32.0kHz
44.1kHz
48.0kHz
88.2kHz
96.0kHz
176.4kHz
192.0kHz
128fs
N/A
N/A
N/A
N/A
N/A
22.5792
24.5760
MCLK (MHz)
192fs
256fs
384fs
512fs
768fs
1152fs
N/A
N/A
N/A
16.3840
24.5760
36.8640
N/A
N/A
N/A
22.5792
33.8688
N/A
N/A
N/A
N/A
24.5760
36.8640
N/A
N/A
22.5792
33.8688
N/A
N/A
N/A
N/A
24.5760
36.8640
N/A
N/A
N/A
33.8688
N/A
N/A
N/A
N/A
N/A
36.8640
N/A
N/A
N/A
N/A
N/A
Table 9. System Clock Example (Auto Setting Mode @Serial Mode)
Sampling
Speed
Normal
Double
Quad
[2] DSDモード
必要なクロックは、MCLK, DCLKです。MCLKとDCLKは同期する必要はありますが位相を合わせる必要は
ありません。MCLK周波数はDCKS bitで設定します。
動作時(PDN pin = “H”)は、各外部クロック(MCLK, DCLK)を止めてはいけません。これらのクロックが供給さ
れない場合、内部にダイナミックなロジックを使用しているため、過電流が流れ、動作が異常になる可能性
があります。クロックを止める場合はパワーダウン状態(PDN pin = “L”)にして下さい。電源ON等のリセット
解除時(PDN pin = “L” → “H”)はMCLKが入力されるまでパワーダウン状態です。
DCKS bit
0
1
MCLK Frequency
DCLK Frequency
512fs
64fs
768fs
64fs
Table 10. System Clock (DSD Mode)
MS0616-J-03
(default)
2012/11
- 18 -
[AK4397]
■ オーディオインタフェースフォーマット
[1] PCMモード
オーディオデータはBICKとLRCKを使ってSDATAから入力されます。5種類のデータフォーマット(Table 11)
は、DIF2-0 pin(パラレルモード)または、DIF2-0 bit(シルアルモード)で選択できます。全モードともMSB
ファースト、2’sコンプリメントのデータフォーマットでBICKの立ち上がりでラッチされます。Mode 2を16
ビット、20ビットで使った場合はデータのないLSBには“0”を入力して下さい。
Mode
0
1
2
3
4
5
6
7
DIF2
0
0
0
0
1
1
1
1
DIF1
0
0
1
1
0
0
1
1
DIF0
Input Format
BICK
0
16bit後詰め
≥ 32fs
1
20bit後詰め
≥ 48fs
0
24bit前詰め
≥ 48fs
2
1
24bit I S互換
≥ 48fs
0
24bit後詰め
≥ 48fs
1
32bit後詰め
≥ 64fs
0
32bit前詰め
≥64fs
1
32bit I2S互換
≥ 64fs
Table 11. Audio Interface Format
Figure
Figure 1
Figure 2
Figure 3
Figure 4
Figure 2
Figure 5
Figure 6
Figure 7
(default)
LRCK
0
1
10
11
12
13
14
15
0
1
10
11
12
13
14
15
0
1
BICK
(32fs)
SDATA
Mode 0
15
0
14
6
1
5
14
4
15
3
2
16
17
1
0
31
15
0
14
6
5
14
1
4
15
3
16
2
17
1
0
31
15
14
0
1
0
1
BICK
(64fs)
SDATA
Mode 0
Don’t care
15
14
15
Don’t care
0
14
0
15:MSB, 0:LSB
Lch Data
Rch Data
Figure 1. Mode 0 Timing
LRCK
0
1
8
9
10
11
12
31
0
1
8
9
10
11
12
31
BICK
(64fs)
SDATA
Mode 1
Don’t care
19
0
Don’t care
19
0
Don’t care
19
0
19
0
19:MSB, 0:LSB
SDATA
Mode 4
Don’t care
23
22
21
20
23
22
21
20
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 2. Mode 1/4 Timing
MS0616-J-03
2012/11
- 19 -
[AK4397]
LRCK
0
1
2
22
23
24
30
31
0
1
2
22
23
24
30
31
0
1
BICK
(64fs)
SDATA
23 22
1
0
Don’t care
23 22
0
1
Don’t care
23
22
0
1
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 3. Mode 2 Timing
LRCK
0
1
2
3
23
24
25
31
0
1
2
3
23
24
25
31
BICK
(64fs)
SDATA
1
23 22
0
Don’t care
23 22
0
1
23
Don’t care
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 4. Mode 3 Timing
LRCK
0
1
2
20
21
22
32
33
63
0
1
2
20
21
22
32
33
63
0
1
BICK(128fs)
SDATA
31
0
1
2
12
13
14
23
1
24
0
31
31
0
1
2
12
13
14
23
1
24
0
31
0
1
BICK(64fs)
SDATA
31 30
20 19 18
9
8
1
0
31 30
Lch Data
20
19 18
9
8
1
0
31
Rch Data
31: MSB, 0:LSB
Figure 5. Mode 5 Timing
MS0616-J-03
2012/11
- 20 -
[AK4397]
LRCK
0
1
2
20
21
22
32
33
63
0
1
2
20
21
22
32
33
63
0
1
BICK(128fs)
SDATA
31 30
0
1
12 11 10
2
12
13
0
14
31 30
23
24
31
0
1
12
2
11 10
12
13
0
14
31
23
24
31
0
1
BICK(64fs)
SDATA
31 30
20 19 18
8
9
0
1
31 30
20
Lch Data
19 18
8
9
0
1
31
Rch Data
31: MSB, 0:LSB
Figure 6. Mode 6 Timing
LRCK
0
1
2
20
21
22
33
34
63
0
1
2
20
21
22
33
34
63
24
25
31
0
1
BICK(128fs)
SDATA
31
0
1
13 12 11
2
12
13
0
14
31
24
25
31
0
1
13
2
12 11
12
0
13
14
0
1
BICK(64fs)
SDATA
0
31
21 20 19
9
8
2
1
0
31
Lch Data
21
20 19
9
8
2
1
0
Rch Data
31: MSB, 0:LSB
Figure 7. Mode 7 Timing
MS0616-J-03
2012/11
- 21 -
[AK4397]
[2] DSDモード
DSDデータ入力の場合は、DIF2-0 pin及びDIF2-0 bitは無効です。DCLK周波数は64fsに固定です。DCLKの極
性はDCKB bitで反転することが可能です。
DCLK (64fs)
DCKB=1
DCLK (64fs)
DCKB=0
DSDL,DSDR
Normal
D0
DSDL,DSDR
Phase Modulation
D0
D1
D1
D2
D1
D2
D3
D2
D3
Figure 8. DSD Mode Timing
MS0616-J-03
2012/11
- 22 -
[AK4397]
■ D/A変換モード切り替えタイミング
RSTN bit
≥4/fs
D/A Mode
PCM Mode
DSD Mode
≥0
D/A Data
PCM Data
DSD Data
Figure 9. D/A Mode Switching Timing (PCM to DSD)
RSTN bit
D/A Mode
DSD Mode
PCM Mode
≥4/fs
D/A Data
DSD Data
PCM Data
Figure 10. D/A Mode Switching Timing (DSD to PCM)
Note. DSDモード時は25%から75%デューティを信号レンジとします。SACDフォーマットブック(Scarlet Book)
では、DSD信号のピークレベルがこのデューティを越えることは推奨されていません。
■ ディエンファシスフィルタ
IIRフィルタによる3周波数(32kHz, 44.1kHz, 48kHz)対応のディエンファシスフィルタ(50/15μs特性)を内蔵して
います。2倍速モード、4倍速モードの時にはディエンファシスフィルタはOFFです。DSDモード時にはDEM1-0
bitは無効です。PCMモードとDSDモードを切り替えても設定値は保持されます。
DEM1
DEM0
Mode
0
0
44.1kHz
0
1
OFF
(default)
1
0
48kHz
1
1
32kHz
Table 12. De-emphasis Control (Normal Speed Mode)
■ 出力ボリューム
AK4397はMUTEを含むリニアステップ、256レベルのチャネル独立ディジタル出力ボリューム(ATT)を内蔵し
ています。このボリュームはDACの前段にあり、入力データを0dBから−48dBまでアテネーション、またはミ
ュートします。設定値間の遷移はソフト遷移です。従って、遷移中にスイッチングノイズは発生しません。1
レベル変化した時の遷移時間と256レベル全体の遷移時間をTable 13に示します。
遷移時間
1 Level
255 to 0
Normal Speed Mode
4LRCK
1020LRCK
Double Speed Mode
8LRCK
2040LRCK
Quad Speed Mode
16LRCK
4080LRCK
Table 13. ATT Transition Time
Sampling Speed
MS0616-J-03
2012/11
- 23 -
[AK4397]
■ ゼロ検出機能
AK4397はチャネル独立のゼロ検出機能を持ちます。各チャネルの入力データが8192回連続して“0”の場合、
各チャネルのDZF pinが独立に“H”になります。その後、各チャネルの入力データが“0”でなくなると対応する
チャネルのDZF pinが“L”になります。RSTN bitが“0”の場合、両チャネルのDZF pinが“H”になります。RSTN bit
が“1”になった後、各チャネルの入力データが“0”でなくなると対応するチャネルのDZF pinが4 ∼ 5LRCK後に
“L”になります。また、DZFM bitを“1”にすると両チャネルの入力データが8192回連続して“0”の場合のみ、両
チャネルのDZF pinが“H”になります。ゼロ検出機能はDZFE bitで無効にできます。この時、両チャネルのDZF
pinは常に“L”です。DZF pinの極性はDZFB bitで反転することが可能です。
■ ソフトミュート機能
ソフトミュートはディジタル的に実行されます。SMUTE pinを“H”またはSMUTE bitを“1”にするとその時点の
ATT設定値からATT設定値 × ATT遷移時間(Table 13)で入力データが−∞ (“0”)までアテネーションされます。
SMUTE pinを“L”またはSMUTE bitを“0”にすると−∞状態が解除され、−∞からATT設定値 × ATT遷移時間で
ATT設定値まで復帰します。ソフトミュート開始後、−∞までアテネーションされる前に解除されるとアテネ
ーションが中断され、同じサイクルでATT設定値まで復帰します。ソフトミュート機能は信号を止めずに信
号源を切り替える場合などに有効です。
S M U T E pin or
S M U T E bit
(1)
(1)
AT T _Level
(3)
A ttenuation
-∞
GD
(2)
GD
(2)
AOUT
D ZF pin
(4)
8192/fs
注:
(1) ATT設定値 × ATT遷移時間(Table 13)。例えば、Normal Speed Mode時、ATT設定値が“255”の場合は
1020LRCKサイクルです。
(2) ディジタル入力に対するアナログ出力は群遅延(GD)をもちます。
(3) ソフトミュート開始後、−∞までアテネーションされる前に解除されるとアテネーションが中断され、
同じサイクルでATT設定値まで復帰します。
(4) 各チャネルの入力データが8192回連続して“0”の場合、各チャネルのDZF pinは“H”になります。その後、
各チャネルの入力データが“0”でなくなると、対応するチャネルのDZF pinが“L”になります。
Figure 11. Soft Mute Function
■ システムリセット
電源ON時には、PDN pinに一度“L”を入力してリセットして下さい。アナログ部はMCLK入力によりパワーダ
ウン状態が解除され、ディジタル部は内部カウンタがMCLKを4/fsカウントした後、パワーダウン状態が解除
されます。
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- 24 -
[AK4397]
■ パワーダウン機能
PDN pinを“L”にするとパワーダウン状態になり、アナログ出力はフローティング状態(Hi-Z)になります。
Figure 12 にパワーダウン及びパワーアップ時のシステムタイミング例を示します。
PDN
Internal
State
Normal Operation
Power-down
D/A In
(Digital)
Normal Operation
“0” data
GD
D/A Out
(Analog)
(1)
GD
(3)
(2)
(3)
(1)
(4)
Clock In
Don’t care
MCLK, BICK, LRCK
DZFL/DZFR
External
MUTE
(6)
(5)
Mute ON
注:
(1) ディジタル入力に対するアナログ出力は群遅延(GD)を持ちます。
(2) パワーダウン時、アナログ出力はHi-Zです。
(3) PDN信号のエッジ(“↓ ↑”)でクリックノイズが出力されます。このノイズはデータが“0”の場合でも出
力されます。
(4) パワーダウン状態(PDN pin = “L”)では各クロック入力(MCLK, BICK, LRCK)を止めることができま
す。
(5) クリックノイズ(3)が問題になる場合はアナログ出力を外部でミュートして下さい。タイミング例を
示します。
(6) パワーダウン状態(PDN pin = “L”)では、DZF pinは“L”になります。
Figure 12. Power-down/up sequence example
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- 25 -
[AK4397]
■ リセット機能
RSTN bitを“0”にするとDACはリセットされますが、内部レジスタは初期化されません。この時、アナログ出
力はAVDD/2電圧になり、DZFL/DZFR pinは“H”になります。Figure 13にRSTN bitによるリセットシーケンス
を示します。
RSTN bit
3~4/fs (6)
2~3/fs (6)
Internal
RSTN Timing
Internal
State
Normal Operation
P
D/A In
(Digital)
d
“0” data
(1)
D/A Out
(Analog)
Normal Operation
Digital Block
GD
GD
(3)
(2)
(3)
(1)
(4)
Clock In
Don’t care
MCLK, BICK, LRCK
2/fs(5)
DZFL/DZFR
注:
(1) ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。
(2) RSTN bit = “0”時、アナログ出力はAVDD/2です。
(3) 内部RSTN信号のエッジ(“↓ ↑”)でクリックノイズが出力されます。このノイズはデータが“0”の場合で
も出力されます。
(4) リセット状態(RSTN bit = “0”)では各クロック入力(MCLK, BICK, LRCK)を止めることができます。
(5) DZF pinはRSTN bitの立ち下がりエッジで“H”になり、LSI内部のRSTN bitの立ち上がりエッジの2/fs
後、“L”になります。
(6) RSTN bitを書き込んでからLSI内部のRSTN bitが変化するまでの立ち下がり時に3 ~ 4/fsかかります。
また、立ち上がり時に2 ~ 3/fsかります。
Figure 13. Reset sequence example
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- 26 -
[AK4397]
■ レジスタコントロールインタフェース
AK4397のいくつかの機能はピン(パラレルモード)とレジスタ(シリアルモード)のどちらでも設定できます
が、パラレルモード時にはレジスタ設定は無効、シリアルモード時にはピン設定は無効になります。P/S pin
の設定を変更した場合は、PDN pinでAK4397をリセットして下さい。シリアルモードではP/S pinを“L”にする
ことによってイネーブルされます。このモードでは3線式シリアルI/Fピン: CSN, CCLK, CDTIで書き込みを行
います。I/F上のデータはChip address (2bit, C1/0), Read/Write (1bit, “1”固定, Write only), Register address (MSB
first, 5bit)とControl data (MSB first, 8bit)で構成されます。データ送信側はCCLKの“↓”で各ビットを出力し、受
信側は“↑”で取り込みます。データの書き込みはCSNの“↑”で有効になります。CCLKのクロックスピードは
5MHz (max)です。
Function
Parallel Mode
Serial Mode
Auto Setting Mode
O
O
Manual Setting Mode
O
O
Audio Format
O
O
De-emphasis
O
O
SMUTE
O
O
DSD Mode
X
O
Slow roll-off Response
X
O
Digital Attenuator
X
O
Table 14. Function List (O: Available, X: Not available)
PDN pinを“L”にすると内部レジスタ値が初期化されます。また、シリアルモードではRSTN bitに“0”を書き込
むと内部タイミング回路がリセットされます。但し、このときレジスタの内容は初期化されません。
CSN
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
CCLK
CDTI
C1 C0 R/W A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0
C1-C0: Chip Address (C1=CAD1, C0=CAD0)
R/W:
READ/WRITE (Fixed to “1”, Write only)
A4-A0: Register Address
D7-D0: Control Data
Figure 14. Control I/F Timing
*AK4397はデータ読み出しをサポートしません。
*PDN pin = “L”時、及びマスタクロックが供給されていない時は、コントロールレジスタへの書き込みはでき
ません。
*CSNが“L”期間中にCCLKの“↑”が15回以下または17回以上の場合にはデータは書き込まれません。
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[AK4397]
■ レジスタマップ
Addr
00H
01H
02H
03H
04H
Register Name
Control 1
Control 2
Control 3
Lch ATT
Rch ATT
D7
ACKS
DZFE
D/P
ATT7
ATT7
D6
0
DZFM
DSDM
ATT6
ATT6
D5
0
SLOW
DCKS
ATT5
ATT5
D4
0
DFS1
DCKB
ATT4
ATT4
D3
DIF2
DFS0
0
ATT3
ATT3
D2
DIF1
DEM1
DZFB
ATT2
ATT2
D1
DIF0
DEM0
0
ATT1
ATT1
D0
RSTN
SMUTE
0
ATT0
ATT0
Note:
アドレス05H ∼ 1FHへの書き込みは禁止です。
PDN pinを“L”にするとレジスタの内容が初期化されます。
RSTN bitに“0”を書き込むと内部タイミング回路がリセットされますが、レジスタの内容は初期化されませ
ん。
P/S pinの設定を変更した場合は、PDN pinでAK4397をリセットして下さい。
■ 詳細説明
Addr Register Name
00H Control 1
Default
D7
ACKS
0
D6
0
0
D5
0
0
D4
0
0
D3
DIF2
0
D2
DIF1
1
D1
DIF0
0
D0
RSTN
1
RSTN: Internal Timing Reset
0: Reset. All registers are not initialized.
1: Normal Operation (default)
“0”で内部タイミング回路がリセットされますが、レジスタの内容は初期化されません。
DIF2-0: Audio Data Interface Modes (Table 11)
初期値は“010” (Mode2 : 24bit前詰め)です。
ACKS: Master Clock Frequency Auto Setting Mode Enable (PCM only)
0: Disable : Manual Setting Mode (default)
1: Enable : Auto Setting Mode
ACKS bitが“1”の時、サンプリング周波数とMCLK周波数は自動検出されます。
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[AK4397]
Addr Register Name
01H Control 2
Default
D7
DZFE
0
D6
DZFM
0
D5
SLOW
0
D4
DFS1
0
D3
DFS0
0
D2
DEM1
0
D1
DEM0
1
D0
SMUTE
0
SMUTE: Soft Mute Enable
0: Normal Operation (default)
1: DAC outputs soft-muted.
DEM1-0: De-emphasis Response (Table 12)
初期値は“01” (OFF)です。
DFS1-0:
Sampling Speed Control (Table 6)
初期値は“00” (Normal Speed)です。DFS1-0 bitを切り替えた場合、クリックノイズが発生します。
SLOW:
Slow Roll-off Filter Enable
0: Sharp roll-off filter (default)
1: Slow roll-off filter
DZFM:
Data Zero Detect Mode
0: Channel Separated Mode (default)
1: Channel ANDed Mode
If the DZFM bit is set to “1”, the DZF pins of both channels go to “H” only when the input data at both
channels are continuously zeros for 8192 LRCK cycles.
DZFE:
Data Zero Detect Enable
0: Disable (default)
1: Enable
Zero detect function can be disabled by DZFE bit “0”. In this case, the DZF pins of both channels are
always “L”.
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- 29 -
[AK4397]
Addr Register Name
02H Control 3
Default
D7
D/P
0
D6
DSDM
0
D5
DCKS
0
D4
DCKB
0
D3
0
0
D2
DZFB
0
D1
0
0
D0
0
0
D1
ATT1
ATT1
1
D0
ATT0
ATT0
1
DZFB: Inverting Enable of DZF
0: DZF pin goes “H” at Zero Detection (default)
1: DZF pin goes “L” at Zero Detection
DCKB: Polarity of DCLK (DSD Only)
0: DSD data is output from DCLK falling edge. (default)
1: DSD data is output from DCLK rising edge.
DCKS: Master Clock Frequency Select at DSD mode (DSD only)
0: 512fs (default)
1: 768fs
DSDM: DSD Input Select
0: Input pin: #5, 6, 7 (default)
1: Input pin: #12, 13, 14
DSDM bitの設定を変更した場合は、RSTN bitでAK4397をリセットして下さい。
D/P:
DSD/PCM Mode Select
0: PCM Mode (default)
1: DSD Mode
D/P bitの設定を変更した場合は、RSTN bitでAK4397をリセットして下さい。
Addr Register Name
03H Lch ATT
04H Rch ATT
Default
D7
ATT7
ATT7
1
D6
ATT6
ATT6
1
D5
ATT5
ATT5
1
D4
ATT4
ATT4
1
D3
ATT3
ATT3
1
D2
ATT2
ATT2
1
ATT7-0: Attenuation Level
ATT = 20 log10 (ATT_DATA / 255) [dB]
FFH: 0dB (default)
00H: Mute
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- 30 -
[AK4397]
システム設計
システム接続例をFigure 15、アナログ出力回路例をFigure 17,Figure 18とFigure 19に示します。具体的な回路と
測定例については評価ボード(AKD4397)を参照して下さい。
Master clock
Analog5.0V
Digital 5.0V
10u
+
+
0.1u
34
NC 35
NC 36
NC 37
NC 38
NC 39
VSS3 40
AVDD 41
VSS4 43
Lch
LPF
1
DVDD
Lch Out
AOUTLN 33
Reset & PD
64fs
2
PDN
VSS2 32
3
BICK
VDDL 31
Audio Data
4
SDATA
fs
5
LRCK
6
CSN
Micro-
7
CAD0
Controller
8
CCLK
9
CDTI
AK4397EQ
+
0.1u
VREFHL 30
VREFLL 29
10u
+
+
0.1u
10u
NC 28
VREFLR 27
VREFHR 26
0.1u
VSS1 24
Top View
11 DIF1
10u
+
+
VDDR 25
10 DIF0
0.1u
10u
22 AOUTRP
21 NC
20 NC
19 NC
18 NC
17 CAD1
16 DZFL
15 DZFR
14 P/S
13 NC
AOUTRN 23
12 DIF2
+
Lch
Mute
AOUTLP
10u
MCLK 42
NC 44
0.1u
Rch
LPF
Rch
Mute
Rch Out
Electrolytic Capacitor
Ceramic Capacitor
注:
- Chip Address = “00”. BICK = 64fs, LRCK = fs
- AVDDとDVDDの配線はレギュレータ等からの低インピーダンス状態のまま分けて配線して下さい。
- VSS1-4 は同じアナロググランドに接続して下さい。
- AOUTが負荷容量を駆動する場合は直列に抵抗を入れて下さい。
- プルダウン/プルアップピン以外のディジタル入力ピンはオープンにしないで下さい。
Figure 15. Typical Connection Diagram (AVDD=VDDL/R=5V, DVDD=5V, Serial mode)
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- 31 -
[AK4397]
NC 35
AOUTLP 34
NC 36
NC 37
NC 38
NC 39
VSS3 40
MCLK 42
DVDD
2
PDN
VSS2
32
3
BICK
VDDL
31
4
SDATA
5
LRCK
6
CSN
7
CAD0
8
CCLK
VREFHR 26
9
CDTI
VDDR
25
10 DFS0
VSS1
24
AK4397EQ
Controller
AOUTLN 33
1
VREFHL 30
VREFLL
29
NC
28
VREFLR 27
AOUTRN 23
21 NC
20 NC
19 NC
18 NC
17 CAD1
16 DZFL
15 DZFR
14 P/S
13 NC
12 DIF2
11 DIF1
22 AOUTRP
System
AVDD 41
NC 44
Analog Ground
VSS4 43
Digital Ground
Figure 16. Ground Layout
1. グランドと電源のデカップリング
AK4397ではディジタルノイズのカップリングを最小限に抑えるため、AVDD, VDDL/R とDVDDをデカップリ
ングします。AVDD, VDDL/R にはシステムのアナログ電源を供給し、DVDDにはシステムのディジタル電源を
供給して下さい。AVDD, VDDL/R とDVDDの配線はレギュレータ等からの低インピーダンス状態のまま分けて
配線して下さい。その際、AVDD, VDDL/R とDVDDの立ち上げシーケンスを考慮する必要はありません。
VSS1-4 は同じアナロググランドに接続して下さい。デカップリングコンデンサ、特に小容量のセラミックコ
ンデンサはAK4397にできるだけ近づけて接続します。
2. 基準電圧
VREFHL/R pinとVREFLL/R pinに入力される電圧の差がアナログ出力のフルスケールを決定します。通常は
VREFHL/R pinをAVDDに接続し、VREFLL/R pinをVSS に接続します。VREFHL/R pinとVREFLL/R pinとの間
に0.1µFのセラミックコンデンサを接続します。VREFHL/R pinには高周波ノイズを除去するために、10µF程度
の電解コンデンサと並列に0.1µFのセラミックコンデンサをVSS との間に接続して下さい。特に、セラミック
コンデンサはピンにできるだけ近づけて接続して下さい。ディジタル信号、特にクロックはAK4397へのカッ
プリングを避けるためVREFHL/R, VREFLL/R pinからできるだけ離して下さい。
3. アナログ出力
アナログ出力は完全差動出力になっており、出力レンジはAVDD/2を中心に2.8Vpp (typ, VREFHL/R −
VREFLL/R = 5V)です。差動出力は外部で加算されます。AOUTL/R +, AOUTL/R −の加算電圧はVAOUT =
(AOUT+)−(AOUT−)です。加算ゲインが1の場合、出力レンジは5.6Vpp (typ, VREFHL/R − VREFLL/R = 5V)で
す。外部加算回路のバイアス電圧は外部で供給します。入力コードのフォーマットは2’s compliment (2の補数)
で7FFFFFH(@24bit)に対しては正のフルスケール、800000H(@24bit) に対しては負のフルスケール、
000000H(@24bit)でのVAOUTの理想値は0V電圧が出力されます。
内蔵のΔΣ変調器の帯域外ノイズ(シェーピングノイズ)は内蔵のスイッチトキャパシタフィルタ(SCF)で減衰さ
れます。
Figure 17は差動出力を1個のオペアンプで加算する外部LPF回路例です。Figure 18は差動出力の回路例及び3個
のオペアンプを使った外部LPF回路例です。
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- 32 -
[AK4397]
AK4397
1.5k
AOUT-
1.5k
390
1n
+Vop
2.2n
1.5k
AOUT+
1.5k
Analog
Out
390
1n
-Vop
Figure 17. External LPF Circuit Example 1 for PCM (fc = 99.2kHz, Q=0.704)
Frequency Response
Gain
20kHz
−0.011dB
40kHz
−0.127dB
80kHz
−1.571dB
Table 15. Frequency Response of External LPF Circuit Example 1 for PCM
+15
3.3n
+
10k
330
180
0.1u
7
3
2 +
4
3.9n
6
NJM5534D
+
10u
0.1u
620
620
3.3n
+
100u
3.9n
100
6
Lch
1.0n NJM5534D
10u
6
NJM5534D
1.2k
330
2 - 4
+
3
7
0.1u
7
3
+
2 4
+
10k
AOUTL+
180
+10u
1.0n
1.2k
680
0.1u
560
560
100u
AOUTL- +
-15
10u
680
+
0.1u
10u
+
10u
0.1u
Figure 18. External LPF Circuit Example 2 for PCM
1st Stage
2nd Stage
Total
Cut-off Frequency
182kHz
284kHz
Q
0.637
Gain
+3.9dB
-0.88dB
+3.02dB
20kHz
-0.025
-0.021
-0.046dB
Frequency
40kHz
-0.106
-0.085
-0.191dB
Response
80kHz
-0.517
-0.331
-0.848dB
Table 16. Frequency Response of External LPF Circuit Example 2 for PCM
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- 33 -
[AK4397]
SACDフォーマットブック(Scarlet Book)では、SACDの再生時のフィルタ特性として、カットオフ50kHz以下の
スロープ−30dB/oct以上のフィルタが推奨されています。AK4397では内部フィルタ(Table 17)と外部アナログフ
ィルタ(Figure 19)により、このフィルタ特性を実現可能です。
Frequency
Gain
20kHz
−0.4dB
50kHz
−2.8dB
100kHz
−15.5dB
Table 17. Internal Filter Response at DSD Mode
2.0k
1.8k
4.3k
AOUT1.0k
270p
2.8Vpp
2200p
+Vop
3300p
2.0k
1.8k
1.0k
AOUT+
+
2.8Vpp
4.3k
270p
Analog
Out
6.34Vpp
-Vop
Figure 19. External 3rd Order LPF Circuit Example for DSD
Frequency
Gain
20kHz
−0.05dB
50kHz
−0.51dB
100kHz
−16.8dB
DC gain = 1.07dB
Table 18. 3rd Order LPF (Figure 19) Response
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- 34 -
[AK4397]
パッケージ
44pin LQFP (Unit: mm)
1.70max
12.0
0 ~ 0.2
10.0
23
33
0.80
12.0
22
10.0
34
12
44
1
11
0.09 ~ 0.20
0.37±0.10
0°∼10°
0.60±0.20
0.15
■ 材質・メッキ仕様
Package molding compound:
Lead frame material:
Lead frame surface treatment:
Epoxy
Cu
Solder (Pb free) plate
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- 35 -
[AK4397]
マーキング
AK4397EQ
XXXXXXX
AKM
1
1) Pin #1 indication
2) AKM Logo
3) Date Code: XXXXXXX(7 digits)
4) Marking Code: AK4397
5) Audio 4 pro Logo
改訂履歴
Date (Y/M/D)
07/05/11
08/02/12
Revision
00
01
Reason
初版
誤記訂正
Page
Contents
25
26
32
VCOM pin に関する記述の削除
VCOM → AVDD/2
2. 基準電圧
VCOM pin に関する記述の削除
09/02/25
02
誤記訂正
33
12/11/12
03
仕様変更
35
3. アナログ出力
VCOM → AVDD/2
Figure 17 を変更
Table 15 を変更
パッケージ
パッケージ図の寸法を変更。
MS0616-J-03
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- 36 -
[AK4397]
重要な注意事項
z
z
z
z
z
z
本書に記載された製品、および、製品の仕様につきましては、製品改善のために予告なく変更することが
あります。従いまして、ご使用を検討の際には、本書に掲載した情報が最新のものであることを弊社営業
担当、あるいは弊社特約店営業担当にご確認ください。
本書に記載された周辺回路、応用回路、ソフトウェアおよびこれらに関連する情報は、半導体製品の動作
例、応用例を説明するものです。お客様の機器設計において本書に記載された周辺回路、応用回路、ソフ
トウェアおよびこれらに関連する情報を使用される場合は、お客様の責任において行ってください。本書
に記載された周辺回路、応用回路、ソフトウェアおよびこれらに関連する情報の使用に起因してお客様ま
たは第三者に生じた損害に対し、弊社はその責任を負うものではありません。また、当該使用に起因する、
工業所有権その他の第三者の所有する権利に対する侵害につきましても同様です。
本書記載製品が、外国為替および、外国貿易管理法に定める戦略物資(役務を含む)に該当する場合、輸
出する際に同法に基づく輸出許可が必要です。
医療機器、安全装置、航空宇宙用機器、原子力制御用機器など、その装置・機器の故障や動作不良が、直
接または間接を問わず、生命、身体、財産等へ重大な損害を及ぼすことが通常予想されるような極めて高
い信頼性を要求される用途に弊社製品を使用される場合は、必ず事前に弊社代表取締役の書面による同意
をお取りください。
この同意書を得ずにこうした用途に弊社製品を使用された場合、弊社は、その使用から生ずる損害等の責
任を一切負うものではありませんのでご了承ください。
お客様の転売等によりこの注意事項の存在を知らずに上記用途に弊社製品が使用され、その使用から損害
等が生じた場合は全てお客様にてご負担または補償して頂きますのでご了承下さい。
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