AK4137 Japanese Datasheet

[AK4137]
AK4137
32bit SRC with PCM/DSD conversion
1. 概 要
AK4137 は 2ch のディジタルサンプルレートコンバータ(SRC)です。入力された 8kHz~768kHz の
範囲にあるサンプルレートのオーディオソースを 8kHz~768kHz のサンプルレートに変換して出力し
ます。また、発振器を内蔵しており、マスタクロックを必要としませんので、非常にシンプルな構成が
とれます。ハイエンドオーディオ/USB DAC 等、異なるサンプルレートを持つ音源との接続用途に最適
です。PCM-DSD 変換機能を持ち多彩な音楽再生が可能です。
2. 特 長
 2 channels input/output
 Asynchronous Sample Rate Converter
 PCM
Input Sample Rate Range(FSI):8kHz~768kHz
Output Sample Rate Range(FSO):8kHz~768kHz
 Input to Output Sample Rate Ratio: FSO/FSI = 1/6~24
 DSD
Input Sample Rate Range(FSI):2.8224MHz~12.288MHz
Output Sample Rate Range(FSO):2.8224MHz~12.288MHz
THD+N: Up to-150dB
 Dynamic Range: 186dB (A-weighted)
 I/F format:MSB justified, LSB justified, I2S compatible and TDM
 PCM/DSD converter
 DoP I/F
 Oscillator for Internal Operation Clock
 Clock for Master mode:64/128/192/256/384/512/768fso
 On-chip X’tal oscillator
 Digital De-emphasis Filter(32KHz, 44.1KHz, 48KHz)
 soft Mute Function
 SRC Bypass mode (Master/Slave, PCM, DSD)
 uP Interface:I2C bus/SPI 4-wire
 Power Supply
DVDD: 3.0~3.6V (internal LDO enabled)
DVDD:1.7~1.9V (internal LDO disabled)
 Ta:-40~+105°C
 Package: 48-pin LQFP (0.5mm pitch)
015008606-J-01
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2015/08
[AK4137]
3. 目
次
概 要.................................................................................................................................................. 1
特 長.................................................................................................................................................. 1
目 次.................................................................................................................................................. 2
ブロック図と機能説明 ........................................................................................................................ 5
ピン配置と機能説明 ............................................................................................................................ 6
オーダリングガイド ............................................................................................................................... 6
■ ピン機能説明 ..................................................................................................................................... 7
6. 絶対最大定格 ......................................................................................................................................11
7. 推奨動作条件 ......................................................................................................................................11
8. SRC 特性........................................................................................................................................... 12
■ PCMIN->PCMOUT .......................................................................................................................... 12
■ PCMIN->DSDOUT .......................................................................................................................... 12
■ DSDIN->PCMOUT .......................................................................................................................... 13
9. 消費電流 ............................................................................................................................................ 14
■ 内蔵 LDO モード ............................................................................................................................. 14
■ DV18 外部供給モード ..................................................................................................................... 14
10.
フィルタ特性 ................................................................................................................................. 15
■ シャープロールオフ・フィルタ特性 .............................................................................................. 15
■ スローロールオフ・フィルタ特性 .................................................................................................. 16
■ ショートディレイ・シャープロールオフ・フィルタ特性.............................................................. 17
■ ショートディレイ・スローロールオフ・フィルタ特性 ................................................................. 18
11.
DSD モード特性 ............................................................................................................................ 19
■ シャープロールオフ・フィルタ特性 .............................................................................................. 19
■ スローロールオフ・フィルタ特性 .................................................................................................. 19
■ ショートディレイ・スローロールオフ・フィルタ特性 ................................................................. 20
12.
入出力組み合わせ例 ...................................................................................................................... 21
13.
DC 特性 ......................................................................................................................................... 23
14.
スイッチング特性 .......................................................................................................................... 23
■ タイミング波形 ............................................................................................................................... 29
15.
動作説明 ........................................................................................................................................ 37
■ 動作モードと設定............................................................................................................................ 37
■ 立ち上がりシーケンス .................................................................................................................... 38
■ SRC バイパスモード....................................................................................................................... 39
■ スレーブモード ............................................................................................................................... 41
■ マスタモード ................................................................................................................................... 41
■ 入力ポートのシステムクロックとオーディオインタフェースフォーマット ................................ 42
■ 出力ポートのシステムクロックとモード設定 ................................................................................ 46
■ 出力ポートのオーディオインタフェースフォーマット ................................................................. 48
■ TDM Mode 時のカスケード接続 ..................................................................................................... 53
■ ソフトミュート機能 ........................................................................................................................ 54
■ ディザ回路 ...................................................................................................................................... 56
■ Digital フィルタ ............................................................................................................................... 57
■ ディエンファシスフィルタ ............................................................................................................. 57
■ レギュレータ ................................................................................................................................... 57
■ DSD モード ..................................................................................................................................... 58
■ クロック切り替えの手順................................................................................................................. 61
■ PDN pin あるいは RSTN bit でリセットせずに入力ポートの ILRCK 周波数を変化させた場合 ... 62
■ PDN pin あるいは RSTN bit でリセットせずに出力ポートの OLRCK 周波数を変化させた場合.. 62
1.
2.
3.
4.
5.
015008606-J-01
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2015/08
[AK4137]
■ レート変換時のポップノイズ除去 .................................................................................................. 62
■ 入力ソース切り替え(PCM⇔DSDI、DoP モード)...................................................................... 63
■ 内部ステータスピン ........................................................................................................................ 63
■ シリアルコントロールインタフェイス ........................................................................................... 64
■ レジスタマップ ............................................................................................................................... 68
■ グラウンドと電源のデカップリング .............................................................................................. 74
16.
ジッタ-耐量 ................................................................................................................................. 75
17.
システム設計 ................................................................................................................................. 76
18.
パッケージ..................................................................................................................................... 78
■ 外形寸法図 ...................................................................................................................................... 78
■ 材質・メッキ仕様............................................................................................................................ 78
■ マーキング ...................................................................................................................................... 79
19.
改訂履歴 ........................................................................................................................................ 80
重要な注意事項 ........................................................................................................................................ 81
015008606-J-01
-3-
2015/08
[AK4137]
AK4137
bit
DR(A-Weighted)
THD+N
fsi
fso
Ratio I/O
出力側クロック
(マスタ動作用)
SRC 変換
SRC バイパス機能
ソフトミュート
DITHER
内蔵レギュレータ
外部 1.8V 入力
水晶発振回路
レート変換時
ポップノイズ除去
マイコン I/F
015008606-J-01
AK4136
32
186
150
8~768KHz
8~768KHz
1/6~24
←
176
140
8~384KHz
8~384KHz
1/6~12
64/128/256/384/512/768fso 対応
128/256/384/512/768fso 対応
PCM→PCM 変換、DSD→DSD 変換
DSD→PCM 変換、PCM→DSD 変換
DoP→DSD 変換、DoP→PCM 変換
あり(マスタ、スレーブ)
あり
セミオートモード
ミュート時間設定可能
あり
3V→1.8V
あり
あり
PCM→PCM 変換
あり
←
I2C、4Wire
←
-4-
←
あり
セミオートモード、
ミュート時間設定はレジスタ設定のみ
あり(レジスタ設定のみ)
←
←
←
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[AK4137]
4. ブロック図と機能説明
IBICK
OBIT0
OBIT1
ODIF0
ODIF1
TDM
ILRCK
PCM
Input
Serial
Audio
I/F
DITHER
SMSEMI
SMT0
SMT1
SRCEN
SDTI
BYPASS
PCM
FIR
DEM
PCM
Output
Serial
Audio
I/F
SRC
COMB
SMUTE
SRC
DOP
DSDIR
DSDIL
IDCLK
DSD
Dither
DSD
SDTO/DSDOL
OLRCK/DSDOR
OBICK/ODCLK
DSD
BYPASS
MCKO
Internal
OSC
PDN
TEST1
TEST0
REF
I2C
Internal
Regulator
UP/IF
PSN
X’tal
OSC
Clock
Div.
DVSS
DVDD
CM3
CM2
CM1
CM0
XTO
XTI/OMCLK/TDMI
DV18
VSEL
CDTO
SCL/CCLK/SD
SDA/CDTI/SLOW
CSN/SMUTE
CAD0/IDIF0
CAD1/IDIF1
IDIF2
DEM0 (DSDIL)
DEM1 (DSDIR)
Figure 1. ブロック図
015008606-J-01
-5-
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[AK4137]
5.
ピン配置と機能説明
オーダリングガイド
OBICK/ODCLK
SDTO/DSDOL
SMT0
SMT1
27
26
25
XTO
31
28
CLKMODE
32
TDM
XTI/OMCLK/TDMI
33
OLRCK/DSDOR
DVSS
34
29
DVDD
35
30
DVDD
36
40  +85C
48pin LQFP (0.5mm pitch)
AK4137評価用ボード
OBIT0
37
24
MCKO
OBIT1
38
23
SMSEMI
CM0
39
22
DITHER
CM1
40
21
ODIF0
CM2
41
20
ODIF1
19
CSN/SMUTE
18
SCL/CCLK /SD
17
AK4137
CM3
42
VSEL
43
DV18
44
DVSS
45
16
SDA/CDTI/SLOW
SLOW
CDTO
DVDD
46
15
PSN
NC
47
14
PDN
NC
48
13
I2C
11
12
9
IDIF2
TEST0
8
CAD1/IDIF1
TEST1
7
CAD0/IDIF0
10
6
SDTI
SRCEN
5
IBICK
3
IDCLK
4
2
DSDIR/DEM1
ILRCK
1
Top View
DSDIL/DEM0
AK4137EQ
AKD4137
Figure 2. ピン配置
015008606-J-01
-6-
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[AK4137]
■
ピン機能説明
No.
Pin Name
DSDIL
DEM0
DSDIR
DEM1
IDCLK
ILRCK
IBICK
SDTI
CAD0
IDIF0
CAD1
IDIF1
IDIF2
I/O
Function
I
I
I
I
I
I
I
I
I
I
I
I
I
DSD Data Pin in DSD Mode
De-emphasis Control #0 Pin
DSD Data Pin in DSD Mode
2
De-emphasis Control #1 Pin
3
DSD Clock Pin in DSD Mode
4
L/R Clock Pin in PCM Mode
5
Audio Serial Data Clock Pin in PCM Mode
6
Audio Serial Data Input Pin in PCM Mode
Chip Address 0 Pin in Serial Control Mode
7
Digital Input Format 0 Pin in Parallel Control Mode
Chip Address 1 Pin in Serial Control Mode
8
Digital Input Format 1 Pin in Parallel Control Mode
9
Digital Input Format 2 Pin in Parallel Control Mode
Unlock Status Pin
10 SRCEN
O
When the PDN pin= “L”, this pin outputs “H”.
11 TEST0
I
Test pin 0. Must be connected to DVSS in normal use.
12 TEST1
I
Test pin 1. Must be connected to DVSS in normal use.
Select serial mode
13 I2C
I
“L”: 4-wire serial Mode ,“H”: I2C Mode
Power-Down Mode Pin
“H”: Power up,
14 PDN
I
“L”: Power down reset and initializes the control register.
The AK4137 should be reset once by bringing PDN pin = “L” upon
power-up.
Parallel/Serial Mode Select
15 PSN
I
“L”: Serial Mode , “H”: Parallel Mode
Note 1. 全ての入力ピンはオープンにしないでください。DVDD は同じ電源に繋いでください。
Note 2. PSN, CM3-0, OBIT1-0, TDM, ODIF1-0, IDIF2-0 and CAD1-0 pin must be changed when the
PDN pin = “L”.
1
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-7-
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No.
16
17
18
Pin Name
I/O
CDTO
SDA
CDTI
SLOW
SCL
CCLK
SD
O
I/O
I
I
I
I
I
Function
I2C= “L”: Control Data Output Pin in Serial Control Mode
I2C= “H”: Control Data In/Out Pin in Serial Control Mode
I2C= “L”: Control Data Input Pin in Serial Control Mode
Digital Filter Select Pin in Parallel Control Mode
I2C= “H”: Control Data Clock Input Pin in Serial Control Mode
I2C= “L”: Control Data Clock Pin in Serial Control Mode
Digital Filter Select Pin in Parallel Control Mode
CSN
I
Chip Select Pin in Serial Control Mode , I2C= “L”
SMUTE
I
Soft Mute Pin in Parallel Control Mode
When this pin is changed to “H”, soft mute cycle is initiated.
When returning “L”, the output mute releases.
20
21
ODIF1
ODIF0
I
I
22
DITHER
I
23
SMSEMI
I
24
25
26
MCKO
SMT1
SMT0
O
I
I
SDTO
O
DSDOL
O
OBICK
I/O
ODCLK
I/O
19
27
28
Audio Interface Format #1 Pin for Output PORT
Audio Interface Format #0 Pin for Output PORT
Dither Enable Pin
“H”: Dither ON, “L”: Dither OFF
Soft Mute Semi Auto Mode
“L”: Manual Mode , “H”: Semi Auto Mode
Master Clock Output Pin
Soft Mute Timer select #1 Pin
Soft Mute Timer select #0 Pin
Audio Serial Data Output Pin for Output PORT
When the PDN pin = “L”, the SDTO pin outputs “L”.
DSD Data Pin in DSD Mode
Audio Serial Data Clock Pin for Output PORT
When the PDN pin = “L” in master mode,
the OBICK pin outputs “L”.
DSD Clock Pin in DSD Mode
Output Channel Clock Pin for Output PORT
When the PDN pin = “L” in master mode, the OLRCK pin outputs “L”.
29
DSDOR
O
DSD Data Pin in DSD Mode
TDM Format Select Pin
30 TDM
I
“L”(connected to DVSS): Stereo Mode
“H”(connected to DVDD): TDM mode for Output
X’tal Output Pin
31 XTO
When the PDN pin = “L” or CM3-0 = “LHHL” or “LHHH” or “Hxxx”
O
XTO outputs “L”.
Master Clock Select Pin
32 CLKMODE
I
“L”(connected to DVSS): X'tal Mode
“H”(connected to DVDD): External Master Clock or TDM=”H”
Note 1. 全ての入力ピンはオープンにしないでください。DVDD は同じ電源に繋いでください。
Note 2. PSN, CM3-0, OBIT1-0, TDM, ODIF1-0, IDIF2-0 and CAD1-0 pin must be changed when the
PDN pin = “L”.
OLRCK
015008606-J-01
I/O
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No.
Pin Name
I/O
34
35
36
37
38
39
40
41
42
XTI
OMCLK
TDMI
DVSS
DVDD
DVDD
OBIT0
OBIT1
CM0
CM1
CM2
CM3
I
I
I
I
I
I
I
I
I
43
VSEL
I
44
DV18
I/O
33
Function
X’tal Input Pin
External Master Clock Input
TDMI Daisy-Chain Input Pin
Digital Ground Pin
Digital Power Supply Pin, 3.0  3.6V or 1.7  1.9V
Digital Power Supply Pin, 3.0  3.6V or 1.7  1.9V
Bit Length Select #0 Pin for Output Data
Bit Length Select #1 Pin for Output Data
Clock Select or Mode Select #0 Pin for Output PORT
Clock Select or Mode Select #1 Pin for Output PORT
Clock Select or Mode Select #2 Pin for Output PORT
Clock Select or Mode Select #3 Pin for Output PORT
Digital Power select
“L”: DV18 is Output pin, “H”: DV18 is Power Supply Pin
Digital Power Pin, Typ 1.8V
VSEL= “L”, Output
When the PDN pin= “L”, the DV18 pin outputs “L”. Current must not be
taken from this pin. A 10μF (±30%; including the temperature
characteristics) capacitor should be connected between this pin and
DVSS. When this capacitor is polarized, the positive polarity pin should be
connected to the DV18 pin.
VSEL= “H”, Input
Digital Ground Pin
Digital Power Supply Pin, 3.0  3.6V or 1.7  1.9V
DVSS
DVDD
NC
This pin must be connected to DVSS.
NC
This pin must be connected to DVSS.
Note 1. 全ての入力ピンはオープンにしないでください。DVDD は同じ電源に繋いでください。
Note 2. PSN, CM3-0, OBIT1-0, TDM, ODIF1-0, IDIF2-0 and CAD1-0 pin must be changed when the
PDN pin = “L”.
45
46
47
48
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[AK4137]
*使用しない入出力ピン
区分
Digital
ピン名
SMSEMI, DITHER,
CSN/SMUTE
XTI/OMCLK/TDMI
設定
DVSS に接続
SRCEN, MCKO, XTO, CDTO
DVSS に接続 (スレーブモード)
オープン
*PDN pin = “L”の時、I/O ピンの状態は次の通り規定されます。(マスタモード時は“L”出力になります。)
AK4137 は CM3 pin = “H”の時、必ず出力になります。
設定ピン
CM3
CM2
L
L
L
L
L
L
L
L
L
H
L
H
L
H
L
H
H
-
CM1
L
L
H
H
L
L
H
H
-
CM0
L
H
L
H
L
H
L
H
-
OLRCK、
OBICK
“L”出力
入力
“L”出力
*PDN pin = “L”の時、出力ピンの状態は次の通り規定されます。
出力ピン
SDTO
SRCEN
MCKO
XTO
CDTO
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状態
“L”出力
“H”出力
“L”出力
“L”出力
Hi-z
- 10 -
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[AK4137]
6. 絶対最大定格
(DVSS=0V; Note 3)
Parameter
Symbol
Min.
Max.
Unit
Power Supplies Digital
DVDD
-0.3
4.3
V
(Internal Digital) (Note 4)
DV18
-0.3
2.5
V
Input Current, Any Pin Except Supplies
IIN
10
mA
Digital Input Voltage (Note 5)
VDIN
-0.3
DVDD+0.3
V
Ambient Temperature (Power applied) (Note 6)
Ta
-40
105
C
Storage Temperature
Tstg
-65
150
C
Note 3. 電圧は全てグラウンドに対する値です。
Note 4. DVSS は同じベタグラウンドに接続してください。
Note 5. DSDIL/DEM0, DSDIR/DEM1, ILRCK,IBICK, DCLK, SDTI, IDIF0/CAD0, IDIF1/CAD1, IDIF2,
PDN, PSN, I2C, SLOW/CDTI/SDA, SD/CCLK/SCL, SMUTE/CSN, SMSEMI, SMT1-0,
OBIT1-0, ODIF1-0,CM3-0, DITHER, VSEL, TEST1-0 pin
Note 6. 実装されるプリント基板の配線密度は 100%以上にしてください。
注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。
また通常の動作は保証されません。
7.
(DVSS=0V; Note 3; VSEL= “L”)
Parameter
Power Supplies
Digital
(DVSS=0V; Note 3; VSEL= “H”)
Parameter
Power
Digital
Supplies:
Digital
(Note 7)
Difference
推奨動作条件
Symbol
DVDD
Min.
3.0
Typ.
3.3
Max.
3.6
Unit
V
Symbol
DVDD
DV18
Min.
1.7
1.7
Typ.
1.8
1.8
Max.
1.9
1.9
Unit
V
V
-
0
-
V
DVDD- DV18
Note 3. 電圧は全てグラウンドに対する値です。
Note 7. DVDD と DV18 は外部で接続してください。
電源はPDN pin = “L”の状態で各電源を立ち上げ、電源が立ち上がった後、PDN pin = “H”にしてください。
マイコンの書き込みはPDN pin “↑” 後、5ms後、行って下さい。
015008606-J-01
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2015/08
[AK4137]
8.
SRC 特性
■ PCMIN->PCMOUT
(Ta=-40 +105C; DVDD=3.03.6V or DVDD=DV18=1.7V1.9V; DVSS=0V; Signal Frequency=1KHz;
data = 32bit; measurement bandwidth = 20Hz FSO/2; unless otherwise specified.)
Parameter
Symbol
Min.
Typ.
Max. Unit
Resolution
32
Bits
Input Sample Rate
FSI
8
768
kHz
Output Sample Rate
FSO
8
768
kHz
THD+N
(Input= 1kHz, 0dBFS)
FSO/FSI=44.1kHz/48kHz
-150
dB
FSO/FSI=48kHz/44.1kHz
-133
dB
FSO/FSI=48kHz/192kHz
-153
dB
FSO/FSI=192kHz/48kHz
-144
dB
Worst Case (FSO/FSI=32kHz/176.4kHz)
-111
dB
Dynamic Range (Input= 1kHz, -60dBFS)
FSO/FSI=44.1kHz/48kHz
184
dB
FSO/FSI=48kHz/44.1kHz
183
dB
FSO/FSI=48kHz/192kHz
184
dB
FSO/FSI=192kHz/48kHz
184
dB
Worst Case (FSO/FSI= 48kHz/32kHz)
176
dB
Dynamic Range
(Input= 1kHz, -60dBFS, A-weighted)
FSO/FSI=44.1kHz/48kHz
186
dB
Ratio between Input and Output Sample Rate
FSO/FSI
1/6
24
-
■ PCMIN->DSDOUT
(Ta=-40 +105C; DVDD=3.03.6V or DVDD=VD18=1.71.9V; DVSS=0V; Signal Frequency=1KHz;
data = 32bit; measurement bandwidth = 20Hz FSO/2; unless otherwise specified.)
Parameter
Symbol
Min.
Typ.
Max. Unit
Resolution
32
Bits
Input Sample Rate
FSI
8
768
kHz
Output Sample Rate
FSO
44.1
48
kHz
THD+N
(Input= 1kHz, 0dBFS, Note 8)
64FSO/FSI=2.822MHz/44.1kHz
-115
dB
128FSO/FSI=5.6448MHz/44.1kHz
-119
dB
256FSO/FSI=11.2896MHz/176.4kHz
-123
dB
Dynamic Range (Input= 1kHz, -60dBFS, Note 8)
64FSO/FSI=2.822MHz /44.1kHz
116
dB
128FSO/FSI=5.6448MHz/44.1kHz
119
dB
256FSO/FSI=11.2896MHz/176.4kHz
123
dB
Ratio between Input and Output Sample Rate
FSO/FSI
1/16
1
Note 8. OGAINM6 bit = “1”
015008606-J-01
- 12 -
2015/08
[AK4137]
■ DSDIN->PCMOUT
(Ta=-40 +105C; DVDD=3.03.6V or DVDD=VD18=1.71.9V; DVSS=0V; Signal Frequency=1KHz;
data = 32bit; measurement bandwidth = 20Hz FSO/2; unless otherwise specified.)
Parameter
Symbol
Min.
Typ.
Max. Unit
Resolution
32
Bits
Input Sample Rate
FSI
44.1
48
kHz
Output Sample Rate
FSO
44.1
768
kHz
THD+N
(Input= 1kHz, -6dBFS, Note 9)
FSO/64FSI =44.1kHz/2.8224MHz
-98
dB
FSO/128FSI =44.1kHz/5.6448MHz
-115
dB
FSO/256FSI = 44.1kHz/11.2896MHz
-115
dB
Dynamic Range (Input= 1kHz, -60dBFS, Note 9)
FSO/64FSI =44.1kHz/2.8224MHz
108
dB
FSO/128FSI =44.1kHz/5.6448MHz
140
dB
FSO/256FSI =44.1kHz/11.2896MHz
132
dB
Dynamic Range
(Input= 1kHz, -60dBFS, A-weighted, Note 9)
dB
FSO/128FSI =44.1kHz/5.6448MHz
142
Ratio between Input and Output Sample Rate
FSO/FSI
1
17.4
Note 9. IGAINM6 bit = “1”. AK4137 の DSD 出力をソースとして定義。
■ DSDIN->DSDOUT
(Ta=-40 +105C; DVDD=3.03.6V or DVDD=VD18=1.71.9V; DVSS=0V; Signal Frequency=1KHz;
data = 32bit; measurement bandwidth = 20Hz FSO/2; unless otherwise specified.)
Parameter
Symbol
Min.
Typ.
Max. Unit
Resolution
32
Bits
Input Sample Rate
FSI
44.1
48
kHz
Output Sample Rate
FSO
44.1
48
kHz
THD+N
(Input= 1kHz, -6dBFS, Note 10)
64FSO/64FSI =2.8224MHz/2.8224MHz
-111
dB
128FSO/128FSI =5.6448MHz/5.6448MHz
-115
dB
256FSO/256FSI =11.2896MHz/11.2896MHz
-115
dB
Dynamic Range (Input= 1kHz, -60dBFS, Note 10)
64FSO/64FSI =2.8224MHz/2.8224MHz
116
dB
128FSO/128FSI =5.6448MHz/5.6448MHz
119
dB
256FSO/256FSI =11.2896MHz/11.2896MHz
123
dB
Ratio between Input and Output Sample Rate
FSO/FSI
1
1
Note 10. *IGAINM6 bit = “1”、OGAINM6 bit = “1”
015008606-J-01
- 13 -
2015/08
[AK4137]
9.
消費電流
■
内蔵 LDO モード
(Ta=-40 +105C; DVDD=3.03.6V)
Parameter
Symbol
Min.
Typ.
Power Supply Current
Normal operation: (PDN = “H”)
FSI=FSO=48kHz at Master Mode : DVDD=3.3V
11
FSI=FSO=192kHz at Master Mode: DVDD=3.3V
33
FSI=FSO=768kHz at Master Mode: DVDD=3.3V
40
: DVDD=3.6V
Power down: PDN = “L”
(Note 11)
DVDD=3.6V
10
Note 11. クロックピンを含めた全てのディジタル入力が DVSS と同電位のとき。
Max.
Unit
60
mA
mA
mA
mA
100
A
■ DV18 外部供給モード
(Ta=-40 +105C; DVDD=DV18=1.71.9V)
Parameter
Symbol Min.
Typ.
Power Supply Current
Normal operation:
FSI=FSO=48kHz at Master Mode: DVDD=DV18=1.8V
11
FSI=FSO=192kHz at Master Mode: DVDD=DV18=1.8V
28
FSI=FSO=768kHz at Master Mode: DVDD=DV18=1.8V
32
: DVDD=DV18=1.9V
Power down: PDN = “L” (Note 11)
DVDD=DV18=1.9V
10
Note 11. クロックピンを含めた全てのディジタル入力が DVSS と同電位のとき。
015008606-J-01
- 14 -
Max.
Unit
50
mA
mA
mA
mA
100
A
2015/08
[AK4137]
10. フィルタ特性
■
シャープロールオフ・フィルタ特性
(Ta=-40 +105C; DVDD=3.03.6V or DVDD=DV18=1.7V1.9V, DVSS=0V)
Parameter
Symbol
Min.
Typ.
Max.
Unit
Digital Filter
Passband
0.985  FSO/FSI  24.000
PB
0
kHz
0.4583FSI
0.01dB
0.905  FSO/FSI  0.985
PB
0
kHz
0.4167FSI
0.714  FSO/FSI  0.905
PB
0
kHz
0.3195FSI
0.656  FSO/FSI  0.714
PB
0
kHz
0.2852FSI
0.536  FSO/FSI  0.656
PB
0
kHz
0.2182FSI
0.492  FSO/FSI  0.536
PB
0
kHz
0.2177FSI
0.452  FSO/FSI  0.492
PB
0
kHz
0.1948FSI
0.357  FSO/FSI  0.452
PB
0
kHz
0.1458FSI
0.324  FSO/FSI  0.357
PB
0
kHz
0.1302FSI
0.246  FSO/FSI  0.324
PB
0
kHz
0.0917FSI
0.226  FSO/FSI  0.246
PB
0
kHz
0.0826FSI
0.1667  FSO/FSI  0.226
PB
0
kHz
0.0583FSI
Stopband
0.985  FSO/FSI  24.000
SB
0.5417FSI
kHz
0.905  FSO/FSI  0.985
SB
0.5021FSI
kHz
0.714  FSO/FSI  0.905
SB
0.3965FSI
kHz
0.656  FSO/FSI  0.714
SB
0.3643FSI
kHz
0.536  FSO/FSI  0.656
SB
0.2974FSI
kHz
0.492  FSO/FSI  0.536
SB
0.2813FSI
kHz
0.452  FSO/FSI  0.492
SB
0.2604FSI
kHz
0.357  FSO/FSI  0.452
SB
0.2116FSI
kHz
0.324  FSO/FSI  0.357
SB
0.1969FSI
kHz
0.246  FSO/FSI  0.324
SB
0.1573FSI
kHz
0.226  FSO/FSI  0.246
SB
0.1471FSI
kHz
0.1667  FSO/FSI  0.226
SB
0.1020FSI
kHz
0.226  FSO/FSI 24.000
PR
0.01
dB
Passband
Ripple
0.1667  FSO/FSI  0.226
PR
0.03
dB
Stopband
0.985  FSO/FSI  24.000
SA
140.2
dB
Attenuation
0.905  FSO/FSI  0.985
SA
140.9
dB
0.714  FSO/FSI  0.905
SA
135.2
dB
0.656  FSO/FSI  0.714
SA
135.1
dB
0.536  FSO/FSI  0.656
SA
133.5
dB
0.492  FSO/FSI  0.536
SA
115.3
dB
0.452  FSO/FSI  0.492
SA
118.2
dB
0.357  FSO/FSI  0.452
SA
123.3
dB
0.324  FSO/FSI  0.357
SA
122.9
dB
0.246  FSO/FSI  0.324
SA
117.9
dB
0.226  FSO/FSI  0.246
SA
119.7
dB
0.1667  FSO/FSI  0.226
SA
90.3
dB
Group Delay
GD
64
1/fs
(Note 12)
Note 12. 入力と出力の位相ずれがない時の、L, R のデータが入力された後の ILRCK の立ち上がりから、
L, R データを出力する前の OLRCK の立ち上がりまでの期間です。
015008606-J-01
- 15 -
2015/08
[AK4137]
■
スローロールオフ・フィルタ特性
(Ta=-40 +105C; DVDD=3.03.6V or DVDD=DV18=1.7V1.9V, DVSS=0V)
Parameter
Symbol
Min.
Typ.
Digital Filter
Passband 0.01dB
0.1667  FSO/FSI  24.000
Stopband
0.1667  FSO/FSI  24.000
Passband Ripple
Stopband Attenuation
Group Delay
(Note 12)
PB
SB
PR
SA
GD
0
0.4167FSI
-
108.1
64
Max.
Unit
0.0417FSI
kHz
kHz
dB
dB
1/fs
0.01
-
Note 12. 入力と出力の位相ずれがない時の、L, R のデータが入力された後の ILRCK の立ち上がりから、
L, R データを出力する前の OLRCK の立ち上がりまでの期間です。
015008606-J-01
- 16 -
2015/08
[AK4137]
■
ショートディレイ・シャープロールオフ・フィルタ特性
(Ta=-40 +105C ; DVDD=3.03.6V or DVDD=DV18=1.7V1.9V, DVSS=0V)
Parameter
Digital Filter
Passband
0.01dB
Stopband
Passband
Ripple
Stopband
Attenuation
Group Delay
(Note 12)
0.985  FSO/FSI  24.000
0.905  FSO/FSI  0.985
0.714  FSO/FSI  0.905
0.656  FSO/FSI  0.714
0.536  FSO/FSI  0.656
0.492  FSO/FSI  0.536
0.452  FSO/FSI  0.492
0.357  FSO/FSI  0.452
0.324  FSO/FSI  0.357
0.246  FSO/FSI  0.324
0.226  FSO/FSI  0.246
0.1667  FSO/FSI  0.226
0.985  FSO/FSI  24.000
0.905  FSO/FSI  0.985
0.714  FSO/FSI  0.905
0.656  FSO/FSI  0.714
0.536  FSO/FSI  0.656
0.492  FSO/FSI  0.536
0.452  FSO/FSI  0.492
0.357  FSO/FSI  0.452
0.324  FSO/FSI  0.357
0.246  FSO/FSI  0.324
0.226  FSO/FSI  0.246
0.1667  FSO/FSI  0.226
0.226  FSO/FSI  24.000
0.1667  FSO/FSI  0.226
0.985  FSO/FSI  24.000
0.905  FSO/FSI  0.985
0.714  FSO/FSI  0.905
0.656  FSO/FSI  0.714
0.536  FSO/FSI  0.656
0.492  FSO/FSI  0.536
0.452  FSO/FSI  0.492
0.357  FSO/FSI  0.452
0.324  FSO/FSI  0.357
0.246  FSO/FSI  0.324
0.226  FSO/FSI  0.246
0.1667  FSO/FSI  0.226
0.905  FSO/FSI  24.000
0.656  FSO/FSI  0.905
0.536  FSO/FSI  0.656
0.492  FSO/FSI  0.536
0.452  FSO/FSI  0.492
0.324  FSO/FSI  0.452
0.246  FSO/FSI  0.324
0.226  FSO/FSI  0.246
0.1667  FSO/FSI  0.226
Symbol
Min.
Typ.
Max.
Unit
PB
PB
PB
PB
PB
PB
PB
PB
PB
PB
PB
PB
SB
SB
SB
SB
SB
SB
SB
SB
SB
SB
SB
SB
PR
PR
SA
SA
SA
SA
SA
SA
SA
SA
SA
SA
SA
SA
GD
GD
GD
GD
GD
GD
GD
GD
GD
0
0
0
0
0
0
0
0
0
0
0
0
0.5417FSI
0.5021FSI
0.3965FSI
0.3643FSI
0.2974FSI
0.2813FSI
0.2604FSI
0.2116FSI
0.1969FSI
0.1573FSI
0.1471FSI
0.1020FSI
140.2
140.9
135.2
135.1
133.5
115.3
118.2
123.3
122.9
117.9
119.7
90.3
-
20
22
26
23
24
26
29
30
32
0.4583FSI
0.4167FSI
0.3195FSI
0.2852FSI
0.2182FSI
0.2177FSI
0.1948FSI
0.1458FSI
0.1302FSI
0.0917FSI
0.0826FSI
0.0583FSI
0.01
0.03
-
kHz
kHz
kHz
kHz
kHz
kHz
kHz
kHz
kHz
kHz
kHz
kHz
kHz
kHz
kHz
kHz
kHz
kHz
kHz
kHz
kHz
kHz
kHz
kHz
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
1/fs
1/fs
1/fs
1/fs
1/fs
1/fs
1/fs
1/fs
1/fs
Note 12. 入力と出力の位相ずれがない時の、L, R のデータが入力された後の ILRCK の立ち上がりから、
L, R データを出力する前の OLRCK の立ち上がりまでの期間です。
015008606-J-01
- 17 -
2015/08
[AK4137]
■
ショートディレイ・スローロールオフ・フィルタ特性
(Ta=-40 +105C; DVDD=3.03.6V or DVDD=DV18=1.7V1.9V, DVSS=0V)
Parameter
Symbol
Min.
Typ.
Max.
Unit
Digital Filter
Passband 0.01dB 0.1667FSO/FSI  24.000
PB
0
kHz
0.0417FSI
Stopband
0.1667FSO/FSI  24.000
SB
0.4167FSI
kHz
Passband Ripple
PR
0.01
dB
Stopband Attenuation
SA
108.1
dB
Group Delay (Note 12)
GD
21
1/fs
Note 12. 入力と出力の位相ずれがない時の、L, R のデータが入力された後の ILRCK の立ち上がりから、
L, R データを出力する前の OLRCK の立ち上がりまでの期間です。
015008606-J-01
- 18 -
2015/08
[AK4137]
11. DSD モード特性
■
シャープロールオフ・フィルタ特性
(Ta=-40 +105C; DVDD=3.03.6V or DVDD=DV18=1.7V1.9V; DVSS=0V, ILRCK=48kHz)
Parameter
Symbol
Min.
Typ.
Max.
Unit
Digital Filter
Passband
PCMFSO bit
“00” -0.24dB
PB
0
kHz
20
PCMFSO bit
“01” -1.04dB
PB
0
kHz
40
PCMFSO bit
“10” -3.86dB
PB
0
kHz
80
PCMFSO bit
“11” -5.90dB
PB
0
kHz
100
Stopband
PCMFSO bit
“00”
SB
46
kHz
kHz
PCMFSO bit
“01”
SB
66
PCMFSO bit
“10”
SB
86
kHz
PCMFSO bit
“11”
SB
126
kHz
PCMFSO bit
“00”
PR
0.2
dB
PCMFSO bit
“01”
PR
0.5
dB
Passband
Ripple
PCMFSO bit
“10”
PR
2.0
dB
PCMFSO bit
“11”
PR
3.0
dB
Stopband Attenuation
SA
112
dB
Group Delay
(Note 15)
GD
15
1/fs
Note 13. SACD フォーマットブック(Scarlet Book)では、DSD 信号のピークレベルがデューティレンジ
25%~75%を越えることは推奨されていません。
Note 14. 入力に 1kHz、デューティレンジ 25%~75%の sine 波を与えたときの出力レベルを 0dB とします。
Note 15. Group Delay は PCM 出力(44.1kHz or 48kHz)のとき
■
スローロールオフ・フィルタ特性
(Ta=-40 +105C; DVDD=3.03.6V or DVDD=DV18=1.7V1.9V; DVSS=0V, ILRCK=48kHz)
Parameter
Symbol
Min.
Typ.
Max.
Unit
Digital Filter
Passband 0.28dB
PB
0
kHz
10
Stopband
SB
156
kHz
Passband Ripple
PR
0.15
dB
Stopband Attenuation
SA
112
dB
Group Delay
(Note 15)
GD
15
1/fs
Note 13. SACDフォーマットブック(Scarlet Book)では、DSD信号のピークレベルがデューティレンジ
25%~75%を越えることは推奨されていません。
Note 14. 入力に1kHz、デューティレンジ25%~75%のsine波を与えたときの出力レベルを0dBとします。
Note 15. Group DelayはPCM出力(44.1kHz or 48kHz)のとき
015008606-J-01
- 19 -
2015/08
[AK4137]
■
ショートディレイ・シャープロールオフ・フィルタ特性
(Ta=-40 +105C; DVDD=3.03.6V or DVDD=DV18=1.7V1.9V; DVSS=0V, ILRCK=48kHz)
Parameter
Symbol
Min.
Typ.
Max.
Unit
Digital Filter
Passband
PCMFSO bit
“00” -0.24dB
PB
0
kHz
20
PCMFSO bit
“01” -1.04dB
PB
0
kHz
40
PCMFSO bit
“10” -3.86dB
PB
0
kHz
80
PCMFSO bit
“11” -5.90dB
PB
0
kHz
100
Stopband
PCMFSO bit
“00”
SB
46
kHz
kHz
PCMFSO bit
“01”
SB
66
PCMFSO bit
“10”
SB
86
kHz
PCMFSO bit
“11”
SB
126
kHz
PCMFSO bit
“00”
PR
0.2
dB
PCMFSO bit
“01”
PR
0.5
dB
Passband
Ripple
PCMFSO bit
“10”
PR
2.0
dB
PCMFSO bit
“11”
PR
3.0
dB
Stopband Attenuation
SA
112
dB
Group Delay
(Note 15)
GD
13
1/fs
Note 13. SACDフォーマットブック(Scarlet Book)では、DSD信号のピークレベルがデューティレンジ
25%~75%を越えることは推奨されていません。
Note 14. 入力に1kHz、デューティレンジ25%~75%のsine波を与えたときの出力レベルを0dBとします。
Note 15. Group Delay は PCM 出力(44.1kHz or 48kHz)のとき
■
ショートディレイ・スローロールオフ・フィルタ特性
(Ta=-40 +105C; DVDD=3.03.6V or DVDD=DV18=1.7V1.9V; DVSS=0V, ILRCK=48kHz)
Parameter
Symbol
Min.
Typ.
Max.
Unit
Digital Filter
Passband 0.28dB
PB
0
kHz
10
Stopband
SB
156
kHz
Passband Ripple
PR
0.15
dB
Stopband Attenuation
SA
112
dB
Group Delay
(Note 15)
GD
13
1/fs
Note 13. SACDフォーマットブック(Scarlet Book)では、DSD信号のピークレベルがデューティレンジ
25%~75%を越えることは推奨されていません。
Note 14. 入力に1kHz、デューティレンジ25%~75%のsine波を与えたときの出力レベルを0dBとします。
Note 15. Group DelayはPCM出力(44.1kHz or 48kHz)のとき
015008606-J-01
- 20 -
2015/08
[AK4137]
12. 入出力組み合わせ例
入力データと出力データの可能な、組み合わせを示します。
Fsi は入力データのサンプルレート、Fso は出力データのサンプルレートです。
Fsi[KHz]
PCM
Fso[KHz]
PCM
min
8
11.025
16
32
44.1
48
88.2
96
176.4
192
DSD
min
min
015008606-J-01
768
768
768
2.8224
2.8224
2.8224
192
288
384
768
768
768
768
768
768
768
-
3.072
3.072
3.072
3.072
3.072
3.072
Fso[KHz]
PCM
11.2896
11.2896
11.2896
6.144
6.144
6.144
6.144
6.144
6.144
12.288
Fso[MHz]
DSD
max
48
48
48
5.6448
5.6448
5.6448
DSD
max
min
11.2896
11.2896
Fso[MHz]
8
8
8
8
8
8
14.7
16
29.6
32
Fsi[MHz]
5.6448
5.6448
5.6448
5.6448
5.6448
5.6448
DSD
max
Fso[KHz]
PCM
8
12
16
32
44.1
48
88.2
96
176.4
192
3.072
6.144
12.288
2.8224
2.8224
2.8224
2.8224
2.8224
2.8224
Fso[MHz]
44.1
44.1
44.1
Fsi[KHz]
DSD
192
264.6
384
768
768
768
768
768
768
768
Fso[KHz]
PCM
2.8224
5.6448
11.2896
PCM
DSD
max
8
8
8
8
8
8
14.7
16
29.6
32
Fsi[MHz]
Fso[MHz]
768
768
768
3.072
3.072
3.072
- 21 -
6.144
6.144
6.144
12.288
12.288
12.288
2015/08
[AK4137]
下記組み合わせはダウンコンバートした場合、歪特性が 80dB 程度になる場合があります。
Fsi[KHz]
PCM
384
768
Fso[KHz]
PCM
min
64~384
128~768
Fsi[KHz]
PCM
384
768
Fso[MHz]
DSD
max
768
768
2.8224
2.8224
Fso[KHz]
PCM
min
64~384
128~768
015008606-J-01
5.6448
5.6448
11.2896
11.2896
Fso[MHz]
DSD
max
768
768
3.072
3.072
- 22 -
6.144
6.144
12.288
12.288
2015/08
[AK4137]
13. DC 特性
(Ta=-40 +105C; DVDD=3.03.6V VSEL = “L” or DVDD=DV18=1.7V1.9V: VSEL = “H”)
Parameter
Symbol
Min.
Typ.
Max.
High-Level Input Voltage
VIH
70%DVDD
Low-Level Input Voltage
VIL
30%DVDD
High-Level Output Voltage
Except SDA pin
(Iout=400A)
VOH
DVDD0.4
Low-Level Output Voltage
Except SDA pin
(Iout=400A)
VOL
0.4
SDA pin
(Iout=3mA)
VOL
0.4
Input Leakage Current
Iin
10
Unit
V
V
V
V
V
A
14. スイッチング特性
(Ta=-40 +105C; DVDD=3.03.6V: VSEL = “L” or DVDD=DV18=1.7V1.9V: VSEL = “H” ; CL=20pF)
Parameter
Symbol
Min.
Typ.
Max.
Unit
Master Clock Timing
fXTAL
11.2896
24.576
MHz
Crystal Oscillator Frequency
(44.1, 48, 88.2, 96KHz の256倍)
OMCLK Input
64 FSO :
fCLK
0.512
49.152
MHz
Pulse Width Low
tCLKL
7
ns
Pulse Width High
tCLKH
7
ns
128 FSO :
fCLK
1.024
49.152
MHz
Pulse Width Low
tCLKL
7
ns
Pulse Width High
tCLKH
7
ns
256 FSO :
fCLK
2.048
49.152
MHz
Pulse Width Low
tCLKL
7
ns
Pulse Width High
tCLKH
7
ns
384 FSO :
fCLK
3.072
36.864
MHz
Pulse Width Low
tCLKL
10
ns
Pulse Width High
tCLKH
10
ns
512 FSO :
fCLK
4.096
49.152
MHz
Pulse Width Low
tCLKL
7
ns
Pulse Width High
tCLKH
7
ns
768 FSO :
fCLK
6.144
36.864
MHz
Pulse Width Low
tCLKL
10
ns
Pulse Width High
tCLKH
10
ns
MCKO Output
49.152
MHz
fMCK
Frequency
0.512
50
60
%
dMCLK
40
Duty (Note 16)
Note 16. 出力ポートのマスタクロックを水晶振動子で供給する場合の MCKO 出力 Duty の仕様です。
015008606-J-01
- 23 -
2015/08
[AK4137]
Parameter
Input PORT ILRCK
Frequency
Normal speed mode
Double speed mode
Quad speed mode
Oct speed mode
Hex speed mode
Duty Cycle
Slave Mode
Output PORT OLRCK
Frequency
Slave mode
Normal speed mode
Double speed mode
Quad speed mode
Oct speed mode
Hex speed mode
Master mode, OMCLK Input, 64FSO mode
Master mode, OMCLK Input, 128FSO mode
Master mode, OMCLK Input, 256FSO mode
Master mode, OMCLK Input, 384FSO mode
Master mode, OMCLK Input, 512FSO mode
Master mode, OMCLK Input, 768FSO mode
Duty Cycle
Slave Mode
Master Mode
Input PORT ILRCK for TDM256 Mode
Frequency
“H” time (slave mode)
“L” time (slave mode)
Input PORT ILRCK for TDM512 Mode
Frequency
“H” time (slave mode)
“L” time (slave mode)
Output PORT OLRCK for TDM256 Mode
Frequency
“H” time (slave mode)
“L” time (slave mode)
Output PORT OLRCK for TDM512 Mode
Frequency
“H” time (slave mode)
“L” time (slave mode)
015008606-J-01
Symbol
Min.
FSIN
FSID
FSIQ
FSIO
FSIH
Duty
8
54
108
FSON
FSOD
FSOQ
FSOO
FSOH
FSO
FSO
FSO
FSO
FSO
FSO
8
54
108
Duty
Duty
48
FSI
tLRH
tLRL
48
Typ.
Max.
54
108
216
384
768
50
52
54
108
216
384
768
8
8
8
8
8
8
768
384
192
96
96
48
kHz
kHz
kHz
kHz
kHz
kHz
%
kHz
kHz
kHz
kHz
kHz
kHz
kHz
kHz
kHz
kHz
Khz
52
%
%
8
1/256FSI
1/256FSI
96
kHz
ns
ns
FSI
tLRH
tLRL
8
1/512FSI
1/512FSI
48
kHz
ns
ns
FSO
tLRH
tLRL
8
1/256 FSO
1/256 FSO
96
kHz
ns
ns
FSO
tLRH
tLRL
8
1/512 FSO
1/512 FSO
48
kHz
ns
ns
- 24 -
50
50
Unit
2015/08
[AK4137]
Parameter
Symbol
Min.
Typ.
Max.
Audio Interface Timing
Input PORT (Slave mode)
IBICK Period
Normal speed mode
tBCK
1/256 FSIN
Double speed mode
tBCK
1/128 FSID
Quad speed mode
tBCK
1/64 FSIQ
Oct speed mode
tBCK
1/64 FSIO
Hex speed mode
tBCK
1/64 FSIH
IBICK Pulse Width Low
tBCKL
7
Pulse Width High
tBCKH
7
ILRCK Edge to IBICK “↑” (Note 17)
tLRB
5
IBICK “↑” to ILRCK Edge (Note 17)
tBLR
5
SDTI Hold Time from IBICK “↑”
tSDH
5
SDTI Setup Time to IBICK “↑”
tSDS
5
DSD Audio Interface Timing (64 mode)
IDCLK Period
tDCK
1/64FSIN
IDCLK Pulse Width Low
tDCKL
160
IDCLK Pulse Width High
tDCKH
160
IDCLK Edge to DSDL/R
tDDD
20
20
DSD Audio Interface Timing (128 mode)
IDCLK Period
tDCK
1/128FSIN
IDCLK Pulse Width Low
tDCKL
80
IDCLK Pulse Width High
tDCKH
80
IDCLK Edge to DSDL/R
tDDD
10
10
DSD Audio Interface Timing (256 mode)
IDCLK Period
tDCK
1/256FSIN
IDCLK Pulse Width Low
tDCKL
40
IDCLK Pulse Width High
tDCKH
40
IDCLK Edge to DSDL/R
tDDD
5
5
Input PORT (TDM256 slave mode)
IBICK Period
tBCK
40
IBICK Pulse Width Low
tBCKL
16
Pulse Width High
tBCKH
16
ILRCK Edge to IBICK “↑”
(Note 17)
tLRB
10
IBICK “↑” to ILRCK Edge
(Note 17)
tBLR
10
SDTI Hold Time from IBICK “↑”
tSDH
10
SDTI Setup Time to IBICK “↑”
tSDS
6
Input PORT (TDM512 slave mode)
IBICK Period
tBCK
40
IBICK Pulse Width Low
tBCKL
16
Pulse Width High
tBCKH
16
ILRCK Edge to IBICK “↑”
(Note 17)
tLRB
10
IBICK “↑” to ILRCK Edge
(Note 17)
tBLR
10
SDTI Hold Time from IBICK “↑”
tSDH
10
SDTI Setup Time to IBICK “↑”
tSDS
6
Note 17. この規格値は ILRCK のエッジと IBICK の“”が重ならないように規定しています。
Note 18. IBICK, OBICK の Max 周波数:49.152MHz
015008606-J-01
- 25 -
Unit
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
2015/08
[AK4137]
Parameter
Audio Interface Timing
Output PORT (Slave mode)
OBICK Period
Normal speed mode
Double speed mode
Quad speed mode
Oct speed mode
Hex speed mode
OBICK Pulse Width Low
Pulse Width High
OLRCK Edge to OBICK “↑” (Note 17)
OBICK “↑” to OLRCK Edge (Note 17)
Symbol
Min.
tBCK
tBCK
tBCK
tBCK
tBCK
tBCKL
tBCKH
tLRB
tBLR
1/256 FSON
1/128 FSOD
1/64 FSOQ
1/64 FSOO
1/64 FSOH
7
7
10
7
Typ.
Max.
Unit
ns
ns
ns
ns
DVDD=3.0V~3.6V(VSEL pin= “L”)
(fso=768KHz)
OBICK “↓” to SDTO (HEXAE bit= “1”)
tBSD
5
ns
DVDD=3.0V~3.6V(VSEL pin= “L”)
(Except fso=768KHz)
OLRCK to SDTO(MSB) (Except I2S mode)
OBICK “↓” to SDTO
tLRS
tBSD
10
10
ns
ns
20
20
ns
ns
-
ns
ns
ns
ns
DVDD=1.7V~1.9V(VSEL pin= “H”)
(Except fso=384KHz,768KHz)
OLRCK to SDTO(MSB) (Except I2S mode)
tLRS
OBICK “↓” to SDTO
tBSD
DSD Audio Interface Timing (64 mode slave)
ODCLK Period
tDCK
1/64FSIN
ODCLK Pulse Width Low
tDCKL
160
ODCLK Pulse Width High
tDCKH
160
ODCLK Edge to DSDOL/R
tDDD
20
DSD Audio Interface Timing (128 mode
slave)
DVDD=3.0V~3.6V(VSEL pin= “L”)
tDCK
1/128FSIN
ODCLK Period
tDCKL
80
ODCLK Pulse Width Low
tDCKH
80
ODCLK Pulse Width High
tDDD
10
ODCLK Edge to DSDOL/R
Note 17. この規格値は ILRCK のエッジと IBICK の“”が重ならないように規定しています。
015008606-J-01
- 26 -
20
-
10
ns
ns
ns
ns
2015/08
[AK4137]
Parameter
Audio Interface Timing
Output PORT (TDM256 slave mode)
DVDD=3.0V~3.6V(VSEL pin= “L”)
OBICK Period
OBICK Pulse Width Low
Pulse Width High
OLRCK Edge to OBICK “↑”
(Note 17)
OBICK “↑” to OLRCK Edge
(Note 17)
OBICK “↓” to SDTO
Symbol
Min.
tBCK
tBCKL
tBCKH
tLRB
tBLR
tBSD
40
16
16
10
10
Typ.
Max.
Unit
10
ns
ns
ns
ns
ns
ns
DVDD=1.7V~1.9V(VSEL pin= “H”)
OBICK Period
tBCK
80
OBICK Pulse Width Low
tBCKL
32
Pulse Width High
tBCKH
32
OLRCK Edge to OBICK “↑”
(Note 17)
tLRB
20
OBICK “↑” to OLRCK Edge
(Note 17)
tBLR
20
OBICK “↓” to SDTO
tBSD
20
Output PORT (TDM512 slave mode)
DVDD=3.0V~3.6V(VSEL pin= “L”)
OBICK Period
tBCK
40
OBICK Pulse Width Low
tBCKL
16
Pulse Width High
tBCKH
16
OLRCK Edge to OBICK “↑”
(Note 17)
tLRB
10
OBICK “↑” to OLRCK Edge
(Note 17)
tBLR
10
OBICK “↓” to SDTO
tBSD
10
Output PORT (Master mode)
OBICK Frequency
fBCK
64 FSO
OBICK Duty
dBCK
50
OBICK “↓” to OLRCK Edge
tMBLR
5
5
OBICK “↓” to SDTO
tBSD
5
5
DSD Audio Interface Timing (64 mode
Master)
tDCK
64 FSO
ODCLK Period
50
dDCK
ODCLK Duty
-20
20
tDDD
ODCLK Edge to DSDOL/R
DSD Audio Interface Timing (128 mode
Master)
tDCK
128 FSO
ODCLK Period
50
dDCK
ODCLK Duty
-10
10
tDDD
ODCLK Edge to DSDOL/R
DSD Audio Interface Timing (256 mode
Master)
tDCK
256 FSO
ODCLK Period
50
dDCK
ODCLK Duty
-5
-5
tDDD
ODCLK Edge to DSDOL/R
Reset Timing
PDN “L” Width after DVDD is on.(Note 20)
tAPD1
150
PDN Accept Pulse Width
(Note 20)
tAPD2
700
PDN pin Pulse Width of Spike Noise
tPDS
0
50
Suppressed by Input Filter
(Note 21 )
Note 17. この規格値は ILRCK のエッジと IBICK の“”が重ならないように規定しています。
Note 19. TDM は Slave Mode のみ対応しています。
Note 20. AK4137 は PDN pin = “L”でリセットされます。
ns
ns
ns
ns
ns
sn
ns
ns
ns
ns
ns
ns
Hz
%
ns
ns
Hz
%
ns
Hz
%
ns
Hz
%
ns
ns
ms
ns
Note 21. PDN pin に内蔵されるノイズフィルタが除去できる “L”パルスのスパイクノイズ幅の規定です。
015008606-J-01
- 27 -
2015/08
[AK4137]
Parameter
Control Interface Timing
CCLK Period
CCLK Pulse Width High
CCLK Pulse Width Low
CDTI Setup Time
CDTI Hold Time
CSN High Time
CSN “↓” to CCLK “↑”
CCLK “↑” to CSN “↑”
CCLK “↓” to CDTO
CSN “↑” to CDTO “Hi-Z”
Symbol
Min.
tCCK
tCCKH
tCCKL
tCDS
tCDH
tCSW
tCSS
tCSH
tDCD
tCCZ
200
80
80
50
50
150
50
50
Typ.
Max.
Unit
45
70
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
Control Interface Timing (I2C Bus):
SCL Clock Frequency
fSCL
400
Bus Free Time Between Transmissions
tBUF
1.3
Start Condition Hold Time
tHD:STA
0.6
(prior to first clock pulse)
Clock Low Time
tLOW
1.3
Clock High Time
tHIGH
0.6
Setup Time for Repeated Start Condition
tSU:STA
0.6
SDA Hold Time from SCL Falling (Note 22)
tHD:DAT
0
SDA Setup Time from SCL Rising
tSU:DAT
0.1
Rise Time of Both SDA and SCL Lines
tR
0.3
Fall Time of Both SDA and SCL Lines
tF
0.3
Setup Time for Stop Condition
tSU:STO
0.6
Pulse Width of Spike Noise
tSP
0
50
Suppressed by Input Filter
Capacitive load on bus
Cb
400
Note 22. データは最低 300ns (SCL の立ち下がり時間)の間保持されなければなりません。
015008606-J-01
- 28 -
kHz
s
s
s
s
s
s
s
s
s
s
ns
pF
2015/08
[AK4137]
■
タイミング波形
1/fCLK
VIH
XTI
VIL
tCLKH
tCLKL
1/fCLK
VIH
OMCLK(I)
VIL
tCLKH
tCLKL
dCLK=tCLKH(or fCKL)x fCLKx100
1/fMCK
50%DVDD
MCKO(O)
tMCKH
tMCKL
dMCK=tMCKH (or tMCKL) x fMCK X100
Figure 3. OMCLK, MCKO Clock Timing
015008606-J-01
- 29 -
2015/08
[AK4137]
Slave Mode
1/FSI
VIH
ILRCK(I)
VIL
tLRCH
tLRCL
Duty=tLRCH(or tLRCL)xFSIx100
tBCK
VIH
IBICK(I)
VIL
tBCKH
tBCKL
TDM256 or TDM512 Mode and Slave Mode
1/FSI
VIH
ILRCK(I)
VIL
tLRH
tLRL
tBCK
VIH
IBICK(I)
VIL
tBCKH
tBCKL
Figure 4. ILRCK, IBICK Clock Timing
015008606-J-01
- 30 -
2015/08
[AK4137]
Slave Mode
1/FSO
VIH
OLRCK(I)
VIL
tLRCH
tLRCL
Duty=tLRCH(or tLRCL)xFSOx100
tBCK
VIH
OBICK(I)
VIL
tBCKH
tBCKL
TDM256 or TDM512 Mode and Slave Mode
1/FSO
VIH
OLRCK(I)
VIL
tLRH
tLRL
tBCK
VIH
OBICK(I)
VIL
tBCKH
tBCKL
Figure 5. OLRCK, OBICK Clock Timing (Slave Mode)
Master Mode
1/FSO
50%DVDD
OLRCK(O)
tLRCH
tLRCL
Duty=tLRCH(or tLRCL) x FSO X100
1/fBCK
50%DVDD
OBICK(O)
tBICKH
tBICKL
dBCK=tBICKH(or tBICKL) x fBCK X100
Figure 6. OLRCK, OBICK Clock Timing (Master Mode)
015008606-J-01
- 31 -
2015/08
[AK4137]
Slave mode and TDM256 or TDM512 Slave Mode
VIH
ILRCK
VIL
tBLR
tLRB
VIH
IBICK
VIL
tSDS
tSDH
VIH
SDTI
VIL
Figure 7. Input PORT Audio Interface Timing
Slave mode and TDM256 or TDM512 Slave Mode
VIH
OLRCK
VIL
tBLR
tLRB
VIH
OBICK
VIL
tLRS
tBSD
50%DVDD
SDTO
Figure 8. Output PORT Audio Interface Timing
Master mode and TDM256 or TDM512 Master mode
50%DVDD
OLRCK
tMBLR
50%DVDD
OBICK
tBSD
50%DVDD
SDTO
Figure 9. Output PORT Audio Interface Timing
015008606-J-01
- 32 -
2015/08
[AK4137]
DSD Normal Mode, DCKB bit = “0”
tDCK
tDCKL
tDCKH
VIH
DCLK
VIL
tDDD
VIH
DSDL1/2
DSDR1/2
VIL
tDDD
VIH
DSDL1/2
DSDR1/2
VIL
Figure 10. Audio Serial Interface Timing
DSD Phase Modulation Mode, DCKB bit = “0”
tDCK
tDCKL
tDCKH
VIH
DCLK
VIL
tDDD
tDDD
VIH
DSDL1/2
DSDR1/2
VIL
tDDD
tDDD
VIH
DSDL1/2
DSDR1/2
VIL
Figure 11. Audio Serial Interface Timing
015008606-J-01
- 33 -
2015/08
[AK4137]
4-Wire Read
VIH
CSN
tCCLK
tCCKH
tCSS
VIH
1/2 Level of VIH/VIL
VIL
CCLK
tCDS tCDH
CDTI
CAD1
tSCKL
CAD0
R/W
VIH
A4
A0
VIL
Hi-Z
CDTO
tCSW
VIH
CSN
VIL
tCSH
VIH
CCLK
CDTI
VIL
D3
D2
D1
VIH
D0
VIL
Hi-Z
CDTO
Figure 12. 4-wire Serial Control Mode
015008606-J-01
- 34 -
2015/08
[AK4137]
4Wire Write
VIL
CSN
CCLK
VIL
CDTI
CDTO
A1
A0
Hi-Z
D7
D6
D5
VOH
VOL
tDCD
tCSW
VIH
CSN
VIL
tCSH
VIH
VIL
CCLK
tCCZ
CDTI
Hi-Z
CDTO
D2
D1
VOH
D0
Figure 13. 4-wire Serial Control Mode
015008606-J-01
- 35 -
2015/08
[AK4137]
I2C Bus Control Mode
VIH
SDA
VIL
tLOW
tBUF
tR
tHIGH
tF
tSP
VIH
SCL
VIL
tHD:STA
Stop
tHD:DAT
tSU:DAT
tSU:STA
tSU:STO
Start
Stop
Start
Figure 14. I2C Bus Control Mode
PDN
DVDD
tAPD2
tPDS
tAPD1
VIH
VIL
PDN
“L”
“H”
“L”
“H”
Figure 15. PDN
015008606-J-01
- 36 -
2015/08
[AK4137]
15. 動作説明
■
動作モードと設定
AK4137はDSDIE bitとDSDOE bitで入力データと出力データの形式を選択できます。また、DOP bitで
DoPモードを選択できます。BYPS bitでBypassモードを選択できます。
BYPS
0
1
SRC mode
SRC
Bypass
Operation mode
PCM->PCM
PCM->DSD
DSD->PCM
DSD->DSD
DoP->PCM
DoP->DSD
Not Available
Not Available
DOP(*)
0
0
0
0
1
1
1
1
DSDIE
0
0
1
1
0
0
1
1
DSDOE
0
1
0
1
0
1
0
1
INPUT
PCM
PCM
DSD
DSD
DoP
DoP
-
OUTPUT
PCM
DSD
PCM
DSD
PCM
DSD
-
(*) 本機能は DoP 信号が入力されることを前提にしています。DOP bit = “1”のとき通常の PCM デー
タを入力しないでください。AK4137 で行う DoP 検出は 0x05、0xFA、0xAA のオア(OR)を取り判
定します。
015008606-J-01
- 37 -
2015/08
[AK4137]
■
立ち上がりシーケンス
VSEL pin= “L” (regulator mode)
DVDD (3.3V)
PDN pin
LDO
5ms(max)
Internal reset
XTI
OSC
VSEL pin= “H” (regulator off mode)
DVDD, DV18 (1.8V)
PDN pin
5ms(max)
Internal reset
XTI
OSC
015008606-J-01
- 38 -
2015/08
[AK4137]
■ SRC バイパスモード
PCMIN→PCMOUTモード (Slave Mode)
入力ポートのデータSDTIは、Table 2のオーディオインタフェースフォーマットにしたがってILRCK
と IBICKによりデバイス内部に取り込まれます。出力ポートのデータSDTOは、Table 5、Table 6の
オーディオインタフェースフォーマットにしたがってOLRCKと OBICKにより出力されます。
IBICKとOBICKは位相を合わせる必要はありませんが、互いに同期している必要があります。ILRCK
とOLRCKも位相を合わせる必要はありませんが、互いに同期している必要があります。
DSDIR
DSDIL
IDCLK
PCM
Input
Serial
Audio
I/F
OBIT0
OBIT1
ODIF0
ODIF1
TDM
IBICK
DITHER
SMSEMI
SMT0
SMT1
SRCEN
SDTI
ILRCK
PCM
Output
Serial
Audio
I/F
SMUTE
Dither
DSD
SDTO/DSDOL
OLRCK/DSDOR
OBICK/ODCLK
DSD
MCKO
Internal
OSC
PDN
TEST1
TEST0
REF
I2C
X’tal
OSC
Internal
Regulator
UP/IF
PSN
Clock
Div.
DVSS
DVDD
CM3
CM2
CM1
CM0
XTO
XTI/OMCLK/TDMI
VD18
VSEL
CDTO
SDA/CDTI/SLOW
SCL/CCLK/SD
CSN/SMUTE
CAD0/IDIF0
CAD1/IDIF1
IDIF2
DEM0 (DSDIL)
DEM1 (DSDIR)
Figure 16. BYPASS Mode Slave (PCMIN→PCMOUT)
PCMIN→PCMOUTモード (Master Mode)
入力ポートのデータSDTIは、Table 2のオーディオインタフェースフォーマットにしたがってILRCK
と IBICKによりデバイス内部に取り込まれます。出力ポートのデータSDTOは、Table 5、Table 6の
オーディオインタフェースフォーマットにしたがってILRCKと IBICKにより出力されます。
ILRCKがスルーしOLRCKから出力されます。IBICKがスルーしOBICKから出力されます。
DSDIR
DSDIL
IDCLK
PCM
Input
Serial
Audio
I/F
OBIT0
OBIT1
ODIF0
ODIF1
TDM
IBICK
DITHER
SMSEMI
SMT0
SMT1
SRCEN
SDTI
ILRCK
PCM
Output
Serial
Audio
I/F
SMUTE
Dither
DSD
SDTO/DSDOL
OLRCK/DSDOR
OBICK/ODCLK
DSD
MCKO
PDN
Internal
OSC
TEST1
TEST0
REF
I2C
Internal
Regulator
UP/IF
PSN
X’tal
OSC
Clock
Div.
DVSS
DVDD
CM3
CM2
CM1
CM0
XTO
XTI/OMCLK/TDMI
VD18
VSEL
CDTO
SCL/CCLK/SD
SDA/CDTI/SLOW
CSN/SMUTE
CAD0/IDIF0
CAD1/IDIF1
IDIF2
DEM0 (DSDIL)
DEM1 (DSDIR)
Figure 17. BYPASS Mode Master (PCMIN→PCMOUT)
015008606-J-01
- 39 -
2015/08
[AK4137]
DSDIN → DSDOUTモード (Master Mode)
DOP bit = “0”, DSDIE bit = “1”, DSDOE bit = “1”の時、入力ポートのデータDSDIL、DSDIRはIDCLKに
よりデバイス内部に取り込まれます。出力ポートのデータDSDOL、DSDORはIDCLKより出力されま
す。IDCLKがスルーしODCLKから出力されます。
IBICK
DSDIR
DSDIL
IDCLK
OBIT0
OBIT1
ODIF0
ODIF1
TDM
ILRCK
DITHER
SMSEMI
SMT0
SMT1
SRCE_N
SDTI
PCM
Input
Serial
Audio
I/F
PCM
Output
Serial
Audio
I/F
DSD
SDTO/DSDOL
OLRCK/DSDOR
OBICK/ODCLK
DSD
MCKO
PDN
Internal
OSC
TEST1
TEST0
REF
I2C
X’tal
OSC
Internal
Regulator
UP/IF
PSN
Clock
Div.
DVSS
DVDD
CM3
CM2
CM1
CM0
XTO
XTI/OMCLK/TDMI
VD18
VSEL
CDTO
SDA/CDTI/SLOW
SCL/CCLK/SD
CSN/SMUTE
CAD0/IDIF0
CAD1/IDIF1
IDIF2
DEM0 (DSDIL)
DEM1 (DSDIR)
Figure 18. BYPASS Mode Master (DSDIN→DSDOUT)
PCM(DoP) → DSDOUTモード (Master Mode)
DOP bit = “1”, DSDIE bit = “0”, DSDOE bit = “1” の時、入力ポートのデータSDTIはTable 2のオーディ
オインタフェースフォーマットにしたがってILRCKとIBICKによりデバイス内部に取り込まれ(LSB
は非対応)、DSDデータに変換されます。出力ポートのデータDSDOL、DSDORはODCLKより出力
されます。 ODCLKはIBICKより生成されます。
OBIT0
OBIT1
ODIF0
ODIF1
TDM
IBICK
DITHER
SMSEMI
SMT0
SMT1
SRCE_N
SDTI
ILRCK
PCM
Input
Serial
Audio
I/F
PCM
Output
Serial
Audio
I/F
DOP
DSDIR
DSDIL
IDCLK
DSD
SDTO/DSDOL
OLRCK/DSDOR
OBICK/ODCLK
DSD
MCKO
Internal
OSC
PDN
TEST1
TEST0
REF
I2C
Internal
Regulator
UP/IF
PSN
X’tal
OSC
Clock
Div.
DVSS
DVDD
CM3
CM2
CM1
CM0
XTO
XTI/OMCLK/TDMI
VD18
VSEL
CDTO
SCL/CCLK/SD
SDA/CDTI/SLOW
CSN/SMUTE
CAD0/IDIF0
CAD1/IDIF1
IDIF2
DEM0 (DSDIL)
DEM1 (DSDIR)
Figure 19. BYPASS Mode Master (DoP → DSDOUT)
015008606-J-01
- 40 -
2015/08
[AK4137]
■
スレーブモード
スレーブモード時は、OLRCK pin とOBICK pin は入力ピンです。
■
マスタモード
マスタモード時は、OLRCK pin と OBICK pin は出力ピンです。XTI/OMCLK pin よりマスタクロック
を供給します。XTI/OMCLK pin には、以下の方法でのクロックの供給が可能です。
■ X’tal Mode
XTI
C
C
AK4137
XTO
コンデンサの値はTable 1を参照。
Figure 20. X’tal (XTI) Mode
公称周波数 [MHz]
直列等価抵抗 [Ω] max
外付けコンデンサ C[pF] max
11.2896
12.288
22.5792
24.576
60
15
Table 1. 外付け水晶の直列抵抗と外付けコンデンサ(C)
OMCLK 入力
OMCLK 入力
OMCLK 入力
OMCLK 入力
OMCLK 入力
OMCLK 入力
256FSO モードで X’tal モードの場合、FSO の範囲は 44.1kHz~96kHz です。
384FSO モードで X’tal モードの場合、FSO の範囲は 29.4kHz~64kHz です。
512FSO モードで X’tal モードの場合、FSO の範囲は 22.05kHz~48kHz です。
768FSO モードで X’tal モードの場合、FSO の範囲は 14.7kHz~32kHz です。
128FSO モードで X’tal モードの場合、FSO の範囲は 88.2kHz~192kHz です。
64FSO モードで X’tal モードの場合、FSO の範囲は 176.4kHz~384kHz です。
外部クロックモード
XTI
External Clock
外部 CLK Mode 時 XTO pin は
“L”になります。
XTO
AK4137
Figure 21. External Clock (OMCLK) Mode
015008606-J-01
- 41 -
2015/08
[AK4137]
■
入力ポートのシステムクロックとオーディオインタフェースフォーマット
入力ポートのオーディオインタフェースフォーマットは、全モードとも MSB ファースト、2’s
complement のデータフォーマットで、SDTI はそれぞれ BICK の立ち上がりでラッチされます。
パラレルコントロールモード(PSN pin = “H”) 時、入力ポートのオーディオインタフェースフォーマット
設定は IDIF2-0 pin により設定されます。 IDIF2-0 pin は、PDN pin = “L”中に変更してください。
シリアルコントロールモード(PSN pin= “L”) 時、IDIF2-0 pin 設定は無視されます。IDIF1-0 bit 設定が反
映されます。IDIF2-0 bit は、SMUTE bit= “1”あるいは SMUTE pin =”H”でソフトミュートし、SDTO 出
力コードがオールゼロになった後、変更してください。
Mode
IDIF2
Pin
(Note18)
IDIF1
Pin
(Note18)
IDIF0
Pin
(Note18)
SDTI Format
0
L
L
L
32bit, LSB justified
1
L
L
H
24bit, LSB justified
2
L
H
L
32bit, MSB justified
3
L
H
H
4
5
6
7
H
H
H
L
L
H
L
H
L
H
H
H
32 or 16 bit, I2S Compatible
16 bit, I2S Compatible
TDM 32bit, MSB justified
TDM 32bit, I2S Compatible
TDM 32bit, MSB justified
TDM 32bit, I2S Compatible
ILRCK
Input
IBICK
Input
IBICK
Freq
256FS
64FSI
256FSI
 48FSI
256FSI
 64FSI
256FSI
 64FSI
32FSI
256FSI
512FSI
Table 2. Input PORT Audio Interface Format (パラレルコントロールモード PSN pin= “H”) 時
Note 23. IBICK = 32FSI は16bit I2S Compatibleのみ対応します。
Note 24. シリアルコントロールモード(PSN pin = “L”) 時、IDIF2-0 pin 設定は無視されます。
Note 25. TDM 入力時、どのチャンネルのデータを内部に取り込むかは、TDMICH2-1 bit で決まりま
す。
015008606-J-01
- 42 -
2015/08
[AK4137]
ILRCK
0
1
2
20
21
22
32
33
63
0
1
2
20
21
22
32
33
63
0
1
IBICK(128fs)
SDTI
31
0
1
2
12
13
14
23
1
24
0
31
31
0
1
2
12
13
14
23
1
24
0
31
0
1
IBICK(64fs)
SDTI
31 30
20 19 18
8
9
0
1
31 30
20
19 18
Lch Data
8
9
0
1
31
Rch Data
31: MSB, 0:LSB
Figure 22. Mode0 Timing (32-bit LSB)
ILRCK
0
1
2
20
21
22
40
41
63
0
1
2
20
21
22
40
IBICK(128fs)
41
63
0
1
9
SDTI
23
0
1
2
9
10
11
23
1
24
0
31
23
0
1
2
9
10
11
23
1
24
0
31
0
1
IBICK(64fs)
SDTI
23 19 18
8
9
0
1
23
19 18
Lch Data
8
9
0
1
31
Rch Data
23: MSB, 0:LSB
Figure 23. Mode1 Timing (24-bit LSB)
LRCK
0
1
2
20
21
22
32
33
63
0
1
2
20
21
22
32
33
63
0
1
BICK(128fs)
SDATA
31 30
0
1
12 11 10
2
12
13
0
14
31 30
23
24
31
0
1
12
2
11 10
12
13
0
14
31
23
24
31
0
1
BICK(64fs)
SDATA
31 30
20 19 18
9
8
1
0
31 30
20
Lch Data
19 18
9
8
1
0
31
Rch Data
31: MSB, 0:LSB
Figure 24. Mode2 timing (32-bit MSB)
015008606-J-01
- 43 -
2015/08
[AK4137]
LRCK
0
1
2
20
21
22
33
34
63
0
1
2
20
21
22
33
34
63
24
25
31
0
1
BICK(128fs)
SDATA
31
0
13 12 11
1
2
12
13
0
14
31
24
25
31
0
1
13
2
12 11
12
0
13
14
0
1
BICK(64fs)
SDATA
0
31
21 20 19
8
9
1
2
0
31
21
20 19
Lch Data
8
9
1
2
0
Rch Data
31: MSB, 0:LSB
Figure 25. Mode3 Timing (32-bit I2S)
256 IBICK
ILRCK(I)
IBICK (I: 256FSI)
SDTI(I)
31 30
1
0 31 30
1 0 31 30
1 0 31 30
1 0 31 30
1 0 31 30
1 0 31 30
1 0 31 30
1 0 31 30
L1
R1
L2
R2
L3
R3
L4
R4
32 IBICK
32 I BICK
32 I BICK
32 I BICK
32 IBICK
32 I BICK
32 I BICK
32 I BICK
Figure 26. Mode4 Timing (32-bit MSB TDM256fs)
256 IBICK
ILRCK(I)
IBICK(I: 256FSI)
SDTI(I)
31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
L1
R1
L2
R2
L3
R3
L4
R4
32 IBICK
32 I BICK
32 I BICK
32 I BICK
32 IBICK
32 I BICK
32 I BICK
32 I BICK
1
0
Figure 27. Mode5 Timing (32-bit I2S TDM256fs)
015008606-J-01
- 44 -
2015/08
[AK4137]
512BICK
ILRCK
IBICK(I:512fs)
SDTI(i)
31 30
1 0 31 30
L1
1 0 31 30
R1
1 0 31 30
L2
1 0 31 30
R2
1 0 31 30
L3
1 0 31 30
R3
1 0 31 30
1 0 31 30
R4
L4
1 0 31 30
L5
1 0 31 30
R5
1 0 31 30
1 0 31 30
R6
L6
1 0 31 30
L7
1 0 31 30
R7
1 0 31 30
L8
1 0 31 30
R8
32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK
Figure 28. Mode6 Timing (32-bit MSB TDM512fs)
512BICK
ILRCK
IBICK(I:512fs)
SDTI(i)
31 30
L1
1 0 31 30
R1
1 0 31 30
L2
1 0 31 30
R2
1 0 31 30
L3
1 0 31 30
R3
1 0 31 30
1 0 31 30
L4
R4
1 31
0 30
L5
1 0 31 30
1 0 31 30
R5
1 0 31 30
L6
1 0 31 30
R6
L7
1 0 31 30
1 0 31 30
R7
L8
1 0 31 30
1 0 31 30
R8
32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK
Figure 29. Mode7 Timing (32-bit I2S TDM512fs)
015008606-J-01
- 45 -
2015/08
[AK4137]
■
出力ポートのシステムクロックとモード設定
出力ポートはマスタモード及びスレーブモードで動作可能です。
マスタ/スレーブモードおよびSRCバイパスモードの選択はCM3-0 pinにより行います。
Mode
CM3
pin
CM2
pin
CM1
pin
CM0
pin
0
1
2
3
4
5
6
7
8
L
L
L
L
L
L
L
L
H
L
L
L
L
H
H
H
H
-
L
L
H
H
L
L
H
H
-
L
H
L
H
L
H
L
H
-
Master / Slave
OMCLK入力
(Note 26)
Master
256FSO
Master
384FSO
Master
512FSO
Master
768FSO
Not used (Note 27)
Slave
Master
128FSO
Slave (Bypass)
Not used (Note 27)
Master (Bypass)
Master
64FSO
256FSO
384FSO
512FSO
768FSO
OMCLK
128FSO
FSO
PCM
8k  192kHz
8k  96kHz
8k  96kHz
8k  48kHz
8k  768kHz
8k  384kHz
DSD
-
-
-
-
64FSO
8k  768kHz
-
MCKO
出力
Note 26. クロック入力あるいは DVSS に接続してください。
Mode 4 の場合、OMCLK/XTI 入力を DVSS に接続すると MCKO 出力は “L"になります。
OMCLK/XTI へクロック入力するとそのクロックがスルーして MCKO から出力されます。
Mode6, 7 の場合、OMCLK/XTI 入力はデバイス内部では無視されます。
Note 27. DSD はパラレルモードでは設定できません。
Table 3. Output PORT Master/Slave/ Bypass Mode Control (PSN pin = “H”)
015008606-J-01
- 46 -
2015/08
[AK4137]
シリアルコントロールモード(PSN pin= “L”) 時、BYPS bit により SRC バイパスモードと SRC モードの
設定が可能です。BYPS bit の Default は、“0” (SRC Mode)です。
Mode
CM3
pin
CM2
pin
CM1
pin
CM0
pin
BYPS
bit
Master /
Slave
0
L
L
L
L
0
Master
1
L
L
L
H
0
Master
2
L
L
H
L
0
Master
3
L
L
H
H
0
Master
4
L
H
L
L
0
Slave
5
L
H
L
H
0
Master
6
L
H
H
L
0
Slave (Bypass)
7
8
L
H
H
-
H
-
H
-
0
0
Master (Bypass)
Master
9
L
L
L
L
1
Master (Bypass)
10
11
L
L
L
L
L
H
H
L
1
1
Master (Bypass)
Master (Bypass)
12
13
L
L
L
H
H
L
H
L
1
1
Master (Bypass)
Slave (Bypass)
14
15
L
L
H
H
L
H
H
L
1
1
Master (Bypass)
Slave (Bypass)
16
L
H
H
H
1
Master (Bypass)
17
H
-
-
-
1
Master (Bypass)
OMCLK Input
(Note
30)
MCKO
Output
FSO
PCM
DSD
256FSO
8k  192kHz
64fs, 128fs,
256fs
384FSO
8k  96kHz
64fs, 128fs
512FSO
8k  96kHz
768FSO
8k  48kHz
-
8k  768kHz
64fs,
128fs,
256fs
128FSO
8k  384kHz
64fs, 128fs
Not used.
(Note 28)
-
-
FSI
64FSO
64FSO
8k  768kHz
64fs
-
-
FSI
256FSO
384FSO
(Note 29)
512FSO
768FSO
Not used.
(Note 28)
128FSO
(Note
29)
Not used.
(Note 28)
FSI
-
-
FSI
Note 28. クロック入力あるいはDVSSに接続してください。Mode 4 の場合、OMCLK/XTI/TDMI入力をDVSS
に接続するとMCKO出力は"L"になります。OMCLK/XTI/TDMIへクロック入力するとそのクロ
ックがスルーしてMCKOから出力されます。Mode6, 7, 9-17 の場合、OMCLK/XTI/TDMI入力
はデバイス内部では無視されます。 Bypass ModeはPCM→PCM、DoP→DSD、DSD→DSD
のみ、その他で設定された場合は、Lowデータ出力されます。
Note 29. DSD Modeは44.1KHz or 48KHzです。384FSO,128FSOの時、DSD出力は64fs,128fsのみ対応
します。
Note 30. AK4137 は、マスタモードの SRC mode では入力ポートの ILRCK, IBICK がクロックストップ
しても XTI/OMCLK pin にクロックを供給し続けている場合は、XTI/OMCLK 入力を分周したク
ロックを OLRCK, OBICK pin から出力し続けます。
マスタモードの SRC バイパスモードでは、
ILRCK がスルーし OLRCK から出力され、IBICK がスルーし OBICK から出力されます。この
ため入力ポートの ILRCK がストップした場合、OLRCK 出力はストップします。IBICK がスト
ップした場合、OBICK 出力はストップします。
Table 4. Output PORT Master/Slave/ Bypass Mode Control (PSN pin = “L”)
015008606-J-01
- 47 -
2015/08
[AK4137]
■
出力ポートのオーディオインタフェースフォーマット
出力ポートのオーディオインタフェースフォーマットはODIF1-0 pin、OBIT1-0 pinにて設定します。
全モードともMSBファースト、2’sコンプリメントのデータフォーマットで、SDTOはOBICKの立ち下
がりで出力されます。
HEXAE bit=”1”にすると、SDTOはOBICKの立ち上がりで出力されます。
出力ポートのオーディオインタフェースフォーマットの変更はPDN pin = “L”中に設定して下さい。
バイパスモード時のスレーブモードでは、IBICKとOBICKは位相を合わせる必要はありませんが、互
いに同期している必要があります。ILRCKとOLRCKも位相を合わせる必要はありませんが、互いに同
期している必要があります。
TDM pin=”H”に設定することにより出力ポートはTDMモードになります。6ch分or14ch分のシリアル
データをXTI/OMCLK/TDMIから入力してください。TDMモードでは、SDTOから8ch分or16ch分のシ
リアルデータが出力されます。TDMモードはスレーブモードのみです。
Mode
0
1
2
3
4
5
6
7
Mode
0
1
2
3
4
5
6
7
8
9
10
11
TDM
pin
TDM ODIF1 ODIF0
SDTO Format
L
L
L
LSB justified
L
L
H
I2S Compatible
L
H
L
MSB justified
2
L
H
H
I S Compatible
H
L
L
TDM256 mode 32bit MSB justified
H
L
H
TDM256 mode 32bit I2S Compatible
H
H
L
TDM512 mode 32bit MSB justified
H
H
H
TDM512 mode 32bit I2S Compatible
Table 5. Output PORT Audio Interface Format 1
Master / Slave
setting
Slave
(CM3-0 =
“LHLL”/“LHHL”)
L
H
Master
(CM3-0 =
“LHLL”/“LHHL”
以外)
Slave
(CM3-0 =
“LHLL”/“LHHL”)
n
OBIT0
pin
SDTO
pin
L
L
H
H
L
L
H
H
L
H
L
H
L
H
L
H
32bit
24bit
20bit
16bit
32bit
24bit
20bit
16bit
*
TDM
mode
32bit
*
OLRCK OBICK
OBICK Frequency
MSB
LSB
justified, I2S
justified
 64FSO
 48FSO
64FSO
 40FSO
 32FSO
Input
Input
Output
Output
64FSO
Input
Input
256FSO
512FSO
Table 6. Output PORT Audio Interface Format 2
(*, TDM モードでは、1ch 分のデータ長は 32bit に固定されます。OBIT1,0 pin の設定はデバイス内部で
は無視されます。DVSS に接続してください。)
015008606-J-01
- 48 -
2015/08
[AK4137]
OLRCK
0
1
2
9
10
12
13
16
17
31
0
1
2
9
10
12
13
16
17
31
0
1
OBICK(64fs)
SDTO(O)
15
SDTO(O)
SDTO(O)
SDTO(O)
31 30
1
0
15
1
0
19
15
1
0
19
15
1
0
23 22
19
15
1
0
31 30
23
22
19
15
1
0
23 22
19
15
1
0
31 30
23
22
19
15
1
0 31
Lch Data
Rch Data
31: MSB, 0:LSB @ 32bit
Figure 30. Stereo Mode LSB Justified Timing
(出力ポートが Master(Bypass) Mode かつ入力ポートのオーディオインタフェースフォーマットが TDM
Mode (24bit MSB justified と 24bit I2S Compatible とも)の場合を除く)
OLRCK
0
1
2
15
16
19
20
23
24
31
0
1
2
15
16
19
20
23
24
31
0
1
OBICK(64fs)
SDTO(O)
15 14
SDTO(O)
19
SDTO(O)
SDTO(O)
1
0
4
0
23 22
19 18
4
0
31 30
23 22
12
8
18
5
1
Lch Data
0
15 14
1
0
19 18
5
4
23 22
19
18
4
0
31 30
23
22
12
8
0
1
0 31
Rch Data
31: MSB, 0:LSB @ 32bit
Figure 31. TDM 256 mode 32bit MSB Justified Timing at Slave Mode
(出力ポートが Master(Bypass) Mode かつ入力ポートのオーディオインタフェースフォーマットが TDM
Mode (24bit MSB justified と 24bit I2S Compatible とも)の場合を除く)
015008606-J-01
- 49 -
2015/08
[AK4137]
OLRCK
0
1
2
16
17
20
21
24
25
31
0
1
2
16
17
20
21
24
25
31
0
1
OBICK(64fs)
SDTO(O)
15
SDTO(O)
19
SDTO(O)
SDTO(O)
0
1
4
0
23
19 18
4
0
0 31
23 22
12
8
5
1
2
15
1
0
19
5
4
23
19
18
4
0
0 31
24
23
12
8
0
2
1
0
31
Lch Data
Rch Data
31: MSB, 0:LSB @ 32bit
Figure 32. Stereo Mode I2S Compatible Timing
(出力ポートが Master(Bypass) Mode かつ入力ポートのオーディオインタフェースフォーマットが TDM
Mode (32bit MSB justified と 32bit I2S Compatible とも)の場合を除く)
256 BICK
LRCK
BICK(256fs)
#1 SDTO(o)
= #2 TDMIN(i)
#2 SDTO(o)
= #3 TDMIN(i)
#3 SDTO(o)
= #4 TDMIN(i)
#4 SDTO(o)
31 30
1
0 31 30
1
L #1
R #1
32 BICK
32 BICK
31 30
1
0 31 30
1
0
31 30
0 31 30
1
0 31 30
1
L #2
R #2
L #1
R #1
32 BICK
32 BICK
32 BICK
32 BICK
31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0
31 30
0 31 30
1
0 31 30
1
L #3
R #3
L #2
R #2
L #1
R #1
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0
31 30
0 31 30
1
0 31 30
1
L #4
R #4
L #3
R #3
L #2
R #2
L #1
R #1
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
0 31 30
Figure 33. TDM 256 Mode 32bit MSB Justified Timing at Slave Mode
015008606-J-01
- 50 -
2015/08
[AK4137]
256 BICK
LRCK
BICK(256fs)
#1 SDTO(o)
31
= #4 TDMIN(i)
#4 SDTO(o)
0 31
2
1
32 BICK
32 BICK
31
= #3 TDMIN(i)
#3 SDTO(o)
1
R #1
= #2 TDMIN(i)
#2 SDTO(o)
2
L #1
31
2
1
0 31
2
1
0
31
0 31
2
1
0 31
2
1
L #2
R #2
L #1
R #1
32 BICK
32 BICK
32 BICK
32 BICK
2
1
0 31
2
1
0 31
2
1
0 31
2
1
0
31
0 31
2
1
0 31
2
L #3
R #3
L #2
R #2
L #1
R #1
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
0 31
2
1 0
31
2
1
0 31
2
1
0 31
2
1
0 31
2
1
0 31
2
1
0
31
1
0 31
2
1
0 31
2
L #4
R #4
L #3
R #3
L #2
R #2
L #1
R #1
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
1
0 31
Figure 34. TDM 256 Mode 32bit I2S Compatible Timing at Slave Mode
512 BICK
LRCK
BICK(512fs)
#1 SDTO(o)
= #2 TDMIN(i)
#2 SDTO(o)
= #3 TDMIN(i)
#7 SDTO(o)
= #8 TDMIN(i)
#8 SDTO(o)
31 30
1
0 31 30
1
L #1
R #1
32 BICK
32 BICK
31 30
1
0 31 30
1
0
31 30
0 31 30
1
0 31 30
1
L #2
R #2
L #1
R #1
32 BICK
32 BICK
32 BICK
32 BICK
31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0
31 30
0 31 30
1
0 31 30
1
L #7
R #7
L #6
R #6
L #1
R #1
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0
31 30
0 31 30
1
0 31 30
1
L #8
R #8
L #7
R #7
L #2
R #2
L #1
R #1
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
0 31 30
Figure 35. TDM 512 Mode 32bit MSB Justified Timing at Slave Mode
015008606-J-01
- 51 -
2015/08
[AK4137]
512 BICK
LRCK
BICK(512fs)
#1 SDTO(o)
31
= #8 TDMIN(i)
#8 SDTO(o)
0 31
2
1
32 BICK
32 BICK
31
= #3 TDMIN(i)
#7 SDTO(o)
1
R #1
= #2 TDMIN(i)
#2 SDTO(o)
2
L #1
31
2
1
0 31
2
1
0
31
0 31
2
1
0 31
2
1
L #2
R #2
L #1
R #1
32 BICK
32 BICK
32 BICK
32 BICK
2
1
0 31
2
1
0 31
2
1
0 31
2
1
0
31
0 31
2
1
0 31
2
L #7
R #7
L #6
R #6
L #1
R #1
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
0 31
2
1 0
31
2
1
0 31
2
1
0 31
2
1
0 31
2
1
0 31
2
1
0
31
1
0 31
2
1
0 31
2
L #8
R #8
L #7
R #7
L #2
R #2
L #1
R #1
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
1
0 31
Figure 36. TDM 512 Mode 32bit I2S Compatible Timing at Slave Mode
015008606-J-01
- 52 -
2015/08
[AK4137]
■ TDM Mode 時のカスケード接続
AK4137 は TDM Mode 時には、最大 4 デバイス(8ch データ)をカスケード接続することができます。こ
のモードでは、例えばデバイス#1 の SDTO pin をデバイス#2 の OMCLK (TDMIN) pin に接続します。デ
バイス#2 の SDTO pin からデバイス#1 の 2 チャネル分のデータとデバイス#2 の 2 チャネル分のデータ
を接続して、4 チャネル TDM データが出力されます。Figure 37に接続例を示します。
AK4137 #1
LRCK
48kHz
BICK
256fs
OMCLK (TDMIN)
GND
SDTO
AK4137 #2
LRCK
BICK
OMCLK (TDMIN)
(TDMIN of
AK4137 #3)
SDTO
Figure 37.
256 BICK
LRCK
BICK(256fs)
#1 SDTO(o)
= #2 TDMIN(i)
#2 SDTO(o)
= #3 TDMIN(i)
#3 SDTO(o)
= #4 TDMIN(i)
#4 SDTO(o)
31 30
1
0 31 30
1
L #1
R #1
32 BICK
32 BICK
31 30
1
0 31 30
1
0
31 30
0 31 30
1
0 31 30
1
L #2
R #2
L #1
R #1
32 BICK
32 BICK
32 BICK
32 BICK
31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0
31 30
0 31 30
1
0 31 30
1
L #3
R #3
L #2
R #2
L #1
R #1
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0
31 30
0 31 30
1
0 31 30
1
L #4
R #4
L #3
R #3
L #2
R #2
L #1
R #1
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
0 31 30
Figure 38. TDM Cascade
015008606-J-01
- 53 -
2015/08
[AK4137]
■
ソフトミュート機能
Manual Mode
SRC 出力のディジタル部にソフトミュート機能を内蔵します。ソフトミュートは SMUTE pin(PSN
pin= “H”)または SMUTE レジスタ(PSN pin= “L”)でコントロールできます。SMUTE pin を“H”(ま
たは SMUTE bit を“1”)
にすると 1024OLRCK サイクル (@ SMT1 pin = “L” and SMT0 pin = “L”)で SRC
出力のデータが (“0”)までアテネーションされます。SMUTE pin を“L” (または SMUTE bit を“0”)
にすると状態が解除され、から 1024OLRCK サイクル (@ SMT1 pin = “L” and SMT0 pin = “L”)
で 0dB まで復帰します。ソフトミュート開始後、ソフトミュートサイクル以内に解除されるとアテネ
ーションが中断され、同じサイクルで 0dB まで復帰します。ソフトミュート機能は信号を止めずに信
号源を切り替える場合などに有効です。ソフトミュートサイクルは SMT1-0 pin(PSN pin= “H”)(また
は SMT2-0bit: PSN pin= “L” )で設定します。ソフトミュート遷移中は、SMT1-0 pin(または SMT2-0bit)
の設定は変更しないで下さい。
SMT1pin
L
L
H
H
SMT0 pin
L
H
L
H
Period
1024/fso
2048/fso
4096/fso
8192/fso
SMT2
bit
SMT1
bit
SMT0
bit
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
Period
fso=48kHz
21.3ms
42.7ms
85.3ms
170.7ms
fso=96kHz
10.7ms
21.3ms
42.7ms
85.3ms
fso=48kHz
fso=192kHz fso=384kHz
5.3ms
2.7ms
10.7ms
5.3ms
21.3ms
10.7ms
42.7ms
21.3ms
fso=96kHz
fso=192kHz
1024/fso
21.3ms
10.7ms
5.3ms
2048/fso
42.7ms
21.3ms
10.7ms
4096/fso
85.3ms
42.7ms
21.3ms
8192/fso
170.7ms
85.3ms
42.7ms
16384/fso
341.3ms
170.7ms
85.3ms
32768/fso
682.7ms
341.1ms
170.7ms
reserved
reserved
Table 7. ソフトミュートサイクルの設定(PCM)
SMT1pin SMT0 pin
or
or
Period
64fs
128fs
SMT1bit SMT0 bit
L
L
1024/fso
21.3ms
21.3ms
L
H
2048/fso
42.7ms
42.7ms
H
L
4096/fso
85.3ms
85.3ms
H
H
8192/fso
170.7ms
170.7ms
*DSD 出力時
256fs モード:1/(1024×256)ずつゲインを変化させる
128fs モード:1/(1024×128)ずつゲインを変化させる
64fs モード :1/(1024×64)ずつゲインを変化させる
レジスタ設定時、SMT2 は無視されます
fso=768kHz
1.3ms
2.7ms
5.3ms
10.7ms
fso=384kHz
fso=768kHz
2.7ms
5.3ms
10.7ms
21.3ms
42.7ms
85.3ms
-
1.3ms
2.7ms
5.3ms
10.7ms
21.3ms
42.7ms
-
256fs
21.3ms
42.7ms
85.3ms
170.7ms
Table 8. ソフトミュートサイクルの設定(DSD)
015008606-J-01
- 54 -
2015/08
[AK4137]
SMUTE
0dB
(1)
(1)
(3)
Attenuation
-
SDTO
Figure 39. ソフトミュート Manual Mode
(1) ソフトミュートサイクルはSMT1-0 pinまたはSMT2-0 bit(レジスタ)で設定 (Table 7) します。ソフ
トミュートサイクルで出力データが (“0”)までアテネーションされます。
(2) ソフトミュートサイクル以内にソフトミュートが解除されるとアテネーションが中断され、同じサ
イクルで0dBまで復帰します。
(3) ソフトミュートサイクル以内にソフトミュートが解除されるとアテネーションが中断され、同じサイクルで0dBま
で復帰します。
015008606-J-01
- 55 -
2015/08
[AK4137]
Semi-Auto Mode
SMSEMI pin= “H”の状態でパワーダウン解除(PDN pin = “L”  “H”)の立ち上がりエッジ、または、PSN
pin = “L” の時リセット解除 (RSTN bit =“0”→“1”) を検出すると、ソフトミュートセミオートモードに
なります。
セミオートモードでは、PDN pin= “L”  “H”の立ち上がり(またはRSTNレジスタ= “0”→“1”の立ち
上がり)[email protected][email protected]を
自動で解除します。
パワーダウンピン(またはリセット解除後、SMUTE pinが“H”(またはSMUTE bit が“1”の場合にはソ
フトミュートがかかった状態になります。
SMSEMI pinは PDN pin = “L” 中、SMSEMI bitはRSTN bit = “0” 中に変更してください。
PDN
“L”
SMUTE Pin
Don’t Care
“L”
(1)
0dB
Attenuation
4410/fso
-
SDTO
Figure 40. ソフトミュート Semi-Auto Mode
(1)ソフトミュートサイクル(Table 7, Table 8)で出力データが0dBまで復帰します。
(SMUTE pin= “L”の時、“H” の時はMUTEのまま)
(2) 4410/FSOの間ミュートを継続しソフトミュートが自動で解除され0dBに復帰した後は、(Table 7,
Table 8)に記したソフトミュートサイクルでミュートあるいはミュート解除ができます。
■
ディザ回路
AK4137 はディザ回路を内蔵しています。ディザ回路は SRC Mode、SRC バイパスモードに関係なく、
DITHER pin を“H”にすることで、OBIT1-0 pin で設定された出力データの最下位ビットにディザを加
えます。
ただし SRC バイパスモードで出力ビット長が 32bit のときは、ディザを加えても出力データに影響は
ありません。
015008606-J-01
- 56 -
2015/08
[AK4137]
■ Digital フィルタ
AK4137 はパラレルコントロールモード(PSN pin= “H”) 時、Digital フィルタ設定は SD pin (#18),
SLOW pin (#17) により設定されます。
シリアルコントロールモード(PSN pin= “L”) 時、SD pin は SCLK/CCLK pin となり、SD としての設
定は無視されます。また、SLOW pin は SDA/CDTI pin となり SLOW としての設定は無視されます。
■
SD pin
L
L
H
H
SLOW pin
Mode
L
Sharp roll-off filter
H
Slow roll-off filter
L
Short delay Sharp roll-off filter
H
Short delay Slow roll-off filter
Table 9. Digital Filter Setting (パラレルモード)
SD bit
0
0
1
1
SLOW bit
Mode
0
Sharp Roll-off Filter
1
Slow Roll-off Filter
0
Short delay Sharp Roll-off Filter
1
Short delay Slow Roll-off Filter
Table 10. Digital Filter Setting (シリアルモード)
(default)
ディエンファシスフィルタ
パラレルコントロールモード(PSN pin= “H”) 時、ディエンファシス設定は DEM1-0 pin により設定さ
れます。シリアルコントロールモード(PSN pin= “L”) 時、DEM1-0 pin 設定は無視されます。
DEM1pin
DEM0 pin
Mode
L
L
44.1kHz
L
H
OFF
H
L
48kHz
H
H
32kHz
Table 11. De-emphasis Filter Setting
■
レギュレータ
AK4137 は、DVDD[V]から 1.8[V]へ降圧するレギュレータを内蔵します。生成した 1.8[V]は、内部回
路の電源として使用します。通常動作中にレギュレータ出力に過電流が流れた場合、過電流検出回路
がはたらきます。通常動作中にレギュレータ出力が過電圧になった場合、過電圧検出回路がはたらき
ます。過電流リミットあるいは過電圧リミットがかかった場合、レギュレータブロックはパワーダウ
ンされデバイスはリセット状態になります。過電流リミットあるいは過電圧リミットが1度かかると
PDN ピンによるリセットをしない限り自己復帰はしません。PDN pin= “L”によりリセットしてから再
度 PDN pin= “H”でパワーアップしてください。
SRC 通常動作中は内部ステータスピン “SRCEN”の出力は “L”ですが、過電流リミットあるいは過電
圧リミットがかかった場合、“H”を出力します。
015008606-J-01
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2015/08
[AK4137]
■ DSD モード
DSD 入力
DCLK周波数は64fs, 128fs, 256fsと可変です。DCLKの極性はDCKB bitで反転することが可能です。
DCLK (64fs,128fs,256fs)
DCKB bit=”1”
DCLK (64fs,128fs,256fs)
DCKB bit=”0”
DSDL,DSDR
Normal
D0
DSDL,DSDR
Phase Modulation
D0
D1
D1
D2
D1
D2
D3
D2
D3
Figure 41. DSD Timing
DSDIE bit= “1”にすると、DSD 入力モードになります。切り替えは RSTN bit= “0”の間に行って下さい。
IDCLK周波数は64fs, 128fs, 256fsが受けられます。DSDIFS bitで指定して下さい。
IDCLKの極性はIDCKB bitで反転することが可能です
また、入力GainはIGAIN6 bit=”1”で+6dB することが可能です。
Cut OffフィルタPCMFSO birにて選択できます。
Phase Modulationモードは256fsでは使用できません。
DoP (*) 入力
DOP bit= “1”にすると、DoP 入力になります。レジスタの切り替えは RSTN bit= “0”の間に行って下さ
い。DOP bit= “1”の状態で、SDTI から、63ILRCK 連続で、DoP データ検出コードが入力されると、
DoP 入力に切り替わります。また、SDTI から 16ILRCK 連続して、DoP データ検出コード以外が入
力されると、PCM モードに切り替わります。DoP モードの時は、DSDIFS bit で DSD の周波数を指
定して下さい。
(*) AK4137 で行う DoP 検出は 0x05、0xFA、0xAA のオア(OR)を取り判定します。
本機能は DoP 信号が入力されることを前提にしています。DOP bit = “1”のとき通常の PCM データ
を再生するとノイズとなります。
DSDIFS bit
“00”
“01”
“10”
“11”
Fs
64
128
256
-
ILRCK(64fs)
176.4KHz/192KHz
352.8KHz/384KHz
705.6KHz/768KHz
reserved
Figure 42. DoP モード fs と ILRCK 周波数
IBICK は 48fs、64fs が選べます。64fs 時は下位 8bit には”0x00”を入力して下さい。
また、IDIF2-IDIF1 pin or bit で MSB、I2S フォーマットを選択できます。LSB は選べません。
015008606-J-01
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2015/08
[AK4137]
DSD 出力
DSDOE bit= “1”にすると、DSD 出力モードになります。切り替えは RSTN bit= “0”の間に行って下さ
い。ODCLK 周波数は 64fs, 128fs, 256fs が受けられます。また、Master モード時は 64fs, 128fs, 256fs
を出力できます。DSDOFS bit で指定して下さい。ODCLK の極性は ODCKB bit で反転することが可
能です。また、入力 Gain は OGAIN6 bit= “1”で-6dB することが可能です。入力 Gain の制限は-6dB
です。超えた場合は正しいデータは出力されません。
・ゼロパターン出力
以下のように一定期間連続でゼロ入力が続いた場合、DSD 出力は後述のゼロパターン出力に固定
されます。
ODCLK周波数
64fsy
128fs
256fs
ゼロパターン出力までの期間
1023ODCLK
2047ODCLK
4095ODCLK
ゼロパターン出力では出力が 8ODCLK 周期で “1001_0110” の順に固定出力され、ゼロ入力が
終了するまで繰り返し出力されます。ゼロ入力が終了し入力が変化すると通常の出力に戻ります。
また、ゼロパターン出力は Lch,Rch でそれぞれ独立に動作します。
・入力 CLIP 機能
入力制限を超えた信号が入力されると、内部で入力信号に対してクリップ処理を行います。クリッ
プ処理は DSDCLP bit によって設定できます。
・発振検知機能(エラー検知機能)
DSD 出力部内部で発振状態を検知すると、Lch については ERRINTL が、Rch については ERRINTR
bit がそれぞれ”1”になります。発振を検知した ch はリセット状態となり、出力がゼロパターン出力
に固定されます。発振検知によるゼロパターン出力固定状態を解除するには RSTN bit=”0”としてく
ださい。ただし、矩形波のフルスケール(0dB)入力時は、エラー検出が機能しません。出力が-∞
DC(duty50%)になります。
(クリップで無理やり切った場合、1 コードでもずれていればエラー検出
は働きます。
)
発振検知機能は ERRMASK bit によって ON/OFF を切り替えることができます(Default ON)。
Phase ModulationモードはODCLK周波数256fsでは使用できません。
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2015/08
[AK4137]
■
システムリセット
AK4137はPDN pinを“L”にすることでパワーダウンできます。この時、同時に各ディジタルフィルタ
がリセットされます。PDN pin = “L”時にはSDTO出力は“L”です。電源投入時にはPDN pinに一度“L”を
入力してリセットしてください。クロック投入後のパワーダウン解除よりデータ出力が可能となる時
間は32ms(max)です。それまでの間、SDTOは “L”を出力します。内蔵レギュレータ立ち上り待ち時
間経過後のILRCKのエッジでデバイス内部のSRC回路がパワーアップします。
Case 1
External clocks
(Input port)
Don’t care
Input Clocks 1
Input Clocks 2
Don’t care
SDTI
Don’t care
Input Data 1
Input Data 2
Don’t care
External clocks
(Output port)
Don’t care
Output Clocks 1
Output Clocks 2
Don’t care
PDN
(Internal state) Power-down
SDTO
(1)
(1)
< 32ms
< 32ms
LDO Up&
fs detection &GD
“0” data
Normal
operation
Normal data
PD
LDO Up&
fs detection &GD
“0” data
Normal
operation
Power-down
Normal data
“0” data
SRCEN
Figure 43. システムリセット 1
PSN, CM3-0, OBIT1-0, TDM, ODIF-0 IDIF2-0, CAD1-0 pin は、PDN pin = “L” 中に切換えてください。
PDN pin= “L”中は SRCE_N pin は“H”を出力します。PDN pin “↑”エッジ後、内蔵レギュレータが立ち
上り正常動作している場合は、Ratio 検出が終了した SRC に対応する SDTO pin から SRC データが出
力し始めます。
Case 2
External clocks
(Input port)
(No Clock)
SDTI
External clocks
(Output port)
Input Clocks
Don’t care
(Don’t care)
Input Data
Don’t care
(Don’t care)
Output Clocks
Don’t care
PDN
(Internal state) Power-down
SDTO
(1)
< 27ms
ILCK
LDO Up
fs detection
& GD
“0” data
Normal
operation
Power-down
Normal data
“0” data
SRCEN
Figure 44. システムリセット 2
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2015/08
[AK4137]
■
クロック切り替えの手順
AK4137 へ供給するクロックの切り替え手順を下図に示します。クロックを切り替える場合はパラレ
ルコトロールモードでは PDN pin でリセットしてください(Figure 45)。
シリアルコトロールモードでは PDN pin あるいは RSTN bit でリセットしてください(Figure 46)。
External clocks
(input port
or output port)
Clocks 1
(Don’t care)
Clock 2
PDN
< 32msec
normal operation
(interlal state)
LDO ON &
fs detection & GD
normal operation
Note31
SDTO
normal data
SMUTE (Note30,
recommended)
Att.Level
Power
down
normal
data
1024/fso
1024/fso
0dB
-dB
Figure 45. Sequence of Changing Clocks (パラレルコントロールモード PSN pin=“H”)
Note 31. この時出力データは異音となる可能性があります。PDN pin を“L”にするより GD 以上前から
SDTI に“0”データが入力されていれば、この間も“0”データ出力となります。
Note 32. Note 31の異音を SMUTE で除去することができます。
External clocks
(input port
or output port)
Clocks 1
(Don’t care)
Clock 2
PDN
< 32msec
(interlal state)
normal operation
LDO ON &
fs detection & GD
normal operation
Note33
SDTO
normal data
SMUTE (Note32,
recommended)
Att.Level
Power
down
normal
data
1024/fso
1024/fso
0dB
-dB
Figure 46. Sequence of Changing Clocks シリアルコントロールモード(PSN pin= “L”)
Note 33. この時出力データは異音となる可能性があります。PDN pin を“L”にするより GD 以上前から
SDTI に“0”データが入力されていれば、この間も“0”データ出力となります。
Note 34. Note 33の異音を SMUTE で除去することができます。
Note 35. シリアルコントロールインターフェイスとレジスタ以外のデジタル部がパワーダウンします。
内蔵オシレータ とレギュレ-タはパワーダウンしません。
Note 36. 214/FSO。FSI(O)は、FSI か FSO の周波数が低い方です。
015008606-J-01
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2015/08
[AK4137]
■ PDN pin あるいは RSTN bit でリセットせずに入力ポートの ILRCK 周波数を変化させた場合
変化前の FSO/FSI が安定している状態での ILRCK 1周期中の内蔵オシレータクロック数と変化
後 ILRCK 1周期中の内蔵オシレータクロック数を比べてその差がもとのクロックの 1/16 以上と
なる状態が変化後 ILRCK の 8 周期連続した場合、内部で自動的にリセットがかかり、Ratio 検出を
やり直します。
内部リセットがかかると SDTO 出力は“L”になり、214/FSO (FSI(O)は、FSI か FSO の周波数が低
い方。
)経過後、SRC データが出力されます。
クロック数の差がもとのクロックの 1/16 未満あるいはもとのクロックの 1/16 以上でも変化後
ILRCK の 8 周期連続しない場合、内部リセットはかかりません。遷移時間なしで瞬時に変化後
ILRCKx に切換った場合も内部リセットがかからない遷移期間を経て変化後 ILRCKx に切換った場
合も切換えが完了してから正常な SRC データが出力されるまで 5148/FSO ** (max. 643.5ms PCM
[email protected]=8kHz)かかる場合があります。遷移期間および正常な SRC データが出力されるまでは
歪んだデータが出力される可能性があります。
ILRCK を停止した場合、内部で自動的にリセットがかかります。その後正常に入力されると
214/FSO (FSI(O)は、FSI か FSO の周波数が低い方。)経過後に SRC データが出力されます。
■ PDN pin あるいは RSTN bit でリセットせずに出力ポートの OLRCK 周波数を変化させた場合
変化前の FSO/FSI が安定している状態での OLRCK 1周期中の内蔵オシレータクロック数と変化
後 OLRCK1 周期中の内蔵オシレータクロック数を比べてその差がもとのクロックの 1/16 以上とな
る状態が変化後 OLRCK の 8 周期連続した場合、内部で自動的にリセットがかかり、Ratio 検出をや
り直します。
内部リセットがかかると SDTO 出力は “L”になり、214/FSO です。経過後、SRC データが出力され
ます。
クロック数の差がもとのクロックの 1/16 未満あるいはもとのクロックの 1/16 以上でも変化後
OLRCK の 8 周期連続しない場合、内部リセットはかかりません。遷移時間なしで瞬時に変化後
OLRCK に切換った場合も内部リセットがかからない遷移期間を経て変化後 OLRCK に切換った場合
も切換えが完了してから正常な SRC データが出力されるまで 5148/FSO ** (max. 643.5ms PCM 出力
@FSO=8kHz)かかる場合があります。遷移期間および正常な SRC データが出力されるまでは歪んだ
データが出力される可能性があります。
OLRCK を停止した場合、内部で自動的にリセットがかかります。その後正常に入力されると
214/FSO 経過後に SRC データが出力されます。
**
FSO=8kHz でかつ FSO/FSI が 1/6 から 1/5.99 へ変化した場合です。
FSO=32kHz でかつ FSO/FSI が 1/6 から 1/5.99 へ変化した場合は 160.9ms です。
■
レート変換時のポップノイズ除去
PDN pin あるいは RSTN bit でリセットせずに入力ポートの ILRCK 周波数、OLRCK 周波数を変化さ
せた場合、ASCHON bit=”1”で内部リセットがかかると、自動で出力信号がソフトミュートされます。
ソフトミュート時間はTable 7で設定された時間となります。
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2015/08
[AK4137]
■ 入力ソース切り替え(PCM⇔DSDI、DoP モード)
PDN pin あるいは RSTN bit でリセットせずに、入力ソースを PCM から DSD、またはその逆、DoP
モード時の PCM から DSD、またはその逆で変化させると、内部リセットがかかります。
ASCHON bit= “1”の時、クロックの切り替えも同時に起きると、自動で出力信号がソフトミュートさ
れます。ソフトミュート時間はTable 8で設定された時間となります。ASCHON bit= “1”でもクロック
の切り替えが検知されなければ、自動ソフトミュートはかかりません。
■
内部ステータスピン
SRCEN pin は、内部状態を出力するピンです。PDN pin= “L”中は SRCEN pin は “H”を出力します。
PDN pin “↑”エッジ後、内蔵レギュレータが立ち上り正常動作している場合は、Ratio 検出が終了したの
ち SDTO から SRC データが出力し始めます。
内蔵レギュレータにて過電流リミットあるいは過電圧リミットがかかった場合、SRCEN pin は“H”を
出力します。レギュレータ部にて過電流リミットあるいは過電圧リミットがかかった場合に立つフラ
グとSRC部のRatio 検出終了フラグとのORがSRCEN pin から出力されます。
レギュレータ部の過電流(過電圧)リミットフラグ
(“L”正常動作, “H” 過電流(過電圧)検出)
SRC 部の Ratio 検出終了フラグ
SRCEN Pin
Figure 47. デバイス内部フラグと SRCEN Pin 出力
パラレルコトロールモードで PDN pin= “L”期間中に CM3-0 pin により SRC バイパスモードに設定し、
パワーアップした場合、PDN pin “↑”エッジから内蔵レギュレータの立ち上り待ち時間 5ms(max)経過後、
SRCEN pin は “L”になります。
シリアルコトロールモードで RSTN bit= “0” 期間中に BYPS bit に“1”を書込んだ場合、書込み直後に
SRCEN pin は“L”になります。
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2015/08
[AK4137]
■
シリアルコントロールインタフェイス
シリアルモードではPSN pinを“L”にすることによってイネーブルされます。
AK4137は4線式シリアルI/F(I2S pin= “L”)、またはI2Cバス(I2S pin= “H”)によって内部レジスタを制御
します。
4 線シリアルコントロールモード (I2C pin = “L”)
このモードでは 4 線式シリアル I/F pin: CSN, CCLK, CDTI で書き込みを行います。
I/F 上のデータは Chip address (2bit, C1/0), Read/Write (Write= “1”、Read= “0”), Register address (MSB
first, 5bit)と Control data (MSB first, 8bit)で構成されます。データ送信側は CCLK の“↓”で各ビットを出
力し、受信側は“↑”で取り込みます。データの書き込みは CSN の“↑”で有効になります。CDTO は Read
時、及び D7-0 出力時以外は Hi-z となります。CCCLK のクロックスピードは 5MHz (max)です。
PDN pinを“L”にすると内部レジスタ値が初期化されます。また、シリアルモードではRSTN bitに“0”を
書き込むと内部タイミング回路がリセットされます。但し、このときレジスタの内容は初期化されま
せん。
CSN
CCLK
CDTI
C1
C0 R/W
A4
A3
A2
A1
A0
CDTO
D7
D6
D5
D4
D3
D2
D1
D0
D5
D4
D3
D2
D1
D0
Hi-z
Figure 48. Write Operation
CSN
CCL
K
CDT
C1
C0 R/W A4
ICDTO
A3
A2
A1
A0
D7
Hi-z
D6
Figure 49. Read Operation
C1-C0: Chip Address (C1 bit =CAD1 pin, C0 bit =CAD0 pin)
R/W: READ/WRITE (Wirte=“1”, Read=”0”)
A4-A0: Register Address
D7-D0: Control Data
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2015/08
[AK4137]
I2C バスコントロールモード (I2C pin = “H”)
AK4137 の I2C バスモードのフォーマットは、高速モード(max:400kHz)に対応します。
WRITE 命令
I2C バスモードにおけるデータ書き込みシーケンスはFigure 50に示されます。バス上の IC へのアクセ
スには、最初に開始条件(Start Condition)を入力します。SCL ラインが“H”の時に SDA ラインを“H”か
ら“L”にすると、開始条件が作られます(Figure 56)。 開始条件の後、スレーブアドレスが送信されま
す。このアドレスは 7 ビットから構成され、8 ビット目にはデータ方向ビット(R/W)が続きます。上
位 5 ビットは”00100”で固定、6, 7 番目のビット(CAD1, CAD0)は CAD1/0 pin= “H” の時は “1”、
CAD1/0 pin= “L”の時は”0”です。アドレスが一致した場合、AK4137 は確認応答(Acknowledge)を生成
し、命令が実行されます。マスタは確認応答用のクロックパルスを生成し、SDA ラインを解放しなけ
ればなりません(Figure 57)。R/W bit が“0”の場合はデータ書き込み、R/W bit が“1”の場合はデータ読み
出しを行います。
第 2 バイトはサブアドレス(レジスタアドレス)です。サブアドレスは 8 ビット、MSB first で構成され、
上位 3 ビットは“0”固定です(Figure 52)。第 3 バイト以降はコントロールデータです。コントロールデ
ータは 8 ビット、MSB first で構成されます(Figure 53)。AK4137 は、各バイトの受信を完了するたび
に確認応答を生成します。データ転送は、必ずマスタが生成する停止条件(Stop Condition)によって終
了します。SCL ラインが“H”の時に SDA ラインを“L”から“H”にすると、停止条件が作られます(Figure
56)。
AK4137 は複数のバイトのデータを一度に書き込むことができます。データを 1 バイト送った後、停
止条件を送らず更にデータを送ると、サブアドレスが自動的にインクリメントされ、次のデータは次
のサブアドレスに格納されます。アドレス 06H を越えるデータを送ると、内部レジスタに対応するア
ドレスカウンタはロールオーバし、アドレス“00H”から順に格納されます。
クロックが“H”の間は、SDA ラインの状態は一定でなければなりません。データラインが“H”と“L”の間
で状態を変更できるのは、SCL ラインのクロック信号が“L”の時に限られます(Figure 58)。SCL ライ
ンが“H”の時に SDA ラインを変更するのは、開始条件、停止条件を入力するときのみです。
S
T
A
R
T
SDA
S
T
O
P
R/W="0"
Slave
S Address
Sub
Address(n)
Data(n)
A
C
K
A
C
K
Data(n+1)
A
C
K
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 50. Data Transfer Sequence at the I2C-Bus Mode
0
0
1
0
0
CAD1
CAD0
R/W
A1
A0
D1
D0
Figure 51. The First Byte
0
0
0
A4
A3
A2
Figure 52. The Second Byte
D7
D6
D5
D4
D3
D2
Figure 53. Byte Structure after the second byte
015008606-J-01
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2015/08
[AK4137]
READ 命令
R/W bit が“1”の場合、AK4137 は READ 動作を行います。指定されたアドレスのデータが出力された
後、マスタが停止条件を送らず確認応答を生成すると、サブアドレスが自動的にインクリメントされ、
次のアドレスのデータを読み出すことができます。アドレス“06H”のデータを読み出した後、さらに
次のアドレスを読み出す場合にはアドレス“00H”のデータが読み出されます。
AK4137 はカレントアドレスリードとランダムリードの 2 つの READ 命令を持っています。
1.
カレントアドレスリード
AK4137 は内部にアドレスカウンタを持っており、カレントアドレスリードではこのカウンタで指定
されたアドレスのデータを読み出します。内部のアドレスカウンタは最後にアクセスしたアドレスの
次のアドレス値を保持しています。例えば、最後にアクセス(READ でも WRITE でも)したアドレス
が“n”であり、その後カレントアドレスリードを行った場合、アドレス“n+1”のデータが読み出されま
す。カレントアドレスリードでは、AK4137 は READ 命令のスレーブアドレス(R/W bit = “1”)の入力に
対して確認応答を生成し、次のクロックから内部のアドレスカウンタで指定されたデータを出力した
のち内部カウンタを 1 つインクリメントします。データが出力された後、マスタが確認応答を生成せず
停止条件を送ると、READ 動作は終了します。
S
T
A
R
T
SDA
S
T
O
P
R/W="1"
Slave
S Address
Data(n)
Data(n+1)
A
C
K
Data(n+2)
A
C
K
A
C
K
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 54. Current Address Read
2.
ランダムアドレスリード
ランダムアドレスリードにより任意のアドレスのデータを読み出すことができます。ランダムアドレ
スリードは READ 命令のスレーブアドレス(R/W bit = “1”)を入力する前に、ダミーの WRITE 命令を入
力する必要があります。ランダムアドレスリードでは最初に開始条件を入力し、次に WRITE 命令の
スレーブアドレス(R/W bit = “0”)、読み出すアドレスを順次入力します。AK4137 がこのアドレス入力
に対して確認応答を生成した後、再送条件、READ 命令のスレーブアドレス(R/W bit = “1”)を入力しま
す。AK4137 はこのスレーブアドレスの入力に対して確認応答を生成し、指定されたアドレスのデー
タを出力し、内部アドレスカウンタを 1 つインクリメントします。データが出力された後、マスタが
確認応答を生成せず停止条件を送ると、READ 動作は終了します。
S
T
A
R
T
SDA
S
T
A
R
T
R/W="0"
Slave
S Address
Sub
Address(n)
A
C
K
Slave
S Address
A
C
K
S
T
O
P
R/W="1"
Data(n)
A
C
K
Data(n+1)
A
C
K
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 55. Random Address Read
015008606-J-01
- 66 -
2015/08
[AK4137]
SDA
SCL
S
P
start condition
stop condition
Figure 56. START and STOP Conditions
DATA
OUTPUT BY
TRANSMITTER
not acknowledge
DATA
OUTPUT BY
RECEIVER
acknowledge
SCL FROM
MASTER
2
1
8
9
S
clock pulse for
acknowledgement
START
CONDITION
Figure 57. Acknowledge on the I2C-Bus
SDA
SCL
data line
stable;
data valid
change
of data
allowed
Figure 58. Bit Transfer on the I2C-Bus
SCL, SDA pinとDVDDとの間に保護ダイオードがあるためプルアップ抵抗の接続先はDVDD+0.3V以下
にしてください。
015008606-J-01
- 67 -
2015/08
[AK4137]
■
レジスタマップ
Addr Register Name
D7
D6
D5
D4
D3
D2
00H
Reset & Mute
SMSEMI
SMT2
SMT1
SMT0
SMUTE
BYPS
01H
PCMCONT0
SLOW
SD
DEM1
DEM0
DITHER
IDIF2
02H
03H
PCMCONT1
DSDICONT
D1
FORCE
STB
IDIF1
0
0
0
HEXAE
ASCHON TDMICH2 TDMICH1
PCMFSO1 PCMFSO0 DSDIFS1 DSDIFS0
DOP
PMI
IDCKB
DSDCLP1 DSDCLP0 DSDOFS1 DSDOFS0 ERRMASK
04H DSDOCONT
PMO
ODCKB
0
0
0
0
05H
DSDGAIN
0
0
OGAINM6
ERRINTR
06H DSDOSTATUS
0
0
0
0
0
0
D0
default
RSTN
0x01
IDIF0
0x12
TDMICH0
DSDIE
0x00
0x10
DSDOE
IGAIN6
ERRINTL
0x50
0x02
-
Note 37. PDN pin を “L”にするとレジスタ値は初期化されます。
Note 38. アドレス 00H~06H 以外のアドレスへの書込みは禁止です。“0”で指定されたデータビットへの
“1”の書込みは禁止です。
Note 39. PDN pin “↑”エッジから 5ms(max)経過後、uP Interface へのアクセスが可能になります。
015008606-J-01
- 68 -
2015/08
[AK4137]
■
詳細説明
Addr
Register Name
D7
D6
D5
D4
D3
D2
00H
Reset & Mute
SMSEMI
SMT2
SMT1
SMT0
SMUTE
BYPS
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
Default
D1
FORCE
STB
R/W
0
D0
RSTN
R/W
1
SMSEMI: Semi Auto Soft Mute
0: Semi Auto Soft Mute Off (default)
1: Semi Auto Soft Mute ON
SMSEMI pin 設定が有効となります。(レジスタ設定は無視されます。レジスタ設定はできません)
SMT2-0: Soft Mute Period
000: 1024/fso (default)
001: 2048/fso
010: 4096/fso
011: 8192/fso
100: 1024/fso (default)
101: 2048/fso
110: 4096/fso
111: 8192/fso
Soft Mute サイクルを決めます
シリアルコントロールモード(PSN pin= “L”)時、SMT1、SMT0 pin 設定は無視されます。
パラレルコントロールモード(PSN pin= “H”)時、SMT1、SMT0 pin 設定が有効となります。
SMUTE: Soft Mute Control
0: ソフトミュート解除 (default)
1: ソフトミュート
シリアルコントロールモード(PSN pin =”L”)時、CSN/SMUTE pin は CSN pin となり、SMUTE と
しての設定は無視されます。パラレルコントロールモード(PSN pin= “H”)時、SMUTE pin 設定が有
効となります。
BYPS: Bypass Mode Control (Table 3)
0: SRC モード (default)
1: SRC バイパスモード
FORCESTB: CLKSTABLE (IRCK、OLRCK の変化のありなしチェック信号)を強制で“1”にします。
0: 通常動作 (default)
1: CLKSTABLE=1
RSTN: Digital Reset control
0: リセット
1: リセット解除 (default)
“0”で 一部を除くディジタル部がパワーダウンされます。I2C シリアルコントロールインターフェ
イス部とコントロールレジスタ部はパワーダウンされないのでコントロールレジスタの内容は初
期化されません。また、コントロールレジスタへの書込みも可能です。内部クロックを発生する内蔵
発振器、レギュレータ、基準電圧発生回路はパワーダウンされません。
015008606-J-01
- 69 -
2015/08
[AK4137]
Addr
01H
Register Name
PCMONT0
R/W
Default
D7
SLOW
R/W
0
D6
SD
R/W
0
D5
DEM1
R/W
0
D4
DEM0
R/W
1
D3
DITHER
R/W
0
D2
IDIF2
R/W
0
D1
IDIF1
R/W
1
D0
IDIF0
R/W
0
SLOW: FIR1 フィルタ係数選択
0: Sharp Roll OFF フィルタ (default)
1: Slow Roll OFF フィルタ
シリアルコントロールモード(PSN pin= “L”)時、SDA/CDTI/SLOW pin は SDA/CDTI pin となり、
SLOW としての設定は無視されます。
パラレルコントロールモード(PSN pin= “H”)時、SLOW pin 設定が有効となります。
SD: FIR1 フィルタ係数選択
0: Normal Delay フィルタ(default)
1: Short Delay フィルタ
シリアルコントロールモード(PSN pin = “L”)時、SCL/CCLK/SD pin は SCL/CCLK pin となり、SD
としての設定は無視されます。
パラレルコントロールモード(PSN pin = “H”)時、SD pin 設定が有効となります。
DEM1、DEM0: De-emphasis Control
00: 44.1KHz
01: OFF
(default)
10: 48KHz
11: 32KHz
パラレルコントロールモード(PSN pin = “H”)時、DEM1、DEM0 pin設定が有効となります。
DITHER: DITHER を加算します。
0: DITHER OFF (default)
1: DITHER ON
DITHER pin 設定が有効となります。(レジスタ設定は無視されます)
IDIF2、IDIF1、IDIF0: 入力ポートオーディオデータインタフェースモード選択(Table 2)
000: 32bit, LSB justified
001: 24bit, LSB justified
010: 32bit, MSB justified
(default)
011: 32 or 16bit, I2S justified
100: TDM 32bit, MSB justified
101: TDM 32bit, I2S Compatible
110: TDM 32bit, MSB justified
111: TDM 32bit, I2S Compatible
パラレルコントロールモード(PSN pin = “H”) 時、IDIF2、IDIF1、IDIF0 pin 設定が有効となります。
015008606-J-01
- 70 -
2015/08
[AK4137]
Addr Register Name
02H
PCMONT0
R/W
Default
D7
0
RD
0
D6
0
RD
0
D5
0
RD
0
D4
D3
D2
D1
HEXAE ASCHON TDMICH2 TDMICH1
R/W
0
R/W
0
R/W
0
R/W
0
D0
TDMICH0
R/W
0
HEXAE: 768fs out mode for PCM
0: Normal Output Mode (default)
1: 768fs Output Mode
ASCHON: Auto Input Sorce Change Mode ON
0: Auto Input Sorce Change Mode OFF (default)
1: Auto Input Sorce Change Mode ON
TDMICH2、TDMICH1、TDMICH0:TDM Input Mode Channel Sellect
・256fs Mode (””)
000: Ch1 (Lch), Ch2 (Rch) (default)
001: Ch3 (Lch), Ch4 (Rch)
010: Ch5 (Lch), Ch6 (Rch)
011: Ch7 (Lch), Ch8 (Rch)
100: Ch1 (Lch), Ch2 (Rch)
101: Ch2 (Lch), Ch4 (Rch)
110: Ch5 (Lch), Ch6 (Rch)
111: Ch7 (Lch), Ch8 (Rch)
・512fs Mode (“”)
000: Ch1 (Lch), Ch2 (Rch) (default)
001: Ch3 (Lch), Ch4 (Rch)
010: Ch5 (Lch), Ch6 (Rch)
011: Ch7 (Lch), Ch8 (Rch)
100: Ch9 (Lch), Ch10 (Rch)
101: Ch11 (Lch), Ch12 (Rch)
110: Ch13 (Lch), Ch14 (Rch)
111: Ch15 (Lch), Ch16 (Rch)
パラレルコントロールモード(PSN pin= “H”) 時、Ch1(Lch)、Ch2 (Rch)が選択されます。
015008606-J-01
- 71 -
2015/08
[AK4137]
Addr
03H
Register Name
DSDICONT
R/W
Default
D7
D6
D5
D4
PCMFSO1 PCMFSO0 DSDIFS1 DSDIFS0
R/W
R/W
R/W
R/W
0
0
0
1
D3
DOP
R/W
0
D2
PMI
R/W
0
D1
IDCKB
R/W
0
D0
DSDIE
R/W
0
PCMFSO1、PCMFSO0: PCM Output Sampling 周波数選択→DSD 入力時のフィルタ選択
00: 44.1KHz or 48KHz (Cut Off 20KHz) (default)
01: 88.2KHz or 96KHz (Cut Off 40KHz)
10: 176.4KHz or 192KHz (Cut Off 80KHz)
11: 384KHz or more (Cut Off 100KHz)
DSDIFS1、DSDIFS0: DSD Input FS 選択
00: 64fs
01: 128fs
(default)
10: 256fs
11: Reserved
DOP: DSD Over PCM (DoP) Mode 選択
0: OFF (default)
1: ON
DOP bit = “1”の時、DSDIE bit は“1”にしないでください。 DSDIE bit = “1”にすると、DSD Input モードに
なります。
PMI: DSD 入力 Phase Moduration Mode 選択
0: Not Phase Modulation Mode (default)
1: Phase Modulation Mode
IDCKB: Polarity of IDCLK (DSD 入力)
0: DSD data is input from IDCLK falling edge (default)
1: DSD data is input from IDCLK rising edge
DSDIE: DSD Input Enable
0: DSD Input Mode OFF (default)
1: DSD Input Mode ON
015008606-J-01
- 72 -
2015/08
[AK4137]
Addr Register Name
D7
D6
D5
D4
D3
D2
04H DSDOCONT DSDCLP1 DSDCLP0 DSDOFS1 DSDOFS0 ERRMASK PMO
R/W
R/W
R/W
R/W
R/W
R/W
R/W
Default
0
1
0
1
0
0
D1
D0
ODCKB DSDOE
R/W
0
R/W
0
DSDCLP1、DSDCLP0: Clip 処理
00: Clip 処理なし
01: Clip 処理あり -6dB (default)
10: Clip 処理あり -9dB
11: Reserved (Clip 処理あり -6dB)
DSDOFS1、DSDOFS0: DSD Output FS 選択
00: 64fs
01: 128fs
(default)
10: 256fs
11: Reserved
ERRMASK: MASK Reset
0: Error Detect and Reset (default)
1: Error Detect and Not Reset
PMO: DSD 出力 Phase Moduration Mode 選択
0: Not Phase Modulation Mode (default)
1: Phase Modulation Mode
ODCKB: Polarity of ODCLK (DSD 出力)
0: DSD data is output from ODCLK falling edge (default)
1: DSD data is output from ODCLK rising edge
DSDOE: DSD Output Enable
0: DSD Output Mode OFF (default)
1: DSD Output Mode ON
Addr
05H
Register Name
DSDCONT
R/W
Default
D7
D6
D5
D4
0
0
0
0
RD
0
RD
0
RD
0
RD
0
D3
0
RD
0
D2
0
RD
0
D1
D0
OGAINM6 IGAIN6
R/W
R/W
1
0
OGAINM6: DSD OUT block in data Gain -6dB
0: OFF
1: ON (default)
IGAIN6: DSD IN Gain 6dB
0: OFF (default)
1: ON
015008606-J-01
- 73 -
2015/08
[AK4137]
Addr
06H
Register Name
DSDOCONT
R/W
Default
D7
D6
D5
D4
0
0
0
0
RD
0
RD
0
RD
0
RD
0
D3
0
RD
0
D2
0
RD
0
D1
D0
ERRINTR ERRINTL
RD
0
RD
0
ERRINTR: Error Signal Detect ans Reset for Rch
0: No Error
1: Error
ERRINTL: Error Signal Detect ans Reset for Lch
0: No Error
1: Error
■
グラウンドと電源のデカップリング
電源とグラウンドの取り方には十分注意してください。小容量のデカップリングコンデンサはなるべ
く電源ピンの近くに接続してください。
015008606-J-01
- 74 -
2015/08
[AK4137]
16. ジッタ-耐量
AK4137 の IBICK 及び ILRCK に対するジッタ耐量をFigure 59に示します。ジッタ量Figure 59に示さ
れるようにジッタ周波数とジッタ強度で定義され、0.01UIpp 以下のジッタ強度であれば周波数に関わ
らず正常に動作します。
AK4137 Jitter Tolerance
Jittter Amplitude [UIpp]
10.00
1.00
0.10
(2)
0.01
(1)
0.00
1
10
100
1000
10000
100000
Jittter Frequency [Hz]
Figure 59. Jitter Tolerance
(1) 正常動作。
(2) 出力データが欠落する可能性あり。
Note
・Y軸は、THD+Nが劣化し始める直前の ILRCKのジッタ強度です。1[UIpp]は、ILRCKの
1周期です。FSI=48kHzの場合、1[UIpp]=1/48kHz=20.8μsになります。
・ILRCKとIBICKにジッタを重畳しそれに同期したデータ入力で検証および評価した結果
です。
015008606-J-01
- 75 -
2015/08
[AK4137]
17. システム設計
Figure 60およびFigure 62はシステム接続例です。具体的な回路と測定例については評価ボード
(AKD4137)を参照してください。
 シリアルコントロールモード(PSN pin = “L”).
 4線シリアルコントロールモード, Chip Addres = ”00”
 XTI/XTO = 64FSO, X’tal 使用
 Input PORT: Slave mode, IBICK, 64FSI
入力オーディオインタフェースフォーマットはレジスタ設定可能
 Output PORT: Master mode, 32 or 16 bit I2S Compatible , BICK ,MCKO = 64FSO(mode8).
 Dither = OFF, ディエンファシスフィルタはレジスタ設定可能。
Digital 3.3V
+ 10u 10u +
37
OBIT0
/TDO4
CM0 39
OBIT1 38
CM1 40
CM2 41
CM3 42
VSEL 43
DV18 44
DVSS 45
NC 47
DVDD 46
1
DSDIL
/DEM0
2
DSDIR/DEM1
DVDD 35
3
IDCLK
DVSS 34
DVDD
4
ILRCK
5
IBICK
6
SDTI
7
CAD0/IDIF0
0.1u
+ 10u
+
0.1u 10u
CLKMODE 32
XTO
31
24.576MHz
TDM 30
fso
N
CAD1/IDIF1
OLRCK/DSDOR 29
IDIF2
64fso
OBICK/ODCLK 28
10 SRCEN
DAC
21 ODIF0
SMT0 26
20 ODIF1
19 CSN/SMUTE
18 SCL/CCLK/SD
16 CDTO
15 PSN
14 PDN
13 I2C
12 TEST1
17 SDA/CDTI/SLOW
SDTO/DSDOL 27
11 TEST0
SMT1 25
24 MCKO
9
AK4137
Top View
23 SMSEMI
8
36
XTI/OMCLK/TDMI 33
22 DITHER
DSP
NC 48
0.1u 0.1u
Micro-Controller
+
Electrolytic Capacitor
Ceramic Capacitor
Notes:
- AK4137 の DVSS と周辺コントローラ等のグラウンドは分けてください。
- ディジタル入力ピンはオープンにしないでください。
- X’tal 周辺のコンデンサ C の値はTable 1を参照してください。
Figure 60. Typical Connection Diagram (serial control mode)
015008606-J-01
- 76 -
2015/08
[AK4137]
 パラレルコントロールモード(PSN pin = “H”).
 XTI/XTO = 64FSO, X’tal 使用
 Input PORT: Slave mode, IBICK, 64FSI
入力オーディオインタフェースフォーマットはレジスタ設定可能
 Output PORT: Master mode, 32 or 16 bit I2S Compatible, BICK ,MCKO = 64FSO(mode8)..
 Dither = OFF, ディエンファシスフィルタはレジスタ設定可能。
Digital 3.3V
+ 10u 10u +
37
OBIT0
/TDO4
CM0 39
OBIT1 38
CM1 40
CM2 41
CM3 42
VSEL 43
DV18 44
DVSS 45
NC 47
DVDD 46
1
DSDIL
/DEM0
2
DSDIR/DEM1
DVDD 35
3
IDCLK
DVSS 34
4
ILRCK
XTI/OMCLK/TDMI 33
5
IBICK
6
SDTI
7
CAD0/IDIF0
8
CAD1/IDIF1
AK4137
Top View
36
0.1u
+ 10u
+
0.1u 10u
CLKMODE 32
XTO
31
24.576MHz
TDM 30
fso
OLRCK/DSDOR 29
IDIF2
64fso
OBICK/ODCLK 28
10 SRCEN
DAC
SMT1 25
24 MCKO
21 ODIF0
SMT0 26
20 ODIF1
19 CSN/SMUTE
16 CDTO
15 PSN
14 PDN
13 I2C
12 TEST1
18 SCL/CCLK/SD
11 TEST0
17 SDA/CDTI/SLOW
SDTO/DSDOL 27
23 SMSEMI
9
DVDD
22 DITHER
DSP
NC 48
0.1u 0.1u
Micro-Controller
+
Electrolytic Capacitor
Ceramic Capacitor
Notes:
- AK4137 の DVSS と周辺コントローラ等のグラウンドは分けてください。
- ディジタル入力ピンはオープンにしないでください。
- X’tal 周辺のコンデンサ C の値はTable 1を参照してください。
Figure 61. Typical Connection Diagram (parallel control mode)
015008606-J-01
- 77 -
2015/08
[AK4137]
18. パッケージ
■
外形寸法図
■
材質・メッキ仕様
パッケージ材質
:エポキシ系樹脂
リードフレーム材質:銅
端子処理:半田(無鉛)メッキ
015008606-J-01
- 78 -
2015/08
[AK4137]
■
マーキング
AK4137EQ
XXXXXXX
1
XXXXXXX: Date code identifier
015008606-J-01
- 79 -
2015/08
[AK4137]
19. 改訂履歴
Date (Y/M/D) Revision
15/07/10
00
15/08/31
01
Reason
初版
誤記訂正
記述変更
Page
Contents
12-13
誤記訂正
20
記述変更
41
記述追加
記述変更
57
58
8. SRC 特性
FSO/FSI の表記を修正
■ PCMIN → PCMOUT
Note 8 を削除
■ PCMIN → DSDOUT
A-weighted dynamic range was deleted.
Note を変更
■ PCMIN → PCMOUT
A-weighted dynamic range: 140 → 142dB (typ.)
Note を変更
■ DSDIN → DSDOUT
A-weighted dynamic range was deleted.
“■ DSD 出力特性” を削除
■ X’tal Mode
Figure 21 の説明文を変更
“■ Digital フィルタ” を追加
■ DSD モード
Dop (*) 入力
“DoP データ検出コードは 0x05、0xFA、0xAA です。”
を削除
誤記訂正
015008606-J-01
76, 77
17.システム設計
“OMCLK/XTI 入力= 64FSO, X’tal 使用”
→ “XTI/XTO = 64FSO, X’tal 使用”
Figure 60, Fiugure 61 を変更
- 80 -
2015/08
[AK4137]
重要な注意事項
0. 本書に記載された弊社製品(以下、「本製品」といいます。)、および、本製品の仕様につ
きましては、本製品改善のために予告なく変更することがあります。従いまして、ご使用を
検討の際には、本書に掲載した情報が最新のものであることを弊社営業担当、あるいは弊社
特約店営業担当にご確認ください。
1. 本書に記載された情報は、本製品の動作例、応用例を説明するものであり、その使用に際し
て弊社および第三者の知的財産権その他の権利に対する保証または実施権の許諾を行うもの
ではありません。お客様の機器設計において当該情報を使用される場合は、お客様の責任にお
いて行って頂くとともに、当該情報の使用に起因してお客様または第三者に生じた損害に対
し、弊社はその責任を負うものではありません。
2. 本製品は、医療機器、航空宇宙用機器、輸送機器、交通信号機器、燃焼機器、原子力制御用
機器、各種安全装置など、その装置・機器の故障や動作不良が、直接または間接を問わず、
生命、身体、財産等へ重大な損害を及ぼすことが通常予想されるような極めて高い信頼性を
要求される用途に使用されることを意図しておらず、保証もされていません。そのため、別
途弊社より書面で許諾された場合を除き、これらの用途に本製品を使用しないでください。
万が一、これらの用途に本製品を使用された場合、弊社は、当該使用から生ずる損害等の責
任を一切負うものではありません。
3. 弊社は品質、信頼性の向上に努めておりますが、電子製品は一般に誤作動または故障する場
合があります。本製品をご使用頂く場合は、本製品の誤作動や故障により、生命、身体、財産
等が侵害されることのないよう、お客様の責任において、本製品を搭載されるお客様の製品に
必要な安全設計を行うことをお願いします。
4. 本製品および本書記載の技術情報を、大量破壊兵器の開発等の目的、軍事利用の目的、ある
いはその他軍事用途の目的で使用しないでください。本製品および本書記載の技術情報を輸出ま
たは非居住者に提供する場合は、「外国為替及び外国貿易法」その他の適用ある輸出関連法
令を遵守し、必要な手続を行ってください。本製品および本書記載の技術情報を国内外の法
令および規則により製造、使用、販売を禁止されている機器・システムに使用しないでくだ
さい。
5. 本製品の環境適合性等の詳細につきましては、製品個別に必ず弊社営業担当までお問合せく
ださい。本製品のご使用に際しては、特定の物質の含有・使用を規制するRoHS指令等、適用
される環境関連法令を十分調査のうえ、かかる法令に適合するようにご使用ください。お客
様がかかる法令を遵守しないことにより生じた損害に関して、弊社は一切の責任を負いかね
ます。
6. お客様の転売等によりこの注意事項に反して本製品が使用され、その使用から損害等が生じ
た場合はお客様にて当該損害をご負担または補償して頂きますのでご了承ください。
7. 本書の全部または一部を、弊社の事前の書面による承諾なしに、転載または複製することを
禁じます。
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2015/08