[AK4373] AK4373 HP & SPK-Amp内蔵 低消費電力 DAC 概 要 AK4373はステレオヘッドフォンアンプとモノラルスピーカーアンプを内蔵した24ビット低消費電力 ステレオDACです。 ゲーム機を含む、ヘッドフォン専用ドライバ、パーソナル・ナビゲーション機器、 および携帯用メディアプレーヤーなど、さまざまな携帯機器用途に対応します。2.2V～3.6Vの低電圧電 源で動作し、出力アンプは、SPKアンプとラインアウトドライバ共用、シングルエンドHPアンプ、差 動ヘッドフォンアンプ、疑似差動出力(Pseudo Cap-less)が設定可能です。出力アンプにはオプション で4.0Vの電源供給も可能です。パッケージには32pin QFNを採用。実装面積削減に貢献します。 特 長 サンプリング周波数: 8 kHz 48 kHz 8倍オーバサンプリングフィルタ内蔵 強クロックジッタSCF ステレオヘッドフォンアンプ シングルエンドモード出力: 65mW @16Ω, 3.3V S/N: 96dB 差動モード出力: 130mW @32Ω, 3.3V S/N: 96dB 疑似差動モード(Pseudo cap-less)出力: 60mW @16Ω, 3.3V S/N: 86dB 電源ON/OFF時ポップノイズフリー ステレオライン出力 S/N: 96dB モノラルスピーカアンプ ダイナミックスピーカおよび圧電スピーカ対応 0.8W @ 8Ω HVDD = 4.0V 1.0W @ 4Ω HVDD = 4.0V S/N: 97dB ディジタルプロセス HPF, LPF, ステレオ感強調, 5バンドイコライザ, ディジタルALC/リミッタ: +36dB to -54dB, 0.375dB/step ディジタルボリューム: +12dB to -115dB, 0.5dB/step, ミュート アナログミキシング回路: モノラル出力 PLL入力周波数: MCKI pin: 27MHz, 25MHz, 24MHz, 13.5MHz, 12.288MHz, 12MHz, and 11.2896MHz LRCK pin: 1fs BICK pin: 32fs or 64fs CMOS or AC coupling 入力 マスタクロック MCKI pin: 256/512/1024fs マスタクロック出力 MCKO pin: 32fs, 64fs, 128fs, 256fs MS0991-J-02 2014/09 -1- [AK4373] マイコンインタフェース: 3-Wire serial, I2C bus (version1.0, 400 KHz Fast-mode) オーディオ I/F フォーマット: MSB First, 2’s complement 16/20/24bit 前詰め, 166/20/24bit 後詰め, 16/20/24bit I2S, 16/20/24bit DSPモード CMOS入力レベル 電源電圧: アナログ (AVDD): 2.2 to 3.6V ディジタル (DVDD): 1.6 to 3.6V ドライバ (HVDD): 2.2 to 4.0V 消費電力: 11.9mW ヘッドフォン再生時 Ta = -30 ~ +85C パッケージ: 32-pin QFN (5mm x 5mm, 0.5mm pitch) AK4343 ピン/レジスタ互換 ■ ブロック図 AVDD VSS1 DVDD VCOM VSS3 I2C LOUT CAD0/CSN Control Register Stereo Line Out ROUT HPL Headphone HPR SCL/CCLK SDA/CDTI PMHPL HPG VOL PMHPR HPG VOL PMDAC PDN DACH Digital Processing BICK - HPF D/A DACH MUTET DATT - LPF SMUTE - 3D Enhance Audio I/F - Frequency Compensation - 5-BiQuads - ALC/Limiter LRCK SDTI MCKO PLL MCKI VCOC SPP Speaker SPN SPKG[1:0] VOL DACS PMPLL PMSPK MINS MINH MIN+ Mono In MINPMMIN HVDD VSS2 Figure 1. ブロック図(Single-ended mode, HPBTL bit PSEUDO bit = “0”) MS0991-J-02 2014/09 -2- [AK4373] AVDD VSS1 DVDD VCOM VSS3 I2C CAD0/CSN Control Register SCL/CCLK SDA/CDTI Headphone(Lch) HPL+ HPL- PMHPL R HPG VOL PMDAC DACH - HPF D/A HPR+ HPG VOL HPR- PDN Digital Processing DACH DATT - LPF SMUTE - 3D Enhance BICK Audio I/F - Frequency Compensation - 5-BiQuads - ALC/Limiter LRCK SDTI PMHPR Headphone(Rch) MCKO MUTET PLL MCKI VCOC MINH PMPLL MIN+ Mono In MINPMMIN HVDD VSS2 Figure 2. ブロック図(Differential mode, HPBTL bit = “1”, PSEUDO bit = “0”) AVDD VSS1 DVDD VCOM VSS3 I2C CAD0/CSN Control Register SCL/CCLK SDA/CDTI PMDAC PMHPL HPG VOL HPL Headphone HPR PMHPR HPG VOL PDN DACH Digital Processing BICK - HPF D/A DACH MUTET DATT - LPF SMUTE - 3D Enhance Audio I/F - Frequency Compensation - 5-BiQuads - ALC/Limiter LRCK SDTI MCKO PLL PMHPL or PMHPR MCKI VCOC HVCM PMPLL COMMON TEST MINH MIN+ Mono In MINPMMIN HVDD VSS2 Figure 3. ブロック図 (Pseudo cap-less mode, HPBTL bit = “0”, PSEUDO bit = “1”) MS0991-J-02 2014/09 -3- [AK4373] ■ オーダリングガイド 30 +85C AK4373用評価ボード AK4373EN AKD4373 32pin QFN (0.5mm pitch) HPL / HPL+ HPR / HPL- VSS2 HVDD SPP / HPR+ / TEST SPN / HPR- / HVCM MCKO MCKI 24 23 22 21 20 19 18 17 ■ ピン配置 LRCK MIN- 29 Top View 12 NC NC 30 11 SDTI NC 31 10 CDTI / SDA NC 32 9 CCLK / SCL 8 13 CSN / CAD0 AK4373EN 7 28 PDN MIN+ 6 BICK I2C 14 5 27 VCOC LOUT 4 DVDD AVDD 15 3 2 26 VSS1 ROUT 2 VSS3 VCOM 16 1 25 NC MUTET MS0991-J-02 2014/09 -4- [AK4373] ■ AK4343との互換性 1. 機能 Function DAC Resolution HP-Amp S/N HP-Amp Output Type Single-ended Five Programmable Biquads Line Output Pins MCKI Input Level Analog Mixing Receiver Amp SPK AMP No Independent from HP/SPK CMOS 3-Stereo Yes 1.2W@8Ω, 5V AK4373 24bit 96dB(single), 97dB(BTL) Single-ended, Differential or Pseudo cap-less Yes Shared with HPL/HPR CMOS or 0.4Vpp AC coupling 1-Mono (Single/Differential) No 1.0W@4Ω, 4.0V AK4343 TEST1 AVSS VCOC / RIN3 TEST2 DVSS SPN SPP HVSS HPR HPL MIN / LIN3 RIN2 / IN2 LIN2 / IN2+ LIN1 / IN1 RIN1 / IN1+ AK4373 NC VSS1 VCOC NC VSS3 SPN / HPR / HVCM SPP / HPR+ / TEST VSS2 HPR / HPL HPL / HPL+ MIN+ MINNC NC NC 2. ピン Pin# 1 3 5 12 16 19 20 22 23 24 28 29 30 31 32 AK4343 16bit 90dB MS0991-J-02 2014/09 -5- [AK4373] 3. レジスタ Addr 00H 01H 02H 03H 04H 05H 06H 07H 08H 09H 0AH 0BH 0CH 0DH 0EH 0FH 10H 11H 12H 13H 14H 15H 16H 17H 18H 19H 1AH 1BH 1CH 1DH 1EH 1FH 20H 21H 22H 23H 24H 25H 26H 27H 28H 29H 2AH 2BH 2CH 2DH 2EH 2FH Register Name Power Management 1 Power Management 2 Signal Select 1 Signal Select 2 Mode Control 1 Mode Control 2 Timer Select ALC Mode Control 1 ALC Mode Control 2 Lch Input Volume Control Lch Digital Volume Control ALC Mode Control 3 Rch Input Volume Control Rch Digital Volume Control Mode Control 3 Mode Control 4 Power Management 3 Digital Filter Select 1 FIL3 Co-efficient 0 FIL3 Co-efficient 1 FIL3 Co-efficient 2 FIL3 Co-efficient 3 EQ Co-efficient 0 EQ Co-efficient 1 EQ Co-efficient 2 EQ Co-efficient 3 EQ Co-efficient 4 EQ Co-efficient 5 HPF Co-efficient 0 HPF Co-efficient 1 HPF Co-efficient 2 HPF Co-efficient 3 Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved LPF Co-efficient 0 LPF Co-efficient 1 LPF Co-efficient 2 LPF Co-efficient 3 D7 0 0 SPPSN LOVL PLL3 PS1 DVTM 0 REF7 AVL7 DVL7 RGAIN1 AVR7 DVR7 0 0 INR1 GN1 F3A7 F3AS F3B7 0 EQA7 EQA15 EQB7 0 EQC7 EQC15 F1A7 F1AS F1B7 0 0 0 0 0 0 0 0 0 0 0 0 0 F2A7 0 F2B7 0 D6 PMVCM D5 PMMIN PMHPL DACS D4 PMSPK PMHPR DACL SPKG1 PLL0 MSBS ZTM0 ZELMN REF4 AVL4 DVL4 0 AVR4 DVR4 DVOLC 0 MDIF2 HPF F3A4 F3A12 F3B4 F3B12 EQA4 EQA12 EQB4 EQB12 EQC4 EQC12 F1A4 F1A12 F1B4 F1B12 D3 PMLO M/S HPBTL SPKG0 BCKO BCKP WTM1 LMAT1 REF3 AVL3 DVL3 0 AVR3 DVR3 BST1 AVOLC MDIF1 EQ F3A3 F3A11 F3B3 F3B11 EQA3 EQA11 EQB3 EQB11 EQC3 EQC11 F1A3 F1A11 F1B3 F1B11 HPMTN MINS MGAIN1 LOPS PLL2 PLL1 PS0 FS3 WTM2 ZTM1 0 ALC REF6 REF5 AVL6 AVL5 DVL6 DVL5 LMTH1 0 AVR6 AVR5 DVR6 DVR5 0 SMUTE 0 0 INL1 HPG GN0 LPF F3A6 F3A5 0 F3A13 F3B6 F3B5 0 F3B13 EQA6 EQA5 EQA14 EQA13 EQB6 EQB5 0 EQB13 EQC6 EQC5 EQC14 EQC13 F1A6 F1A5 0 F1A13 F1B6 F1B5 0 F1B13 PMAINR3 PMAINL3 PMAINR2 0 0 MICR3 MICL3 0 0 0 0 RINR3 0 0 0 RINH3 0 0 0 RINS3 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 F2A6 F2A5 F2A4 F2A3 0 F2A13 F2A12 F2A11 F2B6 F2B5 F2B4 F2B3 0 F2B13 F2B12 F2B11 AK4373に追加されたビット AK4343から削除されたビット AK4343から名前を変更されたビット MS0991-J-02 D2 PMDAC MCKAC PMMP MINL DIF2 FS2 WTM0 LMAT0 REF2 AVL2 DVL2 FRN AVR2 DVR2 BST0 HPM INR0 FIL3 F3A2 F3A10 F3B2 F3B10 EQA2 EQA10 EQB2 EQB10 EQC2 EQC10 F1A2 F1A10 F1B2 F1B10 D1 0 MCKO D0 0 PMPLL PSEUDO MGAIN0 0 DIF1 FS1 RFST1 RGAIN0 REF1 AVL1 DVL1 VBAT AVR1 DVR1 DEM1 MINH INL0 0 F3A1 F3A9 F3B1 F3B9 EQA1 EQA9 EQB1 EQB9 EQC1 EQC9 F1A1 F1A9 F1B1 F1B9 0 DIF0 FS0 RFST0 LMTH0 REF0 AVL0 DVL0 0 AVR0 DVR0 DEM0 DACH 0 0 F3A0 F3A8 F3B0 F3B8 EQA0 EQA8 EQB0 EQB8 EQC0 EQC8 F1A0 F1A8 F1B0 F1B8 PMAINL2 PMMICR PMMICL 0 LINL3 LINH3 LINS3 0 0 0 0 0 0 0 F2A2 F2A10 F2B2 F2B10 AIN3 RINR2 RINH2 RINS2 0 0 0 0 0 0 0 F2A1 F2A9 F2B1 F2B9 RCV LINL2 LINH2 LINS2 0 0 0 0 0 0 0 F2A0 F2A8 F2B0 F2B8 2014/09 -6- [AK4373] Addr 30H 31H 32H 33H 34H 35H 36H 37H 38H 39H 3AH 3BH 3CH 3DH 3EH 3FH 40H 41H 42H 43H 44H 45H 46H 47H 48H 49H 4AH 4BH 4CH 4DH 4EH 4FH Register Name Digital Filter Select 2 Reserved E1 Co-efficient 0 E1 Co-efficient 1 E1 Co-efficient 2 E1 Co-efficient 3 E1 Co-efficient 4 E1 Co-efficient 5 E2 Co-efficient 0 E2 Co-efficient 1 E2 Co-efficient 2 E2 Co-efficient 3 E2 Co-efficient 4 E2 Co-efficient 5 E3 Co-efficient 0 E3 Co-efficient 1 E3 Co-efficient 2 E3 Co-efficient 3 E3 Co-efficient 4 E3 Co-efficient 5 E4 Co-efficient 0 E4 Co-efficient 1 E4 Co-efficient 2 E4 Co-efficient 3 E4 Co-efficient 4 E4 Co-efficient 5 E5 Co-efficient 0 E5 Co-efficient 1 E5 Co-efficient 2 E5 Co-efficient 3 E5 Co-efficient 4 E5 Co-efficient 5 D7 0 0 E1A7 E1A15 E1B7 E1B15 E1C7 E1C15 E2A7 E2A15 E2B7 E2B15 E2C7 E2C15 E3A7 E3A15 E3B7 E3B15 E3C7 E3C15 E4A7 E4A15 E4B7 E4B15 E4C7 E4C15 E5A7 E5A15 E5B7 E5B15 E5C7 E5C15 D6 D5 D4 0 0 EQ5 0 0 0 E1A6 E1A5 E1A4 E1A14 E1A13 E1A12 E1B6 E1B5 E1B4 E1B14 E1B13 E1B12 E1C6 E1C5 E1C4 E1C14 E1C13 E1C12 E2A6 E2A5 E2A4 E2A14 E2A13 E2A12 E2B6 E2B5 E2B4 E2B14 E2B13 E2B12 E2C6 E2C5 E2C4 E2C14 E2C13 E2C12 E3A6 E3A5 E3A4 E3A14 E3A13 E3A12 E3B6 E3B5 E3B4 E3B14 E3B13 E3B12 E3C6 E3C5 E3C4 E3C14 E3C13 E3C12 E4A6 E4A5 E4A4 E4A14 E4A13 E4A12 E4B6 E4B5 E4B4 E4B14 E4B13 E4B12 E4C6 E4C5 E4C4 E4C14 E4C13 E4C12 E5A6 E5A5 E5A4 E5A14 E5A13 E5A12 E5B6 E5B5 E5B4 E5B14 E5B13 E5B12 E5C6 E5C5 E5C4 E5C14 E5C13 E5C12 AK4373に追加されたビット AK4343から削除されたビット MS0991-J-02 D3 EQ4 0 E1A3 E1A11 E1B3 E1B11 E1C3 E1C11 E2A3 E2A11 E2B3 E2B11 E2C3 E2C11 E3A3 E3A11 E3B3 E3B11 E3C3 E3C11 E4A3 E4A11 E4B3 E4B11 E4C3 E4C11 E5A3 E5A11 E5B3 E5B11 E5C3 E5C11 D2 EQ3 0 E1A2 E1A10 E1B2 E1B10 E1C2 E1C10 E2A2 E2A10 E2B2 E2B10 E2C2 E2C10 E3A2 E3A10 E3B2 E3B10 E3C2 E3C10 E4A2 E4A10 E4B2 E4B10 E4C2 E4C10 E5A2 E5A10 E5B2 E5B10 E5C2 E5C10 D1 EQ2 0 E1A1 E1A9 E1B1 E1B9 E1C1 E1C9 E2A1 E2A9 E2B1 E2B9 E2C1 E2C9 E3A1 E3A9 E3B1 E3B9 E3C1 E3C9 E4A1 E4A9 E4B1 E4B9 E4C1 E4C9 E5A1 E5A9 E5B1 E5B9 E5C1 E5C9 D0 EQ1 0 E1A0 E1A8 E1B0 E1B8 E1C0 E1C8 E2A0 E2A8 E2B0 E2B8 E2C0 E2C8 E3A0 E3A8 E3B0 E3B8 E3C0 E3C8 E4A0 E4A8 E4B0 E4B8 E4C0 E4C8 E5A0 E5A8 E5B0 E5B8 E5C0 E5C8 2014/09 -7- [AK4373] ピン／機能 No. Pin Name I/O 1 NC - 2 VCOM O 3 4 VSS1 AVDD - 5 VCOC O 6 I2C I 7 PDN I 11 CSN CAD0 CCLK SCL CDTI SDA SDTI 12 NC 13 14 15 16 17 18 LRCK BICK DVDD VSS3 MCKI MCKO 8 9 10 I I I I I I/O I I/O I/O I O Function No Connect Pin No internal bonding. This pin should be open or connected to the ground. Common Voltage Output Pin, 0.5 x AVDD Bias voltage of DAC outputs. Analog Ground Pin Analog Power Supply Pin 2.2 3.6V Output Pin for Loop Filter of PLL Circuit This pin should be connected to VSS1 with one resistor and capacitor in series. Control Mode Select Pin “H”: I2C Bus, “L”: 3-wire Serial Power-Down Mode Pin “H”: Power-up, “L”: Power-down, reset and initialization of the control register. The AK4373 must be reset once upon power-up. Chip Select Pin (I2C pin = “L”: 3-wire Serial Mode) Chip Address 1 Select Pin (I2C pin = “H”: I2C Bus Mode) Control Data Clock Pin (I2C pin = “L”: 3-wire Serial Mode) Control Data Clock Pin (I2C pin = “H”: I2C Bus Mode) Control Data Input Pin (I2C pin = “L”: 3-wire Serial Mode) Control Data Input Pin (I2C pin = “H”: I2C Bus Mode) Audio Serial Data Input Pin No Connect Pin No internal bonding. This pin should be open or connected to the ground. Input / Output Channel Clock Pin Audio Serial Data Clock Pin Digital Power Supply Pin. 1.6 3.6V Digital Ground Pin External Master Clock Input Pin Master Clock Output Pin MS0991-J-02 2014/09 -8- [AK4373] No. Pin Name I/O Function Speaker Amp Negative Output Pin Single-ended mode (HPBTL bit = PSEUDO bit = “0”) Rch Headphone-Amp Negative Output Pin 19 HPR O Differential mode (HPBTL bit = “1”, PSEUDO bit = “0”) Common Output Voltage for Headphone-Amp Pin HVCM O Pseudo cap-less mode (HPBTL bit = “0”, PSEUDO bit = “1”) Speaker Amp Positive Output Pin SPP O Single-ended mode (HPBTL bit = PSEUDO bit = “0”) Rch Headphone-Amp Positive Output Pin 20 HPR+ O Differential mode (HPBTL bit = “1”, PSEUDO bit = “0”) This pin should be open. TEST O Pseudo cap-less mode (HPBTL bit = “0”, PSEUDO bit = “1”) 21 HVDD Headphone & Speaker Amp Power Supply Pin. 2.2 4.0V 22 VSS2 Headphone & Speaker Amp Ground Pin Rch Headphone-Amp Output Pin HPR O Single-ended mode (HPBTL bit = PSEUDO bit = “0”) Pseudo cap-less mode (HPBTL bit = “0”, PSEUDO bit = “1”) 23 Lch Headphone-Amp Negative Output Pin O HPL Differential mode (HPBTL bit = “1”, PSEUDO bit = “0”) Lch Headphone-Amp Output Pin HPL O Single-ended mode (HPBTL bit = PSEUDO bit = “0”) Pseudo cap-less mode (HPBTL bit = “0”, PSEUDO bit = “1”) 24 Lch Headphone-Amp Positive Output Pin HPL+ O Differential mode (HPBTL bit = “1”, PSEUDO bit = “0”) Mute Time Constant Control Pin 25 MUTET O Connected to the VSS2 pin with a capacitor for mute time constant. Rch Line Output Pin 26 ROUT O This pin is internal connected to the HPR pin. Lch Line Output Pin 27 LOUT O This pin is internal connected to the HPL pin. Mono Signal Positive Input (Differential Input) or Mono Signal Input (Single-ended 28 MIN+ I Input) Mono Signal Negative Input (Differential Input) 29 MINI If the MIN+ pin is used as single-ended, this pin should be connected to the VSS1 with a capacitor. No Connect Pin 30 NC No internal bonding. This pin should be open or connected to the ground. No Connect Pin 31 NC No internal bonding. This pin should be open or connected to the ground. No Connect Pin 32 NC No internal bonding. This pin should be open or connected to the ground. Note 1. すべての入力ピンはフローティングにしてはいけません。 Note 2. I2C pin にはDVDD もしくは VSS3を入力して下さい. Note 3.アナログ入力ピン (MIN+/- pins)への信号は コンデンサでDCカットして入力して下さい。 Note 4. スピーカ出力(SPP, SPN pins)とDifferential mode時のヘッドフォン出力(HPL+/- and HPR+/- pins)、そし てPseudo cap-less modeのヘッドフォン出力(HPL and HPR pins)を除いた全てのアナログ出力 (HPL, HPR, LOUT, and ROUT pins)はコンデンサでDCカットして下さい。 SPN O MS0991-J-02 2014/09 -9- [AK4373] ■ 使用しないピンの処理について 使用しない入出力ピンは下記の設定を行い、適切に処理して下さい。 区分 ピン名 設定 VCOC, SPN/HPR/HVCM, SPP/HPR+/TEST, Analog オープン HPR/HPL-, HPL/HPL+, MIN+, MIN-, MUTET MCKO オープン Digital MCKI VSS3に接続 絶対最大定格 (VSS1=VSS2=VSS3=0V; Note 5) Parameter Symbol min max Unit Power Supplies: Analog AVDD 4.6 V 0.3 Digital DVDD 4.6 V 0.3 Headphone-Amp / Speaker-Amp HVDD 4.6 V 0.3 Input Current, Any Pin Except Supplies IIN mA 10 Analog Input Voltage (Note 7) VINA (AVDD+0.3) or 4.6 V 0.3 Digital Input Voltage (Note 8) VIND (DVDD+0.3) or 4.6 V 0.3 Ambient Temperature (powered applied) Ta 85 30 C Storage Temperature Tstg 150 65 C Maximum Power Dissipation (Note 9) Pd 511 mW Note 5. 電圧はすべてグランドピンに対する値です。 Note 6. VSS1とVSS2, VSS3 は同じアナロググランドに接続して下さい。 Note 7. I2C, MIN+, MIN- pin Note 8. PDN, CSN/CAD0, CCLK/SCL, CDTI/SDA, SDTI, LRCK, BICK, MCKI pins SDA, SCL pinsのプルアップ抵抗の接続先は(DVDD+0.3)V以下にして下さい。 Note 9. パッケージ裏面の露出タブをグランドに接続し、実装されるプリント基板の配線密度100%以上の場 合です。この電力値はAK4373の内部損失分で、外部接続されるスピーカおよびヘッドフォンでの消 費分は含まれません。 注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。また、通常の動作は保証されません。 推奨動作条件 (VSS1=VSS2=VSS3=0V; Note 5) Parameter Symbol min typ max Unit Power Supplies Analog AVDD 2.2 3.3 3.6 V (Note 10) Digital DVDD 1.6 3.3 3.6 V HP / SPK-Amp HVDD 2.2 3.3 4.0 V Difference1 DVDD – AVDD +0.3 V Difference2 DVDD – HVDD +0.3 V Difference3 AVDD – HVDD +0.6 V Note 5. 電圧はすべてグランドピンに対する値です。 Note 10. AVDD, DVDD, HVDDの電源立ち上げシーケンスを考慮する必要はありません。AVDD, HVDDだけ OFFした場合、DVDDのリーク電流が増加する可能性があります。また、DVDDをOFFする場合はAVDD, HVDDもOFFしてください。 注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので十分ご注意 下さい。 MS0991-J-02 2014/09 - 10 - [AK4373] アナログ特性 (Ta=25C; AVDD=DVDD=HVDD=3.3V; VSS1=VSS2=VSS3=0V; fs=44.1kHz, BICK=64fs; Signal Frequency=1kHz; 24bit Data; Measurement frequency=20Hz 20kHz; unless otherwise specified) min typ max Unit Parameter DAC Characteristics: Resolution 24 Bits Stereo Line Output Characteristics: DAC LOUT/ROUT pins, Single-ended mode (Figure 4), HPBTL bit = “0”, PSEUDO bit = “0”, HPG bit = “0”, HVDD=3.3V, C=1µF, RL=10k, ALC=OFF, AVOL=0dB, DVOL=0dB; unless otherwise specified. Output Voltage (0dBFS) (Note 11) 1.78 1.98 2.18 Vpp S/(N+D) (0dBFS) 77 dB S/N (A-weighted) 86 96 dB Interchannel Isolation 60 80 dB Load Resistance RL 10 k Load Capacitance C1 30 pF Note 11. 出力電圧はAVDDに比例します。 Vout = 0.6 x AVDD (typ). Line-Amp LOUT/ROUT pin C Measurement Point RL C1 Figure 4. Line-Amp output circuit Parameter min typ max Unit Headphone-Amp Characteristics: DAC HPL/HPR pins, Single-ended mode (Figure 5), HPBTL bit = “0”, PSEUDO bit = “0”, HPG bit = “0”, HVDD=3.3V, C=47µF, RL=22.8Ω, ALC=OFF, AVOL=0dB, DVOL=0dB; unless otherwise specified. Output Voltage (Note 12) 0dBFS 1.58 1.98 2.38 Vpp 0dBFS (Note 13) 3.00 Vpp 0dBFS (Note 14) 1.02 Vrms S/(N+D) 50 60 dB 3dBFS 65 dB 3dBFS (Note 13) 0dBFS (Note 14) 20 dB 86 96 dB S/N (A-weighted) (Note 13) 96 dB 60 75 dB Interchannel Isolation (Note 13) 80 dB 0 0.8 dB Interchannel Gain Mismatch (Note 13) 0 dB Load Resistance RL=R1+R2 16 Load Capacitance C1 30 pF C2 300 pF Note 12. 出力電圧はAVDDに比例します。 Vout = 0.6 x AVDD(typ)@HPG bit = “0”, 0.91 x AVDD(typ)@HPG bit = “1”. Note 13. HPG bit = “1”, HVDD=3.8V, C=47µF, RL=100. Note 14. HPG bit = “1”, HVDD=3.3V, C=47µF, RL=16. MS0991-J-02 2014/09 - 11 - [AK4373] HP-Amp HPL/HPR pin C Measurement Point R1 C1 C2 R2 Figure 5. ヘッドフォンアンプ出力回路(single-ended mode) Parameter min typ Headphone-Amp Characteristics: DAC HPL+/-, HPR+/- pins, Differential mode(Figure PSEUDO bit = “0” , HPG bit = “0”, HVDD=3.3V, AVOL=0dB, DVOL=0dB; unless otherwise specified. Output Voltage (Note 15) 0dBFS 3.96 0dBFS (Note 16) 2.05 S/(N+D) 60 3dBFS 0dBFS (Note 16) 20 S/N (A-weighted) 96 Interchannel Isolation 75 Interchannel Gain Mismatch 0.2 Load Resistance RL =2 x R1 + R2 16 Load Capacitance C1 C2 Note 15. 出力電圧はAVDDに比例します。 Vout = 1.2 x AVDD(typ)@HPG bit = “0”, 1.82 x AVDD(typ)@HPG bit = “1”. Note 16. HPG bit = “1”, HVDD=3.3V, RL=32. max Unit 6), HPBTL bit = “1”, RL=32, ALC=OFF, 30 300 Vpp Vrms dB dB dB dB dB pF pF HP-Amp HPL+/HPR+ pin R1 C1 C2 R2 Measurement Point HP-Amp HPL-/HPRpin C1 R1 C2 Figure 6. ヘッドフォンアンプ出力回路(differential mode) MS0991-J-02 2014/09 - 12 - [AK4373] Parameter min typ max Unit Headphone-Amp Characteristics: DAC HPL/HPR pins, Pseudo cap-less mode(Figure 7), HPBTL bit = “0”, PSEUDO bit = “1” , HPG bit = “0”, HVDD=3.3V, RL=22.8, ALC=OFF, AVOL=0dB, DVOL=0dB; unless otherwise specified. Output Voltage (Note 17) 0dBFS 1.98 Vpp 0dBFS (Note 18) 0.98 Vrms S/(N+D) 38 dB 3dBFS 0dBFS (Note 18) 20 dB S/N (A-weighted) 86 dB Interchannel Isolation 38 dB Interchannel Gain Mismatch 0 dB Load Resistance RL = R1 + R2 16 Load Capacitance C1 30 pF C2 300 pF Note 17. 出力電圧はAVDDに比例します。 Vout = 1.2 x AVDD(typ)@HPG bit = “0”, 1.82 x AVDD(typ)@HPG bit = “1”. Note 18. HPG bit = “1”, HVDD=3.3V, RL=16. HP-Amp HPL/HPR pin R1 C1 C2 Measurement Point VCOM Amp for HP-Amp R2 HVCM pin C1 Note: ヘッドフォンとHVCM pin間のインピーダンスは可能な限り低く保ってください。インピ ーダンスが大きいとクロストークにより歪が劣化する可能性があります。 Figure 7. ヘッドフォンアンプ出力回路(pseudo cap-less mode) MS0991-J-02 2014/09 - 13 - [AK4373] Parameter min typ max Unit Speaker-Amp Characteristics: DAC SPP/SPN pins, ALC=OFF, AVOL=0dB, DVOL=0dB, RL=8, BTL, HVDD=3.3V; unless otherwise specified. Output Voltage (Note 19) 3.11 Vpp SPKG1-0 bits = “00”, 0.5dBFS (Po=150mW) 3.13 3.92 4.71 Vpp SPKG1-0 bits = “01”, 0.5dBFS (Po=240mW) 2.04 Vrms SPKG1-0 bits = “10”, 0.5dBFS (Po=400mW) S/(N+D) 50 dB SPKG1-0 bits = “00”, 0.5dBFS (Po=150mW) 20 50 dB SPKG1-0 bits = “01”, 0.5dBFS (Po=240mW) 20 dB SPKG1-0 bits = “10”, 0.5dBFS (Po=400mW) S/N (A-weighted) 87 97 dB Load Resistance 8 Load Capacitance 30 pF Speaker-Amp Characteristics: DAC SPP/SPN pins, ALC=OFF, AVOL=0dB, DVOL=0dB, CL=3F, Rseries=20 x 2, BTL, HVDD=3.8V; unless otherwise specified. (Figure 53) Output Voltage SPKG1-0 bits = “10”, -0.5dBFS 6.37 Vpp (Note 19) S/(N+D) SPKG1-0 bits = “10”, -0.5dBFS 58 dB (Note 20) S/N (A-weighted) 97 dB Load Resistance (Note 21) 50 Load Capacitance (Note 21) 3 F Mono Input: MIN+ pin (External Input Resistance=20k) Single-ended Input MIN- pin is connected to VSS1 via input capacitor. Maximum Input Voltage (Note 22) 1.98 Vpp Gain (Note 23) HPBTL bit = “0” MIN+ HPL/HPR 0 dB HPG bit = “0” HPBTL bit = “0” MIN+ HPL/HPR +3.6 dB HPG bit = “1” HPBTL bit = “1” MIN+ HPL+/-, HPR+/+6 dB HPG bit = “0” HPBTL bit = “1” MIN+ HPL+/-, HPR+/+9.6 dB HPG bit = “1” MIN SPP/SPN ALC bit = “0”, SPKG1-0 bits = “00” -0.07 +4.43 +8.93 dB ALC bit = “0”, SPKG1-0 bits = “01” +6.43 dB ALC bit = “0”, SPKG1-0 bits = “10” +10.65 dB ALC bit = “0”, SPKG1-0 bits = “11” +12.65 dB ALC bit = “1”, SPKG1-0 bits = “00” +6.43 dB ALC bit = “1”, SPKG1-0 bits = “01” +8.43 dB ALC bit = “1”, SPKG1-0 bits = “10” +12.65 dB ALC bit = “1”, SPKG1-0 bits = “11” +14.65 dB MS0991-J-02 2014/09 - 14 - [AK4373] Mono Input: MIN+/MIN- pins (External Input Resistance=20k) Differential Input Maximum Input Voltage (Note 24) 1.98 Vpp Gain (Note 23) HPBTL bit = “0” MIN+/- HPL/HPR 0 dB HPG bit = “0” HPBTL bit = “0” MIN+/- HPL/HPR +3.6 dB HPG bit = “1” HPBTL bit = “1” MIN+/- HPL+/-, HPR+/+6 dB HPG bit = “0” HPBTL bit = “1” MIN+/- HPL+/-, HPR+/+9.6 dB HPG bit = “1” MIN+/MIN- SPP/SPN ALC bit = “0”, SPKG1-0 bits = “00” -0.07 +4.43 +8.93 dB ALC bit = “0”, SPKG1-0 bits = “01” +6.43 dB ALC bit = “0”, SPKG1-0 bits = “10” +10.65 dB ALC bit = “0”, SPKG1-0 bits = “11” +12.65 dB ALC bit = “1”, SPKG1-0 bits = “00” +6.43 dB ALC bit = “1”, SPKG1-0 bits = “01” +8.43 dB ALC bit = “1”, SPKG1-0 bits = “10” +12.65 dB ALC bit = “1”, SPKG1-0 bits = “11” +14.65 dB Note 19. 出力電圧はAVDDに比例します。 Full-differentialの場合、Vout = 1.00 x AVDD(typ)@SPKG1-0 bits = “00”, 1.25 x AVDD(typ)@SPKG1-0 bits = “01”, 2.04 x AVDD(typ)@SPKG1-0 bits = “10”, 2.57 x AVDD(typ)@SPKG1-0 bits = “11” です。 Note 20. 測定点はSPP/SPN pinsです。 Note 21. Figure 56において、Load Impedanceはシリーズ抵抗(Rseries)と1kHzにおける圧電スピーカのインピーダ ンスの合成インピーダンスです。Load Capacitanceは圧電スピーカの容量成分です。圧電スピーカを 使用する場合、SPP, SPN pinにそれぞれ20以上のシリーズ抵抗を接続して下さい。 Note 22. 最大入力電圧はAVDDと外部入力抵抗(Rin)に比例します。 Vin = 0.6 x AVDD x 20k (typ)/Rin. Note 23. ゲインは外部入力抵抗に反比例します。 Note 24. 最大入力電圧はAVDDと外部入力抵抗(Rin)に比例します。 Vin = (MIN+) – (MIN-) = 0.6 x AVDD x 20k (typ)/Rin. MIN+ pin とMIN- pin にはそれぞれ、同じ振幅で反転した位相の信号を入力してください。 MS0991-J-02 2014/09 - 15 - [AK4373] Parameter min typ max Unit Power Supplies: Power-Up (PDN pin = “H”) All Circuit Power-up: AVDD+DVDD (Note 25) 7.8 mA AVDD+DVDD (Note 26) 8.1 12 mA HVDD: HP-Amp Normal Operation 2.2 4 mA No Output (Note 27) HVDD: SPK-Amp Normal Operation 4.1 12 mA No Output (Note 28) Power-Down (PDN pin = “L”) (Note 29) AVDD+DVDD+HVDD 1 20 A Note 25. PLL Master Mode (MCKI=12.288MHz) で、PMDAC = PMHPL = PMHPR = PMVCM = PMPLL = MCKO = M/S bits = “1”, PMMIN bit = “0”の場合です。 AVDD=3.9mA(typ), DVDD=3.9mA(typ). EXT Slave Mode (PMPLL = M/S = MCKO bits = “0”)の場合: AVDD=3.1mA(typ), DVDD=2.7mA(typ). Note 26. PLL Master Mode (MCKI=12.288MHz) で、 PMDAC = PMHPL = PMHPR = PMVCM = PMPLL = MCKO = M/S bits = “1”, かつPMMIN bit = “1”の場合です。 AVDD=4.2mA(typ), DVDD=3.9mA(typ). EXT Slave Mode (PMPLL = M/S = MCKO bits = “0”): AVDD=3.5mA(typ), DVDD=2.7mA(typ). Note 27. PMDAC = PMHPL = PMHPR = PMVCM = PMPLL = PMMIN bits = “1” かつ、 PMSPK bit = “0”の場合で す。 Note 28. PMDAC = PMSPK = PMVCM = PMPLL = PMMIN bits = “1”かつ、 PMHPL = PMHPR bits = “0”の場合で す。 Note 29. 全てのディジタル入力ピンをDVDDまたはVSS3に固定した時の値です。 ■ モード別消費電力 DAC SPK 0 0 0 0 0 1 0 0 1 1 1 1 0 1 1 0 PMHPR PMHPL 0 PMSPK PMDAC All Power-down DAC HP/Line Out PMMIN Mode PMVCM 共通条件: Ta=25C; VSS1=VSS2=VSS3=0V; fs=44.1kHz, External Slave Mode, BICK=64fs; 1kHz, 0dBFS input; (PMMIN bit = “0”)Headphone & Speaker = No output Power Management Bit Typical Current 00H 01H 0 AVDD DVDD Total Power HVDD [V] [mA] [V] [mA] [V] [mA] [mW] 3.3 0 3.3 0 2.2 2.7 1.8 1.0 3.3 3.1 3.3 2.7 2.2 2.7 1.8 1.0 3.3 3.2 3.3 2.7 3.3 2.2 4.0 3.3 2.2 4.0 3.3 0 1.9 2.6 2.2 4.2 5.2 4.1 0 11.9 18.1 26.4 17.0 28.5 33.0 Table 1. モード別の消費電力(typ) MS0991-J-02 2014/09 - 16 - [AK4373] フィルタ特性 (Ta=-30 ~ 85C; AVDD=2.2 3.6V, DVDD=1.6 3.6V; HVDD=2.2 4.0V; fs=44.1kHz; DEM=OFF; HPF=LPF=FIL3=EQ=5-BiQuads=ALC=OFF) Parameter Symbol min typ max Unit DAC Digital Filter (LPF): Passband (Note 30) -0.05dB PB 0 20.0 kHz 22.05 kHz 6.0dB Stopband SB 24.1 kHz Passband Ripple PR dB 0.02 Stopband Attenuation SA 54 dB Group Delay (Note 31) GD 25 1/fs DAC Digital Filter (LPF) + SCF: FR dB Frequency Response: 0 20.0kHz 1.0 Note 30. 各振幅特性の周波数は fs (システムサンプリングレート)に比例します。 例えば、 PB=0.454 x fs (@0.05dB)です。 各応答は1kHzを基準にします。 Note 31. ディジタルフィルタによる遅延演算で、16ビットデータが入力レジスタにセットされてからアナロ グ信号が出力されるまでの時間です。 HPF=LPF=FIL3=EQ=5-BiQuads=ALC=OFF. DC特性 (Ta=-30 ~ 85C; AVDD=2.2 3.6V, DVDD=1.6 3.6V; HVDD=2.2 4.0V) Parameter Symbol min High-Level Input Voltage 2.2VDVDD3.6V VIH 70DVDD 1.6VDVDD<2.2V VIH 80DVDD Low-Level Input Voltage 2.2VDVDD3.6V VIL 1.6VDVDD<2.2V VIL Input Voltage at AC Coupling (Note 32) VAC 0.4 High-Level Output Voltage VOH (Iout = 200A) DVDD0.2 Low-Level Output Voltage VOL (Except SDA pin: Iout = 200A) VOL (SDA pin, 2.0VDVDD3.6V: Iout = 3mA) VOL (SDA pin, 1.6VDVDD<2.0V: Iout = 3mA) Input Leakage Current Iin Note 32. MCKIにはコンデンサを接続して下さい。 (Figure 8) MS0991-J-02 typ - max 30DVDD 20DVDD - Unit V V V V Vpp V - 0.2 0.4 20%DVDD 10 V V V A 2014/09 - 17 - [AK4373] スイッチング特性 (Ta=-30 ~ 85C; AVDD=2.2 3.6V, DVDD=1.6 3.6V; HVDD=2.2 4.0V;CL=20pF; unless otherwise specified) Parameter Symbol min typ max Unit PLL Master Mode (PLL Reference Clock = MCKI pin) MCKI Input Timing Frequency fCLK 11.2896 27 MHz Pulse Width Low tCLKL 0.4/fCLK ns Pulse Width High tCLKH 0.4/fCLK ns AC Pulse Width tACW 18.5 ns MCKO Output Timing Frequency fMCK 0.2352 12.288 MHz Duty Cycle Except 256fs at fs=32kHz, 29.4kHz dMCK 40 50 60 % 256fs at fs=32kHz, 29.4kHz dMCK 33 % LRCK Output Timing Frequency fs 7.35 48 kHz DSP Mode: Pulse Width High tLRCKH tBCK ns Except DSP Mode: Duty Cycle Duty 50 % BICK Output Timing Period BCKO bit = “0” tBCK 1/(32fs) ns BCKO bit = “1” tBCK 1/(64fs) ns Duty Cycle dBCK 50 % PLL Slave Mode (PLL Reference Clock = MCKI pin) MCKI Input Timing Frequency fCLK 11.2896 27 MHz Pulse Width Low tCLKL 0.4/fCLK ns Pulse Width High tCLKH 0.4/fCLK ns MCKO Output Timing Frequency fMCK 0.2352 12.288 MHz Duty Cycle Except 256fs at fs=32kHz, 29.4kHz dMCK 40 50 60 % 256fs at fs=32kHz, 29.4kHz dMCK 33 % LRCK Input Timing Frequency fs 7.35 48 kHz DSP Mode: Pulse Width High tLRCKH tBCK60 1/fs tBCK ns Except DSP Mode: Duty Cycle Duty 45 55 % BICK Input Timing Period tBCK 1/(64fs) 1/(32fs) ns Pulse Width Low tBCKL 0.4 x tBCK ns Pulse Width High tBCKH 0.4 x tBCK ns MS0991-J-02 2014/09 - 18 - [AK4373] Parameter Symbol PLL Slave Mode (PLL Reference Clock = LRCK pin) LRCK Input Timing Frequency fs DSP Mode: Pulse Width High tLRCKH Except DSP Mode: Duty Cycle Duty BICK Input Timing Period tBCK Pulse Width Low tBCKL Pulse Width High tBCKH PLL Slave Mode (PLL Reference Clock = BICK pin) LRCK Input Timing Frequency fs DSP Mode: Pulse Width High tLRCKH Except DSP Mode: Duty Cycle Duty BICK Input Timing Period PLL3-0 bits = “0010” tBCK PLL3-0 bits = “0011” tBCK Pulse Width Low tBCKL Pulse Width High tBCKH External Slave Mode MCKI Input Timing Frequency 256fs fCLK 512fs fCLK 1024fs fCLK Pulse Width Low tCLKL Pulse Width High tCLKH LRCK Input Timing Frequency 256fs fs 512fs fs 1024fs fs DSP Mode: Pulse Width High tLRCKH Except DSP Mode: Duty Cycle Duty BICK Input Timing Period tBCK Pulse Width Low tBCKL Pulse Width High tBCKH External Master Mode MCKI Input Timing Frequency 256fs fCLK 512fs fCLK 1024fs fCLK Pulse Width Low tCLKL Pulse Width High tCLKH LRCK Output Timing Frequency fs DSP Mode: Pulse Width High tLRCKH Except DSP Mode: Duty Cycle Duty BICK Output Timing Period BCKO bit = “0” tBCK BCKO bit = “1” tBCK Duty Cycle dBCK MS0991-J-02 min typ max Unit 7.35 tBCK60 45 - 48 1/fs tBCK 55 kHz ns % 1/(64fs) 130 130 - 1/(32fs) - ns ns ns 7.35 tBCK60 45 - 48 1/fs tBCK 55 kHz ns % 0.4 x tBCK 0.4 x tBCK 1/(32fs) 1/(64fs) - - ns ns ns ns 1.8816 3.7632 7.5264 0.4/fCLK 0.4/fCLK - 12.288 13.312 13.312 - MHz MHz MHz ns ns 7.35 7.35 7.35 tBCK60 45 - 48 26 13 1/fs tBCK 55 kHz kHz kHz ns % 312.5 130 130 - - ns ns ns 1.8816 3.7632 7.5264 0.4/fCLK 0.4/fCLK - 12.288 13.312 13.312 - MHz MHz MHz ns ns 7.35 - tBCK 50 48 - kHz ns % - 1/(32fs) 1/(64fs) 50 - ns ns % 2014/09 - 19 - [AK4373] Parameter Symbol min typ max Audio Interface Timing (DSP Mode) Master Mode tDBF LRCK “” to BICK “” (Note 33) 0.5 x tBCK 40 0.5 x tBCK 0.5 x tBCK + 40 tDBF LRCK “” to BICK “” (Note 34) 0.5 x tBCK 40 0.5 x tBCK 0.5 x tBCK + 40 SDTI Hold Time tSDH 50 SDTI Setup Time tSDS 50 Slave Mode tLRB 0.4 x tBCK LRCK “” to BICK “” (Note 33) tLRB 0.4 x tBCK LRCK “” to BICK “” (Note 34) tBLR 0.4 x tBCK BICK “” to LRCK “” (Note 33) tBLR 0.4 x tBCK BICK “” to LRCK “” (Note 34) SDTI Hold Time tSDH 50 SDTI Setup Time tSDS 50 2 Audio Interface Timing (Right/Left justified & I S) Master Mode tMBLR 40 BICK “” to LRCK Edge (Note 35) 40 SDTI Hold Time tSDH 50 SDTI Setup Time tSDS 50 Slave Mode tLRB 50 LRCK Edge to BICK “” (Note 35) tBLR 50 BICK “” to LRCK Edge (Note 35) SDTI Hold Time tSDH 50 SDTI Setup Time tSDS 50 Note 33. MSBS, BCKP bits = “00” or “11”. Note 34. MSBS, BCKP bits = “01” or “10”. Note 35. この規格値はLRCKのエッジとBICKの “”が重ならないように規定しています。 MS0991-J-02 Unit ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns 2014/09 - 20 - [AK4373] Parameter Symbol min typ Control Interface Timing (3-wire Serial mode) CCLK Period tCCK 200 CCLK Pulse Width Low tCCKL 80 Pulse Width High tCCKH 80 CDTI Setup Time tCDS 40 CDTI Hold Time tCDH 40 CSN “H” Time tCSW 150 tCSS 50 CSN Edge to CCLK “” (Note 37) tCSH 50 CCLK “” to CSN Edge (Note 37) Control Interface Timing (I2C Bus mode): (Note 36) SCL Clock Frequency fSCL Bus Free Time Between Transmissions tBUF 1.3 Start Condition Hold Time (prior to first clock pulse) tHD:STA 0.6 Clock Low Time tLOW 1.3 Clock High Time tHIGH 0.6 Setup Time for Repeated Start Condition tSU:STA 0.6 SDA Hold Time from SCL Falling (Note 38) tHD:DAT 0 SDA Setup Time from SCL Rising tSU:DAT 0.1 Rise Time of Both SDA and SCL Lines tR Fall Time of Both SDA and SCL Lines tF Capacitive Load on Bus Cb Setup Time for Stop Condition tSU:STO 0.6 Pulse Width of Spike Noise Suppressed by Input Filter tSP 0 Power-down & Reset Timing PDN Pulse Width (Note 39) tPD 150 Note 36. I2C-busはNXP B.V.の商標です。 Note 37. この規格値はCSNのエッジとCCLKの “”が重ならないように規定しています。 Note 38. データは最低300ns (SCLの立ち下がり時間)の間保持されなければなりません。 Note 39. AK4373はPDN pin = “L”でリセットされます。 max Unit - ns ns ns ns ns ns ns ns 400 0.3 0.3 400 50 kHz s s s s s s s s s pF s ns - ns ■ タイミング波形 1/fCLK tACW 1000pF tACW Measurement Point MCKI Input 100k VAC VSS3 VSS3 Figure 8. MCKI AC Coupling Timing MS0991-J-02 2014/09 - 21 - [AK4373] 1/fCLK VIH MCKI VIL tCLKH tCLKL 1/fs 50%DVDD LRCK tLRCKH tLRCKL Duty = tLRCKH x fs x 100 tLRCKL x fs x 100 1/fMCK MCKO 50%DVDD tMCKL dMCK = tMCKL x fMCK x 100 Figure 9. Clock Timing (PLL/EXT Master mode) tLRCKH LRCK 50%DVDD tBCK tDBF dBCK BICK (BCKP = "0") 50%DVDD BICK (BCKP = "1") 50%DVDD tSDS tSDH VIH SDTI VIL Figure 10. Audio Interface Timing (PLL/EXT Master mode, DSP mode, MSBS = “0”) MS0991-J-02 2014/09 - 22 - [AK4373] tLRCKH LRCK 50%DVDD tBCK tDBF dBCK BICK (BCKP = "1") 50%DVDD BICK (BCKP = "0") 50%DVDD tSDS tSDH VIH SDTI VIL Figure 11. Audio Interface Timing (PLL/EXT Master mode, DSP mode, MSBS = “1”) 50%DVDD LRCK tBLR tBCKL BICK 50%DVDD tSDS tSDH VIH SDTI VIL Figure 12. Audio Interface Timing (PLL/EXT Master mode, Except DSP mode) MS0991-J-02 2014/09 - 23 - [AK4373] 1/fs VIH LRCK VIL tLRCKH tBLR tBCK VIH BICK (BCKP = "0") VIL tBCKH tBCKL VIH BICK (BCKP = "1") VIL Figure 13. Clock Timing (PLL Slave mode; PLL Reference Clock = LRCK or BICK pin, DSP mode, MSBS = “0”) 1/fs VIH LRCK VIL tLRCKH tBLR tBCK VIH BICK (BCKP = "1") VIL tBCKH tBCKL VIH BICK (BCKP = "0") VIL Figure 14. Clock Timing (PLL Slave mode; PLL Reference Clock = LRCK or BICK pin, DSP mode, MSBS = “1”) MS0991-J-02 2014/09 - 24 - [AK4373] 1/fCLK VIH MCKI VIL tCLKH tCLKL 1/fs VIH LRCK VIL tLRCKH tLRCKL tBCK Duty = tLRCKH x fs x 100 = tLRCKL x fs x 100 VIH BICK VIL tBCKH tBCKL fMCK 50%DVDD MCKO tMCKL dMCK = tMCKL x fMCK x 100 Figure 15. Clock Timing (PLL Slave mode; PLL Reference Clock = MCKI pin, Except DSP mode) tLRCKH VIH LRCK VIL tLRB VIH BICK VIL (BCKP = "0") VIH BICK (BCKP = "1") VIL tSDS tSDH VIH SDTI MSB VIL Figure 16. Audio Interface Timing (PLL Slave mode, DSP mode; MSBS = “0”) MS0991-J-02 2014/09 - 25 - [AK4373] tLRCKH VIH LRCK VIL tLRB VIH BICK VIL (BCKP = "1") VIH BICK (BCKP = "0") VIL tSDS tSDH VIH SDTI MSB VIL Figure 17. Audio Interface Timing (PLL Slave mode, DSP mode, MSBS = “1”) 1/fCLK VIH MCKI VIL tCLKH tCLKL 1/fs VIH LRCK VIL tLRCKH tLRCKL Duty = tLRCKH x fs x 100 tLRCKL x fs x 100 tBCK VIH BICK VIL tBCKH tBCKL Figure 18. Clock Timing (EXT Slave mode) MS0991-J-02 2014/09 - 26 - [AK4373] VIH LRCK VIL tBLR tLRB VIH BICK VIL tSDS tSDH VIH SDTI VIL Figure 19. Audio Interface Timing (PLL/EXT Slave mode, Except DSP mode) VIH CSN VIL tCSH tCSS tCCKL tCCKH VIH CCLK VIL tCCK tCDH tCDS VIH CDTI A6 A5 R/W VIL Figure 20. WRITE Command Input Timing tCSW VIH CSN VIL tCSH tCSS VIH CCLK VIL VIH CDTIO D2 D1 D0 VIL Figure 21. WRITE Data Input Timing MS0991-J-02 2014/09 - 27 - [AK4373] VIH SDA VIL tBUF tLOW tHIGH tR tF tSP VIH SCL VIL tHD:STA Stop tHD:DAT tSU:DAT Start tSU:STA tSU:STO Start Stop Figure 22. I2C バスモードタイミング tPD PDN VIL Figure 23. Power Down & Reset Timing MS0991-J-02 2014/09 - 28 - [AK4373] 機能説明 ■ システムクロック 外部とのI/Fモードは以下の5通りの方法があります。(Table 2 and Table 3). Mode PMPLL bit M/S bit PLL3-0 bits Figure PLL Master Mode (Note 40) 1 1 See Table 5 Figure 24 PLL Slave Mode 1 1 0 See Table 5 Figure 25 (PLL Reference Clock: MCKI pin) PLL Slave Mode 2 Figure 26 1 0 See Table 5 (PLL Reference Clock: LRCK or BICK pin) Figure 27 EXT Slave Mode 0 0 x Figure 28 EXT Master Mode 0 1 x Figure 29 Note 40. PLL Master Modeに設定する過程で、M/S bit = “1”, PMPLL bit = “0”, MCKO bit = “1”のときMCKO pin から正常でない周波数のクロックが出力されます。 Table 2. Clock Mode Setting (x: Don’t care) Mode MCKO bit 0 PLL Master Mode 1 0 PLL Slave Mode (PLL Reference Clock: MCKI pin) 1 MCKO pin L PS1-0 bits で選択 L PS1-0 bits で選択 MCKI pin PLL3-0 bits で選択 PLL3-0 bits で選択 PLL Slave Mode (PLL Reference Clock: LRCK or BICK pin) 0 L GND EXT Slave Mode 0 L FS1-0 bits で選択 EXT Master Mode 0 L FS1-0 bits で選択 BICK pin Output (BCKO bitで 選択) LRCK pin Input ( 32fs) Input (1fs) Input (PLL3-0 bits で選択) Input ( 32fs) Output (BCKO bitで 選択) Output (1fs) Input (1fs) Input (1fs) Output (1fs) Table 3. Clock pins state in Clock Mode ■ マスタモードとスレーブモードの切り替え マスタモードとスレーブモードの切り替えはM/S bitで行います。“1”でマスタモード、“0”でスレーブモード です。AK4373はパワーダウン時 (PDN pin = “L”)、及びパワーダウン解除後はスレーブモードです。パワー ダウン解除後、M/S bitを “1”に変更することでマスタモードになります。 マスタモードで使用する場合、M/S bitに “1”が書き込まれるまで、AK4373のLRCK, BICK pinはフローティン グの状態です。そのため、AK4373のLRCK, BICK pinに100k程度のプルアップあるいはプルダウン抵抗を入 れる必要があります。 M/S bit Mode 0 Slave Mode (default) 1 Master Mode Table 4. Select Master/Slave Mode MS0991-J-02 2014/09 - 29 - [AK4373] ■ PLLモード (PMPLL bit = “1”) PMPLL bit = “1”の時、内蔵の高精度アナログPLLはFS3-0 bits, PLL3-0 bitsで選択したクロックに応じて動作し ます。PLLのロック時間は、電源投入後、PMPLL bit を “0” “1”に変更し、安定したクロックが入力された 場合、またはサンプリング周波数が変更された場合、Table 5の通りです。 1) Setting of PLL Mode Mode PLL3 bit PLL2 bit PLL1 bit PLL0 bit PLL基準クロ ック入力ピン 入力周波数 0 2 0 0 0 0 0 1 0 0 LRCK pin BICK pin 1fs 32fs 3 0 0 1 1 BICK pin 64fs 4 5 6 7 9 12 13 0 0 0 0 1 1 1 1 1 1 1 0 1 1 0 0 1 1 0 0 0 0 1 0 1 1 0 1 Others R and C of VCOC pin C[F] R[] 6.8k 220n 10k 4.7n 10k 10n 10k 4.7n 10k 10n 10k 4.7n 10k 4.7n 10k 4.7n 10k 4.7n 15k 330n 10k 10n 10k 10n PLLロック 時間 (max) 160ms 2ms 4ms 2ms 4ms 40ms 40ms 40ms 40ms 200ms 40ms 40ms (default) MCKI pin 11.2896MHz MCKI pin 12.288MHz MCKI pin 12MHz MCKI pin 24MHz MCKI pin 25MHz MCKI pin 13.5MHz MCKI pin 27MHz Others N/A Table 5. Setting of PLL Mode (*fs: Sampling Frequency) (N/A: Not Avairable) 2) PLL Modeのサンプリング周波数設定 基準クロックがMCKI入力の場合は、Table 6の設定によりサンプリング周波数が選択できます。 Mode FS3 bit FS2 bit FS1 bit FS0 bit Sampling Frequency 0 0 0 0 0 8kHz (default) 1 0 0 0 1 12kHz 2 0 0 1 0 16kHz 3 0 0 1 1 24kHz 4 0 1 0 0 7.35kHz 5 0 1 0 1 11.025kHz 6 0 1 1 0 14.7kHz 7 0 1 1 1 22.05kHz 10 1 0 1 0 32kHz 11 1 0 1 1 48kHz 14 1 1 1 0 29.4kHz 15 1 1 1 1 44.1kHz Others Others N/A Table 6. Setting of Sampling Frequency at PMPLL bit = “1” (Reference Clock = MCKI pin) (N/A: Not Avairable) 基準クロックがLRCK or BICKより入力の場合(PLL2 bit = “0”)は、FS3とFS2 bitsでサンプリング周波数の設定 を行って下さい(Table 7)。 Mode FS3 bit FS2 bit FS1 bit FS0 bit Sampling Frequency Range 0 0 x 0 x (default) 7.35kHz fs 12kHz 0 1 x 1 x 12kHz < fs 24kHz 1 0 x 2 x 24kHz < fs 48kHz Others Others N/A (x: Don’t care, N/A: Not available) Table 7. Setting of Sampling Frequency at PLL2 bit = “0” and PMPLL bit = “1” PLL Slave Mode 2 (PLL Reference: Clock: LRCK or BICK pin) MS0991-J-02 2014/09 - 30 - [AK4373] ■ PLLのアンロックについて 1) PLL Master Mode (PMPLL bit = “1”, M/S bit = “1”) このモードで PMPLL bit = “0” “1”にした後PLLがロックするまでの間、BICKとLRCKは “L”を出力、MCKO bit = “1”のときMCKO pinからは正常でない周波数のクロックが出力されます。MCKO bit = “0”の場合は、 MCKO pinは “L”を出力します。(Table 8) PLLロック後、BICKとLRCK出力は “L”からクロック出力となります。最初の1周期分のLRCK, BICKは、正 常でない可能性がありますが、1fs後には正常なクロックになります。 サンプリング周波数を変更する場合は一度PMPLL bit = “0”にすることでアンロック状態の不定なBICK, LRCKを出力させずに “L”を出力させることができます。 MCKO pin BICK pin MCKO bit = “0” MCKO bit = “1” After that PMPLL bit “0” “1” “L” Output Invalid “L” Output PLL Unlock (except above case) “L” Output Invalid Invalid PLL Lock “L” Output See Table 10 See Table 11 Table 8. Clock Operation at PLL Master Mode (PMPLL bit = “1”, M/S bit = “1”) PLL State LRCK pin “L” Output Invalid 1fs Output 2) PLL Slave Mode (PMPLL bit = “1”, M/S bit = “0”) このモードでは PMPLL bit = “0” “1”にした後PLLがロックするまでの間、MCKOからは正常でない周波数 のクロックが出力されます。その後、PLLがロックするとMCKO pinからTable 10で選択されたクロックが出 力されます。但し、PLLがアンロックになった場合、DACからは正常なデータが出力されません。DACH, DACS bitsを “0”にすることにより出力をミュートすることが可能です。 MCKO pin MCKO bit = “0” MCKO bit = “1” “L” Output PMPLL bit “0” “1”直後 不定 “L” Output PLL Unlock時（上記以外） 不定 “L” Output Output PLL Lock時 Table 9. Clock Operation at PLL Slave Mode (PMPLL bit = “0”, M/S bit = “0”) PLL State MS0991-J-02 2014/09 - 31 - [AK4373] ■ PLL Master Mode (PMPLL bit = “1”, M/S bit = “1”) 外部から11.2896MHz, 12MHz , 12.288MHz, 13.5MHz, 24MHz or 27MHz のクロックを入力し、内部のPLLによ りMCKO, BICK, LRCKクロックを生成し出力します。マスタクロック出力(MCKO)はPS1-0 bits (Table 10)で設 定された周波数を出力し、MCKO bitでON/OFF可能です。BICK出力はBCKO bitにより、32fs or 64fsを選択す ることができます。(Table 11) 11.2896MHz, 12MHz, 12.288MHz 13.5MHz, 24MHz, 25MHz, 27MHz DSP or P AK4373 MCKI 256fs/128fs/64fs/32fs MCKO 32fs, 64fs BICK 1fs LRCK MCLK BCLK LRCK SDTO SDTI Figure 24. PLL Master Mode Mode PS1 bit PS0 bit MCKO pin 0 0 0 256fs (default) 1 0 1 128fs 2 1 0 64fs 3 1 1 32fs Table 10. MCKO出力周波数 (PLL Mode, MCKO bit = “1”) BICK Output Frequency 0 32fs (default) 1 64fs Table 11. BICK出力周波数(Master Mode) BCKO bit MS0991-J-02 2014/09 - 32 - [AK4373] ■ PLL Slave Mode (PMPLL bit = “1”, M/S bit = “0”) MCKI, BICK or LRCK pinへ入力されるクロックを基準に内部のPLLにてAK4373に必要なクロックを生成し ます。PLLの基準クロックは、PLL3-0 bitsにて設定することができます(Table 5)。 a) PLL 基準クロック: MCKI pin MCKOに同期したBICK, LRCKを入力します。MCKOとLRCKは同期する必要がありますが位相を合わせる必 要はありません。マスタクロック出力(MCKO pin)はPS1-0 bits (Table 10)で設定された周波数を出力し、MCKO bitでON/OFF可能です。サンプリング周波数は、FS3-0 bitsで設定することができます。(Table 6) 11.2896MHz, 12MHz, 12.288MHz 13.5MHz, 24MHz, 25MHz, 27MHz AK4373 DSP or P MCKI MCKO BICK LRCK 256fs/128fs/64fs/32fs 32fs 1fs MCLK BCLK LRCK SDTO SDTI Figure 25. PLL Slave Mode 1 (PLL Reference Clock: MCKI pin) MS0991-J-02 2014/09 - 33 - [AK4373] b) PLL 基準クロック: BICK or LRCK pin FS3-0 bitsを設定することで、7.35kHz 48kHzの任意のサンプリング周波数に対応します。 (Table 7). AK4373 DSP or P MCKO MCKI BICK LRCK 32fs or 64fs 1fs BCLK LRCK SDTO SDTI Figure 26. PLL Slave Mode 2 (PLL Reference Clock: BICK pin) AK4373 DSP or P MCKO MCKI BICK LRCK 32fs 1fs BCLK LRCK SDTO SDTI Figure 27. PLL Slave Mode 2 (PLL Reference Clock: LRCK pin) DACが動作中(PMDAC bit = “1”)は外部クロック(BICK, LRCK)を止めてはいけません。これらのクロックが供 給されない場合、内部にダイナミックなロジックを使用しているため、過電流が流れ、動作が異常になる可 能性があります。クロックを止める場合はパワーダウン状態(PMDAC bit = “0”)にしてください。 MS0991-J-02 2014/09 - 34 - [AK4373] ■ EXT Slave Mode (PMPLL bit = “0”, M/S bit = “0”) PMPLL bitを“0”にすることで、外部クロックモード(EXT Mode)で動作し、MCKI pinからPLLを介さずに直接、 DACにマスタクロックを入力できます。このモードは通常のオーディオDACとのI/Fに対して互換性がありま す。必要なクロックはMCKI (256fs, 512fs or 1024fs), BICK (32fs), LRCK(fs)です。MCKIとLRCKは同期する必 要がありますが位相を合わせる必要はありません。MCKIの入力周波数はFS1-0 bitにより選択することが可能 です。(Table 12) Mode 0 1 2 3 MCKI Input Sampling Frequency Frequency Range x 0 0 256fs (default) 7.35kHz 48kHz x 0 1 1024fs 7.35kHz 13kHz x 1 0 512fs 7.35kHz 26kHz x 1 1 512fs 7.35kHz 48kHz Table 12. MCKI Frequency at EXT Slave Mode (PMPLL bit = “0”, M/S bit = “0”) (x: Don’t care) FS3-2 bits FS1 bit FS0 bit 低速サンプリング時は帯域外ノイズのため、DAC出力のS/Nが劣化します。MCKIに入力されるマスタクロッ クの周波数を上げることで、S/Nを改善できます。Table 13はDAC出力からHPL/HPR pinsに通した場合のS/N です。 Mode MCKI S/N (fs=8kHz, 20kHzLPF + A-weighted) 0 256fs 56dB 2 512fs 3 512fs 75dB 1 1024fs 93dB Table 13. Relationship between MCKI and S/N of HPL/HPR pins DACが動作中(PMDAC bit = “1”)は外部クロック(MCKI, BICK, LRCK)を止めてはいけません。これらのクロッ クが供給されない場合、内部にダイナミックなロジックを使用しているため、過電流が流れ、動作が異常に なる可能性があります。クロックを止める場合はパワーダウン状態(PMDAC bit = “0”）にしてください。 AK4373 DSP or P MCKO 256fs, 512fs or 1024fs MCKI BICK LRCK MCLK 32fs 1fs BCLK LRCK SDTO SDTI Figure 28. EXT Slave Mode MS0991-J-02 2014/09 - 35 - [AK4373] ■ EXT Master Mode (PMPLL bit = “0”, M/S bit = “1”) PMPLL bit = “0”およびM/S bit = “1”に設定することで、外部クロックマスタモード(EXT Master Mode)で動作 し、MCKI pinからPLLを介さずに直接、DACにマスタクロックを入力できます。必要なクロックはMCKI (256fs, 512fs or 1024fs)です。MCKIの入力周波数はFS1-0 bitsにより選択することが可能です(See Table 14)。 MCKI Input Sampling Frequency Frequency Range 0 x 0 0 256fs (default) 7.35kHz 48kHz 1 x 0 1 1024fs 7.35kHz 13kHz 2 x 1 0 512fs 7.35kHz 26kHz 3 x 1 1 512fs 7.35kHz 48kHz Table 14. EXT Master Mode (PMPLL bit = “0”, M/S bit = “1”) 時のMCKI周波数の設定 (x: Don’t care) Mode FS3-2 bits FS1 bit FS0 bit 低速サンプリング時は帯域外ノイズのため、DAC出力のS/Nが劣化します。MCKIに入力されるマスタクロッ クの周波数を上げることで、S/Nを改善できます。Table 15はDAC出力からHPL/HPR pinsに通した場合のS/N です。 S/N Mode MCKI (fs=8kHz, 20kHzLPF + A-weighted) 0 256fs 56dB 2 512fs 3 512fs 75dB 1 1024fs 93dB Table 15. Relationship between MCKI and S/N of HPL/HPR pins DACが動作中(PMDAC bit = “1”)はMCKIを止めてはいけません。MCKIが供給されない場合、内部にダイナミ ックなロジックを使用しているため、過電流が流れ、動作が異常になる可能性があります。MCKIを止める 場合はパワーダウン状態(PMDAC bit = “0”)にしてください。 AK4373 DSP or P MCKO 256fs, 512fs or 1024fs MCKI BICK LRCK MCLK 32fs or 64fs 1fs BCLK LRCK SDTO SDTI Figure 29. EXT Master Mode ■ MCKO出力周波数 MCKO bit = “1”の時、MCKO出力周波数はクロックモード(PLL/EXT, Master/Slave)に関係なく、PS1/0 bit で選 択できます。 Mode PS1 bit PS0 bit MCKO pin 0 0 0 256fs (default) 1 0 1 128fs 2 1 0 64fs 3 1 1 32fs Table 16. MCKO出力周波数 (EXT Mode, MCKO bit = “1”) MS0991-J-02 2014/09 - 36 - [AK4373] ■ システムリセット 電源立ち上げ時には、PDN pin = “L” の状態で電源を立ち上げ、PDN pin = “L” の状態を 150ns 以上保持して リセットを行って下さい。システムリセットが行われると、AK4372の内部レジスタはすべて初期値になり ます。リセット解除後、VCOM, DAC, HPL, HPR, LOUT, ROUT, SPP, SPN はパワーダウン状態で立ち上がり ます。PDN pinでリセットされない限り、コントロールレジスタの内容は保持されています。 DACのリセット及びパワーダウンはPMDAC bitに “1”が書き込まれた後、MCKIで解除され、内部のタイミン グが動作します。MCKIが入力されるまでパワーダウン状態です。 ■ オーディオインタフェースフォーマット 3種類のデータフォーマット(Table 17)がDIF1-0 bitsで選択できます。全モードともMSBファースト、2’sコン プリメントのデータフォーマットです。オーディオインタフェースはマスタモードとスレーブモードに対応 します。マスタモードではLRCKとBICKは出力になり、スレーブモードでは入力になります。 Mode 0 1 2 3 4 5 6 7 DIF2 bit 0 0 0 0 1 1 1 1 DIF1 bit 0 0 1 1 0 0 1 1 DIF0 bit 0 1 0 1 0 1 0 1 SDTI (DAC) BICK 16 bit DSP Mode 32fs 16 bit LSB justified 32fs 16/20/24 bit MSB justified 32fs or 48fs 16/20/24 bit I2S compatible 32fs or 48fs 20 bit LSB justified 40fs 24 bit LSB justified 48fs 20 bit DSP Mode 40fs 24 bit DSP Mode 48fs Table 17. Audio Interface Format Figure Table 18 Figure 34 Figure 36 Figure 37 Figure 35 Figure 35 Table 18 Table 18 (default) Mode 1-3では、SDTIはBICKの“”でラッチされます。 Mode 0/6/7 (DSP mode)では、BCKP, MSBS bitsにより、オーディオI/Fのタイミングを変更することができま す(Table 18, Table 19 and Table 20)。 DIF2 0 DIF1 0 DIF0 MSBS BCKP 0 0 0 1 1 0 1 1 0 Audio Interface Format LRCK “”後の1回目のBICK “”の直後のBICK “”で SDTIのMSBデータがラッチされます。 LRCK “”後の1回目のBICK “”の直後のBICK “”で SDTIのMSBデータがラッチされます。 LRCK “”後の2回目のBICK “”でSDTIのMSBデータが ラッチされます。 LRCK “”後の2回目のBICK “”でSDTIのMSBデータが ラッチされます。 Table 18. Audio Interface Format in Mode 0 MS0991-J-02 Figure Figure 30 (default) Figure 31 Figure 32 Figure 33 2014/09 - 37 - [AK4373] DIF2 1 DIF2 1 DIF1 1 DIF1 1 DIF0 MSBS BCKP 0 0 0 1 1 0 1 1 MSBS BCKP 0 0 0 1 1 0 1 1 0 DIF0 1 Audio Interface Format LRCK “”後の1回目のBICK “”の直後のBICK “”でSDTI のMSBデータがラッチされます。 LRCK “”後の1回目のBICK “”の直後のBICK “”でSDTI のMSBデータがラッチされます。 LRCK “”後の2回目のBICK “”でSDTIのMSBデータがラ ッチされます。 LRCK “”後の2回目のBICK “”でSDTIのMSBデータがラ ッチされます。 Table 19. Audio Interface Format in Mode 6 Audio Interface Format LRCK “”後の1回目のBICK “”の直後のBICK “”でSDTI のMSBデータがラッチされます。 LRCK “”後の1回目のBICK “”の直後のBICK “”でSDTI のMSBデータがラッチされます。 LRCK “”後の2回目のBICK “”でSDTIのMSBデータがラ ッチされます。 LRCK “”後の2回目のBICK “”でSDTIのMSBデータがラ ッチされます。 Table 20. Audio Interface Format in Mode 7 MS0991-J-02 Figure Figure 38 (default) Figure 39 Figure 40 Figure 41 Figure Figure 42 (default) Figure 43 Figure 44 Figure 45 2014/09 - 38 - [AK4373] LRCK (Master) LRCK (Slave) 31 0 1 8 2 9 10 11 12 13 14 15 16 17 18 24 25 26 27 26 29 30 31 0 BICK(32fs) Lch SDTI(i) 0 63 Rch 15 14 0 1 8 7 6 14 2 15 5 16 4 3 17 2 18 1 0 30 31 15 14 32 8 33 34 7 46 6 47 5 4 3 48 49 50 26 27 26 2 1 0 62 63 30 31 BICK(64fs) Rch Lch SDTI(i) 15 14 2 1 0 15 14 2 1 0 1/fs 15:MSB, 0:LSB Figure 30. Mode 0 Timing (BCKP = “0”, MSBS = “0”) LRCK (Master) LRCK (Slave) 31 0 1 8 2 9 10 11 12 13 14 15 16 17 18 24 25 29 0 BICK(32fs) Lch SDTI(i) 0 63 Rch 15 14 0 1 8 7 6 14 2 15 5 16 4 17 3 2 18 1 0 30 31 15 14 32 8 33 34 7 46 6 47 5 4 3 48 49 50 26 27 26 2 1 0 62 63 30 31 BICK(64fs) Rch Lch SDTI(i) 15 14 2 1 0 15 14 2 1 0 1/fs 15:MSB, 0:LSB Figure 31. Mode 0 Timing (BCKP = “1”, MSBS = “0”) LRCK (Master) LRCK (Slave) 31 0 1 8 2 9 10 11 12 13 14 15 16 17 24 18 25 29 0 BICK(32fs) Lch SDTI(i) 0 63 Rch 15 14 0 1 8 7 14 2 6 15 5 16 4 17 3 2 18 1 30 0 31 15 14 32 33 34 8 7 46 6 47 5 48 4 49 3 50 2 1 62 0 63 BICK(64fs) Lch SDTI(i) 15 14 Rch 2 1 0 15 14 2 1 0 1/fs 15:MSB, 0:LSB Figure 32. Mode 0 Timing (BCKP = “0”, MSBS = “1”) MS0991-J-02 2014/09 - 39 - [AK4373] LRCK (Master) LRCK (Slave) 15 0 1 8 2 9 10 11 12 13 14 15 16 17 18 24 25 26 27 26 29 30 31 0 BICK(32fs) Lch SDTI(i) 0 15 Rch 15 14 0 1 8 7 14 2 6 15 5 16 4 17 3 2 1 18 0 30 31 15 14 32 8 33 34 7 46 6 47 5 48 4 49 3 50 2 1 62 0 63 BICK(64fs) Lch SDTI(i) Rch 15 14 2 1 0 15 14 2 1 0 1/fs 15:MSB, 0:LSB Figure 33. Mode 0 Timing (BCKP = “1”, MSBS = “1”) LRCK BICK (32fs) SDTI Mode 1 15 14 6 5 4 3 2 15 14 1 0 15 14 0 Don’t care 6 5 4 3 2 1 0 15 14 0 19 0 19 0 15 14 BICK SDTI Mode 1 Don’t care 15:MSB, 0:LSB Lch Data Rch Data Figure 34. Mode 1 Timing LRCK BICK SDTI Mode 4 Don’t care 19 0 Don’t care 19 0 Don’t care 19:MSB, 0:LSB SDTI Mode 5 Don’t care 23 22 21 20 23 22 21 20 23:MSB, 0:LSB Lch Data Rch Data Figure 35. Mode 4, 5 Timing MS0991-J-02 2014/09 - 40 - [AK4373] Rch Lch LRCK BICK SDTI 16bit 15 14 0 SDTI 20bit 19 18 4 1 0 SDTI 24bit 23 22 8 3 4 1 0 Don’t care 15 14 0 Don’t care 19 18 4 1 0 Don’t care 23 22 8 3 4 1 0 Don’t care 15 14 Don’t care 19 18 Don’t care 23 22 Figure 36. Mode 2 Timing Lch LRCK Rch BICK SDTI 16bit 15 14 0 SDTI 20bit 19 18 4 1 0 SDTI 24bit 23 22 8 3 4 1 0 15 14 6 5 4 3 2 Don’t care 15 14 0 Don’t care 19 18 4 1 0 Don’t care 23 22 8 3 4 1 15 14 6 5 4 3 Don’t care 15 Don’t care 19 0 Don’t care 23 2 1 BICK (32fs) SDTI 16bit 0 1 0 0 15 Figure 37. Mode 3 Timing MS0991-J-02 2014/09 - 41 - [AK4373] LRCK (Master) LRCK (Slave) 63 0 1 18 2 19 20 21 22 38 39 40 41 42 46 47 48 49 50 62 63 48 49 50 62 63 48 49 50 62 63 48 49 50 62 63 BICK(64fs) Rch Lch SDTI(i) 19 18 2 1 0 19 18 2 1 0 1/fs 19:MSB, 0:LSB Figure 38. Mode 6 Timing (BCKP = “0”, MSBS = “0”) LRCK (Master) LRCK (Slave) 63 0 1 18 2 19 20 21 22 38 39 40 41 42 46 47 BICK(64fs) Rch Lch SDTI(i) 19 18 2 1 0 19 18 2 1 0 1/fs 19:MSB, 0:LSB Figure 39. Mode 6 Timing (BCKP = “1”, MSBS = “0”) LRCK (Master) LRCK (Slave) 63 0 1 18 2 19 20 21 22 38 39 40 41 42 46 47 BICK(64fs) Lch SDTI(i) Rch 19 18 2 1 0 19 18 2 1 0 1/fs 19:MSB, 0:LSB Figure 40. Mode 6 Timing (BCKP = “0”, MSBS = “1”) LRCK (Master) LRCK (Slave) 63 0 1 18 2 19 20 21 22 38 39 40 41 42 46 47 BICK(64fs) Lch SDTI(i) 19 18 Rch 2 1 0 19 18 2 1 0 1/fs 19:MSB, 0:LSB Figure 41. Mode 6 Timing (BCKP = “1”, MSBS = “1”) MS0991-J-02 2014/09 - 42 - [AK4373] LRCK (Master) LRCK (Slave) 63 0 1 22 2 23 24 25 26 46 47 48 49 50 54 55 56 57 58 62 63 56 57 58 62 63 56 57 58 62 63 56 57 58 62 63 BICK(64fs) Rch Lch SDTI(i) 23 22 2 1 0 23 22 2 1 0 1/fs 23:MSB, 0:LSB Figure 42. Mode 7 Timing (BCKP = “0”, MSBS = “0”) LRCK (Master) LRCK (Slave) 63 0 1 22 2 23 24 25 26 46 47 48 49 50 54 55 BICK(64fs) Rch Lch SDTI(i) 23 22 2 1 0 23 22 2 1 0 1/fs 23:MSB, 0:LSB Figure 43. Mode 7 Timing (BCKP = “1”, MSBS = “0”) LRCK (Master) LRCK (Slave) 63 0 1 22 2 23 24 25 26 46 47 48 49 50 54 55 BICK(64fs) Lch SDTI(i) Rch 23 22 2 1 0 23 22 2 1 0 1/fs 23:MSB, 0:LSB Figure 44. Mode 7 Timing (BCKP = “1”, MSBS = “0”) LRCK (Master) LRCK (Slave) 63 0 1 22 2 23 24 25 26 46 47 48 49 50 54 55 BICK(64fs) Lch SDTI(i) 23 22 Rch 2 1 0 23 22 2 1 0 1/fs 23:MSB, 0:LSB Figure 45. Mode 7 Timing (BCKP = “1”, MSBS = “1”) MS0991-J-02 2014/09 - 43 - [AK4373] ■ Digital EQ/HPF/LPF AK4373では入力データに対してHPF/LPF、ステレオ感強調、ゲイン補正、5バンドEQ、デジタルボリューム、そして ALC(Automatic Level Control)のデジタル処理を行うことができます。(Figure 46) HPFと LPF, FIL3, EQブロックはそ れぞれ一次のIIRフィルタです。フィルタ係数を任意に設定できます。 ステレオ感強調のATTはFIL3の係数で同時に設定します。 ゲイン補正のゲインはGN1-0 bits(Table 21)とEQの係数の組み合わせで設定します。 FIL1, FIL3はそれぞれF1AS, F3AS bitsが “0”のときHPFになり、F1AS, F3AS bitsが “1”のときLPFになります。 FIL3をOFF(MUTE)し、EQ, HPF, LPFブロックを0dBでスルーさせる場合は、それぞれFIL3, EQ, FIL1 bitsを “0” に設定して下さい。各フィルタ係数を書き換える場合は、一度スルー(FIL3はMUTE)のモードにしてから行 って下さい。 ゲイン補正 ステレオ感強調 HPF 係数任意 F1A13-0 F1B13-0 LPF 係数任意 F2A13-0 F2B13-0 FIL3 係数任意 F3A13-0 F3B13-0 F3AS EQ 係数任意 EQA15-0 EQB13-0 EQC15-0 +12dB 0dB Gain Five Biquads ALC DVOL GN1-0 +24/+12/0dB 0dB -10dB Figure 46. Digital EQ/HPF/LPF (default) GN1 GN0 Gain 0 0 0dB (default) 0 1 +12dB 1 x +24dB Table 21. Gain select of gain block (x: Don’t care) MS0991-J-02 2014/09 - 44 - [AK4373] [フィルタ係数の設定について] (1) ハイパスフィルタ (HPF) fs: サンプリング周波数 fc: カットオフ周波数 f: 入力信号周波数 レジスタ設定(Note 41) HPF: F1A[13:0] bits =A, F1B[13:0] bits =B (MSB=F1A13, F1B13; LSB=F1A0, F1B0) 1 1 / tan (fc/fs) 1 / tan (fc/fs) A= , B= 1 + 1 / tan (fc/fs) 1 + 1 / tan (fc/fs) 伝達関数 振幅 1 z 1 H(z) = A 1 + Bz 1 位相 2 2cos (2f/fs) M(f) = A (f) = tan 1 1 + B2 + 2Bcos (2f/fs) (B+1)sin (2f/fs) 1 - B + (B1)cos (2f/fs) (2) ロウパスフィルタ (LPF) fs: サンプリング周波数 fc: カットオフ周波数 f: 入力信号周波数 レジスタ設定(Note 41) LPF: F2A[13:0] bits =A, F2B[13:0] bits =B (MSB=F2A13, F2B13; LSB=F2A0, F2B0) 1 1 / tan (fc/fs) 1 A= , B= 1 + 1 / tan (fc/fs) 1 + 1 / tan (fc/fs) 伝達関数 振幅 1 + z 1 H(z) = A 1 + Bz 1 位相 2 + 2cos (2f/fs) M(f) = A 1 + B2 + 2Bcos (2f/fs) MS0991-J-02 (f) = tan 1 (B1)sin (2f/fs) 1 + B + (B+1)cos (2f/fs) 2014/09 - 45 - [AK4373] (3) ステレオ感強調フィルタ (FIL3) 1) FIL3設定が“HPF”の時 fs: サンプリング周波数 fc: カットオフ周波数 K: ゲイン [dB] (0dB K 10dB) レジスタ設定 (Note 41) FIL3: F3AS bit = “0”, F3A[13:0] bits =A, F3B[13:0] bits =B (MSB=F3A13, F3B13; LSB=F3A0, F3B0) 1 1 / tan (fc/fs) 1 / tan (fc/fs) A = 10K/20 x , B= 1 + 1 / tan (fc/fs) 1 + 1 / tan (fc/fs) 伝達関数 振幅 1 z 1 H(z) = A 位相 2 2cos (2f/fs) M(f) = A 1 + Bz 1 (f) = tan 1 1 + B2 + 2Bcos (2f/fs) (B+1)sin (2f/fs) 1 - B + (B1)cos (2f/fs) 2) FIL3の設定が“LPF”の時 fs: サンプリング周波数 fc: カットオフ周波数 K: ゲイン [dB] (0dB K 10dB) レジスタ設定 (Note 41) FIL3: F3AS bit = “1”, F3A [13:0] bits =A, F3B [13:0] bits =B (MSB=F3A13, F3B13; LSB= F3A0, F3B0) 1 1 / tan (fc/fs) 1 A = 10K/20 x , 1 + 1 / tan (fc/fs) 伝達関数 1 + Bz 1 1 + 1 / tan (fc/fs) 振幅 1 + z 1 H(z) = A B= 位相 2 + 2cos (2f/fs) M(f) = A 1 + B2 + 2Bcos (2f/fs) MS0991-J-02 (f) = tan 1 (B1)sin (2f/fs) 1 + B + (B+1)cos (2f/fs) 2014/09 - 46 - [AK4373] (4) EQ fs: サンプリング周波数 fc1: 極の周波数 fc2: 零点の周波数 f: 入力信号周波数 K: ゲイン[dB] (最大+12dBまで設定できます。) レジスタ設定(Note 41) EQA[15:0] bits =A, EQB[13:0] bits =B, EQC[15:0] bits =C (MSB=EQA15, EQB13, EQC15; LSB=EQA0, EQB0, EQC0) A = 10K/20 x 1 1 / tan (fc1/fs) 1 + 1 / tan (fc2/fs) , B= 1 + 1 / tan (fc1/fs) A + Cz C =10K/20 x 1 + 1 / tan (fc1/fs) 伝達関数 H(z) = , 振幅 1 1 + Bz 1 2 1 1 / tan (fc2/fs) 1 + 1 / tan (fc1/fs) 位相 2 A + C + 2ACcos (2f/fs) M(f) = 1 + B2 + 2Bcos (2f/fs) (f) = tan 1 (ABC)sin (2f/fs) A + BC + (AB+C)cos (2f/fs) Note 41. [上式により算出されたフィルタ係数を実数から2進数(2の補数)へ変換する手順] X=(上式により算出された実数のフィルタ係数) x 213 このXの小数点以下を四捨五入した整数値を2進数(2の補数)に変換して下さい。 各フィルタ係数設定レジスタのMSBは符号ビットです。 MS0991-J-02 2014/09 - 47 - [AK4373] [フィルタ係数の設定例] 1) HPFブロック 例: fs=44.1kHz, fc=100Hz のHPFの場合 F1A[13:0] bits = 01 1111 1100 0110 F1B[13:0] bits = 10 0000 0111 0100 2) LPFブロック 例: fs=44.1kHz, fc=10kHz のLPFの場合 F2A[13:0] bits = 01 0001 0010 1100 F2B[13:0] bits = 00 0010 0101 0111 3) FIL3ブロック 例: fs=44.1kHz, fc=4kHz, Gain=-6dB, F3AS bit = “1” (LPF)の場合 F3A[13:0] bits = 00 0011 1010 0010 F3B[13:0] bits = 10 1110 1000 0000 4) EQブロック 例: fs=44.1kHz, fc1=300Hz, fc2=3000Hz, Gain=+8dB の場合 Gain[dB] +8dB fc1 fc2 Frequency EQA[15:0] bits = 0000 1001 0110 1110 EQB[13:0] bits = 10 0001 0101 1001 EQC[15:0] bits = 1111 1001 1110 1111 MS0991-J-02 2014/09 - 48 - [AK4373] ■ 5バンドフィルタ 5 バンドのイコライザとして使用することや、ノッチフィルタとして使用することが可能です。 5個のイコライザ (EQ1, EQ2, EQ3, EQ4, EQ5)を独立に EQ1-5 bit でON/OFFすることができ、イコライザがOFFのとき、音声データは０ｄBでパスしま す。EQ1の係数はE1A15-0 と E1B15-0 そして E1C15-0 bitで設定し、EQ2の係数はE2A15-0, E2B15-0, E2C15-0 bit、 EQ3の係数はE3A15-0, E3B15-0, E3C15-0 bit、EQ4の係数はE4A15-0, E4B15-0, E4C15-0 bit、EQ5の係数は E5A15-0, E5B15-0, E5C15-0 bitで設定します。EQｘ (x=1~5)の係数は、EQx bit = “0” またはPMDAC bit = “0”の時に 行ってください。 fs: サンプリング周波数 fo1 ~ fo5: 中心周波数 fb1 ~ fb5: 中心周波数の振幅から+3dB下がった時のバンド幅 K1 ~ K5 : ゲイン (1 Kn 3) レジスタ設定 (Note 42) EQ1: E1A[15:0] bits =A1, E1B[15:0] bits =B1, E1C[15:0] bits =C1 EQ2: E2A[15:0] bits =A2, E2B[15:0] bits =B2, E2C[15:0] bits =C2 EQ3: E3A[15:0] bits =A3, E3B[15:0] bits =B3, E3C[15:0] bits =C3 EQ4: E4A[15:0] bits =A4, E4B[15:0] bits =B4, E4C[15:0] bits =C4 EQ5: E5A[15:0] bits =A5, E5B[15:0] bits =B5, E5C[15:0] bits =C5 (MSB=E1A15, E1B15, E1C15, E2A15, E2B15, E2C15, E3A15, E3B15, E3C15, E4A15, E4B15, E4C15, E5A15, E5B15, E5C15; LSB= E1A0, E1B0, E1C0, E2A0, E2B0, E2C0, E3A0, E3B0, E3C0, E4A0, E4B0, E4C0, E5A0, E5B0, E5C0) 1 tan (fbn/fs) 2 tan (fbn/fs) An = Kn x , Bn = cos(2 fon/fs) x 1 + tan (fbn/fs) , 1 + tan (fbn/fs) Cn = 1 + tan (fbn/fs) (n = 1, 2, 3, 4, 5) 伝達関数 H(z) = 1 + h1(z) + h2(z) + h3(z) + h4(z) + h5(z) 1 z 2 hn (z) = An 1 Bnz 1 Cnz 2 (n = 1, 2, 3, 4, 5) 中心周波数は次のように設定してください。 fon / fs < 0.497 Note 42. [上式により算出されたフィルタ係数を実数から2進数(2の補数)へ変換する手順] X=(上式により算出された実数のフィルタ係数) x 213 このXの小数点以下を四捨五入した整数値を2進数(2の補数)に変換して下さい。 各フィルタ係数設定レジスタのMSBは符号ビットです。 MS0991-J-02 2014/09 - 49 - [AK4373] ■ ALC動作 ALC bit = “1”のとき、ALCブロックにより、ALC動作が行われます。 1. ALCリミッタ動作 ALCリミッタ動作ではLch, Rchの出力レベルのどちらか一方でもALCリミッタ検出設定レベル(Table 22)を越 えた場合、LMAT1-0 bitsで設定した値(Table 23)だけ、AVL, AVR値(L/R共通)を自動的に減衰させます。 ZELMN bit = “0”(ゼロクロス検出有効)のとき、ALCリミッタ動作によりAVL, AVR値が変更されるのは、L/R 独立にそれぞれゼロクロスするかゼロクロスタイムアウトしたときです。ゼロクロスタイムアウト時間は ZTM1-0 bitsにて設定できます(Table 24)。また、ALC出力レベルがフルスケール(FS)を超えた場合は瞬時（周 期: 1/fs）に 1Step(全ch共通)、フルスケール(FS)を超えない場合はゼロクロスするかゼロクロスタイムアウト したとき、IVL/R値が変更されます。 ZELMN bit = “1”(ゼロクロス検出無効)のとき、ALCリミッタ動作によりAVL, AVR値は瞬時(周期: 1/fs)に変更 されます。リミッタ動作の減衰量はLMAT1-0 bitsの設定にかかわらず1 step固定です。 減衰動作終了後でもALC bitを “0”にしない限り、再び出力レベルがALCリミッタ検出レベルを越えれば、この減衰動 作は繰り返されます。 LMTH1 0 0 1 1 LMTH0 ALCリミッタ検出レベル ALCリカバリ待機カウンタリセットレベル 0 (default) ALC Output 2.5dBFS 2.5dBFS > ALC Output 4.1dBFS 1 ALC Output 4.1dBFS 4.1dBFS > ALC Output 6.0dBFS 0 ALC Output 6.0dBFS 6.0dBFS > ALC Output 8.5dBFS 1 ALC Output 8.5dBFS 8.5dBFS > ALC Output 12dBFS Table 22. ALC リミッタ検出レベル／リカバリ待機カウンタリセットレベル LMAT1 LMAT0 0 0 1 1 ALC リミッタATTステップ (0.375dB/step) ALC1 Output LMTH 0 1 1 2 0 2 1 1 Table 23. ALC リミッタATTステップの設定 ZTM1 ZTM0 0 0 1 1 0 1 0 1 (default) ゼロクロスタイムアウト時間 8kHz 16kHz 44.1kHz 128/fs 16ms 8ms 2.9ms 256/fs 32ms 16ms 5.8ms 512/fs 64ms 32ms 11.6ms 1024/fs 128ms 64ms 23.2ms Table 24. ALCゼロクロスタイムアウト時間 MS0991-J-02 (default) 2014/09 - 50 - [AK4373] 2. ALCリカバリ動作 ALCリカバリ動作は、WTM2-0 bitsで設定された時間(Table 25)待機を行い、この間、出力信号がALCリカバ リ待機カウンタリセットレベル(Table 22)を越すことがなければALCリカバリ動作を行います。このALCリカ バリ動作は設定された基準レベル(Table 27) までZTM1-0 bitsで設定した時間(Table 24)でゼロクロス検出動作 を行いながら、RGAIN1-0 bitsで設定した値(Table 26)だけAVL, AVR値(L/R共通)を自動的に増加させます。こ のALCリカバリ動作はWTM2-0 bitsで設定した周期で行われます。ただし、WTM2-0 bitsでの設定よりZTM1-0 bitsでの設定が長い場合において、信号がゼロクロスしないときには、ZTM1-0 bitsの設定でALCリカバリ動 作が行われます。 例えば、現在のAVL, AVR値が30Hの場合、RGAIN1-0 bits = “01”(2 steps)に設定しておくと、ALCリカバリ動 作によってAVL, AVR値は32Hに変更され、0.75dB(0.375dB x 2)増加されます。AVL, AVR値が基準レベル (REF7-0 bits )に達した場合、AVL, AVR値の増加は行いません。 また、ALCリカバリ待機中に (リカバリ待機カウンタリセットレベル) Output Signal < (リミッタ検出レベル) となっている場合、待機タイマはリセットされます。そのため、 (リカバリ待機カウンタリセットレベル) > Output Signal となった時から、待機時間のカウントが開始されます。 また、ALC動作はインパルス性のノイズにも対応したALCになっています。インパルス性のノイズが入力さ れた場合、通常のリカバリ動作よりも早いサイクルでリカバリ動作(ファーストリカバリ動作)を行います。 例えば、瞬間的に大きな音が入力された場合、この動作により大きな音に埋もれた小信号を改善することが できます。ファーストリカバリ動作の速さは、RFST1-0 bits により設定します(Table 28)。 ALC リカバリ周期 8kHz 16kHz 128/fs 16ms 8ms 256/fs 32ms 16ms 512/fs 64ms 32ms 1024/fs 128ms 64ms 2048/fs 256ms 128ms 4096/fs 512ms 256ms 8192/fs 1024ms 512ms 16384/fs 2048ms 1024ms Table 25. ALCリカバリ待機時間の設定 WTM2 WTM1 WTM0 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 RGAIN1 0 0 1 1 RGAIN0 GAIN STEP 0 1 step 0.375dB 1 2 step 0.750dB 0 3 step 1.125dB 1 4 step 1.500dB Table 26. ALC リカバリゲイン量の設定 MS0991-J-02 44.1kHz 2.9ms 5.8ms 11.6ms 23.2ms 46.4ms 92.9ms 185.8ms 371.5ms (default) (default) 2014/09 - 51 - [AK4373] REF7-0 GAIN(dB) Step F1H +36.0 F0H +35.625 EFH +35.25 : : E2H +30.375 E1H +30.0 (default) 0.375dB E0H +29.625 : : 03H 53.25 02H 53.625 01H 54.0 00H MUTE Table 27. ALCリカバリ動作時の基準値設定 RFST1 bit RFST0 bit リカバリ速度 0 0 4 times (default) 0 1 8 times 1 0 16times 1 1 N/A Table 28. ファーストリカバリ速度設定 (N/A: not available) MS0991-J-02 2014/09 - 52 - [AK4373] 3. ALC動作設定手順例 Table 29は、ALC設定例です。 Register Name Comment LMTH1-0 ZELMN ZTM1-0 Limiter detection Level Limiter zero crossing detection Zero crossing timeout period Recovery waiting period *WTM2-0 bits should be the same or longer data as ZTM1-0 bits. Maximum gain at recovery operation WTM2-0 REF7-0 AVL7-0, AVR7-0 LMAT1-0 RGAIN1-0 RFST1-0 ALC Gain of AVOL Limiter ATT step Recovery GAIN step Fast Recovery Speed ALC enable Data 01 0 01 fs=8kHz Operation 4.1dBFS Enable 32ms Data 01 0 11 fs=44.1kHz Operation 4.1dBFS Enable 23.2ms 001 32ms 011 23.2ms E1H +30dB E1H +30dB E1H +30dB E1H +30dB 1 step 1 step 4 times Enable 00 00 00 1 1 step 1 step 4 times Enable 00 00 00 1 Table 29. ALC設定例 ALC動作中は、以下のビットへの変更を禁止します。これらのビットを変更する場合は、ALC動作を終了(ALC bit = “0”またはPMDAC bit = “0”)してから行って下さい。 LMTH1-0, LMAT1-0, WTM2-0, ZTM1-0, RGAIN1-0, REF7-0, ZELMN, RFST1-0 Example: Limiter = Zero crossing Enable Recovery Cycle = 32ms@8kHz Limiter and Recovery Step = 1 Maximum Gain = +30.0dB Limiter Detection Level = 4.1dBFS Manual Mode ALC bit = “1” WR (ZTM1-0, WTM2-0, RFST1-0) (1) Addr=06H, Data=14H WR (REF7-0) (2) Addr=08H, Data=E1H WR (AVL/R7-0) * The value of AVOL should be (3) Addr=09H&0CH, Data=E1H the same or smaller than REF’s WR (RGAIN1, LMTH1) (4) Addr=0BH, Data=00H WR (LMAT1-0, RGAIN0, ZELMN, LMTH0; ALC= “1”) (5) Addr=07H, Data=01H ALC Operation Note : WR : Write Figure 47. ALC動作設定手順例 MS0991-J-02 2014/09 - 53 - [AK4373] ■ ALC部ディジタルボリューム (マニュアルモード時) ALC bit = “0”のとき、ALC部のディジタルボリュームはマニュアルモードになります。このモードは以下の 場合に使用します。 1. 2. リセット解除後、ALC動作に関するレジスタ設定(ZTM1-0, LMTH1-0 bitsなど)を行う場合。 サンプリング周波数の変更に伴い、リミッタ／リカバリ周期などALC動作に関するレジスタ変更を 行う場合。 ALC部ディジタルボリュームのゲイン量はAVL7-0, AVR7-0 bitsで設定します(Table 30)。ボリューム変更時、 L/R独立にゼロクロス検出動作を行います。ゼロクロスタイムアウト時間はZTM1-0 bitsで設定することがで きます。 ALCを使用しない場合はAVL7-0 = AVR7-0 bits = 91H (0dB)に設定して下さい。 AVL7-0 GAIN (dB) Step AVR7-0 F1H +36.0 F0H +35.625 EFH +35.25 : : E2H +30.375 E1H +30.0 (default) 0.375dB E0H +29.625 : : 03H 53.25 02H 53.625 01H 54 00H MUTE Table 30. ALC部ディジタルボリュームの設定値 MS0991-J-02 2014/09 - 54 - [AK4373] AVL7-0, AVR7-0 bitsの書き込みを続けて行う場合は、ゼロクロスタイムアウト時間以上の間隔をあけて行っ て下さい。所定の間隔をあけないで書き込みを行うと、ゼロクロスカウンタが毎回リセットされボリューム が切り替わりません。ただし、書き込むレジスタ値が前回と同じ値の場合はゼロクロスカウンタはリセット されないので、ゼロクロスタイムアウト時間より短い間隔で書き込みを行うことができます。 ALC bit ALC Status Disable Enable AVL7-0 bits E1H(+30dB) AVR7-0 bits C6H(+20dB) Internal AVL E1H(+30dB) Internal AVR C6H(+20dB) E1(+30dB) --> F1(+36dB) (1) Disable E1(+30dB) (2) E1(+30dB) --> F1(+36dB) C6H(+20dB) Figure 48. ALC動作中のAVOL動作例 (1) ALC開始時にAVLとAVRの値が異なっている場合は、AVLの値がスタート値になります。ALC bit = “1” を書き込んでからAVL7-0 bitsの値でALC動作を開始するまでの待ち時間は最大でリカバリ待機時間 (WTM2-0 bits) + ゼロクロスタイムアウト時間(ZTM1-0 bits)です。 (2) ALC動作中は、AVL, AVRのレジスタ(09H, 0CH)に書き込みを行っても反映されません。ALCがDisable された後、ゼロクロスまたはゼロクロスタイムアウト時にその値が反映されます。再度ALCをEnableす る場合は、ALC bit = “0”の後、ゼロクロスタイムアウト時間以上の間隔を空けてALC bit = “1”を設定して 下さい。 MS0991-J-02 2014/09 - 55 - [AK4373] ■ ディエンファシスフィルタ IIRフィルタによる3周波数(32kHz, 44.1kHz, 48kHz)対応のディエンファシスフィルタ(tc=50/15s特性)を内蔵 しています。入力データに対して、DEM1-0 bitsで選択された周波数のディエンファシスフィルタが有効にな ります (Table 31)。 DEM1 0 0 1 1 DEM0 Mode 0 44.1kHz 1 OFF (default) 0 48kHz 1 32kHz Table 31. De-emphasis Control ■ 出力ボリューム AK4343はMUTEを含む0.5dBステップ、256レベルのチャネル独立ディジタル出力ボリューム(DATT)を内蔵 します。このボリュームはDACの前段にあり、入力データを+12dBから115dBまで減衰、またはミュートし ます。DVOLC bitを “1”にすると、DVL7-0 bitsでLch, Rchのボリュームを同時にコントロールできます。DVOLC bitが “0”の場合、Lch, Rchのボリュームは独立にコントロールできます。また、ATT設定間の遷移は1061レベ ルまたは256/fsでソフト遷移します。遷移ステップはDVTM bitで設定します。DVTM bit = “0”のとき、 00H(+12dB)からFFH(MUTE)までには1061/fs(24ms@fs=44.1kHz)かかります。 DVL/R7-0 Gain 00H +12.0dB 01H +11.5dB 02H +11.0dB : : 18H 0dB (default) : : FDH 114.5dB FEH 115.0dB FFH MUTE () Table 32. Digital Volume Code Table DVTM bit 0 1 DVL/R7-0 bits = 00HからFFHまでの遷移時間 Setting fs=8kHz fs=44.1kHz 1061/fs 133ms 24ms 256/fs 32ms 6ms Table 33. 出力ボリュームの遷移時間設定 MS0991-J-02 (default) 2014/09 - 56 - [AK4373] ■ ソフトミュート機能 DAC入力のディジタル部にソフトミュート機能を内蔵します。ソフトミュートはSMUTE bitでコントロール できます。SMUTE bitを “1”にするとDVTM bitで設定したサイクルで入力データが(“0”)までアテネーショ ンされます。SMUTE bitを “0”にすると状態が解除され、からDVTM bitで設定したサイクルで、DVL/R7-0 bitsで設定したボリューム値まで復帰します。ソフトミュート開始後、DVTM bitで設定したサイクル以内に 解除されるとアテネーションが中断され、同じサイクルで、DVL/R7-0 bitsで設定したボリューム値まで復帰 します(Figure 49)。ソフトミュート機能は信号を止めずに信号源を切り替える場合などに有効です。 SMUTE bit DVTM bit DVL/R7-0 bits DVTM bit (1) (3) Attenuation - GD (2) GD Analog Output Figure 49. ソフトミュート機能 (1) DVTM bitで設定したサイクルで入力データが(“0”)までアテネーションされます。 (2) ディジタル入力に対するアナログ出力は群遅延(GD)を持ちます。 (3) ソフトミュート開始後、DVTM bitで設定したサイクル以内に解除されるとアテネーションが中断され、 同じサイクルで、DVL/R7-0 bitsで設定したボリューム値まで復帰します。 MS0991-J-02 2014/09 - 57 - [AK4373] ■ アナログミキシング: モノラル入力 PMMIN bit = “1” の時、モノラル入力が有効になり、MINH/S bit = “1”でMIN+/MIN- pinからの入力データがヘ ッドフォンアンプ、またはスピーカアンプへ出力されます。外付けの抵抗RiでMIN+/MIN-の入力信号ゲイン を調整します。シングルエンド入力の場合は外部ノイズを避けるためMIN- pin とVSS1の間に直列にコンデ ンサを接続して下さい(Figure 51)。ヘッドフォン出力が差動の場合(HPBTL bit = “1”)、HVDDはMIN → HP-Amp(MINH bit = “1”)のパスを使用するため、AVDDと同じ電圧にしてください。 DACH/S bit DAC MINH/S bit + + HP Amp / SPK Amp Rin Rin MIN- pin 20k(typ) MIN+ pin 20k(typ) 20k(typ) + + Figure 50.モノラル入力ブロック図(Differential Input) DACH/S bit DAC MINH/S bit + + HP Amp / SPK Amp MIN- pin Rin 20k(typ) MIN+ pin 20k(typ) 20k(typ) + + Figure 51.モノラル入力ブロック図(Single End Input) MS0991-J-02 2014/09 - 58 - [AK4373] ■ アナログ出力 HPBTLとPSEUDO bitsでシングルエンド、差動、疑似差動（Pseudo cap-less）のヘッドフォン出力フォーマットを設定し ます(Table 34)。使用可能なピンとビットはそれぞれの出力タイプにより異なります。 HPBTL bit 0 1 0 1 PSEUDO bit Figure ヘッドフォン出力 0 Single-ended (default) Figure 1 0 Differential Figure 2 1 Pseudo cap-less Figure 3 1 N/A Table 34. ヘッドフォン出力設定 (N/A: Not Available) Table Table 35 Table 36 Table 37 Available pin / bit Pin / Control Pin HPL/R, LOUT/ROUT SPP/SPN Power management PMHPL/R PMSPK(SPPSN) Switch Control from MIN to HP-Amp MINH MINS Switch Control from DAC to HP-Amp DACH DACS Gain Control HPG SPKG[1:0] Table 35. Available pin / bit (Single-ended, HPBTL bit = PSEUDO bit = “0”) Available pin / bit Pin / Control Pin HPL+/HPR +/Power management PMHPL PMHPR Switch Control from MIN to HP-Amp MINH MINH Switch Control from DAC to HP-Amp DACH DACH Gain Control HPG HPG Table 36. Available pin / bit (Differential, HPBTL bit = “1”, PSEUDO bit = “0”) Available pin / bit Pin / Control Pin HPL/R HVCM Power management PMHPL/R PMHPL or PMHPR Switch Control from MIN to HP-Amp MINH Switch Control from DAC to HP-Amp DACH Gain Control HPG Table 37. Available pin / bit (Pseudo cap-less, HPBTL bit = “0”, PSEUDO bit = “1”) ■ ステレオライン出力(LOUT/ROUT pins) VBAT bit = “0” の時、コモン電圧は0.5 x HVDDで負荷抵抗は10k以上です。(Table 40) ステレオライン出力アンプはヘッドフォンアンプと共用で(HPBTL bit = PSEUDO bit = “0” in Table 38)、 PMHPL/R とHPMTN bits が “1”の時に有効になります(Figure 52)。ステレオライン出力アンプをヘッドフォン 出力と同時に使用するのは禁止されています。 MS0991-J-02 2014/09 - 59 - [AK4373] ■ ヘッドフォン出力 ヘッドフォンアンプの電源はHVDDから供給されます。コモン電圧はHVDD/2@VBAT bit = “0”です。出力振 幅を一定でHVDD電圧が低くなると、出力信号が歪むことがあります。負荷抵抗は16以上で、HPBTLと PSEUDO bitでシングルエンド、差動、疑似差動（Pseudo cap-less）のヘッドフォン出力フォーマットを設定します。 HPBTL bitが “1”の時、HPL/HPR/SPP/SPN pinはHPL+/HPL-/HPR+/HPR- pinになり、PSEUDO bit が “1”の時、 SPN pinはHVCM pinになります。HPG bitで出力ヴォリュームを設定します。(Table 38) HPBTL PSEUDO HPG Output Type Output pins Output Voltage [Vpp] 0 0 0 Single-ended HPL, HPR 0.6 x AVDD 0 0 1 Single-ended HPL, HPR 0.91 x AVDD 1 0 0 Differential HPL+/-, HPR+/1.2 x AVDD 1 0 1 Differential HPL+/-, HPR+/1.82 x AVDD 0 1 0 Pseudo cap-less HPL, HPR, HVCM 0.6 x AVDD 0 1 1 Pseudo cap-less HPL, HPR, HVCM 0.91 x AVDD 1 1 x N/A Table 38. ヘッドフォンアンプの出力フォーマット/ヴォリューム (x: Don’t care, N/A: Not available) HPMTN bitを “0”にすると、ヘッドフォンアンプのコモン電圧と出力(HPL/R and HPL+/- and HPR+/- and HVCM pins)をVSS2に立ち下げます。HPMTN bitを “1”にするとコモン電圧をHVDD/2@VBAT bit = “0”に立ち上げま す。ポップノイズ防止のために、MUTET pinとグランド間にコンデンサを接続します。立ち上げ／立ち下げ 時定数はHVDDおよびMUTET pinのコンデンサに比例します。 例 : MUTET pinのコンデンサC=1F±30%, HVDD=3.6Vの場合 ・ ヘッドフォンアンプ立ち上げ(0.8 x HVDD/2): 150ms(typ), 260ms(max) (HPMTN bit = “0” “1”) ・ コモン電圧がVSS2に落ち着くまでの時間: 150ms(typ), 260ms(max) (HPMTN bit = “1” “0”) PMHPL, PMHPR bitsを “0”にすることで、ヘッドフォンアンプを完全にパワーダウンすることができます。 この時、HPL, HPR pinsは “L” (VSS2)になります。 PMHPL bit, PMHPR bit HPMTN bit HPL/R pins HPL+/- pins HPR+/- pins HVCM pin (1) (2) (3) (4) Figure 52. ヘッドフォンアンプのパワーアップ／ダウンシーケンス (1) ヘッドフォンアンプのパワーアップ(PMHPL, PMHPR bits = “1”)。出力はVSS2のままです。 (2) ヘッドフォンアンプのコモン電圧立ち上げ(HPMTN bit = “1”)。 (3) ヘッドフォンアンプのコモン電圧立ち下げ(HPMTN bit = “0”)。 (4) ヘッドフォンアンプのパワーダウン(PMHPL, PMHPR bits = “0”)。出力はVSS2になります。ポップ音防止 のため、ヘッドフォンアンプのコモン電圧が完全に下がってからパワーダウンしてください。 . MS0991-J-02 2014/09 - 60 - [AK4373] <ヘッドフォンアンプの外付け回路> 1) シングルエンド出力(HPBTL bit = “0”, PSEUDO bit = “0”) ヘッドフォンアンプの外部抵抗とコンデンサでカットオフ周波数(fc)が決まります。Table 39に外部抵抗とコ ンデンサ及びカットオフ周波数(fc)の関係とその時の出力パワーを示します。但し、ヘッドフォンのRLは16 とします。出力パワーはHVDD=2.7, 3.3, 3.8V時の値です。ヘッドフォンアンプの出力は0.6 x AVDD (Vpp)で す。 HP-AMP C R Headphone 16 AK4373 Figure 53. ヘッドフォンアンプの外付け回路例(Single-ended output) HPG bit R [] 0 0 6.8 16 0 1 100 C [F] fc [Hz] Output Power [mW]@0dBFS (Note 43) HVDD=2.7V HVDD=3.3V HVDD=3.8V AVDD=2.7V AVDD=3.3V AVDD=3.3V 220 45 20 30 100 100 100 70 10 15 47 149 100 50 5.0 7.5 47 106 220 45 44 67 (Note 44) (Note 44) 100 100 22 62 0.9 1.3 10 137 Table 39. 外付け回路例(Single-ended output) 30 15 7.5 70 1.3 Note 43. 16負荷端での出力電力です。 Note 44. 出力信号はクリップします。 MS0991-J-02 2014/09 - 61 - [AK4373] 2) 差動出力 (HPBTL bit = “1” PSEUDO bit = “0”) 差動出力モードの場合はDCカットのためのコンデンサが不必要になります。PMHPL/PMHPR bitsでLchとRch のパワーオン/オフを設定し、HTMTN bitでヘッドフォンアンプのコモン電圧を設定します。Table 40にコモ ン電圧を記します。HPBLT bitはヘッドフォンアンプとスピーカアンプがオフの時に設定してください。 AK4373 HPL+ pin + Headphone Lch + Headphone Rch HPL pin HPR+ pin HPR pin Figure 54. ヘッドフォンアンプの外付け回路例(Differential output) MS0991-J-02 2014/09 - 62 - [AK4373] 3) 疑似差動出力(Pseudo cap-less) (HPBTL bit = “0”, PSEUDO bit =”1”) 疑似差動出力モード時はBTLモードと同様にDCカットコンデンサは必要ありません。このモードは通常の3 ピン、ヘッドフォンミニジャックにも対応しています。PMHPLまたはPMHPR bitでヘッドフォンアンプの VCOMアンプの電源オン/オフをコントロールし、ヘッドフォンアンプとVCOMアンプのコモン電圧は HTMTN bitで設定します（Table 40）。PSEUDO bitはスピーカアンプとヘッドフォンアンプの両方がパワー ダウン時に設定してください。このモードではHPBTLとDACS、MINS bitは全て “0”してください。 HP-Amp HPL pin Headphone R 16 VCOM Amp for HP-Amp HVCM pin HP-Amp 16 HPR pin R Figure 55. ヘッドフォンアンプの外付け回路例(pseudo cap-less output) <ヘッドフォンアンプのPSRR> 携帯電話のシステムにおいてHVDDをバッテリ電圧から直接供給する場合、RFノイズがヘッドフォンアンプ の特性に影響を及ぼす場合があります。VBAT bit = “1”に設定すると、HVDDに重畳されるノイズに対するヘ ッドフォンアンプのPSRRを改善することができます。このときヘッドフォンアンプのコモン電圧は0.64 x AVDD(typ)です。AVDD=3.3V時、コモン電圧は2.1Vとなるので、HVDDの電圧が4.2Vよりも下がった場合、 出力信号がクリップしやすくなります。 VBAT bit 0 1 Common Voltage [V] 0.5 x HVDD 0.64 x AVDD Table 40. ヘッドフォンアンプのコモン電圧 MS0991-J-02 2014/09 - 63 - [AK4373] ■ スピーカアンプ (SPP/SPN pins) HVDDの推奨電圧範囲は2.6V 4.0Vです。HVDD電圧が低くなると、振幅を保つために出力信号が歪むこと があります。HPBTL bit = PSEUDO bit = “0”でスピーカアンプは有効になります。 スピーカ種類 ダイナミックスピーカ 圧電スピーカ 負荷抵抗(min) 8 50 30pF 負荷容量(max) 3F Note 21. Figure 56において、Load Impedanceはシリーズ抵抗(Rseries)と1kHzにおける圧電スピーカのインピーダンス の合成インピーダンスです。Load Capacitanceは圧電スピーカの容量成分です。圧電スピーカを使用する場 合、SPP, SPN pinにそれぞれ20以上のシリーズ抵抗を接続して下さい。 Table 41. スピーカの種類 DACからの信号をモノラル信号[(L+R)/2]に変換し、スピーカアンプに入力します。このスピーカアンプは、 BTL接続によるモノラル出力で、SPKG1-0 bitsにてゲインを調整することができます。スピーカアンプから の出力レベルはAVDDおよびSPKG1-0 bitsにより決まります。 SPKG1-0 bits 00 01 10 11 Gain ALC bit = “0” ALC bit = “1” +4.43dB +6.43dB +6.43dB +8.43dB +10.65dB +12.65dB +12.65dB +14.65dB Table 42. SPK-Amp ゲイン (default) SPK-Amp 出力 (DAC 入力 = 0dBFS) ALC bit = “0” ALC bit = “1” (LMTH1-0 bits = “00”) 00 3.30Vpp 3.11Vpp 01 4.15Vpp (Note 45) 3.92Vpp 3.3V 10 6.75Vpp (Note 45) 6.37Vpp (Note 45) 11 8.50Vpp (Note 45) 8.02Vpp (Note 45) 3.3V 00 3.30Vpp 3.11Vpp 01 4.15Vpp 3.92Vpp 4.0V 10 6.75Vpp (Note 45) 6.37Vpp (Note 45) 11 8.50Vpp (Note 45) 8.02Vpp (Note 45) Note 45. 信号がクリップしないと仮定した場合の出力レベルです。実際には、DAC から0dBFSの信号が出力 された場合、信号がクリップします。クリップさせないためにはDVOL等によりDACからの出力レベ ルを下げて、SPK-Ampからの出力を4.0Vpp(HVDD=3.3V)または4.8Vpp(HVDD=4V)以下に抑える必要 があります。 Table 43. SPK-Amp 出力レベル AVDD HVDD SPKG1-0 bits MS0991-J-02 2014/09 - 64 - [AK4373] <スピーカ再生時のALC設定例> Register Name Comment LMTH1-0 ZELMN ZTM1-0 Limiter detection Level Limiter zero crossing detection Zero crossing timeout period Recovery waiting period *WTM2-0 bits should be the same or longer data as ZTM1-0 bits Maximum gain at recovery operation WTM2-0 REF7-0 AVL7-0, AVR7-0 LMAT1-0 RGAIN1-0 ALC Data 00 0 10 Gain of AVOL fs=44.1kHz Operation 2.5dBFS Enable 11.6ms 011 23.2ms C1H +18dB 91H 0dB Limiter ATT step 00 Recovery GAIN step 00 ALC enable 1 Table 44. スピーカ再生時のALC設定例 1 step 1 step Enable <圧電スピーカ使用時の注意点> 圧電スピーカ使用時 は、Figure 56に示すようにシリーズ抵抗(20以上)をSPP pin, SPN pinとスピーカの間に 挿入してください。また、外部から圧力が加えられたとき圧電スピーカが起電力を発生するので、その対策 にFigure 56に示すようにスピーカとGND間にツェナーダイオードを挿入してください。ツェナーダイオード は以下の条件を満たすものを使用してください。 0.92 x HVDD ツェナーダイオード(Figure 56のZD)のツェナー電圧 HVDD+0.3V Ex) HVDD = 3.8Vの時: 3.5V ZD 4.1V 例えば、ツェナー電圧3.9V(Min値 3.7V, Max値 4.1V)のツェナーダイオードが使用可能です。 ZD SPK-Amp SPP 20 SPN 20 ZD Figure 56. SPK出力回路(Load Capacitance > 30pF) MS0991-J-02 2014/09 - 65 - [AK4373] <スピーカアンプのコントロールシーケンス> PMSPK bitでスピーカアンプをPower-up/downできます。PMSPK bitが“0”の場合、SPP, SPN pinはHi-Zになりま す。PMSPK bitが “1”の時、SPPSN bitを“0”にするとスピーカアンプはパワーセーブモードになります。この 時、SPP pinはHi-Z、SPN pinはHVDD/2を出力します。 電源投入後、PDN pinを“L”から“H”に変更し、PMSPK bitを“1”にすると、SPP, SPN pinはパワーセーブモード で立ち上がります。この時、SPP pinはHi-Zに、 SPN pinはHVDD/2になりますが、パワーセーブモードで立ち 上げると、ポップノイズを低減させることができます。また、Power-down時(PMSPK bit=“0”)もパワーセーブ モードを経由することで、同様にポップノイズを低減させることができます。 PMSPK 0 1 SPPSN Mode SPP SPN x Power-down VSS2 VSS2 0 Power-save Hi-Z HVDD/2 1 Normal Operation Normal Operation Normal Operation Table 45. スピーカアンプのモード設定(x: Don’t care) (default) PMSPK bit SPPSN bit SPP pin VSS2 SPN pin Hi-Z Hi-Z HVDD/2 HVDD/2 VSS2 VSS2 VSS2 >1ms >0 Figure 57. Power-up/Power-down Timing for Speaker-Amp MS0991-J-02 2014/09 - 66 - [AK4373] ■ シリアルコントロールインタフェース (1) 3線シリアルコントロールモード (I2C pin = “L”) Write Only レジスタ設定は3線式シリアルI/Fピン(CSN, CCLK, CDTI)で書き込みを行います。I/F上のデータはRead/Write (1bit, “1”固定), Register address (MSB first, 7bits) と Control Data (MSB first, 8bits)で構成されます。データ送信側 はCCLKの “”で各ビットを出力し、受信側は “”で取り込みます。データの書き込みはCSNの “”後16回目 のCCLK “”で有効になります。CCLKのクロックスピードは5MHz (max)です。PDN pin = “L”でレジスタの値 はリセットされます。 CSN 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 CCLK Clock, “H” or “L” CDTI “H” or “L” Clock, “H” or “L” A6 A5 R/W A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0 “1” R/W: A6-A0: D7-D0: “H” or “L” READ/WRITE (“1”: WRITE, “0”: READ); Fixed to “1” Register Address Control data Figure 58. シリアルコントロールインタフェースタイミング MS0991-J-02 2014/09 - 67 - [AK4373] 2 (2) I Cバスコントロールモード(I2C pin = “H”) AK4373のI2Cバスモードのフォーマットは、高速モード(max:400kHz)に対応しています。SDA, SCL pinsのプルアップ 抵抗の接続先は(DVDD+0.3)V以下にして下さい。 (2)-1. WRITE命令 I2Cバスモードにおけるデータ書き込みシーケンスはFigure 59に示されます。バス上のICへのアクセスには、 最初に開始条件(Start Condition)を入力します。SCLラインが “H”の時にSDAラインを “H”から “L”にすると、 開始条件が作られます(Figure 65)。開始条件の後、スレーブアドレスが送信されます。このアドレスは7ビッ トから構成され、8ビット目にはデータ方向ビット(R/W)が続きます。上位6ビットは “001001”固定、次の1 ビットはアクセスするICを選ぶためのアドレスビットで、CAD0 pinにより設定されます(Figure 60)。アドレ スが一致した場合、AK4373は確認応答(Acknowledge)を生成し、命令が実行されます。マスタは確認応答用 のクロックパルスを生成し、SDAラインを解放しなければなりません(Figure 66)。R/W bitが “0”の場合はデー タ書き込み、R/W bitが “1”の場合はデータ読み出しを行います。 第2バイトはサブアドレス(レジスタアドレス)です。サブアドレスは8ビット、MSB firstで構成され、上位2 ビットは “0”固定です(Figure 61)。第3バイト以降はコントロールデータです。コントロールデータは8ビット、 MSB firstで構成されます(Figure 62)。AK4373は、各バイトの受信を完了するたびに確認応答を生成します。 データ転送は、必ずマスタが生成する停止条件(Stop Condition)によって終了します。SCLラインが “H”の時 にSDAラインを “L”から “H”にすると、停止条件が作られます(Figure 65)。 AK4373は複数のバイトのデータを一度に書き込むことができます。データを1バイト送った後、停止条件を 送らず更にデータを送ると、サブアドレスが自動的にインクリメントされ、次のデータは次のサブアドレス に格納されます。アドレス “4FH”にデータを書き込んだ後、さらに次のアドレスに書き込んだ場合にはアド レス“00H”にデータが書き込まれます。 クロックが “H”の間は、SDAラインの状態は一定でなければなりません。データラインが “H”と “L”の間で 状態を変更できるのは、SCLラインのクロック信号が “L”の時に限られます(Figure 67)。SCLラインが “H”の 時にSDAラインを変更するのは、開始条件、停止条件を入力するときのみです。 S T A R T SDA S T O P R/W="0" Slave S Address Sub Address(n) Data(n) A C K A C K Data(n+1) A C K Data(n+x) A C K A C K P A C K Figure 59. I2Cバスモードのデータ転送シーケンス 0 0 1 0 0 1 CAD0 R/W A2 A1 A0 D1 D0 (CAD0はピンにより設定) Figure 60. 第1バイトの構成 0 A6 A5 A4 A3 Figure 61. 第2バイトの構成 D7 D6 D5 D4 D3 D2 Figure 62. 第3バイト以降の構成 MS0991-J-02 2014/09 - 68 - [AK4373] (2)-2. READ命令 R/W bitが “1”の場合、AK4373はREAD動作を行います。指定されたアドレスのデータが出力された後、マス タが停止条件を送らず確認応答を生成すると、サブアドレスが自動的にインクリメントされ、次のアドレス のデータを読み出すことができます。アドレス “4FH”のデータを読み出した後、さらに次のアドレスを読み 出す場合にはアドレス“00H”のデータが読み出されます。 AK4373はカレントアドレスリードとランダムリードの2つのREAD命令を持っています。 (2)-2-1. カレントアドレスリード AK4373は内部にアドレスカウンタを持っており、カレントアドレスリードではこのカウンタで指定された アドレスのデータを読み出します。内部のアドレスカウンタは最後にアクセスしたアドレスの次のアドレス 値を保持しています。例えば、最後にアクセス(READでもWRITEでも)したアドレスが “n”であり、その後カ レントアドレスリードを行った場合、アドレス “n+1”のデータが読み出されます。カレントアドレスリード では、AK4373はREAD命令のスレーブアドレス(R/W bit = “1”)の入力に対して確認応答を生成し、次のクロ ックから内部のアドレスカウンタで指定されたデータを出力したのち内部カウンタを1つインクリメントし ます｡データが出力された後､マスタが確認応答を生成せず停止条件を送ると、READ動作は終了します。 S T A R T SDA S T O P R/W="1" Slave S Address Data(n) Data(n+1) A C K Data(n+2) A C K A C K Data(n+x) A C K A C K P A C K Figure 63. カレントアドレスリード (2)-2-2. ランダムアドレスリード ランダムアドレスリードにより任意のアドレスのデータを読み出すことができます。ランダムアドレスリー ドはREAD命令のスレーブアドレス(R/W bit = “1”)を入力する前に、ダミーのWRITE命令を入力する必要があ ります。ランダムアドレスリードでは最初に開始条件を入力し、次にWRITE命令のスレーブアドレス(R/W bit = “0”)、読み出すアドレスを順次入力します。AK4373がこのアドレス入力に対して確認応答を生成した後、 再送条件、READ命令のスレーブアドレス(R/W bit= “1”)を入力します。AK4373はこのスレーブアドレスの入 力に対して確認応答を生成し、指定されたアドレスのデータを出力し、内部アドレスカウンタを1つインク リメントします。データが出力された後、マスタが確認応答を生成せず停止条件を送ると、READ動作は終 了します。 S T A R T SDA S T A R T R/W="0" Slave S Address Sub Address(n) A C K Slave S Address A C K S T O P R/W="1" Data(n) A C K Data(n+1) A C K Data(n+x) A C K A C K P A C K Figure 64. ランダムアドレスリード MS0991-J-02 2014/09 - 69 - [AK4373] SDA SCL S P start condition stop condition Figure 65. 開始条件と停止条件 DATA OUTPUT BY TRANSMITTER not acknowledge DATA OUTPUT BY RECEIVER acknowledge SCL FROM MASTER 2 1 8 9 S clock pulse for acknowledgement START CONDITION Figure 66. I2Cバスでの確認応答 SDA SCL data line stable; data valid change of data allowed Figure 67. I2Cバスでのビット転送 MS0991-J-02 2014/09 - 70 - [AK4373] ■ レジスタマップ Add r 00H 01H 02H 03H 04H 05H 06H 07H 08H 09H 0AH 0BH 0CH 0DH 0EH 0FH 10H 11H 12H 13H 14H 15H 16H 17H 18H 19H 1AH 1BH 1CH 1DH 1EH 1FH 20H 21H 22H 23H 24H 25H 26H 27H 28H 29H 2AH 2BH 2CH 2DH 2EH 2FH Register Name Power Management 1 Power Management 2 Signal Select 1 Signal Select 2 Mode Control 1 Mode Control 2 Timer Select ALC Mode Control 1 ALC Mode Control 2 Lch Input Volume Control Lch Digital Volume Control ALC Mode Control 3 Rch Input Volume Control Rch Digital Volume Control Mode Control 3 Mode Control 4 Power Management 3 Digital Filter Select 1 FIL3 Co-efficient 0 FIL3 Co-efficient 1 FIL3 Co-efficient 2 FIL3 Co-efficient 3 EQ Co-efficient 0 EQ Co-efficient 1 EQ Co-efficient 2 EQ Co-efficient 3 EQ Co-efficient 4 EQ Co-efficient 5 HPF Co-efficient 0 HPF Co-efficient 1 HPF Co-efficient 2 HPF Co-efficient 3 Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved LPF Co-efficient 0 LPF Co-efficient 1 LPF Co-efficient 2 LPF Co-efficient 3 D7 D6 D5 D4 D3 D2 D1 D0 0 0 SPPSN 0 PLL3 PS1 DVTM 0 REF7 AVL7 DVL7 RGAIN1 AVR7 DVR7 0 0 0 GN1 F3A7 F3AS F3B7 0 EQA7 EQA15 EQB7 0 EQC7 EQC15 F1A7 0 F1B7 0 0 0 0 0 0 0 0 0 0 0 0 0 F2A7 0 F2B7 0 PMVCM HPMTN MINS 0 PLL2 PS0 WTM2 0 REF6 AVL6 DVL6 LMTH1 AVR6 DVR6 0 0 0 GN0 F3A6 0 F3B6 0 EQA6 EQA14 EQB6 0 EQC6 EQC14 F1A6 0 F1B6 0 0 0 0 0 0 0 0 0 0 0 0 0 F2A6 0 F2B6 0 PMMIN PMHPL DACS 0 PLL1 FS3 ZTM1 ALC REF5 AVL5 DVL5 0 AVR5 DVR5 SMUTE 0 HPG LPF F3A5 F3A13 F3B5 F3B13 EQA5 EQA13 EQB5 EQB13 EQC5 EQC13 F1A5 F1A13 F1B5 F1B13 0 0 0 0 0 0 0 0 0 0 0 0 F2A5 F2A13 F2B5 F2B13 PMSPK PMHPR 0 SPKG1 PLL0 MSBS ZTM0 ZELMN REF4 AVL4 DVL4 0 AVR4 DVR4 DVOLC 0 0 HPF F3A4 F3A12 F3B4 F3B12 EQA4 EQA12 EQB4 EQB12 EQC4 EQC12 F1A4 F1A12 F1B4 F1B12 0 0 0 0 0 0 0 0 0 0 0 0 F2A4 F2A12 F2B4 F2B12 0 M/S HPBTL SPKG0 BCKO BCKP WTM1 LMAT1 REF3 AVL3 DVL3 0 AVR3 DVR3 0 AVOLC 0 EQ F3A3 F3A11 F3B3 F3B11 EQA3 EQA11 EQB3 EQB11 EQC3 EQC11 F1A3 F1A11 F1B3 F1B11 0 0 0 0 0 0 0 0 0 0 0 0 F2A3 F2A11 F2B3 F2B11 PMDAC MCKAC 0 0 DIF2 FS2 WTM0 LMAT0 REF2 AVL2 DVL2 FRN AVR2 DVR2 0 HPM 0 FIL3 F3A2 F3A10 F3B2 F3B10 EQA2 EQA10 EQB2 EQB10 EQC2 EQC10 F1A2 F1A10 F1B2 F1B10 0 0 0 0 0 0 0 0 0 0 0 0 F2A2 F2A10 F2B2 F2B10 0 MCKO 0 PMPLL 0 0 DIF0 FS0 RFST0 LMTH0 REF0 AVL0 DVL0 0 AVR0 DVR0 DEM0 DACH 0 PFSEL F3A0 F3A8 F3B0 F3B8 EQA0 EQA8 EQB0 EQB8 EQC0 EQC8 F1A0 F1A8 F1B0 F1B8 0 0 0 0 0 0 0 0 0 0 0 0 F2A0 F2A8 F2B0 F2B8 MS0991-J-02 PSEUDO 0 DIF1 FS1 RFST1 RGAIN0 REF1 AVL1 DVL1 VBAT AVR1 DVR1 DEM1 MINH 0 0 F3A1 F3A9 F3B1 F3B9 EQA1 EQA9 EQB1 EQB9 EQC1 EQC9 F1A1 F1A9 F1B1 F1B9 0 0 0 0 0 0 0 0 0 0 0 0 F2A1 F2A9 F2B1 F2B9 2014/09 - 71 - [AK4373] Addr 30H 31H 32H 33H 34H 35H 36H 37H 38H 39H 3AH 3BH 3CH 3DH 3EH 3FH 40H 41H 42H 43H 44H 45H 46H 47H 48H 49H 4AH 4BH 4CH 4DH 4EH 4FH Register Name Digital Filter Select 2 Reserved E1 Co-efficient 0 E1 Co-efficient 1 E1 Co-efficient 2 E1 Co-efficient 3 E1 Co-efficient 4 E1 Co-efficient 5 E2 Co-efficient 0 E2 Co-efficient 1 E2 Co-efficient 2 E2 Co-efficient 3 E2 Co-efficient 4 E2 Co-efficient 5 E3 Co-efficient 0 E3 Co-efficient 1 E3 Co-efficient 2 E3 Co-efficient 3 E3 Co-efficient 4 E3 Co-efficient 5 E4 Co-efficient 0 E4 Co-efficient 1 E4 Co-efficient 2 E4 Co-efficient 3 E4 Co-efficient 4 E4 Co-efficient 5 E5 Co-efficient 0 E5 Co-efficient 1 E5 Co-efficient 2 E5 Co-efficient 3 E5 Co-efficient 4 E5 Co-efficient 5 D7 0 0 E1A7 E1A15 E1B7 E1B15 E1C7 E1C15 E2A7 E2A15 E2B7 E2B15 E2C7 E2C15 E3A7 E3A15 E3B7 E3B15 E3C7 E3C15 E4A7 E4A15 E4B7 E4B15 E4C7 E4C15 E5A7 E5A15 E5B7 E5B15 E5C7 E5C15 D6 0 0 E1A6 E1A14 E1B6 E1B14 E1C6 E1C14 E2A6 E2A14 E2B6 E2B14 E2C6 E2C14 E3A6 E3A14 E3B6 E3B14 E3C6 E3C14 E4A6 E4A14 E4B6 E4B14 E4C6 E4C14 E5A6 E5A14 E5B6 E5B14 E5C6 E5C14 D5 0 0 E1A5 E1A13 E1B5 E1B13 E1C5 E1C13 E2A5 E2A13 E2B5 E2B13 E2C5 E2C13 E3A5 E3A13 E3B5 E3B13 E3C5 E3C13 E4A5 E4A13 E4B5 E4B13 E4C5 E4C13 E5A5 E5A13 E5B5 E5B13 E5C5 E5C13 D4 EQ5 0 E1A4 E1A12 E1B4 E1B12 E1C4 E1C12 E2A4 E2A12 E2B4 E2B12 E2C4 E2C12 E3A4 E3A12 E3B4 E3B12 E3C4 E3C12 E4A4 E4A12 E4B4 E4B12 E4C4 E4C12 E5A4 E5A12 E5B4 E5B12 E5C4 E5C12 D3 EQ4 0 E1A3 E1A11 E1B3 E1B11 E1C3 E1C11 E2A3 E2A11 E2B3 E2B11 E2C3 E2C11 E3A3 E3A11 E3B3 E3B11 E3C3 E3C11 E4A3 E4A11 E4B3 E4B11 E4C3 E4C11 E5A3 E5A11 E5B3 E5B11 E5C3 E5C11 D2 EQ3 0 E1A2 E1A10 E1B2 E1B10 E1C2 E1C10 E2A2 E2A10 E2B2 E2B10 E2C2 E2C10 E3A2 E3A10 E3B2 E3B10 E3C2 E3C10 E4A2 E4A10 E4B2 E4B10 E4C2 E4C10 E5A2 E5A10 E5B2 E5B10 E5C2 E5C10 D1 EQ2 0 E1A1 E1A9 E1B1 E1B9 E1C1 E1C9 E2A1 E2A9 E2B1 E2B9 E2C1 E2C9 E3A1 E3A9 E3B1 E3B9 E3C1 E3C9 E4A1 E4A9 E4B1 E4B9 E4C1 E4C9 E5A1 E5A9 E5B1 E5B9 E5C1 E5C9 D0 EQ1 0 E1A0 E1A8 E1B0 E1B8 E1C0 E1C8 E2A0 E2A8 E2B0 E2B8 E2C0 E2C8 E3A0 E3A8 E3B0 E3B8 E3C0 E3C8 E4A0 E4A8 E4B0 E4B8 E4C0 E4C8 E5A0 E5A8 E5B0 E5B8 E5C0 E5C8 Note 46. PDN pinを “L” にすると、レジスタ値は初期化されます。 Note 47. “0”で指定されたビットへの “1”の書き込みは禁止です。 MS0991-J-02 2014/09 - 72 - [AK4373] ■ 詳細説明 Addr 00H Register Name Power Management 1 Default D7 0 0 D6 PMVCM 0 D5 PMMIN 0 D4 PMSPK 0 D3 0 0 D2 PMDAC 0 D1 0 0 D0 0 0 PMDAC: DACのパワーマネジメント 0: Power-down (default) 1: Power-up PMSPK: スピーカアンプのパワーマネジメント 0: Power-down (default) 1: Power-up PMMIN: モノラル入力のパワーマネジメント 0: Power-down (default) 1: Power-up PMHPL, PMHPR またはPMSPK bit が “1”の 時はPMMIN bit = “1”として下さい。 PMVCM: VCOMのパワーマネジメント 0: Power-down (default) 1: Power-up 各ブロックを動作させる場合は、必ずPMVCM bitを“1”にしなければなりません。PMVCM bitに対 して“0”を書き込むことができるのは、アドレス00H, 01Hの全てのパワーマネジメントビットと MCKO bitを“0”にする時だけです。 このアドレスのビットをON/OFF (“1”/“0”)することで部分的にパワーダウンすることができます。また、 PDN pinを“L”にすることで、レジスタの内容に関係なく、全回路を一度にパワーダウンすることができま す。このときレジスタ値は初期化されます。 また、アドレス00H, 01Hの全てのパワーマネジメントビットとMCKO bitを“0”にすることで、全回路を一 度にパワーダウンすることができます。このときレジスタの内容は保持されています。このモードでの消 費電流は20A(typ)です。完全にシャットダウン(typ. 1A)するにはPDN pin = “L”としてください。 DACを使用しない場合、クロックを供給する必要はありません。DACを使用する場合はクロックを供給し て下さい。 MS0991-J-02 2014/09 - 73 - [AK4373] Addr 01H Register Name Power Management 2 Default D7 0 0 D6 HPMTN 0 D5 PMHPL 0 D4 PMHPR 0 D3 M/S 0 D2 MCKAC 0 D1 MCKO 0 D0 PMPLL 0 PMPLL: PLLのパワーマネジメント 0: EXT Mode and Power-Down (default) 1: PLL Mode and Power-up MCKO: MCKO信号の制御 (PLL Master/Slave Mode1, 2 /EXT Master, Slave Mode) 0: Disable: MCKO pin = “L” (default) 1: Enable: Output frequency is selected by PS1-0 bits. MCKAC: MCKI入力モード選択 0: CMOS input (default) 1: AC coupling input M/S: Master / Slave Modeの選択 0: Slave Mode (default) 1: Master Mode PMHPR: Rchヘッドフォンアンプのパワーマネジメント 0: Power-down (default) 1: Power-up PMHPL: Lchヘッドフォンアンプのパワーマネジメント 0: Power-down (default) 1: Power-up HPMTN: ヘッドフォンアンプのミュート 0: Mute (default) 1: Normal operation MS0991-J-02 2014/09 - 74 - [AK4373] Addr 02H Register Name Signal Select 1 Default D7 SPPSN 0 D6 MINS 0 D5 DACS 0 D4 0 0 D3 HPBTL 0 D2 0 0 PSEUDO, HPBTL: ヘッドフォン出力タイプ選択 HPBTL bit PSEUDO bit Figure ヘッドフォン出力 0 0 Single-ended (default) Figure 1 1 0 Differential Figure 2 0 1 Pseudo cap-less Figure 3 1 1 N/A Table 46. ヘッドフォン出力タイプ選択(N/A: Not Available) D1 PSEUDO 0 D0 0 0 Table Table 35 Table 36 Table 37 DACS: DACからスピーカアンプに入力される信号のコントロール 0: OFF (default) 1: ON “1”でDACの出力信号をスピーカアンプに入力します。 MINS: MIN pinからスピーカアンプに入力される信号のコントロール 0: OFF (default) 1: ON “1”でMIN pinへの入力信号をスピーカアンプに入力します。 SPPSN: スピーカアンプのパワーセーブモード 0: Power-Save Mode (default) 1: Normal Operation “0”でスピーカアンプはパワーセーブモードになります。この時、SPP pinはHi-Z、SPN pinはHVDD/2 を出力します。PMSPK bit =“1”の時、このビットは有効になります。 Addr 03H Register Name Signal Select 2 Default D7 0 0 D6 0 0 D5 0 0 D4 SPKG1 0 D3 SPKG0 0 D2 0 0 D1 0 0 D0 0 0 D1 DIF1 1 D0 DIF0 0 SPKG1-0: スピーカアンプ出力ゲインの設定(Table 42) Addr 04H Register Name Mode Control 1 Default D7 PLL3 0 D6 PLL2 0 D5 PLL1 0 D4 PLL0 0 D3 BCKO 0 D2 DIF2 0 DIF2-0: オーディオインタフェースフォーマット (Table 17) Default: “010” (Left justified) BCKO: マスタモード時のBICK出力周波数の設定(Table 11) PLL3-0: PLL基準クロックの選択(Table 5) Default: “0000” (LRCK pin) MS0991-J-02 2014/09 - 75 - [AK4373] Addr 05H Register Name Mode Control 2 Default D7 PS1 0 D6 PS0 0 D5 FS3 0 D4 MSBS 0 D3 BCKP 0 D2 FS2 0 D1 FS1 0 D0 FS0 0 FS3-0: サンプリング周波数(Table 6 and Table 7.) びMCKI周波数の設定(Table 12.) PLLモード時はサンプリング周波数の設定を行い、EXTモード時はMCKIの入力周波数を設定しま す。 BCKP: DSP Mode時のBICK極性設定(Table 18) “0”: “”でSDTO出力, “” でSDTIラッチ (default) “1”: “”でSDTO出力, “”でSDTIラッチ MSBS: DSP Mode時のLRCK位相設定(Table 18) “0”: LRCKの “”がチャネル切替のBICK 半周期前(default) “1”: LRCKの “”がチャネル切替のBICK 1周期前 PS1-0: MCKO周波数の設定(Table 10) Default: “00” (256fs) MS0991-J-02 2014/09 - 76 - [AK4373] Addr 06H Register Name Timer Select Default D7 DVTM 0 D6 WTM2 0 D5 ZTM1 0 D4 ZTM0 0 D3 WTM1 0 D2 WTM0 0 D1 RFST1 0 D0 RFST0 0 RFST1-0: ALCファーストリカバリの速度(Table 28) Default: “00”(4times) WTM2-0: ALCリカバリ待機時間の設定(Table 25.) Default: “000” (128/fs) ZTM1-0: ALCゼロクロスタイムアウト時間の設定(Table 24.) Default: “00” (128/fs) DVTM: Digital Volumeのソフト遷移時間を設定します。 (Table 33.) 0: 1061/fs (default) 1: 256/fs このソフト遷移時間は DVL7-0, DVR7-0 bits を00HからFFHへ変更した場合の遷移時間です。 Addr 07H Register Name ALC Mode Control 1 Default D7 0 0 D6 0 0 D5 ALC 0 D4 ZELMN 0 D3 LMAT1 0 D2 LMAT0 0 D1 0 D0 LMTH0 0 D1 REF1 0 D0 REF0 1 RGAIN0 LMTH1-0: ALCリミッタ検出設定レベル/リカバリ待機カウンタリセットレベル (Table 22.) Default: “00” LMTH1 bitは0BHのD6 bitです。 RGAIN1-0: ALCリカバリゲインステップ (Table 26.) Default: “00” RGAIN1 bitは0BHのD7 bitです。 LMAT1-0: ALCリミッタATTステップ (Table 23.) Default: “00” ZELMN: ALCリミッタ動作時ゼロクロス検出イネーブル 0: Enable (default) 1: Disable ALC: ALCイネーブル 0: ALC Disable (default) 1: ALC Enable Addr 08H Register Name ALC Mode Control 2 Default D7 REF7 1 D6 REF6 1 D5 REF5 1 D4 REF4 0 D3 REF3 0 D2 REF2 0 REF7-0: ALCリカバリ動作時の基準値の設定。 0.375dB step, 242 Level (Table 27.) Default: “E1H” (+30.0dB) MS0991-J-02 2014/09 - 77 - [AK4373] Addr 09H 0CH Register Name Lch Input Volume Control Rch Input Volume Control Default D7 AVL7 AVR7 1 D6 AVL6 AVR6 1 D5 AVL5 AVR5 1 D4 AVL4 AVR4 0 D3 AVL3 AVR3 0 D2 AVL2 AVR2 0 D1 AVL1 AVR1 0 D0 AVL0 AVR0 1 AVL7-0, AVR7-0: ALC部ディジタルボリューム; 0.375dB step, 242 Level (Table 30.) Default:“E1H” (+30dB) Addr 0AH 0DH Register Name Lch Digital Volume Control Rch Digital Volume Control Default D7 DVL7 DVR7 0 D6 DVL6 DVR6 0 D5 DVL5 DVR5 0 D4 DVL4 DVR4 1 D3 DVL3 DVR3 1 D2 DVL2 DVR2 0 D1 DVL1 DVR1 0 D0 DVL0 DVR0 0 D4 0 0 D3 0 0 D2 FRN 0 D1 VBAT 0 D0 0 0 D1 DEM1 0 D0 DEM0 1 DVL7-0, DVR7-0: 出力ディジタルボリューム (Table 32.) Default: “18H” (0dB) Addr 0BH Register Name ALC Mode Control 3 Default D7 RGAIN1 0 D6 LMTH1 0 D5 0 0 VBAT: ヘッドフォンアンプのコモン電圧(Table 40.) 0: 0.5 x HVDD (default) 1: 0.64 x AVDD FRN: Fast Recovery Enable 0: Enable(default) 1:Disable LMTH1: ALCリミッタ検出設定レベル/リカバリ待機カウンタリセットレベル (Table 22.) RGAIN1: ALCリカバリゲインステップ (Table 26.) Addr 0EH Register Name Mode Control 3 Default D7 0 0 D6 0 0 D5 SMUTE 0 D4 DVOLC 1 D3 0 0 D2 0 0 DEM1-0: ディエンファシスコントロール (Table 31) Default: “01” (OFF) DVOLC: ディジタルボリュームのコントロール 0: Independent 1: Dependent (default) DVOLC bit = “1”のとき、DVL7-0 bitで両チャネルのディジタルボリュームが変化します。但し、 DVR7-0 bitにDVL7-0 bitの値は書き込まれません。DVOLC bit = “0”でDVL7-0 bitsがLchをDVR7-0 bits がRchをそれぞれ独立にコントロールします。 SMUTE: ソフトミュートコントロール 0: Normal Operation (default) 1: DAC outputs soft-muted MS0991-J-02 2014/09 - 78 - [AK4373] Addr 0FH Register Name Mode Control 4 Default D7 0 0 D6 0 0 D5 0 0 D4 0 0 D3 AVOLC 1 D2 HPM 0 D1 MINH 0 D0 DACH 0 DACH: DACからヘッドフォンアンプに入力される信号のコントロール 0: OFF (default) 1: ON MINH: MIN pinからヘッドフォンアンプに入力される信号のコントロール 0: OFF (default) 1: ON “1”でモノラルシグナルがHP-Ampに入力されます。 HPM: ヘッドフォンのモノラル出力 0: Stereo (default) 1: Mono HPM bit = “1”のとき、DACの出力信号は(L+R)/2としてヘッドフォンアンプから出力されます。HPM bitはDACがパワーダウン状態の時に変えてください AVOLC: AVOLのコントロール 0: Independent 1: Dependent (default) AVOLC bit = “1”のとき、AVL7-0 bitで両チャネルのAVOLが変化します。但し、AVR7-0 bitにAVL7-0 bitの値は書き込まれません。AVOLC bit = “0”でAVL7-0 bitsがLchを、AVR7-0 bitsがRchのレベルを それぞれ独立にコントロールします。 Addr 10H Register Name Power Management 3 Default D7 0 0 D6 0 0 D5 HPG 0 D4 0 0 D3 0 0 D2 0 0 D1 0 0 D0 0 0 HPG: ヘッドフォンアンプゲイン設定(Table 38.) 0: 0dB (default) 1: +3.6dB HPG bitはヘッドフォンアンプがパワーダウン時に変えてください。 MS0991-J-02 2014/09 - 79 - [AK4373] Addr 11H Register Name Digital Filter Select 1 Default D7 GN1 0 D6 GN0 0 D5 LPF 0 D4 HPF 0 D3 EQ 0 D2 FIL3 0 D1 0 0 D0 0 0 FIL3: ステレオ感強調用FIL3の係数設定有効 0: Disable (default) 1: Enable FIL3 bit = “1”のとき、F3A13-0, F3B13-0 bitの設定が有効になります。FIL3 bit = “0”のとき、FIL3ブ ロックはスルー(0dB)です。 EQ: ゲイン補正用フィルタの係数設定有効 0: Disable (default) 1: Enable EQ bit = “1”のとき、EQA15-0, EQB13-0, EQC15-0 bitの設定が有効になります。EQ bit = “0”のとき、 EQブロックはスルー(0dB)です。 HPF: ハイパスフィルタ係数設定有効 0: Disable (default) 1: Enable HPF bit = “1”のとき、F1A13-0, F1B13-0 bitの設定が有効になります。HPF bit = “0”のとき、HPFブ ロックはスルー(0dB)です。 LPF: ロウパスフィルタ係数設定有効 0: Disable (default) 1: Enable LPF bit = “1”のとき、F2A13-0, F2B13-0 bitの設定が有効になります。LPF bit = “0”のとき、LPFブロ ックはスルー(0dB)です。 GN1-0: ゲイン設定 (Table 21.) Default: “00” MS0991-J-02 2014/09 - 80 - [AK4373] Addr 12H 13H 14H 15H 16H 17H 18H 19H 1AH 1BH 1CH 1DH 1EH 1FH 2CH 2DH 2EH 2FH Register Name FIL3 Co-efficient 0 FIL3 Co-efficient 1 FIL3 Co-efficient 2 FIL3 Co-efficient 3 EQ Co-efficient 0 EQ Co-efficient 1 EQ Co-efficient 2 EQ Co-efficient 3 EQ Co-efficient 4 EQ Co-efficient 5 HPF Co-efficient 0 HPF Co-efficient 1 HPF Co-efficient 2 HPF Co-efficient 3 LPF Co-efficient 0 LPF Co-efficient 1 LPF Co-efficient 2 LPF Co-efficient 3 Default D7 F3A7 F3AS F3B7 0 EQA7 EQA15 EQB7 0 EQC7 EQC15 F1A7 0 F1B7 0 F2A7 0 F2B7 0 0 D6 F3A6 0 F3B6 0 EQA6 EQA14 EQB6 0 EQC6 EQC14 F1A6 0 F1B6 0 F2A6 0 F2B6 0 0 D5 F3A5 F3A13 F3B5 F3B13 EQA5 EQA13 EQB5 EQB13 EQC5 EQC13 F1A5 F1A13 F1B5 F1B13 F2A5 F2A13 F2B5 F2B13 0 D4 F3A4 F3A12 F3B4 F3B12 EQA4 EQA12 EQB4 EQB12 EQC4 EQC12 F1A4 F1A12 F1B4 F1B12 F2A4 F2A12 F2B4 F2B12 0 D3 F3A3 F3A11 F3B3 F3B11 EQA3 EQA11 EQB3 EQB11 EQC3 EQC11 F1A3 F1A11 F1B3 F1B11 F2A3 F2A11 F2B3 F2B11 0 D2 F3A2 F3A10 F3B2 F3B10 EQA2 EQA10 EQB2 EQB10 EQC2 EQC10 F1A2 F1A10 F1B2 F1B10 F2A2 F2A10 F2B2 F2B10 0 D1 F3A1 F3A9 F3B1 F3B9 EQA1 EQA9 EQB1 EQB9 EQC1 EQC9 F1A1 F1A9 F1B1 F1B9 F2A1 F2A9 F2B1 F2B9 0 D0 F3A0 F3A8 F3B0 F3B8 EQA0 EQA8 EQB0 EQB8 EQC0 EQC8 F1A0 F1A8 F1B0 F1B8 F2A0 F2A8 F2B0 F2B8 0 F3A13-0, F3B13-0: ステレオ感強調用FIL3係数(14bit x 2) Default: “0000H” F3AS: ステレオ感強調用FIL3の選択 0: HPF (default) 1: LPF EQA15-0, EQB13-0, EQC15-C0: ゲイン補正用フィルタ係数(14bit x 2 + 16bit x 1) Default: “0000H” F1A13-0, F1B13-0: ハイパスフィルタ用係数(14bit x 2) Default: “0000H” F2A13-0, F2B13-0: ロウパスフィルタ用係数(14bit x 2) Default: “0000H” MS0991-J-02 2014/09 - 81 - [AK4373] Addr 30H Register Name Digital Filter Select 2 R/W Default D7 0 RD 0 D6 0 RD 0 D5 0 RD 0 D4 EQ5 R/W 0 D3 EQ4 R/W 0 D2 EQ3 R/W 0 D1 EQ2 R/W 0 D0 EQ1 R/W 0 EQ1: イコライザ1係数設定有効 0: Disable (default) 1: Enable EQ1 bit = “1”のとき、E1A15-0, E1B15-0, E1C15-0 bitの設定が有効になります。EQ1 bit = “0”のとき、 EQ1ブロックはスルー(0dB)です。 EQ2: イコライザ2係数設定有効 0: Disable (default) 1: Enable EQ2 bit = “1”のとき、E2A15-0, E2B15-0, E2C15-0 bitの設定が有効になります。EQ2 bit = “0”のとき、 EQ2ブロックはスルー(0dB)です。 EQ3: イコライザ3係数設定有効 0: Disable (default) 1: Enable EQ3 bit = “1”のとき、E3A15-0, E3B15-0, E3C15-0 bitの設定が有効になります。EQ3 bit = “0”のとき、 EQ3ブロックはスルー(0dB)です。 EQ4: イコライザ4係数設定有効 0: Disable (default) 1: Enable EQ4 bit = “1”のとき、E4A15-0, E4B15-0, E4C15-0 bitの設定が有効になります。EQ4 bit = “0”のとき、 EQ4ブロックはスルー(0dB)です。 EQ5: イコライザ5係数設定有効 0: Disable (default) 1: Enable EQ5 bit = “1”のとき、E5A15-0, E5B15-0, E5C15-0 bitの設定が有効になります。EQ5 bit = “0”のとき、 EQ5ブロックはスルー(0dB)です。 MS0991-J-02 2014/09 - 82 - [AK4373] Addr 32H 33H 34H 35H 36H 37H 38H 39H 3AH 3BH 3CH 3DH 3EH 3FH 40H 41H 42H 43H 44H 45H 46H 47H 48H 49H 4AH 4BH 4CH 4DH 4EH 4FH Register Name E1 Co-efficient 0 E1 Co-efficient 1 E1 Co-efficient 2 E1 Co-efficient 3 E1 Co-efficient 4 E1 Co-efficient 5 E2 Co-efficient 0 E2 Co-efficient 1 E2 Co-efficient 2 E2 Co-efficient 3 E2 Co-efficient 4 E2 Co-efficient 5 E3 Co-efficient 0 E3 Co-efficient 1 E3 Co-efficient 2 E3 Co-efficient 3 E3 Co-efficient 4 E3 Co-efficient 5 E4 Co-efficient 0 E4 Co-efficient 1 E4 Co-efficient 2 E4 Co-efficient 3 E4 Co-efficient 4 E4 Co-efficient 5 E5 Co-efficient 0 E5 Co-efficient 1 E5 Co-efficient 2 E5 Co-efficient 3 E5 Co-efficient 4 E5 Co-efficient 5 R/W Default D7 E1A7 E1A15 E1B7 E1B15 E1C7 E1C15 E2A7 E2A15 E2B7 E2B15 E2C7 E2C15 E3A7 E3A15 E3B7 E3B15 E3C7 E3C15 E4A7 E4A15 E4B7 E4B15 E4C7 E4C15 E5A7 E5A15 E5B7 E5B15 E5C7 E5C15 W 0 D6 E1A6 E1A14 E1B6 E1B14 E1C6 E1C14 E2A6 E2A14 E2B6 E2B14 E2C6 E2C14 E3A6 E3A14 E3B6 E3B14 E3C6 E3C14 E4A6 E4A14 E4B6 E4B14 E4C6 E4C14 E5A6 E5A14 E5B6 E5B14 E5C6 E5C14 W 0 D5 E1A5 E1A13 E1B5 E1B13 E1C5 E1C13 E2A5 E2A13 E2B5 E2B13 E2C5 E2C13 E3A5 E3A13 E3B5 E3B13 E3C5 E3C13 E4A5 E4A13 E4B5 E4B13 E4C5 E4C13 E5A5 E5A13 E5B5 E5B13 E5C5 E5C13 W 0 D4 E1A4 E1A12 E1B4 E1B12 E1C4 E1C12 E2A4 E2A12 E2B4 E2B12 E2C4 E2C12 E3A4 E3A12 E3B4 E3B12 E3C4 E3C12 E4A4 E4A12 E4B4 E4B12 E4C4 E4C12 E5A4 E5A12 E5B4 E5B12 E5C4 E5C12 W 0 D3 E1A3 E1A11 E1B3 E1B11 E1C3 E1C11 E2A3 E2A11 E2B3 E2B11 E2C3 E2C11 E3A3 E3A11 E3B3 E3B11 E3C3 E3C11 E4A3 E4A11 E4B3 E4B11 E4C3 E4C11 E5A3 E5A11 E5B3 E5B11 E5C3 E5C11 W 0 D2 E1A2 E1A10 E1B2 E1B10 E1C2 E1C10 E2A2 E2A10 E2B2 E2B10 E2C2 E2C10 E3A2 E3A10 E3B2 E3B10 E3C2 E3C10 E4A2 E4A10 E4B2 E4B10 E4C2 E4C10 E5A2 E5A10 E5B2 E5B10 E5C2 E5C10 W 0 D1 E1A1 E1A9 E1B1 E1B9 E1C1 E1C9 E2A1 E2A9 E2B1 E2B9 E2C1 E2C9 E3A1 E3A9 E3B1 E3B9 E3C1 E3C9 E4A1 E4A9 E4B1 E4B9 E4C1 E4C9 E5A1 E5A9 E5B1 E5B9 E5C1 E5C9 W 0 D0 E1A0 E1A8 E1B0 E1B8 E1C0 E1C8 E2A0 E2A8 E2B0 E2B8 E2C0 E2C8 E3A0 E3A8 E3B0 E3B8 E3C0 E3C8 E4A0 E4A8 E4B0 E4B8 E4C0 E4C8 E5A0 E5A8 E5B0 E5B8 E5C0 E5C8 W 0 E1A15-0, E1B15-0, E1C15-0: イコライザ1係数(16bit x3) default: “0000H” E2A15-0, E2B15-0, E2C15-0: イコライザ2係数 (16bit x3) default: “0000H” E3A15-0, E3B15-0, E3C15-0: イコライザ3係数(16bit x3) default: “0000H” E4A15-0, E4B15-0, E4C15-0: イコライザ4係数(16bit x3) default: “0000H” E5A15-0, E5B15-0, E5C15-0: イコライザ5係数(16bit x3) default: “0000H” MS0991-J-02 2014/09 - 83 - [AK4373] R2 システム設計 Figure 68, Figure 69およびFigure 70はシステム接続例です。具体的な回路と測定例については評価ボード R1 (AKD4373)を参照して下さい。 Headphone 220u ZD2 Dynamic SPK R1, R2: Short ZD1, ZD2: Open Piezo SPK R1, R2: 10 ZD1, ZD2: Required 22 21 20 19 18 17 VSS2 HVDD SPP/HPR+/TEST SPN/HPR-/HVCM MCKO MCKI R2 23 HPR/HPL- AK4373EN 29 MIN- Top View VSS3 16 DVDD 15 BICK 14 LRCK 13 8 5 P Rp 0.1u 0.1u 2.2u CSN 9 PDN CCLK 7 32 NC I2C 10 6 CDTI VCOC 11 31 NC AVDD 12 SDTI 4 NC 1 0.1u DSP 30 NC VSS1 Ri 28 MIN+ NC Mono In 27 LOUT 3 2 Ri 26 ROUT VCOM 1u 2 1u Line Out 24 25 MUTET HPL/HPL+ 1u R1 0.1u ZD1 10 10u 220u Power Supply 2.2 3.6V Speaker Cp Analog Ground Digital Ground 注: - AK4373のVSS1, VSS2, VSS3と周辺コントローラ等のグランドは分けて配線して下さい。 - ディジタル入力ピンはオープンにしないで下さい。 - EXTモード(PMPLL bit = “0”) の場合、VCOC pinはオープンで構いません。 - PLLモード(PMPLL bit = “1”) の場合、CpとRpはTable 5のようにして下さい。 - 圧電スピーカ使用時はHVDDに2.6 4.0Vの電源を供給し、SPP, SPN pinにそれぞれ20以上のシ リーズ抵抗を接続して下さい。 - マスタモードで使用する場合、M/S bitに “1”が書き込まれるまで、AK4373のLRCK, BICK pinはフ ローティングの状態です。そのため、AK4373のLRCK, BICK pinに100k程度のプルアップある いはプルダウン抵抗を入れる必要があります。 - MIN +/- pin をシングルエンド入力で使用する場合は、外部ノイズを避けるためにもう一方のMIN pinとVSS1の間に直列にコンデンサを接続して下さい。 Figure 68. システム接続図(Single-ended mode, HPBTL bit = PSEUDO bit = “0”) MS0991-J-02 2014/09 - 84 - R2 [AK4373] R1 Headphone Lch 10u 23 22 21 20 19 18 17 HPR/HPL- VSS2 HVDD SPP/HPR+/TEST SPN/HPR-/HVCM MCKO MCKI 25 MUTET 24 1u HPL/HPL+ 0.1u 10 Power Supply 2.2 3.6V Headphone Rch VSS3 16 DVDD 15 BICK 14 LRCK 13 NC 12 30 NC SDTI 11 31 NC CDTI 10 32 NC CCLK 9 26 ROUT 27 LOUT I2C PDN CSN 7 8 VCOC 6 5 DSP P Rp AVDD 4 0.1u 2.2u 0.1u 1 VSS1 Top View VCOM 29 MIN- 3 2 Ri AK4373EN NC Mono In 28 MIN+ 2 Ri 0.1u Cp Analog Ground Digital Ground 注: - AK4373のVSS1, VSS2, VSS3と周辺コントローラ等のグランドは分けて配線して下さい。 - ディジタル入力ピンはオープンにしないで下さい。 - EXTモード(PMPLL bit = “0”) の場合、VCOC pinはオープンで構いません。 - PLLモード(PMPLL bit = “1”) の場合、CpとRpはTable 5のようにして下さい。 - マスタモードで使用する場合、M/S bitに “1”が書き込まれるまで、AK4373のLRCK, BICK pinはフ ローティングの状態です。そのため、AK4373のLRCK, BICK pinに100k程度のプルアップある いはプルダウン抵抗を入れる必要があります。 - MIN +/- pin をシングルエンド入力で使用する場合は外部ノイズを避けるためにもう一方のMIN pinとVSS1の間に直列にコンデンサを接続して下さい。 Figure 69. システム接続図(Differential mode, HPBTL bit = “1”, PSEUDO bit = “0”) MS0991-J-02 2014/09 - 85 - [AK4373] Headphone 10u 23 22 21 20 19 18 17 HPR/HPL- VSS2 HVDD SPP/HPR+/TEST SPN/HPR-/HVCM MCKO MCKI 25 MUTET 24 1u HPL/HPL+ 0.1u 10 Power Supply 2.2 3.6V VSS3 16 DVDD 15 BICK 14 LRCK 13 NC 12 30 NC SDTI 11 31 NC CDTI 10 32 NC CCLK 9 26 ROUT 27 LOUT I2C PDN CSN 6 7 8 VCOC 5 DSP P Rp AVDD 4 2.2u 0.1u 1 0.1u VSS1 Top View VCOM 29 MIN- 3 2 Ri AK4373EN NC Mono In 28 MIN+ 2 Ri 0.1u Cp Analog Ground Digital Ground 注: - AK4373のVSS1, VSS2, VSS3と周辺コントローラ等のグランドは分けて配線して下さい。 - ディジタル入力ピンはオープンにしないで下さい。 - EXTモード(PMPLL bit = “0”) の場合、VCOC pinはオープンで構いません。 - PLLモード(PMPLL bit = “1”) の場合、CpとRpはTable 5のようにして下さい。 - マスタモードで使用する場合、M/S bitに “1”が書き込まれるまで、AK4373のLRCK, BICK pinはフ ローティングの状態です。そのため、AK4373のLRCK, BICK pinに100k程度のプルアップあるい はプルダウン抵抗を入れる必要があります。 - MIN +/- pin をシングルエンド入力で使用する場合は外部ノイズを避けるためにもう一方のMIN pinとVSS1の間に直列にコンデンサを接続して下さい。 Figure 70. システム接続図(Pseudo cap-less mode, HPBTL bit = “0”, PSEUDO bit = “1”) MS0991-J-02 2014/09 - 86 - [AK4373] 1. グランドと電源のデカップリング 電源とグランドの取り方には十分注意して下さい。通常、AVDD, DVDD, HVDDにはシステムのアナログ電 源を供給します。AVDD, DVDD, HVDDが別電源で供給される場合には、電源立ち上げシーケンスを考える 必要はありません。VSS1, VSS2, VSS3はアナロググランドに接続して下さい。システムのグランドはアナロ グとディジタルで分けて配線しPCボード上の電源に近いところで接続して下さい。小容量のデカップリング コンデンサはなるべく電源ピンの近くに接続して下さい。 2. 基準電圧 VCOMはアナログ信号のコモン電圧として使われます。このピンには高周波ノイズを除去するために2.2F 程度の電解コンデンサと並列に0.1FのセラミックコンデンサをAVSSとの間に接続して下さい。特に、セラ ミックコンデンサはピンにできるだけ近づけて接続して下さい。VCOM pinから電流を取ってはいけません。 ディジタル信号、特にクロックは変調器へのカップリングを避けるため、VCOM pinからできるだけ離して 下さい。 3. アナログ出力 DACに対する入力データのフォーマットは2’sコンプリメントで、7FFFFFH(@24bit)に対しては正のフルスケ ール、800000H(@24bit)に対しては負のフルスケールです。VCOM電圧は、ライン出力、ヘッドフォン出力と スピーカ出力ではVBAT bit = “0” の時、HVDD/2を中心に出力されます。(Table 40) MS0991-J-02 2014/09 - 87 - [AK4373] コントロールシーケンス ■ クロックの設定 DACをPower-up時にはクロックが供給されている必要があります。 1. PLLマスタモードの場合 Example: Power Supply Audio I/F Format: MSB justified BICK frequency at Master Mode: 64fs Input Master Clock Select at PLL Mode: 11.2896MHz MCKO: Enable Sampling Frequency: 44.1kHz (1) PDN pin (2) (3) PMVCM bit (Addr:00H, D6) (4) (1) Power Supply & PDN pin = “L” “H” MCKO bit (Addr:01H, D1) PMPLL bit (2)Addr:01H, Data:08H Addr:04H, Data:4AH Addr:05H, Data:27H (Addr:01H, D0) (5) MCKI pin Input M/S bit (3)Addr:00H, Data:40H (Addr:01H, D3) 40msec(max) (6) BICK pin LRCK pin Output (4)Addr:01H, Data:0BH Output MCKO, BICK and LRCK output 40msec(max) (8) MCKO pin (7) Figure 71. Clock Set Up Sequence (1) <手順例> (1) 電源立ち上げ後、PDN pin “L” “H” この区間はAK4373のリセットのため、150ns以上の “L”区間が必要です。 (2) この区間に、DIF1-0, PLL3-0, FS3-0, BCKO, M/S bitsの設定を行って下さい。 (3) VCOMのパワーアップ: PMVCM bit = “0” “1” 各ブロックを立ち上げる前に最初にVCOMを立ち上げて下さい。 (4) MCKO出力を使用する場合: MCKO bit = “1” MCKO出力を使用しない場合: MCKO bit = “0” (5) PMPLL bitが “0” “1”になり、MCKI pinにクロックが供給された後、PLL動作がスタートします。 PLLのロック時間は40ms(max)です。 (6) PLLが安定後、BICK, LRCKを出力し始め、正常な動作が開始します。 (7) MCKO bit = “1”の場合、この区間ではMCKO pinから正常でないクロックが出力されます。 (8) MCKO bit = “1”の場合、PLLが安定後MCKO pinから正常なクロックが出力されます。 MS0991-J-02 2014/09 - 88 - [AK4373] 2. PLLスレーブモードで外部クロック(LRCK or BICK pin)を使用する場合 Example: Power Supply Audio I/F Format : MSB justified PLL Reference clock: BICK BICK frequency: 64fs Sampling Frequency: 44.1kHz (1) PDN pin (2) 4fs (1)ofPower Supply & PDN pin = “L” “H” (3) PMVCM bit (Addr:00H, D6) PMPLL bit (2) Addr:04H, Data:32H Addr:05H, Data:27H (Addr:01H, D0) LRCK pin BICK pin Input (3) Addr:00H, Data:40H (4) Internal Clock (5) (4) Addr:01H, Data:01H Figure 72. Clock Set Up Sequence (2) <手順例> (1) 電源立ち上げ後、PDN pin “L” “H” この区間はAK4373のリセットのため、150ns以上の “L”区間が必要です。 (2) この区間に、DIF1-0, FS3-0, PLL3-0 bitsの設定を行って下さい。 (3) VCOMのパワーアップ: PMVCM bit = “0” “1” 各ブロックを立ち上げる前に最初にVCOMを立ち上げて下さい。 (4) PMPLL bitが “0” “1”になり、PLL基準クロック(LRCK or BICK pin)が供給された後、PLL動作がス タートします。PLLのロック時間はLRCKがPLL基準クロック入力の場合、160ms(max), BICKがPLL 基準クロックの場合、4ms(max)です。 (5) PLLが安定後、正常な動作が開始します。 MS0991-J-02 2014/09 - 89 - [AK4373] 3. PLLスレーブモードで外部クロック(MCKI pin)を使用する場合 Example: Audio I/F Format: MSB justified Input Master Clock Select at PLL Mode: 11.2896MHz MCKO: Enable Sampling Frequency: 44.1kHz Power Supply (1) Power Supply & PDN pin = “L” “H” (1) PDN pin (2) (3) (2)Addr:04H, Data:4AH Addr:05H, Data:27H PMVCM bit (Addr:00H, D6) (4) MCKO bit (Addr:01H, D1) (3)Addr:00H, Data:40H PMPLL bit (Addr:01H, D0) (5) MCKI pin (4)Addr:01H, Data:03H Input 40msec(max) (6) MCKO pin MCKO output start Output (7) (8) BICK pin LRCK pin Input BICK and LRCK input start Figure 73. Clock Set Up Sequence (3) <手順例> (1) 電源立ち上げ後、PDN pin “L” “H” この区間はAK4373のリセットのため、150ns以上の “L”区間が必要です。 (2) この区間に、DIF1-0, PLL3-0, FS3-0 bitsの設定を行って下さい。 (3) VCOMのパワーアップ： PMVCM bit = “0” “1” 各ブロックを立ち上げる前に最初にVCOMを立ち上げて下さい。 (4) MCKO 出力の設定: MCKO bit = “1” (5) PMPLL bitが “0” “1”になり、MCKI pinにクロックが供給された後、PLL動作がスタートします。 PLLのロック時間は40ms(max)です。 (6) PLLが安定後、MCKO pin から正常なクロックが出力されます。 (7) この区間では、MCKO pin から正常でないクロックが出力されます。 (8) MCKOクロックに同期したBICK, LRCKクロックを入力してください。 MS0991-J-02 2014/09 - 90 - [AK4373] 4. 外部クロックモードで使用する場合(スレーブモード) Example: : Audio I/F Format: MSB justified Input MCKI frequency: 256fs Sampling Frequency: 44.1kHz MCKO: Disable Power Supply (1) Power Supply & PDN pin = “L” “H” (1) PDN pin (2) (2) Addr:04H, Data:02H Addr:05H, Data:00H (3) PMVCM bit (Addr:00H, D6) (4) MCKI pin Input (3) Addr:00H, Data:40H (4) LRCK pin BICK pin Input MCKI, BICK and LRCK input Figure 74. Clock Set Up Sequence (4) <手順例> (1) 電源立ち上げ後、PDN pin “L” “H” この区間はAK4373のリセットのため、150ns以上の “L”区間が必要です。 (2) この区間に、DIF1-0, FS1-0 bitsの設定を行って下さい。 (3) VCOMのパワーアップ： PMVCM bit = “0” “1” 各ブロックを立ち上げる前に最初にVCOMを立ち上げて下さい。 (4) MCKI, LRCK, BICKクロック入力後、正常な動作が開始します。 MS0991-J-02 2014/09 - 91 - [AK4373] 5. 外部クロックモードで使用する場合(マスタモード) Example: : Audio I/F Format: MSB justified Input MCKI frequency: 256fs Sampling Frequency: 44.1kHz MCKO: Disable (1) Power Supply & PDN pin = “L” “H” Power Supply (1) PDN pin (2) MCKI input (4) PMVCM bit (Addr:00H, D6) (3) Addr:04H, Data:02H Addr:05H, Data:00H Addr:01H, Data:08H (2) MCKI pin Input (3) M/S bit BICK and LRCK output (Addr:01H, D3) LRCK pin BICK pin Output (4) Addr:00H, Data:40H Figure 75. Clock Set Up Sequence (5) <手順例> (1) 電源立ち上げ後、PDN pin “L” “H” この区間はAK4373のリセットのため、150ns以上の “L”区間が必要です。 (2) MCKIを入力して下さい。 (3) DIF1-0, FS1-0 bitsの設定後、M/S bitを “1”に設定して下さい。LRCKおよびBICKが出力されます。 (4) VCOMのパワーアップ： PMVCM bit = “0” “1” 各ブロックを立ち上げる前に最初にVCOMを立ち上げて下さい。 MS0991-J-02 2014/09 - 92 - [AK4373] ■ スピーカ出力 FS3-0 bits (Addr:05H, D5&D2-0) 0,000 1,111 Example: (1) PLL Master Mode Audio I/F Format: MSB justified Sampling Frequency: 44.1kHz Digital Volume: 8dB ALC: Enable (13) DACS bit (Addr:02H, D5) (2) SPKG1-0 bits (Addr:03H, D4-3) ALC Control 1 (Addr:06H) ALC Control 2 (Addr:08H) ALC Control 3 (Addr:0BH) (1) Addr:05H, Data:27H 00 01 (2) Addr:02H, Data:20H (3) 00H 3CH (3) Addr:03H, Data:08H (4) E1H C1H (4) Addr:06H, Data:3CH (5) 00H 00H (5) Addr:08H, Data:E1H 1 (6) Addr:0BH, Data:00H (6) ALC bit (Addr:07H, D5) IVL/R7-0 bits (Addr:09H&0CH, D7-0) 0 (7) E1H (7) Addr:07H, Data:20H 91H (8) DVL/R7-0 bits (Addr:0AH&0DH, D7-0) 18H (8) Addr:09H & 0CH, Data:91H 28H (9) (14) PMDAC bit (9) Addr:0AH & 0DH, Data:28H (Addr:00H, D2) (10) Addr:00H, Data:74H PMMIN bit (Addr:00H, D5) (11) Addr:02H, Data:A0H (10) PMSPK bit (Addr:00H, D4) Playback (11) SPPSN bit (Addr:02H, D7) (12) Addr:02H, Data:20H (12) SPP pin Hi-Z Normal Output Hi-Z (13) Addr:02H, Data:00H SPN pin HVDD/2 Normal Output HVDD/2 (14) Addr:00H, Data:40H Figure 76. Speaker-Amp Output Sequence <手順例> 「クロックの設定」の項を参照し、クロックを供給して下さい。 (1) サンプリング周波数(FS3-0 bits)を設定して下さい。PLLモードの場合、サンプリング周波数を変更し てからのPLLロック時間を考慮し、(5)のDAC及びスピーカのパワーアップを行って下さい。 (2) DAC SPK-Ampのパスの設定: DACS bit = “0” “1” (3) SPK-Ampゲイン設定: SPKG1-0 bits = “00” → “01” (4) ALC Timer (アドレス 06H)の設定 (5) ALC REF値(アドレス 08H)の設定 (6) LMTH1, RGAIN1 bitsの設定(アドレス 0BH) (7) LMTH0, RGAIN0, LMAT1-0, ALC bitsの設定(アドレス 07H) (8) ALC部ディジタルボリューム(アドレス09H&0CH)の設定 AVL7-0 = AVR7-0 bits = “91H”(0dB)に設定して下さい。 (9) 出力ディジタルボリューム(アドレス0AH&0DH)の設定。 DVOLC bit = “1”(default)のとき、DVL7-0bits(0AH)でLchおよびRchの両方のボリュームを設定します。 DACがパワーアップされた後、Default値(0dB)から設定した値にソフト遷移していきます。 (10) DAC, MIN-Amp及びスピーカのパワーアップ: PMDAC = PMSPK bits = “0” “1” ALC bit = “1”の場合、初期化サイクル中(1059/fs = 24ms @fs=44.1kHz)、ALCはディセーブル状態(ALC のゲインはAVL/R7-0 bitsの設定)で、初期化サイクルが終了するとALCはAVL/R7-0 bitsの設定から動 作を開始します。 (11) スピーカのパワーセーブモードの解除: SPPSN bit = “0” “1” (12) スピーカのパワーセーブモードへ移行 : SPPSN bit = “1” “0” (13) DAC SPK-AmpのパスのDisable: DACS bit = “1” “0” (14) DAC及びスピーカのパワーダウン: PMDAC = PMSPK bits = “1” “0” MS0991-J-02 2014/09 - 93 - [AK4373] ■ ヘッドフォン出力(Single-Ended or Differential or Pseudo cap-less) FS3-0 bits (Addr:05H, D5&D2-0) 0,000 DACH bit (2) (Addr:0FH, D0) HPBTL,PSEU DO bits (Addr:09H&0CH, D7-0) (12) "00"(Single-ended)/ "10"(FullDifferential)/ "01"(Pseudo cap-less) "0" Example: PLL, Master Mode Audio I/F Format :MSB justified Sampling Frequency: 44.1kHz Digital Volume: 8dB Bass Boost Level : Middle (1) Addr:05H, Data:27H (3) (Addr:02H, D3,D1) IVL/R7-0 bits 1,111 (1) E1H 91H (2) Addr:0FH, Data:09H (4) DVL/R7-0 bits (Addr:0AH&0DH, D7-0) (3) Addr:02H, Data:00H/08H/02H 18H 28H (5) (4) Addr:09H&0CH, Data:91H PMDAC bit (5) Addr:0AH&0DH, Data:28H (Addr:00H, D2) (6) (11) (6) Addr:00H, Data:64H PMMIN bit (Addr:00H, D5) (7) Addr:01H, Data:39H PMHPL/R bits (7) (10) (8) Addr:01H, Data:79H (Addr:01H, D5-4) HPMTN bit (8) Playback (9) (Addr:01H, D6) HPL/R pins HPL+/- pins HPR+/- pins HVCM pin (9) Addr:01H, Data:39H Normal Output (10) Addr:01H, Data:09H (11) Addr:00H, Data:40H (12) Addr:0FH, Data:08H Figure 77. Headphone-Amp Output Sequence <手順例> 「クロックの設定」の項を参照し、クロックを供給して下さい。 (1) サンプリング周波数(FS3-0 bits)を設定して下さい。PLLモードの場合、サンプリング周波数を変更し てからのPLLロック時間を考慮し、(5)のDAC及びスピーカのパワーアップを行って下さい。 (2) DAC HP-Ampのパス設定: DACH bit = “0” “1” (3) ヘッドフォン出力選択 (HPBTL and PSEUDO bits “00”= Single-ended, “10”=Differential, “01”=Pseudo cap-less) (4) ALC部ディジタルボリューム(アドレス09H&0CH)の設定 AVL7-0 = AVR7-0 bits = “91H”(0dB)に設定して下さい。 (5) 出力ディジタルボリューム(アドレス0AH&0DH)の設定。 DVOLC bit = “1”(default)のとき、DVL7-0bits(0AH)でLchおよびRchの両方のボリュームを設定しま す。DACがパワーアップされた後、Default値(0dB)から設定した値にソフト遷移していきます。 (6) DACおよびMIN-Ampのパワーアップ: PMDAC = PMMIN bits = “0” “1” ALC bit = “1”の場合、初期化サイクル中(1059/fs = 24ms @fs=44.1kHz)、ALCはディセーブル状態(ALC のゲインはAVL/R7-0 bitsの設定)で、初期化サイクルが終了するとALCはAVL/R7-0 bitsの設定から 動作を開始します。 (7) ヘッドフォンアンプのパワーアップ: PMHPL = PMHPR bits = “0” “1” 出力はHVSSのままです。 (8) ヘッドフォンアンプのコモン電圧立ち上げ: HPMTN bit = “0” “1” 立ち上げ時間はMUTET pinのコンデンサの容量とHVDDで決まります。MUTET pinのコンデンサC = 1F, HVDD=3.3Vの時の時定数はr =100ms(typ), 250ms(max)です。 (9) ヘッドフォンアンプのコモン電圧立ち下げ: HPMTN bit = “1” “0” 立ち下げ時間はMUTET pinのコンデンサの容量とHVDDで決まります。MUTET pinのコンデンサC = 1F, HVDD=3.3Vの時の時定数はf =100ms(typ), 250ms(max)です。 コモン電圧がHVSSへ下がる前に電源をオフするか、または、ヘッドフォンアンプをパワーダウン した場合、ポップ音が発生します。コモン電圧がHVSSへ下がるまでの時間は時定数の2倍の時間 です。 (10) ヘッドフォンアンプのパワーダウン: PMHPL = PMHPR bits = “1” “0” (11) DACのパワーダウン: PMDAC bits = “1” “0” (12) DAC HP-AmpのパスのDisable: DACH bit = “1” “0” MS0991-J-02 2014/09 - 94 - [AK4373] ■ クロックの停止 DACを使用しない場合は、マスタクロックを停止することができます。 1. PLLマスタモードの場合 Example: Audio I/F Format: MSB justified BICK frequency at Master Mode: 64fs Input Master Clock Select at PLL Mode: 11.2896MHz (1) PMPLL bit (Addr:01H, D0) (2) MCKO bit "1" or "0" (1) (2) Addr:01H, Data:08H (Addr:01H, D1) (3) External MCKI Input (3) Stop an external MCKI Figure 78. Clock Stopping Sequence (1) <手順例> (1) PLLのパワーダウン: PMPLL bit = “1” “0” (2) MCKO出力の停止: MCKO bit = “1” “0” (3) 外部クロックを止めて下さい。 2. PLLスレーブモード(LRCK, BICK pin)の場合 Example : Audio I/F Format : MSB justified (1) PLL Reference clock: BICK BICK frequency: 64fs PMPLL bit (Addr:01H, D0) (2) External BICK Input (1) Addr:01H, Data:00H (2) External LRCK Input (2) Stop the external clocks Figure 79. Clock Stopping Sequence (2) <手順例> (1) PLLのパワーダウン: PMPLL bit = “1” “0” (2) 外部クロックを止めて下さい。 3. PLLスレーブモード(MCKI pin)の場合 Example : Audio I/F Format: MSB justified (1) PMPLL bit PLL Reference clock: MCKI BICK frequency: 64fs (Addr:01H, D0) (1) MCKO bit (1) Addr:01H, Data:00H (Addr:01H, D1) (2) External MCKI Input (2) Stop the external clocks Figure 80. Clock Stopping Sequence (3) <手順例> (1) PLLのパワーダウン: PMPLL bit = “1” “0” (2) MCKO出力の停止: MCKO bit = “1” “0” (3) 外部クロックを止めて下さい。 MS0991-J-02 2014/09 - 95 - [AK4373] 4. 外部クロックスレーブモードの場合 (1) External MCKI Input Example : Audio I/F Format :MSB justified (1) External BICK Input External LRCK Input Input MCKI frequency:1024fs (1) (1) Stop the external clocks Figure 81. Clock Stopping Sequence (4) <手順例> (1) 外部クロックを止めて下さい。 5. 外部クロックマスタモードの場合 (1) External MCKI Input Example : Audio I/F Format :MSB justified BICK Output "H" or "L" LRCK Output "H" or "L" Input MCKI frequency:1024fs (1) Stop the external MCKI Figure 82. Clock Stopping Sequence (5) <手順例> (1) MCKIを止めて下さい。BICKおよびLRCKは “H”または “L”に固定されます。 ■ パワーダウン 各クロック停止かつPDN pin = “L”とすることで電流をシャットダウン(typ. 1A)することも可能です。但し、 この場合レジスタが初期化されます MS0991-J-02 2014/09 - 96 - [AK4373] パッケージ ●32pin QFN（Unit: mm） 注 : パッケージ裏面中央の露出パッド(Exposed Pad)は、オープンまたはグランドに接続して下さい ■ 材質・メッキ仕様 パッケージ材質: エポキシ系樹脂 リードフレーム材質: 銅 リードフレーム処理: 半田（無鉛）メッキ MS0991-J-02 2014/09 - 97 - [AK4373] マーキング AKM AK4373 XXXXX 1 XXXXX: Date code identifier (5 digits) 改訂履歴 Date (YY/MM/DD) 08/09/09 10/05/24 Revision 00 01 Reason 初版 仕様追加 Page Contents 10 14/09/22 02 仕様変更 4 97, 98 推奨動作条件 AVDD – HVDDの値を追加: 0.6V (max) ピン配置図 パッケージ、マーキング パッケージ図の寸法、マーキングを変更 MS0991-J-02 2014/09 - 98 - [AK4373] 重要な注意事項 0. 本書に記載された弊社製品（以下、「本製品」といいます。）、および、本製品の仕様につ きましては、本製品改善のために予告なく変更することがあります。従いまして、ご使用を 検討の際には、本書に掲載した情報が最新のものであることを弊社営業担当、あるいは弊社 特約店営業担当にご確認ください。 1. 本書に記載された情報は、本製品の動作例、応用例を説明するものであり、その使用に際し て弊社および第三者の知的財産権その他の権利に対する保証または実施権の許諾を行うもの ではありません。お客様の機器設計において当該情報を使用される場合は、お客様の責任にお いて行って頂くとともに、当該情報の使用に起因してお客様または第三者に生じた損害に対 し、弊社はその責任を負うものではありません。 2. 本製品は、医療機器、航空宇宙用機器、輸送機器、交通信号機器、燃焼機器、原子力制御用 機器、各種安全装置など、その装置・機器の故障や動作不良が、直接または間接を問わず、 生命、身体、財産等へ重大な損害を及ぼすことが通常予想されるような極めて高い信頼性を 要求される用途に使用されることを意図しておらず、保証もされていません。そのため、別 途弊社より書面で許諾された場合を除き、これらの用途に本製品を使用しないでください。 万が一、これらの用途に本製品を使用された場合、弊社は、当該使用から生ずる損害等の責 任を一切負うものではありません。 3. 弊社は品質、信頼性の向上に努めておりますが、電子製品は一般に誤作動または故障する場 合があります。本製品をご使用頂く場合は、本製品の誤作動や故障により、生命、身体、財産 等が侵害されることのないよう、お客様の責任において、本製品を搭載されるお客様の製品 に必要な安全設計を行うことをお願いします。 4. 本製品および本書記載の技術情報を、大量破壊兵器の開発等の目的、軍事利用の目的、ある いはその他軍事用途の目的で使用しないでください。本製品および本書記載の技術情報を輸出ま たは非居住者に提供する場合は、「外国為替及び外国貿易法」その他の適用ある輸出関連法 令を遵守し、必要な手続を行ってください。本製品および本書記載の技術情報を国内外の法 令および規則により製造、使用、販売を禁止されている機器・システムに使用しないでくだ さい。 5. 本製品の環境適合性等の詳細につきましては、製品個別に必ず弊社営業担当までお問合せく ださい。本製品のご使用に際しては、特定の物質の含有・使用を規制するRoHS指令等、適用 される環境関連法令を十分調査のうえ、かかる法令に適合するようにご使用ください。お客 様がかかる法令を遵守しないことにより生じた損害に関して、弊社は一切の責任を負いかね ます。 6. お客様の転売等によりこの注意事項に反して本製品が使用され、その使用から損害等が生じ た場合はお客様にて当該損害をご負担または補償して頂きますのでご了承ください。 7. 本書の全部または一部を、弊社の事前の書面による承諾なしに、転載または複製することを 禁じます。 MS0991-J-02 2014/09 - 99 -