AK5366 Japanese Datasheet

[AK5366]
AK5366
24-Bit 48kHz ΔΣ ADC with Selector/PGA/ALC
概
要
AK5366は48kHzレコーディングシステム向けの高性能24bit ADCです。ADCはワイドダイナミックレン
ジを実現するエンハンスト・デュアルビット方式を採用しています。AK5366は5ステレオ入力セレクタ
及びALC機能付きIPGAを内蔵し、入力プリアンプは外付け抵抗により入力レンジを可変にできるため、
DVDレコーダ等の録音機器用途に最適です。
特
長
1. 24bit Stereo ADC
• 5ch Stereo Inputs Selector
• Input PGA from +18dB to 0dB, 0.5dB Step
• Peak Hold Function
• Auto Level Control (ALC) Circuit
• Digital HPF for offset cancellation ([email protected]=48kHz)
• Digital Attenuator from +8dB to −63dB, Mute
• Soft Mute
• Single-end Inputs
• S/(N+D) : 94dB
• DR, S/N : 103dB
• Audio I/F Format : 24bit MSB justified, I2S
2. 3-wire Serial μP Interface / I2C-Bus
3. Master / Slave Mode
4. Master Clock : 256fs/384fs/512fs
5. Sampling Rate : 32kHz to 48kHz
6. Power Supply
• AVDD: 4.75 ∼ 5.25V (typ. 5.0V)
• DVDD: 3.0 ∼ 5.25V (typ. 3.3V)
• TVDD: 3.0 ∼ 5.25V for Input tolerant (typ. 5.0V)
7. Ta = −40 ∼ 85°C
8. Package : 44pin LQFP
9. AK5365 Semi-Pin Compatible
MS0309-J-01
2012/11
-1-
[AK5366]
„ ブロック図
M/S
LOPIN
LOUT
SEL2 SEL1 SEL0
PDN
I2C
IPGAL
LIN1
AVDD
LIN2
AVSS
LIN3
DVDD
DVSS
LIN4
Pre-Amp
IPGA
(ALC)
LIN5
LRCK
HPF
DATT
RIN1
Audio I/F
Controller
ADC
BICK
MCLK
RIN2
Peak
Hold
Pre-Amp
RIN3
SDTO
TVDD
RIN4
Control Register
I/F
IPGA
(ALC)
VCOM
RIN5
ROPIN
ROUT
IPGAR
SMUTE
CSN CCLK CDTI
CAD1 SCL SDA
Block diagram
MS0309-J-01
2012/11
-2-
[AK5366]
„ オーダリングガイド
−40 ∼ +85°C
AK5366
AK5366VQ
AKD5366
44pin LQFP (0.8mm pitch)
I2C
M/S
RIN1
TEST5
RIN2
TEST6
RIN3
TEST7
RIN4
TEST8
RIN5
„ ピン配置
44 43 42 41 40 39 38 37 36 35 34
LIN5
1
33
CSN/CAD1
TEST1
2
32
CCLK/SCL
LIN4
3
31
CDTI/SDA
TEST2
4
30
SEL2
LIN3
5
29
SEL1
TEST3
6
28
SEL0
LIN2
7
27
SMUTE
TEST4
8
26
TVDD
LIN1
9
25
PDN
LOPIN
10
24
MCLK
LOUT
11
23
LRCK
AK5366VQ
Top View
MS0309-J-01
BICK
SDTO
DVDD
DVSS
VCOM
AVSS
AVDD
ROPIN
ROUT
IPGAR
IPGAL
12 13 14 15 16 17 18 19 20 21 22
2012/11
-3-
[AK5366]
„ AK5365との互換性
AK5365
ALC
CTRL
max. 96kHz
“0” : ALC=OFF
“7FH” : 0dB
“89H” : +4.5dB
0dB ∼ +12dB
−72dB ∼ 0dB
No
No
100kHz
No
Pin 26
Pin 34
fs
ALC bit default value
IPGL/R7-0 default value
REF7-0 bit default value
IPGA Gain
DATT Volume
MCLK AC Coupling Input
Peak Hold Circuit
I2C Speed
5V tolerant
AK5366
TVDD
I2C
max. 48kHz
“1” : ALC=ON
“80H” : 0dB
“8EH” : +7.0dB
0dB ∼ +18dB
−63dB ∼ +8dB
Yes
Yes
400kHz
Yes
(1) ピン互換性
Pin 26
Pin 34
AK5365
ALC
CTRL
AK5366
TVDD
I2C
(2) ソフトウェア互換性
Addr
00H
01H
02H
03H
04H
05H
06H
07H
08H
09H
0AH
0BH
0CH
0DH
Register Name
Power Down & Reset Control
Input Selector Control
Clock & Format Control
Timer Select
Lch IPGA Control
Rch IPGA Control
ALC Mode Control 1
ALC Mode Control 2
Lch DATT Control
Rch DATT Control
Lch Peak Hold Low Byte
Lch Peak Hold High Byte
Rch Peak Hold Low Byte
Rch Peak Hold High Byte
D7
0
0
0
0
IPGL7
IPGR7
0
REF7
ATTL7
ATTR7
PHL7
PHL15
PHR7
PHR15
D6
0
0
0
0
IPGL6
IPGR6
0
REF6
ATTL6
ATTR6
PHL6
PHL14
PHR6
PHR14
D5
0
0
0
LTM1
IPGL5
IPGR5
ZELMN
REF5
ATTL5
ATTR5
PHL5
PHL13
PHR5
PHR13
D4
0
0
0
LTM0
IPGL4
IPGR4
ALC
REF4
ATTL7
ATTR4
PHL4
PHL12
PHR4
PHR12
D3
0
0
DIF
ZTM1
IPGL3
IPGR3
FR
REF3
ATTL7
ATTR3
PHL3
PHL11
PHR3
PHR11
D2
MCKPD
SEL2
CKS1
ZTM0
IPGL2
IPGR2
LMTH
REF2
ATTL7
ATTR2
PHL2
PHL10
PHR2
PHR10
D1
MCKAC
SEL1
CKS0
WTM1
IPGL1
IPGR1
RATT
REF1
ATTL7
ATTR1
PHL1
PHL9
PHR1
PHR9
D0
PWN
SEL0
SMUTE
WTM0
IPGL0
IPGR0
LMAT
REF0
ATTL0
ATTR0
PHL0
PHL8
PHR0
PHR8
: AK5365からの変更部分
MS0309-J-01
2012/11
-4-
[AK5366]
ピン/機能
No.
1
Pin Name
LIN5
I/O
I
2
TEST1
I
3
LIN4
I
4
TEST2
I
5
LIN3
I
6
TEST3
I
7
LIN2
I
8
TEST4
I
9
10
11
12
13
14
15
16
17
LIN1
LOPIN
LOUT
IPGAL
IPGAR
ROUT
ROPIN
AVDD
AVSS
I
I
O
I
I
O
I
-
18
VCOM
O
19
20
21
22
DVSS
DVDD
SDTO
BICK
O
I/O
Function
Lch Analog Input 5 Pin
Test 1 Pin
This pin should be connected to AVSS.
Lch Analog Input 4 Pin
Test 2 Pin
This pin should be connected to AVSS.
Lch Analog Input 3 Pin
Test 3 Pin
This pin should be connected to AVSS.
Lch Analog Input 2 Pin
Test 4 Pin
This pin should be connected to AVSS.
Lch Analog Input 1 Pin
Lch Feedback Resistor Input Pin
Lch Feedback Resistor Output Pin
Lch IPGA Input Pin
Rch IPGA Input Pin
Rch Feedback Resistor Output Pin
Rch Feedback Resistor Input Pin
Analog Power Supply Pin, 4.75 ∼ 5.25V
Analog Ground Pin
Common Voltage Output Pin, AVDD/2
Bias voltage of ADC input.
Digital Ground Pin
Digital Power Supply Pin, 3.0 ∼ 5.25V
Audio Serial Data Output Pin
Audio Serial Data Clock Pin
Note: All digital input pins except pull-down pins should not be left floating.
Note: TEST1, TEST2, TEST3 and TEST4 pins should be connected to AVSS.
MS0309-J-01
2012/11
-5-
[AK5366]
No. Pin Name
23 LRCK
24 MCLK
I/O
I/O
I
25
PDN
I
26
TVDD
-
27
SMUTE
I
28
29
30
SEL0
SEL1
SEL2
CDTI
SDA
CCLK
SCL
CSN
CAD1
31
32
33
I
I
I
I
I/O
I
I
I
I
34
I2C
I
35
M/S
I
36
RIN1
I
37
TEST5
I
38
RIN2
I
39
TEST6
I
40
RIN3
I
41
TEST7
I
42
RIN4
I
43
TEST8
I
44
RIN5
I
Function
Output Channel Clock Pin
Master Clock Input Pin
Power-Down Mode Pin
“H”: Power up, “L”: Power down reset and initializes the control register.
Input Buffer Power Supply Pin, 3.0 ∼ 5.25V
Soft Mute Pin
(Internal Pull-down Pin, typ. 100kΩ)
“H” : Soft Mute, “L” : Normal Operation
Input Selector 0 Pin
Input Selector 1 Pin
Input Selector 2 Pin
Control Data Input Pin in 3-wire Control
(I2C pin = “L”)
(I2C pin = “H”)
Control Data Input / Output Pin in I2C Control
Control Data Clock Pin in 3-wire Control
(I2C pin = “L”)
(I2C pin = “H”)
Control Data Clock Pin in I2C Control
Chip Select Pin in 3-wire Control
(I2C pin = “L”)
(I2C pin = “H”)
Chip Address 1 Select Pin in I2C Control
Control Mode Pin
“H” : I2C Control , “L” : 3-wire Control
Master / Slave Mode Pin
“H” : Master Mode, “L” : Slave Mode
Rch Analog Input 1 Pin
Test 5 Pin
This pin should be connected to AVSS.
Rch Analog Input 2 Pin
Test 6 Pin
This pin should be connected to AVSS.
Rch Analog Input 3 Pin
Test 7 Pin
This pin should be connected to AVSS.
Rch Analog Input 4 Pin
Test 8 Pin
This pin should be connected to AVSS.
Rch Analog Input 5 Pin
Note: All digital input pins except pull-down pins should not be left floating.
Note: TEST5, TEST6, TEST7 and TEST8 pins should be connected to AVSS.
MS0309-J-01
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[AK5366]
„ 使用しないピンの処理について
使用しない入力ピンは下記の設定を行い、適切に処理して下さい。
区分
Analog
Digital
ピン名
LIN1-5
RIN1-5
IPGAL
IPGAR
LOPIN/LOUT
ROPIN/ROUT
SMUTE
SEL2-0
CSN
CCLK/SCL
CDTI/SDA
I2C
設定
オープン
LOPIN/LOUT間を10kΩの抵抗で接続
ROPIN/ROUT間を10kΩの抵抗で接続
DVSSに接続
MS0309-J-01
2012/11
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[AK5366]
絶対最大定格
(AVSS=DVSS=0V; Note 1)
Parameter
Analog
Power Supplies:
Digital
Input Buffer
(Note 2)
|AVSS – DVSS|
(Note 3)
Input Current, Any Pin Except Supplies
Analog Input Voltage
(Note 4)
(LIN1-5, RIN1-5, LOPIN, ROPIN, IPGAL, IPGAR, M/S pins)
Digital Input Voltage 1
(MCLK, BICK, LRCK, PDN pins)
Digital Input Voltage 2
(SMUTE, SEL2-0, CSN/CAD1, CCLK/SCL, CDTI/SDA,
I2C pins)
Ambient Temperature (Powered applied)
Storage Temperature
Symbol
AVDD
DVDD
TVDD
ΔGND
IIN
min
−0.3
−0.3
−0.3
-
max
6.0
6.0
6.0
0.3
±10
Unit
V
V
V
V
mA
VINA
−0.3
AVDD+0.3
V
VIND1
−0.3
DVDD+0.3
V
VIND2
−0.3
TVDD+0.3
V
Ta
Tstg
−40
−65
85
150
°C
°C
Note 1. 電圧は全てグランドピンに対する値です。
Note 2. SMUTE, SEL2-0, CSN/CAD1, CCLK/SCL, CDTI/SDA, I2C pinが5Vトレラントに対応します。
Note 3. AVSSとDVSSはアナロググランドに接続して下さい。
Note 4. M/S pinはディジタル入力ピンですが、アナログ入力ピンへのノイズ防止のため、
AVDDまたはAVSSに接続して下さい。
注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。
また、通常の動作は保証されません。
推奨動作条件
(AVSS=DVSS=0V; Note 1)
Parameter
Analog
Power Supplies
(Note 5) Digital
Input Buffer
Symbol
AVDD
DVDD
TVDD
min
4.75
3.0
DVDD
typ
5.0
3.3
5.0
max
5.25
AVDD
AVDD
Unit
V
V
V
Note 1. 電圧は全てグランドピンに対する値です。
Note 5. AVDDとDVDD, TVDDの電源立ち上げシーケンスを考慮する必要はありません。
注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので
十分ご注意下さい。
MS0309-J-01
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-8-
[AK5366]
アナログ特性
(Ta=25°C; AVDD=TVDD=5.0V, DVDD=3.3V; AVSS=DVSS=0V; fs=48kHz; BICK=64fs;
Signal Frequency=1kHz; 24bit Data; Measurement frequency=20Hz ∼ 20kHz at fs=48kHz; unless otherwise specified)
Parameter
min
typ
max
Unit
Pre-Amp Characteristics:
Feedback Resistance
10
50
kΩ
S/(N+D)
(Note 6)
100
dB
S/N (A-weighted)
(Note 6)
108
dB
Load Resistance
(Note 7)
6.3
kΩ
Load Capacitance
20
pF
Input PGA Characteristics:
Input Voltage
(Note 8)
0.9
1
1.1
Vrms
Input Resistance
(Note 9)
6.3
10
15
kΩ
Step Size
0.2
0.5
0.8
dB
Gain Control Range
ALC = OFF
0
+18
dB
ALC = ON
−9.5
+18
dB
ADC Analog Input Characteristics: IPGA=0dB, ALC=OFF
(Note 10)
Resolution
24
Bits
S/(N+D)
(−0.5dBFS)
84
94
dB
DR
(−60dBFS, A-weighted)
96
103
dB
S/N
(A-weighted)
96
103
dB
Interchannel Isolation
(Note 11)
90
110
dB
Interchannel Gain Mismatch
0.2
0.5
dB
Gain Drift
100
ppm/°C
Power Supply Rejection
(Note 12)
50
dB
Power Supplies
Power Supply Current
Normal Operation (PDN pin = “H”)
AVDD
DVDD+TVDD
Power-down mode (PDN pin = “L”)
AVDD
DVDD+TVDD
23
4
35
8
mA
mA
10
10
100
100
μA
μA
(Note 13)
Note 6. 外付けの入力抵抗を47kΩ、Feedback抵抗を24kΩ、入力信号を2Vrmsにした場合にLOUT/ROUTで
測定した値です。
Note 7. LOUT/ROUT pinに外部でデバイスを接続した場合に、LOUT/ROUT pinがドライブできる外部デバイ
スの入力インピーダンスの値です。LOUT/ROUT pinに通常接続されるFeedback抵抗(min. 10kΩ)と
IPGAL/R pinの入力インピーダンス(min. 6.3kΩ)の値は含みません。
Note 8. ALC=OFFかつIPGA=0dB時の入力電圧のフルスケール(0dB)。
IPGAL, IPGAR pinへの入力電圧です。AVDD電圧に比例します。typ. Vin = 0.2 x AVDD (Vrms)。
Note 9. IPGAL, IPGAR pinの入力インピーダンスです。
Note 10. 測定値はPre-Amp → IPGA → ADCを通した値です。
この時の外付けの入力抵抗は47kΩ、Feedback抵抗は24kΩとします。
Note 11. Pre-Amp出力をIPGA入力レンジ相当(typ. 1Vrms)にする入力信号に対する、LIN1-5とRIN1-5間の全て
のチャネル間アイソレーションです。
Note 12. AVDD, DVDD, TVDDに1kHz, 50mVppの正弦波を重畳した場合です。
Note 13. 全てのディジタル入力ピンをDVSSに固定した時の値です。
MS0309-J-01
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[AK5366]
フィルタ特性
(Ta=−40 ∼ 85°C; AVDD=4.75 ∼ 5.25V; DVDD=TVDD=3.0 ∼ 5.25V; fs=48kHz)
Parameter
Symbol
min
typ
ADC Digital Filter (Decimation LPF):
Passband
(Note 14) −0.005dB
PB
0
−0.02dB
21.768
−0.06dB
22.0
−6.0dB
24.0
Stopband
SB
26.5
Passband Ripple
PR
Stopband Attenuation
SA
80
Group Delay
(Note 15)
GD
31
Group Delay Distortion
ΔGD
0
ADC Digital Filter (HPF):
Frequency Response (Note 14) −3dB
FR
1.0
−0.5dB
2.9
−0.1dB
6.5
max
Unit
21.5
-
kHz
kHz
kHz
kHz
kHz
dB
dB
1/fs
μs
±0.005
Hz
Hz
Hz
Note 14. 各振幅特性の周波数は fs (システムサンプリングレート)に比例します。
例えば、PB=21.768kHz (@−0.02dB)は0.454 x fsです。各応答は1kHzを基準にします。
Note 15. ディジタルフィルタによる遅延演算で、ディジタルフィルタにデータが入力されてから両チャネル
の24ビットデータがADC出力レジスタにセットされるまでの時間です。
DC特性
(Ta=−40 ∼ 85°C; AVDD=4.75 ∼ 5.25V; DVDD=TVDD=3.0 ∼ 5.25V)
Parameter
Symbol
min
70%DVDD
VIH
High-Level Input Voltage
(Note 16)
VIL
Low-Level Input Voltage
(Note 16)
50%DVDD
VAC
Input Voltage at AC Coupling
(Note 17)
DVDD−0.5
VOH
High-Level Output Voltage
(Iout=−400μA)
Low-Level Output Voltage
VOL
(Except SDA pin : Iout=400μA)
VOL
(SDA pin : Iout=3mA)
Input Leakage Current
(Note 18)
Iin
-
typ
-
max
30%DVDD
-
Unit
V
V
V
V
-
0.5
0.4
±10
V
V
μA
Note 16. SMUTE, SEL2-0, CSN/CAD1, CCLK/SCL, CDTI/SDA, I2Cの各ピンは5Vトレラントに対応しますが、
入力レベル(VIH/VIL)は上記のDC特性に従います。
Note 17. MCLK pinにACカップル用のコンデンサを接続した場合。
Note 18. SMUTE pinは内部でプルダウンされています。(typ. 100kΩ)
MS0309-J-01
2012/11
- 10 -
[AK5366]
スイッチング特性
(Ta=−40 ∼ 85°C; AVDD=4.75 ∼ 5.25V; DVDD=TVDD=3.0 ∼ 5.25V; CL=20pF)
Parameter
Symbol
min
Master Clock Timing
8.192
fCLK
Frequency
0.3/fCLK
tCLKL
Pulse Width Low
0.3/fCLK
tCLKH
Pulse Width High
0.4/fCLK
tACW
AC Pulse Width
(Note 19)
LRCK Frequency
Frequency
Duty Cycle
fsn
Slave mode
Master mode
Audio Interface Timing
Slave mode
BICK Period
BICK Pulse Width Low
Pulse Width High
LRCK Edge to BICK “↑”
(Note 20)
BICK “↑” to LRCK Edge
(Note 20)
LRCK to SDTO (MSB) (Except I2S mode)
BICK “↓” to SDTO
Master mode
BICK Frequency
BICK Duty
BICK “↓” to LRCK
BICK “↓” to SDTO
typ
32
45
max
Unit
24.576
MHz
ns
ns
ns
48
55
kHz
%
%
50
tBCK
tBCKL
tBCKH
tLRB
tBLR
tLRS
tBSD
fBCK
dBCK
tMBLR
tBSD
35
35
ns
ns
ns
ns
ns
ns
ns
20
35
Hz
%
ns
ns
160
65
65
30
30
64fs
50
−20
−20
Note 19. MCLKにコンデンサと抵抗を接続した場合のグランドに対するパルス幅です。
Note 20. この規格値はLRCKのエッジとBICKの“↑”が重ならないように規定しています。
MS0309-J-01
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- 11 -
[AK5366]
Parameter
Symbol
min
Control Interface Timing (3-wire Serial mode):
CCLK Period
CCLK Pulse Width Low
Pulse Width High
CDTI Setup Time
CDTI Hold Time
CSN “H” Time
CSN “↓” to CCLK “↑”
CCLK “↑” to CSN “↑”
tCCK
tCCKL
tCCKH
tCDS
tCDH
tCSW
tCSS
tCSH
200
80
80
40
40
150
50
50
fSCL
tBUF
tHD:STA
tLOW
tHIGH
tSU:STA
tHD:DAT
tSU:DAT
tR
tF
tSU:STO
tSP
1.3
0.6
1.3
0.6
0.6
0
0.1
0.6
0
tPD
tPDV
tPDV
150
Control Interface Timing (I2C Bus mode):
SCL Clock Frequency
Bus Free Time Between Transmissions
Start Condition Hold Time (prior to first clock pulse)
Clock Low Time
Clock High Time
Setup Time for Repeated Start Condition
SDA Hold Time from SCL Falling
(Note 21)
SDA Setup Time from SCL Rising
Rise Time of Both SDA and SCL Lines
Fall Time of Both SDA and SCL Lines
Setup Time for Stop Condition
Pulse Width of Spike Noise Suppressed by Input Filter
Reset Timing
PDN Pulse Width
PDN “↑” to SDTO valid
CSN “↑” to SDTO valid
(Note 22)
(Note 23)
(Note 24)
typ
max
Unit
ns
ns
ns
ns
ns
ns
ns
ns
400
0.3
0.3
50
516
516
kHz
μs
μs
μs
μs
μs
μs
μs
μs
μs
μs
ns
ns
1/fs
1/fs
Note 21. データは最低300ns (SCLの立ち下がり時間)の間保持されなければなりません。
Note 22. AK5366はPDN pin = “L”でリセットされます。
Note 23. PDN pinを立ち上げてからのLRCKクロックの“↑”の回数です。
Note 24. CSNを立ち上げてからのLRCKクロックの“↑”の回数です。
MS0309-J-01
2012/11
- 12 -
[AK5366]
„ タイミング波形
1/fCLK
VIH
MCLK
VIL
tCLKH
tCLKL
1/fs
VIH
LRCK
VIL
tBCK
VIH
BICK
VIL
tBCKH
tBCKL
Clock Timing
1/fCLK
tACW
1000pF
MCLK Input
tACW
Measurement Point
100kΩ
AGND
VAC
AGND
MCLK AC Coupling Timing (測定条件; 回路例はFigure 2を参照)
MS0309-J-01
2012/11
- 13 -
[AK5366]
VIH
LRCK
VIL
tBLR
tLRB
VIH
BICK
VIL
tLRS
tBSD
SDTO
50%DVDD
Audio Interface Timing (Slave mode)
LRCK
50%DVDD
tMBLR
dBCK
BICK
50%DVDD
tBSD
SDTO
50%DVDD
Audio Interface Timing (Master mode)
VIH
CSN
VIL
tCCKL
tCSS
tCCKH
VIH
CCLK
VIL
tCDS
tCDH
VIH
CDTI
C1
C0
R/W
VIL
WRITE Command Input Timing
MS0309-J-01
2012/11
- 14 -
[AK5366]
tCSW
VIH
CSN
VIL
tCSH
VIH
CCLK
VIL
VIH
CDTI
D2
D1
D0
VIL
WRITE Data Input Timing
VIH
SDA
VIL
tBUF
tLOW
tHIGH
tR
tF
tSP
VIH
SCL
VIL
tHD:STA
Stop
tHD:DAT
tSU:DAT
Start
tSU:STA
tSU:STO
Start
Stop
I2C Bus Mode Timing
VIH
CSN
VIL
tPDV
SDTO
50%DVDD
VIH
PDN
VIL
tPDV
SDTO
50%DVDD
tPD
PDN
VIL
Power Down & Reset Timing
MS0309-J-01
2012/11
- 15 -
[AK5366]
動作説明
„ システムクロック
スレーブモード時、AK5366に必要とされるクロックはMCLK(256fs/384fs/512fs), BICK(48fs∼), LRCK(1fs)です。
MCLKとLRCKは同期する必要はありますが、位相を合わせる必要はありません。AK5366がスレーブモード
時にはマスタクロック周波数は内部で自動検出されます。Table 1に標準のオーディオレートに対してAK5366
に必要とされる各クロックの周波数を示します。CKS1-0 bitの設定は無視されます。
AK5366がマスタモード時には、MCLKのみが必要です。マスタクロック周波数をCKS1-0 bit(Table 2)で設定し
ます。CKS1-0 bitを設定した直後では、BICKとLRCKの出力周波数やデューティが乱れる場合があります。
スレーブモードでの動作時(PDN pin = “H”かつPWN bit = “1”)は、各外部クロック(MCLK, BICK, LRCK)を止め
てはいけません。これらのクロックが供給されない場合、内部にダイナミックなロジックを使用しているた
め、過電流が流れ動作が異常になる可能性があります。クロックを止める場合はパワーダウン状態(PDN pin =
“L”またはPWN bit = “0”)にして下さい。マスタモードではパワーダウン時以外は、外部クロック(MCLK)を供
給して下さい。
fs
32kHz
44.1kHz
48kHz
MCLK
256fs
384fs
512fs
8.192MHz
12.288MHz
16.384MHz
11.2896MHz
16.9344MHz
22.5792MHz
12.288MHz
18.432MHz
24.576MHz
Table 1. System clock example (Slave mode)
CKS1
CKS0
MCLK
0
0
256fs
Default
0
1
512fs
1
0
384fs
1
1
N/A
Table 2. Master clock frequency select (Master mode)
MS0309-J-01
2012/11
- 16 -
[AK5366]
[MCLKをACカップル入力する場合]
MCKPD bitとMCKAC bitをコントロールすることによりMCLKのACカップル入力が可能になります。
Master Clock
External Clock Direct Input (Figure 1)
Status
MCKAC bit
Clock is supplied to MCLK pin.
0
Clock isn’t supplied to MCLK pin.
0
AC Coupling Input
(Figure 2)
Clock is supplied to MCLK pin.
1
Clock isn’t supplied to MCLK pin.
1
Table 3. “MCKPD” bit and “MCKAC” bit set for Master Clock Status
MCKPD bit
0
Don’t care
0
1
(1) 外部クロックを直接入力する場合
MCLK
MCKAC = "0"
MCKPD = "0"
External
Clock
AK5366
Figure 1. External Master Clock Input Block
(2) ACカップルして入力する場合
C
MCLK
MCKAC = "1"
MCKPD = "0"
External
Clock
AK5366
Figure 2. External Clock mode (Input : ≥ 50%DVDD,
)
- Note: This clock level must not exceed DVDD level. (C : 0.1μF)
„ オーディオインタフェースフォーマット
2種類のデータフォーマットがDIF bit(Table 4)で選択できます。両モードともMSBファースト、2’sコンプリメ
ントのデータフォーマットでSDTOはBICKの立ち下がりで出力されます。オーディオインタフェースはマス
タモードとスレーブモードに対応します。マスタモードではLRCKとBICKは出力になり、スレーブモードで
は入力になります。マスタモード時のLRCK周波数とBICK周波数はそれぞれ1fsと64fsです。
Mode
DIF bit
0
0
1
1
SDTO
LRCK
BICK
≥ 48fs (Slave)
24bit, MSB justified
H/L
64fs (Master)
≥
48fs (Slave)
24bit, I2S Compatible
L/H
64fs (Master)
Table 4. Audio Interface Format
MS0309-J-01
Figure
Figure 3
Default
Figure 4
2012/11
- 17 -
[AK5366]
LRCK
0 1 2
31 0 1 2
20 21 22 23 24
20 21 22 23 24
31 0 1
BICK(64fs)
SDTO(o)
23 22
4 3 2 1 0
23 22
4 3 2 1 0
23
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 3. Mode 0 Timing
LRCK
0 1 2 3
21 22 23 24 25
0 1 2
21 22 23 24 25
0 1
BICK(64fs)
SDTO(o)
23 22
4 3 2 1 0
23 22
4 3 2 1 0
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 4. Mode 1 Timing
„ マスタモードとスレーブモードの切り替え
マスタモードとスレーブモードの切り替えはM/S pinで行います。“H”でマスタモード、“L”でスレーブモード
です。AK5366がマスタモードの時には、AK5366にMCLKを供給するとBICK, LRCKが出力されます。AK5366
がスレーブモードの時には、MCLK, BICK, LRCKを供給して下さい。
BICK, LRCK
BICK = Input
Slave Mode
LRCK = Input
BICK = Output
Master Mode
LRCK = Output
Table 5. Master mode/Slave mode
„ ディジタルHPF
ADCはDCオフセットキャンセルのためにディジタルHPFを内蔵します。HPFのfcは、fs=48kHz時1.0Hzになっ
ており、周波数応答はfsに比例します。
MS0309-J-01
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- 18 -
[AK5366]
„ パワーアップ/ダウン
AK5366はPDN pinを“L”にすることでパワーダウンモードにできます。この時、同時にディジタルフィルタが
リセットされます。このリセットは電源投入時に必ず一度行って下さい。パワーダウンモードが解除される
と初期化サイクルが開始されます。そのため、出力データSDTOは516 x LRCKサイクル後確定します。
Power Supply
PDN pin
ADC Internal State
150ns
PDN
INITA
Normal
ALC bit
“1”
“0”
ALC Function
ON
OFF
Unknown
(1)
IPGA
SDTO
External clocks
in slave mode
Output
“0”
MCLK, BICK, LRCK Input
The clocks can be stopped.
External clocks
MCLK Input
in master mode
BICK, LRCK
in master mode
BICK, LRCK Output
Fixed to “L”
Figure 5. Power-up Sequence
• PDN : パワーダウン状態
• INITA : ADCアナログ部の初期化期間(516/fs)
• (1) : ALC動作終了後のIPGA値は、ALC動作前、ALC動作中を通して最後に設定されたIPGA値に自動的
に設定されます。
„ ピークホールド回路
AK5366はピークホールド回路を内蔵します。この回路はLchとRchのオーディオデータをL/R独立にピークホ
ールドします。ピークホールドした結果はレジスタに出力されます。上位バイトを読み出すとピークホール
ド用のレジスタがリセットされます。下位・上位両バイトを読み出すためには、下位バイト→上位バイトと
いう順で連続した読み出しを行って下さい。下位バイト読み出しの後、さらに下位バイトを読み出すと前回
の上位バイトは失われます。データの出力は絶対値で出力されます。フルスケール値は“FFFFH”です。
MS0309-J-01
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- 19 -
[AK5366]
„ 入力セレクタ
AK5366は5ch入力セレクタをLch/Rchの両チャネルに内蔵します(Figure 6)。入力セレクタは5対1の入力セレク
タになっています。入力セレクタの設定はSEL2-0 bit(Table 6)とSEL2-0 pin(Table 7)で設定します。設定は
SEL2-0 pinがどれか1つでも“H”の場合、ピン設定が優先されるため、SEL2-0 bitで制御する場合はSEL2-0 pin
を“LLL”に固定して下さい。
SEL2 bit
0
0
0
0
1
SEL1 bit
SEL0 bit
Input Selector
0
0
LIN1 / RIN1
0
1
LIN2 / RIN2
1
0
LIN3 / RIN3
1
1
LIN4 / RIN4
0
0
LIN5 / RIN5
Table 6. Input Selector (SEL2-0 pin = “LLL”)
SEL2 pin
L
L
L
L
H
SEL1 pin
SEL0 pin
Input Selector
L
L
LIN1 / RIN1
L
H
LIN2 / RIN2
H
L
LIN3 / RIN3
H
H
LIN4 / RIN4
L
L
LIN5 / RIN5
Table 7. Input Selector (SEL2-0 bit = “000”)
Default
LIN1
LIN2
LIN3
LIN4
Pre-Amp
LIN5
RIN1
RIN2
Pre-Amp
RIN3
RIN4
RIN5
Figure 6. Input Selector
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- 20 -
[AK5366]
[入力セレクタの切り替えについて]
入力セレクタの切り替え時のボツ音が気になる場合にはソフトミュートをかけてから切り替えを行って下さ
い(Figure 7)。
・入力セレクタ切り替えシーケンス
1. チャネル切り替えの前に、ソフトミュートをかける。
2. チャネル切り替えを行う。
3. ソフトミュートを解除する。
SMUTE
D AT T Level
(1)
(1)
A ttenuation
(2)
-∞
C hannel
LIN 1/R IN 1
LIN 2/R IN 2
Figure 7. Input channel switching sequence example
(1)の区間はDATTの設定値により異なります。DATT値が+8dBの時には、Muteされるまで1028/fsかかります。
チャネル切り替えを行う場合には、(2)の区間内にチャネル切り替えを行って下さい。(2)の区間はチャネル間
のDC差を吸収する必要があるため、200ms程度を要します。
MS0309-J-01
2012/11
- 21 -
[AK5366]
„ 入力ATT
AK5366の入力ピン(LIN1-5/RIN1-5)に入力抵抗(Ri)、LOPIN(ROPIN) pinとLOUT(ROUT) pin間に帰還抵抗(Rf)
をつけることにより、入力ATTを構成できます(Figure 8)。IPGAL/IPGAR pinに入力可能な電圧はtyp. 0.2 x
AVDD (Vrms)までです。従って、入力ピン(LIN1-5/RIN1-5)に直列で外付けされる入力抵抗Riの入力端に入力
される電圧が2Vrmsや4Vrmsのような過大振幅に対しては、RiとRfで過大振幅をtyp. 0.2 x AVDD (Vrms)まで減
衰させる必要があります。Table 8にRiとRfの定数例を示します。
Rf
LOPIN
Ri
LIN1
Ri
LIN2
Ri
LIN3
LOUT
IPGAL
To IPGA
Ri
LIN4
Ri
LIN5
Ri
RIN1
Ri
RIN2
Ri
RIN3
Ri
RIN4
Ri
RIN5
Pre-Amp
Pre-Amp
To IPGA
ROPIN
ROUT
IPGAR
Rf
Figure 8. Input ATT
・入力レンジに対する設定例
Input Range
4Vrms
2Vrms
1Vrms
Ri [kΩ]
47
47
47
ATT Gain [dB]
Rf [kΩ]
12
−11.86
24
−5.84
47
0
Table 8. Input ATT example
MS0309-J-01
IPGAL/R pin
1.02Vrms
1.02Vrms
1Vrms
2012/11
- 22 -
[AK5366]
„ 入力ボリューム
ADCの前段に37レベル(0dB ∼ +18dB)、0.5dBステップの2ch独立のアナログボリューム(IPGA)を内蔵します。
IPGAはアナログボリュームのため、ディジタル方式に比べてS/N改善に効果があります(Table 9)。さらにゼロ
クロス検出機能を持ち、ゼロクロス検出は各ch独立に行われます。ゼロクロスしない場合はタイムアウトで
強制的に切り替わります(Table 10)。その際、タイムアウト時間は1/fsに比例します。ゼロクロスまたはタイ
ムアウトでIPGAが切り替わる前にIPGAレジスタに新しい値を書き込むと、前回のIPGA値は無効になります。
また、タイムアウトのためのタイマ(L/R独立)がリセットされ、書き込んだ新しいIPGA値への変更動作が始ま
ります。
Input Gain Setting
0dB
+6dB
fs=48kHz, A-weight
103dB
100dB
Table 9. PGA+ADC S/N
ZTM1
0
0
1
1
ZTM0
0
1
0
1
+18dB
89dB
ゼロクロスタイムアウト時間 @fs=48kHz
288/fs
6ms
1152/fs
24ms
2304/fs
48ms
4608/fs
96ms
Table 10. Zero crossing timeout period
Default
[ALC Enable時の書き込み動作について]
ALC動作中は、IPGL/Rのレジスタ(04H, 05H)におけるIPGAの領域(80H以上の値)に書き込みを行っても
Enable中は反映されません。ALCがDisableされた後、ゼロクロスかゼロクロスタイムアウト時にその値が
反映されます。DATTの領域(アドレス08H, 09H)に書き込みを行うと、ALC動作中でも書き込まれたデータ
が反映されます。
„ 出力ボリューム
AK5366はADCの後段にチャネル独立ディジタル出力ボリューム(DATT)を内蔵します。このボリュームは
0.5dBステップ、144レベル(−63dB ∼ +8dB, Mute)のディジタルボリュームです。設定値間の遷移はソフト遷移
です。従って、遷移中にスイッチングノイズは発生しません。90H以上の書き込みは禁止です。
ATTL/R7-0 Attenuation
8FH
+8.0dB
8EH
+7.5dB
:
:
81H
+1.0dB
80H
+0.5dB
7FH
0dB
Default
7EH
−0.5dB
7DH
−1.0dB
:
:
02H
−62.5dB
01H
−63dB
00H
Mute (−∝)
Table. 11. DATT Code Table
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[AK5366]
„ ALC動作
[1] ALCリミッタ動作
ALCリミッタ動作では、IPGAのLch/Rchの入力レベルのどちらかがALCリミッタ検出設定レベル(LMTH bitで
設定)を越えた場合、ALCリミッタATTステップ(LMAT bitで設定)分だけ自動的にIPGA値を減衰させます。こ
の時、IPGA値の変更はすべてLch/Rch共通で行われます。
ZELMN bit = “1”の時、この減衰動作はLTM1-0 bitで設定された周期で、入力レベルがALCリミッタ検出設定
レベル(LMTH bitで設定)以下になるまで連続的に行われます。また、減衰動作終了後でもALC bitを“0”にしな
い限り、再び入力レベルがALCリミッタ検出設定レベル(LMTH bitで設定)を越えれば、この減衰動作は繰り
返されます。
ZELMN bit = “0”の時、ALCリミッタ動作はZTM1-0 bitで設定した時間でゼロクロス検出動作を行いながら、
IPGA値を自動的に減衰させます。
FR bit = “1”の時、AK5366は通常のALC動作に加えてインパルス性のノイズにも対応したALC動作を行いま
す。この時、ZELMN bit = “0”であれば、インパルス性のノイズが入力されると、ZTM1-0 bitで設定された値
よりも早いサイクルでALC動作を行います。ZELMN bit = “1”の場合は、LTM1-0 bitで設定された値でALCリ
ミッタ動作を行います。FR bit = “0”の時は、ZELMN bitに関わらず通常のALC動作になります。
[2] ALCリカバリ動作
ALCリカバリ動作は、WTM1-0 bitで設定された時間だけ待機を行い、この間、入力信号のLchとRchの両方が
ALCリカバリ待機カウンタリセットレベル(LMTH bitで設定)を越えることがなければ、ALCリカバリ動作を
行います。このALCリカバリ動作は、ZTM1-0 bitで設定した時間でゼロクロス検出動作を行いながら、IPGA
値を自動的に設定された基準レベル(REF7-0 bitで設定)まで増加させます。このALCリカバリ動作はWTM1-0
bitで設定した周期で行われます。WTM1-0 bitで設定した期間中にゼロクロス動作が終了した場合、WTM1-0 bit
で設定した期間まで待機して、次のリカバリ動作に入ります。
ALCリカバリ動作中またはリカバリ待機中、IPGAのLch/Rchの入力レベルのどちらかがALCリミッタ検出設
定レベル(LMTH bitで設定)を越えた場合、直ちにALCリミッタ動作に入ります。
また、ALCリカバリ待機中に
(ALCリカバリ待機カウンタリセットレベル) ≤ Input Signal ≤ (ALCリミッタ検出レベル)
となっている場合、待機タイマはリセットされます。そのため、
(ALCリカバリ待機カウンタリセットレベル) > Input Signal
となった時点から、待機時間のカウンタが開始されます。
FR bit = “1”の時、インパルス性のノイズが入力されると、WTM1-0 bit、ZTM1-0 bitで設定された値よりも早
いサイクルで動作を行います。FR bit = “0”の時は、通常のALC動作になります。
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- 24 -
[AK5366]
[3] ALCレベルダイアグラム
(1) ALC=OFF時
Figure 9, 10にALC=OFF時のレベルダイアグラム例を示します。Figure 9は入力ATTで−12dBし、IPGA値の設定
により、出力を0dBに合わせた場合のレベルダイアグラム例です。
Input
ATT
IPGA
ADC
-12dB
4Vrms
-12dB
2Vrms
-12dB
1Vrms
0dBFS
+6dB
-12dB
+12dB
Figure 9. ALC Level diagram example (ALC=OFF)
Figure 10は入力ATTで−6dBし、IPGA値の設定により、出力を0dBに合わせた場合のレベルダイアグラム例で
す。
Input
ATT
IPGA
ADC
-6dB
2Vrms
-6dB
1Vrms
0dBFS
-6dB
+6dB
0.5Vrms
-6dB
+12dB
Figure 10. ALC Level diagram example (ALC=OFF)
MS0309-J-01
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- 25 -
[AK5366]
(2) ALC=ON時
Figure 11, 12にALC=ON時のレベルダイアグラム例を示します。Figure 11は入力ATTで−12dBしREF7-0 bitを
“8CH”に設定した場合のレベルダイアグラム例です。
Input
ATT
ALC
ADC
-12dB
4Vrms
-12dB
2Vrms
-12dB
1Vrms
0dBFS
-0.5dBFS
-0.5dB
+5.5dB
0.5Vrms
-6dBFS
-12dB
+6dB
0.25Vrms
-12dBFS
Figure 11. ALC Level diagram example (ALC=ON, LMTH bit=“0”)
Figure 12は入力ATTで−6dBしREF7-0 bitを“8CH”に設定した場合のレベルダイアグラム例です。
Input
ATT
ALC
ADC
-6dB
2Vrms
-6dB
1Vrms
0dBFS
-0.5dBFS
-0.5dB
-6dB
+5.5dB
0.5Vrms
-6dBFS
-6dB
+6dB
0.25Vrms
-12dBFS
Figure 12. ALC Level diagram example (ALC=ON, LMTH bit=“0”)
MS0309-J-01
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- 26 -
[AK5366]
[4] ALC動作設定手順
ALC動作中は、以下のビットの変更を禁止します。
・LTM1-0, LMTH, LMAT, WTM1-0, ZTM1-0, RATT, REF7-0, ZELMNの各ビット
・ALC開始時にIPGA値の値がLchとRchで異なっている場合は、LchのIPGA値がスタート値になります。
・ALC動作中は、IPGL/Rのレジスタ(04H, 05H)におけるIPGAの領域(80H以上の値)に書き込みを行って
もEnable中は反映されません。ALCがDisableされた後、ゼロクロスかゼロクロスタイムアウト時にそ
の値が反映されます。DATTの領域(アドレス08H, 09H)に書き込みを行うと、ALC動作中でも書き込ま
れたデータが反映されます。
PDN = “L” → “H”
ALC Operation
ALC OFF (WR: ALC = “0”)
マニュアルモード
Set (SEL2-0 bits or SEL2-0 pins)
WR (ZTM1-0, WTM1-0, LTM1-0)
WR (LMAT, RATT, LMTH)
WR (REF7-0)
WR (IPGA7-0)
(1)
WR (ALC = “1”)
(2)
ALC 動作
No
ALC 動作終了?
(1)
Yes
WR (ALC = “0”)
(2)
ALC 動作を終了し、マニュアルモードへ
Note : WR : Write
Figure 13. Registers set-up sequence at ALC operation
(1)でソフトミュートをかけ、(2)でソフトミュートを解除します。
Note : ALC動作終了後のIPGA値は、ALC動作前、ALC動作中を通して最後に設定されたIPGA値に自動的に設
定されます。
MS0309-J-01
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[AK5366]
[5] ALC動作前後のIPGA値について
ALC動作終了後のIPGA値は、ALC動作前、ALC動作中を通して最後に設定されたIPGA値に自動的に設定され
ます。
[動作例1]
1. ALC=OFFの状態で、IPGA値を+12dBに設定する。DATTは0dB設定。
2. ソフトミュートをかけ、ALCをONにする。
3. ソフトミュートを解除する。
4. ALC動作中。この時、IPGA値は−9.5dBからREF7-0 bitで設定された値の間で動作します。
5. ソフトミュートをかけ、ALCをOFFにする。
6. ソフトミュートを解除する。この時、IPGA値は自動的に+12dBに設定されます。DATTは0dBです。
[動作例2]
1. ALC=OFFの状態で、IPGA値を+12dBに設定する。DATTは0dB設定。
2. ソフトミュートをかけ、ALCをONにする。
3. ソフトミュートを解除する。
4. ALC動作中。この時、IPGA値は−9.5dBからREF7-0 bitで設定された値の間で動作します。ALC動作中
にDATTを−10dB設定にする。
5. ソフトミュートをかけ、ALCをOFFにする。
6. ソフトミュートを解除する。この時、IPGA値は+12dBに設定され、DATTは−10dBが設定されます。
„ ソフトミュート機能
ADC出力のディジタル部にソフトミュート機能を内蔵します。ソフトミュートはSMUTE bitまたはSMUTE pin
でコントロールできます。設定はビットとピンでORが取られます。SMUTE bitを“1”またはSMUTE pinを“H”
にすると1028LRCKサイクル以内でADCの出力データが−∞ (“0”)までアテネーションされます。SMUTE bitを
“0”かつSMUTE pinを“L”にすると−∞状態が解除され、−∞から1028LRCKサイクル以内で設定されたDATT値ま
で復帰します。ソフトミュート開始後、ミュートされる前に解除されるとアテネーションが中断され、同じ
サイクルで設定されたDATT値まで復帰します。
ソフトミュート機能はディジタルボリューム(DATT)と共通です。
SM U T E
D AT T Level
(1)
(3)
Attenuation
-∞
GD
(2)
GD
SD T O
Figure 14. Soft Mute Function
(1) 1028LRCKサイクル以内(1028/fs)で出力データが−∞ (“0”)までアテネーションされます。
(2) アナログ入力に対するディジタル出力は群遅延(GD)をもちます。
(3) ミュートされる前にソフトミュートが解除されるとアテネーションが中断され、同じサイクルで設定さ
れたDATT値まで復帰します。
MS0309-J-01
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- 28 -
[AK5366]
„ チップアドレスの設定
3線式シリアルコントロールの場合はC1 bit = “1”, C0 bit = “0”固定です。3線シリアルコントロールの場合、
CAD1ピンはCSNピンとして使用されます。I2Cバスコントロールの場合のチップアドレス(C1-0ビット)と
CAD1ピンの関係をTable 12に示します。
CAD1 pin
C1 bit
C0 bit
L
0
Fixed to “1”
H
1
Fixed to “1”
2
Table 12. Chip address in I C-bus control
Note : CAD1ピンの設定とソフト側で設定するC1ビットは必ず一致させる必要があります。
„ シリアルコントロールインタフェース
(1) 3線シリアルコントロールモード (I2C pin = “L”)
レジスタ設定は3線式シリアルI/Fピン(CSN, CCLK, CDTI)で書き込みを行います。I/F上のデータはChip address
(2bits, C1は“1”固定、C0は“0”固定), Read/Write (1bit), Register address (MSB first, 5bits) と Control Data (MSB first,
8bits)で構成されます。データ送信側はCCLKの“↓”で各ビットを出力し、受信側は“↑”で取り込みます。デー
タの書き込みはCSNの“↑”で有効になります。CCLKのクロックスピードは5MHz (max)です。PDN pin = “L”で
レジスタの値はリセットされます。
CSN
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
C1
C0
R/W
A4
A3
A2
A1
A0
D7
D6
D5
D4
D3
D2
D1
D0
CCLK
CDTI
C1 - C0 : Chip Address (C1="1", C0="0")
R/W :
READ / WRITE (Fixed to "1" : WRITE only)
A4 - A0 : Register Address
D7 - D0 : Control Data
Figure 15. Serial Control I/F Timing
MS0309-J-01
2012/11
- 29 -
[AK5366]
(2) I2Cバスコントロールモード (I2C pin = “H”)
AK5366のI2Cバスモードのフォーマットは、高速モード(max:400kHz)に対応します。
(2)-1. WRITE命令
I2Cバスモードにおけるデータ書き込みシーケンスはFigure 16に示されます。バス上のICへのアクセスには、
最初に開始条件(Start Condition)を入力します。SCLラインが“H”の時にSDAラインを“H”から“L”にすると、開
始条件が作られます(Figure 22)。開始条件の後、スレーブアドレスが送信されます。このアドレスは7ビット
から構成され、8ビット目にはデータ方向ビット(R/W)が続きます。上位5ビットは“00100”固定、次の1ビット
はアクセスするICを選ぶためのアドレスビットで、CAD1 pinにより設定されます(Figure 17)。アドレスが一致
した場合、AK5366は確認応答(Acknowledge)を生成し、命令が実行されます。マスタは確認応答用のクロック
パルスを生成し、SDAラインを解放しなければなりません(Figure 23)。R/W bitが“0”の場合はデータ書き込み、
R/W bitが“1”の場合はデータ読み出しを行います。
第2バイトはサブアドレス(レジスタアドレス)です。サブアドレスは8ビット、MSB firstで構成され、上位3ビ
ットは“0”固定です(Figure 18)。第3バイト以降はコントロールデータです。コントロールデータは8ビット、
MSB firstで構成されます(Figure 19)。AK5366は、各バイトの受信を完了するたびに確認応答を生成します。
データ転送は、必ずマスタが生成する停止条件(Stop Condition)によって終了します。SCLラインが“H”の時に
SDAラインを“L”から“H”にすると、停止条件が作られます(Figure 22)。
AK5366は複数のバイトのデータを一度に書き込むことができます。データを1バイト送った後、停止条件を
送らず更にデータを送ると、サブアドレスが自動的にインクリメントされ、次のデータは次のサブアドレス
に格納されます。アドレス“0DH”を越えるデータを送ると、内部レジスタに対応するアドレスカウンタはロ
ールオーバし、アドレス“00H”から順に格納されます。
クロックが“H”の間は、SDAラインの状態は一定でなければなりません。データラインが“H”と“L”の間で状
態を変更できるのは、SCLラインのクロック信号が“L”の時に限られます(Figure 24)。SCLラインが“H”の時に
SDAラインを変更するのは、開始条件、停止条件を入力するときのみです。
S
T
A
R
T
SDA
S
T
O
P
R/W="0"
Slave
S Address
Sub
Address(n)
Data(n)
A
C
K
Data(n+1)
A
C
K
A
C
K
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 16. Data Transfer Sequence at the I2C-Bus Mode
0
0
1
0
0
CAD1
1
R/W
A2
A1
A0
D2
D1
D0
(CAD1はCAD1ピンにより設定)
Figure 17. The First Byte
0
0
0
A4
A3
Figure 18. The Second Byte
D7
D6
D5
D4
D3
Figure 19. Byte Structure after the second byte
MS0309-J-01
2012/11
- 30 -
[AK5366]
(2)-2. READ命令
R/W bitが“1”の場合、AK5366はREAD動作を行います。指定されたアドレスのデータが出力された後、マス
タが停止条件を送らず確認応答を生成すると、サブアドレスが自動的にインクリメントされ、次のアドレス
のデータを読み出すことができます。アドレス“0DH”のデータを読み出した後、さらに次のアドレスを読み
出す場合にはアドレス“00H”のデータが読み出されます。
AK5366はカレントアドレスリードとランダムリードの2つのREAD命令を持っています。
(2)-2-1. カレントアドレスリード
AK5366は内部にアドレスカウンタを持っており、カレントアドレスリードではこのカウンタで指定されたア
ドレスのデータを読み出します。内部のアドレスカウンタは最後にアクセスしたアドレスの次のアドレス値
を保持しています。例えば、最後にアクセス(READでもWRITEでも)したアドレスが“n”であり、その後カレ
ントアドレスリードを行った場合、アドレス“n+1”のデータが読み出されます。カレントアドレスリードでは、
AK5366はREAD命令のスレーブアドレス(R/W bit = “1”)の入力に対して確認応答を生成し、次のクロックから
内部のアドレスカウンタで指定されたデータを出力したのち内部カウンタを1つインクリメントします。デー
タが出力された後、マスタが確認応答を生成せず停止条件を送ると、READ動作は終了します。
S
T
A
R
T
SDA
S
T
O
P
R/W="1"
Slave
S Address
Data(n)
A
C
K
Data(n+1)
Data(n+2)
A
C
K
A
C
K
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 20. CURRENT ADDRESS READ
(2)-2-2. ランダムアドレスリード
ランダムアドレスリードにより任意のアドレスのデータを読み出すことができます。ランダムアドレスリー
ドはREAD命令のスレーブアドレス(R/W bit = “1”)を入力する前に、ダミーのWRITE命令を入力する必要があ
ります。ランダムアドレスリードでは最初に開始条件を入力し、次にWRITE命令のスレーブアドレス(R/W bit
= “0”)、読み出すアドレスを順次入力します。AK5366がこのアドレス入力に対して確認応答を生成した後、
再送条件、READ命令のスレーブアドレス(R/W bit = “1”)を入力します。AK5366はこのスレーブアドレスの入
力に対して確認応答を生成し、指定されたアドレスのデータを出力し、内部アドレスカウンターを1つインク
リメントします。データが出力された後、マスタが確認応答を生成せず停止条件を送ると、READ動作は終
了します。
S
T
A
R
T
SDA
S
T
A
R
T
R/W="0"
Slave
S Address
Slave
S Address
Sub
Address(n)
A
C
K
A
C
K
S
T
O
P
R/W="1"
Data(n)
A
C
K
Data(n+1)
A
C
K
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 21. RANDOM ADDRESS READ
MS0309-J-01
2012/11
- 31 -
[AK5366]
SDA
SCL
S
P
start condition
stop condition
Figure 22. START and STOP Conditions
DATA
OUTPUT BY
TRANSMITTER
not acknowledge
DATA
OUTPUT BY
RECEIVER
acknowledge
SCL FROM
MASTER
2
1
8
9
S
clock pulse for
acknowledgement
START
CONDITION
Figure 23. Acknowledge on the I2C-Bus
SDA
SCL
data line
stable;
data valid
change
of data
allowed
Figure 24. Bit Transfer on the I2C-Bus
MS0309-J-01
2012/11
- 32 -
[AK5366]
„ ピンとビットによるコントロール
Function
Input Selector
Soft Mute
Pin
SEL2-0 Pin
“LLL” : L1/R1
“LLH” : L2/R2
“LHL” : L3/R3
“LHH” : L4/R4
“HLL” : L5/R5
SMUTE Pin
(Internal Pull-down)
“L” : Normal operation
“H” : Soft muted
Table 13. Pin and Bit control
bit
SEL2-0 bit
“000” : L1/R1
“001” : L2/R2
“010” : L3/R3
“011” : L4/R4
“100” : L5/R5
SMUTE bit
“0” : Normal operation
“1” : Soft muted
Note : 入力セレクタはSEL2-0 pinのどれか1つでも“H”の場合は、ピン設定が優先されます。
ソフトミュートは、ピンとビットでORが取られます。
„ レジスタマップ
Addr
00H
01H
02H
03H
04H
05H
06H
07H
08H
09H
0AH
0BH
0CH
0DH
Register Name
Power Down & Reset Control
Input Selector Control
Clock & Format Control
Timer Select
Lch IPGA Control
Rch IPGA Control
ALC Mode Control 1
ALC Mode Control 2
Lch DATT Control
Rch DATT Control
Lch Peak Hold Low Byte
Lch Peak Hold High Byte
Rch Peak Hold Low Byte
Rch Peak Hold High Byte
D7
0
0
0
0
IPGL7
IPGR7
0
REF7
ATTL7
ATTR7
PHL7
PHL15
PHR7
PHR15
D6
0
0
0
0
IPGL6
IPGR6
0
REF6
ATTL6
ATTR6
PHL6
PHL14
PHR6
PHR14
D5
0
0
0
LTM1
IPGL5
IPGR5
ZELMN
REF5
ATTL5
ATTR5
PHL5
PHL13
PHR5
PHR13
D4
0
0
0
LTM0
IPGL4
IPGR4
ALC
REF4
ATTL7
ATTR4
PHL4
PHL12
PHR4
PHR12
D3
0
0
DIF
ZTM1
IPGL3
IPGR3
FR
REF3
ATTL7
ATTR3
PHL3
PHL11
PHR3
PHR11
D2
MCKPD
SEL2
CKS1
ZTM0
IPGL2
IPGR2
LMTH
REF2
ATTL7
ATTR2
PHL2
PHL10
PHR2
PHR10
D1
MCKAC
SEL1
CKS0
WTM1
IPGL1
IPGR1
RATT
REF1
ATTL7
ATTR1
PHL1
PHL9
PHR1
PHR9
D0
PWN
SEL0
SMUTE
WTM0
IPGL0
IPGR0
LMAT
REF0
ATTL0
ATTR0
PHL0
PHL8
PHR0
PHR8
PDN pin = “L” resets the registers to their default values.
Note: “0”で指定されたビットへの“1”の書き込みは禁止です。
Note: アドレス00H ∼ 09H以外のアドレスへの書き込みは禁止です。
Note: 3線シリアルコントロールにはRead機能はありません。
Read機能はI2Cコントロールのみサポートします。
MS0309-J-01
2012/11
- 33 -
[AK5366]
„ 詳細説明
Addr
00H
Register Name
Power Down & Reset Control
R/W
Default
D7
0
RD
0
D6
0
RD
0
D5
0
RD
0
D4
0
RD
0
D3
0
RD
0
D2
MCKPD
R/W
0
D1
MCKAC
R/W
0
D0
PWN
R/W
1
PWN: Power down control
0 : Power down. All registers are not initialized.
1 : Normal Operation (Default)
“0”でデバイス全体がパワーダウンされます。この時、IPGA及びADCは動作できません。この
ビットによるパワーダウン時はコントロールレジスタの内容は初期化されません。また、コ
ントロールレジスタへの書き込みも可能です。
マスタクロック周波数やサンプリング周波数が変化した時、リセットフリー回路を内蔵して
いますので、PDN pinまたはPWN bitでリセットする必要はありませんが、リセットすること
でノイズが低減できます。
MCKAC: Master clock input mode select
0 : CMOS input (Default)
1 : AC coupling input
MCKPD: MCLK input buffer control
0 : Enable (Default)
1 : Disable
ACカップル入力している場合にMCLKを止める時にはMCKPD bitを“1”にして下さい。
Addr
01H
SEL2-0:
Addr
02H
Register Name
Input Selector Control
R/W
Default
D7
0
RD
0
D6
0
RD
0
D5
0
RD
0
D4
0
RD
0
D3
0
RD
0
D2
SEL2
R/W
0
D1
SEL1
R/W
0
D0
SEL0
R/W
0
D7
0
RD
0
D6
0
RD
0
D5
0
RD
0
D4
0
RD
0
D3
DIF
R/W
0
D2
CKS1
R/W
0
D1
CKS0
R/W
0
D0
SMUTE
R/W
0
Input selector (see Table 6)
初期値は“000”です。
Register Name
Clock & Format Control
R/W
Default
SMUTE: Soft Mute control
0 : Normal Operation (Default)
1 : SDTO outputs soft-muted
CKS1-0: Master clock frequency select (see Table 2)
初期値は“00”です。
DIF:
Audio interface format (see Table 4)
初期値は“0” (24bit, MSB first)です。
MS0309-J-01
2012/11
- 34 -
[AK5366]
Addr
03H
Register Name
Timer Select
R/W
Default
D7
0
RD
0
D6
0
RD
0
D5
LTM1
R/W
1
D4
LTM0
R/W
0
D3
ZTM1
R/W
1
D2
ZTM0
R/W
0
D1
WTM1
R/W
1
D0
WTM0
R/W
1
WTM1-0: ALC Recovery waiting time (see Table 14)
ALC動作中にリミッタ動作が発生しない場合、リカバリ動作を行う周期です。
WTM1
0
0
1
1
WTM0
ALCリカバリ周期 @fs=48kHz
0
288/fs
6ms
1
1152/fs
24ms
0
2304/fs
48ms
1
4608/fs
96ms
Table 14. ALC recovery waiting time
Default
ZTM1-0: Zero crossing timeout (see Table 15)
マイコン書き込み動作、ALCリミッタ(ZELMN bitが“0”の場合)及びALCリカバリ動作により、
ゲインが変更されるのは、L/Rが独立にそれぞれゼロクロスするかまたはタイムアウトした場
合です。
ZTM1
0
0
1
1
ZTM0
0
1
0
1
ゼロクロスタイムアウト時間 @fs=48kHz
288/fs
6ms
1152/fs
24ms
2304/fs
48ms
4608/fs
96ms
Table 15. Zero crossing timeout
Default
LTM1-0: ALC Limiter period (see Table 16)
ZELMN bitが“1”の場合、ALCリミッタ動作により、IPGA値は瞬時に変更されます。IPGA値が
連続して変更される場合はLTM1-0 bitで設定された周期で変更が行われます。
LTM1
0
0
1
1
LTM0
0
1
0
1
@fs=48kHz
ALCリミッタ変更周期
3/fs
63μs
6/fs
125μs
12/fs
250μs
24/fs
500μs
Table 16. ALC limiter period
MS0309-J-01
Default
2012/11
- 35 -
[AK5366]
Addr
04H
05H
Register Name
Lch IPGA Control
Rch IPGA Control
R/W
Default
D7
IPGL7
IPGR7
R/W
1
D6
IPGL6
IPGR6
R/W
0
D5
IPGL5
IPGR5
R/W
0
D4
IPGL4
IPGR4
R/W
0
D3
IPGL3
IPGR3
R/W
0
D2
IPGL2
IPGR2
R/W
0
D1
IPGL1
IPGR1
R/W
0
D0
IPGL0
IPGR0
R/W
0
IPGL/R7-0: Input PGA control (see Table 17)
初期値は“80H”です。
7FH以下の書き込みは禁止です。
ALC OFF時には通常のアナログボリュームとして使用することが可能です。ボリューム変更時には
L/R独立にゼロクロス検出動作を行います。ゼロクロスタイムアウト時間はZTM1-0 bitで設定できま
す。
ALC動作中は、IPGL/Rのレジスタ(04H, 05H)におけるIPGAの領域(80H以上の値)に書き込みを行って
もEnable中は反映されません。ALCがDisableされた後、ゼロクロスかゼロクロスタイムアウト時にそ
の値が反映されます。DATTの領域(レジスタ08H, 09H)に書き込みを行うと、ALC動作中でも書き込ま
れたデータが反映されます。
Data (hex)
A4H
:
9EH
:
98H
97H
96H
:
82H
81H
80H
Gain (dB)
+18
:
+15
:
+12
+11.5
+11
:
+1.0
+0.5
0
Step幅 (dB)
0.5
0.5
0.5
0.5
IPGA
0.5
0.5
0.5dB stepのアナログボリューム
0.5
0.5
0.5
0.5
Table 17. IPGA Code Table
MS0309-J-01
2012/11
- 36 -
[AK5366]
Addr
06H
LMAT:
Register Name
ALC Mode Control 1
R/W
Default
D7
0
RD
0
D6
0
RD
0
D5
ZELMN
R/W
1
D4
ALC
R/W
1
D3
FR
R/W
1
D2
LMTH
R/W
0
D1
RATT
R/W
0
D0
LMAT
R/W
0
ALC Limiter ATT step (see Table 18)
ALCリミッタ動作時、入力信号が設定されたALCリミッタ検出レベル(LMTHで設定)を越えた
場合、現在のIPGA値から減衰させるステップ数を設定します。例えば、現在値が94Hの場合、
LMAT = “1”に設定しておくと、ALCリミッタ動作によってIPGA値は92Hに変更され、
1dB(=0.5dB x 2)減衰されます。
LMAT
ATT Step
0
1
Default
1
2
Table 18. ALC limiter ATT step
RATT: ALC Recovery gain step (see Table 19)
ALCリカバリ動作時、現在のIPGA値から変更させるステップ数を設定します。例えば、現在
のIPGA値が82Hの場合、RATT bit = “1”に設定しておくと、ALCリカバリ動作によってIPGA
値は84Hに変更され、1.0dB(=0.5dB x 2)増加されます。IPGA値が基準レベル(REF7-0 bits)に達
した場合、IPGA値の増加は行いません。
RATT
Gain Step
0
1
Default
1
2
Table 19. ALC recovery gain step
LMTH: ALC Limiter detection level / Recovery waiting counter reset level (see Table 20)
ALCリミッタ検出レベル及びALCリカバリ待機カウンタリセットレベルを設定します。
LMTH
0
1
ALCリミッタ検出レベル ALCリカバリ待機カウンタリセットレベル
ALC Output ≥ −0.5dBFS
−0.5dBFS > ALC Output ≥ −2.5dBFS
ALC Output ≥ −2.0dBFS
−2.0dBFS > ALC Output ≥ −4.0dBFS
Table 20. ALC Limiter detection level / Recovery waiting counter reset level
Default
FR: ALC fast recovery
0 : Disable
1 : Enable (Default)
インパルス性のノイズが入力された場合、通常より早いサイクルでリカバリ動作を行います。
ALC:
ALC enable flag
0 : ALC Disable
1 : ALC Enable (Default)
ZELMN: Zero crossing enable flag at ALC limiter operation
0 : Enable
1 : Disable (Default)
“0”の時、ALCリミッタ動作によりIPGA値が変更されるのは毎チャネル独立にそれぞれゼロク
ロスするか、またはタイムアウトした時です。ゼロクロスタイムアウト時間は、ALCリカバ
リ動作時のゼロクロスタイムアウト時間と同じです。“1”の時、ALCリミッタ動作によりIPGA
値は瞬時に変更されます。ALCリミッタの動作周期は、ZELMN bitが“0”の場合はZTM1-0 bit
で設定され、ZELMN bitが“1”の場合はLTM1-0 bitによって設定できます。
MS0309-J-01
2012/11
- 37 -
[AK5366]
Addr
07H
Register Name
ALC Mode Control 2
R/W
Default
REF7-0:
D7
REF7
R/W
1
D6
REF6
R/W
0
D5
REF5
R/W
0
D4
REF4
R/W
0
D3
REF3
R/W
1
D2
REF2
R/W
1
D1
REF1
R/W
1
D0
REF0
R/W
0
Reference value at ALC recovery operation (see Table 21)
ALCリカバリ動作中、REF7-0 bitで設定された基準値に達した場合、基準値以上のゲイン動作
は行いません。Table 21以外の値には設定しないで下さい。
DATA (hex)
Gain (dB)
A4H
+18.0
:
:
90H
+8.0
8FH
+7.5
8EH
+7.0
Default
8DH
+6.5
:
:
89H
+4.5
:
:
81H
+0.5
80H
0
Table 21. Reference value at ALC recovery operation
Addr
08H
09H
Register Name
Lch DATT Control
Rch DATT Control
R/W
Default
D7
ATTL7
ATTR7
R/W
0
D6
ATTL6
ATTR6
R/W
1
D5
ATTL5
ATTR5
R/W
1
D4
ATTL4
ATTR4
R/W
1
D3
ATTL3
ATTR3
R/W
1
D2
ATTL2
ATTR2
R/W
1
D1
ATTL1
ATTR1
R/W
1
D0
ATTL0
ATTR0
R/W
1
ATTL/R7-0: Digital output volume control (see Table 11)
初期値は“7FH”です。
90H以上の書き込みは禁止です。
PDN pin = “L”の時にはATTL/R7-0 bitは“7FH”に初期化されます。
PWN bit = “0”の時には、初期化されず最後に設定された値を保持します。
Addr
0AH
0BH
0CH
0DH
Register Name
Lch Peak Hold Low Byte
Lch Peak Hold High Byte
Rch Peak Hold Low Byte
Rch Peak Hold High Byte
R/W
Default
D7
PHL7
PHL15
PHR7
PHR15
D6
PHL6
PHL14
PHR6
PHR14
D5
PHL5
PHL13
PHR5
PHR13
0
0
0
D4
PHL4
PHL12
PHR4
PHR12
RD
0
D3
PHL3
PHL11
PHR3
PHR11
D2
PHL2
PHL10
PHR2
PHR10
D1
PHL1
PHL9
PHR1
PHR9
D0
PHL0
PHL8
PHR0
PHR8
0
0
0
0
PHL15-0: Lch Peak Hold Low/High Byte
PHR15-0: Rch Peak Hold Low/High Byte
Lch/RchのオーディオデータをL/R独立にピークホールドします。上位バイトを読み出すとリ
セットされます。下位・上位両バイトを読み出すためには、下位バイト→上位バイトという
順で連続した読み出しを行って下さい。下位バイト読み出しの後、さらに下位バイトを読み
出すと前回の上位バイトは失われます。出力は絶対値で出力されます。フルスケール値は
“FFFFh”です。
PDN pin = “L”またはPWN bit = “0”で初期化されます。
MS0309-J-01
2012/11
- 38 -
[AK5366]
システム設計
Figure 25はシステム接続例です。具体的な回路と測定例については評価ボード(AKD5366)を参照して下さい。
• マスタモード、3線シリアルコントロールモード(I2C pin = “L”)
43
42
41
40
39
38
37
36
35
TEST6
RIN2
TEST5
RIN1
M/S
47k
1μ
34
I2C
44
RIN3
1μ
47k
TEST7
1μ
47k
RIN4
1μ
47k
TEST8
1μ
47k
RIN5
1μ
1μ
47k
1 LIN5
CSN/CAD1 33
2 TEST1
CCLK/SCL 32
3 LIN4
CDTI/SDA 31
47k
4 TEST2
1μ
SEL2 30
47k
Top View
5 LIN3
6 TEST3
1μ
47k
SEL1 29
7 LIN2
SMUTE 27
8 TEST4
1μ
DSP and uP
SEL0 28
TVDD 26
47k
9 LIN1
PDN 25
10 LOPIN
MCLK 24
11 LOUT
LRCK 23
0.1μ
Reset
IPGAR
ROUT
ROPIN
AVDD
AVSS
VCOM
DVSS
DVDD
SDTO
BICK
4.7μ
IPGAL
24k
12
13
14
15
16
17
18
19
20
21
22
4.7μ
24k
0.1μ 0.1μ
0.1μ
10μ
10μ
2.2μ
10
Analog Supply
4.75 ~ 5.25V
Digital Supply
3.0 ~ 5.25V
注:
- AK5366のAVSS, DVSSと周辺コントローラ等のグランドは分けて配線して下さい。
- LOUT/ROUTが容量性負荷を駆動する場合は直列に抵抗を入れて下さい。
- ディジタル入力ピンはオープンにしないで下さい。
- M/S pinはAVDDまたはAVSSに接続して下さい。
Figure 25. Typical Connection Diagram
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[AK5366]
1. グランドと電源のデカップリング
電源とグランドの取り方には十分注意して下さい。通常、AVDD, DVDD, TVDDにはシステムのアナログ電源
を供給します。AVDD, DVDD, TVDDが別電源で供給される場合には、電源立ち上げシーケンスを考える必要
はありません。AVSS, DVSSは同じアナロググランドに接続して下さい。システムのグランドはアナログとデ
ィジタルで分けて配線しPCボード上の電源に近いところで接続して下さい。小容量のデカップリングコンデ
ンサはなるべく電源ピンの近くに接続して下さい。
2. 基準電圧
AVDDとAVSSの電圧差がアナログ入力レンジを設定します。VCOMはアナログ信号のコモン電圧として使わ
れます。このピンには高周波ノイズを除去するために2.2μF程度の電解コンデンサと並列に0.1μFのセラミッ
クコンデンサをAVSSとの間に接続して下さい。特に、セラミックコンデンサはピンにできるだけ近づけて接
続して下さい。VCOM pinから電流を取ってはいけません。ディジタル信号、特にクロックは変調器へのカッ
プリングを避けるため、VCOM pinからできるだけ離して下さい。
3. アナログ入力
AK5366へのアナログ入力は、外付けの抵抗を介してPre-Ampにシングルエンドで入力されます。入力信号レ
ンジに対して、Pre-Amp出力がIPGA(IPGAL, IPGAR pin)の入力レンジ(typ. 0.2 x AVDD Vrms)になるように
Feedback抵抗を調節して下さい。Pre-Amp出力(LOUT, ROUT pin)とIPGA入力(IPGAL, IPGAR pin)の間はコンデ
ンサでDCカットします。IPGAL, IPGAR pinの入力インピーダンスをR、Pre-Amp出力とIPGA入力間のコンデ
ンサ容量をCとする場合、カットオフ周波数はfc=1/(2πRC)です。
出力コードのフォーマットは 2’sコンプリメントです。DCオフセット(ADC自体のDCオフセットも含む)は内
蔵のHPFでキャンセルされます。
AK5366は64fsでアナログ入力をサンプリングします。ディジタルフィルタは、64fsの整数倍付近の帯域を除
く阻止域以上のノイズを全て除去します。AK5366は64fs付近のノイズを減衰させるためにアンチエリアジン
グフィルタ(RCフィルタ)を内蔵しています。
4. 基板配線上の注意
LIN1-5, RIN1-5 pinはPre-Ampのサミングノードです。他の信号とのカップリングには十分注意し、入力抵抗
までの配線もできるだけ短くなるようにして下さい。LOPIN, ROPIN pinも同様に他の信号とのカップリング
とFeedback抵抗までの配線長に注意して下さい。また、LIN1-5, RIN1-5 pinの中で入力として使用されないピ
ンがある場合はオープンにして下さい。
LOUT, ROUT pinに外部でデバイスを接続した場合に、LOUT, ROUT pinがドライブできる外部デバイスの入
力インピーダンスはmin. 6.3kΩです。
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[AK5366]
パッケージ
44pin LQFP (Unit: mm)
1.70max
12.0
0 ~ 0.2
10.0
23
33
0.80
12.0
22
10.0
34
12
44
1
11
0.09 ~ 0.20
0.37±0.10
0°∼10°
0.60±0.20
0.15
„ Material & Lead finish
Package molding compound:
Lead frame material:
Lead frame surface treatment:
Epoxy
Cu
Solder (Pb free) plate
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2012/11
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[AK5366]
マーキング
AKM
AK5366VQ
XXXXXXX
1
XXXXXXX :
Date Code Identifier (7 digits)
改訂履歴
Date (YY/MM/DD)
04/05/25
12/11/20
Revision
00
01
Reason
初版
仕様変更
Page
Contents
41
パッケージ
パッケージ図の寸法を変更
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2012/11
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[AK5366]
重要な注意事項
z
z
z
z
z
z
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