LTC3300-2
アドレス指定が可能な高効率の
双方向マルチセル・バッテリ・バランサ
概要
特長
n
n
n
n
n
n
n
n
n
n
直列に接続された最大 6 本のリチウムイオン電池または
LiFePO4 電池の双方向同期フライバック・バランス調整
バランス電流：最大 10A（外付け部品で設定）
双方向アーキテクチャにより、バランス調整時間と
電力損失を最小限に抑制
電荷転送効率：最大 92%
スタック可能なアーキテクチャにより、
800V 超のシステムが可能
簡素な2 巻線トランスを使用
4ビットCRC パケット・エラー検査機能を備えた
1MHzシリアル・インタフェース
5ビットのアドレスにより個別にアドレス指定可能
数多くのフォルト保護機能
露出パッド付きの48ピンQFNおよび LQFP パッケージ
LTC®3300-2は、
マルチセル・バッテリ・スタックのトランス・ベー
スでの双方向アクティブ・バランス調整を行うフォルト保護機
能付きコントローラICです。関連するゲート駆動回路、高精
度電流検出回路、フォルト検出回路、ウォッチドッグ・タイマを
組み込んだ堅牢なシリアル・インタフェースをすべて内蔵して
います。
各 LTC3300-2は、直列に接続された最大 6 本のバッテリ・セ
ルのバランスを、最大 36Vの入力同相電圧で調整できます。
選択したセルと12 本以上の隣接セルとの間で、電荷を高い
効率で転送できます。各 LTC3300-2デバイスは個別にアドレ
ス指定可能なシリアル・インタフェースを備えているので、最
大 32 個のLTC3300-2 が 1つの制御プロセッサとインタフェー
スをとることができます。
フォルト保護機能の内容は、読み出し機能、巡回冗長検査
（CRC）誤り検出、最大オン時間ボルト秒クランプ、および過
電圧遮断機能です。
アプリケーション
n
n
n
電気自動車 /プラグインHEV
大電力UPS/ 電力網エネルギー貯蔵システム
汎用マルチセル・バッテリ・スタック
関連デバイスのLTC3300-1は、オプトカプラや光アイソレータ
を使用せずに複数のLTC3300-1のシリアル・ポートをデイジー
チェーン接続可能なシリアル・インタフェースを備えています。
L、LT、LTC、LTM、Linear Technologyおよび Linearのロゴはリニアテクノロジー社の登録商
標です。isoSPIはリニアテクノロジー社の商標です。その他すべての商標の所有権は、それぞ
れの所有者に帰属します。
標準的応用例
高効率の双方向バランス調整
NEXT CELL ABOVE
+
CHARGE
RETURN
(IDISCHARGE 1-6)
+
•
CHARGE
RETURN
IDISCHARGE
+
CELL 12
LTC3300-2
ADDRESS n + 1
バランサの効率
4
5
100
ISOLATOR
CELL 7
CELL 6
4
•
4
SERIAL I/O
LTC3300-2
•
CHARGE
SUPPLY
ICHARGE
+
4
CELL 1
•
4
ADDRESS n
ISOLATOR
5
CHARGE TRANSFER EFFICIENCY (%)
CHARGE
SUPPLY
(ICHARGE 1-6)
DC2064A DEMO BOARD
ICHARGE = IDISCHARGE = 2.5A
VCELL = 3.6V
95
CHARGE
DISCHARGE
90
85
80
6
8
10
12
NUMBER OF CELLS (SECONDARY SIDE)
33001 TA01b
33002 TA01a
NEXT CELL BELOW
33002f
詳細：www.linear-tech.co.jp/LTC3300-2
1
LTC3300-2
絶対最大定格（Note 1）
全電源電圧（C6 ～ V–）........................................................ 36V
入力電圧（V– との相対電圧）
C1.........................................................................–0.3V ～ 6V
I1P ....................................................................–0.3V ～ 0.3V
I1S、I2S、I3S、I4S、I5S、I6S .............................–0.3V ～ 0.3V
CSBI、SCKI、SDI ..................................................–0.3V ～ 6V
VREG、SDO ...........................................................–0.3V ～ 6V
RTONP、RTONS .................. –0.3V ～最小 [VREG ＋0.3V、6V]
CTRL、BOOST、WDT ........... –0.3V ～最小 [VREG ＋0.3V、6V]
A4、A3、A2、A1、A0............. –0.3V ～最小 [VREG ＋0.3V、6V]
ピン間の電圧
Cn とCn-1* ...........................................................–0.3V ～ 6V
In PとCn-1* .......................................................–0.3V ～ 0.3V
BOOST+ とC6 .......................................................–0.3V ～ 6V
SDO 電流 ........................................................................... 10mA
G1P、Gn P、G1S、Gn S、BOOST– 電流 ........................... ±200mA
動作接合部温度範囲（Note 2、7）
LTC3300I-2 .................................................... –40°C ～ 125°C
LTC3300H-2 ................................................... –40°C ～ 150°C
保存温度範囲.................................................... –65°C ～ 150°C
*n ＝2 ～ 6
ピン配置
TOP VIEW
49
V–
36 C5
35 G5P
34 I5P
33 C4
32 G4P
31 I4P
30 C3
29 G3P
28 I3P
27 C2
26 G2P
25 I2P
G6S 1
I6S 2
G5S 3
I5S 4
G4S 5
I4S 6
G3S 7
I3S 8
G2S 9
I2S 10
G1S 11
I1S 12
49
V–
36
35
34
33
32
31
30
29
28
27
26
25
C5
G5P
I5P
C4
G4P
I4P
C3
G3P
I3P
C2
G2P
I2P
RTONS 13
RTONP 14
CTRL 15
CSBI 16
SCKI 17
SDI 18
SDO 19
WDT 20
V– 21
I1P 22
G1P 23
C1 24
RTONS 13
RTONP 14
CTRL 15
CSBI 16
SCKI 17
SDI 18
SDO 19
WDT 20
V– 21
I1P 22
G1P 23
C1 24
G6S 1
I6S 2
G5S 3
I5S 4
G4S 5
I4S 6
G3S 7
I3S 8
G2S 9
I2S 10
G1S 11
I1S 12
48
47
46
45
44
43
42
41
40
39
38
37
48 VREG
47 A4
46 A3
45 A2
44 A1
43 A0
42 BOOST
41 BOOST–
40 BOOST+
39 C6
38 G6P
37 I6P
VREG
A4
A3
A2
A1
A0
BOOST
BOOST–
BOOST+
C6
G6P
I6P
TOP VIEW
UK PACKAGE
48-LEAD (7mm × 7mm) PLASTIC QFN
TJMAX = 150°C, θJA = 34°C/W, θJC = 3°C/W
EXPOSED PAD (PIN 49) IS V–, MUST BE SOLDERED TO PCB
LXE PACKAGE
48-LEAD (7mm × 7mm) PLASTIC LQFP
TJMAX = 150°C, θJA = 20.46°C/W, θJC = 3.68°C/W
EXPOSED PAD (PIN 49) IS V–, MUST BE SOLDERED TO PCB
発注情報
無鉛仕上げ
テープアンドリール
製品マーキング *
パッケージ
温度範囲
LTC3300IUK-2#PBF
LTC3300IUK-2#TRPBF
LTC3300UK-2
48-Lead (7mm × 7mm) Plastic QFN
–40°C to 125°C
LTC3300HUK-2#PBF
LTC3300HUK-2#TRPBF
LTC3300UK-2
48-Lead (7mm × 7mm) Plastic QFN
–40°C to 150°C
パッケージ
無鉛仕上げ
トレイ
製品マーキング *
LTC3300ILXE-2#PBF
LTC3300ILXE-2#PBF
LTC3300LXE-2
48-Lead (7mm × 7mm) Plastic eLQFP
–40°C to 125°C
温度範囲
LTC3300HLXE-2#PBF
LTC3300HLXE-2#PBF
LTC3300LXE-2
48-Lead (7mm × 7mm) Plastic eLQFP
–40°C to 150°C
さらに広い動作温度範囲で規定されるデバイスについては、弊社または弊社代理店にお問い合わせください。* 温度グレードは出荷時のコンテナのラベルで識別されます。
非標準の鉛仕上げの製品の詳細については、弊社または弊社代理店にお問い合わせください。
無鉛仕上げの製品マーキングの詳細については、http://www.linear-tech.co.jp/leadfree/をご覧ください。
テープアンドリールの仕様の詳細については、http://www.linear-tech.co.jp/tapeandreel/をご覧ください。
33002f
2
詳細：www.linear-tech.co.jp/LTC3300-2
LTC3300-2
電気的特性 l は、規定動作接合部温度範囲での規格値を意味する。それ以外は、TA ＝ 25 Cでの値（Note 2）。注記がない限り、
BOOST+ ＝ 25.2V、C6 ＝ 21.6V、C5 ＝ 18V、C4 ＝ 14.4V、C3 ＝ 10.8V、C2 ＝ 7.2V、C1 ＝ 3.6V、V– ＝ 0V。
SYMBOL
PARAMETER
CONDITIONS
IQ_SD
Supply Current When Not Balancing
(Post Suspend or Pre First Execute)
Measured at C1, C2, C3, C4, C5
Measured at C6
Measured at BOOST+
IQ_ACTIVE
Supply Current When Balancing
(Note 3)
Balancing C1 Only (Note 4 for V–, C2, C6)
Measured at C1
Measured at C2, C3, C4, C5
Measured at C6
Measured at BOOST+
直流仕様
Balancing C2 Only (Note 4 for C1, C3, C6)
Measured at C1
Measured at C2
Measured at C3, C4, C5
Measured at C6
Measured at BOOST+
Balancing C3 Only (Note 4 for C2, C4, C6)
Measured at C1, C4, C5
Measured at C2
Measured at C3
Measured at C6
Measured at BOOST+
VCELL|MIN Comparator Hysteresis
VCELL|MAX
Maximum Cell Voltage (Rising)
Before Disabling Balancing
VCELL|MAX(HYST)
VCELL|MAX Comparator Hysteresis
VREG
Regulator Pin Voltage
VREG Voltage (Rising) for
Power-On Reset
VREG|MIN
Minimum VREG Voltage (Falling) for
Secondary Gate Drive
0
14
0
1
22
10
μA
μA
μA
250
70
560
0
375
105
840
10
μA
μA
μA
μA
–70
250
70
560
0
375
105
840
10
μA
μA
μA
μA
μA
–105
–105
Cn to Cn – 1 Voltage to Balance Cn , n = 2 to 6
C1 Voltage to Balance C1
Cn + 1 to Cn Voltage to Balance Cn , n = 1 to 5
BOOST+ to C6 Voltage to Balance C6, BOOST = V–
l
l
l
l
C1, Cn to Cn – 1 Voltage to Balance Any Cell,
n = 2 to 6
l
4.7
l
4.25
l
4.4
1.8
1.8
1.8
1.8
70
–70
250
560
0
105
70
–70
250
560
0
105
70
–70
740
60
0
105
1110
90
10
μA
μA
μA
μA
μA
2
2
2
2
2.2
2.2
2.2
2.2
V
V
V
V
5
375
840
10
375
840
10
375
840
10
l
3.8
μA
μA
μA
μA
μA
μA
μA
μA
μA
μA
mV
5.3
V
V
V
4.8
4.0
VREG Voltage to Balance Cn , n = 1 to 6
μA
μA
μA
μA
μA
105
0.5
9V ≤ C6 ≤ 36V, 0mA ≤ ILOAD ≤ 20mA
UNITS
70
–70
250
560
0
70
VCELL|RECONNECT Maximum Cell Voltage (Falling) to
Re-Enable Balancing
VREG|POR
6
–105
Balancing C6 Only (Note 4 for C5, C6, BOOST+)
Measured at C1, C2, C3, C4
Measured at C5
Measured at C6
Measured at BOOST+ (BOOST = V–)
Measured at BOOST+ (BOOST = VREG)
VCELL|MIN(HYST)
MAX
–105
Balancing C5 Only (Note 4 for C4, C6)
Measured at C1, C2, C3
Measured at C4
Measured at C5
Measured at C6
Measured at BOOST+
Minimum Cell Voltage (Rising)
Required for Primary Gate Drive
TYP
–105
Balancing C4 Only (Note 4 for C3, C5, C6)
Measured at C1, C2, C5
Measured at C3
Measured at C4
Measured at C6
Measured at BOOST+
VCELL|MIN
MIN
5.2
V
V
V
33002f
詳細：www.linear-tech.co.jp/LTC3300-2
3
LTC3300-2
電気的特性
l は、規定動作接合部温度範囲での規格値を意味する。それ以外は、TA ＝ 25 Cでの値
（Note 2）。注記がない限り、
BOOST+ ＝ 25.2V、C6 ＝ 21.6V、C5 ＝ 18V、C4 ＝ 14.4V、C3 ＝ 10.8V、C2 ＝ 7.2V、C1 ＝ 3.6V、V– ＝ 0V。
SYMBOL
PARAMETER
CONDITIONS
IREG_SC
Regulator Pin Short Circuit Current
Limit
VREG = 0V
VRTONP
RTONP Servo Voltage
RRTONP = 20kΩ
l
1.158
1.2
1.242
V
VRTONS
RTONS Servo Voltage
RRTONS = 15kΩ
l
1.158
1.2
1.242
IWDT_RISING
WDT Pin Current, Balancing
RTONS = 15kΩ, WDT = 0.5V
l
72
80
88
V
μA
IWDT_FALLING
WDT Pin Current as a Percentage
of IWDT_RISING, Secondary OV
RTONS = 15kΩ, WDT = 2V
l
85
87.5
90
%
VPEAK_P
Primary Winding Peak Current
Sense Voltage
I1P
In P to Cn – 1 , n = 2 to 6
l
l
50
50
±5
mV
mV
l
±1.7
55
55
VPEAK_P Matching (All 6)
±[(Max – Min)/(Max + Min)] • 100%
45
45
VPEAK_S
Secondary Winding Peak Current
Sense Voltage
I1S
In S to Cn – 1 , n = 2 to 6, CTRL = 0 Only
l
l
50
50
55
55
mV
mV
VZERO_P
VZERO_S
±[(Max – Min)/(Max + Min)] • 100%
l
Primary Winding Zero Current
Sense Voltage (Note 5)
I1P
In P to Cn – 1 , n = 2 to 6
l
l
VZERO_P Matching (All 6)
Normalized to Mid-Range VPEAK_P
±{[(Max – Min)/2]/(VPEAK_P|MIDRANGE)} • 100%
(Note 6)
Secondary Winding Zero Current
Sense Voltage (Note 5)
I1S
In S to Cn – 1 , n = 2 to 6, CTRL = 0 Only
BOOST– Pin Pull-Down RON
–
±{[(Max – Min)/2]/(VPEAK_S|MIDRANGE)} • 100%
(Note 6)
TYP
MAX
55
VPEAK_S Matching (All 6)
VZERO_S Matching (All 6)
Normalized to Mid-Range VPEAK_S
RBOOST_L
MIN
45
45
–7
–7
l
l
l
–12
–12
l
Measured at 100mA Into Pin, BOOST = VREG
mA
±0.5
±3
–2
–2
3
3
±1.7
±5
–7
–7
–2
–2
±0.5
UNITS
±3
%
%
mV
mV
%
mV
mV
%
2.5
Ω
4
Ω
RBOOST_H
BOOST Pin Pull-Up RON
Measured at 100mA Out of Pin, BOOST = VREG
TSD
Thermal Shutdown Threshold
(Note 7)
Rising Temperature
THYS
Thermal Shutdown Hysteresis
tr_P
Primary Winding Gate Drive Rise
Time (10% to 90%)
G1P Through G6P, CGATE = 2500pF
35
70
ns
tf_P
Primary Winding Gate Drive Fall
Time (90% to 10%)
G1P Through G6P, CGATE = 2500pF
20
40
ns
tr_S
Secondary Winding Gate Drive
Rise Time (10% to 90%)
G1S, CGATE = 2500pF
G2S Through G6S, CTRL = 0 Only, CGATE = 2500pF
30
30
60
60
ns
ns
tf_S
Secondary Winding Gate Drive Fall
Time (90% to 10%)
G1S, CGATE = 2500pF
G2S Through G6S, CTRL = 0 Only, CGATE = 2500pF
20
20
40
40
tONP|MAX
Primary Winding Switch
Maximum On-Time
RRTONP = 20kΩ (Measured at G1P-G6P)
l
6
7.2
8.4
ns
ns
μs
tONP|MAX Matching (All 6)
±[(Max – Min)/(Max + Min)] • 100%
l
±1
±4
Secondary Winding Switch
Maximum On-Time
RRTONS = 15kΩ (Measured at G1S-G6S)
l
1
1.2
1.4
%
μs
±[(Max – Min)/(Max + Min)] • 100%
l
±1
±4
%
タイミング仕様
tONS|MAX
tONS|MAX Matching (All 6)
tDLY_START
Delayed Start Time After New/
Different Balance Command or
Recovery from Voltage/Temp Fault
155
°C
10
°C
2
ms
SPIポートのタイミング仕様
t1
SDI Valid to SCKI Rising Setup
Write Operation
l
10
ns
t2
SDI Valid from SCKI Rising Hold
Write Operation
l
250
ns
t3
SCKI Low
l
400
ns
t4
SCKI High
l
400
ns
33002f
4
詳細：www.linear-tech.co.jp/LTC3300-2
LTC3300-2
電気的特性
l は、規定動作接合部温度範囲での規格値を意味する。それ以外は、TA ＝ 25 Cでの値
（Note 2）。注記がない限り、
BOOST+ ＝ 25.2V、C6 ＝ 21.6V、C5 ＝ 18V、C4 ＝ 14.4V、C3 ＝ 10.8V、C2 ＝ 7.2V、C1 ＝ 3.6V、V– ＝ 0V。
SYMBOL
PARAMETER
t5
CSBI Pulse Width
l
400
ns
t6
SCKI Rising to CSBI Rising
l
100
ns
t7
CSBI Falling to SCKI Rising
l
100
t8
SCKI Falling to SDO Valid
fCLK
Clock Frequency
tWD1
Watchdog Timer Timeout Period
WDT Assertion Measured from Last Valid Command
Byte
l
tWD2
Watchdog Timer Reset Time
WDT Negation Measured from Last Valid Command
Byte
l
VIH
Digital Input Voltage High
Pins CSBI, SCKI, SDI
Pins CTRL, BOOST
Pins A4, A3, A2, A1, A0
Pin WDT
l
l
l
l
VIL
Digital Input Voltage Low
Pins CSBI, SCKI, SDI
Pins CTRL, BOOST
Pins A4, A3, A2, A1, A0
Pin WDT
l
l
l
l
IIH
Digital Input Current High
Pins CSBI, SCKI, SDI
Pins CTRL, BOOST
Pins A4, A3, A2, A1, A0
Pin WDT, Timed Out
–1
–1
–1
–1
0
0
0
0
1
1
1
1
V
V
V
V
μA
μA
μA
μA
IIL
Digital Input Current Low
Pins CSBI, SCKI, SDI
Pins CTRL, BOOST
Pins A4, A3, A2, A1, A0
Pin WDT, Not Balancing
–1
–1
–1
–1
0
0
0
0
1
1
1
1
μA
μA
μA
μA
VOL
Digital Output Voltage Low
Pin SDO, Sinking 500µA; Read
l
0.3
V
IOH
Digital Output Current High
Pin SDO at 6V
l
100
nA
デジタルI/O 仕様
CONDITIONS
MIN
Read Operation
TYP
MAX
ns
250
l
1
l
0.75
UNITS
1.5
2.25
1.5
5
VREG – 0.5
VREG – 0.5
VREG – 0.5
2
ns
MHz
second
μs
V
V
V
V
0.5
0.5
0.5
0.8
Note 1：絶対最大定格に記載された値を超えるストレスはデバイスに永続的損傷を与える可
能性がある。長期にわたって絶対最大定格条件に曝すと、デバイスの信頼性と寿命に悪影響
を与える恐れがある。
合計値から70μAを引き、C6の場合は合計値から450μAを引く。例えば、6 個のバランサが動
作中である場合、C1の電流は[250 – 70＋70＋70＋70＋70 – 5（70）]μA＝110μAになり、C6
の電流は[560＋560＋560＋560＋560＋740 – 5（450）]μA＝1290μAになる。
Note 2：LTC3300-2はTJ が TA にほぼ等しいパルス負荷条件でテストされる。LTC3300I-2は、
–40°C ～ 125°Cの動作接合部温度範囲で動作することが保証されている。LTC3300H-2は、
–40°C ～ 150°Cの動作接合部温度範囲で動作することが保証されている。接合部温度が高い
と動作寿命が短くなる。125°Cを超える接合部温度では動作寿命はディレーティングされる。
これらの仕様を満たす最高周囲温度は、基板レイアウト、パッケージの定格熱インピーダン
スおよび他の環境要因と関連した特定の動作条件によって決まることに注意。接合部温度
）
は周囲温度（T（
）
および電力損失（P（
）
から次式に従って計算される。
（T（°C）
J
A °C）
D W）
Note 4：バランス調整が動作しているときの、動的な電源電流は、スイッチング周波数で供給さ
れるゲート電荷によって増加する。これらの電流の推定の詳細については、
「動作」
の
「ゲート・
ドライバ /ゲート駆動コンパレータ」
と
「電圧レギュレータ」
のセクションを参照。
TJ = TA + (PD • θJA)
ここで、θJA
（°C/W）
はパッケージの熱インピーダンス。
Note 3：複数のセルのバランスを一度に調整する場合、個々のセルの電源電流は、表で与えら
れた値から次のように計算できる。まず、動作中のバランサについて、セルごとに該当する表
の値を加算する。次に動作中の他の各バランサについて、C1、C2、C3、C4、および C5の場合は
Note 5：表で与えられたゼロ電流検出電圧は、直流しきい値。アプリケーションに現れる実際
のゼロ電流検出電圧は、巻線電流のスルーレートと電流検出コンパレータの有限遅延により、
ゼロに近くなる。
Note 6：ミッドレンジ値は、6 個のグループ内の最小値と最大値の平均。
Note 7：このデバイスは短時間の過負荷状態の間デバイスを保護するための過熱保護機能を
備えている。この過熱保護機能が動作しているときは、最高接合部温度を超える場合がある。
規定された最高動作接合部温度を超えた状態で使用を続けると、デバイスの劣化または故
障が生じるおそれがある。
33002f
詳細：www.linear-tech.co.jp/LTC3300-2
5
LTC3300-2
標準的性能特性
注記がない限り、TA ＝ 25 C。
バランスを調整していないときの
C6 電源電流と温度
1.06
C6 = 21.6V
IQ(ACTIVE)/IQ(ACTIVE AT 25°C)
2.05
1.95
1.00
14
12
0.98
TYP = 740µA
TYP = 560µA
TYP = 250µA
TYP = 70µA
TYP = 60µA
TYP = –70µA
0.96
10
–50 –25
0
0.94
–50 –25
25 50
75 100 125 150
TEMPERATURE (°C)
0
1.80
–50 –25
5.0
CELL VOLTAGE RISING
TA = 25°C
4.69
IVREG = 10mA
4.68
4.9
C6 = 36V
4.67
4.7
4.6
CELL VOLTAGE FALLING
4.5
4.4
4.8
4.66
C6 = 9V
VREG (V)
4.8
VREG (V)
VCELL(MAX) (V)
25 50 75 100 125 150
TEMPERATURE (°C)
VREG 電圧と温度
4.70
4.9
4.65
4.7
4.64
C6 = 36V
4.63
C6 = 9V
4.6
4.62
4.3
4.61
4.2
–50 –25
0
4.5
25 50 75 100 125 150
TEMPERATURE (°C)
0
5
C6 = 21.6V
59
C6 = 21.6V
1.224
IVREG (mA)
3.975
VRTONP, VRTONS (V)
57
4.000
1.212
56
1.200
55
54
53
VREG FALLING
(MIN SEC. GATE DRIVE)
52
3.925
3.900
–50 –25
VRTONP、VRTONS と温度
1.236
58
4.050
VREG RISING (POR)
25 50 75 100 125 150
TEMPERATURE (°C)
33002 G07
50
–50 –25
VRTONP
1.188
VRTONS
1.176
51
0
25 50 75 100 125 150
TEMPERATURE (°C)
33002 G06
VREG 短絡電流制限と温度
60
4.075
4.025
0
33002 G05
VREGPOR 電圧および
最小 2 次側ゲート駆動と温度
3.950
4.60
–50 –25
10 15 20 25 30 35 40 45 50
IVREG (mA)
LT33002 G04
VREG (V)
0
33002 G03
VREG 負荷レギュレーション
5.2
4.100
1.90
33002 G02
バランス調整可能な
最大セル電圧と温度
5.0
CELL VOLTAGE FALLING
1.85
25 50 75 100 125 150
TEMPERATURE (°C)
33002 G01
5.1
CELL VOLTAGE RISING
2.00
1.02
16
IQ(SD) (µA)
2.10
3.6V PER CELL
MATCH CURVE WITH TABLE ENTRY
1.04
18
1 次側ゲート駆動に必要な
最小セル電圧と温度
VCELL(MIN) (V)
20
バランスを調整しているときの
電源電流と温度（25 Cに正規化）
0
25 50 75 100 125 150
TEMPERATURE (°C)
33002 G08
1.164
–50 –25
0
25 50 75 100 125 150
TEMPERATURE (°C)
33002 G09
33002f
6
詳細：www.linear-tech.co.jp/LTC3300-2
LTC3300-2
標準的性能特性 注記がない限り、TA ＝ 25 C。
VRTONP、VRTONS と外付け抵抗
1.236
WDTピンの電流と温度
85
TA = 25°C
RTONS = 15k
BALANCING
WDT = 0.5V
1.224
80
VRTONP, VRTONS (V)
WDTピンの電流とRTONS
240
200
1.212
75
SECONDARY OV
WDT = 2V
1.188
VRTONS
IWDT (µA)
IWDT (µA)
160
1.200
70
VRTONP
1
10
RTONP, RTONS RESISTANCE (kΩ)
65
–50 –25
100
0
5.0
49
8.0
0
SECONDARY
–5.0
–7.5
0
25 50
75 100 125 150
TEMPERATURE (°C)
–10.0
–50 –25
0
18
tONP(MAX),tONS(MAX) (µs)
0
25 50 75 100 125 150
TEMPERATURE (°C)
33002 G16
0
25 50 75 100 125 150
TEMPERATURE (°C)
ウォッチドッグ・タイマの
タイムアウト期間と温度
1.65
TA = 25°C
1.60
14
12
PRIMARY
10
6
4
0
10
15
25 30 35
RTONP, RTONS (kΩ)
20
1.45
1.40
SECONDARY
5
1.55
1.50
8
2
1.0
–50 –25
6.8
33002 G15
16
1.1
7.2
最大オン時間とRTONP、RTONS
20
1.2
45
7.6
33002 G14
2 次側巻線スイッチ最大オン時間と
温度
1.3
40
RTONP = 20k
VCELL = 3.6V
6.0
–50 –25
25 50 75 100 125 150
TEMPERATURE (°C)
33002 G13
RTONS = 15k
35
6.4
tWD1 (SECONDS)
45
–50 –25
20 25 30
RTONS (kΩ)
15
PRIMARY
–2.5
SECONDARY
47
tONS(MAX) (µs)
8.4
tONP(MAX) (µs)
VZERO_P, VZERO_S (mV)
VPEAK_P, VPEAK_S (mV)
51
10
1 次側巻線スイッチ最大オン時間と
温度
VCELL = 3.6V
RANDOM CELL SELECTED
2.5
PRIMARY
5
33002 G12
ゼロ電流検出しきい値と温度
VCELL = 3.6V
RANDOM CELL SELECTED
53
0
25 50 75 100 125 150
TEMPERATURE (°C)
SECONDARY OV
WDT = 2V
33002 G11
ピーク電流検出しきい値と温度
1.4
BALANCING
WDT = 0.5V
40
33002 G10
55
120
80
1.176
1.164
TA = 25°C
40
45
33002 G17
1.35
–50 –25
0
25 50 75 100 125 150
TEMPERATURE (°C)
33002 G18
33002f
詳細：www.linear-tech.co.jp/LTC3300-2
7
LTC3300-2
標準的性能特性
注記がない限り、TA ＝ 25 C。
バランサの効率とセル電圧
バランス電流とセル電圧
2.7
DC2064A DEMO BOARD
ICHARGE = IDISCHARGE = 2.5A
FOR 12-CELL STACK ONLY
91
90
89
DISCHARGE, 12-CELL STACK
DISCHARGE, 6-CELL STACK
CHARGE, 6-CELL STACK
CHARGE, 12-CELL STACK
2.8
3.0
CHARGE, 12-CELL STACK
2.6
92
3.2 3.4 3.6 3.8
VOLTAGE PER CELL (V)
4.0
BALANCE CURRENT (A)
CHARGE TRANSFER EFFICIENCY (%)
93
DISCHARGE, 12-CELL STACK
2.5
2.4
DISCHARGE, 6-CELL STACK
DC2064A DEMO BOARD
ICHARGE = IDISCHARGE = 2.5A
FOR 12-CELL STACK ONLY
2.3
2.2
2.1
2.8
4.2
CHARGE, 6-CELL STACK
3.0
3.8
3.2 3.4 3.6
VOLTAGE PER CELL (V)
4.0
33002 G19
33002 G20
標準的な充電波形
標準的な放電波形
I1S
50mV/DIV
I1P
50mV/DIV
I1P
50mV/DIV
PRIMARY
DRAIN
50V/DIV
SECONDARY
DRAIN
50V/DIV
I1S
50mV/DIV
33002 G21
2µs/DIV
DC2064A DEMO BOARD
ICHARGE = 2.5A
T=2
S = 12
充電中にセルが断線した場合の
保護
SECONDARY
DRAIN
50V/DIV
PRIMARY
DRAIN
50V/DIV
G1P
2V/DIV
CONNECTION TO
C1 BROKEN
放電中に2 次側スタックが
断線した場合の保護
BALANCING
SHUTS OFF
50µs/DIV
G1P
2V/DIV
33002 G23
バランサの充電方向
オンザフライ
~66V
SECONDARY
STACK VOLTAGE
10V/DIV 43.2V
33002 G22
2µs/DIV
DC2064A DEMO BOARD
IDISCHARGE = 2.5A
T=2
S = 12
~5.2V
C1 PIN
1V/DIV 3.6V
4.2
CONNECTION TO
STACK BROKEN
I1P
50mV/DIV
2ms
CHARGING
DISCHARGING
G1P
2V/DIV
BALANCING
SHUTS OFF
500µs/DIV
SCKI
5V/DIV
33002 G24
20µs/DIV
33002 G25
33002f
8
詳細：www.linear-tech.co.jp/LTC3300-2
LTC3300-2
ピン機能
注：このデータ・シートでは、慣習として、エネルギーの転送方
向に関わらず、個々のバッテリ・セルに並列に接続されたトラ
ンスの巻線を1 次側と呼び、複数の直列スタック・セルと並列
に接続されたトランスの巻線を2 次側と呼びます。
SCKI（ピン17）
：シリアル・クロック入力。SCKIピンは、
レール･
トゥ･レール出力ロジック・ゲートとインタフェースします。詳細
については、
「動作」
のセクションの
「シリアル・ポート」
を参照
してください。
G6S、G5S、G4S、G3S、G2S、G1S（ ピ ン1、3、5、7、9、11）
：
G1S ∼ G6Sは、トランスの2 次側巻線と直列に接続された外
付けNMOSトランジスタを駆動するためのゲート・ドライバ出
力です。
トランスの1 次側は、バッテリ・セル1 ∼ 6と並列に接
続されます。1つのトランス
（CTRL＝VREG）
を使用して部品
数を最小に抑えるバランス調整アプリケーションの場合は、
G2S ∼ G6Sを接続しません。
SDI（ピン18）
：シリアル・データ入力。LTC3300-2にデータを
書き込むとき、SDIピンはレール･トゥ･レール出力ロジック・
ゲートとインタフェースします。詳細については、
「動作」
のセク
ションの
「シリアル・ポート」
を参照してください。
I6S、I5S、I4S、I3S、I2S、I1S（ピン2、4、6、8、10、12）
：I1S ∼
I6Sは、トランスの2 次側巻線電流を測定するための電流検
出入力です。
トランスの1 次側は、バッテリ・セル1 ∼ 6と並列
に接続されます。1つのトランス
（CTRL ＝VREG）を使用して
部品数を最小に抑えるバランス調整アプリケーションの場合
は、I2S ∼ I6SをV– に接続します。
RTONS（ピン13）
：2 次側巻線の最大 tON 設定抵抗。RTONS
ピンは、1.2Vにサーボ制御されます。V– に向かう抵抗は、2
次側巻線と直列に接続されたすべての外付けNMOSトラン
ジスタの最大オン時間を設定します。これによって、すべての
2 次側巻線の短絡電流検出抵抗から保護します。この機能を
無効化する場合は、RTONSをVREG に接続します。2 次側巻
線のOVPしきい値（WDTピンを参照）
も、抵抗 RTONS の値に
従います。
RTONP（ピン14）
：1 次側巻線の最大 tON 設定抵抗。RTONPピ
ンは、1.2Vにサーボ制御されます。V–に向かう抵抗は、1 次
側巻線と直列に接続されたすべての外付けNMOSトランジス
タの最大オン時間を設定します。これによって、すべての1 次
側巻線の短絡電流検出抵抗から保護します。この機能を無
効化する場合は、RTONPをVREG に接続します。
CTRL：
（ピン15）
：制御入力。CTRLピンをVREG に接続した
場合、LTC3300-2は、1つのトランスを使用する部品数最小
のアプリケーション用に構成され、CTRLピンをV– に接続し
た場合、LTC3300-2は、複数のトランスを使用するアプリケー
ション用に構成されます。このピンは、VREG またはV– のいず
れかに接続する必要があります。
CSBI（ピン16）
：チップ選択（アクティブ L ）入力。CSBIピンは、
レール･トゥ･レール出力ロジック・ゲートとインタフェース
します。詳細については、
「動作」
のセクションの
「シリアル・
ポート」
を参照してください。
SDO（ピン19）
：シリアル・データ出力。LTC3300-2 からデータ
を読み出すとき、SDOピンはNMOSオープンドレイン出力に
なります。詳細については、
「動作」
のセクションの
「シリアル・
ポート」
を参照してください。
WDT（ピン20）
：ウォッチドッグ・タイマ出力
（アクティブ H ）。
初期電源投入時、有効なバランス・コマンドの実行が試みら
れていないときに、外付けプルアップ抵抗が存在する場合、
WDTピンは高インピーダンスになり、 H に引き上げられます
（内部では約 5.6Vにクランプされます）。バランス調整中
（ま
たは、バランスを調整しようとして電圧 / 温度フォルトのために
実行できないとき）
に、通信が正常に動作している間、WDT
ピンは、抵抗 RTONS に従う高精度電流源によって L に引き
下げられます。ただし、1.5 秒間（標準）、有効なコマンド・バイ
トが書き込まれなかった場合、WDT出力は H に戻ります。
WDT が H になると、すべてのバランサが停止します。WDT
をV– に接続することによって、ウォッチドッグ・タイマ機能を
ディスエーブルできます。このピンを使用して、2 次側巻線の
OVP 機能を実装することもできます
（「動作」
のセクションを参
照）。
–
V（ピン21、
露出パッド・ピン49）
：V– は、一連のセルのうち、
最も低い負の電位に接続します。露出パッドは、LTC3300-2
の直下に配置した複数のビアを使って、プリント回路基板の2
番目の層の、V– にバイアスされた連続したグランド・プレーン
に接続します。
I1P、I2P、I3P、I4P、I5P、I6P（ピン22、25、28、31、34、37）
：
I1P ∼ I6Pは、バッテリ・セル1 ∼ 6と並列に接続されたトラン
スの1 次側巻線電流を測定するための、電流検出入力です。
G1P、G2P、G3P、G4P、G5P、G6P（ピン23、26、29、32、35、38）
：
G1P ∼ G6Pは、バッテリ・セル1 ∼ 6と並列に接続されたトラ
ンスの1 次側巻線と直列に接続された外付けNMOSトランジ
スタを駆動するための、ゲート・ドライバ出力です。
33002f
詳細：www.linear-tech.co.jp/LTC3300-2
9
LTC3300-2
ピン機能
C1、C2、C3、C4、C5、C6
（ピン24、27、30、33、36、39）
：C1 ∼
C6は、バッテリ・セル1 ∼ 6の正端子に接続します。バッテリ・
セル1の負端子は、V– に接続します。
BOOST+（ピン40）
：BOOST+ ピン。このピンは、外付けフライ
ング・コンデンサの陽極に接続され、特定のLTC3300-2サブ
スタック内の先頭バッテリ・セルをバランス調整するために必
要となる十分なゲート駆動の生成に使用されます。
ショットキ・
+
ダイオードを、C6からBOOST に接続する必要もあります。あ
るいは、上位のサブスタックが存在する場合、BOOST+ ピンを
そのサブスタック内の1つ上のセルに接続することもできます。
このピンは、事実上、C7になります。
（注記：
「サブスタック」
とは、
さらに大きなスタックの一部として個々のLTC3300-2にローカ
ルに接続された、3 ∼ 6 個のバッテリ・セルのことです。
）
BOOST–（ピン41）
：BOOST– ピン。このピンは、外付けフライ
ング・コンデンサの陰極に接続され、特定のLTC3300-2サブ
スタック内の先頭バッテリ・セルをバランス調整するために必
要となる十分なゲート駆動の生成に使用されます。あるいは、
上位のサブスタックが存在し、BOOST+ ピンをそのサブスタッ
ク内の1つ上のセルに接続した場合、
このピンは接続しません。
BOOST
（ピン42）
：イネーブル・ブースト・ピン。特定のLTC3300-2
サブスタック内の先頭セルのバランス調整に必要となるゲー
ト駆動ブーストをイネーブルするには、BOOSTをVREG に接続
します。BOOST+ ピンをスタック内の1つ上のセル
（つまり、ス
タック内の次のLTC3300-2のC1）
に接続できる場合、BOOST
をV– に接続し、BOOST– は接続しません。このピンは、VREG
またはV– のいずれかに接続する必要があります。
A0、A1、A2、A3、A4（ピン43、44、45、46、47）
：アドレス入力。
アドレス・ピンの状態（VREG ＝1、V– ＝0）
でLTC3300-2のア
ドレスが決まります。これらのピンは、VREG またはV– のいず
れかに接続する必要があります。詳細については、
「動作」
のセ
クションの
「シリアル・ポート」
を参照してください。
VREG
（ピン48）
：リニア電圧レギュレータ出力。
この4.8V出力は、
1μF 以上のコンデンサを使用してV– にバイパスする必要があ
ります。VREG ピンは、最大 40mAを内部および外部の負荷に
供給できます。VREG ピンは、電流をシンクしません。
33002f
10
詳細：www.linear-tech.co.jp/LTC3300-2
LTC3300-2
ブロック図
48
41
VREG
C6
VOLTAGE
REGULATOR
V–
40mA
MAX
4.8V
C6
THERMAL
SHUTDOWN
VREG
40
BOOST –
BOOST +
BOOST
GATE DRIVE
GENERATOR
SD
BOOST
C6
POR
BOOST+
G6P
5
45 A2
ADDRESS
BALANCER
CONTROLLER
46 A3
+
–
+
–
2
C5
44 A1
43 A0
C5
+
47 A4
I6P
0/50mV
I6S
CRC/RCRC
PACKET ERROR
CHECKING
G6S
2
STATUS
12
SDO
PINS 3 TO 10,
25 TO 36
C2
SDI
BALANCER
CONTROLLER
WATCHDOG
TIMER
2
V–
+
–
+
–
SCKI
ACTIVE
1
6-CELL
SYNCHRONOUS
FLYBACK
CONTROLLER
BALANCER
G1P
16
37
V–
DATA
12
C1
17
38
VREG
16
18
39
50mV/0
LEVEL-SHIFTING
SERIAL
INTERFACE
19
42
CSBI
I1P
24
23
22
50mV/0
0/50mV
I1S
12
VREG
20
WDT
RESET
G1S
5.6V
V–
V–
V–
11
MAX ON-TIME
VOLT-SEC
CLAMPS
1.2V
RTONS
V–
21
EXPOSED
PAD
CTRL
49
15
V–
RTONS
13
RTONP
14
33002 BD
33002f
詳細：www.linear-tech.co.jp/LTC3300-2
11
LTC3300-2
タイミング図
シリアル・インタフェースのタイミング図
t4
t1
t2
t6
t3
t7
SCKI
SDI
t5
CSBI
t8
SDO
33002 TD
動作
バッテリ管理システム
（BMS）
LTC3300-2マルチセル・バッテリ・セル・バランサは、直列に接
続されたリチウムイオン・セル用の高性能バッテリ管理システム
（BMS）
における主要部品です。これは、モニタ、チャージャ、
およびマイクロプロセッサまたはマイクロコントローラと連携し
て動作するように設計されています
（図 1 参照）。
このバランサの機能は、隣接するセル間の電圧と容量のバラン
スを回復するために、スタック内のバランスを失った特定のセ
ルと、それに隣接するさらに大きな
（個々のセルを含む）セル・
グループとの間で、効率的に電荷を転送することです。この電
荷を常にスタック全体との間で直接転送することが理想的で
すが、スタック全体のセル数が多い場合、電圧の問題のため、
そうすることは非実用的です。LTC3300-2は、最大 6 個の直列
セルのグループとインタフェースするように設計されています。
そのため、N 個のセルから成る直列スタックのバランス調整
に必要なLTC3300-2デバイスの数は、N/6を最も近い整数に
切り上げた数になります。LTC3300-2のアドレスは5ビットな
ので、セル数 Nは最大 192 が可能です。スタック内の個々の
LTC3300-2を、6 個よりも少ないセルに接続する場合は、
「アプ
リケーション情報」
のセクションを参照してください。
バランス調整機能はセル間に大きなスイッチング
（マルチアン
ペア）電流を引き起こすため、LTC6803-2（または、そのファミリの
いずれかのデバイス）などの専用モニタ部品を使用することで、
BMSで高精度な電圧モニタが得られます。LTC6803-2は、
最大12個の直列セルの高精度A/Dモニタ機能を提供します。
LTC3300-2は、範囲を超えた過電圧と低電圧のセルをバラン
ス調整の対象外にする、粗い電圧モニタ機能のみを提供し
ます。これによって、モニタ部品に対するケルビン検出が失わ
れた場合に、安全な遮断が提供されます。
セルがバランスを回復する過程で、スタック全体がわずかに
放電します。チャージャ部品は、代替電源からスタック全体を
充電するための手段を提供します。
BMSの最後の部品は、
マイクロプロセッサ/マイクロコントロー
ラです。これらは、バランサ、モニタ、およびチャージャと直接
通信して電圧、電流、および温度の情報を受信し、バランス
調整アルゴリズムを実装します。
33002f
12
詳細：www.linear-tech.co.jp/LTC3300-2
LTC3300-2
動作
TOP OF STACK
ICHARGE
+
C6
C5
C4
CELL N – 2
+
C2
V–
CELL N – 1
+
LTC3300-2
BALANCER C3
DIGITAL
ISOLATOR
CELL N
+
CELL N – 3
+
C1
CELL N – 4
+
CELL N – 5
+
C6
C5
+
C4
CN
ILOAD
C10
C9
C8
C7
C6 LTC6803-2
MONITOR
C5
C4
C3
CELL N – 9
+
C1
C12
CELL N – 8
+
C2
V–
CELL N – 7
+
LTC3300-2
C3
BALANCER
DIGITAL
ISOLATOR
CELL N – 6
C11
CELL N – 10
+
C2
–
C1
V
C11
C12
CELL N – 11
DIGITAL
ISOLATOR
•
•
•
CHARGER
+
V–
C6
LTC3300-2
BALANCER
DIGITAL
ISOLATOR
C5
+
C4
+
C3
+
C2
V–
+
C1
+
+
C6
LTC3300-2
BALANCER
V–
C5
+
C4
+
C3
+
C2
+
C1
+
CELL 12
CELL 11
CELL 10
CELL 9
CELL 8
CELL 7
CELL 6
CELL 5
CELL 4
C10
C9
C8
C7
C6
LTC6803-2
MONITOR
C5
C4
C3
CELL 3
CELL 2
CELL 1
C2
C1
V–
VCC
µP/µC
VEE
SERIAL COMMUNICATION BUS
33002 F01
図 1.LTC3300-2/LTC6803-2 の標準的なバッテリ管理システム
（BMS）
すべての状況に対して最適な、1つのバランス調整アルゴリズ
ムは存在しません。例えば、スタック全体を充電するときに、
スタック全体が完全に充電される前に、どのセルも最終的な
電荷に達しないようにするために、まず、最も電圧の高いセル
を放電することが望ましい場合があります。同様に、スタック
全体を放電するときに、セルが危険な低電圧に達しないよう
にするために、まず、最も電圧の低いセルを充電することが望
ましい場合があります。その他のアルゴリズムでは、全体のバ
ランス調整を最速で行うことが優先される場合があります。
LTC3300-2は、スタックのバランス調整を行うアルゴリズムを
実装していません。その代わりLTC3300-2は、すべての個々の
セル・バランサが同時かつ双方向に動作できるようにして、実
装されるアルゴリズムに制限を与えないことによって、最大限
の柔軟性を提供します。
33002f
詳細：www.linear-tech.co.jp/LTC3300-2
13
LTC3300-2
動作
単方向と双方向のバランス調整
現在使用されているほとんどのバランサは、単方向（放電のみ）
の方法を採用しています。これらのうち、最も単純な方法では、
スタック内の電圧が最も高いセル間の抵抗でスイッチングす
ることによって動作します
（受動的バランス調整）
。この方法
では、電荷は回収されません。代わりに、抵抗素子内で電荷
が熱として消費されます。これは、
（誘電的または容量的）
エネ
ルギー保存素子を使用して、スタック内で最も電圧の高いセ
ルから電圧の低い他のセルに電荷を転送することによって、
改善できます
（アクティブ・バランス調整）。この方法は、スタッ
ク全体のうちの数個のセルのみの電圧が高い場合は
（電荷回
収に関して）非常に効率的ですが、スタック全体のうちの数個
のセルのみの電圧が低い場合には、非常に非効率的で時間
もかかります。一般的なすべてのセル容量誤差について、最
小のバランス調整時間と、最大の電荷回収を実現するには、
LTC3300-2で採用されているような双方向アクティブ・バラン
ス調整方法が必要になります。
同期整流式フライバック・バランサ
LTC3300-2で実装されているバランス調整アーキテクチャは、
双方向同期整流式フライバックです。各 LTC3300-2は、個々の
セルを直接充電または放電できる独立した6 個の同期整流式
フライバック・コントローラを内蔵しています。バランス電流の
大きさは、外付け部品を使用して変更できます。各バランサは、
他のバランサから独立して動作し、個々のセルとさらに大きな
隣接セル・グループとの間で双方向の電荷転送手段を提供し
ます。図 2を参照してください。
Single-Cell Discharge Cycle for Cell 1
IPRIMARY
ICHARGE
VTOP_OF_STACK
ISECONDARY
+
+
CELL N
CELL 13
ISECONDARY
t
5µs
ILOAD
IPRIMARY
•
+
LPRI
10µH
VSECONDARY
•
–IPRIMARY
–ISECONDARY
CELL 12
G1P
I1S
RSNS_SEC
25mΩ
5µs
t
~417ns
50mV
52V
48V
t
52V
48V
CELL 2
VSECONDARY
VPRIMARY
CELL 1
4V
50mV
4V
50mV
t
t
VPRIMARY
G1S
2A
(48V)
(4V)
T:1
t
~417ns
2A
52.05V
+
IPEAK_SEC = 2A
(I1S = 50mV)
IPEAK_PRI = 2A
(I1P = 50mV)
VCC
+
Single-Cell Charge Cycle for Cell 1
52V
50mV
48V
48V
52V
51.95V
I1P
RSNS_PRI
25mΩ
VPRIMARY
VSECONDARY
4V
50mV
t
4V
50mV
t
33002 F02
図 2.T ＝ 1、S ＝ 12での同期整流式フライバック・バランス調整の例
33002f
14
詳細：www.linear-tech.co.jp/LTC3300-2
LTC3300-2
動作
セルの放電（同期整流式）
特定のセルの放電がイネーブルされると、1 次側スイッチがオン
になり、設定されたピーク電流（IPEAK_PRI）が In Pピンで検出
されるまで、トランスの1 次側巻線の電流が増加します。次に、
1 次側スイッチがオフになり、トランスに保存されたエネルギー
が 2 次側のセルに転送されて、トランスの2 次側巻線内で電流
が流れます。2 次側の電流がゼロに減少するまで
（In Sで検出）
2 次側の同期整流式スイッチがオンになり、転送期間中の電
力損失を最小限に抑えます。2 次側の電流がゼロに達すると、
2 次側スイッチがオフになり、1 次側スイッチがオンに戻って、
このサイクルが繰り返されます。このようにして、放電中のセル
から、2 次側の先頭と最後尾の間に接続されたすべてのセルに
電荷が転送されます。これによって、隣接セルが充電されます。
図 2の例では、2 次側で、放電中のセルを含む12 個のセル全
体が接続されています。
IPEAK_PRI は、次の式を用いて設定されます。
IPEAK _PRI =
IPEAK_SEC は、次の式を用いて設定されます。
IPEAK _ SEC =
50mV
RSNS_ SEC
セルの充電電流と、対応する2 次側の放電電流は、以下の式
から1 次近似で決定されます。
ICHARGE =
IPEAK _ SEC ⎛ ST ⎞
⎜⎝
⎟ η
2
S+ T ⎠ CHARGE
ISECONDARY =
50mV
RSNS_PRI
セルの放電電流（1 次側）
と2 次側の電荷回収電流は、以下
の式から1 次近似で決定されます。
I
⎛ S ⎞
IDISCHARGE = PEAK _PRI ⎜
⎝ S+ T ⎟⎠
2
ISECONDARY =
れます。その結果、選択されたセルが、スタック全体の2 次側セ
ルから充電されます。放電の場合と同様に、1 次側の同期整流
式スイッチがオンになり、セルの充電期間中の電力損失を最小
限に抑えます。1 次側の電流がゼロに減少すると、1 次側スイッチ
がオフになり、2 次側スイッチがオンに戻って、このサイクルが繰
り返されます。
IPEAK _PRI ⎛ 1 ⎞
⎜⎝
⎟ η
2
S+ T ⎠ DISCHARGE
IPEAK _ SEC ⎛ T ⎞
⎜⎝
⎟
2
S+ T ⎠
ここで、Sはスタック内の2 次側セルの数、1:Tは1 次側から
2 次側へのトランスの巻数比、ηCHARGE は2 次側スタックの
放電から1 次側セルへの転送効率です。
各バランサの電荷転送の
「周波数」
とデューティ・ファクタは、
IPEAK_PRI、IPEAK_SEC、
トランスの巻線インダクタンス、巻数比、
セルの電圧、2 次側セルの数などの、多くの要因に依存します。
ゲート・ドライバ出力に現れるスイッチング周波数は、以下の
式から得られます。
ここで、Sは2 次側のセル数、1:Tは1 次側から2 次側へのトラ
ンスの巻数比、ηDISCHARGE は1 次側セルの放電から2 次側
スタックへの転送効率です。
fDISCHARGE =
fCHARGE =
セルの充電
特定のセルの充電がイネーブルされると、イネーブルされたセル
の2 次側スイッチがオンになり、2 次側の各セルからトランスを経
由して電流が流れます。2 次側でIPEAK_SEC に達すると
（In Sピン
で検出）、2 次側スイッチがオフになり、次に1 次側で電流が流
VCELL
S
•
S+ T LPRI •IPEAK _PRI
VCELL
S
•
S+ T LPRI •IPEAK _ SEC • T
ここで、LPRI は1 次側巻線インダクタンスです。
図 3に、6 個 の バラン サ をす べ て 使 用したフル 実 装 の
LTC3300-2アプリケーションを示します。
33002f
詳細：www.linear-tech.co.jp/LTC3300-2
15
LTC3300-2
動作
6.8Ω
0.1µF
BOOST–
BOOST+
UP TO •
CELL 12 ••
C6
10µF
1:1
•
10µH
10µH
•
G6P
+
CELL 6
I6P
25mΩ
G6S
I6S
25mΩ
C5
10µF
1:1
•
10µH
10µH
•
G5P
+
I5P
CELL 5
25mΩ
G5S
I5S
25mΩ
C4
LTC3300-2
•
•
•
•
•
•
C3
C2
10µF
1:1
•
10µH
10µH
•
G2P
A4
A3
A2
A1
A0
SERIAL
COMMUNICATION
RELATED
PINS
+
CELL 2
I2P
25mΩ
G2S
CSBI
SCKI
SDI
SDO
I2S
25mΩ
C1
WDT
10µF
1:1
•
10µH
10µH
•
G1P
+
I1P
CELL 1
25mΩ
VREG
G1S
BOOST
I1S
25mΩ
CTRL
10µF
RTONP
RTONS
22.6k
V–
6.98k
33002 F03
•
•
•
図 3.マルチトランス・アプリケーション
（CTRL ＝ V–）
の電源接続を示すLTC3300-2 6セル・アクティブ・バランサ・モジュール
16
詳細：www.linear-tech.co.jp/LTC3300-2
33002f
LTC3300-2
動作
高電圧バッテリ・スタックのバランス調整
TOP
12 個を大幅に超えるセルが直列に接続されたバッテリのバラ
ンスを調整するには、1 次側と2 次側の電力FETのブレークダ
ウン電圧の要件を制限しながらスタック全体のバランス調整
を実現するために、トランスの2 次側接続のインターリーブが
必要になります。図 4に、マルチセル・バッテリ・スタックの標準
のインターリーブ・トランス接続を汎用的に示し、図5に18セル・
スタックの具体例を示します。これらの例では、各トランスの2
次側は、各 LTC3300-2サブスタック内で最も電圧の低いセル
の下部からスタック内で12 個分高い位置にあるセルの上部に
接続されています。スタック内の最上位のLTC3300-2の場合、
トランスの2 次側を12 個のセルを超えて接続することができ
ません。代わりに、そのトランスの2 次側は、スタックの先頭に
接続されます。つまり、事実上、6 個のセルのみを超えて接続
されます。この方法でインターリーブを行うことによって、バッ
テリ・スタック全体にわたって、6セルのサブスタック間で電荷
を転送することが可能になります。
LTC3300-2
PRI POWER STAGES SEC
•
•
•
•
FROM CELL N-12
SECONDARY
•
+
CELL N-6
•
TO CELL 24
LTC3300-2
SEC POWER STAGES
•
•
•
PRI
•
+
•
CELL 18
•
•
•
•
+
CELL 13
•
最大オン時間ボルト秒クランプ
LTC3300-2
PRI POWER STAGES SEC
LTC3300-2は、プログラム可能なフォルト保護クランプを備え
ています。これは、検出抵抗が短絡した場合に、1 次側巻線
または2 次側巻線のいずれかで電流が増加できる時間を制
限します。すべての1 次側接続（セルの放電中に動作）
とすべ
ての2 次側接続（セルの充電中に動作）の最大オン時間は、
RTONP ピンおよび RTONS ピンからV– に抵抗を接続することに
よって、以下の式に従って個別にプログラム可能です。
tON(MAX)|PRIMARY = 7.2µs
•
+
CELL N
•
+
CELL 12
•
•
•
•
LTC3300-2
SEC POWER STAGES
•
R TONP
20kΩ
R
tON(MAX)|SECONDARY = 1.2µs TONS
15kΩ
• •
適切な最大オン時間の選択の詳細については、
「アプリケー
ション情報」
のセクションを参照してください。
• •
• •
この機能を無効化する場合、該当するRTON ピンをVREG に短
絡します。
•
PRI
+
• •
• •
•
+
CELL 7
+
+
+
+
+
CELL 6
CELL 5
CELL 4
CELL 3
CELL 2
CELL 1
•
33002 F04
図 4.スタックを経由した電力転送インターリーブ、
高電圧スタック用のトランス接続の図
33002f
詳細：www.linear-tech.co.jp/LTC3300-2
17
LTC3300-2
動作
0.1µF
6.8Ω
BOOST– BOOST+ C6
+
TO TRANSFORMER
SECONDARIES OF
BALANCERS 14 TO 18
C1
CELL 18
•1:1
10µF
10µH
10µH
•
LTC3300-2
G1P
+
I1P
CELL 13
25mΩ
G1S
I1S
25mΩ
VREG
BOOST
V–
BOOST+
C6
TO TRANSFORMER
SECONDARIES OF
BALANCERS 8 TO 12
C1
+
CELL 12
•1:1
10µF
10µH
10µH
•
LTC3300-2
G1P
+
I1P
CELL 7
25mΩ
G1S
I1S
25mΩ
BOOST
V–
BOOST+
C6
TO TRANSFORMER
SECONDARIES OF
BALANCERS 2 TO 6
C1
+
CELL 6
•1:1
10µF
10µH
10µH
•
LTC3300-2
G1P
+
I1P
CELL 1
25mΩ
G1S
I1S
25mΩ
BOOST
V–
33002 F05
図 5. 電源接続を示す18セル・アクティブ・バランサ、トランスの 2 次側を
インターリーブしてスタックの上方にBOOST+ レールを生成
18
詳細：www.linear-tech.co.jp/LTC3300-2
33002f
LTC3300-2
動作
ゲート・ドライバ / ゲート駆動コンパレータ
すべての2 次側ゲート・ドライバ
（G1S ∼ G6S）
は、VREG 出力
から電力を供給され、オンのときに4.8Vに引き上げられ、オフ
のときにV– に引き下げられます。すべての1 次側ゲート・ドライ
バ
（G1P ∼ G6P）
は、それに対応するセルの電圧と、スタック内
の1つ上のセルの電圧から電力を供給されます
（表1を参照）。
個々のセル・バランサは、対応するセルの電圧が 2Vを超え、
スタック内の1つ上のセルの電圧も2Vを超えた場合にのみイ
ネーブルされます。G6Pゲート・ドライバ出力の場合、スタック
内の1つ上のセルは、スタック内の1つ上のLTC3300-2（存在
する場合）のC1であり、ゲート駆動ブーストが
（BOOSTをV–
に接続することによって）
ディスエーブルされた場合にのみ使用
されます。ゲート駆動ブーストが
（BOOSTをVREG に接続する
ことによって）
イネーブルされた場合、C6セルの電圧のみが参
照されて、セル6のバランス調整がイネーブルされます。スタッ
ク内の最上位のLTC3300-2の場合、ゲート駆動ブーストをイ
ネーブルする必要があります。ゲート駆動ブーストでは、C6から
BOOST+ に外付けダイオードを接続し、BOOST+ からBOOST–
に昇圧コンデンサを接続する必要があります。これらの部品の
選択の詳細については、
「アプリケーション情報」
のセクション
を参照してください。また、
「電気的特性」
の表のNote 4に記載
された動的な電源電流が、表 1の
「オフ時の電圧」
と
「オン時の
電圧」
の列に示されたピンの端子電流に追加されることに注
意してください。
ゲート駆動コンパレータは、70mVの直流ヒステリシスを備え
ています。ノイズ耐性を向上するために、入力には内部でロー
パス・フィルタがかけられ、内部コンパレータの状態が 3 ∼ 6μs
（標準）
の間不変であることがない限り出力が遷移しないよ
うに、出力にはフィルタがかけられます。アクティブ・バランス
調整中に、不十分なゲート駆動が検出された場合（例えば、
スタックに重い負荷がかかった場合）、影響を受けるバランサ
表1
のみが遮断されます。その後、十分なゲート駆動が回復した
場合、バランス・コマンドがメモリに保存されたままであるため、
遮断されたところからアクティブ・バランス調整が再開します。
これは、例えば、スタックが充電中の場合に発生することがあ
ります。
セルの過電圧コンパレータ
バランス調整をイネーブルするには十分なゲート駆動が必要
ですが、それに加えて、6 個のセルのいずれかの電圧が 5Vを
超えた場合にすべてのアクティブ・バランス調整をディスエー
ブルするコンパレータが存在します。これらのコンパレータは、
500mVの直流ヒステリシスを備えています。ノイズ耐性を向
上するために、入力には内部でローパス・フィルタがかけられ、
内部コンパレータの状態が 3 ∼ 6μs（標準）
の間不変であるこ
とがない限り出力が遷移しないように、出力にはフィルタがか
けられます。アクティブ・バランス調整中に、いずれかのセルが
過電圧になった場合、動作中のすべてのバランサが遮断され
ます。その後、セルの電圧が所定の範囲内に戻った場合、バ
ランス・コマンドがメモリに保存されたままであるため、遮断さ
れたところからアクティブ・バランス調整が再開します。バラン
ス調整中にバッテリへの接続が失われ、そのバランス調整の
結果としてセルの電圧が上昇し続けた場合に、これらのコン
パレータによってLTC3300-2 が保護されます。
電圧レギュレータ
C6から電力を供給されるリニア電圧レギュレータは、VREG ピ
ンで4.8Vの電圧レールを作成します。この電圧レールは、6 個
すべての2 次側ゲート・ドライバなどの、LTC3300-2の特定の
内部回路への電力供給に使用されます。VREG 出力は、外部
負荷への電力供給にも使用できます。ただし、レギュレータの
合計直流負荷電流が 40mAを超えないという条件があります。
この電流値を超えた時点で、電流制限が加えられて、内部の
ドライバ出力
オフ時の電圧
オン時の電圧
バランス調整をイネーブルするために必要な
ゲート駆動
G1P
V–
C2
(C2 – C1) ≥ 2V and (C1 – V–) ≥ 2V
G2P
C1
C3
(C3 – C2) ≥ 2V and (C2 – C1) ≥ 2V
G3P
C2
C4
(C4 – C3) ≥ 2V and (C3 – C2) ≥ 2V
G4P
C3
C5
(C5 – C4) ≥ 2V and (C4 – C3) ≥ 2V
G5P
C4
C6
(C6 – C5) ≥ 2V and (C5 – C4) ≥ 2V
G6P
C5
If BOOST = VREG:BOOST+ (Generated)
If BOOST = V–:BOOST+ = C7*
*この接続を使用した場合、C7は、スタック内の1つ上のLTC3300-2のC1に等しい。
(C6 – C5) ≥ 2V
(C7* – C6) ≥ 2V and (C6 – C5) ≥ 2V
33002f
詳細：www.linear-tech.co.jp/LTC3300-2
19
LTC3300-2
動作
電力損失が抑えられます。内部部品の直流負荷電流は、平均
ゲート・ドライバ電流（G1S ∼ G6S）
によって左右されます。各
平均ゲート・ドライバ電流は、C • V • fによって近似できます。
ここで、Cは外 付けNMOSトランジスタのゲート容 量、Vは
VREG ＝4.8V、fはゲート・ドライバ出力の動作時の周波数です。
通常、FETメーカは、所定のゲート駆動電圧でクーロン単位で
測定されたQ（ゲート電荷）
として、C • Vの積を指定します。周
g
波数 fは、多くの項に依存しますが、主に、個々のセルの電圧、2
次側スタック内のセル数、設定されたバランス調整ピーク電流、
トランスの1 次側と2 次側の巻線インダクタンスに依存します。
「標準的応用例」
では、VREG 出力の負荷電流 C • V • fは、
1つのドライバにつき10ミリアンペア未満であることが期待さ
れます。なお、VREG の負荷電流は、最終的にはC6ピンから供
給されます。非常に大きなバランス電流を伴い、かつ
（または）
非常に大きなゲート容量を持つ外付けNMOSトランジスタを
使用するアプリケーションの場合、
VREG出力は、
40mA
（平均）
を超える電流をソースする必要があることがあります。このよ
うな状況での設計方法の詳細については、
「アプリケーション
情報」
のセクションを参照してください。
VREG 出力に従属するもう1つの機能は、パワーオン・リセット
（POR）
です。初期電源投入時、および、それ以降 VREG ピン
の電圧が
（例えば、過負荷により）約 4Vを下回った場合、シリ
アル・ポートがクリアされて、バランサがすべて停止するデフォ
ルトのパワーアップ状態になります。この機能によって、2 次側
の外付けFETに供給される最小ゲート駆動も4Vになること
が保証されます。初期電源投入時に、10μFコンデンサで出力
に負荷を与えた場合、出力は約 1ms 後にレギュレーションに
達します。
ウォッチドッグ・タイマ回路
ウォッチドッグ・タイマ回路は、LTC3300-2 への通信が失われ
た場合にすべてのアクティブ・バランス調整をシャットダウンす
る手段を提供します。ウォッチドッグ・タイマは、バランス・コマ
ンドの実行が開始されたときに開始され、有効な8ビットのコ
マンド・バイト
（「シリアル・ポートの動作」
を参照）
が書き込ま
れるたびに、ゼロにリセットされます。コマンド・バイトとして有
効なのは、実行、書き込み、または読み出し
（コマンドまたはス
テータス）
です。
「部分的な」読み出しと書き込みは、有効と見
なされます。つまり、必要なのは、最初の8ビットに正しいアド
レスを書き込んで格納することのみです。
図 6aに示すように、外付けプルアップ抵抗が存在する場合、
初期電源投入時、バランス調整を行っていないときに、WDT
ピンは高インピーダンスになり、 H に引き上げられます
（内部
で約5.6Vにクランプされます）。バランス調整が行われていて、
通信が正常に動作している間、WDTピンは、1.2V/RTONS に
等しい高精度電流源によって L に引き下げられます。
（注記 :
RTONS をVREG に接続することによって2 次側ボルト秒クラン
プが無効化されている場合、ウォッチドッグ機能も無効化さ
れます。）有効なコマンド・バイトが 1.5 秒間
（標準）書き込ま
れなかった場合、WDT出力は H に戻ります。WDT が H
のとき、すべてのバランサはシャットダウンされますが、前に
実行されていたバランス・コマンドは、メモリに残ったままに
なります。このタイムアウト状態の発生後、有効なコマンド・バ
イトによってタイマはリセットされます。ただし、バランサが再
始動されるのは、実行コマンドが書き込まれた場合のみです。
ウォッチドッグ機能を無効化する場合は、単にWDTピンを
V– に接続します。
サーマル・シャットダウン
バランス調整の一時停止 / 再開（WDTピン経由）
LTC3300-2は、内部シリコン・ダイの温度が約 155 Cに上昇
WDT出力ピンは、ロジック入力
（TTLレベル）
としての役割
した場合にすべてのアクティブ・バランス調整をシャットダウ
も果たします。WDT出力ピンを、図 6b（ウォッチドッグなし）
ンする、過熱保護回路を備えています。サーマル・シャットダ
に示すように外部ロジック・ゲートによって駆動するか、図 6c
ウン中は、すべてのシリアル通信が動作したままであるため、 （ウォッチドッグあり）
に示すようにPMOS/スリーステート・ロ
セル・バランサ・ステータス
（温度情報を含む）
を読み出すこと
ジック・ゲートによって駆動して、動作中のバランス調整を一
ができます。実行されていたバランス・コマンドは、メモリに保
時停止および再開できます。外部のプルアップは、WDTピン
存されたままになります。この機能は、10 Cのヒステリシスを
でのグランドへの電流源（1.2V/RTONS）
を無効にするための、
備えています。そのため、その後、ダイ温度が約 145 Cに低下
十分な駆動能力を持つ必要があります。内部ウォッチドッグ・
したときに、前に実行されていたコマンドによってアクティブ・ タイマが単独でタイムアウトしないという条件で、WDTピンを
バランス調整が再開されます。
外部で H に引き上げることによって、バランス調整が即座に
一時停止し、WDTピンが解除されると、停止したところから
バランス調整が再開します。
33002f
20
詳細：www.linear-tech.co.jp/LTC3300-2
LTC3300-2
動作
なレベルに低下した場合、バランス・コマンドがメモリに保存
されたままであるため、停止したところからアクティブ・バラン
ス調整が再開します。
2 次側巻線 OVP 機能（WDTピン経由）
図 6cに示すように、バランス調整中にWDTピンをプルダウン
する高精度電流源を使用して、高精度の2 次側巻線 OVP 保
護回路を作成できます。RTONS によって大きさを設定され、ト
ランスの2 次巻線に接続される2 次側外付け抵抗を使用して、
コンパレータのしきい値を設定します。WDTピンを高電圧
から保護するために、NMOSカスコード・デバイス
（ゲートを
VREG に接続）
も必要です。2 次側巻線 OVPしきい値は、以下
の式から得られます。
単一トランス・アプリケーション
（CTRL ＝ VREG）
図 7に、1つのカスタム・トランスを共有し、6 個のバランサを
すべて使用したフル実装のLTC3300-2アプリケーションを示
します。このアプリケーションでは、トランスの6 本の1 次側巻
線が、1 本の2 次側巻線と結合しています。6 個のバランサす
べてが 2 次側ゲート・ドライバ G1Sと2 次側電流検出入力I1S
を共有しているため、特定の時間に動作できるバランサは1つ
のみです。未使用のゲート・ドライバ出力G2S ∼ G6Sをフロー
トのままにし、未使用の電流検出入力I2S ∼ I6SをV– に接続
する必要があります。一度に複数のバランサを動作させようと
するバランス・コマンドは、無視されます。このアプリケーショ
ンは、最小の部品数で実現可能なアクティブ・バランサを示し
ています。
VSEC|OVP(RISING) = 1.4V + 1.2V • (RSEC_OVP/RTONS)
VSEC|OVP(FALLING) = 1.4V + 1.05V • (RSEC_OVP/RTONS)
このコンパレータは、バランス調整中にバッテリ・スタックへの
2 次側巻線接続が失われ、そのバランス調整の結果として2
次側巻線電圧が増加を続けた場合に、LTC3300-2のアプリ
ケーション回路を保護します。その後、スタックの電圧が安全
VREG
VREG
VTH = 1.4V
LTC3300-2
WDT
RWDT
WDT
1.2V
RTONS
RTONS
1.2V
RTONS
RTONS
V–
PAUSE/
RESUME
5.6V
ACTIVE
5.6V
ACTIVE
LTC3300-2
RTONS
RTONS
33002 F06b
33002 F06a
（6a）
ウォッチドッグ・タイマのみ
（無効化する場合は WDT ＝ V–）
（6b）
バランス調整の一時停止 / 再開のみ
TO TRANSFORMER
SECONDARY WINDINGS
RSEC_OVP
LTC3300-2
WDT
VREG
PAUSE/
RESUME
VREG
EITHER/OR
ACTIVE
5.6V
VREG
1.2V
RTONS
VREG
RTONS
PAUSE/
RESUME
RTONS
33002 F06c
（6c）
バランス調整の一時停止 / 再開機能と2 次側巻線 OVP 保護機能付きウォッチドッグ・タイマ
図 6.WDTピンの接続オプション
詳細：www.linear-tech.co.jp/LTC3300-2
33002f
21
LTC3300-2
動作
0.1µF
6.8Ω
•
•
•
BOOST– BOOST+
UP TO CELL 12
EACH
1:1 •
C6
10µH
10µF
•
G6P
I6P
+
C5
25mΩ
CELL 6
10µH
10µF
•
G5P
I5P
+
C4
25mΩ
CELL 5
10µH
10µF
•
G4P
I4P
+
LTC3300-2
C3
25mΩ
CELL 4
10µH
10µF
•
G3P
I3P
+
C2
25mΩ
CELL 3
10µH
10µF
G2P
A4
A3
A2
A1
A0
SERIAL
COMMUNICATION
RELATED
PINS
•
I2P
+
C1
CSBI
SCKI
SDI
SDO
25mΩ
CELL 2
10µH
10µF
•
G1P
WDT
I1P
25mΩ
G1S
VREG
I1S
G2S-G6S
I2S-I6S
CTRL
V–
RTONP RTONS
BOOST
10µF
22.6k
NC
+
CELL 1
25mΩ
33002 F07
6.98k
図 7. 単一トランス・アプリケーション
（CTRL ＝ VREG）
の電源接続を示すLTC3300-2 6セル・アクティブ・バランサ・モジュール
33002f
22
詳細：www.linear-tech.co.jp/LTC3300-2
LTC3300-2
動作
シリアル・ポートの動作
データ・リンク層
概要
LTC3300-2は、SPIバス互換のシリアル・ポートを備えています。
デジタル・アイソレータを使ってデバイスを並列接続すること
ができます。複数のデバイスは、A0ピン∼ A4ピンによって決
まるデバイス・アドレスにより、一意に識別されます。
物理層
LTC3300-2では、4つのピンでシリアル・インタフェースが構成
されています。CSBI、SCKI、SDIおよび SDOです。必要であ
れば、SDOピンとSDIピンを互いに接続して、単一の双方向
ポートを形成できます。5つのアドレス・ピン
（A0 ∼ A4）
でデバ
イス・アドレスを設定します。シリアル通信に関係するすべての
ピンは電圧モードで、これらの電圧レベルはVREG 電源とV–
電源を基準にしています。
クロックの位相と極性：LTC3300-2のSPI互換インタフェースは、
CPHA＝1および CPOL＝1を使用するシステムで動作するよ
うに構成されています。したがって、SDIのデータはSCKIの立
ち上がりエッジの間安定している必要があります。
データ転送：各バイトは8ビットで構成されます。バイトは、最
上位ビット
（MSB）
を先頭にして転送されます。書き込みでは、
SDIのデータ値が SCKIの立ち上がりエッジでデバイスにラッ
チされます
（図 8a）。同様に、読み出しでは、SDOのデータ値
はSCKIの立ち上がりエッジの間有効で、SCKIの立ち下がり
エッジで遷移します
（図 8b）。
CSBIは、コマンド・バイトとそれに続くデータの間を含むコマ
ンド・シーケンスの全期間 L を維持する必要があります。書
き込みコマンドでは、
データはCSBIの立ち上がりエッジでラッ
チされます。
CSBI
SCKI
SDI
MSB (CMD)
LSB (CMD)
MSB (DATA)
LSB (DATA)
(8a) Transmission Format (Write)
CSBI
SCKI
SDI
MSB (CMD)
LSB (CMD)
SDO
MSB (DATA)
(8b) Transmission Format (Read)
LSB (DATA)
33002 F08
図 8.
33002f
詳細：www.linear-tech.co.jp/LTC3300-2
23
LTC3300-2
動作
コマンド・バイト
書き込みバランス・コマンド
LTC3300-2 へのすべての通信は、CSBIのロジック L を使用
して行われます。CSBI が H から L に遷移した後のデータ
の最初の8ビットは、コマンド・バイトを表します。8ビットのコ
マンド・バイトが、表 2に従ってMSB（最上位ビット）
を先頭に
して書き込まれます。最初の5ビットは、個々のデバイスのピン
の結線による固定アドレス [A4 A3 A2 A1 A0] に一致してい
る必要があります。このアドレスに一致しない場合は、CSBI が
H に遷移してから再び L に遷移するまで、後続のデータは
すべて無視されます。6 番目と7 番目のビットは、表 3に示す4
つのコマンドのうちのいずれかを設定します。8ビットのコマ
ンド・バイト全体が偶数パリティを持つように、コマンド・バイ
トの8 番目のビットを設定する必要があります。パリティが正
しくない場合、現在実行中の
（最後に正常に書き込まれた）
バ
ランス・コマンドが即座に終了し、CSBI が H に遷移してから
再び L に遷移するまで、それ以降の
（書き込み）
データはす
べて無視されます。アドレスが一致するかどうかに関わらず、
不正なパリティによってこの動作が行われます。これによって、
不正なパリティを持つコマンド・バイトを意図的に書き込むこ
とで動作中のバランス調整を即座に終了する、高速な手段が
提供されます。
コマンド・ビットによって書き込みバランス・コマンドが設定さ
れた場合、それ以降のすべての書き込みデータは、
（CSBI が
H に遷移するまで）
ちょうど16ビットでなければなりません。
そうでない場合、書き込みデータは無視されます。コマンドを
保持している内部レジスタがクリアされて、読み出しを確認で
きます。その後、実行バランス・コマンドが書き込まれた場合、
現在実行中の
（最後に正常に書き込まれた）
バランス・コマン
ドは続行されますが、すべてのアクティブ・バランス調整はオ
フになります。アドレスが一致するスタック内の各 LTC3300-2
のみが書き込みデータをロードします。16ビットの書き込みバ
ランス・コマンドが、表 4に従ってMSBを先頭にして書き込ま
れます。
表 2.コマンド・バイトのビット・マッピング
（リセット状態で
のデフォルトは 0x00）
A4
(MSB)
A3
A2
A1
A0
CMDA
CMDB
Parity Bit
(LSB)
表 3.コマンド・ビット
CMDA
CMDB
0
16ビットのバランス・コマンドの最初の12ビットは、動作中の
1つ以上のバランサとそれらの方向（充電または放電）
を示し
ます。6 個のセル・バランサは、表 5に従うこのデータの2ビット
によって、それぞれ制御されます。特定のセルのバランス調整
アルゴリズムは、次のとおりです。
セルn の充電：2 次側巻線のIPEAK をランプアップし、1 次
側巻線のIZERO をランプダウンする。これを繰り返す。
セルn の放電（同期整流式）
：1 次側巻線のIPEAK をランプ
アップし、2 次側巻線のIZERO をランプダウンする。これを
繰り返す。
表 5.セル・バランサ制御ビット
Dn A
Dn B
バランス調整動作（n ＝1 ∼ 6）
COMMUNICATION ACTION
0
0
None
0
Write Balance Command (without Executing)
0
1
Discharge Cell n (Nonsynchronous)
0
1
Readback Balance Command
1
0
Discharge Cell n (Synchronous)
1
0
Read Balance Status
1
1
Charge Cell n
1
1
Execute Balance Command
表 4. 書き込みバランス・コマンド・データのビット・マッピング
（リセット状態でのデフォルトは 0x000F）
D1A
（MSB)
D1B
D2A
D2B
D3A
D3B
D4A
D4B
D5A
D5B
D6A
D6B
CRC[3]
CRC[2]
CRC[1]
CRC[0]
（LSB)
33002f
24
詳細：www.linear-tech.co.jp/LTC3300-2
LTC3300-2
動作
セルn の非同期整流式放電の場合、2 次巻線ゲート駆動と
（ゼロ）電流検出アンプは、ディスエーブルされます。2 次側
電流は、2 次側スイッチ
（存在する場合）
のボディ・ダイオード
または代用のショットキ・ダイオードを経由して流れます。1 次
側は、2 次側巻線のボルト秒クランプがタイムアウトした場合
にのみ、再びオンになります。2 次側スイッチを備える双方向
アプリケーションでは、非同期整流式放電モードを選択する
ことによって、わずかに高い放電効率を実現できる場合があ
ります
（ゲート電荷の減少が、追加されたダイオードの電圧降
下による損失を上回る場合）。ただし、電流反転が発生しない
ことを保証するために、2 次側巻線のボルト秒クランプを、電
流がゼロに達すると予期される時間よりも長く設定する必要
があるため、バランス調整電流の予測可能性が低下します。2
次側スイッチをショットキ・ダイオードで置き換えた場合、
「標
準的応用例」
のセクションの図 16に示すように、絶縁型補助
セルを充電する、放電のみの単方向バランス調整アプリケー
ションを作成できます。
図 7に示す、単一のトランスを使用して一度に1つのセルのみ
をバランス調整するCTRL ＝1のアプリケーションでは、複数
のセルを同時にバランス調整することを要求するコマンドは、
すべて無視されます。その後、実行バランス・コマンドが書き
込まれた場合、すべてのアクティブ・バランス調整はオフになり
ます。
16ビットのバランス・コマンドの最後の4ビットは、パケット・エ
ラー検査（PEC）
に使用されます。書き込みデータの16ビット
（12ビットのメッセージ＋4ビットのCRC）
は、国際電気通信
連合の次のCRC-4標準特性多項式を使用する巡回冗長検査
（CRC）
ブロックに入力されます。
x4 + x + 1
書き込みデータでは、
メッセージに追加する4ビットのCRCは、
CRCの除算の剰余がゼロになるように選択する必要があり
ます。なお、書き込みバランス・コマンドの CRCビットは、反
転されます。これは、
「すべてゼロ」
のコマンドを無効にするた
めに実行されます。剰余がゼロでない場合、LTC3300-2は書
き込みデータを無視します。コマンドを保持している内部レジ
スタがクリアされ、読み出しを確認できます。その後、実行バ
ランス・コマンドが書き込まれた場合、現在実行中の
（最後に
正常に書き込まれた）バランス・コマンドは続行されますが、
すべてのアクティブ・バランス調整はオフになります。例を含む
CRCの計算方法の詳細については、
「アプリケーション情報」
のセクションを参照してください。
読み出しバランス・コマンド
読み出しバランス・コマンドのビット・マッピングは、書き込み
バランス・コマンドと同じです。コマンド・ビットによって読み出
しバランス・コマンドが設定された場合、前回書き込まれた16
ビット・データ
（12ビットのメッセージ＋新たに計算された4ビッ
トCRCでラッチされる）
は、表 4に従ってMSBを先頭にした同
じビット順序でシフトアウトされます。アドレスが一致するスタッ
ク内の各 LTC3300-2のみが読み出しデータを送出します。この
コマンドを使用して、書き込まれたコマンドについて、実行す
る前にマイクロプロセッサを検証できます。なお、読み出しバ
ランス・コマンドの CRCビット も反転されます。これは、
「す
べてゼロ」
の読み出しを無効にするために実行されます。
読み出しバランス・ステータス
コマンド・ビットによって読み出しバランス・ステータスが設定
された場合、16ビットのステータス・データ
（12ビットのデータ
＋関連する4ビットCRC）
は、表 6に従ってMSBを先頭にして
シフトアウトされます。読み出しバランス・コマンドと同様に、16
ビットの各バランス・ステータスの最後の4ビットは、誤り検出
に使用されます。ステータスの最初の12ビットは、書き込みコ
マンドに使用されたものと同じ特性多項式を使用する巡回冗
長検査（CRC）
ブロックに入力されます。LTC3300-2は、適切な
4ビットCRCを計算して12ビットの送信メッセージに追加します。
この4ビットCRCは、マイクロプロセッサのエラー検査で使用
できます。アドレスが一致するスタック内の各 LTC3300-2のみ
表 6. 読み出しバランス・ステータス・データのビット・マッピング
（リセット状態でのデフォルトは 0x000F）
Gate
Drive 1
OK
(MSB)
Gate
Drive 2
OK
Gate
Drive 3
OK
Gate
Drive 4
OK
Gate
Drive 5
OK
Gate
Drive 6
OK
Cells
Not OV
Sec
Not OV
Temp
OK
0
0
0
CRC[3]
CRC[2]
CRC[1]
CRC[0]
(LSB)
33002f
詳細：www.linear-tech.co.jp/LTC3300-2
25
LTC3300-2
動作
がステータス・データを送出します。なお、読み出しバランス・
ステータスの CRCビットは反転されます。これは、
「すべてゼ
ロ」
の読み出しを無効にするために実行されます。
実行バランス・コマンド
コマンド・ビットによって実行バランス・コマンドが設定された
場合、最後に正常に書き込まれてラッチされたバランス・コマ
ンドが、即座に実行されます。CSBI が H に遷移してから再
び L に遷移するまで、それ以降の
（書き込み）
データはすべ
て無視されます。
読み出しバランス・ステータスの最初の6ビットは、6 個のバラ
ンサそれぞれに十分なゲート駆動が存在するかどうかを示し
ます。これらのビットは、表 1の右端の列に対応します。ただし、
バランサを含む実行コマンドの後に続く場合に、その特定の
バランス調整の一時停止 / 再開（SPI ポート経由）
バランサに対応するビットのみがロジック H になることがで
きます。バランサが動作していない場合、ゲート駆動 OKビッ
LTC3300-2は、動作中のバランス調整を
（スタック全体で）中
トはロジック H になります。読み出しバランス・ステータスの
断し、その後、前回のバランス・コマンドをスタック内のすべて
7 番目、8 番目、および 9 番目のビットは、6 個のセルがすべて
のLTC3300-2デバイスに再び書き込むことなく再始動できる、
過電圧状態ではないこと、トランスの2 次側が過電圧状態で
単純な手段を提供します。バランス調整を一次停止するには、
はないこと、および LTC3300-2のダイが過熱していないことを、 単に、不正なパリティを含む8ビットの実行バランス・コマン
それぞれ示します。これら3つのビットは、少なくとも1つのバ
ドを書き込みます。バランス調整を再開するには、単に、正し
ランサを含む実行コマンドの後に続く場合にのみ、ロジック
いパリティを含む実行バランス・コマンドをそれぞれのアドレ
H になることができます。読み出しバランス・ステータスの10
スに書き込みます。この機能は、バランス調整中に、スタックを
番目、11 番目、および 12 番目のビットは現在使用されていな 「静止」
させて高精度のセル電圧測定を実行したい場合に
いため、常にロジック・ゼロになります。例として、バランサ１お
役立ちます。任意の8ビットのコマンド・バイトに不正なパリティ
よび 4 が、両方とも電圧フォルトも温度フォルトも生じずに動
が含まれている場合、動作中のバランス調整は即座に一時停
作している場合、12ビットの読み出しバランス・ステータスは、 止します。
100100111000になります。
標準的な再始動時間は、新規または別のバランス・コマンド
の後の遅延した始動時間（tDLY_START）
と同じ、2msです。再
始動時間は、SCKIの8 番目の立ち上がりエッジからバランサ
がオンになるまで測定されます。これは、
「標準的性能特性」
のセクションのG25に示されています。
33002f
26
詳細：www.linear-tech.co.jp/LTC3300-2
LTC3300-2
アプリケーション情報
外付け検出抵抗の選択
1 次側巻線と2 次側巻線の両方の外付け電流検出抵抗は、
以下の式に従ってピーク・バランス調整電流を設定します。
RSENSE|PRIMARY =
50mV
IPEAK _PRI
ずかに低下します。この誤差は、Rの値を選択し、コンパレー
タのトリップ点でLTC3300-2の電流検出ピンから出る20μA
の標準電流値を使用して、この電圧低下分を追加することに
よって、補正できます。
適切な最大オン時間の設定
1 次側巻線および 2 次側巻線のボルト秒クランプは、電流暴
走保護機能として使用することを目的にしており、検出抵抗に
IPEAK _ SEC
置き換わる電流制御の代替手段として使用することは意図さ
れていません。正常なIPEAK/IZERO の動作を妨げないように
バランサの同期
個々の同期整流式フライバック電源回路を積み重ねた構成と、 するために、アプリケーションに現れる最小セル電圧でIPEAK
まで上昇するのに必要な時間よりも長く、最大
ゲート・ドライバのインターリーブの性質により、6 個のグルー （またはIZERO）
オン時間を設定する必要があります。
プ内の隣接したバランサ、または、ほぼ隣接したバランサ
（ある
いは、その両方）
を、より高いバランス電流で同期することがで
tON(MAX)|PRIMARY > LPRI • IPEAK_PRI/VCELL(MIN)
きます。通常は、動作中の個々のバランサのうちの最も高い周
tON(MAX)|SECONDARY > LPRI • IPEAK_SEC • T/(S • VCELL(MIN))
波数に同期します。その結果、影響を受けた他のバランサのバ
これらの値は、トランスの巻線インダクタンスの製造許容誤差
ランス電流がわずかに低下します。この誤差は、個々のセルの
を考慮するとさらに20% 増加し、IPEAK の変動を考慮するとさ
電圧が大きくバランスを失わない限り、一致するIPEAK/IZERO
らに10% 増加します。
と一致する電源回路により、通常は非常に小さくなります。図 9
に示すような単純なRCネットワークを使用して1 次側または
外付けFET の選択
2 次側（あるいは、その両方）
の電流検出信号にローパス・フィ
ルタをかけることによって、バランサの同期を抑制することが
ピーク・バランス調整電流を扱うための定格に加えて、1 次側
できます。RC 時定数の妥当な出発点は、関連する
（1 次側ま
巻線と2 次側巻線の両方の外付けNMOSトランジスタの、ド
たは2 次側）
スイッチのオン時間の1/10です。IPEAK の検出の
レイン-ソース間ブレークダウンの定格を選択する必要があり
場合、ローパス・フィルタに関連する位相のずれによって、正
ます。1 次側 MOSFETの場合、次のように選択します。
しい検出抵抗電圧と比較して、LTC3300-2に現れる電圧がわ
V
+V
VDS(BREAKDOWN)|MIN > VCELL + STACK DIODE
T
⎛ S⎞ V
LTC3300-2
= VCELL ⎜ 1+ ⎟ + DIODE
G1P/GnP/G1S/GnS
⎝ T⎠
T
RSENSE|SECONDARY =
50mV
20µA
I1P/InP/I1S/InS
R
C
V–/Cn – 1/V–/V–
n = 2 TO 6
2 次側 MOSFETの場合は、次のように選択します。
VDS(BREAKDOWN)|MIN > VSTACK + T ( VCELL + VDIODE )
RSNS
= VCELL ( S+ T ) + T VDIODE
33002 F09
図 9.RCネットワークを使用したLTC3300-2
への電流検出入力のフィルタリング
ここで、Sは2 次側巻線スタック内のセル数、1:Tはトランスの
1 次対 2 次の巻数比です。例えば、2 次側スタック内に12 個の
リチウムイオン・セルが存在し、1:2の巻数比を使用する場合、
1 次側 FETの定格は4.2V（1＋6）
＋0.5＝29.9Vよりも大きい
必要があり、2 次側 FETの定格は4.2V（12＋2）
＋2V＝60.8V
よりも大きい必要があります。
33002f
詳細：www.linear-tech.co.jp/LTC3300-2
27
LTC3300-2
アプリケーション情報
漏れインダクタンス・リンギングによってさらに高い電圧が
発生することを考慮すると、優れた設計の実例により、この
定格電圧からさらに20% 以上増やすことが推奨されます。
LTC3300-2での使用が推奨されているFETの一覧については、
表 7を参照してください。
表7
製品番号
メーカ
SiR882DP
Vishay
60A
100V
SiS892DN
Vishay
25A
100V
IPD70N10S3-12
Infineon
70A
100V
IPB35N10S3L-26
Infineon
35A
100V
RJK1051DPB
ルネサス・エレクトロニクス
60A
100V
RJK1054DPB
ルネサス・エレクトロニクス
92A
100V
IDS（MAX） VDS（MAX）
トランスの選択
LTC3300-2は、1 ∼ 20マイクロヘンリーの1 次側巻線インダク
タンス、1:2の巻数比
（1 次対 2 次）、および最大 12 個のセルに
並列接続される2 次側巻線を備えた簡素な2 巻線トランスを
使用して動作するように最適化されています。さらに効率的な
バランス調整を行うために、2 次側スタック内でより多くのセ
ルが必要な場合、さらに大きな巻数比を持つトランスを選択
できます。例えば、2 次側スタック内の最大 60セルに対しては、
1:10のトランスが適しています。この場合、外付けFETの定格
電圧をさらに大きくする必要があります
（上記を参照）。すべて
の場合において、アプリケーションに現れるピーク電流よりも
大きくなるように、トランスの飽和電流を選択する必要があり
ます。
LTC3300-2での使用が推奨されているトランスの一覧につい
ては、表 8を参照してください。
表8
製品番号
メーカ
1 次側
巻数比 * インダクタンス
ISAT
750312504 (SMT)
Würth Electronics
1:1
3.5μH
10A
750312677 (THT)
Würth Electronics
1:1
3.5μH
10A
Coilcraft
1:1
3.4μH
10A
Coiltronics
1:1
3.4μH
10A
MA5421-AL
CTX02-18892-R
XF0036-EP135
LOO-3218
DHCP-X79-1001
C128057LF
XFMRS Inc
1:1
3μH
10A
BH Electronics
1:1
3.4μH
10A
TOKO
1:1
3.4μH
10A
GCI
1:1
3.4μH
10A
スナバの設計
アプリケーションの1 次側および2 次側巻線 FETのドレイン電
圧に現れるどのトランジェント・リンギングにも、十分注意する
必要があります。リンギングのピークは、選択したFETのブレー
クダウン電圧定格に近づくべきではなく、超えてはなりません。
アプリケーションに存在する漏れインダクタンスを最小に抑え、
優れた基板レイアウト技法を活用することによって、リンギン
グの大きさを軽減できます。アプリケーションによっては、抵
抗とコンデンサを直列に接続したスナバ・ネットワークを、トラ
ンスの各巻線と並列に配置する必要があることがあります。
通常、このネットワークによって、効率は数パーセント低下し
ますが、FETが安全な動作範囲内に維持されます。一般的に、
アプリケーションでRとCの値を決定するには、ある程度の試
行錯誤による最適化が必要になります。表 8に示すトランスの
場合、スナバ・ネットワークの妥当な出発点となる値は、直列
に接続された330Ωと100pFです。
ゲート駆動ブースト部品の選択（BOOST ＝ VREG）
BOOST+ からBOOST–に接続された外付け昇圧コンデンサは、
G6Pに接続された外付けNMOSをオンにするために必要な
ゲート駆動電圧を供給します。このコンデンサは、NMOS がオ
フのときに、C6 からBOOST+ に接続された外付けショットキ・
ダイオードを介して充電されます
（G6P＝BOOST– ＝C5）。
NMOS がオンになると、BOOST–ドライバはコンデンサの下
側プレートをC5 からC6に切り替え、同相のBOOST+ 電圧
が C6よりも1セル分上昇します。NMOS が再びオフになると、
BOOST–ドライバは、コンデンサの下側プレートをC5に切り
替えて、ブースト・コンデンサをリフレッシュします。
正しい経験則に従って、G6Pに接続したNMOSの入力容量
の100 倍を、昇圧コンデンサの値にします。ほとんどのアプリ
ケーションでは、0.1µF/10Vで十分です。ショットキ・ダイオー
ドの逆ブレークダウン電圧は6Vより大きいだけで済みます。
バッテリ電圧を最初にLTC3300-2に接続したときに、損傷を
与えるおそれのある過剰なサージ電流がゲート駆動ブースト
部品内を流れないようにするために、図 3に示すように、6.8Ω
の抵抗をショットキ・ダイオードと直列に配置することが推奨
されます。破損する危険を防ぐには、サージ電流を1Aに抑え
る必要があります。
T10857-1
Inter Tech
1:1
3.4μH
10A
* 表に示したすべてのトランスは8ピンであり、1:1、1:2、2:1、または2:2の
巻数比で構成可能。
28
詳細：www.linear-tech.co.jp/LTC3300-2
33002f
LTC3300-2
アプリケーション情報
断線保護機能のためのセル・バイパス・コンデンサの
サイズ設定
バランス調整中にバッテリ・スタックへの1 本の接続が失われ
た場合、LTC3300-2の電源回路に現れる断線部分の両側の
差分セル電圧は、充電中か放電中かの状況と、実際に断線が
発生した場所に応じて、増加または減少する場合があります。
最悪のシナリオは、断線部分の両側のバランサが両方とも動
作しており、逆方向にバランス調整している場合です。このシ
ナリオでは、差分セル電圧は、断線部分の一方の側で急速に
増加し、もう一方の側で急速に減少します。適切にサイズ設
定された差分セル・バイパス・コンデンサと連動して動作する
セル過電圧コンパレータは、局所的な差分セル電圧が絶対
最大定格に達する前にすべてのバランス調整を遮断すること
によって、LTC3300-2と、それに関連する電源部品を保護し
ます。コンパレータのしきい値（立ち上がり）
は5Vであり、バラ
ンス調整が停止するまでに、3μs ∼ 6μs かかります。その間、バ
イパス・コンデンサによって、差分セル電圧が 6Vを超えて増
加するのを防ぐ必要があります。したがって、完全な断線保護
機能のための差分バイパス・コンデンサの最小値は、次の式
から得られます。
CBYPASS(MIN) =
(ICHARGE +IDISCHARGE ) • 6µs
6V – 5V
ICHARGEとIDISCHARGE の公称値が同じに設定されている
場合、バランス電流 1A当たり約 12μFの実容量が必要にな
ります。
2 次側巻線のクラスタとの断線からの保護は、
「動作」
のセク
ションで説明した2 次側巻線 OVP 機能（WDTピン経由）に
よって、スタック内の各 LTC3300-2に対して局所的に提供さ
れます。ただし、スタックの上に向かうトランスの巻線のイン
ターリーブのために、断線が発生し遮断された時点で、離れ
たLTC3300-2 が、別のLTC3300-2によって局所的に発生する
セル電圧で動作し続けることが可能です。この理由により、2
次側巻線の各クラスタは、それが接続する個々のセル接続か
ら分離した、スタックへの専用接続を備える必要があります。
6 個未満のセルでの LTC3300-2 の使用
N 個のセルの直列スタックをバランス調整する場合、必要な
LTC3300-2デバイスの数は、N/6を最も近い整数に切り上げた
数になります。LTC3300-2のアドレスは5ビットなので、
セル数N
は最大 192が可能です。さらに、
スタック内の各 LTC3300-2は、
最小限、3 個のセル
（C4、C5、および C6を含む必要がある）
と
インタフェースする必要があります。したがって、3 個∼ 192 個
のセルのスタックを、適切なLTC3300-2デバイスのスタックを
使用してバランス調整することができます。特定のLTC3300-2
のサブスタック内の未使用のセル入力
（C1、C1＋C2、また
–
はC1＋C2＋C3）
は、V に短絡する必要があります
（図 10を
参照）。ただし、すべての構成において、書き込みデータは16
ビットのままです。LTC3300-2は、未使用のセルのセル・バラン
ス調整ビットに対して動作しませんが、これらのビットはCRC
計算には含まれます。
•
•
•
•
•
•
C6
+
C5
C4
LTC3300-2
C3
C2
V–
CELL n + 4
+
C6
+
C5
CELL n + 3
C4
+
CELL n + 2
LTC3300-2
C3
+
CELL n + 1
•
•
•
CELL n + 3
+
C6
CELL n + 2
C4
+
CELL n + 1
LTC3300-2
CELL n
C1
V–
•
•
•
(10a) Sub-Stack Using Only 5 Cells
CELL n + 2
+
CELL n + 1
+
CELL n
C3
+
CELL n
C2
+
+
C5
C2
C1
V–
C1
•
•
•
(10b) Sub-Stack Using Only 4 Cells
•
•
•
33002 F10
(10c) Sub-Stack Using Only 3 Cells
図 10.5セル、4セル、または 3セルの場合のバッテリ・スタック接続
33002f
詳細：www.linear-tech.co.jp/LTC3300-2
29
LTC3300-2
アプリケーション情報
40mAを超える補助的な電圧レギュレータ駆動
LTC3300-2に内蔵された4.8Vリニア電圧レギュレータは、
VREG ピンで40mAを供給できます。さらに電流供給能力が必
要な場合は、図 11に示すように、C6 から電力を供給された外
付けの低コスト5V 降圧 DC/DCレギュレータによって、VREG
C6
LTC3300-2
IOUT > 40mA
VIN
SW
BUCK
DC/DC
FB
GND
CIN
L
5V
VREG
RFB2
4.8V
LINEAR
VOLTAGE
REGULATOR
COUT
V–
RFB1
33002 F11
ピンをバックドライブできます。LTC3300-2の内部レギュレー
タのシンク電流能力は非常に限定されているため、さらに高
い強制電圧には対応できません。
フォルト保護
バッテリなどの高エネルギー源を使用する場合は、常に注意
が必要です。耐用寿命の間にバッテリ・システムに影響を与え
る可能性のある組立とサービスの手順を考えた場合、システ
ムを間違って構成してしまう方法は無数にあります。表 9に、保
護回路の使用を予定する場合に考慮する必要のある、さまざ
まな状況を示します。最初の4つのシナリオは、製造時に発生
すると予想されます。それらに適した保護機能が、LTC3300-2
デバイス自体に内蔵されてます。
図 11.40mAを超えるVREG 駆動の場合の外部降圧
DC/DCレギュレータの追加
表 9.LTC3300-2 の故障メカニズムの影響分析
シナリオ
影響
設計による緩和
Top cell (C6) input connection loss to LTC3300-2.
Power will come from highest connected cell input Clamp diodes at each pin to C6 and V– (within IC)
provide alternate power path.Diode conduction at
or via data port fault current.
data ports will impair communication with higher
potential units.
Bottom cell (V–) input connection loss to
LTC3300-2.
Power will come from lowest connected cell input
or via data port fault current.
Clamp diodes at each pin to C6 and V– (within IC)
provide alternate power path.Diode conduction at
data ports will impair communication with higher
potential units.
Random cell (C1-C5) input connection loss to
LTC3300-2.
Power-up sequence at IC inputs/differential input
voltage overstress.
Clamp diodes at each pin to C6 and V– (within IC)
provide alternate power path.Zener diodes across
each cell voltage input pair (within IC) limit stress.
Disconnection of a harness between a sub-stack
of battery cells and the LTC3300-2 (in a system of
stacked groups).
Loss of all supply connections to the IC.
Clamp diodes at each pin to C6 and V– (within
IC) provide alternate power path if there are other
devices (which can supply power) connected to the
LTC3300-2.
Secondary winding connection loss to battery stack.
Secondary winding power FET could be subjected
to a higher voltage as bypass capacitor charges
up.
WDT pin implements a secondary winding OVP
circuit which will detect overvoltage and terminate
balancing.
Shorted primary winding sense resistor.
Primary winding peak current cannot be detected
to shut off primary switch.
Maximum ON-time set by RTONP resistor will shut off
primary switch if peak current detect doesnʼt occur.
Shorted secondary winding sense resistor.
Secondary winding peak current cannot be
detected to shut off secondary switch.
Maximum ON-time set by RTONS resistor will shut
off secondary switch if peak current detect doesnʼt
occur.
Data error (noise margin induced or otherwise) occurs Incoming checksum will not agree with the
during a write command.
incoming message when read in by any individual
LTC3300-2 in the stack.
Since the CRC remainder will not be zero, the
LTC3300-2 will not execute the write command, even
if an execute command is given.All balancers with
nonzero remainders will be off.
Data error (noise margin induced or otherwise) occurs Outgoing checksum (calculated by the LTC3300-2) Since the CRC remainder (calculated by the host) will
not be zero, the data cannot be trusted.All balancers
during a read command.
will not agree with the outgoing message when
will remain in the state of the last previously
read in by the host microprocessor.
successful write.
33002f
30
詳細：www.linear-tech.co.jp/LTC3300-2
LTC3300-2
アプリケーション情報
内部保護ダイオード
LTC3300-2の各ピンは、電源レールを超える電圧の外部アプ
リケーションによって内部デバイス構造が損傷するのを防ぐ
ために、図 12に示すように保護ダイオードを備えています。こ
れらのダイオードは、0.5Vの順方向ブレークダウン電圧を備
える、通常のシリコン・ダイオードです。ラベルが付いていない
ツェナー・ダイオード構造は、逆方向ブレークダウン特性を備
えており、最初に9Vでブレークダウンし、その後、7Vのクラン
プ電位に戻ります。ZCLAMPというラベルが付いたツェナー・ダ
イオードは、最初に25Vで逆方向ブレークダウンしてから22V
に戻る、より電圧の高いデバイスです。すべてのツェナー・ダイ
オードの順方向電圧降下は0.5Vです。
図 12に示す内部保護ダイオードは、電力が制限されたトラン
ジェント電圧の暴走から保護することを目的とする電力デバイ
スです。これらの電圧が LTC3300-2の絶対最大定格を超える
場合、これらの電圧レベルでのどの持続的動作も、デバイス
に損傷を与えます。
LTC3300-2 への最初のバッテリ接続
前述した内部保護ダイオードの他に、6つの各差動セル入力
の間には、低電圧 / 低電流ダイオードが存在します
（図 12に
は示されていません）。これらのダイオードは、アプリケーショ
ンでのバッテリ電圧の最初の印加時に、LTC3300-2を保護し
ます。これらのダイオードは、20kΩの直列抵抗での5.3Vのブ
レークダウン電圧を備えており、電源投入時にセル端子電流
が 0 ∼数 10マイクロアンペアである間、差分セル電圧を絶対
最大定格未満に抑えます。これによって、高インピーダンス入
力に従う漏れ電流による未接続セルの入力ピンの過電圧を
心配することなく、6 個のバッテリを任意のランダム・シーケン
スで接続することができます。アプリケーションで使用される
セル間の差動バイパス・コンデンサは、完全なランダム・シー
ケンス保護の場合と同じ公称値のものである必要があります。
シャットダウン状態のスタックの端子電流の解析
「電気的特性」の表で示されるように、バランス調整が行わ
れていないときのLTC3300-2の暗電流は、C6ピンで14μA、
C1 ∼ C5ピンで0Aです。この14μAは、LTC3300-2のV– ピン
にすべて現れます。長い直列スタック内のデバイス間で、14μA
の電流が完全に一致する場合、シャットダウン状態のスタッ
クの端子電流は、スタックの先頭ノードから出る14μAおよび
スタックの最後尾ノードに入る14μAです。他のすべての中間
ノードの電流はゼロです。
LTC3300-2とLTC3300-1 の相違点
LTC3300-1は、スタック内の各デバイスが上または下の同じタ
イプのデバイスと電流を介して双方向通信を行うSPI 互換の
シリアル・インタフェースを採用しています。スタックの高さに
制限はありません。大きな同相電圧差が LTC3300-1によって
処理されます。BMSシステム内のマイクロプロセッサのみがス
タック内の最後尾デバイスと情報をやり取りし、引き続きすべ
てのデバイスが同じ固定内部アドレスを使用します。
LTC3300-2は、各デバイスがピンの結線による独自の5ビット・
アドレスを持つSPI 互換のシリアル・インタフェースを採用して
います。BMSシステム内のマイクロプロセッサは、同相電圧差
がデジタル・アイソレータまたはフォトカプラによって処理される
スタック内のすべてのデバイスと直接情報をやり取りします。ア
ドレスが 5ビットなので、スタックの高さは32 個のLTC3300-2
デバイス、つまり192セル
（約 800V）
に制限されます。
割り当てが異なる5 本のピンがあり、すべてシリアル・インタ
フェースに関連するピンです。
LTC3300-1とLTC3300-2の相違点の概要については表 10を
参照してください。
表 10.LTC3300-1とLTC3300-2 の相違点
LTC3300-1
LTC3300-2
High Side Current Mode SPI Pins
CSBO, SCKO, SDOI
None
“Where Am I in The Stack?”Pins
VMODE, TOS
None*
10101 (Fixed)
A4A3A2A1A0
(Pin Strapped)
Unlimited
32 × 6 = 192 Cells
23.5µA
14µA
SPI Address
Maximum Height of Battery Stack
–
GND (V ) Pin Current in
Shutdown/Suspend
*LTC3300-2ではVMODE ＝TOS＝1で内部固定されている。スタック内の各
デバイスは、スタックの先頭と最後尾のどちらともみなせる。したがって、
マイクロプロセッサと各デバイスの間で情報をやり取りするために、フォト
カプラやデジタル・アイソレータが必要になる。
33002f
詳細：www.linear-tech.co.jp/LTC3300-2
31
LTC3300-2
アプリケーション情報
VREG
LTC3300-2
47
46
45
44
43
40
WDT
A4
SDO
A3
SDI
A2
SCKI
A1
CSBI
A0
BOOST
BOOST+
CTRL
RTONP
41
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
22
BOOST–
RTONS
48
20
19
18
17
16
42
15
14
13
C6
G6P
G6S
I6P
I6S
1
2
C5
G5P
G5S
I5P
I5S
C4
3
4
ZCLAMP
G4P
G4S
I4P
I4S
5
6
C3
G3P
G3S
I3P
I3S
C2
7
8
ZCLAMP
G2P
G2S
I2P
I2S
9
10
C1
G1P
G1S
I1P
I1S
11
12
4Ω
V–
EXPOSED PAD
49
21
33002 F12
図 12. 内部保護ダイオード
33002f
32
詳細：www.linear-tech.co.jp/LTC3300-2
LTC3300-2
アプリケーション情報
CRC の計算方法
nビットのCRCを計算する単純な方法の1つは、n+1ビットの
特性多項式のモジュロ2 除算を実行してmビットのメッセー
ジを求め、n 個のゼロを追加することです
（m+nビット）。モジュ
ロ2 除算は、通常の長除法から繰り下げと繰り上げを除いた
ものに似ています。長除法の各中間ステップでは、被除数の
先頭ビットが 1である場合、商に1 が入り、被除数と除数の間
でビットごとに排他的論理和がとられます。被除数の先頭ビッ
トが 0である場合、商に0 が入り、被除数とn 個のゼロとの間
でビットごとに排他的論理和がとられます。
この処理がm回繰
り返されます。長除法の最後で、商は無視され、nビットの剰
余が CRCになります。これを、次に示す例でわかりやすく説明
します。
LTC3300-2でCRCを実装する場合、n＝4およびm＝12です。
使用する特性多項式は、x4 ＋x＋1です。これは、1x4 ＋0x3 ＋
0x2 ＋1x1 ＋1x0 を短くしたものであり、そのため除数は10011
になります。メッセージは、バランス・コマンドの最初の12ビッ
トです。例えば、目的のバランス・コマンドが、セル1の充電と、
(a)
同期したセル4の放電を同時に要求するとします。その場合、
12ビットの
（MSB が先頭の）
メッセージは、110000010000に
なります。これに4つのゼロを追加して、1100000100000000と
いう被除数が得られます。図 13aに、長除法と、その結果得ら
れたCRC（1101）
を示します。書き込みバランス・コマンド内の
CRCビットが反転していることに注意してください。そのため、
正しい16ビットのバランス・コマンドは、1100000100000010と
なります。図 13bに、LTC3300-2 から読み出されたデータ
（コマ
ンドまたはステータス）
のCRCのチェックに使用される、同じ
長除法の手順を示します。このシナリオでは、データが有効で
あるためには、長除法の実行後の剰余がゼロ
（0000）
になる必要
があります。読み出されたCRCビットは、除算を実行する前に、
被除数内で反転する必要があることに注意してください。
CRCを計算する別の方法を図 14に示します。ここでは、バラ
ンス・コマンド・ビットは、2 入力排他的論理和ゲートのみから
成る組み合わせ論理回路に入力されます。この
「力ずく」
の実
装は、数行のCコードで簡単に複製できます。
READBACK = 1100000100000010
DIVIDEND = 1100000100001101
110101101011
110101101011
100111100000100000000
(b) 1 0 0 1 1 1 1 0 0 0 0 0 1 0 0 0 0 1 1 0 1
10011
10011
10110
10110
10011
10011
01010
01010
00000
00000
10101
10101
10011
10011
01100
01100
00000
00000
11000
11000
10011
10011
10110
10110
10011
10011
01010
01010
00000
00000
10100
10101
10011
10011
01110
01101
00000
00000
11100
11010
10011
10011
11110
10011
10011
10011
REMAINDER = 1 1 0 1 = 4-BIT CRC
REMAINDER = 0
33002 F13
0 0 1 0 = 4-BIT CRC INVERTED
図 13.（a）書き込み用の CRCを計算する長除法の例（b）読み出し用の
CRCをチェックする長除法の例
33002f
詳細：www.linear-tech.co.jp/LTC3300-2
33
LTC3300-2
アプリケーション情報
“Ø”
“Ø”
D6B
D5B
CRC [3]
D3B
D1B
CRC [3]
D2A
D5A
CRC [2]
D3A
D1A
CRC [2]
D4B
CRC [1]
D2B
CRC [1]
D4A
D6A
“Ø”
CRC [0]
“Ø”
CRC [0]
33002 F14
図 14. 組み合わせ論理回路によるCRC 計算器の実装
LTC6803とLTC6804を使用したシリアル通信
LTC3300-2は、LTC6803やLTC6804などの、すべてのLTCモ
ニタ・デバイスと互換性があり、それらのデバイスとともに簡便
に使用できます。
「標準的応用例」
のセクションの図 17に、一
般的なマイクロプロセッサのSPIポートを使用した、LTC33002/LTC6803-2 BMS 用のシリアル通信接続を示します。最も下
のLTC3300-2とLTC6803-2の、SCKI、SDI、および SDOの配
線が互いに接続されています。ただし、CSBIの配線は、両方
のデバイスに同時に通信するのを防ぐために、分離する必要
があります。これは、GPIO出力の1つをLTC6803-2 からゲー
トに接続し、CSBIの配線をLTC3300-2に向けて反転するこ
とによって、簡単に実現できます。この設定では、LTC6803-2
との通信は、通常はGPIO1の出力ビットが H であるため、
LTC3300-2 がない場合と同じになります。LTC3300-2と通信
するには、LTC3300-2との通信前のLTC6803-2 へのGPIO1
ネゲーション書き込みと、LTC3300-2との通信後のGPIO1ア
サーション書き込みとで、書き込まれたコマンドを
「はさむ」必
要があります。LTC3300-2とLTC6803-2のすべてのグランド基
準でないデバイスとの通信は、デジタル・アイソレータを介して
行われます。
このデータ・シートの最終ページに示した
「標準的応用例」
は、
LTC3300-2/LTC6804-2 BMSのシリアル通信接続を示してい
ます。積み重なったそれぞれの12セル・モジュールには、2つ
のLTC3300-2デバイスと、1つのLTC6804-2モニタ・デバイス
が含まれています。モジュール内のLTC6804-2は、そのGPIO3
ピン、GPIO4ピン、およびGPIO5ピンで効率的なSPIポート
出力を提供するために構成されます。これらのピンは、下側の
LTC3300-2のローサイド通信ピン
（CSBI、SDI=SDO、SCKI）
に直接接続されます。各モジュール内の上側のLTC3300-2
は、デジタル・アイソレータを介して下側のLTC3300-2 からの
シリアル通信を受信します。最も下のLTC6804-2との通信、お
よびモニタ・デバイス間の通信は、LTC6820とisoSPI ™インタ
フェースを介して行われます。このアプリケーションでは、未使
用のバッテリ・セルを、モニタの精度を下げることなく任意の
モジュールの下部（つまり、モジュールの基板上ではなく、モ
ジュールの外側）
から短絡させることができます。
33002f
34
詳細：www.linear-tech.co.jp/LTC3300-2
LTC3300-2
アプリケーション情報
PCBレイアウトに関する検討事項
LTC3300-2は、BOOST+とV– の間を、40Vで動作することがで
きます。電位の異なる配線の物理的な分離を維持するために、
PCBレイアウトに注意する必要があります。LTC3300-2のピン
配置は、この物理的な分離が容易になるように選択されてい
ます。1つの例外（BOOSTとBOOST–）
を除いて、隣接するど
の2つのピンの間も、8.4Vを超えることはありません。この例
外では、アプリケーションでBOOSTピンが V– またはVREG に
結線されており、遠くのLTC3300-2 から配線する必要はあり
ません。パッケージ本体を使用して、最も高い電圧（例えば、
25.2V）
を、最も低い電圧（0V）
から分離します。例として、6 個
の4.2V バッテリ・セルをLTC3300-2に接続した場合の、V– に
対する各ピンのDC 電圧を図 15に示します。
「優れた手法」
としての、レイアウトに関するその他の検討事項
は以下のとおりです。
G6S—PIN 1
I6S
G5S
I5S
G4S
I4S
G3S
I3S
G2S
I2S
G1S
I1S
LTC3300-2
(EXPOSED PAD = 0V)
RTONS
RTONP
CTRL
CSBI
SCKI
SDI
SDO
WDT
V–
I1P
G1P
C1
0V TO 4.8V
0V
0V TO 4.8V
0V
0V TO 4.8V
0V
0V TO 4.8V
0V
0V TO 4.8V
0V
0V TO 4.8V
0V
VREG
A4
A3
A2
A1
A0
BOOST
BOOST–
BOOST+
C6
G6P
I6P
4.8V
0V/4.8V
0V/4.8V
0V/4.8V
0V/4.8V
0V/4.8V
0V/4.8V
21V TO 25.2V
25.2V TO 29.4V
25.2V
21V TO 29.4V
21V
1. VREG ピンを、それぞれ 1μF 以上のコンデンサを使用して、
できるだけLTC3300-2に近づけて露出パッドとV– にバイ
パスする必要があります。
C5
G5P
I5P
C4
G4P
I4P
C3
G3P
I3P
C2
G2P
I2P
21V
16.8V TO 25.2V
16.8V
16.8V
12.6V TO 21V
12.6V
12.6V
8.4V TO 16.8V
8.4V
8.4V
4.2V TO 12.6V
4.2V
1.2V
1.2V
0V/4.8V
0V TO 4.8V
0V TO 4.8V
0V TO 4.8V
0V TO 4.8V
0V TO 4.8V
0V
0V
0V TO 8.4V
4.2V
33002 F15
図 15.6 個の 4.2Vセルの場合の標準的ピン電圧
2. 差動セル入力
（C6 からC5、C5 からC4、…、C1 から露出
パッド）
を、1μF 以上のコンデンサを使用して、できるだけ
LTC3300-2に近づけてバイパスする必要があります。これ
は、電力段に存在するバルク容量に加わります。
3. ピン21（V–）
は、I1S ∼ I6SとI1Pに接続される電流検出抵
抗（7 個の抵抗）のためのグランド検出用です。ピン21を、
LTC3300-2の露出パッドに接続する前に、できるだけ低イ
ンピーダンスのトレースを使用して、これらの抵抗のグラン
ド側にケルビン接続する必要があります。
4. セル入力C1 ∼ C5は、I2P ∼ I6Pに接続される電流検出抵
抗（5 個の抵抗）
のためのグランド検出用です。これらのピ
ンを、できるだけ低インピーダンスのトレースを使用して、
これらの抵抗のグランド側にケルビン接続する必要があり
ます。
5. RTONSピンとRTONPピンに接続された最大オン時間設
定抵抗のグランド側を、LTC3300-2の露出パッドに接続す
る前に、ピン21（V–）
にケルビン接続する必要があります。
6. LTC3300-2のゲート駆動出力
（G1S ∼ G6Sおよび G1P ∼
G6P）
と電流検出入力
（I1S∼I6SおよびI1P∼I6P）
のトレー
ス長を、できるだけ短くする必要があります。
7. ゲート駆動ブースト部品（ダイオードとコンデンサ）
を使用
する場合、それらをLTC3300-2のC6ピン、BOOST+ ピン、
および BOOST– ピンに近づけて、緊密なループを形成する
必要があります。
8. 外付け電力部品
（トランス、FET、および電流検出抵抗）
に
ついては、2つの高速電流スイッチング・ループ
（1 次側と2
次側）
で囲まれた面積を、できるだけ狭くすることが重要
です。これを行う場合、電源回路に対してローカルに2つ
のバイパス・コンデンサを追加することが、非常に役立ち
ます。1つは差動セル間に追加し、もう1つはトランスの2
次側からローカルのV– に追加します。
これらの推奨事項をすべて取り入れた代表的なレイアウトが、
LTC3300-1に関連する周辺製品のDC2064Aデモボードに実
装されています
（詳細な説明については、付属するデモボード
のマニュアルを参照）。LTC3300-2に対応するには、ピン43の
接続をピン47に変更するだけで済みます。PCBレイアウト・ファ
イル
（.GRB）
も、弊社または弊社代理店から入手できます。
33002f
詳細：www.linear-tech.co.jp/LTC3300-2
35
LTC3300-2
標準的応用例
6.8Ω
0.1µF
BOOST–
BOOST+
•
•
•
C6
•
•
•
•
•
•
•
+
1:1
CELL 6 10µH
•
•
•
•
•
•
10µH
•
10µF
G6P
I6P
25mΩ
C5
•
+
1:1
CELL 5 10µH
10µH
•
10µF
G5P
I5P
25mΩ
C4
LTC3300-2
SERIAL
COMMUNICATION
RELATED
PINS
C2
A4
A3
A2
A1
A0
•
•
•
•
•
•
•
•
•
C3
+
•
1:1
CELL 2 10µH
10µH
•
10µF
G2P
I2P
CSBI
SCKI
SDI
SDO
25mΩ
C1
+
WDT
•
1:1
CELL 1 10µH
10µH
•
10µF
+
ISOLATED
12V LEAD ACID
AUXILIARY
CELL
G1P
I1P
G1S-G6S
VREG
BOOST
CTRL
10µF
NC
25mΩ
I1S-I6S
V–
RTONP
28k
RTONS
ISOLATION
BOUNDARY
33002 F16
41.2k
図 16. 絶縁型補助セルを充電するための LTC3300-2 の単方向放電専用バランス調整アプリケーション
33002f
36
詳細：www.linear-tech.co.jp/LTC3300-2
LTC3300-2
標準的応用例
TOP OF BATTERY STACK
C5
C4
C3
C2
LTC3300-2
C1
ADDRESS =
00011
CSBI
VREG
SCKI
SDI
–
SDO V
+
C6
DIGITAL
ISOLATOR
+
+
+
CVREG4
+
+
+
C5
C4
C3
LTC3300-2
C2
ADDRESS =
00010 C1
CSBI
VREG
SCKI
SDI
–
SDO V
C6
DIGITAL
ISOLATOR
+
+
+
CVREG3
+
+
C5
C4
C3
LTC3300-2
C2
ADDRESS =
00001 C1
CSBI
VREG
SCKI
SDI
–
SDO V
+
C6
DIGITAL
ISOLATOR
+
+
+
CVREG2
+
+
+
C5
C4
C3
LTC3300-2
C2
ADDRESS =
00000 C1
CSBI
VREG
SCKI
SDI
SDO V –
C6
3V
DIGITAL
ISOLATOR
V1+
V2+
CS
MPU
CLK
VREG1 OR
VREG5
+
+
VREG1
CVREG1
+
+
MOSI
+
MOSO
V1–
V2–
CELL 24
C11
C10
C9
C8
C7
CELL 23
CELL 22
C12
CELL 21
CELL 20
LTC6803-2
ADDRESS = 0001
CELL 19
C6
CELL 18
CELL 16
CELL 15
GPIO2
GPIO1
C5
C4
C3
C2
C1
VREG
CELL 17
CVREG6
V–
CELL 14
NC
NC
DIGITAL
ISOLATOR
CSBI
SCKI
SDI
SDO
CELL 13
CELL 12
C11
C10
C9
C8
C7
CELL 11
CELL 10
C12
CELL 9
CELL 8
LTC6803-2
ADDRESS = 0000
CELL 7
C6
CELL 6
CELL 5
CELL 4
VREG5
CELL 3
CELL 2
CVREG5
GPIO2
GPIO1
C5
C4
C3
C2
C1
VREG
V–
NC
CSBI
SCKI
SDI
SDO
CELL 1
33002 F17
図 17.24セル・スタックの場合の LTC3300-2/LTC6803-2 バッテリとシリアル通信接続
33002f
詳細：www.linear-tech.co.jp/LTC3300-2
37
LTC3300-2
パッケージ
最新のパッケージ図面については、http://www.linear-tech.co.jp/designtools/packaging/を参照してください。
UK Package
48-Lead Plastic QFN (7mm × 7mm)
(Reference LTC DWG # 05-08-1704 Rev C)
0.70 ±0.05
5.15 ±0.05
5.50 REF
6.10 ±0.05 7.50 ±0.05
(4 SIDES)
5.15 ±0.05
PACKAGE OUTLINE
0.25 ±0.05
0.50 BSC
RECOMMENDED SOLDER PAD PITCH AND DIMENSIONS
APPLY SOLDER MASK TO AREAS THAT ARE NOT SOLDERED
0.75 ±0.05
7.00 ±0.10
(4 SIDES)
R = 0.10
TYP
R = 0.115
TYP
47 48
0.40 ±0.10
PIN 1 TOP MARK
(SEE NOTE 6)
1
2
PIN 1
CHAMFER
C = 0.35
5.50 REF
(4-SIDES)
5.15 ±0.10
5.15 ±0.10
0.200 REF
注記：
1. 図面は JEDEC のパッケージ外形 MO-220 のバリエーション
（WKKD-2）
に適合
2. 図は実寸とは異なる
3. 全ての寸法はミリメートル
4. パッケージ底面の露出パッドの寸法にはモールドのバリを含まない。
モールドのバリは各サイドで 0.20mm を超えないこと
5. 露出パッドは半田メッキとする
6. 灰色の部分はパッケージのトップとボトムのピン 1 の位置の参考に過ぎない
0.00 – 0.05
(UK48) QFN 0406 REV C
0.25 ±0.05
0.50 BSC
BOTTOM VIEW—EXPOSED PAD
33002f
38
詳細：www.linear-tech.co.jp/LTC3300-2
LTC3300-2
パッケージ
最新のパッケージ図面については、http://www.linear-tech.co.jp/designtools/packaging/を参照してください。
LXE Package
48-Lead Plastic Exposed Pad LQFP (7mm × 7mm)
(Reference LTC DWG #05-08-1832 Rev C)
7.15 – 7.25
5.50 REF
1
48
37
36
0.50 BSC
C0.30
5.50 REF
7.15 – 7.25
0.20 – 0.30
3.60 ±0.05
3.60 ±0.05
PACKAGE OUTLINE
24
XXYY
LTCXXXX
LX-ES
Q_ _ _ _ _ _
e3
12
13
25
COMPONENT
PIN “A1”
1.30 MIN
TRAY PIN 1
BEVEL
RECOMMENDED SOLDER PAD LAYOUT
APPLY SOLDER MASK TO AREAS THAT ARE NOT SOLDERED
PACKAGE IN TRAY LOADING ORIENTATION
9.00 BSC
7.00 BSC
48
3.60 ±0.10
37
SEE NOTE: 3
1
48
37
36
36
1
C0.30
9.00 BSC
7.00 BSC
3.60 ±0.10
A
A
12
25
25
12
C0.30 – 0.50
13
24
13
BOTTOM OF PACKAGE—EXPOSED PAD (SHADED AREA)
24
11° – 13°
R0.08 – 0.20
1.60
1.35 – 1.45 MAX
GAUGE PLANE
0.25
0° – 7°
LXE48 LQFP 0113 REV C
11° – 13°
0.09 – 0.20
1.00 REF
0.50
BSC
0.17 – 0.27
0.05 – 0.15
SIDE VIEW
0.45 – 0.75
SECTION A – A
注記：
1. 寸法はミリメートル
2. パッケージ寸法にはモールドのバリを含まない。
モールドのバリは
（もしあれば）各サイドで 0.25mm を超えないこと
3. ピン 1 の識別マークはモールドのくぼみ、直径 0.50mm。
4. 図は実寸とは異なる
33002f
リニアテクノロジー・コーポレーションがここで提供する情報は正確かつ信頼できるものと考えておりますが、その使用に関する責務は
一切負いません。また、ここに記載された回路結線と既存特許とのいかなる関連についても一切関知いたしません。なお、日本語の資料は
あくまでも参考資料です。訂正、変更、改版に追従していない場合があります。最終的な確認は必ず最新の英語版データシートでお願いいたします。
39
LTC3300-2
標準的応用例
LTC3300-2/LTC6804-2 のシリアル通信接続
DATA
LTC3300-2
ADDRESS =
00011
9 CELLS
4
DIGITAL
ISOLATOR
LTC6804-2
LTC3300-2
ADDRESS =
00010
SCKI
SDI
SDO
CSBI
LTC3300-2
ADDRESS =
00001
12 CELLS
12-CELL
MODULE 2
ADDRESS =
0001
GPIO5
GPIO4 ISO IN
GPIO3
4
12-CELL
MODULE 1
DIGITAL
ISOLATOR
LTC3300-2
ADDRESS =
00000
SCKI
SDI
SDO
CSBI
LTC6804-2
ADDRESS =
0000
LTC6820
isoSPI
GPIO5
GPIO4 ISO IN
ISO
SPI
4
GPIO3
33002 TA02
関連製品
製品番号
説明
注釈
LTC3300-1
高効率の双方向マルチセル・バッテリ・バランサ
フォトカプラや光アイソレータを使用せずに、複数のデバイスの
シリアル・ポートをデイジーチェーン接続可能
LTC6801
独立動作のマルチセル・バッテリ・スタック・モニタ 最大 12 個の直列接続されたバッテリ・セルの低電圧または過電
圧をモニタ、LTC6802、LTC6803、および LTC6804と併用
LTC6802-1/LTC6802-2 マルチセル・バッテリ・スタック・モニタ
最大 12 個の直列接続されたバッテリ・セルを測定、第 1 世代：
新設計のLTC6803および LTC6804によって更新された
LTC6803-1/LTC6803-3 マルチセル・バッテリ・スタック・モニタ
LTC6803-2/LTC6803-4
最大 12 個の直列接続されたバッテリ・セルを測定、第 2 世代：
LTC6802に対して機能拡張され、ピン互換性を持つ
LTC6804-1/LTC6804-2 マルチセル・バッテリ・モニタ
最大 12 個の直列接続されたバッテリ・セルを測定、第 3 世代：
LTC6803よりも高精度でisoSPIインタフェースを内蔵
LTC6820
isoSPI 絶縁型通信インタフェース
より対線を使用した最大 100mのSPI 通信用絶縁型
インタフェースを提供、LTC6804と併用
33002f
40
リニアテクノロジー株式会社
〒102-0094 東京都千代田区紀尾井町3-6紀尾井町パークビル8F
TEL 03-5226-7291 ● FAX 03-5226-0268 ● www.linear-tech.co.jp/LTC3300-2
LT 0813 • PRINTED IN JAPAN
LINEAR TECHNOLOGY CORPORATION 2013