LTC2482 特長 ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ Easy Drive入力電流 キャンセル機能付き 16ビット・デルタシグマADC 概要 Easy Drive™技法により、 差動入力電流がゼロの レール･トゥ･レール入力が可能 最大限の精度で高インピーダンス･センサを 直接デジタル化 RMSノイズ：VREFと無関係に600nV 16ビット分解能で100mWの低電圧リファレンスで動作 GND∼VCCの入力/リファレンス同相範囲 50Hz/60Hz同時除去モード INLが2ppm、 ミッシングコードなし オフセットが1ppm、全未調整誤差が15ppm 待ち時間なし：デジタル・フィルタは1サイクルでセトリング 2.7V～5.5V単一電源動作 内部発振器 小型（3mm×3mm）10ピンDFNパッケージ アプリケーション ダイレクト･センサ･デジタイザ 秤 ■ 直接温度測定 ■ ストレイン･ゲージ･トランスジューサ ■ 計測 ■ 産業用プロセス制御 ■ DVMおよびメータ ■ ■ LTC®2482は、16ビット正符号No Latency ΔΣ™アナログ-デジ タル･コンバータと特許取得のEasy DriveTM技法を組み合わ せたデバイスです。特許取得のサンプリング回路は、差動入力 電流の自動キャンセルにより、 ダイナミック入力電流誤差や内 部バッファの欠点を排除します。 このため、優れたDC精度を 維持しながら、大きい外部ソース･インピーダンスを許容可能 で、 レール･トゥ･レールの入力範囲の入力信号を直接デジタ ル化できます。 LTC2482は、 リファレンス電圧と関係なく、広い同相入力電圧 範囲（0V∼VCC）が可能です。 リファレンスは100mVという低 電圧が可能、 もしくは、VCCに直接接続可能です。RMSノイズ ･レベルはVREFと関係なく600nVです。 このため、低電圧信号 を16ビット精度で直接デジタル化できます。LTC2482は調整さ れた発振器を内蔵しているので、外付けの水晶発振子や発振 器が不要で、50Hzおよび60Hzのライン周波数ノイズの除去比 が87dBとなります。連続した自動的なオフセットおよびフルス ケール較正により、絶対精度と低ドリフトが自動的に維持され ます。 L、LT、LTC、LTM、Linear TechnologyおよびLinearのロゴはリニアテクノロジー社の登録商標で す。No Latency ΔΣとEasy Driveはリニアテクノロジー社の商標です。他のすべての商標はそれぞ れの所有者に所有権があります。 標準的応用例 ＋FS誤差とIN＋およびINのRSOURCE 80 VCC 10k IDIFF = 0 VIN+ SENSE VREF VCC SCK LTC2482 VIN– 10k 0.1µF GND SDO CS fO 2482 TA01 3-WIRE SPI INTERFACE +FS ERROR (ppm) 1µF 0.1µF VCC = 5V = 5V 60 VREF VIN+ = 3.75V – 40 VIN = 1.25V fO = GND 20 TA = 25°C CIN = 1µF 0 –20 –40 –60 –80 1 10 100 1k RSOURCE (Ω) 10k 100k 2482 TA02 2482fc 1 LTC2482 絶対最大定格 ピン配置 （Note 1、2） からGND ........................................ −0.3V～6V 電源電圧（VCC） アナログ入力電圧からGND ................... −0.3V～ （VCC＋0.3V） リファレンス入力電圧からGND .............. −0.3V～（VCC＋0.3V） デジタル入力電圧からGND.................... −0.3V～（VCC＋0.3V） デジタル出力電圧からGND .................... −0.3V～（VCC＋0.3V） 動作温度範囲 LTC2482C..............................................................0℃～70℃ LTC2482I .......................................................... −40℃～85℃ 保存温度範囲................................................... −65℃～125℃ TOP VIEW *GND 1 VCC 2 VREF 3 10 fO 9 SCK 11 8 GND IN+ 4 7 SDO IN– 5 6 CS DD PACKAGE 10-LEAD (3mm × 3mm) PLASTIC DFN TJMAX = 125°C, θJA = 160°C/W EXPOSED PAD (PIN #) IS GND, MUST BE SOLDERED TO PCB *PIN 1 MAY BE DRIVEN WITH A DIGITAL SIGNAL IN ORDER TO REMAIN PIN COMPATIBLE WITH THE LTC2480/LTC2482 発注情報 鉛フリー仕様 テープアンドリール 製品マーキング* パッケージ 温度範囲 LTC2482CDD#PBF LTC2482CDD#TRPBF LBSQ 10-Lead (3mm × 3mm) Plastic DFN 0°C to 70°C LTC2482IDD#PBF LTC2482IDD#TRPBF LBSQ 10-Lead (3mm × 3mm) Plastic DFN –40°C to 85°C さらに広い動作温度範囲で規定されるデバイスについては、弊社または弊社代理店にお問い合わせください。 *温度グレードは出荷時のコンテナのラベルで識別されます。 非標準の鉛ベース仕様の製品の詳細については、弊社または弊社代理店にお問い合わせください。 鉛フリー仕様の製品マーキングの詳細については、http://www.linear-tech.co.jp/leadfree/ をご覧ください。 テープアンドリールの仕様の詳細については、http://www.linear-tech.co.jp/tapeandreel/ をご覧ください。 電気的特性（通常の速度） ●は全動作温度範囲での規格値を意味する。 それ以外はTA = 25℃での値。 （Note 3、 4） PARAMETER CONDITIONS MIN TYP MAX Resolution (No Missing Codes) 0.1 ≤ VREF ≤ VCC , –FS ≤ VIN ≤ +FS (Note 5) l Integral Nonlinearity 5V ≤ VCC ≤ 5.5V, VREF = 5V, VIN(CM) = 2.5V (Note 6) 2.7V ≤ VCC ≤ 5.5V, VREF = 2.5V, VIN(CM) = 1.25V (Note 6) l 2 1 20 Offset Error 2.5V ≤ VREF ≤ VCC, GND ≤ IN+ = IN– ≤ VCC (Note 14) l 0.5 5 Offset Error Drift 2.5V ≤ VREF ≤ VCC, GND ≤ IN+ = IN– ≤ VCC Positive Full-Scale Error 2.5V ≤ VREF ≤ VCC, IN+ = 0.75VREF , IN– = 0.25VREF Positive Full-Scale Error Drift 2.5V ≤ VREF ≤ VCC, IN+ = 0.75VREF , IN– = 0.25VREF Negative Full-Scale Error 2.5V ≤ VREF ≤ VCC, IN+ = 0.75VREF , IN– = 0.25VREF Negative Full-Scale Error Drift 2.5V ≤ VREF ≤ VCC, IN+ = 0.75VREF , IN– = 0.25VREF 0.1 ppm of VREF/°C Total Unadjusted Error 5V ≤ VCC ≤ 5.5V, VREF = 2.5V, VIN(CM) = 1.25V 5V ≤ VCC ≤ 5.5V, VREF = 5V, VIN(CM) = 2.5V 2.7V ≤ VCC ≤ 5.5V, VREF = 2.5V, VIN(CM) = 1.25V 15 ppm of VREF ppm of VREF ppm of VREF Output Noise 5V ≤ VCC ≤ 5.5V, VREF = 5V, GND ≤ IN– = IN+ ≤ VCC (Note 13) 0.6 µVRMS 16 UNITS Bits 10 0.1 ppm of VREF ppm of VREF/°C 32 l µV nV/°C 32 l ppm of VREF ppm of VREF ppm of VREF 2482fc 2 LTC2482 コンバータ特性 ●は全動作温度範囲での規格値を意味する。 それ以外はTA = 25℃での値。 （Note 3、 4） PARAMETER CONDITIONS Input Common Mode Rejection DC 2.5V ≤ VREF ≤ VCC, GND ≤ IN– = IN+ ≤ VCC (Note 5) 2.5V ≤ VREF ≤ VCC, GND ≤ IN– = IN+ ≤ VCC (Note 5) 2.5V ≤ VREF ≤ VCC, GND ≤ IN– = IN+ ≤ VCC (Note 5) 2.5V ≤ VREF ≤ VCC, GND ≤ IN– = IN+ ≤ VCC (Notes 5, 7) 2.5V ≤ VREF ≤ VCC, GND ≤ IN– = IN+ ≤ VCC (Notes 5, 8) 2.5V ≤ VREF ≤ VCC, GND ≤ IN– = IN+ ≤ VCC (Notes 5, 9) 2.5V ≤ VREF ≤ VCC, GND ≤ IN– = IN+ ≤ VCC (Note 5) VREF = 2.5V, IN– = IN+ = GND VREF = 2.5V, IN– = IN+ = GND (Note 7) VREF = 2.5V, IN– = IN+ = GND (Note 8) Input Common Mode Rejection, 50Hz ±2% Input Common Mode Rejection, 60Hz ±2% Input Normal Mode Rejection, 50Hz ±2% Input Normal Mode Rejection, 60Hz ±2% Input Normal Mode Rejection, 50Hz/60Hz ±2% Reference Common Mode Rejection DC Power Supply Rejection DC Power Supply Rejection, 50Hz ±2% Power Supply Rejection, 60Hz ±2% MIN TYP MAX UNITS l 140 dB l 140 dB l 140 dB l 110 120 dB l 110 120 dB l 87 l 120 dB 140 dB 120 dB 120 dB 120 dB アナログ入力とリファレンス ●は全動作温度範囲での規格値を意味する。 それ以外はTA = 25℃での値。 （Note 3） SYMBOL PARAMETER IN+ Absolute/Common Mode IN+ Voltage IN– Absolute/Common Mode IN– Voltage FS Full Scale of the Differential Input (IN+ – IN–) CONDITIONS MIN TYP MAX UNITS GND – 0.3V VCC + 0.3V V GND – 0.3V VCC + 0.3V V l 0.5VREF V LSB Least Significant Bit of the Output Code l FS/216 VIN Input Differential Voltage Range (IN+ – IN–) l –FS +FS V VREF Reference Voltage Range l 0.1 VCC V CS (IN+) IN+ Sampling Capacitance 11 pF CS (IN–) IN– Sampling Capacitance 11 pF 11 pF CS (VREF) VREF Sampling Capacitance (IN+) IN+ DC Leakage Current Sleep Mode, IN+ = GND l –10 1 10 nA IDC_LEAK (IN–) IN– DC Leakage Current Sleep Mode, IN– = GND l –10 1 10 nA IDC_LEAK (VREF) VREF Leakage Current Sleep Mode, VREF = VCC l –100 1 100 nA IDC_LEAK 2482fc 3 LTC2482 デジタル入力とデジタル出力 ●は全動作温度範囲での規格値を意味する。 それ以外はTA = 25℃での値。 （Note 3） SYMBOL PARAMETER CONDITIONS MIN TYP MAX VIH High Level Input Voltage; CS, fO 2.7V ≤ VCC ≤ 5.5V (Note 16) l VIL Low Level Input Voltage; CS, fO 2.7V ≤ VCC ≤ 5.5V l VIH High Level Input Voltage, SCK 2.7V ≤ VCC ≤ 5.5V (Note 10) l VIL Low Level Input Voltage, SCK 2.7V ≤ VCC ≤ 5.5V (Note 10) l 0.5 V IIN Digital Input Current; CS, fO 0V ≤ VIN ≤ VCC l –10 10 µA IIN Digital Input Current, SCK 0V ≤ VIN ≤ VCC (Note 10) l –10 10 µA CIN Digital Input Capacitance; CS, fO 10 pF CIN Digital Input Capacitance, SCK 10 pF VOH High Level Output Voltage, SDO IO = –800µA l VOL Low Level Output Voltage, SDO IO = 1.6mA l VOH High Level Output Voltage, SCK IO = –800µA l VOL Low Level Output Voltage, SCK IO = 1.6mA l IOZ Hi-Z Output Leakage, SDO l VCC – 0.5 UNITS V 0.5 VCC – 0.5 V V VCC – 0.5 V 0.4 VCC – 0.5 V V –10 0.4 V 10 µA 電源要件 ●は全動作温度範囲での規格値を意味する。 それ以外はTA = 25℃での値。 （Note 3） SYMBOL PARAMETER VCC Supply Voltage ICC Supply Current CONDITIONS MIN l Conversion Mode (Note 12) Sleep Mode (Note 12) l l TYP 2.7 160 1 MAX UNITS 5.5 V 250 2 µA µA 2482fc 4 LTC2482 タイミング特性 ●は全動作温度範囲での規格値を意味する。 それ以外はTA = 25℃での値。 （Note 3） SYMBOL PARAMETER CONDITIONS MIN fEOSC External Oscillator Frequency Range (Note 15) l tHEO External Oscillator High Period l tLEO External Oscillator Low Period l 0.125 tCONV_1 Conversion Time Simultaneous 50Hz/60Hz External Oscillator l l 144.1 fISCK Internal SCK Frequency Internal Oscillator (Note 10) External Oscillator (Notes 10, 11) DISCK Internal SCK Duty Cycle (Note 10) l MAX UNITS 10 4000 kHz 0.125 100 µs 100 µs 149.9 ms ms 45 fESCK External SCK Frequency Range (Note 10) tLESCK External SCK Low Period (Note 10) l tHESCK External SCK High Period (Note 10) l 125 tDOUT_ISCK Internal SCK 24-Bit Data Output Time Internal Oscillator (Notes 10, 12) External Oscillator (Notes 10, 11) l l 0.61 (Note 10) l t1 CS↓ to SDO Low t2 CS↑ to SDO Hi-Z t3 CS↓ to SCKØ (Note 10) t4 CS↓ to SCK≠ (Note 10) tKQMAX SCK↓ to SDO Valid tKQMIN SDO Hold After SCK↓ t5 t6 (Note 5) ns 0.625 192/fEOSC (in kHz) VIN = IN −IN 、VIN（CM）=（IN ＋IN ）/2 Note 4：注記がない限り、 内部変換クロックまたはfEOSC = 307.2kHzの外部変換クロック・ソース ms ms ms 0 200 ns l 0 200 ns l 50 ns 200 50 − 0.64 l l ＋ ns ns l − kHz 200 SCK Hold After CS↓ VREFCM = VREF/2、FS = 0.5VREF 4000 24/fESCK (in kHz) SCK Set-Up Before CS↓ Note 3：注記がない限り、 VCC = 2.7V～5.5V。 % 0 15 Note 2：すべての電圧値はGNDを基準にしている。 55 l l 能性がある。長期にわたって絶対最大定格条件に曝すと、 デバイスの信頼性と寿命に悪影響 を与える可能性がある。 kHz kHz 125 l Note 1：絶対最大定格に記載された値を超えるストレスはデバイスに永続的損傷を与える可 ＋ 146.9 41036/fEOSC (in kHz) 38.4 fEOSC/8 l tDOUT_ESCK External SCK 24-Bit Data Output Time TYP ns ns ns 50 ns Note 9：50Hz/60Hz同時除去 （内部発振器） またはfEOSC = 280kHz±2%（外部発振器） Note 10：SCKは外部SCKモードまたは内部SCKモードで構成設定することができる。 外部SCK 内部 モードでは、SCKピンはデジタル入力として使われ、 ドライビング・クロックはfESCKである。 SCKモードでは、SCKピンはデジタル出力として使われ、 データ出力時の出力クロック信号は fISCKである。 Note 11：外部発振器はfOピンに接続されている。 外部発振器の周波数（fEOSC） はkHzで表され ている。 Note 12：コンバータは内部発振器を使用する。 を使う。 Note 13：出力ノイズには内部較正動作によって生じる分が含まれる。 Note 5：設計によって保証されているが、 テストされない。 Note 14：設計およびテストの相関により保証されている。 Note 6：積分非直線性は、 実際の伝達曲線のエンドポイントを通る直線からのコードの偏差と して定義されている。偏差は量子化幅の中心から測定される。 Note 15：性能とデータ・レートのグラフについては、 「アプリケーション情報」 のセクションを参 Note 7：fEOSC = 256kHz±2% （外部発振器） Note 16：VCC < 3Vの場合、 fOピンのVIHは2.5V。 照。 Note 8：fEOSC = 307.2kHz±2% （外部発振器） 2482fc 5 LTC2482 標準的性能特性 積分非直線性 （VCC = 5V、VREF = 5V） 25°C 0 85°C –1 –2 1 2 INL (ppm OF VREF) –45°C 1 2 3 VCC = 5V VREF = 2.5V VIN(CM) = 1.25V fO = GND –45°C, 25°C, 90°C 0 –1 –2 –3 –2.5 –2 –1.5 –1 –0.5 0 0.5 1 1.5 INPUT VOLTAGE (V) 2 –3 –1.25 2.5 –0.75 4 全未調整誤差 （VCC = 5V、VREF = 2.5V） 12 8 85°C 25°C 0 TUE (ppm OF VREF) –45°C –4 –8 VCC = 5V VREF = 5V VIN(CM) = 1.25V fO = GND 2 85°C 4 –45°C 0 –4 0.1 0 –0.75 –0.2 0 1 3 2 VIN(CM) (V) 4 5 6 2482 G07 –45°C –4 –0.75 0.2 0.1 オフセット誤差とVCC VCC = 5V VREF = 5V VIN = 0V VIN(CM) = GND fO = GND 0 –0.3 –45 –30 –15 0 15 30 45 60 TEMPERATURE (°C) 1.25 –0.25 0.25 0.75 INPUT VOLTAGE (V) 2482 G06 0.3 –0.2 –1 1.25 2482 G03 85°C 25°C 0 –12 –1.25 1.25 –0.25 0.25 0.75 INPUT VOLTAGE (V) –0.1 –0.1 VCC = 2.7V VREF = 2.5V VIN(CM) = 1.25V fO = GND 4 オフセット誤差と温度 OFFSET ERROR (ppm OF VREF) OFFSET ERROR (ppm OF VREF) 0.2 –0.25 0.25 0.75 INPUT VOLTAGE (V) 2482 G05 0.3 VCC = 5V VREF = 5V VIN = 0V TA = 25°C –0.75 –8 –12 –1.25 2.5 オフセット誤差とVIN（CM） –0.3 8 25°C 2482 G04 0.3 –1 12 –8 –12 –2.5 –2 –1.5 –1 –0.5 0 0.5 1 1.5 INPUT VOLTAGE (V) 0 全未調整誤差 （VCC = 2.7V、VREF = 2.5V） OFFSET ERROR (ppm OF VREF) TUE (ppm OF VREF) 8 –45°C, 25°C, 90°C 2482 G02 全未調整誤差 （VCC = 5V、VREF = 5V） VCC = 5V VREF = 5V VIN(CM) = 2.5V fO = GND 1 –3 –1.25 1.25 –0.25 0.25 0.75 INPUT VOLTAGE (V) 2482 G01 12 VCC = 2.7V VREF = 2.5V VIN(CM) = 1.25V fO = GND –2 TUE (ppm OF VREF) INL (ppm OF VREF) 2 3 VCC = 5V VREF = 5V VIN(CM) = 2.5V fO = GND INL (ppm OF VREF) 3 積分非直線性 （VCC = 2.7V、VREF = 2.5V） 積分非直線性 （VCC = 5V、VREF = 2.5V） 75 90 2482 G08 0.2 0.1 REF+ = 2.5V REF– = GND VIN = 0V VIN(CM) = GND TA = 25°C 0 –0.1 –0.2 –0.3 2.7 3.1 3.5 3.9 4.3 VCC (V) 4.7 5.1 5.5 2482 G09 2482fc 6 LTC2482 標準的性能特性 オフセット誤差とVREF 0.1 0 –0.1 308 308 306 304 302 –0.2 –0.3 310 0 1 2 3 VREF (V) 300 –45 –30 –15 5 4 VCC = 4.1V VREF = 2.5V VIN = 0V VIN(CM) = GND fO = GND 0 15 30 45 60 TEMPERATURE (°C) 2482 G10 0 –20 –40 REJECTION (dB) REJECTION (dB) –40 304 75 300 90 –60 –80 –60 –80 –140 0 20 40 60 80 100 120 140 160 180 200 220 FREQUENCY AT VCC (Hz) 変換電流と温度 スリープ・モード電流と温度 160 140 VCC = 2.7V 120 fO = GND 1.8 CS = VCC SCK = NC 1.6 SDO = NC 1.4 1.2 0 15 30 45 60 TEMPERATURE (°C) 75 90 VCC = 5V 0.8 VCC = 2.7V 0.4 2482 G16 0 –45 –30 –15 VREF = VCC IN+ = GND IN– = GND 400 SCK = NC SDO = NC 350 CS = GND fO = EXT OSC TA = 25°C 300 450 1.0 0.6 30800 変換電流と出力データ・レート VCC = 5V VCC = 3V 250 200 150 0.2 100 –45 –30 –15 30700 30750 FREQUENCY AT VCC (Hz) 500 SUPPLY CURRENT (µA) VCC = 5V 30650 2482 G15 2.0 SLEEP MODE CURRENT (µA) CONVERSION CURRENT (µA) 180 fO = GND CS = GND SCK = NC SDO = NC –140 30600 2482 G14 2482 G13 5.5 –80 –120 200 5.0 –60 –120 1M 4.5 VCC = 4.1V DC ±0.7V VREF = 2.5V IN+ = GND IN– = GND –40 fO = GND TA = 25°C –120 10k 100k 1k 100 FREQUENCY AT VCC (Hz) 4.0 VCC (V) –20 –100 10 3.5 0 VCC = 4.1V DC ±1.4V VREF = 2.5V IN+ = GND IN– = GND fO = GND TA = 25°C –100 0 3.0 PSRRとVCCでの周波数 –100 –140 2.5 2482 G12 PSRRとVCCでの周波数 VCC = 4.1V DC VREF = 2.5V IN+ = GND IN– = GND fO = GND TA = 25°C –20 306 2482 G11 PSRRとVCCでの周波数 0 VREF = 2.5V VIN = 0V VIN(CM) = GND fO = GND 302 REJECTION (dB) 0.2 内部発振器の周波数とVCC 310 FREQUENCY (kHz) VCC = 5V REF– = GND VIN = 0V VIN(CM) = GND TA = 25°C FREQUENCY (kHz) OFFSET ERROR (ppm OF VREF) 0.3 内部発振器の周波数と温度 0 15 30 45 60 TEMPERATURE (°C) 75 90 2482 G17 100 0 10 20 30 40 50 60 70 80 90 100 OUTPUT DATA RATE (READINGS/SEC) 2482 G18 2482fc 7 LTC2482 ピン機能 GND （ピン1） ：グランド。 このピンはグランドに接続します。 ただ GND （ピン8） ：グランド。 アナログ・グランド、 デジタル・グランド し、LTC2480/LTC2484とのピン互換性を保つために、 このピン を H または L にドライブすることができます。 およびリファレンス・グランドの共通ピン。最小のインピーダン スで直接グランド・プレーンに接続します。 VCC （ピン2） ：正電源電圧。1μFのタンタル・コンデンサと0.1μF SCK （ピン9） ：双方向デジタル・クロック・ピン。 内部シリアル・ク のセラミック・コンデンサを並列に接続して、 デバイスのできる だけ近くでGND（ピン8） にバイパスします。 VREF （ピン3） ：正のリファレンス入力。 このピンの電圧は0.1Vと V CCの間の任意の値にすることができます。負のリファレンス 入力はGND（ピン8） です。 IN＋ （ピン4）、IN（ピン5） ：差動アナログ入力。 これらのピンの 電圧は （GND0.3V） と （VCC＋0.3V） の間の任意の値をとるこ とができます。 これらのリミット内では、 コンバータのバイポー ＋ ラ入力範囲（VIN = IN IN ） は0.5 • VREF∼0.5 • VREFと なります。 この入力範囲の外側では、 コンバータは固有のオー バーレンジとアンダーレンジの出力コードを発生します。 CS （ピン6） ：アクティブ L のチップ・セレクト。 このピンを L に すると、 デジタル入力/出力がイネーブルされ、ADCが覚醒しま す。各変換の後、ADCは自動的にスリープ・モードに入り、CS が H である限りこの省電力状態に留まります。 出力データの 転送中にCSが L から H に遷移すると、 データ転送が中止 され、新たな変換が開始されます。 ロック動作モードでは、SCKはデータ出力期間中は内部シリ アル・インタフェース・クロックのデジタル出力として使われま す。外部シリアル・クロック動作モードでは、SCKはデータ出力 期間中は外部シリアル・インタフェース・クロックのデジタル入 力として使われます。内部シリアル・クロック動作モードでは、 弱い内部プルアップ抵抗が自動的に有効になります。 シリア ル・クロック動作モードは、 パワーアップ時またはCSの最新の 立ち下がりエッジの間にSCKピンに与えられるロジック・レベ ルによって決まります。 f（ ：周波数制御ピン。変換クロックを制御するデジタ O ピン10） ル入力。fOがGNDに接続されていると、 コンバータは307.2kHz で動作している内部発振器を使います。 出力レートまたはデジ タル・フィルタの除去ヌルを変更するため、fOピンを外部クロッ クでドライブして変換クロックを無効にすることもできます。 露出パッド （ピン11） ：このピンはグランドで、PCBのグランド・ プレーンに半田付けします。 プロトタイプの作成では、 このピン をフロートさせたままでもかまいません。 SDO （ピン7） ：スリーステートのデジタル出力。 データ出力の期 間中、 このピンはシリアル・データ出力として使われます。 チッ プ・セレクトCSが H のとき （CS = V CC）、SDOピンは高イン ピーダンス状態になります。変換とスリープの期間中、 このピ ンは変換状態出力として使われます。変換の状態はCSを L に引き下げると観察することができます。 2482fc 8 LTC2482 機能ブロック図 3 4 5 2 VCC VREF IN+ IN– IN– GND 1 REF+ IN+ 3RD ORDER ∆Σ ADC SCK SD0 SERIAL INTERFACE CS REF– fO AUTOCALIBRATION AND CONTROL 9 7 6 10 INTERNAL OSCILLATOR GND 8 2482 FD テスト回路 VCC 1.69k SDO SDO 1.69k Hi-Z TO VOH VOL TO VOH VOH TO Hi-Z CLOAD = 20pF 2482 TC01 CLOAD = 20pF Hi-Z TO VOL VOH TO VOL VOL TO Hi-Z 2482 TC02 2482fc 9 LTC2482 タイミング図 内部SCKを使った場合のタイミング図 CS t1 t2 SDO tKQMIN t3 tKQMAX SCK SLEEP DATA OUT CONVERSION 2482 TD1 外部SCKを使った場合のタイミング図 CS t1 t2 SDO t5 t6 tKQMIN tKQMAX t4 SCK SLEEP DATA OUT CONVERSION 2482 TD2 アプリケーション情報 コンバータの動作 コンバータの動作サイクル LTC2482は低電力デルタシグマADコンバータで、使いやすい 3線式シリアル・インタフェースと自動差動入力電流キャンセ ル機能を備えています。 その動作は3つの状態で構成されて います。 コンバータの動作サイクルは変換状態から始まり、省 電力のスリープ状態がそれに続き、 データ出力状態で終了し ます （図1を参照）。3線式のインタフェースはシリアル・データ 出力 （SDO）、 シリアル・クロック （SCK） およびチップ・セレクト （CS） で構成されています。 CONVERT SLEEP FALSE CS = LOW AND SCK TRUE DATA OUTPUT 2482 F01 図1．LTC2482の状態遷移図 2482fc 10 LTC2482 アプリケーション情報 LTC2482は最初に変換を行います。変換が完了すると、 デバイ スはスリープ状態に入ります。 このスリープ状態の間、電力消 費は2桁減少します。 CSが H に保たれている限り、 デバイスは スリープ状態に留まります。 コンバータがスリープ状態の間、 変換結果は無期限にスタティック・シフトレジスタ内に保存さ れます。 CSが L に引き下げられると、 デバイスは省電力モードから出 て、 データ出力状態に入ります。SCKの最初の立ち上がりエッ ジの前にCSが H に引き上げられると、 デバイスは省電力の スリープ・モードに戻り、変換結果は内部のスタティック・シフ トレジスタ内にホールドされたままです。SCKの最初の立ち上 デバイスは変換結果を出 がりエッジの後CSが L のままだと、 力し始めます。 この時点でCSを H にすると、 データ出力状態 が終了し、新しい変換が開始されます。変換結果はシリアル・ クロック （SCK） の立ち下がりエッジでシリアル・データ出力ピ ン （SDO） を介してデバイスからシフトアウトされます （図2を参 照） 。 CSピンとSCKピンのタイミング制御によって、 LTC2482はいくつ かの動作モード （内部または外部のSCKと自走変換の各モー ド） を柔軟に提供します。 これらの多様なモードは設定用の構 成レジスタを必要としません。 また、 上述のサイクル動作を乱し ません。 これらの動作モードについては 「シリアル・インタフェー スのタイミング・モード」 のセクションで詳しく説明します。 Easy Drive入力電流キャンセル LTC2482は高精度デルタシグマADCを自動差動入力電流 キャンセル・フロントエンドと組み合わせています。独自のフロ ントエンド受動サンプリング・ネットワークが透過的に差動入 力電流を除去します。 これにより、外部RCネットワークと高イ ンピーダンス・センサを、外部アンプなしに、直接LTC2482にイ ンタフェースさせることができます。残りの同相入力電流は、差 動入力のインピーダンスのバランスを取るか、 または同相入力 を同相リファレンスに等しく設定して除去します （「自動入力電 流キャンセル」 のセクションを参照）。 このユニークなアーキテ クチャには内蔵バッファが不要なので、入力信号はグランドか らVCCまで完全に振幅することができます。 さらに、 このキャン セル機能はオフセットとフルスケールの透過的な自動較正を 妨げないので、 外部RCネットワークが付加されても、 絶対精度 （フルスケール＋オフセット＋直線性） が維持されます。 出力データのフォーマット LTC2482のシリアル出力のデータ・ストリームは24ビット長で す。最初の3ビットはステータス情報を表し、符号と変換状態 を示します。次の17ビットは変換結果で、MSBが最初にきま す。残りの4ビットは常にゼロです。 ビット21とビット20は一緒に なってアンダーレンジ状態（差動入力電圧がFSより下） また はオーバーレンジ状態（差動入力電圧が+FSより上） を示すの にも使われます。 プロセッサが32クロック・サイクルを生成するアプリケーション では、 あるいはもっと高い分解能のコンバータとの互換性を保 つためには、LTC2482のデジタル・インタフェースは24番目の 後の次の変換期間に見られる余分なクロック・エッジを無視 し、余分なクロック・サイクルに対して 1 を出力します。 さらに、 24ビットすべてを出力する前にCSを H に引き上げてデータ の出力転送を中止し、 新しい変換を開始することができます。 CS SDO Hi-Z BIT 23 BIT 22 BIT 21 BIT 20 BIT 19 EOC DMY SIG MSB B16 BIT 18 BIT 4 BIT 3 BIT 2 BIT 1 BIT 0 LSB CONVERSION RESULT SCK SLEEP DATA OUTPUT CONVERSION 2482 F02 図2． 出力データのタイミング 2482fc 11 LTC2482 アプリケーション情報 ビット23（最初の出力ビット） は変換終了 （EOC） のインジケー タです。 このビットは、CSピンが L のとき、変換状態およびス リープ状態の間にSDOピンから得られます。 このビットは変換 中は H で、変換が完了すると L になります。 データはシリアル・クロック （SCK）の制御によりSDOピンか らシフトアウトされます （図2を参照）。CSが H のときは常に SDOは高インピーダンスとなり、 内部のデータ出力用シフトレ ジスタは外部で発生したSCKクロック・パルスをすべて無視し ます。 ビット22（2番目の出力ビット） はダミービット （DMY） で、常に L です。 変換結果をデバイスからシフトアウトするには、最初にCSを L にドライブする必要があります。CSが L に引き下げられ ると、 デバイスのSDOピンにEOCが現われます。EOCは変換完 了時にリアルタイムで H から L に変化します。 この信号は 外部のマイクロコントローラへの割り込み信号として使うこと ができます。 ビット23（EOC） はSCKの最初の立ち上がりエッジ で捕捉することができます。 ビット22はSCKの最初の立ち下が りエッジでデバイスからシフトアウトされます。最後のデータ・ ビット （ビット0） は23番目のSCKの立ち下がりエッジでシフト アウトされ、24番目のSCKパルスの立ち上がりエッジでラッチ することができます。24番目のSCKパルスの立ち下がりエッジ でSDOは H になり、新しい変換サイクルの開始を示します。 として機能し このビットは次の変換サイクルのEOC（ビット23） ます。 出力データのフォーマットを表2にまとめます。 ビット21（3番目の出力ビット） は変換結果の符合のインジケー このビットは H になります。 タ （SIG） です。VINが > 0ならば、 VINが < 0ならば、 このビットは L になります。 ビット20（4番目の出力ビット） は結果の最上位ビット （MSB） で す。 このビットはビット21と組み合わされてアンダーレンジまた はオーバーレンジも表示します。 ビット21とビット20が両方とも H の場合、差動入力電圧は＋FSを超えています。 ビット21と ビット20が両方とも L の場合、差動入力電圧はFSより低く なっています。 これらのビットの機能を表1にまとめます。 表1．LTC2482のステータス・ビット BIT 23 EOC BIT 22 DMY BIT 21 SIG BIT 20 MSB VIN ≥ 0.5 • VREF 0 0 1 1 0V ≤ VIN < 0.5 • VREF 0 0 1 0 入力範囲 –0.5 • VREF ≤ VIN < 0V 0 0 0 1 VIN < –0.5 • VREF 0 0 0 0 IN＋ピンとINピンの電圧が0.3V∼（VCC＋0.3V） の絶対最 大動作範囲内に維持されている限り、FS = 0.5 • VREFから +FS = 0.5 • VREFまでの任意の差動入力電圧VINに対して変 換結果が生成されます。差動入力電圧が＋FSより高い場合、 変換結果は＋FS＋1LSBに相当する値にクランプされます。差 動入力電圧がFSより低い場合、変換結果はFS1LSBに 相当する値にクランプされます。 ビット20∼ビット4は16ビットと符合からなる変換結果で、 MSBが最初にきます。 ビット3∼ビット0は常に L で、LTC2480とのソフトウェア互換 性を維持するために含まれています。 表2．LTC2482の出力データのフォーマット 差動入力電圧VIN* VIN* ≥ FS** FS** – 1LSB BIT 23 EOC 0 0 BIT 22 DMY 0 0 BIT 21 SIG 1 1 BIT 20 MSB 1 0 BIT 19 0 1 BIT 18 0 1 BIT 17 0 1 … … … BIT 4 0 1 BITS 3-0 0 0 0.5 • FS** 0.5 • FS** – 1LSB 0 0 0 0 1 1 0 0 1 0 0 1 0 1 … … 0 1 0 0 0 –1LSB 0 0 0 0 1 0 0 1 0 1 0 1 0 1 … … 0 1 0 0 –0.5 • FS** –0.5 • FS** – 1LSB 0 0 0 0 0 0 1 1 1 0 0 1 0 1 … … 0 1 0 0 –FS** VIN* < –FS** 0 0 0 0 0 0 1 0 0 1 0 1 0 1 … … 0 1 0 0 * 差動入力電圧VIN = IN＋−IN−。 ** フルスケール電圧FS = 0.5 • VREF。 2482fc 12 LTC2482 アプリケーション情報 周波数除去の選択（fO） LTC2482の内部発振器は、48Hz∼62.4Hzの周波数範囲でラ イン周波数と （255次までの） すべての高調波の通常モードの 除去比が87dBを超えます。 50Hz/60Hzと異なる基本除去周波数が要求される場合、 50Hz/60Hzに対して87dBを超える除去比が要求される場合、 またはコンバータを外部ソースに同期させる必要がある場 合、外部の変換クロックを使ってLTC2482を動作させること ができます。 コンバータはfOピンに外部クロック信号が与えら れていることを自動的に検知し、内部発振器をオフします。外 部信号が検出されるには、 その周波数fEOSCは10kHz以上で なければなりません。外部クロック信号のデューティ・サイクル は、 H と L の期間（tHEOとtLEO） の最小と最大の規定値が 守られる限り重要ではありません。 周波数がf EOSCの外部変換クロックを使って動作していると き、fEOSC/5120 4%の周波数範囲およびその高調波に対し、 LTC2482は110dBを超える通常モードの除去比を与えます。 表3．LTC2482の状態の持続時間 状態 変換 スリープ データ出力 動作モード 内部発振器 外部発振器 内部シリアル・クロック 50Hz/60Hzの除去 fO = 周波数がfEOSC kHzの 外部発振器 （fEOSC/5120の除去） fO = LOW/HIGH （内部発振器） fO = 周波数がfEOSC kHzの 外部発振器 周波数がfSCK kHzの外部シリアル・クロック f EOSC /5120からのライン周波数の偏差の関数としての通常 モードの除去比を図3に示します。 fOピンに外部クロックが与えられていないとき、 コンバータは 内部発振器を自動的に起動して、 「内部変換クロック」 モード に入ります。 コンバータが外部のシリアル・クロックを使ってい るとき、 スリープ状態またはデータ出力状態の間に変換クロッ ク・ソースが変更されても、LTC2482の動作は乱されません。 変換状態の間に変更されると、進行中の変換結果が仕様か ら外れることはありますが、 それに続く変換は影響を受けま せん。 データ出力状態の間に変更が起き、 コンバータが内部 SCKモードだと、 シリアル・クロックのデューティ・サイクルが影 響を受けることがありますが、 シリアル・データ・ストリームは 有効なままです。 f Oの関数としての各状態の持続時間と実現可能な出力デー タ・レートを表3にまとめます。 –80 –85 NORMAL MODE REJECTION (dB) 変換クロック デルタシグマ・コンバータが従来型のコンバータよりも大きく 優れている点は （一般にSINC（同期） フィルタまたはComb（櫛 形） フィルタとして実装される） デジタル・フィルタを内蔵してい ることです。高分解能で低周波数のアプリケーションの場合、 このフィルタは一般に50Hzまたは60Hzのライン周波数および それらの高調波を除去するように設計されます。 フィルタの除 去性能はコンバータのシステム・クロックの精度に直接関係し ます。LTC2482には高精度の発振器が内蔵されています。 した がって、水晶発振子や発振器などの外部で周波数を設定す る部品は不要です。 –90 –95 –100 –105 –110 –115 –120 –125 –130 –135 –140 –12 –8 –4 0 4 8 12 DIFFERENTIAL INPUT SIGNAL FREQUENCY DEVIATION FROM NOTCH FREQUENCY fEOSC/5120(%) 2480 F03 図3．外部発振器使用時のLTC2482の通常モードの除去比 持続時間 147ms、出力データ・レート ≤ 6.8の読み取り/s 41036/fEOSCs、出力データ・レート ≤ fEOSC/41036の読み取り/s 変換完了後、CS = “H”である間 CS = “L”である間、 ただし0.62msは超えない （24 SCKサイクル） CS = “L” である間、 ただし192/fEOSCmsは超えない （24 SCKサイクル） CS = “L” である間、 ただし24/fSCKmsは超えない （24 SCKサイクル） 2482fc 13 LTC2482 アプリケーション情報 使いやすさ LTC2482のデータ出力には、待ち時間、 フィルタのセトリング 遅延、 または変換サイクルに関連した冗長データがありませ ん。変換と出力データの間には1対1対応の関係があります。 し たがって、複数のアナログ電圧の多重化は簡単です。 LTC2482は変換サイクルごとにオフセットとフルスケールの較 正を行います。 この較正はユーザーからは見えず、上述のサイ クル動作には影響を与えません。連続較正の利点は、時間経 過、電源電圧の変化、 および温度ドリフトに対してオフセットと フルスケールの測定値がきわめて安定していることです。 （外部fO信号） を使ってかなり高い出力データ・レートで動作 させるときは、 リファレンス電圧を下げるとコンバータの性能 が向上します （「出力データ・レート」 のセクションを参照）。 コンバータへの負のリファレンス入力は内部でGNDに接続 されています。GND（ピン8） はできるだけ短いトレースを使っ てグランド・プレーンに接続し、電圧降下を最小に抑えます。 LTC2482の平均動作電流は160μAなので、0.1Ωの寄生抵抗 では、160μVの電圧降下によりVREF = 5Vに対して2LSBの利 得誤差が生じます。 入力電圧範囲 アナログ入力は真に差動で、IN＋とINの入力ピンの絶対/同 パワーアップ・シーケンス 相範囲は （GND0.3V）∼（VCC＋0.3V） です。 これらのリミッ LTC2482は電源電圧VCCが約2Vより下がると自動的に内部 リセット状態になります。 この機能により、変換結果とシリア トの外側では、ESD保護用デバイスがオンし始め、入力リーク これらのリミット内では、 ル・インタフェース・モードの選択の完全性が保証されます。 電流による誤差が急速に増加します。 LTC2482はバイポーラ差動入力信号VIN = IN＋INをFS （「シリアル・インタフェースのタイミング・モード」 のセクション ∼＋FSで変換します （ここで、FS = 0.5 • VREF）。 この範囲の外 の 「2線式I/O」 の項を参照。） 側では、 コンバータは固有の出力コードを使ってオーバーレ ンジまたはアンダーレンジの状態を示します。差動入力電流の VCC電圧がこの臨界スレッショルドを超えると、 コンバータは キャンセルは内蔵バッファに依存しないので、DC性能とともに 約4msの長さの内部パワーオン・リセット （POR）信号を生成し 電流のキャンセルもレール・トゥ・レールで維持されます。 ます。 このPOR信号により、 すべての内部レジスタがクリアされ ます。POR信号に続き、LTC2482は通常の変換サイクルを開始 IN＋ピンとIN ピンに与えられる入力信号は、 グランドより し、図1に示されている状態が連続的に起こります。POR後の 300mV下およびVCCより300mV上まで達することができます。 最初の変換結果の精度は、PORの期間が終了する前に電源 あらゆるフォールト電流を制限するために、 デバイスの性能に 電圧が動作範囲（2.7V∼5.5V） 内に回復していれば、 デバイス 影響を与えることなく、最大5kの抵抗をIN＋ピンとINピンに の仕様を満たします。 直列に追加することができます。 コンバータの精度に対する直 列抵抗の影響は、 「入力電流/リファレンス電流」 のセクション リファレンス電圧範囲 さらに、直 LTC2482の外部リファレンスの電圧範囲は0.1V∼VCCです。 に示されている曲線から評価することができます。 列抵抗は入力リーク電流により、温度に依存したオフセット コンバータの出力ノイズはフロントエンド回路の熱ノイズに 誤差を生じます。VREF = 5Vのとき、1nAの入力リーク電流によ よって決まるので、 ナノボルトで表したその値はリファレンス電 り、5kの抵抗には1ppmのオフセット誤差が生じます。 この誤差 圧に対してほぼ一定です。遷移ノイズ （600nV） は量子化ノイズ は温度に非常に大きく依存します。 （V REF /217） よりはるかに小さいので、 リファレンス電圧を下 げると、 コンバータの分解能が上がります。外部変換クロック 2482fc 14 LTC2482 アプリケーション情報 シリアル・インタフェースのタイミング・モード LTC2482の3線のインタフェースはSPIおよびMICROWIREと 互換性があります。 このインタフェースにより、 いくつかの柔軟 な動作モードが実現できます。 これらには内部/外部シリアル・ クロック、2線または3線のI/O、 シングル・サイクル変換または 連続変換が含まれます。以下のセクションではこれらのシリア ル・インタフェースのそれぞれのタイミング・モードを詳細に説 明します。 これらすべての場合に、 コンバータは内部発振器（fO = L またはfO = H ） またはfOピンに接続された外部発振器 を使うことができます。表4にまとめられていますので参照して ください。 外部シリアル・クロック、 シングル・サイクル動作 （SPI/MICROWIREと互換） このタイミング・モードでは、外部シリアル・クロックを使って変 換結果をシフトアウトし、CS信号を使って変換サイクルの状態 をモニタおよび制御します （図4を参照）。 シリアル・クロック・モードはCSの立ち下がりエッジで選択し ます。外部シリアル・クロック・モードを選択するには、CSの各 立ち下がりエッジの間シリアル・クロック・ピン （SCK） を L に する必要があります。 シリアル・データ出力ピン （SDO） は、CSが H の間はHi-Zにな ります。変換サイクル中はいつでも、 コンバータの状態をモニ タするためにCSを L に引き下げることができます。CSが L に引き下げられている間、EOCがSDOピンに出力されます。変 換中はEOC = 1となり、 デバイスがスリープ状態だとEOC = 0 となります。CSに関係なく、変換が完了するとデバイスは自動 的に省電力のスリープ状態になります。 デバイスがスリープ状態のとき、変換結果は内部のスタティッ ク・シフトレジスタに保持されます。CSが L の間、SCKの最初 の立ち上がりエッジが現れるまでデバイスはスリープ状態に 留まります。 出力データは、SCKの各立ち下がりエッジでSDO ピンからシフトアウトされます。 このため、外部回路はSCKの 立ち上がりエッジで出力をラッチすることができます。EOCは SCKの最初の立ち上がりエッジでラッチすることができ、変 換結果の最後のビットはSCKの24番目の立ち上がりエッジで ラッチすることができます。SCKの24番目の立ち下がりエッジ で、 デバイスは新しい変換を開始します。SDOが H（EOC = 1） になり、変換中であることを示します。 プロセッサが32クロッ ク・サイクルを生成するアプリケーションでは、 あるいはもっと 高い分解能のコンバータとの互換性を保つために、LTC2482 のデジタル・インタフェースは24番目の後の次の変換期間に 見られる余分なクロック・エッジを無視し、余分なクロック・サ イクルの間 1 を出力します。 データ・サイクルの完了時にCSを L のまま維持し、EOCを変 換終了時の割り込み信号としてモニタすることができます。 あ るいは、CSを H にドライブしてSDOをHi-Zに設定することが できます。上述のように、変換状態をモニタするために、CSは いつでも L に引き下げることができます。 通常、CSはデータ出力状態の間 L に保たれます。ただし、 SCKの最初の立ち上がりエッジと24番目の立ち下がりエッジ の間、 いつでもCSを H に引き上げてデータ出力状態を中止 することができます （図5を参照）。 デバイスはCSの立ち上がり エッジでデータ出力状態を中止し、直ちに新しい変換を開始 します。 これは出力データの24ビットすべては必要としないシ ステムには有用で、無効な変換サイクルが中止されるか、 また は変換開始の同期がとられます。 表4．LTC2482のインタフェースのタイミング・モード 構成 外部SCK、 シングル・サイクル変換 外部SCK、2線式I/O 内部SCK、 シングル・サイクル変換 内部SCK、2線式I/O、連続変換 SCKソース 外部 外部 内部 内部 変換サイクルの制御 データ出力の制御 接続および波形 CSおよびSCK CSおよびSCK 図4、図5 SCK SCK 図6 CS↓ CS↓ 連続 内部 図7、図8 図9 2482fc 15 LTC2482 アプリケーション情報 2.7V TO 5.5V 1µF 2 REFERENCE VOLTAGE 0.1V TO VCC ANALOG INPUT TEST EOC (OPTIONAL) 3 VCC 10 fO INT/EXT CLOCK LTC2482 VREF 9 SCK IN+ 5 CS IN– GND 3-WIRE SPI INTERFACE 7 SDO 4 6 8,1 CS TEST EOC BIT 23 SDO BIT 22 EOC Hi-Z BIT 21 BIT 20 SIG MSB BIT 19 BIT 18 BIT 17 BIT 16 BIT 4 TEST EOC BIT 0 LSB Hi-Z Hi-Z SCK (EXTERNAL) DATA OUTPUT CONVERSION SLEEP CONVERSION 2482 F04 SLEEP 図4. 外部シリアル・クロック、 シングル・サイクル動作 2.7V TO 5.5V 1µF 2 REFERENCE VOLTAGE 0.1V TO VCC ANALOG INPUT TEST EOC (OPTIONAL) 3 VCC 10 fO INT/EXT CLOCK LTC2482 VREF 9 SCK SDO 4 IN+ 5 CS IN– GND 7 6 3-WIRE SPI INTERFACE 8,1 CS BIT 0 SDO TEST EOC BIT 23 EOC EOC Hi-Z Hi-Z BIT 22 BIT 21 BIT 20 SIG MSB BIT 19 BIT 18 BIT 17 Hi-Z BIT 16 BIT 9 TEST EOC BIT 8 Hi-Z SCK (EXTERNAL) SLEEP DATA OUTPUT CONVERSION DATA OUTPUT CONVERSION 2482 F05 SLEEP SLEEP 図5. 外部シリアル・クロック、短縮されたデータ出力長 2482fc 16 LTC2482 アプリケーション情報 セッサが32クロック・サイクルを生成するアプリケーションで は、 あるいはもっと高い分解能のコンバータとの互換性を保つ ために、LTC2482のデジタル・インタフェースは24番目の後の 次の変換期間に見られる余分なクロック・エッジを無視し、余 分なクロック・サイクルの間 1 を出力します。 外部シリアル・クロック、2線式I/O このタイミング・モードでは2線式シリアルI/Oインタフェースを 利用します。変換結果は外部で生成されたシリアル・クロック （SCK）信号によってデバイスからシフトアウトされます（図6 参照）。CSは永続的にグランドに接続することができるので、 ユーザー・インタフェースや絶縁バリヤを超えた転送が簡素 化されます。 内部シリアル・クロック、 シングル・サイクル動作 このタイミング・モードでは、 内部シリアル・クロックを使って変 換結果をシフトアウトし、CS信号を使って変換サイクルの状態 をモニタおよび制御します （図7を参照）。 外部シリアル・クロック・モードはパワーオン・リセット （POR） サイクルの終了時に選択されます。PORサイクルはV CCが約 2Vを超えた後、標準で4ms後に終了します。 この時点でSCKに 与えられたレベルによってSCKが内部か外部かが決まります。 外部シリアル・クロック・タイミング・モードに入るには、PORの 終了前にSCKを L にドライブする必要があります。 内部シリアル・クロック・タイミング・モードを選択するには、CS の立ち下がりエッジの前にシリアル・クロック・ピン （SCK） をフ ロート （Hi-Z） させるか、 または H に引き上げる必要がありま す。SCKがCSの立ち下がりエッジで L にドライブされると、 デ バイスは内部シリアル・クロック・モードに入りません。 内部の 弱いプルアップ抵抗がCSの立ち下がりエッジの間SCKピンに 対して働くので、SCKが外部からドライブされなければ内部シ リアル・クロック・タイミング・モードが自動的に選択されます。 CSが L に固定されているので、変換状態およびスリープ状 態の間、変換終了 （EOC） をSDOピンで継続的にモニタするこ とができます。EOCは外部コントローラへの割り込み信号とし て使うことができ、変換結果が用意できていることを示します。 変換中はEOC = 1となり、変換が終了するとEOC = 0となりま す。EOCの立ち下がりエッジで、変換結果は内部のスタティッ ク・シフトレジスタにロードされます。 出力データがSCKの各立 ち下がりエッジでSDOピンからシフトアウトされます。EOCは SCKの最初の立ち上がりエッジでラッチすることができます。 SCKの24番目の立ち下がりエッジで、SDOは H になり （EOC = 1）、新しい変換サイクルが開始されたことを示します。 プロ シリアル・データ出力ピン （SDO） は、CSが H の間はHi-Zにな ります。変換サイクル中はいつでも、 コンバータの状態をモニ タするためにCSを L に引き下げることができます。CSが L に引き下げられると、SCKが L になり、EOCがSDOピンに出 力されます。変換中はEOC = 1 となり、 デバイスがスリープ状 態だとEOC = 0となります。 2.7V TO 5.5V 1µF 2 REFERENCE VOLTAGE 0.1V TO VCC ANALOG INPUT 3 VCC 10 fO INT/EXT CLOCK LTC2482 VREF 9 SCK SDO 4 IN+ 5 CS IN– GND 2-WIRE SPI INTERFACE 7 6 8,1 CS BIT 23 SDO EOC BIT 22 BIT 21 BIT 20 SIG MSB BIT 19 BIT 18 BIT 17 BIT 16 BIT 4 LSB SCK (EXTERNAL) CONVERSION DATA OUTPUT CONVERSION 2482 F06 図6．外部シリアル・クロック、CS = 0の動作 2482fc 17 LTC2482 アプリケーション情報 EOCをテストするとき、変換が完了していると （EOC = 0）、 デバ イスはEOCテストの間省電力モードから出ます。 デバイスが省 電力スリープ状態に戻れるようにするには、SCKの最初の立 ち上がりエッジより前にCSを H に引き上げる必要がありま す。内部SCKタイミング・モードでは、SCKは H になり、 デバ イスは （EOC = 0ならば）CSの立ち下がりエッジ後、tEOCtestの 時点でデータを出力し始め、 （EOCの立ち下がりエッジでCS が L ならば）EOCが L になった後、tEOCtestの時点でデータ を出力し始めます。 デバイスが内部発振器を使用している場 合、tEOCtestの値は12μsです。 周波数がfEOSCの外部発振器が fOをドライブしていると、tEOCtestは3.6/fEOSC（ 秒） となります。 tEOCtestの前にCSが H に引き上げられると、 デバイスはスリー プ状態に戻り、変換結果は内部のスタティック・シフトレジス タ内に保持されます。 通常、CSはデータ出力状態の間 L に保たれます。ただし、 SCKの1番目と24番目の立ち上がりエッジの間に、 いつでもCS を H に引き上げてデータ出力状態を中止することができま す （図8を参照）。 デバイスはCSの立ち上がりエッジでデータ 出力状態を中止し、直ちに新しい変換を開始します。 これは24 ビットの出力データのすべては必要としないシステムには有用 で、無効な変換サイクルが中止されるか、 または変換開始の 同期がとられます。 コンバータがSCKを L にドライブしている 状態でCSが H に引き上げられると、SCKをロジック H の状 態に戻すのに内部プルアップ抵抗が使えなくなります。 このた め、 デバイスはCSの次の立ち下がりエッジで内部シリアル・ク ロック・モードから出ます。 これを避けるには、外付けの10kプ ルアップ抵抗をSCKピンに追加するか、SCKが L のとき決し てCSを H に引き上げないようにします。 CSがtEOCtestより長く L に留まると、SCKの最初の立ち上が りエッジが生じ、変換結果がSDOピンから逐次シフトアウトさ れます。 データI/Oサイクルは24番目の立ち上がりエッジの後 終了します。出力データがSCKの各立ち下がりエッジでSDO ピンからシフトアウトされます。 内部で生成されたシリアル・ク ロックはSCKピンに出力されます。 この信号を使って変換結果 を外部回路にシフトすることができます。EOCはSCKの最初 の立ち上がりエッジでラッチすることができ、変換結果の最後 のビットはSCKの24番目の立ち上がりエッジでラッチすること ができます。 24番目の立ち上がりエッジの後、 SDOは H になり （EOC = 1）、SCKは H に留まり、新しい変換が始まります。 SCKが L のときは常に、LTC2482のSCKピンの内部プルアッ プ抵抗はディスエーブルされています。通常、 デバイスが内部 SCKタイミング・モードだと、SCKは外部からドライブされませ ん。 ただし、特定のアプリケーションでは、SCKに外部ドライバ が必要なことがあります。 このドライバが L 信号を出力した 後Hi-Zになると、LTC2482の内部プルアップ抵抗はディスエー ブルされたままです。 したがって、SCKは L のままになります。 CSの次の立ち下がりエッジで、 デバイスは外部SCKタイミン グ・モードに切り替わります。10kプルアップ抵抗をSCKに外付 けすると、 このピンは外部ドライバがHi-Zになると H になりま す。CSの次の立ち下がりエッジで、 デバイスは内部SCKタイミ ング・モードに留まります。 2.7V TO 5.5V 1µF 2 REFERENCE VOLTAGE 0.1V TO VCC ANALOG INPUT TEST EOC <tEOCtest 3 VCC 10 fO INT/EXT CLOCK LTC2482 VCC 10k VREF 9 SCK SDO 4 IN+ 5 CS IN– GND 7 6 3-WIRE SPI INTERFACE 8,1 CS BIT 23 SDO EOC Hi-Z BIT 22 BIT 21 BIT 20 SIG MSB BIT 19 BIT 18 BIT 17 BIT 16 BIT 4 BIT 0 TEST EOC LSB Hi-Z Hi-Z Hi-Z SCK (INTERNAL) CONVERSION DATA OUTPUT SLEEP CONVERSION 2482 F07 SLEEP 図7． 内部シリアル・クロック、 シングル・サイクル動作 2482fc 18 LTC2482 アプリケーション情報 変換状態をテストするためにCSを H - L - H とトグルすると PORサイクルの間アクティブなので、SCKが外部で L にドラ き、 スリープ状態で同様の状況が起きることがあります。 デバ イブされなければ、 内部シリアル・クロック・タイミング・モード イスがスリープ状態（EOC = 0） ならば、SCKは L になります。 が自動的に選択されます（内部プルアップがピンを H に引 CSが（tEOCtestとして上で定義された時間内に）H になると、 き上げられないほどSCKに負荷がかかっていると、外部SCK モードが選択される）。 内部プルアップ抵抗がアクティブになります。SCKピンに大き な容量性負荷があると、内部プルアップ抵抗ではCSが再度 変換中、SCKとシリアル・データ出力ピン （SDO） は H になり L になる前にSCKを H レベルに戻すのに十分ではないこと ます （EOC = 1）。変換が完了すると、SCKとSDOは L になり があります。 これは、EOC = 0の検出後にCSが L に留まる通 常の状態では問題ありません。 この状況は10kプルアップ抵抗 （EOC = 0）、変換が終了してデバイスが省電力のスリープ状 をSCKピンに外付けすることにより簡単に克服されます。 態に入ったことを示します。 デバイスはスリープ状態に最小時 間（内部SCKの周期の1/2）留まってから、直ちにデータを出力 し始めます。 データの入力/出力サイクルはSCKの最初の立ち 内部シリアル・クロック、2線式I/O、連続変換 このタイミング・モードでは2線式（出力のみ） インタフェース 上がりエッジで始まり、24番目の立ち上がりエッジの後に終了 を使います。変換結果は内部で生成されたシリアル・クロック します。出力データはSCKの各立ち下がりエッジでSDOピン （SCK）信号によってデバイスからシフトアウトされます（図9 からシフトアウトされます。内部で生成されたシリアル・クロッ を参照）。CSは永続的にグランドに接続することができるの クはSCKピンに出力されます。 この信号を使って変換結果を で、 ユーザー・インタフェースや絶縁バリヤを介した伝送が簡 外部回路にシフトすることができます。EOCはSCKの最初の 素化されます。 立ち上がりエッジでラッチすることができ、変換結果の最後の ビットはSCKの24番目の立ち上がりエッジでラッチすることが 内部シリアル・クロック・モードはパワーオン・リセット （POR） できます。24番目の立ち上がりエッジの後、SDOは H になり サイクルの終わりに選択されます。PORサイクルはVCCが2V （EOC = 1）、新しい変換が進行中であることを示します。変換 を超えてから約1ms後に終了します。 内部の弱いプルアップは 中、SCKは H のままです。 2.7V TO 5.5V 1µF 2 REFERENCE VOLTAGE 0.1V TO VCC TEST EOC (OPTIONAL) >tEOCtest ANALOG INPUT <tEOCtest 3 VCC 10 fO 5 SDO + CS IN– GND IN VCC 10k VREF 9 SCK 4 INT/EXT CLOCK LTC2482 3-WIRE SPI INTERFACE 7 6 8,1 CS TEST EOC BIT 0 SDO BIT 23 EOC Hi-Z EOC Hi-Z Hi-Z BIT 22 BIT 21 BIT 20 SIG MSB BIT 19 BIT 18 BIT 17 Hi-Z BIT 16 BIT 8 TEST EOC Hi-Z SCK (INTERNAL) SLEEP DATA OUTPUT CONVERSION DATA OUTPUT SLEEP CONVERSION 2482 F08 SLEEP 図8． 内部シリアル・クロック、短縮されたデータ出力長 2482fc 19 LTC2482 アプリケーション情報 2.7V TO 5.5V 1µF 2 REFERENCE VOLTAGE 0.1V TO VCC ANALOG INPUT 3 VCC 10 fO 5 SDO IN+ CS – GND IN VCC 10k VREF 9 SCK 4 INT/EXT CLOCK LTC2482 2-WIRE SPI INTERFACE 7 6 8,1 CS BIT 23 SDO EOC BIT 22 BIT 21 BIT 20 SIG MSB BIT 19 BIT 18 BIT 17 BIT 16 BIT 4 BIT 0 LSB SCK (INTERNAL) CONVERSION DATA OUTPUT CONVERSION 2482 F09 図9． 内部シリアル・クロック、CS = 0 の連続動作 コンバータの精度の維持 LTC2482は、 デバイスのデカップリング、PCBのレイアウト、 アン チエイリアシング回路、 ライン周波数の乱れなどの影響を変 換結果ができるだけ受けないように設計されています。 それで もなお、 このデバイスの極めて高精度の性能を維持するには、 いくつかの簡単な注意が必要です。 デジタル信号レベル LTC2482のデジタル・インタフェースは使うのが簡単です。 その デジタル入力 （fO、CS、 および外部SCK動作モードのSCK） は 標準CMOSロジック・レベルを受け入れ、 内部ヒステリシス・レ シーバは100μsまでの遅いエッジ遷移時間を許容できます。 た だし、 このコンバータの並はずれた精度と低電源電流の利点 を生かすにはいくらかの配慮が必要です。 デジタル出力信号（SDOと内部SCK動作モードのSCK） は変 換状態の間一般にアクティブではないので、 それほど心配いり ません。 デジタル入力信号は0.5V∼（V CC 0.5V）の範囲ですが、 CMOS入力レシーバには電源から追加の電流が流れます。 デ ジタル入力信号（fO、CS、 および外部SCK動作モードのSCK） のどれかがこの範囲内にあるとき、問題の信号が有効なロ ジック・レベルであっても、電源電流が増加する可能性がある ことに注意してください。 マイクロパワー動作では、 すべてのデジタル入力信号をフル CMOSレベル[VIL < 0.4Vおよび VOH >（VCC0.4V）]にドライ ブすることを推奨します。 変換周期の間、 ピンに接続されている高速デジタル信号のア ンダーシュートやオーバーシュートがAD変換のプロセスを大 きく乱すことがあります。 アンダーシュートとオーバーシュート は、外部制御信号の遷移時間がドライバからLTC2482までの 伝播遅延の2倍より短いとき、回路基板のトレースのコンバー タのピンで生じるインピーダンスの不整合により発生します。 参考までに、通常のFR-4基板の場合、信号の伝播速度は内 部トレースで約183ps/インチ、表面トレースで約170ps/インチ です。 したがって、1nsの最小遷移時間で制御信号を生成する ドライバは、2.5インチより短いトレースでコンバータのピンに 接続する必要があります。 この問題は、制御ラインが共有され て多数の反射が起こる可能性があるとき特に難しくなります。 解決策は、 すべての伝送ラインをそれらの特性インピーダンス に近い値で慎重に終端することです。 LTC2482のピンの近くで並列終端するとこの問題は解決しま すが、 ドライバの電力損失が増加します。 ドライバの出力ピン の近くに27Ω∼56Ωの直列抵抗を接続することによってもこの 問題は解決し、電力損失は増加しません。実際の抵抗値はト レースのインピーダンスと接続トポロジーに依存します。 2482fc 20 LTC2482 アプリケーション情報 別の解決策としては、制御信号のエッジ・レートを下げます。 エッジを非常に遅くすると、遷移中のコンバータの電源電流 が増加することに注意が必要です。差動入力アーキテクチャ では、 コンバータがグランド電流の影響を受けにくくなります。 がドライブされない場合でも、他の近傍の信号による同様の EMIの危険がありますが、 これは良いレイアウト手法に従うこ とにより最小に抑えられます。 入力とリファレンスのドライブ LTC2482コンバータの入力ピンとリファレンス・ピンはサンプリ ング・コンデンサのネットワークに直接接続されています。差 動入力電圧と差動リファレンス電圧の関係に応じて、 これらの コンデンサはこれらの4つのピンの間で切り替わり、 その過程 で少量の電荷を転送します。簡略化された等価回路を図10に 示します。 LTC2482を外部変換クロックで使用するとき、fO信号の接続 には得に注意が必要です。 このクロックは変換時間の間アク ティブで、内部デジタル・フィルタが与える通常モードの除去 比はこの周波数ではあまり高くありません。 コンバータのリファ レンス端子のこの周波数の通常モード信号は、DC利得とINL 誤差を生じることがあります。 コンバータの入力端子のこの周 波数の通常モード信号は、DCオフセット誤差を生じることが コンバータ あります。 このような乱れは、f O信号のトレースと、 簡単な近似法として、 アナログ入力ピン （IN＋、IN 、V REF＋ の入力トレースやリファレンスの接続トレースの間の非対称の またはGND） をドライブしているソース・インピーダンスR Sは 容量性結合によって生じることがあります。直接的解決法は、 （R SWおよびC EQ（図10を参照） と一緒に）時定数τ =（R S＋ fO信号のトレースを入力/リファレンス信号からできるだけ離し RSW）• CEQの1次受動ネットワークを形成していると考えるこ ておくことです。fO信号がコンバータの近くで並列に終端され とができます。 コンバータは、 サンプリング周期が入力回路の ていると、fO接続トレース、終端、 およびグランド・リターン・パ 時定数τより少なくとも14倍大きいと、1ppmより高い精度で入 スによって形成されるループにかなりのAC電流が流れます。 力信号をサンプリングすることができます。4つのアナログ入力 このため、乱れを生じる信号がコンバータの入力やリファレン ピンのサンプリング過程は半分独立しているので、各時定数 スに誘導性結合を生じることがあります。 このような状況では、 はそれだけで考慮すべきで、 ワーストケースの状況では誤差 ユーザーは差動入力とリファレンス接続のループ面積だけで が加算されることがあります。 なく、fO信号のループ面積も最小に抑える必要があります。fO IREF+ VCC RSW (TYP) 10k ILEAK VREF+ ILEAK VCC IIN+ ILEAK VIN+ RSW (TYP) 10k CEQ 12pF (TYP) ILEAK IIN– VIN– VCC RSW (TYP) 10k ILEAK ILEAK IREF– REQ = 2.98MΩ（内部発振器） VCC ILEAK GND ILEAK RSW (TYP) 10k （外部発振器） 2482 F10 DTは変調器の出力におけるデジタル遷移の密度。 この場合、 REFは内部でGNDに接続されている。 スイッチング周波数 fSW = 123kHz（内部発振器） （外部発振器） fSW = 0.4 • fEOSC 図10．LTC2482の等価アナログ入力回路 2482fc 21 LTC2482 アプリケーション情報 内部発振器を使っているとき、LTC2482のフロントエンド・ス イッチトキャパシタ・ネットワークは8.1μsのサンプリング周期に 対応する123kHzのクロックで駆動されます。 したがって、 セトリ ング誤差を1ppm未満にするには、τ ≤ 8.1μs/14 = 580nsとなる ようにドライブ・ソースのインピーダンスを選択します。 周波数 がfEOSCの外部発振器を使うと、 サンプリング周期は2.5/fEOSC で、1ppm未満のセトリング誤差の場合、τ ≤ 0.178/fEOSCです。 自動差動入力電流キャンセル センサの出力インピーダンスが低い（外部バイパス・コンデ ンサなしで最大10kΩ、 または0.001μFのバイパス付きで最大 500Ω） アプリケーションでは、入力は完全にセトリングします。 この場合、誤差は持ち込まれないので、 センサを直接デジタル 化することが可能です。 バランス・ブリッジ型のアプリケーションのように、入力同相電 圧がリファレンス同相電圧に等しいアプリケーションでは、差 動と同相の両方の入力電流がゼロになります。 コンバータの 精度はセトリング誤差による影響を受けません。IN＋とINの ソース・インピーダンスの不整合も精度に影響を与えません。 入力同相電圧が一定だがリファレンス同相電圧とは異なるア プリケーションでは、差動入力電流はゼロに保たれますが、 同 相入力電流はVINCMとVREFCMの差に比例します。 リファレン ス同相電圧が2.5Vで、入力同相電圧が1.5Vの場合、同相入 力電流は約0.74μAです。 この同相入力電流は、IN＋とINに接 続された外部ソースのインピーダンスが整合していれば、精 度に影響を与えません。 これらのソース・インピーダンスが整 合していないと、固定オフセット誤差が生じますが、直線性や フルスケールの読み取りには影響を与えません。1kのソース 抵抗の1%の不整合により、 オフセット電圧が1LSB（74μV） シ フトします。 多くのアプリケーションでは、 センサの出力インピーダンスは 外部バイパス・コンデンサと結合して1ppmの精度に必要な 580nsをはるかに超えるRC時定数を生じます。 たとえば、0.1μF のバイパス・コンデンサをドライブする10kΩのブリッジでは、 同相入力電圧が入力信号レベルに応じて変化するアプリ 必要な最大値より1桁大きい時定数になります。従来、セトリ ケーション （シングルエンド入力、RTD、半ブリッジ、電流セン ングの問題はバッファを使って解決されてきました。 これらの サなど） では、同相入力電流は入力電圧に比例して変化しま バッファは、 ノイズの増加、DC性能（オフセット/ドリフト） の低 す。 バランスのとれた入力インピーダンスの場合、 同相入力電 下、入力/出力振幅の制限（グランドまたはV CCに近い信号を 流の影響はLTC2482の大きなCMRRによって除去され、精度 デジタル変換できない）、 システムのコストと電力の増加を引き はほとんど低下しません。 ソース・インピーダンスが整合してい 起こしました。LTC2482は独自のスイッチング・アルゴリズムを ないと、同相入力電圧と同相リファレンス電圧の差に比例し 使って、外部のセトリング誤差とは無関係に、平均差動入力電 た利得誤差が生じます。 1kのソース抵抗の1%の不整合により、 流をゼロに強制します。 これにより、バッファがなくても高イン （リファレンス同相電圧と入力同相電圧の差が1Vの場合）約 ピーダンスのセンサを精確に直接デジタル化できます。整合し 1LSBのワーストケース利得誤差が生じます。整合していない ていないリーク電流によって生じる追加誤差も考慮に入れる ソース・インピーダンスと、 リファレンス/入力の同相電圧の差 必要があります。 の影響を表5にまとめます。 （I IN＋） の平均入力 このスイッチング・アルゴリズムは、正入力 電流を負入力（I IN ）の平均入力電流に等しくなるように強 制します。変換サイクル全体にわたって、平均差動入力電流 （IIN＋IIN） はゼロになります。差動入力電流はゼロですが、 同相入力電流（IIN＋＋IIN）/2は同相入力電圧（VINCM） と同 相リファレンス電圧（VREFCM） の差に比例します。 表5．LTC2482の推奨入力構成 バランスのとれた 入力抵抗 VIN（CM）−VREF（CM）IN＋とIN−の両方でCIN > 1nF。大きなソース抵抗 が一定 を取ることができ、誤差 は無視できる バランスのとれていない 入力抵抗 IN＋とIN−の両方でCIN > 1nF。大きなソース抵抗を 取ることができる。バラン スのとれていない抵抗に よりオフセットが生じる が、較正可能 VIN（CM）−VREF（CM）IN＋とIN−の両方でCIN > IN＋とIN−のコンデンサを 1nF。大きなソース抵抗 最小にして大きなソース・ が変化 を取ることができ、誤差 インピーダンスを避ける は無視できる （<5kを推奨） 2482fc 22 LTC2482 アプリケーション情報 RSOURCE VINCM + 0.5VIN IN+ CIN CPAR ≅20pF LTC2482 RSOURCE VINCM – 0.5VIN IN– CIN CPAR ≅20pF 2482 F11 図11．IN＋とINのRCネットワーク 入力サンプリング電荷に加えて、入力ESD保護ダイオードに は温度に依存したリーク電流が流れます。公称1nA（最大 10nA） のこの電流により小さなオフセットのシフトが生じま す。1kのソース抵抗により、標準1μV、最大10μVのオフセット 電圧が生じます。 +FS ERROR (ppm) 80 VCC = 5V = 5V 60 VREF VIN+ = 3.75V – = 1.25V 40 VIN fO = GND 20 TA = 25°C CIN = 0pF CIN = 100pF 0 CIN = 1nF, 0.1µF, 1µF –20 –40 –60 –80 1 10 100 1k RSOURCE (Ω) 10k 100k 2482 F12 図12． ＋FS誤差とIN＋およびINのRSOURCE –FS ERROR (ppm) 80 VCC = 5V = 5V 60 VREF VIN+ = 1.25V – = 3.75V 40 VIN fO = GND 20 TA = 25°C CIN = 1nF, 0.1µF, 1µF 0 CIN = 100pF –20 CIN = 0pF –40 –60 –80 1 10 100 1k RSOURCE (Ω) 10k ダイナミック入力電流の大きさは、非常に安定した内部サン プリング・コンデンサのサイズとコンバータのサンプリング・ クロックの精度に依存します。全温度範 囲と全電源範囲 で、内部クロックの精度は標準で0.5%より良好です。 この仕 様は外部クロックでも簡単に実現できます。比較的安定した （50ppm/℃）抵抗がIN＋とINから見た外部ソース・インピー ダンスに使われると、 ダイナミック電流の予想ドリフトとオフ セットは無視できるほど小さくなります（全温度範囲と全電 圧範囲でそれぞれの値の約1%）。要求の非常に厳しいアプリ ケーションであっても、一度較正しておけば十分でしょう。 100k リファレンス電流 同様に、LTC2482は差動リファレンス・ピン （VREF＋とGND） を サンプリングして、少量の電荷を外部のドライブ回路とやり取 りしますので、 ダイナミックなリファレンス電流が生じます。 この 電流によりコンバータのオフセットは変化しませんが、利得と INL性能が低下することがあります。 この電流の影響は明確に 区別される2つの状況で分析することができます。 外部リファレンス・コンデンサの値が比較的小さいと （CREF < 1nF）、 サンプリング・コンデンサの電圧はほとんど完全にセト リングし、 ソース・インピーダンスの値が比較的大きくても、小 さな誤差が生じるだけです。CREFのこのような値では、 リファ レンスのフィルタの大きな利点は得られず、 コンバータのオフ セットと利得性能が低下するので、 ユーザーはこのような値を 避けた方が良いでしょう。 特定の構成ではリファレンス・フィルタとして、 もっと大きな値 （C REF > 1nF）のリファレンス・コンデンサが必要でしょう。 こ のようなコンデンサはリファレンス・サンプリング電荷を平均 化するので、外部ソース抵抗には、 ほぼ一定のリファレンス差 動インピーダンスに見えることになります。 2482 F13 図13．FS誤差とIN＋およびINのRSOURCE 2482fc 23 LTC2482 アプリケーション情報 以下の説明では、入力同相電圧とリファレンス同相電圧が等 しいと仮定します。 内部発振器を使うと （50Hz/60Hzの除去）、 差動リファレンス抵抗は1.1MΩなのでVREFピンをドライブし ているソース抵抗1Ωごとに0.46ppmのフルスケール誤差が生 じます。周波数がfEOSCの外部発振器によってfOがドライブさ れるとき （外部変換クロック動作）、標準的差動リファレンス抵 抗は0.33 • 1012/fEOSCΩであり、VREFピンをドライブしている ソース抵抗1Ωごとに1.53 • 106 • fEOSCppmの利得誤差を生 じます。VREFピンから見たソース抵抗とそのピンに接続された 外部容量の様々な組み合わせに対する＋FSとFSの標準誤 差を図14∼図17に示します。 90 60 50 0 CREF = 0.01µF CREF = 0.001µF CREF = 100pF CREF = 0pF 40 30 20 –20 –30 –40 –50 VCC = 5V –60 VREF = 5V V + = 1.25V –70 VIN– = 3.75V IN –80 fO = GND TA = 25°C –90 10 0 10 0 –10 0 10 CREF = 0.01µF CREF = 0.001µF CREF = 100pF CREF = 0pF –10 –FS ERROR (ppm) 70 +FS ERROR (ppm) 10 VCC = 5V VREF = 5V VIN+ = 3.75V VIN– = 1.25V fO = GND TA = 25°C 80 この利得誤差に加えて、 コンバータのINL性能がリファレンス のソース・インピーダンスによって低下します。INLは、図10に 示されているリファレンス・ピンの電流の式の、入力に依存す る項であるVIN2（V / REF • REQ）（0.5 • VREF • DT）/REQに よって生じます。内部発振器と50Hz/60Hz除去モードを使う と、 リファレンス・ソース抵抗の100Ωごとに約0.61ppmのINL 誤差が追加されます。周波数がfEOSCの外部発振器によって fOがドライブされるとき、VREFピンをドライブしているソース抵 抗の100Ωごとに約1.99 • 106 • fEOSCppmのINL誤差が追加 されます。大きなCREF値が使われるときVREFピンをドライブし ているソース抵抗によって生じる標準的INL誤差を図18に示 します。VREFピンをドライブしているソース・インピーダンスを 最小にすることを推奨します。 1k 100 RSOURCE (Ω) 10k 100k 1k 100 RSOURCE (Ω) 10k 2482 F14 2482 F15 図14． ＋FS誤差とVREFのRSOURCE （小さなCREF） VCC = 5V VREF = 5V VIN+ = 3.75V VIN– = 1.25V fO = GND TA = 25°C +FS ERROR (ppm) 400 300 0 CREF = 1µF, 10µF –100 CREF = 0.1µF 200 CREF = 0.01µF 100 0 図15．FS誤差とVREFのRSOURCE （小さなCREF） –FS ERROR (ppm) 500 CREF = 0.01µF –200 CREF = 1µF, 10µF –300 VCC = 5V VREF = 5V VIN+ = 1.25V VIN– = 3.75V fO = GND TA = 25°C –400 0 200 100k 600 400 RSOURCE (Ω) 800 1000 2482 F16 図16． ＋FS誤差とVREFのRSOURCE （大きなCREF） –500 0 200 CREF = 0.1µF 600 400 RSOURCE (Ω) 800 1000 2482 F17 図17．FS誤差とVREFのRSOURCE （大きなCREF） 2482fc 24 LTC2482 アプリケーション情報 出力データ・レート 内部発振器を使用するとき、50Hz/60Hzの同時除去を行うと、 LTC2482の出力データ・レートは55Hzのノッチ周波数で6.8/秒 となります。実際の出力データ・レートはスリープ・フェーズと データ出力フェーズの長さに依存しますが、 これらはユーザー が制御して、 無視できるほど短くすることができます。 外部変換 クロックを使って動作させるとき （f Oを外部発振器に接続）、 LTC2482の出力データ・レートを望むように増加させることが できます。変換フェーズの持続時間は41036/fEOSCです。 INL (ppm OF VREF) 10 VCC = 5V 8 VREF = 5V VIN(CM) = 2.5V 6 T = 25°C A 4 CREF = 10µF R = 1k 2 R = 500Ω 0 R = 100Ω –2 –4 –6 –8 –10 –0.5 –0.3 0.1 –0.1 VIN/VREF (V) 0.3 0.5 2482 F18 図18．INLと差動入力電圧および リファレンスのソース抵抗（CREF > 1μF） リファレンス同相電圧と入力同相電圧が異なるアプリケー ションでは、追加の誤差が生じます。 リファレンス同相電圧 と入力同相電圧の差（V REFCM V INCM ）の1Vごとと5Vの リファレンスに対して、 リファレンス・ソース抵抗の1Ωごとに （VREFCMV INCM） （V / REF • R EQ） の追加のフルスケール利 得誤差が生じ、 この誤差は内部発振器（50Hz/60Hz除去モー ド） を使うとき0.067ppmになります。外部クロックを使うと、対 応する追加の利得誤差は0.22 • 106 • fEOSCppmです。 ダイナミック・リファレンス電流の大きさは非常に安定した内 部サンプリング・コンデンサのサイズとコンバータのサンプリ ング・クロックの精度に依存します。全温度範囲と全電源範 囲で、内部クロックの精度は標準で0.5%より良好です。 この 仕様は外部クロックでも簡単に実現できます。 比較的安定した （50ppm/℃）抵抗がV REF＋とGNDから見た外部ソース・イン ピーダンスに使われると、 ダイナミック電流の利得誤差の予 想ドリフトは無視できるほど小さくなります （全温度範囲と全 電圧範囲でその値の約1%）。要求の非常に厳しいアプリケー ションであっても、一度較正しておけば十分でしょう。 fEOSCを公称307.2kHzを超えて増加させると、最大出力デー タ・レートが比例して増加します。 ただし、 出力レートの増加は 3つの潜在的影響を伴うので、 それらについて慎重に検討す る必要があります。 第一に、fEOSCが変化すると、内部のノッチの位置が比例して 変化し、 コンバータの電源ライン周波数の差動モード除去が 減少します。多くのアプリケーションで、 その結果生じる性能 低下は、LTC2482の並外れた同相除去に依存することにより、 また入力回路の同相モードから差動モードへの変換ソースを 慎重に除去することにより、大きく減らすことができます。 シン ＋ グルエンド入力フィルタを避けて、IN ピンとIN ピンをドライ ブする回路内で非常に高い整合性と対称性を維持してくださ い。 第二に、 クロック周波数が増加すると、入力ピンとリファレン ス・ピンを介して転送されるサンプリング電荷の量が比例して 増加します。大きな外部入力コンデンサやリファレンス・コンデ ンサ （C IN、CREF） を使用する場合、fEOSCの任意の値でのコン バータの性能に対するソース抵抗の影響を評価するための 式が前のセクションに与えられています。小さな外部入力コン デンサやリファレンス・コンデンサ （C IN、C REF） を使用する場 合、LTC2482の標準的性能に対する外部ソース抵抗の影響 を図12、13、14、 および15から推測することができます。 これら の図で、横軸のスケールは307200/fEOSCで調整されています。 リファレンス・サンプリング電荷に加えて、 リファレンス・ピンの ESD保護ダイオードには温度に依存したリーク電流が流れま す。公称1nA（最大 10nA） のこのリーク電流により小さな利 得誤差が生じます。100Ωのソース抵抗により、標準0.05μV、最 大0.5μVのフルスケール誤差が生じます。 2482fc 25 LTC2482 アプリケーション情報 3500 VIN(CM) = VREF(CM) VCC = VREF = 5V VIN = 0V fO = EXT CLOCK 40 30 3000 +FS ERROR (ppm OF VREF) OFFSET ERROR (ppm OF VREF) 50 TA = 85°C 20 10 0 0 2500 2000 TA = 85°C 1500 TA = 25°C 1000 500 TA = 25°C –10 VIN(CM) = VREF(CM) VCC = VREF = 5V fO = EXT CLOCK 0 10 20 30 40 50 60 70 80 90 100 OUTPUT DATA RATE (READINGS/SEC) 0 10 20 30 40 50 60 70 80 90 100 OUTPUT DATA RATE (READINGS/SEC) 2482 F20 2482 F19 図19. オフセット誤差と出力データ・レートおよび温度 図20. ＋FS誤差と出力データ・レートおよび温度 22 0 VIN(CM) = VREF(CM) VCC = VREF = 5V 20 fO = EXT CLOCK RES = LOG 2 (VREF/INLMAX) –FS ERROR (ppm OF VREF) –500 RESOLUTION (BITS) –1000 TA = 25°C –1500 –2000 TA = 85°C –2500 –3000 –3500 VIN(CM) = VREF(CM) VCC = VREF = 5V fO = EXT CLOCK 18 TA = 25°C 16 14 TA = 85°C 12 10 0 10 20 30 40 50 60 70 80 90 100 OUTPUT DATA RATE (READINGS/SEC) 0 10 20 30 40 50 60 70 80 90 100 OUTPUT DATA RATE (READINGS/SEC) 2482 F22 2482 F21 図21. FS誤差と出力データ・レートおよび温度 図22．分解能（INLMAX ≤ 1LSB） と 出力データ・レートおよび温度 22 VIN(CM) = VREF(CM) VIN = 0V 15 fO = EXT CLOCK TA = 25°C RESOLUTION (BITS) OFFSET ERROR (ppm OF VREF) 20 10 5 VCC = VREF = 5V 0 –5 –10 VCC = VREF = 5V 16 14 VCC = 5V, VREF = 2.5V 12 VCC = 5V, VREF = 2.5V 0 10 20 30 40 50 60 70 80 90 100 OUTPUT DATA RATE (READINGS/SEC) 2482 F23 図23． オフセット誤差と出力データ・ レートおよびリファレンス電圧 26 VIN(CM) = VREF(CM) VIN = 0V – 20 REF = GND fO = EXT CLOCK TA = 25°C 18 RES = LOG 2 (VREF/INLMAX) 10 0 10 20 30 40 50 60 70 80 90 100 OUTPUT DATA RATE (READINGS/SEC) 2482 F24 図24．分解能（INLMAX ≤ 2LSB） と 出力データ・レートおよび温度 2482fc LTC2482 アプリケーション情報 第三に、外部発振器の周波数が1MHzを超えて増加すると （出力データ・レートが3倍以上に増加）、内部の自動較正回 路の有効性が低下し始めます。 このため、 コンバータの精度と 直線性が次第に低下します。1秒当たりの読み取りが最大100 回までの出力データ・レートの標準的な測定性能曲線を図19 ∼図24に示します。1秒当たりの読み取りが20回を超える出力 データ・レートで、 このコンバータで可能な最高レベルの精度 を得るには、使用する電源電圧を最大にし、最高周囲動作温 度を制限することを推奨します。状況によっては、差動リファレ ンス電圧を下げると良い場合があります。 入力帯域幅 変換ノイズ（V REF = 5Vで標準600nV RMS ） は、 ノイズの無い コンバータに接続されたホワイトノイズ源によりモデル化す ることができます。帯域幅が無限のノイズ源のノイズスペク トル密度は47nV√Hz、0.5MHzの単一ポールのノイズ源では 64nV√Hzです。 これらの数字から、外部増幅回路の設計に特 に注意を要することは明らかです。 このような回路は、出力を 基準にしたノイズを減らすための非常に低い帯域幅（わずか 数Hz） と、入力のスイッチト・キャパシタ・ネットワークをドライ ブするのに必要な比較的高い帯域幅（少なくとも500kHz） の 両方の要件に直面します。考えられる解決法は、高利得で低 帯域幅のアンプ段の後ろに高帯域幅のユニティゲインのバッ ファを置くことです。 複雑なフィルタリングと較正アルゴリズムが採用されているた め、 コンバータの入力帯域幅はポールが3dB周波数に位置す る1次フィルタではあまり正確にはモデル化されません。内部 発振器が使われる場合のLTC2482の入力帯域幅の形を図25 に示します。周波数がf EOSCの外部発振器が使われる場合、 LTC2482の入力帯域幅の形は図25から得ることができます。 この図の横軸のスケールはfEOSC/307200で調整されていま す。 外部のアンプがLTC2482をドライブする場合、ADCの入力を 基準にしたシステム・ノイズの計算は、図26を使うと簡単にな ります。LTC2482の入力ピンをドライブするアンプのノイズは 帯域を制限されたホワイトノイズ源としてモデル化することが できます。 その帯域幅はコーナー周波数がf iの単一ポール・ ローパス・フィルタの帯域幅によって近似することができます。 アンプのノイズスペクトル密度はniです。図26から、x軸の値の 選択にfiを使って、入力をドライブするアンプのノイズに相当す る帯域幅freqiをy軸上に見つけることができます。 この帯域幅 には、ADCの内部較正とフィルタリングの帯域制限効果が含 まれています。 これらすべての効果を含む、 コンバータの入力 を基準にしたドライブ用アンプのノイズは、N = n i • √freqiとし て計算することができます。 このように、LTC2482の入力を基 準にした全システム・ノイズは、 ADCの入力を基準にする3つの 内部SINC 4デジタル・フィルタとアナログおよびデジタルの自 動較正回路を組み合わせた効果により、LTC2482の入力帯 域幅が決まります。内部発振器を使うと、3dB入力帯域幅は 3.3Hzになります。周波数がf EOSCの外部変換クロック発生 器をf Oピンに接続すると、3dBの入力帯域幅は10.7 • 106 • fEOSCになります。 100 –1 INPUT REFERRED NOISE EQUIVALENT BANDWIDTH (Hz) INPUT SIGNAL ATTENUATION (dB) 0 –2 –3 –4 –5 –6 1 3 0 4 5 2 DIFFERENTIAL INPUT SIGNAL FREQUENCY (Hz) 2482 F25 図25． 内部発振器を使ったときの入力信号の帯域幅 10 1 0.1 0.1 1 10 100 1k 10k 100k 1M INPUT NOISE SOURCE SINGLE POLE EQUIVALENT BANDWIDTH (Hz) 2482 F26 図26．入力を基準にしたノイズに等価な、 入力に接続されたホワイトノイズ源の帯域幅 2482fc 27 LTC2482 アプリケーション情報 周波数がfEOSCの外部発振器でfOピンをドライブする場合、x 軸のスケールがfEOSC/307200で調整されていれば、 ノイズの 計算に図26をそのまま使うことができます。fEOSC/307200の比 の値が大きくなると、図26のプロットの精度が低下し始めます が、 同時に、LTC2482のノイズフロアが上がるので、 ドライブ用 アンプのノイズの影響が重要ではなくなります。 通常モードの除去比とアンチエイリアシング デルタシグマADCが従来のADCよりも優れている点の1つは、 デジタル・フィルタを内蔵していることです。大きなオーバー サンプリング比と組み合わせると、LTC2482のアンチエイリ アシング・フィルタの要件は大幅に簡素化されます。 さらに、 LTC2482の入力電流キャンセル機能により、 デバイスのDC性 能を下げることなく、外部ローパス・フィルタを利用できます。 SINC4デジタル・フィルタにより、DCと変調器のサンプリング周 波数（f S） の整数倍を除くすべての周波数で通常モードの除 去比が120dBを超えます。LTC2482の自動較正回路は、 アナロ グとデジタルの両方の領域で通常モードでの信号フィルタ処 理を追加することにより、 アンチエイリアシングの要件をさらに 簡素化します。動作モードにかかわらず、f S = 256 • fN = 2048 • f OUTMAXです。 ここで、f Nはノッチ周波数、f OUTMAXは最大 出力データ・レートです。50Hz/60Hzでの除去を行う内部発振 器モードでは、fS =13960Hzです。外部発振器モードではfS = fEOSC/20です。 INPUT NORMAL MODE REJECTION (dB) 0 fN = fEOSC/5120 –10 –20 –30 –40 –50 –60 –70 –80 –90 –100 –110 –120 0 fN 2fN 3fN 4fN 5fN 6fN 7fN INPUT SIGNAL FREQUENCY (Hz) 8fN 2482 F27 図27．DCでの入力通常モードの除去比 fSの整数倍で生じる低除去比の領域の帯域幅は非常に狭く なります。通常モードの除去比曲線の細部を拡大したものを 図27（DCの近くでの除去比） と図28（fS = 256fNでの除去比） に示します。 ここで、fNはノッチ周波数を表します。 これらの曲 線は外部発振器モードで得たものですが、 それらはfNの値を 適切に選択することによりすべての動作モードで使えます。 図29に示されているように、ユーザーは内部発振器を使っ てこの性能レベルの実現を期待することができます。内部発 振器を使って動作しているLTC2482の通常モードの除去比 （50Hz/60Hzの除去） の標準測定値を図29に示します。 これらの並外れた通常モードの仕様のおかげで、LTC2482の 前段のアンチエイリアシングのフィルタリングは （もし必要だと しても）最小のもので十分です。LTC2482の前にRC受動部品 を置く場合、入力のダイナミック電流について検討します （「入 力電流」 のセクションを参照）。 この場合、LTC2482の差動入 力電流キャンセル機能により、DC性能を大幅に低下させるこ となく、外部RCネットワークを使うことができます。 従来の高次デルタシグマ変調器は、非常に優れた直線性と分 解能を与えますが、大きな入力信号レベルでは潜在的に不安 定です。LTC2482の3次変調器に使われている独自のアーキテ クチャはこの問題を解決し、最大150%のフルスケールの入力 信号レベルで予測可能な安定動作を保証します。多くの産業 用アプリケーションでは、 ボルト・レベルの乱れに重ねられた マイクロボルト・レベルの信号を測定しなければならないこと が珍しくありませんが、LTC2482はこのような課題に非常に適 0 INPUT NORMAL MODE REJECTION (dB) ノイズ源（LTC2482の内部ノイズ、IN＋をドライブするアンプの ノイズ、INをドライブするアンプのノイズ） の二乗の和の平方 根として合算して求めることができます。 –10 –20 –30 –40 –50 –60 –70 –80 –90 –100 –110 –120 250fN 252fN 254fN 256fN 258fN 260fN 262fN INPUT SIGNAL FREQUENCY (Hz) 2482 F28 図28．fS = 256fNでの入力通常モードの除去比 2482fc 28 LTC2482 アプリケーション情報 NORMAL MODE REJECTION (dB) 0 MEASURED DATA CALCULATED DATA –20 –40 VCC = 5V VREF = 5V VIN(CM) = 2.5V VIN(P-P) = 5V TA = 25°C –60 –80 –100 –120 0 20 40 60 80 100 120 140 INPUT FREQUENCY (Hz) 160 180 200 220 2482 F29 図2. 100%フルスケールの入力の乱れを伴う 入力通常モードの除去比とライン周波数 しています。乱れが差動のとき、関係のある仕様は大きな入力 信号レベルに対する通常モードの除去比です。 リファレンス電 圧VREF = 5Vのとき、LTC2482のフルスケール差動入力範囲 は5Vピーク・トゥ・ピークです。 Easy Drive入力電流キャンセルを使用した リモート・センス 高性能データ収集システムの設計者が直面する1つの問題 は、 データシートに規定された性能を実際の環境で実現する ことです。 デルタシグマ型ADCが他のADCよりも優れている 点の1つは、 デジタル・フィルタを内蔵していることです （ノイズ 抑制）。 （Easy Drive技法によって解決される）欠点は、 デルタ シグマADCアーキテクチャに固有のドライブ要件です。Easy Drive技法の潜在能力をすべて明らかにするために、 実際的な テストケースで特性を評価しました （図30を参照）。 オフセット、 ノイズおよび直線性の正確な測定を過酷なテスト 条件で実施しました。精度の低い1％抵抗を使ったRCネット ワークに100mのケーブルを接続し、 そのケーブルを介してリ モート・センサをデジタル化しました。 リモート・センサの電圧 を0V∼2.5Vの範囲で変化させたときの直線性誤差は1LSB 未満に保たれました （図31を参照）。650nV RMSのノイズ・レ ベルと5μV未満のオフセットが測定で得られました （図32を参 照）。 本来、オーバーサンプリング型のデータ・コンバータ（ΔΣ ADC） を長いケーブルや精度の低いRCネットワークに直接接 続すると、 システムの精度を大幅に制限する多数の問題が生 じます。 これらの問題としては、伝送ライン効果、 ノイズおよび DCセトリング誤差が挙げられます。 ΔΣ ADCのサンプリング・ネットワークは高周波数での電流ス パイクをケーブルに注入します。 これにより生じる電圧スパイ クが長いケーブルを介して反射され、過度のノイズが生じて 精度が低下します。 この問題は、ADCの入力にバイパス・コン デンサを接続することにより解決されます。 このコンデンサは ADCのサンプリング・ネットワークでは電荷貯蔵装置の役割 を果たし、 内部サンプリング・コンデンサの外部バイパス・コン デンサに対する比率だけ電圧スパイクを減少させます。1μFの バイパス・コンデンサは、 サンプリング・ネットワークで生じる 電圧スパイクを50,000分の1（1Vのスパイクを18μVに低減） に 減少させるので、 データシートに規定されるノイズと精度を実 現するのに十分です。 大きなバイパス・コンデンサを外付けすると、入力セトリング 誤差が生じます。標準的な24ビット高分解能のデルタシグマ ADCは約10μsおきにサンプリングを行います。1μFのバイパス・ コンデンサを使用した状態で完全にセトリングするには、 ソー ス・インピーダンスを1Ωより小さくする必要があります。 ソー ス・インピーダンスを1Ωより大きくすると、変換サイクル全体で 電荷によるセトリング誤差が蓄積されるので、 オフセット誤差 とフルスケール誤差が発生します。Easy Drive技法はこの誤差 の差動成分を自動的に除去します。残りの同相誤差は、ADC の正入力と負入力で見られる外付け抵抗の整合に応じて固 定オフセット誤差まで減少します。 この過酷なケースでは、整 合が1％の1k抵抗を外付けすると3.5μVのオフセット電圧が生 じますが、直線性とノイズには影響を与えません。 ノイズが非常に多い環境では、 信号経路には低電圧源に接続 された100mのコードなどが含まれます。 ライン周波数ノイズが 内部デジタル・フィルタによって除去され、 その除去は高精度 の内部発振器により保証されます。高周波数ノイズは、入力バ イパス・コンデンサと外付け抵抗で構成される外部ローパス・ フィルタにより除去されます。 2482fc 29 LTC2482 パッケージ DDパッケージ 10ピン・プラスチックDFN （3mm 3mm） （Reference LTC DWG # 05-08-1699） 0.675 ±0.05 3.50 ±0.05 1.65 ±0.05 2.15 ±0.05 (2 SIDES) パッケージの 外形 0.25 ± 0.05 0.50 BSC 2.38 ±0.05 (2 SIDES) 推奨する半田パッドのピッチと寸法 R = 0.115 TYP 6 3.00 ±0.10 (4 SIDES) 0.38 ± 0.10 10 1.65 ± 0.10 (2 SIDES) ピン1の トップ・マーキング （NOTE 6を参照） 5 0.200 REF 1 0.75 ±0.05 0.00 – 0.05 (DD) DFN 1103 0.25 ± 0.05 0.50 BSC 2.38 ±0.10 (2 SIDES) 底面図―露出パッド NOTE： 1. 図はJEDECパッケージ・アウトラインMO-229のバリエーション （WEED-2） になる予定 バリエーションの指定の現状についてはLTCのWebサイトのデータシートを参照 2. 図は実寸とは異なる 3. すべての寸法はミリメートル 4. パッケージ底面の露出パッドの寸法にはモールドのバリを含まない モールドのバリは （もしあれば）各サイドで0.15mmを超えないこと 5. 露出パッドは半田メッキとする 6. 網掛けの部分はパッケージの上面と底面のピン1の位置の参考に過ぎない 2482fc 30 LTC2482 改訂履歴 （Rev Cよりスタート） Rev 日付 C 7/10 概要 ページ番号 「標準的応用例」 の図を改訂 Note 16を追加 1、32 4、5 2482fc リニアテクノロジー・コーポレーションがここで提供する情報は正確かつ信頼できるものと考えておりますが、その使用に関する責務は一切負い ません。また、ここに記載された回路結線と既存特許とのいかなる関連についても一切関知いたしません。なお、日本語の資料はあくまでも参考資 料です。訂正、変更、改版に追従していない場合があります。最終的な確認は必ず最新の英語版データシートでお願いいたします。 31 LTC2482 標準的応用例 5V C8 1µF 0.1µF 100 METERS 1k 1% VIN+ 1µF 1k 1% REMOTE SENSOR REF VCC CS SCK SDO LTC2482 VIN– C7 0.1µF GND GND fO 0.1µF 2482 F30 図30. 差動入力電流キャンセルによりリモート・センサを直接デジタル化可能 5 12 3 NUMBER OF READINGS (%) INTEGRAL NONLINEARITY THROUGH 100 METERS OF WIRE AND A 1kΩ, 1µF RC NETWORK 4 INL (LSB) 2 1 0 –1 –2 –3 8 6 4 2 –4 –5 RMS NOISE = 630nV AVERAGE = –3.5µV 10 2500 CONSECUTIVE READINGS 0 0.5 1.5 1 INPUT VOLTAGE (V) 2 0 –5.25 –4.65 –4.05 –3.45 –2.85 –2.25 –1.65 2482 F32 OUTPUT READING (mV) 2.5 2482 F31 図31. 電流キャンセルにより過酷な条件での 高精度DC測定が可能 図32. 入力電流キャンセルにより、過酷な条件において 低ノイズおよび低オフセットを測定可能 関連製品 製品番号 説明 注釈 高精度バンドギャップ・リファレンス、5V 初期精度：最大0.05%、 ドリフト：5ppm/℃ 高精度チョッパ安定化オペアンプ LTC1050 LT1236A-5 LT1460 マイクロパワー・シリーズ・リファレンス LTC2400 SO-8パッケージの24ビットNo Latency ΔΣ ADC LTC2401/LTC2402 MSOPパッケージの1チャネル/2チャネル、 24ビットNo Latency ΔΣ ADC LTC2404/LTC2408 4チャネル/8チャネル、 24ビットNo Latency ΔΣ ADC、差動入力付き 24ビットNo Latency ΔΣ ADC、差動入力付き LTC2410 LTC2411/LTC2411-1 MSOPパッケージの24ビットNo Latency ΔΣ ADC、 差動入力付き 24ビットNo Latency ΔΣ ADC、差動入力付き LTC2413 LTC2415/LTC2415-1 24ビットNo Latency ΔΣ ADC、15Hzの出力レート LTC2414/LTC2418 8チャネル/16チャネル、24ビットNo Latency ΔΣ ADC LTC2420 SO-8パッケージの20ビットNo Latency ΔΣ ADC LTC2430/LTC2431 LTC2480 LTC2484 初期精度：最大0.075%、 ドリフト：最大10ppm/℃ ノイズ：0.3ppm、INL：4ppm、全未調整誤差：10ppm、200μA ノイズ：0.6ppm、INL：4ppm、全未調整誤差：10ppm、200μA ノイズ：0.3ppm、INL：4ppm、全未調整誤差：10ppm、200μA ノイズ：0.8μVRMS、INL：2ppm ノイズ：1.45μVRMS、INL：2ppm、50Hz/60Hz同時除去 （LTC2411-1） 50Hz/60Hz同時除去、 ノイズ：800nVRMS LTC2410とピン互換 ノイズ：0.2ppm、INL：2ppm、全未調整誤差：3ppm、200μA ノイズ：1.2ppm、INL：8ppm、LTC2400とピン互換 20ビットNo Latency ΔΣ ADC、差動入力付き ノイズ：2.8μVRMS、SSOP-16/MSOPパッケージ 高速、低ノイズの24ビットΔΣ ADC 出力レート：3.5kHz、 ノイズ：200nVRMS、ENOB：24.6 24ビットNo Latency ΔΣ ADC、温度センサを内蔵 LTC2482とピン互換 LTC2435/LTC2435-1 20ビットNo Latency ΔΣ ADC、15Hzの出力レート LTC2440 外付け部品不要、 オフセット電圧：5μV、 ノイズ：1.6μVP-P INL：3ppm、50Hz/60Hz同時除去 16ビットNo Latency ΔΣ ADC、PGAおよび温度センサを内蔵 LTC2482とピン互換 2482fc 32 リニアテクノロジー株式会社 〒102-0094 東京都千代田区紀尾井町3-6紀尾井町パークビル8F TEL 03-5226-7291 FAX 03-5226-0268 www.linear-tech.co.jp ● ● LT 0710 REV C • PRINTED IN JAPAN LINEAR TECHNOLOGY CORPORATION 2005