Preliminary NJU3427 暫定資料 36 ドライバ出力蛍光表示管 ドライバ出力蛍光表示管コントローラドライバ 出力蛍光表示管コントローラドライバ 概 要 外 形 NJU3427 は、36 ドライバ出力で、蛍光表示管を駆動す る蛍光表示管コントローラドライバです。 NJU3427 は、高耐圧ドライバ、タイミング/セグメント セレクタ、表示用 RAM、アドレスカウンタ、インストラ クション制御回路、リセット回路、発振回路等で構成され ています。 CPU からのシリアル制御が可能で、出力ドライバは高耐 圧ドライバを内蔵しているため、幅広く蛍光表示管使用の 製品に用いる事ができます。 NJU3427FA2 NJU3427FH2 特 長 徴 表示容量 20 セグメント 16 桁表示~28 セグメント 4 桁表示 DR0 端子(ISO1) 20mA(VDD=5V) DR1~DR35 端子(ISO2) 10mA(VDD=5V) ドライバ設定機能 (セグメント、タイミング端子を 4 パターン選択) 蛍光表示管ドライバ |VDD-VFDP|=≤40V 表示デューティコマンド選択 1/4, 1/8, 1/12, 1/16 デューティ タイミング信号用デューティ比のコマンド選択 2/16, 4/16, 6/16, 8/16, 10/16, 12/16, 14/16, 15/16 デューティ 表示制御 ON/OFF 機能 表示データ RAM 47x8 ビット CR 発振回路 (外付け CR、外部クロック入力可能) シリアルデータ転送 (シリアルクロック 2MHz Max.) ロジック電源 3.0V 系 / 5.0V 系 C-MOS 構造 外形 QFP52-A2, QFP52-H2 ブロック図 ブロック図 DR0 DR35 高耐圧ドライバ VDD タイミング/セグメントセレクタ VSS VFDP セグメントデータラッチ アドレス カウンタ 表示 RAM タイミングデコーダ デューティ カウンタ タイミング カウンタ インストラクションデコーダ SI SCK CSb シリアルバッファ OSC リセット回路 XT XTb RSTb Ver.2008-08-07 -1- DR32 DR31 DR30 DR29 DR28 DR27 DR26 DR25 DR24 34 33 32 31 30 29 28 27 DR34 37 35 DR35 38 36 NC 39 端子配置 DR33 Preliminary NJU3427 VFDP 40 26 DR23 NC 41 25 DR22 VDD 42 24 DR21 NC 43 23 DR20 VSS 44 22 DR19 XT 45 21 DR18 XTb 46 20 DR17 NC 47 19 DR16 SCK 48 18 DR15 SI 49 17 DR14 NC 50 16 DR13 CSb 51 15 DR12 RSTb 52 14 NC 7 8 9 10 DR5 DR6 DR7 DR8 13 6 DR4 DR11 5 DR3 12 4 DR2 DR10 3 DR1 11 2 DR0 DR9 1 NC NJU3427F 端子説明 No. 42 端子名 VDD 44 VSS 40 VFDP 2 ~ 13, 15 ~ 38 DR0~ DR35 52 RSTb 51 CSb 48 49 45, 46 SCK SI XT, XTb 1, 14, 39, 41, 43, 47, 50 NC -2- 機能 ロジック電源端子 3.0V 系 / 5.0V 系 GND 端子 VSS=0V 蛍光表示管駆動用電源端子 ドライバ出力端子 S 端子と T 端子の設定はインストラクションで設定。 詳細は"(2) コマンドレジスタ 1"を参照して下さい。 リセット入力端子 “L"でリセットがかかります。 なお、リセット動作によって表示 RAM の内容は、書き換えられません。 チップセレクト端子 “L"でデータ転送が可能です。 シリアルクロック端子 シリアルデータ入力端子(8 ビット 1 ワード) 発振用 CR 接続端子、または外部発振入力端子 外部クロックを使用する場合は、XT 端子に入力し、XTb はオープンでご使 用下さい。 ノンコネクト端子 通常オープンにしてください。 Ver.2008-08-07 Preliminary NJU3427 NJU3555 機能説明 (1) アドレスカウンタ アドレスカウンタは、CPU からシリアル転送される表示データの、RAM アドレスを指定します。 第 1 ワードの上位 2 ビット(B7, B6)が"00"の時、その下位 6 ビット(B5 ~ B0)をアドレスデータとして認識し ます。 続く第 2 ワードでは、第 1 ワードで指定した RAM アドレスに格納する表示データとして認識します。 このとき、同時にアドレスカウンタが自動インクリメントされます。 つまり、アドレスカウンタは、第 1 ワー ドで一旦 RAM アドレスを指定した後、アドレス指定無しに表示データを転送することができます。 なお、未使用 RAM 及び、RAM の存在しない領域は、書き込みを行っても IC の動作に変化はありませんが、 必ず書き込みを行って下さい。 第 1 ワードで指定可能なアドレスの範囲は、 表示デューティの選択によってそれぞれ 1/4 デューティの時"00H ~ 0FH"、1/8 デューティの時"00H ~ 1FH"、1/12 デューティの時"00H ~ 23H"、1/16 デューティの時"00H ~ 2FH" と異なりますが、自動インクリメントでこの範囲を超えて、更にシリアル転送があった場合には"00H"に戻り、 自動インクリメント動作を続けます。 アドレスデータ B7 B6 B5 0 0 AD5 判定 データ Ver.2008-08-07 B4 B3 AD4 AD3 B2 B1 B0 AD2 AD1 AD0 表示用 RAM アドレス -3- -4- 1/12 デューティ設定時(Ｔ=12 本, Ｓ=24 本) 1/16 デューティ設定時(Ｔ=16 本, Ｓ=20 本) 表示 RAM マップ 1 NJU3427 Preliminary Ver.2008-08-07 Ver.2008-08-07 1/4 デューティ設定時(Ｔ=4 本, Ｓ=28 本) 1/8 デューティ設定時(Ｔ=8 本, Ｓ=28 本) 表示 RAM マップ 2 Preliminary NJU3427 NJU3555 -5- Preliminary NJU3427 (2) コマンドレジスタ 1 コマンドレジスタ 1 は、表示デューティ比、DR 端子設定を行います。 第 1 ワードで転送されるデータの最 上位ビット B7 が”1”の時、その転送データの下位、B5, B4, B1, B0 の 4 ビットはコマンドデータ 1 として認識 されます。 コマンドレジスタ 1 の内容は、リセット信号入力時にデフォルトとして下記の様に設定されます。 電源投入 時は、不定状態となりますので必ずリセットを行って下さい。 コマンドレジスタ 1 デフォルト設定値 デフォルト設定値 • 表示デューティ比 : 1/16 • DR 端子設定 : パターン 1 B7 1 判定 データ ※ -6- B5 B4 B3 B2 * DY1 DY0 * * 表示デューティ比 B1 B0 DR1 DR0 DR 端子設定 DY1 DY0 表示デューティ比 0 0 1/16 0 1 1/12 1 0 1/8 1 1 1/4 セグメントとタイミングの端子割付については ” 表示デューティ タイミング(T)の 表示デューティと デューティとセグメント(S)/タイミング セグメント タイミング の関 係” を参照して下さい。 なお、1/4 デューティと 1/8 デューティ選択時は、DR 端子設定同じパターン からの選択となります。 DR1 0 0 1 1 ※ B6 DR0 0 1 0 1 DR 端子設定 パターン 1 パターン 2 パターン 3 パターン 4 セグメントとタイミングの端子割付については ” 表示デューティ タイミング(T)の 表示デューティと デューティとセグメント(S)/タイミング セグメント タイミング の関 係” を参照して下さい。 Ver.2008-08-07 Preliminary 表示デューティ タイミング(T)の 表示デューティと デューティとセグメント(S)/タイミング セグメント タイミング の関係 • パターン 1 1/16 デューティ 1/12 デューティ NC S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 S12 S12 S13 S13 S13 S14 S14 S14 S15 S15 S15 S16 S16 S16 S17 S18 Interface S20 T14 S21 S21 T13 S22 S22 T12 S23 S23 NC NC NC S0 S1 T11 S2 S3 T10 S4 S5 T9 S6 S7 T8 NC T7 S0 S1 S2 S3 T6 S4 S5 S6 S7 T5 S8 S8 S9 T10 S9 S10 S8 T7 S11 S9 S10 T4 T9 S11 S12 T8 T6 S10 Interface NJU3427 S12 Interface S13 NJU3427 S14 S11 S13 S15 S12 T5 T3 T7 S14 S16 T6 S15 S17 S13 T4 S18 NC NC NC NC T0 S23 S22 T1 S21 S20 T2 S19 S18 T3 S17 S 1 6 NC T0 S27 S26 S25 S24 T1 S23 S22 S21 S20 T2 S 1 9 1/12 デューティ 1/8 or 1/4 デューティ NC T11 S0 S1 T10 S2 S3 T9 S4 S5 T8 S6 S7 NC T7 S0 S1 T6 S2 S3 T5 S4 S5 T4 S6 S7 T11 T7 T3 S8 S8 S8 S9 S9 S9 T10 T6 T2 S10 S10 S10 S11 S11 T9 Interface NJU3427 T5 Interface S11 NJU3427 T1 S12 S12 S12 S13 S13 S13 T8 T4 S14 S14 S14 S15 S15 S15 S16 NC NC NC NC T0 S23 S22 S21 S20 T1 S19 S18 T2 S17 S16 T 3 NC T0 S27 S26 S25 S24 S23 S22 S21 S20 S19 S18 S17 1/12 デューティ NC T15 S0 S1 S2 S3 S4 S5 S6 S7 S8 T14 T13 Ver.2008-08-07 1/8 or 1/4 デューティ T11 パターン 4 1/16 デューティ NC T0 S19 S18 S17 S16 S15 S14 S13 S12 S11 S10 S9 NC NC T0 T1 T2 T3 T4 T5 T6 T7 S27 S26 S25 S24 1/12 デューティ NC T0 T1 T2 T3 T4 T5 S19 S18 T6 S17 S16 T7 NJU3427 S18 S19 パターン 3 1/16 デューティ Interface S17 NJU3427 S20 NC T15 S0 S1 T14 S2 S3 T13 S4 S5 T12 S6 S7 • Interface T15 NC T0 T1 S19 S18 T2 T3 S17 S16 S15 T4 T5 S14 NJU3427 S18 NC T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 NJU3427 Interface NJU3427 S19 NC S0 S1 S2 T15 T14 S3 S4 T13 T12 S5 S6 S7 • S17 S19 パターン 2 1/16 デューティ Interface NC S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 S12 NC T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 • 1/8 or 1/4 デューティ NC S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 NJU3427 Interface NJU3427 NJU3555 1/8 or 1/4 デューティ NC T11 S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 NC T7 S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 T12 S11 S11 T11 S12 S12 T10 T10 S13 T9 T9 S14 T8 T8 T7 T6 Interface NJU3427 S15 T7 T6 Interface S16 NJU3427 T6 T5 T5 T5 T4 T4 T4 T3 T3 T3 T2 T2 T2 T1 T1 T1 NC NC NC T0 S23 S22 S21 S20 S19 S18 S17 S16 S15 S14 S13 NC NC T0 S27 S26 S25 S24 S23 S22 S21 S20 S19 S18 S17 -7- Preliminary NJU3427 (3) コマンドレジスタ 2 コマンドレジスタ 2 は、タイミング信号用デューティ比、表示制御 ON/OFF を行います。 第 1 ワードで転 送されるデータの最上位ビット B7 が”0”で B6 が”1”の時、その転送データの下位の B4~B1 の 4 ビットが、コマ ンドデータ 2 として認識されます。 コマンドレジスタ 2 の内容は、リセット信号入力時にデフォルトとして下記の様に設定されます。電源投入 時は、不定状態となりますので必ずリセットを行って下さい。 コマンドレジスタ 2 デフォルト設 デフォルト設定値 • タイミング信号用デューティ比 : 2/16 • 表示制御 ON/OFF : OFF B7 B6 B5 B4 B3 B2 0 1 * DT2 DT1 DT0 DSP 判定 データ -8- タイミング信号用 デューティ比 B1 B0 * 表示制御 ON/OFF ※ DT2 DT1 DT0 タイミング信号用デューティ比 0 0 0 2/16 0 0 1 4/16 0 1 0 6/16 0 1 1 8/16 1 0 0 10/16 1 0 1 12/16 1 1 0 14/16 1 1 1 15/16 出力される波形については ” タイミング信号 タイミング信号/デューティ 信号 デューティ変化波形 デューティ変化波形” 変化波形 を参照して下さい。 ※ DSP 表示制御 0 OFF 1 ON 表示制御 OFF 状態時、タイミング出力端子及びセグメント出力端子の信号出力を停止します。 Ver.2008-08-07 Preliminary NJU3427 NJU3555 タイミング信号/デューティ変化波形 1 表示タイミング 13 14 15 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 1 2 3 4 5 6 (デューティカウンタの値) DT2 DT1 DT0 2/16 0 0 0 4/16 0 0 1 6/16 0 1 0 8/16 0 1 1 10/16 1 0 0 12/16 1 0 1 14/16 1 1 0 15/16 1 1 1 タイミング信号 (T0~T15) セグメント信号 Ver.2008-08-07 -9- NJU3427 Preliminary 表示時間 • 表示デューティ 1/16 設定時 fCL fCL tBK tDG T0 T1 T2 T3 • • • • • • T15 tSP S0~S19 外部クロック周波数 :800kHz~2.5MHz 最小ブランキング時間 :40µs~12.8µs (タイミング信号用 Duty 比=15/16) 1 桁表示時間 :640µs ~204.8µs 1 周期表示時間 :10.24ms~3.2768ms (fCL) tBK=(1/fCL)x16x2 tDG=tBKx16 tSP=tDGx16 • 表示デューティ 1/12 設定時 fCL fCL tBK tDG T0 T1 T2 T3 • • • • • • T11 tSP S0~S23 外部クロック周波数 :800kHz~2.5MHz 最小ブランキング時間 :55µs~17.6µs (タイミング信号用 Duty 比=15/16) 1 桁表示時間 :880µs ~281.6µs 1 周期表示時間 :10.56ms~3.3792ms - 10 - (fCL) tBK=(1/fCL)x22x2 tDG=tBKx16 tSP=tDGx12 Ver.2008-08-07 Preliminary NJU3427 NJU3555 • 表示デューティ 1/8 設定時 fCL fCL tBK tDG T0 T1 T2 T3 • • • T7 • • • tSP S0~S27 外部クロック周波数 :800kHz~2.5MHz 最小ブランキング時間 :80µs~25.6µs (タイミング信号用 Duty 比=15/16) 1 桁表示時間 :1.28ms~409.6µs 1 周期表示時間 :10.24ms~3.2768ms (fCL) tBK=(1/fCL)x32x2 tDG=tBKx10 tSP=tDGx8 • 表示デューティ 1/4 設定時 ( 表示デューティ 1/4 選択時は､T4∼T7 は”L”出力 ) fCL fCL tBK tDG T0 T1 T2 T3 • • • • • • T7 tSP S0~S27 外部クロック周波数 :800kHz~2.5MHz 最小ブランキング時間 :160µs~51.2µs (タイミング信号用 Duty 比=15/16) 1 桁表示時間 :2.56ms~819.2µs 1 周期表示時間 :10.24ms~3.2768ms Ver.2008-08-07 (fCL) tBK=(1/fCL)x64x2 tDG=tBKx16 tSP=tDGx4 - 11 - Preliminary NJU3427 (4) シリアルインターフェイス CPU とのインターフェイスは、1 ワード 8 ビットを基本としたクロック同期方式によるシリアルデータ転送 により行われます。 入力されるシリアルデータは、シリアルクロック(SCK)の立ち上がりで読み込み、チップ セレクト(CSb)の立ち上がりで取り込まれます。 ただし、チップセレクトの立ち下がり後の第 1 ワードが、アドレスデータの場合、チップセレクトを切り替 えることなく転送を行え、第 2 ワード以降を表示データとして認識します。 第 1 ワードが、コマンドデータ の場合、チップセレクトを切り替えることなく転送を行っても、第 2 ワード以降のデータは全て無効になりま す。 • SCK と SI の連結動作 SCK SI D0 D1 D2 D3 D4 D5 D6 D7 シリアルデータ転送 シリアルデータ転送タイミング 転送タイミング CSb SCK 第 1 ワード SI 第 n ワード 第 2 ワード シリアルインタフォーマット • シリアル入力データ 第 1 ワード アドレスデータ B7 0 B6 0 B5 AD5 B4 AD4 B3 AD3 B2 AD2 B1 AD1 B0 AD0 B5 DY1 B4 DY0 B3 * B2 * B1 DR1 B0 DR0 コマンドデータ 1 B7 1 B6 * *:don’t care コマンドデータ 2 B7 0 B6 1 B5 * B4 DT2 B3 DT1 B2 DT0 B1 DSP B0 * *:don’t care 第 2 ワード以降 第 1 ワードがアドレスデータである場合：表示データ 第 1 ワードがコマンドデータである場合：無効データ - 12 - Ver.2008-08-07 Preliminary NJU3427 NJU3555 (5) リセット回路 RSTb="L"とすることでリセット動作を行い下記の様にデフォルト設定を行います。 なお、電源投入時は内 部の状態が不安定になっている可能性がありますので、必ずリセットを行ってください。 アドレスデータ • (AD0, AD1, AD2, AD3, AD4, AD5): (0, 0, 0, 0, 0, 0) コマンドレジスタ 1 デフォルト設定値 デフォルト設定値 • 表示デューティ比 : 1/16 • DR 端子設定 : パターン 1 コマンドレジスタ 2 デフォルト設定値 デフォルト設定値 • タイミング信号用デューティ比 : 2/16 • 表示制御 ON/OFF : OFF Ver.2008-08-07 - 13 - Preliminary NJU3427 絶対最大定格 項 目 記 号 定 格 単位 電源電圧 入力電圧 VDD VIN -0.3~+7.0 -0.3~VDD+0.3 V V 表示出力電圧 VFDP VDD-45~VDD+0.3 V 高レベル出力電流 1 高レベル出力電流 2 低レベル出力電流 動作温度 保存温度 IOH1 IOH2 IOL Topr Tstg mA mA mA °C °C 許容損失 PD -35 -15 20 -40 ~ 85 -55 ~ 125 900(QFP52-A2) 1200(QFP52-H2) mW 備 考 P-ch トランジスタ出力のため、VDD 電圧 を基準とします。 表示出力 DR0 単端子 表示出力 DR1 ~ DR35 単端子 76.2mm x114.3mm x1.6mm ガラエポ基板実装時 注 1): 絶対最大定格を超えて LSI を使用した場合、LSI の永久破壊となることがあります。 また、通常動作で は電気的特性の条件で使用することが望ましく、 この条件を超えると LSI の誤動作の原因になると共に、 LSI の信頼性に悪影響を及ぼすことがあります。 注 2): LSI を安定して動作させる為に、VDD-VSS 間と VFDP-VSS 間にデカップリングコンデンサ(C0)を挿入して下 さい。 注 3): 電源条件：VDD> VSS≥ VFDP, VSS=0 を満たすことが必要です。 - 14 - Ver.2008-08-07 Preliminary NJU3427 NJU3555 電気的特性 • DC 特性 1 項 目 動作電源電圧(1) 動作電源電圧(2) 高レベル入力電圧 低レベル入力電圧 記号 VDD VFDP VIH VIL 入力オフリーク電流 IIZ 表示出力電流 IOH プルアップ抵抗 RUR プルダウン抵抗 RDST ロジック電源電流 ISS 表示電源電流 IFDP CR 発振周波数 fCR • 条 件 VDD 端子 VFDP 端子､VDD 基準 XT, RSTb, CSb, SCK, SI 端子 (VDD=5.0V, VSS=0V, Ta=-40 ~ 85°C) MIN TYP MAX 単位 4.5 5.5 V -40 VSS V 0.8VDD V 0.2VDD CSb, SCK, SI 端子 VDD=5.5V, VI=0 or 5.5V VDD=4.5V,VFDP=VDD-40V, DR0 端子 DR1 ~ DR35 端子 VOH=VDD-2.25V RSTb 端子, Ta=25°C, VI=VSS DR0 ~ DR35 端子, Ta=25°C VI=VDD, VFDP=VDD-40V VSS 端子, CR 発振(R=6.8kΩ, C=100pF), 全出力端子開放, RSTb 開放, 全セグメント出力端子を表示 OFF 信号で出 力し、全タイミング出力端子を表示 OFF 信号 で出力 VFDP 端子, VFDP=VDD-40V, CR 発振(R=6.8kΩ, C=100pF), 全出力端子を表示 ON 信号で出力 Ta=25°C R=6.8kΩ, C=100pF - - ±1 µA -11.5 -5.5 100 -20 -10 - 300 mA mA kΩ 75 - 195 kΩ - 0.6 0.8 mA - 12 16.5 mA 1.05 1.13 1.21 MHZ AC 特性 1 項 目 外部クロック周波数 外部クロックパルス幅 シリアル入力 データセットアップ時間 シリアル入力 データホールド時間 シリアルクロック周波数 シリアルクロックパルス幅 外部シリアルクロック 立ち上がり時間, 立ち下がり時間 シリアルクロック インターバル時間 リセットパルス幅 Ver.2008-08-07 (VDD=5.0V, VSS=0V, Ta=-40 ~ 85°C) MIN TYP MAX 単位 0.8 2.5 MHZ 記号 fCL tCLH, tCLL 条 件 図1 図１ 200 ns tSIS 図2 35 ns tSIH 図2 35 ns fSCK tSCKH, tSCKL 図3 図3 2.0 200 MHZ ns tCLH, tCLL 図2 tSCI 図3 10 µs tRSTb 図4 10 µs 250 ns - 15 - NJU3427 • Preliminary DC 特性 2 項 目 動作電源電圧(1) 動作電源電圧(2) 高レベル入力電圧 低レベル入力電圧 記号 VDD VFDP VIH VIL 入力オフリーク電流 IIZ 表示出力電流 IOH プルアップ抵抗 RUR プルダウン抵抗 RDST ロジック電源電流 ISS 表示電源電流 IFDP CR 発振周波数 fCR • 条 件 VDD 端子 VFDP 端子､VDD 基準 XT, RSTb, CSb, SCK, SI 端子 (VDD=3.0V, VSS=0V, Ta=-40 ~ 85°C) MIN TYP MAX 単位 2.7 3.6 V -40 VSS V 0.8VDD V 0.2VDD CSb, SCK, SI 端子 VDD=3.6V, VI=0 or 3.6V VDD=2.7V, VFDP=VDD-40V, DR0 端子 VOH=VDD-1.35V DR1 ~ DR35 端子 RSTb 端子, Ta=25°C, VI=VSS DR0 ~ DR35 端子, Ta=25°C VI=VDD, VFDP=VDD-40V VSS 端子, CR 発振(R=4.7kΩ, C=100pF), 全出力端子開放, RSTb 開放, 全セグメント出力端子を表示 OFF 信号で出 力し、全タイミング出力端子を表示 OFF 信号 で出力 VFDP 端子, VFDP=VDD-40V, CR 発振(R=4.7kΩ, C=100pF), 全出力端子を表示 ON 信号で出力 Ta=25°C R=4.7kΩ, C=100pF - - ±1 µA -5.0 -9.0 - mA -2.5 -4.0 - mA 100 - 300 kΩ 75 - 195 kΩ - 0.25 0.35 mA - 12 16.5 mA 1.05 1.13 1.21 MHZ AC 特性 2 項 目 外部クロック周波数 外部クロックパルス幅 シリアル入力 データセットアップ時間 シリアル入力 データホールド時間 シリアルクロック周波数 シリアルクロックパルス幅 外部シリアルクロック 立ち上がり時間, 立ち下がり時間 シリアルクロック インターバル時間 リセットパルス幅 - 16 - (VDD=3.0V, VSS=0V, Ta=-40 ~ 85°C) MIN TYP MAX 単位 0.8 2.5 MHZ 記号 fCL tCLH, tCLL 条 件 図1 図１ 200 ns tSIS 図2 35 ns tSIH 図2 35 ns fSCK tSCKH, tSCKL 図3 図3 2.0 200 MHZ ns tCLH, tCLL 図2 tSCI 図3 10 µs tRSTb 図4 10 µs 250 ns Ver.2008-08-07 Preliminary NJU3427 NJU3555 fCL tCLH tCLL VIH VIH XT VIH VIL VIL 図1 tCLL tCLH tSCKL VIH tSCKH VIH SCK VIL VIL tSIS SI tSIH VIH VIH VIL VIL 図2 RSTb VIH CSb SCK VIL VIH VIL VIH VIL VIL VIH VIL fSCK tSCI tSCI tSCI 図3 tRSTb RSTb VIL VIL 図4 Ver.2008-08-07 - 17 - Preliminary NJU3427 応用回路例(CR 発振) 応用回路例 発振 DR24 DR25 DR26 DR27 DR28 DR29 DR30 DR31 DR32 DR33 DR22 VDD DR21 N.C DR20 VSS DR19 XT DR18 NJU3427F XTb DR17 DR11 N.C. DR10 DR12 RSTb DR9 DR13 CSb DR8 DR14 N.C. DR7 SI DR6 DR15 DR5 SCK DR4 DR16 DR3 N.C. N.C. CPU N.C. DR2 R C DR23 DR1 C0 VFDP DR0 VDD DR34 VFDP DR35 N.C. C0 VFD ※ 電源端子及び入力端子に関しては、ノイズに対して十分な配慮をして下さい。 ＜注意事項＞ このデータブックの掲載内容の正確さには 万全を期しておりますが、掲載内容について 何らかの法的な保証を行うものではありませ ん。とくに応用回路については、製品の代表 的な応用例を説明するためのものです。また、 工業所有権その他の権利の実施権の許諾を伴 うものではなく、第三者の権利を侵害しない ことを保証するものでもありません。 - 18 - Ver.2008-08-07