超低消費電力FD-SOIの現状と展望 谷 幸一 クマール・アニール 堂前 泰宏 内山 章 井田 次郎 我々は早くから低消費電力化に有効な完全空乏型SOI 品によっては2次電池と併せて使用している）が使用さ （Fully Depleted Silicon On Insulator：FD-SOI）デバ れる。これらシステムは小型化，低コスト化の要求から イスに着目しデバイス開発を行ってきた。その結果，従 できるだけ小さいサイズ，すなわち電池容量の少ないも 来製品に比べ大幅な低消費電力化を実現した時計用マイ にせざるを得ない。そのためLSIはUltra Low Powerの 1）2） 。しかし近年の 領域，つまり超低消費電力駆動で超低待機時リーク電流 携帯情報端末機器の爆発的な普及と共にそのシステムは が必要となる。さらに究極は振動他の自然エネルギーを 高速化，多機能化してきている。その一方，これら端末 利用する場合，100μW以下で駆動するLSIが必要となっ 機器はそのほとんどがバッテリー駆動であるため搭載さ てくる3）。 コンや検波LSIなどの製品に繋がった れるLSIへの低消費電力化の要求はさらに強くなっている。 本稿では，超低消費電力LSIの必要性を述べ，それに向 コイン電池を使用したときの駆動可能期間を，センサ ネットワークに適用した場合を例に計算した結果を図2に けたFD-SOIデバイス，回路の開発状況および今後の展望 示す。図2は1分間に30msだけ無線通信した場合 4）の， について述べる。 LSIの各コイン電池容量での駆動可能時間を示している。 消費電流20mA のLSI A（待機時リーク電流2μA）では， 超低消費電力LSIの必要性 1000mAhのコイン電池を用いても約1年間しか駆動しな 図1は動作時消費電力と待機時リーク電流を各LSI用途 いことがわかる。それに対し，消費電流を1mAとしたLSI 別に示したイメージ図である。Mobile PCなどに適用さ B，Cの場合には駆動可能期間は5年以上となり，さらに れるLow Operation Power向けLSIや，携帯端末機器な 駆動期間を延ばすには，LSI Cに示すように動作時消費電 どに適用されるLow Stand-by Power向けLSIのほとん 流だけでなく，待機時リーク電流も下げる必要がある。こ どは，高機能を維持しつつバッテリーで駆動することが のような観点から我々は，Ultra Low Power領域で使用で できる。しかし，健康管理を目的とした次世代リストプ 160 ロダクト，防犯・防災やビルオートメーションなどに適 用されるワイヤレスセンサネットワーク，次世代キーシ A:Iact=20mA Stand-by=2μA B:Iact=1mA Stand-by=2μA C:Iact=1mA Stand-by=0.1μA 140 バルクCMOS Oki FD-SOI 動作時消費電力(mW) 超低消費 低消費 1000 High Performance LSI Low Operation Power 100 120 100 80 60 40 Low Stand-by Power 10 20 低消費 1 駆動可能期間（months) ステムなどの場合，電源供給にコイン電池や太陽電池（製 Ultra Low Power 自然エネルギー コイン電池 0.1μA バッテリー 10μA 1mA 100mA 待機時のリーク電流(μA) 超低消費 10A 0 0 500 1000 コイン電池容量(mAh) 図2 コイン電池を使用し1分間に30ms通信を行った時のLSI駆動可能 図1 動作時消費電力と待機時リーク電流の関係を示したイメージ図 54 OKIテクニカルレビュー 2007年10月／第211号Vol.74 No.3 期間（コイン電池は年間3%自然放電により容量が減少すると仮定） デバイス特集 ● きるLSIの消費電流を1mA，またそのLSIの待機時リーク 10 -5 電流を0.1μAと位置付け，超低消費電力LSIを実現するた Bulk NMOS (S85mV) 10 -7 Idoff (A /μm) め，FD-SOIのデバイス，またその特徴を引き出す回路技 術の開発を進めている 超低消費電力LSI実現に向けた取り組み FD-SOIは通常のBulk-Siに比べ，優れた特性を有して 10 -9 10 -11 SOI (S=65mV) 10 -13 いる。表1にBulk-SiとFD-SOIの比較を示す。FD-SOIの 10 -15 メリットは接合容量（ソース・ドレインと基板間の容量） 0.0 0.2 が極めて小さい，ラッチアップが発生しない，基板バイ アス効果が発生しない，サブスレショルド特性が良好と 0.4 0.6 0.8 Vth (V) 図3 Bulk-SiとFD-SOIトランジスタのしきい値電圧とオフリーク電流の関係 いうメリットを持っている。デメリットとしては， ソース・ドレイン耐圧の低さとSelf-Heating効果が高い 35 SOIのメリットをLogic，Analog，RF回路の視点から検 30 討した。 25 Delay [ns] 点が挙げられる2）。超低消費電力化に向けて，これらFD- 表１ FD-SOIとBulk-Siの比較 Bulk-Si FD-SOI 1 0.1 80∼90mV/dec 60∼70mV/dec 良好 低い ラッチアップ 対策必要 発生しない 基板バイアス効果 発生する 発生しない Self-Heating効果 低い 高い gm/Ids 低い 高い Depletion型MOS Tr 複雑 容易 接合容量（バルクを1とした相対値） サブスレショルド特性（S値） ソース・ ドレイン耐圧 2NAND+1mmWiring 0.15SOI 0.15Bulk Ioff=1E-12 20 ×6 15 ×2.6 10 5 ×1.4 0 0.4 0.6 0.8 1.2 1 S Voltage [v] 1.4 1.6 図4 2NAND回路のFD-SOIとBulk-Siでの電源電圧と遅延時間のSimulation結果 ナミックレンジを確保できるかがキーとなる。図5に示す オペアンプ（Operational Amplifier）を例に説明する。 Logic回路を低消費化する上で有効な手段として，式 図に示すようにトランジスタが3段直列に接続されている （1）に示したように電源電圧を下げることと，負荷容量を ため，このオペアンプを駆動させるには，各々のトラン 下げることである。ここでfは動作周波数，CLは負荷容量， ―――（1） ジスタのVt×3以上のVddが必要となる。そのため，低電 圧駆動せるにはVtを下げる必要があるが，Bulk-SiではVt を下げるとオフリークも増大してしまうため，容易にVt Vddは，電源電圧である。表1で示したように急峻なサブ を下げることができないという問題がある。しかし，FD- スレッショルド特性を有しておりその値は理想値となる SOIは先に述べたようにサブスレッショルド特性が急峻で （図3に実測値を示す）。これは，FD-SOIのみの特徴で， あること，また基板バイスによるVt変動がないことから， Bulk-Siでも出せない特性である。よって，低オフリーク Vtを下げても低電圧で安定した動作が得られ，十分なダ を維持しつつ，しきい値電圧（Vt）を下げられる。つま り低電圧駆動が可能である。またFD-SOIは低寄生容量で VDD あることから1），FD-SOIを用いるだけで負荷容量が低減 でき，低消費電力化を容易に実現できる。さらに基板バ イアス効果がないことも低消費電力化に有効である5）。縦 積み論理回路を構成した場合でも，Vt値の変動がないた め，スピード低下がなく低電圧動作でもマージンがあがる。 図4に示すようにBulk-Siでは実現不可能な低電圧での動 作が可能となる。 Analog回路の低消費化には，低電圧駆動でいかにダイ 図5 代表的なOperational Amplifier回路図6） OKIテクニカルレビュー 2007年10月／第211号Vol.74 No.3 55 イナミックレンジを持たせられる。 とも重要である。オペアンプの増幅率（A0）を式で表す と（2）式のようになる7）。 ――――（2） ここでgmはドレインコンダクタンス，I d はドレイン電 Gate noise power (V2/Hz) 低消費化する上で，オペアンプの増幅率を確保するこ 1.E-10 Bulk BF_Normal DMOS BF_Reverse 1.E-11 1.E-12 流，V ea はアーリー電圧をそれぞれ示す。図6に gm/I d の 規格化したドレイン電流依存を示す7）。Bulk-Siに比べ， 同じドレイン電流で g m /I d の比率が大きくなり，その結 果増幅率も高くなる。つまり，Bulk-Siと同じ増幅率をよ 1.E-13 0 0.2 0.4 VG-VT (V) 0.6 図7 各デバイスの1/fノイズの周波数依存 り低い電流で実現することが可能である。 最後に高周波特性において検討した結果を示す。一般 45 に高周波回路を低消費化するために有効な手段はPassive 40 素子（インダクタ，容量）のQ値を高くすることである。 Gm/Id Ratio (1/V) 35 SOI 30 25 Bulk その一つとして支持基板を高抵抗化する方法がある。SOI の場合，製造工程を変えることなく支持基板を容易に高 抵抗化することが可能である。そこで高抵抗基板を用い 20 15 高周波回路，特に低消費化が必要なLow Noise Amp. 10 （LNA）およびVoltage Controlled Oscillator（VCO） 5 0 1.0E−06 1.0E−05 1.0E−04 1.0E−03 1.0E−02 1.0E−01 1.0E＋00 回路で検討した。図8にソース接地型LNAを示す。この LNAの増幅率は一般的に（3）式のように表される8）9）。 Id/(u・Cox・W/L) (V2) ―（3） 図6 gm／Id Ratioのドレイン電流依存 （−：FD-SOI，…：Bulk-Si） ここでCgs1 はTrのオーバーラップ容量，Rs は50Ω，ω0 ダイナミックレンジを確保する上で重要なパラメータ は動作周波数，gmはドレインコンダクタンス，L3 はイン のとして1/fノイズやクロストークノイズがある。これは ダクタL3のインダクタンス，RL3 はインダクタL3の抵抗 低電圧動作に十分なS/N比が得られないなど誤動作など 成分を表している。この式で の問題になる。図7に1/fノイズの周波数依存を示す。図 中◆のBulk-Siに比べ■で示したFD-SOIを用いた場合1/f が低くなっていることがわかる。特に，▲で示したFD- 部分に注目するとLNAの増幅率をあげるにはTrのgmを大 SOIを用いたDepletion型MOSの場合1/fノイズは1桁以 きくすること，Cgsを小さくすることが重要であることが 上低くすることが可能である。 わかる。gmについては先に述べたようにより低電流で大 またクロストークノイズについては，Bulk-Si基板の場 きな増幅率を得ることができることがわかっている。Cgs 合，デジタル部で発生したノイズは基板を介しアナログ についてはデバイス構造依存する。そのため現在低消費 ブロックへ回り込み（基板伝搬ノイズ） ，これが影響して 化に最適なデバイス構造を開発しているところである。ま 誤動作の原因となる場合がある。そのため設計者は， た，高い増幅率を得るためには（3）式の後項 Analog部の回路動作マージン（ノイズマージンなど）を 多めに設定する（電源電圧を高くする。つまり消費電力 増大）か，チップ上でデジタル部とアナログ部の距離を で 示 さ れ る L 3/ R L3， す な わ ち イ ン ダ ク タ L 3 の Q 値 離す等の工夫をする必要がある。それに対しSOI基板で （Quality Factor）が関係しており，高抵抗基板を用いる は，基板とデバイスがBox酸化膜により完全に分離され ことでQ値が高くなり同じ電流でもより高い増幅率が得ら ているため，基板伝播ノイズを低減できる特徴を持つ。実 れる。これらの効果を検証するため図8で示した回路を試 際に試作評価した結果Bulk-Siのwell Isolationに比べ20 作 し た 結 果 ， V d d = 1 V で 1 . 4 7 m A （ @ 2 . 4 G H z ）， 5） ∼40dB低減できた 。 Gain=14.7dB／NF=1.776dBと低消費電流で高増幅率 を得ることができた。 56 OKIテクニカルレビュー 2007年10月／第211号Vol.74 No.3 デバイス特集 ● の回路構成ではなく，FD-SOIの特徴を最大限に引き出す Vdd 回路技術開発を進める必要がある。たとえば縦積み構成 L3 RF out による電流再利用方式，パッシブミキサーなどを利用し M2 たパッシブ方式などがある。従来の回路方式にとらわれ L1 ず斬新なアイデアを取り込み，さらにFD-SOIの特徴を引 M1 RF in き出すアーキテクチャ，回路構成を追及し回路，デバイス L2 で一体となり超低消費電力技術を目指す必要がある。 今後も引き続きFD-SOIのデバイス，回路開発を進め， 超低消費電力アプリケーションに向けBulk-Si技術などの 図8 今回検討したソース接地型LNA回路図 技術では得られない超低消費電力向けFD-SOI用のプラッ トフォームを開発していきたいと考えている。 ◆◆ 高いQ値のインダクタが使えることは他の高周波回路， 特にVCOやPA（Power Amp.）などでも低消費化を実現 するために有効である。実際にVCOを試作した結果を図 9に示す。図9a）は試作に用いたVCO回路図，図9b）は 試作したVCOの発振周波数のVcont依存および発振信号 強度を示している。図中赤で示した特性は高抵抗SOI基板 （1kΩ）を用いた場合，青は通常SOI基板（10Ω）を用い た場合の特性を示す。通常基板を用いた場合は0.2V以上 で未発振であった。一方，高抵抗基板を用いた場合イン ダクタの特性が良くなる（Q値高）ため，Vdd=1.0Vでも 高発振信号レベルを得ることができ，動作電流を1／2以 下の1.5mA（中心周波数2.4GHz）とより低消費でVCO を動作させることができた。 Icur Osc.Freq[GHz] out Vcont 2.8 2.7 2.6 2.5 2.4 2.3 2.2 2.1 2 1.9 1.8 1.7 Freq_HR 1.6 1.5 Freq(SOI-CMOS) 1.4 Pout_HR 1.3 1.2 Pout(SOI-CMOS) 1.1 1 -1.2 -1 -0.8 -0.6 -0.4 -0.2 0 10 0 -10 -20 -30 Pout[dBm] 高抵抗基板によりHigh-Q化 Vdd -40 0.2 0.4 0.6 0.8 1 -50 1.2 Vcont[V] a) VCO回路 b)試作したVCOの評価結果 図9 VCO試作結果（Vddは1V） 今後の展望 以上説明した通り，FD-SOIはLogic，RF/Analog回路 いずれにおいても低消費電力化に非常に有効であること がわかった。ロジック，アナログ，RFの各要素回路での 低消費化の効果を述べたが，我々が目標としている超低 消費電力LSI（消費電流1mA，待機時リーク電流0.1μA） を実現するにはさらに低消費化する必要があり，単純に SOIの特徴を用いただけでは実現不可能である。そのため ■参考文献 1）F. Ichikawa： “Fully Depleted SOI Technology for Ultra Low Power Application” ，SSDM，p.230，2004 2）長友良樹：低消費電力 完全空乏型SOIデバイス開発のあゆ み，沖テクニカルレビュー196号，Vol.70 No.4，pp.112-117， 2003年10月 3） “A study of low level vibrations as a power source for wireless sensor nodes”，Computer Communications ， pp.1131-1144 4）鄭立：“ZigBee開発ハンドブック”，リックテレコム社， 2006年 5）A. Uchiyama：“Fully Depleted SOI Technology for Ultra Low Power Digital and RF Applications” ，IEEE SOI Conference，p.15，2006 6）D. Flandre：“SOI CMOS TRANSISTORS FOR RF AND MICROWAVE APPLICATIONS” ，International Journal of High Speed Electronics and Systems，p.1159，2001 7）E.A.Vittos：“Low Power design ways to approach the limits” ，IEEE ISSCC，p.14，1994 8）D.K. Shaeffer：“A 1.5-V, 1.5-GHz CMOS Low Noise Amplifier” ，JSSC，p.745，1997 9）Yo-Chuol Ho：“4- and 13-GHz Tuned Amplifiers Implemented in a 0.1u m CMOS Technology on SOI, SOS, and Bulk Substrates” ，JSSC，p.2066，1998 ●筆者紹介 谷幸一：Koichi Tani. 半導体ビジネスグループ 研究本部 研究 第一部 SOI研究第二チーム クマール アニール：Anil Kumar. 半導体ビジネスグループ 研究本 部 研究第一部 SOI研究第一チーム 堂前泰宏：Yasuhiro Domae.半導体ビジネスグループ 研究本部 研究第一部 SOI 研究第一チーム 内山章：Akira Uchiyama. 半導体ビジネスグループ 研究本部 研 究第一部 井田次郎：Jiro Ida. 半導体ビジネスグループ 研究本部 研究 第一部 には通常のデバイス設計ではなく，ロジック，RF，アナ ログ性能を高めさらに最適化する必要がある。また従来 OKIテクニカルレビュー 2007年10月／第211号Vol.74 No.3 57