1-2-2 2相ステッピングモータバイポーラ駆動用IC A3988SEV 2相∼W1-2相励磁 ■特長 アレグロマイクロシステムズ社製品 ■絶対最大定格 ・ 2つのステッピングモータ駆動可能 ・ 電源電圧 :VBB=8∼36V ・ロジック電圧 :Vcc=3∼5.5V ・ 出力電流 :Io=1.2A（max） ・ 自励式PWM電流制御方式 ・ Phase IN Full/Half Step対応 ・ TSD＆UVLO保護回路搭載 ・ QFN36Pinパッケージ使用（6mm□） 項 目 記 号 VBB（連続） VBB（ピーク） VDD Iout＊1 ＊1, ＊2 Iout（ピーク） VSENSE（連続） VSENSE（ピーク） VREF（連続） PD＊3 Ta Tj Tstg 電源電圧 ロジック電源電圧 出力電流 SENSE電圧 リファレンス入力電圧 パッケージパワー損失 動作周囲温度 接合部温度＊4 保存温度 定格値 −0.5∼36 38 −0.4∼7 ±1.2 ±2.8 0.5 2.5 0∼2.5 4.5 −20∼85 150 −55∼150 単 位 V V V A A V V V W ℃ ℃ ℃ 条 件 tw<1μS Duty Cycle < 50% tw<1μS tw<1μS Ta=25℃ ＊1： 出力電流はデューティサイクル、周囲温度、放熱状態によって制限を受けることがあります。いかなる使用 条件下におい ても、決して、指定された定格電流および最大接合部温度（Tj＝150℃） を超えないようにしてください。 ＊2： IOUT（ピーク） は、OUT端子の電流で測定されます。 ＊3： 周囲温度（Ta） が+25℃以上の場合は、 −36mW/℃にてディレーティングが必要となります。JEDEC基準4層基板（High K） にて測定。 ＊4： 接合部温度（Tj）が150℃を超すような異常条件下で使用した場合、 デバイス内のサーマルシャットダウン回路が動作します が、 このような条件下での使用は、避けてください。 ■電気的特性 項 目 記 号 min. 定 格 typ. max. 単 位 条 件 出力部 主電源電圧範囲 主電源電流 VBB IBB 出力漏れ電流 IDSS ＭＯＳＦＥＴ ON抵抗 8 − VF −20 − − − VDD IDD VIN(1) VIN(0) IIN(1) VIN(hys) VREF IREF 3.0 − 0.7VDD − −20 150 0 −1 RDS(ON) 出力ダイオード順電圧 − − <1.0 >−1.0 0.7 0.7 − 36 8 20 0.8 0.8 1.3 V mA μA μA Ω Ω V 動作時 ブリッジON, IOUT＝0A, FENB＝50kHz, Duty＝50% VOUT＝VBB VOUT＝0V Source側, Iout ＝−1.2A, Tj＝25℃ Sink側, Iout ＝1.2A, Tj＝25℃ IF＝1.2A 5.5 10 − 0.3VDD 20 500 1.5 1 V mA V V μA mV V μA 動作時 VDD端子電流 IN＝High IN＝Low VIN＝0∼5V 5 5 15 1000 300 1000 250 1000 7.9 600 2.95 125 175 − % % % ns ns ns ns ns V mV V mV ℃ ℃ 制御部 ロジック電源電圧 ロジック電源電流 ロジック入力電圧 ロジック入力電流 ロジック入力ヒステリシス VREF入力電圧範囲 リファレンス入力電流 VREF対VSENSE比 VERR Gmエラー 伝播遅延時間 クロスオーバーディレイ VBB UVLO スレッシュホールド電圧 VBB UVLO ヒステリシス VDD UVLO スレッシュホールド電圧 VDD UVLO ヒステリシス 過熱保護動作温度 過熱保護温度ヒステリシス tPD tcod UVLOTHVBB UVLOHYSVBB UVLOTH UVLOHYS TJ ΔTJ −5 −5 −15 350 35 350 35 300 7.3 400 2.65 75 155 − ＊：Typデータは設計情報として使用してください。 ＊：表中の負電流は製品端子から流れ出る電流を示しております。 ＊：GMエラーは、下記の計算で表されます。 VERR＝((VREF／3)−VSENSE)／(VREF／3)) ＊：過熱保護動作時には、出力は全てDisable(OFF)になります。 114 IC − 7 − − <1.0 300 − − 3 − − − 550 − 550 − 425 7.6 500 2.8 105 165 15 動作時 VREF＝1.5V VREF/VSENSE VREF＝1.5V, 相電流＝100%時 VREF＝1.5V, 相電流＝66.6%時 VREF＝1.5V, 相電流＝33.3%時 PWM Change to Source ON PWM Change to Source OFF PWM Change to Sink ON PWM Change to Sink OFF VBB立上げ時 VDD立上げ時 A3988SEV ■内部ブロック図 ■端子配置図 VBB1 VCP CP1 CP1 To VBB2 GATE DRIVE DMOS H-BRIDGE 2 I12 – VREF1 ÷3 + VREF2 ÷3 + PWM Latch BLANKING CONTROL LOGIC CP2 CP1 VCP GND I11 I12 28 27 I13 OUT1A 2 26 OUT3A SENSE1 3 25 SENSE3 OUT1B 4 24 OUT3B VBB1 5 23 VBB2 OUT2B 6 22 OUT4B SENSE2 7 21 SENSE4 OUT2A 8 20 OUT4A PHASE4 9 19 I14 A3988SEV-T 10 11 12 13 14 15 16 17 18 PHASE1 I02 29 PHASE2 SENSE1 30 GND PHASE2 31 VREF4 Translator 1 32 VREF3 I11 33 VREF2 I01 34 VREF1 OUT1B 35 1 VDD PHASE1 36 I04 PHASE3 OUT1A I01 CHARGE PUMP I02 VCP OSC I03 DMOS H-BRIDGE 1 VDD OUT2A PWM Latch BLANKING – OUT2B PHASE3 I03 VCP Sense2 I13 SENSE2 Traslator 2 VBB2 PHASE4 OUT3A DMOS H-BRIDGE 3 I04 OUT3B I14 CONTROL LOGIC GATE DRIVE SENSE3 Sense3 – VREF3 ÷3 PWM Latch BLANKING + OUT4A DMOS H-BRIDGE 4 + Sense4 – OUT4B PWM Latch BLANKING Sense4 SENSE4 GND ÷3 GND VREF4 ■外形図 （単位：mm） 0.30 1.15 6.00 0.50 36 36 1 2 1 2 A C 6.00 D 36X SEATING PLANE 0.08 C 0.25 0.50 0.90 4.15 5.80 C 4.15 5.80 0.55 4.15 2 1 36 4.15 IC 115