S1R72V27 CPU 接続ガイド Rev.1.0 本資料のご使用につきましては、次の点にご留意願います。 本資料の内容については、予告無く変更することがあります。 1. 本資料の一部、または全部を弊社に無断で転載、または、複製など他の目的に使用することは堅くお断りいたします。 2. 本資料に掲載される応用回路、プログラム、使用方法等はあくまでも参考情報であり、これら起因する第三者の権利（工業所有権 を含む）侵害あるいは損害の発生に対し、弊社はいかなる保証を行うものではありません。また、本資料によって第三者または弊 社の工業所有権の実施権の許諾を行うものではありません。 3. 特性値の数値の大小は、数直線上の大小関係で表しています。 4. 本資料に掲載されている製品のうち「外国為替及び外国貿易法」に定める戦略物資に該当するものについては、輸出する場合、同 法に基づく輸出許可が必要です。 5. 本資料に掲載されている製品は、生命維持装置その他、きわめて高い信頼性が要求される用途を前提としていません。よって、弊 社は本（当該）製品をこれらの用途に用いた場合のいかなる責任についても負いかねます。 ©SEIKO EPSON CORPORATION 2008, All rights reserved. 適用範囲 本ドキュメントは、USB2.0 ホスト／デバイスコントローラ LSI「S1R72V27」（「S2R72V27」）に 適用されます。 本ドキュメントでは、S1R72V27 と表記して説明します。 目次 1. はじめに............................................................................................................................................. 1 1.1 概要 ............................................................................................................................................ 1 1.2 関連資料 ..................................................................................................................................... 1 2. 一般的なCPUとの接続例 ................................................................................................................... 2 3. 16bitバス幅接続時の、エンディアン設定について............................................................................ 3 3.1 ビックエンディアンCPUとの接続 ............................................................................................. 3 3.2 リトルエンディアンCPUとの接続 ............................................................................................. 6 4. CPUIF検証手順................................................................................................................................... 9 5. iMX21(FreeScale社製)との接続例 ................................................................................................... 12 5.1. 接続例....................................................................................................................................... 12 5.2. iMX21 のバスサイクル設定例................................................................................................... 14 5.3 S1R72V27 のACスペックとiMX21 バスサイクルの確認.......................................................... 16 S1R72V27 CPU 接続ガイド （Rev. 1.0） EPSON i 1. はじめに 1. はじめに 1.1 概要 本資料は、お客様が S1R72V27 を実際に使用する際に必要な情報の中で、制御 CPU と S1R72V27 を接続する際に必要な内容に特化してまとめた資料です。 本資料に記載されている内容は、接続方法の一例であり、内容を保証するものではありませ ん。お客様のシステム環境に合わせて、接続方法を変更する必要があります。 また、本資料の内容は、予告なく改定されることがあります。 1.2 関連資料 • S1R72V27（S2R72V27）データシート（ハードウエア仕様） • S1R72V27（S2R72V27）テクニカルマニュアル（レジスタ仕様） S1R72V27 CPU 接続ガイド （Rev. 1.0） EPSON 1 2. 一般的な CPU との接続例 2. 一般的な CPU との接続例 ここでは、一般的な CPU との接続例を示します。 1) 16bit バス、Strobe mode における接続例 CPUIF_MODE レジスタ（0x07Eh 番地）の BusMode ビット=“0”を設定。 1.65V ～ 3.6V CPU S1R72V27 IOVDD CVDD Address[8:1] CA[8:1] XBEL DATA[15:0] CD[15:0] XCS XCS XRD XRD XWRH XWRH(XBEH) XWRL XWRL(XWR) XDREQ XDREQ ※1 XDACK XDACK ※2 ※1: Open ※2: High/Low何れかに固定 XINT ＜DMA未使用時＞ XINT 図 2-1 2) 16bit バス、Strobe mode における接続例 16bit バス、BE mode における接続例 CPUIF_MODE レジスタ（0x07Eh 番地）の BusMode ビット=“1”を設定。 1.65V ～ 3.6V CPU S1R72V27 IOVDD Address[8:1] XBEL DATA[15:0] CA[8:1] XBEL CD[15:0] XCS XCS XRD XRD XBEH XWRH(XBEH) XWR XWRL(XWR) XDREQ XDREQ ※1 XDACK XDACK ※2 ＜DMA未使用時＞ XINT 図 2-2 2 CVDD XINT ※1: Open ※2: High/Low何れかに固定 16bit バス、BE mode における接続例 EPSON S1R72V27 CPU 接続ガイド （Rev. 1.0） 3. 16bit バス幅接続時の、エンディアン設定について 3. 16bit バス幅接続時の、エンディアン設定について ここでは、CPU と 16bit バス幅で接続した場合の、エンディアン設定について説明します。 S1R72V27 のレジスタを、下記の 3 タイプに分けて説明します。レジスタの詳細は、S1R72V27 テク ニカルマニュアルを参照してください。 1) Word レジスタ： レジスタ名称の末尾に、_H／_L／_HH／_HL／_LH／_LL がつくレジスタが 該当します。 2) Byte レジスタ： 3) FIFO レジスタ： RAM_Rd_00~_1F ／ RAM_WrDoor_0,1 ／ FIFO_Rd_0,1 ／ FIFO_Wr_0,1 ／ FIFO_ByteRd／FIFO_ByteWr レジスタが該当します。 3.1 Word レジスタ／FIFO レジスタ以外のレジスタが該当します。 ビックエンディアンCPUとの接続 基本的に、CPUIF_MODE レジスタ（0x07Eh 番地）の CPU_Endian ビットに“0”をセットした モードで、アクセスします。 1) Word レジスタへのアクセス S1R72V27 は、D[15:8]バスを Word レジスタの上位バイト、D[7:0]バスを Word レジスタ の下位バイトと接続します。 ここでは、Word レジスタに対して 0x1234h のデータをライトして、リードする場合の 例を下記に示します。 ライト時： CPU メモリ上の偶数アドレスのデータ（12h）が、S1R72V27 の Word レジ スタの上位バイトに保存されます。 リード時： S1R72V27 の Word レジスタの上位バイトデータ（12h）が、CPU メモリ上 の偶数アドレスに保存されます。 CPU データ ・・・・ ・・・・ 12h 34h ・・・・ ・・・・ 上位バイト[15:8] 12h D[15:8] 偶数アドレス 奇数アドレス CPU メモリ上のデータ 下位バイト[7:0] 34h CPU レジスタ D[7:0] CPU データバス D[15:0]バスをそのまま接続 S1R72V27 D[15:8] 12h 上位バイト[15:8] _H、_HH、_LHレジスタ 図 3-1 S1R72V27 CPU 接続ガイド （Rev. 1.0） D[7:0] 34h 下位バイト[7:0] _L、_HL、_LLレジスタ V27 データバス V27 Wordレジスタ Word レジスタへのアクセス（ビックエンディアン CPU） EPSON 3 3. 16bit バス幅接続時の、エンディアン設定について 2) Byte レジスタへのアクセス S1R72V27 は、CPU_Endian ビット=“0”設定により D[15:8]バスを偶数アドレスレジスタ、 D[7:0]バスを奇数アドレスレジスタと接続します。 ここでは、Byte レジスタの偶数アドレスレジスタに F1h／奇数アドレスレジスタに F2h をライトして読み出す場合の例を下記に示します。 ライト時： CPU メモリ上の偶数アドレスのデータ（F1h）が、S1R72V27 の偶数アドレ スレジスタに保存されます。 リード時： S1R72V27 の偶数アドレスレジスタのデータ（F1h）が、CPU メモリ上の偶 数アドレスに保存されます。 CPU データ ・・・・ ・・・・ F1h F2h ・・・・ ・・・・ 上位バイト[15:8] F1h D[15:8] 偶数アドレス 奇数アドレス CPU メモリ上のデータ 下位バイト[7:0] F2h CPU レジスタ D[7:0] CPU データバス D[15:0]バスをそのまま接続 S1R72V27 D[15:8] F2h 奇数アドレス レジスタ 図 3-2 4 D[7:0] V27 データバス F1h 偶数アドレス レジスタ V27 Byteレジスタ Byte レジスタへのアクセス（ビックエンディアン CPU） EPSON S1R72V27 CPU 接続ガイド （Rev. 1.0） 3. 16bit バス幅接続時の、エンディアン設定について 3) FIFO レジスタへのアクセス S1R72V27 は、CPU_Endian ビット=“0”設定により D[15:8]バスを偶数アドレスレジスタ、 D[7:0]バスを奇数アドレスレジスタと接続します。 ここでは、USB バスから C1h／C2h の順番に送信し、C1h／C2h の順番に受信する場合 の例を下記に示します。 ライト時： CPU メモリ上の偶数アドレスのデータ（C1h）が、USB バスから最初のデー タとして送信されます。 リード時： USB バスから最初に受信したデータ（C1h）が、CPU メモリ上の偶数アド レスに保存されます。 CPU データ ・・・・ ・・・・ C1h C2h ・・・・ ・・・・ 上位バイト[15:8] C1h D[15:8] 偶数アドレス 奇数アドレス CPU メモリ上のデータ 下位バイト[7:0] C2h CPU レジスタ D[7:0] CPU データバス D[15:0]バスをそのまま接続 S1R72V27 D[15:8] C2h 奇数アドレス レジスタ D[7:0] V27 データバス C1h 偶数アドレス レジスタ V27 Byteレジスタ データ[15:8] データ[7:0] ・・・・ ・・・・ ・・・・ ・・・・ ② C2h ① C1h ④ ・・・・ ③ ・・・・ ・・・・ ・・・・ ・・・・ ・・・・ 図 3-3 S1R72V27 CPU 接続ガイド （Rev. 1.0） V27 FIFO上のデータ USBバス上は、①②・・の順に 転送されます。 FIFO レジスタへのアクセス（ビックエンディアン CPU） EPSON 5 3. 16bit バス幅接続時の、エンディアン設定について 3.2 リトルエンディアンCPUとの接続 基本的に、CPUIF_MODE レジスタ（0x07Eh 番地）の CPU_Endian ビットに“1”をセットした モードで、アクセスします。 1) Word レジスタへのアクセス S1R72V27 は、D[15:8]バスを Word レジスタの上位バイト、D[7:0]バスを Word レジスタ の下位バイトと接続します。 ここでは、Word レジスタに対して 0x1234h のデータをライトして、リードする場合の 例を下記に示します。 ライト時： CPU メモリ上の偶数アドレスのデータ（34h）が、S1R72V27 の Word レジ スタの下位バイトに保存されます。 リード時： S1R72V27 の Word レジスタの下位バイトデータ（34h）が、CPU メモリ上 の偶数アドレスに保存されます。 CPU データ ・・・・ ・・・・ 34h 12h ・・・・ ・・・・ 上位バイト[15:8] 12h D[15:8] 偶数アドレス 奇数アドレス CPU メモリ上のデータ 下位バイト[7:0] 34h CPU レジスタ D[7:0] CPU データバス D[15:0]バスをそのまま接続 S1R72V27 D[15:8] 12h 上位バイト[15:8] _H、_HH、_LHレジスタ 図 3-4 6 D[7:0] 34h 下位バイト[7:0] _L、_HL、_LLレジスタ V27 データバス V27 Wordレジスタ Word レジスタへのアクセス（リトルエンディアン CPU） EPSON S1R72V27 CPU 接続ガイド （Rev. 1.0） 3. 16bit バス幅接続時の、エンディアン設定について 2) Byte レジスタへのアクセス S1R72V27 は、CPU_Endian ビット=“1”設定により D[7:0]バスを偶数アドレスレジスタ、 D[15:8]バスを奇数アドレスレジスタと接続します。 ここでは、Byte レジスタの偶数アドレスレジスタに F1h／奇数アドレスレジスタに F2h をライトして読み出す場合の例を下記に示します。 ライト時： CPU メモリ上の偶数アドレスのデータ（F1h）が、S1R72V27 の偶数アドレ スレジスタに保存されます。 リード時： S1R72V27 の偶数アドレスレジスタのデータ（F1h）が、CPU メモリ上の偶 数アドレスに保存されます。 CPU データ ・・・・ ・・・・ F1h F2h ・・・・ ・・・・ 上位バイト[15:8] F2h D[15:8] 偶数アドレス 奇数アドレス CPU メモリ上のデータ 下位バイト[7:0] F1h CPU レジスタ D[7:0] CPU データバス D[15:0]バスをそのまま接続 S1R72V27 D[15:8] F2h 奇数アドレス レジスタ 図 3-5 S1R72V27 CPU 接続ガイド （Rev. 1.0） D[7:0] V27 データバス F1h 偶数アドレス レジスタ V27 Byteレジスタ Byte レジスタへのアクセス（リトルエンディアン CPU） EPSON 7 3. 16bit バス幅接続時の、エンディアン設定について 3) FIFO レジスタへのアクセス S1R72V27 は、CPU_Endian ビット=“1”設定により D[7:0]バスを偶数アドレスレジスタ、 D[15:8]バスを奇数アドレスレジスタと接続します。 ここでは、USB バスから C1h／C2h の順番に送信し、C1h／C2h の順番に受信する場合 の例を下記に示します。 ライト時： CPU メモリ上の偶数アドレスのデータ（C1h）が、USB バスから最初のデー タとして送信されます。 リード時： USB バスから最初に受信したデータ（C1h）が、CPU メモリ上の偶数アド レスに保存されます。 CPU データ ・・・・ ・・・・ C1h C2h ・・・・ ・・・・ 上位バイト[15:8] C2h D[15:8] 偶数アドレス 奇数アドレス CPU メモリ上のデータ 下位バイト[7:0] C1h CPU レジスタ D[7:0] CPU データバス D[15:0]バスをそのまま接続 S1R72V27 D[15:8] C2h 奇数アドレス レジスタ D[7:0] V27 データバス C1h 偶数アドレス レジスタ V27 Byteレジスタ データ[15:8] データ[7:0] ・・・・ ・・・・ ・・・・ ・・・・ ② C2h ① C1h ④ ・・・・ ③ ・・・・ ・・・・ ・・・・ ・・・・ ・・・・ 図 3-6 8 V27 FIFO上のデータ USBバス上は、①②・・の順に 転送されます。 FIFO レジスタへのアクセス（リトルエンディアン CPU） EPSON S1R72V27 CPU 接続ガイド （Rev. 1.0） 4. CPUIF 検証手順 4. CPUIF 検証手順 ここでは、S1R72V27 と CPU が適切に接続されているかをチェックする手順を示します。本 LSI を 制御する CPU の ICE 等を使用して、以下の手順を実行してください。 ＜接続試験スタート （HWリセット解除）＞ 1) CPU_Cut状態からの復帰処理 PM_Controlレジスタ（0x012番地）等を、ダミーリード。 2) CPU動作モード設定① CPUIF_MODEレジスタ（0x07Eh番地）に対して、 CPU_Endian,BusModeをセット。 3) CPU動作モード設定② CPUIF_MODEレジスタ（0x07Eh番地）に対して、 ダミーライト。 4) CPU動作モード設定確認 CPU_Configレジスタ（0x075h番地）を、リード。 5) 非同期レジスタアクセス試験 （Wordレジスタ） WakeupTim_H,Lレジスタ（0x014h番地）に対して、リードライト試験 6) クロック入力設定 ClkSelectレジスタ（0x73h番地）に、クロック設定値をライト 7) クロック入力設定プロテクト ModeProtectレジスタ（0x071番地）に、0x00をライト 8) MTMリセット ChipResetレジスタ（0x011番地）に、0x00をライト 9) 発振開始時間設定 WakeupTim_H,Lレジスタ（0x014番地）に、発振開始時間をライト 10) 内部クロック供給設定 PM_Controlレジスタ（0x012番地）に、0x40をライト 11) 内部クロック設定確認 ⑦ MTMリセット MainIntStatレジスタ（0x000番地）をリードして、 FinishedPMビット（Bit0）に"1"がセットされている事を確認 12) 同期レジスタアクセス試験 （Wordレジスタ） AREA0StartAdrs_L,Hレジスタ（0x080番地）に対して、リードライト試験 13) 同期レジスタアクセス試験 （Byteレジスタ） D_EPaIntEnbレジスタ（0x0C6番地）および D_EPbIntEnbレジスタ（0x0C7番地）に対して、リード／ライト試験 ＜接続試験終了＞ 図 4-1 S1R72V27 CPU 接続ガイド （Rev. 1.0） CPU-IF 検証手順 EPSON 9 4. CPUIF 検証手順 1) CPU_Cut 状態からの復帰処理 PM_Control レジスタ（0x012h 番地）等を、ダミーリードしてください。 本 LSI は、リセット解除後は CPU_Cut 状態になっています。このダミーリード動作により、 CPU_Cut 状態を終了させ、SLEEP 状態にします。SLEEP 状態では、全ての非同期レジスタに対 してリード／ライト動作が可能です。 2) CPU 動作モード設定① CPUIF_MODE レジスタ(0x07E、0x07F 番地)の、CPU_Endian、BusMode ビットに、ご使用のモー ド設定値をライトしてください。 本レジスタは、0x07E／0x07F 番地の両方に同じレジスタビットが定義されていますが、どちら か一方のレジスタにセットすることで、値がセットされます。 表 4-1 Bus モード 3) CPU_Config レジスタ設定値 CPU エンディアン 設定値 16bit Strobe mode Little Endian 0x04 Big Endian 0x00 16bit BE mode Little Endian 0x06 Big Endian 0x02 CPU 動作モード設定② 2)で設定した値を、もう一度ダミーライトして下さい。 本ダミーライトを行うことで、設定した CPU 動作モードが有効になります。 4) CPU 動作モード設定確認 CPU_Config レジスタ（0x75h 番地）を、リードしてください。 本レジスタをリードして、2)で設定した CPU_Endian／BusMode ビットの設定が有効になってい るかどうか確認します。 5) 非同期レジスタアクセス試験（Word レジスタ） WakeupTim_L,H レジスタ（0x014 番地）に対して、リード／ライト試験を実行してください。 このレジスタは、SLEEP 状態でのリード／ライトが可能で、全ビットが有効です。 このレジスタのリード／ライト試験によって、CPU のデータバスが正確に接続されているか否 かを確認できます。もし、このリード／ライト動作が正常に行われない場合には、CPU との物 理的な接続を確認してください。 6) クロック入力設定 ClkSelect レジスタ(0x073h 番地)に、クロック入力設定値をライトして下さい。 本 LSI で使用するクロック入力方法と、その周波数を設定します。表 4-2 から設定する値を決 定してください。 表 4-2 ClkSelect レジスタ設定値 クロック入力方法 10 クロック周波数 外付け振動子 外部クロックソース 12MHz 0x00 0x80 24MHz 0x01 0x81 48MHz 使用不可 0x83 EPSON S1R72V27 CPU 接続ガイド （Rev. 1.0） 4. CPUIF 検証手順 7) クロック入力設定のプロテクト ModeProtect レジスタ（0x071 番地）に、0x00 をライトして下さい。 このレジスタに 0x56 以外の値を書き込むことで、ClkSelect レジスタの書き込み保護が有効と なります。 8) MTM リセット ChipReset レジスタ（0x011 番地）に対して、0x00 をライトして下さい。 bit7 の ResetMTM ビットを“0”にクリアすることで、USB Transceiver Macro のリセットが解除さ れ、本 LSI に内蔵された PLL の発振が可能となります。 9) 発振開始時間設定 WakeupTim_H,L レジスタ（0x014 番地）に、発振開始時間をライトして下さい。 クロック周波数の±10%に入る時間を基準としますが、選択する振動子、回路基板、外付け部 品等により値は大きく変化します。ここでは、接続チェックということで、一義に 0x2500 をラ イトしてください。 10) 内部クロック供給設定 PM_Control レジスタ（0x012 番地）に、0x40 をライトしてください。 bit6 の GoActive ビットに“1”にセットすることで、内部クロックが動作開始（OSC、PLL が起動） し、内部回路へのクロック供給が開始されます。 11) 内部クロック供給確認 MainIntStat レジスタ（0x000 番地）をリードして、FinishedPM ビット（bit0）に“1”がセットさ れていることを確認してください。 もし、本ビットがセットされない場合には、外部クロックソース選択時は外部クロックからの クロックが供給されていないことが考えられ、外付け振動子選択時は振動子が正確に発振して いないことが考えられます。 この時、0x008 番地（MainIntEnb レジスタ）のビット 0（EnFinishedPM ビット）を“1”にセット してください。このことにより XINT 出力ピンが“Low”にアサートされます。次に同ビットを“0” にクリアすると、XINT 出力ピンが“High”にネゲートされます。この動作を行い、CPU に割り 込みが発生するか、確認してください。 MainIntStat レジスタ（0x000 番地）のビット 0（FinishedPM ビット）に“1”をライトすることで、 このステータスはクリアされますので、再度 MainIntStat レジスタ（0x000 番地）のビット 0 （FinishedPM ビット）をリードし、“0”にクリアされていることを確認してください。 12) 同期レジスタアクセス試験（Word レジスタ） AREA0StartAdrs_L,H レジスタ（0x080 番地）に対して、リード／ライト試験を実行してください。 これらのレジスタは、ACTIVE 状態でのリード／ライトが可能です。 上位 3 ビット（ビット[15:13]）、下位 2 ビット（ビット[1:0]）はライトできず、常に“0”がリードさ れます。 13) 同期レジスタアクセス試験（Byte レジスタ） D_EPaIntEnb レジスタ（0x0C6 番地）及び、D_EPbIntEnb レジスタ（0x0C7 番地）に対して、リー ド／ライト試験を実行してください。 これらのレジスタは、ACTIVE 状態でのリード／ライトが可能です。 D_EPaIntEnb レジスタ、及び D_EPbIntEnb レジスタは、上位 1 ビット（ビット[7]）がライトで きず、常に“0”がリードされます。 ＜ S1R72V27 CPU 接続ガイド （Rev. 1.0） 以上で、接続確認終了です。 EPSON ＞ 11 5. iMX21(FreeScale 社製)との接続例 5. iMX21(FreeScale 社製)との接続例 5.1. 接続例 ここでは、iMX21 と S1R72V27 の接続実績のある CPU-IF の接続例を示します。 S1R72V27 のバスモードを 16bit BE mode で接続しています。 Typ: 1.8V iMX21（MC9328MX21） S1R72V27 NVDD1～6 CVDD A[8:1] CA[8:1] D[15:0] CD[15:0] CS1 XCS OE/PC_IOWR XRD EB3/DQM3/PC_IORD XBEL EB2/DQM3/PC_REG RW/PC_WE XWRL(XWR) CSPI1_RDY XDREQ LD16 XDACK LD17 XINT 図 5-1 1) XWRH(XBEH) iMX21 との接続例 CPU-IF 電源電圧 本接続例では、CPU-IF 用電源電圧として、Typ：1.8V で接続しています。 12 iMX21 の IO 電源電圧（NVDD1～6）： 1.7V～3.3V S1R72V27 の CPU-IF 電源電圧（CVDD）： 1.65V～3.6V EPSON S1R72V27 CPU 接続ガイド （Rev. 1.0） 5. iMX21(FreeScale 社製)との接続例 2) iMX21 の兼用端子設定 本接続例では、iMX21 の兼用端子を、以下のように設定して使用しています。 表 5-1 iMX21端子名 NVDD1～NVDD6 A[8:1] D[15:0] CS1 OE/PC_IOWR EB3/DQM3/PC_IORD EB2/DQM2/PC_REG RW/PC_WE CSPI1_RDY LD16 LD17 S1R72V27 CPU 接続ガイド （Rev. 1.0） iMX21 兼用端子設定 iMX21端子機能 NVDD1～NVDD6 A[8:1] D[15:0] CS1 OE EB3 EB2 RW EXT_DMAREQ EXT_DMAGRANT PA23（GPIOをXINTとして使用） EPSON 13 5. iMX21(FreeScale 社製)との接続例 5.2. iMX21 のバスサイクル設定例 • iMX21 クロック設定 本接続例では、iMX21 内のクロック設定値を下記のようにしています。 システムクロック：264MHz CPU-IF バスクロック（HCLK）：88MHz（システムクロックの 3 分周） • バスサイクル設定 CS1Uレジスタ(0xDF001008番地) 31 30 29 28 27 26 25 DCT RWA SP WP 15 14 13 12 11 10 9 CNC WSC 設定値： 0x0402_0700 24 23 22 21 20 PSZ PME SYNC 8 7 6 5 4 WWS EW CS1Lレジスタ(0xDF00100C番地) 設定値： 0x4200_0D01 31 30 29 28 27 26 25 24 23 22 21 OEA OEN WEA 15 14 13 12 11 10 9 8 7 6 5 CSA DSZ CSN EBC 設定値説明 レジスタ RWA SYNC RWN WSC WWS OEA OEN WEA WEN CSA EBC DSZ CSN CSEN 設定値 4'b0100 1'b0 4'b0010 6'b000111 3'b000 4'b0100 4'b0010 4'b0000 4'b0000 4'b0000 1'b1 3'b101 4'b0000 1'b1 20 4 19 3 18 17 RWN 2 1 EDC 16 0 19 18 17 16 WEN 3 2 1 0 PSR CRE WRAP CSEN 説明 RW出力アサートタイミング。 (2HCLK) 同期転送モード。 (無効) RW出力ネゲートタイミング。 (1HCLK) アクセスサイクル。 (8HCLK) ライト時のWaitサイクル。 (0HCLK) OE出力アサートタイミング。 (2HCLK) OE出力ネゲートタイミング。 (1HCLK) EBx出力アサートタイミング。 (0HCLK) EBx出力ネゲートタイミング。 (0HCLK) CS1出力アサートタイミング。 (0HCLK) リード時のEB3,2出力モード。 (無効） データバスサイズ。 (16bit D[15:0]使用) CS1出力アサートタイミング。 (0HCLK) CS1イネーブル。 (有効) 図 5-2 バスサイクル設定レジスタ 14 EPSON S1R72V27 CPU 接続ガイド （Rev. 1.0） 5. iMX21(FreeScale 社製)との接続例 • バスサイクル波形 ＜リードサイクル＞ バスサイクル リードアクセス WSC (8HCLK) HCLK バスクロック A[8:1] (O) CS1 (O) A0 CSA (0HCLK) CSN (0HCLK) OE (O) OEA (2HCLK) OEN (1HCLK) ＜ライトサイクル＞ バスサイクル ライトアクセス WSC (8HCLK) HCLK バスクロック A[8:1] (O) CS1 (O) A0 CSA (0HCLK) CSN (0HCLK) RW (O) RWA (2HCLK) EB3,2 (O) 図 5-3 S1R72V27 CPU 接続ガイド （Rev. 1.0） RWN (1HCLK) WEA (0HCLK) WEN (0HCLK) iMX21 バスサイクル波形 EPSON 15 5. iMX21(FreeScale 社製)との接続例 5.3 S1R72V27 のACスペックとiMX21 バスサイクルの確認 下記に、S1R72V27 の AC スペック規定値と iMX21 のバスサイクル設定値の比較表を記載し ます。 S1R72V27 の AC スペックの詳細に関しては、S1R72V27 データシートの CPU/DMA IF アク セスタイミング（7.4.3.1 章）を参照してください。 表 5-2 記号 tcas tcah tccs tcch tccn trcy tras trng trbd trdf trdh trbh twcy twas twng twbs twbh twds twdh tdrn tdaa tdan 16 AC スペック比較表 S1R72V27 CPU/DMA IFアクセスタイミング iMX21設定値 min max サイクル unit iMX21設定レジスタ 項目 6 2 HCLK RWA, OEA アドレスセットアップ時間 6 1 HCLK RWN, OEN アドレスホールド時間 XCSセットアッップ時間 6 2 HCLK RWA, OEA XCSホールド時間 6 1 HCLK RWN, OEN XCSネゲート時間（CPUIFモード設定時のみ） 15 － 55 8 HCLK WSC リードサイクル 35 5 HCLK WSC-(OEA+OEN) リードストローブアサート時間 20 3 HCLK OEA+OEN リードストローブネゲート時間 1 リードデータ出力開始時間 － 33 5 HCLK WSC-(OEA+OEN) リードデータ確定時間 2 リードデータホールド時間 － 6 リードデータ出力遅延時間 － 55 8 HCLK WSC ライトサイクル 35 5 HCLK WSC-(RWA+RWN) ライトストローブアサート時間 20 3 HCLK RWA+RWN ライトストローブネゲート時間 6 2 HCLK RWA ライトバイトイネーブルセットアップ時間 6 1 HCLK RWN ライトバイトイネーブルホールド時間 10 HCLK ライトデータ遅延許容時間 0 6 1 HCLK RWN ライトデータホールド時間（ストローブネゲーションから XDREQネゲート遅延時間 35 － XDREQセットアップ時間 6 － XDREQホールド時間 6 － 1HCLK=11.36ns(88MHz) （ CL=30pf ) EPSON S1R72V27 CPU 接続ガイド （Rev. 1.0） 改訂履歴 改訂履歴 改訂内容 年月日 2008/06/06 Rev. 1.0 頁 全頁 種別 新規 内 新規制定 容 半導体事業部 IC 営業部 <IC 国内営業グループ> 東京 〒191-8501 東京都日野市日野 421-8 TEL（042）587-5313（直通） 大阪 〒541-0059 FAX（042）587-5116 大阪市中央区博労町 3-5-1 TEL（06）6120-6000（代表） エプソン大阪ビル 15F FAX（06）6120-6100 ドキュメントコード：411528900 2008 年 6 月 作成