S1R72V27 データシート Rev.1.10 本資料のご使用につきましては、次の点にご留意願います。 本資料の内容については、予告無く変更することがあります。 1. 本資料の一部、または全部を弊社に無断で転載、または、複製など他の目的に使用することは堅くお断りいたします。 2. 本資料に掲載される応用回路、プログラム、使用方法等はあくまでも参考情報であり、これら起因する第三者の権利（工業所有権 を含む）侵害あるいは損害の発生に対し、弊社はいかなる保証を行うものではありません。また、本資料によって第三者または弊 社の工業所有権の実施権の許諾を行うものではありません。 3. 特性値の数値の大小は、数直線上の大小関係で表しています。 4. 本資料に掲載されている製品のうち「外国為替及び外国貿易法」に定める戦略物資に該当するものについては、輸出する場合、同 法に基づく輸出許可が必要です。 5. 本資料に掲載されている製品は、生命維持装置その他、きわめて高い信頼性が要求される用途を前提としていません。よって、弊 社は本（当該）製品をこれらの用途に用いた場合のいかなる責任についても負いかねます。 ©SEIKO EPSON CORPORATION 2008, All rights reserved. 適用範囲 本ドキュメントは、USB2.0 デバイス・ホストコントローラ LSI 「S1R72V27」に適用されます。 目次 1. 概要.................................................................................................................................................... 1 2. 特長.................................................................................................................................................... 2 3. ブロック図 ......................................................................................................................................... 3 4. 機能説明............................................................................................................................................. 4 4.1 電源 ............................................................................................................................................ 4 4.2 リセット ..................................................................................................................................... 5 4.2.1 ハードリセット ................................................................................................................. 5 4.2.2 ソフトリセット ................................................................................................................. 5 4.3 クロック ..................................................................................................................................... 5 4.4 パワーマネージメント................................................................................................................ 6 4.5 CPU-I/F....................................................................................................................................... 6 4.6 USBデバイスI/F.......................................................................................................................... 7 4.6.1 スピードモードと転送タイプ............................................................................................ 7 4.6.2 リソース ............................................................................................................................ 7 4.6.2.1 エンドポイント .............................................................................................................. 7 4.6.2.2 FIFO ............................................................................................................................... 7 4.6.3 データフロー..................................................................................................................... 7 4.6.4 USBデバイスポートの外付け回路 .................................................................................... 9 4.7 USBホストI/F ............................................................................................................................. 9 4.7.1 スピードモードと転送タイプ............................................................................................ 9 4.7.2 リソース ............................................................................................................................ 9 4.7.2.1 チャネル ......................................................................................................................... 9 4.7.2.2 FIFO ............................................................................................................................... 9 4.7.3 データフロー................................................................................................................... 10 4.7.4 USBホストポートの外付け回路 ...................................................................................... 11 4.8 FIFO ......................................................................................................................................... 11 5. 端子配置図 ....................................................................................................................................... 12 6. 端子機能説明 ................................................................................................................................... 14 7. 電気的特性 ....................................................................................................................................... 17 7.2 絶対最大定格 ............................................................................................................................ 17 7.2 推奨動作条件 ............................................................................................................................ 17 7.3 DC特性 ..................................................................................................................................... 18 7.3.1 消費電流 .......................................................................................................................... 18 7.3.2 入力特性 .......................................................................................................................... 20 7.3.3 出力特性 .......................................................................................................................... 21 S1R72V27 データシート（Rev. 1.10） EPSON i 7.3.4 7.4 端子容量 .......................................................................................................................... 22 AC特性 ..................................................................................................................................... 23 7.4.1 RESETタイミング .......................................................................................................... 23 7.4.2 クロックタイミング ........................................................................................................ 23 7.4.3 CPU/DMA I/Fアクセスタイミング................................................................................... 25 7.4.3.1 CVDD=1.65V～3.6Vでの規定 ...................................................................................... 25 7.4.3.2 CVDD=3.0～3.6Vに制限した場合の規定(緩和規定)..................................................... 26 7.4.4 USB I/Fタイミング.......................................................................................................... 27 8. 接続例 .............................................................................................................................................. 28 8.1 CPU I/F接続例 .......................................................................................................................... 28 8.2 USB I/F接続例 .......................................................................................................................... 29 9. 製品型番........................................................................................................................................... 30 10. 外形寸法図 ..................................................................................................................................... 31 ii EPSON S1R72V27 データシート（Rev. 1.10） 1. 概要 1. 概要 S1R72V27 は USB2.0 準拠のハイスピードモードに対応する USB ホスト / デバイスコントローラ LSI です。一つの USB ポートを、制御を切り替えることにより、USB ホストまたは USB デバイス として機能します。 本 LSI は、S1R72V17 との互換性を高度に保ちながら、USB ホストのアイソクロナス転送対応など、 機能を追加しています。 S1R72V27 データシート（Rev. 1.10） EPSON 1 2. 特長 2. 特長 《 USB2.0 ホスト機能 》 • HS(480Mbps), FS(12Mbps) 及び LS(1.5Mbps)転送サポート • ダウンストリームポート用プルダウン抵抗内蔵（外付け回路不要） • HS ターミネーション内蔵（外付け回路不要） • コントロール、バルク、インタラプト及びアイソクロナス転送をサポート 組み込みに特化し、実績のある Channel 方式 Control 転送専用 Channel 1 本 Bulk 転送専用 Channel 1 本 Bulk、Interrupt 及び Isochronous 転送用 Channel 4 本 • USB パワースイッチインタフェース 《 USB2.0 デバイス機能 》 • HS(480Mbps)及び FS(12Mbps)転送サポート • FS/HS ターミネーション内蔵（外付け回路不要） • VBUS 5V I/F（外付け保護回路要） • コントロール、バルク、インタラプト及びアイソクロナス転送をサポート • Bulk, Interrupt, Isochronous 転送用 5 本、及び、Endpoint 0 をサポート 《 MCU I/F 》 • 16bit 幅の、汎用 CPU バス I/F に対応 • DMA 1ch 搭載 • Big Endian(Little Endian の CPU に対応するためのバススワップ機能を搭載) • I/F 電圧変更可能(3.3V ～ 1.8V) 《 その他 》 • クロック入力：12MHz,24MHz の水晶発振子対応。(発振回路及び帰還抵抗 1MΩ内蔵) • 12MHz,24MHz,48MHz クロック入力対応専用端子 • 電源電圧：3.3V と 1.8V 及び CPU I/F 電源(3.3V～1.8V)の 3 電圧系統 • パッケージタイプ QFP14-80, PFBGA5UX60, PFBGA8UX81 • 動作保証温度範囲 –40℃～85℃ 2 EPSON S1R72V27 データシート（Rev. 1.10） 3. ブロック図 3. ブロック図 XRESET CLKIN XINT XCS CA[8:1] XRD XBEL XWRH XWRL XDREQ XDACK CD[15:0] VBUSFLG t s o H DP SIE DM M T M R1 L L P e c i v e D VBUS SIE C S O XI XO t n i o p d n E / l e n n a h C r e l l o r t Bn So UC O F I F tX s U e TM O F I F B S U TSTEN BURNIN ATPGEN 3 EPSON S1R72V27 データシート（Rev. 1.10） DMA Controller CPU I/F Controller VBUSEN 図 3-1 全体ブロック図 4. 機能説明 4. 機能説明 以下の説明で使用されるレジスタ名称につきましては、本 LSI のテクニカルマニュアルをご参照下 さい。 4.1 電源 本 LSI には 3 系統の電源と、共通の GND があります。USB I/O 用の電源である HVDD(3.3V)、 CPU I/F I/O 用の電源である CVDD(3.3V～1.8V)と、内部回路及び TEST I/O 用の電源である LVDD(1.8V)を電源としています。(図 4-1 参照) CVDD 1.8V~3.3V CPU I O CPU -I/F LVDD HVDD 1.8V 3.3V FIFO SIE D/H UTM USB TEST IO o 図 4-1 S1R72V27 電源系統図 以下に電源投入順ならびに電源オフ順を説明します。 本 LSI は、定常的に LVDD または CVDD の一方の電源のみを ON または OFF することは出 来ません。但し、LVDD 及び CVDD が ON している状態で、HVDD を定常的にオフにする ことが出来ます。HVDD がオフの間は、PLL が動作しませんので、同期レジスタへのアクセ スが出来ません。 CVDD 及び HVDD の I/O 電源と、LVDD の内部電源との間で、電源投入順及び遮断順に、 下記の制限があります。CVDD と HVDD の投入順及び遮断順には制限がありません。 • LVDD を先に ON にした後、CVDD 及び HVDD を ON にするように、電源を投入してく ださい。 • CVDD 及び HVDD を OFF にした後、LVDD を OFF にするように、電源を遮断してくだ さい。 なお、電源回路の特性や、電源負荷の関係などによって前記の順序を厳密に守れない場合は、 LVDD が OFF であり、かつ、CVDD または HVDD が ON となるような状態が 1sec 以下とな るようにしてください。 4 EPSON S1R72V27 データシート（Rev. 1.10） 4. 機能説明 4.2 リセット 本 LSI は外部 XRESET 端子によるハードリセットと、レジスタ設定によるソフトリセット の機能を持ちます。 4.2.1 ハードリセット 電源投入時はリセット状態から立ち上げ、電源確定後にリセットを解除して下さい。 4.2.2 ソフトリセット ソフトウェア的に USB ポートに属する回路のリセット、また、内蔵の USB アナロ グマクロを個別にリセットすることが出来ます。ChipReset.AllReset ビットにより、 本 LSI をソフトリセットできます。また、ChipReset.ResetMTM ビットにより、USB アナログマクロをリセットします。但し、スリープステート以外では、USB アナ ログマクロをリセットしないで下さい。 4.3 クロック 本 LSI は、オシレータと帰還抵抗(1MΩ)を内蔵し、外付けの振動子によるクロック生成に対 応しています。また、CLKIN 端子からのクロックの外部入力に対応しています。 発振周波数は、内蔵オシレータと振動子による発振では、12MHz または 24MHz に対応して います。また、外部入力では、12MHz、24MHz、または、48MHz に対応しています。 図 4-2 に発振回路の接続例を示します。図中の発振回路の Cd,Cg,Rd は、振動子によってマッ チングをとって頂く必要がありますので、これらの回路定数は振動子メーカにご相談くださ い。 Cd Cg Rd XO XI 図 4-2 内蔵オシレータと外付け振動子によるクロック生成 S1R72V27 データシート（Rev. 1.10） EPSON 5 4. 機能説明 4.4 パワーマネージメント 本 LSI はパワーマネジメント機能を装備し、SLEEP / ACTIVE / CPU_Cut の 3 通りのパワー マネジメントステートとを持ちます。(図 4-3 参照) ACTIVE ステートでは全ての機能ブロックが動作状態となります一方、SLEEP ステートでは 待機状態から復帰するために必要な最低限の回路のみが動作ます。さらに、CPU_Cut モード では、CPU-I/F の入力バッファによる電力消費も抑制します。 ACTIVE CPU -I/F SIE UTM SIE UTM SIE UTM FIFO OSC SLEEP CPU_Cut CPU -I/F* OSC FIFO CPU -I/F** FIFO OSC 動作状態 非動作状態 *SLEEPでは、CPU-I/Fの一部のみが動作し、非同期アクセスレジスタ がアクセス可能です。 ** CPU_Cutでは、CPU-I/Fも動作を停止し、I/Oの入力バッファでの電力 消費も抑制します。 図 4-3 パワーマネージメントステート 4.5 CPU-I/F 本 LSI は 16 ビットインタフェイスで CPU と接続します。16bit 単位での Big Endian または Little Endian の Endian を設定できます。Big Endian では、偶数アドレスのレジスタがバスの 上位(CD[15:8])で、奇数アドレスのレジスタがバスの下位(CD[7:0])でアクセスできます。Little Endian では、偶数アドレスのレジスタがバスの下位(CD[7:0])で、奇数アドレスのレジスタが バスの上位(CD[15:8])でアクセスできます。 また、上位または下位 8bit での書き込みに対し、High/Low のストローブ(XWRH/XWRL)で アクセスするストローブモードか、または、High/Low のバイトイネーブル(XBEH/XBEL)で アクセスするバイトイネーブルモードかのバスモードを設定することが出来ます。Endian 及 びバスモードは、ハードリセット解除直後に CPUIF_MODE レジスタで設定します。 また、本 LSI の CPU-I/F は、1ch の DMA(スレーブ)を装備しています。 パワーマネジメントステートにより、アクセス可能なレジスタが異なります。詳しくは、本 LSI のテクニカルマニュアルをご参照下さい。 6 EPSON S1R72V27 データシート（Rev. 1.10） 4. 機能説明 4.6 USBデバイスI/F 本 LSI は、USB2.0(Universal Serial Bus Specification Revision 2.0)規格に準拠した、High-Speed 仕様の USB デバイス機能をサポートします。 4.6.1 スピードモードと転送タイプ 本 LSI の USB デバイス機能は、HS(480Mbps)及び FS(12Mbps)のスピードモードを サポートします。バスリセット時に行われるスピードネゴシエーションにより、ス ピードモードは自動的に決定されます。例えば HS スピードモードに対応する USB ホストと接続した場合は、スピードネゴシエーションにより自動的に HS 転送モー ドが選択されます。但し、レジスタ設定により、意図的に FS スピードモードが選 択されるようにスピードネゴシエーションを実行させることが可能です。 転送タイプは、コントロール転送(エンドポイント 0)、バルク転送、インタラプト 転送、及び、アイソクロナス転送の、USB2.0 規格が定める全ての転送タイプをサ ポートします。 4.6.2 リソース 4.6.2.1 エンドポイント 本 LSI の USB デバイス機能は、エンドポイント 0 と、５本の汎用エンド ポイントを備えています。エンドポイント 0 はコントロール転送をサ ポートします。汎用エンドポイントはバルク転送、インタラプト転送、 及び、アイソクロナス転送をサポートします。汎用エンドポイントのエ ンドポイントナンバー、マックスパケットサイズ、及び、転送方向 (IN/OUT)は任意に設定できます。 4.6.2.2 FIFO 本 LSI の各ポートは、USB のデータ転送で使用可能な FIFO を 4.5kB 備 え、USB とのデータ転送路を形成します。各エンドポイントへの FIFO 容量の割り当て量を、ソフトウェアから任意に設定できます。例えば、 バルク転送を行うエンドポイントに、十分大きなサイズの FIFO エリア を割り当てることにより、パフォーマンスの向上を図ることが出来ます。 4.6.3 データフロー エンドポイントは、USB FIFO エリアと一対一に割り当てられ、USB FIFO の有効 空き容量(OUT 転送の場合)、または、有効データ数(IN 転送の場合)によって、自動 的に USB 上のトランザクションへの応答を行います。従って、ソフトウェアは個々 のトランザクションの実行に関与する必要が無く、USB FIFO 上のデータフローと して USB のデータ転送を制御することが出来ます。 S1R72V27 データシート（Rev. 1.10） EPSON 7 4. 機能説明 CPU USB FIFO Write Read エンドポイント FIFO_Empty Write Data数 < MaxPktS ize FIFO_Full Data数 >= MaxPktSize USB Host INトークン NAKハンドシェイ ク INトークン DATAパケット Data数 < MaxPktS ize Data数 >= MaxPktSize FIFO_Full INトランザクション (Data返信) ク ACK ハンドシェイ 送 信完 了 FIFO_Empty Write INトランザクション (NAK応答) INトークン NAKハンドシェイ ク INトークン DATAパケット 空 INトランザクション （NAK応答) INトランザクション (Data返信) ク ACK ハンドシェイ データ 図 4-4 データフローの例(IN 転送で MaxPktSize 分の FIFO を割り当てた場合) CPU USB FIFO Read Write エンドポイント 空き数 >= MaxPktSize FIFO_Empty USB Host PINGトークン ACKハンドシェイ ク OUTトークン DATAパケット NYETハンドシェイ 受信完了 PINGトランザクション (ACK応答) OUTトランザクション (Data受信) ク FIFO_Full Read 空き数 < MaxPkt Size 空き数 >= MaxPktSize FIFO_Empty PINGトークン NAKハンドシェイ ク PINGトークン ACKハンドシェイ ク 空 PINGトランザクション （NAK応答) PINGトランザクション (ACK応答) データ 注) PINGトランザクションはHigh Speedモード時にのみ行われます 図 4-5 データフローの例(OUT 転送で MaxPktSize 分の FIFO を割り当てた場合) 8 EPSON S1R72V27 データシート（Rev. 1.10） 4. 機能説明 4.6.4 USBデバイスポートの外付け回路 本 LSI は FS 及び HS のデバイス終端抵抗を内蔵しており、一般的に用いられてい るインピーダンス調整のための外付け部品が不要です。そのため、DP/DM ライン は、本 LSI の端子とコネクタとを直結することが出来ます。但し、静電保護や EMI 対策につきましては、必要に応じて適切な部品をご使用下さい。 VBUS 端子は 5V 入力となっており、外部での電圧変換を必要としません。但し市 場の USB ホスト製品や HUB 製品によっては、接続時に VBUS に定格を超えるサー ジを印加するものが有りますので、そのための保護回路を推奨しています。 別途、「S1R72V シリーズ向け USB2.0 Hi-Speed 用 PCB 設計ガイドライン」を用意 しておりますので、ご参照下さい。 4.7 USBホストI/F 本 LSI は、USB2.0(Universal Serial Bus Specification Revision 2.0)規格に準拠した、High-Speed 仕様の USB ホスト機能をサポートします。 4.7.1 スピードモードと転送タイプ 本 LSI の USB ホスト機能は、HS(480Mbps)、FS(12Mbps)及び LS(1.5Mbps)のスピー ドモードをサポートします。バスリセット時に行われるスピードネゴシエーション により、スピードモードは自動的に決定されます。 転送タイプは、コントロール転送、バルク転送、インタラプト転送、及び、アイソ クロナス転送の、USB2.0 規格が定める全ての転送タイプをサポートします。 4.7.2 リソース 4.7.2.1 チャネル 本 LSI の USB ホスト機能では、デバイスのエンドポイントと１対１で対 応し、そのエンドポイントと行う転送の為の設定レジスタセットをチャ ネルと呼びます。本 LSI の USB ホスト機能は、コントロール転送専用チャ ネルを 1 本と、バルク転送専用チャネルを１本と､バルク転送、インタラ プト転送、及び、アイソクロナス転送をサポートする汎用チャネルを 4 本備えています。全てのチャネルのエンドポイントナンバー、マックス パケットサイズ、及び、転送方向(IN/OUT)は任意に設定できます。また、 チャネルをソフトウェアで時分割で使用することにより､チャネル数を 越える数のエンドポイントと転送を行うことが出来ます。 4.7.2.2 FIFO 本 LSI の各ポートは、USB のデータ転送を行う FIFO をそれぞれ 4.5kB 備え、USB とのデータ転送路を形成します。各チャネルへの FIFO 容量 の割り当て量を、ソフトウェアから任意に設定できます。例えば、バル ク転送を行うチャネルに、十分大きなサイズの FIFO エリアを割り当て ることにより、パフォーマンスの向上を図ることが出来ます。 S1R72V27 データシート（Rev. 1.10） EPSON 9 4. 機能説明 4.7.3 データフロー チャネルは、FIFO エリアと一対一に割り当てられ、FIFO の有効空き容量(IN 転送 の場合)、または、有効データ数(OUT 転送の場合)によって、自動的に USB 上へト ランザクションの発行を行います。従って、ソフトウェアは個々のトランザクショ ンの実行に関与する必要が無く、FIFO 上のデータフローとして USB のデータ転送 を制御することが出来ます。 CPU FIFO Read チャネル USB Device Write 空き数 >= MaxPktSize FIFO_Empty INトークン NAKハンドシェーク INトランザクション (NAK応答) INトークン 受信完了 FIFO_Full Read DATAパケット ACKハンドシェー INトランザクション (Data受信) ク 空き数 < MaxPktS ize 空き数 >= MaxPktSize FIFO_Empty INトークン 空 ク NAKハンドシェー データ INトランザクション (NAK応答) 図 4-6 データフローの例(IN 転送で MaxPktSize 分の FIFO を割り当てた場合) 10 EPSON S1R72V27 データシート（Rev. 1.10） 4. 機能説明 CPU FIFO Write チャネル USB Device Read FIFO_Empty Write Data数 < MaxPktS ize FIFO_Full Data数 >= MaxPktSize OUTトークン DATAパケット 送信完了 FIFO_Empty Write OUTトランザクション ク ACKハンドシェー Data数 < MaxPktS ize Data数 >= MaxPktSize FIFO_Full OUTトークン DATAパケット 空 データ 送信完了 OUTトランザクション ク ACKハンドシェー 図 4-7 データフローの例(OUT 転送で MaxPktSize 分の FIFO を割り当てた場合) 4.7.4 USBホストポートの外付け回路 本 LSI は HS 終端抵抗を含めた USB ホストの終端抵抗を内蔵していますので、一 般的に用いられているインピーダンス調整のための外付け部品が不要です。そのた め、DP/DM ラインは、本 LSI の端子とコネクタとを直結することが出来ます。但 し、静電保護や EMI 対策につきましては、必要に応じて適切な部品をご使用下さ い。 VBUS に関しては外付けの VBUS 制御部品が必要となります。 4.8 FIFO 本 LSI は、USB のデータ転送を行う USB FIFO を 4.5kB 備えています。各エンドポイントま たはチャネルへの USB FIFO 容量の割り当て量を、レジスタ設定により任意に設定できます。 USB FIFO を介して、USB-I/F と CPU-I/F との間の転送を行うことが出来ます。 S1R72V27 データシート（Rev. 1.10） EPSON 11 5. 端子配置図 VSS LVDD CD9 CD10 VSS CVDD CD11 CD12 CD13 CD14 CD15 N.C. CVDD CLKIN VSS VSS XO XI LVDD BURNIN 5. 端子配置図 60 59 58 57 56 55 54 53 52 51 50 49 48 47 46 45 44 43 42 41 図 5-1 ATPGEN CD8 CD7 CD6 CD5 CD4 CD3 LVDD VSS CVDD CD2 CD1 CD0 XDACK XDREQ XWRL XWRH XRD XCS XINT VSS LVDD TESTEN CA8 CA7 CA6 CA5 CVDD VSS 9 10 11 12 13 14 15 16 17 18 19 20 CA4 8 CA3 7 CA2 5 6 CA1 4 XBEL 3 XRESET 2 HVDD LVDD 1 VBUSEN 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 VBUSFLG 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 VSS N.C. N.C. N.C. N.C. LVDD VSS R1 VSS N.C. HVDD DM VSS DP HVDD VBUS LVDD VSS N.C. N.C. N.C. QFP パッケージ端子配置図（QFP14-80） 1 2 3 4 5 6 7 8 A NC LVDD DP DM HVDD R1 LVDD BURNIN A B VBUSFLG VSS HVDD VSS VSS VSS VSS XI B C VBUSEN HVDD VBUS CA1 CA3 CD15 LVDD XO C D XRESET XBEL CA5 CD13 CVDD CLKIN D E CA2 CA4 XINT CD4 CD11 CD14 E F CA7 CA8 XWRH XDACK CD3 CD7 CD10 CD12 F G CA6 LVDD XRD XDREQ CD1 CD6 VSS CD9 G H TESTEN XCS XWRL CD0 CD2 CD5 CD8 ATPGEN H 1 2 3 4 5 6 7 8 Top View 図 5-2 12 BGA パッケージ端子配置図(PFBGA5UX60) EPSON S1R72V27 データシート（Rev. 1.10） 5. 端子配置図 1 2 3 4 5 6 7 8 9 A NC LVDD HVDD DP DM HVDD R1 LVDD NC A B VSS VSS VBUS VSS VSS VSS VSS VSS XI B LVDD XBEL CA1 CVDD BURNIN LVDD XO C CA3 NC NC NC CD12 CD15 CLKIN D CA4 NC NC NC VSS CD13 CD14 E C VBUSFLG HVDD D XRESET VBUSEN E CA2 VSS F CVDD CA5 CA8 NC NC NC CD7 CD9 CD11 F G CA7 CA6 TESTEN XCS XDACK CD0 CD4 CD8 CD10 G H J LVDD NC XINT VSS XWRL XWRH XRD XDREQ CD1 CD2 CVDD CD3 CD6 CD5 ATPGEN VSS LVDD NC H J 1 2 3 4 5 6 7 8 9 Top View 図 5-3 BGA パッケージ端子配置図(PFBGA8UX81) S1R72V27 データシート（Rev. 1.10） EPSON 13 6. 端子機能説明 6. 端子機能説明 OSC QFP Pin BGA5 Ball BGA8 Ball 58 B8 B9 57 C8 C9 名称 端子 タイプ 端子説明 I/O RESET XI IN - Analog 内部発振回路用入力 12MHz/24MHz XO OUT - Analog 内部発振回路用出力 XI,XO における水晶発振と、CLKIN からのクロック入力は、レジスタ設定による排他利用になります。CLKIN を使用す る場合は、XI を Low 固定して下さい。 TEST 名称 I/O RESET 端子 タイプ G3 TESTEN IN (PD) (PD) テスト端子(Low 固定) H8 H8 ATPGEN IN (PD) (PD) テスト端子(Low 固定) A8 C7 BURNIN IN (PD) (PD) テスト端子(Low 固定) QFP Pin BGA5 Ball BGA8 Ball 名称 I/O RESET 端子 タイプ 端子説明 67 A6 A7 R1 IN - Analog 内部動作基準電流設定端子 6.2kΩ±1％の抵抗を、端子と VSS 間に接続 73 A3 A4 DP BI Hi-Z Analog USB データライン Data＋ 71 A4 A5 DM BI Hi-Z Analog USB データライン Data－ 3 B1 C1 VBUSFLG IN (PU) Schmitt (PU) USB パワースイッチ・フォールト検出信号 1:正常 0:異常 4 C1 D2 VBUSEN OUT Lo 2mA USB パワースイッチ制御信号 75 C3 B3 VBUS IN (PD) (PD) USB デバイス・バス検出信号 QFP Pin BGA5 Ball BGA8 Ball 18 H1 40 60 端子説明 USB PD: Pull Down PU: Pull Up 14 EPSON S1R72V27 データシート（Rev. 1.10） 6. 端子機能説明 CPU I/F QFP Pin BGA5 Ball BGA8 Ball 名称 I/O RESET 端子 タイプ 端子説明 Bus Mode⇒ Strobe Mode リセット信号 BE Mode 6 D1 D1 XRESET IN - Schmitt 54 D8 D9 CLKIN IN - - 外部クロック入力 23 G3 H4 XRD IN - - リード・ストローブ IN - - ライト・ストローブ 下位 ライト・ストローブ ハイ・バイト イネーブル 25 H3 H3 XWRL (XWR) 24 F3 J3 XWRH (XBEH) IN - - ライト・ストローブ 上位 22 H2 G4 XCS IN - Schmitt チップセレクト信号 21 E3 H2 XINT OUT High 2mA (Tri-state) 割り込み出力信号 26 G4 J4 XDREQ OUT High 2mA DMA リクエスト 27 F4 G5 XDACK IN - - DMA アクノリッジ 7 D2 C4 XBEL IN - - High or Low 固定 8 C4 C5 CA1 IN - - 9 E1 E1 CA2 IN - - 10 C5 D3 CA3 IN - - 11 E2 E3 CA4 IN - - 14 D3 F2 CA5 IN - - 15 G1 G2 CA6 IN - - 16 F1 G1 CA7 IN - - 17 F2 F3 CA8 IN - - 28 H4 G6 CD0 BI Hi-Z 2mA 29 G5 H5 CD1 BI Hi-Z 2mA 30 H5 J5 CD2 BI Hi-Z 2mA 34 F5 J6 CD3 BI Hi-Z 2mA 35 E6 G7 CD4 BI Hi-Z 2mA 36 H6 J7 CD5 BI Hi-Z 2mA 37 G6 H7 CD6 BI Hi-Z 2mA 38 F6 F7 CD7 BI Hi-Z 2mA 39 H7 G8 CD8 BI Hi-Z 2mA 43 G8 F8 CD9 BI Hi-Z 2mA 44 F7 G9 CD10 BI Hi-Z 2mA 47 E7 F9 CD11 BI Hi-Z 2mA 48 F8 D7 CD12 BI Hi-Z 2mA 49 D6 E8 CD13 BI Hi-Z 2mA 50 E8 E9 CD14 BI Hi-Z 2mA 51 C6 D8 CD15 BI Hi-Z 2mA ロー・バイト イネーブル CPU バスアドレス CPU データバス XINT 端子は、レジスタ設定により、1/0 モードと Hi-Z/0 モードを選択できます。ただし、オープンドレインではありま せんので、Hi-Z/0 モードであっても、定格を超える電圧でプルアップすることは出来ません。 XI,XO における水晶発振と、CLKIN からのクロック入力は、レジスタ設定による排他利用になります。XI,XO を使用す る場合は、CLKIN を Low 固定して下さい。 PD: Pull Down PU: Pull Up S1R72V27 データシート（Rev. 1.10） EPSON 15 6. 端子機能説明 POWER QFP Pin 5, 70, 74 BGA5 Ball A5, B3, C2 名称 電圧 A3, A6, C2 HVDD 3.3V BGA8 Ball 端子説明 USB I/O 用電源 13, 31, 46, 53 D7 C6, F1, H6 CVDD 1.8～3.3 v 1, 19, 33, 42, 59, 65, 76 A2, A7, C7, G2 A2, A8, C3, C8, H1, H9 LVDD 1.8V 2, 12, 20, 32, 41, 45, 55, 56, 66, 68, 72, 77 B2, B4, B5, B6, B7, G7 B1, B2, B4, B5, B6, B7, B8, E2, E7, J2, J8 VSS 0V GND A1 A1, D5, E5, F5, J9 N.C. 0V N.C.端子(GND に接続してください) 52, 61, 62, 63, 64, 69, 78, 79, 80 16 A9, D6, E6, F6, D4, E4, F4, J1, EPSON CPU I/F I/O 用電源 OSC I/O, TEST I/O, 内部電源 S1R72V27 データシート（Rev. 1.10） 7. 電気的特性 7. 電気的特性 7.2 絶対最大定格 項目 記号 定格値 単位 電源電圧 HVDD VSS - 0.3 ～ 4.0 V CVDD VSS - 0.3 ～ 4.0 V LVDD VSS - 0.3 ～ 2.5 V HVI VSS - 0.3 ～ HVDD + 0.5 V CVI*1 VSS - 0.3 ～ CVDD + 0.5 V VVI*2 VSS - 0.3 ～ 6.0 V LVI*3 VSS - 0.3 ～ LVDD + 0.5 V HVO VSS - 0.3 ～ HVDD + 0.5 V 入力電圧 出力電圧 CVO*1 VSS - 0.3 ～ CVDD + 0.5 V 出力電流／端子 IOUT ±10 mA 保存温度 Tstg -65 ～ 150 ℃ *1 CPU-IF *2 VBUS *3 XI, TESTEN, ATPGEN, BURNIN 7.2 推奨動作条件 項目 記号 MIN TYP MAX 単位 電源電圧 HVDD 3.00 3.30 3.60 V CVDD 1.65 - 3.60 V LVDD 1.65 1.80 1.95 V HVI -0.3 - HVDD+0.3 V CVI*1 -0.3 - CVDD+0.3 V VVI*2 -0.3 - 6.0 V LVI*3 -0.3 - LVDD+0.3 V Ta -40 25 85 ℃ 入力電圧 周囲温度 *1 CPU-I/F *2 VBUS *3 XI, TESTEN, ATPGEN, BURNIN 本 IC は下記順序で電源投入を行ってください。 LVDD (内部) →HVDD,CVDD(IO 部) また、本 IC は下記順序で電源遮断を行って下さい。 HVDD,CVDD(IO 部) →LVDD (内部) 注) LVDD が切断されている状態で HVDD,CVDD のみを継続的(1Sec 以上)に印可することは Chip の信頼性上問題がありますので避けてください。 S1R72V27 データシート（Rev. 1.10） EPSON 17 7. 電気的特性 DC特性 7.3 7.3.1 消費電流 項目 電源供給電流 電源電流 静止電流 電源電流 記号 条件 MIN TYP MAX 単位 ※1 IDDH HVDD = 3.3V(typ) - 7.9 12.0 mA IDDCH CVDD = 3.3V(typ) - 1.6 5.0 mA IDDCL CVDD = 1.8V(typ) - 0.7 2.0 mA IDDL LVDD = 1.8V(typ) - 40.2 62.0 mA VIN = HVDD,CVDD,LVDD or VSS HVDD = 3.6V CVDD = 3.6V LVDD = 1.95V - - 25 μA HVDD = 3.6V CVDD = 3.6V LVDD = 1.95V HVIH = HVDD CVIH = CVDD LVIH = LVDD VIL = VSS -5 - 5 μA HVDD = 3.0V CVDD = 1.65V LVDD = 1.65V HVOH = 5.5V -10 - 10 μA ※2 IDDS 入力リーク 入力リーク電流 IL 入力リーク 入力リーク電流 (5V トレラント) ILIF ※1： typ は USB ホストとして USB-HDD を接続しデータを送受信している状態での測定値。max は同値からの見積値。 ※2： Ta = 25℃、双方向端子が入力状態である場合の静止電流値。 18 EPSON S1R72V27 データシート（Rev. 1.10） 7. 電気的特性 弊社動作環境下における、各パワーマネジメントステートでの消費電力測定値 (Ta = 25℃) 項目 CPU_Cut 電源電力 SLEEP 電源電力 条件 TYP 単位 4.2 uW 8.8 uW 98 mW 118 mW CPU バス動作※1 HVDD = 3.3V、 CVDD = 3.3V LVDD = 1.8V CPU バス動作※1 HVDD = 3.3V CVDD = 3.3V LVDD = 1.8V ACTIVE（USB デバイスとして動作時） ※2 (USB⇔CPU-I/F) 電源電力 ACTIVE（USB ホストとして動作時） (USB⇔CPU-I/F) 電源電力 HVDD = 3.3V CVDD = 3.3V LVDD = 1.8V ※3 HVDD = 3.3V CVDD = 3.3V LVDD = 1.8V ※1： S1R72V27 が内蔵している DP プルアップ抵抗による消費電流値(約 200μA)を除く。 ※2： USB デバイスとして PC に接続し、データを送受信している状態（実転送レート 13.5MB/s）。 ※3： USB ホストとして USB-HDD を接続し、データを送受信している状態（実転送レート 13MB/s）。 S1R72V27 データシート（Rev. 1.10） EPSON 19 7. 電気的特性 7.3.2 入力特性 項目 入力特性（LVCMOS） 記号 端子名： 条件 MIN TESTEN, ATPGEN, BURNIN “H”レベル入力電圧 “L”レベル入力電圧 入力特性（LVCMOS） VIH1 VIL1 端子名： LVDD = 1.95V 1.27 V LVDD = 1.65V 0.57 V CA[8:1], CD[15:0], XRD, XWRL, XWRH, XBEL, XDACK, CLKIN CVDD=3.6V 2.2 V CVDD=3.0 0.8 V CVDD=1.95V 1.27 V CVDD=1.65V 0.57 V DP, DM HVDD = 3.6V 1.1 1.8 V HVDD = 3.0V 1.0 1.5 V HVDD= 3.0V 0.1 V DP, DMのペア “H”レベル入力電圧 VIH2 “L”レベル入力電圧 VIL2 “H”レベル入力電圧 VIH3 “L”レベル入力電圧 VIL3 シュミット入力特性（USB:F 端子名： “H”レベルトリガ電圧 VT+ (USB) “L”レベルトリガ電圧 VT- (USB) ヒステリシス電圧 ΔV (USB) 入 力 特 性 （ USB:FS 差 動 入 端子名： 力） 差動入力の感度 VDS (USB) HVDD = 3.0V 差動入力電圧 0.8V～2.5V 端子名： 入力特性(VBUS) VBUS “H”レベルトリガ電圧 VT+ (VBUS) HVDD = 3.6V “L”レベルトリガ電圧 VT- (VBUS) HVDD = 3.0V ヒステリシス電圧 ΔV (VBUS) HVDD= 3.0V 入力特性（シュミット） 端子名： VBUSFLG “H”レベルトリガ電圧 VT1+ HVDD = 3.6V “L”レベルトリガ電圧 VT1HVDD = 3.0V ΔV ヒステリシス電圧 HVDD= 3.0V 入力特性（シュミット） 端子名： XCS, XRESET “H”レベルトリガ電圧 VT1+ CVDD=3.6V “L”レベルトリガ電圧 VT1CVDD=3.0V ヒステリシス電圧 ΔV1 CVDD=3.0V “H”レベルトリガ電圧 VT2+ CVDD=1.95V “L”レベルトリガ電圧 VT2CVDD=1.65V ヒステリシス電圧 ΔV2 CVDD=1.65V 入力特性 VBUSFLG 端子名： プルアップ抵抗 RPLU2H VI=VSS 入力特性 VBUS 端子名： プルダウン抵抗 RPLD3L VI=5.0V 入力特性 ATPGEN, BURNIN 端子名： プルダウン抵抗 RPLD1L VI=LVDD 入力特性 TESTEN 端子名： プルダウン抵抗 RPLD2L VI=LVDD 20 EPSON TYP MAX 単位 - - 0.2 V 1.86 1.48 0.31 - 2.85 2.23 0.64 V V V 1.4 0.6 0.3 - 2.7 1.8 - V V V 1.4 0.6 0.3 0.6 0.3 0.2 - 2.7 1.8 1.4 1.1 - V V V V V V 50 100 240 kΩ 110 125 150 kΩ 24 60 150 kΩ 48 120 300 kΩ S1R72V27 データシート（Rev. 1.10） 7. 電気的特性 7.3.3 項目 出力特性 出力特性 記号 条件 MIN TYP MAX 単位 端子名： CD[15:0], XDREQ, XINT “H”レベル出力電圧 VOH1 CVDD = 3.0V IOH = -2mA CVDD-0.4 - - V “L”レベル出力電圧 VOL1 CVDD = 3.0V IOL = 2mA - - VSS+0.4 V “L”レベル出力電圧 VOH2 CVDD = 1.65V IOH = -1mA CVDD-0.4 - - V “L”レベル出力電圧 VOL2 CVDD = 1.65V IOL = 1mA - - VSS+0.4 V “L”レベル出力電圧 VOL2(2) CVDD = 1.65V IOL = 0.8mA - - VSS+0.3 V 出力特性 端子名： VBUSEN “H”レベル出力電圧 VOH4 HVDD = 3.0V IOH = -2mA HVDD-0.4 - - V “L”レベル出力電圧 VOL4 HVDD = 3.0V IOL = 2mA - - VSS+0.4 V 出力特性(USB FS) 端子名： DP, DM “H”レベル出力電圧 VOH(USB) HVDD=3.0V 2.8 - - V “L”レベル出力電圧 VOL(USB) HVDD=3.6V - - 0.3 V 360 - - mV - - 10.0 mV -5 - 5 μA 出力特性(USB HS) 端子名： DP, DM “H”レベル出力電圧 VHSOH (USB) “L”レベル出力電圧 VHSOL (USB) 出力特性 HVDD = 3.0V HVDD = 3.6V 端子名： CD[15:0], XINT OFF-STATE リーク IOZ 電流 CVDD = 3.6V CVOH = CVDD VOL = VSS S1R72V27 データシート（Rev. 1.10） EPSON 21 7. 電気的特性 7.3.4 端子容量 項目 端子容量 入力端子容量 端子容量 出力端子容量 端子容量 入出力端子容量 1 端子容量 入出力端子容量 2 22 記号 条件 MIN TYP MAX 単位 - - 8 pF - - 8 pF - - 8 pF - - 11 pF 端子名： 全入力端子 CI f = 10MHz HVDD = CVDD = LVDD = VSS 端子名： 全出力端子 CO f = 10MHz HVDD = CVDD = LVDD = VSS 端子名： 全入出力端子(DP, DM を除く) CIO1 f = 10MHz HVDD = CVDD = LVDD = VSS 端子名： DP, DM CIO2 f = 10MHz HVDD = CVDD = LVDD = VSS EPSON S1R72V27 データシート（Rev. 1.10） 7. 電気的特性 7.4 AC特性 7.4.1 RESETタイミング tRESET XRESET 記号 tRESET 7.4.2 説明 リセットパルス幅 min typ max 単位 40 - - ns min typ max 単位 クロックタイミング ＜内蔵オシレータ＞ tCYC tCYCL tCYCH XI 記号 説明 tCYC クロックサイクル(ClkFreq=0b00) 11.9988 12 12.0012 MHz tCYC クロックサイクル(ClkFreq=0b01) 23.9976 24 24.0024 MHz 45 - 55 % tCYCH tCYCL クロックデューティ S1R72V27 データシート（Rev. 1.10） EPSON 23 7. 電気的特性 ＜外部入力＞ tCYI tCYIL tCYIH CLKIN 記号 min typ max 単位 tCYI クロックサイクル(ClkFreq=0b00) 11.9988 12 12.0012 MHz tCYI クロックサイクル(ClkFreq=0b01) 23.9976 24 24.0024 MHz tCYI クロックサイクル(ClkFreq=0b11) 47.9952 48 48.0048 MHz 45 - 55 % tCYIH tCYIL 24 説明 クロックデューティ EPSON S1R72V27 データシート（Rev. 1.10） 7. 電気的特性 7.4.3 CPU/DMA I/Fアクセスタイミング 7.4.3.1 CVDD=1.65V～3.6Vでの規定 tcas tcah CA（I） tccn tccs tcch XCS（I） trcy tras XRD（I） trng trdf リード trbd trbh trdh CD（O） Valid twcy XWRH/L（I） XWR ライト twas twbs XBEH/L(I) twng twbh twds twdh CD（I） tdrn tdng XDREQ(O) tdaa tdan XDACK(I) （CL=30pF） 記号 項目 min typ max unit tcas アドレスセットアップ時間 6 - - ns tcah アドレスホールド時間 6 - - ns tccs XCSセットアップ時間 6 - - ns tcch XCSホールド時間 6 - - ns tccn XCSネゲート時間（CPUIFモード設定時のみ） 15 - - ns trcy リードサイクル 55 - - ns tras リードストローブアサート時間 35 - - ns trng リードストローブネゲート時間 20 - - ns trbd リードデータ出力開始時間 1 - - ns trdf リードデータ確定時間 - - 33 ns trdh リードデータホールド時間 2 - - ns trbh リードデータ出力遅延時間 - - 6 ns twcy ライトサイクル 55 - - ns twas ライトストローブアサート時間 35 - - ns twng ライトストローブネゲート時間 20 - - ns twbs ライトバイトイネーブルセットアップ時間 6 - - ns twbh ライトバイトイネーブルホールド時間 6 - - ns twds ライトデータ遅延許容時間 - - 10 ns twdh ライトデータホールド時間（ストローブネゲーションから） 6 - - ns tdrn XDREQネゲート遅延時間 - - 35 ns tdaa XDACKセットアップ時間 6 - - ns tdan XDACKホールド時間 6 - - ns tdng XDREQ最少ネゲート時間 Nn *16.6 - - ns *Nnは、DMA_EdgeMode.NegControl[3:0]の設定値で決まります。Nn=(NegControl+3) S1R72V27 データシート（Rev. 1.10） EPSON 25 7. 電気的特性 7.4.3.2 CVDD=3.0～3.6Vに制限した場合の規定(緩和規定) tcas tcah CA（I） tccn tccs tcch XCS（I） trcy tras XRD（I） trng trdf リード trbd trbh trdh CD（O） Valid twcy XWRH/L（I） XWR ライト twas twbs XBEH/L(I) twng twbh twds twdh CD（I） tdrn tdng XDREQ(O) tdaa tdan XDACK(I) （CL=30pF） 記号 項目 min typ max unit tcas アドレスセットアップ時間 6 - - ns tcah アドレスホールド時間 6 - - ns tccs XCSセットアップ時間 6 - - ns tcch XCSホールド時間 6 - - ns tccn XCSネゲート時間（CPUIFモード設定時のみ） 15 - - ns trcy リードサイクル 55 - - ns tras リードストローブアサート時間 33 - - ns trng リードストローブネゲート時間 20 - - ns trbd リードデータ出力開始時間 1 - - ns trdf リードデータ確定時間 - - 30 ns trdh リードデータホールド時間 2 - - ns trbh リードデータ出力遅延時間 - - 6 ns twcy ライトサイクル 55 - - ns twas ライトストローブアサート時間 33 - - ns twng ライトストローブネゲート時間 20 - - ns twbs ライトバイトイネーブルセットアップ時間 6 - - ns twbh ライトバイトイネーブルホールド時間 6 - - ns twds ライトデータ遅延許容時間 - - 10 ns twdh ライトデータホールド時間（ストローブネゲーションから） 6 - - ns tdrn XDREQネゲート遅延時間 - - 30 ns tdaa XDACKセットアップ時間 6 - - ns tdan XDACKホールド時間 6 - - ns tdng XDREQ最少ネゲート時間 Nn *16.6 - - ns *Nnは、DMA_EdgeMode.NegControl[3:0]の設定値で決まります。Nn=(NegControl+3) 26 EPSON S1R72V27 データシート（Rev. 1.10） 7. 電気的特性 7.4.4 USB I/Fタイミング USB2.0 規格に準拠します。 < Universal Serial Bus Specification Revision 2.0 Released on April 27, 2000 > S1R72V27 データシート（Rev. 1.10） EPSON 27 8. 接続例 8. 接続例 8.1 CPU I/F接続例 Address[8:1] CA[8:1] XBEL DATA[15:0] DATA[15:0] XCS XCS XRD XRD XWRH XWRH/XBEH XWRL XWRL/XWR XDREQ XDREQ※1 ※1：DMA不使用時はopen XDACK XDACK※2 ※2：DMA不使用時は Inactiveレベルに固定 XINT XINT 16bit CPU（XWRH/XWRL）の接続例 Address[8:1] XBEL DATA[15:0] CA[8:1] XBEL DATA[15:0] XCS XCS XRD XRD XBEH XWRH/XBEH XWR XWRL/XWR XDREQ XDREQ※1 ※1：DMA不使用時はopen XDACK XDACK※2 ※2：DMA不使用時は Inactiveレベルに固定 XINT XINT 16bit CPU（XBEH/XBEL）の接続例 28 EPSON S1R72V27 データシート（Rev. 1.10） 8. 接続例 8.2 USB I/F接続例 別途、「S1R72V シリーズ向け USB2.0 Hi-Speed 用 PCB 設計ガイドライン」を参照して下さ い。 S1R72V27 データシート（Rev. 1.10） EPSON 29 9. 製品型番 9. 製品型番 表 9-1 製品型番 30 製品型番 製品種別 S1R72V27B05**** PFBGA5UX60 パッケージ品 S1R72V27B08**** PFBGA8UX81 パッケージ品 S1R72V27F14**** QFP14-80 パッケージ品 EPSON S1R72V27 データシート（Rev. 1.10） 10. 外形寸法図 10. 外形寸法図 巻末の PFBGA5UX60、PFBGA8UX81 及び QFP14-80 のパッケージ図面をご参照下さい。 S1R72V27 データシート（Rev. 1.10） EPSON 31 改訂履歴 改訂履歴 改訂内容 年月日 Rev. 06/08/31 0.70 07/09/21 0.80 項（旧版） 種別 全項 新規 改訂 新規制定 修正内容 修正前 修正後 各ポート Control 転送専用 Channel 1 本 Control 転送専用 Channel 誤記修正 各ポート Bulk 転送専用 Channel 1 本 Bulk 転送専用 Channel 誤記修正 各ポート Bulk、Interrupt 及び Isochronous 転送用 Channel 4本 Bulk、Interrupt 及び Isochronous 転送用 Channel 4 本 誤記修正 各ポート DMA 1ch 搭載 (Multi-word 手順) DMA 1ch 搭載 追記 - 12MHz,24MHz,48MHz ク ロ ッ ク入力対応専用端子 P3 図面差替え （図 3-1） - - P12 誤記修正 USB ポート 0・データライン Data＋/－ USB データライン P13 誤記修正 ポート 0 DMA リクエスト DMA リクエスト 誤記修正 ポート 0 DMA アクノリッジ DMA アクノリッジ 規格追加 (7.3.3) VOL2 VOL2(2)追加 修正 各ポート DMA 1ch 搭載 DMA 1ch 搭載 P3 修正 XBEL/CA0 XBEL P5 修正 - 図 4-3 PLL60 削除 P12 修正 CLK と OSC は、レジスタ設 定による排他利用になりま す。OSC(内部発振セル)を使 用する場合は、 CLKIN を Low 固定して下さい。 XI,XO における水晶発振と、 CLKIN からのクロック入力は、 レジスタ設定による排他利用に なります。XI,XO を使用する場 合は、CLKIN を Low 固定して下 さい。 P12 修正 6.2kΩ±1％の抵抗を VSS 6.2kΩ±1％の抵抗を、端子と 間に接続 VSS 間に接続 P12 修正 - TESTEN,ATPGEN,BURNIN 端 子の RESET 状態、端子タイプ に(PD)を追記。 P13 修正 - XRESET,XCS 端子の端子タイ プに Schmitt を追記。 P13 修正 - CLKIN を CPU-I/F 系に移動。 P13 修正 CLK と OSC は、レジスタ設 XI,XO における水晶発振と、 定による排他利用になりま CLKIN からのクロック入力は、 す。 レジスタ設定による排他利用に なります。CLKIN を使用する場 合は、XI を Low 固定して下さ い。 P16,P17 修正 - P19 1.00 容 誤記修正 P2 07/11/20 内 P2 改訂 T.B.D を確定 注釈修正 1本 1本 Data＋/－ 改訂履歴 08/10/25 P18 修正 入力特性の誤記を修正 TESTEN,ATPGEN,BURNIN 端子の特性追記 入力特性(LVCMOS)に CLKIN 端子を追加 シュミット入力特性追加（XCS,XRESET） P20 修正 端子容量修正 P21 修正 - tCYC 規格緩和 P21 追加 - 外部クロック入力の規格追加 P23 修正 - T.B.D を確定 修正内容 修正前 修正後 修正 7.2 *2 VBUS_0 7.2 *2 VBUS 修正 7.4 ClkSelect = 0 ClkSelect = 1 7.4 ClkFreq = 0b00 ClkFreq = 0b01 1.10 P17 P24 改訂 以下余白 半導体事業部 IC 営業部 <IC 国内営業グループ> 東京 〒191-8501 東京都日野市日野 421-8 TEL（042）587-5313（直通） 大阪 〒541-0059 FAX（042）587-5116 大阪市中央区博労町 3-5-1 TEL（06）6120-6000（代表） エプソン大阪ビル 15F FAX（06）6120-6100 ドキュメントコード：411338201 2006 年 8 月 作成 2008 年 10 月 改訂