S2R72C05*** データシート Rev.1.0 本資料のご使用につきましては、次の点にご留意願います。 本資料の内容については、予告無く変更することがあります。 1. 本資料の一部、または全部を弊社に無断で転載、または、複製など他の目的に使用することは堅くお断りいたします。 2. 本資料に掲載される応用回路、プログラム、使用方法等はあくまでも参考情報であり、これら起因する第三者の権利（工業所有 権を含む）侵害あるいは損害の発生に対し、弊社はいかなる保証を行うものではありません。また、本資料によって第三者また は弊社の工業所有権の実施権の許諾を行うものではありません。 3. 特性値の数値の大小は、数直線上の大小関係で表しています。 4. 本資料に掲載されている製品のうち「外国為替及び外国貿易法」に定める戦略物資に該当するものについては、輸出する場合、 同法に基づく輸出許可が必要です。 5. 本資料に掲載されている製品は、一般民生用です。生命維持装置その他、きわめて高い信頼性が要求される用途を前提としてい ません。よって、弊社は本（当該）製品をこれらの用途に用いた場合のいかなる責任についても負いかねます。 ©SEIKO EPSON CORPORATION 2007, All rights reserved. 適用範囲 本ドキュメントは、USB2.0 デバイス・ホストコントローラ LSI「S2R72C05」に適用されます。 目 次 1. 概要 .............................................................................................................................1 2. 特長 .............................................................................................................................2 3. ブロック図 ..................................................................................................................3 4. 機能説明 ......................................................................................................................4 4.1 電源 ............................................................................................................................................4 4.2 バウンダリスキャン ...................................................................................................................4 4.2.1 対応インストラクション......................................................................................................4 4.2.2 DEVICE_CODE に関して .....................................................................................................5 4.2.3 バウンダリスキャン除外端子...............................................................................................5 4.3 リセット .....................................................................................................................................5 4.3.1 ハードリセット ....................................................................................................................5 4.3.2 ソフトリセット ....................................................................................................................5 4.4 クロック .....................................................................................................................................6 4.5 パワーマネージメント................................................................................................................6 4.6 CPU-I/F .......................................................................................................................................7 4.7 IDE-I/F .........................................................................................................................................8 4.8 USB デバイス I/F ........................................................................................................................8 4.8.1 スピードモードと転送タイプ...............................................................................................8 4.8.2 リソース...............................................................................................................................8 4.8.2.1 エンドポイント....................................................................................................................................... 8 4.8.2.2 FIFO ........................................................................................................................................................ 8 4.8.3 データフロー........................................................................................................................8 4.8.4 USB デバイスポートの外付け回路 .....................................................................................10 4.9 USB ホスト I/F ..........................................................................................................................10 4.9.1 スピードモードと転送タイプ.............................................................................................10 4.9.2 リソース.............................................................................................................................10 4.9.2.1 チャネル................................................................................................................................................ 10 4.9.2.2 FIFO ...................................................................................................................................................... 10 4.9.3 データフロー......................................................................................................................10 4.9.4 USB ホストポートの外付け回路.........................................................................................12 4.10 FIFO ........................................................................................................................................12 4.10.1 USB FIFO .........................................................................................................................12 4.10.2 Media FIFO .......................................................................................................................12 5. 端子配置図 ................................................................................................................13 6. 端子機能説明.............................................................................................................15 7. 電気的特性 ................................................................................................................19 7.1 絶対最大定格 ............................................................................................................................19 7.2 推奨動作条件 ............................................................................................................................19 7.3 DC 特性 .....................................................................................................................................20 7.3.1 消費電流.............................................................................................................................20 7.3.2 入力特性.............................................................................................................................22 7.3.3 出力特性.............................................................................................................................23 7.3.4 端子容量.............................................................................................................................24 7.4 AC 特性 .....................................................................................................................................25 7.4.1 RESET タイミング .............................................................................................................25 S2R72C05***データシート （Rev.1.0） EPSON i 7.4.2 クロックタイミング ...........................................................................................................25 7.4.3 CPU/DMA I/F アクセスタイミング .....................................................................................26 7.4.3.1 CVDD=1.65V∼3.6V での規定 ............................................................................................................... 26 7.4.3.2 CVDD=3.0∼3.6V に制限した場合の規定 .............................................................................................. 27 7.4.4 IDE I/F タイミング ..............................................................................................................28 7.4.4.1 PIO Read Timing ................................................................................................................................... 28 7.4.4.2 PIO Write Timing.................................................................................................................................... 29 7.4.4.3 DMA Read Timing.................................................................................................................................. 30 7.4.4.4 DMA Write Timing .................................................................................................................................. 31 7.4.4.5 Ultra DMA Read Timing ......................................................................................................................... 32 7.4.4.6 Ultra DMA Write Timing.......................................................................................................................... 32 7.4.5 USB I/F タイミング.............................................................................................................32 8. 接続例........................................................................................................................32 8.1 CPU I/F 接続例 ..........................................................................................................................32 8.2 USB I/F 接続例 ..........................................................................................................................32 8.2.1 QFP15-128 の場合（デバイス部周辺）..............................................................................32 8.2.2 QFP15-128 の場合（ホスト部周辺） .................................................................................32 8.2.3 PFBGA8UX121/PFBGA10UX121 の場合（デバイス部周辺） ...........................................32 8.2.4 PFBGA8UX121/PFBGA10UX121 の場合（ホスト部周辺）...............................................32 9. 製品型番 ....................................................................................................................32 10. 外形寸法図 ..............................................................................................................32 改訂履歴.........................................................................................................................32 ii EPSON S2R72C05***データシート （Rev.1.0） 1. 概要 1. 概要 S2R72C05**は USB2.0 準拠のハイスピードモードに対応する USB ホスト / デバイスコントローラ LSI です。ホストポートとデバイスポートを独立に備え、制御を切り替えることにより USB ホストま たは USB デバイスとして動作することができます。 また、IDE I/F を備え、HDD を内蔵する携帯機器や車載機器に適した特長を持ちます。 S2R72C05***データシート （Rev.1.0） EPSON 1 2. 特長 2. 特長 《 USB2.0 デバイス機能 》 HS(480Mbps)および FS(12Mbps)転送サポート FS/HS ターミネーション内蔵（外付け回路不要） VBUS 5V I/F（外付け保護回路要） コントロール、バルク、インタラプトおよびアイソクロナス転送をサポート Bulk, Interrupt, Isochronous 転送用 5 本、および、Endpoint 0 をサポート 《 USB2.0 ホスト機能 》 HS(480Mbps), FS(12Mbps) および LS(1.5Mbps)転送サポート ダウンストリームポート用プルダウン抵抗内蔵（外付け回路不要） HS ターミネーション内蔵（外付け回路不要） コントロール、バルク、インタラプトおよびアイソクロナス転送をサポート Channel 方式 Control 転送専用 Channel 1 本 Bulk 転送専用 Channel １本 Bulk、Interrupt および Isochronous 転送用 Channel ４本 USB パワースイッチインタフェース 《 Media データ転送機能 》 USB 用 FIFO とは独立した FIFO により、IDE⇔CPU データ転送が可能 《 CPU I/F 》 16bit 幅の、汎用 CPU I/F に対応 DMA 2ch. 搭載 (Multi-word 手順) Big Endian(Little Endian の CPU に対応するためのバススワップ機能を搭載) I/F 電圧変更可能(3.3V ∼ 1.8V) 《 IDE I/F 》 ATA/ATAPI6 に対応 PIO モード 0∼4, Multi word DMA, UDMA モード 0∼5 《 その他 》 クロック入力：12MHz,24MHz の水晶発振子対応。(発振回路および帰還抵抗１MΩ内蔵) 電源電圧：3.3V と 1.8V および CPU I/F 電源(3.3V∼1.8V)の 3 電圧系統 バウンダリスキャン対応 パッケージタイプ QFP15-128, PFBGA8UX121, PFBGA10UX121 動作保証温度範囲 –40℃∼105℃ 2 EPSON S2R72C05***データシート （Rev.1.0） 3. ブロック図 3. ブロック図 XINT XCS CA[8:1] XRD XBEL XWRH/XBEH XWRL XDREQ0 XDACK0 XDREQ1 XDACK1 CD[15:0] CPU I/F Controller DMA Controller VBUSEN_A VBUSFLG_A M T H t s o H DP_A DM_A SIE R1_A IDE Master Controller M T D e c i v e D HDD[15:0] HDMARQ XHDMACK XHIOR XHIOW XHCS[1:0] HDA[2:0] HIORDY HINTRQ XHRESET XHDASP XHPDIAG DP_B DM_B VBUS_B SIE R1_B 0 C 6 L S&L O P 60MHz XI XO t n i o p d n E / l e n n a h C a i d e M O F I F a i d e M tx s u e TM O F I F B S U TMS TRST TCK TDO TDI TEST XRESET 図 3.1 全体ブロック図 S2R72C05***データシート （Rev.1.0） EPSON 3 4. 機能説明 4. 機能説明 4.1 電源 本 LSI には 3 系統の電源と、共通の GND があります。USB I/O、IDE I/O、および、TEST I/O 用の 電源である HVDD(3.3V)、CPU I/F I/O 用の電源である CVDD(3.3V∼1.8V)と、内部回路用の電源であ る LVDD(1.8V)を電源としています。(図 4.1 参照) CPU I O CPU -I/F LVDD HVDD 1.8V 3.3V H_SIE HTM D_SIE DTM USB FIFO IDE -I/F IO TEST IO CVDD 1.8V~3.3V IDE 図 4.1 S2R72C05 電源 以下に電源投入順ならびに電源オフ順を説明します。 本 LSI は、定常的に一部の電源のみを ON または OFF することはできません。また、CVDD および HVDD の I/O 電源と、LVDD の内部電源との間で、電源投入順および遮断順に、下記の制限がありま す。CVDD と HVDD の投入順および遮断順には制限がありません。 ・LVDD を先に ON にした後、CVDD および HVDD を ON にするように、電源を投入してください。 ・CVDD および HVDD を OFF にした後、LVDD を OFF にするように、電源を遮断してください。 なお、電源回路の特性や、電源負荷の関係などによって前記の順序を厳密に守れない場合は、LVDD が OFF であり、かつ、CVDD または HVDD が ON となるような状態が 1sec 以下となるようにしてく ださい。 4.2 バウンダリスキャン バウンダリスキャン（JTAG）は、TEST 端子が Low（デフォルト）である時に使用可能です。バウ ンダリスキャンは、JTAG（IEEE 1149.1）仕様に準拠した、BSR（Boundary Scan Register）、それを繋 ぐスキャンパスおよび TAP コントローラで構成されます。バウンダリスキャンの接続情報は、BSDL フォーマットにて提供可能です。 4.2.1 対応インストラクション 本 LSI の JTAG インストラクションビット幅は 4 ビットとなっており、以下の JTAG インストラク ションに対応致します。 4 EPSON S2R72C05***データシート （Rev.1.0） 4. 機能説明 表 4.1 JTAG インストラクションコード インストラクション SAMPLE/PRELOAD BYPASS EXTEST CLAMP HIGHZ IDCODE 説明 LSI 内部状態の BSR への取り込みおよびデータ設 定。 BSR によるスキャンパスをバイパスする。 デバイスの物理的な接続チェック。 出力値を保持しながら、スキャンパスをバイパスす る。 出力を全て Hi-Z に固定する。 定められた DEVICE_CODE の出力。 コード 0010 1111 0000 0011 0100 0001 4.2.2 DEVICE_CODE に関して IDCODE インストラクションに対する DEVICE_CODE の構成要素は以下のとおりとなります。 表 4.2 DEVICE_CODE Version Part Number Manufacturer 1 0x0015 0x0BE したがって、IDCODE インストラクションに対する DEVICE_CODE 応答は、 0001_0000000000010101_00010111110_1 となります。 4.2.3 バウンダリスキャン除外端子 本 LSI の端子のうち、DP_A、DM_A、DP_B、DM_B、R1_A、R1_B、XI、XO、VBUS_B、および、 TEST にはバウンダリスキャンセルが挿入されていないため、スキャン対象外となります。 4.3 リセット 本 LSI は外部 XRESET 端子によるハードリセットと、レジスタ設定によるソフトリセットの機能を 持ちます。 4.3.1 ハードリセット 電源投入時はリセット状態から立ち上げ、電源確定後にリセットを解除してください。 4.3.2 ソフトリセット ソフトウェア的に LSI 全回路のリセット、または、内蔵の USB アナログマクロを個別にリセットす ることができます。ChipReset.AllReset ビットにより、本 LSI の全回路をリセットします。また、 D_Reset.ResetDTM ビット、または、H_Reset.ResetHTM ビットにより、それぞれ、デバイスアナログ マクロ、または、ホストアナログマクロをリセットします。ただし、スリープステート以外では、ア ナログマクロをリセットしないでください。 S2R72C05***データシート （Rev.1.0） EPSON 5 4. 機能説明 4.4 クロック 本 LSI は、オシレータと帰還抵抗(1MΩ)を内蔵し、外付けの振動子によるクロック生成に対応して います。またレジスタ設定により、発振周波数を 12MHz または 24MHz に設定できます。 図 4.2 に発振回路の接続例を示します。図中の発振回路の Cd,Cg,Rd は、振動子によってマッチング をとっていただく必要がありますので、これらの回路定数は振動子メーカにご相談ください。 Cd Cg Rd XO XI 図 4.2 内蔵オシレータと外付け振動子によるクロック生成 4.5 パワーマネージメント 本 LSI はパワーマネジメント機能を装備し、SLEEP / SNOOZE / ACTIVE60 / ACT_DEVICE / ACT_HOST / ACT_ALL の 6 通りのパワーマネジメントステートを持ちます。(図 4.3 参照) ACT_ALL ステートでは全ての機能ブロックが動作状態となります(ただし、USB ホスト機能、およ び、USB デバイス機能を同時には使用できません)。一方、SLEEP ステートでは待機状態からの復帰 するために必要な最低限の回路のみが動作ます。ACT_ALL と SLEEP の間には、動作状態に応じた段 階的なパワーマネジメントステートが存在します。 6 EPSON S2R72C05***データシート （Rev.1.0） 4. 機能説明 CPU -I/F OSC ACT_ALL ACT_HOST ACT_DEVICE ACTIVE60 SNOOZE SLEEP FIFO PLL CPU -I/F FIFO OSC PLL CPU -I/F OSC FIFO PLL CPU -I/F FIFO OSC PLL CPU -I/F* FIFO OSC PLL CPU -I/F* OSC FIFO PLL 動作状態 H_SIE HTM D_SIE DTM IDE-I/F H_SIE HTM D_SIE DTM IDE-I/F H_SIE HTM D_SIE DTM IDE-I/F H_SIE HTM D_SIE DTM IDE-I/F H_SIE HTM D_SIE DTM IDE-I/F H_SIE HTM D_SIE DTM IDE-I/F 非動作状態 *SLEEP, SNOOZEステートでは、CPU-I/Fの一部のみが動作し、 非同期アクセスレジスタがアクセス可能です。 図 4.3 パワーマネージメントステート 4.6 CPU-I/F 本 LSI は 16 ビットインタフェースで CPU と接続します。16bit 単位での Big Endian または Little Endian の Endian を設定できます。Big Endian では、偶数アドレスのレジスタがバスの上位(CD[15:8]) で、奇数アドレスのレジスタがバスの下位(CD[7:0])でアクセスできます。Little Endian では、偶数アド レスのレジスタがバスの下位(CD[7:0])で、奇数アドレスのレジスタがバスの上位(CD[15:8])でアクセス できます。 また、8bit での書き込みに対し、High/Low のストローブ(XWRH/XWRL)でアクセスするストローブ モードか、または、High/Low のバイトイネーブル(XBEH/XBEL)でアクセスするバイトイネーブルモー ドかのバスモードを設定することができます。Endian およびバスモードは、リセット解除直後に CPUIF_MODE レジスタで設定します。 また、本 LSI の CPU-I/F は、2ch の DMA(スレーブ)を装備しています。 パワーマネジメントステートにより、アクセス可能なレジスタが異なります。詳しくは、本 LSI の テクニカルマニュアルをご参照ください。 S2R72C05***データシート （Rev.1.0） EPSON 7 4. 機能説明 4.7 IDE-I/F 本 LSI は、ATA/ATAPI6 に対応する IDE ホスト機能を装備し、PIO モード 0∼4、Multi Word DMA お よび UDMA モード 0∼5 の転送モードをサポートします。 4.8 USB デバイス I/F 本 LSI は、USB2.0(Universal Serial Bus Specification Revision 2.0)規格に準拠した、High-Speed 仕様の USB デバイス機能をサポートします。 4.8.1 スピードモードと転送タイプ 本 LSI は、USB デバイス動作時に HS(480Mbps)および FS(12Mbps)のスピードモードをサポートしま す。バスリセット時に行われるスピードネゴシエーションにより、スピードモードは自動的に決定さ れます。たとえば HS スピードモードに対応する USB ホストと接続した場合は、スピードネゴシエー ションにより自動的に HS 転送モードが選択されます。(ただし、レジスタ設定により、意図的に FS スピードモードに設定することが可能です。) 転送タイプは、コントロール転送(エンドポイント 0)、バルク転送、インタラプト転送、および、ア イソクロナス転送の、USB2.0 規格が定める全ての転送タイプをサポートします。 4.8.2 リソース 4.8.2.1 エンドポイント 本 LSI は、エンドポイント 0 と、５本の汎用エンドポイントを備えています。エンドポイント 0 は コントロール転送をサポートします。汎用エンドポイントはバルク転送、インタラプト転送、および、 アイソクロナス転送をサポートします。汎用エンドポイントのエンドポイントナンバー、マックスパ ケットサイズ、および、転送方向(IN/OUT)は任意に設定できます。 4.8.2.2 FIFO 本 LSI は、USB のデータ転送で使用可能な FIFO を 4.5kB 備え、USB とのデータ転送路を形成しま す。各エンドポイントへの FIFO 容量の割り当て量を、ソフトウェアから任意に設定できます。たと えば、バルク転送を行うエンドポイントに、十分大きなサイズの FIFO エリアを割り当てることによ り、パフォーマンスの向上を図ることができます。 4.8.3 データフロー エンドポイントは、USB FIFO エリアと一対一に割り当てられ、USB FIFO の有効空き容量(OUT 転 送の場合)、または、有効データ数(IN 転送の場合)によって、自動的に USB 上のトランザクションへ の応答を行います。したがって、ソフトウェアは個々のトランザクションの実行に関与する必要がな く、USB FIFO 上のデータフローとして USB のデータ転送を制御することができます。 8 EPSON S2R72C05***データシート （Rev.1.0） 4. 機能説明 CPU USB FIFO Write Read エンドポイント FIFO_Empty Write Data数 < MaxPktS ize FIFO_Full Data数 >= MaxPktSize USB Host INトークン NAKハンドシェイ ク INトークン INトランザクション (Data返信) DATAパケット ク ACK ハンドシェイ 送信完了 FIFO_Empty Write Data数 < MaxPktS ize Data数 >= MaxPktSize FIFO_Full INトランザクション (NAK応答) INトークン NAKハンドシェイ ク INトランザクション （NAK応答) INトークン DATAパケット 空 INトランザクション (Data返信) ク ACK ハンドシェイ データ 図 4.4 データフローの例(IN 転送で MaxPktSize 分の FIFO を割り当てた場合) CPU USB FIFO Read Write エンドポイント 空き数 >= MaxPktSize FIFO_Empty USB Host PINGトークン ACKハンドシェイ ク OUTトークン DATAパケット NYETハンドシェイ 受信完了 PINGトランザクション (ACK応答) OUTトランザクション (Data受信) ク FIFO_Full Read 空き数 < MaxPktS ize 空き数 >= MaxPktSize FIFO_Empty PINGトークン NAKハンドシェイ ク PINGトークン ACKハンドシェイ ク 空 PINGトランザクション （NAK応答) PINGトランザクション (ACK応答) データ 注) PINGトランザクションはHigh Speedモード時にのみ行われます 図 4.5 データフローの例(OUT 転送で MaxPktSize 分の FIFO を割り当てた場合) S2R72C05***データシート （Rev.1.0） EPSON 9 4. 機能説明 4.8.4 USB デバイスポートの外付け回路 本 LSI は FS および HS のデバイス終端抵抗を内蔵しており、一般的に用いられているインピーダン ス調整のための外付け部品が不要です。そのため、DP/DM ラインは、本 LSI の端子とコネクタとを直 結することができます。ただし、静電保護や EMI 対策につきましては、必要に応じて適切な部品をご 使用ください。 VBUS 端子は 5V 入力となっており、外部での電圧変換を必要としません。ただし市場の USB ホス ト製品や HUB 製品によっては、VBUS に定格を超えるサージを印加するものがありますので、その ための保護回路を推奨しています。 別途、「S1R72V シリーズ向け USB2.0 Hi-Speed 用 PCB 設計ガイドライン」を用意しておりますの で、ご参照ください。 4.9 USB ホスト I/F 本 LSI は、USB2.0(Universal Serial Bus Specification Revision 2.0)規格に準拠した、High-Speed 仕様の USB ホスト機能をサポートします。 4.9.1 スピードモードと転送タイプ 本 LSI は、USB ホスト動作時に HS(480Mbps)、FS(12Mbps)および LS(1.5Mbps)のスピードモードを サポートします。バスリセット時に行われるスピードネゴシエーションにより、スピードモードは自 動的に決定されます。 転送タイプは、コントロール転送、バルク転送、インタラプト転送、および、アイソクロナス転送 の、USB2.0 規格が定める全ての転送タイプをサポートします。 4.9.2 リソース 4.9.2.1 チャネル 本 LSI では、デバイスのエンドポイントと１対１で対応し、そのエンドポイントと行う転送の為の 設定レジスタセットをチャネルと呼びます。本 LSI は、コントロール転送専用チャネルを１本と、バ ルク転送専用チャネルを１本と､バルク転送、インタラプト転送、および、アイソクロナス転送をサポー トする汎用チャネルを４本備えています。全てのチャネルのエンドポイントナンバー、マックスパケッ トサイズ、および、転送方向(IN/OUT)は任意に設定できます。また、チャネルをソフトウェアで時分 割で使用することにより､チャネル数を越える数のエンドポイントと転送を行うことができます。 4.9.2.2 FIFO 本 LSI は、USB のデータ転送を行う FIFO を 4.5kB 備え、USB とのデータ転送路を形成します。各 チャネルへの FIFO 容量の割り当て量を、ソフトウェアから任意に設定できます。たとえば、バルク 転送を行うチャネルに、十分大きなサイズの FIFO エリアを割り当てることにより、パフォーマンス の向上を図ることができます。 4.9.3 データフロー チャネルは、FIFO エリアと一対一に割り当てられ、FIFO の有効空き容量(IN 転送の場合)、または、 有効データ数(OUT 転送の場合)によって、自動的に USB 上へトランザクションの発行を行います。し たがって、ソフトウェアは個々のトランザクションの実行に関与する必要がなく、FIFO 上のデータフ ローとして USB のデータ転送を制御することができます。 10 EPSON S2R72C05***データシート （Rev.1.0） 4. 機能説明 CPU FIFO Read チャネル USB Device Write 空き数 >= MaxPktSize FIFO_Empty INトークン ク NAKハンドシェー INトランザクション (NAK応答) INトークン 受信完了 FIFO_Full Read DATAパケット ACKハンドシェー INトランザクション (Data受信) ク 空き数 < MaxPktS ize 空き数 >= MaxPktSize FIFO_Empty INトークン 空 ク NAKハンドシェー データ INトランザクション (NAK応答) 図 4.6 データフローの例(IN 転送で MaxPktSize 分の FIFO を割り当てた場合) S2R72C05***データシート （Rev.1.0） EPSON 11 4. 機能説明 CPU FIFO Write チャネル USB Device Read FIFO_Empty Write Data数 < MaxPktS ize FIFO_Full Data数 >= MaxPktSize OUTトークン DATAパケット 送信完了 FIFO_Empty Write OUTトランザクション ク ACKハンドシェー Data数 < MaxPktS ize Data数 >= MaxPktSize FIFO_Full OUTトークン DATAパケット 空 データ 送信完了 OUTトランザクション ク ACKハンドシェー 図 4.7 データフローの例(OUT 転送で MaxPktSize 分の FIFO を割り当てた場合) 4.9.4 USB ホストポートの外付け回路 本 LSI は HS 終端抵抗を含めた USB ホストの終端抵抗を内蔵しているので、一般的に用いられてい るインピーダンス調整のための外付け部品が不要です。そのため、DP/DM ラインは、本 LSI の端子と コネクタとを直結することができます。ただし、静電保護や EMI 対策につきましては、必要に応じて 適切な部品をご使用ください。 VBUS に関しては外付けの VBUS 制御部品が必要となります。 4.10 FIFO 4.10.1 USB FIFO 本 LSI は、USB のデータ転送を行う USB FIFO を 4.5kB 備え、USB デバイス I/F と USB ホスト I/F とで共有します。各エンドポイントまたはチャネルへの USB FIFO 容量の割り当て量を、ソフトウェ アから任意に設定できます。 USB FIFO を介して、USB-I/F と CPU-I/F との間の転送や、USB-I/F と IDE-I/F との間のダイレクト 転送を行うことができます。 4.10.2 Media FIFO 本 LSI は、IDE のデータ転送を行う Media FIFO を 64B 備え、IDE-I/F と CPU-I/F とのデータ転送路 を形成します。Media FIFO では USB-I/F とのデータ転送を行うことはできません。 12 EPSON S2R72C05***データシート （Rev.1.0） 5. 端子配置図 HVDD LVDD VSS XHRESET HDD7 HDD8 HDD6 HDD9 VSS HDD5 HDD10 HDD4 HDD11 LVDD VSS HVDD HDD3 HDD12 HDD2 HDD13 VSS HDD1 HDD14 HDD0 HVDD HDD15 HDMARQ XHIOW XHIOR HIORDY XHDMACK HINTRQ 5. 端子配置図 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 HDA1 XHPDIAG 97 98 99 64 CVDD 63 LVDD 62 CD15 HDA0 LVDD 100 VSS 101 HVDD 102 HDA2 103 XHCS0 104 XHCS1 105 XHDASP 106 VBUSFLG_A 107 VBUSEN_A 108 LVDD 109 VSS R1_A VSS HVDD DM_A 110 111 112 113 114 S2R72C05F00Axxx QFP15-128 CD14 CD13 CD12 CD11 CD10 CD9 CD8 54 53 52 51 50 49 VSS CD7 CD6 CD5 VSS CVDD 48 CD4 VSS 115 DP_A HVDD LVDD VSS TEST TDO 61 60 59 58 57 56 55 116 117 118 119 120 121 TCK 122 HVDD 123 TMS 124 TDI 125 47 46 45 44 CD3 CD2 CD1 CD0 43 42 41 40 VSS LVDD XDACK1 XDREQ1 39 XDACK0 38 XDREQ0 37 XINT 36 VSS 35 CVDD 34 VSS 33 XWRL TRST 126 LVDD 127 XWRH XRD XCS CA8 CA7 CA6 CA5 CA4 CA3 CA2 CA1 XBEL XRESET CVDD VSS LVDD N.C. VSS LVDD VBUS_B HVDD 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 DP_B VSS 8 VSS LVDD 7 DM_B XO 5 6 HVDD 4 VSS 3 VSS 2 R1_B 1 VSS XI 128 図 5.1 QFP パッケージ端子配置図 S2R72C05***データシート （Rev.1.0） EPSON 13 5. 端子配置図 S2R72C05/PFBGA8UX121,PFBGA10UX121 TOP View 1 2 3 4 5 6 7 8 9 10 11 NC XI LVDD LVDD DP_A DM_A HVDD R1_A LVDD HDA0 NC XO VSS TRST VSS HVDD VSS VBUSEN_A VSS VSS HDA2 XHPDIAG LVDD VSS TDI TCK TEST XHCS0 VBUSFLG_A VSS XHCS1 HDA1 HINTRQ R1_B VSS TDO XHDASP HVDD XHDMACK HIORDY XHIOW XHIOR HDD0 HDMARQ HVDD TMS VSS LVDD VSS HDD14 HDD15 HDD12 VSS HDD2 HDD13 DM_B VSS VSS CA2 VSS LVDD HDD3 VSS HDD1 VSS HVDD DP_B HVDD VBUS_B CA3 XINT XDACK1 HVDD HDD11 HDD5 HDD10 HDD4 LVDD VSS CVDD CA4 XDACK0 CD3 CD6 CVDD CD13 HDD8 HDD9 LVDD XRESET CA1 XBEL XDREQ1 CD0 CD4 CD7 CD10 HDD6 HDD7 CA8 XCS CA5 CA6 CA7 CD1 CD5 CD9 CD12 CD14 XHRESET NC XRD XWRH XWRL XDREQ0 CD2 CVDD CD8 CD11 CD15 NC 1 2 3 4 5 6 7 8 9 10 11 A B C D E F G H J K L 図 5.2 BGA パッケージ端子配置図 14 EPSON S2R72C05***データシート （Rev.1.0） 6. 端子機能説明 6. 端子機能説明 OSC Pin Ball 名称 I/O RESET 端子タイプ 128 A2 XI IN - Analog 1 B1 XO OUT - Analog Ball C5 D3 C4 E2 C3 B3 名称 TEST TDO TCK TMS TDI TRST 端子説明 内部発振回路用入力 12MHz/24MHz 内部発振回路用出力 TEST Pin 120 121 122 124 125 126 I/O IN OUT IN IN IN IN RESET 端子タイプ 端子説明 テスト端子(Low 固定) Hi-Z 2mA バウンダリスキャン TDO 端子 バウンダリスキャン TCK 端子 バウンダリスキャン TMS 端子 バウンダリスキャン TDI 端子 バウンダリスキャン TRST 端子 バウンダリスキャン機能を使用しない場合は、TEST, TCK, TMS, TDI, TRST の各端子は Low 固定、 TDO 端子はオープンとして処理してください。 PD: Pull Down PU: Pull Up USB Pin Ball 名称 I/O RESET 端子タイプ 111 A8 R1_A IN - Analog 116 114 A5 A6 DP_A DM_A BI BI Hi-Z Hi-Z 107 C7 VBUSFLG_A IN (PU) 108 B7 VBUSEN_A OUT Lo Analog Analog Schmitt (PU) 2mA 5 D1 R1_B IN - Analog 11 9 13 G1 F1 G3 DP_B DM_B VBUS_B BI BI IN Hi-Z Hi-Z (PD) Analog Analog (PD) 端子説明 内部動作基準電流設定端子 6.2kΩ±1％の抵抗を VSS 間に接続 USB ホスト・データライン Data＋ USB ホスト・データライン Data− USB パワースイッチ・フォールト検出信号 1:正常 0:異常 USB パワースイッチ制御信号 内部動作基準電流設定端子 6.2kΩ±1％の抵抗を VSS 間に接続 USB デバイス・データライン Data＋ USB デバイス・データライン Data− USB デバイス・バス検出信号 PD: Pull Down PU: Pull Up S2R72C05***データシート （Rev.1.0） EPSON 15 6. 端子機能説明 CPU I/F Pin Ball 名称 I/O RESET 端子タイプ Bus Mode ⇒ - 20 31 J2 L2 XRESET XRD IN IN 33 L4 XWRL (XWR) IN - - 32 L3 XWRH (XBEH) IN - - 30 K2 XCS IN - 37 G5 XINT OUT High 38 39 40 41 L5 H5 J5 G6 XDREQ0 XDACK0 XDREQ1 XDACK1 OUT IN OUT IN High High - 2mA (Tri-state) 2mA 2mA - 21 J4 XBEL IN - - 22 23 24 25 26 27 28 29 44 45 46 47 48 51 52 53 55 56 57 58 59 60 61 62 J3 F4 G4 H4 K3 K4 K5 K1 J6 K6 L6 H6 J7 K7 H7 J8 L8 K8 J9 L9 K9 H9 K10 L10 CA1 CA2 CA3 CA4 CA5 CA6 CA7 CA8 CD0 CD1 CD2 CD3 CD4 CD5 CD6 CD7 CD8 CD9 CD10 CD11 CD12 CD13 CD14 CD15 IN IN IN IN IN IN IN IN BI BI BI BI BI BI BI BI BI BI BI BI BI BI BI BI Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z 2mA 2mA 2mA 2mA 2mA 2mA 2mA 2mA 2mA 2mA 2mA 2mA 2mA 2mA 2mA 2mA 端子説明 16bit Strobe mode 16bit BE mode リセット信号 リード・ストローブ ライト・ストローブ ライト・ストローブ 下位 ライト・ストローブ ハイ・バイト 上位 イネーブル チップセレクト信号 割り込み出力信号 DMA0 リクエスト DMA0 アクノリッジ DMA1 リクエスト DMA1 アクノリッジ ロー・バイト High or Low 固定 イネーブル CPU バスアドレス CPU データバス XINT 端子は、レジスタ設定により、1/0 モードと Hi-Z/0 モードを選択できます。 PD: Pull Down PU: Pull Up 16 EPSON S2R72C05***データシート （Rev.1.0） 6. 端子機能説明 IDE I/F Pin 103 97 99 105 104 93 92 91 95 94 96 68 106 98 90 87 84 82 77 75 72 70 69 71 74 76 81 83 86 88 Ball B10 C10 A10 C9 C6 D9 D8 D11 D6 D7 C11 K11 D4 B11 E7 E6 E11 E8 G8 G10 H11 H10 J11 J10 G9 G11 F7 E10 F9 D10 名称 HDA2 HDA1 HDA0 XHCS1 XHCS0 XHIOR XHIOW HDMARQ XHDMACK HIORDY HINTRQ XHRESET XHDASP XHPDIAG HDD15 HDD14 HDD13 HDD12 HDD11 HDD10 HDD9 HDD8 HDD7 HDD6 HDD5 HDD4 HDD3 HDD2 HDD1 HDD0 I/O OUT OUT OUT OUT OUT OUT OUT IN OUT IN IN OUT IN IN BI BI BI BI BI BI BI BI BI BI BI BI BI BI BI BI RESET Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z (PD) Hi-Z (PU) (PD) Hi-Z (PU) (PU) Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z (PD) Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z 端子タイプ 端子説明 4mA 4mA IDE レジスタ・アドレス 4mA 4mA コントロールレジスタアクセス用チップセレクト 4mA コマンドブロックレジスタアクセス用チップセレクト 4mA IDE リードストローブ 4mA IDE ライトストローブ (PD) DMA 転送要求 4mA DMA 転送許可 (PU) IDE レジスタレディ信号 (PD) IDE 割り込み要求 4mA IDE バスリセット (PU) ドライブ有効／スレーブドライブ有り (PU) 診断シーケンス終了信号 4mA(PU) 4mA(PU) 4mA(PU) 4mA(PU) 4mA(PU) 4mA(PU) 4mA(PU) 4mA(PU) IDE データ・バス 4mA(PD) 4mA(PU) 4mA(PU) 4mA(PU) 4mA(PU) 4mA(PU) 4mA(PU) 4mA(PU) PU および PD はレジスタ設定により ON/OFF できます。 PD: Pull Down PU: Pull Up （注）IDE I/F 端子は全て 5V トレラントになっております。 S2R72C05***データシート （Rev.1.0） EPSON 17 6. 端子機能説明 POWER Pin 8, 12, 65, 80, 89, 102, 113, 117, 123 19, 35, 49, 64 3, 14, 17, 42, 63, 66, 78, 100, 109, 118, 127 2, 4, 6, 7, 10, 15, 18, 34, 36, 43, 50, 54, 67, 73, 79, 85, 101, 110, 112, 115, 119 16 18 Ball G7, D5, F11, E1, G2, B5, A7 H3, L7, H8 名称 電圧 HVDD 3.3V CVDD 1.8∼3.3 V CPU I/F I/O 用電源 J1, E4, F6, H1, A3, A4 , C1, A9 LVDD 1.8V OSC I/O, 内部電源 VSS 0V GND N.C. 0V N.C.端子(GND に接続してください) F3, E3, E5, F5, C8,F8, E9, F10, H2, F2, B2, B4, B6, B8, D2, C2, B9 A1, L1, A11, L11 EPSON 端子説明 IDE I/F I/O, USB I/O, TEST I/O 用電源 S2R72C05***データシート （Rev.1.0） 7. 電気的特性 7. 電気的特性 7.1 絶対最大定格 項目 電源電圧 入力電圧 出力電圧 出力電流／端子 保存温度 記号 HVDD CVDD LVDD HVI CVI*1 IVI*2 VVI*3 LVI*4 HVO CVO*1 IOUT Tstg 定格値 VSS - 0.3 ∼ 4.0 VSS - 0.3 ∼ 4.0 VSS - 0.3 ∼ 2.5 VSS - 0.3 ∼ HVDD + 0.5 VSS - 0.3 ∼ CVDD + 0.5 VSS - 0.3 ∼ 5.5 VSS - 0.3 ∼ 6.0 VSS - 0.3 ∼ LVDD + 0.5 VSS - 0.3 ∼ HVDD + 0.5 VSS - 0.3 ∼ CVDD + 0.5 ±10 -65 ∼ +150 単位 V V V V V V V V V V mA ℃ *1 CPU-IF *2 IDE-I/F *3 VBUS_B *4 XI 7.2 推奨動作条件 項目 電源電圧 入力電圧 周囲温度 記号 HVDD CVDD LVDD HVI CVI*1 IVI*2 VVI*3 LVI*4 Ta Min. 3.00 1.65 1.65 -0.3 -0.3 -0.3 -0.3 -0.3 -40 Typ. 3.30 1.80 25 Max. 3.60 3.60 1.95 HVDD+0.3 CVDD+0.3 5.5 6.0 LVDD+0.3 105 単位 V V V V V V V V ℃ *1 CPU-I/F *2 IDE-I/F *3 VBUS_B *4 XI 本ＩＣは下記順序で電源投入を行ってください。 LVDD (内部) →HVDD,CVDD(IO 部) また、本 IC は下記順序で電源遮断を行ってください。 HVDD,CVDD(IO 部) →LVDD (内部) 注) LVDD が切断されている状態で HVDD,CVDD のみを継続的(1Sec 以上)に印可することは Chip の信 頼性上問題がありますので避けてください。 S2R72C05***データシート （Rev.1.0） EPSON 19 7. 電気的特性 7.3 DC 特性 7.3.1 消費電流 項目 電源供給電流 電源電流 記号 ※1 IDDH IDDCH IDDCL IDDL 静止電流 電源電流 入力リーク 入力リーク電流 入力リーク 入力リーク電流 (5V トレラント) ※2 IDDS IL ILIF 条件 Min. Typ. Max. 単位 - 41 65 mA - 1 4 mA - 0.7 2 mA - 75 120 mA VIN = HVDD,CVDD,LVDD or VSS HVDD = 3.6V CVDD = 3.6V LVDD = 1.95V - - 80 μA HVDD = 3.6V CVDD = 3.6V LVDD = 1.95V HVIH = HVDD CVIH = CVDD LVIH = LVDD VIL = VSS -5 - 5 μA HVDD = 3.0V CVDD = 1.65V LVDD = 1.65V HVOH = 5.5V -10 - 10 μA HVDD = 3.3V(Typ.), HVDD = 3.6V(Max.) CVDD = 3.3V(Typ.), CVDD = 3.6V(Max.) CVDD = 1.8V(Typ.), CVDD = 1.95V(Max) LVDD = 1.8V(Typ.), LVDD = 1.95V(Max.) ※1： Typ.は USB ホストとして USB-HDD を接続し、IDE-HDD と USB-HDD 間でデータを送受信 している状態(実転送レート 30MB/s)での測定値。Max.は同値からの見積値。 ※2： Ta = 25℃、双方向端子が入力状態である場合の静止電流値。 20 EPSON S2R72C05***データシート （Rev.1.0） 7. 電気的特性 弊社動作環境下における、各パワーマネジメントステートでの消費電力測定値(Ta = 25℃) 項目 SLEEP 電源電力 SNOOZE 電源電力 ACTIVE60(IDE⇔CPU) 電源電力 ACT_DEVICE/ACT_ALL (IDE⇔USB) 電源電力 ACT_HOST/ACT_ALL (IDE⇔USB) 電源電力 ACT_HOST/ACT_ALL (IDE⇔USB) 電源電力 条件 CPU バス動作※1※2 HVDD = 3.3V CVDD = 3.3V LVDD = 1.8V CPU バス動作※1※2 HVDD = 3.3V CVDD = 3.3V LVDD = 1.8V ※3 HVDD = 3.3V CVDD = 3.3V LVDD = 1.8V ※4 Min. Typ. Max. 単位 - 0.23 - mW - 1.8 - mW - 41 - mW HVDD = 3.3V CVDD = 3.3V LVDD = 1.8V Copy※5 - 131 - mW HVDD = 3.3V CVDD = 3.3V LVDD = 1.8V Direct Copy※6 - 134 - mW HVDD = 3.3V CVDD = 3.3V LVDD = 1.8V - 273 - mW ※1： ※2： ※3： ※4： CPU が CPU バス上に接続されているメモリ(SRAM や ROM 等)にアクセスしている状態。 S2R72C05 が内蔵している DP プルアップ抵抗による消費電流値(約 200μA)を除く。 IDE-HDD と CPU 間でデータを送受信している状態(実転送レート 4MB/s)。 USB デバイスとして PC に接続し、IDE-HDD と USB 間でデータを送受信している状態(実転 送レート 25MB/s)。 ※5： USB ホストとして USB-HDD を接続し、IDE-HDD と USB-HDD 間でデータを送受信している 状態(実転送レート 5.3MB/s)。 ※6： USB ホストとして USB-HDD を接続し、IDE-HDD と USB-HDD 間でデータを送受信している 状態(実転送レート 30MB/s)。 S2R72C05***データシート （Rev.1.0） EPSON 21 7. 電気的特性 7.3.2 入力特性 項目 入力特性(LVCMOS) "H"レベル入力電圧 "L"レベル入力電圧 入力特性(LVCMOS) "H"レベル入力電圧 "L"レベル入力電圧 "H"レベル入力電圧 "L"レベル入力電圧 入力特性(LVCMOS) "H"レベル入力電圧 "L"レベル入力電圧 シュミット入力特性 "H"レベルトリガ電圧 "L"レベルトリガ電圧 ヒステリシス電圧 シュミット入力特性 （USB FS) "H"レベルトリガ電圧 "L"レベルトリガ電圧 ヒステリシス電圧 入力特性(USB FS 差動) 差動入力感度 入力特性(VBUS) "H"レベルトリガ電圧 "L"レベルトリガ電圧 ヒステリシス電圧 入力特性 プルアップ抵抗 入力特性 プルダウン抵抗 入力特性 プルダウン抵抗 22 記号 条件 Min. Typ. Max. 単位 端子名： TEST, TDI, TCK, TRST, TMS VIH1 HVDD = 3.6V 2.2 V VIL1 HVDD = 3.0V 0.8 V 端子名： CA[8:1], CD[15:0], XCS, XRD, XWRL, XWRH, XBEL, XDACK0, XDACK1, XRESET VIH2 CVDD = 3.6V 2.2 V VIL2 CVDD = 3.0V 0.8 V VIH3 CVDD = 1.95V 1.27 V VIL3 CVDD = 1.65V 0.57 V 端子名： HDD[15:0], HDMARQ, HIORDY, HINTRQ, XHDASP, XHPDIAG VIH4 HVDD = 3.6V 2.2 V VIL4 HVDD = 3.0V 0.8 V 端子名： VBUSFLG_A VT+ HVDD = 3.6V 1.4 2.7 V VTHVDD = 3.0V 0.6 1.8 V ΔV HVDD = 3.0V 0.3 V 端子名： DP_A, DM_A, DP_B, DM_B VT+(USB) HVDD = 3.6V 1.1 1.8 VT-(USB) HVDD = 3.0V 1.0 1.5 ΔV(USB) HVDD = 3.0V 0.1 端子名： DP_A, DM_A のペア、 DP_B, DM_B のペア VDS(USB) HVDD = 3.0V 0.2V 差動入力電圧 = 0.8V∼2.5V 端子名： VBUS_B VT+(VBUS) HVDD = 3.6V 1.86 2.85 VT-(VBUS) HVDD = 3.0V 1.48 2.23 ΔV(VBUS) HVDD = 3.0V 0.31 0.64 端子名： HDD[15:8], HDD[6:0], HIORDY, XHDASP, XHPDIAG, VBUSFLG_A RPLU VIL = VSS 50 100 240 端子名： HDD[7], HDMARQ, HINTRQ RPLD VIH = HVDD 50 100 240 端子名： VBUS_B RPLDV VIH = 5.0V 110 125 150 EPSON V V V V V V V kΩ kΩ kΩ S2R72C05***データシート （Rev.1.0） 7. 電気的特性 7.3.3 出力特性 項目 出力特性 "H"レベル出力電圧 "L"レベル出力電圧 "H"レベル出力電圧 "L"レベル出力電圧 出力特性 "H"レベル出力電圧 "L"レベル出力電圧 出力特性 "H"レベル出力電圧 "L"レベル出力電圧 出力特性(USB FS) "H"レベル出力電圧 "L"レベル出力電圧 出力特性(USB HS) "H"レベル出力電圧 "L"レベル出力電圧 出力特性 OFF-STATE リーク電流 出力特性 OFF-STATE リーク電流 (5V トレラント) S2R72C05***データシート （Rev.1.0） 記号 条件 Min. Typ. Max. 単位 端子名： CD[15:0], XDREQ0, XDREQ1, XINT VOH1 CVDD = 3.0V CVDD-0.4 V IOH = -2mA VOL1 CVDD = 3.0V VSS+0.4 V IOL = 2mA VOH2 CVDD = 1.65V CVDD-0.4 V IOH = -1mA VOL2 CVDD = 1.65V VSS+0.4 V IOL = 1mA 端子名： HDD[15:0], HDA[2:0], XHCS1, XHCS0, XHIOR, XHIOW, XHDMACK, XHRESET VOH3 HVDD = 3.0V HVDD-1.0 V IOH = -4mA VOL3 HVDD = 3.0V VSS+0.4 V IOL = 4mA 端子名： TDO, VBUSEN_A VOH4 HVDD = 3.0V HVDD-0.4 V IOH = -2mA VOL4 HVDD = 3.0V VSS+0.4 V IOL = 2mA 端子名： DP_A, DM_A, DP_B, DM_B VOH(USB) HVDD=3.0V 2.8 V VOL(USB) HVDD=3.6V 0.3 V 端子名： DP_A, DM_A, DP_B, DM_B VHSOH HVDD = 3.0V 360 mV (USB) VHSOL HVDD = 3.6V 10.0 mV (USB) 端子名： CD[15:0], XINT IOZ HVDD = 3.6V CVDD = 1.95V -5 5 μA CVOH = CVDD VOL = VSS 端子名： HDD[15:0], HDA[2:0], XHCS1, XHCS0, XHIOR, XHIOW, XHDMACK, XHRESET IOZHF HVDD = 3.0V -10 10 μA HVOH = 5.5V EPSON 23 7. 電気的特性 7.3.4 端子容量 項目 端子容量 入力端子容量 端子容量 出力端子容量 端子容量 入出力端子容量 1 端子容量 入出力端子容量 2 24 記号 条件 Min. Typ. 端子名： 全入力端子 CI f = 10MHz HVDD = CVDD = LVDD = VSS 端子名： 全出力端子 CO f = 10MHz HVDD = CVDD = LVDD = VSS 端子名： 全入出力端子(DP_A, DM_A, DP_B, DM_B を除く) CIO1 f = 10MHz HVDD = CVDD = LVDD = VSS 端子名： DP_A, DM_A, DP_B, DM_B CIO2 f = 10MHz HVDD = CVDD = LVDD = VSS EPSON Max. 単位 10 pF 10 pF 10 pF 10 pF S2R72C05***データシート （Rev.1.0） 7. 電気的特性 7.4 AC 特性 7.4.1 RESET タイミング tRESET XRESET 記号 tRESET 説明 リセットパルス幅 min typ max 単位 40 - - ns min typ max 単位 7.4.2 クロックタイミング tCYC tCYCL tCYCH XI 記号 説明 tCYC クロックサイクル(ClkSelect=0) 11.999 12 12.001 MHz tCYC クロックサイクル(ClkSelect=1) 23.998 24 24.002 MHz 45 - 55 % tCYCH tCYCL クロックデューティ S2R72C05***データシート （Rev.1.0） EPSON 25 7. 電気的特性 7.4.3 CPU/DMA I/F アクセスタイミング 7.4.3.1 CVDD=1.65V∼3.6V での規定 tcas tcah CA（I） tccn tccs tcch XCS（I） trcy tras XRD（I） trng trdf リード trbd trbh trdh CD（O） Valid twcy XWRH/L（I） XWR ライト twas twng twbs XBEH/L(I) twbh twah twds twdh CD（I） tdrn XDREQ0/1(O) tdaa tdan XDACK0/1(I) （CL=30pF） 記号 項目 min typ max unit tcas アドレスセットアップ時間 6 - - ns tcah アドレスホールド時間 6 - - ns tccs XCSセットアップ時間 6 - - ns tcch XCSホールド時間 6 - - ns tccn XCSネゲート時間（CPUIFモード設定時のみ※） 15 - - ns trcy リードサイクル 80 - - ns tras リードストローブアサート時間 40 - - ns trng リードストローブネゲート時間 25 - - ns trbd リードデータ出力開始時間 1 - - ns trdf リードデータ確定時間 - - 35 ns trdh リードデータホールド時間 3 - - ns trbh リードデータ出力遅延時間 - - 10 ns twcy ライトサイクル 80 - - ns twas ライトストローブアサート時間 40 - - ns twng ライトストローブネゲート時間 25 - - ns twbs ライトバイトイネーブルセットアップ時間 6 - - ns twbh ライトバイトイネーブルホールド時間 6 - - ns twds ライトデータ遅延許容時間 - - 10 ns twdh ライトデータホールド時間（ストローブネゲーションから） 6 - - ns twah ライトデータホールド時間（ストローブアサーションから） 50 - - ns tdrn XDREQ0/1ネゲート遅延時間 - - 35 ns tdaa XDACK0/1セットアップ時間 6 - - ns tdan XDACK0/1ホールド時間 6 - - ns ※CPUIFモードの設定に関しては『テクニカルマニュアル』を参照してください。 26 EPSON S2R72C05***データシート （Rev.1.0） 7. 電気的特性 7.4.3.2 CVDD=3.0∼3.6V に制限した場合の規定 tcas tcah CA（I） tccn tccs tcch XCS（I） trcy tras XRD（I） trng trdf リード trbd trbh trdh CD（O） Valid twcy XWRH/L（I） XWR ライト twas twng twbs XBEH/L(I) twbh twah twds twdh CD（I） tdrn XDREQ0/1(O) tdaa tdan XDACK0/1(I) （CL=30pF） 記号 min typ max unit tcas アドレスセットアップ時間 項目 6 - - ns tcah アドレスホールド時間 6 - - ns tccs XCSセットアップ時間 6 - - ns tcch XCSホールド時間 6 - - ns tccn XCSネゲート時間（CPUIFモード設定時のみ※） 15 - - ns trcy リードサイクル 75 - - ns tras リードストローブアサート時間 37 - - ns trng リードストローブネゲート時間 25 - - ns trbd リードデータ出力開始時間 1 - - ns trdf リードデータ確定時間 - - 30 ns trdh リードデータホールド時間 3 - - ns trbh リードデータ出力遅延時間 - - 10 ns twcy ライトサイクル 75 - - ns twas ライトストローブアサート時間 37 - - ns twng ライトストローブネゲート時間 25 - - ns twbs ライトバイトイネーブルセットアップ時間 6 - - ns twbh ライトバイトイネーブルホールド時間 6 - - ns twds ライトデータ遅延許容時間 - - 10 ns twdh ライトデータホールド時間（ストローブネゲーションから） 6 - - ns twah ライトデータホールド時間（ストローブアサーションから） 50 - - ns tdrn XDREQ0/1ネゲート遅延時間 - - 30 ns tdaa XDACK0/1セットアップ時間 6 - - ns tdan XDACK0/1ホールド時間 6 - - ns ※CPUIFモードの設定に関しては『テクニカルマニュアル』を参照してください。 S2R72C05***データシート （Rev.1.0） EPSON 27 7. 電気的特性 7.4.4 IDE I/F タイミング 7.4.4.1 PIO Read Timing DATA DATA転送方向： S1R72V05 XHCS0(O) T321 T322 HDA[2:0](O) T323 T325 T324 T326 XHIOR(O) T327 HDD[15:0](I) T328 stable stable T329 HIORDY(I) 記号 min typ max 単位 T321 XHCS0↓ → HDA HDA出力遅延時間 説明 - 0 - ns T322 XHCS0↑ → HDA HDAホールド時間 - 0 - ns T323 XHCS0↓ → XHIOR↓ XHCS0セットアップ時間 80 - - ns T324 XHIOR↓ → XHIOR↑ XHIORアサートパルス幅 - (AP+4) * 16.7 - 3 - ns T325 XHIOR↑ → XHIOR↓ XHIORネゲートパルス幅 - (NP+4) * 16.7 + 3 - ns T326 XHIOR↑ → XHCS0↑ XHCS0ホールド時間 50 - - ns T327 HDD → XHIOR↑ データセットアップ時間 10 - - ns T328 XHIOR↑ → HDD データホールド時間 0 - - ns T329 HIORDYアサート→ XHIOR↑ XHIOR出力遅延時間 - - 25 ns *1:AP=IDE_Tmod.AssertPulseWidth, NP=IDE_Tmod.NegatePulseWidth 詳細はレジスタ説明、”IDE Transfer Mode”を参照のこと 28 EPSON S2R72C05***データシート （Rev.1.0） 7. 電気的特性 7.4.4.2 PIO Write Timing DATA DATA転送方向： S1R72V05 XHCS0(O) T331 T332 HDA[2:0](O) T333 T335 T334 T336 XHIOW(O) T337 HDD[15:0](O) T338 valid valid T339 HIORDY(I) 記号 min typ max 単位 T331 XHCS0↓ → HDA HDA出力遅延時間 説明 - 0 - ns T332 XHCS0↑ → HDA HDAホールド時間 - 0 - ns T333 XHCS0↓ → XHIOW↓ XHCS0セットアップ時間 80 - - ns T334 XHIOW↓ → XHIOW↑ XHIOWアサートパルス幅 - (AP+4) * 16.7 - 3 - ns T335 XHIOW↑ → XHIOW↓ XHIOWネゲートパルス幅 - (NP+4) * 16.7 + 3 - ns T336 XHIOW↑ → XHCS0↑ XHCS0ホールド時間 50 - - ns T337 XHIOW↓ → HDD データ出力遅延時間 0 - 10 ns T338 XHIOW↑ → HDD データバスネゲート時間 33 - 45 ns T339 HIORDYアサート→ XHIOW↑ XHIOW出力遅延時間 - - 25 ns *1:AP=IDE_Tmod.AssertPulseWidth, NP=IDE_Tmod.NegatePulseWidth 詳細はレジスタ説明、”IDE Transfer Mode”を参照のこと S2R72C05***データシート （Rev.1.0） EPSON 29 7. 電気的特性 7.4.4.3 DMA Read Timing DATA S1R72V05 DATA転送方向： XHCS[1:0](O) HDA[2:0](O) T342 HDMARQ(I) T341 T344 XHDMACK(O) T343 T346 T347 T348 XHIOR(O) T345 T349 HDD[15:0](I) 記号 T34a stable 説明 stable min typ max 単位 T341 XHCS↑、HDA → XHDMACK↓ アドレスセットアップ時間 70 - - ns T342 XHIOR↑ → XHCS↑、HDA アドレスホールド時間 50 - - ns T343 HDMARQ↑ → XHDMACK↓ XHDMACK応答時間 17 - - ns T344 XHIOR↓→ HDMARQネゲート HDMARQホールド時間 0 - - ns T345 XHDMACK↓ → XHIOR↓ XHDMACKセットアップ時間 0 - - ns T346 XHIOR↓ → XHIOR↑ XHIORアサートパルス幅 - (AP+4) * 16.7 - 3 - ns T347 XHIOR↑ → XHIOR↓ XHIORネゲートパルス幅 - (NP+4) * 16.7 + 3 - ns T348 XHIOR↑ → XHDMACK↑ XHDMACKホールド時間 30 - 90 ns T349 HDD → XHIOR↑ データセットアップ時間 10 - - ns T34a XHIOR↑ → HDD データバスホールド時間 0 - - ns *1:AP=IDE_Tmod.AssertPulseWidth, NP=IDE_Tmod.NegatePulseWidth 詳細はレジスタ説明、”IDE Transfer Mode”を参照のこと 30 EPSON S2R72C05***データシート （Rev.1.0） 7. 電気的特性 7.4.4.4 DMA Write Timing DATA S1R72V05 DATA転送方向： XHCS[1:0](O) HDA[2:0](O) T352 HDMARQ(I) T351 T354 XHDMACK(O) T353 T356 T357 T358 XHIOW(O) T355 T359 HDD[15:0](O) T35a valid 記号 説明 valid min typ max 単位 T351 XHCS↑、HDA → XHDMACK↓ アドレスセットアップ時間 70 - - ns T352 XHIOW↑ → XHCS↑、HDA アドレスホールド時間 50 - - ns T353 HDMARQ↑ → XHDMACK↓ XHDMACK応答時間 17 - - ns T354 XHIOW↓→ HDMARQネゲート HDMARQホールド時間 0 - - ns T355 XHDMACK↓ → XHIOW↓ XHDMACKセットアップ時間 0 - - ns T356 XHIOW↓ → XHIOW↑ XHIOWアサートパルス幅 - (AP+4) * 16.7 - 3 - ns T357 XHIOW↑ → XHIOW↓ XHIOWネゲートパルス幅 - (NP+4) * 16.7 + 3 - ns T358 XHIOW↑ → XHDMACK↑ XHDMACKホールド時間 30 - 90 ns T359 XHIOW↓ → HDD データ出力遅延時間 0 - 10 ns T35a XHIOW↑ → HDD データバスネゲート時間 33 - 45 ns *1:AP=IDE_Tmod.AssertPulseWidth, NP=IDE_Tmod.NegatePulseWidth 詳細はレジスタ説明、”IDE Transfer Mode”を参照のこと S2R72C05***データシート （Rev.1.0） EPSON 31 7. 電気的特性 7.4.4.5 Ultra DMA Read Timing DATA S1R72V05 DATA転送方向： Initiating Host Pausing XHCS[1:0](O) HDA[2:0](O) T361 HDMARQ(I) T362 XHDMACK(O) T363 XHIOW(O) (STOP) T363 XHIOR(O) (HDMARDY) T368 HIORDY(I) (DSTROBE) T364 T365 HDD[15:0](I) 記号 32 T366 T367 stable 説明 T366 min typ max 単位 T361 XHCS↑、HDA → XHDMACK↓ アドレスセットアップ時間 80 - - ns T362 HDMARQ↑ → XHDMACK↓ XHDMACK応答時間 65 - - ns T363 XHDMACK↓ → XHIOR(W)↓ エンベロープ時間 28 - 40 ns T364 HDD → HIORDY データセットアップ時間 4 - - ns T365 HIORDY → HDD データホールド時間 4 - - ns T366 HIORDY → HIORDY HIORDYサイクル時間 15 - - ns T367 HIORDY → HIORDY HIORDYサイクル時間×2 30 - - ns T368 XHIOR↑ → HIORDY 最終のSTROBE時間 - - IDE規格 tRFS ns EPSON S2R72C05***データシート （Rev.1.0） 7. 電気的特性 Ultra DMA Read Timing（つづき） DATA DATA転送方向： S1R72V05 CRC Device Terminating Host Terminating XHCS[1:0](O) HDA[2:0](O) T377 T377 HDMARQ(I) T373 T375 XHDMACK(O) T371 XHIOW(O) (STOP) XHIOR(O) (XHDMARDY) T37a T372 HIORDY(I) (DSTROBE) HDD[15:0](O) (CRC) T374 T378 T379 T374 CRC stable 記号 T37b T376 説明 T378 CRC stable min typ max 単位 180 - - ns T371 XHIOR↑ → XHIOW↑ STOPアサートまでの時間 T372 XHIOR↑ → HIORDY 最終のSTROBE時間 - - IDE規格 tRFS ns T373 XHIOW↑ → HDMARQ↓ 制限付きインターロック時間 - - IDE規格 tLI ns T374 HDMARQ↓ → HDD 出力ディレイ時間 70 - - ns T375 HDMARQ↓ → XHDMACK↑ 最小インターロック時間 160 - - ns T376 HIORDY → XHDMACK↑ 最小インターロック時間 110 - - ns T377 XHDMACK↑ → XHCS0,1 XHCS0,1ホールド時間 35 - - ns T378 HDD(CRC) → XHDMACK↑ CRCデータセットアップ時間 75 - - ns T379 XHDMACK↑ → HDD(CRC) CRCデータホールド時間 12 - - ns T37a HDMARQ↓ → XHIOR↑ 制限付きインターロック時間 20 - 38 ns T37b HIORDY → XHDMACK↑ 最小インターロック時間 110 - - ns S2R72C05***データシート （Rev.1.0） EPSON T379 33 7. 電気的特性 7.4.4.6 Ultra DMA Write Timing DATA DATA転送方向： S1R72V05 Initiating Device Pausing XHCS[1:0](O) HDA[2:0](O) T381 HDMARQ(I) T382 XHDMACK(O) T384 T385 XHIOW(O) (STOP) T389 XHIOR(O) (HSTROBE) T386 T389 T38a HIORDY(I) T38b (XDDMARDY) T387 HDD[15:0](O) 記号 T388 valid 説明 min typ max 単位 T381 XHCS↑、HDA → XHDMACK↓ アドレスセットアップ時間 80 - - ns T382 HDMARQ↑ → XHDMACK↓ XHDMACK応答時間 65 - - ns T384 XHDMACK↓ → XHIOW↓ エンベロープ時間 28 - 40 ns T385 XHIOW↓ → HIORDY↓ 制限付きインターロック時間 IDE規格 ｔLI - IDE規格 ｔLI ns T386 HIORDY↓ → XHIOR↓ 制限無しインターロック時間 20 - - ns T387 HDD → XHIOR↓ データセットアップ時間 - (cyc+1) * 16.7 - ns T388 XHIOR↓ → HDD データホールド時間 - (cyc+1) * 16.7 - ns T389 XHIOR → XHIOR XHIORサイクル時間 - (cyc+2) * 16.7 - ns T38a XHIOR → XHIOR XHIORサイクル時間×2 - T389 * 2 - ns T38b HIORDY↑ → XHIOR 最終のSTROBE時間 20 - 38 ns *1:cyc=UltraDMAcycle 詳細はレジスタ説明、”IDE Ultra-DMA Transfer Mode”を参照のこと 34 EPSON S2R72C05***データシート （Rev.1.0） 7. 電気的特性 7.4.5 USB I/F タイミング USB2.0 規格に準拠します。 < Universal Serial Bus Specification Revision 2.0 Released on April 27, 2000 > S2R72C05***データシート （Rev.1.0） EPSON 35 8. 接続例 8. 接続例 8.1 CPU I/F 接続例 Address[8:1] CA[8:1] XBEL DATA[15:0] DATA[15:0] XCS XCS XRD XRD XWRH XWRH/XBEH XWRL XWRL/XWR XDREQ0 XDREQ0※1 ※1：DMA未使用時はopen XDACK0 XDACK0※2 XDREQ1 XDREQ1※1 ※2：DMA未使用時は Inactiveレベルに固定 XDACK1 XDACK1※2 XINT XINT 16bit CPU（XWRH/XWRL）の接続例 Address[8:1] XBEL DATA[15:0] CA[8:1] XBEL DATA[15:0] XCS XCS XRD XRD XBEH XWRH/XBEH XWR XWRL/XWR XDREQ0 XDREQ0※1 ※1：DMA未使用時はopen XDACK0 XDACK0※2 XDREQ1 XDREQ1※1 ※2：DMA未使用時は Inactiveレベルに固定 XDACK1 XDACK1※2 XINT XINT 16bit CPU（XBEH/XBEL）の接続例 36 EPSON S2R72C05***データシート （Rev.1.0） 8. 接続例 8.2 USB I/F 接続例 8.2.1 QFP15-128 の場合（デバイス部周辺） S2R72C05 QFP15-128 Top View 1u Cd HVDD VBUS_B LVDD VSS 12 13 14 15 VSS DP_B 11 DM_B 10 VSS 7 9 VSS HVDD R1_B 6 8 VSS VSS LVDD 3 5 XO 1 Cg 2 128 XI 4 127 LVDD Rd 1u 6.2k ±1% 1u 0.1u 0.1u HVDD(3.3V±0.3V) LVDD(1.8V±0.15V) VSS 静電保護バリスタ 10 Cg,Cd,Rd：任意 1u to USB B_Connector 発振回路は水晶振動子によってマッチングをとって いただく必要がありますので、回路定数は水晶振動 子メーカにご相談下さい。 USB周辺回路の詳細については、 S1R72Vシリーズ向けUSB2.0 Hi-Speed用PCBガイドライン を参照してください。 電源素子の性能は USB 信号波形品質影響を与えるため、その選定には注意してください。 S2R72C05***データシート （Rev.1.0） EPSON 37 8. 接続例 8.2.2 QFP15-128 の場合（ホスト部周辺） VBUS制御回 路 OUT FLG ENB 107 VBUSFLG_A 108 VBUSEN_A 1u to USB A_Connector 6.2k ±1% 109 LVDD 110 VSS 111 R1_A 112 VSS 113 HVDD 0.1u 114 DM_A 115 VSS 0.1u S2R72C05 QFP15-128 116 DP_A Top View 117 HVDD 118 LVDD 119 VSS 静電保護バリスタ 1u VCC(5.0V±0.5V) HVDD(3.3V±0.3V) LVDD(1.8V±0.15V) VSS USB周辺回路の詳細については、 S1R72Vシリーズ向けUSB2.0 Hi-Speed用PCBガイドライ ン を参照してください。 VBUS制御回路については、 参考としての一例であり推奨ではありません。 お客さまのシステムに合わせた部品および回路方式を選 定してください。 特にFETスイッチを用いた部品では、ソース・ドレイン間の 寄生ダイオードにより、イネーブル／ディセーブルいずれ の状態でも、OUT端子の電圧がIN端子の電圧よりも高い 場合にはOUT端子からIN端子に電流が流れるものがあり ますので、ご注意ください。 電源素子の性能は USB 信号波形品質影響を与えるため、その選定には注意してください。 38 EPSON S2R72C05***データシート （Rev.1.0） 8. 接続例 8.2.3 PFBGA8UX121/PFBGA10UX121 の場合（デバイス部周辺） Cd Cg Rd 1u A2 A3 LV DD XI B1 B2 XO C1 VS S C2 LV DD VS S S2R72C05 PFBGA8UX121 PFBGA10UX121 1u D1 D2 R1_ B VS S Top View 6.2k ±1% E1 HV DD 0.1u 静電保護バリスタ F1 F2 to USB B_Connector DM _B G1 G3 G2 DP _B H1 HV DD VBU S_B H2 LV DD 0.1u VS S VS S 1u 10 1u C11,C12,Rd：任意 発振回路は水晶振動子によってマッチングをとって いただく必要がありますので、回路定数は水晶振動 子メーカにご相談下さい。 HVDD(3.3V±0.3V) USB周辺回路の詳細については、 S1R72Vシリーズ向けUSB2.0 Hi-Speed用PCBガイドライン を参照してください。 LVDD(1.8V±0.15V) VSS 電源素子の性能は USB 信号波形品質影響を与えるため、その選定には注意してください。 S2R72C05***データシート （Rev.1.0） EPSON 39 8. 接続例 8.2.4 PFBGA8UX121/PFBGA10UX121 の場合（ホスト部周辺） to USB A_Connector OUT FLG ENB 0.1u 静電保護 バリスタ 0.1u 1u 1u 6.2k ±1% A4 A5 LV DD DP _A B4 B5 VS S HV DD A6 A7 DM _A B6 VS S HV DD B7 VBU SEN _A A8 R1_ A A9 LV DD B9 B8 VS S VS S C6 VBU SFL G_A S2R72C05 PFBGA8UX121 PFBGA10UX121 Top View USB周辺回路の詳細については、 S1R72Vシリーズ向けUSB2.0 Hi-Speed用PCBガイドライ ン を参照してください。 VCC(5.0V±0.5V) HVDD(3.3V±0.3V) LVDD(1.8V±0.15V) VBUS制御回路については、 参考としての一例であり推奨ではありません。 お客さまのシステムに合わせた部品および回路方式を選 定してください。 特にFETスイッチを用いた部品では、ソース・ドレイン間の 寄生ダイオードにより、イネーブル／ディセーブルいずれ の状態でも、OUT端子の電圧がIN端子の電圧よりも高い 場合にはOUT端子からIN端子に電流が流れまるものが ありますので、ご注意ください。 VSS 電源素子の性能は USB 信号波形品質影響を与えるため、その選定には注意してください。 40 EPSON S2R72C05***データシート （Rev.1.0） 9. 製品型番 9. 製品型番 表 9.1 製品型番 製品型番 S2R72C05B08**** S2R72C05B10**** S2R72C05F15**** S2R72C05***データシート （Rev.1.0） 製品種別 PFBGA8UX121 パッケージ品 PFBGA10UX121 パッケージ品 QFP15-128 パッケージ品 EPSON 41 10. 外形寸法図 10. 外形寸法図 下記の各パッケージにつき、巻末の外形寸法図を参照してください。 QFP パッケージ(QFP15-128) BGA パッケージ(PFBGA8UX121) BGA パッケージ(PFBGA10UX121) 42 EPSON S2R72C05***データシート （Rev.1.0） 改訂履歴 改訂履歴 年月日 06/03/17 06/09/30 07/06/05 改訂内容 Rev. 0.79 0.90 項（旧版） 全項 全項 全項 1.00 S2R72C05***データシート （Rev.1.0） 種別 新規 修正 修正 修正 3 7.3 3 修正 6 修正 6 6 7.2 7.3 7.3.1 修正 修正 追加 修正 修正 7.3.2 7.4.2 7.4.3 修正 修正 修正 7.4.5 8.1 追加 修正 8.2.2 8.2.4 8.2.4 修正 2 7.2 修正 修正 内 容 新規制定 文書名称を変更した。 構成を見直した。 Rev.0.79 1. 概要 2. 特長 3. ブロック図 4. 端子配置図 5. 端子機能説明 6. レジスタ 7. 電気的特性 8. 接続例 9. 外形寸法図 Rev.0.80 1. 概要 2. 特長 3. ブロック図 ブロックの説明を削除した 4. 機能説明 追加した 5. 端子配置図 6. 端子機能説明 7. 電気的特性 8. 接続例 9. 製品型番 10. 外形寸法図 「レジスタ」を削除した。「レジ スタ｣の内容は、別紙テクニカル マニュアルへの記載とした。 端子名を VBUS から VBUS_B に修正した。 ブロック図を差し替えた。 ブロック説明を削除した。 誤) 内部動作設定端子 正) 内部動作基準電流設定端子 VBUS_B 端子の端子タイプと RESET 値を"PD"に修正した。 LVDD の端子説明に、OSC I/O 用電源を追加した。 電源遮断手順を追加した。 DC 特性を、消費電流、入力特性、出力特性に細分した。 電源供給電流の定義を変更した。 静止電流の定義を明記した。 消費電流実測値項を設けた。 VBUS_B 端子のプルダウン特性の記入洩れを追加した。 表中の不要なマーカ"＊"を削除した。 7.4.3.2 に、CVDD=3.3V と制限した場合の、AC 緩和規定を追加した。 (既存の CVDD=1.65V∼3.6V での AC 規定を 7.4.3.1 とした。) twah の規定を追加した。 twds を許容遅延時間とした。 特性値を規定した。 参照文献名を追加した。 注釈※2 を修正した。 誤) DMA 未使用時は High/Low 何れかに固定 正) DMA 未使用時は Inactive レベルに固定 VBUS 給電部品をシンボル化し、注記を修正した。 Ball A9 の名称を PVDD から LVDD に修正した。 Ball B9 の名称を PVSS から VSS に修正した。 動作保証温度範囲を、「-40℃∼110℃」から「-40℃∼105℃」に変更 した。 EPSON 43 改訂履歴 年月日 07/06/05 44 改訂内容 Rev. 1.00 項（旧版） 7.4.3.1 7.4.3.2 10 7.3.1 7.4.4.1 7.4.4.2 7.4.4.3 7.4.4.4 7.4.4.5 7.4.4.6 種別 修正 tccn 既定を追記。 内 修正 追記 外形寸法図を巻末資料で置き換えた。 T.B.D 項目を Fix した。 EPSON 容 S2R72C05***データシート （Rev.1.0） Top View D A1 Corner A1 A E Index Bottom View e φ ZD A1 Corner 1 2 3 4 5 6 7 8 9 10 11 D E A A1 e b x y ZD ZE Min Nom Max - 8 8 - 0.27 - - 1.2 0.22 0.65 - - 0.37 0.08 0.1 0.75 0.75 - ZE e L K J H G F E D C B A Symbol - P-TFBGA-121-0808-0.65(PFBGA8U-121) 2900-0002-01(Rev.1.1) - Top View D A1 Corner A1 A E Index Bottom View e ZD Symbol A1 Corner 1 2 3 4 5 6 7 8 9 10 11 ZE e φ L K J H G F E D C B A P-TFBGA-121-1010-0.80(PFBGA10U-121) 2900-0002-01(Rev.1.1) D E A A1 e b x y ZD ZE Min 0.38 - Nom 10 10 0.3 0.8 1 1 Max 1.2 0.48 0.08 0.1 - 半導体事業部 IC 営業部 <IC 国内営業グループ> 東京 〒191-8501 東京都日野市日野 421-8 TEL（042）587-5313（直通） 大阪 〒541-0059 FAX（042）587-5116 大阪市中央区博労町 3-5-1 TEL（06）6120-6000（代表） エプソン大阪ビル 15F FAX（06）6120-6100 ドキュメントコード：411141300 2007 年 6 月 作成