S1R72U16 Data Sheet Rev.2.00 本資料のご使用につきましては、次の点にご留意願います。 本資料の内容については、予告無く変更することがあります。 1. 本資料の一部、または全部を弊社に無断で転載、または、複製など他の目的に使用することは堅くお断りいたします。 2. 本資料に掲載される応用回路、プログラム、使用方法等はあくまでも参考情報であり、これら起因する第三者の権利（工業所有権 を含む）侵害あるいは損害の発生に対し、弊社はいかなる保証を行うものではありません。また、本資料によって第三者または弊 社の工業所有権の実施権の許諾を行うものではありません。 3. 特性値の数値の大小は、数直線上の大小関係で表しています。 4. 本資料に掲載されている製品のうち「外国為替及び外国貿易法」に定める戦略物資に該当するものについては、輸出する場合、同 法に基づく輸出許可が必要です。 5. 本資料に掲載されている製品は、生命維持装置その他、きわめて高い信頼性が要求される用途を前提としていません。よって、弊 社は本（当該）製品をこれらの用途に用いた場合のいかなる責任についても負いかねます。 ©SEIKO EPSON CORPORATION 2008, All rights reserved. 適用範囲 本ドキュメントは、IDE デバイス－USB2.0 ホストブリッジ LSI 「S1R72U16」に適用されます。 ご注意 「S1R72U16」をご使用になる場合には、『S1R72U16 特殊条件下の使用について』、及び『S1R72U16 エラッ タ』を必ずご確認ください。 目次 1. 概要.................................................................................................................................................... 1 2. 特長.................................................................................................................................................... 2 3. ブロック図 ......................................................................................................................................... 3 4. 機能説明............................................................................................................................................. 4 4.1 Main CPU I/F .............................................................................................................................. 4 4.1.1 IDE Device Controller ........................................................................................................ 4 4.1.2 CPUIF................................................................................................................................ 4 4.2 USB Host.................................................................................................................................... 4 4.3 GPI ............................................................................................................................................. 4 4.4 GPO ........................................................................................................................................... 4 4.5 SIO ............................................................................................................................................. 4 4.6 OSC............................................................................................................................................ 5 5. 端子配置図 ......................................................................................................................................... 6 6. 端子機能説明 ..................................................................................................................................... 7 6.1 IDEモード................................................................................................................................... 7 6.2 CPUモード ............................................................................................................................... 10 7. レジスタ........................................................................................................................................... 11 7.1 レジスタマップ ........................................................................................................................ 11 7.1.1 IDEモードレジスタマップ............................................................................................... 11 7.1.2 CPUモードレジスタマップ ............................................................................................. 11 7.2 レジスタ説明 ............................................................................................................................ 12 7.2.1 Dataレジスタ .................................................................................................................. 12 7.2.2 Errorレジスタ .................................................................................................................. 12 7.2.3 Featureレジスタ.............................................................................................................. 12 7.2.4 Sector Countレジスタ ..................................................................................................... 12 7.2.5 LBA Lowレジスタ............................................................................................................ 12 7.2.6 LBA Midレジスタ............................................................................................................. 13 7.2.7 LBA Highレジスタ ........................................................................................................... 13 7.2.8 Deviceレジスタ ............................................................................................................... 13 7.2.9 Statusレジスタ ................................................................................................................ 13 7.2.10 Commandレジスタ ......................................................................................................... 13 7.2.11 Alternate Statusレジスタ................................................................................................. 14 7.2.12 Device Controlレジスタ................................................................................................... 14 8. 電気的特性 ....................................................................................................................................... 15 8.1 絶対最大定格 ............................................................................................................................ 15 S1R72U16 Data Sheet (Rev. 2.00) EPSON i 8.2 推奨動作条件 ............................................................................................................................ 15 8.3 DC特性 ..................................................................................................................................... 16 8.3.1 消費電流 .......................................................................................................................... 16 8.3.2 入力特性 .......................................................................................................................... 17 8.3.3 出力特性 .......................................................................................................................... 18 8.3.4 端子容量 .......................................................................................................................... 19 8.4 AC特性 ..................................................................................................................................... 20 8.4.1 RESETタイミング .......................................................................................................... 20 8.4.2 クロックタイミング ........................................................................................................ 20 8.4.3 USB I/Fタイミング.......................................................................................................... 21 8.4.4 IDE Device I/Fタイミング ............................................................................................... 21 8.4.5 CPUIFタイミング（PIO） .............................................................................................. 22 8.4.6 CPUIFタイミング（DMA）............................................................................................. 23 8.4.7 Serial I/Fタイミング ........................................................................................................ 25 9. 接続例 .............................................................................................................................................. 26 10. 外形寸法図 ..................................................................................................................................... 27 10.1 PFBGA8UX81 .......................................................................................................................... 27 10.2 QFP14-80 ................................................................................................................................. 28 11. 製品型番......................................................................................................................................... 29 ii EPSON S1R72U16 Data Sheet (Rev. 2.00) 1. 概要 1. 概要 S1R72U16 は USB2.0 High Speed に対応した IDE デバイス－USB2.0 ホストブリッジ LSI です。Main CPU は、本 LSI に接続されている USB ストレージデバイスを、IDE デバイスとして制御できます。 USB ドライバは必要ありません。接続可能な USB デバイスは Bulk Only Trsansport の Mass Storage Class（USB Memory 等）と HUB Class です。 S1R72U16 Data Sheet (Rev. 2.00) EPSON 1 2. 特長 2. 特長 Easy-to-use & Easy-to-connect（IDE バス接続） IDE デバイスとして USB デバイスを制御可能 Main CPU は、本 LSI に接続されている USB ストレージデバイスを、IDE デバイスとして制 御できます。また、本 LSI は USB ハブを接続処理します。したがって、Main CPU は USB ドライバを実装する必要はありません。Main CPU には ATA/ATAPI ドライバを実装してく ださい。 ATA/ATAPI ドライバを実装している Main CPU では、本 LSI を使用するだけで、USB スト レージデバイスが接続できます。 Easy-to-use & Easy-to-connect（CPU バス接続） CPU バスにも接続可能（インタフェース電圧：1.8V～3.3V） IDE バスを持たない Main CPU との接続のために、メモリバスにも接続できます。Main CPU には ATA/ATAPI ドライバを実装してください。制御用のレジスタは ATA task file registers です。 高速転送 転送レート 31MB/s（当社実測値） ATA100 と USB High-Speed 接続で 31MB/s の転送レートが実現できます。 Embedded Host シリコン認証取得 良好な USB 信号品質 本 LSI は Embedded Host の機能（認証用ソフトウェア含む）を持ち、シリコン認証を取得し ています。さらに、お客様の USB ロゴ認証取得をサポートするために、『S1R72U16 USB2.0 PCB Design Guide』[『S1R72U16 Embedded Host Compliance Manual』を提供します。 製品（システム）開発サポート機能 履歴表示 シリアルインタフェース（調歩同期式）を使用して、本 LSI 内部の実行履歴を表示します。 また、この機能の詳細を説明した、 『S1R72U16 Development Support Manual』を提供します。 これらにより、製品（システム）開発をサポートします。 マニュアル＆ツール 開発マニュアルとツール（ブリッジ基板） 本データシートに加え、以下のマニュアルを提供します。 • 『S1R72U16 Technical Manual』 • 『S1R72U16 Application Note』 • 『S1R72U16 Development Support Manual』 • 『S1R72U16 USB2.0 PCB Design Guide』 • 『S1R72U16 Embedded Host Compliance Manual』 • 『S1R72U16 Evaluation Board Manual』 さらに、製品（システム）開発の初期段階においてシステム評価が実施できるように、IDE デバイス－USB2.0 ホストブリッジ基板を用意しています（※）。 ※ IDE デバイス－USB2.0 ホストブリッジ基板の入手に関しては、弊社営業までお問い合わ せください。 2 EPSON S1R72U16 Data Sheet (Rev. 2.00) 3. ブロック図 3. ブロック図 XCD0 XChgInt XCD1 PLL_Locked ComplianceError[3:0] CSEL_T / CSEL XHDASP_T /- XHPDIAG_T / - HINTRQ_T / XINT XHRESET_T / XHRESET HIORDY_T / - HDA_T[2:0] / CA[2:0] XHCS_T[1:0] / XCS, CA[3] XHIOR_T / XRD XHIOW_T / XWR HDMARQ_T / XDREQ XHDMACK_T / XDACK HDD_T[15:0] / CD[15:0] Main CPU I/F Selector IDE Device CPUIF Controller GPO ATAxATAPI GPI 2x1 CPUxIIDE Bridge Sequencer FIFO SCLK0 SIO debug i/f* SIN0 SOUT0 DBGDCLK, DBGDT, DBGST XRESET USB Host SIE Transceiver Macro OSC test circuit* TSTEN, ATPGEN, BURNIN XO XI CLKSEL VBUSEN VBUSFLG DP R1 DM 図 3-1 ブロック図 ※ debug i/f 及び test circuit の端子は 6 端子機能説明に記載の通り、処理してください。お客様は使 用しません。 S1R72U16 Data Sheet (Rev. 2.00) EPSON 3 4. 機能説明 4. 機能説明 4.1 Main CPU I/F Main CPU との接続は下記の何れかを選択可能です。 • IDE バス接続（インタフェース電圧：3.3V） • CPU バス接続（インタフェース電圧：1.8V～3.3V） モード設定端子 CPUxIDE（PORT02）で選択します。 4.1.1 IDE Device Controller 本ブロックは IDE バス接続が選択された場合に動作します。ATA/ATAPI-6 に対応 します。 • PIO 転送モード 0～4 • Multi Word DMA 転送モード 0～2 • Ultra DMA 転送モード 0～5 4.1.2 CPUIF 本ブロックは CPU バス接続が選択された場合に動作します。制御用のレジスタは ATA task file registers です。PIO 転送と DMA 転送（※）が可能です。 ※ 本 LSI の DMA 仕様に適用可能な DMA マスタ機能が、Main CPU に必要です。 4.2 USB Host USB2.0 （Universal Serial Bus Specification Revision 2.0）規格に準拠した USB ホスト機能です。 HS（480Mbps）、FS（12Mbps）のスピードモードをサポートします。USB の制御は、LSI 内部の Bridge Sequencer ブロックが行います。接続可能な USB デバイスは Bulk Only Transport の Mass Storage Class（USB Memory 等）と HUB Class です。 4.3 GPI コマンド体系、接続台数、及び Main CPU とのインタフェースを選択するためのモード設定 端子です。 詳細は『S1R72U16 Technical Manual』を参照してください。 4.4 GPO USB ストレージデバイスの挿抜、内部 PLL の動作状態、NSF（No Silent Failure）を通知する 端子です。 詳細は『S1R72U16 Technical Manual』を参照してください。 4.5 SIO 本ブロックは製品（システム）開発サポート機能の履歴表示に使用します。 詳細は『S1R72U16 Development Support Manual』を参照してください。 4 EPSON S1R72U16 Data Sheet (Rev. 2.00) 4. 機能説明 4.6 OSC 12MHz／24MHz の水晶発振子に対応する発振回路です。CLKSEL 端子で 12MHz／24MHz 何 れかのクロックを選択します。 S1R72U16 Data Sheet (Rev. 2.00) EPSON 5 5. 端子配置図 5. 端子配置図 S1R72U16/PFBGA8UX81 Top View 1 2 3 4 5 6 7 8 9 TSTEN ATPGEN XO XI HDD3_T IOVDD HDD8_T HDD10_T NC A A LVDD VSS LVDD HDD0_T HDD4_T HDD6_T HDD9_T HDD11_T LVDD B B R1 VSS CLKSEL HDD1_T HDD5_T HDD7_T HDD12_T HDD13_T HDD14_T C C HVDD BURNIN VSS HDD2_T HDA0_T HDA1_T HDD15_T HDA2_T VSS D D DM VSS VSS PORT00 PORT01 XHCS1_T XHCS0_T XHDASP_T XHRESET_T E E DP HVDD VBUSFLG PORT02 HINTRQ_T PORT11 XHPDIAG_T PORT17 CSEL_T F F LVDD VSS VBUSEN XRESET XHIOW_T PORT10 PORT13 PORT15 PORT16 DBGDCLK DBGDT DBGST SIN0 HDMARQ_T HIORDY_T PORT12 PORT14 IOVDD G G H H NC HVDD SOUT0 SCLK0 XHDMACK_T XHIOR_T VSS LVDD NC 1 2 3 4 5 6 7 8 9 J J PFBGA8UX81 パッケージ端子配置図（※） 60 59 58 57 56 55 54 53 52 51 50 49 48 47 46 45 44 43 42 41 LVDD HDD11_T HDD12_T HDD13_T HDD14_T HDD15_T HDA2_T VSS HDA1_T HDA0_T XHCS1_T XHCS0_T XHRESET_T XHDASP_T XHPDIAG_T CSEL_T PORT17 PORT16 PORT15 IOVDD 図 5-1 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 40 LVDD 39 PORT14 38 PORT13 37 PORT12 36 PORT11 35 PORT10 34 VSS 33 XHIOR_T 32 HIORDY_T 31 XHIOW_T 30 HDMARQ_T 29 XHDMACK_T 28 HINTRQ_T 27 PORT01 26 PORT00 25 PORT02 24 XRESET 23 SCLK0 22 SOUT0 21 HVDD S1R72U16/QFP14-80 LVDD VSS R1 VSS HVDD DM VSS DP HVDD LVDD VSS NC NC VSS VBUSFLG VBUSEN DBGDCLK DBGDT DBGST SIN0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 HDD10_T HDD9_T HDD8_T HDD7_T HDD6_T IOVDD HDD5_T HDD4_T HDD3_T HDD2_T HDD1_T HDD0_T VSS XI XO LVDD CLKSEL BURNIN ATPGEN TSTEN 図 5-2 QFP14-80 パッケージ端子配置図（※） ※ IDE モード接続の端子名で表記しています。 6 EPSON S1R72U16 Data Sheet (Rev. 2.00) 6. 端子機能説明 6. 端子機能説明 6.1 IDEモード GENERAL （IOVDD 系統） 名称 BGA QFP I/O G4 24 XRESET IN C3 77 CLKSEL IN 端子説明 RESET - リセット信号 XI クロック入力選択 1：24MHz 0：12MHz OSC（LVDD 系統） 名称 I/O 端子説明 BGA QFP RESET A4 74 XI IN - 内部発振回路用入力 12MHz/24MHz A3 75 XO OUT - 内部発振回路用出力 TEST （LVDD 系統） BGA QFP A1 80 A2 D2 名称 端子説明 I/O RESET TSTEN IN(PD) - テスト端子（※） 79 ATPGEN IN(PD) - テスト端子（※） 78 BURNIN IN(PD) - テスト端子（※） PD: Pull Down I/O 使用 ※ LSI 内部で Pull Down されていますが、基板上での Low 固定を推奨します。 USB 名称 I/O 端子説明 BGA QFP RESET C1 3 R1 IN F1 8 DP BI Hi-Z USB データライン Data＋ E1 6 DM BI Hi-Z USB データライン Data－ F3 15 VBUSFLG IN(PU) G3 16 VBUSEN OUT - Low 基準電圧設定端子 6.2kΩ±1％の抵抗を VSS 間に接続 USB パワースイッチ・フォールト検出信号 1：正常 0：異常 CMOS シュミット入力 USB パワースイッチ制御信号 PU: Pull Up I/O 使用 S1R72U16 Data Sheet (Rev. 2.00) EPSON 7 6. 端子機能説明 IDE Device I/F （IOVDD 系統） BGA QFP D8 54 D6 D5 E6 名称 端子説明 I/O RESET HDA2_T IN - 52 HDA1_T IN - 51 HDA0_T IN - 50 XHCS1_T IN - コントロールレジスタアクセス用チップセレクト IDE レジスタ・アドレス 49 XHCS0_T IN - コマンドブロックレジスタアクセス用チップセレク ト J6 33 XHIOR_T IN - IDE リードストローブ G5 31 XHIOW_T H5 30 HDMARQ_T J5 29 XHDMACK_T E7 H6 F5 IN - OUT Low IN - 32 HIORDY_T OUT (PU) 28 HINTRQ_T OUT IDE ライトストローブ DMA 転送要求 DMA 転送許可 IDE レジスタレディ信号（※） Hi-z Low IDE 割り込み要求 E9 48 XHRESET_T IN - E8 47 XHDASP_T BI(PU) Hi-z ドライブ有効／スレーブドライブ有り（※） IDE バスリセット F7 46 XHPDIAG_T BI(PU) Hi-z 診断シーケンス終了信号（※） F9 45 CSEL_T IN - D7 55 HDD15_T BI Hi-Z C9 56 HDD14_T BI Hi-Z C8 57 HDD13_T BI Hi-Z C7 58 HDD12_T BI Hi-Z B8 59 HDD11_T BI Hi-Z A8 61 HDD10_T BI Hi-Z B7 62 HDD9_T BI Hi-Z A7 63 HDD8_T BI Hi-Z C6 64 HDD7_T BI Hi-Z B6 65 HDD6_T BI Hi-Z C5 67 HDD5_T BI Hi-Z B5 68 HDD4_T BI Hi-Z A5 69 HDD3_T BI Hi-Z D4 70 HDD2_T BI Hi-Z C4 71 HDD1_T BI Hi-Z B4 72 HDD0_T BI Hi-Z ドライブ選択 IDE データ・バス PU: Pull Up I/O 使用 ※ IDE モード時、LSI 内部 Pull Up は無効です。 Serial I/F （HVDD 系統） 名称 BGA QFP I/O J4 23 SCLK0 I(PU) H4 20 SIN0 I(PU) - J3 22 SOUT0 O High 端子説明 RESET 未使用（※） 調歩同期式シリアルデータイン 調歩同期式シリアルデータアウト PU:Pull Up I/O 使用 ※ Open または、Pull Up にしてください。 8 EPSON S1R72U16 Data Sheet (Rev. 2.00) 6. 端子機能説明 DEBUG I/F （HVDD 系統） BGA QFP H1 17 名称 I/O RESET 端子説明 DBGDCLK O High 未使用（※1） H2 18 DBGDT BI(PU) - 未使用（※2） H3 19 DBGST O Low 未使用（※1） PU: Pull Up I/O 使用 ※1 Open または、Pull Up にしてください。 ※2 LSI 内部で Pull up されていますが、10kΩ程度の外付け Pull Up を推奨します。 GPIO （IOVDD 系統） BGA QFP E4 26 E5 名称 端子説明 I/O RESET PORT00 (ATAxATAPI) I - 設定端子 1：ATA モード 0：ATAPI モード 27 PORT01 (2x1) I - 設定端子 1：2 台モード F4 25 PORT02 (CPUxIDE) I - 設定端子 1：CPU モード G6 35 PORT10 (XChgInt) O - ストレージデバイス挿抜検出割り込み 1：－ 0：挿抜検出 F6 36 PORT11 (XCD0) O - ストレージデバイス 0 検出 1：－ 0：検出 H7 37 PORT12 (XCD1) O - ストレージデバイス 1 検出 1：－ 0：検出 G7 38 PORT13 (PLL_Locked) O - PLL 発振開始 1：発振開始 0：未発振 H8 39 PORT14 (ComplianceErr0) O - Unsupported Device 1：エラー 0：－ G8 42 PORT15 (ComplianceErr1) O - Too Many Devices 1：エラー 0：－ G9 43 PORT16 (ComplianceErr2) O - Too Many Hubs 1：エラー 0：－ F8 44 PORT17 (ComplianceErr3) O - VBUS Over Current 1：エラー 0：－ 0：1 台モード 0：IDE モード POWER BGA D1, F2, J2 QFP 名称 電圧 端子説明 USB, UART, DEBUG I/F 用電源 5, 9, 21 HVDD 3.3V A6, H9 41, 66 IOVDD 3.3V～1.8V B1, G1, B3, J8, B9 1, 10, 40, 60, 76 LVDD 1.8V B2, C2, E2, G2, D3, E3, J7, D9 2, 4, 7, 11, 14, 34, 53, 73 VSS 0V S1R72U16 Data Sheet (Rev. 2.00) EPSON IDE I/F, GPIO 用電源 内部電源, TEST 電源, OSC 電源 GND 9 6. 端子機能説明 6.2 CPUモード CPU Memory Bus I/F （IOVDD 系統） BGA QFP D8 54 D6 D5 名称 I/O RESET CA2 IN - 52 CA1 IN - 51 CA0 IN - 端子説明 アドレス E6 50 XCS IN - チップセレクト E7 49 CA3 IN - アドレス J6 33 XRD IN - リードストローブ G5 31 XWR H5 30 XDREQ J5 29 XDACK H6 32 - F5 28 XINT E9 48 XHRESET IN - OUT High ライトストローブ DMA 転送要求 IN - DMA 転送許可 OUT(PU) Hi-z 未使用（※） OUT High 割り込み要求 IN - バスリセット E8 47 - BI(PU) Hi-z 未使用（※） F7 46 - BI(PU) Hi-z 未使用（※） F9 45 CSEL IN - ドライブ選択 D7 55 CD15 BI Hi-Z C9 56 CD14 BI Hi-Z C8 57 CD13 BI Hi-Z C7 58 CD12 BI Hi-Z B8 59 CD11 BI Hi-Z A8 61 CD10 BI Hi-Z B7 62 CD9 BI Hi-Z A7 63 CD8 BI Hi-Z C6 64 CD7 BI Hi-Z B6 65 CD6 BI Hi-Z C5 67 CD5 BI Hi-Z B5 68 CD4 BI Hi-Z A5 69 CD3 BI Hi-Z D4 70 CD2 BI Hi-Z C4 71 CD1 BI Hi-Z B4 72 CD0 BI Hi-Z データ・バス PU: Pull Up I/O 使用 ※ Open または、Pull Up にしてください。CPU モード時 LSI 内部の Pull Up 抵抗が有効になります。 上記以外の端子は、6.1 IDE モードを参照してください。 10 EPSON S1R72U16 Data Sheet (Rev. 2.00) 7. レジスタ 7. レジスタ 7.1 レジスタマップ 7.1.1 IDEモードレジスタマップ 端子 レジスタ XHCS1_T XHCS0_T HDA2_T HDA1_T HDA0_T H L L L L H L L L H H L L H L Sector Count H L L H H LBA Low H L H L L LBA Mid H L H L H LBA High H L H H L H L H H H L H L L L none L H L L H none L H L H L none L H L H H none L H H L L none L H H L H none L H H H L L H H H H 図 7-1 7.1.2 リード ライト Data（16bit） Error Feature Device Status Command Alternate Status Device Control none IDE モードレジスタマップ CPUモードレジスタマップ 端子 レジスタ XCS CA3 CA2 CA1 L L L L L L L L L H L L L H L Sector Count L L L H H LBA Low L L H L L LBA Mid L L H L H LBA High L L H H L L L H H H L H L L L none L H L L H none L H L H L none L H L H H none L H H L L none L H H L H L H H H L L H H H H 図 7-2 S1R72U16 Data Sheet (Rev. 2.00) CA0 リード ライト Data（16bit） Error Feature Device Status Command none Alternate Status Device Control none CPU モードレジスタマップ EPSON 11 7. レジスタ 7.2 レジスタ説明 ATA task file registers です。『AT Attachment with Packet Interface – 6（ATA/ATAPI-6）』を参 照してください。 7.2.1 Dataレジスタ リード／ライト可能なレジスタです。データ転送に使用されます。16bit アクセス のみです。 bit15 bit14 Bit13 bit12 bit11 bit10 bit9 bit8 bit2 bit1 bit0 Data[15:8] bit7 bit6 bit5 bit4 bit3 Data[7:0] 7.2.2 Errorレジスタ リード専用レジスタです。Status レジスタの ERR ビットが”1”の時に、このレジス タの値は有効です。ATA/ATAPI コマンドによって bit の割り当てや値が異なります。 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 # # # # # ABRT # # 7.2.3 Featureレジスタ ライト専用レジスタです。このレジスタへの書き込みは ATA/ATAPI コマンドに依 存します。bit の割り当てや値がコマンドごとに定義されています。 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 Features Byte 7.2.4 Sector Countレジスタ リード／ライト可能なレジスタです。データ転送のセクタ数を設定します。 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 Sector Count Byte 7.2.5 LBA Lowレジスタ リード／ライト可能なレジスタです。LBA[7:0]を設定します。 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 LBA Low Byte 12 EPSON S1R72U16 Data Sheet (Rev. 2.00) 7. レジスタ 7.2.6 LBA Midレジスタ リード／ライト可能なレジスタです。LBA[15:8]を設定します。 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 LBA Mid Byte 7.2.7 LBA Highレジスタ リード／ライト可能なレジスタです。LBA[23:16]を設定します。 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 LBA High Byte 7.2.8 Deviceレジスタ リード／ライト可能なレジスタです。ATA/ATAPI コマンドによって bit の割り当て や値が異なります。 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 Obsolute # Obsolute DEV # # # # 7.2.9 Statusレジスタ リード専用レジスタです。コマンド実行時の状態がこのレジスタに反映されます。 HINTRQ_T 信 号 を ア サ ー ト し て い る と き に こ の レ ジ ス タ を 読 み 出 さ れ る と HINTRQ_T 信号をネゲートします。 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 BSY DRDY DF # DRQ Obsolute ChgInt ERR bit1 ChgInt USB ストレージデバイスの挿抜を示す、本 LSI 独自仕様のビットです（『AT Attachment with Packet Interface – 6（ATA/ATAPI-6）』で廃止されたビットを使用）。 XChgInt 信号の状態が反転して読み出されます。詳細は『S1R72U16 Technical Manual』を参照してください。 7.2.10 Commandレジスタ ライト専用レジスタです。このレジスタコマンドが書き込まれると、ただちにコマ ンドを実行します。HINTRQ_T 信号をアサートしているときにコマンドが発行され る（このレジスタに書き込まれる）と HINTRQ_T 信号をネゲートします。 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 Command Code S1R72U16 Data Sheet (Rev. 2.00) EPSON 13 7. レジスタ 7.2.11 Alternate Statusレジスタ リード専用レジスタです。HINTRQ_T 信号に変化を与えない以外は、Status レジス タと同じです。 7.2.12 Device Controlレジスタ ライト専用レジスタです。HINTRQ_T 信号の制御とソフトウェアリセット、および Big Drive 対応のために使用されます。 14 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 HOB # # # # SRST nIEN # EPSON S1R72U16 Data Sheet (Rev. 2.00) 8. 電気的特性 8. 電気的特性 8.1 絶対最大定格 (VSS=0V) 項目 記号 電源電圧 入力電圧（※） 出力電圧（※） 定格値 単位 HVDD VSS-0.3 ～ 4.0 V IOVDD VSS-0.3 ～ 4.0 V LVDD VSS-0.3 ～ 2.5 V HVI VSS-0.3 ～ HVDD+0.5 V IOVI VSS-0.3 ～ IOVDD+0.5 V LVI VSS-0.3 ～ LVDD+0.5 V HVO VSS-0.3 ～ HVDD+0.5 V IOVO VSS-0.3 ～ IOVDD+0.5 V 出力電流／端子 IOUT ±10 mA 保存温度 Tstg -65～150 ℃ ※該当する端子は 6 端子機能説明の電源系統を確認してください。 8.2 推奨動作条件 MIN TYP MAX 単位 HVDD 3.00 3.30 3.60 V 項目 電源電圧 入力電圧（※2） 周囲温度 記号 IOVDD（※1） 1.65 1.80～3.30 3.60 V LVDD 1.65 1.80 1.95 V HVI -0.3 - HVDD+0.3 V IOVI -0.3 - IOVDD+0.3 V LVI -0.3 - LVDD+0.3 V Ta -40 25 85 ℃ ※1 IDE モードの場合は、3.3V（typ）で使用してください。 ※2 該当する端子は 6 端子機能説明の電源系統を確認してください。 [電源投入順序の注意事項] LVDD が確定している状態で、HVDD、IOVDD を投入／切断してください（※）。 • 電源投入：LVDD→（HVDD、IOVDD） • 電源切断：（HVDD、IOVDD）→LVDD ※ LVDD が切断され、かつ HVDD、IOVDD の何れかまたは両方が投入されている状態を 1sec 以上継続すると、信頼性上問題となることがあり得ます。 S1R72U16 Data Sheet (Rev. 2.00) EPSON 15 8. 電気的特性 8.3 DC特性 8.3.1 消費電流 項目 記号 条件 MIN TYP MAX 単位 電源供給電流（※） 電源電流 IDDH HVDD = 3.6V - 17.0 mA IDDCH IOVDD = 3.6V - 2.0 mA IDDCL IOVDD = 1.95V - 1.5 mA IDDL LVDD = 1.95V - 65.0 mA IDDS VIN = HVDD,IOVDD,LVDD or VSS - - 70 μA -5 - 5 μA 静止電流 電源電流 HVDD = 3.6V IOVDD = 3.6V LVDD = 1.95V 入力リーク 入力リーク電流 IL HVDD = 3.6V IOVDD = 3.6V LVDD = 1.95V HVIH = HVDD IOVIH = IOVDD LVIH = LVDD ※ 推奨動作条件（Ta = 25℃）による動作時平均電流値。 16 EPSON S1R72U16 Data Sheet (Rev. 2.00) 8. 電気的特性 8.3.2 入力特性 項目 入力特性 “H”レベル入力電圧 “L”レベル入力電圧 入力特性 記号 条件 MIN TYP MAX 単位 端子名： TSTEN, ATPGEN, BURNIN, XI VIH1 LVDD = 1.95V 1.27 - - V VIL1 LVDD = 1.65V - - 0.57 V 端子名： HDD_T[15:0], HAD_T[2:0], XHCS_T[1:0], XHIOR_T, XHIOW_T, XHDMACK_T, XHRESET_T, XHDASP_T, XHPDIAG_T, CSEL_T “H”レベル入力電圧 VIH2 IOVDD = 3.6V IOVDD = 1.95V 2.0 1.27 - - “L”レベル入力電圧 VIL2 IOVDD = 3.0V IOVDD = 1.65V - - 0.8 0.57 端子名： XRESET, CLKSEL, PORT00, PORT01, PORT02 VIH3 IOVDD = 3.6V IOVDD = 1.95V VIL3 IOVDD = 3.0V IOVDD = 1.65V 入力特性 “H”レベル入力電圧 “L”レベル入力電圧 2.2 1.20 V V - - - - 0.8 0.50 V V 端子名： SCLK0, SIN0, DBGDT, VBUSFLG “H”レベルトリガ電圧 VT1+ HVDD = 3.6V 1.4 - 2.7 V “L”レベルトリガ電圧 VT1- HVDD = 3.0V 0.6 - 1.8 V ヒステリシス電圧 ΔV1 HVDD = 3.0V 0.3 - - V 端子名： DP, DM 入力特性（シュミット） シュミット入力特性 （USB:FS） “H”レベルトリガ電圧 VTU+ HVDD = 3.6V 1.1 - 1.8 V “L”レベルトリガ電圧 VTU- HVDD = 3.0V 1.0 - 1.5 V ヒステリシス電圧 ΔVU HVDD = 3.0V 0.1 - - V 端子名： DP, DM のペア VDSU HVDD = 3.0V 差動入力電圧 0.8V～2.5V - - 0.2 V 端子名： SCLK0, SIN0, DBGDT RPLU1H VI = HVDD 25 50 120 kΩ 端子名： HINTRQ_T, XHDASP_T, XHPDIAG_T, VBUSFLG RPLU2H VI = HVDD or IOVDD 端子名： ATPGEN, BURNIN 入力特性 （USB:FS 差動入力） 差動入力の感度 入力特性 プルアップ抵抗 入力特性 プルアップ抵抗 入力特性 プルダウン抵抗 入力特性 プルダウン抵抗 入力特性 プルダウン抵抗 RPLD1L VI = LVDD 端子名： TSTEN RPLD2L VI = LVDD 端子名： VBUS RPLDB VI = 5.0V S1R72U16 Data Sheet (Rev. 2.00) EPSON 50 100 240 kΩ 24 60 150 kΩ 48 120 300 kΩ 110 125 150 kΩ 17 8. 電気的特性 8.3.3 出力特性 (VSS=0V) 項目 出力特性 “H”レベル出力電圧 “L”レベル出力電圧 出力特性 “H”レベル出力電圧 “L”レベル出力電圧 条件 MIN TYP MAX 単位 端子名： HDD_T[15:0], HDMARQ_T, HIORDY_T, HINTRQ_T, XHDASP_T, XHPDIAG_T VOH1 IOVDD = 3.0V IOH = -4.0mA IOVDD = 1.65V IOH = -2.0mA IOVDD - 0.4 - - V VOL1 IOVDD = 3.0V IOL = 4.0mA IOVDD = 1.65V IOL = 2.0mA - - 0.4 V 端子名： PORT10, PORT11, PORT12, PORT13, PORT14, PORT15, PORT16, PORT17 VOH2 IOVDD = 3.0V IOH = -2.0mA IOVDD = 1.65V IOH = -1.0mA IOVDD - 0.4 - - V VOL2 IOVDD = 3.0V IOL = 2.0mA IOVDD = 1.65V IOL = 1.0mA - - 0.4 V 端子名： SOUT0, DBGDCLK, DBGDT, DBGST “H”レベル出力電圧 VOH3 HVDD = 3.0V IOH = -4.0mA HVDD - 0.4 - - V “L”レベル出力電圧 VOL3 HVDD = 3.0V IOL = 4.0mA - - 0.4 V 端子名： VBUSEN “H”レベル出力電圧 VOH4 HVDD = 3.0V IOH = -2.0mA HVDD - 0.4 - - V “L”レベル出力電圧 VOL4 HVDD = 3.0V IOL = 2.0mA - - 0.4 V 端子名： DP, DM “H”レベル出力電圧 VOHUF HVDD = 3.0V 2.8 - - V “L”レベル出力電圧 VOLUF HVDD = 3.6V - - 0.3 V 出力特性 出力特性 出力特性（USB:FS） 端子名： DP, DM “H”レベル出力電圧 VOHUH HVDD = 3.0V 360 - - mV “L”レベル出力電圧 VOLUH HVDD = 3.6V - - 10.0 mV 端子名： HDD_T[15:0], HDMARQ_T, HIORDY_T, HINTRQ_T, XHDASP_T, XHPDIAG_T, SCLK0, SIN0, DBGDT 出力特性（USB:HS） 出力特性 OFF-STATE リーク電流 18 記号 IOZ HVDD, IOVDD = 3.6V VOH = HVDD or IOVDD VOL = VSS EPSON -5 - 5 uA S1R72U16 Data Sheet (Rev. 2.00) 8. 電気的特性 8.3.4 端子容量 項目 端子容量 入力端子容量 端子容量 出力端子容量 端子容量 入出力端子容量 端子容量 入出力端子容量 （USB） 記号 条件 MIN TYP MAX 単位 端子名： 全入力端子 CI ｆ = 1MHz HVDD = IOVDD = LVDD = VSS - - 8 pF 端子名： 全出力端子 CO ｆ = 1MHz HVDD = IOVDD = LVDD = VSS - - 8 pF - - 8 pF - - 11 pF 端子名： DP, DM を除く入出力端子 CB ｆ = 1MHz HVDD = IOVDD = LVDD = VSS 端子名： DP, DM CBU ｆ = 1MHz HVDD = IOVDD = LVDD = VSS S1R72U16 Data Sheet (Rev. 2.00) EPSON 19 8. 電気的特性 8.4 AC特性 8.4.1 RESETタイミング tRESET XRESET 記号 tRESET 8.4.2 説明 リセットパルス幅 min typ max 単位 40 - - ns min typ max 単位 クロックタイミング tCYC tCYCL tCYCH XI 記号 tCYC クロックサイクル（CLKSEL = "L"） 11.9988 12.000 12.0012 MHz tCYC クロックサイクル（CLKSEL = "H"） 23.9976 24.000 24.0024 MHz 45 50 55 % tCYCL tCYCH 20 説明 クロックデューティ EPSON S1R72U16 Data Sheet (Rev. 2.00) 8. 電気的特性 8.4.3 USB I/Fタイミング USB2.0『Universal Serial Bus Specification Revision 2.0』規格に準拠します。 8.4.4 IDE Device I/Fタイミング 『AT Attachment with Packet Interface – 6（ATA/ATAPI-6）』規格に準拠します。 S1R72U16 Data Sheet (Rev. 2.00) EPSON 21 8. 電気的特性 8.4.5 CPUIFタイミング（PIO） PIOリード／ライト tcy tasu tahd XCS, CA[3:0] tspw tsrc XRD, XWR trds trbf trdh CD[15:0](read) twds twdh CD[15:0](write) XDREQ "High" XDACK "High" S1R72U16***E100のAC特性 記号 説明 tcy サイクル tasu アドレスセットアップ tspw XRD/XWRパルス幅 tsrc XRD/XWRリカバリ trds リードデータセットアップ trdh リードデータホールド trbf バス開放 twds ライトデータセットアップ twdh ライトデータセットホールド tahd アドレスホールド min 120／130 25／25 70/75 25/30 20/15 5/5 20/25 10/10 10/10 typ - max 30/30 - 単位 ns ns ns ns ns ns ns ns ns ns typ - max - 単位 ns ns ※IOVDD=3.0～3.6V使用時／IOVDD=1.8～3.0V（ワイドレンジ）使用時 S1R72U16***E200のAC特性 記号 説明 trdh リードデータホールド tahd アドレスホールド min 5/5※1 0/0 ※IOVDD=3.0～3.6V使用時／IOVDD=1.8～3.0V（ワイドレンジ）使用時 ※1：アドレスホールドが5ns未満の場合、アドレスの変化に対するリードデータホールドは0nsとなります。 注： 上記 AC の定義は ATA 規格に則った記載方法を採っています。リード動作時、有効データの出力開始時間は下記の 通りお考えください。 70（XRD パルス幅：min）－20（リードデータセットアップ：min）＝50ns （IOVDD=3.0～3.6V の場合） 22 EPSON S1R72U16 Data Sheet (Rev. 2.00) 8. 電気的特性 8.4.6 CPUIFタイミング（DMA） DMAリード／ライト tcy tasu tahd XCS, CA[3:0] tspw tnpw XRD, XWR trds trbf trdh CD[15:0](read) twds twdh CD[15:0](write) trdl XDREQ tacs tach XDACK S1R72U16***E100のAC特性 記号 説明 tcy サイクル tasu アドレスセットアップ tspw XRD/XWRパルス幅 tspw XRD/XWRネゲートパルス幅 trds リードデータセットアップ trdh リードデータホールド trbf バス開放 twds ライトデータセットアップ twdh ライトデータセットホールド tahd アドレスホールド trdl XDREQ遅延 tacs XDACKセットアップ tach XDACKホールド min 120/130 25/25 70/75 25/30 20/15 5/5 20/25 10/10 10/10 0/0 5/5 typ - max 30/30 35/45 - 単位 ns ns ns ns ns ns ns ns ns ns ns ns ns typ - max - 単位 ns ns ※IOVDD=3.0～3.6V使用時／IOVDD=1.8～3.0V（ワイドレンジ）使用時 S1R72U16***E200のAC特性 記号 説明 trdh リードデータホールド tahd アドレスホールド min 5/5※1 0/0 ※IOVDD=3.0～3.6V使用時／IOVDD=1.8～3.0V（ワイドレンジ）使用時 ※1：アドレスホールドが5ns未満の場合、アドレスの変化に対するリードデータホールドは0nsとなります。 S1R72U16 Data Sheet (Rev. 2.00) EPSON 23 8. 電気的特性 注： 上記 AC の定義は ATA 規格に則った記載方法を採っています。リード動作時、有効データの出力開始時間は下記の 通りお考えください。 70（XRD パルス幅：min）－20（リードデータセットアップ：min）＝50ns （IOVDD=3.0～3.6V の場合） 24 EPSON S1R72U16 Data Sheet (Rev. 2.00) 8. 電気的特性 8.4.7 Serial I/Fタイミング tBR tBR SIN0/SOUT0 記号 tBR 説明 min typ max 単位 - 19200 - bps ボーレート S1R72U16 Data Sheet (Rev. 2.00) EPSON 25 9. 接続例 9. 接続例 USB I/F、IDE I/F、CPU I/F（CPU モード時）、Serial I/F 等の接続例を記載した『S1R72U16 Evaluation Board Manual』を参照してください。 26 EPSON S1R72U16 Data Sheet (Rev. 2.00) 10. 外形寸法図 10. 外形寸法図 10.1 PFBGA8UX81 S1R72U16 Data Sheet (Rev. 2.00) EPSON 27 10. 外形寸法図 10.2 QFP14-80 28 EPSON S1R72U16 Data Sheet (Rev. 2.00) 11. 製品型番 11. 製品型番 表 11-1 製品型番 製品型番 説明 S1R72U16B08E100 S1R72U16B08E200 PFBGA8UX81 パッケージ品 S1R72U16F14E100 S1R72U16F14E200 QFP14-80 パッケージ品 S1R72U16 Data Sheet (Rev. 2.00) EPSON 29 改訂履歴 改訂履歴 頁 Rev. 種別 内 容 07/05/14 0.79 全頁 新規 新規制定 07/07/01 1.00 8.3.1 8.3.2 8.3.3 8.4.5 8.4.6 8.4.7 追加 追加 追加 追加 追加 追加 特性値記入 特性値記入（IOVDD = 1.8V） 特性値記入（IOVDD = 1.8V） 特性値記入 特性値記入 Serial I/F タイミング追加 07/10/15 1.10 範囲 追加 “ご注意”を追加 2 修正 “IDE ドライバ”⇒“ATA/ATAPI ドライバ”に変更 6.1 6.2 修正 未使用端子の処理を“Open”⇒“Open または Pull Up”に変更 8.4.2 修正 特性値修正 11.999 ⇒ 11.9988 12.001 ⇒ 12.0012 23.998 ⇒ 23.9976 24.002 ⇒ 24.0024 8.4.5 8.4.6 追加 注：有効データ出力開始時間に関する記述を追加 8.4.5 8.4.6 追加 S1R72U16***E200 のタイミング追加 11 追加 S1R72U16***E200 の製品型番追加 08/04/21 2.00 半導体事業部 IC 営業部 <IC 国内営業グループ> 東京 〒191-8501 東京都日野市日野 421-8 TEL（042）587-5313（直通） 大阪 〒541-0059 FAX（042）587-5116 大阪市中央区博労町 3-5-1 TEL（06）6120-6000（代表） エプソン大阪ビル 15F FAX（06）6120-6100 ドキュメントコード：411135003 2007 年 6 月 作成 2008 年 4 月 改訂