® コンポーネント・ セレクタ・ガイド November 2004 Altera Corporation はじめに 革新技術で業界をリード 再プログラム可能なデバイスの世界的なパイオニアであるアル 較して、はるかに広範な市場に最新のテクノロジと価値を提供す テラは、あらゆるデジタル市場に適合する広範な CPLD、FPGA、 ることにより、今後も可能性を広げていきます。 およびストラクチャードASIC を提供しています。アルテラの統合 デザイン・ソフトウェア、包括的な IP（Intellectual Property）製品 群、エンベデッド・プロセッサとペリフェラル、および顧客向けの 幅広いトレーニング・プログラムと、業界をリードするアルテラの コンポーネントが一体となって、デザイン・コンセプトから確実な デザイン・ソリューションを迅速に構築するために必要な柔軟性、 使いやすさ、およびデザイン・サイクルの短縮を実現します。 コスト管理が最も重視される分野では、アルテラの低コストで高 性能のデバイスが、デザイン・プロセスの合理化とともに、製品 の迅速な市場投入を促進します。プログラマブル・ロジック本来 の性質、すなわち卓越した適合性、低コスト、低リスク、迅速な開 発と、一般的な顧客主導の機能が結び付くことにより、アルテラ製 アルテラは、シンプルなグルー・ロジックから高機能のシステム・ レベル・ソリューション、柔軟性に優れた低コストASIC 代替デバ イスまで、以下のカテゴリに分類されるデバイスを提供していま す。 CPLD：様々なアプリケーションに対応する、シンプルなロジック を集積した不揮発性、インスタント・オンのデバイス 低コストFPGA：価格要求の厳しい量産システム向けの低コスト FPGA 高集積 FPGA：広帯域システムに最適なシステム・インテグレー ションを提供 品は従来の ASIC や ASSP などのより高コストのソリューションに ストラクチャード ASIC：スタンダード・セル ASIC に対し、総合的 代わる独自の地位を確立しています。アルテラのソリューション にリスクを最小化した代替ソリューション は、従来プログラマブル・ロジックの対象となってきた市場と比 セクション デバイス・ファミリ 概要 ページ 低コスト、量産向け CPLD ファミリ MAX II：かつてない最も低コストな CPLD .................... 3 CPLD 低コスト、性能が最適化された FPGA ファミリ Cyclone II：かつてない最も低コストな FPGA .............. 5 低コスト FPGA 低コスト、5Vトレランス用 FPGA ................................. 6 高集積 FPGA 高集積、高性能 FPGA ファミリ Stratix II：最大集積度および最高性能を備えた FPGA...... 7 ストラク チャード ASIC NRE（Non-Recurring Engineering） コストが低く、 低コストのツール・スィートを備えた ファースト・シリコン・サクセスを保証するストラクチャードASIC HardCopy Stratixファミリ........................................ 10 HardCopy 4_18g 2 Altera Corporation CPLD アプリケーション例 アルテラの CPLD は、シングル・チップ、インスタント・オン機能、 および不揮発性を特長としており、低コストで小規模のロジック g 民生用機器 g 車載用テレマティックス g ストレージ・サーバ g 3G 基地局、サーバおよびルータ g 工業用テスト機器 集積度の様々なデジタル・アプリケーションに対応します。 MAX II CPLD 1/2 の価格、1/10 の消費電力、4 倍の集積度、および 2 倍の性能 CPLD 市場のリーダーシップと 向上を実現しています。これらの利点により、設計者は 1 つのデ 技術的革新を踏まえ、かつてない最も低コストな CPLD である バイスに複数の制御系アプリケーションを統合することが可能に MAX II デバイス・ファミリを発表しました。MAX II デバイスは、 なります。制御系アプリケーションは、I/O 拡張、インタフェース・ CPLD ファミリの中で I/Oピン 1 本あたり最も低いコストと最小の ブリッジ、パワー・アップ・シーケンス、およびシステム・コンフィ 消費電力を達成する革新的な新しい CPLDアーキテクチャをベー ギュレーションの 4 つのカテゴリに分類できます（図 1 参照）。 スにしています。MAX IIデバイスは、従来のMAXデバイスと比べ、 CPLD アル テラ は、15 年 以 上 に 及 ぶ MAX II のロジック・アレイ・ブロック（LAB）は、前世代の CPLD と比べ大幅なコスト削減を実現するロウ＆カラム配線のルック・ 図1. MAX IIアプリケーション アップ・テーブル（LUT）をベースにしています。インスタント・オ � コントロール信号の分配 � インタフェース・プロトコル変換 � LEDの制御 � シリアル −パラレル・データ変換 ン機能、不揮発性、およびリプログラマビリティの組み合わせによ り、この新しい画期的なアーキテクチャは、MAX II デバイスを現 在最も低コストな CPLDとしています。 I/O拡張 システム・コンフィギュレーション インタフェース・ブリッジ ーション � フラッシュ・コントローラ g MAX CPLD の 1/2 の価格 g 1/10 の消費電力 g 4 倍の集積度 g 2 倍の性能向上 g 独自のボード管理機能 パワー・アップ・シーケンス � 多電圧システムのパワー・アップの � ASIC/ASSP/FPGAコンフィギュレ MAX II の概要 管理 � ボード・スワッピングの管理および モニタ 表 1. MAX II の特長と利点 特長 利点 コスト最適化アーキテクチャ 画期的な新しい CPLDアーキテクチャにより、4 倍の集積度を1/2 の価格で実現 低消費電力 デバイスの消費電力は 3mW（0MHz 時）と低いため、システムの消費電力を低減し、信頼 性を向上 高集積度 最大 2,210 個のロジック・エレメント（LE）の集積度により、1 つの低コスト・デバイスで より多くのアプリケーションを実装可能 不揮発性およびインスタント・オン機能 シングル・チップ・ソリューションにより、コストおよびボード・スペースを削減 ユーザ・フラッシュ・メモリ ディスクリートのシリアルまたはパラレル不揮発性ストレージをMAX II デバイスに組み込 むことにより、システム・コストおよびチップ数を最小化 リアル・タイムのイン・システム・プログラマビリティ （ISP） デバイスの動作中にアップデートすることにより、 メンテナンス・コストを削減 MultiVolt ™コア 1.8V、2.5V、または 3.3V 電源で動作することにより、電源レール数を低減し、ボード・ デザインを単純化 MultiVolt I/Oインタフェース 1.5V、1.8V、2.5V、および 3.3V のロジック・レベルで、他のデバイスにシームレスにイン タフェース可能 MultiTrack ™インタコネクト Fast I/O 接続と呼ばれるロジック・セルから I/O への新しい直接のパスを含む一般および ローカル配線ラインにより、性能を最適化 JTAG（Joint Test Action Group） トランスレータ MAX II デバイスを使用して外部の JTAG 非準拠デバイスをコンフィギュレーションすること により、ボード管理を単純化 Altera Corporation 3 MAX CPLD MAX 3000A CPLD 1988 年に発表された MAX ファミリは、 コストが最適化された MAX 3000A デバイスは、量産システムに 業界標準のCPLDです。MAXファミリは、 最適です。MAX 3000A デバイスは、優れた性能をMAX デバイス 様々なデザイン・ニーズに対応する集積度、パッケージ、およびス ピード・グレードを提供する低コストの MAX 3000Aと高性能の MAX 7000 CPLD で構成されています。これらのデバイスは、シ の中でマクロセルあたり最も低い価格で提供しています。 MAX 3000A の概要 ステム・インテグレーションを容易に実現する不揮発性インスタ g 低コスト ント・オン動作、MultiVolt I/O、および Jam ™ STAPL（Standard g 32 ∼ 512 マクロセルの集積度 g 最大 208 本のユーザ I/Oピン数 g 薄型クワッド・フラット・パック（TQFP）、プラスチック・クワッド・ CPLD Test and Programming Language）サポートを提供しています。 フラット・パック（PQFP）、および FineLine BGA パッケージ g 強化された ISP 機能 g 確定的な配線 表 2. MAX 3000A の特長と利点 特長 利点 マクロセルあたりの価格 低コストの量産アプリケーションに最適 4.5ns の伝播遅延時間 高速のシステム性能を実現 5.0VトレラントI/Oピン 5.0V デバイスにインタフェース可能 工業用温度範囲 温度条件の厳しいアプリケーションの全体的なシステム・コストを低減 MAX 7000 CPLD MAX 7000 デバイスは、複数の電源電圧が使用されるシステム に最適な製品となっており、2.5V、3.3V、5.0V のいずれかのコ MAX 7000 の概要 g 32 ∼ 512 マクロセルの集積度 3.3V、および 5.0V デバイスとインタフェースすることができま g 最大 212 本のユーザ I/Oピン数 す。 g 最新の標準 I/O 規格のサポート（MAX 7000B CPLD） g ファミリ内のバーティカル・マイグレーション す。2.5V 電圧の MAX 7000B デバイスは、低電圧、高速の伝播遅 g 拡張温度のサポート（MAX 7000AE CPLD） 延時間を提供し、新しい標準 I/O 規格との互換性を持たせるシー g 確定的な配線 ア電圧で動作しながら、MultiVolt I/O 動作により1.8V、2.5V、 MAX 7000AE デバイスは、業界標準の 3.3V の CPLD ファミリで ムレスなパスをユーザに提供します。MAX 7000S デバイスは、 5.0V のコア電圧で動作し、システム・レベル・インテグレーショ ンに最適な製品です。すべての MAX 7000 ファミリのデバイス は、ピン、機能、およびプログラミング・ファイルにおいてコンパ チブルです。 表 3. MAX 7000 の特長と利点 特長 4 利点 3.5ns の伝播遅延時間 高速のシステム性能を実現 1.8V I/O のインタフェース 新しい 1.8Vシステムをサポート 最新の標準 I/O 規格をサポート GTL+ および SSTL-2/-3 の標準 I/O 規格をサポート プログラマブルな省電力モード 消費電力を50% 以上も低減可能 民生用、工業用および拡張温度範囲 あらゆる環境条件をサポート Altera Corporation 低コストFPGA アプリケーション例 ア ル テ ラ の 低 コ ストCyclone ™ II、Cyclone ™、お よ び ACEX FPGA ファミリは、非常に低いコストで FPGA のリプログラマビリ ティを提供することにより、従来は標準製品や ASIC によってコス トの最小化を図っていたアプリケーションに対してもプログラマ ブル・ロジックの利点を拡大することができます。これらの低コス ト・デバイスは、最適化された機能セットと、量産アプリケーション 向けに特化した豊富なオンチップ・リソースを提供します。 g デジタル・セット・トップ・ボックス g DVD プレイヤ／レコーダ・システム g プラズマ・ディスプレイ g 車載用テレマティックス g 工業用オートメーション機器 Cyclone II FPGA Cyclone デバイス・ファミリの 素晴らしい成功をベースとする Cyclone II デバイスは、さらに高い集積度、拡張された機能、優れ g 最大 150 個の 18 × 18 エンベデッド・マルチプライヤ g 最大 4 個の PLL（Phase-Locked Loop） g 無償の Quartus II Web Edition 開発ソフトウェアによる た性能、およびプログラマブル・ロジックのすべての利点を低コ サポート ストで提供します。Cyclone II デバイス・ファミリは、低集積度お よび中集積度の ASIC の優れた代替手段となる柔軟性の高い、低 リスク、および低コストのソリューションを提供します。 りもさらに低いコストで、Cycloneシリーズのロジック集 積度を最 大 68,416 個 の ロジック・エレメント（LE）まで アルテラの低コスト・シリアル・コンフィギュレーション・ デバイスのサポート 低コストFPGA Cyclone II FPGA は、第 1 世代最品の Cyclone デバイスよ g 図1. Cyclone IIのフロアプラン PLL 拡張しており、低コスト、量産アプリケーションに最適なソ リューションです。Cyclone II デバイスは、TSMC（Taiwan Semiconductor Manufacturing Company）の 90nm 低誘 電（Low-K）プロセス技術を使用し、300mmウェハで製造 ロジック・アレイ M4Kメモリ・ブロック されています。 Cyclone II の概要 g 4,608 ∼ 68,416 LE の集積度 g 最大 622 本のユーザ I/Oピン g 最大 1,152Kbits RAM g シングル・エンドおよび差動標準 I/O 規格をサポート g エンベデッド・マルチプライヤ PCI/PCI-Xおよび メモリ・インタフェースの サポート付きの左右の I/Oエレメント メモリ・インタフェースの サポート付きの上下の I/Oエレメント 最大 688Mbps のデータ転送をサポートする外部メモリ・ インタフェース 表 4. Cyclone II の特長と利点 特長 利点 エンベデッド・メモリ デュアル・ポートおよびシングル・ポートRAM、ROM、および FIFO（First-In First-Out）バッファなど、複数のコンフィギュ レーションをサポートする最大 250 個の M4K（4Kビット）エンベデッド・メモリ・ブロック エンベデッド18 × 18 マルチプライヤ 最大 250MHzで動作する Cyclone II の 18 × 18 エンベデッド・マルチプライヤは、FIR（Finite Impulse Response） フィ ルタ、FFT（Fast Fourier Transform）、およびコリレータ（相関器）などの一般的な DSP ファンクションを実装可能 標準 I/O 規格のサポート LVTTL、LVCMOS、PCI、PCI-X、SSTL、および HSTLシングル・エンド標準 I/O 規格とLVDS mini-LVDS、RSDS、およ び LVPECL 差動 I/O 規格をサポート。LVDS は、最大 805Mbps（受信時）および最大 622Mbps（送信時）のデータ・レー トをサポート。 外部メモリ・インタフェース 最大 668Mbps のデータ・レートで QDRII SRAM、SDR SDRAM、DDR SDRAM、および DDR2 SDRAM デバイスなど の高速メモリ・デバイスをサポート クロック・マネージメント 回路 最大 16 個の低スキュー・グローバル・クロック・ネットワークが 16 本の専用入力クロックピンで駆動され、デバイス全 体をカバー Nios II エンベデッド・ プロセッサ Nios II は、Cyclone II の 35 セント分のロジックで 100 DMIPS 以上の性能を実現 シリアル・コンフィギュレー ション・デバイス アルテラのシリアル・コンフィギュレーション・デバイス・ファミリは、システムのコンフィギュレーション・コストを含め、 低いトータル・システム・コストを提供 Altera Corporation 5 Cyclone FPGA Cyclone デバイスは、低コス トCycloneシ リ ー ズ FPGA の Cyclone の概要 g 2,910 ∼ 20,060LE の集積度 ゼロから開発された Cyclone ファミリは、コスト、集積度、機能、 g 最大 301 本のユーザ I/Oピン および性能の理想的な組み合わせを提供しています。 g 最大 288Kbits RAM g 最大 640Mbps のデータ・レートをサポートする I/O チャネル g 133MHz のダブル・データ・レート（DDR）の外部メモリ・イン 第 1 世代製品です。何百もの顧客の広範囲にわたるデータを基に アルテラの Cyclone デバイス・ファミリは、業界に旋風を巻き起こ しました。Cycloneデバイスは、発表されてから18 ヶ月で、3,000 タフェース・サポート 以上もの顧客にプラズマ・ディスプレイ、ワイヤレス基地局、プリ ンタ、および携帯ラジオなどの広範なアプリケーションで使用さ g れています。 g 最大 2 個の PLL 無償の Quartus II Web Edition デザイン・ツールによるソフト ウェア・サポート g 低コストのシリアル・コンフィギュレーション・デバイスのサポー ト 低コストFPGA 表 5. Cyclone デバイスの特長と利点 特長 利点 エンベデッド・メモリ RAM、ROM および FIFO（First-In First-Out） メモリをサポートする M4Kメモリ・ブロックを提供 外部メモリ・インタフェース 133MHz DDR、FCRAM および SDR SRAM などの高速メモリ・デバイスをサポート 標準 I/O 規格のサポート LVTLL、LVCMOS、PCI、SSTL-2、SSTL-3 および最大 640Mbps のデータ転送レートをサポートする 129 本の LVDS 互換のチャネルなど、シングル・エンド標準 I/O 規格をサポート Nios IIエンベデッド・プロセッサ のサポート 価格重視のアプリケーションに最適なソフトコア・プロセッサ シリアル・コンフィギュレーショ ン・デバイス アルテラのシリアル・コンフィギュレーション・デバイス・ファミリは、システムのコンフィギュレーション・コストを 含め、低いトータル・システム・コストを提供 ACEX FPGA ACEX ファミリは、低コストと5.0Vトレ ラントI/Oピンが要求されるアプリケー ACEX の概要 g 最大 4,992LE の集積度 g 最大 49Kbits のメモリ g MultiVolt I/Oインタフェース g 1 個の PLL をサポート g 64ビット、66MHz PCI 準拠 ション向けの小規模なデザインに対応します。ACEX デバイスは、 5.0Vアプリケーションに適しています。 g 無償の Quartus II Web Edition デザイン・ツールによるソフト ウェア・サポート 表 6. ACEX の特長と利点 特長 6 利点 コスト効率の高いアーキテクチャ 通信アプリケーション向けの低コスト・ソリューション オン・チップ・メモリ デュアル・ポートおよび FIFO を内蔵可能 広範囲な I/O 電圧 2.5V、3.3V および 5.0V のトレラントI/Oピン 柔軟性の高いインタコネクト FastTrack インタコネクト連続配線構造は、インタコネクト遅延を早く予測可能にします。 Altera Corporation 高集積 FPGA アプリケーション例 アルテラの高集積 FPGA は、10,570 ∼ 179,400 個の LE で提 供され、複雑化する SOPCアプリケーションで求められる、比類 のない柔軟性、コア性能、メモリ容量、DSP 機能、帯域幅、および 「Time-to-Market」の短縮を実現します。システム設計で要求さ れる顧客からのフィードバックをもとに、通信、工業用機器、車載 g ハイ・ローエンド・ルータおよびスイッチ g IC テスタ g 医療用画像機器 g ワイヤレス基地局 ケットなどのアプリケーションで増加する帯域幅の要求に対応す g ファクトリ・オートメーション るために、Stratix II および Stratix デバイスを開発しました。 g レーダー通信 用機器、電算データ処理、デジタル・コンシューマのエンド・マ̶ Stratix II FPGA Stratix II デ バ イス は、ア ル テ 能を搭載し、システム・コストを低減することができます。表 6 に、 ラが提供する最新の高集積 Stratix II デバイス・ファミリの主な特長と利点を示しています。 FPGA、高性能 FPGA です。Stratix II デバイスは、設計者に時間の かかる既存のテクノロジの使用を余儀なくさせていた性能、集積 度、およびコストの障壁を排除します。Stratix II デバイスの使用に より、設計者はプログラマブル・ロジックの「Time-to-Market」の 利点をプラスした ASICレベルの集積度と性能を得ることができ ます。 で 50% の性能向上の実現と2 倍以上の集積度を提供していま す。Stratix II デバイスは、最大 500MHz の内部クロック周波数 と250MHz 以上のデザイン性能（通常値）をサポートします。新 しいロジック構造（図 2 参照）であるアダプティブ・ロジック・モ Stratix デバイスと比べてコストを約 40% 低減しています。 イプから低コストの量産製品へのシームレスな移行手段である HardCopy ストラクチャードASIC を利用することもできます。 Stratix II FPGA の HardCopy バージョンは、オリジナルの FPGA よりもさらに性能を向上し、消費電力を低減しつつ、著しく低いユ ニット・コストを提供します。HardCopy デバイスについて詳しく は、10 ページを参照してください。 図2. Stratix IIのフロアプラン 1.2V、90nm の Low-K プロセス技術 179,400LE に相当する最大 71,760ALM の PLL 集積度 アダプティブ・ロジック・モジュール g 最大 9Mビットの TriMatrixメモリ M512ブロック g DSP ブロックに最大 384 個の 18 × 18 乗算器 DSPブロック g 最大 1Gbps のデータ・レート高速 I/O プロトコ M4Kブロック g ル の DPA を使 用した 最 大 156 本 のレシ ー バ および 156 本のトランスミッタ・チャネル g 高集積 FPGA ジュール（ALM）により、設計者は狭小なスペースにより多くの機 g Stratix II デバイスは、業界で高い評価を得ている Stratix FPGA ファミリの機能および特長をすべて備えており、同等の集積度の また、量産アプリケーションでは、業界で唯一の FPGA プロトタ Stratix II デバイスは、前世代の Stratix デバイスと比べて、平均 Stratix II の概要 90nm プ ロ セス・テクノロジ に 最 適 化 され た 第 2 世 代 製 品 の DDR2、DDR、QDRII、QDR および RLDRAM II などの最新メモリ・デバイスをサポートする外部 メモリ・インタフェース g 最大 12 個の PLL g 最大 1,170 本のユーザ I/Oピン Altera Corporation M-RAMブロック DPA搭載の高速I/Oチャネル 外部メモリ・インタフェース 回路搭載のI/Oチャネル Stratix II EP2S60 FPGA 7 表 7. Stratix II の特長と利点 特長 利点 新しいロジック構造 高性能と最大のリソース使用効率を実現する新しい革新的な ALM ベースのロジック構造 外部メモリ・インタフェース 267MHz DDR2 SDRAM、300MHz RLDRAM II および 200MHz QDRII SRAM デバイスなど、専用回路で 最新の外部メモリ・インタフェースをサポート TriMatrix ™メモリ パリティ内蔵、最大性能 370MHz、3 種類のブロック・サイズの最大 9Mビットのメモリ DSP ブロック JPEG2000、CDMA、HSDPA および 1x EV DV などの高い性能が要求される DSPアプリケーションに最適化さ れた、最大 370MHz で動作する最大 384 個の 18 × 18 乗算器 デザイン・セキュリティ 設計の知的財産の盗用を防止する、不揮発性、128ビットAES（Advanced Encryption Standard）暗号化技術 1Gbps の差動 I/O および高速イン タフェース 10 ギガビットのイーサネット（XSBI）、SFI-4、SPI 4.2、HyperTransport ™、RapidIO ™、および最大 1Gbps の UTOPIA IVインタフェースなどの高速 I/O 標準規格および高速インタフェースをサポート ダイナミック・フェーズ・アライン メント（DPA）サポート 高速データ転送システムにおけるチャネル間およびチャネル - クロック間スキューを排除することによって、 1Gbps のデータ転送レートが可能 リモート・システム・アップグレー ド機能 信頼性が高い安全な配置インシステム・アップグレードおよびバグ修正のリモート・システム・アップグレード Stratix FPGA 業界で高い評価を得ているアルテラ g ベルなシステム・インテグレーションを可能にする高集積、性能、 g および機能セットを提供します。Stratix デバイスは、高度なアプリ ケーションに必要な性能、メモリ帯域幅、DSP 機能、および I/O 性 高集積 FPGA g 1.5V、0.13µm、全層銅配線 SRAM プロセス g 10,570 ∼ 79,040LE の集積度 g 最大 1,203 本のユーザ I/Oピン g 最大 7Mビットの RAM を提供する TriMatrixメモリ構造 最大 840Mbps のデータ・レートをサポートする高速差動 I/O チャネル g 能など、システム・レベルの機能を提供しています。 Stratix の概要 最大88個の18×18乗算器を提供する最大22個のDSPブロッ ク の Straix デバイス・ファミリは、高レ 200MHz DDR, QDR, QDR II および RLDRAM II などの外部 メモリ・インタフェースをサポート g 12 個の PLL g すべてのデバイスは量産出荷中 表 8. Stratix の特長と利点 特長 8 利点 高性能アーキテクチャ ブロック・ベース・デザインの DirectDrive 技術により、性能を最適化した MultiTrackインタコネクト TriMatrixメモリ 最大 7Mビットのメモリおよび 8 テラビット/ 秒のメモリ帯域幅の 3 種類のサイズのメモリ DSP ブロック DSP ブロックあたり最大 2.4GMACS のデータ・スループットに対応できる、予測可能な 333MHz 性能 広帯域幅の標準 I/O 規格 SPI4.2、SFI-4、XSBIイーサネット、UTOPIA IV、RapidIO および HyperTransport 標準規格などの高速プロト コルをサポート 外部メモリ・インタフェース DDR、DDR2、QDR、QDR II および RLDRAM II などの最新のメモリ・インタフェースをサポート リモート・システム・アップグレード FPGA のアップデートが遠隔地からリアル・タイムで可能 Altera Corporation Stratix GX FPGA Stratix GX FPGA は、ア ル テ ラ の 第 2 世 代シリア ライザ ／ デシリア Stratix GX の概要 g ライザ（SERDES）トランシーバ技術と業界で高い評価を得て い る Stratix FPGA のア ー キ テ クチャを組 み 合 わ せ て います。 g 1.5V、0.13µm、全層銅配線 SRAM プロセス 500Mbps から 3.125Gbps の動作可能な最大 20 本のトラン シーバ・チャネル Stratix GX FPGA は、40イン チ のドラ イ ブ 能 力 機 能、プ リエ ンファシス、イコライザ、チャネル・アライメント、およびエン g 10,570 ∼ 41,250LE の集積度 ベ デッド8B/10B エンコ ー ダおよ び デコ ー ダなどの 機 能 を備 g シグナル・インテグリティを改善するプレエンファシスおよび え、最適化された 3.125Gbpsトランシーバを統合しています。 さらに、Stratix GX FPGA は、DPA（Dynamic Phase Alignment） 等価回路 g 機能回路付きのソース・シンクロナス差動 I/O（最大 1Gbps で動 作可能）も備えています。 最大 1Gbps のチャネル・レートでサポートする DPA 付きの ソース・シンクロナス差動 I/0ピン g g 最大 3.4Mビットの RAM を提供する TriMatrixメモリ構造 200MHz DDR、QDR、QDR II および RLDRAM II などの外部 メモリ・インタフェースをサポート 表 9. Stratix GX の特長と利点 特長 利点 SerialLite、10 ギガビット・イーサネット、XAUI、ギガビット・イーサネット、ファイバ・チャネル、シリアル RapidIO、SONET/SDH、PCI Express、SerialLite および SMPTE 292M 標準規格などのプロトコルをサポート 40インチ・ドライブ能力 プリエンファシスおよびイコライザの組み合わせにより、FR4 マテリアルで 40インチの信号ドライブ能力を 達成 低消費電力 4 チャネル・トランシーバ・ブロックあたり450mW の消費電力 1Gbps、DPA 付きソース・シンクロナ ス差動 I/Oピン 10 ギガビットのイーサネットXSBI、SFI-4、SPI-4.2、HyperTransport、parallel RapidIO および NPSI 規格を サポート 高性能 Stratix ベースのアーキテク チャ ブロック・ベース・デザイン向けの DirectDrive ™テクノロジを使用した、性能が最適化された MultiTrackイン タコネクト Altera Corporation 高集積 FPGA 3.125Gbpsトランシーバ・ブロック 9 ストラクチャード ASIC 現在、スタンダードセル ASIC の設計には非常に高いコストがか 検証されたデザインをHardCopyストラクチャードASIC にシー かります。多くのエンジニアリング・リソースを必要とし、ファー ムレスに移行することにより、ファースト・シリコンでの適切な動 スト・シリコンで完全に動作するという保証もなければ、予定 作が保証されます。 の期間と予算内で最終的なデバイスが製造されるという保証も ありません。このような問題に対応するため、ストラクチャード ASICと呼ばれる新しいデバイスの種類に区分されるアルテラの アプリケーション例 HardCopy デバイスは、スタンダードセル ASIC に代わる包括的で g ネットワーキングおよびストレージ 最小リスクのソリューションを提供します。HardCopy デバイスを g 無線通信 製造するため、アルテラでは特定集積度用の複数のデザインで共 g 医療機器 通のベース・アレイを使用し、最上部メタル層を使用して顧客固 g テストおよび測定 有のデザイン情報を実装します。FPGA で実証され、インシステム g ハイエンド民生用電子機器 HardCopy Stratix ストラクチャード ASIC HardCopy Stratix デバイスを使用すると、 HardCopy Stratix デバイスは、Quartus II 開発・ソフトウェアの最 Stratix デバイスの機能と利点を量産アプリ 新の機能を使用して容易にデザインできます。Quartus IIソフト ケーションに適用できます。ASICと同じデザ ウェアには、マスクおよびウェハに着手する前に、FPGA を使用し イン・フローや、ファースト・シリコン・サクセ てインシステムでプロトタイプを作成し、動作を検証する機能が スを保証する実証済み手法により、HardCopy Stratix デバイスは あります。図 3 に、HardCopy Stratix デザイン・フローを示します。 スタンダードセル ASIC デザインにおける問題を解消し、同等のコ HardCopy StratixストラクチャードASIC は現在量産出荷されて スト、性能、および消費電力を実現します。HardCopy デバイスは います。 FPGAアーキテクチャを保持しているため、FPGA でプロトタイ HardCopy 4_18g プ化されたデザインをHardCopy バージョンにシームレスに移行 できます。 HardCopy Stratix の概要 g 1.5V、0.13µm、全層銅配線プロセス g 最大 100 万個の等価 ASIC ゲート（デザインに 図3： 統一されたデザイン手法 HardCopy Stratixデザイン・フロー 依存） 、5.7Mビットのメモリ、および 773 本の ユーザ I/Oピン ストラクチャード ASIC g 最大 88 個の 18 × 18 乗算器を提供する最大 22 個の DSP ブロック g 最大 840Mbps のデータ・レートをサポートす る高速差動 I/O チャネル g 200MHz DDR、QDR および RLDRAM1 など プ ロト タ イ プ デザイン・ソフトウェア g タイミングの最適化 g フロアプラン表示 g 消費電力見積もり ス レ 行 移 に ム ー シ の外部メモリ・インタフェースをサポート g g g 低価格 シームレスな 移行 g 高性能 g 低消費電力 FPGAと比 較して、平 均 50% の 性 能 向 上と 40% の消費電力削減 FPGAプロトタイプ化 g システム検証 g フィールドでのトライアル製造 注： 1 詳しくはお問い合わせください。 10 製造 g 品質保証よりも先行 g システム・ソフトウェア開発 Altera Corporation 表 10. HardCopy ストラクチャードASIC の特長と利点 特長 利点 ASIC に代わる包括的なソリューション プロトタイプおよびストラクチャードASIC の単一ベンダからデバイス、デザイン・ツールとサービス、 IPとテクニカル・サポートを利用できる完全なソリューション Quartus II 開発ソフトウェアによる統一された デザイン手法 HardCopyストラクチャードASIC を直接ターゲットにするか、または最初に FPGA でプロトタイプを 作成し、その後 HardCopy に移行するか、どちらの開発フローもサポート可能。 （図 3 参照） システム開発全体の効率化 HardCopy デバイスが開発中であっても、FPGAとシステム全体の並行開発により、最短期間で製品 を出荷可能 インシステムおよびインシリコン検証 マスクおよびウェハの費用が発生する前に実際の環境でのデザイン検証を支援 シームレスな移行プロセス リスクを低減、ファースト・シリコンでの成功を保証、最速の「Time-to-Market」を実現、および開発コ ストを削減 FPGAアーキテクチャを保持 検証済みFPGAアーキテクチャおよびプロセス・テクノロジがマスク・プログラムド・デバイスへのシー ムレスな移行を保証 対応する FPGAとピン配置の互換性 HardCopy デバイスによるドロップ・イン代替を提供することで、基板の再設計の必要性を排除し、コ ストを抑え、 「Time-to-Market」の短縮を実現 エンベデッド・テスタビリティ 内蔵されたテスト回路が製造後のデバイス・テストをサポート、デバイスのデザイン検証を可能にし、 100% に近いテスト・カバレッジを提供することでデバイスの動作を保証 ストラクチャード ASIC Altera Corporation 11 表 11 から表 23 は、 アルテラの CPLD、FPGA、 ストラクチャードASIC、およびコンフィギュレーション・デバイスの LE 数、 マクロセル数、 ゲート数、ピン数／パッケージ、電源電圧、RAMビット数、およびその他の特長をまとめたものです。 表 11. MAX II デバイス デバイス LE 数 標準等価 マクロセル数 ピン数／パッケージ EPM240 240 192 100-Pin TQFP EPM570 570 440 100-Pin TQFP, 144-Pin TQFP, 256-Pin BGA1 I/Oピン数 電源電圧 ユーザ・フラッシュ・ メモリ・ビット数 80 3.3 V, 2.5 V, 1.8 V 8,192 76, 116, 160 3.3 V, 2.5 V, 1.8 V 8,192 EPM1270 1,270 980 144-Pin TQFP, 256-Pin BGA1 116, 212 3.3 V, 2.5 V, 1.8 V 8,192 EPM2210 2,210 1,700 256-Pin BGA1, 324-Pin BGA1 204, 272 3.3 V, 2.5 V, 1.8 V 8,192 表 11 の注： 1 1.0mmピッチの FineLine BGA パッケージです。 表 12. MAX 3000 デバイス デバイス マクロセル数 ピン数／パッケージ I/Oピン数 電源電圧 スピード・ グレード EPM3032A 32 44-Pin PLCC1/TQFP 34 3.3 V -4, -7, -10 EPM3064A 64 44-Pin PLCC/TQFP, 100-Pin TQFP 34, 66 3.3 V -4, -7, -10 EPM3128A 128 100-Pin TQFP, 144-Pin TQFP, 256-Pin BGA2 80, 96, 98 3.3 V -5, -7, -10 EPM3256A 256 144-Pin TQFP, 208-Pin PQFP, 256-Pin BGA2 116, 158, 161 3.3 V -7, -10 EPM3512A 512 208-Pin PQFP, 256-Pin BGA2 172, 208 3.3 V -7, -10 表 12 の注： 1 PLCC：プラスチック・Jリード・チップ・キャリア 2 1.0mmピッチの FineLine BGA パッケージです。 表 13. MAX 7000 デバイス デバイス マクロセル数 ピン数／パッケージ I/Oピン数 電源電圧 スピード・ グレード EPM7032S EPM7032AE EPM7032B 32 32 32 44-Pin PLCC/TQFP 44-Pin PLCC/TQFP 44-Pin PLCC/TQFP, 49-Pin BGA1 36 36 36, 36 5.0 V 3.3 V 2.5 V -5, -6, -7, -10 -4, -7, -10 -3, -5, -7 EPM7064S EPM7064AE EPM7064B 64 64 64 44-Pin PLCC/TQFP, 84-Pin PLCC, 100-Pin TQFP 44-Pin PLCC/TQFP, 100-Pin TQFP, 100-Pin BGA2 44-Pin TQFP, 49-Pin BGA1, 100-Pin TQFP, 100-Pin BGA1 36, 68, 68 36, 68, 68 36, 41, 68, 68 5.0 V 3.3 V 2.5 V -5, -6, -7, -10 -4, -7, -10 -3, -5, -7 EPM7128S EPM7128AE 128 128 -6, -7, -10, -15 -5, -7, -10 128 68, 84, 100 68, 84, 84, 100, 100 84, 84, 100, 100 5.0 V 3.3 V EPM7128B 2.5 V -4, -7, -10 EPM7160S 160 84-Pin PLCC, 100-Pin PQFP/TQFP, 160-Pin PQFP 84-Pin PLCC, 100-Pin TQFP, 100-Pin BGA2, 144-Pin TQFP, 256-Pin BGA2 100-Pin TQFP, 100-Pin BGA2, 144-Pin TQFP, 256-Pin BGA2 84-Pin PLCC, 100-Pin TQFP, 160-Pin PQFP 64, 84, 104 5.0 V -6, -7, -10 EPM7192S 192 160-Pin PQFP 124 5.0 V -7, -10, -15 EPM7256S EPM7256AE 256 256 -7, -10, -15 -5, -7, -10 256 2.5 V -5, -7, -10 EPM7512AE 512 164 84, 84, 120, 164, 164 84, 120, 141, 164, 164 120, 176, 212, 212 5.0 V 3.3 V EPM7256B 3.3 V -7, -10, -12 EPM7512B 512 208-Pin PQFP/RQFP3 100-Pin TQFP, 100-Pin BGA2, 144-Pin TQFP, 208-Pin PQFP, 256-Pin BGA2 100-Pin TQFP, 144-Pin TQFP, 169-Pin BGA1, 208-Pin PQFP, 256-Pin BGA2 144-Pin TQFP, 208-Pin PQFP, 256-Pin BGA2, 256-Pin BGA 144-Pin TQFP, 169-Pin BGA1, 208-Pin PQFP, 256-Pin BGA2, 256-Pin BGA 120, 141, 176, 212, 212 2.5 V -5, -7, -10 表 13 の注： 1 0.8mmピッチの Ultra FineLine BGA パッケージです。 2 1.0mmピッチの FineLine BGA パッケージです。 3 RQFP：パワー・クワッド・フラット・パック 12 Altera Corporation 表 14. Cyclone デバイス デバイス LE 数 ピン数／パッケージ I/Oピン数 電源電圧 RAMビット数 EP1C3 2,910 100-Pin TQFP, 144-Pin TQFP1 65, 104 1.5 V 59,904 EP1C4 4,000 324-Pin BGA1, 400-Pin BGA1 249, 301 1.5 V 78,336 EP1C6 5,980 144-Pin TQFP, 240-Pin PQFP, 256-Pin BGA1 98, 185, 185 1.5 V 92,160 EP1C12 12,060 240-Pin PQFP, 256-Pin BGA1, 324-Pin BGA1 173, 185, 249 1.5 V 239,616 EP1C20 20,060 324-Pin BGA1, 400-Pin BGA1 233, 301 1.5 V 294,912 表 14 の注： 1 実装スペースを節減する FineLine BGA パッケージです。 表 15. Cyclone II デバイス ピン数／パッケージ 1 デバイス LE 数 EP2C5 4,608 144-Pin TQFP, 208-Pin PQFP, 256-Pin FineLine BGA4 EP2C8 8,256 EP2C20 I/Oピン数 電源電圧 M4K RAM ブロック数 2 RAM ビット数 エンベデッド・マル PLL 数 チプライヤ数 3 89,142 1.2 V 26 119,808 13 2 144-Pin TQFP, 208-Pin PQFP, 256-Pin FineLine BGA 85, 138, 182 1.2 V 36 165,888 18 2 18,752 208-Pin PQFP, 256-Pin FineLine BGA, 484-Pin FineLine BGA 152, 315 1.2 V 52 239,616 26 4 EP2C35 33,216 484-Pin FineLine BGA, 672-Pin FineLine BGA 322, 475 1.2 V 105 483,840 35 4 DP2C50 50,528 484-Pin FineLine BGA, 672-Pin FineLine BGA 294, 450 1.2 V 129 594,432 86 4 EP2C70 68,416 672-Pin FBGA, 896-Pin FineLine BGA 422, 622 1.2 V 250 1,152,000 150 4 表 15 の注： 1 2 3 4 Cyclone II デバイスは、同一のパッケージによるバーティカル・マイグレーションをサポートします。 4Kビット＋ 512 パリティ・ビット 18 × 18 マルチプライヤの総数です。1 デバイスあたりの 9 × 9 マルチプライヤの総数を求めるには、18 × 18 マルチプライヤの総数に 2 をかけます。 詳しくは、お問い合わせください。 表 16. ACEX デバイス デバイス LE 数 ピン数／パッケージ 電源電圧 RAMビット数 EP1K10 576 100-Pin TQFP, 144-Pin TQFP, 208-Pin PQFP, 256-Pin BGA1 66, 92, 120, 136 2.5 V 12,288 EP1K30 1,728 144-Pin TQFP, 208-Pin PQFP, 256-Pin BGA1 102, 147, 171 2.5 V 24,576 EP1K50 2,880 144-Pin TQFP, 208-Pin PQFP, 256-Pin BGA1, 484-Pin BGA1 102, 147, 186, 249 2.5 V 40,960 4,992 208-Pin PQFP, 256-Pin BGA1, 484-Pin BGA1 147, 186, 333 2.5 V 49,152 EP1K100 I/Oピン数 表 16 の注： 1 実装スペースを節減する FineLine BGA パッケージです。 Altera Corporation 13 表 17. Stratix II デバイス デバイス ALM数 1 等価LE数 1 EP2S15 6,240 15,600 EP2S30 13,552 EP2S60 ピン数／パッケージ エンベデッド 乗算器数 2 PLL数 3 12 48 6 1,369,728 16 64 6 2 2,544,192 36 144 12 408 4 4,520,448 48 192 12 699 609 6 6,747,840 63 252 12 930 768 9 9,383,040 96 484 12 最大ユーザ I/Oピン数 電源電圧 M512 M4K M-RAM トータルRAM DSP RAM RAM ブロック数 ビット数 ブロック数 ブロック数 ブロック数 484-Pin BGA4, 672-Pin BGA4 341 365 1.2 V 104 78 0 419,328 33,880 484-Pin BGA4, 672-Pin BGA4 341 499 1.2 V 202 144 1 24,176 60,440 484-Pin BGA4, 672-Pin BGA4, 1,020-Pin BGA4 341 499 717 1.2 V 329 255 EP2S90 36,384 90,960 484-Pin BGA5,6 780-Pin BGA4,6 1,020-Pin BGA4, 1,508-Pin BGA4 308 534 758 902 1.2 V 488 EP2S130 53,016 132,540 780-Pin BGA4,6 1,020-Pin BGA4 1,508-Pin BGA4 534 742 1,126 1.2 V EP2S180 71,760 179,400 1,020-Pin BGA4 1,508-Pin BGA4 742 1,170 1.2 V 表 17 の注： 1 2 3 4 5 6 Stratix II の ALM 数は、4 入力ルック・アップ・テーブル（LUT）ベースの LE 数の 2.5 倍に相当します。 各 DSP ブロックは、4 個の 18ビット× 18ビット乗算器をサポートします。 enhanced および fast PLL を含みます。 実装スペースを節減する FineLine BGA パッケージです。 外形寸法 27mm × 27mm の Hybrid FineLine BGA パッケージです。 ユーザ I/Oピン数は暫定仕様であり、変更される場合があります。 表 18. Stratix デバイス 注 1 デバイス LE 数 ピン数／パッケージ I/Oピン数 電源電圧 トータル RAM DSP ビット数 ブロック数 EP1S10 10,570 484-Pin BGA2, 672-Pin BGA, 672-Pin BGA2, 780-Pin BGA2 335, 345, 345, 426 1.5 V 920,448 6 EP1S20 18,460 484-Pin BGA2, 672-Pin BGA, 672-Pin BGA 2, 780-Pin BGA2 361, 426, 426, 586 1.5 V 1,669,248 10 EP1S25 25,660 672-Pin BGA, 672-Pin BGA2, 780-Pin BGA2, 1,020-Pin BGA2 473, 473, 597, 706 1.5 V 1,944,576 10 EP1S30 32,470 780-Pin BGA2, 956-Pin BGA, 1,020-Pin BGA2 589, 683, 726 1.5 V 3,317,184 12 EP1S40 41,250 780-Pin BGA2, 956-Pin BGA, 1,020-Pin BGA2, 1,508-Pin BGA2 615, 683, 773, 822 1.5 V 3,423,744 14 EP1S60 57,120 956-Pin BGA, 1,020-Pin BGA2, 1,508-Pin BGA2 683, 773, 1,022 1.5 V 5,215,104 18 EP1S80 79,040 956-Pin BGA, 1,020-Pin BGA2, 1,508-Pin BGA2 683, 773, 1,203 1.5 V 7,427,520 22 表 18 の注： 1 Stratix デバイスの注文コードは、LE 数をベースにしています。ゲート数ではありません。 2 実装スペースを節減する FineLine BGA パッケージです。 表 19. Stratix GX デバイス デバイス LE 数 トランシーバ・ チャネル数 EP1SGX10C 10,570 4 EP1SGX10D 10,570 8 ピン数／パッケージ I/Oピン数 電源電圧 672-Pin BGA1 330 1.5 V 920,488 22 672-Pin BGA1 330 1.5 V 920,488 22 EP1SGX25C 25,660 4 EP1SGX25D 25,660 8 672-Pin BGA1 672-Pin BGA1, EP1SGX25F 25,660 RAMビット数 ソース同期チャネル数 426 1.5 V 1,944,576 39 1,020-Pin BGA1 426, 542 1.5 V 1,944,576 39 16 1,020-Pin BGA1 542 1.5 V 1,944,576 39 548 1.5 V 3,423,744 45 548 1.5 V 3,423,744 45 EP1SGX40D 41,250 8 1,020-Pin BGA1 EP1SGX40G 41,250 20 1,020-Pin BGA1 表 19 の注： 1 実装スペースを節減する FineLine BGA パッケージです。 14 Altera Corporation 表 20. APEX 20K デバイス デバイス LE 数 ピン数／パッケージ I/Oピン数 電源電圧 RAMビット数 EP20K30E 1,200 144-Pin TQFP, 144-Pin BGA1, 208-Pin PQFP 92, 93, 125 1.8 V 24,576 EP20K60E 2,560 144-Pin TQFP, 144-Pin BGA1, 208-Pin PQFP, 324-Pin BGA1, 356-Pin BGA 92, 93, 148, 196, 196 1.8 V 32,768 EP20K100 4,160 53,248 4,160 101, 159, 189, 252, 252 92, 93, 151, 183, 246, 246 2.5 V EP20K100E 144-Pin 324-Pin 144-Pin 240-Pin 1.8 V 53,248 EP20K160E 6,400 144-Pin TQFP, 208-Pin PQFP, 240-Pin PQFP, 356-Pin BGA, 484-Pin BGA1 88, 143, 175, 271, 316 1.8 V 81,920 EP20K200 8,320 144, 174, 277, 382 2.5 V 106,496 EP20K200E 8,320 106,496 8,320 136, 168, 271, 376, 376, 376 136, 168, 271, 376 1.8 V EP20K200C 208-Pin 484-Pin 208-Pin 484-Pin 208-Pin 484-Pin 1.8 V 106,496 EP20K300E 11,520 240-Pin PQFP, 652-Pin BGA, 672-Pin BGA1 152, 408, 408 1.8 V 147,456 EP20K400 EP20K400E EP20K400C 16,640 16,640 16,640 652-Pin BGA, 672-Pin BGA1 652-Pin BGA, 672-Pin BGA1 652-Pin BGA, 672-Pin BGA1 502, 502 488, 488 488, 488 2.5 V 1.8 V 1.8 V 212,992 212,992 212,992 EP20K600E EP20K600C 24,320 24,320 652-Pin BGA, 672-Pin BGA1, 1,020-Pin BGA1 652-Pin BGA, 672-Pin BGA1, 1,020-Pin BGA1 488, 508, 588 488, 508, 588 1.8 V 1.8 V 311,296 311,296 EP20K1000E EP20K1000C 38,400 38,400 652-Pin BGA, 672-Pin BGA1, 1,020-Pin BGA1 652-Pin BGA, 672-Pin BGA1, 1,020-Pin BGA1 488, 508, 708 488, 508, 708 1.8 V 1.8 V 327,680 327,680 EP20K1500E 51,840 652-Pin BGA, 1,020-Pin BGA1 488, 808 1.8 V 442,368 TQFP, 208-Pin PQFP, 240-Pin PQFP, BGA1, 356-Pin BGA TQFP, 144-Pin BGA1, 208-Pin PQFP, PQFP, 324-Pin BGA1, 356-Pin BGA PQFP, 240-Pin RQFP, 356-Pin BGA, BGA1 PQFP, 240-Pin RQFP, 356-Pin BGA, BGA1, 652-Pin BGA, 672-Pin BGA1 PQFP, 240-Pin PQFP, 356-Pin BGA, BGA1 表 20 の注： 1 実装スペースを節減する FineLine BGA パッケージです。 表 21. HardCopy デバイス デバイス 見積りロジック・ ゲート数（K）1 LE 数 ピン数／パッケージ HC1S25 325 25,660 672-Pin BGA2 HC1S30 400 32,470 780-Pin BGA2 HC1S40 500 41,250 HC1S60 700 HC1S80 I/Oピン数 電源電圧 RAMビット数 473 1.5 V 1,944,576 597 1.5 V 2,137,536 780-Pin BGA2 615 1.5 V 2,244,096 57,120 1,020-Pin BGA2 773 1.5 V 5,215,104 1,000 79,040 1,020-Pin BGA2 773 1.5 V 5,658,048 HC20K400 200 16,640 652-Pin BGA, 672-Pin BGA2 488, 488 1.8 V 212,992 HC20K600 300 24,320 652-Pin BGA, 672-Pin BGA2 488, 508 1.8 V 311,296 HC20K1000 460 38,400 652-Pin BGA, 672-Pin BGA1, 1,020-Pin BGA2 488, 508, 708 1.8 V 327,680 HC20K1500 625 51,840 652-Pin BGA, 1,020-Pin BGA2 488, 808 1.8 V 442,368 表 21 の注： 1 DSP ブロックまたはメモリは含まれていません。 2 実装スペースを節減する FineLine BGA パッケージです。 Altera Corporation 15 表 22. Cyclone II、Stratix II および Cyclone FPGA 用シリアル・コンフィギュレーション・デバイス デバイス ピン数／パッケージ 電源電圧 説明 EPCS1 8-Pin SOIC1 3.3 V Cyclone II、Stratix II および Cyclone デバイスに対応したイン・システム・プログラミ ングが可能な 1M ビットのシリアル・コンフィギュレーション・デバイス EPCS4 8-Pin SOIC 3.3 V Cyclone II、Stratix II および Cyclone デバイスに対応したイン・システム・プログラミ ングが可能な 4M ビットのシリアル・コンフィギュレーション・デバイス EPCS16 16-Pin SOIC 3.3 V Cyclone II、Stratix II および Cyclone デバイスに対応したイン・システム・プログラミ ングが可能な 16M ビットのシリアル・コンフィギュレーション・デバイス EPCS64 16-Pin SOIC 3.3 V Cyclone II、Stratix II および Cyclone デバイスに対応したイン・システム・プログラミ ングが可能な 64M ビットのシリアル・コンフィギュレーション・デバイス 表 22 の注： 1 SOIC（Small Outline Integrated Circuit）パッケージです。 表 23. Stratix II、Stratix、Stratix GX、Cyclone II、Cyclone、APEX II、APEX、Excalibur、FLEX、Mercury および ACEX 用シリアル・コンフィギュレーション・デバイス デバイス EPC1441 ピン数／パッケージ 8-Pin PDIP1, 20-Pin PLCC, 32-Pin TQFP 電源電圧 説明 3.3 or 5.0 V すべての FLEX および ACEX デバイスに対応した 441Kビットのコンフィギュレーション・ デバイス EPC1 8-Pin PDIP, 20-Pin PLCC 3.3 or 5.0 V APEX、FLEX および ACEX のデバイスに対応した 1Mビットのコンフィギュレーション・デバ イス EPC2 20-Pin PLCC, 32-Pin TQFP 3.3 or 5.0 V Stratix II、Stratix、Stratix GX、Cyclone II、Cyclone、APEX II、APEX、FLEX、Mercury ™、 ACEX、およびExcalibur™デバイスに対応したイン・システム・プログラミングが可能な1.6M ビットのコンフィギュレーション・デバイス EPC4 100-Pin PQFP 3.3 V Stratix II、Stratix、Stratix GX、Cyclone II、Cyclone、APEX II、APEX、FLEX、Mercury、 ACEX、およびExcaliburデバイスに対応したイン・システム・プログラミングが可能な4Mビッ トのコンフィギュレーション・デバイス EPC8 100-Pin PQFP 3.3 V Stratix II、Stratix、Stratix GX、Cyclone II、Cyclone、APEX II、APEX、FLEX、Mercury、 ACEX、およびExcaliburデバイスに対応したイン・システム・プログラミングが可能な8Mビッ トのコンフィギュレーション・デバイス EPC16 88-Pin BGA2, 100-Pin PQFP 3.3 V Stratix II、Stratix、Stratix GX、Cyclone II、Cyclone、APEX II、APEX、FLEX、Mercury、 ACEX、および Excalibur デバイスに対応したイン・システム・プログラミングが可能な 16M ビットのコンフィギュレーション・デバイス 表 23 の注： 1 PDIP：プラスチック・デュアル・インライン・パッケージ 2 Ultra FineLine BGA パッケージです。 〒163-1332 本社 東京都新宿区西新宿6-5-1 新宿アイランドタワー32F 私書箱1594号 TEL. 03-3340-9480 FAX. 03-3340-9487 http://www.altera.co.jp E-mail:[email protected] Altera Corporation 101 Innovation Drive, San Jose, CA 95134 USA TEL : (408)544-7000 http: //www.altera.com Copyright © 2004 Altera Corporation. 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