MAX V デバイスでの差動 I/ O 規格の 使用 この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用ください。設計の際 には、最新の英語版で内容をご確認ください。 アプリケーション・ノート AN-636-1.0 このアプリケーション・ノートでは、MAX® V デバイスでの差動 I/ O 規格の使用方法 について説明します。 高速差動 I/O 規格は、シングル・エンド I/O 規格に対する大きなアドバンテージによ り、高速インタフェース分野で人気が高まっています。Altera® MAX V デバイス・ ファミリは 2 番目の出力が反転としてプログラムされた 2 つのシングル・エンド出 力と外部抵抗ネットワークを使用してエミュレートされる LVDS の出力 （LVDS_E_3R）およびエミュレートされる RSDS（Reduced Swing Differential Signaling） の出力（RSDS_E_3R）I/O 規格をサポートします。 このアプリケーション・ノートには、次の項があります。 ■ 1 ページの「エミュレートされる LVDS 出力（LVDS_E_3R）I/O 規格」 ■ 2 ページの「エミュレートされる RSDS 出力 (RSDS_E_3R) I/O 規格」 ■ 3 ページの「I/O リソース」 ■ 4 ページの「ソフトウェアの概要」 エミュレートされる LVDS 出力（LVDS_E_3R）I/O 規格 MAX V デバイスは、最大 304 Mbps のデータ・レートでエミュレートされる LVDS ト ランスミッタは 2 つのシングル・エンド出力バッファおよび外部抵抗を使用してサ ポートされます。1 つのシングル・エンド出力バッファは、逆極性になるようにプロ グラムされます。LVDS レシーバは、入力バッファの 2 つの信号間で 100 W の終端抵 抗を要求します。 図 1 に、2 つのシングル・エンド出力バッファおよび外部抵抗を使用して、MAX V と ポイント・ツー・ポイントの LVDS インタフェースを示します。 図 1. MAX V デバイスによる外部抵抗ネットワークを使用した LVDS インタフェース ( 注 1) MAX V Device Family, VCCIO = 2.5 V Emulated LVDS Transmitter LVDS Receiver Resistor Network RS 50 Ω RP 100 Ω 50 Ω RS 図 1 の注： (1) RS = 120 Ω； RP = 170 Ω 101 Innovation Drive San Jose, CA 95134 www.altera.com 2011 年 1 月 © 2011 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX are Reg. U.S. Pat. & Tm. Off. and/or trademarks of Altera Corporation in the U.S. and other countries. All other trademarks and service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera’s standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. Altera Corporation Subscribe エミュレートされる RSDS 出力 (RSDS_E_3R) I/O 規格 2 1 MAX V デバイスは 、ANSI/TIA/EIA-644 規格に適合しています。 f MAX V デバイスのエミュレートされる LVDS 出力の電気的仕様について詳しくは、 「MAX V デバイス・ハンドブック」の 「MAX V のデバイスの DC およびスイッチング 特性」の章を参照してください。 エミュレートされる RSDS 出力 (RSDS_E_3R) I/O 規格 MAX V デバイスでは、最大 200 Mbps のデータ・レートのエミュレートされた RSDS トランスミッタは 2 つのシングル・エンド出力バッファおよび外部抵抗を使用して サポートされます。2 つのシングル・エンド出力バッファは、逆極性になるようにプ ログラムされます。 図 2 に、2 つのシングル・エンド出力バッファおよび外部抵抗を使用して、MAX V デ バイスとポイント・ツー・ポイントの RSDS インタフェースを示します。 図 2. MAX V デバイスによる外部抵抗ネットワークを使用した RSDS インタフェース ( 注 1) MAX V Device Family, VCCIO = 2.5 V Emulated RSDS Transmitter Resistor Network RSDS Receiver RS 50 Ω 100 Ω RP 50 Ω RS 図 2 の注： (1) RS = 120 Ω; RP = 170 Ω 1 MAX V デバイスは 、National Semiconductor Corporation の RSDS インタフェース仕様に適 合しています。 f MAX V デバイスのエミュレートされる RSDS 出力の電気的仕様について詳しくは、 「MAX V デバイス・ハンドブック」の「MAX V のデバイスの DC およびスイッチング 特性」の章を参照してください。 エミュレートされるトランスミッタを使用するときに、抵抗ネットワークは、RSDS 仕様に準拠して出力電圧振幅を減衰させるのに必要です。抵抗ネットワークの値を 変更して、消費電力を低減したり、ノイズ・マージンを改善することができます。 選択する抵抗値は、以下の式を満たさなければなりません。式 1。 式 1. Rp Rs × ------2 -------------------- = 50Ω Rp Rs + ------2 MAX V デバイスでの差動 I/ O 規格の使用 2011 年 1 月 Altera Corporation I/O リソース 3 1 アルテラでは、MAX V デバイスの IBIS モデルを使用してシミュレーションを実行し、 カスタム抵抗値が RSDS 要件に適合するかどうか確認することを推奨しています。 I/O リソース 差動出力チャネルの数は、デバイスの集積度およびパッケージによって異なります。 表 1 に、デバイスの集積度およびパッケージによってエミュレートされる LVDS およ び RSDS チャネル数を示します。 表 1. MAX V デバイスでサポートされる LVDS および RSDS チャネル ( 注 1) デバイス 64 ピン MBGA 64 ピン EQFP 68 ピン MBGA 100 ピン TQFP 100 ピン MBGA 144 ピン TQFP 256 ピン FBGA 324 ピン FBGA 5M40Z 10 eTx 20 eTx — — — — — — 5M80Z 10 eTx 20 eTx 20 eTx 33 eTx — — — — 5M160Z — 20 eTx 20 eTx 33 eTx 33 eTx — — — 5M240Z — — 20 eTx 33 eTx 33 eTx 49 eTx — — 5M570Z — — — 28 eTx 28 eTx 49 eTx 75 eTx — 5M1270Z — — — — — 42 eTx 90 eTx 115 eTx 5M2210Z — — — — — — 83 eTx 115 eTx 表 1 の注： (1) eTX ＝ エミュレートされる LVDS 出力バッファ（LVDS_E_3R）またはエミュレートされる RSDS 出力バッファ（RSDS_E_3R）。 エミュレートされた差動出力チャネルが MAX V Device Pin-Out の Emulated LVDS Output Channel カラムの DIFFIO_<channel_number>[p/n] ピンとして識別されます。 また、Quartus® II Pin Planner パッケージを使用して、差動 I/O アサインメントのプラ ンニングを容易にすることができます。View メニューで Show Differential Pin Pair Connections をクリックして、差動ピン・ペアをハイライトします。差動ピン・ペア は赤い線によって接続されます。差動ピンでは、正ピンに信号だけを割り当てる必要 があります。正ピンは差動 I/ O 規格で割り当てられている場合、負のピンは自動的 に Quartus II ソフトウェアによって割り当てられます。 2011 年 1 月 Altera Corporation MAX V デバイスでの差動 I/ O 規格の使用 ソフトウェアの概要 4 図 3 に、MAX V デバイスで Quartus II Pin Planner の差動ピン・ペアの接続を示します。 図 3. MAX V デバイスで Quartus II Pin Planner の差動ピン・ペアの接続 ソフトウェアの概要 MAX V デバイスの高速 I/O システム・インタフェースは、Quartus II ソフトウェアのメ ガファンクションによりコア・ロジックで作成されます。Quartus II ソフトウェアで は、ALTLVDS_TX メガファンクションを使用して高速トランスミッタをデザインでき ます。メガファンクションは、MAX V デバイス・ファミリ・リソースを使用して最 も効果的な方法で高速 I/O インタフェースが作成されるように最適化されています。 1 MAX V デバイスを ALTLVDS メガファンクションと共に使用する場合、インタフェース は、パラレル・データの MSB を最初に送信します。 MAX V デバイスでは、一方の ALTLVDS_TX のインスタンスは 1 ～ 10 のデシリアライ ゼーション・ファクタで最大 18 チャネルをサポートできます。外部 PLL（PhaseLocked Loop）モードで MAX V デバイスの ALTLVDS_TX のインスタンスをサポートさ れます。同期レジスタはトランスミッタ・メガファンクションの前に追加する必要 があります。 MAX V デバイスでの差動 I/ O 規格の使用 2011 年 1 月 Altera Corporation ソフトウェアの概要 5 表 2 に、外部 PLL で生成したクロックの詳細を示します。 表 2. 外部 PLL で生成したクロック クロック周波数 クロック名 高速クロック、 tx_inclkポートに接続される。(1) 低速クロック、 tx_syncclock ポートに接続され る。 同期化レジスタのためのクロック 奇数デシリアライゼーション・ ファクタ 偶数デシリアライゼーション・ ファクタ データ・レート /2 データ・レート /（2 × デシリアラ イゼーション・ファクタ） データ・レート / デシリアライ ゼーション・ファクタ データ・レート / デシリアライゼーション・ファクタ 表 2 の注： (1) デシリアライゼーション・ファクタの 1 を選択した場合、tx_inclk ポートを生成されない。したがって、高速クロックは不 要です。 奇数と偶数のデシリアライゼーション・ファクタでは、低速クロックの要件が異な ります。すべてのクロック信号は、兼用クロック・ピン 、CLK[0..3] に生成される 必要があり、グローバル・クロック・ネットワークに接続します。 1 高速クロック、低速クロック、および同期化レジスタをクロックするために、内部 生成クロック信号を使用しないでください。 1 クロック信号間のボード・スキューを削除するには、アルテラは MAX V デバイスで外 部の PLL から CLK ピンにクロック・パスに等しい配線パターンの長さを設定するこ とを推奨します。 図 4 に、偶数のデシリアライゼーション・ファクタのために、MAX V デバイスの ALTLVDS_TX メガファンクション用のセットアップ例を示しています。 図 4. MAX V デバイスで ALTLVDS_TX のメガファンクションを使用する偶数デシリアライゼーション・ファク タのためのセットアップ例 2011 年 1 月 Altera Corporation MAX V デバイスでの差動 I/ O 規格の使用 ソフトウェアの概要 6 図 5 に、奇数のデシリアライゼーション・ファクタのために、MAX V デバイスの ALTLVDS_TX メガファンクション用のセットアップ例を示しています。 図 5. MAX V デバイスで ALTLVDS_TX のメガファンクションを使用する奇数デシリアライゼーション・ファク タのためのセットアップ例 表 3 に示されたように、MAX V デバイスでは MegaWizard™ Plug-In Manager を使用し て、いくつかのトランスミッタ設定をカスタマイズすることができます。 表 3. MAX V デバイスで MegaWizard Plug-In Manager を使用するトランスミッタ設定 オプション 説明 LVDS トランスミッタで使用可能な出力チャネル数。 What is the number of channels? 例えば、チャネル数が 18 の場合、tx_out[17..0] ポートが発生しま す。 1 つの ALTLVDS_TX インスタンスは最大 18 チャネルをサポートできま す。 トランスミッタはシリアル化コアからパラレル・ビット数を決定し、 送信します。 What is deserialization factor? 例えば、デシリアライゼーション・ファクタが 10 で、出力チャンネ ル数が 1 の場合、トランスミッタは単一の出力チャネルに各 10 のパ ラレル・ビットをシリアル化します。 デシリアライゼーションファクタが 5 で、出力チャンネルの数が 18 の場合、tx_in[89..0] ポートが発生します。 Use tx_data_reset input port LVDS は、ロジックで実装されている場合、このオプションが選択可 能です。このオプションを選択すると、ALTLVDS_TX メガファンクショ ンへの入力ポートが追加されて、それがアサートされると、 ALTLVDS_TX メガファンクション内のすべてのロジックの非同期リ セットを実行します。 トランスミッタ・チャネル間スキューの制約 TimeQuest タイミング・アナライザ・ツールでは、report_tccs および report_rskm コマンドは MAX V デバイスに使用できません。Synopsys Design Constraints File (.sdc) で、set_max_skew コマンドを使用してトランスミッタ・チャネル間スキューを制約 できます。コンパイルが完了した後、デザインは、.sdc ファイルに指定されている 最大スキューを実現できることを確認するために TimeQuest タイミング・アナライザ でのタイミング・レポートをチェックし、クロックのセットアップには、タイミン グ違反がないとパスを保持します。 MAX V デバイスでの差動 I/ O 規格の使用 2011 年 1 月 Altera Corporation 改訂履歴 7 1 アルテラは、すべてのトランスミッタ出力を同じ I/ O バンク内でお互いに近く場所に 配置することを推奨します。 f set_max_skew コマンドの詳細について、「Quartus II ハンドブック volume 3」の 「Quartus II TimeQuest タイミング・アナライザ」の章を参照してください。 改訂履歴 表 4 に、本資料の改訂履歴を示します。 表 4. 改訂履歴 日付 バージョン 2011 年 1 月 2011 年 1 月 Altera Corporation 1.0 変更内容 初版。 MAX V デバイスでの差動 I/ O 規格の使用 改訂履歴 8 MAX V デバイスでの差動 I/ O 規格の使用 2011 年 1 月 Altera Corporation