5. Arria GX デバイスの PLL

5. Arria GX デバイスの PLL
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ください。設計の際には、最新の英語版で内容をご確認ください。
AGX52005-1.2
はじめに
ArriaTM GX デバイスの PLL（Phase-Locked Loop）は、デバイス・ク
ロック管理、外部システム・クロック管理、および高速 I/O インタフェー
スのための強力なクロック・マネージメントおよび合成機能を提供して
います。これらの PLL は汎用性に優れており、ゼロ遅延バッファ、ジッ
タ・アッテネータ、低スキュー・ファンアウト・バッファ、または周波
数合成として使用できます。
Arria GX デバイスは、最大 4 個の enhanced PLL および最大 4 個の fast
PLL を備えています。enhanced PLL および fast PLL は豊富な機能を備
えており、クロック・スイッチオーバー、リコンフィギュレーション可
能な位相シフト、PLL リコンフィギュレーション、およびリコンフィ
ギュレーション可能な帯域幅など、先進的な機能をサポートしています。
PLL は、逓倍、位相シフト、およびプログラマブル・デューティ・サイ
ク ル を サ ポ ー ト す る 汎 用 ク ロ ッ ク 管 理 に 使 用 で き ま す。さ ら に、
enhanced PLL は外部クロック・フィードバック・モード、スペクトラ
ム拡散クロック、およびカウンタ・カスケードをサポートしています。
fast PLL は、高速差動 I/O インタフェースを駆動する高速出力を提供し
ています。
Arria GX デバイスは、未使用クロック・ネットワークをオフにできるパ
ワーダウン・モードもサポートしており、デバイスの全体的な消費電流
を低減します。さらに、Arria GX の PLL は、最大 5 つのソースの中か
らの PLL 入力クロックのダイナミック選択をサポートしており、複数
（最大 4 つ）のクロック・ソースからプライマリおよびセカンダリ・ク
ロック入力ポートに供給するソースを選択できる柔軟性を提供します。
アルテラの Quartus® II ソフトウェアにより、PLL およびその機能が外
部デバイスなしで使用できます。
この章は、以下の項で構成されています。
■
■
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■
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■
Altera Corporation
2008 年 5 月
5-5 ページの「enhanced PLLs」
5-15 ページの「fast PLL」
5-20 ページの「クロック・フィードバック・モード」
5-25 ページの「ハードウェア機能」
5-33 ページの「高度な機能」
5-46 ページの「リコンフィギュレーション可能な帯域幅」
5-53 ページの「PLL リコンフィギュレーション」
5-53 ページの「スペクトラム拡散クロッキング」
5–1
はじめに
■
■
■
■
■
5-58 ページの「ボード・レイアウト」
5-64 ページの「PLL 仕様」
5-64 ページの「クロック」
5-83 ページの「クロック・コントロール・ブロック」
5-88 ページの「まとめ」
表 5–1 に、Arria GX デバイスで提供されている PLL を示します。
表 5–1. Arria GX デバイスの PLL 注 (1)
fast PLL
デバイス
enhanced PLL
1
2
7
8
5
6
11
12
EP1AGX20
√
√
—
—
√
√
—
—
EP1AGX35
√
√
—
—
√
√
—
—
EP1AGX50
√
√
√
√
√
√
√
√
EP1AGX60 (2)
√
√
√
√
√
√
√
√
EP1AGX90
√
√
√
√
√
√
√
√
表 5–1 の注 :
(1)
(2)
fast PLL のトランシーバ・ブロック内のグローバルまたはリージョナル・クロッ
クから fast PLL 入力をドライブできます。ピンまたは他の PLL は、グローバル
またはリージョナル・ソースをドライブする必要があります。fast PLL をドライ
ブする前に内部で生成されたロジックでソースをドライブすることはできませ
ん。
F484 および F780 パッケージの EP1AGX60 デバイスは、2 個の fast PLL（PLL 1
および 2）および 2 個の enhanced PLL を備えています。F1152 パッケージの
Arria GX デバイスは、8 個全ての PLL をサポートしています。
5–2
Arria GX デバイス・ハンドブック Volume 2
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2008 年 5 月
Arria GX デバイスの PLL
表 5–2 に、Arria GX デバイスの enhanced PLL および fast PLL の特長を
示します。
表 5–2. Arria GX の PLL の特長
特長
enhanced PLL
fast PLL
クロックの逓倍と分周
m/(n × ポストスケール・カウンタ ) m/(n × ポストスケール・カウンタ )
(1)
(2)
位相シフト
最小 125 ps の増分量 (3)
最小 125 ps の増分量 (3)
クロック・スイッチオーバー
√
√ (4)
PLL リコンフィギュレーション
√
√
リコンフィギュレーション可能な帯域幅
√
√
スペクトラム拡散クロッキング
√
—
プログラマブル・デューティ・サイクル
√
√
PLL あたりのクロック出力数 (5)
6
4
3 つの差動出力または 6 つの
シングル・エンド出力
(6)
1 (7)
—
PLL あたりの専用外部クロック出力数
PLL あたりのフィードバック・クロック
入力数
表 5–2 の注 :
(1)
(2)
(3)
(4)
(5)
(6)
(7)
enhanced PLL では、m および n の範囲はデューティ・サイクルが 50% で 1 ∼ 512 です。ポストスケール・カウ
ンタの範囲は、50% デューティ・サイクルで 1 ∼ 512 です。デューティ・サイクルが 50% 以外のクロック出力
の場合、ポストスケール・カウンタの範囲は 1 ∼ 256 です。
fast PLL の範囲は 1 ∼ 4 です。ポストスケール・カウンタおよび m カウンタの範囲は 1 ∼ 32 です。デューティ・
サイクルが 50% 以外のクロック出力の場合、ポストスケール・カウンタの範囲は 1 ∼ 16 です。
最小位相シフトは、動作制御発振器（VCO: Voltage Controlled Oscillator）の周期を 8 で除算して求められます。
サポートされる位相シフトの範囲は 125 ∼ 250 ps です。Arria GX デバイスは、すべての出力周波数を最小 45°
の増分でシフトできます。周波数および分周パラメータによっては、より細かな微調整も可能です。デューティ・
サイクルが 50% 以外のクロック出力の場合、ポストスケール・カウンタの範囲は 1 ∼ 256 です。
Arria GX の fast PLL は、マニュアル・クロック・スイッチオーバーのみサポートします。
クロック出力は、内部クロック・ネットワークまたはピンにドライブできます。
fast PLL の PLL クロック出力は、外部クロック出力として使用される任意の I/O ピンにドライブできます。高
速差動 I/O ピンの場合、デバイスはデータ・チャネルを使用してトランスミッタ出力クロック（txclkout）を
生成します。
デザインで外部フィードバック入力ピンが使用されている場合、1 本（または fbin が差動の場合は 2 本）の専
用出力クロック・ピンがなくなります。
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5–3
Arria GX デバイス・ハンドブック Volume 2
はじめに
図 5–1 に、Arria GX デバイスと PLL の位置のトップ・レベル図を示し
ます。グローバルおよびリージョナル・クロック・ネットワークへの
PLL 接続について詳しくは、5-83 ページの「クロック・コントロール・
ブロック」を参照してください。
図 5–1. Arria GX の PLL の位置
CLK[15..12]
FPLL7CLK
7
CLK[3..0]
1
2
FPLL8CLK
8
11
5
12
6
CLK[7..4]
図 5–1 の注 :
(1)
(2)
(3)
(4)
(5)
EP1AGX20 および EP1AGX35 デバイスは、2 個の enhanced PLL と 2 個の fast PLL を備えています。
EP1AGX50 デバイスは、F484 パッケージでは 2 個の enhanced PLL（5 および 6）と 2 個の fast PLL（1 および 2）、
F780 パッケージでは 2 個の enhanced PLL と 2 個の fast PLL（1 および 2）、F1152 パッケージでは 4 個の enhanced
PLL と 4 個の fast PLL を備えています。
EP1AGX60 デバイスは、F484 および F780 パッケージでは 2 個の enhanced PLL と 2 個の fast PLL、F1152 パッ
ケージでは 4 個の enhanced PLL と 4 個の fast PLL を備えています。
EP1AGX60 デバイスは、F1152 パッケージでは 4 個の enhanced PLL と 4 個の fast PLL を備えています。
コーナー fast PLL（7 および 8）は、F1152 パッケージでのみ使用できます。
5–4
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Arria GX デバイスの PLL
enhanced
PLLs
Arria GX デバイスは、高度なクロック管理機能を備えた最大 4 個の
enhanced PLL を内蔵しています。PLL の主な目的は、内部クロックお
よび外部クロックの位相と周波数を入力基準クロックに同期させること
です。この位相アラインメントを達成するため、PLL に多数のコンポー
ネントがあります。
enhanced PLL ハードウェアの概要
Arria GX の PLL は、位相周波数検知器（PFD）を使用して、入力基準
クロックの立ち上がりエッジをフィードバック・クロックに揃えます。
立ち下がりエッジはデューティ・サイクルの仕様によって決まります。
PFD は、VCO がより高いまたは低い周波数で動作する必要があるかど
うかを判定する Up または Down 信号を生成します。
PFD 出力はチャージ・ポンプとループ・フィルタに印加され、それによ
り VCO 周波数を設定するためのコントロール電圧が生成されます。PFD
がアップ信号を発生すると、VCO の周波数が高くなり、ダウン信号を発
生すると、VCO の周波数が低くなります。PFD はこれらのアップ信号
とダウン信号をチャージ・ポンプに出力します。チャージ・ポンプがアッ
プ信号を受け取ると、電流がループ・フィルタに向かって流れます。逆
にチャージ・ポンプが Down 信号を受け取る場合は、ループ・フィルタ
から電流が供給されます。
ループ・フィルタは、これらのアップ信号とダウン信号を電圧に変換し
て VCO のバイアスに使用します。またループ・フィルタは、チャージ・
ポンプからグリッチを除去し、電圧のオーバーシュートを防止するため、
VCO のジッタがフィルタされます。
ループ・フィルタからの電圧によって、VCO の動作速度が決まります。
VCO は 4 段の差動リング・オシレータとして構成されています。VCO
周波数を入力基準周波数よりも高くするために、フィードバック・ルー
プに分周カウンタ（m）が挿入されます。VCO 周波数（fVCO）は、入力
基準クロック（fREF）の（m）倍に等しくなります。PFD への入力基準
クロック（fREF）は、入力クロック（fIN）をプリ・スケール・カウンタ
（n）で除算したものに等しくなります。したがって、PFD の 1 入力に印
加されたフィードバック・クロック（fFB）が fREF にロックされ、それが
PFD の他の入力に印加されます。
VCO 出力は、最大 6 個のポストスケール・カウンタ（C0、C1、C2、C3、
C4、および C5）に供給できます。これらのポストスケール・カウンタに
より、PLL 内で多数の調和関係にある周波数を生成することができます。
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5–5
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enhanced PLLs
図 5–2 に、Arria GX の enhanced PLL の主要コンポーネントの簡略ブ
ロック図を示します。図 5–3 には、enhanced PLL の出力および専用ク
ロック出力を示します。
図 5–2. Arria GX の enhanced PLL
注 (3)、(4)
From Adjacent PLL
VCO Phase Selection
Selectable at Each
PLL Output Port
Clock
Switchover
Circuitry
Post-Scale
Counters
Spread
Spectrum
Phase Frequency
Detector
÷C0
inclk[3..0]
÷C1
4
÷n
PFD
Charge
Pump
Loop
Filter
Global or
Regional
Clock
8
VCO
4
Global
Clocks
8
Regional
Clocks
÷C2
6
÷C3
6
(1)
÷m
I/O Buffers (2)
÷C4
÷C5
fbin
Shaded Portions of the
PLL are Reconfigurable
Lock Detect
& Filter
to I/O or general
routing
VCO Phase Selection
Affecting All Outputs
図 5–2 の注 :
(1)
(2)
(3)
(4)
各クロック・ソースは、PLL としてデバイスの同じサイドに配置されている 4 本のクロック・ピンのどれからで
も供給できます。
PLL 5、6、11、および 12 は、6 つのシングル・エンド専用クロック出力および 3 つの差動専用クロック出力を備
えています。
デザインで外部フィードバック入力ピンが使用されている場合、1 本（または fbin が差動の場合は 2 本）の専用
出力クロック・ピンがなくなります。すべての Arria GX デバイスには、1 個の PLL につき 1 つのシングル・エン
ドまたは差動外部フィードバック入力を持つ enhanced PLL が少なくとも 2 個あります。
グローバルまたはリージョナル・クロック入力は、別の PLL からの出力、ピンでドライブされる専用グローバル
またはリージョナル・クロックによってドライブできます。あるいは、別の PLL からの出力またはピンでドライ
ブされる専用のグローバルもしくはリージョナル・クロックからクロック・コントロール・ブロックにクロック
が供給される場合には、クロック・コントロール・ブロックを通してドライブできます。内部で生成されるグロー
バル信号で PLL をドライブすることはできません。
5–6
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Arria GX デバイスの PLL
外部クロック出力
図 5–3 に示すように、enhanced PLL 5、6、11、および 12 はそれぞれ最
大 6 つのシングル・エンド・クロック出力（または 3 つの差動ペア）を
サポートします。
図 5–3. enhanced PLL 5、6、11 および 12 の外部クロック出力
C0
C1
Enhanced
PLL
C2
C3
C4
C5
extclken0
(3)
extclken2
(3)
extclken3
(3)
extclken1
(3)
PLL#_OUT0p
(1)
PLL#_OUT0n
(1)
extclken4
(3)
extclken5
(3)
PLL#_OUT1p
(1)
PLL#_OUT1n
(1)
PLL#_OUT2p
(1), (2)
PLL#_OUT2n
(1), (2)
図 5–3 の注 :
(1)
(2)
(3)
これらのクロック出力ピンには、 C[5..0] カウンタの任意の 1 個から信号を供給できます。
これらのクロック出力ピンは、外部クロック出力として、あるいは外部フィードバック用に使用されます。デザ
インで外部フィードバック入力ピンが使用されている場合、1 本（または fbin が差動の場合は 2 本）の専用出力
クロック・ピンがなくなります。
これらの外部クロック・イネーブル信号は、ALTCLKCTRL メガファンクションを使用する場合に限り使用できま
す。
図 5–3 に示すように、6 個の出力カウンタ C[5..0] のいずれからも専用
外部クロック出力に信号を供給できます。したがって、1 つのカウンタ
または周波数で、ある PLL から得られるすべての出力ピンをドライブす
ることができます。各 enhanced PLL からの専用出力クロック・ピン
（PLL#_OUT）に は、独 立 し た 電 源 ピ ン（例 え ば、VCC_PLL5_OUT、
VCC_PLL6_OUT など）から電源が供給され、スイッチングする I/O ピン
からの分離状態を改善することによって、全体的な出力ジッタを低減し
ます。
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5–7
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enhanced PLLs
図 5–4. enhanced PLL 5、6、11、および 12 用 PLL 出力カウンタへの外部クロック出力の接続性
注 (1)
C0
C1
6
6
To I/O pins (1)
C3
C4
From internal logic
or IOE
C5
6
Multiplexer Selection
Set in Configuration File
C6
図 5–4 の注 :
(1)
デザインでは、各外部クロック出力ピンをロジック・アレイからの汎用出力ピンとして使用することができます。
これらのピンは I/O エレメント（IOE）出力によって多重化されています。
シングル・エンド出力ペアの各ピンは、同位相または逆位相にすること
ができます。Quartus II ソフトウェアは、デザインの NOT ゲートを IOE
に配置して、ペアのもう 1 本のピンに対して 180o の位相を実装します。
クロック出力ピンのペアは、LVDS、LVPECL、差動 HSTL、差動 SSTL
はもとより、標準出力ピン（トップおよびボトム・バンク内）と同じ I/O
規格もサポートします。5-12 ページの「enhanced PLL ピン」の表 5–5
を参照して、enhanced PLL クロック・ピンがどの I/O 規格をサポート
するかを確認してください。
シングル・エンドまたは差動モードでは、1 本の電源ピンが 6 つのシン
グル・エンド出力または 3 つの差動出力をサポートします。どちらの出
力もシングル・エンド・モードで、同じ I/O 規格を使用して性能を維持
します。enhanced PLL の出力クロックが不要な場合は、外部クロック
出力ピンをユーザー出力ピンとして使用することもできます。
enhanced PLL は、グローバルまたはリージョナル・ネットワークを介
してどの通常の I/O ピンにもドライブ・アウトできます。このケースで
は、出力クロックのジッタは特性評価待ちです。
5–8
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Arria GX デバイスの PLL
enhanced PLL ソフトウェアの概要
Arria GX の enhanced PLL は、Quartus II ソフトウェアで ALTPLL メガ
ファンクションを使用してイネーブルされます。図 5–5 に、Arria GX の
enhanced PLL で使用可能なポート（Quartus II ALTPLL メガファンク
ションで付けられた名前で）を示します。
図 5–5. enhanced PLL ポート
(1)
pllena
(2), (3)
inclk0
(2), (3)
inclk1
Physical Pin
C[5..0]
(4)
Signal Driven by Internal Logic
Signal Driven to Internal Logic
Internal Clock Signal
locked
scanwrite
clkloss
activeclock
scanread
scandataout
scandata
clkbad[1..0]
scanclk
scandone
fbin
clkswitch
areset
pfdena
pll#_out0p
pll#_out0n
(5)
(5)
pll#_out1p
(5)
pll#_out1n
(5)
pll#_out2p
(5)
pll#_out2n
(5)
図 5–5 の注 :
(1)
(2)
(3)
(4)
(5)
enhanced および fast PLL は、この入力ピンを共有します。
これらはシングル・エンド・ピンまたは差動ピンです。
プライマリおよびセカンダリ・クロック入力は、デバイスの PLL と同じサイドに配置された 4 本のクロック・ピ
ンのいずれか 1 本から供給できます。
C[5..0] は、グローバルまたはリージョナル・クロック・ネットワーク、あるいは専用外部クロック出力ピン
にドライブできます。
これらの専用出力クロックは、C[5..0] カウンタによって供給されます。
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5–9
Arria GX デバイス・ハンドブック Volume 2
enhanced PLLs
表 5–3 および 5–4 は、すべての enhanced PLL ポートについて説明して
います。
表 5–3. enhanced PLL 入力信号
ポート
説明
ソース
デスティネーション
inclk0
PLL のプライマリ・クロック入力。 ピンまたは他の PLL
カウンタ
inclk1
PLL のセカンダリ・クロック入力。 ピンまたは他の PLL
カウンタ
fbin
PLL への外部フィードバック入力。 ピン
PFD
pllena
すべての PLL または 1 セットの
ピン
PLL をイネーブルまたはディセーブ
ルするためのイネーブル・ピン。ア
クティブ High。
一般的な PLL コント
ロール信号
clkswitch
外部クロック・スイッチオーバー・ ロジック・アレイ
コントロールの起動に使用される切
り換え信号。アクティブ High。
PLL スイッチオーバー
回路
areset
PLL をリセットし、すべてのカウン ロジック・アレイ
タ出力を再同期するのに使用される
信号。アクティブ High。
一般的な PLL コント
ロール信号
pfdena
位相周波数検知器からの出力をイ ロジック・アレイ
ネ ー ブ ル に し ま す。ア ク テ ィ ブ
High。
PFD
scanclk
リアルタイム PLL リコンフィギュ ロジック・アレイ
レーション機能のシリアル・クロッ
ク信号。
リコンフィギュレー
ション回路
scandata
リアルタイム PLL リコンフィギュ ロジック・アレイ
レーション機能のシリアル入力デー
タ・ストリーム。
リコンフィギュレー
ション回路
scanwrite
PLL へのスキャン・チェインのデー ロジック・アレイ
タの書き込みをイネーブルします。
アクティブ High。
リコンフィギュレー
ション回路
scanread
スキャン・チェインに書き込むス ロジック・アレイ
キャン・データをイネーブルします。
アクティブ High。
リコンフィギュレー
ション回路
5–10
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Arria GX デバイスの PLL
表 5–4. enhanced PLL 出力信号
ポート
C[5..0]
pll#_out[2..0]p
pll#_out[2..0]n
説明
ソース
リージョナル・クロック、グローバ PLL カウンタ
ル・クロックまたは外部クロックを
ドライブする PLL 出力カウンタ。
これらは C[5..0]PLL カウンタか PLL カウンタ
らクロックが供給される 3 本の差動
または 6 本のシングル・エンド外部
クロック出力ピンで、どの出力も任
意のカウンタでドライブできます。
p および n は正（p）ピンおよび負
（n）ピンです。
デスティネーション
内部または外部クロック
ピン
clkloss
スイッチオーバー回路が切り換え状 PLL スイッチオー
態を検出したことを示す信号。
バー回路
ロジック・アレイ
clkbad[1..0]
どの基準クロックがトグルしていな PLL スイッチオー
いかを示す信号。clkbad1 は
バー回路
inclk1 状態、clkbad0 は inclk0
状態を示します。1 = 良好、0 = 不良
ロジック・アレイ
locked
ロック検出回路からのロック出力ま PLL ロック検出
たはゲート制御ロック出力。アク
ティブ High。
ロジック・アレイ
activeclock
どのクロック（0 = inclk0 または PLL クロック・
1 = inclk1）が PLL をドライブし マルチプレクサ
ているかを示すための信号。この信
号が Low の場合、 inclk0 が PLL
をドライブし、High の場合、inclk1
が PLL をドライブします。
ロジック・アレイ
scandataout
スキャン・チェインの最後のシフト・ PLL スキャン・
レジスタの出力。
チェイン
ロジック・アレイ
scandone
PLL がリコンフィギュレーションを PLL スキャン・
完了したことを示す信号。1 から 0 チェイン
の遷移で PLL がリコンフィギュレー
ションされたことを示します。
ロジック・アレイ
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5–11
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enhanced PLLs
enhanced PLL ピン
表 5–5 に、enhanced PLL クロック出力でサポートされる I/O 規格を示
します。
表 5–5. enhanced PLL ピンでサポートされる I/O 規格 注 (1)
入力
inclk
fbin
出力
extclk
LVTTL
√
√
√
LVCMOS
√
√
√
2.5 V
√
√
√
1.8 V
√
√
√
1.5 V
√
√
√
3.3-V PCI
√
√
√
3.3-V PCI-X
√
√
√
SSTL-2 Class I
√
√
√
SSTL-2 Class II
√
√
√
SSTL-18 Class I
√
√
√
SSTL-18 Class II
√
√
√
1.8-V HSTL Class I
√
√
√
1.8-V HSTL Class II
√
√
√
1.5-V HSTL Class I
√
√
√
1.5-V HSTL Class II
√
√
√
差動 SSTL-2 Class I
√
√
√
差動 SSTL-2 Class II
√
√
√
差動 SSTL-18 Class I
√
√
√
差動 SSTL-18 Class II
√
√
√
1.8-V 差動 HSTL Class I
√
√
√
1.8-V 差動 HSTL Class II
√
√
√
1.5-V 差動 HSTL Class I
√
√
√
1.5-V 差動 HSTL Class II
√
√
√
LVDS
√
√
√
HyperTransport テクノロジ
—
—
—
差動 LVPECL
√
√
√
I/O 規格
表 5–5 の注 :
(1)
enhanced PLL の外部クロック出力バンクでは、シングル・エンド I/O 規格と差
動 I/O 規格を混在させることはできません。
5–12
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Arria GX デバイスの PLL
表 5–6 に、Arria GX の enhanced PLL の物理ピンとその用途を示します。
inclk ポートのピンへの接続については、5-83 ページの「クロック・コ
ントロール・ブロック」を参照してください。
表 5–6. Arria GX の enhanced PLL ピン 注 (1) （１ / ２）
ピン
説明
CLK4p/n
PLL 6 または 12 に対する inclk ポートをドライブできるシングル・エンド
または差動ピン。
CLK5p/n
PLL 6 または 12 に対する inclk ポートをドライブできるシングル・エンド
または差動ピン。
CLK6p/n
PLL 6 または 12 に対する inclk ポートをドライブできるシングル・エンド
または差動ピン。
CLK7p/n
PLL 6 または 12 に対する inclk ポートをドライブできるシングル・エンド
または差動ピン。
CLK12p/
PLL 5 または 11 に対する inclk ポートをドライブできるシングル・エンド
または差動ピン。
CLK13p/
PLL 5 または 11 に対する inclk ポートをドライブできるシングル・エンド
または差動ピン。
CLK14p/n
PLL 5 または 11 に対する inclk ポートをドライブできるシングル・エンド
または差動ピン。
CLK15p/n
PLL 5 または 11 に対する inclk ポートをドライブできるシングル・エンド
または差動ピン。
PLL5_FBp/n
PLL 5 に対する fbin ポートをドライブできるシングル・エンドまたは差動ピン。
PLL6_FBp/n
PLL 6 に対する fbin ポートをドライブできるシングル・エンドまたは差動ピン。
PLL11_FBp/n
PLL 11 に対する fbin ポートをドライブできるシングル・エンドまたは差動ピン。
PLL12_FBp/n
PLL 12 に対する fbin ポートをドライブできるシングル・エンドまたは差動ピン。
pllena
すべてまたは 1 セットの PLL の pllena ポートをドライブする専用入力ピン。
このピンを使用しない場合は、グランドに接続する必要があります。
PLL5_OUT[2..0]p/n
PLL 5 からの C[5..0] ポートでドライブされるシングル・エンドまたは差動ピン。
PLL6_OUT[2..0]p/n
PLL 5 からの C[6..0] ポートでドライブされるシングル・エンドまたは差動ピン。
PLL11_OUT[2..0]p/n
PLL 5 からの C[11..0] ポートでドライブされるシングル・エンドまたは差動ピン。
PLL12_OUT[2..0]p/n
PLL 5 からの C[12..0] ポートでドライブされるシングル・エンドまたは差動ピン。
VCCA_PLL5
PLL 5 のアナログ電源。このピンは PLL を使用しない場合でも 1.2 V に接続しな
ければなりません。
GNDA_PLL5
PLL 5 のアナログ・グランド。このピンはボード上の GND プレーンに接続でき
ます。
VCCA_PLL6
PLL 6 のアナログ電源。このピンは PLL を使用しない場合でも 1.2 V に接続しな
ければなりません。
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2008 年 5 月
5–13
Arria GX デバイス・ハンドブック Volume 2
enhanced PLLs
表 5–6. Arria GX の enhanced PLL ピン 注 (1) （２ / ２）
ピン
説明
GNDA_PLL6
PLL 6 のアナログ・グランド。このピンはボード上の GND プレーンに接続でき
ます。
VCCA_PLL11
PLL 11 のアナログ電源。このピンは PLL を使用しない場合でも 1.2 V に接続し
なければなりません。
GNDA_PLL11
PLL 11 のアナログ・グランド。このピンはボード上の GND プレーンに接続で
きます。
VCCA_PLL12
PLL 12 のアナログ電源。このピンは PLL を使用しない場合でも 1.2 V に接続し
なければなりません。
GNDA_PLL12
PLL 12 のアナログ・グランド。このピンはボード上の GND プレーンに接続で
きます。
VCCD_PLL
PLL のデジタル電源。このピンは PLL を使用しない場合でも 1.2 V に接続しな
ければなりません。
VCC_PLL5_OUT
PLL 5 からの PLL5_OUT0p、PLL5_OUT0n、PLL5_OUT1p、PLL5_OUT1n、
PLL5_OUT2p、および PLL5_OUT2n 出力に対する外部クロック出力 VCCIO 電源。
VCC_PLL6_OUT
PLL 6 からの PLL6_OUT0p、PLL6_OUT0n、PLL6_OUT1p、PLL6_OUT1n、
PLL6_OUT2p、および PLL6_OUT2n 出力に対する外部クロック出力 VCCIO 電源。
VCC_PLL11_OUT
PLL 11 からの PLL11_OUT0p、PLL11_OUT0n、PLL11_OUT1p、PLL11_OUT1n、
PLL11_OUT2p、およびPLL11_OUT2n出力に対する外部クロック出力VCCIO 電源。
VCC_PLL12_OUT
PLL 12 からの PLL12_OUT0p、PLL12_OUT0n、PLL12_OUT1p、PLL12_OUT1n、
PLL12_OUT2p、およびPLL12_OUT2n出力に対する外部クロック出力VCCIO 電源。
表 5–6 の注 :
(1)
ネガティブ・ピン（CLKn、PLL_FBn、および PLL_OUTn）は、差動信号方式でのみ必要です。
5–14
Arria GX デバイス・ハンドブック Volume 2
Altera Corporation
2008 年 5 月
Arria GX デバイスの PLL
fast PLL
Arria GX デバイスは最大 4 個の fast PLL を備えています。fast PLL は、
汎用機能と併せて高速差動 I/O インタフェース機能を備えています。
fast PLL ハードウェアの概要
図 5–6 に、Arria GX デバイスの fast PLL のブロック図を示します。
図 5–6. Arria GX の fast PLL のブロック図
Global or
regional clock (2)
Clock (1)
Switchover
Circuitry
VCO Phase Selection
Selectable at each PLL
Output Port
Phase
Frequency
Detector
diffioclk0 (3)
loaden0 (4)
÷c0
(5)
4
Clock
Input
Post-Scale
Counters
÷n
PFD
Charge
Pump
Loop
Filter
VCO
÷k
diffioclk1 (3)
8
loaden1 (4)
÷c1
4
Global clocks
÷c2
4
Global or
regional clock (2)
8
Regional clocks
÷c3
÷m
8
Shaded Portions of the
PLL are Reconfigurable
to DPA block
図 5–6 の注 :
(1)
(2)
(3)
(4)
(5)
Arria GX の fast PLL は、マニュアル・クロック・スイッチオーバーのみサポートします。
グローバルまたはリージョナル・クロック入力は、別の PLL からの出力、ピンでドライブされる専用グローバル
またはリージョナル・クロックによってドライブできます。あるいは、別の PLL からの出力またはピンでドライ
ブされる専用のグローバルもしくはリージョナル・クロックからクロック・コントロール・ブロックにクロック
が供給される場合には、クロック・コントロール・ブロックを通してドライブできます。
高速差動 I/O サポート・モードでは、SERDES にこの高速 PLL クロックが供給されます。Arria GX デバイスは、
高速差動 I/O サポート・モードでは、fast PLL あたり 1 つのデータ転送レートのみサポートします。
この信号は、高速差動 I/O サポート SERDES コントロール信号です。
デザインが ÷2 カウンタをイネーブルする場合、デバイスは 150 ∼ 520 MHz の VCO 周波数範囲を使用できます。
外部クロック出力
各 fast PLL は、ソース・シンクロナス・トランスミッタ用または汎用外
部クロックに対する差動またはシングル・エンド出力をサポートします。
専用の外部クロック出力ピンはありません。fast PLL のグローバルまた
はリージョナル出力で、いかなる I/O ピンでも外部クロック出力ピンと
してドライブできます。特定のバンクでサポートされる I/O 規格によっ
て、当該バンク内の fast PLL でドライブされる外部クロック出力に対し
て可能な規格が決まります。
詳細は、
「Arria GX デバイス・ハンドブック Volume 2」の「Arria GX デ
バイスで選択可能な I/O 規格」の章を参照してください。
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2008 年 5 月
5–15
Arria GX デバイス・ハンドブック Volume 2
fast PLL
fast PLL ソフトウェアの概要
Arria GX の fast PLL は、Quartus II ソフトウェアで ALTPLL メガファン
クションを使用してイネーブルされます。図 5–7 に、Arria GX の fast
PLL で使用可能なポート（Quartus II ALTPLL メガファンクションで付
けられた名前で）を示します。
図 5–7. Arria GX の fast PLL ポートと物理的送信先
Physical Pin
inclk0 (1)
C[3..0]
inclk1 (1)
Signal Driven by Internal Logic
Signal Driven to Internal Logic
pllena (2)
Internal Clock Signal
locked
areset
pfdena
scanclk
scandata
scanwrite
scandataout
scandone
scanread
図 5–7 の注 :
(1)
(2)
この入力ピンはシングル・エンドまたは差動です。
この入力ピンは、すべての enhanced PLL および fast PLL によって共有されます。
表 5–7 および 5–8 に、すべての fast PLL ポートの説明を示します。
表 5–7. fast PLL 入力信号 （１ / ２）
信号名
説明
ソース
デスティネーション
inclk0
fast PLL へのプライマリ・クロック入力。
ピンまたは他の
PLL
カウンタ
inclk1
fast PLL へのセカンダリ・クロック入力。
ピンまたは他の
PLL
カウンタ
pllena
すべての PLL または 1 セットの PLL をイネー ピン
ブルまたはディセーブルするためのイネーブ
ル・ピン。アクティブ High。
PLL コントロール信号
clkswitch
外部クロック・スイッチオーバー・コントロー ロジック・アレイ
ルの起動に使用される切り換え信号。アクティ
ブ High。
リコンフィギュレー
ション回路
areset
PLL をリセットし、すべてのカウンタ出力を再 ロジック・アレイ
同 期 す る の に 使 用 さ れ る 信 号。ア ク テ ィ ブ
High。
PLL コントロール信号
pfdena
位相周波数検知器からの Up/Down 出力を
イネーブルします。アクティブ High。
PFD
5–16
Arria GX デバイス・ハンドブック Volume 2
ロジック・アレイ
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Arria GX デバイスの PLL
表 5–7. fast PLL 入力信号 （２ / ２）
信号名
説明
ソース
デスティネーション
scanclk
リアルタイム PLL コントロール機能用シリア ロジック・アレイ
ル・クロック信号。
リコンフィギュレー
ション回路
scandata
リアルタイムPLLコントロール機能用シリアル ロジック・アレイ
入力データ・ストリーム。
リコンフィギュレー
ション回路
scanwrite
PLL へのスキャン・チェインのデータの書き込 ロジック・アレイ
みをイネーブルします。アクティブ High。
リコンフィギュレー
ション回路
scanread
スキャン・チェインに書き込むスキャン・デー ロジック・アレイ
タをイネーブルします。アクティブ High。
リコンフィギュレー
ション回路
表 5–8. fast PLL 出力信号
信号名
説明
ソース
デスティネーション
C[3..0]
リージョナルまたはグローバル・クロックをド PLL カウンタ
ライブする PLL 出力。
内部クロック
locked
ロック検出回路からのロック出力またはゲー PLL ロック検出
ト制御ロック出力。アクティブ High。
ロジック・アレイ
scandataout スキャン・チェインの最後のシフト・レジスタ PLL スキャン・
ロジック・アレイ
の出力。
scandone
チェイン
PLL がリコンフィギュレーションを完了した PLL スキャン・
ことを示す信号。1 から 0 の遷移で PLL がリコ チェイン
ンフィギュレーションされたことを示します。
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ロジック・アレイ
5–17
Arria GX デバイス・ハンドブック Volume 2
fast PLL
fast PLL ピン
表 5–9 に、fast PLL 入力ピンでサポートされる I/O 規格を示します。
表 5–9. Arria GX の fast PLL ピンでサポートされる I/O 規格
I/O 規格
inclk
LVTTL
√
LVCMOS
√
2.5 V
√
1.8 V
√
1.5 V
√
3.3-V PCI
—
3.3-V PCI-X
—
SSTL-2 Class I
√
SSTL-2 Class II
√
SSTL-18 Class I
√
SSTL-18 Class II
√
1.8-V HSTL Class I
√
1.8-V HSTL Class II
√
1.5-V HSTL Class I
√
1.5-V HSTL Class II
√
差動 SSTL-2 Class I
—
差動 SSTL-2 Class II
—
差動 SSTL-18 Class I
—
差動 SSTL-18 Class II
—
1.8-V 差動 HSTL Class I
—
1.8-V 差動 HSTL Class II
—
1.5-V 差動 HSTL Class I
—
1.5-V 差動 HSTL Class II
—
LVDS
√
HyperTransport テクノロジ
√
差動 LVPECL
—
5–18
Arria GX デバイス・ハンドブック Volume 2
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2008 年 5 月
Arria GX デバイスの PLL
表 5–10 に、Arria GX の fast PLL の物理ピンとその用途を示します。
inclk ポートのピンへの接続については、5-64 ページの「クロック」を
参照してください。
表 5–10. fast PLL ピン 注 (1)
ピン
説明
CLK0p/n
PLL 1、2、7 または 8 に対する inclk ポートをドライブできるシングル・エンドまたは
差動ピン。
CLK1p/n
PLL 1、2、7 または 8 に対する inclk ポートをドライブできるシングル・エンドまたは
差動ピン。
CLK2p/n
PLL 1、2、7 または 8 に対する inclk ポートをドライブできるシングル・エンドまたは
差動ピン。
CLK3p/n
PLL 1、2、7 または 8 に対する inclk ポートをドライブできるシングル・エンドまたは
差動ピン。
FPLL7CLKp/n
PLL 7 に対する inclk ポートをドライブできるシングル・エンドまたは差動ピン。
FPLL8CLKp/n
PLL 8 に対する inclk ポートをドライブできるシングル・エンドまたは差動ピン。
pllena
すべてまたは 1 セットの PLL の pllena ポートをドライブする専用入力ピン。このピン
を使用しない場合は、 GND に接続する必要があります。
VCCD_PLL
PLL のデジタル電源。このピンは PLL を使用しない場合でも 1.2 V に接続しなければな
りません。
VCCA_PLL1
PLL 1 のアナログ電源。このピンは PLL を使用しない場合でも 1.2 V に接続しなければ
なりません。
GNDA_PLL1
PLL 1 のアナログ・グランド。このピンはボード上の GND プレーンに接続できます。
VCCA_PLL2
PLL 2 のアナログ電源。このピンは PLL を使用しない場合でも 1.2 V に接続しなければ
なりません。
GNDA_PLL2
PLL 2 のアナログ・グランド。このピンはボード上の GND プレーンに接続できます。
GNDA_PLL7
PLL 7 のアナログ・グランド。このピンはボード上の GND プレーンに接続できます。
VCCA_PLL8
PLL 8 のアナログ電源。このピンは PLL を使用しない場合でも 1.2 V に接続しなければ
なりません。
GNDA_PLL8
PLL 8 のアナログ・グランド。このピンはボード上の GND プレーンに接続できます。
表 5–10 の注 :
(1)
ネガティブ・ピン（CLKn および FPLL_CLKn）は、差動信号方式でのみ必要です。
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2008 年 5 月
5–19
Arria GX デバイス・ハンドブック Volume 2
クロック・フィードバック・モード
クロック・
フィードバッ
ク・モード
Arria GX の PLL は、最大 5 種類のクロック・フィードバック・モード
をサポートします。各モードでは、クロックの逓倍と分周、位相シフト、
プログラマブル・デューティ・サイクルを実行できます。各 PLL は、正
しいクロック補償が得られるように、自身の専用クロック入力ピンでド
ライブしなければなりません。各 PLL のクロック入力ピンの接続は、
5–74 ページの表 5–20 に記載されています。表 5–11 に、PLL タイプでサ
ポートされるモードを示します。
表 5–11. クロック・フィードバック・モードの可用性
モードの可用性
クロック・フィードバック・モード enhanced PLL
fast PLL
ソース・シンクロナス・モード
○
○
非補償モード
○
○
ノーマル・モード
○
○
ゼロ遅延バッファ・モード
○
×
外部フィードバック・モード
○
×
ソース・シンクロナス・モード
データとクロックが同時に入力ピンに到達した場合、いかなる IOE 入力
レジスタのクロック・ポートおよびデータ・ポートにおいても、同じ位
相関係を維持することが補償されます。図 5–8 に、このモードでのクロッ
クとデータの波形例を示します。ソース・シンクロナス・モードは、ソー
ス・シンクロナス・データ転送に推奨されます。同じ I/O 規格を使用し
ている限り、IOE のデータ信号とクロック信号には同様のバッファ遅延
が発生します。
5–20
Arria GX デバイス・ハンドブック Volume 2
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Arria GX デバイスの PLL
図 5–8. ソース・シンクロナス・モードにおけるクロックおよびデータ
間の位相関係
Data pin
inclk
Data at register
Clock at register
ソース・シンクロナス・モードでは、enhanced PLL はトップおよびボ
トム I/O レジスタへのクロック遅延を補償し、fast PLL はサイド I/O レ
ジスタへのクロック遅延を補償します。これらの I/O バンクにソース・
シンクロナス・レシーバを実装する際には、クロックおよびデータ遅延
（入力ピンからレジスタ・ポートまで）の間で最良のマッチングを得るた
めに、対応する PLL タイプを使用してください。
ソース・シンクロナス・モードの PLL でクロックされるすべて
のデータ・ピンに対して、入力ピンから IOE 内のレジスタ遅延
チェインまでの遅延を QuartusII ソフトウェアでゼロに設定し
ます。
非補償モード
このモードでは、PLL はいかなるクロック・ネットワークに対しても補
償を行いません。このため、PFD へのクロック・フィードバックが大量
に回路を通過することがないため、ジッタ性能が改善されます。PLL の
内部および外部クロック出力は、PLL クロック入力に対して位相がシフ
トします。図 5–9 に、このモードでの PLL クロックの位相関係の波形例
を示します。
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2008 年 5 月
5–21
Arria GX デバイス・ハンドブック Volume 2
クロック・フィードバック・モード
図 5–9. 非補償モードにおける PLL クロック間の位相関係
Phase Aligned
PLL Reference
Clock at the
Input Pin
PLL Clock at the
Register Clock Port (1), (2)
External PLL Clock Outputs (2)
図 5–9 の注 :
(1)
(2)
PLL から供給される内部クロックは、互いに位相調整されます。
PLL クロック出力は、PLL 入力クロックより進む場合または遅れる場合がありま
す。
ノーマル・モード
ノーマル・モードの内部クロックは、入力クロック・ピンに位相アライ
ンメントされます。外部クロック出力ピンは、このモードで接続された
場合は、クロック入力ピンに相対した位相遅延を生じます。ノーマル・
モードでは、グローバル・クロックまたはリージョナル・クロック・ネッ
トワークで生じる遅延が完全に補償されます。図 5–10 に、ノーマル・
モードでの PLL クロックの位相関係の波形例を示します。
5–22
Arria GX デバイス・ハンドブック Volume 2
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Arria GX デバイスの PLL
図 5–10. ノーマル・モードでの PLL クロック間の位相関係
Phase Aligned
PLL Reference
Clock at the
Input Pin
PLL Clock at the
Register Clock Port
External PLL Clock Outputs (1)
図 5–10 の注 :
(1)
外部クロック出力は、PLL 内部クロック信号よりも早くなるか、または遅くなる
ことがあります。
ゼロ遅延バッファ・モード
ゼロ遅延バッファ・モードでは、外部クロック出力ピンはクロック入力
ピンと位相調整されて、デバイス内でゼロ遅延が実現されます。図 5–11
に、ゼロ遅延バッファ・モードでの PLL クロックの位相関係の波形例を
示します。アルテラは、このモードを使用するときには、入力クロック
と出力クロックに同じ I/O 規格を使用することを推奨しています。シン
グル・エンド I/O 規格を使用する場合、PLL の inclk ポートに CLKp
専用の入力ピンによってクロックを供給しなければなりません。
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2008 年 5 月
5–23
Arria GX デバイス・ハンドブック Volume 2
クロック・フィードバック・モード
図 5–11. ゼロ遅延バッファ・モードでの PLL クロック間の位相関係
Phase Aligned
PLL Reference
Clock at the
Input Pin
PLL Clock at the
Register Clock Port
External PLL
Clock Outputs (1)
図 5–11 の注 :
(1)
内部 PLL クロック出力は、PLL クロック出力よりも早くなるか、または遅くなる
ことがあります。
外部フィードバック・モード
外部フィードバック・モードでは、外部フィードバック入力ピン（fbin）
は、クロック入力ピンと位相調整されます（図 5–12 参照）。これらのク
ロックと整合させることで、デバイス間のクロック遅延とスキューを強
制的に減らすことができます。外部フィードバック・モードはすべての
enhanced PLL で使用できます。PLL 5、6、11、および 12 は、専用外部
出力の 1 つ、1 つのシングル・エンド出力または 1 ペアの差動出力に対
するフィードバックをサポートします。このモードでは、1 個の C カウ
ンタが PLL の fbin 入力にフィードバックされ、フィードバック・ルー
プの一部になります。外部フィードバック・モードでは、専用外部クロッ
ク出力（差動 I/O 規格を使用する場合は 2 つ）を PLL の fbin 入力ピン
として使用します。アルテラは、外部フィードバック・モードを使用す
るときには、入力クロック、フィードバック入力、および出力クロック
に同じ I/O 規格を使用することを推奨しています。シングル・エンド
I/O 規格を使用する場合、PLL の inclk ポートに CLKp 専用の入力ピン
によってクロックを供給しなければなりません。
5–24
Arria GX デバイス・ハンドブック Volume 2
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Arria GX デバイスの PLL
図 5–12. 外部フィードバック・モードにおける PLL クロック間の位相
関係
Phase Aligned
PLL Reference
Clock at the
Input Pin
PLL Clock at
the Register
Clock Port (1)
External PLL
Clock Outputs (1)
fBIN Clock Input
図 5–12 の注 :
(1)
ハードウェア
機能
PLL クロック出力は、fbin クロック入力より進む場合または遅れる場合があり
ます。
Arria GX の PLL は、汎用クロック管理のための多数の機能をサポート
しています。この項では、クロックの逓倍と分周の実装、位相シフトの
実装、およびプログラマブル・デューティ・サイクルについて説明しま
す。表 5–12 に、Arria GX の PLL で提供される機能を示します。
表 5–12. Arria GX の PLL のハードウェア機能 （１ / ２）
ハードウェア機能
クロックの逓倍と分周
対応の可否
enhanced PLL
fast PLL
m（n × ポストスケール・カウンタ） m（n × ポストスケール・カウンタ）
m カウンタ値
1 ∼ 512 の範囲
1 ∼ 32 の範囲
カウンタ値
1 ∼ 512 の範囲
1 ∼ 4 の範囲
1 ∼ 512 の範囲 (1)
1 ∼ 32 の範囲 (2)
ポストスケール・カウンタ値
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2008 年 5 月
5–25
Arria GX デバイス・ハンドブック Volume 2
ハードウェア機能
表 5–12. Arria GX の PLL のハードウェア機能 （２ / ２）
対応の可否
enhanced PLL
fast PLL
最小 125 ps の増分量 (3)
最小 125 ps の増分量 (3)
○
○
ハードウェア機能
位相シフト
プログラマブル・デューティ・
サイクル
表 5–12 の注 :
(1)
(2)
(3)
出力クロックが 50% のデューティ・サイクルを使用する場合、ポストスケール・カウンタの範囲は 1 ∼ 512 で
す。50% 以外のデューティ・サイクルを使用する出力クロックの場合、ポストスケール・カウンタの範囲は 1 ∼
256 です。
出力クロックが 50% のデューティ・サイクルを使用する場合、ポストスケール・カウンタの範囲は 1 ∼ 32 です。
50% 以外のデューティ・サイクルを使用する出力クロックの場合、ポストスケール・カウンタの範囲は 1 ∼ 16 です。
最小位相シフトは VCO 周期÷ 8 で算出されます。Arria GX デバイスは、すべての出力周波数を最小 45°ずつ微
調整できます。周波数および分周パラメータによっては、より細かな微調整も可能です。
クロックの逓倍と分周
各 Arria GX デバイスの PLL は、m/（n × ポストスケール・カウンタ）
スケーリング係数を使用して、PLL 出力ポートのクロック合成を行いま
す。入力クロックは、プリ・スケール係数 n によって分周され、m フィー
ドバック係数で逓倍されます。コントロール・ループは、fin（m/n）に
なるように VCO をドライブします。各出力ポートには、高周波数 VCO
を分周する専用のポストスケール・カウンタがあります。周波数の異な
る PLL 出力が複数ある場合、VCO は周波数規格に適合する出力周波数
の最小公倍数に設定されます。例えば、1 つの PLL から要求される出力
周波数が 33 MHｚ と 66 MHz の場合、Quartus II ソフトウェアは VCO
を 660 MHz に設定します（VCO 範囲内での 33 MHｚ と 66 MHz の最
小公倍数）。その後、ポストスケール・カウンタは各出力ポートの VCO
周波数を分周します。
PLL ごとにプリ・スケール・カウンタ（n）と逓倍カウンタ（m）が 1 個
ずつあり、m と n の範囲は両方とも 1 ∼ 512 です。fast PLL の場合、m
の範囲は 1 ∼ 32、n の範囲は 1 ∼ 4 です。enhanced PLL には、リージョ
ナル・クロック、グローバル・クロック、または外部クロック出力に供
給可能な 6 個の汎用ポストスケール・カウンタがあり、各 PLL のデュー
ティ・サイクルを 50% に設定した場合、これらの範囲はすべて 1 ∼ 512
です。ポストスケール・カウンタの範囲は、50% 以外のデューティ・サ
イクル設定で 1 ∼ 256 です。fast PLL では、リージョナルおよびグロー
バル・クロック出力ポート用に 4 個のポストスケール・カウンタ（C0、
C1、C2、および C3）があります。デューティ・サイクルが 50% に設定さ
れている場合、ポストスケール・カウンタの範囲は 1 ∼ 32 です。デュー
ティ・サイクルが 50% 以外のクロック出力の場合、ポストスケール・カ
5–26
Arria GX デバイス・ハンドブック Volume 2
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2008 年 5 月
Arria GX デバイスの PLL
ウンタの範囲は 1 ∼ 16 です。デザインが高速 I/O インタフェースを使
用する場合、専用の dffioclk クロック出力ポートを接続して、高速
VCO 周波数でシリアライザ / デシリアライザ（SERDES）をドライブす
ることができます。
Quartus II ソフトウェアは、ALTPLL メガファンクションに入力される
入力周波数、逓倍値、および分周値に従って、適切なスケーリング係数
を自動的に選択します。
位相シフトの実装
位相シフトは、クロック遅延のための堅牢なソリューションを Arria GX
デバイスに実装するのに使用します。位相シフトは、VCO 位相出力とカ
ウンタ開始時間を組み合わせて使用することによって実装されます。
VCO 位相出力とカウンタ開始時間は、プロセス、電圧、および温度に関
係なく、純粋にカウンタ設定に基づくため、最も精度の高い遅延挿入方
法です。
Arria GX の enhanced PLL の出力クロックを以下のいずれかの方法で位
相シフトすることができます。
■
■
VCO 位相タップを使用した細かい分解能
カウンタ始動時間を使用した粗い分解能
VCO 位相タップおよびカウンタ開始時間は、出力カウンタ（C[5..0]
または m）のいずれかが VCO の 8 つの位相のいずれかを基準クロック
として使用することによって実装されます。これにより、遅延時間を精
細な分解能で調整することができます。この方法を使用して挿入できる
最小遅延時間は、以下によって定義されます。
1
N
Φ fine = -------------- = ----------------8 Mf REF
8 f VCO
ここで、fREF は入力基準クロック周波数です。
■
例えば、fREF が 100 MHz、n が 1、m が 8 の場合、
VCO は 800 MHz にな
り、Φfine は 156.25 ps になります。この位相シフトは、基準クロッ
ク周波数とカウンタ設定によってコントロールされるPLLの動作周
波数で管理されます。
また、事前に定義したカウンタ・クロック数の間、カウンタの開始を遅
延させることも可能です。位相シフトは、次のように表すことができま
す。
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2008 年 5 月
5–27
Arria GX デバイス・ハンドブック Volume 2
ハードウェア機能
– 1- = (------------------C – 1 ) NΦ coarse = C-----------
f VCO
Mf REF
ここで、C はカウンタ遅延時間に設定されたカウント値です（これは、
Quartus II ソフトウェアのコンパイル・レポートの PLL 利用セクション
の初期設定です）。初期値が 1 の場合、C – 1 = 0o 位相シフトです。
図 5–13 に、VCO 位相タップ方式により細かな分解能を使用し
て位相シフトを挿入する例を示します。VCO からの 8 つの位相
に参照用の名前を付けて示しています。この例では、CLK0 は
VCO の 0phase に基づき、カウンタの C 値を 1 に設定してい
ます。CLK1 信号は 4 分周され、High 時間と Low 時間の長さ
はそれぞれ 2 VCO クロックになります。CLK1 は VCO の 135
位相タップに基づき、カウンタの C 値を 1 に設定しています。
CLK1 信号も 4 分周されます。
この例では、
2 個のクロックは 3Φ fine
だけオフセットされます。CLK2 は VCO の 0o 位相に基づきま
すが、カウンタの C 値は 3 に設定されます。これにより、2Φcoarse
（2 つの完全な VCO 周期）の遅延が作成されます。
図 5–13. VCO 位相出力およびカウンタ遅延時間を使用した遅延挿入
1/8 tVCO
tVCO
0
45
90
135
180
225
270
315
CLK0
td0-1
CLK1
td0-2
CLK2
5–28
Arria GX デバイス・ハンドブック Volume 2
Altera Corporation
2008 年 5 月
Arria GX デバイスの PLL
上記の荒いおよび細かな位相シフトを使用して、Arria GX デバイスにク
ロック遅延を実装することができます。位相シフト・パラメータは、
Quartus II ソフトウェアに設定されます。
プログラマブル・デューティ・サイクル
プログラマブル・デューティ・サイクルにより、enhanced PLL および
fast PLL は可変のデューティ・サイクルでクロック出力を生成できます。
この機能は、各 enhanced PLL および fast PLL ポストスケール・カウン
タ C[] でサポートされます。デューティ・サイクルの設定は、ポストス
ケール・カウンタに対して Low および High の時間カウントを設定する
ことによって行われます。Quartus II ソフトウェアは、周波数入力と所
要の逓倍または分周レートを使用して、デューティ・サイクルの選択肢
を決定します。ポストスケール・カウンタ値により、デューティ・サイ
クルの精度が決まります。精度は 50% をポストスケール・カウンタ値で
除算した値で定義されます。100% に最も近い値は、与えられたカウン
タの値では達成できません。例えば、C0 カウンタが 10 の場合、5% ∼
90% のデューティ・サイクルで 5% ステップが可能です。
デバイスが外部フィードバックを使用する場合、fbin ピンをドライブ
するカウンタのデューティ・サイクルを 50% に設定する必要がありま
す。プログラマブル・デューティ・サイクルをプログラマブル位相シフ
トと組み合わせることで、オーバーラップのない正確なクロックを生成
できます。
高度なクリアおよびイネーブル・コントロール
PLL とその出力をクリアおよびイネーブルするためのコントロール信号
がいくつかあります。これらの信号を使用して、PLL の再同期化をコン
トロールしたり、低消費電力アプリケーションに対応して PLL 出力ク
ロックをゲートすることができます。
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2008 年 5 月
5–29
Arria GX デバイス・ハンドブック Volume 2
ハードウェア機能
拡張ロック検出回路
ロック出力は PLL が基準クロックにロックしたことを示します。追加回
路なしで、ロック信号は PLL が基準クロックを追跡し始めるとトグルす
ることができます。ロック信号はシステム・コントロールとして使用す
るために、場合によってゲートする必要があります。ロックされたポー
トからのゲート制御ロック信号またはゲートなしロック信号で、ロジッ
ク・アレイまたは出力ピンをドライブできます。Arria GX の enhanced
PLL と fast PLL には、ユーザーが選択した入力クロック遷移数の間、ロッ
ク信号を Low に保持するプログラマブル・カウンタが内蔵されていま
す。これにより、PLL はロック信号をイネーブルする前にロックするこ
とができます。Quartus II ソフトウェアを使用して、20 ビットのカウン
タ値を設定できます。
図 5–14 に、ロックおよびゲート制御ロック信号のタイミング波形を示し
ます。
図 5–14. ロックおよびゲート制御ロック信号のタイミング波形
PLL_ENA
Reference Clock
Feedback Clock
Lock
Filter Counter
Reaches
Value Count
Gated Lock
pllena 信号がアサートされるか、areset 信号がディアサートされる
と、デバイスはカウンタと PLL の両方を同時にリセットおよびイネーブ
ルします。enhanced PLL および fast PLL は、この機能をサポートしま
す。回路を正しく動作させ、出力クロックが入力クロックと正しい位相
関係を持たせるために、アルテラでは Arria GX デバイスがコンフィギュ
レーションを完了する前に入力クロックを動作させることを推奨してい
ます。
5–30
Arria GX デバイス・ハンドブック Volume 2
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Arria GX デバイスの PLL
pllena
pllena ピンは、Arria GX デバイスのすべての PLL をイネーブルまたは
ディセーブルする専用ピンです。pllena ピンが Low の場合、クロック
出力ポートは Low にドライブされ、すべての PLL のロックが解除され
ます。pllena ピンが再び High になると、PLL が再ロックして、入力
クロックに再同期化されます。ALTPLL メガファンクションの pllena
入力ポートを共通の pllena 入力ピンに接続することにより、pllena
信号でコントロールする PLL を選択できます。
また、何らかの理由（例えば、過剰な inclk ジッタ、クロック・スイッ
チオーバー、PLL リコンフィギュレーション、電源ノイズなど）で PLL
がロックを失ったときは、areset 信号で PLL をリセットして、PLL 出
力クロック間の正しい位相関係を維持する必要があります。デザインで
入力クロックと出力クロック間およびPLLの異なる出力クロック間の位
相関係が重要でない場合は、PLL をリセットする必要はありません。
VCCSEL ピンのレベルで、pllena 入力バッファ電源を選択します。した
がって、VCCSEL が High の場合、pllena ピンの 1.8 V/1.5 V 入力バッ
ファは、pllena が存在するバンクの VCCIO によって駆動されます。
VCCSEL が Low（GND）の場合、pllena ピンの 3.3 V/2.5 V 入力バッファ
は VCCPD によって駆動されます。
VCCSEL ピンについて詳しくは、
「Arria GX デバイス・ハンドブック
Volume 2」の「Arria GX デバイスのコンフィギュレーション」の章を参
照してください。
pfdena
pfdena 信号は、プログラマブル・ゲートで位相周波数検出器（PFD）出
力をコントロールします。PFD をディセーブルすると、VCO は最後に
設定された値のコントロール電圧および周波数で動作し、長期的なドリ
フトを起こして周波数が低くなります。PLL のロックが解除されたり、
入力クロックがディセーブルされても、システムは継続して動作します。
最後にロックされた周波数を維持することにより、システムにはシャッ
ト・ダウンする前に最後の設定値を格納する時間が与えられます。独自
のコントロール信号、clkloss またはゲート制御 locked ステータス
信号のいずれかを使用して、pfdena をトリガできます。
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5–31
Arria GX デバイス・ハンドブック Volume 2
ハードウェア機能
areset
areset 信号は、各 PLL に対するリセットまたは再同期化入力です。これ
らの入力信号をドライブできるのは、デバイスの入力ピンまたは内部ロ
ジックです。High にドライブされると、PLL カウンタがリセットされ、
PLL 出力がクリアされて、PLL のロックが解除されます。VCO は、標
準設定（約 700 MHz）に戻されます。再び Low にドライブされると、
PLL が再ロックし、入力クロックと再同期化します。ターゲット VCO
周波数がこの標準周波数より低い場合、出力周波数は PLL がロックする
と、目的の値よりも高い値でスタートします。
PLL 入力クロックと出力クロック間の正しい位相関係を保証するため
に、PLL がロックを失うたびに areset 信号をアサートする必要があり
ます。以下の条件のいずれかが満足される場合は、デザインに areset
信号を含める必要があります。
■
■
■
PLL リコンフィギュレーションまたはクロック・スイッチオーバー
がデザインで利用可能になっている。
ロック状態喪失後もPLL入力クロックと出力クロック間の位相関係
を維持する必要がある。
PLL への入力クロックがトグルしていなかったり、電源投入時に不
安定な場合、入力クロックがトグルした後で入力ジッタ仕様内に収
めるために areset 信号をアサートする。
アルテラでは、デザインに areset 信号と locked 信号を使用
して、PLL のステータスをコントロールおよび観察することを
推奨しています。
clkena
pfdena が High のときに、システムが所定よりも高い出力周波数で安定
しない場合、clkena 信号は PLL がロックするまで出力クロックをディ
セーブルできます。clkena 信号は、リージョナル、グローバル、およ
び外部クロック出力をコントロールします。clkena 信号は、カウンタ
出力クロックの立ち下がりエッジでラッチされ、グリッチなしてクロッ
クをイネーブルまたはディセーブルします。clkena 信号について詳し
くは、5–87 ページの図 5–53 を参照してください。
5–32
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Arria GX デバイスの PLL
高度な機能
Arria GX の PLL は、カウンタのカスケード接続、クロック・スイッチ
オーバー、PLL リコンフィギュレーション、リコンフィギュレーション
可能な帯域幅、スペクトラム拡散クロッキングなど、様々な高度な機能
を備えています。表 5–13 に、Arria GX の PLL で提供されている高度な
機能を示します。
表 5–13. Arria GX の PLL の高度な機能
高度な機能
対応の可否
Enhanced PLL
Fast PLL (1)
カウンタのカスケード接続
√
—
クロック・スイッチオーバー
√
√
PLL リコンフィギュレーション
√
√
リコンフィギュレーション可能な
帯域幅
√
√
スペクトラム拡散クロッキング
√
—
表 5–13 の注 :
(1)
Arria GX の fast PLL は、マニュアル・クロック・スイッチオーバーのみサポー
トし、自動クロック・スイッチオーバーはサポートしていません。
カウンタのカスケード接続
Arria GX の enhanced PLL は、512 を超えるポストスケール・カウンタ
を作成するために、カウンタのカスケード接続をサポートしています。
これは、図 5–15 に示すように、カスケード・チェイン内のカウンタの
1 つの出力を次のカウンタの入力に供給することによって実装されま
す。
図 5–15. カウンタのカスケード接続
VCO Output
VCO Output
VCO Output
C0
C1
C2
VCO Output
C3
VCO Output
C4
VCO Output
C5
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5–33
Arria GX デバイス・ハンドブック Volume 2
高度な機能
カウンタをカスケード接続して、高周波 VCO クロックのより大きい分
周を実装するときは、カスケード接続されたカウンタは個々のカウンタ
設定の積を持つ 1 個のカウンタとして動作します。例えば、C0 = 4 and
C1 = 2 の場合、カスケード値は C0 × C1 = 8 となります。
Arria GX の fast PLL は、カウンタのカスケード接続をサポート
しません。
カウンタのカスケード接続は、コンフィギュレーション・ファイルで設
定されます。すなわち、PLL リコンフィギュレーションを使用してカス
ケード接続することはできません。
クロック・スイッチオーバー
クロック・スイッチオーバー機能により、PLL は 2 つの基準入力クロッ
クを切り換えることができます。クロック・スイッチオーバー機能は、
クロックの冗長性またはプライマリ・クロックの動作が停止した場合に
冗長クロックがオンになるシステムなどのデュアル・クロック・ドメイ
ン・アプリケーションに対して使用します。クロックがそれ以上トグル
していないとき、またはユーザー・コントロール信号 clkswitch をベー
スにしている場合、デザインはクロック・スイッチオーバーを自動的に
実行できます。
enhanced PLLは自動およびマニュアル切り換えの両方をサポー
トしますが、fast PLLはマニュアル切り換えのみサポートします。
自動クロック・スイッチオーバー
Arria GX デバイスの PLL は、完全にコンフィギュレーション可能なク
ロック・スイッチオーバー機能をサポートします。図 5–16 に、enhanced
PLL に組み込まれた切り換え回路のブロック図を示します。プライマリ・
クロック信号が存在しない場合、クロック・センス・ブロックは自動的
に PLL リファレンスのプライマリ・クロックからセカンダリ・クロック
に切り換えます。clkbad0、clkbad1、および clkloss 信号を PLL か
ら送出し、カスタム切り換え回路を実装します。
5–34
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Arria GX デバイスの PLL
図 5–16. 自動クロック・スイッチオーバー回路のブロック図
clkbad0
clksw
clkbad1
Activeclock
clkloss
Switch-Over
State
Machine
Clock
Sense
clkswitch
Provides manual
switchover support.
inclk0
n Counter
inclk1
muxout
PFD
refclk
fbclk
クロック・スイッチオーバー機能を使用する方法は 2 つあります。
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■
スイッチオーバー回路を使用して、同じ周波数のプライマリ入力か
らセカンダリ入力に切り換えます。例えば、プライマリ・クロック
と同じ周波数の冗長クロックが必要なアプリケーションの場合、切
り換えステート・マシンは図 5–16 の下部にあるマルチプレクサ選択
入力をコントロールする信号を生成します。この場合、セカンダリ・
クロックが PLL の基準クロックになります。この自動切り換え機能
は、プライマリ・クロックからセカンダリ・クロックに切り換える
場合にのみ動作します。
■
CLKSWITCH 入力は、ユーザーまたはシステム制御の切り換え条件に
使用します。これは、同じ周波数で切り換える場合、または異なる
周波数の入力間で切り換える場合に可能です。例えば、inclk0 が
66 MHz で、inclk1 が 100 MHz の場合、自動クロック検出回路は
周波数の差が 20% を超えるプライマリ・クロックとセカンダリ・ク
ロックの周波数をモニタできないため、切り換えを制御する必要が
あります。この機能は、クロック・ソースがバックプレーン上の複
数のカードからきていて、システムが動作周波数の切り換えを制御
する必要がある場合に便利です。セカンダリ・クロック周波数は、
VCO が 500 ∼ 1,000 MHz の推奨範囲で動作するように選択しなけ
ればなりません。また、VCO の動作周波数を推奨範囲内で維持する
ように、m および n のカウンタを設定することも必要です。
5–35
Arria GX デバイス・ハンドブック Volume 2
高度な機能
図 5–17 に、自動 clkloss 検出を使用する場合のスイッチオーバー機能
の波形例を示します。ここでは、inclk0 信号は Low になったままで
す。inclk0 信号が約 2 クロック・サイクルの間 Low に保持された後、
クロック検出回路は clkbad[0] 信号を High にドライブします。また、
基準クロック信号がトグルしていないため、clkloss 信号が Low になっ
て、切り換え状態を示します。次に、切り換えステート・マシンは clksw
信号でマルチプレクサをコントロールしてセカンダリ・クロックに切り
換えます。
5–36
Arria GX デバイス・ハンドブック Volume 2
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図 5–17. クロック喪失検出時の自動切り換え
inclk0
inclk1
(1)
(2)
muxout
refclk
fbclk
clkbad0
(3)
(4)
clkbad1
lock
activeclock
clkloss
PLL Clock
Output
図 5–17 の注 :
(1)
(2)
(3)
(4)
切り換え前のクロック・エッジ数はカウンタの設定で決まります。
切り換えは、inclk1 の立ち下がりエッジでイネーブルされます。
fbclk の立ち上がりエッジで VCO 周波数が低下します。
refclk の立ち上がりエッジで PLL ロック・プロセスが再び開始され、VCO 周波数が上昇します。
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5–37
Arria GX デバイス・ハンドブック Volume 2
高度な機能
切り換えステート・マシンには、プライマリ・クロックとセカンダリ・
クロックのエッジをカウントする 2 個のカウンタがあり、counter0 は
inclk0 のエッジ数をカウントし、counter1 は inclk1 のエッジ数をカ
ウントします。カウンタが inclk0 および inclk1 で、それぞれカウン
タ値が 1 と 1、1 と 2、2 と 1、または 2 と 2 になるとカウンタはリセッ
トされてゼロになります。例えば、counter0 が 2 つのエッジをカウン
トする場合カウントは 2 に設定され、counter0 が別のエッジを検知す
る前に counter1 が 2 つのエッジをカウントする場合、両方のカウンタ
とも 0 にリセットされます。何らかの理由で 1 つのカウンタが 3 までカ
ウントする場合は、他のクロックがエッジをミスしたことを意味します。
clkbad0 または clkbad1 信号が High になり、スイッチオーバー回路は
切り換え状態を示します。図 5–18 を参照してください。
図 5–18. 切り換えのためのクロック・エッジ検出
Reset
Count of three on
single clock indicates
other missed edge.
inclk0
inclk1
clkbad0
マニュアル・オーバーライド
自動スイッチオーバーを使用する場合は、clkswitch 入力と手動オー
バーライド機能を使用して、入力クロックを切り換えることができます。
自動クロック・スイッチオーバーで使用可能なマニュアル・オー
バーライド機能は、マニュアル・クロック・スイッチオーバー
とは異なります。
図 5–19 は、clkswitch で制御したときの切り換え機能を示す波形例で
す。この場合、両方のクロック・ソースが動作し、inclk0 がプライマ
リ・クロックとして選択されます。clkswitch が High になり、切り換
えシーケンスを開始します。カウンタの基準クロック muxout は、
inclk0 の立ち下がりエッジでゲート・オフされ、クロックでのグリッ
ジの発生を防止します。inclk1 の立ち下がりエッジで、基準クロック
5–38
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Arria GX デバイスの PLL
のマルチプレクサは inclk0 から PLL 基準としての inclk1 に切り換
わります。これによって、信号が変化するとき、どのクロックがプライ
マリ、およびセカンダリかが示されます。
マニュアル・オーバーライド・モードでは、clkloss 信号は clkswitch
信号を反映し、activeclock は clkswitch を反映します。マニュア
ル切り換えの間、両方のクロックとも機能しているため、clkbad 信号
は High になりません。スイッチオーバー回路はエッジ・センシティブ
なので、clkswitch 信号の立ち下がりエッジで回路が inclk1 から
inclk0 に戻ることはありません。clkswitch 信号が再び High になる
と、このプロセスが繰り返されます。clkswitch および自動切り換え
は、切り換え中のクロックが使用可能な場合にのみ動作します。クロッ
クが使用できない場合、ステート・マシンはクロックが使用可能になる
まで待機します。
図 5–19. CLKSWITCH コントロールを使用したクロック・スイッチオーバー
inclk0
inclk1
muxout
clkswtch
activeclock
clkloss
clkbad0
clkbad1
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2008 年 5 月
5–39
Arria GX デバイス・ハンドブック Volume 2
高度な機能
図 5–20 に、2 つの異なる基準周波数の切り換えを使用したシミュレー
ションを示します。このシミュレーション例では、基準クロックは
100 MHz または 66 MHz です。PLL は、fin=100 MHz で開始し、ロック
します。20 ms の時点では、クロックは 66 MHz のセカンダリ・クロッ
クに切り換えられます。
図 5–20. 切り換えシミュレーション
注 (1)
10
9
8
7
6
PLL Output
5
Frequency (x10 MHz)
4
3
2
1
0
0
5
10
15
20
25
30
35
40
Time (µs)
図 5–20 の注 :
(1)
このシミュレーションは次の条件で実行されています。カウンタは 2、 m カウンタは 16、出力カウンタは 8 に設
定されています。したがって、VCO は 100 MHz 入力リファレンスの場合は 800 MHz で動作し、66 MHz リファ
レンス入力の場合は 528 MHz で動作します。
ロック信号ベースの切り換え
ロック回路は自動切換えを開始することができます。これは入力クロッ
クが動作し続けているが、入力クロックの特性が変化して PLL のロック
が外れるような場合に役立ちます。切り換えイネーブルは、ゲート制御
およびゲートなしロック信号をベースにしています。ゲートなしロック
が Low の場合、ゲート制御ロック用のカウンタが最終値に達するまで、
切り換えはイネーブルされません。ゲート制御ロックが High で、ゲー
トなしロックが Low の場合には、切り換えイネーブルをアクティブにす
る必要があります。このモードの切り換えタイミングは、clkswitch
が切り換えイネーブルに置き換わっている点を除いて、図 5–19 に示す
5–40
Arria GX デバイス・ハンドブック Volume 2
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Arria GX デバイスの PLL
clkswitch コントロールの波形に似ています。図 5–21 に、ロックおよ
びゲート制御ロックでコントロールされる場合の切り換えイネーブル回
路を示します。
図 5–21. 切り換えイネーブル回路
Lock
Switchover
Enable
Gated Lock
マニュアル・クロック・スイッチオーバー
Arria GX の enhanced および fast PLL はマニュアル操作の切り換えをサ
ポートしています。ここで、clkswitch 信号は inclk0 または inclk1
のいずれが PLL の入力クロックであるかを制御します。clkswitch が
Low の場合 inclk0 が選択され、clkswitch が High の場合 inclk1
が選択されます。図 5–22 に、fast PLL のマニュアル・スイッチオーバー
回路のブロック図を示します。enhanced PLL のマニュアル・スイッチ
オーバー回路のブロック図は、図 5–22 に示します。
図 5–22. fast PLL のマニュアル・クロック・スイッチオーバー回路
clkswitch
inclk0
n Counter
PFD
inclk1
muxout
refclk
fbclk
図 5–23 は、clkswitch で制御したときの切り換え機能を示す波形例で
す。この場合、両方のクロック・ソースが動作し、inclk0 がプライマ
リ・クロックとして選択されます。clkswitch が High になり、切り換
えシーケンスを開始します。カウンタの基準クロック muxout は、
inclk0 の立ち下がりエッジでゲート・オフされ、クロックでのグリッ
ジの発生を防止します。基準クロックのマルチプレクサは、inclk1 の
立ち上がりエッジで、PLL リファレンスとして inclk0 から inclk1 に
切り換わります。clkswitch 信号が Low になると、このプロセスが繰
り返され、回路は inclk1 から inclk0 に戻ります。
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5–41
Arria GX デバイス・ハンドブック Volume 2
高度な機能
図 5–23. マニュアル切り換え
inclk0
inclk1
muxout
clkswitch
ソフトウェア・サポート
表 5–14 に、クロック・スイッチオーバーに使用される信号をまとめます。
表 5–14. ALTPLL メガファンクション・クロック・スイッチオーバー信号 （１ / ２）
ポート
説明
ソース
デスティネーション
inclk0
clk0 を PLL の基準クロックとする。
I/O ピン
クロック・スイッチ
オーバー回路
inclk1
clk1 を PLL の基準クロックとする。
I/O ピン
クロック・スイッチ
オーバー回路
clkbad0 (1)
inclk0 がトグルしていないことを示す クロック・スイッチ ロジック・アレイ
信号。
clkbad1 (1)
オーバー回路
inclk1 がトグルしていないことを示す クロック・スイッチ ロジック・アレイ
信号。
オーバー回路
clkswitch
クロック・スイッチオーバーの非同期的な ロジック・アレイ
起動に使用される切り換え信号。マニュア または I/O ピン
ル切り換えで使用する場合、clkswitch
は inclk0 と inclk1 間の選択信号とし
て使用され、clkswitch = 0 の場合、
inclk0 が選択され、clkswitch = 1 の
場合 inclk1 が選択されます。
clkloss (1)
切り換え回路が切り換え状態を検出した クロック・スイッチ ロジック・アレイ
ことを示す信号。
オーバー回路
locked
PLL がロックを喪失したことを示す信号。 PLL
5–42
Arria GX デバイス・ハンドブック Volume 2
クロック・スイッチ
オーバー回路
クロック・スイッチ
オーバー回路
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Arria GX デバイスの PLL
表 5–14. ALTPLL メガファンクション・クロック・スイッチオーバー信号 （２ / ２）
ポート
activeclock (1)
説明
ソース
どのクロック（0 = inclk0 または 1 = PLL
inclk1）が PLL をドライブしているかを
デスティネーション
ロジック・アレイ
示す信号。
表 5–14 の注 :
(1)
これらのポートは、enhanced PLL、自動モード、および自動切り換えを使用時にのみ使用できます。
表 5–14 に示すすべての切り換えポートは、Quartus II ソフトウェアの
ALTPLL メガファンクションでサポートされます。ALTPLL メガファン
クションは、2通りのクロック・スイッチオーバー方法をサポートします。
■
■
enhanced PLL を選択するときは、自動およびマニュアル切り換えの
両方をイネーブルして、すべてのクロック・スイッチオーバー・ポー
トを使用可能にすることができます。
fast PLL を選択する場合、マニュアル・クロック・スイッチオーバー
のオプションのみイネーブルして、inclk0 または inclk1 のいず
れかを選択することができます。マニュアル・スイッチオーバーを
選択したときには、clkloss、activeclock、clkbad0、および
clkbad1 信号を使用することはできません。
プライマリ・クロックとセカンダリ・クロックの周波数が異なる場合、
Quartus II ソフトウェアは適切なパラメータを選択して、VCO を推奨周
波数内に維持します。
Quartus II ソフトウェアの PLL ソフトウェア・サポートについて詳しく
は、
「altpll メガファンクション・ユーザーガイド」を参照してください。
ガイドライン
PLL でクロック・スイッチオーバーを使用して設計する場合は、以下の
ガイドラインに従います。
■
自動切り換えを使用する場合、clkswitch 信号には 2 つの基準ク
ロック周期をベースにした最小パルスがあります。clkswitch パ
ルス幅は、現在の基準クロックの周期（tfrom_clk）を 2 倍し、それに
2 つの基準クロックの周期比（小数点以下切り上げ）を加算したも
のより大きいか等しくなければなりません。例えば、tto_clk が tfrom_clk
と等しい場合、clkswitch のパルス幅はクロック・パルス周期の
3 倍以上でなければなりません。
tclkswitchmin ≥ tfrom_clk × [2 + intround_up (tto_clk ÷ tfrom_clk)]
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2008 年 5 月
5–43
Arria GX デバイス・ハンドブック Volume 2
高度な機能
■
■
■
■
■
クロック・スイッチオーバ機能と小さな周波数ドリフトを必要とす
るアプリケーションでは、狭帯域幅 PLL を使用する必要がありま
す。狭帯域幅 PLL は、基準入力クロックの変動に対する反応が広帯
域幅 PLL よりも遅くなります。切り換えが発生したとき、狭帯域幅
PLL が出力にクロック停止を伝える速度は、広帯域幅 PLL よりも遅
くなります。狭帯域幅 PLL は、基準クロックのジッタをフィルタし
ます。ただし、狭帯域幅 PLL ではロック時間も長くなることに注意
してください。
Arria GX デバイスの PLL は、自動クロック・スイッチオーバーと
clkswitch 入力を同時に使用できます。したがって、切り換え回路
はプライマリ・クロックからセカンダリ・クロックに自動的に切り
換えることができます。プライマリ・クロックが再び安定すると、
clkswitch 信号はプライマリ・クロックに戻ることができます。切
り換え中に、PLL_VCO は継続的に動作して低速になり、PLL 出力
に周波数ドリフトが発生します。clkswitch 信号は、立ち上がり
エッジでのみ切り換えをコントロールします。
クロック・スイッチオーバー時にグリッチが発生しない場合、切り
換え後に VCO が上昇して新たなクロックにロックするため、ある
長さの再同期化期間が発生します。PLL が再ロックするのに必要な
正確な時間は、PLL のコンフィギュレーションによって異なります。
再ロック時間を調整するには、PLL プログラマブル帯域幅機能を使
用します。
デザインでPLLの入力クロックとPLLの出力クロックの位相関係が
重要な場合は、クロック・スイッチオーバーを実行した後、10 ns の
間 areset をアサートします。PLL の出力クロックを再度イネーブ
ルにする前に、ロックされた信号（またはゲート制御ロック）が
High になるのを待ちます。
図 5–24 に、プライマリ・クロックが失われると VCO 周波数が徐々に
低下し、VCO がセカンダリ・クロックにロックすると、VCO 周波
数が上昇する様子を示します。VCO がセカンダリ・クロックをロッ
クした後、VCO 周波数で多少のオーバーシュート（過周波数状態）
が発生することがあります。
5–44
Arria GX デバイス・ハンドブック Volume 2
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2008 年 5 月
Arria GX デバイスの PLL
図 5–24. VCO 切り換え動作周波数
Primary Clock Stops Running
Frequency Overshoot
Switchover Occurs
VCO Tracks Secondary Clock
∆Fvco
■
■
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2008 年 5 月
PLL の再同期期間に、システムが周波数変動を許容できない場合は、
切り換え中にシステムをディセーブルにします。システムをディ
セーブルする方法は 2 通りあります。まず、システムは切り換えが
発生する前には、停止するのに多少時間が必要な場合があります。
切り換え回路には、基準クロックの切り換えを遅延させるための
5 ビット・カウンタ（オプション）があります。クロック・ソース
が切り換わる前に、このカウンタのタイムアウト設定をコントロー
ルするオプション（最大 32 サイクルのレイテンシ）があります。こ
れらのサイクルを障害回復に使用できます。VCO は入力クロックな
しでもドリフトする可能性があるため、これら 32 サイクル中にはク
ロック出力周波数がわずかながら変動します。プログラマブル帯域
幅は PLL の応答をコントロールして、この 32 サイクル期間中のド
リフトを制限することができます。
2 つめのオプションは、ユーザー定義のコントロール・ロジックと共
に PFD イネーブル信号（pdsena）を使用できることです。この場
合、clk0_bad および clk1_bad ステータス信号を使用して、PFD
をオフにして VCO が最後の周波数を維持できるようにします。ま
たステート・マシンを使用して、セカンダリ・クロックに切り換え
ることも可能です。PFD を再イネーブルすると、出力クロック・イ
ネーブル信号（clkena）が切り換えおよび再同期化期間中にクロッ
ク出力をディセーブルすることができます。ロックの表示が安定す
ると、システムは出力クロックを再びイネーブルできます。
5–45
Arria GX デバイス・ハンドブック Volume 2
リコンフィギュレーション可能な帯域幅
リコンフィギュ
レーション
可能な帯域幅
Arria GX の enhanced および fast PLL は、ループ・フィルタやチャー
ジ・ポンプなどの PLL ループのプログラマブル特性を使用して、PLL 帯
域幅を高度にコントロールします。
バックグランド
PLL の帯域幅は、入力クロックとジッタに追従するための PLL の能力の
指標を表します。PLL のクローズド・ループ・ゲインが 3 dB になる周
波数によって、PLL の帯域幅が決まります。この帯域幅は、オープン・
ループ PLL 応答のユニティ・ゲイン・ポイントとほぼ一致します。
図 5–25
に示すように、これらのポイントはほぼ同じ周波数に対応します。
5–46
Arria GX デバイス・ハンドブック Volume 2
Altera Corporation
2008 年 5 月
Arria GX デバイスの PLL
図 5–25. オープンおよびクローズド・ループ応答のボード・プロット
Open-Loop Reponse Bode Plot
Increasing the PLL's
bandwidth in effect pushes
the open loop response out.
0 dB
Gain
Frequency
Closed-Loop Reponse Bode Plot
Gain
Frequency
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2008 年 5 月
5–47
Arria GX デバイス・ハンドブック Volume 2
リコンフィギュレーション可能な帯域幅
広帯域幅 PLL は高速ロック時間を提供し、基準ロック・ソース上のジッ
タに追従して、ジッタを PLL 出力に送ります。低帯域幅 PLL は、基準
クロックをフィルタしますがロック時間が長くなります。ArriaGX の
enhanced および fast PLL では、帯域幅を有限範囲でコントロールし、具
体的なアプリケーションに合わせて PLL 特性をカスタマイズできます。
Arria GX PLL のプログラマブルな帯域幅機能は、クロック・スイッチ
オーバーを要求するアプリケーション（例えば、TDMA 周波数ホッピン
グ・ワイヤレスおよび冗長クロッキング）に有効です。
このようなシステムの帯域幅と安定性は、チャージ・ポンプ電流、ルー
プ・フィルタの抵抗値、高周波コンデンサの値（ループ・フィルタ内）、
お よ び m カ ウ ン タ の値を変化させることによって決定されます。
Quartus II ソフトウェアを使用してこれらの係数を制御し、帯域幅をあ
る範囲内の目的の値に設定できます。
帯域幅を適切な値に設定して、ジッタ・フィルタリングの必要性とロッ
ク時間のバランスを図ることができます。図 5–26 および 5–27 に、それ
ぞれ低帯域幅 PLL および高帯域幅 PLL が入力クロックにロックすると
きの出力を示します。
図 5–26. 低帯域幅 PLL のロック時間
160
155
Lock Time = 8 µs
150
145
Frequency (MHz)
140
135
130
125
120
0
5
10
15
Time (µs)
5–48
Arria GX デバイス・ハンドブック Volume 2
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2008 年 5 月
Arria GX デバイスの PLL
図 5–27. 高帯域幅 PLL のロック時間
160
155
Lock Time = 4 µs
150
145
Frequency (MHz)
140
135
130
125
120
0
0.5
1.0
1.5
2.0
2.5
3.0
3.5
4.0
4.5
5.0
Time (µs)
高帯域幅 PLL は、カスケード接続された 2 個の PLL を持つシステムに
利益をもたらすことができます。最初の PLL がスペクトラム拡散（ユー
ザーが誘起したジッタ）を使用する場合、2 番目の PLL は高帯域幅設定
を使用して PLL に供給されるジッタを追跡できます。この場合、低帯域
幅 PLL は入力クロックのスペクトラム拡散誘起ジッタのために、ロック
を失う可能性があります。
低帯域幅 PLL は、クロック・スイッチオーバーを使用するシステムに利
益をもたらします。クロック・スイッチオーバーが起こると、PLL 入力
は一時的に停止します。低帯域幅 PLL は入力クロックの変化への反応が
遅く、高帯域幅 PLL よりも（入力の停止による）低周波数へのドリフト
に要する時間が長くなります。図 5–28 および 5–29 にこの特性を示しま
す。2 つのプロットは、低帯域幅 PLL または高帯域幅 PLL によるクロッ
ク・スイッチオーバーの影響を示します。クロック・スイッチオーバー
が起こると、低帯域幅 PLL の出力（図 5–28 を参照）は、高帯域幅 PLL
出力（図 5–29 を参照）よりも遅く低い周波数にドリフトします。
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2008 年 5 月
5–49
Arria GX デバイス・ハンドブック Volume 2
リコンフィギュレーション可能な帯域幅
図 5–28. クロック・スイッチオーバーへの低帯域幅の影響
164
162
160
158
Frequency (MHz)
Input Clock Stops
Re-lock
156
Initial Lock
154
152
Switchover
150
0
5
10
15
20
25
30
35
40
Time (µs)
5–50
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Arria GX デバイスの PLL
図 5–29. クロック・スイッチオーバーへの高帯域幅の影響
160
Input Clock Stops
Re-lock
155
Initial Lock
150
145
Frequency (MHz)
140
135
Switchover
130
125
0
2
4
6
8
10
12
14
16
18
20
Time (µs)
実装
これまでは、VCO やループ・フィルタなどの外部コンポーネントが PLL
の帯域幅をコントロールしていました。ほとんどのループ・フィルタは、
抵抗やコンデンサなど、不要なボード・スペースを占めコストを押し上
げる受動コンポーネントで構成されています。Arria GX PLL では、すべ
てのコンポーネントはデバイス内に搭載されるため性能向上とコスト削
減を図ることができます。
Arria GX PLL は、チャージ・ポンプ電流、ループ・フィルタの抵抗値
（R）、高周波コンデンサ CH の値をコントロールすることによって、リコ
ンフィギュレーション可能な帯域幅を実装します（表 5–15 を参照）。
Arria GX の enhanced PLL の帯域幅は、130 kHz ∼ 16.9 MHz です。
Arria GX の fast PLL の帯域幅は、1.16 ∼ 28 MHz です。
チャージ・ポンプ電流は PLL の帯域幅に直接影響を与えます。チャー
ジ・ポンプ電流が大きいほど、PLL の帯域幅が広くなります。チャージ・
ポンプ電流の決まった値セットから選択できます。図 5–30 に、ループ・
フィルタと Quartus II ソフトウェアを使用して設定できるコンポーネン
Altera Corporation
2008 年 5 月
5–51
Arria GX デバイス・ハンドブック Volume 2
リコンフィギュレーション可能な帯域幅
トを示します。これらのコンポーネントは、ループ・フィルタ抵抗 R、
高周波コンデンサ CH、およびチャージ・ポンプ電流 IUP または IDN で構
成されます。
図 5–30. ループ・フィルタ・プログラマブル・コンポーネント
IUP
PFD
R
Ch
IDN
C
ソフトウェア・サポート
Quartus II ソフトウェアは、以下の 2 つのレベルの帯域幅コントロール
を提供します。
メガファンクション・ベースの帯域幅の設定
第１レベルのプログラマブル帯域幅により、ALTPLL メガファンクショ
ンを使用して目的の帯域幅の値を直接 Quartus II ソフトウェアに入力す
ることができます。また、ALTPLL メガファンクションの帯域幅パラメー
タを目的の帯域幅に設定することも可能です。Quartus II ソフトウェア
は、ユーザーの帯域幅要求に合わせて使用可能な最良の帯域幅パラメー
タを選択します。個別の帯域幅設定要求がない場合、Quartus II ソフト
ウェアは最も近い達成可能な値を選択します。
高度な帯域幅の設定
高度なループ・フィルタ・パラメータを使用して、高度なレベルのコン
トロールも可能です。またチャージ・ポンプ電流、ループ・フィルタの
抵抗値、およびループ・フィルタの（高周波）コンデンサの値をダイナ
ミックに変更することも可能です。これらの変更のためのパラメータは、
5–52
Arria GX デバイス・ハンドブック Volume 2
Altera Corporation
2008 年 5 月
Arria GX デバイスの PLL
以下のとおりです。charge_pump_current, loop_filter_r, および
loop_filter_c. 各パラメータは、表 5–15 に記載する特定の範囲の値を
サポートします。
表 5–15. 高度なループ・フィルタ・パラメータ
パラメータ
値
抵抗値（kΩ）
(1)
高周波コンデンサ値（pF）
(1)
チャージ・ポンプ電流の設定（µΑ）
(1)
表 5–15 の注 :
(1)
詳細は、
「AN 367: Stratix II デバイスによる PLL リコンフィギュレーションの実
装」を参照してください。AN 367 に記載される情報は、Arria GX の enhanced
PLL および fast PLL にも適用されます。
リコンフィギュレーション可能な帯域幅の Quartus II ソフトウェアのサ
ポートについて詳しくは、「Quartus II ハンドブック」の「エンベデッ
ド・ペリフェラル」セクションを参照してください。
PLL
リコンフィギュ
レーション
PLL はいくつかの分周カウンタと異なる VCO 位相タップを使用して、
周波数合成および位相シフトを実行します。Arria GX の enhanced およ
び fast PLL では、カウンタ値と位相はリアルタイムでコンフィギュレー
ション可能です。さらに、ループ・フィルタおよびチャージ・ポンプの
コンポーネントを変更して、動作中に PLL 帯域幅を変更することもでき
ます。これらの PLL コンポーネントをコントロールして、FPGA 全体を
リコンフィギュレーションすることなく、出力クロック周波数、PLL 帯
域幅、および位相シフト変動をリアルタイムで更新することができます。
Arria GX デバイスの PLL リコンフィギュレーションについて詳しくは、
「AN 367: Stratix II デバイスによる PLL リコンフィギュレーションの実
装」を参照してください。AN 367 に記載される情報は、Arria GX の
enhanced PLL および fast PLL にも適用されます。
スペクトラム
拡散
クロッキング
Altera Corporation
2008 年 5 月
デジタル・クロックは、立ち上がり時間が短いデューティ・サイクルが
50% の方形波です。これらの高速クロックは、ターゲット周波数および
高調波において狭い帯域に大量のエネルギーを集中させます。この結果、
高いエネルギー・ピークが生じ、電磁妨害（EMI）が増大します。エネ
ルギー・ピークから放射されたノイズは、自由大気中を移動し、最小限
に抑えられない場合は、データを破壊したり、間欠的なシステム・エラー
を引き起こし、システムの信頼性が損なわれる可能性があります。
5–53
Arria GX デバイス・ハンドブック Volume 2
スペクトラム拡散クロッキング
EMI を制限する従来の方法として、シールディング、フィルタリング、
および多層プリント基板（PCB）があります。ただし、これらの方法で
は全体的なシステム・コストが大幅に上昇する上、EMI の基準に十分適
合しない場合もあります。スペクトラム拡散技術は、追加コストやボー
ド再設計の負担なしでEMIを低減するための簡単で効果的な手法を提供
します。
スペクトラム拡散技術は、狭い範囲でターゲットの周波数を変調します。
例えば、100 MHz 信号が 0.5% の下降拡散変調を持つ場合、周波数は 99.5
から 100 MHz にスィープされます。図 5–31 は、スペクトラム拡散信号
と非スペクトラム拡散信号に存在するエネルギーをグラフで表したもの
です。明らかに、エネルギーはターゲット周波数に集中しないで広い周
波数帯域に分散され、ピーク・エネルギーが低減されています。基本の
ピーク EMI コンポーネントが低減されるだけでなく、高次高調波の EMI
も低減されます。規制によっては平均 EMI 放出ではなく、ピーク EMI
放出に焦点を絞っているため、スペクトラム拡散技術は EMI 低減の有効
な方法です。
図 5–31. スペクトラム拡散信号エネルギーと非スペクトラム拡散信号エネルギーの比較
Spread-Spectrum Signal
Non-Spread-Spectrum Signal
∆ = ~5 dB
Amplitude
(dB)
δ = 0.5%
Frequency
(MHz)
5–54
Arria GX デバイス・ハンドブック Volume 2
Altera Corporation
2008 年 5 月
Arria GX デバイスの PLL
スペクトラム拡散技術は、高い EMI 放出や厳しい EMI 要件のデザイン
に役立ちます。デバイスで生成される EMI は、周波数と出力電圧の振幅
およびエッジ・レートに依存します。例えば、LVDS を使用するデザイ
ンは振幅が低電圧のため、すでに EMI 放出が抑制されています。また、
差動 LVDS 信号も信号内の EMI 除去を可能にします。したがって、この
状況ではスペクトラム拡散技術が不要な場合もあります。
スペクトラム拡散クロックは Arria GX の enhanced PLL でのみ
サポートされており、fast PLL ではサポートされていません。
実装
Arria GX デバイスの enhanced PLL は、スペクトラム拡散技術によりデ
バイスから放出される EMI を低減しています。enhanced PLL は三角（リ
ニアとも呼ばれる）変調プロフィールを使用して、約 0.5% の下降拡散
を提供します。変調周波数はプログラム可能で、その範囲は約 100 ∼
500 kHz です。拡散率は PLL のクロック入力と m および n の設定値に
基づきます。スペクトラム拡散技術は、ターゲットの周波数でピーク・
エネルギーを 4 ∼ 6 dB 低くします。ただし、この値は帯域幅と m およ
び n カウンタ値に依存し、デザインごとに異なる場合があります。
拡散率は変調幅とも呼ばれ、ターゲットの周波数が変調される割合とし
て定義されます。負（–）の割合は下降拡散を示し、正（+）の割合は上
昇拡散を示します。
（±）は中心拡散を示します。変調周波数とは、拡散
信号の周波数、すなわち信号が最低周波数から最高周波数にスィープす
る速さです。下降拡散変調はターゲットの周波数を拡散率の半分だけ下
方にシフトし、変調された波形を新しいターゲット周波数の中央に配置
します。
m カウンタと n カウンタの値は、2 つの固定値間で同時にトグルします。
次に、ループ・フィルタが VCO 周波数をゆっくり変更して拡散効果を
提供し、それによって三角変調が実行されます。追加のスペクトラム拡
散カウンタ（図 5–32 に示す）が変調周波数を設定します。図 5–32 に、
Arria GX デバイスの enhanced PLL におけるスペクトラム拡散技術の実
装方法を示します。
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2008 年 5 月
5–55
Arria GX デバイス・ハンドブック Volume 2
スペクトラム拡散クロッキング
図 5–32. Arria GX スペクトラム拡散回路のブロック図
÷n
refclk
Up
PFD
Down
SpreadSpectrum
Counter
÷m
n count1
n count2
m count1
m count2
図 5–33 に、カウンタ値を切り換えるときの VCO 周波数の波形を示しま
す。enhanced PLL は 2 つの異なる m および n 値の間で切り換えるため、
結果として 2 つの周波数の間で 1 本の直線になり、リニア変調を示しま
す。変調の振幅は 2 組の m/n の割合で決まります。拡散率は次の式で求
まります。
拡散率 = (fVCOmax - fVCOmin)/fVCOmax = 1 - [(m2 × n1)/(m1 × n2)]
最高および最低 VCO 周波数は、次のように定義されます。
■
■
fVCOmax = (m1/n1) × fREF
fVCOmin = (m2/n2) × fREF
図 5–33. VCO 周波数変調波形
count2 values
count1 values
VCO Frequency
5–56
Arria GX デバイス・ハンドブック Volume 2
Altera Corporation
2008 年 5 月
Arria GX デバイスの PLL
ソフトウェア・サポート
Quartus II ソフトウェアにより、ALTPLL メガファンクションに希望の
下降拡散率および変調周波数を入力することができます。あるいは、
ALTPLL メガファンクションの downspread パラメータを目的の下降拡
散率に設定することができます。タイミング解析により、デザインが最
高拡散周波数で動作し、すべてのタイミング要件を満たすことが保証さ
れます。
Quartus II ソフトウェアの PLL ソフトウェア・サポートについて詳しく
は、
「altpll メガファンクション・ユーザーガイド」を参照してください。
ガイドライン
PLL をカスケード接続するデザインでは、ソース（アップストリーム）
PLL は狭帯域幅設定にし、デスティネーション（ダウンストリーム）PLL
は広帯域幅設定にする必要があります。PLL はその帯域幅より広いジッ
タを生成しないため、アップストリーム PLL は狭帯域幅にします。ダウ
ンストリーム PLL は、ジッタに追従するために広帯域幅にしてくださ
い。狭帯域幅 PLL では、スペクトラム拡散機能を使用する必要がありま
す。したがって、Quartus II ソフトウェアはスペクトラム拡散 PLL を自
動的に狭帯域幅に設定します。
プログラマブルまたはリコンフィギュレーション可能な帯域幅
機能が使用されている場合、
スペクトラム拡散は使用できません。
Arria GX デバイスは、標準変調周波数のスペクトラム拡散入力を受け入
れることができます。ただし、デバイスは入力がスペクトラム拡散信号
であることを自動的に検出できません。ダウンストリーム PLL の入力で
は、入力信号が確定的ジッタのように見えます。
スペクトラム拡散は周期ジッタを増大させることにより、出力クロック
に悪影響を及ぼすことがあります。周期ジッタは、前のサイクル位置か
らのクロック・サイクル時間の偏差です。周期ジッタは、連続するエッ
ジにおいてクロック出力遷移の理想的な位置からの偏差を測定します。
下降拡散変調では、変調波形のピークは実際のターゲット周波数です。
したがって、システムが最高クロック速度を超えることはありません。
信頼性の高い通信を維持するには、システムおよびサブ・システム全体
で、クロック・ソースに Arria GX デバイスを使用する必要があります。
Arria GX のロジック・アレイはスペクトラム拡散クロックで駆動される
が、別のデバイスから受け取るデータがスペクトラム拡散でクロックさ
れない場合、通信が失敗する可能性があります。
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2008 年 5 月
5–57
Arria GX デバイス・ハンドブック Volume 2
ボード・レイアウト
スペクトラム拡散は m カウンタ値に影響を与えるため、すべてのスペク
トラム拡散 PLL 出力が影響を受けます。したがって、1 つのスペクトラ
ム拡散信号のみ必要な場合、クロック信号では別の PLL を使用し、その
PLL の他の出力は使用しないでおく必要があります。
スペクトラム拡散をクロック・スイッチオーバー機能と共に使用すると
き、特別な配慮は必要ありません。これは、クロック・スイッチオーバー
機能がスペクトラム拡散を使用する際に切り換わる m および n カウンタ
の値に影響を与えないためです。
ボード・
レイアウト
Arria GX デバイスの enhanced および fast PLL 回路には、デジタル・デ
バイスに埋め込まれたアナログ・コンポーネントがあります。これらの
アナログ・コンポーネントは、独立した電源ピンとグランド・ピンを持
ち、デジタル・コンポーネントで生成されるノイズを抑えます。Arria GX
の enhanced PLL と fast PLL では、独立した VCC ピンとグランド・ピン
を使用し、回路を分離してノイズ耐性を改善します。
VCCA および GNDA
各 enhanced および fast PLL は、そのアナログ回路用に独立した VCC お
よびグランド・ピンのペアを使用します。各 PLL のアナログ回路用電源
ピンとグランド・ピンは、VCCA_PLL<PLL 番号 > および GNDA_PLL<PLL
番号 > という名称が付けられています。PLL を使用しない場合でも、
VCCA 電源ピンを 1.2 V 電源に接続してください。Arria GX デバイスの残
りの部分またはボード上の他のデジタル・デバイス接続された電源から、
VCCA に接続された電源を分離します。VCCA ピンを絶縁するには、独
立した VCCA パワー・プレーン、VCCINT プレーン内の分割された VCCA
アイランド、および厚い VCCA 配線パターンの 3 つの方法のいずれかを
使用できます。
独立した VCCA パワー・プレーン
デジタル・アナログ混在システムは、すでにアナログ・セクションとデ
ジタル・セクションに分割されており、それぞれがボード上に専用のパ
ワー・プレーンを持っています。独立した VCCA パワー・プレーンを使
用して VCCA ピンを分離するには、VCCA ピンをアナログ 1.2 V パワー・
プレーンに接続します。
5–58
Arria GX デバイス・ハンドブック Volume 2
Altera Corporation
2008 年 5 月
Arria GX デバイスの PLL
VCCINT プレーン内の分割された VCCA アイランド
フル・デジタル・システムには、ボード上に独立したアナログ・パワー・
プレーンがありません。プレーンの新設は高価になるため、VCCA_PLL
のアイランドを構築する方法があります。図 5–34 に、アナログ電源アイ
ランドを備えたボード・レイアウトの例を示します。アイランドを構築
する誘電境界の厚さは25ミルでなければなりません。図 5–35に、VCCINT
内で VCCA 用に分割されたプレーンを示します。
図 5–34. VCCA アイランド用に分割された VCCINT プレーン
Altera Corporation
2008 年 5 月
5–59
Arria GX デバイス・ハンドブック Volume 2
ボード・レイアウト
厚い VCCA 配線パターン
ボードの制約のため、VCCA アイランドを分割できない場合があります。
その場合は、電源から各 VCCA ピンまで厚い配線パターンを走らせます。
配線パターンの厚さは 20 ミル以上でなければなりません。
図 5–35 に示すとおり、これらの 3 つのケースそれぞれで、デカップリン
グ回路を使用して各 VCCA_PLL ピンをフィルタする必要があります。電
源がボードに入る場所に、50 MHz 以上の周波数でハイ・インピーダン
スになるフェライト・ビーズと 10 µF のタンタル・パラレル・コンデン
サを配置します。各 VCCA_PLL ピンを、できる限り Arria GX デバイス
の近くに配置した 0.1 µF と 0.001 µF のセラミック・コンデンサの組み合
わせによってデカップリングします。GNDA_PLL ピンは、デバイスのデ
ジタル・グランドと同じグランド・プレーンに直接接続できます。
図 5–35. Arria GX PLL の PLL 電源回路図
Ferrite
Bead
1.2-V
Supply
10 µF
GND
VCCA_PLL #
(1)
GNDA_PLL #
(1)
0.001 µF
0.1 µF
GND
GND
VCCINT
VCCD_PLL #
GND
GND
Repeat for Each
PLL Power &
Ground Set
Arria GX Device
図 5–35 の注 :
(1)
すべての Arria GX PLL に適用されます。
5–60
Arria GX デバイス・ハンドブック Volume 2
Altera Corporation
2008 年 5 月
Arria GX デバイスの PLL
VCCD
デジタル用電源ピンとグランド・ピンには、VCCD_PLL<PLL 番号 > およ
び GND_PLL<PLL 番号 > という名称が付けられています。VCCD ピンは、
PLL 上のデジタル回路用の電源を供給します。これらの VCCD ピンは、
ボード上で最もノイズの少ないデジタル電源に接続します。ほとんどの
システムで、これはデバイスの VCCINT ピンに供給されるデジタル 1.2 V
電源です。PLL を使用しない場合でも、VCCD ピンを電源に接続してくだ
さい。VCCD ピンを VCCINT に接続するときに、フィルタリングや絶縁
は必要ありません。GND ピンは、デバイスのデジタル・グランドと同じ
グランド・プレーンに接続できます（図 5–35 参照）。
外部クロック出力電源
enhanced PLL 5、6、11、および 12 には、専用外部クロック出力（それ
ぞ れ、VCC_PLL5_OUT、VCC_PLL6_OUT、VCC_PLL11_OUT、お よ び
VCC_PLL12_OUT）用 の 絶 縁 さ れ た 電 源 ピ ン が あ り ま す。特 定 の
enhanced PLL の専用外部クロック出力は、独立した電源ピンによって
電源が供給されるため、ノイズの影響を受けにくくなります。また、こ
れらのピンはスイッチングする I/O ピンとの絶縁を改善することによ
り、出力クロックの全体的なジッタも低減します。
PLLバンク9∼12に存在するI/Oピンは、それぞれVCC_PLL<5、
6、11、または 12>_OUT ピンから電源が供給されます。特定の
デバイスが PLL 11 または 12 をサポートしない場合、バンク 11
に存在する I/O ピンはいずれも VCCIO3 ピンから電源が供給
され、バンク 12 に存在するすべての I/O ピンには VCCIO8 ピ
ンから電源が供給されます。
図 5–36 に示すとおり、VCC_PLL_OUT ピンは、特定の enhanced PLL の
クロック出力のための I/O 規格に応じて、3.3 V、2.5 V、1.8 V、または
1.5 V 電源に接続できます。
Altera Corporation
2008 年 5 月
5–61
Arria GX デバイス・ハンドブック Volume 2
ボード・レイアウト
図 5–36. 外部クロック出力ピンと出力電源の関連付け
VCC_PLL5_OUT
PLL5_OUT0p
PLL5_OUT0n
PLL5_OUT1p
PLL5_OUT1n
PLL5_OUT2p
PLL5_OUT2n
図 5–37 に示すデカップリング回路を使用して、絶縁された各電
源ピンをフィルタします。Arria GX デバイスのできるだけ近く
に 0.1 および 0.001 µF のセラミック・コンデンサを並列に配置
し、絶縁された電源ピンをデカップルします。
5–62
Arria GX デバイス・ハンドブック Volume 2
Altera Corporation
2008 年 5 月
Arria GX デバイスの PLL
図 5–37. Arria GX PLL 外部クロック出力電源のボール接続
注 (1)
VCCIO
Supply
VCC_PLL#_OUT (1)
0.001 µF
0.1 µF
GND
GND
VCC_PLL#_OUT (1)
0.001 µF
0.1 µF
GND
GND
Arria GX Device
図 5–37 の注 :
(1)
enhanced PLL 5、6、11、および 12 にのみ適用されます。
ガイドライン
enhanced PLL 5、6、11、および 12 の外部クロック出力で最適なジッタ
性能を達成するには、次のガイドラインに従ってください。すべての出
力が同じ周波数で動作している場合、性能を向上させるためにこれらの
ガイドラインに従う必要はありません。
■
■
位相シフトを使用して、すべてのクロック出力でエッジが一致しな
いようにします。
最高のジッタ性能を得るには、位相シフトを使用してクロック・エッ
ジを互いにスキューさせます。
異なる周波数および位相シフトの複数のクロックをドライブできない、
またはバンクを絶縁できない場合は、低周波クロックのドライブ強度を
コントロールする必要があります。出力バッファの電流供給能力を低減
すると、ノイズが減少することがあります。低周波出力の容量性負荷を
小さくし、出力バッファをコンフィギュレーションして電流強度を低下
させます。高周波出力は性能が向上しますが、低周波クロック出力の性
能が低下する可能性があります。
Altera Corporation
2008 年 5 月
5–63
Arria GX デバイス・ハンドブック Volume 2
PLL 仕様
PLL 仕様
PLL タイミング仕様については、「Arria GX デバイス・ハンドブック
Volume 1」の「DC およびスイッチング特性」の章を参照してください。
クロック
Arria GX デバイスは、階層的なクロック構造および最先端の機能を備え
た複数の PLL を提供します。enhanced PLL および fast PLL によって実
現されるクロック合成の精度と多数のクロック・リソースを組み合わせ
ることにより、完全なクロック管理ソリューションを提供します。
グローバルおよび階層クロック
Arria GX デバイスは、16 の専用グローバル・クロック・ネットワーク、
32 のリージョナル・クロック・ネットワークを備えています。これらの
クロックは、デバイス領域ごとに小さなスキューおよび遅延で 24 個の独
自のクロック・ソースを許容できる階層的なクロック構造に編成されて
います。この階層クロック方式は、Arria GX デバイス全体で最大 48 個
の独自のクロック・ドメインを提供します。表 5–16 に、Arria GX デバ
イスで使用できるクロック・リソースを示します。
Arria GX デバイスには、グローバル・クロック・ネットワークまたは
リージョナル・クロック・ネットワークのいずれかをドライブする 12 本
のクロック専用ピンがあります。図 5–38 および 5–39 に示すように、4 本
のクロック・ピンは Arria GX デバイスの 3 つのサイドをドライブしま
す。enhanced および fast PLL 出力は、グローバル・クロック・ネット
ワークおよびリージョナル・クロック・ネットワークもドライブできま
す。
表 5–16. Arria GX デバイスにおけるクロック・リソースの
可用性 （１ / ２）
説明
Arria GX デバイスでの可用性
クロック入力ピン数
12
グローバル・クロック・
ネットワーク数
16
リージョナル・クロック・
ネットワーク数
32
グローバル・クロック
入力ソース
クロック入力ピン、PLL 出力、
ロジック・アレイ、
トランシーバ間クロック
5–64
Arria GX デバイス・ハンドブック Volume 2
Altera Corporation
2008 年 5 月
Arria GX デバイスの PLL
表 5–16. Arria GX デバイスにおけるクロック・リソースの
可用性 （２ / ２）
説明
Arria GX デバイスでの可用性
リージョナル・
クロック入力ソース
クロック入力ピン、PLL 出力、
ロジック・アレイ、
トランシーバ間クロック
エリア内の独立した
クロック・ソース数
24（16 の GCLK および 8 の
RCLK クロック）
デバイス全体の独立した
クロック・リソース数
48（16 の GCLK および 32 の
RCLK クロック）
パワーダウン・モード
GCLK ネットワーク、RCLK ネット
ワーク、デュアル・リージョナル・
クロック領域
高ファンアウト・
アプリケーション用
クロック領域
象限領域、デュアル・リージョナル、
GCLK または RCLK ネットワーク
を介してデバイス全体
グローバル・クロック・ネットワーク
グローバル・クロックは、デバイスの 4 つのエリアにクロックを供給し
てデバイス全体をドライブします。デバイスの IOE、アダプティブ・ロ
ジック・モジュール（ALM）、デジタル信号処理（DSP）ブロック、お
よびすべてのメモリ・ブロック内の全リソースは、グローバル・クロッ
ク・ネットワークをクロック・ソースとして使用できます。これらのリ
ソースは、外部ピンから供給されるクロック・イネーブルや同期または
非同期クリアなどのコントロール信号に使用することも可能です。内部
ロジックは、内部で生成されたグローバル・クロックと非同期クリア、
クロック・イネーブル、またはファンアウトの大きい他のコントロール
信号に対するグローバル・クロック・ネットワークもドライブできます。
図 5–38 に、グローバル・クロック・ネットワークをドライブする 12 本
の専用 CLK ピンを示します。
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2008 年 5 月
5–65
Arria GX デバイス・ハンドブック Volume 2
クロック
図 5–38. グローバル・クロック
注 (1)
CLK12-15
11
5
7
GCLK12 - 15
16
CLK0-3
16
1 GCLK0-3
2
GCLK8-11
16
16
GCLK4-7
8
12
6
CLK4-7
図 5–38 の注 :
(1)
Arria GX デバイスには、PLL 3、4、9、および 10 またはクロック・ピン 8、9、
10、および 11 はありません。
リージョナル・クロック・ネットワーク
Arria GX デバイスの各エリアにある 8 つのリージョナル・クロック・
ネットワークは、専用の CLK 入力ピンまたは PLL 出力からドライブさ
れます。リージョナル・クロック・ネットワークはそれ自身がドライブ
するエリアにのみ属します。リージョナル・クロック・ネットワークは、
1 つのエリア内に含まれるロジックに対して、最小のクロック遅延とス
キューを実現します。内部ロジックは、内部で生成されたリージョナル・
クロックと非同期クリア、クロック・イネーブル、またはファンアウト
の大きい他のコントロール信号に対するリージョナル・クロック・ネッ
トワークもドライブできます。図 5–39 に示すとおり、CLK ピンは特定
のエリア内の RCLK ネットワークを対称的にドライブします。CLK ピン
および PLL からの RCLK 接続については、5–70 ページの表 5–17 および
5–71 ページの表 5–18 を参照してください。
5–66
Arria GX デバイス・ハンドブック Volume 2
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2008 年 5 月
Arria GX デバイスの PLL
図 5–39. リージョナル・クロック
注 (1)
CLK12-15
11
5
7
RCLK28-31
RCLK24-27
RCLK20-23
RCLK0-3
CLK0 -3
Q1 Q2
1
2
Q4 Q3
RCLK16-19
RCLK4-7
RCLK12-15
8
12
6
CLK4-7
図 5–39 の注 :
(1)
Arria GX デバイスには、PLL 3、4、9、および 10 またはクロック・ピン 8、9、
10、および 11 はありません。
領域ごとのクロック・ソース
各 Arria GX デバイスは、デバイス全体に 48 の独自のクロック・ドメイ
ンを提供する 16 のグローバル・クロック・ネットワークと 32 のリージョ
ナル・クロック・ネットワークを備えています。各エリア内で 24 の独自
のクロック（16 グローバル・クロックおよび 8 リージョナル・クロック）
をレジスタ用の入力リソースとして使用できます（図 5–40 参照）。
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2008 年 5 月
5–67
Arria GX デバイス・ハンドブック Volume 2
クロック
図 5–40. エリアごとの階層クロック・ネットワーク
Clocks Available
to a Quadrant
or Half-Quadrant
Column I/O Cell
IO_CLK[7..0]
Global Clock Network [15..0]
Clock [23..0]
Lab Row Clock [5..0]
Regional Clock Network [7..0]
Row I/O Cell
IO_CLK[7..0]
Arria GX クロック・ネットワークは、次の 3 つの異なるクロック領域を
提供します。
■
■
■
デバイス全体のクロック領域
象限クロック領域
デュアル・リージョナル・クロック領域
これらのクロック・ネットワークのオプションにより、高ファンアウト
信号の配線がより柔軟になり、インタフェースのタイミングが改善され
ます。さまざまなサイズのクロック領域を設けることによって、ネット
ワークで到達可能なレジスタ数とネットワークの合計遅延のいずれかを
優先させることができます。
最初のクロック方式では、ソース（必ずしもクロック信号でなくてもよ
い）はデバイス全体に配線可能なグローバル・クロック・ネットワーク
をドライブします。これは低スキュー高ファンアウト信号に対する遅延
は最大ですが、デバイス内のどのブロックにも信号が到達できます。こ
れは、グローバル・リセット信号またはクリア信号を配線するための適
切なオプションです。
第 2 のクロック方式では、ソースは 1 つの象限領域をドライブします。
これは、エリア内で最高速、低スキュー、高ファンアウトの信号配線リ
ソースとなります。このリソースの制約は、適用範囲が 1 つのエリアに
限定されることです。
第 3 のクロック方式では、1 つのソース（クロック・ピンまたは PLL 出
力）が 2 つのリージョナル・クロック・ネットワーク（各エリアから 1 つ）
をドライブして、デュアル・リージョナル・クロックを生成できます。
これにより、複数のエリアにまたがるロジックが同じ低スキュー・クロッ
クを利用できます。この信号を全サイドに配線した場合の速度は、象限
クロック領域での速度とほぼ同じです。リージョナル・クロックをドラ
5–68
Arria GX デバイス・ハンドブック Volume 2
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2008 年 5 月
Arria GX デバイスの PLL
イブできる内部ロジック・アレイ配線も、この機能をサポートしていま
す。これは、内部ロジックがデュアル・リージョナル・クロック・ネッ
トワークをドライブできることを意味します。コーナー fast PLL の出力
は 1 エリアにしか到達できないので、デュアル・リージョナル・クロッ
ク・ネットワークを形成することはできません。図 5–41 に、この機能を
図示します。
図 5–41. Arria GX デュアル・リージョナル・クロック領域
Clock pins or PLL outputs
can drive half of the device to
create dual-reginal clocking
regions for improved I/O
interface timing.
12 本のクロック入力ピン、enhanced PLL または fast PLL 出力、および
内部ロジック・アレイは、グローバルまたはリージョナル・クロック・
ネットワークをドライブするためのクロック入力ソースにすることがで
きます。5–74 ページの表 5–20 に示すとおり、CLKn ピンもグローバル・
クロック・ネットワークをドライブします。表 5–17 および 5–18 に、CLK
ピンとグローバル・クロック・ネットワーク、およびリージョナル・ク
ロック・ネットワークとの接続性をそれぞれ示します。
クロック入力
12 本のクロック入力ピン（CLK）は、非同期クリア、プリセット、ク
ロック・イネーブル、またはグローバル・クロック・ネットワークやリー
ジョナル・クロック・ネットワークを経由する PCI 用の TRDY や IRDY
といったプロトコル信号など、ファンアウトの大きいコントロール信号
にも使用されます。
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2008 年 5 月
5–69
Arria GX デバイス・ハンドブック Volume 2
クロック
内部ロジック・アレイ
各グローバルおよびリージョナル・クロック・ネットワークは、ロジッ
ク・アレイ配線からドライブして、内部ロジックが高ファンアウト、低
スキュー信号をドライブできるようにすることも可能です。
PLL 出力
すべてのクロック・ネットワークは、PLL カウンタ出力からドライブで
きます。
表 5–17 に、クロック・ピンとグローバル・クロック・リソースの接続を
示します。接続性のレベルが高いのは、ユーザーが制御可能なグローバ
ル・クロックの多重化をサポートしているためです。
表 5–17. クロック入力ピンとグローバル・クロック・ネットワークの接続性
CLK(p)（ピン）
クロック・リソース
0
1
2
3
4
5
6
7
12
13
14
15
GCLK0
√
√
—
—
—
—
—
—
—
—
—
—
GCLK1
√
√
—
—
—
—
—
—
—
—
—
—
GCLK2
—
—
√
√
—
—
—
—
—
—
—
—
GCLK3
—
—
√
√
—
—
—
—
—
—
—
—
GCLK4
—
—
—
—
√
√
—
—
—
—
—
—
GCLK5
—
—
—
—
√
√
—
—
—
—
—
—
GCLK6
—
—
—
—
—
—
√
√
—
—
—
—
GCLK7
—
—
—
—
—
—
√
√
—
—
—
—
GCLK8
—
—
—
—
—
—
—
—
—
—
—
—
GCLK9
—
—
—
—
—
—
—
—
—
—
—
—
GCLK10
—
—
—
—
—
—
—
—
—
—
—
—
GCLK11
—
—
—
—
—
—
—
—
—
—
—
—
GCLK12
—
—
—
—
—
—
—
—
—
—
√
√
GCLK13
—
—
—
—
—
—
—
—
—
—
√
√
GCLK14
—
—
—
—
—
—
—
—
√
√
—
—
GCLK15
—
—
—
—
—
—
—
—
√
√
—
—
表 5–17 の注 :
(1)
Arria GX デバイスでは、クロック・ピン 8、9、10、および 11 は使用できせん。
5–70
Arria GX デバイス・ハンドブック Volume 2
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2008 年 5 月
Arria GX デバイスの PLL
表 5–18 に、クロック・ピンとリージョナル・クロック・ネットワーク間
の接続性を示します。ここで、各クロック・ピンは 2 つのリージョナル・
クロック・ネットワークをドライブでき、容易にクロック・ネットワー
クを統合して、同じクロックまたは信号で 2 つのエリアをドライブする
能力をサポートします。
表 5–18. クロック入力ピンとリージョナル・クロック・ネットワークの接続性 注 (1) （１ / ２）
CLK(p)（ピン）
クロック・リソース
0
1
2
3
4
5
6
7
12
13
14
15
RCLK0
√
—
—
—
—
—
—
—
—
—
—
—
RCLK1
—
√
—
—
—
—
—
—
—
—
—
—
RCLK2
—
—
√
—
—
—
—
—
—
—
—
RCLK3
—
—
—
√
—
—
—
—
—
—
—
—
RCLK4
√
—
—
—
—
—
—
—
—
—
—
—
RCLK5
—
√
—
—
—
—
—
—
—
—
—
—
RCLK6
—
—
—
—
—
—
—
—
—
—
—
—
RCLK7
—
—
—
√
—
—
—
—
—
—
—
—
RCLK8
—
—
—
—
√
—
—
—
—
—
—
—
RCLK9
—
—
—
—
—
√
—
—
—
—
—
—
RCLK10
—
—
—
—
—
—
√
—
—
—
—
—
RCLK11
—
—
—
—
—
—
—
v
—
—
—
—
RCLK12
—
—
—
—
√
—
—
—
—
—
—
—
RCLK13
—
—
—
—
—
√
—
—
—
—
—
—
RCLK14
—
—
—
—
—
—
—
—
—
RCLK15
—
—
—
—
—
—
—
√
—
—
—
—
RCLK16
—
—
—
—
—
—
—
—
—
—
—
—
RCLK17
—
—
—
—
—
—
—
—
—
—
—
—
RCLK18
—
—
—
—
—
—
—
—
—
—
—
—
RCLK19
—
—
—
—
—
—
—
—
—
—
—
—
RCLK20
—
—
—
—
—
—
—
—
—
—
—
—
RCLK21
—
—
—
—
—
—
—
—
—
—
—
—
RCLK22
—
—
—
—
—
—
—
—
—
—
—
—
RCLK23
—
—
—
—
—
—
—
—
—
—
—
—
RCLK24
—
—
—
—
—
—
—
—
—
—
√
RCLK25
—
—
—
—
—
—
—
—
—
—
—
√
RCLK26
—
—
—
—
—
—
—
—
√
—
—
—
Altera Corporation
2008 年 5 月
√
5–71
Arria GX デバイス・ハンドブック Volume 2
クロック
表 5–18. クロック入力ピンとリージョナル・クロック・ネットワークの接続性 注 (1) （２ / ２）
CLK(p)（ピン）
クロック・リソース
0
1
2
3
4
5
6
7
12
13
14
15
RCLK27
—
—
—
—
—
—
—
—
—
√
—
—
RCLK28
—
—
—
—
—
—
—
—
—
—
√
—
RCLK29
—
—
—
—
—
—
—
—
—
—
—
√
RCLK30
—
—
—
—
—
—
—
—
√
—
—
—
RCLK31
—
—
—
—
—
—
—
—
—
√
—
—
表 5–18 の注 :
(1)
Arria GX デバイスでは、クロック・ピン 8、9、10、および 11 は使用できせん。
クロック入力の接続
4 本の CLK ピンが各 enhanced PLL をドライブします。いずれのピンも、
PLL へのクロック・スイッチオーバー入力に使用できます。CLK ピンは、
Quartus II ソフトウェアでコントロールされるクロック・スイッチオー
バー用のプライマリ・クロック・ソースです。enhanced PLL 5、6、11、
および 12 もフィードバック入力ピンを備えています。
fast PLL 1、2、3、および 4 用の入力クロックは、CLK ピンから送られま
す。マルチプレクサは、2 本の CLK ピンの 1 本を選択して、各 PLL をド
ライブします。マルチプレクサは、クロック・スイッチオーバー用マル
チプレクサではなく、クロック入力の接続のみに使用されます。
FPLLCLK 入力ピンまたは CLK ピンは、汎用アプリケーションに使用する
ときは、コーナ（7 および 8）にある fast PLL をドライブできます。CLK
ピンは、高速差動 I/O モードでこれらの fast PLL をドライブすることは
できません。
5–72
Arria GX デバイス・ハンドブック Volume 2
Altera Corporation
2008 年 5 月
Arria GX デバイスの PLL
表 5–19 は、Arria GX の各デバイスでどの PLL が使用できるのか、また
どのクロック・ピンがどの PLL をドライブするのかを示しています。
表 5–19. Arria GX デバイスの PLL および PLL クロック・ピン・ドライバ
EP1AGX50 ∼ EP1AGX90 デバイス
すべてのデバイス
入力ピン
fast PLL
enhanced PLL
fast PLL
enhanced PLL
1
2
5
6
7
8
11
12
CLK0
√
√
—
—
√
√
—
—
CLK1
√
√
—
—
√
√
—
—
CLK2
√
√
—
—
√
√
—
—
CLK3
√
√
—
—
√
√
—
—
CLK4
—
—
—
√
—
—
—
√
CLK5
—
—
—
√
—
—
—
√
CLK6
—
—
—
√
—
—
—
√
CLK7
—
—
—
√
—
—
—
√
CLK12
—
—
√
—
—
—
√
—
CLK13
—
—
√
—
—
—
√
—
CLK14
—
—
√
—
—
—
√
—
CLK15
—
—
√
—
—
—
√
—
PLL5_FB
—
—
√
—
—
—
—
—
PLL6_FB
—
—
—
√
—
—
—
—
PLL11_FB
—
—
—
—
—
—
√
—
PLL12_FB
—
—
—
—
—
—
—
√
PLL_ENA
√
√
√
√
√
√
√
√
FPLL7CLK
—
—
—
—
√
—
—
—
FPLL8CLK
—
—
—
—
—
√
—
—
FPLL9CLK
—
—
—
—
—
—
—
—
FPLL10CLK
—
—
—
—
—
—
—
—
表 5–19 の注 :
(1)
(2)
(3)
(4)
Arria GX デバイスでは、PLL 3、4、9、および 10 は提供されていません。
クロックの接続が使用可能です。最大周波数について詳しくは、お問い合わせください。
高速クロック入力専用です。最大周波数について詳しくは、お問い合わせください。
Arria GX デバイスでは、入力ピンクロック・ピン CLK[11..8] は使用できせん。
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2008 年 5 月
5–73
Arria GX デバイス・ハンドブック Volume 2
クロック
CLK(n) ピンのグローバル・クロック・ネットワークとの接続性
Arria GX デバイスでは、clk(n) ピンからもグローバル・クロック・
ネットワークに供給できます。表 5–20 に、clk(n) ピンのグローバル・
クロック・ネットワークとの接続性を示します。
表 5–20. CLK(n) ピンのグローバル・クロック・ネットワークとの
接続性
CLK(n)（ピン）
クロック・
リソース
4
5
6
7
12
13
14
15
GCLK4
√
—
—
—
—
—
—
—
GCLK5
—
√
—
—
—
—
—
—
GCLK6
—
—
√
—
—
—
—
—
GCLK7
—
—
—
√
—
—
—
—
GCLK12
—
—
—
—
—
—
√
—
GCLK13
—
—
—
—
—
—
—
√
GCLK14
—
—
—
—
√
—
—
—
GCLK15
—
—
—
—
—
√
—
—
Enhanced PLL 用クロック・ソース・コントロール
図 5–42 に、enhanced PLL のクロック入力マルチプレクサを示します。
このブロックでは、複数の異なるソースから PLL クロック基準を選択で
きます。enhanced PLL へのクロック・ソースには、4 本のクロック入力
ピン CLK[3..0]、またはロジック・アレイ・クロックを使用できます。
クロック入力ピンと対応する enhanced PLL との接続は、前述の表 5–20
に示してあります。マルチプレクサ選択ラインは、
コンフィギュレーショ
ン・ファイルでのみ設定されます。このブロックはプログラムされると、
新しいコンフィギュレーション・ファイルをロードしなければ変更でき
ません。Quartus II ソフトウェアは、ユーザーがデザインで選択したク
ロック・ソースに応じて、マルチプレクサ選択信号を自動的に設定しま
す。
5–74
Arria GX デバイス・ハンドブック Volume 2
Altera Corporation
2008 年 5 月
Arria GX デバイスの PLL
図 5–42. enhanced PLL クロック入力マルチプレクサ・ロジック
(1)
4
clk[3..0]
inclk0
core_inclk
To the Clock
Switchover Block
(1)
4
inclk1
図 5–42 の注 :
(1)
入力クロックの多重化は、コンフィギュレーション・ファイルでのみコントロー
ルされ、ユーザー・モードでダイナミックにコントロールすることはできません。
fast PLL 用クロック・ソース・コントロール
各センター fast PLL には、5 つのクロック入力ソースがあり、そのうち
4 つはクロック入力ピン、1 つはロジック信号から送られます。クロック
入力ピンをクロック・ソースとして使用する場合、入力クロック・ソー
ス間でのクロック・スイッチオーバーをマニュアルで実行できます。ク
ロックの切り換えを実行するためのクロック入力マルチプレクサ・コン
トロール信号は、コア電圧から送られます。図 5–43 に、センター fast
PLL 用クロック入力マルチプレクサ・コントロール回路を示します。
図 5–43. センター fast PLL クロック入力マルチプレクサ・コントロール
(1)
core_inclk
clk[3..0]
4
core_inclk
inclk0
To the Clock
Switchover
Block
inclk1
(1)
図 5–43 の注 :
(1)
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2008 年 5 月
入力クロックの多重化は、コンフィギュレーション・ファイルでのみコントロー
ルされ、ユーザー・モードでダイナミックにコントロールすることはできません。
5–75
Arria GX デバイス・ハンドブック Volume 2
クロック
各コーナー fast PLL には 3 つのクロック入力ソースがあり、そのうち
1 つは専用コーナー・クロック入力ピン、1 つはセンター・クロック入力
ピン、もう 1 つはロジック・アレイ・クロックから送られます。図 5–44
に、コーナー fast PLL 用クロック入力マルチプレクサ・コントロール回
路のブロック図を示します。コーナーの FPLLCLK ピンのみ完全に補償
されています。
図 5–44. コーナー fast PLL クロック入力マルチプレクサ・コントロール
core_inclk
(1)
FPLLCLK
Center
Clocks
4
inclk0
To the Clock
Switchover
Block
inclk1
(1)
core_inclk
図 5–44 の注 :
(1)
入力クロックの多重化は、コンフィギュレーション・ファイルでのみコントロー
ルされ、ユーザー・モードでダイナミックにコントロールすることはできません。
fast PLL に対する遅延補償
各センター fast PLL は、4 本の入力クロック・ピンのいずれか 1 本から
供給できます。LVDS レシーバ・モードで使用する場合、4 つのクロッ
ク入力信号のうち 2 つのみ完全に補償されます。例えば、fast PLL への
クロック遅延とデータ入力パスでの遅延がマッチングされます。データ
入力パスにマッチングする 2 つのクロック入力は、fast PLL のすぐ隣に
配置されています。データ入力パスにマッチングしない 2 つのクロック
入力は、隣接する fast PLL の隣に配置されます。図 5–45 に、左側のセ
ンター fast PLL ペアに対する前述の説明を図示します。PLL を非 LVDS
モードで使用する場合、4 つの専用クロック入力のいずれかを使用でき、
専用クロック入力は補正されます。
5–76
Arria GX デバイス・ハンドブック Volume 2
Altera Corporation
2008 年 5 月
Arria GX デバイスの PLL
fast PLL 1 および fast PLL 2 は、クロック入力ソースを CLK[3..0] から
選択できます。ただし、fast PLL 1 については、LVDS レシーバ・モード
動作で使用する場合、CLK0 と CLK1 のみ遅延をデータ入力パスの遅延
とマッチングさせます。CLK2 または CLK3 から fast PLL 1 への遅延は、
データ入力遅延とマッチングしません。fast PLL 2 については、LVDS レ
シーバ・モード動作では、CLK2 と CLK3 のみ遅延をデータ入力パスの
遅延とマッチングさせます。CLK0 または CLK1 から fast PLL 2 への遅延
は、データ入力遅延とマッチングしません。右側のセンター fast PLL ペ
アにも同様の規定が適用されます。コーナー fast PLL については、コー
ナー FPLLCLK ピンのみ完全に補償されます。LVDS レシーバの動作に
は、遅延補償されたクロック・ピンのみを使用することを推奨します。
図 5–45. センター fast PLL ペアの遅延補償クロック入力ピン
CLK0
CLK1
Fast PLL 1
Fast PLL 2
CLK2
CLK3
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2008 年 5 月
5–77
Arria GX デバイス・ハンドブック Volume 2
クロック
クロック出力接続
enhanced PLL には、8 つのリージョナル・クロック出力と 4 つのグロー
バル・クロック出力用の出力があります。クロック・ピン、グローバル
およびリージョナル・クロック・ネットワーク、およびすべての PLL 出
力の間でライン・シェアリングが行われています。表 5–17 ∼表 5–21 お
よび図 5–46 ∼図 5–50 を参照して、クロック方式の妥当性を検証してく
ださい。Quartus II ソフトウェアは、制約を回避するために、自動的に
リ ー ジ ョ ナ ル お よ び グ ロ ー バ ル・ク ロ ッ ク に マ ッ ピ ン グ し ま す。
enhanced PLL 5、6、11、および 12 は、表 5–21 に示したシングル・エ
ンド・ピンにドライブ・アウトします。
fast PLL 1、2 の各出力（C0、C1、C2、および C3）をグローバルまたは
リージョナル・クロックに接続できます。クロック・ピン、FPLLCLK ピ
ン、グローバルおよびリージョナル・クロック・ネットワーク、および
すべての PLL 出力の間でライン・シェアリングが行われています。
Quartus II ソフトウェアは、制約を回避するために、自動的にリージョ
ナルおよびグローバル・クロックにマッピングします。
図 5–46 に、enhanced PLL からクロック入力およびクロック出力への接
続を示します。
F484 パッケージの EP1AGX20、EP1AGX35、および EX1AGX50
デバイスには、enhanced PLL が 2 個（5 および 6）しかありま
せんが、これら 2 個の PLL からグローバルまたはリージョナ
ル・クロック・ネットワークへの接続性は同じです。
1,152 ピン・パッケージの EP1AGX50、EP1AGX60、および EP1AGX90
デバイスは、8 個の PLL を備えています。
5–78
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Arria GX デバイスの PLL
図 5–46. Arria GX のトップおよびボトム enhanced PLL、クロック・ピン、およびロジック・アレイ
信号のグローバルおよびリージョナル・クロック・ネットワークとの接続性
注 (1)
CLK15
CLK13
CLK12
CLK14
PLL5_FB
PLL11_FB
PLL 11
PLL 5
c0 c1 c2 c3 c4 c5
c0 c1 c2 c3 c4 c5
PLL5_OUT[2..0]p
PLL5_OUT[2..0]n
RCLK31
RCLK30
RCLK29
RCLK28
PLL11_OUT[2..0]p
PLL11_OUT[2..0]n
Regional
Clocks
RCLK27
RCLK26
RCLK25
RCLK24
G15
G14
G13
G12
Global
Clocks
Regional
Clocks
G4
G5
G6
G7
RCLK8
RCLK9
RCLK10
RCLK11
RCLK12
RCLK13
RCLK14
RCLK15
PLL6_OUT[2..0]p
PLL6_OUT[2..0]n
PLL12_OUT[2..0]p
PLL12_OUT[2..0]n
c0 c1 c2 c3 c4 c5
c0 c1 c2 c3 c4 c5
PLL 12
PLL 6
PLL12_FB
PLL6_FB
CLK4
CLK6
CLK5
CLK7
図 5–46 の注 :
(1)
冗長接続ドットは、クロック・ネットワークのステッチングを容易にして、同じクロックで 2 つのエリアをドラ
イブする機能をサポートします。
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2008 年 5 月
5–79
Arria GX デバイス・ハンドブック Volume 2
クロック
表 5–21 に、PLL 出力がドライブするグローバルおよびリージョナル・ク
ロックを示します。
表 5–21. Arria GX における PLL からのグローバルおよびリージョナル・クロック出力 （１ / ２）
すべてのデバイス (1)
fast PLL
EP1AGX50 以上のデバイス (2)
enhanced PLL
fast PLL
enhanced PLL
PLL の番号とタイプ
クロック・ネットワーク
1
2
5
6
7
8
11
12
GCLK0
√
√
—
—
√
√
—
—
GCLK1
√
√
—
—
√
√
—
—
GCLK2
√
√
—
—
√
√
—
—
GCLK3
√
√
—
—
√
√
—
—
GCLK4
—
—
—
√
—
—
—
√
GCLK5
—
—
—
√
—
—
—
√
GCLK6
—
—
—
√
—
—
—
√
GCLK7
—
—
—
√
—
—
—
√
GCLK8
—
—
—
—
—
—
—
—
GCLK9
—
—
—
—
—
—
—
—
GCLK10
—
—
—
—
—
—
—
—
GCLK11
—
—
—
—
—
—
—
—
GCLK12
—
—
√
—
—
—
√
—
GCLK13
—
—
√
—
—
—
√
—
GCLK14
—
—
√
—
—
—
√
—
GCLK15
—
—
√
—
—
—
√
—
RCLK0
√
√
—
—
√
—
—
—
RCLK1
√
√
—
—
√
—
—
—
RCLK2
√
√
—
—
√
—
—
—
RCLK3
√
√
—
—
√
—
—
—
RCLK4
√
√
—
—
—
√
—
—
RCLK5
√
√
—
—
—
√
—
—
RCLK6
√
√
—
—
—
√
—
—
RCLK7
√
√
—
—
—
√
—
—
RCLK8
—
—
—
√
—
—
—
√
RCLK9
—
—
—
√
—
—
—
√
RCLK10
—
—
—
√
—
—
—
√
5–80
Arria GX デバイス・ハンドブック Volume 2
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2008 年 5 月
Arria GX デバイスの PLL
表 5–21. Arria GX における PLL からのグローバルおよびリージョナル・クロック出力 （２ / ２）
すべてのデバイス (1)
fast PLL
EP1AGX50 以上のデバイス (2)
enhanced PLL
fast PLL
enhanced PLL
PLL の番号とタイプ
クロック・ネットワーク
1
2
5
6
7
8
11
12
RCLK11
—
—
—
√
—
—
—
√
RCLK12
—
—
—
√
—
—
—
√
RCLK13
—
—
—
√
—
—
—
√
RCLK14
—
—
—
√
—
—
—
√
RCLK15
—
—
—
√
—
—
—
√
RCLK16
—
—
—
—
—
—
—
—
RCLK17
—
—
—
—
—
—
—
—
RCLK18
—
—
—
—
—
—
—
—
RCLK19
—
—
—
—
—
—
—
—
RCLK20
—
—
—
—
—
—
—
—
RCLK21
—
—
—
—
—
—
—
—
RCLK22
—
—
—
—
—
—
—
—
RCLK23
—
—
—
—
—
—
—
—
RCLK24
—
—
√
—
—
—
√
—
RCLK25
—
—
√
—
—
—
√
—
RCLK26
—
—
√
—
—
—
√
—
RCLK27
—
—
√
—
—
—
√
—
RCLK28
—
—
√
—
—
—
√
—
RCLK29
—
—
√
—
—
—
√
—
RCLK30
—
—
√
—
—
—
√
—
RCLK31
—
—
√
—
—
—
√
—
PLL5_OUT[3..0]p/n
—
—
√
—
—
—
—
—
PLL6_OUT[3..0]p/n
—
—
—
√
—
—
—
—
PLL11_OUT[3..0]p/n
—
—
—
—
—
—
√
—
PLL12_OUT[3..0]p/n
—
—
—
—
—
—
—
√
外部クロック出力
表 5–21 の注 :
(1)
(2)
Arria GX デバイスでは、PLL 3、4、9、および 10 は提供されていません。
1,152 ピンパッケージの EP1AGX60 デバイスは 8 個の PLL を内蔵しています。484 ピンおよび 780 ピン・パッ
ケージの EP1AGX60 デバイスは、fast PLL 1 および 2、enhanced PLL 5、6、11 および 12 を内蔵しています。
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2008 年 5 月
5–81
Arria GX デバイス・ハンドブック Volume 2
クロック
fast PLL は、差動 I/O インタフェース用の高速 SERDES クロックもドラ
イブします。これらの FPLLCLK ピンについて詳しくは、お問い合わせ
ください。
図 5–48 に、Arria GX fast PLL からグローバルおよびリージョナル・ク
ロック入力および出力への接続を示します。
図 5–47. Arria GX のセンター fast PLL、クロック・ピン、およびロジック・アレイ信号の
グローバルおよびリージョナル・クロック・ネットワークとの接続性
C0
CLK0
CLK1
Fast
PLL 1
C1
C2
C3
Logic Array
Signal Input
To Clock
Network
C0
CLK2
CLK3
Fast
PLL 2
C1
C2
C3
RCK0
RCK2
RCK1
RCK4
RCK3
RCK6
RCK5
GCK0
RCK7
GCK2
GCK1
GCK3
図 5–47 の注 :
(1)
冗長接続ドットは、クロック・ネットワークのステッチングを容易にして、同じクロックで 2 つのエリアをドラ
イブする機能をサポートします。
5–82
Arria GX デバイス・ハンドブック Volume 2
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2008 年 5 月
Arria GX デバイスの PLL
図 5–48. Arria GX のコーナー fast PLL、クロック・ピン、およびロジック・アレイ信号の
グローバルおよびリージョナル・クロック・ネットワークとの接続性
注 (1)
RCK1
RCK3
RCK0
RCK2
RCK4
RCK6
C0
FPLL7CLK
Fast
PLL 7
C1
C2
C3
C0
FPLL8CLK
Fast
PLL 8
C1
C2
C3
RCK5
GCK0
RCK7
GCK2
GCK1
GCK3
図 5–48 の注 :
(1)
コーナーに配置された fast PLL は、グローバルまたはリージョナル・クロック・ネットワークを通してドライブ
することも可能です。グローバルまたはリージョナル・クロック入力は、別の PLL、あるいはピンでドライブさ
れるグローバルまたはリージョナル・クロックからドライブできます。
クロック・
コントロール・
ブロック
各グローバルおよびリージョナル・クロックは、自身のクロック・コン
トロール・ブロックを備えています。コントロール・ブロックは以下の
2 つの機能を備えています。
■
■
クロック・ソースの選択（グローバル・クロックに対してはダイナ
ミック選択）
クロックのパワーダウン（ダイナミック・クロック・イネーブルま
たはディセーブル）
図 5–49 および 5–50 に、グローバル・クロックおよびリージョナル・ク
ロックの選択ブロックをそれぞれ示します。
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2008 年 5 月
5–83
Arria GX デバイス・ハンドブック Volume 2
クロック・コントロール・ブロック
図 5–49. Arria GX グローバル・クロック・コントロール・ブロック
CLKp
Pins
PLL Counter
Outputs
2
2
CLKn
Pin
Internal
Logic
2
CLKSELECT[1..0]
(1)
Static Clock
Select (2)
This Multiplexer
Supports User-Controllable
Dynamic Switching
Enable/
Disable
Internal
Logic
GCLK
図 5–49 の注 :
(1)
(2)
これらのクロック選択信号は、デバイスがユーザー・モードで動作しているとき
に、内部ロジックを通してのみダイナミックにコントロールできます。
これらのクロック選択信号は、コンフィギュレーション・ファイルを通してのみ
設定でき、ユーザー・モードの動作中はダイナミックにコントロールすることは
できません。
図 5–50. Arria GX リージョナル・クロック・コントロール・ブロック
CLKp
Pin
PLL Counter
Outputs
CLKn
Pin (2)
2
Internal
Logic
Static Clock Select (1)
Enable/
Disable
Internal
Logic
RCLK
図 5–50 の注 :
(1)
(2)
これらのクロック選択信号は、コンフィギュレーション・ファイルを通してのみ
ダイナミックにコントロールでき、ユーザー・モードの動作中はダイナミックに
コントロールすることはできません。
デバイスのトップおよびボトムの CLK ピンのみ、リージョナル・クロック選択
への供給に使用されます。
5–84
Arria GX デバイス・ハンドブック Volume 2
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2008 年 5 月
Arria GX デバイスの PLL
グローバル・クロック選択ブロックでは、クロック・ソースの選択はス
タティックまたはダイナミックに制御できます。Quartus II ソフトウェ
アで生成されるコンフィギュレーション・ファイルでクロック・ソース
をスタティックに選択するオプションがあります。または、内部ロジッ
クを使用してマルチプレクサ選択入力をドライブすることにより、ダイ
ナミックに選択をコントロールすることも可能です。スタティックに選
択する場合、クロック・ソースは選択マルチプレクサのどの入力にも設
定できます。クロック・ソースをダイナミックに選択する場合、2 つの
PLL 出力（CLK0 または CLK1 など）を選択するか、クロック・ピンま
たは PLL 出力の組み合わせを選択します。
ALTCLKCTRL メガファンクションを使用してクロック・ソース（ダイ
ナミック）選択を実装する場合、クロック・ピンからの入力がマルチプ
レクサの inclk[0..1] ポートに供給され、PLL 出力は inclk[2..3]
ポートに供給されます。これらの入力の選択には、CLKSELECT[1..0]
信号を使用できます。
リージョナル・クロック選択ブロックでは、クロック・ソースの選択は
コンフィギュレーション・ビットを使用してスタティックにのみ制御で
きます。クロック選択マルチプレクサへのいずれの入力も、クロック・
ソースとして設定できます。
Arria GX クロック・ネットワークは、スタティック手法とダイナミック
手法の両方でディセーブル（パワーダウン）できます。クロック・ネッ
トがパワーダウンされると、クロック・ネットから信号が供給されるす
べてのロジックがオフ状態になり、デバイスの全体的な消費電力が減少
します。
使用されないグローバルおよびリージョナル・クロック・ネットワーク
は、Quartus II ソフトウェアで生成したコンフィギュレーション・ファ
イル（SRAM オブジェクト・ファイル（.sof）または Programmer オブ
ジェクト・ファイル（.pof））のコンフィギュレーション・ビット設定を
通じて自動的にパワーダウンされます。
ダイナミック・クロック・イネーブルまたはディセーブル機能により、
内部ロジックはデュアル・リージョナル・クロック領域を含む GCLK お
よび RCLK ネットに同期して、パワーアップまたはパワーダウンをコン
トロールすることができます。5–84 ページの図 5–49 および 5–84 ページ
の図 5–50 に示すように、この機能は PLL から独立しており、クロック・
ネットワークに直接適用されます。
グローバルおよびリージョナル・クロック・ネットワーク・マルチプレ
クサ用の入力クロック・ソースと clkena 信号は、Quartus II ソフトウェ
アで ALTCLKCTRL メガファンクションを使用して設定できます。
Altera Corporation
2008 年 5 月
5–85
Arria GX デバイス・ハンドブック Volume 2
クロック・コントロール・ブロック
ALTCLKCTRL メガファンクションを使用して、専用の外部クロック出
力ピンもイネーブルまたはディセーブルできます。図 5–51 に、外部 PLL
出力クロック・コントロール・ブロックを示します。
図 5–51. Arria GX 外部 PLL 出力クロック・コントロール・ブロック
PLL Counter
Outputs (c[5..0])
6
Static Clock Select (1)
Enable/
Disable
Internal
Logic
IOE (2)
Internal
Logic
Static Clock
Select (1)
PLL_OUT
Pin
図 5–51 の注 :
(1)
(2)
クロック選択信号は、コンフィギュレーション・ファイルを通してのみ設定でき、
ユーザー・モードの動作中はダイナミックにコントロールすることはできません。
クロック・コントロール・ブロックは、PLL_OUT ピンの IOE 内のマルチプレク
サに信号を供給します。PLL_OUT ピンは兼用ピンです。したがって、このマルチ
プレクサは内部信号またはクロック・コントロール・ブロックの出力のいずれか
を選択します。
5–86
Arria GX デバイス・ハンドブック Volume 2
Altera Corporation
2008 年 5 月
Arria GX デバイスの PLL
clkena 信号
図 5–52 に、clkena 信号がどのように実装されるかを示します。
図 5–52. clkena の実装
clkena
D
Q
clkena_out
clk
clk_out
Arria GX デバイスでは、clkena 信号はクロック・ネットワークのレベ
ルでサポートされています。これにより、PLL が使用されていないとき
でもクロックをゲート・オフできます。
clkena 信号を使用して、enhanced PLL からの専用の外部クロックをコ
ントロールすることも可能です。再度イネーブルしたときは、外部フィー
ド・バック・モードを使用しない限り、PLL に再同期化期間または再
ロック期間は必要ありません。図 5–53 に、クロック出力イネーブルの波
形例を示します。clkena は、カウンタ出力の立ち下がりエッジに同期
しています。
図 5–53. clkena 信号
counter
output
clkena
clkout
図 5–53 の注 :
(1)
clkena 信号を使用して、グローバルおよびリージョナル・ネットワーク、または PLL_OUT ピンをイネーブルま
たはディセーブルすることができます。
Altera Corporation
2008 年 5 月
5–87
Arria GX デバイス・ハンドブック Volume 2
まとめ
ループ関連のカウンタは影響を受けないため、PLL は clkena 信号に関
係なくロック状態を保持できます。この機能は、低消費電力またはスリー
プ・モードを必要とするアプリケーションに便利です。再度イネーブル
したときには、PLL に再同期化期間または再ロック期間は必要ありませ
ん。clkena 信号は、システムが再同期化中の周波数オーバーシュート
を許容できない場合には、クロック出力をディセーブルすることもでき
ます。
まとめ
Arria GX デバイスの enhanced および fast PLL は、デバイスのクロック
およびシステムのタイミングに対する完全なコントロールを実現しま
す。これらの PLL は、従来はディスクリート PLL デバイスでしか得ら
れなかった柔軟なシステム・レベルのクロック管理を提供できます。エ
ンベデッド PLL は、ハイエンド・ディスクリート・デバイスが提供する
機能に適合し、かつそれらを上回るものであり、システムにおける他の
タイミング・デバイスの必要性を低減します。
参考資料
この章では以下のドキュメントを参照しています。
■ 「altpll Megafunction User Guide」
■ 「AN 367: Stratix IIデバイスによるPLLリコンフィギュレーションの
実装」
■ 「Arria GX デバイスのコンフィギュレーション」の章（Arria GX デ
バイス・ハンドブック Volume 2）
■ 「DC およびスイッチング特性」の章（Arria GX デバイス・ハンド
ブック Volume 1）
■ 「エンベデッド・ペリフェラル」
セクション（Quartus IIハンドブック）
■ 「Arria GX デバイスで選択可能な I/O 規格」の章（Arria GX デバイ
ス・ハンドブック Volume 2）
5–88
Arria GX デバイス・ハンドブック Volume 2
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2008 年 5 月
Arria GX デバイスの PLL
表 5–22 に、本資料の改訂履歴を示します。
改訂履歴
表 5–22. 改訂履歴
日付および
ドキュメント・
バージョン
変更内容
2008 年 5 月
v1.2
●
●
表 5–1 の注 3 を更新。
図 5–1 の注 2 および 3 を更新。
テキストのマイナーな編集。
2007 年 8 月
v1.1
「参考資料」の項を追加。
2007 年 5 月
v1.0
Altera Corporation
2008 年 5 月
概要
—
—
—
テキストのマイナーな編集。
—
初版
—
5–89
Arria GX デバイス・ハンドブック Volume 2