6. RLDRAM II のボード・デザイン・ ガイドライン 6? 2012? EMI_DG_006-3.1 EMI_DG_006-3.1 この章では、システムのシグナル・インテグリティを向上させるためのガイドライ ン、およびシステム上に RLDRAM II インタフェースを正しく実装するためのレイア ウト・ガイドラインを示します。 UniPHY IP（Intellectual Property）コア内蔵 RLDRAM II コントローラは、Arria® V、 Stratix® III、Stratix IV、および Stratix V デバイスで Common I/O (CIO) RLDRAM II インタ フェースを実装することができます。Separate I/O (SIO) RLDRAM II インタフェースは ALTDQ_DQS または ALTDQ_DQS2 メガファンクションで実装することができます。 この章では、シグナル・インテグリティに影響を及ばす、以下の主な要因について 説明します。 ■ I/O 規格 ■ RLDRAM II コンフィギュレーション ■ 信号終端 ■ プリント回路基板（PCB）レイアウト・ガイドライン I/O 規格 RLDRAM II インタフェース信号は、以下の JEDEC I/O 信号伝達規格のいずれかを使用 します。 ■ HSTL-15— 低消費電力と低排出ガスの利点を提供。 ■ HSTL-18— わずかに大きい出力電圧スイングで増加されたノイズ耐性を提供。 「Arria V デバイス・ハンドブック」 f インタフェースに最も適切な基準を選択するには、 の 「Arria II デバイスのデバイス・データシート 」の章、 「Arria V デバイス・ハンド ブック」の 「Arria V デバイスのデバイス・データシート」の章、「Stratix III デバイ ス・ハンドブック」の 「Stratix III デバイス・データシート : DC およびスイッチング 特性」の章、「Stratix IV デバイス・ハンドブック」の「Stratix IV デバイスの DC およ びスイッチング特性」の章、または「Stratix V デバイス・ハンドブック」の「Stratix V デバイスの DC およびスイッチング特性」の章を参照してください。 UniPHY IP 付きの RLDRAM II コントローラは、HSTL 1.8 V Class I 出力および HSTL 1.8 V 入力にデフォルトします。 © 2012 年 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 Registered 外部メモリ・インタフェース・ハンドブック Volume 2：デザイン・ガイドライン 2012 年 6 月 Feedback Subscribe 6‒2 第 6 章： RLDRAM II のボード・デザイン・ガイドライン RLDRAM II コンフィギュレーション RLDRAM II コンフィギュレーション UniPHY IP 付きの RLDRAM II コントローラは、最大 72 ビット幅に単一のデバイスを 持つ CIO RLDRAM II のインタフェース、および幅の拡張構成で 2 つのデバイスのイン タフェースをサポートします。この章では、CIO RLDRAM II インタフェースのレイア ウトやガイドラインを中心に説明します。しかし、SIO RLDRAM II インタフェースは 単方向データ・バスを持っている場合を除き、SIO RLDRAM II インタフェースの終端 およびレイアウトの原理は、CIO RLDRAM II に似ています。 図 6–1 に、FPGA とシングル CIO RLDRAM II コンポーネント間の主信号の接続を示し ます。 図 6‒1. シングル CIO RLDRAM II コンポーネントを使用したコンフィギュレーション ZQ RLDRAM II Device DK/DK QK/QK (1) DQ (3) DM (3) CK/K A/BA (1) (5) WE REF RQ CS (5) VTT (4) VTT or VDD (6) FGPA DK/DK QK/QK DQ (2) (2) DM CK/CK ADDRESS/BANK ADDRESS WE REF CS 図 6‒1 の注： (1) DK/DK# および CK/CK# で外部差動終端を使用します。 (2) リードの QK/QK# および DQ を終端するために FPGA パラレル On-Chip Termination（OCT: チップ内終端）を使用します。 (3) ライトの QK/QK# および DQ を終端するために RLDRAM II コンポーネント On-Die Termination (ODT) を使用します。 (4) スタブを回避するためにフライバイ配置で外部ディスクリート終端を使用します。 (5) REF に示すように、この信号に対して外部ディスクリート終端を使用します。 (6) REF に示すように、外部ディスクリート終端を使用しますが、代替オプションとして VDD にプルアップ抵抗が必要な場合があ ります。RLDRAM II パワーアップのシーケンスについては、RLDRAM II デバイスのデータシートを参照してください。 外部メモリ・インタフェース・ハンドブック Volume 2：デザイン・ガイドライン 2012 年 6 月 Altera Corporation 第 6 章： RLDRAM II のボード・デザイン・ガイドライン 信号の終端 6‒3 図 6–2 に、幅の拡張コンフィギュレーションで FPGA と 2 つの CIO RLDRAM II コン ポーネント間の主信号の接続を示します。 図 6‒2. 幅の拡張コンフィギュレーションでの 2 つの CIO RLDRAM II コンポーネント付きのコンフィギュレー ション RLDRAM II Device 1 DK/DK QK/QK (1) D DM (3) (3) CK/CK ZQ A/BA/REF/WE RLDRAM II Device 2 RQ CS DK/DK QK/QK (4) (1) VTT (5) D DM (3) CK/CK (3) ZQ A/BA/REF/WE RQ CS (4) VTT or VDD (6) FPGA Device 1 DK/DK Device 2 DK/DK Device 1 QK/QK Device 2 QK/QK Device 1 DQ Device 2 DQ (2) (2) (2) (2) Device 1 DM Device 2 DM CK/CK A/BA/REF/WE CS 図 6‒2 の注： (1) DK/DK# で外部差動終端を使用します。 (2) リードの QK/QK# および DQ を終端するために FPGA パラレル OCT を使用します。 (3) ライトの QK/QK# および DQ を終端するために RLDRAM II コンポーネント ODT を使用します。 (4) 外部デュアル 200 Ω 差動終端を使用します。 (5) バランスの取れた T または Y トポロジのトレース分割時に外部ディスクリート終端を使用します。 (6) バランスの取れた T または Y トポロジのトレース分割時に外部ディスクリート終端を使用しますが、代替オプションとして VDD にプルアップ抵抗が必要な場合があります。RLDRAM II パワーアップのシーケンスについては、RLDRAM II デバイスのデー タシートを参照してください。 信号の終端 Stratix III、Stratix IV、および Stratix V デバイスでは、OCT テクノロジ を提供します。 表 6–1 に、各デバイスの OCT サポートの範囲を示します。 表 6‒1. On-Chip Termination 方法 ( その １ ) FPGA デバイス 終端方法 2012 年 6 月 HSTL-15 および HSTL-18 Arria II GZ、Stratix III、 および Stratix IV Arria V および Stratix V ロウ / カラム I/O ロウ / カラム I/O キャリブレーションなし直列 On-Chip Termination Class I 50 50 キャリブレーション付き直列 On-Chip Termination Class I 50 50 (1) Altera Corporation 外部メモリ・インタフェース・ハンドブック Volume 2：デザイン・ガイドライン 6‒4 第 6 章： RLDRAM II のボード・デザイン・ガイドライン 信号の終端 表 6‒1. On-Chip Termination 方法 ( その ２ ) FPGA デバイス 終端方法 キャリブレーション付き並列 On-Chip Termination HSTL-15 および HSTL-18 Class I Arria II GZ、Stratix III、 および Stratix IV Arria V および Stratix V ロウ / カラム I/O ロウ / カラム I/O 50 50 (1) 表 6‒1 の注： (1) 推奨オプションは 50 Ω ですが、Stratix V デバイスはキャリブレーション終端インピーダンスの広い 範囲を提供します。 直列 On-Chip Termination（RS）は、出力バッファと双方向バッファが出力信号をドラ イブする場合のみサポートします。並列 On-Chip Termination（RT）は、入力バッファ と双方向バッファが入力信号である場合のみサポートします。RLDRAM II CIO インタ フェースは、双方向のデータ・パスを持っています。UniPHY IP は、データ・パース にダイナミック OCT を使用して、メモリ・ライトに直列 OCT 及びメモリ・リードに 並列 OCT で切り替えます。 Arria II GZ、Stratix III、および Stratix IV デバイスでは、HSTL Class I I/O キャリブレー ション終端は、RLDRAM II インタフェースと同じ VCCIO に I/O バンク内の RUP ピンおよ び RDN ピンに接続された 50 Ω 1% の抵抗に対してキャリブレーションされます。 Arria V および Stratix V デバイスでは、HSTL Class I I/O キャリブレーション終端は、 RLDRAM II インタフェースと同じ VCCIO に I/O バンク内の RZQ ピンに接続された 100 Ω 1% の抵抗に対してキャリブレーションされます。 キャリブレーションは、デバイス・コンフィギュレーションの最後に実行されます。 RLDRAM II メモリ・コンポーネントは、グラウンドへの抵抗 RQ を介して接続する ZQ ピンを備えます。一般的に、RLDRAM II 出力信号インピーダンスは 0.2 × RQ です。 詳しくは、RLDRAM II デバイスのデータシートを参照してください。 f OCT について詳しくは、「Arria II デバイス・ハンドブック」の 「Arria II デバイスの I/O 機能」の章、「Arria V デバイス・ハンドブック」の「Arria V デバイスの I/O 機能 」の 章、「Stratix III デバイス・ハンドブック」の「Stratix III デバイスの I/O 機能」の章、 「Stratix IV デバイス・ハンドブック」の「I/O Features in Stratix IV デバイスの I/O 機能」 の章、または「Stratix V デバイス・ハンドブック」の 「Stratix V デバイスの I/O 機能」 の章を参照してください。 次の項では、信号の終端オプションを示すための HyperLynx シミュレーションのア イ・ダイアグラムを示します。アルテラは、シグナル・インテグリティとタイミン グ・マージンを最適化するために、および不要な放射、反射、およびクロストーク を最小限に抑えるために信号の終端を使用することを推奨します。 この項で示すアイ・ダイアグラムのすべては、600 ps の伝播遅延で 50 Ω のトレース 用です（およそ標準 FR4 PCB 上の 3.3 インチのトレース）。信号 I/O 規格は HSTL-18 です。 この項で示すアイ・ダイアグラムは、達成可能な最良のケースを示します。また、 製造公差に起因する PCB 構造で、PCB ビア、クロストーク、および変化などの他の 低下させる効果が考慮されません。 1 正しい機能を確認するためにデザインをシミュレートします。 外部メモリ・インタフェース・ハンドブック Volume 2：デザイン・ガイドライン 2012 年 6 月 Altera Corporation 第 6 章： RLDRAM II のボード・デザイン・ガイドライン 信号の終端 6‒5 FPGA から RLDRAM II コンポーネントへの出力 次は、FPGA から RLDRAM II コンポーネントへの出力信号です。 ■ ライト・データ （CIO RLDRAM II の場合、DQ は双方向のデータ信号にある） ■ データ・マスク （DM） ■ アドレス、バンク・アドレス ■ コマンド（CS、WE、および REF） ■ クロック（CK/CK# および DK/DK#） 外部終端を必要とするポイント・ツー・ポイントのシングル・エンド信号の場合、 アルテラは、終端されていないスタブを避けるために、レシーバの隣に、送信ライ ンの終了に終端することによって、フライバイ終端を配置することを推奨します。 ガイドラインは、レシーバの 100 ps の伝播遅延以内にフライバイ終端を配置するた めです。 推奨されていなくても、レシーバの前に終端を配置することが可能になり、終端さ れていないスタブを残します。終端とレシーバ間のスタブが効果的に終端されている ため、スタブの遅延がクリティカルになり、追加のリンギングや反射を引き起こし ます。スタブの遅延は 50 ps より小さくなる必要があります。 アルテラは、差動クロック、CK、CK# と DK、DK# が RLDRAM II コンポーネントのト レースの終了で差動終端を使用することを推奨します。あるいは、VTT への並列終端 を持つ各クロック出力を終端することができます。 HyperLynx シミュレーションのアイ・ダイアグラムは、終端オプションでライト・ データ、アドレス、およびチップ・セレクト信号のシミュレーション・ケースを示 します。すべてのアイ・ダイアグラムは、レシーバ・デバイスのダイへの接続時に 表示されます。 2012 年 6 月 Altera Corporation 外部メモリ・インタフェース・ハンドブック Volume 2：デザイン・ガイドライン 6‒6 第 6 章： RLDRAM II のボード・デザイン・ガイドライン 信号の終端 図 6–3 に、キャリブレーションされた 50 Ω OCT 出力ドライバの Stratix IV Class I HSTL-18 および 150 Ω の公称 RLDRAM II ODT を使用してダブル・データ・レートのラ イト・データを示します。 図 6‒3. RLDRAM II ODT の 400 MHz でのライト・データ・シミュレーション 外部メモリ・インタフェース・ハンドブック Volume 2：デザイン・ガイドライン 2012 年 6 月 Altera Corporation 第 6 章： RLDRAM II のボード・デザイン・ガイドライン 信号の終端 6‒7 図 6–4 に、キャリブレーションされた 50 Ω OCT ドライバの Stratix IV Class I HSTL-18 および VTT への 100 ps のフライバイ 50 Ω の並列終端を使用して 200 MHz の周波数で のアドレス信号を示します。 図 6‒4. Stratix IV Class I HSTL-18 50 Ω のキャリブレーション・ドライバおよびフライバイ 50 Ω の並列終 端を使用したアドレス・シミュレーション 2012 年 6 月 Altera Corporation 外部メモリ・インタフェース・ハンドブック Volume 2：デザイン・ガイドライン 6‒8 第 6 章： RLDRAM II のボード・デザイン・ガイドライン 信号の終端 図 6–5 に、Stratix IV Class I HSTL-18 12 mA ドライバおよび VTT への 50 ps のスタブ 50 Ω 並列終端を使用して 200 MHz の周波数でアドレス信号を示します。 図 6‒5. Stratix IV Class I HSTL-18 50 Ω のキャリブレーション・ドライバおよび VTT へのスタブ 50 Ω の並列 終端を使用したアドレス・シミュレーション 外部メモリ・インタフェース・ハンドブック Volume 2：デザイン・ガイドライン 2012 年 6 月 Altera Corporation 第 6 章： RLDRAM II のボード・デザイン・ガイドライン 信号の終端 6‒9 図 6–6 に、キャリブレーションされた 50 Ω ドライバの Stratix IV Class I HSTL-18 およ び VDD への 10 K のプル アップ抵抗を使用して 200 MHz の周波数でのチップ・セレク ト信号を示します。RLDRAM II 電源シーケンシングは、チップ・セレクトがプルアッ プ抵抗を持つ必要がある場合があります。詳しくは、RLDRAM II データシートを参照 してください。 図 6‒6. Stratix IV Class I HSTL-18 50 Ω のキャリブレーション・ドライバおよび VDD への 10 K のプル アップ 抵抗を使用したチップ・セレクト・シミュレーション アドレスおよびコマンドの RLDRAM II 幅拡張のコンフィギュレーションについては、 7–1 ページの「QDR II SRAM のボード・デザイン・ガイドライン」に推奨するのと同 じ原理を使用します。 バランスの取れた T トポロジに推奨された外部並列終端については、7–4 ページの 図 7–3 を参照してください。アドレスおよびコマンド信号の幅拡張トポロジの HyperLynx シミュレーション・ダイアグラムについては、図 7–10 ～ 7–13 ページの 図 7–11 を参照してください。 2012 年 6 月 Altera Corporation 外部メモリ・インタフェース・ハンドブック Volume 2：デザイン・ガイドライン 6‒10 第 6 章： RLDRAM II のボード・デザイン・ガイドライン 信号の終端 RLDRAM II コンポーネントから FPGA への入力 RLDRAM II コンポーネント・デバイスは FPGA に次の入力信号を駆動します。 ■ リード・データ （CIO RLDRAM II の場合、DQ は双方向のデータ信号にある） ■ リード・クロック（QK/QK#） アルテラは、リードおよびリード・クロック上のデータを終端するために FPGA 並列 OCT を使用することを推奨します。 FPGA のダイ・ピンおよび RLDRAM II の出力ドライバで示すアイ・ダイアグラムは、 その 50 Ω の ZQ キャリブレーションを使用する Class I HSTL-18 です。RLDRAM II リー ド・データはダブル・データ・レートです。 図 6–7 に、Stratix IV デバイス用の 50 Ω キャリブレーション並列 OCT を使用してフラ イバイ終端された信号の理想的なケースを示します。 図 6‒7. 50 Ω 並列 OCT 終端の 400 MHz でのリード・データ・シミュレーション 外部メモリ・インタフェース・ハンドブック Volume 2：デザイン・ガイドライン 2012 年 6 月 Altera Corporation 第 6 章： RLDRAM II のボード・デザイン・ガイドライン 信号の終端 6‒11 終端方法 表 6–2 に、主要 CIO RLDRAM II メモリ・インタフェース信号の推奨された終端方法を 、データ・マスク（DM）、クロック（CK、CK#、 示します。ここでは、データ（DQ） DK、DK#、QK、および QK#）、アドレス、バンク・アドレス、およびコマンド（WE#、 REF#、および CS#）が含まれています。 表 6‒2. Arria II GZ、Arria V、Stratix III、Stratix IV、および Stratix V デバイスの終端推奨値 HSTL 15/18 規格 (1), (2), (3), (4) メモリ・エンド終端 DK/DK# Clocks Class I R50 NO CAL 100 Ω 差動 QK/QK# Clocks Class I P50 CAL ZQ50 Data (Write) Class I R50 CAL ODT Data (Read) Class I P50 CAL ZQ50 Data Mask Class I R50 CAL ODT 信号の種類 CK/CK# Clocks Class I R50 NO CAL ×1 = 100 Ω 差動 (9) ×2 = 200 Ω 差動 (10) Address/Bank Address (5), (6) Class I Max Current VTT への 50 Ω 並列 (5), (6) Class I Max Current VTT への 50 Ω 並列 Command (WE#, REF#) Command (CS#) (5), (6), (7) QVLD (8) Class I Max Current Class I P50 CAL VTT への 50 Ω 並列 または VDD へのプルアップ ZQ50 表 6‒2 の注： (1) R は実効直列出力インピーダンスです。 (2) P は実効並列入力インピーダンスです。 (3) CAL はキャリブレーション付き OCT です。 (4) NO CAL キャリブレーションなし OCT です。 (5) 幅拡張コンフィギュレーションについては、アドレスおよびコントロール信号は 2 つのデバイスにルーティングされます。 バランスを取れた T または Y ルーティング・トポロジのトレースの分割で VTT への推奨終端は、50 Ω の並列です。最小限の スタブ遅延と最適なシグナル・インテグリティを達成するために 2 つの RLDRAM II コンポーネントのクラムシェルの配置を 使用します。クラムシェルの配置は、2 つのデバイスが PCB の反対側に配置されることによってお互いにオーバーレイの時 です。 (6) この出力の UniPHY デフォルト IP 設定は Max Current です。キャリブレーション出力を持つ Class I 50 Ω の出力は、常にシング ル・ロードのトポロジ内に最適です。 (7) アルテラはデザインが RLDRAM II コンポーネントのパワー・シーケンスの要件を満たす場合、VTT への 50 Ω の並列終端を使 用することを推奨します。詳しくは、RLDRAM II データシートを参照してください。 (8) QVLD は、UniPHY 実装付きの RLDRAM II コントローラで使用されません。 (9) ×1 はシングル・デバイス・ロードです。 (10) ×2 はダブル・デバイス・ロードです。代替オプションは、トレースの分割りで 100 Ω の差動終端を使用することです。 1 2012 年 6 月 アルテラは、正しいシグナル・インテグリティを確認するためにシステムに特定の デザインをシミュレートすることを推奨します。 Altera Corporation 外部メモリ・インタフェース・ハンドブック Volume 2：デザイン・ガイドライン 6‒12 第 6 章： RLDRAM II のボード・デザイン・ガイドライン PCB レイアウトのガイドライン PCB レイアウトのガイドライン 表 6–3 に、RLDRAM II の全体的な配線レイアウト・ガイドラインを示します。 1 次のレイアウト・ガイドラインはいくつかの +/- の長さベースのルールが含まれてい ます。PCB 実装の実際の遅延特性をシミュレートすることができない場合は、これ らの長さベースのガイドラインで、1 次のタイミング近似のためのものです。これら は、クロストークの任意のマージンが含まれていません。 1 アルテラは、特定の実装をシミュレートするときに、正確なタイム・ベース・ス キューの番号を取得することを推奨します。 表 6‒3. RLDRAM II レイアウトのガイドライン ( その １ ) パラメータ Impedance Decoupling Parameter ガイドライン ■ すべての信号プレーンは 50 Ω（±10%）、シングル・エンドでなけれなりません。 ■ すべての信号プレーンは 100 Ω（±10%）、差動でなければなりません。 ■ 使用しないビア・パッドは不要なキャパシタンスを発生させるので取り外しま す。 ■ インダクタンスを最小化するには、0402 サイズで 0.1 μF を使用します。 ■ VTT 電圧デカップリングはプルアップ抵抗の近くに配置します。 ■ デカップリング・コンデンサは、VTT とグラウンドの間に接続します。 ■ VTT ピンに対して 1 つおきに 0.1 μF のコンデンサを使用します。 ■ 「アルテラぼ電源分配ネットワーク・デザイン・ツール」を使用してデカップリ ング容量を確認します。 Power ■ GND、1.5 V/1.8 V をプレーンとして配線します。 ■ シングル・スプリット・プレーンのメモリには、20 ミル（0.020 インチまたは 0.508 mm）以上の間隔を空けて VCCIO を配線します。 ■ VTT をアイランドとして配線するか、250 ミル（6.35 mm）の電源トレースを配線 します。 ■ オシレータと PLL 電源をアイランドとして配線するか、100 ミル（2.54 mm）の電 源トレースを配線します。 外部メモリ・インタフェース・ハンドブック Volume 2：デザイン・ガイドライン 2012 年 6 月 Altera Corporation 第 6 章： RLDRAM II のボード・デザイン・ガイドライン PCB レイアウトのガイドライン 6‒13 表 6‒3. RLDRAM II レイアウトのガイドライン ( その ２ ) パラメータ General Routing Clock Routing Address and Command Routing 2012 年 6 月 ガイドライン ■ 要件に一致するすべての指定した遅延には、PCB トレース遅延、異なる層の伝 播、速度変動、およびクロストークが含まれています。PCB 層伝播の変動を最 小化するために、アルテラは同じネット・グループからの信号が常に同じ層で ルーティングすることを推奨します。同一のインピーダンス特性がある異なるレ イヤに同じネット・グループの信号をルーティングする必要がある場合、ワー ストケース PCB トレース許容値をシミュレーションして実際の伝播遅延差を確 認します。標準的なレイヤ間のトレース遅延変動は 15 ps/ インチのオーダーで す。 ■ 45° の角度で配線します（90° で配線しない）。 ■ クリティカル・ネットやクロックの T ジャンクションを避けます。 ■ 150 ps を超える T ジャンクションを避けます （約 500 ミル、12.7 mm）。 ■ スプリット・プレーン間で信号を許可しません。 ■ システム・リセット信号の近くに他の信号のルーティングを制限します。 ■ メモリ信号は、PCI またはシステム・クロックに 0.025 インチ（0.635 mm）以上近 づけて配線しないでください。 ■ ±10 ps または約 ±50 ミル（0.254 mm）の最大スキューで与えられた DQ グループ内 のすべての信号を一致し、同じ層上で配線します。 ■ 内側の層のクロックは、外側の層の配線長を 150 ミル（約 500 ミル、12.7mm）未 満にして配線します。 ■ これらの信号は、他のネットから 10 ミル（0.254 mm）の間隔で一致させておく 必要があります。 ■ クロックは、クロック・ペア間の長さを ±5 ps または約 ±25 ミル（0.635mm）で一 致させておく必要があります。 ■ 差動クロックは、P および N 間の長さを ±2 ps または約 ±10 ミル（0.254 mm）で一 致させておく必要があります。 ■ 差動ペア間の間隔は、差動ペアのトレース間の間隔の 3 倍以上にする必要があり ます。 ■ データとデータ・マスクの信号とは異なる層にクロストーク、ルート・アドレ ス、バンク・アドレス、およびコマンド信号を最小化にすることができます。 ■ 差動クロック信号は、アドレス信号の近くに配線しないでください。 ■ アドレス / コマンド信号のグループでは、50 ps 未満（約 250 ミル、6.35 mm）への スタブ終端抵抗（VTT）に RLDRAM II コンポーネントのピンからの距離を保って ください。 ■ アドレス / コマンド信号のグループでは、100 ps 未満（約 500 ミル、12.7 mm）へ のフライバイ終端抵抗（VTT）に RLDRAM II コンポーネントのピンからの距離を 保ってください。 Altera Corporation 外部メモリ・インタフェース・ハンドブック Volume 2：デザイン・ガイドライン 6‒14 第 6 章： RLDRAM II のボード・デザイン・ガイドライン PCB レイアウトのガイドライン 表 6‒3. RLDRAM II レイアウトのガイドライン ( その ３ ) パラメータ ガイドライン ■ External Memory Routing Rules Maximum Trace Length ■ RLDRAM II のデータ / アドレス / コマンドのグループに、次の並列度のルールを適 用します。 ■ 0.5 インチ未満の並列配線の場合、4 ミル（プレーンの距離に対して約 1 倍の相 対間隔） ■ 0.5 インチ未満の並列配線の場合、5 ミル（プレーンの距離に対して約 1 倍の相 対間隔） ■ 0.5 インチ～ 1.0 インチの並列配線の場合、10 ミル（プレーンの距離に対して約 2 倍の相対間隔） ■ 1.0 インチ～ 3.3 インチの並列配線の場合、15 ミル（プレーンの距離に対して約 3 倍の相対間隔） 600 ps 未満（約 3,300 ミル、83.3 mm）に FPGA から RLDRAM II コンポーネントへの すべての信号の最大トレース・レングスを保ってください。 表 6–3 のガイドラインを使用して、アルテラは以下のレイアウト・アプローチを推 奨します。 1. RLDRAM II インタフェースは複数の DQ グループ （×18 または ×36 RLDRAM II コン ポーネントまたは幅拡張コンフィギュレーション）がある場合、デザインにタイ ミング・マージンを最適化するために、できる限りですべての DK/DK# および QK、 QK# クロックをしっかりマッチさせます。 2. 同じ PCB 層で DQ グループに関連付けられる DK/DK# ライト・クロックおよび QK/QK# リード・クロックを配線します。±5 ps 内にこれらのクロック・ペアをしっ かりマッチさせます。 3. 関連付けられるデータおよびデータ・マスク信号では、DK/DK# または QK,QK# を ターゲットのトレース伝播遅延として設定します。 4. ターゲット・クロックの ±10 ps スキュー内に関連付けられる QK/QK# および DK/DK# クロックと同じ層で DQ グループのデータおよびデータ・マスク信号を配 線します。 5. CK/CK# クロックをルーティングし、アドレス / コマンド信号のグループでのター ゲットのトレース伝播遅延として設定します。すべての DK/DK# クロックの ±50 ps 内に CK/CK# クロックをしっかりマッチさせます。 6. CK/CK# トレースの ±20 ps スキュー内に CK/CK# クロックと同じ層で アドレス / コ ントロール信号のグループ（アドレス、バンク・アドレス、CS、WE、および REF） を配線します。 このレイアウト・アプローチは、RLDRAM II インタフェース用にサポートされる最高 クロック周波数のデザイン要件のために良い出発点を提供します。 1 アルテラは、UniPHY インタフェースを備えた完全な実装 RLDRAM II コントローラとの Quartus® II ソフトウェアでプロジェクトを作成し、デザインの実際のマージンを決定 するためにインタフェースのタイミング・マージンを観察することを推奨します。 この章の推奨事項は、シミュレーションに基づいていますが、任意のボード・デザ インに対する最良の終端方法、ドライブ強度設定、および負荷を決定するときには 同じ一般原則が適用できます。この理論を理解できたとしても、IBIS または HSPICE モデルを使用してシミュレーションを実行し、ユーザー・デザインのシングナル・ インテグリティを決定することが重要です。 外部メモリ・インタフェース・ハンドブック Volume 2：デザイン・ガイドライン 2012 年 6 月 Altera Corporation 第 6 章： RLDRAM II のボード・デザイン・ガイドライン 改訂履歴 6‒15 改訂履歴 表 6–4 に、本資料の改訂履歴を示します。 表 6‒4. 改訂履歴 バー ジョン 日付 変更内容 2012 年 6 月 3.1 2011 年 11 月 3.0 Arria V の情報を追加。 2011 年 6 月 2.0 Arria V の情報を追加。 2010 年 12 月 1.0 初版。 2012 年 6 月 「Feedback」のアイコンを追加。 Altera Corporation 外部メモリ・インタフェース・ハンドブック Volume 2：デザイン・ガイドライン 6‒16 外部メモリ・インタフェース・ハンドブック Volume 2：デザイン・ガイドライン 第 6 章： RLDRAM II のボード・デザイン・ガイドライン 改訂履歴 2012 年 6 月 Altera Corporation