Arria Vデバイスの概要 2013.12.26 署名 AV-51001 フィードバック Arria® Vデバイス・ファミリは、消費電力が最も小さい6ギガビット（Gbps）/秒および10 Gbpsの アプリケーションから最大のミッド・レンジミッドレンジFPGA帯域幅の12.5 Gbpsトランシーバ まで、FPGAの最も包括的な製品で構成されています。 Arria Vデバイスは、電力に敏感な ワイヤレスインフラ機器 、20G/40G ブリッジング、スイッチ ング、およびパケット処理アプリケーション、 高精細 ビデオ処理と画像操作、そして高性能な デジタル信号処理（DSP）アプリケーションに最適です。 関連情報 Arria V Device Handbook: Known Issues Arria V デバイス・ハンドブック の各章における今後の更新をリストします。 Arria Vデバイスの主な利点 表1: Arria Vデバイス・ファミリの主な利点 利点 サポートする機能 同クラスで最小の静止電力 • TSMCの28 nm技術に基づいて構築され、ハードウェア回路（IP） ブロックを豊富に有しています。 • 消費電力が最適化されたマルチトラック・ルーティングおよびコ ア・アーキテクチャ • 前世代のデバイスに比べ消費電力を最大で50％削減 • ミッドレンジ・ファミリで最も消費電力が少ないトランシーバ 改良されたロジック・イン • 8入力アダプティブ・ロジック・モジュール（ALM） テグレーションと演算機能 • 最大38.38 メガビット（Mb）のエンベデッド・メモリ • 可変精度デジタル信号処理（DSP）ブロック 増加された帯域幅容量 • 最大12.5 Gps のシリアル・データ・レート • ハード・メモリ・コントローラ © 2014 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. www.altera.com 101 Innovation Drive, San Jose, CA 95134 ISO 9001:2008 登録済 2 AV-51001 2013.12.26 Arria Vデバイスの機能の概要 利点 サポートする機能 ハード・プロセッサ・シス • 単一のArria Vシステム・オン・チップ（SoC）内におけるデュア テム（HPS）と統合された ルコアARM Cortex-A9 MPCoreプロセッサ、ハードIP、およびFPGA ARM® Cortex-A9™ MPCore の密接な統合 プロセッサ • プロセッサとFPGAファブリック間で統合されたデータの整合性を 保持しつつ128 Gbpsを超えるピーク帯域幅をサポート 最小のシステム・コスト • 最小4つの電源で動作可能 • 熱複合フリップチップ・ボールグリッド・アレイ（BGA）パッケー ジで利用可能 • プロトコルを介したコンフィギュレーション（CvP）、パーシャ ル・リコンフィギュレーション、およびデザイン・セキュリティ といった革新的な機能が含まれます Arria Vデバイスの機能の概要 表2: Arria Vデバイスの機能の概要 特長 テクノロジ 説明 • TSMCの28 nmプロセス・テクノロジ • Arria V GX、GT、SX、およびST—28 nmの低消費電力（28LP）プロセ ス • Arria V GZ—28-nmの高性能（28HP）プロセス • 同クラスで最小のスタティック消費電力（標準的な条件の下、85度の接 合温度における500Kロジック・エレメント（LEs）で1.2W未満） • 0.85 V、1.1 V、あるいは1.15 Vのコア公称電圧 パッケージ • 熱複合フリップ・チップBGAパッケージ • 異なるデバイス集積度間でシームレスなマイグレーションを実現するた めの、同一パッケージのフットプリントを持つ複数のデバイス集積度 • 有鉛(1)、鉛フリー（Pb-free）、およびRoHS準拠オプション 高性能FPGA • 4つのレジスタを備えた拡張8入力ALM • 配線の輻輳を低減し、コンパイル時間を向上させるために改良された配 線アーキテクチャ ファブリック (1) 供給状況につきましては、アルテラまでお問い合わせください。 Altera Corporation Arria Vデバイスの概要 フィードバック AV-51001 2013.12.26 Arria Vデバイスの機能の概要 特長 3 説明 内部メモリ・ブロック • M10K―ソフト誤り訂正コード（ECC）を備えた10キロビット（Kb）のメ モリ・ブロック（ Arria V GX、GT、SX、およびSTのデバイスのみ） • M20K―ハードECCを備えた20 Kbのメモリ・ブロック（ Arria V GZデバイ スのみ） • メモリ・ロジック・アレイ・ブロック（MLAB）ー640ビットの分散 LUTRAMで、MLABメモリとしてALMの50％まで使用することができま す。 Arria Vデバイスの概要 フィードバック Altera Corporation 4 AV-51001 2013.12.26 Arria Vデバイスの機能の概要 特長 説明 可変精度DSP • 最大4つの信号処理精度レベルのネイティブ・サポー ト。 • 同一の可変精度DSPブロックにおける、3つの9×9、 2つの18×18、あるいは1つの27×27マルチプライヤ • 2つの可変精度DSPブロックを使用する1つの36×36マ ルチプライヤ（ Arria V GZデバイスのみ） • シストリックFIR (Finite Impulse Response)用の64ビット のアキュムレータおよびカスケード • エンベデッド内部の係数メモリ • 効率向上のためのプリ加算器/減算器 メモリ・コント ローラ DDR3とDDR2 （ Arria VGX、 GT、SX、および STのみ） エンベデット・ハード IPブロック数 エンベデット・ト • カスタム実装 ランシーバI / O • Arria V GXとSXデバイス―最大 6.5536 Gbps • Arria V GTとSTデバイス―最大10.3125 Gbps • Arria V GZデバイス―最大12.5 Gbps • PCI Express®（PCle®）Gen2（×1、×2、×4）とGen1 （×1、×2、×4、あるいは×8）多機能サポート、エンド ポイント、およびルート・ポートを備えたハードIP • PCIe Gen3（×1、×2、×4、または×8）は（ Arria V GZの み）をサポート • Gbpsイーサネット（GbE）およびXAUIフィジカル・ コーディング・サブレイヤ（PCS） • CPRI（Common Public Radio Interface）PCS • GPON（Gigabit-capable Passive Optical Network ）PCS • 10 Gbpsイーサネット（10GbE）PCS（ Arria VGZのみ） • SRIO（Serial RapidIO®）PCS • Interlaken PCS（ Arria VGZのみ） クロック・ネットワー • 最大650 MHzのグローバル・クロック・ネットワーク ク • グローバル、クアドラントおよびペリフェラル・クロック・ネットワー ク • 使用されていないクロック・ネットワークは、ダイナミック消費電力を 削減するためにパワーダウンすることができます Altera Corporation Arria Vデバイスの概要 フィードバック AV-51001 2013.12.26 Arria Vデバイスの機能の概要 特長 5 説明 PLL（Phase-Locked Loop） • • • • 高解像度fPLL クロック合成の精度、クロック遅延補償、およびゼロ遅延バッファ（ZDB) 整数モードとフラクショナル・モード LCオシレータATXトランスミッタPLL（ Arria VGZのみ） FPGA汎 用 I/O （GPIO） • • • • 1.6 GbpsLVDSレシーバとトランスミッタ 800 MHz/1.6 Gbps外部メモリ・インタフェース OCT（On-Chip Termination） 3.3 Vのサポート(2) 外部メモリ・インタ フェース 低レイテンシのメモリ・インタフェース： • 最大1.066 Gbpsのハード・メモリ・コントローラ • 最大1.6 Gbpsのソフト・メモリ・コントローラ 低消費電力、高速シリ • 600 Mbps~12.5 Gbpsの統合トランシーバ速度 アル・インタフェース • 6 Gbpsで1チャネルあたり105 mW未満、10 Gbpsで1チャネルあた り165 mW未満、12.5 Gbpsで1チャネルあたり170 mW未満 • 送信プリエンファシスおよび受信イコライゼーション • 個々のチャネルのダイナミック・パーシャル・リコンフィギュレーショ ン • 9.8304 Gbps のCPRI（ Arria V GTとSTのみ）をサポートするソフトPCSを 備えたフィジカル・メディア・アタッチメント（PMA） • 最大9.8 Gbps のCPRI（ Arria V GZのみ）をサポートするハードPCSを備え たPMA • 10GBASE-Rおよび10GBASE-KR（ Arria V GZのみ）をサポートするハード PCS (2) Arria V GZデバイスは、3.0VのVCCIOを備えた3.3Vをサポートしています。 Arria Vデバイスの概要 フィードバック Altera Corporation 6 AV-51001 2013.12.26 Arria Vデバイス・タイプおよびパッケージ 特長 説明 • 対称型および非対称型マルチプロセッシングをサポートする最大周波 数800 MHzデュアルコアARM Cortex-A9 MPCoreプロセッサ • インターフェース・ペリフェラル―10/100/1000イーサネット・メディア・ （ Arria V SXとSTデバ アクセス・コントロール（EMAC）、USB 2.0 On-The-GO（OTG）コント イスのみ） ローラ、クワッド・シリアル・ペリフェラル・インタフェース（QSPI） フラッシュ・コントローラ、NANDフラッシュ・コントローラ、セキュ ア・デジタル/マルチメディア・カード（SD/MMC ）コントローラ、 UART、シリアル・ペリフェラル・インターフェース（SPI）、I2Cインタ フェース、および最大85HPS GPIOインターフェース • システム・ペリフェラル―汎用タイマ、ウォッチドッグ・タイマ、ダイ レクト・メモリ・アクセス（DMA）コントローラ、FPGAコンフィギュ レーション・マネージャ、クロックおよびリセットマネージャ • オンチップRAMおよびブートROM • HPS–FPGAブリッジ—FPGAファブリックからHPS内スレーブへのトラン ザクションの発行、あるいは逆にHPS内スレーブからFPGAファブリック へのトランザクションの発行が可能なFPGA-to-HPS、HPS-to-FPGA、およ び軽量HPS-to-FPGAブリッジが含まれます。 • FPGA-to-HPS SDRAMコントローラ・サブシステム—HPS SDRAMコント ローラのマルチポート・フロント・エンド（MPFE）にコンフィギュレー ション可能なインタフェースを提供します。 • ARM CoreSight™ JTAGデバッグ・アクセス・ポート、トレースポート、お よびオンチップ・トレース・ストレージ HPS（Hard Processor System） コンフィギュレーショ • 改ざん保護—貴重なIP投資を保護するための包括的なデザイン保護 ン • 拡張高度暗号化標準（AES）デザイン・セキュリティ機能 • CvP • FPGAのパーシャルおよびダイナミック・リコンフィギュレーション • アクティブ・シリアル（AS）×1および×4、パッシブ・シリアル（PS）、 JTAG、およびファースト・パッシブ・パラレル（FPP）×8、×16、および ×32（ Arria V GZ）コンフィギュレーション・オプション • リモート・システム・アップグレード Arria Vデバイス・タイプおよびパッケージ 表3: Arria Vデバイス・ファミリのデバイス・タイプ タイプ Arria V GX Altera Corporation 説明 大容量データおよび信号処理アプリケーション用に最適化された帯域幅、コス ト、および電力レベルを提供する統合6.5536 Gbpsのトランシーバを内蔵した FPGAです。 Arria Vデバイスの概要 フィードバック AV-51001 2013.12.26 Arria V GX タイプ 7 説明 Arria V GT コスト重視のデータおよび信号処理アプリケーション用に、強化された高速シ リアルI/O帯域幅を提供する統合10.3125 Gbpsトランシーバを内蔵したFPGAで す。 Arria V GZ 高性能かつコスト重視のデータや信号処理アプリケーション用に、強化された 高速シリアルI/O帯域幅を提供する統合12.5 Gbpsトランシーバを内臓したFPGA です。 Arria V SX 統合ARMベースのHPSおよび6.5536 Gbpsトランシーバを内臓したSoCです。 Arria V ST 統合ARMベースのHPSおよび10.3125 Gbpsトランシーバを内臓したSoCです。 Arria V GX このセクションでは、Arria V GXデバイスに使用可能なオプション、最大リソース数、および パッケージプランを説明します。 このセクションの情報は、発行時のものです。製品の最新情報および詳細につきましてはアルテ ラ製品セレクタをご参照ください。 関連情報 Altera Product Selector アルテラ製品に関する最新情報を提供します。 使用可能なオプション 図1: Arria V GXデバイス用のサンプル・オーダリング・コードおよび使用可能なオプション Embedded Hard IPs B : No hard PCIe or hard memory controller M : 1 hard PCIe and 2 hard memory controllers F : 2 hard PCIe and 4 hard memory controllers Family Signature 5A GX Package Type F : FineLine BGA (FBGA) Transceiver Count D : 9 G : 18 H : 24 K : 36 F B5 H 4 Operating Temperature C : Commercial (TJ = 0° C to 85° C) I : Industrial (TJ = -40° C to 100° C) F 35 I 5A : Arria V Family Variant GX : 6-Gbps transceivers Member Code A1: 75K logic elements A3: 156K logic elements A5: 190K logic elements A7: 242K logic elements B1: 300K logic elements B3: 362K logic elements B5: 420K logic elements B7: 504K logic elements Arria Vデバイスの概要 フィードバック Transceiver Speed Grade 4 : 6.5536 Gbps 6 : 3.1250 Gbps Package Code 27 : 672 pins 31 : 896 pins 35 : 1,152 pins 40 : 1,517 pins 3 N Optional Suffix Indicates specific device options or shipment method N : Lead-free packaging Contact Altera for availability of leaded options ES : Engineering sample FPGA Fabric Speed Grade 3 (fastest) 4 5 6 Altera Corporation 8 AV-51001 2013.12.26 最大リソース 最大リソース 表4: Arria V GXデバイスの最大リソース数 各コード リソース A1 A3 A5 A7 B1 B3 B5 B7 75 156 190 242 300 362 420 504 ALM 28,302 58,900 71,698 91,680 113,208 136,880 158,491 190,240 レジスタ 113,208 235,600 286,792 366,720 452,832 547,520 633,964 760,960 ロジック・エレ メント（LE） （K） メモ リ （KB） M10K 8,000 10,510 11,800 13,660 15,100 17,260 20,540 24,140 MLAB 463 961 1,173 1,448 1,852 2,098 2,532 2,906 可変精度 DSP ブ ロック 240 396 600 800 920 1,045 1,092 1,156 18×18 乗算器 480 792 1,200 1,600 1,840 2,090 2,184 2,312 PLL 10 10 12 12 12 12 16 16 6 Gbpsトラン シーバ 9 9 24 24 24 24 36 36 GPIO(3) 416 416 544 544 704 704 704 704 トランス LVDS ミッタ 67 67 120 120 160 160 160 160 レシーバ 80 80 136 136 176 176 176 176 PCIeハード IP ブ ロック 1 1 2 2 2 2 2 2 ハード・メモ リ・コントロー ラ 2 2 4 4 4 4 4 4 関連情報 High-Speed Differential I/O Interfaces and DPA in Arria V Devices chapter, Arria V Device Handbook 各デバイスパッケージ内のLVDSチャネル数を提供します。 (3) GPIOの数にトランシーバI/O数は含まれていません。QuartusIIソフトウェアでは、ユーザー I/O数 にトランシーバI/O数が含まれます。 Altera Corporation Arria Vデバイスの概要 フィードバック AV-51001 2013.12.26 9 パッケージ・プラン パッケージ・プラン 表5: Arria V GXデバイスのパッケージ・プラン F672 各コード F896 F1152 F1517 GPIO XCVR GPIO XCVR GPIO XCVR GPIO XCVR A1 336 9 416 9 — — — — A3 336 9 416 9 — — — — A5 336 9 384 18 544 24 — — A7 336 9 384 18 544 24 — — B1 — — 384 18 544 24 704 24 B3 — — 384 18 544 24 704 24 B5 — — — — 544 24 704 36 B7 — — — — 544 24 704 36 Arria V GT このセクションでは、Arria V GTデバイスに使用可能なオプション、最大リソース数、および パッケージプランを説明します。 このセクションの情報は、発行時のものです。製品の最新情報および詳細につきましてはアルテ ラ製品セレクタをご参照ください。 関連情報 Altera Product Selector アルテラ製品に関する最新情報を提供します。 使用可能なオプション 図2: Arria V GTデバイス用のサンプル・オーダリング・コードおよび使用可能なオプション Transceiver Count Maximum channels Embedded Hard IPs M : 1 hard PCIe and 2 hard memory controllers F : 2 hard PCIe and 4 hard memory controllers Family Signature 5A : Arria V 5A GT D G H K F : : : : D7 9 18 24 36 Operating Temperature I K 3 Family Variant GT : 10-Gbps transceivers Member Code C3 : 156K logic elements C7 : 242K logic elements D3 : 362K logic elements D7 : 504K logic elements Arria Vデバイスの概要 フィードバック Package Type F : FineLine BGA (FBGA) Transceiver Speed Grade 3 : 10.3125 Gbps F 40 I Package Code 27 : 672 pins 31 : 896 pins 35 : 1,152 pins 40 : 1,517 pins : Industrial (TJ = -40° C to 100° C) 3 N Optional Suffix Indicates specific device options or shipment method N : Lead-free packaging Contact Altera for availability of leaded options ES : Engineering sample FPGA Fabric Speed Grade 3 (fastest) 5 Altera Corporation 10 AV-51001 2013.12.26 最大リソース 最大リソース 表6: Arria V GTデバイスの最大リソース数 各コード リソース C3 C7 D3 D7 156 242 362 504 ALM 58,900 91,680 136,880 190,240 レジスタ 235,600 366,720 547,520 760,960 M10K 10,510 13,660 17,260 24,140 MLAB 961 1,448 2,098 2,906 可変精度 DSP ブロック 396 800 1,045 1,156 18×18 乗算器 792 1,600 2,090 2,312 PLL 10 12 12 16 6 Gbps (4) 3（9） 6（24） 6（24） 6（36） 10 Gbps (5) 4 12 12 20 416 544 704 704 トランスミッ タ 68 120 160 160 レシーバ 80 136 176 176 PCIeハード IP ブロック 1 2 2 2 ハード・メモリ・コント ローラ 2 4 4 4 ロジック・エレメント （LE）（K） メモリ （KB） トランシー バ GPIO(6) LVDS 関連情報 • High-Speed Differential I/O Interfaces and DPA in Arria V Devices chapter, Arria V Device Handbook 各デバイスパッケージ内のLVDSチャネル数を提供します。 • Transceiver Architecture in Arria V Devices 10 Gbpsチャネル使用条件およびSFF-8431要件準拠について説明します。 (4) (5) (6) 6 Gbpsのトランシーバ数は、専用6-Gbpsチャネルに適用されます。10 Gbpsチャネルのペアを3つ の6Gbpsチャネルとしてコンフィギュレーションすることも可能です。（カッコ内の数字は6Gbpsチャ ネルの総数を示しています。） チップ間の接続のみ。10 Gbpsチャネルの使用条件については、「Arria Vデバイス」の章の「トラ ンシーバ・アーキテクチャ」をご参照ください。 GPIOの数にトランシーバI/O数は含まれていません。QuartusIIソフトウェアでは、ユーザー I/O数 にトランシーバI/O数が含まれます。 Altera Corporation Arria Vデバイスの概要 フィードバック AV-51001 2013.12.26 11 パッケージ・プラン パッケージ・プラン 表7: Arria VGTデバイスのパッケージ・プラン F672 各コー ド F896 XCVR F1152 XCVR F1517 XCVR XCVR GPIO 6-Gbps 10Gbps GPIO 6-Gbps 10Gbps GPIO 6-Gbps 10Gbps GPIO 6-Gbps 10-Gbps C3 336 3 （9） 4 416 3 （9） 4 — — — — — — C7 — — — 384 6 （18） 8 544 6 （24） 12 — — — D3 — — — 384 6 （18） 8 544 6 （24） 12 704 6 （24） 12 D7 — — — — — — 544 6 （24） 12 704 6 （36） 20 6 Gbpsのトランシーバ数は、専用6 Gbpsチャネルに適用されます。10 Gbpsチャネルのペアを3個 の6 Gbpsチャネルとしてコンフィギュレーションすることも可能です。（カッコ内の数字は6 Gbpsチャネルの総数を示しています。）例えば、F1517パッケージ中の Arria VGTD7デバイスは、 9個の6 Gbpsと18個の10 Gbps、12個の6 Gbpsと16個の10 Gbps、15個の6 Gbpsと14個の10 Gbps、あ るいは10 Gbpsチャネルを含まない最大36個の6 Gbpsにコンフィギュレーションすることが可能 です。 Arria V GZ このセクションでは、Arria V GZデバイスに使用可能なオプション、最大リソース数、および パッケージ・プランを説明します。 このセクションの情報は、発行時のものです。製品の最新情報および詳細につきましてはアルテ ラ製品セレクタをご参照ください。 関連情報 Altera Product Selector アルテラ製品に関する最新情報を提供します。 Arria Vデバイスの概要 フィードバック Altera Corporation 12 AV-51001 2013.12.26 使用可能なオプション 使用可能なオプション 図3: Arria V GZデバイス用のサンプル・オーダリング・コードおよび使用可能なオプション Package Type F : FineLine BGA (FBGA) H : Hybrid FBGA Transceiver Count Maximum channels Embedded Hard IPs M : 1 hard PCIe controller Family Signature 5A : Arria V 5A E : 12 H : 24 K : 36 GZ M E7 Operating Temperature C : Commercial (TJ = 0° C to 85° C) I : Industrial (TJ = -40° C to 100° C) K F 2 40 C 3 N Optional Suffix Indicates specific device options or shipment method Family Variant GZ : 12.5-Gbps transceivers Member Code E1 : 220K logic elements E3 : 360K logic elements E5 : 400K logic elements E7 : 450K logic elements Transceiver Speed Grade 2 : 12.5 Gbps 3 : 10.3125 Gbps Package Code 29 : 780 pins 35 : 1,152 pins 40 : 1,517 pins N : Lead-free packaging Contact Altera for availability of leaded options L : Low-power device FPGA Fabric Speed Grade 3 (fastest) 4 Note: Low-power device option is available only for –3 speed grade at industrial temperature 最大リソース 表8: Arria V GZデバイスの最大リソース数 各コード リソース E1 E3 E5 E7 220 360 400 450 ALM 83,020 135,840 150,960 169,800 レジスタ 332,080 543,360 603,840 679,200 M20K 11,700 19,140 28,800 34,000 MLAB 2,594 4,245 4,718 5,306 800 1,044 1,092 1,139 1,600 2,088 2,184 2,278 20 20 24 24 24 24 36 36 414 414 674 674 トランスミッタ 99 99 166 166 レシーバ 108 108 168 168 ロジック・エレメント（LE） （K） メモリ （KB） 可変精度 DSP ブロック 18×18 乗算器 PLL 12.5 Gbpsトランシーバ (7) GPIO LVDS (7) GPIOの数にトランシーバI/O数は含まれていません。QuartusIIソフトウェアでは、ユーザー I/O数 にトランシーバI/O数が含まれます。 Altera Corporation Arria Vデバイスの概要 フィードバック AV-51001 2013.12.26 パッケージ・プラン 13 各コード リソース PCIeハード IP ブロック E1 E3 E5 E7 1 1 1 1 関連情報 High-Speed Differential I/O Interfaces and DPA in Arria V Devices chapter, Arria V Device Handbook 各デバイスパッケージ内のLVDSチャネル数を提供します。 パッケージ・プラン 表9: Arria VGZデバイスのパッケージ・プラン H780 各コード F1152 F1517 GPIO XCVR GPIO XCVR GPIO XCVR E1 342 12 414 24 — — E3 342 12 414 24 — — E5 — — 534 24 674 36 E7 — — 534 24 674 36 Arria V SX このセクションでは、ArriaVSXデバイスに使用可能なオプション、最大リソース数、およびパッ ケージ・プランを説明します。 このセクションの情報は、発行時のものです。製品の最新情報および詳細につきましてはアルテ ラ製品セレクタをご参照ください。 関連情報 Altera Product Selector アルテラ製品に関する最新情報を提供します。 Arria Vデバイスの概要 フィードバック Altera Corporation 14 AV-51001 2013.12.26 使用可能なオプション 使用可能なオプション 図4: Arria V SXデバイス用のサンプル・オーダリング・コードおよび使用可能なオプション –3 FPGAファブリック スピード・グレードは、工業用温度デバイスにのみ適用できます。 Package Type F : FineLine BGA (FBGA) Embedded Hard IPs B : No hard PCIe or hard memory controllers M : 1 hard PCIe controllers and 2 hard memory controllers F : 2 hard PCIe controllers and 3 hard memory controllers Family Signature 5A : Arria V 5A SX Transceiver Count D : 9 E : 12 G : 18 H : 30 F B5 H 4 Operating Temperature C : Commercial (TJ = 0° C to 85° C) I : Industrial (TJ = -40° C to 100° C) F 40 I Family Variant SX : SoC with 6-Gbps transceivers Member Code B3 : 350K logic elements B5 : 462K logic elements Package Code 31 : 896 pins Transceiver 35 : 1,152 pins Speed Grade 40 : 1,517 pins 4 : 6.5336 Gbps 6 : 3.125 Gbps 3 N Optional Suffix Indicates specific device options or shipment method N : Lead-free packaging Contact Altera for availability of leaded options ES : Engineering sample FPGA Fabric Speed Grade 3 (fastest) 4 5 6 最大リソース 表10: Arria V SXデバイスの最大リソース数 各コード リソース B3 B5 350 462 ALM 132,075 174,340 レジスタ 528,300 697,360 M10K 17,290 22,820 MLAB 2,014 2,658 809 1,090 1,618 2,180 FPGA PLL 14 14 HPS PLL 3 3 6 Gbpsトランシーバ 30 30 ロジック・エレメント（LE）（K） メモリ（KB） 可変精度 DSP ブロック 18×18 乗算器 Altera Corporation Arria Vデバイスの概要 フィードバック AV-51001 2013.12.26 15 パッケージ・プラン 各コード リソース B3 B5 FPGA GPIO(8) 540 540 HPS I/O 208 208 トランスミッタ 120 120 レシーバ 136 136 PCIeハード IP ブロック 2 2 FPGAハード・メモリ・コントローラ 3 3 HPSハード・メモリ・コントローラ 1 1 ARM Cortex-A9 MPCoreプロセッサ デュアルコア デュアルコア LVDS 関連情報 High-Speed Differential I/O Interfaces and DPA in Arria V Devices chapter, Arria V Device Handbook 各デバイスパッケージ内のLVDSチャネル数を提供します。 パッケージ・プラン 表11: Arria V SXデバイスのパッケージ・プラン HPS I/O数は、HPS内におけるI/Oの数を示しており、FPGA内における特定のHPSI/Oピンの数とは相関 しません。FPGA内の特定のHPSピンはそれぞれ、いくつかのHPS I/Oにマップされます。 F896 各コード F1152 F1517 FPGA GPIO HPS I/O XCVR FPGA GPIO HPS I/O XCVR FPGA GPIO HPS I/O XCVR B3 250 208 12 385 208 18 540 208 30 B5 250 208 12 385 208 18 540 208 30 Arria V ST このセクションでは、ArriaVSTデバイスに使用可能なオプション、最大リソース数、およびパッ ケージ・プランを説明します。 このセクションの情報は、発行時のものです。製品の最新情報および詳細につきましてはアルテ ラ製品セレクタをご参照ください。 関連情報 Altera Product Selector アルテラ製品に関する最新情報を提供します。 (8) GPIOの数にトランシーバI/O数は含まれていません。QuartusIIソフトウェアでは、ユーザー I/O数 にトランシーバI/O数が含まれます。 Arria Vデバイスの概要 フィードバック Altera Corporation 16 AV-51001 2013.12.26 使用可能なオプション 使用可能なオプション 図5: Arria V STデバイス用のサンプル・オーダリング・コードおよび使用可能なオプション Transceiver Count Maximum channels E : 12 G : 18 K : 30 Embedded Hard IPs M : 1 hard PCIe controller and 2 hard memory controllers F : 2 hard PCIe controllers and 3 hard memory controllers Family Signature 5A : Arria V 5A ST F D5 K Operating Temperature I : Industrial (TJ = -40° C to 100° C) F 40 I 3 N Optional Suffix Indicates specific device options or shipment method Family Variant ST : SoC with 10-Gbps transceivers Member Code D3 : 350K logic elements D5 : 462K logic elements 3 Package Type F : FineLine BGA (FBGA) Transceiver Speed Grade 3 : 10.3125 Gbps FPGA Fabric Speed Grade N : Lead-free packaging Contact Altera for availability 3 (fastest) of leaded options 5 Package Code ES : Engineering sample 31 : 896 pins 35 : 1,152 pins 40 : 1,517 pins 最大リソース 表12: Arria V STデバイスの最大リソース数 各コード リソース D3 D5 350 462 ALM 132,075 174,340 レジスタ 528,300 697,360 M10K 17,290 22,820 MLAB 2,014 2,658 809 1,090 1,618 2,180 FPGA PLL 14 14 HPS PLL 3 3 30 30 16 16 ロジック・エレメント（LE）（K） メモリ（KB） 可変精度 DSP ブロック 18×18 乗算器 トランシーバ (9) 6-Gbps 10-Gbps (9) チップ間の接続のみ。10 Gbpsチャネルの使用条件については、「Arria Vデバイス」の章の「トラ ンシーバ・アーキテクチャ」をご参照ください。 Altera Corporation Arria Vデバイスの概要 フィードバック AV-51001 2013.12.26 17 パッケージ・プラン 各コード リソース D3 D5 FPGA GPIO(10) 540 540 HPS I/O 208 208 トランスミッタ 120 120 レシーバ 136 136 PCIeハード IP ブロック 2 2 FPGA ハード・メモリ・コントローラ 3 3 HPS ハード・メモリ・コントローラ 1 1 ARM Cortex-A9 MPCore プロセッサ デュアルコア デュアルコア LVDS 関連情報 • High-Speed Differential I/O Interfaces and DPA in Arria V Devices chapter, Arria V Device Handbook 各デバイスパッケージ内のLVDSチャネル数を提供します。 • Transceiver Architecture in Arria V Devices 10 Gbpsチャネル使用条件およびSFF-8431要件準拠について説明します。 パッケージ・プラン 表13: Arria VSTデバイスのパッケージ・プラン HPS I/O数は、HPS内におけるI/Oの数を示しており、FPGA内における特定のHPSI/Oピンの数とは相関 しません。FPGA内の特定のHPSピンはそれぞれ、いくつかのHPS I/Oにマップされます。 F896 各コー ド FPGA GPIO F1152 XCVR HPS I/O 6 Gbps 10 Gbps FPGA GPIO F1517 XCVR HPS I/O 6 Gbps 10 Gbps FPGA GPIO XCVR HPS I/O 6 Gbps 10 Gbps D3 250 208 12 6 385 208 18 8 540 208 30 16 D5 250 208 12 6 385 208 18 8 540 208 30 16 (10) GPIOの数にトランシーバI/O数は含まれていません。QuartusIIソフトウェアでは、ユーザー I/O数 にトランシーバI/O数が含まれます。 Arria Vデバイスの概要 フィードバック Altera Corporation 18 AV-51001 2013.12.26 Arria Vデバイスの I/O バーティカル・マイグレーション Arria Vデバイスの I/O バーティカル・マイグレーション 図6: Arria Vデバイス・パッケージおよび集積度に応じたバーティカル・マイグレーション機能 図中の矢印は、バーティカル・マイグレーション・パスを示しています。一部のパッケージは複 数のマイグレーション・パスを持っています。各バーティカル・マイグレーション・パスが含ま れるデバイスは色付きで示しています。また、デバイスが同じ専用ピン、コンフィギュレーショ ン・ピン、および電源ピンを有する場合、同じパッケージ・オプション内のデバイス集積度間で マイグレーションすることができます。 Variant Member Code Package F672 F780 F896 F1152 F1517 A1 A3 A5 Arria V GX A7 B1 B3 B5 B7 C3 Arria V GT C7 D3 D7 E1 Arria V GZ E3 E5 E7 Arria V SX Arria V ST B3 B5 D3 D5 最大320 GPIOs、最大9つの6 Gbpsトランシーバ・チャネル、および最大4つの10Gbpsトランシー バ（Arria V GTデバイス）のみ使用する場合、赤で色付けされた箇所のバーティカル・マイグ レーションを実現できます。なお、このマイグレーション・パスはQuartus IIソフトウェアのPin Migration Viewには示されていません。 注: ピン・マイグレーションの互換性を確認するには、 Quartus®IIソフトウェアのPin Planner 内 にあるPin Migration View ウィンドウを使用します。 注: Arria VGX A5およびA7、Arria VGT C7デバイスを除き、他のすべてのArria VGXおよびGTデ バイスには、特定のパワーアップ・シーケンスが必要です。ArriaVGXA5およびA7、ArriaVGT C7デバイスから他のArria Vデバイスへデザインを移行する場合にも、要求され るパワーアップ・シーケンスに準拠する必要があります。 Altera Corporation Arria Vデバイスの概要 フィードバック AV-51001 2013.12.26 アダプティブ・ロジック・モジュール 19 関連情報 • I/O Management chapter, Quartus II Handbook バーティカルI/Oマイグレーションの詳細 • Power Management in Arria V Devices Arria V GXおよびGTデバイスに必要なパワーアップ・シーケンスについて説明します。 アダプティブ・ロジック・モジュール Arria Vデバイスは、28 nm ALMをロジック・ファブリックの基本的なビルディング・ブロックと して使用しています。 下の図に示すように、ALMはレジスタを多用するデザインでタイミング・クロージャを向上さ せ、前世代よりも高いデザイン・パッキング機能を実現させるために、4つの専用レジスタを持っ ている8入力フラクチャブル・ルック・アップ・テーブル（LUT）を使用しています。 図7: Arria VデバイスのALM FPGA Device Reg 1 2 3 4 5 6 7 8 Full Adder Reg Adaptive LUT Reg Full Adder Reg ユーザーは、MLABを使用して、分散メモリとしてArria Vデバイス内のALMの最大50％ をコン フィギュレーションすることができます。詳細については22ページの「Arria Vデバイスのエンベ デッド・メモリ容量」をご参照ください。 可変精度 DSP ブロック Arria Vデバイスは、以下の機能をサポートする可変精度DSPブロックを備えています。 • ネイティブで9×9から18×18、27×27、36×36ビットの範囲での信号処理精度をサポートするた めのコンフィギュレーションを可能にする • 64ビットのアキュムレータ • ダブル・アキュムレータ Arria Vデバイスの概要 フィードバック Altera Corporation 20 AV-51001 2013.12.26 可変精度 DSP ブロック • • • • • • • 18ビットおよび27ビット・モードの両方で使用可能なハード・プリ加算器 効率的なシストリック・有限インパルス応答（FIR）フィルタ用のカスケード出力加算器 ダイナミック係数 18ビットの内部係数レジスタ・バンク エンハンスト・独立乗算器の動作 シングル精度浮動小数点演算の効率的なサポート Quartus IIデザイン・ソフトウェアによるすべてのモードの可能性 表14: Arria Vデバイスの可変精度 DSP ブロック・コンフィギュレーション 使用例 乗数器のサイズ（ビット） DSP ブロック・リソース ビデオ・アプリケーショ ン用の低精度固定小数点 3つの9 × 9 1 FIRフィルタの中精度の固 定小数点 2つの18 × 18 1 累積した2つの18 × 18 1 シングル精度浮動小数点 の実装 1つの27 x 27 1 非常に高精度の固定小数 点の実装 1つの36 x 36 2 FIRフィルタ ユーザーは、独立した3個の 9×9、2個の18×18、あるいは1個の 27×27の乗算器としてコンパイル 中に各DSPブロックをコンフィギュレーションすることができます。2つのDSPブロックのリソー スを使用して、高精度アプリケーション向けの36×36乗算器をコンフィギュレーションすること も可能です。なお、専用の64ビットのカスケード・バスを使用して、より高精度のDSP機能を効 率的に実装するために、複数の可変精度DSPブロックをカスケードすることができます。 Altera Corporation Arria Vデバイスの概要 フィードバック AV-51001 2013.12.26 21 エンベデッド・メモリ・ブロック 表15: Arria Vデバイスの乗算器数 下記の表では、各Arria Vデバイスのビット精度に基づいた可変精度DSPリソースを示しています。 タイプ 各 コー ド 18 × 18 独立した入力および出力乗算演算子 可変精度 Multiplier 36ビット入力とま DSP ブロッ 9 × 9乗算器 18 × 18乗算 27 x 27乗算 36 x 36乗算 Adder モー とめられた18 × 18 Multiplier Adder ク 器 器 器 ド A1 240 720 480 240 — 240 240 A3 396 1,188 792 396 — 396 396 A5 600 1,800 1,200 600 — 600 600 A7 800 2,400 1,600 800 — 800 800 B1 920 2,760 1,840 920 — 920 920 B3 1,045 3,135 2,090 1,045 — 1,045 1,045 B5 1,092 3,276 2,184 1,092 — 1,092 1,092 B7 1,156 3,468 2,312 1,156 — 1,156 1,156 C3 396 1,188 792 396 — 396 396 C7 800 2,400 1,600 800 — 800 800 D3 1,045 3,135 2,090 1,045 — 1,045 1,045 D7 1,156 3,468 2,312 1,156 — 1,156 1,156 E1 800 2,400 1,600 800 400 800 800 E3 1,044 3,132 2,088 1,044 522 1,044 1,044 E5 1,092 3,276 2,184 1,092 546 1,092 1,092 E7 1,139 3,417 2,278 1,139 569 1,139 1,139 Arria V SX B3 809 2,427 1,618 809 — 809 809 B5 1,090 3,270 2,180 1,090 — 1,090 1,090 Arria V ST D3 809 2,427 1,618 809 — 809 809 D5 1,090 3,270 2,180 1,090 — 1,090 1,090 Arria V GX Arria V GT Arria V GZ エンベデッド・メモリ・ブロック デバイス内のエンベデッド・メモリ・ブロックは柔軟性が高く、ユーザーのデザインに応じて適 量の小規模および大規模メモリ・アレイを提供できるようデザインされています。 エンベデッド・メモリのタイプ Arria Vデバイスには、以下の2つのタイプのメモリ・ブロックが含まれています。 Arria Vデバイスの概要 フィードバック Altera Corporation 22 AV-51001 2013.12.26 Arria Vデバイスのエンベデッド・メモリ集積度 • 20 Kb M20K or 10 Kb M10Kブロック — 専用メモリ・リソースのブロック。M20K and M10Kブ ロックは、多数の独立したポートを提供している間では、大規模メモリ・アレイに最適なブ ロックです。 • 640ビットのメモリ・ロジック・アレイ・ブロック（MLAB）— 兼用ロジック・アレイ・ブ ロック（LAB）からコンフィギュレーションされた拡張メモリ・ブロックです。MLABは広く て浅いメモリ・アレイに最適です。MLABはデジタル信号処理（DSP）アプリケーションのシ フト・レジスタ、広くて浅いFIFOバッファ、およびフィルタのディレイ・ラインの実装に最 適化されています。各MLABは10個のアダプティブ・ロジック・モジュール（ALM）で構成 されています。Arria VデバイスではこれらのALMを、各MLABにつき1つの32×20のシンプル・ デュアル・ポートSRAMブロックを提供しながら10個の32×2ブロックにコンフィギュレーショ ンすることが可能です。また、 Arria V GZデバイスでは各MLABにつき1つの 64×10のシンプ ル・デュアル・ポートSRAMブロックを提供しながら10個の64×1ブロックにコンフィギュレー ションすることも可能です。 Arria Vデバイスのエンベデッド・メモリ集積度 表16: Arria Vデバイスのエンベデッド・メモリ集積度と分配 M20K ブロック タイプ Arria V GX Arria V GT Arria V GZ Altera Corporation 各コー ド M10K RAMビッ ト数 （KB） ブロック MLAB RAMビッ ト数 （KB） ブロック RAMビッ ト数 （KB） トータルRAM ビット数（KB） A1 — — 800 8,000 741 463 8,463 A3 — — 1,051 10,510 1538 961 11,471 A5 — — 1,180 11,800 1877 1,173 12,973 A7 — — 1,366 13,660 2317 1,448 15,108 B1 — — 1,510 15,100 2964 1,852 16,952 B3 — — 1,726 17,260 3357 2,098 19,358 B5 — — 2,054 20,540 4052 2,532 23,072 B7 — — 2,414 24,140 4650 2,906 27,046 C3 — — 1,051 10,510 1538 961 11,471 C7 — — 1,366 13,660 2317 1,448 15,108 D3 — — 1,726 17,260 3357 2,098 19,358 D7 — — 2,414 24,140 4650 2,906 27,046 E1 585 11,700 — — 4,151 2,594 14,294 E3 957 19,140 — — 6,792 4,245 23,385 E5 1,440 28,800 — — 7,548 4,718 33,518 E7 1,700 34,000 — — 8,490 5,306 39,306 Arria Vデバイスの概要 フィードバック AV-51001 2013.12.26 23 エンベデッド・メモリ・コンフィギュレーション M20K ブロック 各コー ド タイプ Arria V SX Arria V ST M10K RAMビッ ト数 （KB） ブロック MLAB RAMビッ ト数 （KB） ブロック RAMビッ ト数 （KB） トータルRAM ビット数（KB） B3 — — 1,729 17,290 3223 2,014 19,304 B5 — — 2,282 22,820 4253 2,658 25,478 D3 — — 1,729 17,290 3223 2,014 19,304 D5 — — 2,282 22,820 4253 2,658 25,478 エンベデッド・メモリ・コンフィギュレーション 表17: Arria Vデバイスをサポートするエンベデット・メモリ・ブロック・コンフィギュレーション この表では、各エンベデット・メモリ・ブロックに対応する最大のコンフィギュレーションを示してい ます。ただし、こちらはシングル・ポートRAMおよびROMモードにのみ適用されます。 メモリ・ブロック 集積度（ビット） プログラム可能な幅 32 ×16、×18、または×20 MLAB M20K M10K (11) 64 ×10 512 ×40 1K ×20 2K ×10 4K ×5 8K ×2 16K ×1 256 ×40 または ×32 512 ×20 または ×16 1K ×10 または ×8 2K ×5 または ×4 4K ×2 8K ×1 クロック・ネットワークおよびPLLクロック・ソース Arria Vデバイスは、最大650 MHzでの動作が可能な16個のグローバル・クロック・ネットワーク を持っています。クロック・ネットワークのアーキテクチャは、アルテラのグローバル、クアド (11) Arria V GZデバイスのみ適応。 Arria Vデバイスの概要 フィードバック Altera Corporation 24 FPGA汎用 I/O AV-51001 2013.12.26 ラント、およびペリフェラル・クロック構造に基づいており、このクロック構造は専用クロック 入力ピンとフラクショナルPLLでサポートされています。 注: 消費電力を低減するために、Quartus IIソフトウェアは、クロック・ネットワークで使用さ れていないセクションを識別し、そのセクションをパワー・ダウンします。 PLLの機能 Arria VデバイスのPLLは、以下の機能をサポートしています。 • • • • • • • • • • • • • 周波数合成 オンチップ・クロック・デスキュー ジッタ減衰 カウンタ・リコンフィギュレーション プログラマブル出力クロック・デューティ・サイクル PLLカスケード接続 基準クロック・スイッチオーバー プログラマブル帯域幅 PLLのユーザー・モード・リコンフィギュレーション 各フラクショナルPLLの低消費電力モード ダイナミック・フェーズ・シフト ゼロ遅延バッファ ダイレクト・モード、ソース・シンクロナス・モード、ゼロ遅延バッファ・モード、外部 フィードバック・モード、およびLVDS補償モード フラクショナルPLL Arria Vデバイスは、整数PLL、ならびにフラクショナルPLLアーキテクチャを使用します。デバ イスには、それぞれ18個の出力カウンタを持つ最大16個の PLLがあります。1個のフラクショナ ルPLLは最大18個の出力カウンタが使用でき、2個の隣接したフラクショナルPLLは18個の出力カ ウンタを共有します。PLLの使用量を低減するために、以下の2つの方法で出力カウンタを使用 することが可能です。 • フラクショナルPLLを使用し、ボード上で必要とされるオシレータの数を減らします。 • 単一の基準クロック・ソースから複数のクロック周波数を合成し、デバイスで使用されるク ロック・ピンの数を減らします。 フラクショナルPLLモードを使用する場合、精度フラクショナルN周波数の合成にPLLを使用する ことで、デザイン内のオフ・チップ基準クロック・ソースが不要となります。 トランシーバのI/Oに使用されないトランシーバ・フラクショナルPLLは、FPGAファブリックで 汎用フラクショナルPLLとして使用することができます。 FPGA汎用 I/O Arria Vデバイスは、高度にコンフィギュレーション可能なGPIOを提供します。以下では、GPIO の機能について説明します。 Altera Corporation Arria Vデバイスの概要 フィードバック AV-51001 2013.12.26 PCIe Gen1、Gen2、Gen3、およびGen2ハードIP 25 • プログラマブル・バス・ホールドおよびウィーク・プルアップ • プログラマブル差動出力電圧（V OD）およびプログラマブル・プリエンファシスを有する LVDS出力バッファ • 終端インピーダンス変化を制限するためのOCTキャリブレーションを持つすべてのI/Oバンク 用のオンチップ並列終端（R T OCT ） • シグナル・インテグリティの共通バス上に読み取りあるいは書き込みがあるかに応じて、直 列終端および並列終端間で交換可能なオンチップダイナミック終端 • ユーザーのI/Oとしてコンフィギュレーションできる未使用電圧リファレンス（VREF）ピン （ Arria V GX、GT、SX、およびSTのみ） • 入力レジスタ・パス内のハード・リードFIFOと、細かいアーキテクチャおよび荒いアーキテ クチャを備えた遅延ロックループ（DLL）遅延チェインを利用した、容易なタイミング・ク ロージャのサポート PCIe Gen1、Gen2、Gen3、およびGen2ハードIP Arria V デバイスは、性能と 使いやすさを向上するためにデザインされたPCIeハードIPを有しま す。PCIeハードIPは、MAC、データ・リンク、およびトランザクション・レイヤで構成されて います。 PCIeハードIPは、最大×8のレーン・コンフィギュレーションをかなえるために、PCIe Gen3、 Gen2、およびGen 1のエンド・ポイントとルート・ポートをサポートしています。 また、 PCIeハードIPは、最大×4のレーンコンフィギュレーションをかなえるために、PCIe Gen2 およびGen1のエンド・ポイントとルート・ポートをサポートしています。なお、PCIe Gen2 ×4の サポートは互換性のあるPCIeです。 次の図に示すように、PCIeエンド・ポイント・サポートには、最大8つの機能に対応できる多機 能サポートが含まれています。この統合した多機能サポートは、複数のペリフェラルが必要な PCIeデザインに対し、最大20,000 LEのFPGAロジックの要求を低減します。 図8: Arria VデバイスのPCIeマルチファンクション External System FPGA Device USB I2C Bridge to PCIe ATA GbE CAN Local Local Peripheral 1 Peripheral 2 PCIe Link PCIe EP Root Complex PCIe RP Memory Controller SPI GPIO Host CPU Arria V のPCIeハードIPは、コア・ロジックから独立して動作します。この独立した動作によっ て、Arria Vデバイスがデバイスの残りの部分にプログラミング・ファイルをロードしている間 に、PCIeがウェイクアップにリンクし、100ms以内にリンク・トレーニングを完了させることが 可能になります。 Arria Vデバイスの概要 フィードバック Altera Corporation 26 AV-51001 2013.12.26 外部メモリ・インタフェース さらに、Arria Vデバイス内のPCIeハードIPは、ECCを使用して、改善されたエンド・ツー・エン ドのデータパスを保護します。 外部メモリ・インタフェース このセクションでは、Arria Vデバイスの外部メモリ・インタフェースについての概要を説明し ます。 ハードおよびソフト・メモリ・コントローラ Arria V GX、GT、SX、およびSTデバイスはDDR3およびDDR2 SDRAMデバイス用の最大4つのハー ド・メモリ・コントローラをサポートしています。各コントローラは、2つのチップ・セレクト とオプションECCを備えた最大集積度4ギガビット（Gb）の、8ビットから32 ビット のコンポー ネントをサポートします。また、Arria V SoCデバイスでは、HPS内の追加のハード・メモリ・コ ントローラがDDR3、DDR2、およびLPDDR2 SDRAMデバイスをサポートします。 すべてのArria Vデバイスは、ユーザーに最高の柔軟性を提供するため、DDR3、DDR2、および LPDDR2 SDRAMデバイス、QDR II+、QDR II、DDR II+ SRAMデバイス、およびRLDRAM IIデバ イス用のソフト・メモリ・コントローラにも適応しています。 注: DDR3 SDRAMレベリングは Arria V GZデバイスでのみサポートされています。 外部メモリ・パフォーマンス 表18: Arria Vデバイスの外部メモリ・インタフェース・パフォーマンス ハード・コントローラ （MHz） インタフェース ソフト・コントローラ（MHz） 電圧（V） Arria VGX、GT、SX、およ Arria VGX、GT、SX、お びST よびST Arria V GZ 1.5 533 667 800 1.35 533 600 800 DDR2 SDRAM 1.8 400 400 400 LPDDR2 SDRAM 1.2 — 400 — RLDRAM 3 1.2 — — 667 1.8 — 400 533 1.5 — 400 533 1.8 — 400 500 1.5 — 400 500 1.8 — 400 333 1.5 — 400 333 DDR3 SDRAM RLDRAM II QDR II+ SRAM QDR II SRAM Altera Corporation Arria Vデバイスの概要 フィードバック AV-51001 2013.12.26 HPS 外部メモリ・パフォーマンス ハード・コントローラ （MHz） インタフェース 27 ソフト・コントローラ（MHz） 電圧（V） Arria VGX、GT、SX、およ Arria VGX、GT、SX、お びST よびST DDR II+SRAM(12) Arria V GZ 1.8 — 400 — 1.5 — 400 — 関連情報 外部メモリ・インタフェース・スペック・エスティメータ 最新情報のご確認、および外部メモリ・システム性能仕様のお見積もりには、アルテラのExternal Memory Interface Spec Estimatorツールをご使用ください。 HPS 外部メモリ・パフォーマンス 表19: HPS 外部メモリ·・インタフェース・パフォーマンス ハード・プロセッサ・システム（HPS）はArria V SoCデバイスでのみ使用可能です。 インタフェース DDR3 SDRAM LPDDR2 SDRAM 電圧（V） HPSハード・コントローラ（MHz） 1.5 533400 1.35 533400 1.2 333 関連情報 外部メモリ・インタフェース・スペック・エスティメータ 最新情報のご確認、および外部メモリ・システム性能仕様のお見積もりには、アルテラのExternal Memory Interface Spec Estimatorツールをご使用ください。 低消費電力のシリアル・トランシーバ Arria Vデバイスは、各トランシーバ・チャネルにおいて、業界最少の消費電力を実現します。 • 12.5 Gbpsトランシーバで170 mW未満 • 10 Gbpsトランシーバで165 mW未満 • 6 Gbpsトランシーバで105 mW未満 Arria Vトランシーバは、幅広いプロトコルおよびデータ・レートに対応できるようデザインさ れています。 (12) アルテラ®のIPとしては使用できません 。 Arria Vデバイスの概要 フィードバック Altera Corporation 28 AV-51001 2013.12.26 トランシーバ・チャネル トランシーバ・チャネル トランシーバは、デバイスの左右の外縁に配置されています。また、トランシーバ・チャネル は、フィジカル・メディア・アタッチメント（PMA）、フィジカル・コーディング・サブレイ ヤ（PCS）、およびクロック・ネットワークで構成されています。 以下の図はシリコン・ダイの上面図をグラフィカルに表現したもので、フリップ・チップ・パッ ケージの裏面図に相当します。なお、別のArria Vデバイスは、この図に示したものとは異なる フロアプランをもっている可能性があります。 図9: Arria V GXおよびGTデバイスのデバイス・チップの概要 Hard PCS Hard PCS Hard PCS Clock Networks Transceiver PMA Blocks Fractional PLLs PCIe Hard IP Blocks Hard PCS Blocks Hard PCS Blocks PCIe Hard IP Blocks Fractional PLLs Transceiver PMA Blocks I/O, LVDS, and Memory Interface Hard Memory Controller Transceiver PMA Transceiver PMA Transceiver PMA Transceiver Individual Channels Core Logic Fabric and MLABs M10K Internal Memory Blocks Hard Memory Controller I/O, LVDS, and Memory Interface Altera Corporation Variable-Precision DSP Blocks Arria Vデバイスの概要 フィードバック AV-51001 2013.12.26 トランシーバ・チャネル 29 図10: Arria V GZデバイスのデバイス・チップの概要 Hard PCS Hard PCS Hard PCS Clock Networks Transceiver PMA Blocks Fractional PLLs PCIe Hard IP Blocks Hard PCS Blocks Hard PCS Blocks PCIe Hard IP Blocks Fractional PLLs Transceiver PMA Blocks I/O, LVDS, and Memory Interface Transceiver PMA Transceiver PMA Transceiver PMA Transceiver Individual Channels Core Logic Fabric and MLABs M20K Internal Memory Blocks Variable-Precision DSP Blocks I/O, LVDS, and Memory Interface 図11: Arria V SXおよびSTのデバイスのデバイス・チップの概要 Clock Networks Hard PCS Hard PCS Hard PCS Transceiver PMA Blocks Fractional PLLs PCIe Hard IP Blocks Hard PCS Blocks Hard PCS Blocks PCIe Hard IP Blocks Fractional PLLs Transceiver PMA Blocks HPS HPS Memory Interface HPS I/O HPS Memory Controller FPGA I/O, LVDS, and Memory Interface FPGA Hard Memory Controller Transceiver PMA Transceiver PMA Transceiver PMA Transceiver Individual Channels Core Logic Fabric and MLABs M10K Internal Memory Blocks FPGA Hard Memory Controller FPGA I/O, LVDS, and Memory Interface Arria Vデバイスの概要 フィードバック Variable-Precision DSP Blocks Altera Corporation 30 AV-51001 2013.12.26 PMAの機能 PMAの機能 トランシーバへのコアおよびI/Oノイズのカップリングを防止するために、PMAブロックは、 チップの他の部分から分離されています。これによって最適なシグナル・インテグリティを確保 することができます。また、トランシーバには、未使用レシーバPMAのチャネルPLLを追加の送 信PLLとして使用することができます。 表20: Arria VデバイスのトランシーバのPMA機能 特長 機能 バックプレーン・サ ポート • Arria V GX、GT、SX、およびSTデバイス—最大25 dBのチャネル損失 で6.5536 Gbpsのドライブ機能 • Arria V GZデバイス—最大16 dBのチャネル損失で12.5 Gbpsのドライ ブ機能 チップ間サポート • Arria V GX、GT、SX、およびSTデバイス—最大10.3125 Gbps • Arria V GZデバイス—最大12.5 Gbps PLLベースのクロック・ 卓越したジッタ許容量 リカバリ プログラマブル・シリ 柔軟なSERDES幅 アライザおよびデシリ アライザ（SERDES） イコライゼーションお • Arria V GX、GT、SX、およびSTデバイス—最 よびプリエンファシス 大14.37 dBのプリエンファシスと最大4.7 dBのイコライゼーション • Arria V GZデバイス— 4タップ プリエンファシスとディエンファシス リング・オシレータ 送 611 Mbpsから10.3125 Gbpsまで 信PLL LCオシレータ ATX送信 600 Mbpsから12.5 Gbpsまで PLL （Arria V GZデバイスの み） 入力基準クロック範囲 27 MHzから710 MHzまで トランシーバ・ダイナ 他のチャネルの動作に影響することなく、シングル・チャネルのリコン ミック・リコンフィ フィギュレーションを可能にします ギュレーション PCSの機能 Arria Vのコア・ロジックは、トランシーバのデータ・レートおよびプロトコルに応じて、8ビッ ト、10ビット、16ビット、20ビット、32ビット、40ビット、64ビット、66ビット、また Altera Corporation Arria Vデバイスの概要 フィードバック AV-51001 2013.12.26 PCSの機能 31 は67ビットのインタフェースを経由してPCSに接続します。Arria Vデバイスは、PCIe Gen1 、Gen2 およびGen3、GbE、 シリアルRapidIO（SRIO）、GPON、およびCPRIをサポートするために、 PCSハードIPを備えています。 以下に示す速度範囲内で、その他の標準および独自のプロトコルもサポートされます。 • 611 Mbpsから6.5536 Gbps—トランシーバPCSハードIPのカスタムDouble widthモード（最 大6.5536 Gbps）、およびカスタムSingle widthモード（最大3.75 Gbps）を介してサポートされ ます。 • 6.5536 Gbpsから10.3125 Gbps—PCSハードIPをバイパスしてPMAを直接コア・ロジックに接続 できる、専用の80ビットまたは64ビットのインタフェースを介してサポートされます。な お、 Arria V GZでは、トランシーバPCSハードIP内でサポートされています。 表21: Arria V GX、GT、ST、およびSXデバイスのトランシーバPCS機能 (13) PCSサポート データ・レー トランスミッタ・データパ ト（Gbps） ス機能 カスタムSingle 0.611～6.5536 widthおよ • 位相補償FIFO びDoublewidthモー • バイト・シリアライ ド ザ SRIO 1.25～6.25 • 8B/10Bエンコーダ シリアル ATA 1.5、3.0、 6.0 PCIe Gen1 （×1、×2、×4、 ×8） PCIe Gen2 (14) （×1、×2、×4） GbE (13) (14) • 位相補償FIFO • バイト・シリアライ ザ 2.5および5.0 • 8B/10Bエンコーダ • PIPE 2.0インタフェー スからコア・ロジッ ク 1.25 • 位相補償FIFO • バイト・シリアライ ザ • 8B/10Bエンコーダ レシーバ・データパス機能 • • • • ワード・アライナ 8B/10Bデコーダ バイト・デシリアライザ 位相補償FIFO • • • • • • ワード・アライナ 8B/10Bデコーダ バイト・デシリアライザ 位相補償FIFO レート・マッチFIFO PIPE 2.0インタフェースからコア・ ロジック • • • • • ワード・アライナ 8B/10Bデコーダ バイト・デシリアライザ 位相補償FIFO レート・マッチFIFO 10GBASE-Rなどの6.5536 Gbps以上、最大10.3125 Gbpsのデータ・レートはソフトPCSを介してサポー トされます。 PCIe Gen2はPCIeハードIPを介してのみサポートされます。 Arria Vデバイスの概要 フィードバック Altera Corporation 32 AV-51001 2013.12.26 PCSの機能 (13) PCSサポート XAUI (15) SDI データ・レー トランスミッタ・データパ ト（Gbps） ス機能 3.125 0.27(16)、 1.485、2.97 • 位相補償FIFO • バイト・シリアライ ザ • 8B/10Bエンコーダ • 4つのチャネルを結合 するためのXAUIス テート・マシン レシーバ・データパス機能 ワード・アライナ 8B/10Bデコーダ バイト・デシリアライザ 位相補償FIFO 4つのチャネルを再編するための XAUIステート・マシン • デスキューFIFO回路 • • • • • • 位相補償FIFO • バイト・デシリアライザ • バイト・シリアライ • 位相補償FIFO ザ GPON(17) 1.25および 2.5 CPRI(18) 0.6144～6.144 • 位相補償FIFO • バイト・シリアライ ザ • 8B/10Bエンコーダ • TX確定的レイテンシ • • • • • ワード・アライナ 8B/10Bデコーダ バイト・デシリアライザ 位相補償FIFO RX確定的レイテンシ 表22: Arria V GZデバイスのトランシーバPCS機能 プロトコル カスタムPHY GPON (13) (15) (16) (17) (18) データ・レー トランスミッタ・データパ ト (Gbps) ス機能 0.6～9.80 1.25～2.5 • 位相補償FIFO • バイト・シリアライ ザ • 8B/10Bエンコーダ • ビット・スリップ • チャネル結合 レシーバ・データパス機能 • • • • • • ワード・アライナ デスキューFIFO レート・マッチFIFO 8B/10Bデコーダ バイト・デシリアライザ バイト･オーダリング 10GBASE-Rなどの6.5536 Gbps以上、最大10.3125 Gbpsのデータ・レートはソフトPCSを介してサポー トされます。 XAUIはソフトPCSを介してサポートされます。 0.27 Gbpsのデータ・レートは、オーバサンプリング・ユーザー・ロジック（ユーザー自身でFPGA ファブリックに実装する必要があります）を使ってサポートされています。 GPON規格では、バースト・モードをサポートしていません。 9.8304 Gbpsのような6.5536 Gbps以上のCPRIデータ・レートは、ソフトPCSを介してサポートされて います。 Altera Corporation Arria Vデバイスの概要 フィードバック AV-51001 2013.12.26 PCSの機能 プロトコル カスタム10G PHY データ・レー トランスミッタ・データパ ト (Gbps) ス機能 9.98～12.5 PCIe Gen1 （×1、×2、× 4、 ×8） PCIe Gen2 2.5～5.0 （×1、× 2、×4、 ×8） PCIe Gen3 Interlaken Arria Vデバイスの概要 フィードバック • 位相補償FIFO • バイト・シリアライ ザ • 8B/10Bエンコーダ • ビット・スリップ • チャネル結合 • PIPE 2.0インタフェー スからコア・ロジッ ク レシーバ・データパス機能 • RX FIFO • ギア・ボックス • • • • • • • ワード・アライナ デスキューFIFO レート・マッチFIFO 8B/10Bデコーダ バイト・デシリアライザ バイト・オーダリング PIPE 2.0インタフェースからコア・ ロジック 8.0 • • • • • 位相補償FIFO 128B/130Bエンコーダ スクランブラ ギア・ボックス ビット・スリップ • • • • • ブロック同期 レート・マッチFIFO 128B/130Bデコーダ デスクランブラ 位相補償FIFO 10.3125 • • • • TX FIFO 64B/66Bエンコーダ スクランブラ ギア・ボックス • • • • • RX FIFO 64B/66Bデコーダ デスクランブラ ブロック同期 ギア・ボックス • TX FIFO • フレーム・ジェネ レータ • CRC-32ジェネレータ • スクランブラ • ディスパリティ・ ジェネレータ • ギア・ボックス • • • • • • • • RX FIFO フレーム・ジェネレータ CRC-32チェッカー フレーム・デコーダ デスクランブラ ディスパリティ・チェッカー ブロック同期 ギア・ボックス （×1、×2、×4、 ×8） 10GbE • TX FIFO • ギア・ボックス • ビット・スリップ 3.125～12.5 33 Altera Corporation 34 AV-51001 2013.12.26 PCSの機能 プロトコル 40GBASE-Rイー サネット データ・レー トランスミッタ・データパ ト (Gbps) ス機能 4 × 10.3125 100GBASE-Rイー 10×10.3125 サネット 40Gおよび100G OTN GbE XAUI Altera Corporation • • • • TX FIFO 64B/66Bエンコーダ スクランブラ アライメント・マー カの挿入 • ギア・ボックス • ブロック・ストライ パ レシーバ・データパス機能 • • • • • • • • • RX FIFO 64B/66Bデコーダ デスクランブラ レーン・リオーダ デスキュー アライメント・マーカ・ロック ブロック同期 ギア・ボックス デストライパ （4 +1）× 11.3 • TX FIFO • RX FIFO • チャネル結合 • レーン・デスキュー （10+1）×11.3 • バイト・シリアライ • バイト・デシリアライザ ザ 1.25 • 位相補償FIFO • バイト・シリアライ ザ • 8B/10Bエンコーダ • ビット・スリップ • チャネル結合 • GbEステート・マシ ン • • • • • • • ワード・アライナ デスキューFIFO レート・マッチFIFO 8B/10Bデコーダ バイト・デシリアライザ バイト・オーダリング GbEステート・マシン 3.125～4.25 • 位相補償FIFO • バイト・シリアライ ザ • 8B/10Bエンコーダ • ビット・スリップ • チャネル結合 • 4つのチャネルを結合 するためのXAUIス テート・マシン • • • • • • • ワード・アライナ デスキューFIFO レート・マッチFIFO 8B/10Bデコーダ バイト・デシリアライザ バイト・オーダリング 4つのチャネルをリアライメントす るためのXAUIステート・マシン Arria Vデバイスの概要 フィードバック AV-51001 2013.12.26 HPSを備えたSoC プロトコル SRIO データ・レー トランスミッタ・データパ ト (Gbps) ス機能 1.25～6.25 • 位相補償FIFO • バイト・シリアライ ザ • 8B/10Bエンコーダ • ビット・スリップ • チャネル結合 • SRIO V2.1準拠の×2お よび×4のチャネル結 合 35 レシーバ・データパス機能 • • • • • • • ワード・アライナ デスキューFIFO レート・マッチFIFO 8B/10Bデコーダ バイト・デシリアライザ バイト・オーダリング SRIO V2.1準拠の×2および×4のデス キュー・ステート・マシン HPSを備えたSoC 各SoCは、1つのデバイス内でHPSをFPGAファブリックと統合します。これにより、以下の方法 でハードIPの消費電力およびコストを節約するとともに、プログラマブル・ロジックの柔軟性を 提供します。 • ディスクリート・エンベデッド・プロセッサを除去し、ボード・スペース、システム消費電 力、および部品コストを削減します。 • ハードウェアおよびソフトウェア両方で最終製品の差別化を可能にし、実質的にどのインタ フェース規格にも対応できるようになります。 • ハードウェアおよびソフトウェアのインフィールドアップデートによって製品寿命を延ばし、 収益を拡大します。 HPSの機能 次の図に示すように、HPSはデュアル・コア ARM Cortex-A9 MPCoreプロセッサ、豊富なペリフェ ラル・セット、および共有マルチポートSDRAMメモリ・コントローラから構成されています。 Arria Vデバイスの概要 フィードバック Altera Corporation 36 AV-51001 2013.12.26 システム・ペリフェラルおよびデバッグ・アクセス・ポート 図12: Dual-Core ARM Cortex-A9 MPCoreプロセッサを備えたHPS Configuration Lightweight Controller FPGA-to-HPS HPS-to-FPGA HPS-to-FPGA FPGA Fabric FPGA Manager HPS Debug Access Port MPU Subsystem ARM Cortex-A9 MPCore ETR (Trace) SD/MMC Controller Ethernet MAC (2x) USB OTG (2x) Level 3 Interconnect CPU0 CPU1 ARM Cortex-A9 with NEON/FPU, 32 KB Instruction Cache, 32 KB Data Cache, and Memory Management Unit ARM Cortex-A9 with NEON/FPU, 32 KB Instruction Cache, 32 KB Data Cache, and Memory Management Unit ACP NAND Flash Controller DMA Controller FPGA-to-HPS SDRAM Multiport DDR SDRAM Controller with Optional ECC SCU Level 2 Cache (512 KB) STM 64 KB Boot ROM 64 KB On-Chip RAM Peripherals (UART, Timer, I 2C, Watchdog Timer, GPIO, SPI, Clock Manager, Reset Manager, Scan Manager, System Manager, and Quad SPI Flash Controller) システム・ペリフェラルおよびデバッグ・アクセス・ポート 各イーサネットMAC、USBOTG、NANDフラッシュ・コントローラ、およびSD/MMCコントロー ラ・モジュールは、それぞれ統合DMAコントローラを持っています。統合DMAコントローラを 持たないモジュールでは、追加のDMAコントローラ・モジュールが高帯域幅データ転送の最大 8チャネルを提供します。オフチップと通信するペリフェラルは、HPSピン・レベルで他のペリ フェラルとマルチプレクスされます。これにより、PCB上の他のデバイスにインタフェースする ペリフェラルの選択が可能になります。 デバッグ・アクセス・ポートは、業界標準のJTAGデバッグ・プローブへインタフェースを提供 し、ソフトウェア開発を容易にするために、ARM CoreSightデバッグおよびコア・トレースをサ ポートしています。 HPS–FPGA AXIブリッジ AMBA®（Advanced Microcontroller Bus Architecture） AXI™（Advanced eXtensible Interface）仕様を サポートするHPS–FPGAブリッジは、以下のブリッジから構成されています。 • FPGA-to-HPS AXIブリッジ—FPGAファブリックによるHPS内のスレーブへのトランザクショ ン発行を可能にする、32ビット、64ビット、および128ビットのデータ幅に対応する高性能バ スです。 Altera Corporation Arria Vデバイスの概要 フィードバック AV-51001 2013.12.26 HPS SDRAMコントローラ・サブシステム 37 • HPS-to-FPGA AXIブリッジ—HPSによるFPGAファブリック内のスレーブへのトランザクショ ン発行を可能にする、 32ビット、64ビット、および128ビットのデータ幅に対応する高性能バ スです。 • 軽量HPS-to-FPGA AXIブリッジ—HPSによるFPGAファブリック内のスレーブへのトランザク ション発行を可能にする、低レイテンシ32ビット幅バスです。このブリッジは主に、FPGA ファブリック内のペリフェラルへのコントロールおよびステータス・レジスタ（CSR）アク セスに使用されます。 HPS–FPGA AXIブリッジは、FPGAファブリック内のマスタからHPSロジック内のスレーブに交信 すること、また、逆にHPSロジック内のスレーブからFPGAファブリック内のマスタに交信する ことを可能にします。例えばHPS-to-FPGA AXIブリッジは、FPGAファブリック内でインスタン ス化したメモリをHPS内の一方または両方のマイクリプロセッサと共有すること可能に し、FPGA-to-HPS AXIブリッジは、FPGAファブリック内のロジックがHPS内のメモリおよびペリ フェラルにアクセスすることを可能にします。 各HPS–FPGAブリッジは、FPGAファブリックおよびHPS間でのデータ転送のために非同期クロッ ク・クロッシングも提供します。 HPS SDRAMコントローラ・サブシステム HPS SDRAMコントローラ・サブシステムには、FPGAファブリック（FPGA-to-HPS SDRAMイン タフェースを経由する）、 レベル2（L2）キャッシュ、およびレベル3（L3）システム・インタ コネクト間で共有されるマルチポートSDRAMコントローラとDDR PHYが含まれていま す。FPGA-to-HPS SDRAMインタフェースは、AMBA AXIおよびAvalon® Memory-Mapped（Avalon-MM）インタフェース規格をサポートし、FPGAファブリック内に実装 されたマスタによるアクセスのために最大6つの独立したポートを提供します。 メモリのパフォーマンスを最大限に引き出すために、SDRAMコントローラ・サブシステムは、 コマンド機能およびデータ・リオーダリング機能、エージングのあるデフィシッ ト・ラウンドロビン（DRR）アービトレーション機能、および高優先度のバイパス機能をサポー トします。また、SDRAMコントローラ・サブシステムは、最大 533400 MHz（ 1066800 Mbpsデー タ・レート）で動作し、最大集積が4 GbのDDR2、DDR3、あるいはLPDDR2デバイスもサポート します。 FPGAコンフィギュレーションおよびプロセッサのブート FPGAファブリックとSoC内のHPSは個別に電源が供給されます。ダイナミック消費電力を低減す るために、クロック周波数を低減させること、およびクロックをゲートすることができます。あ るいはトータル・システム消費電力を低減するために、FPGAファブリック全体をシャット・ダ ウンすることができます。 ユーザーは、個々にFPGAファブリックをコンフィギュレーションすること、およびHPSをブー トすることができ、どのオーダーもさらなるデザインの柔軟性を提供します。 Arria Vデバイスの概要 フィードバック Altera Corporation 38 ハードウェアおよびソフトウェアの開発 AV-51001 2013.12.26 • ユーザーはHPSを個別にブートすることができます。HPSの実行後、HPSはソフトウェアのコ ントロールの下、いつでもFPGAファブリックを完全に、あるいは部分的にリコンフィギュ レーションすることができます。 また、HPSは、FPGAコンフィギュレーション・コントロー ラを介してボード上の他のFPGAをコンフィギュレーションすることもできます。 • ユーザーは、HPSとFPGAファブリックを一緒にパワー・アップし、まず、FPGAファブリッ クをコンフィギュレーションした後で、アクセス可能なメモリからFPGAファブリックにHPS をブートすることができます。 注: FPGAファブリックとHPSはそれぞれ別のパワー・ドメイン上にあります。動作中、FPGA ファブリックは必要に応じてパワー・アップあるいはパワー・ダウンが可能であり、HPSは パワー・アップの状態を保つ必要があります。 関連情報 • Arria V GT, GX, ST, and SX Device Family Pin Connection Guidelines 電源ピン接続のガイドラインと電源レギュレータの共有についての詳細な情報を提供してい ます。 • Arria V GZ Device Family Pin Connection Guidelines 電源ピン接続のガイドラインと電源レギュレータの共有についての詳細な情報を提供してい ます。 ハードウェアおよびソフトウェアの開発 ハードウェア開発では、Quartus IIソフトウェアのQsysシステム統合ツールを使用して、HPSをコ ンフィギュレーションすることができ、FPGAファブリック内のソフト・ロジックをHPSインタ フェースに接続することができます。 ソフトウェア開発では、ARMベース のSoCデバイスは、ARM Cortex-A9 MPCoreプロセッサで使 用可能な豊富なソフトウェア開発エコシステムを継承しています。アルテラのSoCのソフトウェ ア開発プロセスは、他のメーカのSoCデバイスと同じ手順を踏みます。SoCに向けて、Linux、 VxWorks® 、および他のオペレーティング・システムへのサポートが利用可能です。利用可能な オペレーティング・システム・サポートの詳細につきましては、アルテラの販売チームまでお問 い合わせください。 ユーザーは、アルテラ SoC Virtual Target上でデバイス固有のファームウェアおよびソフトウェア 開発を始めることができます。Virtual Targetはターゲット開発システムの高速PCベース機能シ ミュレーションです（PC上で動作する完全な開発ボードのモデルです）。Virtual Targetは、修正 せずに実際のハードウェア上で実行できるデバイス固有の製品ソフトウェアの開発を可能にしま す。 関連情報 Altera Worldwide Sales Support Altera Corporation Arria Vデバイスの概要 フィードバック AV-51001 2013.12.26 ダイナミックおよびパーシャル・リコンフィギュレーション 39 ダイナミックおよびパーシャル・リコンフィギュレーション Arria Vデバイスは、ダイナミック・リコンフィギュレーションおよびパーシャル・リコンフィ ギュレーションをサポートします。(19) ダイナミック・リコンフィギュレーション ダイナミック・リコンフィギュレーション機能は、隣接するチャネルのデータ転送に影響するこ となく、トランシーバのデータ・レート、PMA設定、またはチャネルのプロトコルのダイナミッ クな変更を可能にします。この機能は実行時にマルチプロトコル・サポート、あるいはマルチ レート・サポートを必要とするアプリケーションに最適です。ダイナミック・リコンフィギュ レーションを使用してPMA、PCS、およびPCIeハードIP ブロックをリコンフィギュレーションす ることができます。 パーシャル・リコンフィギュレーション 注: パーシャル・リコンフィギュレーションは、デバイス・ファミリにおける最先端の機能で す。パーシャル・リコンフィギュレーションをご使用の際のサポートは、アルテラまでお問 い合わせください。 パーシャル・リコンフィギュレーションは、デバイスの他のセクションが動作中であっても、デ バイスの一部でのリコンフィギュレーションを可能にします。この機能は、サービスを中断する ことなく機能の更新や調整ができますので、クリティカル・アップタイム要件のあるシステムで 重要です。 コストおよび消費電力削減の他に、パーシャル・リコンフィギュレーションによって、デバイス の実質的なロジック集積度が向上します。これは、同時に動作しないデバイス・ファンクション を配置する必要がなくなることによりますが、代わりに、こうしたファンクションを外部メモリ に格納し、必要に応じてロードすることができます。この機能は、単一デバイス上で複数のアプ リケーションの実行を可能にしますので、デバイスのサイズを縮小します。（ボード・スペース の節約と消費電力の削減になります。） アルテラは、Quartus IIデザイン・ソフトウェアで提供される、実績のあるインクリメンタル・ コンパイルおよびデザイン・フローの上にこの機能を構築することで、パーシャル・リコンフィ ギュレーションの時間のかかるタスクを容易にします。 アルテラのソリューションを使用すれ ば、パーシャル・リコンフィギュレーションを実行するにあたって複雑なデバイス・アーキテク チャの詳細のすべてを把握している必要はありません。 パーシャル・リコンフィギュレーションはFPP x16のコンフィギュレーション・インタフェース を介してサポートされています。デバイス・コアおよびトランシーバにおいてパーシャル・リコ ンフィギュレーションの同時実行を可能にするために、ダイナミック・リコンフィギュレーショ ンと同時に、パーシャル・リコンフィギュレーションをシームレスに使用することができます。 (19) パーシャル・リコンフィギュレーションは、デバイス・ファミリにおける最先端の機能です。パー シャル・リコンフィギュレーションをご使用の際のサポートは、アルテラまでお問い合わせくださ い。 Arria Vデバイスの概要 フィードバック Altera Corporation 40 AV-51001 2013.12.26 エンハンスト・コンフィギュレーションおよびプロトコル経由のコンフィギュレーション エンハンスト・コンフィギュレーションおよびプロトコル経由のコン フィギュレーション 表23: コンフィギュレーション・モードおよびArria Vデバイスの機能 Arria Vデバイスは、1.8 V、2.5 V、3.0 Vおよび 3.3 V (20) のプログラミング電圧およびいくつかのコンフィ ギュレーション・モードをサポートしています。 モード データ幅 最大ク 最大デー 圧縮復元 デザイ パーシャ リモー ロッ タ・レー ン・セ ル・リコンフィギュレーション トシステム (21) ク・ ト キュリ アップデート レート （Mbps） ティ （MHz） 1ビッ ト、4 ビット 100 — 可 可 — 可 CPLDまたは外部 1ビット マイクロコント ローラを経由す るPS 125 125 可 可 — — 8ビット 125 — 可 可 — 16ビット 125 — 可 可 可 (22) 32ビット 100 — 可 可 — パラレル・フ ラッシュ・ ローダ EPCSおよび EPCQシリアル・ コンフィギュ レーション・デ バイスを経由す るAS FPP (23) (20) (21) (22) (23) CvP（PCIe） ×1、×2、 ×4、およ び×8レー ン — — 可 可 可 — JTAG 1ビット 33 33 — — — — Arria VGZは 3.3 Vをサポートしていません。 パーシャル・リコンフィギュレーションは、デバイス・ファミリにおける最先端の機能です。パー シャル・リコンフィギュレーションをご使用の際のサポートは、アルテラまでお問い合わせくだ さい。 50-62.5 MHzのクロック・レートでサポートされています。 Arria V GZのみ Altera Corporation Arria Vデバイスの概要 フィードバック AV-51001 2013.12.26 消費電力管理 モード HPSを経由する コンフィギュ レーション データ幅 41 最大ク 最大デー 圧縮復元 デザイ パーシャ リモー ロッ タ・レー ン・セ ル・リコンフィギュレーション トシステム (21) ク・ ト キュリ アップデート レート （Mbps） ティ （MHz） 16ビット 125 — 可 可 可 (24) 32ビット 100 — 可 可 — パラレル・フ ラッシュ・ ローダ 外部フラッシュやROMを使用する代わりに、CvPを使用するPCIeを介してArria Vデバイスをコン フィギュレーションすることができます。CvPモードでは、使いやすいPCIeハードIPブロック・ インタフェースとともに、最速のコンフィギュレーション・レートおよび柔軟性を提供しま す。Arria V CvPの実装は、PCIe100 msのパワーアップ・ツー・アクティブ時間要件に準拠してい ます。 注: Arria V GZデバイスはPCIe Gen3をサポートしていますが、CvPコンフィギュレーション手法 にPCIe Gen1およびPCIe Gen2だけを使用することも可能です。 関連情報 Configuration via Protocol (CvP) Implementation in Altera FPGAs User Guide CvPに関する詳細を説明します。 消費電力管理 FPGAのアーキテクチャ機能、プロセス・テクノロジの進化、および電力効率のためにデザイン されたトランシーバを活用して、Arria Vデバイスは前世代のArriaFPGAよりも少ない消費電力を 実現しています。 • トータル・デバイス・コア消費電力—最大50％未満です。 • トランシーバ・チャネル消費電力—最大50％未満です。 さらに、Arria Vデバイスには、ロジック・リソースを削減し、同等のソフト実装よりも最大25％ の大幅な電力節約を実現するPCIe Gen1、Gen2、およびGen3、GbE、SRIO、GPON、およびCPRI プロトコルを含む、いくつかのハードIPブロックが含まれています。 (21) (24) パーシャル・リコンフィギュレーションは、デバイス・ファミリにおける最先端の機能です。パー シャル・リコンフィギュレーションをご使用の際のサポートは、アルテラまでお問い合わせくだ さい。 50-62.5 MHzのクロック・レートでサポートされています。 Arria Vデバイスの概要 フィードバック Altera Corporation 42 AV-51001 2013.12.26 改訂履歴 改訂履歴 日付 バージョン 2013年 12月 2013.12.26 • 10 Gbpsイーサネット（10GbE）PCSおよびInterlaken PCSはArria V GZのみ対応。 • オーダリング・コード図、最大リソース、パッケージ・プラン、 およびI/Oバーティカル・マイグレーションのテーブルから「暫 定仕様」のテキストを削除。 • 各デバイスのタイプにAltera Product Selectorへのリンクを追加。 • 有鉛のパッケージ・オプションの追加。 • 最大リソース数のテーブルのすべてのPLLから「PLLの数には、 汎用フラクショナルPLLおよびトランシーバ・フラクショナル PLLを含みます。」の注釈を削除。 • Arria VSX B3、B5およびArria VST D3、D5 F896パッケージのFPGA GPIOを170から250に訂正。 • Arria VSX B3、B5およびArria VST D3、D5 F1152パッケージの FPGA GPIOを350から385に訂正。 • Arria VSX B3、B5およびArria VST D3、D5 F1517パッケージの FPGA GPIOを528から540に訂正。 • Arria VSX B3、B5およびArria VST D3、D5デバイスのLVDSトラ ンスミッタを121から120に訂正。 • 外部メモリ・インタフェース・パフォーマンスのトピック・リ ストに、アルテラのExternal Memory Spec Estimatorツールへの リンクを追加。 • PCIe Gen3、Gen2、およびGen1に x2 を追加。 2013年 8月 2013.08.19 • Arria VGXタイプ、F896パッケージ内のデバイスの右側にある PCIeハードIPについての注釈を削除。これらのデバイスは、右 側にPCIeハードIPを持っていません。 • Arria VSXタイプの使用可能なオプションに、トランシーバのス ピード・グレード6を追加。 • Arria VGX A1およびA3デバイスの最大LVDSトランスミッタ・ チャネル数を68から67に訂正。 • Arria VST D5デバイスの最大FPGA GPIO数を540から528に訂正。 2013年 6月 2013.06.03 • SFF-8431準拠の要件についてのアルテラへのお問い合わせに関 する記述を削除。要件につきましてはTransceiver Architecture in Arria V Devices章をご参照ください。 Altera Corporation 変更内容 Arria Vデバイスの概要 フィードバック AV-51001 2013.12.26 改訂履歴 43 日付 バージョン 2013年 5月 2013.05.06 • 容易に参照できるように、各トピックの関連情報セクションに すべてのリンクを移動。 • Knowledge Baseの既知の文書の問題へのリンクを追加。 • Arria VSXおよびSTデバイスタイプの使用可能なオプション、最 大リソース数、および各パッケージの情報を更新。 • Arria VSXおよびSTデバイスタイプの可変DSP乗算器数を更新。 • パーシャル・リコンフィギュレーションが最先端の機能である ことを明確化。この機能のサポートにつきましては、アルテラ までお問い合わせください。 • MLAB 64ビット深度はArria V GZデバイスでのみ使用できること を明確化するため脚注を追加。 • デバイス・マイグレーションのパワーアップ・シーケンス要件 について更に明確にするため説明を更新。 2013年 1月 2013.01.11 • Arria V GZの-I3スピード・グレードのオーダリング・コードに Lオプショナル・サフィックスを追加。 • Arria VGX A5、A7、およびArria VGT C7デバイスから他 のArria Vデバイスにデザインをマイグレーションする場合の、 パワーアップ・シーケンス要件についての注釈を追加。 2012年 11月 2012.11.19 • 機能の概要を更新。 • Arria V GZの3.3 V I/Oサポートに関する情報を更新。 • Arria V GZのエンジニアリング・サンプル・オーダリング・コー ドを削除。 • Arria V GXおよびGZの最大リソース数を更新。 • トランシーバ数用のArria V STのオーダリング・コードを更新。 • Arria V STパッケージのトランシーバ数を更新。 • Arria V GZ、SX、およびSTのフロアプランの簡略図を追加。 • Arria V GZにのみFPP x32コンフィギュレーション・モードを追 加。 • CvP (PCIe)リモート・システム・アップデート・サポートの情 報を更新。 • HPS外部メモリ・パフォーマンスの情報を追加。 • テンプレートを更新。 2012年 10月 3.0 • Arria V GZの情報を追加。 • 表1、表2、表３、表14、表15、表16、表17、表18、表19、表20、 および表21を更新。 • “Arria V GZ”のセクションを追加。 • 表8、表9、および表22を追加。 Arria Vデバイスの概要 フィードバック 変更内容 Altera Corporation 44 AV-51001 2013.12.26 改訂履歴 日付 バージョン 2012年 7月 2.1 • Arria V GXデバイスの図1に–I3スピード・グレードを追加。 • 図3、および図1中の6 Gbpsトランシーバ・スピードを6.553 Gbps から6.5536 Gbpsに更新。 2012年 6月 2.0 • ドキュメントを再構成。 • 「エンベデット・メモリ容量」および「エンベデッド・メモリ・ コンフィギュレーション」の項を追加。 • 表1、表3、表12、表15、および表16を追加。 • 表2、表4、表5、表6、表7、表8、表9、表10、表11、表13、表 14、および表19を更新。 • 図1、図2、図3、図4、および図8を更新。 • 「FPGAコンフィギュレーションおよびプロセッサのブート」と 「ハードウェアおよびソフトウェアの開発」のセクションを更 新。 • 文書全体の本文を編集。 2012年 2月 1.3 • 表1-7および表1-8を更新。 • 図1-9および図1-10を更新。 • 本文の細部を編集。 2011年 12月 1.2 本文の細部を編集。 2011年 11月 1.1 • 表1-1、表1-2、表1-3、表1-4、表1-6、表1-7、表1-9、および表110を更新。 • 「HPSを備えたFPGA SoC」のセクションを追加。 • 「クロック・ネットワークおよびPLLクロック・ソース」と「製 品コード」のセクションを更新。 • 図1-5を更新。 • 図1-6を追加。 • 本文の細部を編集。 2011年 8月 1.0 初版発行。 Altera Corporation 変更内容 Arria Vデバイスの概要 フィードバック