NJU26060-04A PWM出力搭載 汎用スピーカーシステム向け デジタルシグナルプロセッサ ■外形 ■ 概要 NJU26060-04A はサンプリングレートコンバータ(SRC)、PWM モジュレータ を搭載し、音声処理として、3 帯域独立 DRC 機能、12bands-PEQ、256tap FIR フィルタ、2 系統 Limiter 機能、サウンドエンハンスメント機能として NJR オリジ ナルサラウンドである eala / eala Rebirth または、eala Stereo Expander、 Dynamic Bass Boost、および BEEP 音生成機能を搭載しています。 スピーカーサイズに制限のある薄型TV等や、ミニコンポ、ラジカセ、スピーカ ーシステムなどの各種オーディオ機器に最適です。 NJU26060V-04A ■ 特徴 ◆ ハードウェア 24 ビット固定小数点デジタルシグナルプロセッサ 外部クロック周波数 ： 24.576MHz、 PLL 内蔵 サンプリングレートコンバータ(SRC) ： Fs=8kHz∼192kHz → 48kHz PWM モジュレータ ： 4ch（ステレオ 2 系統）出力 デジタルインターフェーストランスミッタ(DIT) ： 出力 1 ポート デジタルオーディオインターフェース ： 入力 3 ポート、出力 2 ポート（ただし PWM と切替え） デジタルオーディオフォーマット ： I2S 24bit、左詰め、右詰め 対応、 BCK ： 32/64fs マスター／スレーブ対応 - サンプリングレートコンバータ ： スレーブ動作 - DSP ： マスター動作（Fs=48kHz） 2 ホストインターフェース ： I C バスインターフェ−ス(Fast-mode/400kbps) 電源電圧 ： 3.3V 入力専用端子許容電圧 ： 5V トレラント パッケージ ： SSOP44 (鉛フリー対応) ◆ ソフトウェア 入力セレクト機能 無信号検知機能 入力 DC カット用 HPF 12 バンド・パラメトリック・イコライザ機能 256tap FIR フィルタ Limiter 機能 (SDO0/SDO1) 3 帯域独立のダイナミックレンジ圧縮機能 SubWoofer 出力機能 BEEP 音出力機能 WatchDog クロック出力 入力トリム・L/R ボリューム・マスターボリューム・SDO0/SDO1 出力トリム オリジナルサウンドエンハンスメント eala eala Rebirth eala Stereo Expander Dynamic Bass Boost 機能 ＊ハードウェア仕様の詳細については「NJU26060 シリーズハードウェア共通仕様書」を参照願います。 Ver.2014.02.21 -1- NJU26060-04A ■ NJU26060-04A ブロック図 24Bit Fixed-point DSP Core PWM Modulator 0 BCKO LRO Serial Audio Interface (Master) SDI0 SDI1 Over Sampling Digital Filter Delta-Sigma Modulator PWM Generator OUTLP0 Over Sampling Digital Filter Delta-Sigma Modulator PWM Generator OUTRP0 OUTLN0 OUTRN0 SDI2 PWMEN0 PWM_MUTEb SDI Select PWM_DISb PWM_ERRb BCKO LRO 512fs Sampling Rate Convertor (Slave) PWM Modulator 1 PROGRAM CONTROL Over Sampling Digital Filter 24Bit x 24Bit MULTIPLIER Delta-Sigma Modulator OUTLN1 BCKI SDO0 ALU LRI OUTLP1 PWM Generator Over Sampling Digital Filter SCL Delta-Sigma Modulator OUTRP1 PWM Generator OUTRN1 2 ADDRESS GENERATION UNIT I C INTERFACE SDO1 SDA PWMEN1 RESETb BCKO LRO MCKO TIMING GENERATOR / PLL S/PDIF Transmitter 2048fs 256fs SDO OFF 512fs CLKOUT GPO GPIO INTERFACE CLK WDC PROC FIRMWARE OTP PROGRAM RAM 1.8V DATA RAM0 VREGO LDO DATA RAM1 図1 NJU26060-04A ハードウェアブロック図 ■ 機能ブロック eala / eala rebirth SDI0 SDI1 SDI2 Sampling Rate Converter Signal Level Deteteor Input Trimmer HPF (2nd order) PEQ (12band) Lch / Rch Volume Master Volume eala Stereo Expander Dynamic Bass Boost Beep Delay HPF DRC HPF (4th order) LPF FIR (256tap) LPF (4th order) DRC DRC Matrix (L+R)/2 for 2.1ch SDO0 Output Trimmer SDO0 Limiter SDO1 Output Trimmer SDO1 Limiter SDO0 (L/R) SDO1 (SW) 図2 NJU26060-04A機能ブロック図 -2- Ver.2014.02.21 NJU26060-04A ■ 端子配列 RESETb 1 44 BCKO PWM_MUTEb 2 43 LRO PWM_DISb 3 42 MCKO SDA 4 41 SDO SCL 5 40 TEST3 LRI 6 39 BCKI 7 38 SDI0 8 37 GPO WDC PROC SDI1 9 36 TEST2 SDI2 10 35 CLK REGDISb 11 34 CLKOUT VDD 12 33 VDD VSS 13 32 VSS VREGO 14 31 VREGO VDDPLL 15 30 TEST1 VSSPLL PWMEN1 16 17 29 28 PWM_ERRb PWMEN0 OUTRN1 18 27 OUTRN0 OUTRP1 19 26 OUTRP0 OUTLN1 20 25 OUTLN0 OUTLP1 21 24 OUTLP0 VSSPWM 22 23 VDDPWM NJU26060-04A 図3 NJU26060-04A 端子配列 Ver.2014.02.21 -3- NJU26060-04A ■ 端子説明 表1 端子説明 端子名 No. 属性 機能 1 RESETb I リセット端子(RESETb=’0’でリセット) 2 PWM_MUTEb I+ PWM ブロックミュート要求入力端子 3 PWM_DISb I+ PWM ブロックスタンバイ要求入力端子 4 SDA OD 5 SCL I I2C クロック入力端子(不使用時は VSS に接続) 6 LRI I- サンプリング周波数変換側 LR クロック入力端子 7 BCKI I- サンプリング周波数変換側ビットクロック入力端子 8 SDI0 I- シリアルオーディオ入力端子 0 9 SDI1 I- シリアルオーディオ入力端子 1 SDI2 I- シリアルオーディオ入力端子 2 REGDISb I 内蔵電源イネーブル端子(必ず VDD に接続) VDD P 電源端子 +3.3V VSS G GND 端子 VREGO PI 内蔵電源出力端子(10μF と 0.01μF 程度のコンデンサを接続) VDDPLL PA 内部 PLL 用電源 +1.8V (VREGO へ接続) 内部 PLL 用 GND 10 11 12 13 14 15 16 I2C シリアルデータ入出力端子(不使用時は 3.3KΩ抵抗経由で VSS に接続) VSSPLL GA 17 PWMEN1 O 18 OUTRN1 OP PWM1R- 出力端子 / シリアルオーディオ出力端子 1 (コマンドで切替) 19 OUTRP1 OP PWMR1+ 出力端子 20 OUTLN1 OP PWM1L- 出力端子 / シリアルオーディオ出力端子 0 (コマンドで切替) 21 OUTLP1 OP PWM1L+ 出力端子 22 VSSPWM GP PWM 出力端子用 GND 23 VDDPWM PP PWM 出力端子用電源 +3.3V (十分にデカップリングする事を推奨) 24 OUTLP0 OP PWM0L+ 出力端子 25 OUTLN0 OP PWM0L- 出力端子 26 OUTRP0 OP PWM0R+ 出力端子 27 OUTRN0 OP PWM0R- 出力端子 28 PWMEN0 O PWM0 有効信号出力端子 (PWMEN0=‘1’で有効な出力が出ていることを示す) 29 PWM_ERRb I+ PWM バックエンド異常時停止要求入力端子(PWM_ERRb=’0’で PWM 停止) 30 TEST1 I テスト端子(必ず VSS に接続) 31 VREGO PI 内蔵電源出力端子(10μF と 0.01μF 程度のコンデンサを接続) 32 VSS G GND 端子 33 VDD P 電源端子 +3.3V 34 CLKOUT O 水晶発振用クロック出力端子 CLK I 水晶発振用クロック入力端子 TEST2 I- テスト端子(必ず VSS に接続) PROC I+ PROC 端子 WDC O+ WatchDog クロック出力端子 GPO OD 無信号検知出力 テスト端子(必ず VSS に接続) 41 TEST3 SDO IO OFF/ DIT 出力端子 0 / GPO（Pin 39 と同一動作） (コマンドで切替) 42 MCKO O マスタークロック出力端子 43 LRO O LR クロック出力端子 44 BCKO O ビットクロック出力端子 35 36 37 38 39 40 P:電源 PI:内蔵電源バイパス端子 I:入力端子 G:GND I+:入力プルアップ付き端子 I/O+:入出力プルアップ付き端子 PWM1 有効信号出力端子(PWMEN1=‘1’で有効な出力が出ていることを示す) PP:PWM 端子電源 I-:入力プルダウン付き端子 I/O-:入出力プルダウン付き端子 GP:PWM 端子 GND O:出力端子 PA:PLL 電源 GA:PLL GND OD:オープンドレイン入出力端子 OP:PWM 出力端子(属性 PP 端子から電源供給) 注意： プルアップ及びプルダウンの付いていない端子をオープンにしないでください。 -4- Ver.2014.02.21 NJU26060-04A ■ オーディオクロック デジタルオーディオデータ転送には、次の３種類のクロックが必要になります。 ① LR クロック（端子名：LRI、LRO）は、シリアルデータ転送で必要になります。デジタルオーディオ信号のサンプリング 周波数と同じです。 ② ビットクロック（端子名：BCKI、BCKO）は、シリアルデータ転送で必要になります。LR クロックの倍数になります。 ③ マスタークロック（端子名：MCKO）は、A/D、D/A コンバータなどで必要になります。LR クロックの倍数になります。 また、シリアルデータ転送とは関係ありません。 NJU26060-04A のビットクロック（端子名：BCKI、BCKO）は、LR クロックの 32 倍、64 倍をサポートしています。 NJU26060-04A はマスターデバイスとして、MCKO,BCKO,LRO の各端子から、デジタルオーディオデータ伝送に必要なク ロックを外部デバイスに供給します。一方、スレーブデバイスとして動作するサンプリングレートコンバータは、BCKI,LRI 端子 に入力されたクロックによってデジタルオーディオデータを取り込み、MCKO/BCKO/LRO から構成されるクロック系にサンプリ ング周波数の変換を行います。MCKO 端子は、マスタークロックとして、内部リセット終了後、CLK 端子への入力クロックの 2 分周出力、またはバッファ出力となります。ファームウェアのコマンドによって停止も可能です。 NJU26060-04A は内部動作サンプリング周波数の 512 倍(サンプリング周波数 48kHz で 24.576MHz)で使用します。その 場合、NJU26060-04A はマスターデバイスとして、サンプリング周波数の 1 倍の LR クロックと、それぞれに対する 64 倍・32 倍のビットクロック、512 倍・256 倍のマスタークロックを出力することができます。表 2 にそれぞれのクロックの関係を示しま す。 NJU26060 シリーズはハードウェアとして CLK 端子への供給クロックは 24.576MHz (Fs=48kHz) 及び 22.572MHz (Fs=44.1kHz)をサポートしていますが、NJU26060-04Aのソフトウェアはサンプリング周波数48kHzのみをサポートしている ため、NJU26060-04A の CLK 端子へ供給するクロックは 24.576MHz としてください。 表 2 CLK 端子供給クロック周波数と BCKO,LRO,MCKO Ver.2014.02.21 クロック信号 倍レート周波数 LRO BCKO(32Fs) BCKO(64Fs)* MCKO(256Fs)* MCKO(512Fs) 1Fs 32Fs 64Fs 256Fs 512Fs CLK 端子への供給クロック 24.576MHz 48kHz 1.536MHz 3.072MHz 12.288MHz 24.576MHz * 起動時デフォルト -5- NJU26060-04A ■ シリアルオーディオデータ入出力 NJU26060-04A は、入力 3 ポート（表 3） と、出力 2 ポート（表 4） 備えています。 表 3 シリアルオーディオデータ入力端子 Pin No. 端子名 8 9 10 表 4 シリアルオーディオデータ出力端子 Pin No. 端子名 20 18 41 機能 オーディオデータ入力 0 オーディオデータ入力 1 オーディオデータ入力 2 SDI0 SDI1 SDI2 OUTLN1 OUTRN1 SDO 機能 オーディオデータ出力 0 (L / R) オーディオデータ出力 1 (SW) OFF Pin 20、18 は、コマンドで PWM1 出力用端子 に切り替えできます。 Pin 41 は DIT 出力 0 （L / R）、もしくは GPO 出力（Pin 39 と同一動作）に切り替えできます。 表 1 端子説明参照。 ■ I2C バスインターフェース 2 I C バスインターフェースは、データを SDA 端子に、クロックを SCL 端子に転送します。SDA 端子は双方向オープンドレイン 構造で、外部にプルアップ抵抗が必要です。 2 I C バススレーブアドレスは以下（表 5）のように設定されています。リセット解除後、ファームウェアの初期化が終了すると、設 2 定した I C バススレーブアドレスで通信が可能ですが、初期化完了までの間は、NJU26060-04A から正常な返答は得られませ んので注意してください。 2 注意： NJU26060-04A は、I C バス “Standard-Mode (100kbps)” および “Fast-Mode (400kbps)” をサポートしています。 表 5 I２C バスインターフェーススレーブアドレス設定 bit7 0 bit6 0 bit5 1 固定値 bit4 1 R/W bit3 1 bit2 0 bit0 bit1 0 R/W データ形式 Start bit Slave Address （7bit ） R/W bit ACK ※ R/W において“0”＝”W”、”1”＝”R” -6- Ver.2014.02.21 NJU26060-04A ■ 汎用入出力端子 NJU26060 シリーズは汎用入出力端子を備えていますが、NJU26060-04A では以下の機能（表 6）として動作します。 表 6 NJU26060-04A における汎用入出力端子の動作 Pin 端子名 No. 機能 40 TEST3 (プルダウン付 I) テスト端子。必ず VSS へ接続してください。 39 GPO (O) 無信号検出端子。無信号を検知すると Low を出力します。デフォルトは Hi-zです。外部で プルアップ抵抗を接続してください。 WDC (O) ウォッチドッククロック出力端子。音声信号処理の過程で、一定の間隔でWDC 端子をトグ ル出力（Low/High）することにより、外部にソフトウェアが動作していることを通知します。 この出力を外部 Watch Dog 監視 IC やマイコンなどの端子でモニタすることで、異常状態 を検出することができます。WDC 端子の周期は約 100msec です。 PROC (I) PROC 端子。 H: リセット解除後、信号処理を行いません。信号処理の開始には、専用のスタートコマン ドを送信する必要があります。 L: リセット解除後、デフォルト設定に従って信号処理を行います。デフォルトはマスター ボリュームが 0dB 状態です。 38 37 Ver.2014.02.21 -7- NJU26060-04A ■ コマンド一覧 表7 コマンド一覧 No. 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 機能 Set Task Command Samplerate Config Command Smooth Control Setup Command Input Select Command Trimmer Command Eala Setup Command DBB LFE Filter Setup Command PEQ Config Command HPF For Input FREQ Select Command HPF For L/R FREQ Select Command LPF For SW FREQ Select Command HPF For DRC(L/R) FREQ Select Command LPF For DRC(L/R) FREQ Select Command DRC For HPF(L/R) Time Constant Setting Command DRC For LPF(L/R) Time Constant Setting Command DRC For SW Time Constant Setting Command DBB Time Constant Setting Command DRC For HPF(L/R) Level Setting Command DRC For LPF(L/R) Level Setting Command DRC For SW Level Setting Command DBB Level Setting Command L-Ch FIR Coef Load Command R-Ch FIR Coef Load Command System Status Config Command PWM0 Status Config Command PWM1 Status Config Command No Signal Detection Setup Command SRC Reset Wait Setup Command Delay Setup Command No Signal Counter Read Command No Signal Counter Reset Command No Signal Detection Output Enable Command No Signal Detection Output Disable Command Beep Command FIR Coef Update Command Software Reset Command Firmware Version Number Command Firmware Revision Number Command PWM/SRC Status Read Command Start Command with Mute Start Command with Unmute No Operation Command コマンドの詳細については別途、ご請求下さい。 ＜注意事項＞ このデータブックの掲載内容の正確さには 万全を期しておりますが、掲載内容について 何らかの法的な保証を行うものではありませ ん。とくに応用回路については、製品の代表 的な応用例を説明するためのものです。また、 工業所有権その他の権利の実施権の許諾を伴 うものではなく、第三者の権利を侵害しない ことを保証するものでもありません。 -8- Ver.2014.02.21