NJU3713

NJU3713
12 ビットシリアル−
ビットシリアル−パラレル変換
パラレル変換 IC
外 形
概 要
NJU3713 は、12 ビットのシリアルデータをパラレル
に変換するシリパラ変換用 IC で、MPU の出力ポート
拡張器として最適です。
MPU との接続は 4 本の信号線で可能で、MPU の出力
ポートを有効に使用することが可能です。
DATA 端子からのシリアル入力は 5MHz まで動作可能
で、入力されたデータはシリアル入力パラレル出力のシ
フトレジスタ、パラレルデータラッチ回路及び、出力ド
ライバを介し出力されます。
入力回路にはシュミット回路を用いた事によりノイズ
に強く、また出力回路は各々25mA の駆動能力を持って
いることにより、LED の駆動その他に幅広く応用できま
す。
特 長
徴
NJU3713V
端子配列
12 ビットシリアル入力パラレル出力
ヒステリシス入力 typ.0.5V
動作電源電圧
5V±10%
動作周波数
5MHz 以上
出力電流
25mA
C-MOS 構造
外形
SSOP20
P5
P6
P7
P8
VSS
NC
P9
P10
P11
P12
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
VDD
P4
P3
P2
P1
NC
CLR
STB
CLK
DATA
NJU3713V
ブロック図
ブロック図
P1
DATA
ラッチ回路
シフトレジスタ
P2
CLK
P3
P11
P12
STB
CLR
Ver.2012-03-15
コントロール回路
-1-
NJU3713
端子説明
No.
SSOP20
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
-2-
記 号
I/O
P5
P6
P7
P8
VSS
NC
P9
P10
P11
P12
DATA
CLK
STB
CLR
NC
P1
P2
P3
P4
VDD
O
O
O
O
O
O
O
O
I
I
I
I
O
O
O
O
-
機
能
パラレル変換データ出力端子
GND
未接続端子
パラレル変換データ出力端子
シリアルデータ入力端子
クロック信号入力端子
ストローブ信号入力端子
クリアー信号入力端子
未接続端子
パラレル変換データ出力端子
電源接続端子(4.5∼5.5V)
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NJU3555
機能説明
①
リセット
CLR 端子を“L”に設定すると全てのラッチがリセットされ、全てのパラレル出力は“L”となります。
CLR 端子は通常“H”の設定とします。
② データ転送
STB 端子を“H”に設定し、CLK 端子に与えるクロックの立上りに同期して、DATA 端子に入力されるシリアル
データが順次シフトレジスタに取り込まれます。
必要なシリアルデータが取り込まれた後 STB 端子を“L”にする事により、その時のシフトレジスタの内容がラッ
チ回路に転送されます。
なお、STB 端子が“L”の状態で CLK 端子よりクロックを入力しますと、シフトレジスタのデータが順次シフト
しますので、クロック信号には気をつける必要があります。
また、入力の 4 端子にはノイズ対策の為にシュミット・トリガー構造を採用し、ヒステリシスを持たせています。
CLK
STB
CLR
X
X
L
H
H
L
H
L
H
(注 1)
動
作
内
容
ラッチ回路の内容が全てリセットされ(シフトレジスタの内容は変化しませ
ん)
、パラレル出力は全て“L”となります。
DATA 端子のシリアルデータがシフトレジスタに取り込まれます。
この時、ラッチ回路の内容は変化しません。
シフトレジスタの内容がラッチ回路に転送され、ラッチ回路の内容がパラレル
出力から出力されます。
STB=“L”、CLR=“H”の状態で CLK が入力されると、シフトレジスタの内容
がシフトし、これに従ってラッチ回路の内容も換わります。
X:Don’t care
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NJU3713
タイムチャート
CLK
CLR
STB
DATA
P1
P2
P3
P4
P5
P6
P7
P8
P9
P10
P11
P12
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NJU3555
絶対最大定格
(Ta=25℃)
項
目
記
号
定
格
単
位
電源電圧範囲
VDD
-0.5 ∼ +7.0
V
入力電圧範囲
VI
VSS-0.5 ∼ VDD+0.5
V
出力電圧範囲
VO
VSS-0.5 ∼ VDD+0.5
V
出力電流
IO
±25
mA
出力短絡電流
(P1∼P12 端子)
IOSD
(注 5)
許容損失
(注 6)
VO=7V, VI=0V
20 (max)
VO=0V, VI=7V
-20 (max)
mA
675 (SSOP) (注 6)
PD
mW
動作温度範囲
Topr
-25 ∼ +85
°C
保存温度範囲
Tstg
-65 ∼+150
°C
(注 2)電圧は全て VSS=0V を基準とした値です。
(注 3)絶対最大定格を超えて IC を使用した場合、IC の永久破壊となることがあります。 また、通常動作では電気的特性の条件で使用するこ
とが望ましく、この条件を超えると IC の誤動作の原因になると共に、IC の信頼性に悪影響を及ぼすことがあります。
(注 4)安定して動作させるために、VDD-VSS 間にデカップリングコンデンサを挿入してください。
(注 5)1 端子 1 秒間、VDD=7V、VSS=0V。
(注 6)EIA/JEDEC 仕様基板 (76.2x114.3x1.6mm、2 層、FR4)基板実装時。
DC 電気的特性
項
目
記号
動作電源電圧
VDD
電源電流
IDDS
高レベル入力電圧
条
件
(特記無き場合 VDD=4.5∼5.5V,VSS=0V,Ta=25℃)
MIN
TYP
MAX
単位
4.5
-
5.5
V
-
-
0.1
mA
VIH
0.7VDD
-
VDD
V
低レベル入力電圧
VIL
VSS
-
0.3VDD
V
入力リーク電流
ILI
-10
-
10
uA
VDD-1.5
-
VDD
VDD-1.0
-
VDD
VDD-0.5
-
VDD
VSS
-
1.5
VSS
-
0.8
VSS
-
0.4
VIH=VDD, VIL=VSS
VI=0∼VDD
IOH=-25mA
高レベル出力電圧
(注 7)
VOHD
IOH=-15mA
P1∼P12
端子
IOH=-10mA
IOL=+25mA
低レベル出力電圧
(注 7)
VOLD
IOL=+15mA
P1∼P12
端子
IOL=+10mA
V
V
(注 7)条件中の電流値は、1 端子に対する規定であり、使用時に許容損失を超えない事。
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NJU3713
スイッチング特性
スイッチング特性
項
目
記号
条
件
(特記無き場合 VDD=4.5∼5.5V,VSS=0V,Ta=25℃)
MIN
TYP
MAX
単位
セットアップ時間
tSD
DATA-CLK
20
-
-
ns
ホールド時間
tHD
CLK-DATA
20
-
-
ns
セットアップ時間
tSSTB
STB-CLK
30
-
-
ns
ホールド時間
tHSTB
CLK-STB
30
-
-
ns
tpd PCK
CLK-P1∼P12
-
-
100
ns
tpd PSTB
STB-P1∼P12
-
-
80
ns
tpd PCLR
CLR-P1∼P12
-
-
80
ns
5
-
-
MHz
出力遅延時間
最大動作周波数
fMAX
(注 8)COUT=50pF。
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スイッチング特性測定波形
スイッチング特性測定波形
fMAX
CLK
tSD
DATA
tHD
STB
tSSTB
tHSTB
CLK
tpd PCK
L
STB
P1~P12
CLK
H
STB
tpd PSTB
P1~P12
CLR
DATA
tpd PCLR
H
P1~P12
Ver.2012-03-15
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NJU3713
応用回路例
MPU
P1
P2
DATA
CLK
STB
P3
P4
P5
P6
P7
P8
P9
P10
P11
P12
NJU3713
CLR
<注意事項>
このデータブックの掲載内容の正確さには
万全を期しておりますが、掲載内容について
何らかの法的な保証を行うものではありませ
ん。とくに応用回路については、製品の代表
的な応用例を説明するためのものです。また、
工業所有権その他の権利の実施権の許諾を伴
うものではなく、第三者の権利を侵害しない
ことを保証するものでもありません。
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