NJU3754 11 ビットパラレル−シリアル変換 IC 概 外 要 形 NJU3754 は、11 ビットのパラレル入力ポートの状態 をシリアルデータに変換して出力するパラレル-シリアル 変換 IC で、2.7V∼5.5V で動作する MCU 入力ポートの 拡張に最適です。 MCU とは 3 本の信号線によるシリアルインターフェー スで接続できるため、MCU の入力ポートを有効に使用す ることが可能です。 入力されたパラレルデータはデータラッチ、シフトレ ジスタ及び、3 ステート出力バッファを介して SO 端子 より出力されます。 CLK 端子の入力回路にはシュミットトリガー回路を用 いた事でノイズに強く、最高動作周波数は 5MHz です。 P0∼P10 端子の入力にプルアップ抵抗を内蔵している ため、少数の外付け部品でキースキャン回路が構成でき るなど、幅広い応用が可能です。 特 長 徴 NJU3754V 端子配列 11 ビットパラレル入力 3 線式シリアルインターフェース出力 ヒステリシス入力 typ. 0.4V@5V 動作電源電圧 2.7∼5.5V C-MOS 構造 外形 SSOP16 P0 P1 P2 P3 P4 P5 P6 VSS ブロック図 VSS 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 VDD CE CLK SO P10 P9 P8 P7 VDD P0 SO シフトレジスタ P2 データラッチ P1 P9 P10 コントロール回路 CE CLK Ver.2014-08-21 -1- NJU3754 端子説明 No. 1 2 3 4 5 6 7 8 9 10 11 12 13 14 記 号 P0 P1 P2 P3 P4 P5 P6 VSS P7 P8 P9 P10 I/O I I I I I I I I I I I SO 機 パラレルデータ入力端子（プルアップ抵抗内蔵） GND パラレルデータ入力端子（プルアップ抵抗内蔵） シリアルデータ出力端子 CE 端子が”L”の期間、CLK 端子の立ち下がりエッジに同期して P0 から P10 端子までデータを出力します。 CE 端子が”H”の期間、ハイインピーダンス状態になります。 シフトクロック入力端子 CE 端子が”L”の時、CLK 端子の立ち下がりエッジに同期して出力 データをシフトします。 チップイネーブル入力端子 CE 端子の立ち下がりエッジでパラレルデータを取り込みます。 CE 端子が”L”の期間、SO 端子よりシリアルデータを出力します。 電源接続端子（2.7∼5.5V） O CLK I 15 CE I 16 VDD - 能 データの読み出し CE 端子の立ち下がりエッジで P0∼P10 端子のパラレルデータは内部に取り込まれます。この時、SO 端子から は、P0 端子のデータが出力されます。以後、CE 端子が”L”の期間は、CLK 端子の立ち下がりエッジに同期して、 シフトレジスタのデータが順次シフトし、P1 から P10 端子の順に、入力したデータが正転して SO 端子から出力 されます。なお、CE 端子が”H”の期間は、SO 端子はハイインピーダンス状態になります。 （注 1）CE 端子が”L”の期間、CLK 端子への 11 クロック目の立ち下がり以降は、SO 端子の出力データは無効データになります。 （注 2）データ読み出しを中断する場合は、CE 端子を”H”にしてください。再度 CE 端子を”L”にすると、新たにデータを取り込み、P0 端子の データから出力されます。 タイムチャート CE CLK SO P0~P10 -2- P0 P1 P2 P3 P4 P5 P6 P7 P8 P9 P10 無効 有効 Ver.2014-08-21 NJU3754 NJU3555 絶対最大定格 (Ta=25℃) 項目 記号 定格 単位 電源電圧 VDD -0.3 ∼ +7.0 V 入力電圧 VI -0.3 ∼ VDD+0.3 V 許容損失 PD 300 (SSOP) mW 動作温度範囲 Topr -40 ∼ +85 C 保存温度範囲 Tstg -65 ∼ +150 C （注 3）電圧は全て VSS=0V を基準とした値です。 （注 4）絶対最大定格を超えて IC を使用した場合、IC の永久破壊となることがあります。 また、通常動作では電気的特性の条件で使用するこ とが望ましく、この条件を超えると IC の誤動作の原因になると共に、IC の信頼性に悪影響を及ぼすことがあります。 （注 5）安定して動作させるために、VDD-VSS 間にデカップリングコンデンサを挿入してください。 DC 電気的特性 項 目 電源電圧 電源電流 入力電圧 記号 条 件 （特記無き場合 VDD=2.7∼5.5V，VSS=0V，Ta=25℃） MIN TYP MAX 単位 VDD IDD VIH VDD=5.5V P0~P10=オープン CE=H, CLK=L SO=無負荷 P0~P10, CLK, CE 端子 VIL H レベル入力電流 IIH L レベル入力電流 1 IIL1 L レベル入力電流 2 IIL2 出力電圧 3 ステートリーク電流 Ver.2014-08-21 VDD=5V, VI=5V P0~P10, CLK, CE 端子 VDD=5V, VI=0V CLK, CE 端子 VDD=5V, VI=0V P0~P10 端子 VOH IOH=-0.4mA VOL IOL=+3.2mA ITSL SO 端子 CE=H SO 端子 2.7 - 5.5 V - - 10 µA 0.7VDD - VDD V VSS - 0.3VDD V - - 1 µA -1 - - µA -100 -40 -15 µA VDD-0.4 - VDD V VSS - 0.4 V -2 - 2 µA -3- NJU3754 スイッチング特性 項 目 記号 条 件 （特記無き場合 VDD=2.7∼5.5V，VSS=0V，Ta=25℃） MIN TYP MAX 単位 CLK サイクル時間 tCYC CLK 200 - - ns CLK”H”パルス幅 tWCH CLK 90 - - ns CLK”L”パルス幅 tWCL CLK 90 - - ns CE”H”パルス幅 tWEH CE 100 - - ns tSS CE - CLK 100 - ns tHS CLK - CE 100 - ns tSPL P0~P10 - CE 50 - - ns tHPL CE - P0~P10 50 - - ns CE 立ち下がり後 出力遅延時間 tDSL CE - SO （注 6） - - 50 ns CLK 立ち下がり後 出力遅延時間 tDSS CLK - SO （注 6） - - 50 ns CE 立ち上がり後 データホールド時間 tDSZ CE - SO （注 6） - - 20 ns 立ち上がり時間 tR CLK 端子 - - 20 ns 立ち下がり時間 tF CLK, CE 端子 - - 20 ns CLK 立ち下がり前 CE セットアップ時間 CLK 立ち下がり後 CE ホールド時間 パラレルデータ セットアップ時間 パラレルデータ ホールド時間 （注 6）SO 端子に CL=50pF、15kΩの外付けﾌﾟﾙｱｯﾌﾟまたはﾌﾟﾙﾀﾞｳﾝ抵抗を接続して測定。 （注 7）全てのタイミングは、VDD の 30%および 70%を基準に規定しています。 -4- Ver.2014-08-21 NJU3754 NJU3555 タイミング CE tSPL P0~P10 tHPL VALID tSS tHS tCYC CLK tDSL tWCH tWCL tF tR SO tDSS tWEH CE tDSZ SO Ver.2014-08-21 -5- NJU3754 応用回路例 P0 P1 P2 P3 CE MCU CLK P4 P5 P6 P7 NJU3754 P8 P9 SO P10 ＜注意事項＞ このデータブックの掲載内容の正確さには 万全を期しておりますが、掲載内容について 何らかの法的な保証を行うものではありませ ん。とくに応用回路については、製品の代表 的な応用例を説明するためのものです。また、 工業所有権その他の権利の実施権の許諾を伴 うものではなく、第三者の権利を侵害しない ことを保証するものでもありません。 -6- Ver.2014-08-21