本ドキュメントはCypress (サイプレス) 製品に関する情報が記載されております。 AN04-00224-1 Spread S pectrum Clock Generator スペクトラム拡散クロックジェネレータ SSCG SSCG を用いた非同期データ転送 AN04-00224-1 注意事項 本資料の記載内容は、予告なしに変更することがありますので、ご用命の際は営業部 門にご確認ください。 本資料に記載された動作概要や応用回路例は、半導体デバイスの標準的な動作や使い 方を示したもので、実際に使用する機器での動作を保証するものではありません。し たがいまして、これらを使用するにあたってはお客様の責任において機器の設計を行 ってください。これらの使用に起因する損害などについては、当社はその責任を負い ません。 本資料に記載された動作概要・回路図を含む技術情報は、当社もしくは第三者の特許 権、著作権等の知的財産権やその他の権利の使用権または実施権の許諾を意味するも のではありません。また、これらの使用について、第三者の知的財産権やその他の権 利の実施ができることの保証を行うものではありません。したがって、これらの使用 に起因する第三者の知的財産権やその他の権利の侵害について、当社はその責任を負 いません。 本資料に記載された製品は、通常の産業用、一般事務用、パーソナル用、家庭用など の一般的用途に使用されることを意図して設計・製造されています。極めて高度な安 全性が要求され、仮に当該安全性が確保されない場合、社会的に重大な影響を与えか つ直接生命・身体に対する重大な危険性を伴う用途（原子力施設における核反応制御、 航空機自動飛行制御、航空交通管制、大量輸送システムにおける運行制御、生命維持 のための医療機器、兵器システムにおけるミサイル発射制御をいう）、ならびに極め て高い信頼性が要求される用途（海底中継器、宇宙衛星をいう）に使用されるよう設 計・製造されたものではありません。したがって、これらの用途にご使用をお考えの お客様は、必ず事前に営業部門までご相談ください。ご相談なく使用されたことによ り発生した損害などについては、責任を負いかねますのでご了承ください。 半導体デバイスはある確率で故障が発生します。当社半導体デバイスが故障しても、 結果的に人身事故、火災事故、社会的な損害を生じさせないよう、お客様は、装置の 冗長設計、延焼対策設計、過電流防止対策設計、誤動作防止設計などの安全設計をお 願いします。 本資料に記載された製品を輸出または提供する場合は、外国為替及び外国貿易法およ び米国輸出管理関連法規等の規制をご確認の上、必要な手続きをおとりください。 本書に記載されている社名および製品名などの固有名詞は、各社の商標または登録商 標です。 Copyright© 2009 FUJITSU MICROELECTRONICS LIMITED all rights reserved 1 AN04-00224-1 改版履歴 版数 日付 内容 1.0 版 2009/5/18 新規作成 2 AN04-00224-1 目次 注意事項 ...................................................................... 1 改版履歴 ...................................................................... 2 目次 .......................................................................... 3 1 はじめに .................................................................. 4 2 非同期転送（非同期設計）の考え方........................................... 5 2.1 非同期通信への適用例................................................... 5 2.2 ジッタが厳しいシステムへの適用例....................................... 6 2.3 SSCGのタイプ別非同期設計の方法......................................... 7 3 AN04-00224-1 1 はじめに ここでは、スペクトラム拡散クロックジェネレータ（Spread Spectrum Clock Generator: 以下 SSCG）を用いた非同期データ転送の実現方法について紹介します。 4 AN04-00224-1 2 非同期転送（非同期設計）の考え方 システムによっては、ジッタが大きい拡散クロックをそのままシステムに利用できない 例があります。例えば USB や CAN といった通信規格上でジッタの定義がされているものは そのジッタ内での拡散しかすることができません。また後段デバイスの仕様などでジッタ 規格が厳しい場合も考えられます。しかし、SSCG の特性上、少しの拡散率（変調度）では 大きな EMI 低減効果を期待することはできません。 こ こ で は 、 拡 散 ク ロ ッ ク を 利 用 し て 且 つ 大 き な EMI 低 減 効 果 を 得 る た め に 、 FIFO/Line-Buffer 等を利用した非同期設計の考え方を紹介します。 2.1 非同期通信への適用例 図 1 に非同期通信への適用例を示します。 非同期通信では、拡散クロックをそのまま使用するとデータ送受信の許容誤差を超えて しまうことが容易に想像できます。図１では、受信側に FIFO による同期化回路を準備し、 送信/受信共に拡散クロックを利用してデータ送受信ができるような回路構成としていま す。 FIFO の段数は、拡散クロックの変調度や通信ボーレート等に依存しますが、±0.5%変調 時の場合、8～24 段程度で実現できます。 SS Off EMIレベル大 送信Device 受信Device Data CLK1 CLK2 FIFOで同期化 SS On 受信Device 送信Device EMIレベル小 Data CLK1 SSCG FIFO SSCLK CLK2 図 1． 非同期通信への SS クロック適用例 5 AN04-00224-1 2.2 ジッタが厳しいシステムへの適用例 図 2 に、ジッタが厳しいシステムへの適用例を示します。 図 1 と同様、拡散クロックをそのまま使用するとシステムの動作に影響を与えてしまう ような場合、クロック受信側に FIFO による同期化回路を準備し、送信/受信共に拡散クロ ックを利用してデータ送受信ができるような回路構成にすることで拡散クロックを利用す ることができます。 SS Off EMIレベル大 送信Device ジッタ規格が厳しいアプリ 受信Device Data ~♪ CLK FIFOで変調の影響を除去 受信Device ジッタ規格が厳しい部分を分離 送信Device SS On Data FIFO ~♪ EMIレベル小 SSCLK SSCG 図 2． ジッタが厳しいシステムへの SS クロック適用例 6 CLK AN04-00224-1 2.3 SSCGの非同期設計の方法 SSCG は、内部に PLL が搭載されているため、入力クロック（原振）と出力クロックは非 同期となります。拡散クロックを利用したデータ転送時には、入力クロックと出力クロッ クの間で非同期設計が必要となります。 下記 3 つを例として説明します。 (1)入力周波数 ＝ 出力周波数 (1 逓倍) の場合 センタースプレッド品を利用して、FIFO 等を用いた非同期設計が可能です。 (2)入力周波数 ＞ 出力周波数 （1 逓倍・ダウンスプレッド）の場合 ダウンスプレッド品を利用して、転送データを格納するための充分な容量の メモリ/FIFO 等を用いた非同期設計が可能です。 (3)入力周波数 ＜ 出力周波数 の場合 入力周波数に対して、拡散クロックの最小周波数が高い場合、FIFO 等を用いた 非同期設計が可能です。 （上記条件は、（入力周波数 ＜ 出力周波数 ＊ （1±変調度） の場合。） それぞれの構成例およびタイミングについて図 3、図 4、図 5 に示します。 FIFO の必要段数の目安については、表 1 に一覧をまとめましたのであわせてご参照下 さい。 Input Data Data Transmitter FIFO n段 Clk in Output Data Data Receiver Clk Out Output Enable SSCG Full FIFO 6段構成の例 FIFO n/2段 D0 Empty FIFO3段分(n/2)Data が溜まったところから Read開始 D0 D1 D0 D1 D2 D1 D2 D3 D3 D4 D5 D6 D2 D2 D3 D3 D4 D4 D5 D4 D5 D6 D7 D4 D5 D5 D6 D7 D6 D7 D8 D7 D8 D9 D8 D9 D10 CLK-in D1 Input Data D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D3 D4 D5 D6 D7 Output Enable CLK-out (SS-Clock) D0 Output Data 図 3．入力周波数 ＝ 出力周波数 (1 逓倍) 7 D1 D2 の場合におけるデータ転送タイミング AN04-00224-1 Input Data Data Transmitter Output Data Data Receiver メモリ Clk in WE RE Clk Out SSCG CLK-in Input Data D0 D1 D2 D3 D4 D5 Write Enable(WE) Read Enable(RE) CLK-out (SS-Clock) D0 Output Data 図 5．入力周波数 ＞ 出力周波数 D1 D2D3 D4 （1 逓倍・ダウンスプレッド）の場合における データ転送タイミング Input Data Data Transmitter FIFO 2段 Clk in Output Data Data Receiver empty Clk Out SSCG(2逓倍) FIFO Empty D0 D3 D4 D2 D1 D5 D8 D7 D6 D9 D10 CLK-in Input Data D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 Empty(Data Valid) CLK-out (SS-Clock) Output Data D0 D1 図 6．入力周波数 ＜ D2 出力周波数 D3 D4 D5 D6 D7 D8 D9 D10 の場合におけるデータ転送タイミング 8 AN04-00224-1 表１．拡散クロック使用の際必要な FIFO 段数の目安 周波数 基本型格 Sub型格,機能設定 変調度毎のFIFO段数 ±0.5% ±1.0% ±1.5% ±2.0% 16.6～33.4MHz 8 20 FREQ=L 16.6～33.4MHz 10 22 FREQ=H 33.0～67.0MHz 14 36 FREQ=L 40.0～80.0MHz 16 42 FREQ=H 67.0～134MHz 24 68 FREQ1,0=LL 16.6～40.0MHz 10 22 FREQ1,0=HL 33.0～67.0MHz 14 36 FREQ1,0=HH 40.0～80.0MHz 16 42 FREQ1,0=LH 67.0～134MHz 24 68 112 33.0～67.0MHz 14 24 36 113 16.6～40.0MHz 10 16 22 110,112 12.5～25.0MHz 6 8 111,113 25.0～50.0MHz 8 12 MB88161 MLTP=L 20.0～28.0MHz 6 8 12 MB88162 MLTP=L 12.0～28.0MHz 6 8 12 MB88151A 100 FREQ1,0=LL MB88152A 110 FREQ1,0=LH FREQ1,0=HL FREQ1,0=HH MB88153A MB88154A MB88155 110 111 111 112 ― 9 以上 ―