5.0MB

32 ビット・マイクロコントローラ
FM4 ファミリ
アナログマクロ編
PERIPHERAL MANUAL
Cypress (サイプレス)のマイコンを効率的に開発するための情報を下記 URL にてご紹介いたします。
ご採用を検討中、またはご採用いただいたお客様に有益な情報を公開しています。
http://www.spansion.com/jp/support/microcontrollers/
Publication Number FM4_MN709-00003
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Revision 4.0
Issue Date May 27, 2015
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FM4_MN709-00003-4v0-J, May 27, 2015
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はじめに
Cypress 製品につきまして、平素より格別のご愛顧を賜り厚くお礼申し上げます。
本ファミリをご利用になる前に、本書およびご使用する製品の『データシート』をご一読ください。
本書の目的と対象読者
本書は、実際に本ファミリを使用して製品を開発される技術者を対象に、本ファミリの機能や動作, 使い方
について解説しています。アナログマクロ, タイマ, 通信マクロに関する記述は、別冊のペリフェラルマ
ニュアルを参照してください。
<注意事項>
本マニュアルは周辺機能の構成および動作を説明するものであり、各デバイスの仕様を説明するものではあ
りません。
デバイス仕様の詳細については、それぞれのデータシートを参照してください。
商標
ARM and Cortex are the registered trademarks of ARM Limited in the EU and other countries.
その他の社名および製品名は各社の商標もしくは登録商標です。
サンプルプログラムおよび開発環境
FM4 ファミリの周辺機能を動作させるためのサンプルプログラムを無償で提供しております。また、本
ファミリで使用する開発環境も掲載しています。当社マイコンの動作仕様や使用方法の確認などにお役立て
ください。
マイコンサポート情報
http://www.spansion.com/jp/support/microcontrollers/
<注意事項>
−
サンプルプログラムは、予告なしに変更することがあります。また、サンプルプログラムは標準的な
動作や使い方を示したものですので、お客様のシステム上でご使用の際は十分評価された上でご使用
ください。
また、サンプルプログラムの使用に起因し生じた損害については、当社は一切その責任を負いません。
本書の全体構成
ペリフェラルマニュアルには、以下に示す 2 つの章および Appendixes から構成されています。
CHAPTER 1-1: A/D コンバータ
CHAPTER 1-2: 12 ビット A/D コンバータ
CHAPTER 1-3: A/D タイマトリガ選択
CHAPTER 2: 12 ビット D/A コンバータ
Appendixes
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関連マニュアル
本ファミリに関連するマニュアルを示します。状況に応じて必要なマニュアルを参照してください。
本書に記載したマニュアルの内容は予告なく変更することがあります。最新版をお問い合わせください。
ペリフェラルマニュアル
 FM4 ファミリ ペリフェラルマニュアル (MN709-00001)
以降、
『ペリフェラルマニュアル』とよびます。
 FM4 ファミリ ペリフェラルマニュアル タイマ編 (MN709-00002)




以降、
『タイマ編』とよびます。
FM4 ファミリ ペリフェラルマニュアル アナログマクロ編 (本書)
以降、
『アナログマクロ編』とよびます。
FM4 ファミリ ペリフェラルマニュアル 通信マクロ編 (MN709-00004)
以降、
『通信マクロ編』とよびます。
FM4 ファミリ ペリフェラルマニュアル Ethernet 編 (MN709-00017)
以降、
『Ethernet 編』とよびます。
FM4 ファミリ ペリフェラルマニュアル GDC 編 (MN709-00014)
以降、
『GDC 編』とよびます。
データシート
デバイス仕様, 電気的特性, 外形寸法, オーダ型格などの詳細は以下を参照してください。
 32 ビット FM4 ファミリ データシート
<注意事項>
−
データシートはシリーズごとに用意されています。
ご使用する製品のデータシートを参照してください。
CPU プログラミングマニュアル
ARM Cortex-M4F コアの詳細は http://www.arm.com/ から入手できる以下を参照してください。
 Cortex-M4 テクニカルリファレンスマニュアル
 ARMv7-M アーキテクチャ アプリケーション レベル リファレンス マニュアル
フラッシュプログラミングマニュアル
内蔵されているフラッシュメモリの機能や動作の詳細は以下を参照してください。
 FM4 ファミリ フラッシュプログラミングマニュアル
<注意事項>
−
フラッシュプログラミングマニュアルはシリーズごとに用意されています。
ご使用する製品のフラッシュプログラミングマニュアルを参照してください。
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本書の使い方
機能の探し方
本書では次の方法で、使いたい機能の説明を探すことができます。
 目次から探す
本書の内容を記載順に示します。
 レジスタから探す
本文中では各レジスタの配置アドレスを記載しておりません。各レジスタのアドレスを確認すると
きは『Appendixes』の『A.レジスタマップ』を参照してください。
章について
本書では、基本的に 1 つの周辺機能を 1 つの章で説明しています。
用語について
本書で使用している用語について示します。
用語
説明
ワード
32 ビット単位でのアクセスを指します。
ハーフワード
16 ビット単位でのアクセスを指します。
バイト
8 ビット単位でのアクセスを指します。
表記について
 本書のレジスタ説明中のビット構成図では以下のように表記しています。
− bit:
ビット番号
− Field:
ビットフィールド名
− 属性:
各ビットのリード、ライト属性
−
−
−
−
R:
W:
リードオンリ
ライトオンリ
R/W:
-:
リード・ライト可能
未定義
− 初期値:
−
−
−
リセット直後のレジスタ初期値
0:
1:
初期値 0
初期値 1
X:
初期値不定
 本書では、複数のビットを以下のように表記しています。
例 : bit7 から bit0 の場合は bit7:0
 本書では、アドレスなどの数値を以下のように表記しています。
− 16 進数:
プレフィックス(接頭辞)として 0x を付けて表記しています(例 : 0xFFFF)。
− 2 進数:
プレフィックス(接頭辞)として 0b を付けて表記しています(例 : 0b1111)。
− 10 進数:
数値だけで表記しています(例 : 1000)。
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本マニュアルにおける対象製品
 本書では、各製品を以下の分類に分け、それぞれの分類ごとに以下のように表記しています。
本書内の"TYPE1-M4"などの表記は、以下の一覧の FM4 ファミリ製品に置き換えてお読みください。
Table 1 対象型格一覧(TYPE1-M4 製品)
タイプ名*
フラッシュメモリサイズ
1024 Kbytes
768 Kbytes
512 Kbytes
MB9BF567M
MB9BF566M
MB9BF567N
MB9BF566N
MB9BF567R
MB9BF566R
MB9BF468M
MB9BF467M
MB9BF466M
MB9BF468N
MB9BF467N
MB9BF466N
MB9BF468R
MB9BF467R
MB9BF466R
MB9BF368M
MB9BF367M
MB9BF366M
MB9BF368N
MB9BF367N
MB9BF366N
MB9BF368R
MB9BF367R
MB9BF366R
MB9BF168M
MB9BF167M
MB9BF166M
MB9BF168N
MB9BF167N
MB9BF166N
MB9BF168R
MB9BF167R
MB9BF166R
MB9BF568M
MB9BF568N
MB9BF568R
MB9BF568RF
TYPE1-M4
*: FM4 ファミリペリフェラルマニュアルにおいて製品を分類するために使用している表記です。
Table 2 対象型格一覧(TYPE2-M4 製品)
タイプ名*
TYPE2-M4
フラッシュメモリサイズ
512 Kbytes
384 Kbytes
256 Kbytes
MB9BF566K
MB9BF565K
MB9BF564K
MB9BF566L
MB9BF565L
MB9BF564L
MB9BF466K
MB9BF465K
MB9BF464K
MB9BF466L
MB9BF465L
MB9BF464L
MB9BF366K
MB9BF365K
MB9BF364K
MB9BF366L
MB9BF365L
MB9BF364L
MB9BF166K
MB9BF165K
MB9BF164K
MB9BF166L
MB9BF165L
MB9BF164L
*: FM4 ファミリペリフェラルマニュアルにおいて製品を分類するために使用している表記です。
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Table 3 対象型格一覧(TYPE3-M4 製品)
フラッシュメモリサイズ
タイプ名*
2 Mbytes
1.5 Mbytes
1 Mbytes
S6E2CC9 L0AGL20
S6E2CC8 LHAGL20
S6E2CCA L0AGL20
S6E2CCA LHAGL20
S6E2CCAJ0AGV20
S6E2CCAJHAGV20
S6E2CCAJ0AGB10
S6E2CCAJHAGB10
S6E2CCAH0AGV20
S6E2CCAHHAGV20
S6E2CCAJGAGV20
S6E2CCAJGAGB10
SRAM サイズ
256 Kbytes
S6E2CC8 L0AGL20
S6E2CC9 LHAGL20
S6E2CC8J0AGV20
S6E2CC9J0AGV20
S6E2CC8JHAGV20
S6E2CC9JHAGV20
S6E2CC8J0AGB10
S6E2CC9J0AGB10
S6E2CC8JHAGB10
S6E2CC9JHAGB10
S6E2CC8H0AGV20
S6E2CC9H0AGV20
S6E2CC8HHAGV20
S6E2CC9HHAGV20
S6E2CC8JGAGB10
-
S6E2CC8JFAGB10
S6E2CCAJFAGB10
TYPE3-M4
フラッシュなし
S6E2C5A L0AGL20
S6E2C59 L0AGL20
S6E2C58 L0AGL20
S6E2C5AJ0AGV20
S6E2C59J0AGV20
S6E2C58J0AGV20
S6E2C5AJ0AGB10
S6E2C59J0AGB10
S6E2C58J0AGB10
S6E2C5AH0AGV20
S6E2C59H0AGV20
S6E2C58H0AGV20
S6E2C4A L0AGL20
S6E2C49 L0AGL20
S6E2C48 L0AGL20
S6E2C4AJ0AGV20
S6E2C49J0AGV20
S6E2C48J0AGV20
S6E2C4AJ0AGB10
S6E2C49J0AGB10
S6E2C48J0AGB10
S6E2C4AH0AGV20
S6E2C49H0AGV20
S6E2C48H0AGV20
S6E2C3A L0AGL20
S6E2C39 L0AGL20
S6E2C38 L0AGL20
S6E2C3AJ0AGV20
S6E2C39J0AGV20
S6E2C38J0AGV20
S6E2C3AJ0AGB10
S6E2C39J0AGB10
S6E2C38J0AGB10
S6E2C3AH0AGV20
S6E2C39H0AGV20
S6E2C38H0AGV20
S6E2C2A L0AGL20
S6E2C29 L0AGL20
S6E2C28L0AGL20
S6E2C2A LHAGL20
S6E2C29 LHAGL20
S6E2C28LHAGL20
S6E2C2AJ0AGV20
S6E2C29J0AGV20
S6E2C28J0AGV20
S6E2C2AJHAGV20
S6E2C29JHAGV20
S6E2C28JHAGV20
S6E2C2AJ0AGB10
S6E2C29J0AGB10
S6E2C28J0AGB10
-
-
-
-
S6E2C2AJHAGB10
S6E2C29JHAGB10
S6E2C28JHAGB10
S6E2C2AH0AGV20
S6E2C29H0AGV20
S6E2C28H0AGV20
S6E2C2AHHAGV20
S6E2C29HHAGV20
S6E2C28HHAGV20
S6E2C1AL0AGL20
S6E2C19L0AGL20
S6E2C18L0AGL20
S6E2C10H2AGV20
S6E2C1AJ0AGV20
S6E2C19J0AGV20
S6E2C18J0AGV20
S6E2C10J2AGV20
S6E2C1AJ0AGB10
S6E2C19J0AGB10
S6E2C18J0AGB10
S6E2C10J2AGB10
S6E2C1AH0AGV20
S6E2C19H0AGV20
S6E2C18H0AGV20
S6E2C10L2AGL20
*: FM4 ファミリペリフェラルマニュアルにおいて製品を分類するために使用している表記です。
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Table 4 対象型格一覧(TYPE4-M4 製品)
フラッシュメモリサイズ
タイプ名*
VRAM 512 Kbytes
384Kbytes
VRAM 512 Kbytes
+
VFLASH 2 Mbytes
S6E2D35G0AGB30
S6E2D35G0AGV20
S6E2D35G0AGE20
S6E2D35GJAMV20
S6E2D35J0AGV20
S6E2D55G0AGB30
S6E2D55G0AGV20
S6E2D55G0AGE20
S6E2D55GJAMV20
S6E2D55J0AGV20
TYPE4-M4
S6E2DF5G0AGB30
S6E2DF5G0AGV20
S6E2DF5G0AGE20
S6E2DF5GJAMV20
S6E2DF5J0AGV20
S6E2DH5G0AGB30
S6E2DH5G0AGV20
S6E2DH5G0AGE20
S6E2DH5GJAMV20
S6E2DH5J0AGV20
*: FM4 ファミリペリフェラルマニュアルにおいて製品を分類するために使用している表記です。
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Table 5 対象型格一覧(TYPE5-M4 製品)
フラッシュメモリサイズ
タイプ名*
TYPE5-M4
1 Mbytes
512 Kbytes
S6E2GM8JHAGV20
S6E2GM6JHAGV20
S6E2GM8J0AGV20
S6E2GM6J0AGV20
S6E2GM8HHAGV20
S6E2GM6HHAGV20
S6E2GM8H0AGV20
S6E2GM6H0AGV20
S6E2GK8JHAGV20
S6E2GK6JHAGV20
S6E2GK8J0AGV20
S6E2GK6J0AGV20
S6E2GK8HHAGV20
S6E2GK6HHAGV20
S6E2GK8H0AGV20
S6E2GK6H0AGV20
S6E2GH8J0AGV20
S6E2GH6J0AGV20
S6E2GH8H0AGV20
S6E2GH6H0AGV20
S6E2G28JHAGV20
S6E2G26JHAGV20
S6E2G28J0AGV20
S6E2G26J0AGV20
S6E2G28HHAGV20
S6E2G26H0AGV20
S6E2G28H0AGV20
S6E2G38J0AGV20
S6E2G36J0AGV20
S6E2G38H0AGV20
S6E2G36H0AGV20
*: FM4 ファミリペリフェラルマニュアルにおいて製品を分類するために使用している表記です。
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Table 6 対象型格一覧(TYPE6-M4 製品)
フラッシュメモリサイズ
タイプ名*
TYPE6-M4
512 Kbytes
256 Kbytes
S6E2HG6G0AGV20
S6E2HG4G0AGV20
S6E2HG6F0AGV20
S6E2HG4F0AGV20
S6E2HG6E0AGV20
S6E2HG4E0AGV20
S6E2HG6G0AGB10
S6E2HG4G0AGB10
S6E2HE6G0AGV20
S6E2HE4G0AGV20
S6E2HE6F0AGV20
S6E2HE4F0AGV20
S6E2HE6E0AGV20
S6E2HE4E0AGV20
S6E2HE6G0AGB10
S6E2HE4G0AGB10
S6E2H46G0AGV20
S6E2H44G0AGV20
S6E2H46F0AGV20
S6E2H44F0AGV20
S6E2H46E0AGV20
S6E2H44E0AGV20
S6E2H46G0AGB10
S6E2H44G0AGB10
S6E2H16G0AGV20
S6E2H14G0AGV20
S6E2H16F0AGV20
S6E2H14F0AGV20
S6E2H16E0AGV20
S6E2H14E0AGV20
S6E2H16G0AGB10
S6E2H14G0AGB10
*: FM4 ファミリペリフェラルマニュアルにおいて製品を分類するために使用している表記です。
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Table of Contents
CHAPTER 1-1: A/D コンバータ .................................................................................................................... 15
1.構成 ............................................................................................................................................... 16
2.機能と動作 ......................................................................................................................................... 18
3.使用上の注意 ..................................................................................................................................... 19
CHAPTER 1-2: 12 ビット A/D コンバータ ................................................................................................... 21
1. 概要 ............................................................................................................................................... 22
2. 構成 ............................................................................................................................................... 23
3. 動作説明 ........................................................................................................................................... 24
3.1. A/D コンバータの動作許可 ................................................................................................... 25
3.2. A/D 変換動作......................................................................................................................... 26
3.2.1. スキャン変換動作 ................................................................................................... 27
3.2.2. 優先変換動作 .......................................................................................................... 29
3.2.3. 優先順位と状態遷移 ............................................................................................... 30
3.3. FIFO の動作 .......................................................................................................................... 32
3.3.1. スキャン変換の FIFO 動作 ..................................................................................... 33
3.3.2. スキャン変換の割込み ............................................................................................ 34
3.3.3. 優先変換の FIFO 動作 ............................................................................................ 36
3.3.4. 優先変換の割込み ................................................................................................... 37
3.3.5. FIFO データの有効・無効 ....................................................................................... 38
3.3.6. FIFO データレジスタのビット配置選択.................................................................. 39
3.4. A/D 比較機能......................................................................................................................... 40
3.5. レンジ比較機能 .................................................................................................................... 41
3.6. DMA 起動 .............................................................................................................................. 45
4. 設定手順例 ....................................................................................................................................... 46
4.1. A/D 動作許可設定手順例 ....................................................................................................... 47
4.2. スキャン変換設定手順例...................................................................................................... 48
4.3. 優先変換設定手順例 ............................................................................................................. 49
4.4. レンジ比較機能設定例 ......................................................................................................... 50
4.5. 変換時間の設定 .................................................................................................................... 52
5. レジスタ ........................................................................................................................................... 53
5.1. A/D コントロールレジスタ(ADCR)....................................................................................... 54
5.2. A/D ステータスレジスタ(ADSR) .......................................................................................... 56
5.3. スキャン変換コントロールレジスタ(SCCR) ....................................................................... 58
5.4. スキャン変換 FIFO 段数設定レジスタ(SFNS) ..................................................................... 60
5.5. スキャン変換 FIFO データレジスタ(SCFD) ........................................................................ 61
5.6. スキャン変換入力選択レジスタ(SCIS) ................................................................................ 63
5.7. 優先変換コントロールレジスタ(PCCR) .............................................................................. 64
5.8. 優先変換 FIFO 段数設定レジスタ(PFNS) ............................................................................ 66
5.9. 優先変換 FIFO データレジスタ(PCFD)................................................................................ 67
5.10. 優先変換入力選択レジスタ(PCIS) ..................................................................................... 69
5.11. A/D 比較値設定レジスタ(CMPD) ........................................................................................ 70
5.12. A/D 比較コントロールレジスタ(CMPCR)........................................................................... 71
5.13. サンプリング時間選択レジスタ(ADSS) ............................................................................. 73
5.14. サンプリング時間設定レジスタ(ADST) ............................................................................. 74
5.15. クロック分周比設定レジスタ(ADCT) ................................................................................ 76
5.16. A/D 動作許可設定レジスタ(ADCEN) .................................................................................. 77
5.17. 上限しきい値設定レジスタ(WCMPDH) ............................................................................. 79
5.18. レンジ比較コントロールレジスタ(WCMPCR)................................................................... 80
5.19. 下限しきい値設定レジスタ(WCMPDL) .............................................................................. 82
5.20. レンジ比較チャネル選択レジスタ(WCMPSR) ................................................................... 83
5.21. レンジ比較しきい値超過フラグレジスタ(WCMRCOT) ..................................................... 84
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5.22. レンジ比較フラグレジスタ(WCMRCIF) ............................................................................ 85
CHAPTER 1-3: A/D タイマトリガ選択 ......................................................................................................... 87
1. 概要 ............................................................................................................................................... 88
2. レジスタ ........................................................................................................................................... 89
2.1. スキャン変換タイマトリガ選択レジスタ(SCTSL) ............................................................... 90
2.2. 優先変換タイマトリガ選択レジスタ(PRTSL) ...................................................................... 91
CHAPTER 1-4: A/D コンバータ オフセットキャリブレーション機能 ......................................................... 93
1. 概要 ............................................................................................................................................... 94
2. 構成・ブロックダイヤグラム........................................................................................................... 95
3. 動作説明 ........................................................................................................................................... 96
3.1. A/D コンバータ オフセットキャリブレーション機能の動作 ............................................... 96
3.1.1. オフセットキャリブレーション値設定 ................................................................... 96
3.1.2. A/D コンバータオフセットキャリブレーション ...................................................... 97
3.1.3. A/D コンバータオフセットキャリブレーション設定例 ......................................... 100
3.1.4. オフセットキャリブレーション値算出 ................................................................. 100
4. 設定手順例 ..................................................................................................................................... 101
5. レジスタ一覧.................................................................................................................................. 103
5.1. キャリブレーション設定レジスタ(CALSR) ....................................................................... 104
6. 使用上の注意.................................................................................................................................. 105
CHAPTER 2: 12 ビット D/A コンバータ..................................................................................................... 107
1. 概要 ............................................................................................................................................. 108
2. 構成 ............................................................................................................................................. 109
3. 動作説明 ......................................................................................................................................... 110
4. 設定手順例 ..................................................................................................................................... 112
5. レジスタ ......................................................................................................................................... 113
5.1. D/A コントロールレジスタ(DACR)..................................................................................... 114
5.2. D/A データレジスタ(DADR) ............................................................................................... 115
Appendixes ................................................................................................................................................ 117
A. レジスタマップ.............................................................................................................................. 118
1. レジスタマップ .............................................................................................................................. 120
1.1. FLASH_IF ........................................................................................................................... 121
1.1.1. TYPE1-M4, TYPE2-M4 製品 ................................................................................. 121
1.1.2. TYPE3-M4 製品 ..................................................................................................... 122
1.1.3. TYPE4-M4, TYPE5-M4, TYPE6-M4 製品 .............................................................. 123
1.2. Unique ID ............................................................................................................................ 124
1.3. ECC Capture Address ........................................................................................................ 124
1.4. Clock/Reset ........................................................................................................................ 125
1.4.1. TYPE1-M4, TYPE2-M4 製品 ................................................................................. 125
1.4.2. TYPE3-M4, TYPE4-M4, TYPE5-M4, TYPE6-M4 製品........................................... 127
1.5. HW WDT............................................................................................................................. 129
1.6. SW WDT ............................................................................................................................. 129
1.7. Dual_Timer ......................................................................................................................... 130
1.8. MFT .................................................................................................................................... 131
1.8.1. TYPE1-M4, TYPE2-M4 製品 ................................................................................. 131
1.8.2. TYPE3-M4, TYPE4-M4, TYPE5-M4, TYPE6-M4 製品........................................... 134
1.9. PPG .................................................................................................................................... 137
1.10. Base Timer ....................................................................................................................... 140
1.11. IO Selector for Base Timer ............................................................................................... 141
1.12. QPRC ............................................................................................................................... 142
1.12.1. TYPE1-M4, TYPE2-M4, TYPE6-M4 製品 ............................................................ 142
1.12.2. TYPE3-M4, TYPE4-M4, TYPE5-M4 製品 ............................................................ 143
1.13. QPRC NF .......................................................................................................................... 143
1.14. A/DC ................................................................................................................................. 144
12
CONFIDENTIAL
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P E R I P H E R A L
M A N U A L
1.15. CR Trim ............................................................................................................................ 145
1.16. EXTI .................................................................................................................................. 146
1.16.1. TYPE1-M4, TYPE2-M4, TYPE3-M4, TYPE4-M4 製品......................................... 146
1.16.2. TYPE5-M4, TYPE6-M4 製品 ............................................................................... 146
1.17. INT-Req. READ ................................................................................................................ 147
1.17.1. TYPE1-M4, TYPE2-M4, TYPE6-M4 製品 ............................................................ 147
1.17.2. TYPE3-M4, TYPE5-M4 製品 ............................................................................... 154
1.17.3. TYPE4-M4 製品 ................................................................................................... 161
1.18. D/AC ................................................................................................................................. 168
1.19. HDMI-CEC ........................................................................................................................ 168
1.20. GPIO ................................................................................................................................. 169
1.20.1. TYPE1-M4, TYPE2-M4, TYPE6-M4 製品 ............................................................ 169
1.20.2. TYPE3-M4 製品 ................................................................................................... 176
1.20.3. TYPE4-M4 製品 ................................................................................................... 184
1.20.4. TYPE5-M4 製品 ................................................................................................... 192
1.21. LVD ................................................................................................................................... 200
1.22. DS_Mode .......................................................................................................................... 200
1.23. USB Clock ........................................................................................................................ 201
1.24. CAN_Prescaler ................................................................................................................. 202
1.25. MFS .................................................................................................................................. 202
1.26. CRC .................................................................................................................................. 204
1.27. Watch Counter .................................................................................................................. 204
1.28. RTC .................................................................................................................................. 205
1.28.1. TYPE1-M4, TYPE2-M4, TYPE3-M4, TYPE6-M4 製品 ........................................ 205
1.28.2. TYPE4-M4 製品 .................................................................................................. 208
1.28.3. TYPE5-M4 製品 ................................................................................................... 212
1.29. Low-speed CR Prescaler .................................................................................................. 212
1.30. Peripheral Clock Gating .................................................................................................... 213
1.30.1. TYPE1-M4, TYPE2-M4 製品 ............................................................................... 213
1.30.2. TYPE3-M4, TYPE4-M4 製品 ............................................................................... 213
1.30.3. TYPE5-M4, TYPE6-M4 製品 ............................................................................... 214
1.31. Smart Card Interface......................................................................................................... 215
1.32. MFSI2S ............................................................................................................................. 216
1.33. I2S_Prescaler ................................................................................................................... 217
1.33.1. TYPE3-M4 製品 ................................................................................................... 217
1.33.2. TYPE4-M4 製品 ................................................................................................... 218
1.34. GDC_Prescaler ................................................................................................................. 219
1.35. EXT-Bus I/F ...................................................................................................................... 220
1.35.1. TYPE1-M4 製品 ................................................................................................... 220
1.35.2. TYPE3-M4, TYPE4-M4, TYPE5-M4, TYPE6-M4 製品......................................... 223
1.36. USB .................................................................................................................................. 226
1.37. DMAC ............................................................................................................................... 228
1.38. DSTC ................................................................................................................................ 230
1.39. CAN .................................................................................................................................. 232
1.40. Ethernet-MAC ................................................................................................................... 234
1.41. Ethernet-Control................................................................................................................ 234
1.42. I2S .................................................................................................................................... 235
1.43. SD-Card ............................................................................................................................ 235
1.44. CAN FD ............................................................................................................................ 236
1.45. Programmable-CRC ......................................................................................................... 239
1.46. WorkFlash_IF.................................................................................................................... 239
1.47. High-Speed Quad SPI Controller ...................................................................................... 240
1.47.1. TYPE3-M4 製品 .................................................................................................. 240
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P E R I P H E R A L
M A N U A L
1.47.2. TYPE4-M4 製品 .................................................................................................. 243
1.48. HyperBus Interface ........................................................................................................... 246
1.49. GDC Sub System Controller ............................................................................................. 247
1.50. GDC Sub System SDRAM Controller ............................................................................... 250
B. 注意事項一覧 ................................................................................................................................. 251
1. 高速 CR クロックをマスタクロックに使用する場合の注意事項 ................................................... 252
主な変更内容 ............................................................................................................................................... 253
14
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CHAPTER 1-1: A/D コンバータ
A/D コンバータの機能と動作について説明します。
1. 構成
2. 機能と動作
3. 使用上の注意
管理コード: 9BFADCTOP_FM4-J01.0
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15
CHAPTER 1-1: A/D コンバータ
1. 構成
P E R I P H E R A L
1.
M A N U A L
構成
A/D コンバータは、外部端子からのアナログ入力電圧をデジタル値に変換します。
A/D コンバータ構成
 分解能 12 ビットの A/D コンバータを最大 3 ユニット搭載
 最大 32 チャネルのアナログ入力から任意のチャネルを任意のユニットへ選択可能
 A/D 変換の起動要因として、以下が選択できます。
優先変換起動要因
− 外部端子からのトリガ入力
タイマトリガ入力(ベースタイマあるいは多機能タイマ)
ソフトウェア起動
− スキャン変換起動要因
タイマトリガ入力(ベースタイマあるいは多機能タイマ)
ソフトウェア起動
16
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CHAPTER 1-1: A/D コンバータ
1. 構成
P E R I P H E R A L
M A N U A L
Figure 1-1 に A/D コンバータと関連回路のブロックダイヤグラムを示します。
Figure 1-1 A/D コンバータと関連回路のブロックダイヤグラム
SEL
多機能タイマunit0 ADC0スキャン起動
多機能タイマunit1 ADC0スキャン起動
多機能タイマunit2 ADC0スキャン起動
スキャン変換
タイマ起動
ベースタイマ ch.0~ch.13出力(14要因)
SEL
多機能タイマunit0 ADC0優先起動
多機能タイマunit1 ADC0優先起動
多機能タイマunit2 ADC0優先起動
優先変換
タイマ起動
ADC
unit0
ベースタイマ ch.0~ch.13出力(14要因)
優先変換
外部トリガ起動
SEL
多機能タイマunit0 ADC1スキャン起動
多機能タイマunit1 ADC1スキャン起動
多機能タイマunit2 ADC1スキャン起動
アナログ信号
外部入力端子
スキャン変換
タイマ起動
AN00
AN01
ベースタイマ ch.0~ch.13出力(14要因)
A/D起動トリガ
外部入力端子
SEL
多機能タイマunit0 ADC1優先起動
多機能タイマunit1 ADC1優先起動
多機能タイマunit2 ADC1優先起動
優先変換
タイマ起動
ADC
unit1
ベースタイマ ch.0~ch.13出力(14要因)
Analog Selector
AN02
AN03
AN04
ADTG_0
ADTG_2
優先変換
外部トリガ起動
I/O ポート
選択回路
ADTG_1
AN31
ADTG_8
SEL
多機能タイマunit0 ADC2スキャン起動
多機能タイマunit1 ADC2スキャン起動
多機能タイマunit2 ADC2スキャン起動
スキャン変換
タイマ起動
ベースタイマ ch.0~ch.13出力(14要因)
SEL
多機能タイマunit0 ADC2優先起動
多機能タイマunit1 ADC2優先起動
多機能タイマunit2 ADC2優先起動
優先変換
タイマ起動
ADC
unit2
ベースタイマ ch.0~ch.13出力(14要因)
優先変換
外部トリガ起動
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CHAPTER 1-1: A/D コンバータ
2. 機能と動作
P E R I P H E R A L
2.
M A N U A L
機能と動作
A/D コンバータの機能と動作について下記関連する章の説明を参照してください。
12 ビット A/D コンバータ動作
12 ビット A/D コンバータの変換動作については、
『12 ビット A/D コンバータ』の章を参照してください。
12 ビット A/D タイマトリガ選択動作
12 ビット A/D コンバータのタイマトリガ選択の動作については、
『A/D タイマトリガ選択』の章を参照して
ください。
18
CONFIDENTIAL
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CHAPTER 1-1: A/D コンバータ
3. 使用上の注意
P E R I P H E R A L
3.
M A N U A L
使用上の注意
注意事項を示します。
12 ビット A/D コンバータの注意事項
 A/D コンバータを複数搭載している製品は、複数チャネル同時 A/D 変換ができます。ただし、複数のユ
ニットで同じチャネルを選択しないでください。
 製品によっては、アナログ入力の一部のチャネルが使用できないものがあります。使用できないチャネル
の選択レジスタ(SCIS0, SCIS1, SCIS2, SCIS3), サンプリング時間選択レジスタ(ADSS0, ADSS1, ADSS2,
ADSS3)は初期値から変更は禁止です。
 本ファミリにおいて、優先変換時のアナログ入力チャネルは優先変換入力選択レジスタ(PCIS)の P1A[2:0]
で選択してください。12 ビット A/D コンバータの優先変換コントロールレジスタ(PCCR)の ESCE ビット
は、常に"0"を書き込んでください。
 本ファミリの A/D 割込み要求発生を利用した DMA 転送は、スキャン変換割込み要求の発生を利用した
DMA 転送にのみ対応しており、優先変換割込み要求による DMA 転送は対応していません。
 製品仕様と搭載チャネル数について
搭載されているアナログ入力数、AD 起動トリガに用いるベースタイマチャネル数などは製品ごとに異なり
ます。
ご使用する製品の『データシート』の品種構成で確認してください。
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CHAPTER 1-1: A/D コンバータ
3. 使用上の注意
P E R I P H E R A L
20
CONFIDENTIAL
M A N U A L
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CHAPTER 1-2: 12 ビット A/D コンバータ
12 ビット A/D コンバータの機能と動作について説明します。
1. 概要
2. 構成
3. 動作説明
4. 設定手順例
5. レジスタ
管理コード: 9xFBAD12M3_FM4-J01.0
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21
CHAPTER 1-2: 12 ビット A/D コンバータ
1. 概要
P E R I P H E R A L
1.
M A N U A L
概要
12 ビット A/D コンバータは、RC 逐次比較変換方式によりアナログ入力電圧を 12 ビットのデジタル値に変
換する機能です。
12 ビット A/D コンバータの特長
 12 ビットの分解能
 サンプル&ホールド回路付き RC 型逐次比較変換方式を採用
 入力チャネルごとにサンプリング時間を 2 種類から設定可能
 スキャン変換動作
− アナログ入力を複数チャネルから任意に複数選択可能
− 起動要因はソフトウェア/タイマ
− リピートモードあり
 優先変換動作
スキャン変換中においても優先変換の起動要因が発生すると、スキャン変換を中断し優先的に変換
を行うことが可能(優先度 1, 2 の 2 レベル用意、優先順位は優先度 1>優先度 2)
起動要因はソフトウェア/タイマ(優先度 2), 外部トリガ(優先度 1)
 FIFO 機能
− スキャン変換用 FIFO 16 段、優先変換用 FIFO 4 段搭載
− 設定した FIFO 段数にデータが書き込まれると、割込みを発生
 A/D 変換データの配置変更可能(MSB 側へシフト/LSB 側へシフトを選択可能)
 A/D 変換結果比較機能あり
 レンジ比較機能
− 上下限しきい値を設定可能
− 範囲内、もしくは、範囲外の検出のいずれかを設定可能
− 連続検出機能によりノイズ除去が可能。連続検出機能は 1~7 回の回数を指定可能
− 範囲外検出時は上限しきい値超過または下限しきい値未満の確認可能
 割込み要因は以下の 5 要因
スキャン変換用 FIFO 段数割込み
優先変換用 FIFO 段数割込み
FIFO オーバラン割込み(スキャン変換用・優先変換用共通)
A/D 変換結果比較割込み
レンジ比較割込み
 割込み要求による DMA 転送が可能
22
CONFIDENTIAL
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CHAPTER 1-2: 12 ビット A/D コンバータ
2. 構成
P E R I P H E R A L
2.
M A N U A L
構成
12 ビット A/D コンバータの構成を示します。
12 ビット A/D コンバータのブロックダイヤグラム
Figure 2-1 12 ビット A/D コンバータのブロックダイヤグラム
スキャン変換用 FIFO 16 段
優先変換用 FIFO 4 段
バッファ
D/A コンバータ
アナログ入力 n
アナログ入力 n-1
・
・
・
・
アナログ入力 3
M
P
X
A/D コンバータ
サンプル
周
辺
バ
ス
&
ホールド
制御部
コンパレータ
アナログ入力 2
アナログ入力 1
チャネル&状態
アナログ入力 0
制御部
タイマトリガ
A/D 結果比較割込み
FIFO オーバラン割込み
外部トリガ端子
スキャン FIFO 割込み
優先 FIFO 割込み
レンジ比較割込み
入力インピーダンス
A/D コンバータのサンプリング回路は Figure 2-2 の等価回路で表されます。外部インピーダンス Rext は、ご
使用する製品の『データシート』の「電気的特性」を参照してサンプリング時間を超えない値にしてくださ
い。
Figure 2-2 入力インピーダンス等価回路図
LSI
Rext
ANx
Rin
Analog SW
Analog
signal
source
May 27, 2015, FM4_MN709-00003-4v0-J
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Cin
ADC
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CHAPTER 1-2: 12 ビット A/D コンバータ
3. 動作説明
P E R I P H E R A L
3.
M A N U A L
動作説明
12 ビット A/D コンバータの動作について説明します。
3.1
A/D コンバータの動作許可
3.2
A/D 変換動作
3.3 FIFO の動作
3.4
A/D 比較機能
3.5 レンジ比較機能
3.6
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CONFIDENTIAL
DMA 起動
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CHAPTER 1-2: 12 ビット A/D コンバータ
3. 動作説明
P E R I P H E R A L
3.1
M A N U A L
A/D コンバータの動作許可
A/D コンバータの動作許可について説明します。
A/D コンバータは A/D 変換を行う前に動作許可状態にしてください。A/D 動作許可設定レジスタ(ADCEN)
の A/D 動作許可ビット(ENBL)に"1"を書き込むことで、A/D コンバータは動作許可状態遷移期間後、動作停
止状態から動作許可状態になります。また、A/D 動作許可設定レジスタ(ADCEN)の A/D 動作許可ビット
(ENBL)に"0"を書き込むことで、A/D コンバータは即座に動作停止状態となります。
動作許可状態のときのみ A/D 変換ができます。動作停止状態中の A/D 変換要求は無視されます。A/D 変換
中に動作停止状態となった場合、A/D 変換は直ちに停止します。
A/D 動作許可設定レジスタ(ADCEN)の A/D 動作許可状態ビット(READY)を読み出すことで動作許可状態か
否かを確認できます。
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25
CHAPTER 1-2: 12 ビット A/D コンバータ
3. 動作説明
P E R I P H E R A L
3.2
M A N U A L
A/D 変換動作
A/D コンバータはスキャン変換、優先変換の 2 種類の変換が可能です。
3.2.1 スキャン変換動作
3.2.2 優先変換動作
3.2.3 優先順位と状態遷移
26
CONFIDENTIAL
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CHAPTER 1-2: 12 ビット A/D コンバータ
3. 動作説明
P E R I P H E R A L
3.2.1
M A N U A L
スキャン変換動作
スキャン変換動作について説明します。
入力チャネルの選択はスキャン変換入力選択レジスタ(SCIS)にて行います。SCIS レジスタの対応するビッ
トに"1"を設定することで、複数のアナログ入力チャネルの中から必要なチャネルを任意に設定できます。
A/D の起動はソフトウェアによる起動とタイマによる起動ができます。ソフトウェアによる起動はスキャン
変換コントロールレジスタ(SCCR)のスキャン変換スタートビット(SSTR)に"1"を書き込むことで変換が開
始します。タイマによる起動は、スキャン変換コントロールレジスタ(SCCR)のスキャン変換のタイマ起動
許可ビット(SHEN)に"1"を書き込み、タイマ起動を許可した状態で、タイマの立上りエッジを検出すると変
換を開始します。変換が開始すると、A/D ステータスレジスタ(ADSR)のスキャン変換ステータスフラグ
(SCS)が"1"に設定されます。変換終了後 SCS は"0"にリセットされます。
A/D の変換中に再度、スキャン変換コントロールレジスタ(SCCR)のスキャン変換スタートビット(SSTR)に
"1"を書き込むか、タイマ起動許可中に再度タイマの立上りエッジを検出すると、変換中の動作を直ちに停
止・初期化し、A/D 変換を再度行います(再起動)。
スキャン変換には以下の変換モードがあります。
1. 単一チャネルによる単発モード
スキャン変換用のアナログ優先変換を 1 優先変換のみ指定し、スキャン変換コントロールレジスタ
(SCCR)のスキャン変換リピートビット(RPT)が"0"の場合が本モードとなります。選択した優先変換
の変換が終了後停止します。
Figure 3-1 単一チャネル選択時の単発モード時の停止動作
(SCIS3=0x00, SCIS2=0x00, SCIS1=0x00, SCIS0=0x08)
RPT
SSTR
変換チャネル
停止
ch.3
停止
2. 単一チャネルによる連続モード
スキャン変換用のアナログ優先変換を 1 優先変換のみ指定し、スキャン変換コントロールレジスタ
(SCCR)のスキャン変換リピートビット(RPT)が"1"の場合が本モードとなります。選択した優先変換
の変換が終了すると再度同じ優先変換の変換を開始します。A/D 変換を終了するには、RPT に"0"
を書き込むことで、変換中の動作が終了後停止します。
Figure 3-2 単一チャネル選択時の連続モード時の停止動作
(SCIS3=0x00, SCIS2=0x00, SCIS1=0x00, SCIS0=0x08)
RPT
SSTR
変換チャネル
停止
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
ch.3 ch.3 ch.3 ch.3
ch.3 ch.3
停止
27
CHAPTER 1-2: 12 ビット A/D コンバータ
3. 動作説明
P E R I P H E R A L
M A N U A L
複数チャネルによる単発モード
スキャン変換用のアナログチャネルを複数指定し、スキャン変換コントロールレジスタ(SCCR)のス
キャン変換リピートビット(RPT)が"0"の場合が本モードとなります。変換を開始すると、自動的に
各チャネルの有無を調べ、順次チャネル切換えと A/D の変換起動、変換終了後の変換結果の FIFO
への書込みを行います。変換チャネルは ch.0→ch.1→ch.2・・・の順で選択され、SCIS レジスタで
選択されていないチャネルは変換を行わずに次に選択されているチャネルに移ります。選択された
最後のチャネルの A/D 変換が終わると、A/D 変換を停止します。
Figure 3-3 複数チャネル選択時の単発モード時の停止動作
(SCIS3=0x00, SCIS2=0x01, SCIS1=0x01, SCIS0=0x11)
RPT
SSTR
停止
変換チャネル
ch.0 ch.4 ch.8 ch.16
停止
複数チャネルによる連続モード
スキャン変換用のアナログチャネルを複数指定し、スキャン変換コントロールレジスタ(SCCR)のス
キャン変換リピートビット(RPT)が"1"の場合が本モードとなります。変換を開始すると、自動的に
各チャネルの有無を調べ、順次チャネル切換えと A/D の変換起動、変換終了後の変換結果の FIFO
への書込みを行います。変換チャネルは ch.0→ch.1→ch.2・・・の順で選択され、SCIS レジスタで
選択されていないチャネルは変換を行わずに次に選択されているチャネルに移ります。選択された
最後のチャネルの A/D 変換が終わると、再度 ch.0 からの変換を開始します。A/D 変換を終了するに
は、RPT に"0"を書き込むことで、選択された最後のチャネルの A/D 変換が終了した後、停止しま
す。
Figure 3-4 複数チャネル選択時の連続モード時の停止動作
(SCIS3=0x00, SCIS2=0x01, SCIS1=0x01, SCIS0=0x11)
RPT
SSTR
変換チャネル
28
CONFIDENTIAL
停止
ch.0 ch.4 ch.8 ch.16 ch.0 ch.4 ch.8 ch.16
停止
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CHAPTER 1-2: 12 ビット A/D コンバータ
3. 動作説明
P E R I P H E R A L
3.2.2
M A N U A L
優先変換動作
優先変換動作について説明します。
優先的に変換したい場合は本モードを使用します。スキャン変換中でも、優先変換が起動されると、ス
キャン変換を直ちに中断し、優先的に変換を行います。優先変換を終了すると中断されたチャネルからス
キャン変換を再開します。また、優先変換中でもより高い優先度(優先度 1)の変換が起動されると、優先度
の低い(優先度 2)変換を直ちに中断し、優先度 1 の変換を行います。優先度 1 の変換終了後、優先度 2 の変
換を再開します。
優先変換は 2 レベルの優先度が与えられます。優先度は優先度 1(最優先)>優先度 2 となります。優先度 1
の起動要因は外部端子によるトリガ起動、優先度 2 の起動要因はソフトウェア/タイマ起動が割り当てられ
ます。
入力チャネルの選択は優先変換入力選択レジスタ(PCIS)にて行います。
− 優先度 1 のチャネル選択方法は、優先変換コントロールレジスタ(PCCR)の外部トリガアナログ入力選
択ビット(ESCE)によって異なります。
ESCE=0 の場合
:
優先変換入力選択レジスタ(PCIS)の優先度 1 アナログ入力選択
ビット(P1A[2:0])で行い、ch.0~ch.7 の 8 チャネルの中から、1 チャネルのみ選択できます。
ESCE=1 の場合
:
優先変換入力選択レジスタ(PCIS)の優先度 1 アナログ入力選択
ビット(P1A[2:0])の設定は無視され、外部端子(ECS[2:0])入力により ch.0~ch.7 の 8 チャネルの中か
ら 1 チャネルのみ選択できます。
例) ECS[2:0] =
000 → ch.0
=
010 → ch.2
=
111 → ch.7
− 優先度 2 のチャネル選択は、優先変換入力選択レジスタ(PCIS)の優先度 2 アナログ入力選択ビット
(P2A[4:0])で行い、複数の入力チャネルの中から 1 チャネルのみ選択できます。
A/D の起動要因は優先度により異なります。
− 優先度 1(最優先)は外部トリガ入力の立下りエッジにより起動が可能です。
外部トリガ起動を有効にするためには、優先変換コントロールレジスタ(PCCR)の PEEN ビットに"1"
を書き込んでください。
− 優先度 2 はソフトウェアによる起動とタイマによる起動が可能です。
ソフトウェアによる起動は優先変換コントロールレジスタ(PCCR)の PSTR ビットに"1"を書き込む
ことで変換が開始します。タイマによる起動は、優先変換コントロールレジスタ(PCCR)の PHEN
ビットに"1"を書き込み、タイマ起動を許可した状態で、タイマの立上りエッジを検出して変換を開
始します。変換が開始すると、A/D ステータスレジスタ(ADSR)の優先変換ステータスフラグビット
(PCS)が"1"に設定されます。変換終了後 PCS ビットは"0"にリセットされます。
優先変換モードでは、再起動はできません。また同一優先度の起動要因は無視されます。
(ソフトウェア起動中のタイマによる起動要因は無視されます。)
優先度 2 の起動要因(ソフトウェア/タイマ)で変換中に優先度 1 の起動要因(外部トリガ)が発生した
場合は A/D ステータスレジスタ(ADSR)の優先変換保留フラグビット(PCNS)を"1"に設定し優先度 2
の変換は直ちに中断します。優先度 1 の変換が終了すると、PCNS ビットは"0"にリセットされ、中
断した優先度 2 の変換を再開します。優先度 1 の変換中に優先度 2 の起動要因が発生すると、優先
度 2 の起動要因は保留し(要因を保持)、PCNS ビットを"1"に設定します。優先度 1 の変換を終了後、
PCNS ビットは"0"にリセットされ優先度 2 の変換を開始します。
優先変換は単一チャネルによる単発モードのみ可能です。
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
29
CHAPTER 1-2: 12 ビット A/D コンバータ
3. 動作説明
P E R I P H E R A L
3.2.3
M A N U A L
優先順位と状態遷移
優先順位と状態遷移について説明します。
優先順位
Table 3-1 A/D コンバータの優先順位
優先順位
変換種類
1
優先度 1 の優先変換
2
優先度 2 の優先変換
起動要因
外部トリガ端子入力(立下りエッジ)
−
3
ソフトウェア(優先変換コントロールレジスタ(PCCR)の優先変換ス
タートビット(PSTR)に"1"書込み)
−
タイマからのトリガ入力(立上りエッジ)
−
ソフトウェア(スキャン変換コントロールレジスタ(SCCR)のスキャ
スキャン変換
ン変換スタートビット(SSTR)に"1"書込み)
−
タイマからのトリガ入力(立上りエッジ)
 スキャン変換中に優先変換による起動が発生した場合
スキャン変換による動作を中断し、優先変換による動作を行います。優先変換の動作が終了すると
中断したチャネルから自動的にスキャン変換を再開します。
 優先度 2 の変換中に優先度 1 の起動が発生した場合
優先度 2 の変換を中止し、優先度 1 の起動による動作を行います。優先度 1 の動作が終了すると、
自動的に優先度 2 の変換を再開します。
 優先度 1 の変換中に優先度 2 の起動が発生した場合
優先度 2 の起動要因が保持されます。優先度 1 の変換動作が終了すると、自動的に優先度 2 の変換
を開始します。
 優先度 1 の変換中にスキャン変換の起動が発生した場合
スキャン変換の起動要因は保持されます。優先度 1 の変換動作が終了すると、自動的にスキャン変
換による動作を開始します。
 優先度 2 の変換中にスキャン変換の起動が発生した場合
スキャン変換の起動要因は保持されます。優先度 2 の変換動作が終了すると、自動的にスキャン変
換による動作を開始します。
 優先変換の動作中は同一優先順位の起動要因はマスクされます(再起動はしません)。
30
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-2: 12 ビット A/D コンバータ
3. 動作説明
P E R I P H E R A L
M A N U A L
状態遷移
Figure 3-5 12 ビット A/D コンバータの状態遷移
000
A/D変換待機中
スキャン変換要求
優先変換要求
スキャン変換終了
001
優先変換終了
010
スキャン変換中
優先変換中
優先変換要求
スキャン変換要求
011
優先変換終了
優先変換中
スキャン変換保留あり
優先度1変換
終了
優先度1変換
終了
優先変換
要求
110
優先度変換
要求
優先度1変換中
優先度2変換保留あり
111
優先度1変換中
優先度2変換保留あり
スキャン変換保留あり
ADSR レジスタの PCNS, PCS, SCS ビットにより動作状態を読み出せます。
Table 3-2 ADSR レジスタのビットと動作状態の対応
PCS
SCS
0
0
0
A/D 変換待機中。
0
0
1
スキャン変換による A/D 変換中。
0
1
0
優先変換(優先度 1, 2)による A/D 変換中。
0
1
1
優先変換(優先度 1, 2)による A/D 変換中。スキャン変換の変換保留あり。
1
1
0
優先変換(優先度 1)による A/D 変換中。優先変換(優先度 2)の保留あり。
1
1
1
優先変換(優先度 1)による A/D 変換中。
スキャン変換と優先変換(優先度 2)の保留あり。
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
状態の説明
PCNS
31
CHAPTER 1-2: 12 ビット A/D コンバータ
3. 動作説明
P E R I P H E R A L
3.3
M A N U A L
FIFO の動作
A/D コンバータはスキャン変換用に 16 段、優先変換用に 4 段の FIFO を搭載しています。FIFO の設定した
段数に変換データが書き込まれると CPU に対して割込みを発生します。
3.3.1 スキャン変換の FIFO 動作
3.3.2 スキャン変換の割込み
3.3.3 優先変換の FIFO 動作
3.3.4 優先変換の割込み
3.3.5 FIFO データの有効・無効
3.3.6 FIFO データレジスタのビット配置選択
32
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-2: 12 ビット A/D コンバータ
3. 動作説明
P E R I P H E R A L
3.3.1
M A N U A L
スキャン変換の FIFO 動作
スキャン変換の FIFO 動作について説明します。
スキャン変換データの書込み用に 16 段の FIFO を搭載しています。リセット解除後は空(エンプティ)の状態
でスキャン変換コントロールレジスタ(SCCR)のスキャン変換用 FIFO エンプティビット(SEMP)は"1"に設定
されています。1 チャネル分の A/D 変換が終了すると、FIFO の 1 段目に変換結果, 起動要因, 変換チャネル
が書き込まれます。これにより、スキャン変換用 FIFO エンプティビット(SEMP)が"0"にリセットされます。
次のチャネルの変換結果, 起動要因, 変換チャネルは 2 段目の FIFO に順次書き込まれます。
16 段すべてにデータの書込みが行われると、スキャン変換コントロールレジスタ(SCCR)のスキャン変換用
FIFO フルビット(SFUL)を"1"に設定し FIFO が満杯(フル)の状態になります。FIFO フルの状態で変換が行わ
れ FIFO にデータを書き込もうとした場合はスキャン変換コントロールレジスタ(SCCR)のスキャン変換
オーバランフラグビット(SOVR)を"1"に設定しデータは捨てられます(上書きできません)。
FIFO のデータをクリアしたい場合は、スキャン変換コントロールレジスタ(SCCR)の SFCLR ビットに"1"を
書き込んでください。FIFO は空の状態となりスキャン変換用 FIFO エンプティビット(SEMP)は"1"に設定さ
れます。
FIFO の読出しは、
スキャン変換 FIFO データレジスタ(SCFD)を読み出すことで、
順次 FIFO を読み出せます。
本レジスタをバイト(8 ビット)アクセスする場合には、上位バイト(bit31:24)を読み出すことで FIFO はシフ
トします(それ以外(bit23:16, bit15:8, bit7:0)を読み出しても FIFO はシフトしません)。ハーフワード(16 ビッ
ト)アクセスする場合には、上位ハーフワード(bit31:16)を読み出すことで FIFO はシフトします(それ以外
(bit15:0)を読み出しても FIFO はシフトしません)。ワード(32 ビット)アクセスの場合には、FIFO はシフトし
ます。
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
33
CHAPTER 1-2: 12 ビット A/D コンバータ
3. 動作説明
P E R I P H E R A L
3.3.2
M A N U A L
スキャン変換の割込み
スキャン変換の割込みについて説明します。
Figure 3-6 FIFO 割込み設定と FIFO の動作
有効FIFO段数
N=5(6段)
FIFO段数設定
N=3(4段)
フラグクリア
フラグクリア
FIFO割込み要求
FIFO読出し
A/D変換
停止
1 2 3 4 5 6
停止
1 2 3 4 5 6
停止
1
停止
スキャン変換 FIFO 段数設定レジスタ(SFNS)のスキャン変換 FIFO 段数設定ビット(SFS[3:0])へ設定した FIFO
段数(N+1)分の変換データが FIFO に書き込まれると、A/D コントロールレジスタ(ADCR)のスキャン変換割
込み要求ビット(SCIF)が"1"に設定されます。スキャン変換割込み許可ビット(SCIE)に"1"が書き込まれてい
た場合、CPU に対して割込み要求を発生します。
スキャン変換の各モードによる FIFO 段数割込み方法を説明します。
単一チャネルによる単発モード
設定したチャネルの 1 回の変換が終了後割込みを発生させる場合には SFS[3:0]=0x0 に設定してくだ
さい。1 段目の FIFO に変換データが書き込まれると、SCIF ビットを"1"に設定します。
<注意事項>
−
SFS[3:0]ビットを 0x1 以上(2 段以上)に設定した場合は、設定した段数分、変換データが FIFO に書
き込まれるまで割込みは発生しないため、注意してください。
単一チャネルによる連続モード
設定したチャネルの 1 回の変換が終了後割込みを発生させる場合には SFS[3:0]=0x0 に設定してくだ
さい。1 段目の FIFO に変換データが書き込まれると、SCIF ビットを"1"に設定します。
設定したチャネルをある回数変換終了したら割込みを発生したい場合は、SFS[3:0]を 0x1 以上(2 段
以上)に設定してください。例えば 4 回リピート後割込みを発生させる場合は、SFS[3:0]=0x3 に設定
してください。
34
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-2: 12 ビット A/D コンバータ
3. 動作説明
P E R I P H E R A L
M A N U A L
複数チャネルによる単発モード
設定した複数のチャネルの終了後、割込みを発生させる場合には、FIFO 段数を設定したチャネル数
に合わせてください。選択したチャネル数が 8 チャネルの場合、FIFO の段数設定を SFS[3:0]=0x7
に設定することで、選択した最終のチャネルの変換終了後、SCIF ビットを"1"に設定されます。
選択したチャネル数よりも SFS[3:0]ビットの設定を小さくすることで、スキャン終了前の任意のタ
イミングで割込みを発生できます。
複数チャネルによる連続モード
設定した複数のチャネルの 1 回目のスキャン終了後、割込みを発生させる場合には、FIFO 段数を設
定したチャネル数に合わせてください。選択したチャネル数が 8 チャネルの場合、FIFO の段数設定
を SFS[3:0]=0x7 に設定することで、選択した最終のチャネルの変換終了後、SCIF ビットを"1"に設
定します。
2 回目のスキャン終了後、割込みを発生させる場合には、FIFO 段数を設定したチャネル数の 2 倍に
設定してください。例えば選択したチャネル数は 4 の場合、FIFO 段数を 8 段(SFS[3:0]=0x7)にする
ことで、2 回目のスキャン終了後、割込みを発生させられます。
そのほかにも、FIFO の段数を任意に設定できるため、様々なタイミングで割込みを発生することが
可能です。
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
35
CHAPTER 1-2: 12 ビット A/D コンバータ
3. 動作説明
P E R I P H E R A L
3.3.3
M A N U A L
優先変換の FIFO 動作
優先変換の FIFO 動作について説明します。
優先変換データの書込み用に 4 段の FIFO を搭載しています。リセット解除後は空(エンプティ)の状態で優
先変換コントロールレジスタ(PCCR)の優先変換用 FIFO エンプティビット(PEMP)は"1"に設定されています。
1 回の A/D 変換が終了すると、FIFO の 1 段目に変換結果, 起動要因, 変換チャネルが書き込まれます。これ
により、PEMP ビットが"0"にリセットされます。2 回目の変換結果と変換チャネルは 2 段目の FIFO に順次
書き込まれます。
4 段すべてにデータの書込みが行われると、優先度変換用 FIFO フルビット(PFUL)を"1"に設定し FIFO が満
杯(フル)の状態になります。FIFO フルの状態で変換が行われ FIFO にデータを書き込もうとした場合は優先
度変換オーバラン(POVR)を"1"に設定しデータは捨てられます(上書きできません)。
FIFO のデータをクリアしたい場合は、優先変換コントロールレジスタ(PCCR)の優先後変換用 FIFO クリア
ビット(PFCLR)に"1"を書き込んでください。FIFO は空の状態となり PEMP ビットは"1"に設定されます。
FIFO の読出しは、優先 FIFO データレジスタ(PCFD)を読み出すことで、順次 FIFO を読み出せます。本レジ
スタをバイト(8 ビット)アクセスする場合には、上位バイト(bit31:24)を読み出すことで FIFO はシフトしま
す(それ以外(bit23:16, bit15:8, bit7:0)を読み出しても FIFO はシフトしません)。ハーフワード(16 ビット)アク
セスする場合には、上位ハーフワード(bit31:16)を読み出すことで FIFO はシフトします(それ以外(bit15:0)を
読み出しても FIFO はシフトしません)。ワード(32 ビット)アクセスの場合には、FIFO はシフトします。
36
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-2: 12 ビット A/D コンバータ
3. 動作説明
P E R I P H E R A L
3.3.4
M A N U A L
優先変換の割込み
優先変換の割込みについて説明します。
優先変換 FIFO 段数設定レジスタ(PFNS)の PFS[1:0]に設定した FIFO 段数(N+1)分の変換データが FIFO に書
き込まれると、A/D コントロールレジスタ(ADCR)の優先度変換割込み要求ビット(PCIF)が"1"に設定されま
す。優先度変換割込み許可ビット(PCIE)に"1"が書き込まれていた場合、CPU に対して割込み要求を発生し
ます。
優先変換の FIFO 段数割込み方法を説明します。
設定したチャネルの 1 回の変換が終了後割込みを発生させる場合には、PFS[1:0]=0x0 に設定してく
ださい。1 段目の FIFO に変換データが書き込まれると、PCIF ビットが"1"に設定されます。
<注意事項>
−
PFS[1:0]ビットを 0x1 以上(2 段以上)に設定した場合は、設定した段数分、変換データが FIFO に
書き込まれるまで割込みは発生しないため、注意してください。
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
37
CHAPTER 1-2: 12 ビット A/D コンバータ
3. 動作説明
P E R I P H E R A L
3.3.5
M A N U A L
FIFO データの有効・無効
FIFO データレジスタを読み出すときの制約について説明します。
スキャン変換 FIFO データレジスタ(SCFD), 優先変換 FIFO データレジスタ(PCFD)には、データが有効か無
効かを示す A/D 変換結果無効ビット(INVL)が搭載されています。FIFO データレジスタ(SCFD, PCFD)の読出
し時にデータが有効である場合、INVL="0"がセットされ、データが無効である場合、INVL="1"がセットさ
れます。
ワード(32 ビット)読出しの場合、INVL ビットによりデータの有効・無効が判定できます。
割込みやエンプティ(SEMP, PEMP)ビットを使用しないハーフワード(16 ビット)読出しの場合、必ず INVL
ビット含む下位 16 ビットから読出しを行ってください。このとき、INVL="1"の場合、上位 16 ビットの読
出しは禁止です。INVL="0"のときのみ、上位 16 ビットの読出しを行ってください。
割込みやエンプティ(SEMP, PEMP)ビットを使用しないバイト(8 ビット)読出しの場合、必ず INVL ビット含
む bit15:8 から読出しを行ってください。このとき、INVL="1"の場合、bit31:24, bit23:16, bit7:0 の読出しは禁
止です。INVL="0"のときのみ、それらの読出しを行ってください。
38
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-2: 12 ビット A/D コンバータ
3. 動作説明
P E R I P H E R A L
M A N U A L
FIFO データレジスタのビット配置選択
3.3.6
FIFO データレジスタのビット配置選択について説明します。
A/D コンバータは、A/D ステータスレジスタ(ADSR)の FIFO データ配置選択ビット(FDAS)によりスキャン
変換 FIFO データレジスタ(SCFD), 優先変換 FIFO データレジスタ(PCFD)の変換結果のビット配置を変更で
きます(Figure 3-7)。
FDAS="1"に設定することによって、FIFO データレジスタ読出し時に、12 ビット A/D 変換結果(SD11~SD0,
PD11~PD0)は LSB 側(bit27:16)に配置されます。FIFO データレジスタの下位 16 ビットの配置は変わりま
せん。
FIFO のシフトは、FDAS の設定値によらず、FIFO データレジスタの bit31:24(バイトアクセスの場合),
bit31:16(ハーフワードアクセスの場合), bit31:0(ワードアクセスの場合)を読み出すことで行われます。
Figure 3-7 FIFO データレジスタのビット配置
SCFDレジスタ
FDAS=0 の場合
bit
31
30
29
28
27
26
25
24
SD
11
SD
SD9 SD8 SD7 SD6 SD5 SD4
10
23
22
21
20
19
SD3 SD2 SD1 SD0
18
17
16
Reserved
FDAS=1 の場合
bit
31
30
29
28
27
26
25
24
0
0
0
0
SD
11
SD
SD9 SD8
10
29
28
27
26
23
22
21
20
19
18
17
16
SD7 SD6 SD5 SD4 SD3 SD2 SD1 SD0
PCFDレジスタ
FDAS=0 の場合
bit
31
30
25
24
PD
11
PD
PD9 PD8 PD7 PD6 PD5 PD4
10
23
22
21
20
19
PD3 PD2 PD1 PD0
18
17
16
Reserved
FDAS=1 の場合
bit
31
30
29
28
27
26
0
0
0
0
PD
11
PD
PD9 PD8
10
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
25
24
23
22
21
20
19
18
17
16
PD7 PD6 PD5 PD4 PD3 PD2 PD1 PD0
39
CHAPTER 1-2: 12 ビット A/D コンバータ
3. 動作説明
P E R I P H E R A L
3.4
M A N U A L
A/D 比較機能
A/D 比較機能は、A/D コンバータの変換結果を比較し、割込みを発生させる機能です。
比較機能を動作させるには、A/D 比較コントロールレジスタ(CMPCR)の変換結果比較機能動作許可ビット
(CMPEN)に"1"を書き込んでください。
A/D 比較値設定レジスタ(CMPD)に設定した値と、A/D 変換結果の上位 10 ビット(bit11:2)を比較します。こ
の結果、A/D 比較コントロールレジスタ(CMPCR)で設定した条件が満たされた場合、ADCR レジスタの変
換結果比較割込み要求ビット(CMPIF)が"1"に設定されます。変換結果比較割込み許可ビット(CMPIE)が"1"
に設定されている場合は、CPU に対して割込みを発生します。
<注意事項>
−
LSB 側の 2 ビット(bit1, bit0)の比較は行いません。
A/D 変換結果の比較はスキャン変換・優先変換によらず A/D 変換結果が FIFO に書き込まれる前に行うため、
FIFO フルの状態でも比較できます。
A/D 比較コントロールレジスタ(CMPCR)の比較モード 1(CMD1)に"1"を設定した場合(CMPD 設定値以上の
場合に割込み発生)は変換結果と、A/D 比較値設定レジスタ(CMPD)の値が等しい場合も CMPIF ビットは"1"
に設定されます。
40
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-2: 12 ビット A/D コンバータ
3. 動作説明
P E R I P H E R A L
3.5
M A N U A L
レンジ比較機能
レンジ比較機能は、A/D コンバータの変換結果が指定した範囲内または範囲外かを比較し、割込みを発生さ
せる機能です。
レンジ比較機能を動作させるには、レンジ比較コントロールレジスタ(WCMPCR)のレンジ比較許可設定
(RCOE)に"1"を書き込んでください。
A/D 変換結果の上位 10 ビット(bit11:2)が上限しきい値設定レジスタ(WCMPDH)と下限しきい値設定レジス
タ(WCMPDL)に設定した値と、A/D 変換結果の上位 10 ビット(bit11:2)を比較します。
<注意事項>
−
LSB 側の 2 ビット(bit1, bit0)の比較は行いません。
レンジ比較コントロールレジスタ(WCMPCR)の範囲内・範囲外確認選択(RCOIRS)が"1"の場合、A/D 変換結
果が設定した範囲内であることを確認します。範囲内・範囲外確認選択(RCOIRS)が"0"の場合、A/D 変換結
果が設定した範囲外であることを確認します。
Table 3-3 にレンジ比較の検出条件を、Figure 3-8 にレンジ比較の動作を示します。
Table 3-3 レンジ比較条件
レンジ比較結果
範囲外(上限しきい値超過)
A/D データビット>上限しきい値設定レジスタ
範囲外確認
範囲内確認
(RCOIRS="0")
(RCOIRS="1")
検出
未検出
未検出
検出
検出
未検出
備考
Figure 3-8:2,6
範囲内
A/D データビット≧下限しきい値設定レジスタ
かつ
Figure 3-8:
1,4,5
A/D データビット≦上限しきい値設定レジスタ
範囲外(下限しきい値未満)
A/D データビット<下限しきい値設定レジスタ
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
Figure 3-8:3
41
CHAPTER 1-2: 12 ビット A/D コンバータ
3. 動作説明
P E R I P H E R A L
M A N U A L
Figure 3-8 レンジ比較動作
電圧
↑
範囲外
(上限しきい値超過)
6.
A/D変換結
果
2.
上限しきい値設定レジスタ0
(ADRCUT0)
4.
範囲内
1.
5.
下限しきい値設定レジスタ0
(ADRCLT0)
範囲外
(下限しきい値未満)
3.
→時間
連続検出機能は、レンジ比較の連続検出を行い、ノイズなどを除去します。レンジ比較コントロールレジス
タ(WCMPCR)の連続検出回数指定・状態設定(RCOCD)に設定された回数分連続して検出された場合に、
レンジ比較フラグレジスタ(RCINT)が"1"に設定されます。レンジ比較割込み許可ビット(RCOIE)が"1"に設定
されている場合は、CPU に対して割込みを発生します。
連続検出中に 1 度でもレンジ比較結果が未検出となった場合は、連続検出測定は 0 回にクリアされ、測定を
再開します。
Table 3-4 に連続検出動作の条件を示します。
Table 3-4 連続検出動作条件
項目
連続検出測定動作
連続検出回数
クリア条件
インクリメント条件
内容
レンジ比較実行許可設定(RCOE="1")時は常に動作
−
連続検出回数指定(RCOCD)により、1~7 回を選択可能
−
連続検出回数状態表示(RCOCD)により、検出回数の状態を確認可能
−
レンジ比較実行禁止設定(RCOE="0")時
−
レンジ比較結果で未検出時
レンジ比較結果で検出時
ただし、連続検出回数指定(RCOCD)に到達した場合は、連続検出回数指定値で停止
<注意事項>
−
範囲外確認(WCMPCR.RCOIRS = "0")の場合、レンジ比較結果が上限しきい値超過状態から下限し
きい値未満状態に変化しても、連続検出測定は 0 回にクリアされず、連続検出を継続します。
レンジ比較結果の連続検出回数状態を初期化したい場合、A/D 変換未要求中にレンジ比較禁止に設
定後、再度許可に設定してください。
42
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-2: 12 ビット A/D コンバータ
3. 動作説明
P E R I P H E R A L
M A N U A L
レンジ比較の範囲外確認(RCOIRS="0")の場合、上限しきい値超過または下限しきい値未満の確認をレンジ
比較しきい値超過フラグビット(RCOOF)で行えます。
Table 3-5 にレンジ比較しきい値超過フラグの判定条件を示します。
Table 3-5 レンジ比較しきい値超過フラグ判定条件
レンジ比較しきい値超過フラグビット(RCOOF)
レンジ比較結果
範囲外確認
範囲内確認
(RCOIRS="0")
(RCOIRS="1")
"1"
前値を保持
前値を保持
前値を保持
"0"
前値を保持
範囲外(上限しきい値超過)
A/D データビット>上限しきい値設定レジスタ
範囲内
A/D データビット≧下限しきい値設定レジスタ
かつ
A/D データビット≦上限しきい値設定レジスタ
範囲外(下限しきい値未満)
A/D データビット<下限しきい値設定レジスタ
また、レンジ比較しきい値超過フラグビット(RCOOF)は、レンジ比較割込み要因フラグ(RCINT)が"1"にセッ
トされている間は、レンジ比較しきい値超過フラグビット(RCOOF)にセットされている内容を保持します。
Figure 3-9 にレンジ比較機能の動作例を示します。
Figure 3-9 レンジ比較動作例
[レンジ比較情報]
連続検出回設定(WCMPCR.RCOCD2~0="011")
範囲外確認(WCMPCR.RCOIRS="0")
電圧
↑
A/D変換結果
範囲外
(上限しきい値超過)
2.
8.
上限しきい値設定レジスタ
(WCMPDH)
3.
7.
範囲内
4.
範囲外
(下限しきい値未満)
下限しきい値設定レジスタ
(WCMPDL)
5.
→時間
連続検出回数指定
(WCMPCR.RCOCD2~0)
レンジ比較実行許可ビット
(WCMPCR.RCOE)
連続検出回数状態
(WCMPCR.RCOCD2~0)
"011"
1.
11.
2.
3.
"001"
"000"
"010"
4.
"000"
5.
"001"
"010"
5.
レンジ比較割込み要因フラグ
(WCMRCIF.RCINT)
割込み要因フラグクリア
(WCMRCIF.RCINT="0"書込み)
しきい値超過フラグ
(WCMRCOT.RCOOF)
2.
4.
5.
8.
"000"
"001"
6.
9.
6.
9.
6.
11.
"010" "011" "000"
10.
8.
invalid
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
3.
7.
"011"
43
CHAPTER 1-2: 12 ビット A/D コンバータ
3. 動作説明
P E R I P H E R A L
M A N U A L
Figure 3-9 のレンジ比較動作の説明を以下にします。
1. レンジ比較実行禁止設定(RCOE="0")時、連続検出回数状態(RCOCD)を"000"に初期化します。
レンジ比較実行許可設定(RCOE="1")によりレンジ比較動作開始します。
2. レンジ比較結果が上限しきい値超過により、連続回数検出状態(RCOCD)をインクリメント実施します。
また、しきい値超過フラグは上限しきい値超過(RCOOF="1")を通知します。
3. 連続検出回数指定値(RCOCD ="011")前にレンジ比較結果が範囲内を検出したため、連続検出回数状態
を初期化(RCOCD ="000")します。
また、しきい値超過フラグ(RCOOF)は前値を保持します。
4. レンジ比較結果が下限しきい値未満により、連続回数検出状態(RCOCD)をインクリメント実施します。
また、しきい値超過フラグは下限しきい値未満(RCOOF="0")を通知します。
5. レンジ比較結果が連続的に連続検出回数指定値(RCOCD ="011")に到達したことにより、レンジ比較割
込み要因フラグ(RCINT)は"1"にセットされます。
また、しきい値超過フラグ(RCOOF)は、レンジ比較割込み要因フラグセット(RCINT="1")された時のし
きい値超過状態をセットし、レンジ比較割込み要因フラグクリア(RCINT="0")されるまで保持します。
6. レンジ比較割込み要因フラグクリア(RCINT="0")と連続検出状態が競合した場合、連続検出状態による
セット動作が優先されます。レンジ比較割込み要因フラグはセット(RCINT="1")状態、しきい値超過フ
ラグ(RCOOF)は、しきい値超過状態を再セットします。
7. レンジ比較結果が範囲内のとき、レンジ比較割込み要因フラグセット(RCINT="1")状態でも、連続検出
回数状態は初期化(RCOCD ="000")されます。
8. レンジ比較割込み要因フラグセット(RCINT="1")状態でも、レンジ比較結果が上限しきい値超過によ
り、連続回数検出状態(RCOCD)をインクリメント実施します。
ただし、レンジ比較割込み要因フラグセット(RCINT="1")状態のため、しきい値超過フラグ(RCOOF)
は前値を保持します。
9. レンジ比較割込み要因フラグクリア(RCINT="0")により、レンジ比較割込み要因フラグはクリア
(RCINT="0")されます。
また、しきい値超過フラグ(RCOOF)の保持状態も解除されます。
10. レンジ比較結果が連続的に連続検出回数指定値(RCOCD ="011")に到達したことにより、レンジ比較割
込み要因フラグ(RCINT)は"1"にセットされます。
また、しきい値超過フラグ(RCOOF)は、レンジ比較割込み要因フラグがセット(RCINT="1")された時の
しきい値超過状態をセットし、レンジ比較割込み要因フラグがクリア(RCINT="0")されるまで保持しま
す。
11. レンジ比較実行禁止設定(RCOE="0")時、連続検出回数状態(RCOCD)を"000"に初期化します。
また、レンジ比較割込み要因フラグ(RCINT)およびしきい値超過フラグ(RCOOF)は、レンジ比較実行
禁止設定(RCOE="0")によりクリアされません。
なお、A/D 変換結果のレンジ比較はスキャン変換・優先変換によらず A/D 変換結果が FIFO に書き込まれる
前に行うため、FIFO フルの状態でも比較できます。
44
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-2: 12 ビット A/D コンバータ
3. 動作説明
P E R I P H E R A L
3.6
M A N U A L
DMA 起動
A/D コンバータの FIFO データを DMA 転送する処理について説明します。
A/D コンバータの FIFO に格納されているデータは、割込み信号を利用したハードウェア起動 DMA 転送が
できます。以下に必要設定と動作内容を説明します。
本製品の場合、DMAC によるスキャン変換 FIFO データの DMA 転送、DSTC によるスキャン変換 FIFO
データ、優先変換 FIFO データの DMA 転送に対応しています。
・A/D コンバータからの割込み信号は、初期状態では割込みコントローラに接続されています。割込みコン
トローラの DMA 転送要求の選択レジスタの設定、DSTC の DREQENB レジスタの設定により、スキャン変
換割込み信号、優先変換割込み信号を DMAC/DSTC に接続します。A/D コンバータからの割込みを許可し
ます。
(ADCR:SCIE=1、ADCR:PCIE=1)
・A/D コンバータからの割込みを発生させる FIFO 段数を 0
割込み要求発生)に設定します。
(FIFO の 1 段目に変換結果が格納されたとき
・DMAC/DSTC 側で、転送元アドレスを、スキャン変換 FIFO データレジスタ(SCFD) 、優先変換 FIFO
データレジスタ(PCFD)に指定します。DMAC の場合、転送モードは、ハードウェア・Demand 転送を選
択します。DSTC の場合、転送モードは、DES0.MODE=1 を選択します。転送回数は FIFO に格納される
データ数を指定します。
Figure 3-10 に DMA 転送動作のタイミングチャートを示します。
A/D 変換の起動後、変換データは、FIFO に格納されます。A/D コンバータから割込み要求が発生します。
DMAC/DSTC により、FIFO データレジスタの読出し、転送先への書込みが行われ、データ転送が行われま
す。発生した割込み信号は、DMAC/DSTC 側からクリア処理が行われます(図中の▼)
。CPU から割込みフ
ラグ(ADCR:SCIF、ADCR:PCIF)をクリアする必要はありません。DMAC/DSTC に指定した所定回数の転
送終了後、DMAC/DSTC から転送終了通知を受け取ることができます。
DMAC/DSTC が A/D コンバータ以外の転送要求の処理を行っている場合、
図の▽から△に示すように、DMA
転送の開始が遅れる場合がありますので、注意してください。
Figure 3-10 DMA 転送動作
A/D起動
A/D変換
停止
1
2
3
停止
▼
1
2
3
停止
1
▼
2
3
停止
▼
FIFO割込み要求
(DMA起動要求)
▽
△
FIFO読出し
(DMA転送)
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
45
CHAPTER 1-2: 12 ビット A/D コンバータ
4. 設定手順例
P E R I P H E R A L
4.
M A N U A L
設定手順例
12 ビット A/D コンバータの設定手順例を説明します。
4.1 A/D 動作許可設定手順例
4.2 スキャン変換設定手順例
4.3 優先変換設定手順例
4.4 レンジ比較機能設定例
4.5 変換時間の設定
46
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-2: 12 ビット A/D コンバータ
4. 設定手順例
P E R I P H E R A L
4.1
M A N U A L
A/D 動作許可設定手順例
A/D 動作許可設定手順例を示します。
 動作許可状態遷移期間を設定
 動作許可状態をポーリング
Figure 4-1 A/D 動作許可設定手順例
設定開始
・A/D動作許可設定(ADCEN:ENBLTIMEを設定、ADCEN:ENBL="1"書込み)
動作許可状態確認
ADCEN:READY="1"?
No
Yes
エンド
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
47
CHAPTER 1-2: 12 ビット A/D コンバータ
4. 設定手順例
P E R I P H E R A L
4.2
M A N U A L
スキャン変換設定手順例
スキャン変換設定手順例を示します。






ソフト起動によるスキャン変換
A/D 変換チャネルを ch.1 と ch.3 に設定
サンプリング時間を、ch.1 と ch.3、別々に設定
クロック分周比を設定
FIFO データの下位 16 ビットを読み出して、INVL ビットでデータ有効・無効を判定
データが有効であると判定後、FIFO データの上位 16 ビットを読出し
Figure 4-2 スキャン変換設定手順例
設定開始
初期設定
・A/D変換チャネル設定(SCIS0をch.1, ch.3に設定)
・サンプリング時間設定(ADST0、ADST1、ADSSを設定)
・クロック分周比設定(ADCT:CTを設定)
・FIFOデータ配置設定(ADSR:FDAS="1"書込み)
・比較機能未使用(CMPCR:CMPEN="0"書込み)
・割込み未使用(ADCR:SCIE="0"書込み)
・FIFOクリア(SCCR:SFCLR="1"書込み)
・変換モード設定(SCCR:RPT="0"書込み)
・A/Dソフト起動(SCCR:SSTR="1"書込み)
FIFOデータ(SCFDレジスタ)の下位16ビット読出し
データ有効・無効判定
SCFD:INVL="0"?
No
Yes
FIFOデータ(SCFDレジスタ)の上位16ビット読出し
(Ch.1のA/D変換結果読出し)
FIFOデータ(SCFDレジスタ)の下位16ビット読出し
データ有効・無効判定
SCFD:INVL="0"?
No
Yes
FIFOデータ(SCFDレジスタ)の上位16ビット読出し
(Ch.3のA/D変換結果読出し)
エンド
48
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-2: 12 ビット A/D コンバータ
4. 設定手順例
P E R I P H E R A L
4.3
M A N U A L
優先変換設定手順例
優先変換設定手順例を示します。






タイマ起動による優先度 2 の優先変換
変換チャネルは ch.1 と ch.3
サンプリング時間を、ch.1 と ch.3、別々に設定
クロック分周比を設定
割込みを使用して FIFO データの 32 ビットを読出し
設定した FIFO 段数分読出しを行う
Figure 4-3 優先変換設定手順例
設定開始
初期設定
・A/D変換チャネル設定(PCIS:P2Aを設定)
・サンプリング時間設定(ADST0、ADST1、ADSSを設定)
・クロック分周比設定(ADCT:CTを設定)
・FIFO段数設定(PFNS:PFSを設定)
・FIFOデータ配置設定(ADSR:FDAS="1"書込み)
・比較機能未使用(CMPCR:CMPEN="0"書込み)
・優先変換割込み使用(ADCR:PCIE="1"書込み)
・FIFOクリア(PCCR:SFCLR="1"書込み)
・A/Dタイマ起動(PCCR:PHEN="1"書込み)
割込みを待つ
割込み発生
FIFOデータ(PCFDレジスタ)の32ビット読出し
(設定したFIFO段数分繰り返す)
優先変換割込み要求クリア
(ADCR:PCIF="0"書込み)
エンド
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
49
CHAPTER 1-2: 12 ビット A/D コンバータ
4. 設定手順例
P E R I P H E R A L
4.4
M A N U A L
レンジ比較機能設定例
Figure 4-4 にレンジ比較機能設定手順例を示します。
Figure 4-4 レンジ比較機能設定手順例
設定開始
初期設定
・上限しきい値レジスタ設定(WCMPDH:CMHD 設定)
・下限しきい値レジスタ設定(WCMPDL:CMLD 設定)
・レンジ比較チャネル選択レジスタ設定(WCMPSR:WCMD、WCMPSR:WCCH 設定)
連続検出回数設定(WCMPCR:RCOCD 設定)
範囲内・範囲外選択設定(WCMPCR:RCOIRS 設定)
レンジ比較割込み要求許可(WCMPCR:RCOIE 設定)
レンジ比較実行許可(WCMPCR:RCOE 設定)
AD 変換を実施
割込みを待つ
割込み発生
フラグレジスタ(WCMRCIF:RCINT)クリア
エンド
50
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-2: 12 ビット A/D コンバータ
4. 設定手順例
P E R I P H E R A L
M A N U A L
変換時間の計算例 (HCLK=20MHz(周期 50ns)のとき)
(1) サンプリング時間
− ST04~ST00 = 2, STX02, STX01, STX00 = 000(1 倍), CT0~CT7 = 0(コンペアクロック分周比 2)の場合
サンプリング時間 = 50ns×2×{(2+1)×1+3} = 600ns
− ST14~ST10 = 19, STX12, STX11, STX10 = 001(4 倍), CT0~CT7 = 0(コンペアクロック分周比 2)の場合
サンプリング時間 = 50ns×2×{(19+1)×4+3} = 8300ns
(2) コンペア時間
− CT0~CT7 = 0(クロック分周比 2)の場合
コンペアクロック周期 = 50ns×2 = 100ns
コンペア時間 = 100ns×14 = 1400ns
(3) 変換時間
(1)と(2)の和より、
− ADST0 レジスタで指定したチャネルの変換時間 = 2000ns
− ADST1 レジスタで指定したチャネルの変換時間 = 9700ns
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
51
CHAPTER 1-2: 12 ビット A/D コンバータ
4. 設定手順例
P E R I P H E R A L
4.5
M A N U A L
変換時間の設定
A/D コンバータの変換時間は「サンプリング時間」+「コンペア時間」です。サンプリング時間はチャネル
ごとに 2 種類設定できます。本項では、変換時間の設定, 計算方法を説明します。
サンプリング時間の設定例
サンプリング時間は、サンプリング時間設定レジスタ 0, 1(ADST0 または ADST1)にて設定します。サンプ
リング時間選択レジスタ(ADSS3~ADSS0)により、チャネルごとにサンプリング時間設定レジスタ 0, 1 のど
ちらの値を使用するか選択可能です。これにより、外部インピーダンスの異なるチャネルに対して個別に
サンプリング時間を設定できます。
サンプリング時間 = ベースクロック(HCLK)周期×クロック分周比×{(ST 設定値+1)×STX 設定値+3}
<注意事項>
−
サンプリング時間は、ご使用する製品の『データシート』の「電気的特性」記載内容に従い、入力
チャネルの外部インピーダンス, アナログ電源電圧(AVCC), ベースクロック(HCLK)周期に応じて、
適切な時間を選択し、設定してください。
−
STXx2, STXx1, STXx0=000(STx4~STx0 の設定値×1 倍)に設定した場合、STx4~STx0 は"2"以上
を設定してください("1"以下は設定禁止です)。
コンペア時間の設定例
コンペア時間は、クロック分周比設定レジスタ(ADCT)で設定します。
コンペア時間 = コンペアクロック周期×14
コンペアクロック周期 = ベースクロック(HCLK)周期×クロック分周比
<注意事項>
−
コンペアクロック周期は、ご使用する製品の『データシート』の「電気的特性」の記載内容に従い、
アナログ電源電圧(AVCC), ベースクロック(HCLK)周期に応じて、適切な時間を選択し、設定して
ください。
−
サンプリング時間, コンペアクロック周期が A/D コンバータの電気的特性を満たさない場合、A/D
変換精度が悪くなることがあります。
52
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
P E R I P H E R A L
5.
M A N U A L
レジスタ
12 ビット A/D コンバータで使用するレジスタの構成と機能について説明します。
12 ビット A/D コンバータのレジスタ一覧
レジスタ略称
参照先
ADCR
A/D コントロールレジスタ
5.1
ADSR
A/D ステータスレジスタ
5.2
SCCR
スキャン変換コントロールレジスタ
5.3
SFNS
スキャン変換 FIFO 段数設定レジスタ
5.4
SCFD
スキャン変換 FIFO データレジスタ
5.5
SCIS
スキャン変換入力選択レジスタ
5.6
PCCR
優先変換コントロールレジスタ
5.7
PFNS
優先変換 FIFO 段数設定レジスタ
5.8
PCFD
優先変換 FIFO データレジスタ
5.9
PCIS
優先変換入力選択レジスタ
5.10
CMPD
A/D 比較値設定レジスタ
5.11
CMPCR
A/D 比較コントロールレジスタ
5.12
ADSS
サンプリング時間選択レジスタ
5.13
ADST
サンプリング時間設定レジスタ
5.14
ADCT
クロック分周比設定レジスタ
5.15
ADCEN
A/D 動作許可設定レジスタ
5.16
WCMPDH
上限しきい値設定レジスタ
5.17
WCMPCR
レンジ比較コントロールレジスタ
5.18
WCMPDL
下限しきい値設定レジスタ
5.19
WCMPSR
レンジ比較チャンネル選択レジスタ
5.20
WCMRCOT
レンジ比較しきい値超過フラグレジスタ
5.21
WCMRCIF
レンジ比較フラグレジスタ
5.22
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
レジスタ名
53
CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
P E R I P H E R A L
5.1
M A N U A L
A/D コントロールレジスタ(ADCR)
A/D コントロールレジスタ(ADCR)は、割込みフラグ表示, 割込み許可を制御します。
bit
15
14
13
12
11
10
9
8
Field
SCIF
PCIF
CMPIF
予約
SCIE
PCIE
CMPIE
OVRIE
属性
R/W
R/W
R/W
-
R/W
R/W
R/W
R/W
初期値
0
0
0
X
0
0
0
0
[bit15] SCIF : スキャン変換割込み要求ビット
スキャン変換 FIFO 段数設定レジスタ(SFNS)で設定した段数まで変換値が書き込まれたときに、本ビットは
"1"に設定されます。リードモディファイライト系命令における読出し値は、ビット値にかかわらず"1"です。
説明
bit
読出し
書込み
0
変換結果未格納
ビットクリア
1
変換結果格納
動作に影響しません
[bit14] PCIF : 優先変換割込み要求ビット
優先変換 FIFO 段数設定レジスタ(PFNS)で設定した段数まで変換値が書き込まれたときに、本ビットは"1"
に設定されます。リードモディファイライト系命令における読出し値は、ビット値にかかわらず"1"です。
説明
bit
読出し
書込み
0
変換結果未格納
ビットクリア
1
変換結果格納
動作に影響しません
[bit13] CMPIF : 変換結果比較割込み要求ビット
A/D 変換結果比較機能動作時に、A/D 比較値設定レジスタ(CMPD)や A/D 比較コントロールレジスタ
(CMPCR)で設定した条件を満たすと、本ビットは"1"に設定されます。リードモディファイライト系命令に
おける読出し値は、ビット値にかかわらず"1"です。
説明
bit
読出し
書込み
0
設定条件未達
ビットクリア
1
設定条件満足
動作に影響しません
[bit12] 予約 : 予約ビット
読出し値は不定です。
書込みは、動作に影響しません。
54
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
P E R I P H E R A L
M A N U A L
[bit11] SCIE : スキャン変換割込み許可ビット
SCIF の割込み要求を制御します。本ビットが"1"かつ SCIF ビットが"1"にセットされると CPU に割込み要求
を発生します。
説明
bit
0
割込み要求禁止
1
割込み要求許可
[bit10] PCIE : 優先変換割込み許可ビット
PCIF の割込み要求を制御します。本ビットが"1"かつ PCIF ビットが"1"にセットされると CPU に割込み要求
を発生します。
説明
bit
0
割込み要求禁止
1
割込み要求許可
[bit9] CMPIE : 変換結果比較割込み許可ビット
CMPIF の割込み要求を制御します。本ビットが"1"かつ CMPIF ビットが"1"にセットされると CPU に割込み
要求を発生します。
説明
bit
0
割込み要求禁止
1
割込み要求許可
[bit8] OVRIE : FIFO オーバラン割込み許可ビット
SCCR レジスタの SOVR ビットまたは PCCR レジスタの POVR ビットの割込み要求を制御します。本ビッ
トが"1"かつ SOVR ビットまたは POVR ビットが"1"にセットされると、CPU に割込み要求を発生します。
説明
bit
0
割込み要求禁止
1
割込み要求許可
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
55
CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
P E R I P H E R A L
5.2
M A N U A L
A/D ステータスレジスタ(ADSR)
A/D ステータスレジスタ(ADSR)は、スキャン変換, 優先変換のステータス表示を行います。
bit
7
6
Field
ADSTP
FDAS
属性
R/W
R/W
初期値
0
0
5
4
3
2
1
0
予約
PCNS
PCS
SCS
-
R
R
R
XXX
0
0
0
[bit7] ADSTP : A/D 変換強制停止ビット
本ビットに"1"を書き込むことで、A/D 変換中の動作が強制停止されます(スキャン変換, 優先変換ともに動
作を停止します)。A/D 変換を強制停止した場合、ADSR レジスタの PCNS, PCS, SCS ビットのみ"0"に初期
化されます。
説明
bit
0
読出し
常に"0"が読み出されます
1
書込み
動作に影響しません
変換中の動作を強制停止
[bit6] FDAS : FIFO データ配置選択ビット
本ビットに"1"を書き込むことでスキャン変換 FIFO データレジスタ(SCFD), 優先変換 FIFO データレジスタ
(PCFD)の変換結果の値を LSB 側に 4 ビットシフトし、bit27~bit16 に配置します。FIFO データレジスタの
下位 16 ビットの位置は変わりません。
説明
bit
0
変換結果を MSB 側に配置
1
変換結果を LSB 側に配置
[bit5:3] 予約 : 予約ビット
読出し値は不定です。
書込みは、動作に影響しません。
[bit2] PCNS : 優先変換保留フラグ
優先度 2(ソフトウェア/タイマ)の変換が保留中であることを示すフラグです。優先度 1(外部トリガ起動)の
優先変換中に優先度 2(ソフトウェア/タイマ)の優先変換を起動した場合、または優先度 2 の優先変換中に優
先度 1 の変換が起動された場合に設定されます。書込みは無視されます。
説明
bit
56
CONFIDENTIAL
0
優先度 2 の優先変換保留なし
1
優先度 2 の優先変換保留中
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
P E R I P H E R A L
M A N U A L
[bit1] PCS : 優先変換ステータスフラグ
優先 A/D が変換中であることを示すフラグです。優先度 1 または優先度 2 の優先変換中に設定されます。
書込みは無視されます。
説明
bit
0
優先変換による変換停止
1
優先変換による変換中
[bit0] SCS : スキャン変換ステータスフラグ
スキャン A/D が変換中であることを示すフラグです。書込みは無視されます。
説明
bit
0
スキャン変換による変換停止
1
スキャン変換による変換中
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
57
CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
P E R I P H E R A L
5.3
M A N U A L
スキャン変換コントロールレジスタ(SCCR)
スキャン変換コントロールレジスタ(SCCR)は、スキャン変換モードを制御します。
bit
15
14
13
12
11
10
9
8
Field
SEMP
SFUL
SOVR
SFCLR
属性
R
R
R/W
R/W
予約
RPT
SHEN
SSTR
-
R/W
R/W
初期値
1
0
0
0
R/W
X
0
0
0
[bit15] SEMP : スキャン変換用 FIFO エンプティビット
FIFO がエンプティ(空)の状態になった場合、本ビットは"1"に設定されます。スキャン変換 FIFO データレジ
スタ(SCFD)に変換データが書き込まれると、本ビットは"0"になります。書込みは無視されます。
説明
bit
0
FIFO にデータが残っている状態
1
FIFO はエンプティ(空)の状態
[bit14] SFUL : スキャン変換用 FIFO フルビット
FIFO がフル(満杯)の状態になった場合、本ビットは"1"に設定されます。SFCLR に"1"を書き込むか、ス
キャン変換 FIFO データレジスタ(SCFD)を読み出すと、本ビットは"0"になります。書込みは無視されます。
説明
bit
0
FIFO のデータが入力できる状態
1
FIFO はフル(満杯)の状態
[bit13] SOVR : スキャン変換オーバランフラグ
FIFO フルの状態で FIFO に書込みをした場合、本ビットは"1"に設定されます(FIFO フルの状態では変換
データは上書きされません)。リードモディファイライト系命令における読出し値は、ビット値にかかわら
ず"1"になります。ADCR レジスタの OVRIE ビットが"1"かつ SOVR ビットが"1"のとき CPU に対して割込
みを発生します。
bit
説明
読出し
書込み
0
オーバラン発生なし
ビットクリア
1
オーバラン発生あり
動作に影響しません
[bit12] SFCLR : スキャン変換用 FIFO クリアビット
本ビットに"1"を書き込むことでスキャン変換用 FIFO のクリアを行います。
このとき FIFO はエンプティ(空)
になるため、SEMP ビットは"1"に設定されます。
bit
0
1
58
CONFIDENTIAL
説明
読出し
常に"0"が読み出されます
書込み
動作に影響しません
FIFO のクリアを行う
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
P E R I P H E R A L
M A N U A L
[bit11] 予約 : 予約ビット
読出し値は不定です。
書込みは,動作に影響しません。
[bit10] RPT : スキャン変換リピートビット
本ビットに"1"を書き込むことにより、リピートモードとなります。スキャン変換入力選択レジスタ(SCIS)
で選択したアナログ入力チャネルすべての変換が終わると、再度変換を開始します。
リピート変換を終了させるには本ビットを"0"にすることで、SCIS ビットで選択したアナログ入力チャネル
の変換を終了後停止します。
本ビットへの"1"書込みは、スキャン変換の停止(ADSR:SCS = "0")中に行ってください(SSTR ビットへの"1"
書込みと、本ビットへの"1"書込みは同時でもかまいません)。
説明
bit
0
シングル変換モード
1
リピート変換モード
<注意事項>
−
PRT ビットを"0"にしても、リピート転送はすぐには停止しません。
FIFO に停止までデータが書き込まれます。
FIFO データおよび FIFO のステータスを示すビット(FIFO フルビットなど)は停止まで変化する
ため注意してください。
[bit9] SHEN : スキャン変換のタイマ起動許可ビット
スキャン変換をタイマからの立上りエッジで起動をかける場合に本ビットを"1"に設定します。"1"に設定し
た場合でも、ソフトウェアによる起動(SSTR=1)は有効です。
説明
bit
0
タイマ起動禁止
1
タイマ起動許可
[bit8] SSTR : スキャン変換スタートビット
本ビットに"1"を書き込むことで A/D 変換を開始します。変換中に再度"1"を書き込むと変換中の動作を直ち
に停止し、再度変換を開始します。
bit
0
1
説明
読出し
常に"0"が読み出されます
書込み
動作に影響しません
変換起動または変換再起動(変換中)
<注意事項>
−
タイマによる起動と、SSTR ビットへの"1"書込みが同時に発生した場合は、SSTR ビットへの"1"
書込みが優先され、タイマの起動は無視されます。
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
59
CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
P E R I P H E R A L
5.4
M A N U A L
スキャン変換 FIFO 段数設定レジスタ(SFNS)
スキャン変換 FIFO 段数設定レジスタ(SFNS)は、スキャン変換時の割込み要求を発生するための設定を行い
ます。設定した段数分の A/D 変換データが格納されると、割込み要求ビット(SCIF)がセットされます。
bit
7
6
5
4
3
2
1
Field
予約
SFS[3:0]
属性
-
R/W
初期値
XXXX
0000
0
[bit7:4] 予約 : 予約ビット
読出し値は不定です。
書込みは動作に影響しません。
[bit3:0] SFS[3:0] : スキャン変換 FIFO 段数設定ビット
本ビットに設定された段数(N+1 段目)分の A/D 変換データが書き込まれるとスキャン変換割込み要求フラグ
(SCIF)を"1"に設定します。
説明
bit3:0
60
CONFIDENTIAL
0000
FIFO の 1 段目に変換結果が格納されたとき割込み要求発生
0001
FIFO の 2 段目に変換結果が格納されたとき割込み要求発生
0010
FIFO の 3 段目に変換結果が格納されたとき割込み要求発生
・・・
・・・
1101
FIFO の 14 段目に変換結果が格納されたとき割込み要求発生
1110
FIFO の 15 段目に変換結果が格納されたとき割込み要求発生
1111
FIFO の 16 段目に変換結果が格納されたとき割込み要求発生
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
P E R I P H E R A L
5.5
M A N U A L
スキャン変換 FIFO データレジスタ(SCFD)
スキャン変換 FIFO データレジスタ(SCFD)は、アナログ変換結果を格納するレジスタで、16 段の FIFO で構
成されます。レジスタを読み出すことで順次データを取り出せます。
bit
31
30
29
28
27
26
25
24
23
22
21
20
Field
SD1
SD1
SD9
SD8
SD7
SD6
SD5
SD4
SD3
SD2
SD1
SD0
1
0
19
18
17
16
予約
属性
R
R
R
R
R
R
R
R
R
R
R
R
R
初期値
X
X
X
X
X
X
X
X
X
X
X
X
XXXX
bit
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
予約
RS1
RS0
予約
SC4
SC3
SC2
SC1
SC0
予約
Field
INV
L
属性
R
R
R
R
R
R
R
R
R
R
R
初期値
XXX
X
XX
X
X
XXX
X
X
X
X
X
[bit31:20] SD11:SD0 : スキャン変換結果
スキャン変換時の 12 ビット A/D 変換結果が書き込まれます。
[bit19:13] 予約 : 予約ビット
読出し値は不定です。
[bit12] INVL : A/D 変換結果無効ビット
本レジスタ値が無効である場合に設定されます。
説明
bit
0
本レジスタ値が有効
1
本レジスタ値が無効
[bit11:10] 予約 : 予約ビット
読出し値は不定です。
[bit9:8] RS1, RS0 : スキャン変換起動要因
本レジスタ値に対応する、スキャン変換の起動要因を表します。
説明
bit9:8
01
ソフトウェア起動
10
タイマ起動
[bit7:5] 予約 : 予約ビット
読出し値は不定です。
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
61
CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
P E R I P H E R A L
M A N U A L
[bit4:0] SC4~SC0 : 変換入力チャネルビット
SD11~SD0 に書き込まれた変換結果に対応するアナログ入力チャネルが書き込まれます。製品仕様上存在
しないチャネルの設定は書き込まれません。アナログ入力チャネル数についてはご使用する製品の『データ
シート』を参照してください。
説明
bit4:0
00000
ch.0
00001
ch.1
00010
ch.2
・・・
・・・
11101
ch.29
11110
ch.30
11111
ch.31
<注意事項>
−
本レジスタは A/D ステータスレジスタ(ADSR)の FDAS ビットの設定によってビット構成が異なり
ます。FDAS ビットが"1"の場合は「3.3.6 FIFO データレジスタのビット配置選択」を参照してくだ
さい。
−
本レジスタにバイトアクセスする場合、上位バイト(bit31:24)を読み出すことで FIFO データをシフ
トします。それ以外(bit23:16, bit15:8, bit7:0)を読み出しても、FIFO はシフトしません。
ハーフワードアクセスする場合、上位ハーフワード(bit31:16)を読み出すことで FIFO はシフトしま
す。それ以外(bit15:0)を読み出しても、FIFO はシフトしません。ワードアクセスの場合には、FIFO
はシフトします。
−
ソフトウェアとタイマが同時起動した場合に、RS[1:0]ビットで"11"が読み出されることもあります。
62
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
P E R I P H E R A L
5.6
M A N U A L
スキャン変換入力選択レジスタ(SCIS)
スキャン変換入力選択レジスタ(SCIS)は、スキャン変換時のアナログ入力チャネルを選択するレジスタです。
複数のアナログ入力から任意に選択可能です。変換順序は選択されたチャネルの中で、番号の小さいチャネ
ルから順番に変換されます。
SCIS3(上位バイト : AN31~AN24), SCIS2(下位バイト : AN23~AN16)
bit
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Field
AN3
AN
AN
AN
AN
AN
AN
AN
AN
AN
AN
AN
AN
AN
AN
AN
1
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
属性
R/W
初期値
0x00
[bit15:0] AN31~AN16 : アナログ入力選択ビット
当該ビットを"1"に設定することで、対応するチャネルがアナログ変換時に選択されます。
SCIS1(上位バイト : AN15~AN8), SCIS0(下位バイト : AN7~AN0)
bit
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Field
AN1
AN
AN
AN
AN1
AN
AN
AN
AN
AN
AN
AN
AN
AN
AN
AN
5
14
13
12
1
10
9
8
7
6
5
4
3
2
1
0
属性
R/W
初期値
0x00
[bit15:0] AN15~AN0 : アナログ入力選択ビット
当該ビットを"1"に設定することで、対応するチャネルがアナログ変換時に選択されます。
<注意事項>
−
A/D 変換中のチャネルの変更は禁止です。必ず A/D 変換の停止した状態で SCIS3~SCIS0 に書き
込んでください。A/D 変換中とは A/D が変換動作を実施する期間を指し,起動要因待ち状態は含みま
せん。起動要因が無い期間ではチャネル変更が可能です。
−
製品仕様上存在しないチャネルに該当するビットへの"1"設定は禁止です。アナログ入力チャネル数
についてはご使用する製品の『データシート』を参照してください。
スキャン変換順序例
変換順序は選択されたチャネルの中で、番号の小さいチャネルから順番に変換されます。
例) AN1, AN3, AN5, AN23 ビットに"1"を設定した場合、アナログ変換は
の順番で変換します。
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
ch.1→ch.3→ch.5→ch.23
63
CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
P E R I P H E R A L
5.7
M A N U A L
優先変換コントロールレジスタ(PCCR)
優先変換コントロールレジスタ(PCCR)は、優先変換モードを制御します。
優先変換はスキャン変換を行っている間でも、優先的に変換できます。
また、優先変換の中でもさらに優先度を持つことができます(2 レベル)。
bit
15
14
13
12
11
10
9
8
Field
PEMP
PFUL
POVR
PFCLR
ESCE
PEEN
PHEN
PSTR
属性
R
R
R/W
R/W
R/W
R/W
R/W
R/W
初期値
1
0
0
0
0
0
0
0
[bit15] PEMP : 優先変換用 FIFO エンプティビット
FIFO がエンプティ(空)の状態になった場合に設定されます。優先変換 FIFO データレジスタ(PCFD)に変換
データが書き込まれると、本ビットは"0"になります。書込みは無視されます。
説明
bit
0
FIFO にデータが残っている状態
1
FIFO はエンプティ(空)の状態
[bit14] PFUL : 優先変換用 FIFO フルビット
FIFO がフル(満杯)の状態になった場合に設定されます。PFCLR ビットに"1"を書き込むか、優先変換 FIFO
データレジスタ(PCFD)を読み出すと、本ビットは"0"になります。書込みは無視されます。
説明
bit
0
FIFO のデータが入力できる状態
1
FIFO はフル(満杯)の状態
[bit13] POVR : 優先変換オーバランフラグ
FIFO フルの状態で FIFO に書込みをした場合に設定されます(FIFO フルの状態では変換
データは上書きされません)。リードモディファイライト系命令における読出し値は、ビット値にかかわら
ず"1"になります。ADCR レジスタの OVRIE ビットが"1"かつ本ビットが"1"のとき CPU に対して割込みを発
生します。
bit
説明
読出し
書込み
0
オーバラン発生なし
ビットクリア
1
オーバラン発生あり
動作に影響しません
[bit12] PFCLR : 優先変換用 FIFO クリアビット
"1"を書き込むことで優先変換用 FIFO のクリアを行います。このとき FIFO はエンプティ(空)になるため、
PEMP ビットは"1"に設定されます。
bit
0
1
64
CONFIDENTIAL
説明
読出し
常に"0"が読み出されます
書込み
動作に影響しません
FIFO のクリアを行う
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
P E R I P H E R A L
M A N U A L
[bit11] ESCE : 外部トリガアナログ入力選択ビット
外部トリガ起動のアナログ入力選択を優先変換入力選択レジスタ(PCIS)の P1A[2:0]ビットで行うか、外部入
力端子(ECS[2:0])で行うかを選択します。
説明
bit
0
外部トリガ起動のアナログ入力選択を P1A[2:0]で行う
1
外部トリガ起動のアナログ入力選択を外部入力で行う
<注意事項>
−
A/D 変換中の ESCE ビットの書換えは禁止です。必ず A/D 変換の停止した状態で書き換えてくださ
い。A/D 変換中とは A/D が変換動作を実施する期間を指し,起動要因待ち状態は含みません。起動要
因が無い期間では ESCE ビットの書換えが可能です。
−
製品仕様上、外部端子(ECS[2:0])によるチャネル選択を使用できない場合は、ESCE ビットには必
ず"0"を書き込んでください。
[bit10] PEEN : 優先変換の外部起動許可ビット
優先変換を外部トリガ端子入力の立下りエッジで起動をかける場合に本ビットを"1"に設定します。外部ト
リガ起動による変換は優先度 1(最優先)です。
説明
bit
0
外部トリガ起動禁止
1
外部トリガ起動許可
[bit9] PHEN : 優先変換のタイマ起動許可ビット
優先変換をタイマからの立上りエッジで起動をかける場合に本ビットを"1"に設定します。"1"に設定した場
合でも、ソフトウェアによる起動(PSTR=1)は有効です。タイマ起動による変換は優先度 2(<優先度 1)です。
説明
bit
0
タイマ起動禁止
1
タイマ起動許可
[bit8] PSTR : 優先変換スタートビット
"1"を書き込むことで A/D 変換を開始します。本ビットによる変換は優先度 2(<優先度 1)です。本ビットに
よる変換中の再起動はできません。
bit
0
1
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
説明
読出し
常に"0"が読み出されます
書込み
動作に影響しません
優先変換起動
65
CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
P E R I P H E R A L
5.8
M A N U A L
優先変換 FIFO 段数設定レジスタ(PFNS)
優先変換 FIFO 段数設定レジスタ(PFNS)は、優先変換時の割込み要求を発生するための設定を行います。設
定した段数分の A/D 変換データが格納されると、割込み要求ビット(PCIF)がセットされます。
bit
7
6
5
4
3
2
1
0
Field
予約
TEST[1:0]
予約
PFS[1:0]
属性
-
R
-
R/W
初期値
XX
XX
XX
00
[bit7:6] 予約 : 予約ビット
読出し値は不定です。
書込みは動作に影響しません。
[bit5:4] TEST[1:0] : テストビット
書込み
動作に影響しません
読出し
値は不定
[bit3:2] 予約: 予約ビット
読出し値は不定です。
書込みは動作に影響しません。
[bit1:0] PFS[1:0] : 優先変換 FIFO 段数設定ビット
PFS[1:0]に設定された段数(N+1 段目)分の A/D 変換データが書き込まれると優先変換割込み要求フラグ
(PCIF)を"1"に設定します。
bit1:0
66
CONFIDENTIAL
説明
00
FIFO の 1 段目に変換結果が格納されたとき割込み要求発生
01
FIFO の 2 段目に変換結果が格納されたとき割込み要求発生
10
FIFO の 3 段目に変換結果が格納されたとき割込み要求発生
11
FIFO の 4 段目に変換結果が格納されたとき割込み要求発生
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
P E R I P H E R A L
5.9
M A N U A L
優先変換 FIFO データレジスタ(PCFD)
優先変換 FIFO データレジスタ(PCFD)は、アナログ変換結果を格納するレジスタで、4 段の FIFO で構成さ
れます。レジスタを読み出すことで順次データを取り出せます。
bit
31
30
29
28
27
26
25
24
23
22
21
20
Field
PD1
PD1
PD9
PD8
PD7
PD6
PD5
PD4
PD3
PD2
PD1
PD0
1
0
19
18
17
属性
R
R
初期値
0xXXX
XXXX
bit
15
14
13
予約
Field
12
11
10
9
8
INV
予
RS2
RS1
RS0
L
約
7
6
予約
5
16
予約
4
3
2
1
0
PC4
PC3
PC2
PC1
PC0
属性
R
R
R
R
R
R
初期値
XXX
X
X
XXX
XXX
XXXXX
[bit31:20] PD11~PD0 : 優先変換結果
優先変換時の 12 ビット A/D 変換結果が書き込まれます。
[bit19:13] 予約 : 予約ビット
読出し値は不定です。
[bit12] INVL : A/D 変換結果無効ビット
本レジスタ値が無効である場合に設定されます。
説明
bit
0
本レジスタ値が有効
1
本レジスタ値が無効
[bit11] 予約: 予約ビット
読出し値は不定です。
[bit10:8] RS2~RS0 : スキャン変換起動要因
本レジスタ値に対応する、優先変換の起動要因を表します。
説明
bit10:8
001
ソフトウェア起動(優先度 2)
010
タイマ起動(優先度 2)
100
外部トリガ(優先度 1)
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
67
CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
P E R I P H E R A L
M A N U A L
[bit7:5] 予約: 予約ビット
読出し値は不定です。
[bit4:0] PC4~PC0 : 変換入力チャネルビット
PD11~PD0 に書き込まれた変換結果に対応するアナログ入力チャネルが書き込まれます。製品仕様上存在
しないチャネルの設定は書き込まれません。アナログ入力チャネル数についてはご使用する製品の『データ
シート』を参照してください。
説明
bit4:0
00000
ch.0
00001
ch.1
00010
ch.2
・・・
・・・
11101
ch.29
11110
ch.30
11111
ch.31
<注意事項>
−
本レジスタは A/D ステータスレジスタ(ADSR)の FDAS ビットの設定によってビット構成が異なり
ます。FDAS ビットが"1"の場合は「3.3.6 FIFO データレジスタのビット配置選択」を参照してくだ
さい。
−
本レジスタにバイトアクセスする場合、上位バイト(bit31:24)を読み出すことで FIFO データをシフ
トします。それ以外(bit23:16, bit15:8, bit7:0)を読み出しても、FIFO はシフトしません。
ハーフワードアクセスする場合、上位ハーフワード(bit31:16)を読み出すことで FIFO はシフトしま
す。それ以外(bit15:0)を読み出しても、FIFO はシフトしません。ワードアクセスの場合には、FIFO
はシフトします。
−
ソフトとタイマが同時起動した場合に、RS[2:0]ビットで"011"が読み出されることもあります。
−
外部トリガ起動の変換はアナログ入力が ch.0~ch.7 のみ変換可能です。
68
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
P E R I P H E R A L
M A N U A L
5.10 優先変換入力選択レジスタ(PCIS)
優先変換入力選択レジスタ(PCIS)は、優先変換時のアナログ入力チャネルを選択するレジスタです。優先度
2 のソフトウェア/タイマ起動時は複数のアナログ入力チャネルから 1 チャネルのみ指定可能です。優先度 1
の外部トリガ起動時は ch.0~ch.7 の 8 チャネルのうちから 1 チャネル指定可能です。
bit
7
6
5
4
3
2
1
Field
P2A[4:0]
P1A[2:0]
属性
R/W
R/W
初期値
00000
000
0
[bit7:3] P2A[4:0] : 優先度 2 アナログ入力選択
優先度 2(ソフトウェア/タイマ)起動時のアナログ入力チャネルを指定します。
全チャネルから選択できます。
製品仕様上存在しないチャネルへの設定は禁止です。アナログ入力チャネル数についてはご使用する製品の
『データシート』を参照してください。
説明
bit7:3
00000
ch.0
00001
ch.1
00010
ch.2
・・・
・・・
11101
ch.29
11110
ch.30
11111
ch.31
[bit2:0] P1A[2:0] : 優先度 1 アナログ入力選択
優先度 1(外部トリガ)起動時のアナログ入力チャネルを指定します。ch.0~ch.7 の 8 チャネルから選択できま
す。
説明
bit2:0
000
ch.0
001
ch.1
010
ch.2
・・・
・・・
101
ch.5
110
ch.6
111
ch.7
<注意事項>
−
A/D 変換中のチャネルの変更は禁止です。必ず A/D 変換の停止した状態で P1A, P2A に書き込んで
ください。A/D 変換中とは A/D が変換動作を実施する期間を指し,起動要因待ち状態は含みません。
起動要因が無い期間ではチャネル変更が可能です。
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
69
CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
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5.11 A/D 比較値設定レジスタ(CMPD)
A/D 比較値設定レジスタ(CMPD)は、A/D 変換結果と比較するために、比較値を設定するレジスタです。本
レジスタと A/D 比較コントロールレジスタ(CMPCR)で設定された条件を満たすと、A/D コントロールレジ
スタ(ADCR)の変換結果比較割込み要求ビット(CMPIF)がセットされます。
bit
31
30
29
28
27
26
25
24
Field
CMAD11
CMAD10
CMAD9
CMAD8
CMAD7
CMAD6
CMAD5
CMAD4
属性
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
0
0
0
0
0
0
0
0
bit
23
22
21
20
19
18
17
16
Field
CMAD3
CMAD2
属性
R/W
R/W
-
初期値
0
0
XXXXXX
予約
[bit31:22] CMAD11~CMAD2 : A/D 変換比較値設定ビット
A/D 変換結果との比較値を設定するビットです。
A/D 変換結果の上位 10 ビット(bit11:2)と、本レジスタ(CMAD11~CMAD2)との比較を行います。A/D 変換結
果の下位 2 ビット(bit1, bit0)の比較は行いません。
[bit21:16] 予約 : 予約ビット
読出し値は不定です。
70
CONFIDENTIAL
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CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
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5.12 A/D 比較コントロールレジスタ(CMPCR)
A/D 比較コントロールレジスタ(CMPCR)は、A/D 比較機能の制御を行います。A/D 比較値設定レジスタ
(CMPD)と変換値の比較を行い本レジスタの比較条件を満たすと、A/D コントロールレジスタ(ADCR)の変換
結果比較割込み要求ビット(CMPIF)がセットされます。
bit
7
6
5
Field
CMPEN
CMD1
CMD0
4
3
2
属性
R/W
R/W
R/W
R/W
初期値
0
0
0
00000
1
0
CCH[4:0]
[bit7] CMPEN : 変換結果比較機能動作許可ビット
A/D 比較機能の動作を許可するビットです。
説明
bit
0
比較機能動作停止
1
比較機能動作許可
[bit6] CMD1 : 比較モード 1
変換割込み要求を発生させる条件を設定します。
説明
bit
0
A/D 変換結果の上位 10 ビット(bit11:2)が CMPD 設定値より小さい場合に割込み要求発生
1
A/D 変換結果の上位 10 ビット(bit11:2)が CMPD 設定値と同じか大きい場合に割込み要求発生
[bit5] CMD0 : 比較モード 0
比較対象を選択します。"1"のときは CCH[4:0]ビットの設定は無効となります。
説明
bit
0
CCH[4:0]ビットで設定したチャネルの変換結果を比較
1
全チャネルの変換結果を比較
May 27, 2015, FM4_MN709-00003-4v0-J
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71
CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
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[bit4:0] CCH[4:0] : 比較対象アナログ入力チャネル
比較対象とするアナログチャネルを設定します。CMD0 ビットが"1"のときはこのビットの設定は無効とな
ります。製品仕様上存在しないチャネルへの設定は禁止です。アナログ入力チャネル数についてはご使用す
る製品の『データシート』を参照してください。
説明
bit4:0
00000
ch.0
00001
ch.1
00010
ch.2
・・・
72
CONFIDENTIAL
・・・
11101
ch.29
11110
ch.30
11111
ch.31
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
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5.13 サンプリング時間選択レジスタ(ADSS)
サンプリング時間選択レジスタ(ADSS3~ADSS0)は、ビットごとにサンプリング時間を設定可能にします。
サンプリング時間設定レジスタ 0, 1(ADST0/ADST1)のどちらのサンプリング時間を使用するかは本レジス
タにより設定します。
ADSS3(上位バイト : TS31~TS24), ADSS2(下位バイト : TS23~TS16)
bit
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Field
TS3
TS3
TS2
TS2
TS2
TS2
TS2
TS2
TS2
TS2
TS2
TS2
TS1
TS1
TS1
TS1
1
0
9
8
7
6
5
4
3
2
1
0
9
8
7
6
属性
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
[bit15:0] TS31~TS16 : サンプリング時間選択ビット
該当するチャネルにサンプリング時間設定レジスタ(ADST)で指定したサンプリング時間を設定します。"0"
に設定すると ADST0 に設定した時間に、"1"に設定すると ADST1 に設定した時間となります。TS31 は ch.31
に、・・・、TS16 は ch.16 に対応します。
ADSS1(上位バイト : AN15~AN8), ADSS0(下位バイト : AN7~AN0)
bit
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Field
TS15
TS14
TS13
TS12
TS11
TS10
TS9
TS8
TS7
TS6
TS5
TS4
TS3
TS2
TS1
TS0
属性
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
[bit15:0] TS15~TS0 : サンプリング時間選択ビット
該当するチャネルにサンプリング時間設定レジスタ(ADST)で指定したサンプリング時間を設定します。"0"
に設定すると ADST0 に設定した時間に、"1"に設定すると ADST1 に設定した時間となります。TS15 は ch.15
に、・・・、TS0 は ch.0 に対応します。
<注意事項>
−
A/D 変換中のサンプリング時間選択レジスタ(ADSS)への書込みは禁止です。A/D 変換中とは A/D が
変換動作を実施する期間を指し,起動要因待ち状態は含みません。起動要因が無い期間ではサンプリ
ング時間選択レジスタ(ADSS)への書込みが可能です。
−
製品仕様上存在しないチャネルに該当するビットへの"1"設定は禁止です。アナログ入力チャネル数
についてはご使用する製品の『データシート』を参照してください。
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73
CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
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5.14 サンプリング時間設定レジスタ(ADST)
サンプリング時間設定レジスタ 0/1(ADST0/ADST1)は、A/D 変換のサンプリング時間を設定します。ADST0
と ADST1 の 2 種類用意し、サンプリング時間選択レジスタ(ADSS3~ADSS0)にてどちらのサンプリング時
間を使用するか選択できます。
ADST0(上位バイト)
bit
15
14
13
12
11
10
9
8
Field
STX02
STX01
STX00
ST04
ST03
ST02
ST01
ST00
属性
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
0
0
0
1
0
0
0
0
[bit15:13] STX02~STX00 : サンプリング時間 N 倍設定ビット
ST04~ST00 ビットで設定したサンプリング時間の設定値を N 倍します。
bit15
bit14
bit13
説明
0
0
0
設定値×1 倍 (初期値)
0
0
1
設定値×4 倍
0
1
0
設定値×8 倍
0
1
1
設定値×16 倍
1
0
0
設定値×32 倍
1
0
1
設定値×64 倍
1
1
0
設定値×128 倍
1
1
1
設定値×256 倍
[bit12:8] ST04~ST00 : サンプリング時間設定ビット
A/D 変換のサンプリング時間を設定します。
サンプリング時間 = ベースクロック(HCLK)周期×クロック分周比×{(ST 設定値+1)×STX 設定値+3}
例)
ST04~ST00 = 9, STX02, STX01, STX00 = 001(4 倍), CT7~CT0 = 0x00 (クロック分周比 2),
HCLK = 20MHz(50ns)の場合
サンプリング時間 = 50ns×2×{(9 + 1)×4 + 3} = 4300ns
<注意事項>
−
A/D 変換中のサンプリング時間設定レジスタ(上位バイト)(ADST0)への書込みは禁止です。A/D 変換
中とは A/D が変換動作を実施する期間を指し,起動要因待ち状態は含みません。起動要因が無い期間
ではサンプリング時間設定レジスタ(上位バイト)(ADST0)への書込みが可能です。
−
サンプリング時間は、ご使用する製品の『データシート』の「電気的特性」の記載内容に従い、入
力チャネルの外部インピーダンス, アナログ電源電圧(AVCC), ベースクロック(HCLK)周期に応じ
て、適切な時間を選択し、設定してください。
−
STX02, STX01, STX00=000(ST04~ST00 の設定値×1 倍)に設定した場合、ST04~ST00 は"2"以上
を設定してください("1"以下は設定禁止です)。
74
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CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
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ADST1(下位バイト)
bit
7
6
5
4
3
2
1
0
Field
STX12
STX11
STX10
ST14
ST13
ST12
ST11
ST10
属性
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
0
0
0
1
0
0
0
0
[bit7:5] STX12~STX10 : サンプリング時間 N 倍設定ビット
ST14~ST10 ビットで設定したサンプリング時間の設定値を N 倍します。
説明
bit7
bit6
bit5
0
0
0
設定値×1 倍 (初期値)
0
0
1
設定値×4 倍
0
1
0
設定値×8 倍
0
1
1
設定値×16 倍
1
0
0
設定値×32 倍
1
0
1
設定値×64 倍
1
1
0
設定値×128 倍
1
1
1
設定値×256 倍
[bit4:0] ST14~ST10 : サンプリング時間設定ビット
A/D 変換のサンプリング時間を設定します。
サンプリング時間 = ベースクロック(HCLK)周期×クロック分周比×{(ST 設定値+1)×STX 設定値+3}
例) ST14~ST10 = 9, STX12, STX11, STX10 = 001(4 倍), CT7~CT0 = 0x00 (クロック分周比 2),
HCLK = 20MHz(50ns)の場合
サンプリング時間 = 50ns×2×{(9 + 1)×4 + 3} = 4300ns
<注意事項>
−
A/D 変換中のサンプリング時間設定レジスタ(下位バイト)(ADST1)への書込みは禁止です。A/D 変換
中とは A/D が変換動作を実施する期間を指し,起動要因待ち状態は含みません。起動要因が無い期間
ではサンプリング時間設定レジスタ(下位バイト)(ADST1)への書込みが可能です。
−
サンプリング時間は、ご使用する製品の『データシート』の「電気的特性」の記載内容に従い、入
力チャネルの外部インピーダンス, アナログ電源電圧(AVCC), ベースクロック(HCLK)周期に応じ
て、適切な時間を選択し、設定してください。
−
STX12, STX11, STX10=000(ST14~ST10 の設定値×1 倍)に設定した場合、ST14~ST10 は"2"以上
を設定してください("1"以下は設定禁止です)。
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75
CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
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5.15 クロック分周比設定レジスタ(ADCT)
クロック分周比設定レジスタ(ADCT)は、A/D 変換時間のうちクロック分周比を設定するレジスタです。
bit
7
6
5
4
3
2
1
0
Field
CT7
CT6
CT5
CT4
CT3
CT2
CT1
CT0
属性
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
0
0
0
0
0
1
1
1
[bit7:0] CT7~CT0 : クロック分周比設定ビット
A/D 変換のクロック生成のための HCLK の分周比を設定するビットです。
分周比の設定は、サンプリング時間設定レジスタ 0/1(ADST0/1)ともに共通です。
説明
bit7:0
0x80
分周比 1
0x00
分周比 2
0x01
分周比 3
0x02
分周比 4
・・・
・・・
0x07
分周比 9 (初期値)
・・・
・・・
0x3C
分周比 62
0x3D
分周比 63
0x3E
分周比 64
0x3F
分周比 65
コンペアクロック周期 = ベースクロック(HCLK)周期×クロック分周比
コンペア時間 = クロック周期比×14
例) CT 設定値 = 0(クロック分周比 2), HCLK = 20MHz(50ns)の場合、
コンペアクロック周期 = 50ns×2 = 100ns
コンペア時間 = 100ns×14 = 1400ns
<注意事項>
−
本レジスタに対して"0x40"~"0x7F"の設定は禁止です。
−
A/D 変換中のクロック分周比設定レジスタ(ADCT)への書込みは禁止です。A/D 変換中とは A/D が変
換動作を実施する期間を指し,起動要因待ち状態は含みません。起動要因が無い期間ではクロック分
周比設定レジスタ(ADCT)への書込みが可能です。
クロック生成部のベースクロックプリスケーラレジスタ(BSC_PSR)を"0x0"に設定している場合の
み、分周比 1 での A/D 変換ができます。
−
コンペアクロック周期は、ご使用する製品の『データシート』の「電気的特性」記載内容に従い、
アナログ電源電圧(AVCC), ベースクロック(HCLK)周期に応じて、適切な時間を選択し、設定して
ください。
76
CONFIDENTIAL
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CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
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5.16 A/D 動作許可設定レジスタ(ADCEN)
A/D 動作許可設定レジスタ(ADCEN)は、12 ビット A/D コンバータを動作許可状態に設定するレジスタです。
bit
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Field
ENBLTIME[15:8]
予約
READY
ENBL
属性
R/W
R
R
R/W
初期値
0xFF
000000
0
0
[bit15:8] ENBLTIME[15:8] : 動作許可状態遷移サイクル選択ビット
動作許可状態遷移期間サイクル数を選択するビットです。
動作許可状態遷移期間 = ベースクロック(HCLK)周期×(ENBLTIME 設定値×4+1)
例) ENBLTIME[15:8] = 0xFF, HCLK = 20MHz(50ns)の場合、
動作許可状態遷移期間 = 50ns×(255×4+1) = 51050ns
[bit7:2] 予約 : 予約ビット
読出し値は不定です。
[bit1] READY : A/D 動作許可状態ビット
A/D コンバータが動作許可状態か動作禁止状態を示すビットです。
動作許可状態のときのみ A/D 変換ができます。
動作停止状態中の A/D 変換要求は無視されます。
A/D 変換中に動作停止状態となった場合、A/D 変換は直ちに停止します。
説明
bit
0
動作停止状態
1
動作許可状態
[bit0] ENBL : A/D 動作許可ビット
A/D コンバータを動作許可にするビットです。
本ビットに"1"を書き込むことで、動作許可状態遷移期間後に A/D コンバータは動作許可状態となります。
また、本ビットに"0"を書き込むことで、A/D コンバータは動作停止状態となります。
説明
bit
0
動作停止
1
動作許可
May 27, 2015, FM4_MN709-00003-4v0-J
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77
CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
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<注意事項>
−
動作許可状態遷移期間は、ご使用する製品の『データシート』の「電気的特性」記載内容に従って、
アナログ電源電圧(AVCC), ベースクロック(HCLK)周期に応じて、適切な時間を選択し、設定して
ください。
−
ENBL ビットへの"1 "書き込みから、READY ビットが"1 "になるまでの期間の ENBLTIME[15:8]ビッ
トの書換えは禁止です。
−
CPU をタイマモード, ストップモード, RTC モード, ディープスタンバイ STOP モード, ディープ
スタンバイ RTC モードに設定するときには、ENBL="0"を設定して A/D コンバータを動作停止状態
にしてください。
78
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
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5.17 上限しきい値設定レジスタ(WCMPDH)
上限しきい値設定レジスタ(WCMPDH)は、レンジ比較で使用する上限しきい値を設定します。
bit
31
30
29
28
27
26
25
24
Field
CMHD11
CMHD10
CMHD9
CMHD8
CMHD7
CMHD6
CMHD5
CMHD4
属性
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
0
0
0
0
0
0
0
0
21
20
19
18
17
16
bit
23
22
Field
CMHD3
CMHD2
属性
R/W
R/W
R
初期値
0
0
000000
予約
[bit31:22] CMHD11~CMHD2 : 上限しきい値ビット
レンジ比較で使用する上限しきい値を設定します。
説明
bit31:22
上限しきい値
[bit21:16] 予約 : 予約ビット
読出し時は、常に"0"が読み出されます。
書込み時は、必ず"0"を書き込んでください。
<注意事項>
−
レンジ比較機能有効時、A/D 変換結果の上位 10 ビット(bit11:2)と、本レジスタ(CMHD)との比較
を行います。 A/D 変換結果の下位 2 ビット(bit1:0)の比較は行いません。
May 27, 2015, FM4_MN709-00003-4v0-J
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79
CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
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5.18 レンジ比較コントロールレジスタ(WCMPCR)
レンジ比較コントロールレジスタ(WCMPCR)は、連続検出回数指示および状態確認, 範囲内/範囲外確認選
択, レンジ範囲外での上限値超過/下限値超過, レンジ比較割込み許可/禁止を行います。
bit
7
6
5
4
3
2
Field
RCOCD2
RCOCD1
RCOCD0
RCOIRS
RCOIE
RCOE
1
予約
0
属性
R/W
R/W
R/W
R/W
R/W
R/W
R
初期値
0
0
1
0
0
0
00
[bit7:5] : RCOCD2~RCOCD0 : 連続検出回数指定・状態表示ビット
レンジ比較結果の連続検出回数指定および連続検出回数の状態表示するビットです。
説明
bit7:5
RMW アクセス時以外の読出し時
RMW アクセス時の読出し時
または 書込み時
000
連続検出状態:0 回
設定禁止
001
連続検出状態:1 回
連続検出 1 回指定
010
連続検出状態:2 回
連続検出 2 回指定
011
連続検出状態:3 回
連続検出 3 回指定
100
連続検出状態:4 回
連続検出 4 回指定
101
連続検出状態:5 回
連続検出 5 回指定
110
連続検出状態:6 回
連続検出 6 回指定
111
連続検出状態:7 回
連続検出 7 回指定
 レンジ比較結果が連続回数指定値に到達すると対応する起動チャネルのレンジ比較割込み要因フラグ
ビット(RCINT)に"1"を設定します。また、連続検出状態は連続回数指定値にて停止します。
 リードモディファイライト(RMW)アクセス時以外のリード時は、連続検出状態が読み出されます。
 リードモディファイライト(RMW)アクセス時のリード時には、ライト時の値(連続回数指示値)が読み出
されます。
<注意事項>
−
レンジ比較実行許可中(RCOE="1")に連続検出回数指定・状態表示ビット(RCOCD) の変更は禁止で
す。
−
連続検出回数指定・状態表示ビット(RCOCD)は"000"に設定は禁止です。
80
CONFIDENTIAL
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CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
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[bit4] RCOIRS : 範囲内・範囲外確認選択ビット
説明
bit
0
範囲外を確認
1
範囲内を確認
 A/D 変換結果(スキャン変換 or 優先変換)が、上下限しきい値選択ビット(RCOTS)により選択した上限しき
い値ビット(CMHD)と下限しきい値ビット(CMLD)に対して、範囲内または範囲外のレンジ比較条件を選択
します。
 範囲外確認(RCOIRS="0")時のレンジ比較条件は以下です。
A/D 変換結果(スキャン変換 or 優先変換) > 上限しきい値ビット(CMHD)
または
A/D 変換結果(スキャン変換 or 優先変換) < 下限しきい値ビット(CMLD)
 範囲内確認時(RCOIRS="1")のレンジ比較条件は以下です。
A/D 変換結果(スキャン変換 or 優先変換) ≦ 上限しきい値ビット(CMHD)
かつ
A/D 変換結果(スキャン変換 or 優先変換) ≧ 下限しきい値ビット(CMLD)
 範囲外確認(RCOIRS="0")のレンジ比較検出時、しきい値超過フラグビット(RCOOF)により上限しきい値超
過もしくは下限しきい値未満の確認ができます。
[bit3] RCOIE : レンジ比較割込み要求許可ビット
説明
bit
0
レンジ比較割込み禁止
1
レンジ比較割込み許可
対応する起動チャネルのレンジ比較割込み要因フラグビット(RCINT)が"1"にセット状態、かつレンジ比較割
込み要求許可設定(RCOIE="1")されている場合、割込み要求が発生します。
[bit2] RCOE : レンジ比較実行許可ビット
A/D 比較機能とレンジ比較機能を選択します。
説明
bit
0
レンジ比較実行禁止
1
レンジ比較機能有効
本ビットが"0"のとき、レンジ比較実行は禁止されます。また、連続検出回数状態は、"000B"に初期化され
ます。
本ビットが"1"のとき、レンジ比較機能動作が許可されます。
[bit1:0] 予約 : 予約ビット
読出し時は、常に"0"が読み出されます。
書込み時は、必ず"0"を書き込んでください。
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
81
CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
P E R I P H E R A L
M A N U A L
5.19 下限しきい値設定レジスタ(WCMPDL)
下限しきい値設定レジスタ(WCMPDL)は、レンジ比較で使用する下限しきい値を設定します。
bit
31
30
29
28
27
26
25
24
Field
CMLD11
CMLD10
CMLD9
CMLD8
CMLD7
CMLD6
CMLD5
CMLD4
属性
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
0
0
0
0
0
0
0
0
21
20
19
18
17
16
bit
23
22
Field
CMLD3
CMLD2
予約
属性
R/W
R/W
R
初期値
0
0
000000
[bit31:22] CMLD11~CMLD2 : 下限しきい値ビット
レンジ比較で使用する下限しきい値を設定します。
説明
bit31:22
下限しきい値
[bit21:16] 予約 : 予約ビット
読出し時は、常に"0"が読み出されます。
書込み時は、必ず"0"を書き込んでください。
<注意事項>
−
レンジ比較機能有効時、A/D 変換結果の上位 10 ビット(bit11:2)と、本レジスタ(CMLD)との比較を
行います。 A/D 変換結果の下位 2 ビット(bit1:0)の比較は行いません。
82
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
P E R I P H E R A L
M A N U A L
5.20 レンジ比較チャネル選択レジスタ(WCMPSR)
レンジ比較チャネル選択レジスタ(WCMPSR)は、レンジ比較を行うチャネルの設定を行います。
bit
7
6
5
4
3
2
Field
予約
WCMD
属性
R
R/W
R/W
初期値
00
0
00000
1
0
WCCH[4:0]
[bit7:6] 予約 : 予約ビット
読出し時は、常に"0"が読み出されます。
書込み時は、必ず"0"を書き込んでください。
[bit5] WCMD : 比較モード選択ビット
説明
bit
0
WCCH[4:0]ビットで設定したチャネルの変換結果を比較
1
全チャネルの変換結果を比較
レンジ比較の比較対象を選択します。"1"の時は WCCH[4:0]ビットの設定は無効になります。
[bit4:0] WCCH[4:0] : 比較対象アナログ入力チャネル
説明
bit4:0
00000
Ch.0
00001
Ch.1
00010
Ch.2
・・・
・・・
11101
Ch.29
11110
Ch.30
11111
Ch.31
比較対象とするアナログ入力チャネルを設定します。WCMD ビットが"1"のときはこのビットの設定は無効
となります。品種仕様上存在しないチャネルへの設定は禁止です。アナログ入力チャネル数についてはご使
用する品種の『データシート』を参照してください。
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
83
CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
P E R I P H E R A L
M A N U A L
5.21 レンジ比較しきい値超過フラグレジスタ(WCMRCOT)
レンジ比較しきい値超過フラグレジスタ(WCMRCOT)は、範囲外確認設定においてレンジ比較した結果、
上限しきい値超過または下限しきい値未満を表示します。
bit
31
30
29
28
Field
予約
属性
R
初期値
0x00
bit
23
22
21
20
属性
R
初期値
0x00
15
14
13
12
Field
予約
属性
R
初期値
0x00
bit
26
25
24
19
18
17
16
11
10
9
8
3
2
1
予約
Field
bit
27
7
6
5
4
0
予約
RCOOF
属性
R
R/W
初期値
0000000
0
Field
[bit31:1] 予約 : 予約ビット
読出し時は、常に"0"が読み出されます。
書込み時は、常に"0"を書き込んでください。
[bit0] RCOOF : しきい値超過フラグビット
説明
bit
0
下限しきい値未満
(A/D データ<下限しきい値ビット)
1
上限しきい値超過
(A/D データ>上限しきい値ビット)
 範囲外確認(RCOIRS="0")時
レンジ比較結果が上限しきい値設定レジスタより大きいとき本ビットは"1"に、下限しきい値設定レ
ジスタより小さいとき本ビットは"0"になります。
レンジ比較結果が範囲内の場合、しきい値超過フラグビットは前値を保持します。
 対応する起動チャネルのレンジ比較割込み要因フラグビット(RCINT)が"1"にセット状態の場合、範囲外確
認(RCOIRS="0")でレンジ比較結果は範囲外を検出しても、しきい値超過フラグビット(RCOOF)は更新され
ず前値を保持します。
 範囲内確認(RCOIRS="1")時、しきい値超過フラグビットは意味を持ちません。(前値を保持します。)
84
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
P E R I P H E R A L
M A N U A L
5.22 レンジ比較フラグレジスタ(WCMRCIF)
レンジ比較フラグレジスタ(WCMRCIF)は、レンジ比較結果の連続検出による割込み要因を表示します。
bit
31
30
29
28
属性
R
初期値
0x00
23
22
21
20
属性
R
初期値
0x00
15
14
13
12
24
19
18
17
16
11
10
9
8
3
2
1
予約
Field
属性
R
初期値
0x00
Bit
25
予約
Field
bit
26
予約
Field
bit
27
7
6
5
4
0
予約
RCINT
属性
R
R/W
初期値
0000000
0
Field
[bit31:1] 予約 : 予約ビット
読出し時は、常に"0"が読み出されます。
書込み時は、常に"0"を書き込んでください。
[bit0] RCINT : レンジ比較割込み要因フラグビット
bit
0
1
説明
読出し時
書込み時
レンジ比較割込み要因クリア状態
ビットクリア
レンジ比較結果の連続検出による
割込み要因発生状態
変化なし、ほかへの影響なし
 対応する起動チャネルのレンジ比較結果の連続検出で本ビットは"1"にセットされます。
 対応する起動チャネルの RCINT ビットとレンジ比較割込み要求許可(RCOIE)が"1"のとき、レンジ比較割
込み要求を発生します。
 書込み時は、"0"で RCINT ビットがクリアされ、"1"では変化せずほかへの影響はありません。
<注意事項>
−
リードモディファイライト(RMW)アクセス時には、"1"が読み出されます。
−
ソフトウェアクリア(RCINT="0"書込み)と、ハードウェアセットが同時に発生した場合、ハード
ウェアセットが優先されます。
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
85
CHAPTER 1-2: 12 ビット A/D コンバータ
5. レジスタ
P E R I P H E R A L
86
CONFIDENTIAL
M A N U A L
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-3: A/D タイマトリガ選択
A/D コンバータのタイマトリガ選択の機能と動作について説明します。
1. 概要
2. レジスタ
管理コード: 9BFBATSB_FM4-J01.0
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
87
CHAPTER 1-3: A/D タイマトリガ選択
1. 概要
P E R I P H E R A L
1.
M A N U A L
概要
A/D コンバータのタイマトリガ選択の動作について説明します。
A/D コンバータのタイマトリガ選択
A/D コンバータは、Table 1-1 に示す要因で起動できます。
Table 1-1 A/D コンバータの起動要因
変換種類
優先度 1 の優先変換
起動要因
外部トリガ端子入力(立下りエッジ)
−
優先度 2 の優先変換
ソフトウェア(優先変換コントロールレジスタ(PCCR)の優先変換スタートビット(PSTR)に"1"書
込み)
−
タイマからのトリガ入力(立上りエッジ)
−
ソフトウェア(スキャン変換コントロールレジスタ(SCCR)のスキャン変換スタートビット
スキャン変換
(SSTR)に"1"書込み)
−
タイマからのトリガ入力(立上りエッジ)
タイマからの A/D コンバータ起動の手段として、ベースタイマと多機能タイマから選択できます。
そのタイマからの起動要因の選択は、スキャン変換タイマトリガ選択レジスタ(SCTSL)、あるいは優先変換
タイマトリガ選択レジスタ(PRTSL)によってそれぞれ選択してください。タイマ起動を許可した状態で、選
択されたタイマの立上りエッジを検出すると A/D 変換を開始します。
同じ起動要因を複数の A/D コンバータで兼用できます。
12 ビット A/D コンバータの動作詳細は、
『12 ビット A/D コンバータ』の動作説明を参照してください。
88
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-3: A/D タイマトリガ選択
2. レジスタ
P E R I P H E R A L
2.
M A N U A L
レジスタ
A/D タイマトリガ選択で使用するレジスタの構成と機能について説明します。
A/D コンバータのタイマトリガ選択レジスタ一覧
レジスタ略称
参照先
SCTSL
スキャン変換タイマトリガ選択レジスタ
2.1
PRTSL
優先変換タイマトリガ選択レジスタ
2.2
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
レジスタ名
89
CHAPTER 1-3: A/D タイマトリガ選択
2. レジスタ
P E R I P H E R A L
2.1
M A N U A L
スキャン変換タイマトリガ選択レジスタ(SCTSL)
スキャン変換タイマトリガ選択レジスタ(SCTSL)は、スキャン変換動作時のタイマトリガを選択します。
bit
15
14
13
12
11
10
9
Field
予約
属性
R
R/W
初期値
XXXX
0000
8
SCTSL[3:0]
[bit15:12] 予約 : 予約ビット
書込みは動作に影響しません。読出し値は不定です。
[bit11:8] SCTSL[3:0] : スキャン変換タイマトリガ選択ビット
説明
bit11:8
90
CONFIDENTIAL
0000
選択トリガなし(入力 0 固定)
0001
多機能タイマのスキャン変換起動
0010
ベースタイマ ch.0
0011
ベースタイマ ch.1
0100
ベースタイマ ch.2
0101
ベースタイマ ch.3
0110
ベースタイマ ch.4
0111
ベースタイマ ch.5
1000
ベースタイマ ch.6
1001
ベースタイマ ch.7
1010
ベースタイマ ch.8
1011
ベースタイマ ch.9
1100
ベースタイマ ch.10
1101
ベースタイマ ch.11
1110
ベースタイマ ch.12
1111
ベースタイマ ch.13
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-3: A/D タイマトリガ選択
2. レジスタ
P E R I P H E R A L
2.2
M A N U A L
優先変換タイマトリガ選択レジスタ(PRTSL)
優先変換タイマトリガ選択レジスタ(PRTSL)は、優先変換動作時のタイマトリガを選択します。
bit
7
6
5
4
3
2
1
Field
予約
属性
R
R/W
初期値
XXXX
0000
0
PRTSL[3:0]
[bit7:4] 予約 : 予約ビット
書込みは動作に影響しません。読出し値は不定です。
[bit3:0] PRTSL[3:0] : 優先変換タイマトリガ選択ビット
説明
bit3:0
0000
選択トリガなし(入力 0 固定)
0001
多機能タイマの優先変換起動
0010
ベースタイマ ch.0
0011
ベースタイマ ch.1
0100
ベースタイマ ch.2
0101
ベースタイマ ch.3
0110
ベースタイマ ch.4
0111
ベースタイマ ch.5
1000
ベースタイマ ch.6
1001
ベースタイマ ch.7
1010
ベースタイマ ch.8
1011
ベースタイマ ch.9
1100
ベースタイマ ch.10
1101
ベースタイマ ch.11
1110
ベースタイマ ch.12
1111
ベースタイマ ch.13
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
91
CHAPTER 1-3: A/D タイマトリガ選択
2. レジスタ
P E R I P H E R A L
92
CONFIDENTIAL
M A N U A L
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-4: A/D コンバータ オフセットキャリブ
レーション機能
A/D コンバータのオフセットキャリブレーション機能について説明します。
1. 概要
2. 構成・ブロックダイヤグラム
3. 動作説明
4. 設定手順例
5. レジスタ一覧
6. 使用上の注意
管理コード: 9BFADCTOP_FM4-J01.0
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
93
CHAPTER 1-4: A/D コンバータ オフセットキャリブレーション機能
1. 概要
P E R I P H E R A L
1.
M A N U A L
概要
本デバイスの A/D コンバータは、プロセスばらつきによりオフセット誤差を持っています。
A/D コンバータのオフセット補正を行うことで、ゼロトランジション電圧/フルスケールトランジション電
圧を補正します。中間 code の誤差をなくすことで、総合誤差を最小にすることができます。
Figure 1-1 補正前の総合誤差
Output Code
理想特性
実際の特性
4095
総合誤差
2047
0
AVRL
Vinp
1/2
AVRH
AVRH
Figure 1-2 補正後の総合誤差
AVRH
Output Code
理想特性
実際の特性
4095
総合誤差
2047
中間コードの誤差を
小さくすることで、
総合誤差を改善する
0
AVRL
94
CONFIDENTIAL
Vinp
1/2
AVRH
AVRH
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-4: A/D コンバータ オフセットキャリブレーション機能
2. 構成・ブロックダイヤグラム
P E R I P H E R A L
2.
M A N U A L
構成・ブロックダイヤグラム
Figure 2-1 に A/D コンバータ オフセットキャリブレーション機能のブロックダイヤグラムを示します。
Figure 2-1 A/D コンバータ オフセットキャリブレーション機能 ブロックダイヤグラム
APB-Bus
キャリブレーション設定レジスタ
キャリブレーション許可ビット
オフセット設定ビット
AVRH
AVRL
AN01
.
.
.
Analog Selector
AN00
A/Dコンバータ
Unit
AN30
AN31
AVRH と AVRL は、キャリブレーション設定レジスタを設定することにより、A/D コンバータに接続され、
A/D 変換することができます。
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
95
CHAPTER 1-4: A/D コンバータ オフセットキャリブレーション機能
3. 動作説明
P E R I P H E R A L
3.
M A N U A L
動作説明
A/D コンバータのオフセットキャリブレーション機能の動作を説明します。
3.1 A/D コンバータ オフセットキャリブレーション機能の動作
3.1.1
オフセットキャリブレーション値設定
キャリブレーション設定レジスタ(CALSR)のオフセットキャリブレーション値設定ビット(OFST)にオフセ
ットキャリブレーション値を書込むことにより、プロセスばらつきによる A/D コンバータのオフセット誤
差を補正することができます。
Figure 3-1 にオフセットキャリブレーションを行った場合の、特性変化を示します。
Figure 3-1 オフセット特性
Output Code
OFST[7:0] = 00000001
4095
OFST[7:0] = 01111111
OFST[7:0] = 10000001
-31.75LSB
-0.25LSB
OFST[7:0] = 00000000
+31.75LSB
0
AVRL
Vinp
AVRH
オフセットキャリブレーションは OFST ビットに 0x7F を設定することで、-31.75LSB 補正でき、OFSET ビ
ットに 0x81 を設定することで、+31.75LSB まで補正することができます。OFST ビットを 1bit 補正すると、
0.25LSB 特性をずらすことができます。
96
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-4: A/D コンバータ オフセットキャリブレーション機能
3. 動作説明
P E R I P H E R A L
3.1.2
M A N U A L
A/D コンバータオフセットキャリブレーション
A/D コンバータのオフセットキャリブレーションを行うために、以下の 3 つの手順を行う必要があります。
・アナログ基準電圧値 AVRH の A/D 変換
・アナログ基準電圧値 AVRL の A/D 変換
・オフセットキャリブレーション値算出
3.1.2 章以降に詳細な設定手順を記載します。
A/D コンバータのオフセットキャリブレーションを行うために、アナログ基準電圧値を A/D 変換する必要
があります。そのため、アナログ基準電圧値(AVRH/AVRL)を A/D 変換する機能を持っています。
AVRH/AVRL の A/D 変換は、最大限オフセット補正を行い、AVRH/AVRL がどの code なのかを求めます。
Output Code
理想特性
オフセットを最大値変化
させた時の実際の特性
補正前の
実際の特性
4095
(1) AVRHを変換
(2) AVRLを変換
0
AVRL
Vinp
AVRH
(1) AVRH の変換方法は『3.1.2.1 AVRH の変換方法』を参照してください。
(2) AVRL の変換方法は『3.1.2.2 AVRL の変換方法』を参照してください。
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
97
CHAPTER 1-4: A/D コンバータ オフセットキャリブレーション機能
3. 動作説明
P E R I P H E R A L
M A N U A L
次に、AVRH の変換結果と AVRL の変換結果を直線で結び、理想直線と中間 code の差を求めます。理想直
線との差がキャリブレーション必要な code 量となります。
AVRL
Output Code
AVRH
理想特性
オフセットを最大値変化させ
た時の実際の特性
AVRL/AVRH
を結んだ直線
4095
AVRHの変換結果
(4) オフセット補正し、
総合誤差を少なくする
2047
(3) 理想特性との
差分を求める
AVRLの変換結果
0
AVRL
Vinp
AVRH
(3), (4) は『3.1.3 オフセットキャリブレーション値算出』を参照してください。
98
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-4: A/D コンバータ オフセットキャリブレーション機能
3. 動作説明
P E R I P H E R A L
M A N U A L
キャリブレーションが必要な中間 code の差を最小にすることで、総合誤差を改善することが可能になりま
す。
Output Code
理想特性
補正後の特性
補正前の特性
4095
中間codeの差を最小にすることで
総合誤差を改善
2047
0
AVRL
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
Vinp
AVRH
99
CHAPTER 1-4: A/D コンバータ オフセットキャリブレーション機能
3. 動作説明
P E R I P H E R A L
M A N U A L
3.1.3
A/D コンバータオフセットキャリブレーション設定例
3.1.3.1 AVRH の変換方法
1.
スキャン変換入力選択レジスタ(SCIS)の AN0 に対応するビットのみを"1"に設定し、その他のビットは
すべて"0"に設定します。
2.
キャリブレーション設定レジスタ(CALSR)の CALEN ビットを"1"に、OFST ビットを"0x81"に設定しま
す。
3.
A/D コンバータのスキャン変換を行い、変換完了後スキャン変換 FIFO データレジスタ(SCFD)から変
換結果を取得します。
3.1.3.2
3.1.4
AVRL の変換方法
1.
スキャン変換入力選択レジスタ(SCIS)の AN1 に対応するビットのみを"1"に設定し、その他のビットは
すべて"0"に設定します。
2.
キャリブレーション設定レジスタ(CALSR)の CALEN ビットを"1"に、OFST ビットを"0x7F"に設定しま
す。
3.
A/D コンバータのスキャン変換を行い、変換完了後スキャン変換 FIFO データレジスタ(SCFD)から変
換結果を取得します。
オフセットキャリブレーション値算出
キャリブレーション設定レジスタ(CALSR)のオフセットキャリブレーション値設定ビット(OFST)に書込む
データの算出方法は以下のとおりです。
AVRH/AVRL の電圧変換値から、以下の式を用いて実特性と理想特性との中間 code 差を計算します。
OFT_CAL = 2047.5 - (OFT_VRH + OFT_VRL) / 2
* OFT_VRH : AVRH の A/D 変換値
OFT_VRL : AVRL の A/D 変換値
OFT_CAL の計算値を基に、オフセットキャリブレーション値(OFST)を算出し、オフセットキャリブレー
ション値設定ビット(OFST)に書き込みます。
オフセット必要なレジスタ値は OFT_CAL を 4 倍することで、
求めることができます。
OFST = OFT_CAL * 4
100
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-4: A/D コンバータ オフセットキャリブレーション機能
4. 設定手順例
P E R I P H E R A L
4.
M A N U A L
設定手順例
A/D コンバータのオフセットキャリブレーション機能の設定手順例を説明します。
Figure 4-1 AVRH の A/D 変換設定手順例
Start
初期設定
・サンプリング時間設定(ADST 0,ADST1,ADSSを設定)
・クロック 分周比設定( ADCTを設定 )
・FIFOデータ配置設定(ADSR:FDAS ="1"書込 み)
・A/D比較機能を使用しない( CMPCR:CMPEN ="0"書込 み)
・割込みを使用しない( ADCR:SCIE="0"書込 み)
アナログ基準電圧(AVRH)をアナログ 入力チャネルに設定
・スキャン 変換入力選択レジスタ設定
( SCIS3= SCIS2= SCIS1= "0x 00"書込 み, SCIS0="0x01"書込み)
・キャリブレーション設定レジスタ( CALSR) の設定
( CALEN="1"書込み,OFST="0x 81"書込 み)
・FIFO クリア(SCCR:SFCLR="1"書込み)
・変換 モード設定(SCCR :RPT="0"書込み)
・A/Dソフト起動( SCCR:SSTR="1"書込 み)
SCFDレジスタの下位 16ビット読出 し
データ有効/無効判定
SCFD:INVL="0"?
No
Yes
SCFDレジスタの上位 16ビット読出 し
(AVRHのA/D変換結果読出し)
End
<注意事項>
−
AVRH/AVRL の A/D 変換は、ご使用する製品の『データシート』の「電気的特性」記載内容の最速
設定で変換可能です。
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
101
CHAPTER 1-4: A/D コンバータ オフセットキャリブレーション機能
4. 設定手順例
P E R I P H E R A L
M A N U A L
Figure 4-2 AVRL の A/D 変換設定手順例
Start
初期設定
・サンプリング時間設定(ADST0,ADST1,ADSSを設定)
・クロック分周比設定(ADCTを設定)
・FIFOデータ配置設定(ADSR:FDAS="1"書込み)
・A/D比較機能を使用しない(CMPCR:CMPEN="0"書込み)
・割込みを使用しない(ADCR:SCIE="0"書込み)
アナログ基準電圧(AVRL)をアナログ入力チャネルに設定
・スキャン変換入力選択レジスタ設定
(SCIS3=SCIS2=SCIS1="0x00"書込み, SCIS0="0x02"書込み)
・キャリブレーション設定レジスタ(CALSR)の設定
(CALEN="1"書込み,OFST="0x7F"書込み)
・FIFOクリア(SCCR:SFCLR="1"書込み)
・変換モード設定(SCCR:RPT="0"書込み)
・A/Dソフト起動(SCCR:SSTR="1"書込み)
SCFDレジスタの下位16ビット読出し
データ有効/無効判定
SCFD:INVL="0"?
No
Yes
SCFDレジスタの上位16ビット読出し
(AVRLのA/D変換結果読出し)
End
<注意事項>
−
AVRH/AVRL の A/D 変換は、ご使用する製品の『データシート』の「電気的特性」記載内容の最速
設定で変換可能です。
102
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-4: A/D コンバータ オフセットキャリブレーション機能
5. レジスタ一覧
P E R I P H E R A L
5.
M A N U A L
レジスタ一覧
A/D コンバータのオフセットキャリブレーション機能のレジスタについて説明します。
レジスタ略称
CALSR
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
レジスタ名
キャリブレーション設定レジスタ
参照先
5.1
103
CHAPTER 1-4: A/D コンバータ オフセットキャリブレーション機能
5. レジスタ一覧
P E R I P H E R A L
5.1
M A N U A L
キャリブレーション設定レジスタ(CALSR)
キャリブレーション設定レジスタ(CALSR)は、キャリブレーション(オフセットキャリブレーション)の許可
設定とオフセットキャリブレーション値の設定を行います。
bit
31
9
8
7
0
Field
予約
CLBEN
OFST
属性
-
R/W
R/W
初期値
-
0
0x00
[bit31:9] 予約 : 予約ビット
読出し値は常に 0 が読み出されます。
書込みは、0 を書き込んでください。
[bit8] CLBEN : キャリブレーション許可ビット
本ビットは、A/D コンバータのキャリブレーション動作を許可します。
説明
bit
0
キャリブレーション動作停止
1
キャリブレーション動作許可
(初期値)
[bit7:0] OFST : オフセットキャリブレーション値設定ビット
本ビットは、A/D コンバータのオフセットキャリブレーション値を設定します。
説明
bit
書込み時
読出し時
A/D コンバータのオフセットキャリブレーション値を設定します。
設定された値が読み出されます。
初期値は、0x00 です。
OFST ビットを変更することにより設定できるキャリブレーション値は以下のとおりです。
OFST
補正値
0x7F
-31.75 LSB
:
:
0x01
-0.25 LSB
0x00
0 LSB
0xFF
+0.25 LSB
:
:
0x81
+31.75 LSB
0x80
設定禁止
<注意事項>
−
A/D 変換中は、本レジスタの書き換えは禁止です。
−
キャリブレーション動作許可に設定した場合(CLBEN=1)、スキャン変換以外の変換動作は禁止です。
104
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 1-4: A/D コンバータ オフセットキャリブレーション機能
6. 使用上の注意
P E R I P H E R A L
6.
M A N U A L
使用上の注意
A/D コンバータ オフセットキャリブレーション機能の使用上の注意を説明します。
 A/D 変換中のキャリブレーション設定レジスタ(CALSR)の書換えは禁止です。
 キャリブレーション動作許可(キャリブレーション設定レジスタ(CALSR)の CALEN=1)しているときは、ス
キャン変換以外の変換は禁止です。
 キャリブレーション動作を行う場合は、キャリブレーションを行うユニット以外の変換を停止させてくだ
さい。
複数ユニット同時のキャリブレーションは禁止です。
 AVRH、AVRL の A/D 変換中に、スキャン変換コントロールレジスタ(SCCR)の SSTR に 1 を設定して、ス
キャン変換の再起動をしないでください。
 AVRH、AVRL 以外のチャネルを A/D 変換する場合、必ずキャリブレーション設定レジスタ(CALSR)のオ
フセットキャリブレーション値設定ビット(CLBEN)を 0 に設定してください。
 測定環境に起因して測定誤差が生じる場合は、AVRH/AVRL を複数回変換し、平均値を用いてオフセット
キャリブレーションを行って下さい。
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
105
CHAPTER 1-4: A/D コンバータ オフセットキャリブレーション機能
6. 使用上の注意
P E R I P H E R A L
106
CONFIDENTIAL
M A N U A L
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 2: 12 ビット D/A コンバータ
12 ビット D/A コンバータの機能と動作について説明します。
1. 概要
2. 構成
3. 動作説明
4. 設定手順例
5. レジスタ
管理コード: 9xFBDA12M3_FM4-J01.0
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
107
CHAPTER 2: 12 ビット D/A コンバータ
1. 概要
P E R I P H E R A L
1.
M A N U A L
概要
12 ビット D/A コンバータは、12 ビットのデジタル値をアナログ出力に変換する機能です。
12 ビット D/A コンバータの特長
 12 ビットの分解能を最大 2 ユニット搭載
− 12 ビットモード/10 ビットモードを選択可能
 R-2R 方式
 以下の低消費電力モード時に動作停止
− RTC モード
− ストップモード
− ディープスタンバイ RTC モード
− ディープスタンバイストップモード
108
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 2: 12 ビット D/A コンバータ
2. 構成
P E R I P H E R A L
2.
M A N U A L
構成
12 ビット D/A コンバータの構成を示します。
12 ビット D/A コンバータのブロックダイヤグラム
Figure 2-1 12 ビット D/A コンバータのブロックダイヤグラム
周辺バス
D/Aコンバータ
動作許可ビット
D/Aデータ
レジスタ
デジタル入力
停止
RTCモード
ストップモード
ディープスタンバイRTCモード
ディープスタンバイストップモード
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
D/A コンバータ
アナログ出力
DAx
AVCC
AVSS
109
CHAPTER 2: 12 ビット D/A コンバータ
3. 動作説明
P E R I P H E R A L
3.
M A N U A L
動作説明
12 ビット D/A コンバータの動作について説明します。
D/A コンバータは D/A 変換を行う前に動作許可状態にしてください。D/A コントロールレジスタ(DACR)の
DAE ビットに"1"を書き込むことで、D/A コンバータは動作許可状態遷移期間後、動作停止状態から動作許
可状態になります。また、D/A コントロールレジスタ(DACR)の DAE ビットに"0"を書き込むことで、D/A
コンバータは即座に動作停止状態となります。
動作許可状態のときのみ D/A 変換ができます。動作停止状態中の D/A 変換は禁止です。
D/A コントロールレジスタ(DACR)の DRDY ビットを読み出すことで動作許可状態か否かを確認できます。
動作許可状態で D/A データレジスタ(DADR)に値を書き込むと、書き込まれたデジタル値をアナログ値に変
換し、DAx 端子から出力します。その時、I/O ポートは入力方向、入力遮断、プルアップ切断状態になりま
す。
一部の低消費電力モード時、DAE ビットに関わらず D/A コンバータの動作は停止します。
低消費電力モードからの復帰時に、D/A コントロールレジスタ(DACR)の DAE ビットが"1"の場合は、D/A
コンバータは動作許可状態遷移期間後、動作停止状態から動作許可状態になります。
D/A コンバータの動作状態を Table 3-1 に示します。
Table 3-1 D/A コンバータの動作状態
動作モード
DRDY
D/A コンバータ動作
-
停止
0
停止
1
許可
RTC モード
ストップモード
ディープスタンバイ RTC モード
ディープスタンバイストップモード
上記モード以外
12 ビットモード時に D/A コンバータ動作許可時に出力できる電圧は 0.0V から 4095/4096×AVCC(AVCC:
AVCC 端子の電圧)です。D/A データレジスタ(DADR)と出力電圧の理想値を Table 3-2 に示します。
Table 3-2 12 ビットモード時 DA[11:0]とアナログ出力値の関係
DA[11:0]
0 / 4096 × AVCC
000000000001
1 / 4096 × AVCC
000000000010
2 / 4096 × AVCC
~
110
CONFIDENTIAL
理想出力電圧
000000000000
~
111111111101
4093 / 4096 × AVCC
111111111110
4094 / 4096 × AVCC
111111111111
4095 / 4096 × AVCC
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 2: 12 ビット D/A コンバータ
3. 動作説明
P E R I P H E R A L
M A N U A L
10 ビットモード時に D/A コンバータ動作許可時に出力できる電圧は 0.0V から 1023/1024×AVCC(AVCC:
AVCC 端子の電圧)です。10 ビットモードデータ配置選択ビット(DDAS)を"0"に設定した場合の D/A データ
レジスタ(DADR)の出力電圧の理想値を Table 3-3 に、10 ビットモードデータ配置選択ビット(DDAS)を"1"に
設定した場合の D/A データレジスタ(DADR)の出力電圧の理想値を Table 3-4 に示します。
Table 3-3 DDAS= "0"の DA[11:0]とアナログ出力値の関係
理想出力電圧
DA[11:0]
000000000000
0 / 1024 × AVCC
000000000100
1 / 1024 × AVCC
000000001000
2 / 1024 × AVCC
~
~
111111110100
1021 / 1024 × AVCC
111111111000
1022 / 1024 × AVCC
111111111100
1023 / 1024 × AVCC
Table 3-4 DDAS= "1"の DA[11:0]とアナログ出力値の関係
DA[11:0]
理想出力電圧
000000000000
0 / 1024 × AVCC
000000000001
1 / 1024 × AVCC
000000000010
2 / 1024 × AVCC
~
~
001111111101
1021 / 1024 × AVCC
001111111110
1022 / 1024 × AVCC
001111111111
1023 / 1024 × AVCC
D/A コンバータ動作停止時、D/A コンバータの出力は Hi-Z です。
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
111
CHAPTER 2: 12 ビット D/A コンバータ
4. 設定手順例
P E R I P H E R A L
4.
M A N U A L
設定手順例
12 ビット D/A コンバータの設定手順例を説明します。
D/A コンバータを動作させ、変換結果を DAx 端子に出力するための設定手順を以下に示します。
1. D/A コントロールレジスタ(DACR)の DAC10 および DDAS に動作モードを設定、DAE ビットに"1"を
設定
2. D/A コントロールレジスタ(DACR)の DRDY ビットが"1"になるまで待つ
3. D/A データレジスタ(DADR)に D/A 変換したいデジタル値を設定
上記設定後、DAx 端子からアナログ値が出力されます。
<注意事項>
−
D/A コントロールレジスタ(DACR)の DAE に"1"を設定後、D/A データレジスタ(DADR)に書き込む
まで、DAx 端子の出力は不定です。
112
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 2: 12 ビット D/A コンバータ
5. レジスタ
P E R I P H E R A L
5.
M A N U A L
レジスタ
12 ビット D/A コンバータで使用するレジスタの構成と機能について説明します。
12 ビット D/A コンバータのレジスタ一覧
レジスタ略称
参照先
DACR
D/A コントロールレジスタ
5.1
DADR
D/A データレジスタ
5.2
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
レジスタ名
113
CHAPTER 2: 12 ビット D/A コンバータ
5. レジスタ
P E R I P H E R A L
5.1
M A N U A L
D/A コントロールレジスタ(DACR)
D/A コントロールレジスタ(DACR)は、D/A コンバータの動作を制御します。
bit
23
22
21
20
19
18
17
16
Field
予約
DDAS
DAC10
予約
DRDY
DAE
属性
-
R/W
R/W
-
R
R/W
初期値
XX
0
0
XX
0
0
[bit23:22] 予約 : 予約ビット
読出し値は不定です。
書込みは、動作に影響しません。
[bit21] DDAS : 10 ビットモード データ配置選択ビット
10 ビットモード時のデータレジスタの変換対象ビットを選択します。
12 ビットモード時では本レジスタの設定にかかわらず、データレジスタ DA[11:0]が選択されます。
説明
bit
0
データレジスタ DA[11:2]を選択
1
データレジスタ DA[9:0]を選択
[bit20] DAC10 : 10 ビットモード
10 ビットモード、12 ビットモードの切換えを行います。
説明
bit
0
12 ビットモード
1
10 ビットモード
[bit19:18] 予約 : 予約ビット
読出し値は不定です。
書込みは、動作に影響しません。
[bit17] DRDY : D/A コンバータ動作許可状態ビット
説明
bit
0
動作停止状態
1
動作許可状態
[bit16] DAE : D/A コンバータ動作許可ビット
説明
bit
114
CONFIDENTIAL
0
D/A コンバータ動作停止
1
D/A コンバータ動作許可
FM4_MN709-00003-4v0-J, May 27, 2015
CHAPTER 2: 12 ビット D/A コンバータ
5. レジスタ
P E R I P H E R A L
5.2
M A N U A L
D/A データレジスタ(DADR)
D/A データレジスタ(DADR)は、アナログ信号に変換するデジタル値を設定するレジスタです。
bit
15
14
13
12
11
10
Field
予約
属性
-
R/W
初期値
XXXX
XXXX
bit
7
6
9
8
1
0
DA[11:8]
5
Field
4
3
2
DA[7:0]
属性
R/W
初期値
0xXX
[bit15:12] 予約 : 予約ビット
読出し値は不定です。
書込みは動作に影響しません。
[bit11:0] DA[11:0] : D/A データビット
本ビットに書き込んだタイミングで、D/A 変換を行います。
10 ビットモード時に未使用のビットは"0"を書き込んでください。
本ビットの設定値と出力電圧の対応は Table 3-2 を参照してください。
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
115
CHAPTER 2: 12 ビット D/A コンバータ
5. レジスタ
P E R I P H E R A L
116
CONFIDENTIAL
M A N U A L
FM4_MN709-00003-4v0-J, May 27, 2015
Appendixes
レジスタマップ、制限事項について説明します。
A. レジスタマップ
B. 注意事項一覧
管理コード: 9BFAPPENDIXES-J06.0
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
117
A.レジスタマップ
レジスタマップについて説明します。
1. レジスタマップ
1.1 FLASH_IF
1.2 Unique ID
1.3 ECC Capture Address
1.4 Clock/Reset
1.5 HW WDT
1.6 SW WDT
1.7 Dual_Timer
1.8 MFT
1.9 PPG
1.10 Base Timer
1.11 IO Selector for Base Timer
1.12 QPRC
1.13 QPRC NF
1.14 A/DC
1.15 CR Trim
1.16 EXTI
1.17 INT-Req. READ
1.18 D/AC
1.19 HDMI-CEC
1.20 GPIO
1.21 LVD
1.22 DS_Mode
1.23 USB Clock
1.24 CAN_Prescaler
1.25 MFS
1.26 CRC
1.27 Watch Counter
1.28 RTC
1.29 Low-speed CR Prescaler
1.30 Peripheral Clock Gating
1.31 Smart Card Interface
1.32 MFSI2S
1.33 I2S_Prescaler
1.34 GDC_Prescaler
1.35 EXT-Bus I/F
1.36 USB
1.37 DMAC
1.38 DSTC
1.39 CAN
1.40 Ethernet-MAC
1.41 Ethernet-Control
1.42 I2S
1.43 SD-Card
1.44 CAN FD
1.45 Programmable-CRC
1.46 WorkFlash_IF
1.47 High-Speed Quad SPI Controller
118
CONFIDENTIAL
FM4_MN709-00001-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.48 HyperBus Interface
1.49 GDC Sub System Controller
1.50 GDC Sub System SDRAM Controller
管理コード: 9BFREGMAP_FM4-J01.0
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
119
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.
M A N U A L
レジスタマップ
モジュール/機能ごとにレジスタマップを表に示します。
[各表の見方]
モジュール/機能名およびベースアドレス
Clock/Reset
Base_Address : 0x4001_0000
Base_Address
Register
+ Address
+3
+2
+1
0x000
-
-
-
0x004
-
SCM_CTL[B,H,W]
00000-0SCM_STR[B,H,W]
-
00000-0-
STB_CTL[B,H,W]
0x008
0x00C
-
+0
00000000 00000000 -------- ---0--00
-
-
RST_STR[B,H,W]
-------0 00000-01
- : 予約領域
* : Test レジスタ領域
リセット後のレジスタ初期値
"1" : 初期値は 1
"0" : 初期値は 0
"X" : 初期値は不定
" - " : 予約ビット
レジスタ名
アクセス単位
(B : バイト, H : ハーフワード, W : ワード)
最右のレジスタ番地(ワードアクセスした場合は、"+0"の列のレジス
タがデータのLSB 側になる)
<注意事項>
−
レジスタテーブルはリトルエンディアンで表されています。
−
データアクセスを行う際、アクセスサイズにより以下のとおりのアドレスとしてください。
ワードアクセス:
アドレスは 4 の倍数(最下位 2 ビットは 0x00)
ハーフワードアクセス:
アドレスは 2 の倍数(最下位ビットは 0x0)
バイトアクセス:
−
Test レジスタ領域にはアクセスしないでください。
−
レジスタテーブルに記載していない領域にはアクセスしないでください。
120
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.1
M A N U A L
FLASH_IF
1.1.1
TYPE1-M4, TYPE2-M4 製品
FLASH_IF
Base_Address : 0x4000_0000
Register
Base_Address
+ Address
+3
+2
0x000
FASZR[B,H,W]
0x004
FRWTR[B,H,W]
0x008
FSTR[B,H,W]
0x00C
*
0x010
FSYNDN[B,H,W]
0x014
0x018 - 0x01C
-
-
-
-
-
-
-
FICR[B,H,W]
0x024
FISR[B,H,W]
0x028
FICLR[B,H,W]
-
-
0x100
0x104 - 0x1FC
+0
FBFCR[B,H,W]
-
0x020
0x02C - 0x0FC
+1
CRTRMM[B,H,W]
-
-
<注意事項>
−
Flash_IF 部のレジスタの詳細はご使用する製品の『フラッシュプログラミングマニュアル』を参照
してください。
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
121
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.1.2
M A N U A L
TYPE3-M4 製品
FLASH_IF
Base_Address : 0x4000_0000
Register
Base_Address
+ Address
+3
+2
0x000
FASZR[B,H,W]
0x004
FRWTR[B,H,W]
0x008
FSTR[B,H,W]
0x00C
*
0x010
FSYNDN[B,H,W]
0x014
FBFCR[B,H,W]
0x018 - 0x01C
-
-
0x020
FISR[B,H,W]
0x028
FICLR[B,H,W]
-
-
-
-
0x030
0x034 - 0x0FC
-
FGPDM1[B,H,W]
0x114
FGPDM2[B,H,W]
0x118
FGPDM3[B,H,W]
0x11C
FGPDM4[B,H,W]
-
-
+3
+2
0x400
DFASZR[B,H,W]
0x404
DFRWTR[B,H,W]
0x408
DFSTR[B,H,W]
0x40C - 0x4FC
-
-
-
-
-
-
-
-
+1
+0
-
-
Register
Base_Address
+ Address
-
CRTRMM[B,H,W]
0x110
0x120 - 0x1FC
-
DFCTRLR[W]
0x100
0x104 - 0x10C
+0
FICR[B,H,W]
0x024
0x02C
+1
-
-
<注意事項>
−
Flash_IF 部のレジスタの詳細はご使用する製品の『フラッシュプログラミングマニュアル』を参照
してください。
122
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.1.3
M A N U A L
TYPE4-M4, TYPE5-M4, TYPE6-M4 製品
FLASH_IF
Base_Address : 0x4000_0000
Register
Base_Address
+ Address
+3
+2
0x000
FASZR[B,H,W]
0x004
FRWTR[B,H,W]
0x008
FSTR[B,H,W]
0x00C
*
0x010
FSYNDN[B,H,W]
0x014
FBFCR[B,H,W]
0x018 - 0x01C
-
-
0x020
FISR[B,H,W]
0x028
FICLR[B,H,W]
-
-
-
-
0x100
0x104 - 0x10C
-
-
-
-
-
-
-
-
CRTRMM[B,H,W]
0x110
FGPDM1[B,H,W]
0x114
FGPDM2[B,H,W]
0x118
FGPDM3[B,H,W]
0x11C
0x120 - 0x1FC
+0
FICR[B,H,W]
0x024
0x02C - 0x0FC
+1
FGPDM4[B,H,W]
-
-
<注意事項>
−
Flash_IF 部のレジスタの詳細はご使用する製品の『フラッシュプログラミングマニュアル』を参照
してください。
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
123
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.2
Unique ID
Unique ID
Base_Address : 0x4000_0200
Register
Base_Address
+ Address
+3
+1
+0
XXXXXXXX XXXXXXXX XXXXXXXX XXXX---UIDR1[W]
0x004
0x008 - 0xDFC
+2
UIDR0[W]
0x000
1.3
M A N U A L
-------- -------- ---XXXXX XXXXXXXX
-
-
-
-
+1
+0
ECC Capture Address
ECC Capture Address
Base_Address : 0x4000_0300
Register
Base_Address
+ Address
+3
FERRAD[W]
0x000
0x004 - 0xFFC
124
CONFIDENTIAL
+2
-------- -XXXXXXX XXXXXXXX XXXXXXXX
-
-
-
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.4
M A N U A L
Clock/Reset
1.4.1
TYPE1-M4, TYPE2-M4 製品
Clock/Reset
Base_Address : 0x4001_0000
Register
Base_Address
+ Address
+3
+2
+1
0x000
-
-
-
0x004
-
-
-
-
-
0x010
-
-
CONFIDENTIAL
00000-0-
-
-
RST_STR[W]
-
-
-
0x01C
-
-
-
0x020
-
-
-
0x024 – 0x027
-
-
-
0x028
-
-
-
0x02C – 0x02F
-
-
-
-
-
-
-
BSC_PSR[W]
-
-
-
-
0x038
-
-
-
0x03C
-
-
-
0x040
-
-
0x044
-
-
0x048
-
-
0x04C
-
-
May 27, 2015, FM4_MN709-00003-4v0-J
SCM_STR[W]
-------0 0000--01
0x018
0x034
00000-0-
00000000 00000000 -------- ---0-000
0x00C
0x030
SCM_CTL[W]
STB_CTL[W]
0x008
0x014
+0
-----000
APBC0_PSR[W]
------00
APBC1_PSR[W]
1--0--00
APBC2_PSR[W]
1--0--00
SWC_PSR[W]
------00
TTC_PSR[W]
------00
CSW_TMR[W]
00000000
PSW_TMR[W]
---0-000
PLL_CTL1[W]
00000000
PLL_CTL2[W]
--000000
CSV_CTL[W]
-111--00 ------11
-
CSV_STR[W]
------00
FCSWH_CTL[W]
11111111 11111111
FCSWL_CTL[W]
00000000 00000000
125
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
126
CONFIDENTIAL
M A N U A L
+ Address
+3
+2
0x050
-
-
0x054
-
-
-
0x058
-
-
-
0x05C - 0x05F
-
-
-
+1
+0
FCSWD_CTL[W]
00000000 00000000
0x060
-
-
-
0x064
-
-
-
0x068
-
-
-
0x06C – 0xFFC
-
-
-
DBWDT_CTL[W]
0-0----*
INT_ENR[W]
--0--000
INT_STR[W]
--0–000
INT_CLR[W]
--0--000
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.4.2
M A N U A L
TYPE3-M4, TYPE4-M4, TYPE5-M4, TYPE6-M4 製品
Clock/Reset
Base_Address : 0x4001_0000
Register
Base_Address
+ Address
+3
+2
+1
0x000
-
-
-
0x004
-
-
-
CONFIDENTIAL
SCM_CTL[W]
00000-0SCM_STR[W]
00000-0-
STB_CTL[W]
0x008
00000000 00000000 -------- ---0-000
RST_STR[W]
0x00C
-
-
0x010
-
-
-
0x014
-
-
-
0x018
-
-
-
0x01C
-
-
-
0x020
-
-
-
0x024 – 0x027
-
-
-
0x028
-
-
-
0x02C – 0x02F
-
-
-
-------0 0000--01
0x030
-
-
-
0x034
-
-
-
0x038
-
-
-
0x03C
-
-
-
0x040
-
-
0x044
-
-
0x048
-
-
0x04C
-
-
May 27, 2015, FM4_MN709-00003-4v0-J
+0
BSC_PSR[W]
-----000
APBC0_PSR[W]
------00
APBC1_PSR[W]
1--0--00
APBC2_PSR[W]
1--0--00
SWC_PSR[W]
------00
TTC_PSR[W]
------00
CSW_TMR[W]
00000000
PSW_TMR[W]
---0-000
PLL_CTL1[W]
00000000
PLL_CTL2[W]
--000000
CSV_CTL[W]
-111--00 ------11
-
CSV_STR[W]
------00
FCSWH_CTL[W]
11111111 11111111
FCSWL_CTL[W]
00000000 00000000
127
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
+2
0x050
-
-
0x054
-
-
-
0x058
-
-
-
0x05C - 0x05F
-
-
-
+0
FCSWD_CTL[W]
00000000 00000000
-
-
-
0x064
-
-
-
0x068
-
-
-
0x06C - 0x070
-
-
0x078 – 0xFFC
CONFIDENTIAL
+1
0x060
-
DBWDT_CTL[W]
0-0----*
INT_ENR[W]
--0--000
INT_STR[W]
--0–000
INT_CLR[W]
--0--000
-
PLLCG_CTL[W]
0x074
128
M A N U A L
-------- 11111111 00000000 00----00
-
-
-
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.5
M A N U A L
HW WDT
HW WDT
Base_Address : 0x4001_1000
Register
Base_Address
+ Address
+3
+2
0x000
WDG_VLR[W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0x008
-
-
-
0x00C
-
-
-
0x010
-
-
-
-
-
0x014
0x018 – 0xBFC
WDG_CTL[W]
------11
WDG_ICL[W]
XXXXXXXX
WDG_RIS[W]
-------0
*
-
-
WDG_LCK[W]
0xC00
0xC04 – 0xFFC
+0
00000000 00000000 11111111 11111111
0x004
1.6
+1
WDG_LDR[W]
00000000 00000000 00000000 00000001
-
-
-
-
+1
+0
SW WDT
SW WDT
Base_Address : 0x4001_2000
Register
Base_Address
+ Address
+3
WdogLoad[W]
0x000
11111111 11111111 11111111 11111111
WdogValue[W]
0x004
0x008
11111111 11111111 11111111 11111111
-
-
-
-
-
-
-
-
0x01C – 0xBFC
-
-
-
May 27, 2015, FM4_MN709-00003-4v0-J
-------0
WdogSPMC[W]
-------0
-
00000000 00000000 00000000 00000000
-
-
0xF00 - 0xF04
0xFE0 - 0xFFC
WdogRIS[W]
WdogLock[W]
0xC00
0xF08 - 0xFDF
---00000
*
0x018
0xC04 - 0xDFC
WdogControl[W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0x014
CONFIDENTIAL
WdogIntClr[W]
0x00C
0x010
+2
-
-
-
-
*
-
*
129
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.7
M A N U A L
Dual_Timer
Dual_Timer
Base_Address : 0x4001_5000
Register
Base_Address
+ Address
+3
+2
0x000
Timer1Value[W]
11111111 11111111 11111111 11111111
Timer1Control[W]
0x008
-------- -------- -------- 00100000
Timer1IntClr[W]
0x00C
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
Timer1RIS[W]
0x010
-------- -------- -------- -------0
Timer1MIS[W]
0x014
-------- -------- -------- -------0
Timer1BGLoad[W]
0x018
00000000 00000000 00000000 00000000
Timer2Load[W]
0x020
00000000 00000000 00000000 00000000
Timer2Value[W]
0x024
11111111 11111111 11111111 11111111
Timer2Control[W]
0x028
-------- -------- -------- 00100000
Timer2IntClr[W]
0x02C
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
Timer2RIS[W]
0x030
-------- -------- -------- -------0
Timer2MIS[W]
0x034
-------- -------- -------- -------0
Timer2BGLoad[W]
0x038
130
CONFIDENTIAL
+0
00000000 00000000 00000000 00000000
0x004
0x040 - 0xFFC
+1
Timer1Load[W]
00000000 00000000 00000000 00000000
-
-
-
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.8 MFT
1.8.1
TYPE1-M4, TYPE2-M4 製品
MFT unit0
Base_Address : 0x4002_0000
MFT unit1
Base_Address : 0x4002_1000
MFT unit2
Base_Address : 0x4002_2000
Register
Base_Address
+ Address
+3
+2
+1
+0
-
-
-
-
-
-
-
-
-
-
-
-
OCSD10[B,H,W]
OCSB10[B,H,W]
OCSA10[B,H,W]
00000000
00000000
00000000
OCSD32[B,H,W]
OCSB32[B,H,W]
OCSA32[B,H,W]
00000000
00000000
00000000
OCSD54[B,H,W]
OCSB54[B,H,W]
OCSA54[B,H,W]
00000000
00000000
00000000
OCCP0[H,W]
0x100
00000000 00000000
OCCP1[H,W]
0x104
00000000 00000000
OCCP2[H,W]
0x108
00000000 00000000
OCCP3[H,W]
0x10C
00000000 00000000
OCCP4[H,W]
0x110
00000000 00000000
OCCP5[H,W]
0x114
00000000 00000000
0x118
-
0x11C
-
0x120
-
0x124
-
-
0x128
-
-
-
0x144
0x148
0x14C
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
OCSE0[B,H,W]
00000000 00000000
OCSE2[B,H,W]
-
00000000 00000000
OCSE3[B,H,W]
00000000 00000000 00000000 00000000
-
OCSE4[B,H,W]
-
00000000 00000000
OCSE5[B,H,W]
0x13C
0x140
-
00000000 00000000 00000000 00000000
0x134
0x138
--000000
OCSE1[B,H,W]
0x12C
0x130
OCSC[B,H,W]
00000000 00000000 00000000 00000000
TCCP0[H,W]
11111111 11111111
TCDT0[H,W]
00000000 00000000
-
-
-
-
TCSC0[H,W]
TCSA0[B,H,W]
00000000 00000000
00000000 01000000
TCCP1[H,W]
11111111 11111111
-
-
131
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
+2
TCDT1[H,W]
0x150
00000000 00000000
0x154
-
-
TCSC1[H,W]
TCSA1[B,H,W]
00000000 01000000
11111111 11111111
TCDT2[H,W]
0x15C
+0
00000000 00000000
TCCP2[H,W]
0x158
+1
00000000 00000000
-
-
-
-
TCSC2[H,W]
0x160
TCSA2[B,H,W]
00000000 00000000
00000000 01000000
TCAL[W]
00000000 00000000 11111111 11111111 *1
0x164
-
-
-
- *2
OCFS32[B,H,W]
OCFS10[B,H,W]
*1 MFT unit0
*2 MFT unit1,unit2
0x168
-
0x16C
-
0x170
-
00000000
00000000
00000000
ICFS32[B,H,W]
ICFS10[B,H,W]
00000000
00000000
ACFS54[B,H,W]
ACFS32[B,H,W]
ACFS10[B,H,W]
00000000
00000000
00000000
-
-
-
-
-
-
-
-
ICSB10[B,H,W]
ICSA10[B,H,W]
-
ICCP0[H,W]
0x174
00000000 00000000
ICCP1[H,W]
0x178
00000000 00000000
ICCP2[H,W]
0x17C
00000000 00000000
ICCP3[H,W]
0x180
0x184
OCFS54[B,H,W]
00000000 00000000
-
-
0x188
0x18C
0x190
0x194
0x198
0x19C
132
CONFIDENTIAL
WFTF10[H,W]
00000000 00000000
------00
00000000
ICSB32[B,H,W]
ICSA32[B,H,W]
------00
00000000
-
-
WFTB10[H,W]
WFTA10[H,W]
00000000 00000000
00000000 00000000
WFTF32[H,W]
00000000 00000000
-
-
WFTB32[H,W]
WFTA32[H,W]
00000000 00000000
00000000 00000000
WFTF54[H,W]
00000000 00000000
-
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
0x1A0
+1
WFTB54[H,W]
WFTA54[H,W]
00000000 00000000
-
-
0x1A8
-
-
-
WFSA10[B,H,W]
--000000 000000
WFSA32[B,H,W]
--000000 000000
WFSA54[B,H,W]
-
--000000 000000
0x1B0
-
-
0x1B4
-
-
ACMP0[H,W]
0x1B8
00000000 00000000
ACMP1[H,W]
0x1BC
00000000 00000000
ACMP2[H,W]
0x1C0
00000000 00000000
ACMP3[H,W]
0x1C4
00000000 00000000
ACMP4[H,W]
0x1C8
00000000 00000000
ACMP5[H,W]
0x1CC
0x1D0
00000000 00000000
-
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0x1E8
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-
-
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-
-
-
-
-
-
-
-
-
-
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-
0x1D4
May 27, 2015, FM4_MN709-00003-4v0-J
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-
-
133
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.8.2
TYPE3-M4, TYPE4-M4, TYPE5-M4, TYPE6-M4 製品
MFT unit0
Base_Address : 0x4002_0000
MFT unit1
Base_Address : 0x4002_1000
MFT unit2
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Register
Base_Address
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-
-
-
-
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OCSE3[B,H,W]
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-
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OCSE5[B,H,W]
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CONFIDENTIAL
-
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-
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-
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-
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0x12C
134
M A N U A L
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11111111 11111111
-
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
+2
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-
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-
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-
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-
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-
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May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
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-
-
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-
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-
-
135
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
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-
-
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-
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-
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136
+2
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--000000 000000
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--000000 000000
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00000000 00000000
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-
-
-
-
-
-
-
-
-
-
-
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-
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ACSD3[B,H,W]
ACSC3[B,H,W]
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ACMC4[B,H,W]
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ACSC4[B,H,W]
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-
-
-
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-
-
-
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TCSD[B,H,W]
------00
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.9
M A N U A L
PPG
PPG
Base_Address : 0x4002_4000
Register
Base_Address
+ Address
+2
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-
-
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-
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-
-
+1
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-
-
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-
-
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-
-
-
-
*
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-
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-
-
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-
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*
COMP8 [B,H,W]
-
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-
00000000
COMP12 [B,H,W]
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0x140
-
11110000
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-
00000000
TTCR1 [B,H,W]
-
-
COMP6 [B,H,W]
-
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-
-
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COMP4 [B,H,W]
-
-
COMP2 [B,H,W]
-
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-
*
COMP0 [B,H,W]
-
-
-
11110000
-
0x100
+0
TTCR0 [B,H,W]
0x050
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
+3
-
00000000
COMP14 [B,H,W]
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-
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-------- 00000000
REVC1 [B,H,W]
-------- 00000000
-
137
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
+2
0x200
-
-
0x204
-
-
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-
-
0x20C
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CONFIDENTIAL
-
-
-
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-
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-
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-
-
+1
+0
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00000000
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XXXXXXXX
XXXXXXXX
-
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-
-
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00000000
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XXXXXXXX
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PRLL7 [B,H,W]
XXXXXXXX
XXXXXXXX
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-
-
-
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-
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-
0x280
-
-
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0x284
138
-
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M A N U A L
-
-
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-
-
0x28C
-
-
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-
------00
00000000
00000000
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XXXXXXXX
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XXXXXXXX
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-
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-
-
-
XXXXXXXX
GATEC8 [B,H,W]
--00--00
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
+2
0x2C0
-
-
0x2C4
-
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0x2C8
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-
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+0
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00000000
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XXXXXXXX
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-
-
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-
-
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-
-
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XXXXXXXX
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-
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-
-
-
-
GATEC12 [B,H,W]
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XXXXXXXX
XXXXXXXX
PRLH18 [B,H,W]
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XXXXXXXX
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XXXXXXXX
-
XXXXXXXX
GATEC16 [B,H,W]
--00---00
-
-
PPGC20 [B,H,W]
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00000000
00000000
PPGC22 [B,H,W]
PPGC23 [B,H,W]
00000000
00000000
PRLH20 [B,H,W]
PRLL20 [B.H.W]
XXXXXXXX
XXXXXXXX
PRLH21 [B,H,W]
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XXXXXXXX
XXXXXXXX
PRLH22 [B,H,W]
PRLL22 [B,H,W]
XXXXXXXX
XXXXXXXX
PRLH23 [B,H,W]
PRLL23 [B,H,W]
XXXXXXXX
XXXXXXXX
0x348
-
-
0x34C
-
-
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-
-
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-
-
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-
-
-
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-
-
-
-
0x380
-
-
-
-
0x384 - 0xFFC
-
-
-
-
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
-
+1
GATEC20 [B,H,W]
------00
139
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.10 Base Timer
Base Timer ch.0
Base Address : 0x4002_5000
Base Timer ch.1
Base Address : 0x4002_5040
Base Timer ch.2
Base Address : 0x4002_5080
Base Timer ch.3
Base Address : 0x4002_50C0
Base Timer ch.4
Base Address : 0x4002_5200
Base Timer ch.5
Base Address : 0x4002_5240
Base Timer ch.6
Base Address : 0x4002_5280
Base Timer ch.7
Base Address : 0x4002_52C0
Base Timer ch.8
Base Address : 0x4002_5400
Base Timer ch.9
Base Address : 0x4002_5440
Base Timer ch.10 Base Address : 0x4002_5480
Base Timer ch.11
Base Address : 0x4002_54C0
Base Timer ch.12 Base Address : 0x4002_5600
Base Timer ch.13 Base Address : 0x4002_5640
Base Timer ch.14 Base Address : 0x4002_5680
Base Timer ch.15 Base Address : 0x4002_56C0
Register
Base_Address
140
CONFIDENTIAL
+ Address
+3
+2
0x000
-
-
0x004
-
-
0x008
-
-
0x00C
-
-
0x010
-
-
0x014 - 0x03C
-
-
+1
+0
PCSR/PRLL [H,W]
XXXXXXXX XXXXXXXX
PDUT/PRLH/DTBF [H,W]
XXXXXXXX XXXXXXXX
TMR [H,W]
00000000 00000000
TMCR [B,H,W]
-0000000 00000000
TMCR2 [B,H,W]
STC [B,H,W]
0------0
0000-000
-
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.11 IO Selector for Base Timer
IO Selector for ch.0-ch.3 (Base Timer)
Base Address : 0x4002_5100
Register
Base_Address
+ Address
+3
+2
0x000
-
-
0x004 - 0x0FC
-
-
IO Selector for ch.4-ch.7 (Base Timer)
00000000
-
-
Register
+3
+2
0x000
-
-
0x004 - 0x0FC
-
-
IO Selector for ch.8-ch.11 (Base Timer)
+1
+0
BTSEL4567 [B,H,W]
00000000
-
-
Base Address : 0x4002_5500
Register
Base_Address
+3
+2
0x000
-
-
0x004 - 0x0FC
-
-
IO Selector for ch.12-ch.15 (Base Timer)
+1
+0
BTSEL89AB [B,H,W]
00000000
-
-
Base Address : 0x4002_5700
Register
Base_Address
+3
+2
0x000
-
-
0x004 - 0x0FC
-
-
Software-based Simulation Startup (Base Timer)
+1
+0
BTSELCDEF [B,H,W]
00000000
-
-
Base Address : 0x4002_5F00
Register
Base_Address
+ Address
+3
+2
+1
+0
0x000 - 0x0FB
-
-
-
-
0x0FC
-
-
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
-
Base Address : 0x4002_5300
+ Address
+ Address
+0
BTSEL0123 [B,H,W]
Base_Address
+ Address
+1
BTSSSR [B,H,W]
XXXXXXXX XXXXXXXX
141
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.12 QPRC
1.12.1
TYPE1-M4, TYPE2-M4, TYPE6-M4 製品
QPRC ch.0
Base Address : 0x4002_6000
QPRC ch.1
Base Address : 0x4002_6040
QPRC ch.2
Base Address : 0x4002_6080
QPRC ch.3
Base Address : 0x4002_60C0
Register
Base_Address
+ Address
CONFIDENTIAL
+2
0x0000
-
-
0x0004
-
-
0x0008
-
-
0x000C
-
-
0x0010
-
-
0x0014
-
-
0x0018
-
-
0x001C
-
-
0x0020 - 0x003B
-
-
0x003C
142
+3
+1
+0
QPCR [H,W]
00000000 00000000
QRCR [H,W]
00000000 00000000
QPCCR [H,W]
00000000 00000000
QPRCR [H,W]
00000000 00000000
QMPR [H,W]
11111111 11111111
QICRH [B,H,W]
QICRL [B,H,W]
--000000
00000000
QCRH [B,H,W]
QCRL [B,H,W]
00000000
00000000
QECR [B,H,W]
-------- -----000
-
-
QPCRR[B,H,W]
QRCRR[B,H,W]
00000000 00000000
00000000 00000000
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.12.2
M A N U A L
TYPE3-M4, TYPE4-M4, TYPE5-M4 製品
QPRC ch.0
Base Address : 0x4002_6000
QPRC ch.1
Base Address : 0x4002_6040
QPRC ch.2
Base Address : 0x4002_6080
QPRC ch.3
Base Address : 0x4002_60C0
Register
Base_Address
+ Address
+3
+2
0x0000
-
-
0x0004
-
-
0x0008
-
-
0x000C
-
-
0x0010
-
-
0x0014
-
-
0x0018
-
-
-
0x0020 - 0x003B
-
-
+0
QPCR [H,W]
00000000 00000000
QRCR [H,W]
00000000 00000000
QPCCR [H,W]
00000000 00000000
QPRCR [H,W]
00000000 00000000
QMPR [H,W]
11111111 11111111
QICRH [B,H,W]
-
0x001C
0x003C
+1
QICRL [B,H,W]
--000000
00000000
QCRH [B,H,W]
QCRL [B,H,W]
00000000
00000000
QECR [B,H,W]
-------- ----0000
-
-
QPCRR[B,H,W]
QRCRR[B,H,W]
00000000 00000000
00000000 00000000
1.13 QPRC NF
QPRC ch.0 NF
Base Address : 0x4002_6100
QPRC ch.1 NF
Base Address : 0x4002_6110
QPRC ch.2 NF
Base Address : 0x4002_6120
QPRC ch.3 NF
Base Address : 0x4002_6130
Register
Base_Address
+ Address
+3
+2
+1
0x0000
-
-
-
0x0004
-
-
-
0x0008
-
-
-
0x000C
-
-
-
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
+0
NFCTLA[B,H,W]
--00-000
NFCTLB[B,H,W]
--00-000
NFCTLZ[B,H,W]
--00-000
-
143
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.14 A/DC
12bit A/DC unit0
Base_Address : 0x4002_7000
12bit A/DC unit1
Base_Address : 0x4002_7100
12bit A/DC unit2
Base_Address : 0x4002_7200
Register
Base_Address
+ Address
+3
+2
0x000
-
-
0x004
-
-
0x008
-
-
0x014
0x018
-
-
-
-
-
-
SFNS[B,H,W]
1000-000
----0000
SCIS3[B,H,W]
00000000
00000000
SCIS0[B,H,W]
00000000
00000000
PCCR[B,H,W]
PFNS[B,H,W]
10000000
--XX--00
CMPD[B,H,W]
-
-
-
-
00000000
CMPCR[B,H,W]
-
0x02C
-
PCIS[B,H,W]
-
00000000 00------
-
-
0x03C
-
-
00000000
ADSS3[B,H,W]
ADSS2[B,H,W]
00000000
00000000
ADSS1[B,H,W]
ADSS0[B,H,W]
00000000
00000000
ADST0[B,H,W]
ADST1[B,H,W]
00010000
-
0x038
00010000
ADCT[B,H,W]
-
00000111
SCTSL[B,H,W]
PRTSL[B,H,W]
----0000
----0000
ADCEN[B,H,W]
11111111 ------00
CALSR[B,H,W]
-------- -------- -------0 00000000
0x044
-
-
-
0x048
-
-
-
-
0x050
0x040 - 0x0FC
SCIS2[B,H,W]
SCIS1[B,H,W]
-
-
0x04C
CONFIDENTIAL
SCCR[B,H,W]
PCFD[B,H,W]
0x040
144
*
-
0x028
0x034
00---000
-
XXXXXXXX XXXX---- ---X-XXX ---XXXXX
0x024
0x030
000-0000
XXXXXXXX XXXX---- ---X--XX ---XXXXX
0x01C
0x020
+0
ADSR[B,H,W]
SCFD[B,H,W]
0x00C
0x010
+1
ADCR[B,H,W]
-
-
WCMRCOT[B,H,W]
00000000
WCMRCIF[B,H,W]
00000000
WCMPSR[B,H,W]
WCMPCR[B,H,W]
00000000
00100000
WCMPDH[B,H,W]
WCMPDL[B,H,W]
00000000 00000000
00000000 00000000
-
-
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.15 CR Trim
CR Trim
Base_Address : 0x4002_E000
Register
Base_Address
+ Address
0x000
+3
-
-
-
0x008
-
-
0x010 - 0x0FC
May 27, 2015, FM4_MN709-00003-4v0-J
+1
-
0x004
+0
MCR_PSR[B,H,W]
-
-----001
MCR_FTRM[B,H,W]
------01 11101111
-
MCR_TTRM[B,H,W]
---10000
MCR_RLR[W]
0x00C
CONFIDENTIAL
+2
00000000 00000000 00000000 00000001
-
-
-
-
145
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.16 EXTI
1.16.1
TYPE1-M4, TYPE2-M4, TYPE3-M4, TYPE4-M4 製品
EXTI
Base_Address : 0x4003_0000
Register
Base_Address
+ Address
+3
+2
00000000 00000000 00000000 00000000
EIRR[B,H,W]
0x004
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
EICL[B,H,W]
0x008
11111111 11111111 11111111 11111111
ELVR[B,H,W]
0x00C
00000000 00000000 00000000 00000000
ELVR1[B,H,W]
0x010
00000000 00000000 00000000 00000000
0x014
-
-
NMIRR[B,H,W]
-------0
NMICL[B,H,W]
-
-
-
0x01C
-
-
-
-
0x020 - 0x0FC
-
-
-
-
+1
+0
-------1
TYPE5-M4, TYPE6-M4 製品
Base_Address : 0x4003_0000
Register
Base_Address
+ Address
+3
00000000 00000000 00000000 00000000
EIRR[B,H,W]
0x004
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
EICL[B,H,W]
0x008
11111111 11111111 11111111 11111111
ELVR[B,H,W]
0x00C
00000000 00000000 00000000 00000000
ELVR1[B,H,W]
0x010
0x014
0x018
00000000 00000000 00000000 00000000
-
-
-
-
-
-
NMIRR[B,H,W]
-------0
NMICL[B,H,W]
-------1
ELVR2[B,H,W]
0x01C
0x020 - 0x0FC
+2
ENIR[B,H,W]
0x000
CONFIDENTIAL
-
0x018
EXTI
146
+0
ENIR[B,H,W]
0x000
1.16.2
+1
00000000 00000000 00000000 00000000
-
-
-
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.17 INT-Req. READ
1.17.1 TYPE1-M4, TYPE2-M4, TYPE6-M4 製品
INT-Req. READ
Base_Address : 0x4003_1000
Register
Base_Address
+ Address
+3
+2
+0
DRQSEL[B,H,W]
0x000
00000000 00000000 00000000 00000000
0x004 – 0x00C
ODDPKS[B]
0x010
-
-
-
0x014
-
-
-
-
0x018
-
*
-
*
0x01C – 0x10C
-
-
-
-
-------- 00000000 -------- 00000000
IRQ004SEL[B,H,W]
0x114
-------- 00000000 -------- 00000000
IRQ005SEL[B,H,W]
0x118
-------- 00000000 -------- 00000000
IRQ006SEL[B,H,W]
0x11C
-------- 00000000 -------- 00000000
IRQ007SEL[B,H,W]
0x120
-------- 00000000 -------- 00000000
IRQ008SEL[B,H,W]
0x124
-------- 00000000 -------- 00000000
IRQ009SEL[B,H,W]
0x128
-------- 00000000 -------- 00000000
IRQ010SEL[B,H,W]
0x12C
0x130 – 0x1FC
0x200
0x204
0x208
0x20C
0x210
0x214
0x218
0x21C
May 27, 2015, FM4_MN709-00003-4v0-J
---00000
IRQ003SEL[B,H,W]
0x110
CONFIDENTIAL
+1
-------- 00000000 -------- 00000000
-
-
-
-
EXC02MON[B,H,W]
-------- -------- -------- ------00
IRQ000MON[B,H,W]
-------- -------- -------- -------0
IRQ001MON[B,H,W]
-------- -------- -------- -------0
IRQ002MON[B,H,W]
-------- -------- -------- -------0
IRQ003MON[B,H,W]
-------- -------- -------- 00000000
IRQ004MON[B,H,W]
-------- -------- -------- 00000000
IRQ005MON[B,H,W]
-------- -------- -------- 00000000
IRQ006MON[B,H,W]
-------- -------- -------- 00000000
147
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
0x220
0x224
0x228
0x22C
0x230
0x234
0x238
0x23C
0x240
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0x248
0x24C
0x250
0x254
0x258
0x25C
0x260
0x264
0x268
0x26C
0x270
0x274
0x278
0x27C
148
CONFIDENTIAL
M A N U A L
+3
+2
+1
+0
IRQ007MON[B,H,W]
-------- -------- -------- 00000000
IRQ008MON[B,H,W]
-------- -------- -------- 00000000
IRQ009MON[B,H,W]
-------- -------- -------- 00000000
IRQ010MON[B,H,W]
-------- -------- -------- 00000000
IRQ011MON[B,H,W]
-------- -------- -------- -------0
IRQ012MON[B,H,W]
-------- -------- -------- -------0
IRQ013MON[B,H,W]
-------- -------- -------- -------0
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-------- -------- -------- -------0
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-------- -------- -------- -------0
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-------- -------- -------- -------0
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-------- -------- -------- -------0
IRQ018MON[B,H,W]
-------- -------- -------- -------0
IRQ019MON[B,H,W]
-------- -------- -------- --000000
IRQ020MON[B,H,W]
-------- -------- -------- --000000
IRQ021MON[B,H,W]
-------- -------- -------- ----0000
IRQ022MON[B,H,W]
-------- -------- -------- ----0000
IRQ023MON[B,H,W]
-------- -------- -------- ----0000
IRQ024MON[B,H,W]
-------- -------- -------- -----000
IRQ025MON[B,H,W]
-------- -------- -------- -----000
IRQ026MON[B,H,W]
-------- -------- -------- ----0000
IRQ027MON[B,H,W]
-------- -------- -------- --000000
IRQ028MON[B,H,W]
-------- -------- -------- -----000
IRQ029MON[B,H,W]
-------- -------- -------- -----000
IRQ030MON[B,H,W]
-------- -------- -------- ----0000
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
0x280
0x284
0x288
0x28C
0x290
0x294
0x298
0x29C
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0x2B0
0x2B4
0x2B8
0x2BC
0x2C0
0x2C4
0x2C8
0x2CC
0x2D0
0x2D4
0x2D8
0x2DC
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
+3
+2
+1
+0
IRQ031MON[B,H,W]
-------- -------- -------- --000000
IRQ032MON[B,H,W]
-------- -------- -------- -----000
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-------- -------- -------- -----000
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-------- -------- -------- ---00000
IRQ035MON[B,H,W]
-------- -------- -------- --000000
IRQ036MON[B,H,W]
-------- -------- -------- -----000
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-------- -------- -------- -----000
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-------- -------- -------- -----000
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-------- -------- -------- ------00
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-------- -------- -------- ------00
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-------- -------- -------- ------00
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-------- -------- -------- ------00
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-------- -------- -------- ------00
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-------- -------- -------- ------00
IRQ045MON[B,H,W]
-------- -------- -------- ------00
IRQ046MON[B,H,W]
-------- -------- -------- ------00
IRQ047MON[B,H,W]
-------- -------- -------- ------00
IRQ048MON[B,H,W]
-------- -------- -------- -------0
IRQ049MON[B,H,W]
-------- -------- -------- -------0
IRQ050MON[B,H,W]
-------- -------- -------- -------0
IRQ051MON[B,H,W]
-------- -------- -------- -------0
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149
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
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150
CONFIDENTIAL
M A N U A L
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FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
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May 27, 2015, FM4_MN709-00003-4v0-J
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151
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
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152
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FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
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May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
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-
-
153
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.17.2
TYPE3-M4, TYPE5-M4 製品
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154
M A N U A L
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-
-
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FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
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May 27, 2015, FM4_MN709-00003-4v0-J
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155
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
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156
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FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
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May 27, 2015, FM4_MN709-00003-4v0-J
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157
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
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158
CONFIDENTIAL
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FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
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159
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
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M A N U A L
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-
-
-
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.17.3
M A N U A L
TYPE4-M4 製品
INT-Req. READ
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Register
Base_Address
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-
-
0x018
-
*
-
*
0x01C – 0x10C
-
-
-
-
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May 27, 2015, FM4_MN709-00003-4v0-J
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CONFIDENTIAL
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-
-
-
-
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161
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
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+ Address
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162
CONFIDENTIAL
M A N U A L
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+2
+1
+0
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FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
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+ Address
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May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
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+2
+1
+0
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163
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
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+ Address
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164
CONFIDENTIAL
M A N U A L
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+2
+1
+0
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FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
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+ Address
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May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
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165
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
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+ Address
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166
CONFIDENTIAL
M A N U A L
+3
+2
+1
+0
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IRQ114MON[B,H,W]
-------- -------- -------- -0000000
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
+2
-------- -------- -------- -----000
IRQ116MON[B,H,W]
0x3D4
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IRQ122MON[B,H,W]
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-------- -------- -------0 -------0
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0x3F0
-------- -------- -------0 ------00
IRQ124MON[B,H,W]
0x3F4
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IRQ125MON[B,H,W]
0x3F8
-------- -------- -------- ------00
IRQ126MON[B,H,W]
0x3FC
-------- -------- -------- -------0
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0x400
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
+0
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0x3D0
0x404 – 0xFFC
+1
-------- -------- -------- ------00
-
-
-
-
167
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.18 D/AC
12bit D/AC unit0
Base_Address : 0x4003_3000
12bit D/AC unit1
Base_Address : 0x4003_3008
Register
Base_Address
+ Address
+3
+2
+1
0x000
-
-
-
0x004
-
-
0x010 – 0xFFC
-
-
+0
DACR[B,H,W]
--00--00
DADR[H,W]
----XXXX XXXXXXXX
-
-
1.19 HDMI-CEC
HDMI-CEC/Remote Control Receiver ch.0
Base_Address : 0x4003_4000
HDMI-CEC/Remote Control Receiver ch.1
Base_Address : 0x4003_4100
Register
Base_Address
+ Address
0x000
-
+1
+0
TXCTRL[B,H,W]
-
-
-
-
0x008
-
-
-
--0000-0
TXDATA[B,H,W]
00000000
TXSTS[B,H,W]
--00---0
SFREE[B,H,W]
0x00C
-
-
-
0x010 – 0x03C
-
-
-
-
RCCR[B,H,W]
RCST[B,H,W]
-
-
0x044
-
-
0x048
-
-
0x04C
-
-
0x050
-
-
0x054
CONFIDENTIAL
-
+2
0x004
0x040
168
+3
-
-
0x058
-
-
0x05C
-
-
0x060
-
-
0x064
-
-
0x068 – 0x0FC
-
-
----0000
0---0000
00000000
RCSHW[B,H,W]
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00000000
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-
00000000
RCADR1[B,H,W]
RCADR2[B,H,W]
---00000
---00000
RCDTHH[B,H,W]
RCDTHL[B,H,W]
00000000
00000000
RCDTLH[B,H,W]
RCDTLL[B,H,W]
00000000
00000000
RCCKD[B,H,W]
---00000 00000000
RCRC[B,H,W]
RCRHW[B,H,W]
---0---0
00000000
RCLE[B,H,W]
00000-00
-
RCLELW[B,H,W]
RCLESW[B,H,W]
00000000
00000000
-
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.20 GPIO
1.20.1
TYPE1-M4, TYPE2-M4, TYPE6-M4 製品
GPIO
Base_Address : 0x4006_F000
Register
Base_Address
+ Address
+3
PFR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PFR2[B,H,W]
0x008
---- ---- ---- ---- 0000 0000 0000 0000
PFR3[B,H,W]
0x00C
---- ---- ---- ---- 0000 0000 0000 0000
PFR4[B,H,W]
0x010
---- ---- ---- ---- 0000 0000 0000 0000
PFR5[B,H,W]
0x014
---- ---- ---- ---- 0000 0000 0000 0000
PFR6[B,H,W]
0x018
---- ---- ---- ---- 0000 0000 0000 0000
PFR7[B,H,W]
0x01C
---- ---- ---- ---- 0000 0000 0000 0000
PFR8[B,H,W]
0x020
---- ---- ---- ---- 0000 0000 0000 0000
PFR9[B,H,W]
0x024
---- ---- ---- ---- 0000 0000 0000 0000
PFRA[B,H,W]
0x028
---- ---- ---- ---- 0000 0000 0000 0000
PFRB[B,H,W]
0x02C
---- ---- ---- ---- 0000 0000 0000 0000
PFRC[B,H,W]
0x030
---- ---- ---- ---- 0000 0000 0000 0000
PFRD[B,H,W]
0x034
---- ---- ---- ---- 0000 0000 0000 0000
PFRE[B,H,W]
0x038
---- ---- ---- ---- 0000 0000 0000 0000
PFRF[B,H,W]
0x03C
CONFIDENTIAL
+0
---- ---- ---- ---- 0000 0000 0001 1111
0x004
May 27, 2015, FM4_MN709-00003-4v0-J
+1
PFR0[B,H,W]
0x000
0x040 - 0x0FC
+2
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
169
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
+2
PCR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PCR2[B,H,W]
0x108
---- ---- ---- ---- 0000 0000 0000 0000
PCR3[B,H,W]
0x10C
---- ---- ---- ---- 0000 0000 0000 0000
PCR4[B,H,W]
0x110
---- ---- ---- ---- 0000 0000 0000 0000
PCR5[B,H,W]
0x114
---- ---- ---- ---- 0000 0000 0000 0000
PCR6[B,H,W]
0x118
---- ---- ---- ---- 0000 0000 0000 0000
PCR7[B,H,W]
0x11C
---- ---- ---- ---- 0000 0000 0000 0000
0x120
PCR9[B,H,W]
0x124
---- ---- ---- ---- 0000 0000 0000 0000
PCRA[B,H,W]
0x128
---- ---- ---- ---- 0000 0000 0000 0000
PCRB[B,H,W]
0x12C
---- ---- ---- ---- 0000 0000 0000 0000
PCRC[B,H,W]
0x130
---- ---- ---- ---- 0000 0000 0000 0000
PCRD[B,H,W]
0x134
---- ---- ---- ---- 0000 0000 0000 0000
PCRE[B,H,W]
0x138
---- ---- ---- ---- 0000 0000 0000 0000
PCRF[B,H,W]
0x13C
CONFIDENTIAL
+0
---- ---- ---- ---- 0000 0000 0001 1111
0x104
170
+1
PCR0[B,H,W]
0x100
0x140 - 0x1FC
M A N U A L
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
DDR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
DDR2[B,H,W]
0x208
---- ---- ---- ---- 0000 0000 0000 0000
DDR3[B,H,W]
0x20C
---- ---- ---- ---- 0000 0000 0000 0000
DDR4[B,H,W]
0x210
---- ---- ---- ---- 0000 0000 0000 0000
DDR5[B,H,W]
0x214
---- ---- ---- ---- 0000 0000 0000 0000
DDR6[B,H,W]
0x218
---- ---- ---- ---- 0000 0000 0000 0000
DDR7[B,H,W]
0x21C
---- ---- ---- ---- 0000 0000 0000 0000
DDR8[B,H,W]
0x220
---- ---- ---- ---- 0000 0000 0000 0000
DDR9[B,H,W]
0x224
---- ---- ---- ---- 0000 0000 0000 0000
DDRA[B,H,W]
0x228
---- ---- ---- ---- 0000 0000 0000 0000
DDRB[B,H,W]
0x22C
---- ---- ---- ---- 0000 0000 0000 0000
DDRC[B,H,W]
0x230
---- ---- ---- ---- 0000 0000 0000 0000
DDRD[B,H,W]
0x234
---- ---- ---- ---- 0000 0000 0000 0000
DDRE[B,H,W]
0x238
---- ---- ---- ---- 0000 0000 0000 0000
DDRF[B,H,W]
0x23C
CONFIDENTIAL
+0
---- ---- ---- ---- 0000 0000 0000 0000
0x204
May 27, 2015, FM4_MN709-00003-4v0-J
+1
DDR0[B,H,W]
0x200
0x240 - 0x2FC
+2
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
171
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
+0
PDIR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PDIR2[B,H,W]
0x308
---- ---- ---- ---- 0000 0000 0000 0000
PDIR3[B,H,W]
0x30C
---- ---- ---- ---- 0000 0000 0000 0000
PDIR4[B,H,W]
0x310
---- ---- ---- ---- 0000 0000 0000 0000
PDIR5[B,H,W]
0x314
---- ---- ---- ---- 0000 0000 0000 0000
PDIR6[B,H,W]
0x318
---- ---- ---- ---- 0000 0000 0000 0000
PDIR7[B,H,W]
0x31C
---- ---- ---- ---- 0000 0000 0000 0000
PDIR8[B,H,W]
0x320
---- ---- ---- ---- 0000 0000 0000 0000
PDIR9[B,H,W]
0x324
---- ---- ---- ---- 0000 0000 0000 0000
PDIRA[B,H,W]
0x328
---- ---- ---- ---- 0000 0000 0000 0000
PDIRB[B,H,W]
0x32C
---- ---- ---- ---- 0000 0000 0000 0000
PDIRC[B,H,W]
0x330
---- ---- ---- ---- 0000 0000 0000 0000
PDIRD[B,H,W]
0x334
---- ---- ---- ---- 0000 0000 0000 0000
PDIRE[B,H,W]
0x338
---- ---- ---- ---- 0000 0000 0000 0000
PDIRF[B,H,W]
0x33C
CONFIDENTIAL
+1
---- ---- ---- ---- 0000 0000 0000 0000
0x304
172
+2
PDIR0[B,H,W]
0x300
0x340 - 0x3FC
M A N U A L
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
PDOR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PDOR2[B,H,W]
0x408
---- ---- ---- ---- 0000 0000 0000 0000
PDOR3[B,H,W]
0x40C
---- ---- ---- ---- 0000 0000 0000 0000
PDOR4[B,H,W]
0x410
---- ---- ---- ---- 0000 0000 0000 0000
PDOR5[B,H,W]
0x414
---- ---- ---- ---- 0000 0000 0000 0000
PDOR6[B,H,W]
0x418
---- ---- ---- ---- 0000 0000 0000 0000
PDOR7[B,H,W]
0x41C
---- ---- ---- ---- 0000 0000 0000 0000
PDOR8[B,H,W]
0x420
---- ---- ---- ---- 0000 0000 0000 0000
PDOR9[B,H,W]
0x424
---- ---- ---- ---- 0000 0000 0000 0000
PDORA[B,H,W]
0x428
---- ---- ---- ---- 0000 0000 0000 0000
PDORB[B,H,W]
0x42C
---- ---- ---- ---- 0000 0000 0000 0000
PDORC[B,H,W]
0x430
---- ---- ---- ---- 0000 0000 0000 0000
PDORD[B,H,W]
0x434
---- ---- ---- ---- 0000 0000 0000 0000
PDORE[B,H,W]
0x438
---- ---- ---- ---- 0000 0000 0000 0000
PDORF[B,H,W]
0x43C
---- ---- ---- ---- 0000 0000 0000 0000
-
CONFIDENTIAL
-
-
1111 1111 1111 1111 1111 1111 1111 1111
-
-
-
-
SPSR[B,H,W]
0x580
May 27, 2015, FM4_MN709-00003-4v0-J
ADE[B,H,W]
0x500
0x584 - 0x5FC
+0
---- ---- ---- ---- 0000 0000 0000 0000
0x404
0x504 - 0x57C
+1
PDOR0[B,H,W]
0x400
0x440 - 0x4FC
+2
---- ---- ---- ---- ---- ---- --00 01--
-
-
-
173
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
+0
EPFR01[B,H,W]
0000 0000 0000 0000 ---0 0000 0000 0000
EPFR02[B,H,W]
0x608
0000 0000 0000 0000 ---0 0000 0000 0000
EPFR03[B,H,W]
0x60C
0000 0000 0000 0000 ---0 0000 0000 0000
EPFR04[B,H,W]
0x610
--00 0000 --00 00-- --00 0000 -000 00-EPFR05[B,H,W]
0x614
--00 0000 --00 00-- --00 0000 --00 00-EPFR06[B,H,W]
0x618
0000 0000 0000 0000 0000 0000 0000 0000
EPFR07[B,H,W]
0x61C
0000 0000 0000 0000 0000 0000 0000 ---EPFR08[B,H,W]
0x620
0000 0000 0000 0000 0000 0000 0000 0000
EPFR09[B,H,W]
0x624
0000 0000 0000 0000 0000 0000 0000 0000
EPFR10[B,H,W]
0x628
0000 0000 0000 0000 0000 0000 0000 0000
EPFR11[B,H,W]
0x62C
---- --00 0000 0000 0000 0000 0000 0000
EPFR12[B,H,W]
0x630
--00 0000 --00 00-- --00 0000 --00 00-EPFR13[B,H,W]
0x634
--00 0000 --00 00-- --00 0000 --00 00-EPFR14[B,H,W]
0x638
--00 0000 0000 00-- ---- ---- --00 0000
EPFR15[B,H,W]
0x63C
0000 0000 0000 0000 0000 0000 0000 0000
EPFR16[B,H,W]
0x640
--00 0000 0000 0000 0000 0000 0000 0000
EPFR17[B,H,W]
0x644
---- 0000 0000 0000 0000 0000 0000 ---EPFR18[B,H,W]
0x648
--00 0000 0000 0000 00-- --00 0000 ---EPFR19[B,H,W]
0x64C
---- ---- ---- ---- ---- ---- ---- ---EPFR20[B,H,W]
0x650
CONFIDENTIAL
+1
---- --00 ---- --11 --0- --0- 0000 -000
0x604
174
+2
EPFR00[B,H,W]
0x600
0x654 – 0x6FC
M A N U A L
---- ---0 0000 0000 0000 0000 0000 0000
-
-
-
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
PZR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR2[B,H,W]
0x708
---- ---- ---- ---- 0000 0000 0000 0000
PZR3[B,H,W]
0x70C
---- ---- ---- ---- 0000 0000 0000 0000
PZR4[B,H,W]
0x710
---- ---- ---- ---- 0000 0000 0000 0000
PZR5[B,H,W]
0x714
---- ---- ---- ---- 0000 0000 0000 0000
PZR6[B,H,W]
0x718
---- ---- ---- ---- 0000 0000 0000 0000
PZR7[B,H,W]
0x71C
---- ---- ---- ---- 0000 0000 0000 0000
PZR8[B,H,W]
0x720
---- ---- ---- ---- 0000 0000 0000 0000
PZR9[B,H,W]
0x724
---- ---- ---- ---- 0000 0000 0000 0000
PZRA[B,H,W]
0x728
---- ---- ---- ---- 0000 0000 0000 0000
PZRB[B,H,W]
0x72C
---- ---- ---- ---- 0000 0000 0000 0000
PZRC[B,H,W]
0x730
---- ---- ---- ---- 0000 0000 0000 0000
PZRD[B,H,W]
0x734
---- ---- ---- ---- 0000 0000 0000 0000
PZRE[B,H,W]
0x738
---- ---- ---- ---- 0000 0000 0000 0000
PZRF[B,H,W]
0x73C
---- ---- ---- ---- 0000 0000 0000 0000
-
-
0xF00 – 0xF04
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
-
-
-
-
-
-
*
-
-
-
-
0xFE0
0xFE4 - 0xFFC
+0
---- ---- ---- ---- 0000 0000 0000 0000
0x704
0xF08 – 0xFDC
+1
PZR0[B,H,W]
0x700
0x740 - 0xEFC
+2
*
175
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.20.2
TYPE3-M4 製品
GPIO
Base_Address : 0x4006_F000
Register
Base_Address
+ Address
+3
+0
PFR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PFR2[B,H,W]
0x008
---- ---- ---- ---- 0000 0000 0000 0000
PFR3[B,H,W]
0x00C
---- ---- ---- ---- 0000 0000 0000 0000
PFR4[B,H,W]
0x010
---- ---- ---- ---- 0000 0000 0000 0000
PFR5[B,H,W]
0x014
---- ---- ---- ---- 0000 0000 0000 0000
PFR6[B,H,W]
0x018
---- ---- ---- ---- 0000 0000 0000 0000
PFR7[B,H,W]
0x01C
---- ---- ---- ---- 0000 0000 0000 0000
PFR8[B,H,W]
0x020
---- ---- ---- ---- 0000 0000 0000 0000
PFR9[B,H,W]
0x024
---- ---- ---- ---- 0000 0000 0000 0000
PFRA[B,H,W]
0x028
---- ---- ---- ---- 0000 0000 0000 0000
PFRB[B,H,W]
0x02C
---- ---- ---- ---- 0000 0000 0000 0000
PFRC[B,H,W]
0x030
---- ---- ---- ---- 0000 0000 0000 0000
PFRD[B,H,W]
0x034
---- ---- ---- ---- 0000 0000 0000 0000
PFRE[B,H,W]
0x038
---- ---- ---- ---- 0000 0000 0000 0000
PFRF[B,H,W]
0x03C
CONFIDENTIAL
+1
---- ---- ---- ---- 0000 0000 0001 1111
0x004
0x040 - 0x0FC
+2
PFR0[B,H,W]
0x000
176
M A N U A L
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
+2
---- ---- ---- ---- 0000 0000 0001 1111
PCR1[B,H,W]
0x104
---- ---- ---- ---- 0000 0000 0000 0000
PCR2[B,H,W]
0x108
---- ---- ---- ---- 0000 0000 0000 0000
PCR3[B,H,W]
0x10C
---- ---- ---- ---- 0000 0000 0000 0000
PCR4[B,H,W]
0x110
---- ---- ---- ---- 0000 0000 0000 0000
PCR5[B,H,W]
0x114
---- ---- ---- ---- 0000 0000 0000 0000
PCR6[B,H,W]
0x118
---- ---- ---- ---- 0000 0000 0000 0000
PCR7[B,H,W]
0x11C
---- ---- ---- ---- 0000 0000 0000 0000
0x120
PCR9[B,H,W]
0x124
---- ---- ---- ---- 0000 0000 0000 0000
PCRA[B,H,W]
0x128
---- ---- ---- ---- 0000 0000 0000 0000
PCRB[B,H,W]
0x12C
---- ---- ---- ---- 0000 0000 0000 0000
PCRC[B,H,W]
0x130
---- ---- ---- ---- 0000 0000 0000 0000
PCRD[B,H,W]
0x134
---- ---- ---- ---- 0000 0000 0000 0000
PCRE[B,H,W]
0x138
---- ---- ---- ---- 0000 0000 0000 0000
PCRF[B,H,W]
0x13C
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
+0
PCR0[B,H,W]
0x100
0x140 - 0x1FC
+1
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
177
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
+0
DDR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
DDR2[B,H,W]
0x208
---- ---- ---- ---- 0000 0000 0000 0000
DDR3[B,H,W]
0x20C
---- ---- ---- ---- 0000 0000 0000 0000
DDR4[B,H,W]
0x210
---- ---- ---- ---- 0000 0000 0000 0000
DDR5[B,H,W]
0x214
---- ---- ---- ---- 0000 0000 0000 0000
DDR6[B,H,W]
0x218
---- ---- ---- ---- 0000 0000 0000 0000
DDR7[B,H,W]
0x21C
---- ---- ---- ---- 0000 0000 0000 0000
DDR8[B,H,W]
0x220
---- ---- ---- ---- 0000 0000 0000 0000
DDR9[B,H,W]
0x224
---- ---- ---- ---- 0000 0000 0000 0000
DDRA[B,H,W]
0x228
---- ---- ---- ---- 0000 0000 0000 0000
DDRB[B,H,W]
0x22C
---- ---- ---- ---- 0000 0000 0000 0000
DDRC[B,H,W]
0x230
---- ---- ---- ---- 0000 0000 0000 0000
DDRD[B,H,W]
0x234
---- ---- ---- ---- 0000 0000 0000 0000
DDRE[B,H,W]
0x238
---- ---- ---- ---- 0000 0000 0000 0000
DDRF[B,H,W]
0x23C
CONFIDENTIAL
+1
---- ---- ---- ---- 0000 0000 0000 0000
0x204
178
+2
DDR0[B,H,W]
0x200
0x240 - 0x2FC
M A N U A L
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
PDIR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PDIR2[B,H,W]
0x308
---- ---- ---- ---- 0000 0000 0000 0000
PDIR3[B,H,W]
0x30C
---- ---- ---- ---- 0000 0000 0000 0000
PDIR4[B,H,W]
0x310
---- ---- ---- ---- 0000 0000 0000 0000
PDIR5[B,H,W]
0x314
---- ---- ---- ---- 0000 0000 0000 0000
PDIR6[B,H,W]
0x318
---- ---- ---- ---- 0000 0000 0000 0000
PDIR7[B,H,W]
0x31C
---- ---- ---- ---- 0000 0000 0000 0000
PDIR8[B,H,W]
0x320
---- ---- ---- ---- 0000 0000 0000 0000
PDIR9[B,H,W]
0x324
---- ---- ---- ---- 0000 0000 0000 0000
PDIRA[B,H,W]
0x328
---- ---- ---- ---- 0000 0000 0000 0000
PDIRB[B,H,W]
0x32C
---- ---- ---- ---- 0000 0000 0000 0000
PDIRC[B,H,W]
0x330
---- ---- ---- ---- 0000 0000 0000 0000
PDIRD[B,H,W]
0x334
---- ---- ---- ---- 0000 0000 0000 0000
PDIRE[B,H,W]
0x338
---- ---- ---- ---- 0000 0000 0000 0000
PDIRF[B,H,W]
0x33C
CONFIDENTIAL
+0
---- ---- ---- ---- 0000 0000 0000 0000
0x304
May 27, 2015, FM4_MN709-00003-4v0-J
+1
PDIR0[B,H,W]
0x300
0x340 - 0x3FC
+2
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
179
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
PDOR1[B,H,W]
PDOR2[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PDOR3[B,H,W]
0x40C
---- ---- ---- ---- 0000 0000 0000 0000
PDOR4[B,H,W]
0x410
---- ---- ---- ---- 0000 0000 0000 0000
PDOR5[B,H,W]
0x414
---- ---- ---- ---- 0000 0000 0000 0000
PDOR6[B,H,W]
0x418
---- ---- ---- ---- 0000 0000 0000 0000
PDOR7[B,H,W]
0x41C
---- ---- ---- ---- 0000 0000 0000 0000
PDOR8[B,H,W]
0x420
---- ---- ---- ---- 0000 0000 0000 0000
PDOR9[B,H,W]
0x424
---- ---- ---- ---- 0000 0000 0000 0000
PDORA[B,H,W]
0x428
---- ---- ---- ---- 0000 0000 0000 0000
PDORB[B,H,W]
0x42C
---- ---- ---- ---- 0000 0000 0000 0000
PDORC[B,H,W]
0x430
---- ---- ---- ---- 0000 0000 0000 0000
PDORD[B,H,W]
0x434
---- ---- ---- ---- 0000 0000 0000 0000
PDORE[B,H,W]
0x438
---- ---- ---- ---- 0000 0000 0000 0000
PDORF[B,H,W]
0x43C
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
1111 1111 1111 1111 1111 1111 1111 1111
-
-
-
-
SPSR[B,H,W]
0x580
CONFIDENTIAL
ADE[B,H,W]
0x500
180
+0
---- ---- ---- ---- 0000 0000 0000 0000
0x408
0x584 - 0x5FC
+1
---- ---- ---- ---- 0000 0000 0000 0000
0x404
0x504 - 0x57C
+2
PDOR0[B,H,W]
0x400
0x440 - 0x4FC
M A N U A L
---- ---- ---- ---- ---- ---- --00 01--
-
-
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
0x600
0x604
0x608
0x60C
0x610
0x614
0x618
0x61C
0x620
0x624
0x628
0x62C
0x630
0x634
0x638
0x63C
0x640
0x644
0x648
0x64C
0x650
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
+3
+2
+1
+0
EPFR00[B,H,W]
---- 0000 ---- --11 --0- --0- 0000 -000
EPFR01[B,H,W]
0000 0000 0000 0000 ---0 0000 0000 0000
EPFR02[B,H,W]
0000 0000 0000 0000 ---0 0000 0000 0000
EPFR03[B,H,W]
0000 0000 0000 0000 ---0 0000 0000 0000
EPFR04[B,H,W]
--00 0000 --00 00-- --00 0000 -000 00-EPFR05[B,H,W]
--00 0000 --00 00-- --00 0000 --00 00-EPFR06[B,H,W]
0000 0000 0000 0000 0000 0000 0000 0000
EPFR07[B,H,W]
0000 0000 0000 0000 0000 0000 0000 ---EPFR08[B,H,W]
0000 0000 0000 0000 0000 0000 0000 0000
EPFR09[B,H,W]
0000 0000 0000 0000 0000 0000 0000 0000
EPFR10[B,H,W]
0000 0000 0000 0000 0000 0000 0000 0000
EPFR11[B,H,W]
---- --00 0000 0000 0000 0000 0000 0000
EPFR12[B,H,W]
--00 0000 --00 00-- --00 0000 --00 00-EPFR13[B,H,W]
--00 0000 --00 00-- --00 0000 --00 00-EPFR14[B,H,W]
--00 0000 0000 00-- ---- ---- --00 0000
EPFR15[B,H,W]
0000 0000 0000 0000 0000 0000 0000 0000
EPFR16[B,H,W]
--00 0000 0000 0000 0000 0000 0000 0000
EPFR17[B,H,W]
---- 0000 0000 0000 0000 0000 0000 ---EPFR18[B,H,W]
--00 0000 0000 0000 00-- --00 0000 0000
EPFR19[B,H,W]
---- ---- ---- ---- ---- ---- ---- ---EPFR20[B,H,W]
---- ---0 0000 0000 0000 0000 0000 0000
181
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
---- ---- ---- ---- ---- ---- ---- ---EPFR23[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
EPFR24[B,H,W]
0x660
---- ---- ---- ---- ---- 0000 0000 0000
EPFR25[B,H,W]
0x664
---- ---- ---- ---- ---- ---- ---- 0000
EPFR26[B,H,W]
0x668
0x708
0x70C
0x710
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0x718
0x71C
0x720
0x724
0x728
0x72C
0x730
0x734
0x738
0x73C
0x740
182
CONFIDENTIAL
+0
EPFR22[B,H,W]
0x65C
0x704
+1
---- ---- ---- ---- ---- ---- ---- ----
0x658
0x700
+2
EPFR21[B,H,W]
0x654
0x66C – 0x6FC
M A N U A L
---- ---- ---- --00 0000 0000 0000 0000
-
-
-
-
PZR0[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR2[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR3[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR4[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR5[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR6[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR7[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR8[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR9[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZRA[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZRB[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZRC[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZRD[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZRE[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZRF[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PDSR0[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
PDSR2[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PDSR3[B,H,W]
0x74C
---- ---- ---- ---- 0000 0000 0000 0000
PDSR4[B,H,W]
0x750
---- ---- ---- ---- 0000 0000 0000 0000
PDSR5[B,H,W]
0x754
---- ---- ---- ---- 0000 0000 0000 0000
PDSR6[B,H,W]
0x758
---- ---- ---- ---- 0000 0000 0000 0000
PDSR7[B,H,W]
0x75C
---- ---- ---- ---- 0000 0000 0000 0000
PDSR8[B,H,W]
0x760
---- ---- ---- ---- 0000 0000 0000 0000
PDSR9[B,H,W]
0x764
---- ---- ---- ---- 0000 0000 0000 0000
PDSRA[B,H,W]
0x768
---- ---- ---- ---- 0000 0000 0000 0000
PDSRB[B,H,W]
0x76C
---- ---- ---- ---- 0000 0000 0000 0000
PDSRC[B,H,W]
0x770
---- ---- ---- ---- 0000 0000 0000 0000
PDSRD[B,H,W]
0x774
---- ---- ---- ---- 0000 0000 0000 0000
PDSRE[B,H,W]
0x778
---- ---- ---- ---- 0000 0000 0000 0000
PDSRF[B,H,W]
0x77C
---- ---- ---- ---- 0000 0000 0000 0000
-
-
0xF00 – 0xF04
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
-
-
-
-
-
-
*
-
-
0xFE0
0xFE4 - 0xFFC
+0
---- ---- ---- ---- 0000 0000 0000 0000
0x748
0xF08 – 0xFDC
+1
PDSR1[B,H,W]
0x744
0x780 - 0xEFC
+2
*
-
-
183
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.20.3
TYPE4-M4 製品
GPIO
Base_Address : 0x4006_F000
Register
Base_Address
+ Address
+3
+0
PFR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PFR2[B,H,W]
0x008
---- ---- ---- ---- 0000 0000 0000 0000
PFR3[B,H,W]
0x00C
---- ---- ---- ---- 0000 0000 0000 0000
PFR4[B,H,W]
0x010
---- ---- ---- ---- 0000 0000 0000 0000
PFR5[B,H,W]
0x014
---- ---- ---- ---- 0000 0000 0000 0000
PFR6[B,H,W]
0x018
---- ---- ---- ---- 0000 0000 0000 0000
PFR7[B,H,W]
0x01C
---- ---- ---- ---- 0000 0000 0000 0000
PFR8[B,H,W]
0x020
---- ---- ---- ---- 0000 0000 0000 0000
PFR9[B,H,W]
0x024
---- ---- ---- ---- 0000 0000 0000 0000
PFRA[B,H,W]
0x028
---- ---- ---- ---- 0000 0000 0000 0000
PFRB[B,H,W]
0x02C
---- ---- ---- ---- 0000 0000 0000 0000
PFRC[B,H,W]
0x030
---- ---- ---- ---- 0000 0000 0000 0000
PFRD[B,H,W]
0x034
---- ---- ---- ---- 0000 0000 0000 0000
PFRE[B,H,W]
0x038
---- ---- ---- ---- 0000 0000 0000 0000
PFRF[B,H,W]
0x03C
CONFIDENTIAL
+1
---- ---- ---- ---- 0000 0000 0001 1111
0x004
0x040 - 0x0FC
+2
PFR0[B,H,W]
0x000
184
M A N U A L
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
+2
---- ---- ---- ---- 0000 0000 0001 1111
PCR1[B,H,W]
0x104
---- ---- ---- ---- 0000 0000 0000 0000
PCR2[B,H,W]
0x108
---- ---- ---- ---- 0000 0000 0000 0000
PCR3[B,H,W]
0x10C
---- ---- ---- ---- 0000 0000 0000 0000
PCR4[B,H,W]
0x110
---- ---- ---- ---- 0000 0000 0000 0000
PCR5[B,H,W]
0x114
---- ---- ---- ---- 0000 0000 0000 0000
PCR6[B,H,W]
0x118
---- ---- ---- ---- 0000 0000 0000 0000
PCR7[B,H,W]
0x11C
---- ---- ---- ---- 0000 0000 0000 0000
0x120
PCR9[B,H,W]
0x124
---- ---- ---- ---- 0000 0000 0000 0000
PCRA[B,H,W]
0x128
---- ---- ---- ---- 0000 0000 0000 0000
PCRB[B,H,W]
0x12C
---- ---- ---- ---- 0000 0000 0000 0000
PCRC[B,H,W]
0x130
---- ---- ---- ---- 0000 0000 0000 0000
PCRD[B,H,W]
0x134
---- ---- ---- ---- 0000 0000 0000 0000
PCRE[B,H,W]
0x138
---- ---- ---- ---- 0000 0000 0000 0000
PCRF[B,H,W]
0x13C
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
+0
PCR0[B,H,W]
0x100
0x140 - 0x1FC
+1
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
185
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
+0
DDR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
DDR2[B,H,W]
0x208
---- ---- ---- ---- 0000 0000 0000 0000
DDR3[B,H,W]
0x20C
---- ---- ---- ---- 0000 0000 0000 0000
DDR4[B,H,W]
0x210
---- ---- ---- ---- 0000 0000 0000 0000
DDR5[B,H,W]
0x214
---- ---- ---- ---- 0000 0000 0000 0000
DDR6[B,H,W]
0x218
---- ---- ---- ---- 0000 0000 0000 0000
DDR7[B,H,W]
0x21C
---- ---- ---- ---- 0000 0000 0000 0000
DDR8[B,H,W]
0x220
---- ---- ---- ---- 0000 0000 0000 0000
DDR9[B,H,W]
0x224
---- ---- ---- ---- 0000 0000 0000 0000
DDRA[B,H,W]
0x228
---- ---- ---- ---- 0000 0000 0000 0000
DDRB[B,H,W]
0x22C
---- ---- ---- ---- 0000 0000 0000 0000
DDRC[B,H,W]
0x230
---- ---- ---- ---- 0000 0000 0000 0000
DDRD[B,H,W]
0x234
---- ---- ---- ---- 0000 0000 0000 0000
DDRE[B,H,W]
0x238
---- ---- ---- ---- 0000 0000 0000 0000
DDRF[B,H,W]
0x23C
CONFIDENTIAL
+1
---- ---- ---- ---- 0000 0000 0000 0000
0x204
186
+2
DDR0[B,H,W]
0x200
0x240 - 0x2FC
M A N U A L
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
PDIR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PDIR2[B,H,W]
0x308
---- ---- ---- ---- 0000 0000 0000 0000
PDIR3[B,H,W]
0x30C
---- ---- ---- ---- 0000 0000 0000 0000
PDIR4[B,H,W]
0x310
---- ---- ---- ---- 0000 0000 0000 0000
PDIR5[B,H,W]
0x314
---- ---- ---- ---- 0000 0000 0000 0000
PDIR6[B,H,W]
0x318
---- ---- ---- ---- 0000 0000 0000 0000
PDIR7[B,H,W]
0x31C
---- ---- ---- ---- 0000 0000 0000 0000
PDIR8[B,H,W]
0x320
---- ---- ---- ---- 0000 0000 0000 0000
PDIR9[B,H,W]
0x324
---- ---- ---- ---- 0000 0000 0000 0000
PDIRA[B,H,W]
0x328
---- ---- ---- ---- 0000 0000 0000 0000
PDIRB[B,H,W]
0x32C
---- ---- ---- ---- 0000 0000 0000 0000
PDIRC[B,H,W]
0x330
---- ---- ---- ---- 0000 0000 0000 0000
PDIRD[B,H,W]
0x334
---- ---- ---- ---- 0000 0000 0000 0000
PDIRE[B,H,W]
0x338
---- ---- ---- ---- 0000 0000 0000 0000
PDIRF[B,H,W]
0x33C
CONFIDENTIAL
+0
---- ---- ---- ---- 0000 0000 0000 0000
0x304
May 27, 2015, FM4_MN709-00003-4v0-J
+1
PDIR0[B,H,W]
0x300
0x340 - 0x3FC
+2
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
187
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
PDOR1[B,H,W]
PDOR2[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PDOR3[B,H,W]
0x40C
---- ---- ---- ---- 0000 0000 0000 0000
PDOR4[B,H,W]
0x410
---- ---- ---- ---- 0000 0000 0000 0000
PDOR5[B,H,W]
0x414
---- ---- ---- ---- 0000 0000 0000 0000
PDOR6[B,H,W]
0x418
---- ---- ---- ---- 0000 0000 0000 0000
PDOR7[B,H,W]
0x41C
---- ---- ---- ---- 0000 0000 0000 0000
PDOR8[B,H,W]
0x420
---- ---- ---- ---- 0000 0000 0000 0000
PDOR9[B,H,W]
0x424
---- ---- ---- ---- 0000 0000 0000 0000
PDORA[B,H,W]
0x428
---- ---- ---- ---- 0000 0000 0000 0000
PDORB[B,H,W]
0x42C
---- ---- ---- ---- 0000 0000 0000 0000
PDORC[B,H,W]
0x430
---- ---- ---- ---- 0000 0000 0000 0000
PDORD[B,H,W]
0x434
---- ---- ---- ---- 0000 0000 0000 0000
PDORE[B,H,W]
0x438
---- ---- ---- ---- 0000 0000 0000 0000
PDORF[B,H,W]
0x43C
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
1111 1111 1111 1111 1111 1111 1111 1111
-
-
-
-
SPSR[B,H,W]
0x580
CONFIDENTIAL
ADE[B,H,W]
0x500
188
+0
---- ---- ---- ---- 0000 0000 0000 0000
0x408
0x584 - 0x5FC
+1
---- ---- ---- ---- 0000 0000 0000 0000
0x404
0x504 - 0x57C
+2
PDOR0[B,H,W]
0x400
0x440 - 0x4FC
M A N U A L
---- ---- ---- ---- ---- ---- --00 01--
-
-
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
0x600
0x604
0x608
0x60C
0x610
0x614
0x618
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0x620
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0x638
0x63C
0x640
0x644
0x648
0x64C
0x650
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
+3
+2
+1
+0
EPFR00[B,H,W]
---- 0000 ---- --11 --0- --0- 0000 -000
EPFR01[B,H,W]
0000 0000 0000 0000 ---0 0000 0000 0000
EPFR02[B,H,W]
0000 0000 0000 0000 ---0 0000 0000 0000
EPFR03[B,H,W]
0000 0000 0000 0000 ---0 0000 0000 0000
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--00 0000 --00 00-- --00 0000 --00 00-EPFR06[B,H,W]
0000 0000 0000 0000 0000 0000 0000 0000
EPFR07[B,H,W]
0000 0000 0000 0000 0000 0000 0000 ---EPFR08[B,H,W]
0000 0000 0000 0000 0000 0000 0000 0000
EPFR09[B,H,W]
0000 0000 0000 0000 0000 0000 0000 0000
EPFR10[B,H,W]
0000 0000 0000 0000 0000 0000 0000 0000
EPFR11[B,H,W]
---- --00 0000 0000 0000 0000 0000 0000
EPFR12[B,H,W]
--00 0000 --00 00-- --00 0000 --00 00-EPFR13[B,H,W]
--00 0000 --00 00-- --00 0000 --00 00-EPFR14[B,H,W]
--00 0000 0000 00-- ---- ---- --00 0000
EPFR15[B,H,W]
0000 0000 0000 0000 0000 0000 0000 0000
EPFR16[B,H,W]
--00 0000 0000 0000 0000 0000 0000 0000
EPFR17[B,H,W]
---- 0000 0000 0000 0000 0000 0000 ---EPFR18[B,H,W]
--00 0000 0000 0000 00-- --00 0000 0000
EPFR19[B,H,W]
---- ---- ---- ---- ---- ---- ---- ---EPFR20[B,H,W]
---- ---0 0000 0000 0000 0000 0000 0000
189
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
---- ---- ---- ---- ---- ---- ---- ---EPFR23[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
EPFR24[B,H,W]
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---- 0000 0000 0000 ---- 0000 0000 0000
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---- ---- ---- ---- ---- ---- ---- 0000
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---- ---- ---- --00 0000 0000 0000 0000
EPFR27[B,H,W]
0x66C
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0x670
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0x674
0000 0000 0000 00-- 0000 0000 0000 0000
EPFR30[B,H,W]
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0x730
0x734
190
CONFIDENTIAL
+0
EPFR22[B,H,W]
0x65C
0x704
+1
---- ---- ---- ---- ---- ---- ---- ----
0x658
0x700
+2
EPFR21[B,H,W]
0x654
0x680 – 0x6FC
M A N U A L
---- --00 0000 0000 ---- 0000 0000 0000
-
-
-
-
PZR0[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR2[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR3[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR4[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR5[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR6[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR7[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR8[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR9[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZRA[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
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---- ---- ---- ---- 0000 0000 0000 0000
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---- ---- ---- ---- 0000 0000 0000 0000
PZRD[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
PZRF[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
-
-
0xF00 – 0xF04
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
-
-
-
-
-
-
*
0xFE0
0xFE4 - 0xFFC
+0
---- ---- ---- ---- 0000 0000 0000 0000
0x73C
0xF08 – 0xFDC
+1
PZRE[B,H,W]
0x738
0x740 - 0xEFC
+2
*
191
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.20.4
TYPE5-M4 製品
GPIO
Base_Address : 0x4006_F000
Register
Base_Address
+ Address
+3
+0
PFR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PFR2[B,H,W]
0x008
---- ---- ---- ---- 0000 0000 0000 0000
PFR3[B,H,W]
0x00C
---- ---- ---- ---- 0000 0000 0000 0000
PFR4[B,H,W]
0x010
---- ---- ---- ---- 0000 0000 0000 0000
PFR5[B,H,W]
0x014
---- ---- ---- ---- 0000 0000 0000 0000
PFR6[B,H,W]
0x018
---- ---- ---- ---- 0000 0000 0000 0000
PFR7[B,H,W]
0x01C
---- ---- ---- ---- 0000 0000 0000 0000
PFR8[B,H,W]
0x020
---- ---- ---- ---- 0000 0000 0000 0000
PFR9[B,H,W]
0x024
---- ---- ---- ---- 0000 0000 0000 0000
PFRA[B,H,W]
0x028
---- ---- ---- ---- 0000 0000 0000 0000
PFRB[B,H,W]
0x02C
---- ---- ---- ---- 0000 0000 0000 0000
PFRC[B,H,W]
0x030
---- ---- ---- ---- 0000 0000 0000 0000
PFRD[B,H,W]
0x034
---- ---- ---- ---- 0000 0000 0000 0000
PFRE[B,H,W]
0x038
---- ---- ---- ---- 0000 0000 0000 0000
PFRF[B,H,W]
0x03C
CONFIDENTIAL
+1
---- ---- ---- ---- 0000 0000 0001 1111
0x004
0x040 - 0x0FC
+2
PFR0[B,H,W]
0x000
192
M A N U A L
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
+2
---- ---- ---- ---- 0000 0000 0001 1111
PCR1[B,H,W]
0x104
---- ---- ---- ---- 0000 0000 0000 0000
PCR2[B,H,W]
0x108
---- ---- ---- ---- 0000 0000 0000 0000
PCR3[B,H,W]
0x10C
---- ---- ---- ---- 0000 0000 0000 0000
PCR4[B,H,W]
0x110
---- ---- ---- ---- 0000 0000 0000 0000
PCR5[B,H,W]
0x114
---- ---- ---- ---- 0000 0000 0000 0000
PCR6[B,H,W]
0x118
---- ---- ---- ---- 0000 0000 0000 0000
PCR7[B,H,W]
0x11C
---- ---- ---- ---- 0000 0000 0000 0000
0x120
PCR9[B,H,W]
0x124
---- ---- ---- ---- 0000 0000 0000 0000
PCRA[B,H,W]
0x128
---- ---- ---- ---- 0000 0000 0000 0000
PCRB[B,H,W]
0x12C
---- ---- ---- ---- 0000 0000 0000 0000
PCRC[B,H,W]
0x130
---- ---- ---- ---- 0000 0000 0000 0000
PCRD[B,H,W]
0x134
---- ---- ---- ---- 0000 0000 0000 0000
PCRE[B,H,W]
0x138
---- ---- ---- ---- 0000 0000 0000 0000
PCRF[B,H,W]
0x13C
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
+0
PCR0[B,H,W]
0x100
0x140 - 0x1FC
+1
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
193
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
+0
DDR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
DDR2[B,H,W]
0x208
---- ---- ---- ---- 0000 0000 0000 0000
DDR3[B,H,W]
0x20C
---- ---- ---- ---- 0000 0000 0000 0000
DDR4[B,H,W]
0x210
---- ---- ---- ---- 0000 0000 0000 0000
DDR5[B,H,W]
0x214
---- ---- ---- ---- 0000 0000 0000 0000
DDR6[B,H,W]
0x218
---- ---- ---- ---- 0000 0000 0000 0000
DDR7[B,H,W]
0x21C
---- ---- ---- ---- 0000 0000 0000 0000
DDR8[B,H,W]
0x220
---- ---- ---- ---- 0000 0000 0000 0000
DDR9[B,H,W]
0x224
---- ---- ---- ---- 0000 0000 0000 0000
DDRA[B,H,W]
0x228
---- ---- ---- ---- 0000 0000 0000 0000
DDRB[B,H,W]
0x22C
---- ---- ---- ---- 0000 0000 0000 0000
DDRC[B,H,W]
0x230
---- ---- ---- ---- 0000 0000 0000 0000
DDRD[B,H,W]
0x234
---- ---- ---- ---- 0000 0000 0000 0000
DDRE[B,H,W]
0x238
---- ---- ---- ---- 0000 0000 0000 0000
DDRF[B,H,W]
0x23C
CONFIDENTIAL
+1
---- ---- ---- ---- 0000 0000 0000 0000
0x204
194
+2
DDR0[B,H,W]
0x200
0x240 - 0x2FC
M A N U A L
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
PDIR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PDIR2[B,H,W]
0x308
---- ---- ---- ---- 0000 0000 0000 0000
PDIR3[B,H,W]
0x30C
---- ---- ---- ---- 0000 0000 0000 0000
PDIR4[B,H,W]
0x310
---- ---- ---- ---- 0000 0000 0000 0000
PDIR5[B,H,W]
0x314
---- ---- ---- ---- 0000 0000 0000 0000
PDIR6[B,H,W]
0x318
---- ---- ---- ---- 0000 0000 0000 0000
PDIR7[B,H,W]
0x31C
---- ---- ---- ---- 0000 0000 0000 0000
PDIR8[B,H,W]
0x320
---- ---- ---- ---- 0000 0000 0000 0000
PDIR9[B,H,W]
0x324
---- ---- ---- ---- 0000 0000 0000 0000
PDIRA[B,H,W]
0x328
---- ---- ---- ---- 0000 0000 0000 0000
PDIRB[B,H,W]
0x32C
---- ---- ---- ---- 0000 0000 0000 0000
PDIRC[B,H,W]
0x330
---- ---- ---- ---- 0000 0000 0000 0000
PDIRD[B,H,W]
0x334
---- ---- ---- ---- 0000 0000 0000 0000
PDIRE[B,H,W]
0x338
---- ---- ---- ---- 0000 0000 0000 0000
PDIRF[B,H,W]
0x33C
CONFIDENTIAL
+0
---- ---- ---- ---- 0000 0000 0000 0000
0x304
May 27, 2015, FM4_MN709-00003-4v0-J
+1
PDIR0[B,H,W]
0x300
0x340 - 0x3FC
+2
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
195
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
PDOR1[B,H,W]
PDOR2[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PDOR3[B,H,W]
0x40C
---- ---- ---- ---- 0000 0000 0000 0000
PDOR4[B,H,W]
0x410
---- ---- ---- ---- 0000 0000 0000 0000
PDOR5[B,H,W]
0x414
---- ---- ---- ---- 0000 0000 0000 0000
PDOR6[B,H,W]
0x418
---- ---- ---- ---- 0000 0000 0000 0000
PDOR7[B,H,W]
0x41C
---- ---- ---- ---- 0000 0000 0000 0000
PDOR8[B,H,W]
0x420
---- ---- ---- ---- 0000 0000 0000 0000
PDOR9[B,H,W]
0x424
---- ---- ---- ---- 0000 0000 0000 0000
PDORA[B,H,W]
0x428
---- ---- ---- ---- 0000 0000 0000 0000
PDORB[B,H,W]
0x42C
---- ---- ---- ---- 0000 0000 0000 0000
PDORC[B,H,W]
0x430
---- ---- ---- ---- 0000 0000 0000 0000
PDORD[B,H,W]
0x434
---- ---- ---- ---- 0000 0000 0000 0000
PDORE[B,H,W]
0x438
---- ---- ---- ---- 0000 0000 0000 0000
PDORF[B,H,W]
0x43C
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
1111 1111 1111 1111 1111 1111 1111 1111
-
-
-
-
SPSR[B,H,W]
0x580
CONFIDENTIAL
ADE[B,H,W]
0x500
196
+0
---- ---- ---- ---- 0000 0000 0000 0000
0x408
0x584 - 0x5FC
+1
---- ---- ---- ---- 0000 0000 0000 0000
0x404
0x504 - 0x57C
+2
PDOR0[B,H,W]
0x400
0x440 - 0x4FC
M A N U A L
---- ---- ---- ---- ---- ---- --00 01--
-
-
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
0x600
0x604
0x608
0x60C
0x610
0x614
0x618
0x61C
0x620
0x624
0x628
0x62C
0x630
0x634
0x638
0x63C
0x640
0x644
0x648
0x64C
0x650
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
+3
+2
+1
+0
EPFR00[B,H,W]
---- 0000 ---- --11 --0- --0- 0000 -000
EPFR01[B,H,W]
0000 0000 0000 0000 ---0 0000 0000 0000
EPFR02[B,H,W]
0000 0000 0000 0000 ---0 0000 0000 0000
EPFR03[B,H,W]
---- ---- ---- ---- ---- ---- ---- ---EPFR04[B,H,W]
--00 0000 --00 00-- --00 0000 -000 00-EPFR05[B,H,W]
--00 0000 --00 00-- --00 0000 --00 00-EPFR06[B,H,W]
0000 0000 0000 0000 0000 0000 0000 0000
EPFR07[B,H,W]
0000 0000 0000 0000 0000 0000 0000 ---EPFR08[B,H,W]
0000 0000 0000 0000 0000 0000 0000 0000
EPFR09[B,H,W]
0000 0000 0000 0000 0000 0000 0000 0000
EPFR10[B,H,W]
0000 0000 0000 0000 0000 0000 0000 0000
EPFR11[B,H,W]
---- --00 0000 0000 0000 0000 0000 0000
EPFR12[B,H,W]
--00 0000 --00 00-- --00 0000 --00 00-EPFR13[B,H,W]
--00 0000 --00 00-- --00 0000 --00 00-EPFR14[B,H,W]
--00 0000 0000 00-- ---- ---- --00 0000
EPFR15[B,H,W]
0000 0000 0000 0000 0000 0000 0000 0000
EPFR16[B,H,W]
--00 0000 0000 0000 0000 0000 0000 0000
EPFR17[B,H,W]
---- ---- ---- ---- ---- ---- ---- ---EPFR18[B,H,W]
--00 0000 0000 0000 00-- --00 0000 0000
EPFR19[B,H,W]
---- ---- ---- ---- ---- ---- ---- ---EPFR20[B,H,W]
---- ---0 0000 0000 0000 0000 0000 0000
197
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
---- ---- ---- ---- ---- ---- ---- ---EPFR23[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
EPFR24[B,H,W]
0x660
---- ---- ---- ---- ---- ---- ---- ---EPFR25[B,H,W]
0x664
---- ---- ---- ---- ---- ---- ---- ---EPFR26[B,H,W]
0x668
---- ---- ---- ---- ---- ---- ---- ----
0x708
0x70C
0x710
0x714
0x718
0x71C
0x720
0x724
0x728
0x72C
0x730
0x734
0x738
198
CONFIDENTIAL
-
-
---- 0000 0000 0000 ---- 0000 0000 0000
-
-
-
-
EPFR35[B,H,W]
0x68C
0x704
EPFR33[B,H,W]
0x684
0x700
+0
EPFR22[B,H,W]
0x65C
0x690 – 0x6FC
+1
---- ---- ---- ---- ---- ---- ---- ----
0x658
0x688
+2
EPFR21[B,H,W]
0x654
0x66C – 0x680
M A N U A L
---- 0000 0000 0000 ---- ---- ---- ----
-
-
-
PZR0[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR2[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR3[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR4[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR5[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR6[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR7[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR8[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR9[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZRA[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZRB[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZRC[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZRD[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZRE[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
PDSR0[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PDSR1[B,H,W]
0x744
---- ---- ---- ---- 0000 0000 0000 0000
PDSR2[B,H,W]
0x748
---- ---- ---- ---- 0000 0000 0000 0000
PDSR3[B,H,W]
0x74C
---- ---- ---- ---- 0000 0000 0000 0000
PDSR4[B,H,W]
0x750
---- ---- ---- ---- 0000 0000 0000 0000
PDSR5[B,H,W]
0x754
---- ---- ---- ---- 0000 0000 0000 0000
PDSR6[B,H,W]
0x758
---- ---- ---- ---- 0000 0000 0000 0000
PDSR7[B,H,W]
0x75C
---- ---- ---- ---- 0000 0000 0000 0000
PDSR8[B,H,W]
0x760
---- ---- ---- ---- 0000 0000 0000 0000
PDSR9[B,H,W]
0x764
---- ---- ---- ---- 0000 0000 0000 0000
PDSRA[B,H,W]
0x768
---- ---- ---- ---- 0000 0000 0000 0000
PDSRB[B,H,W]
0x76C
---- ---- ---- ---- 0000 0000 0000 0000
PDSRC[B,H,W]
0x770
---- ---- ---- ---- 0000 0000 0000 0000
PDSRD[B,H,W]
0x774
---- ---- ---- ---- 0000 0000 0000 0000
PDSRE[B,H,W]
0x778
---- ---- ---- ---- 0000 0000 0000 0000
PDSRF[B,H,W]
0x77C
---- ---- ---- ---- 0000 0000 0000 0000
-
-
0xF00 – 0xF04
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
-
-
-
-
-
-
*
-
-
-
-
0xFE0
0xFE4 - 0xFFC
+0
---- ---- ---- ---- 0000 0000 0000 0000
0x740
0xF08 – 0xFDC
+1
PZRF[B,H,W]
0x73C
0x780 - 0xEFC
+2
*
199
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.21 LVD
LVD
Base_Address : 0x4003_5000
Register
Base_Address
+ Address
0x000
0x004
0x008
+3
-
-
-
+2
+1
-
+0
LVD_CTL[B,H,W]
-
-
000111-LVD_STR[B,H,W]
-
-
0------LVD_CLR[B,H,W]
-
1-------
LVD_RLR[W]
0x00C
00000000 00000000 00000000 00000001
LVD_STR2 [B,H,W]
0x010
-
-
-
0x014 - 0x0FC
-
-
-
-
+0
0------
1.22 DS_Mode
DS_Mode
Base_Address : 0x4003_5100
Register
Base_Address
+ Address
+3
+2
+1
0x000
-
-
-
0x004
-
-
-
0x008 - 0x6FC
-
-
-
0x700
-
-
-
0x704
-
-
-
0x708
-
-
0x70C
-
-
0x710
-
-
0x714
0x718 - 0x7FC
0x800
0x804
0x808
0x80C
0x810 - 0xEFC
200
CONFIDENTIAL
-
-
*
RCK_CTL[B,H,W]
------01
PMD_CTL[B,H,W]
-------0
WRFSR[B,H,W]
------00
WIFSR[B,H,W]
------00 00000000
WIER[B,H,W]
------00 00000-00
-
-
WILVR[B,H,W]
---00000
DSRAMR[B,H,W]
------00
-
-
-
-
BUR04[B,H,W]
BUR03[B,H,W]
BUR02[B,H,W]
BUR01[B,H,W]
00000000
00000000
00000000
00000000
BUR08[B,H,W]
BUR07[B,H,W]
BUR06[B,H,W]
BUR05[B,H,W]
00000000
00000000
00000000
00000000
BUR012[B,H,W]
BUR11[B,H,W]
BUR10[B,H,W]
BUR09[B,H,W]
00000000
00000000
00000000
00000000
BUR16[B,H,W]
BUR15[B,H,W]
BUR14[B,H,W]
BUR13[B,H,W]
00000000
00000000
00000000
00000000
-
-
-
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.23 USB Clock
USB Clock
Base_Address : 0x4003_6000
Register
Base_Address
+ Address
0x000
0x004
-
-
+2
-
-
+1
-
-
0x008
-
-
-
0x00C
-
-
-
0x010
-
-
-
0x014
-
-
-
0x018
-
-
-
0x01C
-
-
-
0x020
0x024
-
-
-
-
-
-
0x028
-
-
-
0x02C
-
-
-
0x030
-
-
-
0x034
-
-
-
0x038 - 0x0FC
-
-
-
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
+3
+0
UCCR[B,H,W]
-0000000
UPCR1[B,H,W]
------00
UPCR2[B,H,W]
-----000
UPCR3[B,H,W]
---00000
UPCR4[B,H,W]
-0111011
UP_STR[B,H,W]
-------0
UPINT_ENR[B,H,W]
-------0
UPINT_CLR[B,H,W]
-------0
UPINT_STR[B,H,W]
-------0
UPCR5[B,H,W]
----0100
UPCR6[B,H,W]
----0010
UPCR7[B,H,W]
-------0
USBEN0[B,H,W]
-------0
USBEN1[B,H,W]
-------0
-
201
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.24 CAN_Prescaler
CAN_Prescaler
Base_Address : 0x4003_7000
Register
Base_Address
+ Address
+3
+2
+1
+0
CANPRE[B,H,W]
0x000
-
-
-
0x004 - 0xFFC
-
-
-
-
+1
+0
----1011
1.25 MFS
MFS ch.0 Base_Address : 0x4003_8000
MFS ch.1 Base_Address : 0x4003_8100
MFS ch.2 Base_Address : 0x4003_8200
MFS ch.3 Base_Address : 0x4003_8300
MFS ch.4 Base_Address : 0x4003_8400
MFS ch.5 Base_Address : 0x4003_8500
MFS ch.6 Base_Address : 0x4003_8600
MFS ch.7 Base_Address : 0x4003_8700
MFS ch.8 Base_Address : 0x4003_8800
MFS ch.9 Base_Address : 0x4003_8900
MFS ch.10Base_Address : 0x4003_8A00
MFS ch.11 Base_Address : 0x4003_8B00
MFS ch.12Base_Address : 0x4003_8C00
MFS ch.13Base_Address : 0x4003_8D00
MFS ch.14Base_Address : 0x4003_8E00
MFS ch.15Base_Address : 0x4003_8F00
Register
Base_Address
+ Address
+3
+2
SCR /
0x000
-
-
IBCR[B,H,W]
SMR[B,H,W]
000-00-0
0--00000
0x004
-
0x008
-
SSR[B,H,W]
0-000011
ESCR /
IBSR[B,H,W]
00000000
RDR/TDR[H,W]
-
00000000 00000000
(*1) RDR/TDR[H,W]
00000000 00000000 00000000 00000000
202
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
+3
0x00C
-
-
0x010
-
-
0x014
-
-
0x018
0x01C
0x020
0x024
0x028
-
-
-
-
-
-
-
-
-
-
0x02C
-
-
0x030
-
-
0x034
-
-
0x038
-
-
0x03C
-
-
0x040
-
-
0x0144 - 0x1FC
-
-
+3
+3
BGR1[B,H,W]
BGR0[B,H,W]
00000000
00000000
ISMK[B,H,W]
ISBA[B,H,W]
--------
--------
FCR1[B,H,W]
FCR0[B,H,W]
---00100
-0000000
FBYTE2[B,H,W]
FBYTE1[B,H,W]
00000000
00000000
SCSTR1/
SCSTR0/
EIBCR[B,H,W]
NFCR[B,H,W]
00000000
00000000
SCSTR3[B,H,W]
SCSTR2[B,H,W]
00000000
00000000
SACSR1[B,H,W]
SACSR0[B,H,W]
00000000
00000000
STMR1[B,H,W]
STMR0[B,H,W]
00000000
00000000
STMCR1[B,H,W]
STMCR0[B,H,W]
00000000
00000000
SCSCR1[B,H,W]
SCSCR0[B,H,W]
00000000
00100000
SCSFR1[B,H,W]
SCSFR0[B,H,W]
10000000
10000000
-
SCSFR2[B,H,W]
10000000
TBYTE1[B,H,W]
TBYTE0[B,H,W]
00000000
00000000
TBYTE3[B,H,W]
TBYTE2[B,H,W]
00000000
00000000
-
-
<注意事項>
−
(*1) : RDR/TDR レジスタの上位 16bit は I2S モードで Word アクセスを使用するときのみ有効です。
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
203
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.26 CRC
CRC
Base_Address : 0x4003_9000
Register
Base_Address
+ Address
0x000
+3
-
+2
+1
-
+0
CRCCR[B,H,W]
-
-0000000
CRCINIT[B,H,W]
0x004
11111111 11111111 11111111 11111111
CRCIN[B,H,W]
0x008
00000000 00000000 00000000 00000000
CRCR[B,H,W]
0x00C
11111111 11111111 11111111 11111111
1.27 Watch Counter
Watch Counter
Base_Address : 0x4003_A000
Register
Base_Address
204
CONFIDENTIAL
+ Address
+3
0x000
-
0x004 - 0x00C
+2
+1
+0
WCCR[B,H,W]
WCRL[B,H,W]
WCRD[B,H,W]
00--0000
--000000
--000000
-
-
-
-
0x010
-
-
0x014
-
-
-
0x018 - 0xFFC
-
-
-
CLK_SEL[B,H,W]
-----000 -------0
CLK_EN[B,H,W]
------00
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.28 RTC
1.28.1 TYPE1-M4, TYPE2-M4, TYPE3-M4, TYPE6-M4 製品
RTC
Base_Address : 0x4003_B000
Register
Base_Address
+ Address
+3
+2
+1
0x100
-
-
-
0x104
-
-
-
0x108
0x10C
-
-
-
-
-
0x110
-
-
-
0x114
-
-
-
0x118
-
-
-
0x11C
-
-
-
0x120
-
-
-
0x124
-
-
-
0x128
-
-
-
0x12C
-
-
-
0x130
-
-
-
0x134
-
-
-
0x138
-
-
-
0x13C
-
-
-
0x140
-
-
-
0x144
-
-
-
0x148
-
-
-
0x14C
-
-
-
0x150
-
-
-
0x154
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
-
-
-
-
+0
WTCR10[B,H,W]
00000000
WTCR11[B,H,W]
---00000
WTCR12[B,H,W]
00000000
WTCR13[B,H,W]
00000000
WTCR20[B,H,W]
--000000
WTCR21[B,H,W]
-----000
*
WTSR[B,H,W]
-0000000
WTMIR[B,H,W]
-0000000
WTHR[B,H,W]
--000000
WTDR[B,H,W]
--000000
WTDW[B,H,W]
-----000
WTMOR[B,H,W]
---00000
WTYR[B,H,W]
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207
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FM4_MN709-00003-4v0-J, May 27, 2015
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209
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A.レジスタマップ
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0x264
0x268
0x26C
0x270
0x274
0x278
0x27C
0x280-0xFFC
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
+3
+2
+1
+0
BREG3B[B,H,W]
BREG3A[B,H,W]
BREG39[B,H,W]
BREG38[B,H,W]
00000000
00000000
00000000
00000000
BREG3F[B,H,W]
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00000000
00000000
00000000
00000000
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00000000
00000000
BREG5B[B,H,W]
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00000000
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BREG5C[B,H,W]
00000000
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00000000
BREG63[B,H,W]
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BREG65[B,H,W]
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00000000
00000000
BREG6B[B,H,W]
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BREG6F[B,H,W]
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BREG6D[B,H,W]
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BREG74[B,H,W]
00000000
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00000000
00000000
BREG7B[B,H,W]
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BREG78[B,H,W]
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BREG7F[B,H,W]
BREG7E[B,H,W]
BREG7D[B,H,W]
BREG7C[B,H,W]
00000000
00000000
00000000
00000000
-
-
-
-
211
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.28.3
M A N U A L
TYPE5-M4 製品
RTC
Base_Address : 0x4003_B000
Register
Base_Address
+ Address
+3
+2
00000000 00000000 ---00000 -00000-0
WTCR2[B,H,W]
0x004
-------- -------- -----000 -------0
WTBR [B,H,W]
0x008
-------- 00000000 00000000 00000000
WTDR[B,H,W]
--000000
WTHR[B,H,W]
WTMIR[B,H,W]
WTSR[B,H,W]
--000000
-0000000
-0000000
WTYR[B,H,W]
WTMOR[B,H,W]
WTDW[B,H,W]
00000000
---00000
-----000
ALDR[B,H,W]
ALHR[B,H,W]
ALMIR[B,H,W]
--000000
--000000
-0000000
ALYR[B,H,W]
ALMOR[B,H,W]
00000000
---00000
0x010
0x014
+0
WTCR1 [B,H,W]
0x000
0x00C
+1
-
0x018
-
-
-
WTTR [B,H,W]
0x01C
-------- ------00 00000000 00000000
0x020
-
-
0x024
-
-
0x028
-
-
0x02C-0x0FF
-
-
WTCLKM[B,H,W]
WTCLKS[B,H,W]
------00
-------0
WTCALEN[B,H,W]
WTCAL[B,H,W]
-------0
-0000000
WTDIVEN[B,H,W]
WTDIV[B,H,W]
-------00
----0000
-
-
1.29 Low-speed CR Prescaler
Low-speed CR Prescaler
Base_Address : 0x4003_C000
Register
Base_Address
+ Address
212
CONFIDENTIAL
+3
+2
+1
0x000
-
-
-
0x004 – 0x0FC
-
-
-
+0
LCR_PRSLD[B,H,W],
--000000
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.30 Peripheral Clock Gating
1.30.1 TYPE1-M4, TYPE2-M4 製品
Peripheral Clock Gating
Base_Address : 0x4003_C100
Register
Base_Address
+ Address
+3
+0
---1-1-1 ----1111 11111111 11111111
MRST0[B,H,W]
0x004
-----0-0 ----0000 00000000 00000000
-
-
-
-
CKEN1[B,H,W]
0x010
-------- ----1111 ----1111 ----1111
MRST1[B,H,W]
0x014
0x018 – 0x01F
+1
CKEN0[B,H,W]
0x000
0x008 – 0x00F
+2
-------- ----0000 ----0000 ----0000
-
-
-
-
CKEN2[B,H,W]
-------- -------- -------0 --**--00
0x020
CAN 搭載製品 : *="1"
CAN 無搭載製品 : *="0"
MRST2[B,H,W]
0x024
0x028 – 0x67C
1.30.2
-------- -------- -------0 --00--00
-
-
-
-
TYPE3-M4, TYPE4-M4 製品
Peripheral Clock Gating
Base_Address : 0x4003_C100
Register
Base_Address
+ Address
+3
+0
---1-1-1 ----1111 11111111 11111111
MRST0[B,H,W]
0x004
-----0-0 ----0000 00000000 00000000
-
-
-
-
CKEN1[B,H,W]
0x010
-------- ----1111 ----1111 ----1111
MRST1[B,H,W]
0x014
0x018 – 0x01F
+1
CKEN0[B,H,W]
0x000
0x008 – 0x00F
+2
-------- ----0000 ----0000 ----0000
-
-
-
-
CKEN2[B,H,W]
---0--11 ---1--00 -------0 -***--00
0x020
CAN 搭載製品 : *="1"
CAN 無搭載製品 : *="0"
MRST2[B,H,W]
0x024
0x028 – 0x67C
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
---0--00 ---0--00 -------0 -000--00
-
-
-
-
213
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.30.3
M A N U A L
TYPE5-M4, TYPE6-M4 製品
Peripheral Clock Gating
Base_Address : 0x4003_C100
Register
Base_Address
+ Address
+3
+0
---1-1-1 ----1111 11111111 11111111
MRST0[B,H,W]
0x004
-----0-0 ----0000 00000000 00000000
-
-
-
-
CKEN1[B,H,W]
0x010
-------- ----1111 ----1111 ----1111
MRST1[B,H,W]
0x014
0x018 – 0x01F
+1
CKEN0[B,H,W]
0x000
0x008 – 0x00F
+2
-------- ----0000 ----0000 ----0000
-
-
-
-
CKEN2[B,H,W]
---0--11 ---1--00 1111---0 -***--00
0x020
CAN 搭載製品 : *="1"
CAN 無搭載製品 : *="0"
MRST2[B,H,W]
0x024
0x028 – 0x67C
214
CONFIDENTIAL
---0--00 ---0--00 0000---0 -000--00
-
-
-
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.31 Smart Card Interface
Smart Card Interface ch.0
Base_Address : 0x4003_C900
Smart Card Interface ch.1
Base_Address : 0x4003_C980
Register
Base_Address
+ Address
+3
+2
0x00
-
-
0x04
-
-
0x08
-
-
0x0C
-
-
0x10
-
-
0x14
-
-
0x18
-
-
0x1C
-
-
0x20
-
-
0x24
-
-
0x28
-
-
0x2C
-
-
0x30
-
-
0x34
-
0x38
-
-
0x3C
-
-
0x40
-
-
0x44- 0x7C
-
-
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
-
+1
+0
GLOBALCONTROL1[H,W]
-0001000 00000000
STATUS[H,W]
--000000 00000001
PORTCONTROL[H,W]
0000--00 00-0-0-0
DATA[H,W]
-------0 00000000
CARDCLOCK [H,W]
00000000 00101000
BAUDRATE[H,W]
0000001 01110100
GUARDTIMER[H,W]
-------- 00000000
IDLETIMER[H,W]
00000000 00000000
GLOBALCONTROL2[H,W]
-------- ----1-00
DATA_FIFO[H,W]
-------0 00000000
FIFO_LEVEL_READ[H,W]
00000000 00000000
FIFO_LEVEL_WRITE[H,W]
00000000 00000000
FIFO_MODE[H,W]
00000000 ----0000
FIFO_CLEAR_MSB_WRITE[H,W]
-------- -------0
FIFO_CLEAR_MSB_ READ[H,W]
-------- -------0
-
IRQ_STATUS[H,W]
-------- 00000000
-
-
215
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.32 MFSI2S
MFSI2S ch.A
Base_Address : 0x4003_CA00
Register
Base_Address
+ Address
0x00
0x04
+3
-
-
+2
+1
-
-----0-0 -0000-01
I2SCLK[B, H,W]
-
0x08
-
-
0x0C- 0xFC
-
-
+0
CNTLREG[B, H,W]
00------ 00000000
I2SST[B,H,W]
I2SRST[B,H,W]
------00
00000000
-
-
<注意事項>
−
TYP5-M4 製品では MFSI2S ch.A は MFS ch.1 が該当します。
216
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.33 I2S_Prescaler
1.33.1 TYPE3-M4 製品
I2S_Prescaler
Base_Address : 0x4003_D000
Register
Base_Address
+ Address
+3
+2
-------- -------- -------- ------00
IPCR1[B,H,W]
0x004
-------- -------- -------- -------0
IPCR2[B,H,W]
0x008
-------- -------- -------- -----000
IPCR3[B,H,W]
0x00C
-------- -------- -------- ---00001
IPCR4[B,H,W]
0x010
-------- -------- -------- -0011111
IP_STR[B,H,W]
0x014
-------- -------- -------- -------0
IPINT_ENR[B,H,W]
0x018
-------- -------- -------- -------0
IPINT_CLR[B,H,W]
0x01C
-------- -------- -------- -------0
IPINT_STR[B,H,W]
0x020
-------- -------- -------- -------0
IPCR5[B,H,W]
0x024
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
+0
ICCR[B,H,W]
0x000
0x028 – 0xFFC
+1
-------- -------- -------- -0011000
-
-
-
-
217
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.33.2
TYPE4-M4 製品
I2S_Prescaler
Base_Address : 0x4003_D000
Register
Base_Address
+ Address
+3
+2
IPCR1[B,H,W]
-------- -------- -------- -------0
IPCR2[B,H,W]
0x008
-------- -------- -------- -----000
IPCR3[B,H,W]
0x00C
-------- -------- -------- ---00001
IPCR4[B,H,W]
0x010
-------- -------- -------- -0011111
IP_STR[B,H,W]
0x014
-------- -------- -------- -------0
IPINT_ENR[B,H,W]
0x018
-------- -------- -------- -------0
IPINT_CLR[B,H,W]
0x01C
-------- -------- -------- -------0
IPINT_STR[B,H,W]
0x020
-------- -------- -------- -------0
IPCR5[B,H,W]
0x024
-------- -------- -------- -0011000
-
-
-
-------- -------- -------- -----000
IPCR5_1[B,H,W]
0x034
CONFIDENTIAL
ICCR_1[B,H,W]
0x030
0x038 – 0xFFC
+0
-------- -------- -------- ------00
0x004
0x028 – 0x02C
+1
ICCR[B,H,W]
0x000
218
M A N U A L
-------- -------- -------- -0000000
-
-
-
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.34 GDC_Prescaler
GDC_Prescaler
Base_Address : 0x4003_D100
Register
Base_Address
+ Address
+3
+2
-------- -------- -------- -------0
GPCR1[B,H,W]
0x004
-------- -------- -------- ------00
GPCR2[B,H,W]
0x008
-------- -------- -------- -----000
GPCR3 [B,H,W]
0x00C
-------- -------- -------- ---00000
GPCR4 [B,H,W]
0x010
-------- -------- -------- -0000000
GP_STR[B,H,W]
0x014
-------- -------- -------- -------0
GPINT_ENR[B,H,W]
0x018
-------- -------- -------- -------0
GPINT_CLR[B,H,W]
0x01C
-------- -------- -------- -------0
GPINT_STR[B,H,W]
0x020
-------- -------- -------- -------0
-
-
-
-
GCSR[B,H,W]
0x028
-------- -------- ---0---0 ---0--00
GRCR[B,H,W]
0x02C
-------- -------- -------- -------0
GMCR[B,H,W]
0x030
0x034- 0xFFC
+0
GCCR[B,H,W]
0x000
0x024
+1
-------- -------- -------- -------0
-
-
-
-
<注意事項>
GDC 部のレジスタの詳細は『GDC 編』を参照してください。
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
219
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.35 EXT-Bus I/F
1.35.1
TYPE1-M4 製品
EXT-Bus I/F
Base_Address : 0x4003_F000
Register
Base_Address
+ Address
0x0000
0x0004
0x0008
0x000C
0x0010
0x0014
0x0018
0x001C
0x0020
0x0024
0x0028
0x002C
0x0030
0x0034
0x0038
0x003C
220
CONFIDENTIAL
+3
+2
+1
+0
MODE0[W]
-------- -------- --000-00 00000000
MODE1[W]
-------- -------- --000-00 00000000
MODE2[W]
-------- -------- --000-00 00000000
MODE3[W]
-------- -------- --000-00 00000000
MODE4[W]
-------- -------- --000-00 00000001
MODE5[W]
-------- -------- --000-00 00000000
MODE6[W]
-------- -------- --000-00 00000000
MODE7[W]
-------- -------- --000-00 00000000
TIM0[W]
00000101 01011111 11110000 00001111
TIM1[W]
00000101 01011111 11110000 00001111
TIM2[W]
00000101 01011111 11110000 00001111
TIM3[W]
00000101 01011111 11110000 00001111
TIM4[W]
00000101 01011111 11110000 00001111
TIM5[W]
00000101 01011111 11110000 00001111
TIM6[W]
00000101 01011111 11110000 00001111
TIM7[W]
00000101 01011111 11110000 00001111
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
AREA1[W]
-------- -0001111 -------- 00010000
AREA2[W]
0x0048
-------- -0001111 -------- 00100000
AREA3[W]
0x004C
-------- -0001111 -------- 00110000
AREA4[W]
0x0050
-------- -0001111 -------- 01000000
AREA5[W]
0x0054
-------- -0001111 -------- 01010000
AREA6[W]
0x0058
-------- -0001111 -------- 01100000
AREA7[W]
0x005C
-------- -0001111 -------- 01110000
ATIM0[W]
0x0060
-------- -------- ----0100 01011111
ATIM1[W]
0x0064
-------- -------- ----0100 01011111
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0x0068
-------- -------- ----0100 01011111
ATIM3[W]
0x006C
-------- -------- ----0100 01011111
ATIM4[W]
0x0070
-------- -------- ----0100 01011111
ATIM5[W]
0x0074
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-------- -------- ----0100 01011111
-
-
-
-------- -------0 00010011 --00-000
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CONFIDENTIAL
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0x0100
May 27, 2015, FM4_MN709-00003-4v0-J
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0x0044
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+1
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+2
0------- ---00000 00000000 00000000
-
-
-
-
221
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
0x02FC
+2
-
-
EST
-------- -------- -------- -------0
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222
CONFIDENTIAL
-
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0x0300
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+1
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0x0204 –
M A N U A L
-------- -------- -------- -------1
-
-
-
-
*
*
*
*
-
-
-
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.35.2
M A N U A L
TYPE3-M4, TYPE4-M4, TYPE5-M4, TYPE6-M4 製品
EXT-Bus I/F
Base_Address : 0x4003_F000
Register
Base_Address
+ Address
0x0000
0x0004
0x0008
0x000C
0x0010
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May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
+3
+2
+1
+0
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-------- -------- --000-00 00000000
MODE1[W]
-------- -------- --000-00 00000000
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TIM7[W]
00000101 01011111 11110000 00001111
223
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
AREA1[W]
AREA2[W]
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ATIM5[W]
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ATIM6[W]
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ATIM7[W]
0x007C
-------- -------- ----0100 01011111
-
-
-
-
SDMODE[W]
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-------- -------0 00010011 --00-000
REFTIM[W]
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PWRDWN[W]
0x0108
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SDTIM[W]
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SDCMD[W]
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CONFIDENTIAL
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224
+1
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0x0044
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+2
AREA0[W]
0x0040
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M A N U A L
0------- ---00000 00000000 00000000
-
-
-
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
0x02FC
-
-
EST
-------- -------- -------- -------0
WEAD
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May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
-
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+0
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0x0300
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+1
MEMCERR[W]
0x0200
0x0204 –
+2
-------- -------- -------- -------1
-
-
-
-
*
*
*
*
-
-
-
-
225
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.36 USB
USB ch.0 Base_Address : 0x4004_0000
USB ch.1 Base_Address : 0x4005_0000
Register
Base_Address
+ Address
+3
+2
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-
-
0x2104
-
-
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-
-
0x210C
-
-
0x2110
0x2114
226
CONFIDENTIAL
-
-
-
+1
+0
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HCNT0[B,H,W]
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00000000
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0-000000
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00000000
--010010
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00000000 00000000
HADR[B,H,W]
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-0000000
------00
HEOF(1/0)[B,H,W]
-
0x2118
-
-
0x211C
-
-
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-
-
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-
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-
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-
-
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-
-
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-
0x214C
-
-
0x2150
-
-
--000000 00000000
HFRAME(1/0)[B,H,W]
-----000 00000000
HTOKEN[B,H,W]
-
00000000
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-------- 10100-00
EP0C[H,W]
------0- -1000000
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EP5C[H,W]
0110000- -1000000
TMSP[H,W]
-----000 00000000
UDCIE[B,H,W]
UDCS[B,H,W]
--000000
--000000
EP0IS[H,W]
10---1-- -------EP0OS[H,W]
100--00- -XXXXXXX
EP1S[H,W]
100-000X XXXXXXXX
EP2S[H,W]
100-000- -XXXXXXX
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
+2
0x2154
-
-
0x2158
-
-
0x215C
-
-
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-
-
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-
-
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-
-
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-
-
0x2178 - 0x217C
-
-
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
-
+1
+0
EP3S[H,W]
100-000- -XXXXXXX
EP4S[H,W]
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EP5S[H,W]
100-000- -XXXXXXX
EP0DTH[B,H,W]
EP0DTL[B,H,W]
XXXXXXXX
XXXXXXXX
EP1DTH[B,H,W]
EP1DTL[B,H,W]
XXXXXXXX
XXXXXXXX
EP2DTH[B,H,W]
EP2DTL[B,H,W]
XXXXXXXX
XXXXXXXX
EP3DTH[B,H,W]
EP3DTL[B,H,W]
XXXXXXXX
XXXXXXXX
EP4DTH[B,H,W]
EP4DTL[B,H,W]
XXXXXXXX
XXXXXXXX
EP5DTH[B,H,W]
EP5DTL[B,H,W]
XXXXXXXX
XXXXXXXX
-
-
227
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.37 DMAC
DMAC
Base_Address : 0x4006_0000
Register
Base_Address
+ Address
0x0000
0x0010
0x0014
0x0018
0x001C
0x0020
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0x003C
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0x0048
0x004C
0x0050
0x0054
0x0058
0x005C
0x0060
228
CONFIDENTIAL
+3
+2
+1
+0
DMACR[B,H,W]
00-00000 -------- -------- -------DMACA0[B,H,W]
00000000 0---0000 00000000 00000000
DMACB0[B,H,W]
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DMACSA0[B,H,W]
00000000 00000000 00000000 00000000
DMACDA0[B,H,W]
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DMACA1[B,H,W]
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DMACB1[B,H,W]
--000000 00000000 00000000 -------0
DMACSA1[B,H,W]
00000000 00000000 00000000 00000000
DMACDA1[B,H,W]
00000000 00000000 00000000 00000000
DMACA2[B,H,W]
00000000 0---0000 00000000 00000000
DMACB2[B,H,W]
--000000 00000000 00000000 -------0
DMACSA2[B,H,W]
00000000 00000000 00000000 00000000
DMACDA2[B,H,W]
00000000 00000000 00000000 00000000
DMACA3[B,H,W]
00000000 0---0000 00000000 00000000
DMACB3[B,H,W]
--000000 00000000 00000000 -------0
DMACSA3[B,H,W]
00000000 00000000 00000000 00000000
DMACDA3[B,H,W]
00000000 00000000 00000000 00000000
DMACA4[B,H,W]
00000000 0---0000 00000000 00000000
DMACB4[B,H,W]
--000000 00000000 00000000 -------0
DMACSA4[B,H,W]
00000000 00000000 00000000 00000000
DMACDA4[B,H,W]
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DMACA5[B,H,W]
00000000 0---0000 00000000 00000000
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
DMACSA5[B,H,W]
00000000 00000000 00000000 00000000
DMACDA5[B,H,W]
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DMACB6[B,H,W]
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DMACSA6[B,H,W]
0x0078
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DMACDA6[B,H,W]
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DMACA7[B,H,W]
0x0080
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DMACB7[B,H,W]
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DMACSA7[B,H,W]
0x0088
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DMACDA7[B,H,W]
0x008C
CONFIDENTIAL
+0
--000000 00000000 00000000 -------0
0x0068
May 27, 2015, FM4_MN709-00003-4v0-J
+1
DMACB5[B,H,W]
0x0064
0x0090 - 0x00FC
+2
00000000 00000000 00000000 00000000
-
-
-
-
229
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.38 DSTC
DSTC
Base_Address : 0x4006_1000
Register
Base_Address
+ Address
+3
+2
0x0000
0x000C
0x0010
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0x0040
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0x0054
230
CONFIDENTIAL
+0
00000000 00000000 00000000 00000000
HWDESP[B,H,W]
0x0004
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+1
DESTP[B,H,W]
00XXXXXX XXXXXX00 00000000 00000000
SWTR[H]
CFG[B]
CMD[B]
00000000 00000000
01000000
00000001
MONERS[B,H,W]
00XXXXXX XXXXXX00 XXXXXXXX XXX00000
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00000000 00000000 00000000 00000000
DREQENB[63:32] [B,H,W]
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DREQENB[127:96] [B,H,W]
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DREQENB[159:128] [B,H,W]
00000000 00000000 00000000 00000000
DREQENB[191:160] [B,H,W]
00000000 00000000 00000000 00000000
DREQENB[223:192] [B,H,W]
00000000 00000000 00000000 00000000
DREQENB[255:224] [B,H,W]
00000000 00000000 00000000 00000000
HWINT[31:0] [B,H,W]
00000000 00000000 00000000 00000000
HWINT[63:32] [B,H,W]
00000000 00000000 00000000 00000000
HWINT[95:64] [B,H,W]
00000000 00000000 00000000 00000000
HWINT[127:96] [B,H,W]
00000000 00000000 00000000 00000000
HWINT[159:128] [B,H,W]
00000000 00000000 00000000 00000000
HWINT[191:160] [B,H,W]
00000000 00000000 00000000 00000000
HWINT[223:192] [B,H,W]
00000000 00000000 00000000 00000000
HWINT[255:224] [B,H,W]
00000000 00000000 00000000 00000000
HWINTCLR[31:0] [B,H,W]
00000000 00000000 00000000 00000000
HWINTCLR[63:32] [B,H,W]
00000000 00000000 00000000 00000000
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
HWINTCLR[127:96] [B,H,W]
00000000 00000000 00000000 00000000
HWINTCLR[159:128] [B,H,W]
0x060
00000000 00000000 00000000 00000000
HWINTCLR[191:160] [B,H,W]
0x064
00000000 00000000 00000000 00000000
HWINTCLR[223:192] [B,H,W]
0x068
00000000 00000000 00000000 00000000
HWINTCLR[255:224] [B,H,W]
0x06C
00000000 00000000 00000000 00000000
DQMSK[31:0] [B,H,W]
0x070
00000000 00000000 00000000 00000000
DQMSK[63:32] [B,H,W]
0x074
00000000 00000000 00000000 00000000
DQMSK[95:64] [B,H,W]
0x078
00000000 00000000 00000000 00000000
DQMSK[127:96] [B,H,W]
0x07C
00000000 00000000 00000000 00000000
DQMSK[159:128] [B,H,W]
0x080
00000000 00000000 00000000 00000000
DQMSK[191:160] [B,H,W]
0x084
00000000 00000000 00000000 00000000
DQMSK[223:192] [B,H,W]
0x088
00000000 00000000 00000000 00000000
DQMSK[255:224] [B,H,W]
0x08C
00000000 00000000 00000000 00000000
DQMSKCLR[31:0] [B,H,W]
0x090
00000000 00000000 00000000 00000000
DQMSKCLR[63:32] [B,H,W]
0x094
00000000 00000000 00000000 00000000
DQMSKCLR[95:64] [B,H,W]
0x098
00000000 00000000 00000000 00000000
DQMSKCLR[127:96] [B,H,W]
0x09C
00000000 00000000 00000000 00000000
DQMSKCLR[159:128] [B,H,W]
0x0A0
00000000 00000000 00000000 00000000
DQMSKCLR[191:160] [B,H,W]
0x0A4
00000000 00000000 00000000 00000000
DQMSKCLR[223:192] [B,H,W]
0x0A8
00000000 00000000 00000000 00000000
DQMSKCLR[255:224] [B,H,W]
0x0AC
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
+0
00000000 00000000 00000000 00000000
0x005C
0x0FFC
+1
HWINTCLR[95:64] [B,H,W]
0x0058
0x00B0 -
+2
00000000 00000000 00000000 00000000
-
-
-
-
231
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.39 CAN
CAN ch.0 Base_Address : 0x4006_2000
CAN ch.1 Base_Address : 0x4006_3000
Register
Base_Address
+ Address
+3
0x0000
0x0004
0x0008
0x000C
0x0018
0x0024
0x0034
0x0044
0x0048
0x0054
232
CONFIDENTIAL
TESTR[B,H,W]
INTR[B,H,W]
-------- X00000--
00000000 00000000
BRPER[B,H,W]
-
-------- ----0000
-
IF1CREQ[B,H,W]
-------- 00000000
0------- 00000001
IF1MSK2[B,H,W]
IF1MSK1[B,H,W]
11-11111 11111111
11111111 11111111
IF1ARB2[B,H,W]
IF1ARB1[B,H,W]
00000000 00000000
00000000 00000000
IF1MCTR[B,H,W]
-
00000000 0---0000
IF1DTA2[B,H,W]
IF1DTA1[B,H,W]
00000000 00000000
00000000 00000000
IF1DTB2[B,H,W]
IF1DTB1[B,H,W]
00000000 00000000
00000000 00000000
-
-
-
IF1DTA1[B,H,W]
IF1DTA2[B,H,W]
00000000 00000000
00000000 00000000
IF1DTB1[B,H,W]
IF1DTB2[B,H,W]
00000000 00000000
00000000 00000000
-
-
-
IF2CMSK[B,H,W]
IF2CREQ[B,H,W]
-------- 00000000
0------- 00000001
IF2MSK2[B,H,W]
IF2MSK1[B,H,W]
11-11111 11111111
11111111 11111111
IF2ARB2[B,H,W]
IF2ARB1[B,H,W]
00000000 00000000
00000000 00000000
-
0x0050
0x0058 - 0x005C
ERRCNT[B,H,W]
00000000 00000000
-
0x0040
0x004C
BTR[B,H,W]
-0100011 00000001
-
0x0030
0x0038 - 0x003C
CTRLR[B,H,W]
-------- 000-0001
-
0x0020
+0
STATR[B,H,W]
IF1CMSK[B,H,W]
0x0014
0x0028 - 0x002F
+1
-------- 00000000
-
0x0010
0x001C
+2
IF2MCTR[B,H,W]
-
00000000 0---0000
IF2DTA2[B,H,W]
IF2DTA1[B,H,W]
00000000 00000000
00000000 00000000
IF2DTB2[B,H,W]
IF2DTB1[B,H,W]
00000000 00000000
00000000 00000000
-
-
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
0x0060
0x0064
0x0068 - 0x007C
0x0094 - 0x009F
0x00A4 0x00AF
0x0FFC
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
IF2DTB1[B,H,W]
IF2DTB2[B,H,W]
00000000 00000000
00000000 00000000
-
-
-
-
TREQR2[B,H,W]
TREQR1[B,H,W]
00000000 00000000
00000000 00000000
-
-
-
NEWDT2[B,H,W]
NEWDT1[B,H,W]
00000000 00000000
00000000 00000000
-
-
-
INTPND2[B,H,W]
INTPND1[B,H,W]
00000000 00000000
00000000 00000000
-
0x00B0
0x00B4 -
IF2DTA2[B,H,W]
00000000 00000000
-
0x00A0
+0
IF2DTA1[B,H,W]
-
0x0090
+1
00000000 00000000
-
0x0080
0x0084 - 0x008F
+2
-
-
-
MSGVAL2[B,H,W]
MSGVAL1[B,H,W]
00000000 00000000
00000000 00000000
-
-
-
233
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.40 Ethernet-MAC
Ethernet-MAC
Base_Address : 0x4006_4000
Register
Base_Address
+ Address
0x0000 –
0x1FFC
+3
+2
+1
+0
XXXXXXXX
XXXXXXXX
XXXXXXXX
XXXXXXXX
<注意事項>
−
Ethernet-MAC 部のレジスタの詳細は『Ethernet 編 CHAPTER2:Ethernet-MAC 4.レジスタ』を参照
してください。
1.41 Ethernet-Control
Ethernet-Control
Base_Address : 0x4006_6000
Register
Base_Address
+ Address
+3
+2
+1
+0
0x000 - 0xFFC
XXXXXXXX
XXXXXXXX
XXXXXXXX
XXXXXXXX
<注意事項>
−
Ethernet-Control 部のレジスタの詳細は『Ethernet 編 CHAPTER1:Ethernet 4. Ethernet システム制
御レジスタ』を参照してください。
234
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.42 I2S
I2S ch.0
Base_Address : 0x4006_C000
I2S ch.1
Base_Address : 0x4006_C800
Register
Base_Address
+ Address
+3
+2
+0
RXFDAT[B,H,W]
0x000
00000000 00000000 00000000 00000000
TXFDAT[B,H,W]
0x004
00000000 00000000 00000000 00000000
CNTREG[B,H,W]
0x008
00000000 00000000 00000000 00000000
MCR0REG[B,H,W]
0x00C
-0000000 00000000 -0000000 00000000
MCR1REG[B,H,W]
0x010
00000000 00000000 00000000 00000000
MCR2REG[B,H,W]
0x014
00000000 00000000 00000000 00000000
OPRREG[B,H,W]
0x018
-------0 -------0 -------- -------0
SRST[B,H,W]
0x01C
-------- -------- -------- -------0
INTCNT[B,H,W]
0x020
-1111111 --111111 ----0000 --000000
STATUS[B,H,W]
0x024
00000000 ----0000 00000000 00000000
DMAACT[B,H,W]
0x028
-------0 -------0 -------0 -------0
TSTREG[B,H,W]
0x02C
0x030 - 0xFFC
+1
-------- -------- -------- -------0
-
-
-
-
1.43 SD-Card
SD-Card
Base_Address : 0x4006_E000
Register
Base_Address
+ Address
+3
+2
+1
+0
0x000 – 0xFFC
XXXXXXXX
XXXXXXXX
XXXXXXXX
XXXXXXXX
<注意事項>
−
SD-Card 部のレジスタの詳細は『本編 CHAPTER:SD カードインタフェース 2.レジスタ一覧』を
参照してください。
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
235
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.44 CAN FD
CAN FD
Base_Address : 0x4007_0000
Register
Base_Address
+ Address
+3
ENDN[B,H,W]
10000111 01100101 01000011 00100001
-
-------- -------- --000000 X000---RWD[B,H,W]
-------- -------- 00000000 00000000
CCCR[B,H,W]
0x018
-------- -------- -0000000 00000001
BTP[B,H,W]
0x01C
------00 00000000 --001010 00110011
TSCC[B,H,W]
0x020
-------- ----0000 -------- ------00
TSCV[B,H,W]
0x024
-------- -------- 00000000 00000000
TOCC[B,H,W]
0x028
11111111 11111111 -------- -----000
TOCV[B,H,W]
0x02C
-------- -------- 11111111 11111111
-
-
-
-
ECR[B,H,W]
0x040
-------- 00000000 00000000 00000000
PSR[B,H,W]
0x044
-------- -------- --000111 00000111
-
-
-
-
IR[B,H,W]
0x050
00000000 00000000 00000000 00000000
IE[B,H,W]
0x054
00000000 00000000 00000000 00000000
ILS[B,H,W]
0x058
00000000 00000000 00000000 00000000
ILE[B,H,W]
0x05C
CONFIDENTIAL
-
TEST[B,H,W]
0x014
236
-
---00000 0--00000 ----1010 -011--11
0x010
0x060 - 0x07C
FBTP[B,H,W]
0x00C
0x048 - 0x04C
+0
00110000 00010011 00000101 0000110
0x004
0x030 - 0x03C
+1
CREL[B,H,W]
0x000
0x008
+2
-------- -------- -------- ------00
-
-
-
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
SIDFC[B,H,W]
-------- 00000000 00000000 000000-XIDFC[B,H,W]
0x088
0x094
0x098
0x09C
0x0A0
0x0A4
0x0A8
0x0AC
0x0B0
0x0B4
0x0B8
0x0BC
0x0C0
0x0C4
0x0C8
0x0CC
0x0D0
0x0D4
0x0D8
0x0DC
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
+0
-------- -------- -------- --000000
0x084
0x090
+1
GFC[B,H,W]
0x080
0x08C
+2
-------- -0000000 00000000 000000--
-
-
-
XIDAM[B,H,W]
---11111 11111111 11111111 11111111
HPMS[B,H,W]
-------- -------- 00000000 00000000
NDAT1[B,H,W]
00000000 00000000 00000000 00000000
NDAT2[B,H,W]
00000000 00000000 00000000 00000000
RXF0C[B,H,W]
00000000 -0000000 00000000 000000-RXF0S[B,H,W]
------00 --000000 --000000 -0000000
RXF0A[B,H,W]
-------- -------- -------- --000000
RXBC[B,H,W]
-------- -------- 00000000 000000-RXF1C[B,H,W]
00000000 -0000000 00000000 000000-RXF1S[B,H,W]
00----00 --000000 --000000 -0000000
RXF1A[B,H,W]
-------- -------- -------- --000000
RXESC[B,H,W]
-------- -------- -----000 -000-000
TXBC[B,H,W]
-0000000 --000000 00000000 000000-TXFQS[B,H,W]
-------- --000000 ---00000 –000000
TXESC[B,H,W]
-------- -------- -------- -----000
TXBRP[B,H,W]
00000000 00000000 00000000 00000000
TXBAR[B,H,W]
00000000 00000000 00000000 00000000
TXBCR[B,H,W]
00000000 00000000 00000000 00000000
TXBTO[B,H,W]
00000000 00000000 00000000 00000000
TXBCF[B,H,W]
00000000 00000000 00000000 00000000
237
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
+2
+0
00000000 00000000 00000000 00000000
TXBCIE[B,H,W]
0x0E4
00000000 00000000 00000000 00000000
-
-
-
-
TXEFC[B,H,W]
0x0F0
--000000 --000000 00000000 000000-TXEFS[B,H,W]
0x0F4
------00 ---00000 ---00000 --000000
TXEFA[B,H,W]
0x0F8
0x0FC - 0x1FC
+1
TXBTIE[B,H,W]
0x0E0
0x0E8 - 0x0EC
M A N U A L
-------- -------- -------- ---00000
-
0x200
0x204
-
-
-
FDSEAR[B,H,W]
FDESR[B,H,W]
FDECR[B,H,W]
00000000 00000000
------00
----0000
FDDEAR[B,H,W]
FDESCR[B,H,W]
00000000 00000000
------00
-
0x208 – 0x20C
0x210
TSMDR[B,H,W]
TSCNTR[B,H,W]
-------- -------0
-------- -------0
TSDIVR[B,H,W]
0x214
-------- -------- 00000000 00000000
0x218
0x21C - 0xFFC
-
TSCPCLR[B,H,W]
TSCDTR[B,H,W]
00000000 00000000
00000000 00000000
-
-
-
+1
+0
CAN FD Message RAM
Message RAM
Base_Address
+ Address
+3
+2
Rx Buffer and FIFO Element [W]
0x8000 0xBFFC
Tx Buffer Element [W]
Tx Event FIFO Element [W]
Standard Message ID Filter Element [W]
Extended Message ID Filter Element [W]
<注意事項>
−
メッセージ RAM の詳細は『通信マクロ編 CHAPTER 5-3: CAN FD コントローラ 6.メッセージ RAM』
を参照してください。
238
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.45 Programmable-CRC
Programmable-CRC
Base_Address : 0x4008_0000
Register
Base_Address
+ Address
+3
+1
+0
CRCn_PORY[B,H,W]
0x000
00000100 11000001 00011101 10110111
CRCn_SEED[B,H,W]
0x004
11111111 11111111 11111111 11111111
CRCn_FXOR[B,H,W]
0x008
11111111 11111111 11111111 11111111
CRCn_CFG[B,H,W]
0x00C
00000000 11100000 00000000 00000000
CRCn_WR[B,H,W]
0x010
00000000 00000000 00000000 00000000
CRCn_RD[B,H,W]
0x014
0x018 - 0xFFC
+2
00000000 00000000 00000000 00000000
-
-
-
-
+1
+0
-
-
1.46 WorkFlash_IF
WorkFlash_IF
Base_Address : 0x200E_0000
Register
Base_Address
+ Address
+3
+2
0x000
WFASZR[B,H,W]
0x004
WFRWTR[B,H,W]
0x008
0x00C - 0xFFF
WFSTR[B,H,W]
-
-
<注意事項>
−
WorkFlash_IF 部のレジスタの詳細はご使用する製品の『フラッシュプログラミングマニュアル』
を参照してください。
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
239
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.47 High-Speed Quad SPI Controller
1.47.1 TYPE3-M4 製品
High-Speed Quad SPI Controller
Base_Address : 0xD000_0000
Register
Base_Address
+ Address
+3
+2
-------- -------- -------- --000-00
HSSPIn_PCC0[B,H,W]
0x004
-------- -1111111 00000000 00000000
HSSPIn_PCC1[B,H,W]
0x008
-------- -1111111 00000000 00000000
HSSPIn_PCC2[B,H,W]
0x00C
-------- -1111111 00000000 00000000
HSSPIn_PCC3[B,H,W]
0x010
-------- -1111111 00000000 00000000
HSSPIn_TXF[B,H,W]
0x014
-------- -------- -------- -0000000
HSSPIn_TXE[B,H,W]
0x018
-------- -------- -------- -0000000
HSSPIn_TXC[B,H,W]
0x01C
-------- -------- -------- -0000000
HSSPIn_RXF[B,H,W]
0x020
-------- -------- -------- -0000000
HSSPIn_RXE[B,H,W]
0x024
-------- -------- -------- -0000000
HSSPIn_RXC[B,H,W]
0x028
-------- -------- -------- -0000000
HSSPIn_FAULTF[B,H,W]
0x02C
-------- -------- -------- ---00000
HSSPIn_FAULTC[B,H,W]
0x030
0x038
-------- -------- -------- ---00000
-
HSSPIn_DMDMAEN
HSSPIn_DMCFG
[B,H,W]
[B,H,W]
------00
-----001
HSSPIn_DMPSEL
HSSPIn_DMSTOP
HSSPIn_DMSTART
[B,H,W]
[B,H,W]
[B,H,W]
[B,H,W]
----0000
------00
-------0
-------0
HSSPIn_DMBCS[B,H,W]
HSSPIn_DMBCC[B,H,W]
00000000 00000000
00000000 00000000
HSSPIn_DMSTATUS[B,H,W]
0x040
-------- ---00000 ---00000 ------00
0x044
-
-
-
-
0x048
-
-
-
-
0x04C
CONFIDENTIAL
-
HSSPIn_DMTRP
0x03C
240
+0
HSSPIn_MCTRL[B,H,W]
0x000
0x034
+1
HSSPIn_FIFOCFG[B,H,W]
--------_--------_---00000_01110111
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
0x050
0x054
0x058
0x05C
0x060
0x064
0x068
0x06C
0x070
0x074
0x078
0x07C
0x080
0x084
0x088
0x08C
0x090
0x094
0x098
0x09C
0x0A0
0x0A4
0x0A8
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
+3
+2
+1
+0
HSSPIn_TXFIFO0[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO1[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO2[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO3[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO4[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO5[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO6[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO7[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO8[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO9[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO10[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO11[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO12[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO13[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO14[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO15[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO0[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO1[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO2[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO3[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO4[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO5[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO6[B,H,W]
00000000 00000000 00000000 00000000
241
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
+2
HSSPIn_RXFIFO8[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO9[B,H,W]
0x0B4
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO10[B,H,W]
0x0B8
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO11[B,H,W]
0x0BC
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO12[B,H,W]
0x0C0
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO13[B,H,W]
0x0C4
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO14[B,H,W]
0x0C8
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO15[B,H,W]
0x0CC
00000000 00000000 00000000 00000000
HSSPIn_CSCFG[B,H,W]
0x0D0
-------- ----0000 ----0000 --000000
HSSPIn_CSITIME[B,H,W]
0x0D4
-------- -------- 11111111 11111111
HSSPIn_CSAEXT[B,H,W]
0x0D8
00000000 00000000 000----- --------
0x0DC
0x0E0
0x0E4
0x0E8
0x0EC
0x0F0
0x0F4
0x0F8
CONFIDENTIAL
HSSPIn_RDCSDC1[B,H,W]
HSSPIn_RDCSDC0[B,H,W]
00000000 ----0000
00000000 ----0000
HSSPIn_RDCSDC3[B,H,W]
HSSPIn_RDCSDC2[B,H,W]
00000000 ----0000
00000000 ----0000
HSSPIn_RDCSDC5[B,H,W]
HSSPIn_RDCSDC4[B,H,W]
00000000 ----0000
00000000 ----0000
HSSPIn_RDCSDC7[B,H,W]
HSSPIn_RDCSDC6[B,H,W]
00000000 ----0000
00000000 ----0000
HSSPIn_WRCSDC1[B,H,W]
HSSPIn_WRCSDC0[B,H,W]
00000000 ----0000
00000000 ----0000
HSSPIn_WRCSDC3[B,H,W]
HSSPIn_WRCSDC2[B,H,W]
00000000 ----0000
00000000 ----0000
HSSPIn_WRCSDC5[B,H,W]
HSSPIn_WRCSDC4[B,H,W]
00000000 ----0000
00000000 ----0000
HSSPIn_WRCSDC7[B,H,W]
HSSPIn_WRCSDC6[B,H,W]
00000000 ----0000
00000000 ----0000
HSSPIn_MID[B,H,W]
0x0FC
242
+0
00000000 00000000 00000000 00000000
0x0B0
0x400
+1
HSSPIn_RXFIFO7[B,H,W]
0x0AC
0x100 - 0x3FC
M A N U A L
00000000 00000000 00000110 00110000
-
-
-
0x404
-
-
-
0x408 - 0xFFC
-
-
-
QDCLKR[B,H,W]
----1111
DBCNT[B,H,W]
------00
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.47.2
M A N U A L
TYPE4-M4 製品
High-Speed Quad SPI Controller
Base_Address : 0xD0A0_4000
Register
Base_Address
+ Address
+3
+2
-------- -------- -------- --000-00
HSSPIn_PCC0[B,H,W]
0x004
-------- -1111111 00000000 00000000
HSSPIn_PCC1[B,H,W]
0x008
-------- -1111111 00000000 00000000
HSSPIn_PCC2[B,H,W]
0x00C
-------- -1111111 00000000 00000000
HSSPIn_PCC3[B,H,W]
0x010
-------- -1111111 00000000 00000000
HSSPIn_TXF[B,H,W]
0x014
-------- -------- -------- -0000000
HSSPIn_TXE[B,H,W]
0x018
-------- -------- -------- -0000000
HSSPIn_TXC[B,H,W]
0x01C
-------- -------- -------- -0000000
HSSPIn_RXF[B,H,W]
0x020
-------- -------- -------- -0000000
HSSPIn_RXE[B,H,W]
0x024
-------- -------- -------- -0000000
HSSPIn_RXC[B,H,W]
0x028
-------- -------- -------- -0000000
HSSPIn_FAULTF[B,H,W]
0x02C
-------- -------- -------- ---00000
HSSPIn_FAULTC[B,H,W]
0x030
0x038
-------- -------- -------- ---00000
-
-
HSSPIn_DMDMAEN
HSSPIn_DMCFG
[B,H,W]
[B,H,W]
------00
-----001
HSSPIn_DMTRP
HSSPIn_DMPSEL
HSSPIn_DMSTOP
HSSPIn_DMSTART
[B,H,W]
[B,H,W]
[B,H,W]
[B,H,W]
----0000
------00
-------0
-------0
0x03C
HSSPIn_DMBCS[B,H,W]
HSSPIn_DMBCC[B,H,W]
00000000 00000000
00000000 00000000
HSSPIn_DMSTATUS[B,H,W]
0x040
-------- ---00000 ---00000 ------00
0x044
-
-
-
-
0x048
-
-
-
-
0x04C
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
+0
HSSPIn_MCTRL[B,H,W]
0x000
0x034
+1
HSSPIn_FIFOCFG[B,H,W]
--------_--------_---00000_01110111
243
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
0x050
0x054
0x058
0x05C
0x060
0x064
0x068
0x06C
0x070
0x074
0x078
0x07C
0x080
0x084
0x088
0x08C
0x090
0x094
0x098
0x09C
0x0A0
0x0A4
0x0A8
244
CONFIDENTIAL
M A N U A L
+3
+2
+1
+0
HSSPIn_TXFIFO0[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO1[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO2[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO3[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO4[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO5[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO6[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO7[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO8[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO9[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO10[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO11[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO12[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO13[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO14[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO15[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO0[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO1[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO2[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO3[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO4[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO5[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO6[B,H,W]
00000000 00000000 00000000 00000000
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
+2
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO8[B,H,W]
0x0B0
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO9[B,H,W]
0x0B4
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO10[B,H,W]
0x0B8
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO11[B,H,W]
0x0BC
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO12[B,H,W]
0x0C0
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO13[B,H,W]
0x0C4
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO14[B,H,W]
0x0C8
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO15[B,H,W]
0x0CC
00000000 00000000 00000000 00000000
HSSPIn_CSCFG[B,H,W]
0x0D0
-------- ----0000 ----0000 --000000
HSSPIn_CSITIME[B,H,W]
0x0D4
-------- -------- 11111111 11111111
HSSPIn_CSAEXT[B,H,W]
0x0D8
00000000 00000000 000----- --------
0x0DC
0x0E0
0x0E4
0x0E8
0x0EC
0x0F0
0x0F4
0x0F8
HSSPIn_RDCSDC0[B,H,W]
00000000 ----0000
00000000 ----0000
HSSPIn_RDCSDC3[B,H,W]
HSSPIn_RDCSDC2[B,H,W]
00000000 ----0000
00000000 ----0000
HSSPIn_RDCSDC5[B,H,W]
HSSPIn_RDCSDC4[B,H,W]
00000000 ----0000
00000000 ----0000
HSSPIn_RDCSDC7[B,H,W]
HSSPIn_RDCSDC6[B,H,W]
00000000 ----0000
00000000 ----0000
HSSPIn_WRCSDC1[B,H,W]
HSSPIn_WRCSDC0[B,H,W]
00000000 ----0000
00000000 ----0000
HSSPIn_WRCSDC3[B,H,W]
HSSPIn_WRCSDC2[B,H,W]
00000000 ----0000
00000000 ----0000
HSSPIn_WRCSDC5[B,H,W]
HSSPIn_WRCSDC4[B,H,W]
00000000 ----0000
00000000 ----0000
HSSPIn_WRCSDC7[B,H,W]
HSSPIn_WRCSDC6[B,H,W]
00000000 ----0000
00000000 ----0000
00000000 00000000 00000110 00110000
-
-
-
0x404
-
-
-
0x408 - 0xFFC
-
-
-
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
HSSPIn_RDCSDC1[B,H,W]
HSSPIn_MID[B,H,W]
0x0FC
0x400
+0
HSSPIn_RXFIFO7[B,H,W]
0x0AC
0x100 - 0x3FC
+1
QDCLKR[B,H,W]
----1111
DBCNT[B,H,W]
------00
-
245
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.48 HyperBus Interface
HyperBus Interface
Base_Address : 0xD0A0_5000
Register
Base_Address
+ Address
+3
+2
0x000
IEN[B,H,W]
0------- -------- -------- -------0
ISR[B,H,W]
0x008
-------- -------- -------- -------0
-
-
MBR1[B,H,W]
00000000 00000000 00000000 00000000
MCR0[B,H,W]
0x018
-------- ------00 -------- --00--11
MCR1[B,H,W]
0x01C
-------- ------00 -------- --00--11
MTR0[B,H,W]
0x020
00000000 00000000 00000000 ----0000
MTR1[B,H,W]
0x024
00000000 00000000 00000000 ----0000
GPOR[B,H,W]
0x028
-------- -------- -------- ------00
WPR[B,H,W]
0x02C
-------- -------- -------- -------0
TEST[B,H,W]
0x030
CONFIDENTIAL
-
00000000 00000000 00000000 00000000
0x014
246
MBR0[B,H,W]
0x010
0x034- 0xFFC
+0
-----000 -------0 ----0000 -------0
0x004
0x024
+1
CSR[B,H,W]
-------- -------- -------- -------0
-
-
-
-
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.49 GDC Sub System Controller
GDC Sub System Controller
Base_Address : 0xD0A0_0000
Register
Base_Address
+ Address
0x000
0x004
0x008
0x00C
0x010
0x014
0x018
0x01C
0x020
0x024
0x028
0x02C
0x030
0x034
+2
+1
00000000 00000000 00000000 00000000
LockStatus[W]
-------- -------- -------0 ---0---0
*[W]
CnfigClockControl[W]
-------- -------- -------- -----001
VRamInterruptEnable[W]
-------- -------- -------- ------11
*[W]
VRamInterruptClear[W]
-------- -------- -------- ------00
VRamInterruptStatus[W]
-------- -------- -------- ------00
ExtFlashDevSelect[W]
-------- -------- -------- -------1
VRamRemapDisable[W]
-------- -------- -------- -------0
PanicSwitch[W]
-------- -------- -------- -------1
GDC_ClockDivider[W]
-------- -----100 00000000 -------WkupTriggerMask[W]
-----000 -----000 00000000 00000000
ClockDomainStatus[W]
-------- -------- -------- ----0000
-
0x03C
-
0x044
0x048
0x04C
0x050
May 27, 2015, FM4_MN709-00003-4v0-J
+0
LockUnlock[W]
0x038
0x040
CONFIDENTIAL
+3
dsp_LockUnlock[W]
00000000 00000000 00000000 00000000
dsp_LockStatus[W]
-------- -------- -------0 ---0---0
dsp0_ClockDivider[W]
-------- 01000001 11100000 -------dsp0_DomainControl[W]
-------- -------1 -------- -------0
dsp0_ClockShift[W]
-------- -------- -------- -------1
247
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
0x054
0x058
0x05C
0x060
+2
+1
dsp0_PowerEnControl[W]
-------- -------- -------- -------0
dsp0_ClockGateModeLock[W]
00000000 00000000 00000000 00000000
dsp0_ClockGateControl[W]
-------- -------- -------- -------0
0x068
-
0x06C
-
0x070
-
0x074
-
0x080
0x084
0x088
0x08C
SDRAMC_ClcokDivider[W]
-------- 00000100 00000000 -------SDRAMC_DomainControl[W]
-------- -------1 -------- -------0
HSSPIC_ClockDivider[W]
-------- 00000100 00000000 -------HSSPIC_DomainControl[W]
-------- -------1 -------- -------0
RPCC_ClcokDivider[W]
-------- -------- -------- -----000
RPCC_DomainControl[W]
-------- -------1 -------- -------0
0x090
-
0x094
-
0x098
-
0x09C
-
0x100
0x104
0x108
0x10C
+0
*[W]
-
0x07C
CONFIDENTIAL
+3
0x064
0x078
248
M A N U A L
vram_LockUnlock[W]
00000000 00000000 00000000 00000000
vram_LockStatus[W]
-------- -------- -------0 ---0---0
vram_sram_select[W]
-------- -------- ----0000 00000000
*[W]
FM4_MN709-00003-4v0-J, May 27, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+2
+1
0x110
*[W]
0x114
*[W]
0x118
*[W]
0x11C
*[W]
0x120
*[W]
0x124
*[W]
0x128
*[W]
0x12C
-
0x130
-
0x134
-
0x138
-
0x13C
0x140
0x144
0x148
0x14C-0xFFC
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
+3
+0
vram_sberraddr_s0[W]
00000000 00000000 0000000 00000000
vram_sberraddr_s1[W]
00000000 00000000 0000000 00000000
vram_arbiter_priority[W]
-------- -------- -------- 00000000
-
249
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.50 GDC Sub System SDRAM Controller
GDC Sub System SDRAM Controller
Base_Address : 0xD0A0_3000
Register
Base_Address
+ Address
0x000-0x0FF
0x100
0x104
0x108
0x10C
0x110
0x114-0xFFC
250
CONFIDENTIAL
+3
+2
+1
+0
SDMODE[W]
-------- -------0 00010011 --00-000
REFTIM[W]
-------0 00000000 0000000000110011
PWRDWN[W]
-------- -------- 00000000 00000000
SDTIM[W]
0-----00 01000010 00010001 0100--01
SDCMD[W]
0------- ---00000 00000000 00000000
-
FM4_MN709-00003-4v0-J, May 27, 2015
B. 注意事項一覧
各機能仕様の注意事項について示します。
1. 高速 CR クロックをマスタクロックに使用する場合の注意事項
管理コード: 9BPRECAUTION_FM4-J01.0
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
251
B. 注意事項一覧
1. 高速 CR クロックをマスタクロックに使用する場合の注意事項
P E R I P H E R A L
1.
M A N U A L
高速 CR クロックをマスタクロックに使用する場合の注意事項
高速 CR クロックをマスタクロックに使用する場合の注意点を示します。
高速 CR クロック(周波数)は温度/電圧により変動します。
高速 CR クロックをマスタクロックとした場合の各機能マクロへの影響を以下に示します。
また高速 CR クロックを PLL の入力クロックとし、マスタクロックを PLL に選択した場合も同様の注意事
項があります。
機能マクロへの影響
項目
内部バスクロック
機能/モード
影響
HCLK/FCLK/
高速 CR クロックの最大周波数において、ご使用する製品
PCLK0/PCLK1/PCLK2/
の『データシート』に記載されている内部動作クロック周
TPIUCLK
波数の上限を超えてはいけません。
多機能タイマ
ベースタイマ
各種タイマ
時計カウンタ
各マクロのタイマカウント値は高速 CR クロックの周波数
デュアルタイマ
変動の影響を考慮してください。
ウォッチドッグタイマ
クアッドカウンタ
A/D コンバータ
サンプリング時間
コンペア時間
A/D コンバータのサンプリング時間/コンペア時間は、高速
CR クロックの周波数変動を考慮して、ご使用する製品の
『データシート』の規格を満たしてください。
USB
Ethernet-MAC
CAN
-
各規格で規定されている周波数精度を満たせないため、使
用できません。
CAN-FD
I2S
高速 CR クロックの最大/最小周波数において、設定した
UART
ボーレートから更に誤差が生じるため、ボーレート誤差範
囲を超える場合は使用できません。
マルチファンクション
シリアル
CSIO
各マクロの通信時、高速 CR クロックの周波数変動の影響
I2C
を考慮してください。
マスタとしては規格の周波数精度を満たせないため、使用
インタフェース
できません。
LIN
スレーブとしては高速 CR クロックの最大/最小周波数にお
いて、設定したボーレートから更に誤差が生じるため、
ボーレート誤差範囲を超える場合は使用できません。
デバッグ
インタフェース
外部バス
インタフェース
High-Speed Quad SPI
SD カード
インタフェース
シリアルワイヤ
クロック出力
-
-
高速 CR クロックの周波数変動により、SWV(シリアルワイ
ヤビュー)が使用できない場合があります。
外バスクロック出力を使用する場合、接続先デバイスは高
速 CR クロックの周波数変動の影響を考慮してください。
接続先デバイスは高速 CR クロックの周波数変動の影響を
考慮してください。
接続先デバイスは高速 CR クロックの周波数変動の影響を
考慮してください。
Panel 出力
GDC 部
High-Speed Quad SPI
接続先デバイスは高速 CR クロックの周波数変動の影響を
HyperBus Interface
考慮してください。
SDRAM-Interface
252
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
P E R I P H E R A L
M A N U A L
主な変更内容
ページ
場所
変更箇所
Revision 1.0
-
-
Initial release
Revision 2.0
6~7
18
41
-
本マニュアルにおける対象製品
TYPE1-M4, TYPE2-M4, TYPE3-M4 を追加
CHAPTER 1-2: 12 ビット A/D コン
バータ
「割込み要求による DMA 転送が可能」を追加
1.概要
CHAPTER 1-2: 12 ビット A/D コン
バータ
説明内容を修正
3.6 DMA 起動
社名変更および記述フォーマットの変換
-
Revision 3.0
4
関連マニュアル
「FM4 ファミリ ペリフェラルマニュアル GDC 編」を追加
8
本マニュアルにおける対象製品
CHAPTER 1-3: A/D タイマトリガ
選択
「TYPE4-M4」を追加
本マニュアルにおける対象製品
TYPE5-M4,TYPE6-M4 の他、対象型格を追加
86
「同じ起動要因を複数の A/D コンバータで兼用できます。」を追加
Revision 4.0
6~10
8
93~106
250
本マニュアルにおける対象製品
TYPE4-M4 の対象型格を変更
CHAPTER 1-4: A/D コンバータ オ
フセット補正キャリブレーション 新規追加
機能
Appendixes
A. レジスタマップ
1.50 GDC Sub System SDRAM Controller の Base Address を訂正
1. レジスタマップ
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
253
P E R I P H E R A L
254
CONFIDENTIAL
M A N U A L
FM4_MN709-00003-4v0-J, May 27, 2015
P E R I P H E R A L
M A N U A L
MN709-00003-4v0-J
Cypress・Controller Manual
FM4 ファミリ
32 ビット・マイクロコントローラ
ペリフェラルマニュアル
アナログマクロ編
2015 年 5 月
Rev. 4.0
発行:Cypress Semiconductor Corp.
編集:コーポレートコミュニケーション部
May 27, 2015, FM4_MN709-00003-4v0-J
CONFIDENTIAL
255
P E R I P H E R A L
M A N U A L
免責事項
本資料に記載された製品は、通常の産業用, 一般事務用, パーソナル用, 家庭用などの一般的用途 (ただし、用途の限定はあ
りません) に使用されることを意図して設計・製造されています。(1) 極めて高度な安全性が要求され、仮に当該安全性が
確保されない場合、社会的に重大な影響を与えかつ直接生命・身体に対する重大な危険性を伴う用途 (原子力施設における
核反応制御, 航空機自動飛行制御, 航空交通管制, 大量輸送システムにおける運行制御, 生命維持のための医療機器, 兵器シ
ステムにおけるミサイル発射制御等をいう) 、ならびに(2) 極めて高い信頼性が要求される用途 (海底中継器, 宇宙衛星等を
いう) に使用されるよう設計・製造されたものではありません。上記の製品の使用法によって惹起されたいかなる請求また
は損害についても、Cypress は、お客様または第三者、あるいはその両方に対して責任を一切負いません。半導体デバイス
はある確率で故障が発生します。当社半導体デバイスが故障しても、結果的に人身事故, 火災事故, 社会的な損害を生じさ
せないよう、お客様において、装置の冗長設計, 延焼対策設計, 過電流防止対策設計, 誤動作防止設計などの安全設計をお願
いします。本資料に記載された製品が、外国為替及び外国貿易法、米国輸出管理関連法規などの規制に基づき規制されてい
る製品または技術に該当する場合には、本製品の輸出に際して、同法に基づく許可が必要となります。
商標および注記
このドキュメントは、断りなく変更される場合があります。本資料には Cypress が開発中の Cypress 製品に関する情報が記
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利を有します。このドキュメントに含まれる情報は、現状のまま、保証なしに提供されるものであり、その正確性, 完全性,
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者の社名・製品名等の記載はここでは情報提供を目的として表記したものであり、各権利者の商標もしくは登録商標となっ
ている場合があります。
256
CONFIDENTIAL
FM4_MN709-00003-4v0-J, May 27, 2015
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