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本ドキュメントはCypress (サイプレス) 製品に関する情報が記載されております。
32 ビット・マイクロコントローラ
FM4 ファミリ
GDC 編
PERIPHERAL MANUAL
Spansion (スパンション)のマイコンを効率的に開発するための情報を下記 URL にてご紹介いたします。
ご採用を検討中、またはご採用いただいたお客様に有益な情報を公開しています。
http://www.spansion.com/jp/support/microcontrollers/
Publication Number FM4_MN709-00014
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Revision 1.0
Issue Date February 2, 2015
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FM4_MN709-00014-1v0-J, February 2, 2015
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はじめに
Spansion 製品につきまして、平素より格別のご愛顧を賜り厚くお礼申し上げます。
本ファミリをご利用になる前に、本書およびご使用する製品の『データシート』をご一読ください。
本書の目的と対象読者
本書は、実際に本ファミリを使用して製品を開発される技術者を対象に、本ファミリの機能や動作, 使い方
について解説しています。アナログマクロ, タイマ, 通信マクロに関する記述は、別冊のペリフェラルマ
ニュアルを参照してください。
<注意事項>
本マニュアルは周辺機能の構成および動作を説明するものであり、各デバイスの仕様を説明するも
−
のではありません。
デバイス仕様の詳細については、それぞれのデータシートを参照してください。
商標
ARM and Cortex are the registered trademarks of ARM Limited in the EU and other countries.
その他の社名および製品名は各社の商標もしくは登録商標です。
サンプルプログラムおよび開発環境
FM4 ファミリの周辺機能を動作させるためのサンプルプログラムを無償で提供しております。また、本
ファミリで使用する開発環境も掲載しています。当社マイコンの動作仕様や使用方法の確認などにお役立て
ください。
マイコンサポート情報
http://www.spansion.com/jp/support/microcontrollers/
<注意事項>
−
サンプルプログラムは、予告なしに変更することがあります。また、サンプルプログラムは標準的な
動作や使い方を示したものですので、お客様のシステム上でご使用の際は十分評価された上でご使用
ください。
また、サンプルプログラムの使用に起因し生じた損害については、当社は一切その責任を負いません。
本書の全体構成
ペリフェラルマニュアルには、以下に示す 4 の章および Appendixes から構成されています。
CHAPTER 1 : 概要
CHAPTER 2 : リファレンスクロックセレクタ
CHAPTER 3 : GDC サブシステム制御
CHAPTER 4 : ソフトウェアインタフェース
Appendixes
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関連マニュアル
本ファミリに関連するマニュアルを示します。状況に応じて必要なマニュアルを参照してください。
本書に記載したマニュアルの内容は予告なく変更することがあります。最新版をお問い合わせください。
ペリフェラルマニュアル
 FM4 ファミリ ペリフェラルマニュアル
(以降、
『ペリフェラルマニュアル』とよびます。)
 FM4 ファミリ ペリフェラルマニュアル タイマ編






(以降、
『タイマ編』とよびます。)
FM4 ファミリ ペリフェラルマニュアル アナログマクロ編
(以降、
『アナログマクロ編』とよびます。)
FM4 ファミリ ペリフェラルマニュアル 通信マクロ編
(以降、
『通信マクロ編』とよびます。)
FM4 ファミリ ペリフェラルマニュアル Ethernet 編
(以降、
『Ethernet 編』とよびます。)
FM4 ファミリ ペリフェラルマニュアル GDC 編 (本書)
(以降、
『GDC 編』とよびます。)
FM4 ファミリ ペリフェラルマニュアル GDC サブシステム編
(以降、
『GDC サブシステム編』とよびます。また、本マニュアルは NDA 締結下で提供されます。入手方
法についてはお問い合わせください。)
FM4 ファミリ ペリフェラルマニュアル GDC コア編
(以降、
『GDC コア編』とよびます。また、本マニュアルは NDA 締結下で提供されます。入手方法につい
てはお問い合わせください。)
データシート
デバイス仕様, 電気的特性, 外形寸法, オーダ型格などの詳細は以下を参照してください。
 32 ビット FM4 ファミリ DATA SHEET
<注意事項>
−
データシートはシリーズごとに用意されています。
ご使用する製品のデータシートを参照してください。
CPU プログラミングマニュアル
ARM Cortex-M4F コアの詳細は http://www.arm.com/ から入手できる以下を参照してください。
 Cortex-M4 テクニカルリファレンスマニュアル
 ARMv7-M アーキテクチャ アプリケーション レベル リファレンス マニュアル
フラッシュプログラミングマニュアル
内蔵されているフラッシュメモリの機能や動作の詳細は以下を参照してください。
 FM4 ファミリ フラッシュプログラミングマニュアル
<注意事項>
−
フラッシュプログラミングマニュアルはシリーズごとに用意されています。
ご使用する製品のフラッシュプログラミングマニュアルを参照してください。
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FM4_MN709-00014-1v0-J, February 2, 2015
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本書の使い方
機能の探し方
本書では次の方法で、使いたい機能の説明を探すことができます。
 目次から探す
本書の内容を記載順に示します。
 レジスタから探す
本文中では各レジスタの配置アドレスを記載しておりません。各レジスタのアドレスを確認すると
きは『Appendixes』の『A.レジスタマップ』を参照してください。
章について
本書では、基本的に 1 つの周辺機能を 1 つの章で説明しています。
用語について
本書で使用している用語について示します。
用語
説明
ワード
32 ビット単位でのアクセスを指します。
ハーフワード
16 ビット単位でのアクセスを指します。
バイト
8 ビット単位でのアクセスを指します。
表記について
 本書のレジスタ説明中のビット構成図では以下のように表記しています。
− bit:
ビット番号
− Field:
ビットフィールド名
− 属性:
各ビットのリード、ライト属性
−
−
−
−
R:
W:
リードオンリ
ライトオンリ
R/W :
-:
リード・ライト可能
未定義
− 初期値:
−
−
−
リセット直後のレジスタ初期値
0:
1:
初期値"0"
初期値"1"
X:
初期値不定
 本書では、複数のビットを以下のように表記しています。
例 : bit7 から bit0 の場合は bit7:0
 本書では、アドレスなどの数値を以下のように表記しています。
− 16 進数:
プレフィックス(接頭辞)として"0x"を付けて表記しています(例 : 0xFFFF)。
− 2 進数:
プレフィックス(接頭辞)として"0b"を付けて表記しています(例 : 0b1111)。
− 10 進数:
数値だけで表記しています(例 : 1000)。
February 2, 2015, FM4_MN709-00014-1v0-J
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本マニュアルにおける対象製品
 本書では、各製品を以下の分類に分け、それぞれの分類ごとに以下のように表記しています。
本書内の"TYPE1-M4"などの表記は、以下の一覧の FM4 ファミリ製品に置き換えてお読みください。
Table 1 対象型格一覧(TYPE1-M4 製品)
タイプ名*
TYPE1-M4
フラッシュメモリサイズ
1024 Kbytes
768 Kbytes
512 Kbytes
MB9BF568M
MB9BF567M
MB9BF566M
MB9BF568N
MB9BF567N
MB9BF566N
MB9BF568R
MB9BF567R
MB9BF566R
MB9BF468M
MB9BF467M
MB9BF466M
MB9BF468N
MB9BF467N
MB9BF466N
MB9BF468R
MB9BF467R
MB9BF466R
MB9BF368M
MB9BF367M
MB9BF366M
MB9BF368N
MB9BF367N
MB9BF366N
MB9BF368R
MB9BF367R
MB9BF366R
MB9BF168M
MB9BF167M
MB9BF166M
MB9BF168N
MB9BF167N
MB9BF166N
MB9BF168R
MB9BF167R
MB9BF166R
*: FM4 ファミリペリフェラルマニュアルにおいて製品を分類するために使用している表記です。
Table 2 対象型格一覧(TYPE2-M4 製品)
フラッシュメモリサイズ
タイプ名*
TYPE2-M4
512 Kbytes
384 Kbytes
256 Kbytes
MB9BF566K
MB9BF565K
MB9BF564K
MB9BF566L
MB9BF565L
MB9BF564L
MB9BF466K
MB9BF465K
MB9BF464K
MB9BF466L
MB9BF465L
MB9BF464L
MB9BF366K
MB9BF365K
MB9BF364K
MB9BF366L
MB9BF365L
MB9BF364L
MB9BF166K
MB9BF165K
MB9BF164K
MB9BF166L
MB9BF165L
MB9BF164L
*: FM4 ファミリペリフェラルマニュアルにおいて製品を分類するために使用している表記です。
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Table 3 対象型格一覧(TYPE3-M4 製品)
タイプ名*
TYPE3-M4
フラッシュメモリサイズ
2 Mbytes
1.5 Mbytes
1 Mbytes
S6E2CCA L0AGL20
S6E2CC9 L0AGL20
S6E2CC8 L0AGL20
S6E2CCA LHAGL20
S6E2CC9 LHAGL20
S6E2CC8 LHAGL20
S6E2CCAJ0AGV20
S6E2CC9J0AGV20
S6E2CC8J0AGV20
S6E2CCAJHAGV20
S6E2CC9JHAGV20
S6E2CC8JHAGV20
S6E2CCAJ0AGB10
S6E2CC9J0AGB10
S6E2CC8J0AGB10
S6E2CCAJHAGB10
S6E2CC9JHAGB10
S6E2CC8JHAGB10
S6E2CCAH0AGV20
S6E2CC9H0AGV20
S6E2CC8H0AGV20
S6E2CCAHHAGV20
S6E2CC9HHAGV20
S6E2CC8HHAGV20
S6E2C5A L0AGL20
S6E2C59 L0AGL20
S6E2C58 L0AGL20
S6E2C5AJ0AGV20
S6E2C59J0AGV20
S6E2C58J0AGV20
S6E2C5AJ0AGB10
S6E2C59J0AGB10
S6E2C58J0AGB10
S6E2C5AH0AGV20
S6E2C59H0AGV20
S6E2C58H0AGV20
S6E2C4A L0AGL20
S6E2C49 L0AGL20
S6E2C48 L0AGL20
S6E2C4AJ0AGV20
S6E2C49J0AGV20
S6E2C48J0AGV20
S6E2C4AJ0AGB10
S6E2C49J0AGB10
S6E2C48J0AGB10
S6E2C4AH0AGV20
S6E2C49H0AGV20
S6E2C48H0AGV20
S6E2C3A L0AGL20
S6E2C39 L0AGL20
S6E2C38 L0AGL20
S6E2C3AJ0AGV20
S6E2C39J0AGV20
S6E2C38J0AGV20
S6E2C3AJ0AGB10
S6E2C39J0AGB10
S6E2C38J0AGB10
S6E2C3AH0AGV20
S6E2C39H0AGV20
S6E2C38H0AGV20
S6E2C2A L0AGL20
S6E2C29 L0AGL20
S6E2C28L0AGL20
S6E2C2A LHAGL20
S6E2C29 LHAGL20
S6E2C28LHAGL20
S6E2C2AJ0AGV20
S6E2C29J0AGV20
S6E2C28J0AGV20
S6E2C2AJHAGV20
S6E2C29JHAGV20
S6E2C28JHAGV20
S6E2C2AJ0AGB10
S6E2C29J0AGB10
S6E2C28J0AGB10
S6E2C2AJHAGB10
S6E2C29JHAGB10
S6E2C28JHAGB10
S6E2C2AH0AGV20
S6E2C29H0AGV20
S6E2C28H0AGV20
S6E2C2AHHAGV20
S6E2C29HHAGV20
S6E2C28HHAGV20
S6E2C1AL0AGL20
S6E2C19L0AGL20
S6E2C18L0AGL20
S6E2C1AJ0AGV20
S6E2C19J0AGV20
S6E2C18J0AGV20
S6E2C1AJ0AGB10
S6E2C19J0AGB10
S6E2C18J0AGB10
S6E2C1AH0AGV20
S6E2C19H0AGV20
S6E2C18H0AGV20
*: FM4 ファミリペリフェラルマニュアルにおいて製品を分類するために使用している表記です。
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Table 4 対象型格一覧(TYPE4-M4 製品)
フラッシュメモリサイズ
タイプ名*
VRAM 512 Kbytes
+
VFLASH 2 Mbytes
VRAM サイズ
512 Kbytes
TYPE4-M4
384 Kbytes
384 Kbytes
S6E2D35G0AGB10
S6E2D35GAAGB10
S6E2D35G0AGV20
S6E2D35GAAGV20
S6E2D35G0AGZ20
S6E2D35GAAGZ20
S6E2D35J0AGV20
S6E2D35JAAGV20
S6E2D35J0AGZ20
S6E2D35JAAGZ20
S6E2D55G0AGB10
S6E2D55GAAGB10
S6E2D55G0AGV20
S6E2D55GAAGV20
S6E2D55G0AGZ20
S6E2D55GAAGZ20
S6E2D55J0AGV20
S6E2D55JAAGV20
S6E2D55J0AGZ20
S6E2D55JAAGZ20
S6E2DF5G0AGB10
S6E2DF5GAAGB10
S6E2DF5G0AGV20
S6E2DF5GAAGV20
S6E2DF5G0AGZ20
S6E2DF5GAAGZ20
S6E2DF5J0AGV20
S6E2DF5JAAGV20
S6E2DF5J0AGZ20
S6E2DF5JAAGZ20
S6E2DH5G0AGB10
S6E2DH5GAAGB10
S6E2DH5G0AGV20
S6E2DH5GAAGV20
S6E2DH5G0AGZ20
S6E2DH5GAAGZ20
S6E2DH5J0AGV20
S6E2DH5JAAGV20
S6E2DH5J0AGZ20
S6E2DH5JAAGZ20
S6E2D35GJAMV20
S6E2D55GJAMV20
S6E2DF5GJAMV20
S6E2DH5GJAMV20
*: FM4 ファミリペリフェラルマニュアルにおいて製品を分類するために使用している表記です。
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Table of Contents
CHAPTER 1: 概要 ........................................................................................................................................ 13
1. 概要 ............................................................................................................................................... 14
1.1. 機能概要 ............................................................................................................................... 14
1.1.1. 機能概要 ................................................................................................................. 14
1.1.2. ディスプレイコントローラ..................................................................................... 14
1.1.3. 二次元ブロックイメージ転送処理アクセラレータ ................................................. 15
2. ブロック図 ....................................................................................................................................... 16
3. 機能概要 ........................................................................................................................................... 17
3.1. リファレンスクロック・セレクタ ....................................................................................... 17
3.1.1. GDC クロック用リファレンスクロック .................................................................. 17
3.1.2. GDC 周辺クロック用リファレンスクロック........................................................... 17
3.1.3. ソフトウェア・リセット ........................................................................................ 17
3.2. GDC サブシステム・コントローラ (subsysctrl) .................................................................. 17
3.3. GDC Core ............................................................................................................................. 17
3.4. HS-SPI External Memory Interface ....................................................................................... 18
3.5. SDRAM External Memory Controller .................................................................................... 18
3.6. HyperBus Interface ............................................................................................................... 18
CHAPTER 2: リファレンスクロックセレクタ ............................................................................................. 19
1. 概要 ............................................................................................................................................... 20
1.1. 機能概要............................................................................................................................... 20
1.1.1. GDC リファレンスクロック.................................................................................... 20
1.1.2. GDC 周辺リファレンスクロック ............................................................................ 20
1.1.3. ソフトウェア・リセット ........................................................................................ 20
2. ブロック図 ....................................................................................................................................... 21
3. 動作仕様 ........................................................................................................................................... 22
3.1. クロックセットアップ............................................................................................... 22
3.2. GDCPLL の設定例 ...................................................................................................... 23
3.3. リセットセットアップ............................................................................................... 24
4. レジスタ ........................................................................................................................................... 25
4.1. GCCR ................................................................................................................................... 26
4.2. GPCR1 ................................................................................................................................. 27
4.3. GPCR2 ................................................................................................................................. 28
4.4. GPCR3 ................................................................................................................................. 29
4.5. GPCR4 ................................................................................................................................. 30
4.6. GP_STR ............................................................................................................................... 31
4.7. GPINT_ENR ......................................................................................................................... 32
4.8. GPINT_CLR .......................................................................................................................... 33
4.9. GPINT_STR .......................................................................................................................... 34
4.10. GCSR ................................................................................................................................. 35
4.11. GRCR ................................................................................................................................. 37
4.12. GMCR ................................................................................................................................. 38
CHAPTER 3: GDC サブシステム制御........................................................................................................... 39
1. 概要 ............................................................................................................................................... 40
1.1. 機能概要 ............................................................................................................................... 40
2. ブロック図 ....................................................................................................................................... 41
3. 機能と動作 ....................................................................................................................................... 42
3.1. 概要 ...................................................................................................................................... 42
3.1.1. リファレンスクロック ............................................................................................ 42
3.1.2. GDC クロック ......................................................................................................... 42
3.1.3. CONFIG クロック ................................................................................................... 42
3.1.4. GDC 周辺インタフェースクロック ......................................................................... 42
3.2. GDC クロックセットアップ ................................................................................................. 43
3.3. CONFIG クロックセットアップ ........................................................................................... 44
3.4. ディスプレイクロックとドットクロック生成の概要 ........................................................... 44
3.4.1. ディスプレイクロック生成とリセット制御............................................................ 44
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3.4.2. ディスプレイクロックの出力位相シフト ............................................................... 45
3.4.3. ディスプレイクロックのセットアップ方法............................................................ 45
3.5. HyperBus インタフェースクロックセットアップ ................................................................ 46
3.6. SDRAM インタフェースクロックセットアップ ................................................................... 46
3.7. QSPI インタフェースクロックセットアップ........................................................................ 47
3.8. 各クロックの設定例 ............................................................................................................. 48
3.8.1. 例1 ........................................................................................................................ 48
3.8.2. 例2 ........................................................................................................................ 49
4. レジスタ ........................................................................................................................................... 50
4.1. LockUnlock ........................................................................................................................... 52
4.2. LockStatus ............................................................................................................................ 53
4.3. TEST (予約) .......................................................................................................................... 55
4.4. CnfigClockControl ................................................................................................................. 56
4.5. VRamInterruptEnable ........................................................................................................... 57
4.6. TEST (予約) .......................................................................................................................... 59
4.7. VramInterruptClear ............................................................................................................... 60
4.8. VRamInterrunptStatus .......................................................................................................... 61
4.9. ExtFlashDevSelect................................................................................................................ 62
4.10. VramRemapDisable ............................................................................................................ 63
4.11. PanicSwitch ........................................................................................................................ 64
4.12. GDC_ClockDivider .............................................................................................................. 65
4.13. WkupTriggerMask ............................................................................................................... 66
4.14. ClockDomainStatus ............................................................................................................ 68
4.15. dsp_LockUnlock.................................................................................................................. 70
4.16. dsp_LockStatus .................................................................................................................. 71
4.17. dsp0_ClockDivider .............................................................................................................. 73
4.18. dsp0_DomainControl .......................................................................................................... 74
4.19. dsp0_ClockShift .................................................................................................................. 76
4.20. TEST (予約) ........................................................................................................................ 77
4.21. dsp0_PowerEnControl ........................................................................................................ 78
4.22. dsp0_ClockGateModeLock ................................................................................................. 79
4.23. dsp0_ClockGateControl ...................................................................................................... 80
4.24. SDRAMC_ClockDivider ...................................................................................................... 81
4.25. SDRAMC_DomainControl .................................................................................................. 82
4.26. HSSPIC_ClockDivider ........................................................................................................ 84
4.27. HSSPIC_DomainControl..................................................................................................... 85
4.28. RPCC_ClockDivider............................................................................................................ 87
4.29. RPCC_DomainControl ........................................................................................................ 88
4.30. vram_LockUnlock ............................................................................................................... 89
4.31. vram_LockStatus ................................................................................................................ 90
4.32. vram_sram_select............................................................................................................... 92
4.33. TEST (予約) ........................................................................................................................ 97
4.34. TEST (予約) ........................................................................................................................ 98
4.35. TEST (予約) ........................................................................................................................ 99
4.36. TEST (予約) ...................................................................................................................... 100
4.37. TEST (予約) ...................................................................................................................... 101
4.38. TEST (予約) ...................................................................................................................... 102
4.39. TEST (予約) ...................................................................................................................... 103
4.40. TEST (予約) ...................................................................................................................... 104
4.41. vram_sberraddr_s0 ........................................................................................................... 105
4.42. vram_sberraddr_s1 ........................................................................................................... 106
4.43. vram_arbiter_priority ......................................................................................................... 107
CHAPTER 4: ソフトウェアインタフェース ............................................................................................... 109
1. マップテーブル .............................................................................................................................. 110
1.1. 割込みマップ ..................................................................................................................... 110
Appendixes ................................................................................................................................................ 113
A. レジスタマップ .............................................................................................................................. 114
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1. レジスタマップ .............................................................................................................................. 116
1.1. FLASH_IF ........................................................................................................................... 117
1.1.1. TYPE1-M4, TYPE2-M4 製品 .................................................................................. 117
1.1.2. TYPE3-M4 製品 ...................................................................................................... 118
1.1.3. TYPE4-M4, TYPE5-M4, TYPE6-M4 製品 ............................................................... 119
1.2. Unique ID ............................................................................................................................ 120
1.3. ECC Capture Address ........................................................................................................ 120
1.4. Clock/Reset ........................................................................................................................ 121
1.4.1. TYPE1-M4, TYPE2-M4 製品 ................................................................................. 121
1.4.2. TYPE3-M4, TYPE4-M4, TYPE4-M5, TYPE6-M4 製品........................................... 123
1.5. HW WDT............................................................................................................................. 125
1.6. SW WDT ............................................................................................................................. 125
1.7. Dual_Timer ......................................................................................................................... 126
1.8. MFT .................................................................................................................................... 127
1.8.1. TYPE1-M4, TYPE2-M4 製品 ................................................................................. 127
1.8.2. TYPE3-M4, TYPE4-M4, TYPE5-M4, TYPE6-M4 製品........................................... 130
1.9. PPG .................................................................................................................................... 133
1.10. Base Timer ....................................................................................................................... 136
1.11. IO Selector for Base Timer ............................................................................................... 137
1.12. QPRC ............................................................................................................................... 138
1.12.1. TYPE1-M4, TYPE2-M4, TYPE6-M4 製品 ............................................................ 138
1.12.2. TYPE3-M4, TYPE4-M4, TYPE5-M4 製品 ............................................................ 139
1.13. QPRC NF .......................................................................................................................... 139
1.14. A/DC ................................................................................................................................. 140
1.15. CR Trim ............................................................................................................................ 141
1.16. EXTI .................................................................................................................................. 142
1.16.1. TYPE1-M4, TYPE2-M4, TYPE3-M4, TYPE4-M4 製品......................................... 142
1.16.2. TYPE5-M4, TYPE6-M4 製品 ............................................................................... 142
1.17. INT-Req. READ ................................................................................................................ 143
1.17.1. TYPE1-M4, TYPE2-M4, TYPE6-M4 製品 ............................................................ 143
1.17.2. TYPE3-M4, TYPE5-M4 製品 ............................................................................... 150
1.17.3. TYPE4-M4 製品 ................................................................................................... 157
1.18. D/AC ................................................................................................................................. 164
1.19. HDMI-CEC ........................................................................................................................ 164
1.20. GPIO ................................................................................................................................. 165
1.20.1. TYPE1-M4, TYPE2-M4, TYPE6-M4 製品 ............................................................ 165
1.20.2. TYPE3-M4 製品 ................................................................................................... 172
1.20.3. TYPE4-M4 製品 ................................................................................................... 180
1.20.4. TYPE5-M4 製品 ................................................................................................... 188
1.21. LVD ................................................................................................................................... 196
1.22. DS_Mode .......................................................................................................................... 196
1.23. USB Clock ........................................................................................................................ 197
1.24. CAN_Prescaler ................................................................................................................. 198
1.25. MFS .................................................................................................................................. 198
1.26. CRC .................................................................................................................................. 200
1.27. Watch Counter .................................................................................................................. 200
1.28. RTC .................................................................................................................................. 201
1.28.1. TYPE1-M4, TYPE2-M4, TYPE3-M4, TYPE6-M4 製品 ........................................ 201
1.28.2. TYPE4-M4 製品 .................................................................................................. 204
1.28.3. TYPE5-M4 製品 ................................................................................................... 208
1.29. Low-speed CR Prescaler .................................................................................................. 208
1.30. Peripheral Clock Gating .................................................................................................... 209
1.30.1. TYPE1-M4, TYPE2-M4 製品 ............................................................................... 209
1.30.2. TYPE3-M4, TYPE4-M4 製品 ............................................................................... 209
1.30.3. TYPE5-M4, TYPE6-M4 製品 ............................................................................... 210
1.31. I2S_Prescaler ................................................................................................................... 211
1.31.1. TYPE3-M4 製品 .................................................................................................... 211
1.31.2. TYPE4-M4 製品 ................................................................................................... 212
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
11
P E R I P H E R A L
M A N U A L
1.32. GDC_Prescaler ................................................................................................................. 213
1.33. EXT-Bus I/F ...................................................................................................................... 214
1.33.1. TYPE1-M4 製品 ................................................................................................... 214
1.33.2. TYPE3-M4, TYPE4-M4, TYPE5-M4, TYPE6-M4 製品......................................... 217
1.34. USB .................................................................................................................................. 220
1.35. DMAC ............................................................................................................................... 222
1.36. DSTC ................................................................................................................................ 224
1.37. CAN .................................................................................................................................. 226
1.38. Ethernet-MAC ................................................................................................................... 228
1.39. Ethernet-Control................................................................................................................ 228
1.40. I2S .................................................................................................................................... 229
1.41. SD-Card ............................................................................................................................ 229
1.42. CAN FD ............................................................................................................................ 230
1.43. Programmable-CRC ......................................................................................................... 233
1.44. WorkFlash_IF.................................................................................................................... 233
1.45. Hi-Speed Quad SPI controller ........................................................................................... 234
1.45.1. TYPE3-M4 製品 .................................................................................................. 234
1.45.2. TYPE4-M4 製品 .................................................................................................. 237
1.46. HyperBus Interface ........................................................................................................... 240
1.47. GDC Sub system controller .............................................................................................. 241
1.48. GDC Sub system SDRAM controller................................................................................. 244
主な変更内容 ............................................................................................................................................... 245
12
CONFIDENTIAL
FM4_MN709-00014-1v0-J, February 2, 2015
CHAPTER 1: 概要
GDC サブシステムの概要について説明します。
1. 概要
2. ブロック図
3. 機能概要
:
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
13
CHAPTER 1: 概要
1. 概要
P E R I P H E R A L
1.
M A N U A L
概要
1.1
機能概要
機能概要
1.1.1










外部接続されたグラフィックディスプレイのコントローラです。
二次元のブロックイメージ転送処理のアクセラレータです。
内蔵 SRAM で構成されたビデオメモリを実装しています。
マルチレイヤ化されたグラフィックコントローラ専用のバスを実装しています。
ディスプレイコンテントのために、シグネチャを生成します。
グラフィック処理のためのコマンドシーケンサを実装しています。
クワッド SPI インタフェースを実装、外部メモリ拡張可能です。
SDRAM インタフェースを実装、外部メモリ拡張可能です。
HyperBus インタフェースを実装、外部メモリ拡張可能です。
二次元ブロックイメージ転送処理アクセラレータとディスプレイコントローラのそれぞれにおいてパイ
プライン処理を実行します。
 動作周波数については、製品のデータシートを参照してください。
ディスプレイコントローラ
1.1.2
1.1.2.1
ディスプレイ・アウトプット・ストリーム










単一ディスプレイ・アウトプット・ストリームを実装しています。
カラー深度は最大 24 bit (RGB: 888)です。
RGB 出力は最大 24 bit のパラレル出力です。
最大で SVGA 60FPS をサポートします。
最大で 12 本のタイミング信号を生成するタイミングコントローラを実装しています。
低解像度ディスプレイのために、デザリング機能を実装しています。
ガンマ補正機能を実装しています。
コンテンツおよびセーフティストリームを動的に選択できます。
コンテンツおよびセーフティストリームをオーバレイできます。
CRC チェックサムによるシグネチャユニットを実装しています。最大で 2 つのウィンドウをサポートしま
す。
 システムイベントによる、ディスプレイストリームを自動切り替えするパニックモードを実装しています。
 画素ごとに1ビットアルファマスクをサポートしています。対象を以下に示します。
− トランスペアレント・ストリーム・オーバレイ
− マスク処理されたカラー修正
− マスク処理されたシグネチャ生成
1.1.2.2
2 つのバック・グランド・プレーン
 1 x コンスタント・カラー
1.1.2.3
2 つのフォアグランドプレーン (合計 9 レイヤ)
 1 x インテグラル・プレーン
 1 x フラクショナル・プレーン
1.1.2.4
各プレーンのアルファブレンディング
 複数のプレーンについて、ブレンディング処理定義が可能。
 すべてのレイヤについて、画素数 1 x 1 から最大画素まで処理可能。
14
CONFIDENTIAL
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 1: 概要
1. 概要
P E R I P H E R A L
1.1.2.5
M A N U A L
ディスプレイ・バッファ・フォーマット
 RGBA, グレースケール
 ソース・アルファ, コンスタント・アルファ, トランスペアレント・アルファ (すべての組み合わせが可






1.1.2.6
能)
カラー・インデックス (256 x 24 bit パレット)。
圧縮データ (ロスレス: RL or RLA; 非ロスレス: RLAD)。
画素あたり 1, 2, 4, 8, 16, 18, 24, 32 ビット(メモリ内にパックされます)。
画素データ内に全カラーチャンネルを任意に配置できます。
各カラーチャンネルのビット幅は 0 から 8 ビットまでの任意指定が可能です。
スキャン方向は 0, 90, 180, 270°から選択可能です。
その他の機能
 すべてのコンフィグレーション・レジスタはシャドー・ロードされます。
 レイヤごとにシャドー・ロードは個別に実行されます。
二次元ブロックイメージ転送処理アクセラレータ
1.1.3
1.1.3.1









1.1.3.2
実行命令
フィル
コピー
ブレンディング (OpenGL, OpenVG, OpenWF 準拠)
2 または 3 入力の論理演算
任意倍率のスケーリング
任意確度のローテーション
リニア・カラー変換
非リニア・カラー変換 (カラーコンポーネントごとの定義可能なルックアップテーブルを実装)
画素フォーマット変換
入力画素フォーマット
 RGBA, グレースケール
 ソース・アルファ, コンスタント・アルファ, トランスペアレント・アルファ (すべての組み合わせが可






1.1.3.3











能)
カラー・インデックス (256 x 24 bit パレット)
圧縮データ (ロスレス: RL or RLA; 非ロスレス: RLAD)
画素あたり 1, 2, 4, 8, 16, 18, 24, 32 ビット(メモリ内にパックされます)
画素データ内に全カラーチャンネルを任意に配置できます。
各カラーチャンネルのビット幅は 0 から 8 ビットまでの任意指定が可能です。
スキャン方向は 0°, 90°, 180°, 270°から選択可能です。
出力画素フォーマット
RGBA, グレースケール
プレ・マルチプライド・アルファ
画素あたり 1, 2, 4, 8, 16, 18, 24, 32 ビット(メモリ内にパックされます)
画素データ内に全カラーチャンネルを任意に配置できます。
各カラーチャンネルのビット幅は 0 から 8 ビットまでの任意指定が可能です。
すべてのレイヤについて、画素数 1 x 1 から最大画素まで処理可能。
各カラーコンポーネントに 8 ビット演算精度をサポート。
入出力データはバイト単位にストライド指定可能。
入力フォーマットはクリップウィンドーが選択可能。
実行命令を最大2つまで組み合わせることが可能。
すべてのコンフィグレーション・レジスタはシャドー・ロードされます。
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
15
CHAPTER 1: 概要
2. ブロック図
P E R I P H E R A L
2.
M A N U A L
ブロック図
図 2-1 GDC サブシステムのブロック図
GDC Sub system
HBI
I/O PAD
SDRAM
I/O PAD
AHB32L
master
interface
QSPI
I/O PAD
AHB32L
slave
interface
DDR
I/F
embedded SRAM
Asynchronous
FIFO
HyperBus I/F
Config
Two Fetch Units
GDC Core
Asynchronous
FIFO
Pixel Engine Core
Display engine core
Config
Write
Agent
CmdSeq
Core
AHB32L
AXI32W
BUS I/F
Subsysctrl
Read
Agent
Config
Clocks /
Resets signal
Ref. clock for AIX
One Store Unit
Config
QSPI I/F
AHB32L
AXI Interconnect
AXI64R
Performance
Analyzer
AXI64R
BUS I/F
AHB32L
AXI64R
Ttree Fetch Units
BUS I/F
AXI64W
Bus Monitor
AXI64R
SPI
Control
core
Config
SDRAM I/F
BUS I/F
AXI64R
SDRAM
Control
core
Config
Ref. clock for peripherals
VRAM I/F
AXI32R
HBI
core
VRAM I/F core
System
control
Core
IRQ
Synchonizer
reference
Clock Selecter
Panel I/F
IO PAD
16
CONFIDENTIAL
Config
IRQ
Global
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 1: 概要
3. 機能概要
P E R I P H E R A L
3.
M A N U A L
機能概要
3.1
リファレンスクロック・セレクタ
リファレンスクロック・セレクタは、GDC サブシステムの GDC クロックと周辺クロックのリファレンスク
ロックを選択します。
GDC クロック用リファレンスクロック
3.1.1
GDC クロック用リファレンスクロックは以下のクロックソースから選択できます。
 GDC PLL 出力クロック
 Main PLL 出力クロック
 HCLK.
GDC 周辺クロック用リファレンスクロック
3.1.2
GDC 周辺クロックは以下のクロックソースから選択できます。
 GDC PLL output clock.
 HCLK.
GDC 周辺クロックは、選択されたリファレンスクロックをソースクロックとして、周辺ごとに個別に生成
されます。周辺リソースは、ディスプレイコントローラ, HyperBus インタフェース, SDRAM インタフェー
スと, QSPI インタフェースが実装されています。
ソフトウェア・リセット
3.1.3
リファレンスクロック・セレクタ部は、GDC サブシステム用のソフトウェア・リセットを生成します。
<注意事項>
−
3.2
ソフトウェア・リセットを解除する時は、上記2つのリファレンスクロック出力を停止する必要が
あります。
GDC サブシステム・コントローラ (subsysctrl)
サブシステム・コントローラは、GDC クロック用リファレンスクロックから、以下のクロックを生成しま
す。
 GDC サブシステム動作用クロック。
 GDC サブシステム内の設定・状態レジスタ動作クロック (CFGCLK).
サブシステム・コントローラは、GDC 周辺クロック用リファレンスクロックから、以下のクロックを生成
します。




3.3
固定小数分周器による、ディスプレイ・クロック
HyperBus インタフェースクロック
SDRAM インタフェースクロック
QSPI インタフェースクロック
GDC Core
FM4 ファミリ ペリフェラルマニュアル GDC (Core)編を参照してください。
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
17
CHAPTER 1: 概要
3. 機能概要
P E R I P H E R A L
3.4
M A N U A L
HS-SPI External Memory Interface
FM4 ファミリ ペリフェラルマニュアル 通信マクロ編を参照してください。
<注意事項>
−
GDC サブシステムにおいては、動作モードのうち、Mode0 と Mode4 がサポートされます。Mode1 ,2,
3 はサポートされません。
−
Mode4 に設定するためには、HSSPIn_PCC0, HSSPIn_PCC1, HSSPIn_PCC2, HSSPIn_PCC3 の
ACES フィールドに 1 をライトします。
−
Mode4 ではコマンドシーケンサ動作のみサポートされ、ダイレクトモードはサポートされません。
−
GDC サブシステムでは、RTM=1 動作モードはサポートされません。
3.5
SDRAM External Memory Controller
FM4 ファミリ ペリフェラルマニュアルを参照してください。
3.6
HyperBus Interface
FM4 ファミリ ペリフェラルマニュアル 通信マクロ編を参照してください。
18
CONFIDENTIAL
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 2: リファレンスクロックセレクタ
リファレンスクロックセレクタの機能と動作について説明します。
1. 概要
2. ブロック図
3. 動作仕様
4. レジスタ
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
19
CHAPTER 2: リファレンスクロックセレクタ
1. 概要
P E R I P H E R A L
1.
M A N U A L
概要
リファレンスクロックの概要について説明します。
1.1
機能概要
リファレンスクロックセレクタは、GDC サブシステムのリファレンスクロックを選択します。
リファレンスクロックには、GDC クロックを生成するためのソースクロック、
「GDC リファレンスクロッ
ク」と「周辺マクロリファレンスクロック」があります。
1.1.1
GDC リファレンスクロック
GDC リファレンスクロックは以下のソースクロックから選択します。
 GDC PLL 出力クロック
 Main PLL 出力クロック
 HCLK
GDC クロックは GDC リファレンスクロックを分周して生成されます。分周比は 2 から 255 までを設定でき
ます。
1.1.2
GDC 周辺リファレンスクロック
GDC 周辺リファレンスクロックは以下のソースクロックから選択します。
 GDC PLL output clock
 HCLK
各周辺リソースの動作クロックは GDC 周辺リファレンスクロックを分周して生成されます。
− ディスプレイクロックは分周比 2.0 から 255.99609375 までの固定小数点分周回路で生成されます。
− SDRAM インタフェース、QSPI インタフェースクロックは分周比 2 から 255 までの分周回路で生成さ
れます。
− HyperBus インタフェースクロックは分周比 4, 8, 12, 16, 20, 24, 28, 32 の分周回路で生成されます。
1.1.3
ソフトウェア・リセット
リファレンスクロックセレクタは GDC サブシステムのソフトウェア・リセットを生成します。
<注意事項>
−
20
CONFIDENTIAL
ソフトウェア・リセットを解除する時は、上記2つのリファレンスクロック出力を停止する必要が
あります。
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 2: リファレンスクロックセレクタ
2. ブロック図
P E R I P H E R A L
2.
M A N U A L
ブロック図
Figure 2-1 リファレンスクロックセレクタのブロック図
Reference Clock Selector
GDC PLL
Main
Oscillation
circuit
K frequency
division
High-speed
CR Oscillation
circuit
PLL
IN
PLL
Analog
PLL
OUT
FB
reg
*1
N frequency
division
reg
*2
reg
*3
Reference clock for GDC clock
CLKPLL
Base clock
(HCLK)
reg
*4
Reference clock for peripherals
reg
*5
reg
*6
*1: GPCR1: GPINC (GDC PLL 入力クロック選択ビット)
*2: GSSEN: GCCR (GSS クロック出力イネーブルビット)
*3: GSCR: ACG (Clock gating for Reference clock for GDC clock)
*4: GSCR: ASEL (Reference clock for the GDC clock select bit)
*5: GCSR: PCG (HCLK Clock gating for Reference clock for Peripherals)
*6: GCSR: PSEL (Peripheral clock for the GDC subsystem select bit)
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
21
CHAPTER 2: リファレンスクロックセレクタ
3. 動作仕様
P E R I P H E R A L
3.
M A N U A L
動作仕様
リファレンスクロックセレクタの動作仕様について説明します。
3.1
クロックセットアップ
リファレンスクロックのセットアップ手順を Figure 3-1 に示します。
Figure 3-1 リファレンスクロックのセットアップフロー
Start Reference clocks settings
YES
Is GSS used
in TIMER-mode?
Set GCCR.GSSEN=0
NO
Read the GCCR Register
GCCR.GSSEN=0 ?
Set GMCR.TEN=0
NO
YES
Set GPCR1.GPLLEN=0
Set IPINT_CLR.IPCSC=1
CLKHC
Set GPCR1.GPLLEN=1
CLKMO
Set GPCR1.GPINC=0
NO
Is an interrupt used?
YES
PLL Clock source?
Set GMCR.TEN=1
Set GPCR1.GPLLEN=1
No interrupt
Set GPCR1.GPINC=1
Wait interrupt
GP_STR.GPRDY=1?
Interrupt assert
Set GPCR2.GPOWT
NO
YES
IRQ handler
NO
GPINT_STR.GPCSI=1 ?
Set GPCR3.GPLLK
YES
Set GPCR4.GPLLN
Set GPINT_CLR.GPCSC=1
(Error)
Check the settings
Set GCSR.ASEL and GCSR.PSEL
Set GCCR.GSSEN=1
Set GCSR.ACG and GCSR.PCG
End of Reference clocks setting
22
CONFIDENTIAL
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 2: リファレンスクロックセレクタ
3. 動作仕様
P E R I P H E R A L
3.2
M A N U A L
GDCPLL の設定例
GDCPLL の逓倍数は、GPCR3(K), GPCR4(N)レジスタを設定することで、設定します。設定例を Table 3-1 に
示します。
Table 3-1 GDCPLL 逓倍数の設定例
Input Clock
K
PLLin
N
PLLOUT_GDC
4 MHz
1
4 MHz
49
200 MHz
4 MHz
1
4 MHz
59
240 MHz
4 MHz
1
4 MHz
69
280 MHz
4 MHz
1
4 MHz
79
320 MHz
4 MHz
1
4 MHz
89
360 MHz
4 MHz
1
4 MHz
99
400 MHz
5 MHz
1
5 MHz
39
200 MHz
5 MHz
1
5 MHz
49
250 MHz
5 MHz
1
5 MHz
59
300 MHz
5 MHz
1
5 MHz
69
350 MHz
5 MHz
1
5 MHz
79
400 MHz
6 MHz
1
6 MHz
39
240 MHz
6 MHz
1
6 MHz
49
300 MHz
6 MHz
1
6 MHz
59
360 MHz
8 MHz
1
8 MHz
24
200 MHz
8 MHz
1
8 MHz
29
240 MHz
8 MHz
1
8 MHz
39
320 MHz
8 MHz
1
8 MHz
49
400 MHz
10 MHz
1
10 MHz
19
200 MHz
10 MHz
1
10 MHz
24
250 MHz
10 MHz
1
10 MHz
29
300 MHz
10 MHz
1
10 MHz
34
350 MHz
10 MHz
1
10 MHz
39
400 MHz
12 MHz
1
12 MHz
19
240 MHz
12 MHz
1
12 MHz
24
300 MHz
12 MHz
1
12 MHz
29
360 MHz
16 MHz
1
16 MHz
14
240 MHz
16 MHz
2
8 MHz
49
400 MHz
19.2 MHz
2
9.6 MHz
29
288 MHz
19.2 MHz
2
9.6 MHz
39
384 MHz
20 MHz
2
10 MHz
39
400 MHz
48 MHz
3
16 MHz
19
320 MHz
48 MHz
4
12 MHz
29
360 MHz
48 MHz
6
8 MHz
39
320 MHz
<注意事項>
−
PLL 特性はお使いの製品のデータシートを参照してください。
−
PLLin の周波数下限・上限はお使いの製品のデータシートを参照してください。
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
23
CHAPTER 2: リファレンスクロックセレクタ
3. 動作仕様
P E R I P H E R A L
3.3
M A N U A L
リセットセットアップ
GDC サブシステムのリセットセットアップ手順を Figure 3-2 に示します。
Figure 3-2 リセットセットアップ
Hardware Reset
Reference Clocks setting
Interrupt setting/
factor force clear?
Want to change the
Reference Clocks setting?
NO
NO
YES
Set GCSR=0x0000
YES
APB2 Bus-Reset enable
(Set APBC2_PSR.APBC2RST=1)
Set GCCR.GSSEN=0
APB2 Bus-Reset disable
(Set APBC2_PSR.APBC2RST=0)
Set GPCR1.GPLLEN=0
Set GRCR.RSTEN=1
Read the APBC2_PSR Register
Set GRCR.RSTEN=0
APBC2_PSR.
APBC2RST=0 ?
YES
NO
Read the GRCR Register
NO
GRCR.RSTEN=0 ?
YES
Reference Clocks setting
End
24
CONFIDENTIAL
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 2: リファレンスクロックセレクタ
4. レジスタ
P E R I P H E R A L
4.
M A N U A L
レジスタ
リファレンスクロックセレクタのレジスタ詳細について説明します。
リファレンスクロックセレクタのレジスタ一覧
略語
参照先
GCCR
GDC クロック制御レジスタ
4.1
GPCR1
GDC PLL 制御レジスタ 1
4.2
GPCR2
GDC PLL 制御レジスタ 2
4.3
GPCR3
GDC PLL 制御レジスタ 3
4.4
GPCR4
GDC PLL 制御レジスタ 4
4.5
GP_STR
GDC PLL 状態レジスタ
4.6
GPINT_ENR
GDC PLL 割込みイネーブルレジスタ
4.7
GPINT_CLR
GDC PLL 割込み要因クリアレジスタ
4.8
GPINT_STR
GDC PLL 割込み要因レジスタ
4.9
GCSR
GDC クロック選択レジスタ
4.10
GRCR
GDC リセット制御レジスタ
4.11
GMCR
GDC モード制御レジスタ
4.12
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
Register 名
25
CHAPTER 2: リファレンスクロックセレクタ
4. レジスタ
P E R I P H E R A L
4.1
M A N U A L
GCCR
GCCR レジスタは、GDCPLL 出力クロックの出力有効・無効を設定します。
レジスタ構成
bit
7
6
5
4
3
2
1
0
Field
予約
GSSEN
属性
-
R/W
初期値
0b0000000
0b0
レジスタ機能
[bit7:1] 予約: 予約ビット
このビットからは“0b0000000”が読み出されます。
書込みの場合には“0b0000000”を設定してください。
[bit0] GSSEN: GDCPLL 出力クロック設定ビット
説明
bit
0
クロックが出力されません。
1
クロックが出力されます。
<注意事項>
−
26
CONFIDENTIAL
本レジスタはソフトウェア・リセットでは初期化されません。
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 2: リファレンスクロックセレクタ
4. レジスタ
P E R I P H E R A L
4.2
M A N U A L
GPCR1
GPCR1 レジスタは GDCPLL 入力クロック選択と、発振有効・無効を設定します。
レジスタ構成
bit
7
6
5
4
3
2
1
0
Field
予約.
GPINC
GPLLEN
属性
-
R/W
R/W
初期値
0b000000
0b0
0b0
レジスタ機能
[bit7:2] 予約: 予約ビット
このビットからは“0b000000”が読み出されます。
書込みの場合には“0b000000”を設定してください。
[bit1] GPINC: GDC PLL 入力クロック選択ビット
説明
bit
0
メインクロックを選択します。
1
高速 CR クロックを選択します。
[bit0] GPLLEN: GDC PLL 発振制御レジスタ
説明
bit
0
発振しません。
1
発振します。
<注意事項>
−
本レジスタはソフトウェア・リセットでは初期化されません。.
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
27
CHAPTER 2: リファレンスクロックセレクタ
4. レジスタ
P E R I P H E R A L
4.3
M A N U A L
GPCR2
GPCR2 レジスタは PLL 発振安定化待ち時間を設定します。
レジスタ構成
bit
7
6
5
4
3
2
1
Field
予約
属性
-
R/W
初期値
0b00000
0b000
0
GPOWT
レジスタ機能
[bit7:3] 予約: 予約ビット
このビットからは“0b00000”が読み出されます。
書込みの場合には“0b00000”を設定してください。
[bit2:0] GPOWT: GDC PLL 発振安定待ち時間設定ビット
説明
bit[2:0]
000
29 サイクル
001
210 サイクル
(Approx. 256 µsec, Fin = 4 MHz)
010
211 サイクル
(Approx. 512 µsec, Fin = 4 MHz)
011
212 サイクル
(Approx. 1024 µsec, Fin = 4 MHz)
100
213 サイクル
(Approx. 2048 µsec, Fin = 4 MHz)
101
214 サイクル
(Approx. 4096 µsec, Fin = 4 MHz)
15
サイクル
110
2
111
216 サイクル
(Approx. 128 µsec, Fin = 4 MHz)
(Approx. 8192 µsec, Fin = 4 MHz)
(Approx. 16384 µsec, Fin = 4 MHz)
<注意事項>
−
28
CONFIDENTIAL
本レジスタはソフトウェア・リセットでは初期化されません。
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 2: リファレンスクロックセレクタ
4. レジスタ
P E R I P H E R A L
4.4
M A N U A L
GPCR3
GPCR3 レジスタは、GDCPLL の分周比を設定します。
レジスタ構成
bit
7
6
5
4
3
2
Field
予約
属性
-
R/W
初期値
0b000
0b00000
1
0
GPLLK
レジスタ機能
[bit7:5] 予約: 予約ビット
このビットからは“0b00000”が読み出されます。
書込みの場合には“0b00000”を設定してください。
[bit4:0] GPLLK: GDCPLL 入力クロック分周比設定ビット
説明
bit[4:0]
00000
分周比: 1
00001
分周比: 2
00010
分周比: 3
(続き)
11111
分周比: 32
<注意事項>
−
本レジスタはソフトウェア・リセットでは初期化されません。
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
29
CHAPTER 2: リファレンスクロックセレクタ
4. レジスタ
P E R I P H E R A L
4.5
M A N U A L
GPCR4
GPCR4 レジスタは、GDCPLL の分周比を設定します。
レジスタ構成
bit
7
6
5
4
3
Field
予約
属性
-
R/W
初期値
0b0
0b0011111
2
1
0
GPLLN
レジスタ機能
[bit7]予約: 予約ビット
このビットからは“0b0”が読み出されます。
書込みの場合には“0b0”を設定してください。
[bit6:0] GPLLN: GDCPLL 入力クロック分周比設定ビット
説明
bit[6:0]
000000
から
設定できません。
0001011
0001100
分周比: 13
0001101
分周比: 14
(続き)
0011111
分周比: 32
(続き)
1100011
分周比: 100
1100100
から
設定できません。
1111111
<注意事項>
−
GDC PLL の発振周波数範囲は、200 MHz から 400 MHz です。
−
30
CONFIDENTIAL
本レジスタはソフトウェア・リセットでは初期化されません。
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 2: リファレンスクロックセレクタ
4. レジスタ
P E R I P H E R A L
4.6
M A N U A L
GP_STR
GP_STR レジスタは、GDCPLL の発振状態を表示します。
レジスタ構成
bit
7
6
5
4
3
2
1
0
Field
予約
GPRDY
属性
-
R/W
初期値
0b0000000
0b0
レジスタ機能
[bit7:1] 予約: 予約ビット
このビットからは“0b0000000”が読み出されます。
書込みの場合には“0b0000000”を設定してください。
[bit0] GPRDY: GDC PLL 発振状態表示ビット
説明
bit
0
GDCPLL 発振安定化待ち時間は満了していない。
1
GDCPLL 発振安定化待ち時間は満了した。
<注意事項>
−
本レジスタは、ソフトウェア・リセットでは初期化されません。
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
31
CHAPTER 2: リファレンスクロックセレクタ
4. レジスタ
P E R I P H E R A L
4.7
M A N U A L
GPINT_ENR
GPINT_ENR レジスタは、GDCPLL 発振安定化待ち時間割込みイネーブルを設定します。
レジスタ構成
bit
7
6
5
4
3
2
1
0
Field
予約
GPCSE
属性
-
R/W
初期値
0b0000000
0b0
レジスタ機能
[bit7:1] 予約: 予約ビット
このビットからは“0b0000000”が読み出されます。
書込みの場合には“0b0000000”を設定してください。
[bit0] GPCSE: GDCPLL 発振安定化待ち時間割込みイネーブルビット
説明
bit
0
GDCPLL 発振安定化待ち時間割込みを禁止。
1
GDCPLL 発振安定化待ち時間割込みを許可。
<注意事項>
−
32
CONFIDENTIAL
本レジスタは、ソフトウェア・リセットでは初期化されません。
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 2: リファレンスクロックセレクタ
4. レジスタ
P E R I P H E R A L
4.8
M A N U A L
GPINT_CLR
GPINT_CLR レジスタは、割込み要因ビットをクリアします。
レジスタ構成
bit
7
6
5
4
3
2
1
0
Field
予約
GPCSC
属性
-
R/W
初期値
0b0000000
0b0
レジスタ機能
[bit7:1] Reserved: Reserved bits
このビットからは“0b0000000”が読み出されます。
書込みの場合には“0b0000000”を設定してください。
[bit0] GPCSC: GDCPLL 発振安定待ち完了割込み要因クリアビット
説明
bit
0
PLL 発振安定待ち完了割込み要因は書込みに影響されません。
1
PLL 発振安定待ち完了割込み要因クリアを行います。
<注意事項>
−
本レジスタは、ソフトウェア・リセットでは初期化されません。
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
33
CHAPTER 2: リファレンスクロックセレクタ
4. レジスタ
P E R I P H E R A L
4.9
M A N U A L
GPINT_STR
The GPINT_STR レジスタは、割込み状態を表示します。
レジスタ構成
bit
7
6
5
4
3
2
1
0
Field
予約
GPCSI
属性
-
R/W
初期値
0b0000000
0b0
レジスタ機能
[bit7:1] 予約: 予約ビット
このビットからは“0b0000000”が読み出されます。
書込みの場合には“0b0000000”を設定してください。
[bit0] GPCSI: GDCPLL 発振安定待ち完了割込み状態ビット
説明
bit
0
GDCPLL 発振安定待ち完了割込みはアサートされていません。
1
GDCPLL 発振安定待ち完了割込みはアサートされました。
<注意事項>
−
34
CONFIDENTIAL
本レジスタは、ソフトウェア・リセットでは初期化されません。
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 2: リファレンスクロックセレクタ
4. レジスタ
P E R I P H E R A L
M A N U A L
4.10 GCSR
GCSR レジスタは、各リファレンスクロックの出力を制御、またソースクロック選択を設定します。
レジスタ構成
bit
15
14
13
12
11
10
9
8
Field
予約
PCG
予約
PSEL
属性
-
R/W
-
R/W
初期値
0b000
0b0
0b000
0b0
bit
7
6
5
4
3
2
1
予約
0
予約
ACG
属性
-
R/W
-
R/W
初期値
0b000
0b0
0b00
0b00
Field
ASEL
レジスタ機能
[bit15:13] 予約: 予約ビット
このビットからは“0b000”が読み出されます。
書込みの場合には“0b000”を設定してください。
[bit12] PCG: HCLK 選択時の周辺リファレンスクロック出力イネーブル設定ビット
説明
bit
0
周辺リファレンスクロックを出力しません。
1
周辺リファレンスクロックを出力します。
<注意事項>
−
−
本ビットは、ソフトウェア・リセットではクリアされません。
PSEL フィールドに書込みする場合、本フィールドに 0 を書き込んで周辺リファレンスクロック出
力を停止してから、書込みしてください。
[bit11:9] 予約: 予約ビット
このビットからは“0b000”が読み出されます。
書込みの場合には“0b000”を設定してください。
[bit8] PSEL: 周辺リファレンスクロック選択ビット
説明
bit
0
GDC 出力クロックを選択します。
1
HCLK を選択します。
<注意事項>
−
本ビットは、ソフトウェア・リセットではクリアされません。
[bit7:5] 予約: 予約ビット
このビットからは“0b000”が読み出されます。
書込みの場合には“0b000”を設定してください。
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
35
CHAPTER 2: リファレンスクロックセレクタ
4. レジスタ
P E R I P H E R A L
M A N U A L
[bit4] ACG: GDC リファレンスクロック出力イネーブル設定ビット
GDC リファレンスクロックのソースクロックとして、GDCPLL 出力クロック以外のソースを選択した時に
有効です。
説明
bit
0
GDC リファレンスクロックを出力しません。
1
GDC リファレンスクロックを出力します。
<注意事項>
−
−
本ビットは、ソフトウェア・リセットではクリアされません。
ASEL フィールドに書込みする場合、本フィールドに 0 を書き込んで GDC リファレンスクロック
出力を停止してから、書込みしてください。
[bit3:2] 予約: 予約ビット
このビットからは“0b00”が読み出されます。
書込みの場合には“0b00”を設定してください。
[bit1:0] ASEL: GDC リファレンスクロック選択ビット
説明
bit1:0
00
GDCPLL 出力クロックを選択します。
01
HCLK を選択します。
10
メイン PLL 出力クロックを選択します。
11
HCLK を選択します。
<注意事項>
−
36
CONFIDENTIAL
本ビットは、ソフトウェア・リセットではクリアされません。
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 2: リファレンスクロックセレクタ
4. レジスタ
P E R I P H E R A L
M A N U A L
4.11 GRCR
GRCR レジスタは、GDC サブシステムのソフトウェア・リセットを設定します。
レジスタ構成
bit
7
6
5
4
3
2
1
0
Field
予約
RESETN
属性
-
R/W
初期値
0b0000000
0b0
レジスタ機能
[bit7:1] 予約: 予約ビット
このビットからは“0b0000000”が読み出されます。
書込みの場合には“0b0000000”を設定してください。
[bit0] RSTEN: GDC サブシステムのソフトウェア・リセット設定レジスタ
説明
bit
0
ソフトウェア・リセット解除 (GDC サブシステムは動作状態)
1
ソフトウェア・リセット有効 (GDC サブシステムはリセット状態)
<注意事項>
−
−
本ビットは、ソフトウェア・リセットではクリアされません。
GDC サブシステムのソフトウェア・リセット解除時、各リファレンスクロックの出力を停止してか
ら、解除してください。
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
37
CHAPTER 2: リファレンスクロックセレクタ
4. レジスタ
P E R I P H E R A L
M A N U A L
4.12 GMCR
GMCR レジスタは、タイマーモード時の GDCPLL の動作を設定します。
レジスタ構成
bit
7
6
5
4
3
2
1
0
Field
予約
TEN
属性
-
R/W
初期値
0b0000000
0b0
レジスタ機能
[bit7:1] 予約: 予約ビット
このビットからは“0b0000000”が読み出されます。
書込みの場合には“0b0000000”を設定してください。
[bit0] TEN: タイマーモード時の GDCPLL 動作設定ビット
設定
bit
0
GDCPLL は発振を停止します。
1
GDCPLL はタイマーモード移行前の動作設定を保持します。
<注意事項>
−
38
CONFIDENTIAL
本ビットは、ソフトウェア・リセットではクリアされません。
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
GDC サブシステム制御部の機能と動作について説明します。
1. 概要
2. ブロック図
3. 機能と動作
4. レジスタ
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
39
CHAPTER 3: GDC サブシステム制御
1. 概要
P E R I P H E R A L
1.
M A N U A L
概要
GDC サブシステム制御部の概要を説明します。
1.1
機能概要
GDC サブシステム制御部は以下のクロック分周回路が実装されます。





40
CONFIDENTIAL
GDC クロック分周回路
CONFIG クロック分周回路
HyperBus インタフェース分周回路
SDRAM インタフェース分周回路
QSPI インタフェース分周回路
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
2. ブロック図
P E R I P H E R A L
2.
M A N U A L
ブロック図
Figure 2-1 GDC サブシステムのブロック図
Reference Clock for the GDC clock
Reference Clock Selector
PLL for the GDC Sub system
Main
Oscillation
circuit
High-speed
CR
Oscillation
circuit
K frequency
division
PLL
IN
PLL
Analog
PLL
OUT
FB
reg
N frequency
division
reg
reg
CLKPLL
Base clock
(HCLK)
Reference Clock for the peripherals
reg
DIV 2 to 255
frequency
division
(default 4)
reg
reg
reg
Sub system control
GDC clock
*1
DIV 2 to 8
frequency
division
(default 2)
DIV 2.0 to
255.996
frequency
division
(default 65.875)
reg
*2
DISPLAY clock
reg
*3
DIV 2 to 255
frequency
division
(default 4)
reg
*4
SDRAM interface clock
reg
*5
DIV 2 to 255
frequency
division
(default 4)
reg
*6
DIV 4 to 32
frequency
division
(default 4)
reg
CONFIG clock
QSPI interface clock
reg
*7
HyperBus interface clock
*8
*1: GDC_ClcokDivider: GDCClockSelect (Division ration of GDC clock generation from the Reference
clock for GDC clock)
*2: dsp0_ClockDivider: dsp0ClockDivider (Division ratio from the Reference clock for peripherals)
*3: dsp0_DomaonControl: dsp0_ClockEnable (Display clock output control)
*4: SDRAMC_ClockDivider: SDRAMC_ClockDivider (Division ratio from the Reference clock for
peripherals)
*5: SDRAMC_DomainControl: SDRAMC_ClockEnable (SDRAM interface clock output control)
*6: HSSPIC_ClockDivider: HSSPIC_ClockDivider (Division ratio from the Reference clock for
peripherals)
*7: HSSPIC_DomainControl: HSSPIC_ClockEnable (Division ratio from the Reference clock for
peripherals)
*8: RPCC_ClockDivider: RPCC_ClockDivider (Division ratio from the Reference clock for peripherals)
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
41
CHAPTER 3: GDC サブシステム制御
3. 機能と動作
P E R I P H E R A L
3.
M A N U A L
機能と動作
GDC サブシステム制御部の機能と動作について説明します。
3.1
概要
GDC サブシステム内のクロック設定について説明します。
3.1.1
リファレンスクロック
 GDC クロックのリファレンスクロック
GDC クロックと CONFIG クロックは、このリファレンスクロックから生成されます。このリファレンスク
ロックは、3つのソースクロックから選択できます。詳細は2章を参照してください。
 GDC 周辺クロックのリファレンスクロック
GDC 周辺インタフェースクロックは、このリファレンスクロックから生成されます。このリファレンスク
ロックは、2つのソースクロックから選択できます。詳細は2章を参照してください。
3.1.2
GDC クロック
GDC クロックは、GDC Core 部と GDC バスを駆動します。
3.1.3
CONFIG クロック
CONFIG クロックは、GDC サブシステムの設定・状態レジスタを駆動します。
3.1.4
GDC 周辺インタフェースクロック
GDC 周辺インタフェースクロックは、GDC 周辺クロックのリファレンスクロックから生成されます。
 ディスプレイクロック
dsp0 クロックは、GDC コア内のディスプレイコントローラを駆動します。
 ドットクロック
ドットクロックは外部 TFT パネルを駆動します。ドットクロックは GDC コアのディスプレイコントローラ
で2分周され出力されます。
 SDRAM インタフェースクロック
SDRAM インタフェースクロックは、GDC サブシステムの SDRAM コントローラと外部 SDAM を駆動しま
す。
 QSPI インタフェースクロック
QSPI インタフェースクロックは、GDC サブシステムの QSPI コントローラと外部 QSPI メモリを駆動しま
す。
 HyperBus インタフェースクロック
HyperBus インタフェースクロックは、GDC サブシステムの HyperBus コントローラと外部 HyperBus メモリ
を駆動します。
42
CONFIDENTIAL
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
3. 機能と動作
P E R I P H E R A L
3.2
M A N U A L
GDC クロックセットアップ
GDC クロック周波数は、GDC サブシステム制御部のレジスタ GDC_ClockDivider の GDC_ClockSelect
フィールドの内容で決定されます。
 GDC クロック設定方法
1. GDC クロックのリファレンスクロックを選択し、そのクロック出力を有効化します。詳細は2章を参
照してください。
2. GDC_ClockDivider レジスタの GDC_ClockSelect フィールドにリファレンスクロックからの分周比を設
定します。回路の実装上、この分周回路は固定小数分周回路が実装されていますが、分周比の小数部
分は 0x00 を設定してください。
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
43
CHAPTER 3: GDC サブシステム制御
3. 機能と動作
P E R I P H E R A L
3.3
M A N U A L
CONFIG クロックセットアップ
CONFIG クロック周波数は、GDC サブシステム制御部のレジスタ CnfigClockControl の ConfigClockSelect
フィールドの内容で決定されます。CONFIG クロックは GDC クロックを分周して生成されます。
CONFIG クロックは GDC クロックが生成されると、自動的に生成されますので、分周比設定の他に設定す
る項目はありません。
3.4
ディスプレイクロックとドットクロック生成の概要
GDC サブシステム制御部に実装されている、ディスプレイクロック生成用のクロック分周回路は、GDC 周
辺クロックのリファレンスクロックを分周し、ディスプレイクロックを生成します。この分周回路は固定小
数分周方式を採用しています。この固定小数分周回路は、リファレンスクロックの周波数を変更することな
く、様々な解像度を持った外部 TFT パネルインタフェースに対応することができます。
ドットクロックは、ディスプレイクロックを二分周して生成されます。
ドットクロックは、外部 TFT パネル用出力データを基準にして、その位相を調整することができますので、
様々な外部 TFT パネルの入力タイミング条件に調整することができます。
ディスプレイクロック周波数は動作中に変更することが可能です。
3.4.1
ディスプレイクロック生成とリセット制御
固定小数分周回路により、GDC 周辺クロックのリファレンスクロックから、ディスプレイクロックとドッ
トクロックを生成します。
外部 TFT パネルのドットクロック周波数仕様を満足するドットクロック生成手順を以下に示します。
リファレンスクロックを、ドットクロック周波数の2倍の値で割ります。
この結果の小数部を 8 桁に丸めます。
上記を dsp0_ClcokDivider レジスタの GDCClcokSelect フィールドに設定します。
dsp0_DomainControl レジスタの dsp0ClockEnable フィールドに 1 を設定します。
ClockDomainStatus レジスタの DspClockDomainReady フィールドが 1 になっていることを確認します。
これは、ディスプレイクロックとドットクロックが供給されていることを確認するために行います。
6. dsp0_DomaonControl レジスタの dsp0SoftwareReset フィールドに 0 を設定します。
1.
2.
3.
4.
5.
上記 3.の GDCClockSelect フィールドは動作中に変更することができ、ディスプレイクロックとドットク
ロック周波数を変更することが可能です。
<注意事項>
−
GDC サブシステムにおいて、ディスプレイクロックとドットクロックの周波数関係は 2:1 である必
要があります。これを満足するために GDC コア部の DisEngCfg ClockCtrl レジスタの設定を初期値
から変更しないでください。詳細は FM4 ファミリ ペリフェラルマニュアル GDC(コア)編を参照し
−
44
CONFIDENTIAL
てください。
ディスプレイクロックの上限周波数については、お使いの製品のデータシートを参照してください。
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
3. 機能と動作
P E R I P H E R A L
3.4.2
M A N U A L
ディスプレイクロックの出力位相シフト
外部接続したディスプレイパネルのセットアップとホールドタイムを満足させるために、ディスプレイク
ロックの出力位相をシフトすることが可能です。
dsp0_ClockShift レジスタの dsp0_ClockOffset フィールドの設定にしたがって、リファレンスクロック周期粒
度で 180°まで出力位相をシフトすることが可能です。180°以上シフトさせる場合は、dsp0_ClockInvert
フィールドを設定し、ディスプレイクロックの極性を反転させます。
dsp0_ClockOffset と dsp0_ClockInvert フィールドは、dsp0_DomainControl レジスタの dsp0_ClockEnable
フィールドに 1 を設定している時は、変更できません。
3.4.3
ディスプレイクロックのセットアップ方法
3.4.1 ディスプレイクロック生成とリセット制御を参照してください。
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
45
CHAPTER 3: GDC サブシステム制御
3. 機能と動作
P E R I P H E R A L
3.5
M A N U A L
HyperBus インタフェースクロックセットアップ
HyperBus インタフェースクロックの周波数は、RPCC_ClockDivider レジスタの RPCC_ClockDivider
フィールドを設定することにより変更できます。HyperBus インタフェースクロックは、GDC 周辺リファ
レンスクロックを分周して生成されます。
RPCC_ClockDivider フィールドを設定後、RPCC_DomainControl レジスタの RPCC_ClockEnable フィールドに
1 を書き込み、HyperBus インタフェースクロックの供給を開始します。
ClockDomainStatus レジスタの RpcClockDomainReady フィールドが 1 になっていることを確認してから、
HyperBus インタフェースを動作させてください。
HyperBus インタフェース動作中は、HyperBus インタフェースクロック周波数を変更することができません。
これを変更する場合は以下の手順に従ってください。
1. RPCC_ClockEnable フィールドに 0 を設定して、HyperBus インタフェースクロックの供給を停止しま
す。
2. GDC 周辺リファレンスクロックの供給を停止します。詳細は二章を参照してください。
3. RPCC_ClockDivider フィールドを更新します。
4. GDC 周辺リファレンスクロックの供給を開始します。詳細は二章を参照してください。
5. RPCC_ClockEnable フィールドに 1 を設定して HyperBus インタフェースクロックの供給を開始します。
<注意事項>
−
HyperBus インタフェースクロックの上限周波数については、お使いの製品のデータシートを参照
してください。
3.6
SDRAM インタフェースクロックセットアップ
SDRAM インタフェースクロックの周波数は、SDRAMC_ClockDivider レジスタの SDRAMC_ClockDivider
フィールドを設定することにより変更できます。SDRAM インタフェースクロックは、GDC 周辺リファ
レンスクロックを分周して生成されます。
SDRAMC_ClockDivider フィールドを設定後、SDRAMC_DomainControl レジスタの SDRAMC_ClockEnable
フィールドに 1 を書き込み、SDRAM インタフェースクロックの供給を開始します。また、
SDRAMC_DomainControl レジスタの SDRAMC_SoftwareReset フィールドに 0 を設定し、このクロックドメ
インのリセットを解除します。
ClockDomainStatus レジスタの SdramClockDomainReady フィールドが 1 になっていることを確認してから、
HyperBus インタフェースを動作させてください。
SDRAMC_ClockDivider フィールドは、SDRAM インタフェース動作中に変更することができます。
<注意事項>
−
SDRAMC_ClockDivider フィールドの小数部は 0x00 を設定してください。
−
SDRAM コントローラ動作を停止するために、SDRAMC_SoftwareReset フィールドに再度 1 を設
定することは可能です。この後に再度 SDRAMC_SoftwareReset フィールドに 0 を設定し、SDRAM
コントローラの動作を再開させることはできません。
−
SDRAMC_SoftwareReset フィールドに 1 を設定し、SDRAM コントローラ動作を停止後、動作再
開する場合は、GDC サブシステム全体にソフトウェアリセットを発行する必要があります。詳細は
−
SDRAM インタフェースクロックの上限周波数については、お使いの製品のデータシートを参照し
二章を参照してください。
てください。
46
CONFIDENTIAL
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
3. 機能と動作
P E R I P H E R A L
3.7
M A N U A L
QSPI インタフェースクロックセットアップ
QSPI インタフェースクロックの周波数は、HSSPIC_ClockDivider レジスタの HSSPI_ClockDivider フィール
ドを設定することにより変更できます。QSPI インタフェースクロックは、GDC 周辺リファレンスク
ロックを分周して生成されます。
QSPI シリアルクロックは、GDC サブシステムで QSPI インタフェースクロックを2分周して生成され出力
します。このため、QSPI インタフェースクロック周波数は、QSPI シリアルクロック周波数の2倍を設定す
る必要があります。
HSSPIC_ClockDivider フィールドを設定後、HSSPIC_DomainControl レジスタの HSSPIC_ClockEnable
フィールドに 1 を書き込み、QSPI インタフェースクロックの供給を開始します。また、
HSSPIC_DomainControl レジスタの HSSPIC_SoftwareReset フィールドに 0 を設定し、このクロックドメイン
のリセットを解除します。
ClockDomainStatus レジスタの RpcClockDomainReady フィールドが 1 になっていることを確認してから、
HyperBus インタフェースを動作させてください。
HSSPIC_ClockDivider フィールドは、QSPI インタフェース動作中に変更することができます。
<注意事項>
−
HSSPIC_ClockDivider フィールドの小数部は 0x00 を設定してください。
−
QSPI コントローラ動作を停止するために、HSSPIC_SoftwareReset フィールドに再度 1 を設定す
ることは可能です。この後に再度 HSSPIC_SoftwareReset フィールドに 0 を設定し、SDRAM コン
トローラの動作を再開させることはできません。
−
−
HSSPIC_SoftwareReset フィールドに 1 を設定し、QSPI コントローラ動作を停止後、動作再開す
る場合は、GDC サブシステム全体にソフトウェアリセットを発行する必要があります。詳細は二章
を参照してください。
QSPI インタフェースクロックの上限周波数については、お使いの製品のデータシートを参照して
ください。
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
47
CHAPTER 3: GDC サブシステム制御
3. 機能と動作
P E R I P H E R A L
M A N U A L
各クロックの設定例
3.8
GDC サブシステム内のクロック設定例について説明します。
<注意事項>
−
3.8.1
各クロックの上限周波数については、お使いの製品のデータシートを参照してください。
例1
3.8.1.1
レジスタフィールド設定
フィールド名
設定値
説明
GDCPLL 出力クロック有効とします。
GSSEN *1
0b1
GPINC *1
0b0
GPLLEN *1
0b0
GDCPLL を有効にします。
GPOWT *1
0b000
GDCPLL 発振安定化待ち時間を約 128 µsec に設定します。
GPLLK *1
0
K 分周比を 1 に設定します。PLL 入力クロックは 4 MHz です。
GPLLN *1
99
N 分周比を 99 に設定し、GDCPLL 逓倍数を 100 に設定します。
PCG *1
0b0
PSEL *1
0b0
ACG *1
0b0
ASEL *1
0b00
GDC リファレンスクロックとして GDCPLL 出力を選択します。
RESETN *1
0b0
GDC サブシステム全体のソフトウェアリセットを解除します。
TEN *1
0b0
タイマーモード時に GDCPLL の発振を停止します。
GDCClockSelect *2
0x0300
GDC リファレンスクロックからの分周比を 3 に設定します。
CNFIGClockSelect *2
0b001
GDC クロックからの分周比を 2 に設定します。
dsp0_Clock_Divider *2
0x2150
GDC 周辺リファレンスクロックからの分周比を 33.3125 に設定します。
SDRAMC_ClockDivider *2
0x0500
GDC 周辺リファレンスクロックからの分周比を 5 に設定します。
0b000
GDC 周辺リファレンスクロックからの分周比を 4 に設定します。
RPCC_ClockDivider *2
GDCPLL の入力クロックとして、メインクロックを選択します。この例ではメインクロ
ック周波数は 4 MHz です。
PSEL を GDCPLL 出力選択に設定しているため、このフィールドを 1 に設定する必要は
ありません。
GDC 周辺リファレンスクロックとして GDCPLL 出力を選択します。
ASEL を GDCPLL 出力選択に設定しているため、このフィールドを 1 に設定する必要は
ありません。
*1: 詳細は 2.4 章を参照してください。
*2: 詳細は 3.4 章を参照してください。
3.8.1.2
各クロックの出力周波数
出力クロック名
周波数
説明
GDC クロック
133 MHz
400 MHz / 3 = 133 MHz
CONFIG クロック
66 MHz
133 MHz / 2 = 66 MHz
ディスプレイクロック
12.0075 MHz
400 MHz / 33.3125 = 12.0075 MHz
ドットクロック
6.00375 MHz
SDRAM インタフェースク
ロック
HyperBus インタフェースク
ロック
48
CONFIDENTIAL
12.0075 / 2 = 6.00375 MHz。ドットクロックは GDC 内部でディスプレイクロックを2分周
します。
80 MHz
400 MHz / 5 = 80 MHz
100 MHz
400 MHz / 4 = 100 MHz
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
3. 機能と動作
P E R I P H E R A L
3.8.2
M A N U A L
例2
3.8.2.1
レジスタフィールド設定
フィールド名
設定値
説明
GDCPLL 出力クロック有効とします。
GSSEN *1
0b1
GPINC *1
0b0
GPLLEN *1
0b1
GDCPLL を有効にします。
GPOWT *1
0b000
GDCPLL 発振安定化待ち時間を約 128 µsec に設定します
GPLLK *1
1
K 分周比を 2 に設定します。PLL 入力クロックは 10 MHz です
GPLLN *1
31
N 分周比を 32 に設定し、GDCPLL 逓倍数を 32 に設定します。
PCG *1
0b0
PSEL *1
0b0
ACG *1
0b0
ASEL *1
0b00
RESETN *1
0b0
GDC サブシステム全体のソフトウェアリセットを解除します。
TEN *1
0b0
タイマモード時に GDCPLL の発振を停止します。
GDCClockSelect *2
0x0200
GDC リファレンスクロックからの分周比を 2 に設定します。
CNFIGClockSelect *2
0b001
GDC クロックからの分周比を 2 に設定します。
dsp0_Clock_Divider *2
0x1A90
GDC 周辺リファレンスクロックからの分周比を 26.5625 に設定します
SDRAMC_ClockDivider *2
0x0400
GDC 周辺リファレンスクロックからの分周比を 4 に設定します。
HSSPIC_ClockDivider *2
0x0200
GDC 周辺リファレンスクロックからの分周比を 2 に設定します。
GDCPLL の入力クロックとして、メインクロックを選択します。この例ではメインクロ
ック周波数は 20 MHz です。
PSEL を GDCPLL 出力選択に設定しているため、このフィールドを 1 に設定する必要は
ありません。
GDC 周辺リファレンスクロックとして GDCPLL 出力を選択します。
ASEL を GDCPLL 出力選択に設定しているため、このフィールドを 1 に設定する必要は
ありません。
ASEL を GDCPLL 出力選択に設定しているため、このフィールドを 1 に設定する必要は
ありません。
*1: 詳細は 2.4 章を参照してください。
*2: 詳細は 3.4 章を参照してください。
3.8.2.2
各クロックの出力周波数
出力クロック名
周波数
説明
CLKPLL_GDC
320 MHz
10 MHz x 32 = 320 MHz
GDC クロック
160 MHz
320 MHz / 2 = 160 MHz
CONFIG クロック
80 MHz
160 MHz / 2 = 80 MHz
ディスプレイクロック
12.047 MHz
320 MHz / 26.5625 = 12.047 MHz
ドットクロック
6.02352 MHz
SDRAM インタフェースク
ロック
QSPI インタフェースク
ロック
80 MHz
160 MHz
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
12.047 / 2 = 6.02352 MHz。ドットクロックは GDC 内部でディスプレイクロックを2分周
します。
320 MHz / 4 = 80 MHz
320 MHz / 2 = 160 MHz. QSPI シリアルクロックは QSPI インタフェースクロックを 2 分
周、出力されます。
49
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
4.
M A N U A L
レジスタ
GDC サブシステム制御部のレジスタ一覧を説明します。
<注意事項>
−
GDC サブシステム制御部レジスタはワードアクセスのみ可能です。
−
GDC サブシステム制御部レジスタへのバイトまたはハーフワードアクセスはできません。
GDC サブシステム制御部のレジスタ一覧
略語
参照先
レジスタ名
LockUnlock
ロック・アンロックレジスタ1
4.1
LockStatus
ロック状態レジスタ1
4.2
TEST (予約)
テスト (予約)
4.3
CnfigClockControl
CONFIG クロック設定レジスタ
4.4
VRamInterruptEnable
VRAM 割込みイネーブルレジスタ
4.5
TEST (予約)
テスト (予約)
4.6
VramInterruptClear
VRAM 割込み要因クリアレジスタ
4.7
VramInterruptStatus
VRAM 割込み要因レジスタ
4.8
ExtFlashDevSelect
外部 FLASH デバイス選択レジスタ
4.9
VramRemapDisable
VRAM リマップ設定レジスタ
4.10
PanicSwitch
パニックモード設定レジスタ
4.11
GDC_ClockDivider
GDC クロック設定レジスタ
4.12
WkupTriggerMask
ウェイクアップトリガーマスクレジスタ
4.13
ClockDomainStatus
クロックドメイン状態レジスタ
4.14
略語
参照先
レジスタ名
dsp0_LockUnlock
ロック・アンロックレジスタ2
4.15
dsp0_LockStatus
ロック状態レジスタ2
4.16
dsp0_ClockDivider
ディスプレイクロック設定レジスタ
4.17
dsp0_DomainControl
ディスプレイクロックドメイン制御レジスタ
4.18
dsp0_ClockShift
ディスプレイクロックシフト設定レジスタ
4.19
TEST (予約)
テスト (予約)
4.20
dsp0_PowerEnControl
ディスプレイパワーイネーブル制御レジスタ
4.21
dsp0_ClockGateModeControl
ディスプレイクロックゲートモード制御レジスタ
4.22
dsp0_ClockGateControl
ディスプレイクロックゲート制御レジスタ
4.23
−
50
CONFIDENTIAL
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
略語
レジスタ名
SDRAMC_ClockDivider
SDRAM インタフェースクロック設定レジスタ
4.24
SDRAMC_DomainControl
SDRAM インタフェースクロックドメイン制御レジスタ
4.25
HSSPIC_ClockDivider
QSPI インタフェースクロック設定レジスタ
4.26
HSSPIC_DomainControl
QSPI インタフェースクロックドメイン制御レジスタ
4.27
RPCC_ClockDivider
HyperBus インタフェースクロック設定レジスタ
4.28
RPCC_DomainControl
HyperBus インタフェースクロックドメイン設定レジスタ
4.29
略語
レジスタ名
参照先
vram_LockUnlock
ロック・アンロックレジスタ3
4.30
vram_LockStatus
ロック状態レジスタ3
4.31
vram_sram_select
VRAM ECC エリア設定レジスタ
4.32
TEST (予約)
テスト(予約)
4.33
TEST (予約)
テスト(予約)
4.34
TEST (予約)
テスト(予約)
4.35
TEST (予約)
テスト(予約)
4.36
TEST (予約)
テスト(予約)
4.37
TEST (予約)
テスト(予約)
4.38
TEST (予約)
テスト(予約)
4.39
TEST (予約)
テスト(予約)
4.40
vram_aberraddr_s0
VRAM ポート 0ECC エラー発生アドレス表示レジスタ
4.41
vram_aberraddr_s1
VRAM ポート 1ECC エラー発生アドレス表示レジスタ
4.42
vram_arbiter_priority
VRAM ボート優先順位設定レジスタ
4.43
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
参照先
51
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
4.1
M A N U A L
LockUnlock
LockUnlock レジスタは、このアドレスブロックの保護キーを設定します。
レジスタ機能に示す保護キーを書込みすることで、ロック状態が変更されます。不正キー書込み時は、バス
アクセスのエラーレスポンスが発生します。
レジスタ構成
bit
31
30
29
28
Field
LockUnlock
属性
W
初期値
0x00
bit
23
22
21
20
Field
27
26
25
24
19
18
17
16
11
10
9
8
3
2
1
0
LockUnlock
属性
W
初期値
0x00
bit
15
14
13
12
Field
LockUnlock
属性
W
初期値
0x00
bit
7
6
Field
5
4
LockUnlock
属性
W
初期値
0x00
レジスタ機能
[bit31:0] LockUnlock : 本アドレスブロックの保護キー設定ビット
保護キーを設定することにより、保護状態を変更することができます。
保護状態が有効な場合、本アドレスブロック内のレジスタにライトすることはできません。レジスタリード
を行うことはできます。特権アクセスが有効な場合、本レジスタブロック内のレジスタに特権ライト・特権
リードを行うことが可能です。このレジスタをリードすると、バスアクセスのエラーレスポンスが発生しま
す。
説明
bit[31:0]
ロックキー:アンロックカウンタをデクリメントします。アンロックカウンタがゼロになると本レジ
0x5651F763
スタブロック内レジスタはロックされ、ライトできなくなります。アンロックカウンタの初期値は
1 です。
0x691DB936
0xAEE95CDC
0xB5E2466E
0xFBE8B1E6
52
CONFIDENTIAL
アンロックキー:アンロックカウンタをインクリメントします。アンロックカウンタの最大値は 15
で、この値より大きな値にインクリメントされません。
特権アクセスキー:本アドレスブロックのレジスタへの特権アクセスを有効化します。
非特権アクセスキー: 本アドレスブロックのレジスタへの特権アクセスを無効化します。
フリーズキー:現在の保護状態を保持します。以後の本レジスタへのライトは無効化されます。
フリーズ状態はハードウェアまたはソフトウェアリセットで解除されます。
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
4.2
M A N U A L
LockStatus
LockStatus レジスタは、本アドレスブロックの保護状態を表示します。
レジスタ構成
bit
31
30
29
28
27
26
25
24
19
18
17
16
11
10
9
8
予約
Field
属性
R
初期値
0x00
bit
23
22
21
20
予約
Field
属性
R
初期値
0x00
bit
15
14
13
12
Field
予約
属性
R
R
初期値
0b0000000
0b0
Freeze
Status
bit
7
6
5
4
3
2
予約
1
0
Field
予約
属性
R
R
R
R
初期値
0b000
0b0
0b000
0b0
Privilege
Status
Lock
Status
レジスタ機能
[bit31:9]
予約: 予約ビット
このビットからは all ‘0’ が読み出されます。
[bit8]
FreezeStatus: フリーズ状態表示ビット
説明
bit
0
本レジスタブロックの保護状態を変更できます。
1
本レジスタブロックの保護状態を変更できません。
[bit7:5]
予約: 予約ビット
このビットからは all ‘0’ が読み出されます。
[bit4]
PrivilegeStatus: 特権アクセス状態表示ビット
説明
bit
0
本レジスタブロックのレジスタへの特権と非特権アクセスが可能です。
1
本レジスタブロックのレジスタへの特権アクセスのみが可能です。
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
53
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
[bit3:1]
M A N U A L
予約: 予約ビット
このビットからは all ‘0’ が読み出されます。
[bit0]
bit
54
CONFIDENTIAL
LockStatus: ロック状態表示ビット
説明
0
本レジスタブロックのレジスタへのライトは可能です。
1
本レジスタブロックのレジスタへのライトはできません。
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
4.3
M A N U A L
TEST (予約)
本レジスタは、デバイス内部のテスト用です。
書込み時は、初期値を書込みしてください。
レジスタ構成
bit
31
29
28
27
26
Field
予約
予約
属性
R/W
R/W
初期値
0x2
0x2
bit
23
22
21
20
19
18
Field
予約
予約
属性
R/W
R/W
初期値
0x4
0x4
bit
15
14
13
12
11
10
Field
予約
予約
属性
R/W
R/W
初期値
0x1
0x4
bit
7
6
5
4
3
2
Field
予約
予約
属性
R/W
R/W
初期値
0x1
0x0
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
30
25
24
17
16
9
8
1
0
55
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
4.4
M A N U A L
CnfigClockControl
CnfigClockControl レジスタは、CONFFIG クロックの分周比を設定します。
レジスタ構成
bit
31
30
29
28
27
26
25
24
19
18
17
16
11
10
9
8
3
2
1
0
予約
Field
属性
-
初期値
0x00
bit
23
22
21
20
予約
Field
属性
-
初期値
0x00
bit
15
14
13
12
予約
Field
属性
-
初期値
0x00
bit
7
6
5
4
Field
予約
ConfigClockSelect
属性
-
R/W
初期値
0b00000
0b001
レジスタ機能
[bit31:8]
予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
[bit7:3]
予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
[bit2:0]
ConfigClockSelect: CONFIG クロック分周比設定ビット
説明
bit[2:0]
56
CONFIDENTIAL
000
予約。この値を設定しないでください。
001
GDC クロックからの分周比: 2
010
GDC クロックからの分周比: 3
011
GDC クロックからの分周比: 4
100
GDC クロックからの分周比: 5
101
GDC クロックからの分周比: 6
110
GDC クロックからの分周比: 7
111
GDC クロックからの分周比: 8
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
4.5
M A N U A L
VRamInterruptEnable
VramInterruptEnable レジスタは、VRAM ECC エラー割込み有効または禁止を設定します。
レジスタ構成
bit
31
30
29
28
27
26
25
24
19
18
17
16
11
10
9
8
3
2
予約
Field
属性
-
初期値
0x00
bit
23
22
21
20
予約
Field
属性
-
初期値
0x00
bit
15
14
13
12
予約
Field
属性
-
初期値
0x00
bit
7
6
5
4
予約
Field
1
0
VramInterr
VramInterr
uptEnable
uptEnable
Sec1
Sec0
属性
-
R/W
R/W
初期値
0b000000
0b1
0b1
レジスタ機能
[bit31:8]
予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
[bit7:2]
予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
VramInterruptEnableSec1: VRAM ポート1の ECC エラー割込み制御ビット
[bit1]
説明
bit
0
割込み発生は禁止されています。
1
割込み発生は許可されています。
<注意事項>
−
このフィールドへの書込みは、リセット後の一回のみ許可されています。二回目以降の書込みアク
セスはバスアクセスのエラーレスポンスが発生し、本フィールド内容は変更されません。
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
57
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
VramInterruptEnableSec0: VRAM ポート 0 の ECC エラー割込み制御ビット
[bit0]
説明
bit
0
割込み発生は禁止されています。
1
割込み発生は許可されています。
<注意事項>
−
58
CONFIDENTIAL
このフィールドへの書込みは、リセット後の一回のみ許可されています。二回目以降の書込みアク
セスはバスアクセスのエラーレスポンスが発生し、本フィールド内容は変更されません。
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
4.6
M A N U A L
TEST (予約)
本レジスタは、デバイス内部のテスト用です。
レジスタ構成
bit
31
30
29
28
27
26
25
24
19
18
17
16
11
10
9
8
3
2
予約
Field
属性
-
初期値
0x00
bit
23
22
21
20
予約
Field
属性
-
初期値
0x00
bit
15
14
13
12
予約
Field
属性
-
初期値
0x00
1
0
Field
bit
7
6
5
予約
4
予約
予約
属性
-
W
W
初期値
0b000000
0b0
0b0
レジスタ機能
[bit31:2]
予約: 予約ビット
書込みの場合、all”0”を設定してください。
予約: デバイステスト用途
[bit1]
説明
bit
0
予約
1
予約
<注意事項>:
−
本フィールドには 0b0 のみを設定してください。
予約: デバイステスト用途
[bit0]
説明
bit
0
(for internal device test purpose)
1
(for internal device test purpose)
<注意事項>
−
本フィールドには 0b0 のみを設定してください。
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
59
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
4.7
M A N U A L
VramInterruptClear
VramInterruptClear レジスタは、VRAM ECC エラー割込み要因のクリアを設定します。
レジスタ構成
bit
31
30
29
28
27
26
25
24
19
18
17
16
11
10
9
8
予約
Field
属性
-
初期値
0x0
bit
23
22
21
20
予約
Field
属性
-
初期値
0x0
bit
15
14
13
12
予約
Field
属性
-
初期値
0x0
bit
7
6
5
4
3
予約
Field
2
1
0
VramInterrupt
VramInterrupt
ClearSec1
ClearSec0
属性
-
W
W
初期値
0b000000
0b0
0b0
レジスタ機能
[bit31:2]
予約: 予約ビット
書込みの場合、all”0”を設定してください。
[bit1]
VramInterruptClearSec1: VRAM ポート 1 ECC エラー割込み要因クリアビット
説明
bit
0
0b0 は書込みを禁止されています。
1
割込み要因をクリアします。
[bit0]
VramInterruptClearSec0: VRAM ポート 0 ECC エラー割込み要因クリアビット
説明
bit
60
CONFIDENTIAL
0
0b0 は書込みを禁止されています。
1
割込み要因をクリアします。
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
4.8
M A N U A L
VRamInterruptStatus
VRamInterruptStatus レジスタは、VRAM ECC エラー割込み要因を表示します。
レジスタ構成
bit
31
30
29
28
Field
予約
属性
-
初期値
0x0
bit
23
22
21
20
27
26
25
24
19
18
17
16
11
10
9
8
予約
Field
属性
-
初期値
0x0
bit
15
14
13
12
予約
Field
属性
-
初期値
0x0
bit
7
6
5
4
3
2
1
0
VramInterrupt
VramInterrupt
StatusSec1
StatusSec0
Field
予約
属性
-
R
R
初期値
0b000000
0b0
0b0
レジスタ機能
[bit31:2]
予約: 予約ビット
このビットからは all “0”が読み出されます。
[bit1]
VramInterruptStatusSec1: VRAM port1 ECC エラー割込み要因表示ビット
説明
bit
0
ECC エラー割込みは発生していません。
1
ECC エラー割込みは発生しています。
[bit0]
VramInterruptStatusSec0: VRAM port0 ECC エラー割込み要因表示ビット
説明
bit
0
ECC エラー割込みは発生していません。
1
ECC エラー割込みは発生しています。
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
61
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
4.9
M A N U A L
ExtFlashDevSelect
ExtFlashDevSelect レジスタは、外部接続メモリの種類を設定します。
レジスタ構成
bit
31
30
29
28
27
26
25
24
19
18
17
16
11
10
9
8
予約
Field
属性
-
初期値
0x0
bit
23
22
21
20
予約
Field
属性
-
初期値
0x0
bit
15
14
13
12
予約
Field
属性
-
初期値
0x0
bit
7
6
5
4
3
2
1
0
Field
予約
ExtFlashDevSelect
属性
-
R/W
初期値
0b0000000
0b1
レジスタ機能
[bit31:1]
予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
[bit0]
ExtFlashDevSelect: 外部メモリ選択ビット
説明
bit
62
CONFIDENTIAL
0
HyperBus メモリを接続する場合、0 を設定します。
1
QSPI メモリを接続する場合、1 を設定します。
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.10 VramRemapDisable
VramRemapDisable レジスタは、SDRAM 領域を VRAM 領域にリマップする設定をします。
レジスタ構成
bit
31
30
29
28
27
26
25
24
19
18
17
16
11
10
9
8
予約
Field
属性
-
初期値
0x0
bit
23
22
21
20
予約
Field
属性
-
初期値
0x0
bit
15
14
13
12
予約
Field
属性
-
初期値
0x0
bit
7
6
5
4
3
2
1
0
Field
予約
VramRemapDisable
属性
-
R/W
初期値
0b0000000
0b0
レジスタ機能
[bit31:1]
予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
[bit0]
VramRemapDisable: SDRAM 領域を VRAM 領域にリマップする設定ビット
説明
bit
0
SDRAM 領域先頭アドレスから VRAM サイズ分の領域を内蔵 VRAM にリマップします。
1
SDRAM 領域先頭アドレスから VRAM サイズ分の領域を内蔵 VRAM にリマップしません。
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
63
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.11 PanicSwitch
PanicSwitch レジスタは、ディスプレィパニックモードを設定します。
レジスタ構成
bit
31
30
29
28
27
26
25
24
19
18
17
16
11
10
9
8
3
2
予約
Field
属性
-
初期値
0x0
bit
23
22
21
20
予約
Field
属性
-
初期値
0x0
bit
15
14
13
12
予約
Field
属性
-
初期値
0x0
bit
7
6
5
4
1
0
Field
予約
PanicSwitch
属性
-
R/W
初期値
0b0000000
0b0
レジスタ機能
[bit31:1]
予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
[bit0]
PanicSwitch: ディスプレィパニックモード設定ビット
説明
bit
0
ディスプレィパニックモードを解除します。
1
ディスプレィパニックモードを有効にします。
.
<注意事項>:
−
64
CONFIDENTIAL
詳細は FM4 ファミリ ペリフェラルマニュアル GDC (Core)編を参照してください。
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.12 GDC_ClockDivider
GDC_ClockDivider レジスタは、リファレンスクロックからの GDC クロック分周比を設定します。
レジスタ構成
bit
31
30
29
28
27
26
25
24
19
18
17
16
10
9
8
2
1
0
予約
Field
属性
-
初期値
0x00
bit
23
22
21
Field
20
GDCClockSelect(整数部)
属性
R/W
初期値
0x04
bit
15
14
13
Field
12
11
GDCClockSelect(小数部)
属性
R/W
初期値
0x00
bit
7
6
5
4
3
Field
予約
属性
-
初期値
0x00
レジスタ機能
[bit31:24] 予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
[bit23:8] GDCClockSelect: GDC クロック分周比設定ビット
説明
bit15:0
0x0200
Division ratio : 2
0x0300
Division ratio : 3
0x0400
Division ratio : 4
0x0500
Division ratio : 5
(Continued)
0xFF00
Division ratio : 255
<注意事項>
−
−
−
整数部は 2 以上を設定してください。
小数部は 0x00 を設定してください。
GDC クロックの最大周波数は、お使いの製品のデータシートを参照してください。
[bit7:0]
予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
65
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.13 WkupTriggerMask
WkupTriggerMask レジスタは、CPU ウェイクアップトリガーのマスク設定を行います。ウェイクアップト
リガーは、タイマモードからランモードに遷移するトリガーとして使用されます。
レジスタ構成
bit
31
30
29
28
27
26
25
24
Field
予約
WTrigMaskRpc
WtrigMaskSdram
WTrigMaskQspi
属性
-
R/W
R/W
R/W
初期値
0b00000
0b0
0b0
0b0
bit
23
22
21
20
19
18
予約
Field
17
属性
-
R/W
初期値
0b00000
0b000
bit
15
14
13
Field
16
WTrigMaskGe
12
11
10
9
8
2
1
0
WTrigMaskGe
属性
R/W
初期値
0x00
bit
7
6
5
Field
4
3
WTrigMaskGe
属性
R/W
初期値
0x00
レジスタ機能
[bit31:27] 予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
[bit26]
bit
HyperBus インタフェースの IENOn でランモードに復帰しません。
1
HyperBus インタフェースの IENOn でランモードに復帰します。
bit
CONFIDENTIAL
説明
0
[bit25]
66
WtrigMaskRpc: HyperBus インタフェース設定ビット
WtrigMaskSdram: SDRAM インタフェース設定ビット
説明
0
SDRAM インタフェースの MerrInt でランモードに復帰しません。
1
SDRAM インタフェースの MerrInt でランモードに復帰します。
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
[bit24]
M A N U A L
WtrigMaskQspi: QSPI インタフェース設定ビット
説明
bit
0
QSPI インタフェースの IRQ_FAULT でランモードに復帰しません。
1
QSPI インタフェースの IRQ_FAULT でランモードに復帰します。
[bit23:19]
予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
[bit18:0]
WTrigMaskGe: GDC コア設定ビット
説明
bit18:0
0
GDC コアの当該イベント番号でランモードに復帰しません。
1
GDC コアの当該イベント番号でランモードに復帰します。
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
67
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.14 ClockDomainStatus
ClockDomainStatus レジスタは、GDC サブシステム内のクロックドメイン状態を表示します。
レジスタ構成
bit
31
30
29
28
27
26
25
24
19
18
17
16
11
10
9
8
予約
Field
属性
-
初期値
0x0
bit
23
22
21
20
予約
Field
属性
-
初期値
0x0
bit
15
14
13
12
予約
Field
属性
-
初期値
0x0
bit
7
6
5
4
予約
Field
3
2
1
0
Hsspi
Rpc
Sdram
DspClock
Clock
Clock
Clock
Domain
Domain
Domain
Domain
Ready
Ready
Ready
Ready
属性
-
R/W
R/W
R/W
R/W
初期値
0x0
0b0
0b0
0b0
0b0
レジスタ機能
[bit31:4]
予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
[bit3] HsspiClockDomainReady: QSPI インタフェースクロックドメイン状態表示ビット
bit
説明
0
クロックドメインにクロックが供給されていません。
1
クロックドメインにクロックが供給されています。
[bit2] RpcClockDomainReady: HyperBus インタフェースクロックドメイン状態表示ビット
bit
説明
0
クロックドメインにクロックが供給されていません。
1
クロックドメインにクロックが供給されています。
[bit1] SdramClockDomainReady: SDRAM インタフェースクロックドメイン状態表示ビット
bit
68
CONFIDENTIAL
説明
0
クロックドメインにクロックが供給されていません。
1
クロックドメインにクロックが供給されています。
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
[bit0] DspClockDomainReady: ディスプレイクロックドメイン状態表示ビット
説明
bit
0
クロックドメインにクロックが供給されていません。
1
クロックドメインにクロックが供給されています。
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
69
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.15 dsp_LockUnlock
dsp_LockUnlock レジスタは、このアドレスブロックの保護キーを設定します。
レジスタ機能に示す保護キーを書込みすることで、ロック状態が変更されます。不正キー書込み時は、バス
アクセスのエラーレスポンスが発生します。
レジスタ構成
bit
31
30
29
28
Field
LockUnlock
属性
W
初期値
0x00
bit
23
22
21
20
Field
27
26
25
24
19
18
17
16
11
10
9
8
3
2
1
0
LockUnlock
属性
W
初期値
0x00
bit
15
14
13
12
Field
LockUnlock
属性
W
初期値
0x00
bit
7
6
Field
5
4
LockUnlock
属性
W
初期値
0x00
レジスタ機能
[bit31:0] LockUnlock : 本アドレスブロックの保護キー設定ビット
保護キーを設定することにより、保護状態を変更することができます。
保護状態が有効な場合、本アドレスブロック内のレジスタにライトすることはできません。レジスタリード
を行うことはできます。特権アクセスが有効な場合、本レジスタブロック内のレジスタに特権ライト・特権
リードを行うことが可能です。このレジスタをリードすると、バスアクセスのエラーレスポンスが発生しま
す。
説明
bit[31:0]
ロックキー:アンロックカウンタをデクリメントします。アンロックカウンタがゼロになると本レジ
0x5651F763
スタブロック内レジスタはロックされ、ライトできなくなります。アンロックカウンタの初期値は
1 です。
0x691DB936
0xAEE95CDC
0xB5E2466E
0xFBE8B1E6
70
CONFIDENTIAL
アンロックキー:アンロックカウンタをインクリメントします。アンロックカウンタの最大値は 15
で、この値より大きな値にインクリメントされません。
特権アクセスキー:本アドレスブロックのレジスタへの特権アクセスを有効化します。
非特権アクセスキー: 本アドレスブロックのレジスタへの特権アクセスを無効化します。
フリーズキー:現在の保護状態を保持します。以後の本レジスタへのライトは無効化されます。
フリーズ状態はハードウェアまたはソフトウェアリセットで解除されます。
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.16 dsp_LockStatus
dsp_LockStatus レジスタは、本アドレスブロックの保護状態を表示します。
レジスタ構成
bit
31
30
29
28
27
26
25
24
19
18
17
16
11
10
9
8
予約
Field
属性
R
初期値
0x00
bit
23
22
21
20
予約
Field
属性
R
初期値
0x00
bit
15
14
13
12
Field
予約
属性
R
R
初期値
0b0000000
0b0
Freeze
Status
bit
7
6
5
4
3
2
予約
1
0
Field
予約
属性
R
R
R
R
初期値
0b000
0b0
0b000
0b0
Privilege
Status
Lock
Status
レジスタ機能
[bit31:9]
予約: 予約ビット
このビットからは all ‘0’ が読み出されます。
[bit8]
FreezeStatus: フリーズ状態表示ビット
説明
bit
0
本レジスタブロックの保護状態を変更できます。
1
本レジスタブロックの保護状態を変更できません。
[bit7:5]
予約: 予約ビット
このビットからは all ‘0’ が読み出されます。
[bit4]
PrivilegeStatus: 特権アクセス状態表示ビット
説明
bit
0
本レジスタブロックのレジスタへの特権と非特権アクセスが可能です。
1
本レジスタブロックのレジスタへの特権アクセスのみが可能です。
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
71
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
[bit3:1]
M A N U A L
予約: 予約ビット
このビットからは all ‘0’ が読み出されます。
[bit0]
bit
72
CONFIDENTIAL
LockStatus: ロック状態表示ビット
説明
0
本レジスタブロックのレジスタへのライトは可能です。
1
本レジスタブロックのレジスタへのライトはできません。
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.17 dsp0_ClockDivider
dsp0_ClockDivider レジスタは、ディスプレイクロックの分周比を設定します。
レジスタ構成
bit
31
30
29
28
27
26
25
24
19
18
17
16
10
9
8
2
1
0
予約
Field
属性
-
初期値
0x00
bit
23
22
21
Field
20
dsp0_ClockDivider (整数部)
属性
R/W
初期値
0x41
bit
15
14
13
Field
12
11
dsp0_ClockDivider (小数部)
属性
R/W
初期値
0xE0
bit
7
6
5
4
3
Field
予約
属性
-
初期値
0x00
レジスタ機能
[bit31:24] 予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
[bit23:8]
dsp0_ClockDivider: ディスプレイクロック分周比設定ビット
説明
bit15:0
0x0200
分周比 : 2.0
0x0201
分周比 : 2.0 + 2-8
0x0202
分周比 : 2.0 + 2-7
分周比 : 2.0 + 2-7+ 2-8
0x0203
(Continued)
0xFFFF
分周比 : 255 + 2-1+ 2-2+ 2-3+ 2-4+ 2-5+ 2-6+ 2-7+ 2-8
<注意事項>
−
−
本フィールドには 2.0 以上の値を設定してください。
ディスプレイクロック周波数上限については、お使いの製品のデータシートを参照してください。
[bit7:0]
予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
73
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.18 dsp0_DomainControl
dsp0_DomainControl レジスタは、ディスプレイクロックドメイン設定を行います。
レジスタ構成
bit
31
30
29
28
27
26
25
19
18
17
24
予約
Field
属性
-
初期値
0x00
bit
23
22
21
20
予約
Field
16
dsp0_
Software
Reset
属性
-
R/W
初期値
0b0000000
0b1
bit
15
14
13
12
Field
予約
属性
-
初期値
0x00
bit
7
6
5
4
11
10
9
8
3
2
1
0
予約
Field
dsp0_
Clock
Enable
属性
-
R/W
初期値
0b0000000
0b0
レジスタ機能
[bit31:17] 予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
[bit16] dsp0_SoftwareReset:
ソフトウェアリセット設定ビット
説明
bit
0
ソフトウェアリセット状態を解除します。
1
ソフトウェアリセット状態に遷移します。
<注意事項>
−
ソフトウェアリセット解除は、ハードウェアリセットまたは GDC サブシステム全体のソフトウェ
アリセット解除後に設定できます。
[bit15:1]
予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
74
CONFIDENTIAL
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
[bit0]
dsp0_ClockEnable:
M A N U A L
クロック出力イネーブルビット
説明
bit
0
ディスプレイクロックを出力しません。
1
ディスプレイクロックを出力します。
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
75
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.19 dsp0_ClockShift
The dsp0_ClockShift レジスタは、ディスプレイクロックの出力位相を設定します。
レジスタ構成
bit
31
30
29
28
27
26
25
24
19
18
17
16
11
10
9
8
3
2
1
予約
Field
属性
-
初期値
0x00
bit
23
22
21
Field
20
dsp0_ClockOffset
属性
R/W
初期値
0x00
bit
15
14
13
12
予約
Field
属性
-
初期値
0x00
bit
7
6
5
4
予約
Field
0
dsp0_
Clock
Invert
属性
-
R/W
初期値
0b0000000
0x1
レジスタ機能
[bit31:24] 予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
[bit23:16] dsp0_ClockOffset: ドットクロック位相設定ビット
説明
bit7:0
0x00
to
0xFF
ディスプレイクロックの出力位相を設定します。位相設定の粒度は選択中のリファレンスクロック周期と
同一です。このフィールドに設定する値は、dsp0_ClockDivider レジスタの整数部設定値以下とします。
[bit31:24] 予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
[bit0]
Bit
76
CONFIDENTIAL
dsp0_ClockInvert: ディスプレイクロック極性設定ビット
説明
0
極性を反転しません。ディスプレイクロックの立ち上がりで、ディスプレイデータが変化します。
1
極性を反転します。ディスプレイクロックの立ち下がりで、ディスプレイデータが変化します。
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.20 TEST (予約)
本レジスタは、デバイス内部のテスト用です。
レジスタ構成
bit
31
30
29
28
27
26
25
19
18
17
24
予約
Field
属性
-
初期値
0x00
bit
23
22
21
20
16
予約
予約
属性
-
R/W
初期値
0x00
0b0
Field
bit
15
14
13
12
11
10
9
8
3
2
1
0
予約
Field
属性
-
初期値
0x00
bit
7
Field
予約
6
5
4
予約
属性
-
R/W
初期値
0b0
0b0000000
[bit31:17] 予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
予約: デバイステスト用途
[bit16]
<注意事項>
−
本フィールドには 0b0 を設定してください。
[bit15:7]
予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
[bit6:0]
予約: デバイステスト用途
<注意事項>
本フィールドには 0b0000000 を設定してください。
−
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
77
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.21 dsp0_PowerEnControl
The dsp0_PowerEnControl レジスタは、ディスプレイのパワー制御設定を行います。
レジスタ構成
bit
31
30
29
28
27
26
25
24
19
18
17
16
11
10
9
8
3
2
1
予約
Field
属性
-
初期値
0x00
bit
23
22
21
20
予約
Field
属性
-
初期値
0x00
bit
15
14
13
12
予約
Field
属性
-
初期値
0x00
bit
7
6
5
4
予約
Field
0
Power_
Enable
属性
-
R/W
初期値
0b0000000
0b0
レジスタ機能
[bit31:1]
予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
[bit0]
Power_Enable: 外部 TFT パネルのパワー制御設定ビット
説明
bit
78
CONFIDENTIAL
0
PowerEnable 信号を L にします。
1
PowerEnable 信号を H にします。
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.22 dsp0_ClockGateModeLock
The dsp0_ClockGateModeLock レジスタは、 dsp0_ClockGateControl レジスタの書込み保護を設定します。不
正キー書込み時は、バスアクセスのエラーレスポンスが発生します。
レジスタ構成
bit
31
30
29
28
Field
LockUnlock
属性
W
初期値
0x00
bit
23
22
21
20
Field
27
26
25
24
19
18
17
16
11
10
9
8
3
2
1
0
LockUnlock
属性
W
初期値
0x00
bit
15
14
13
12
Field
LockUnlock
属性
W
初期値
0x00
bit
7
6
5
Field
4
LockUnlock
属性
W
初期値
0x00
レジスタ機能
[bit31:0] LockUnlock : 保護キー設定ビット
保護キーを設定することにより、保護状態を変更することができます。
保護状態が有効な場合、本アドレスブロック内のレジスタにライトすることはできません。レジスタリード
を行うことはできます。特権アクセスが有効な場合、本レジスタブロック内のレジスタに特権ライト・特権
リードを行うことが可能です。このレジスタをリードすると、バスアクセスのエラーレスポンスが発生しま
す。
説明
bit[31:0]
ロックキー:アンロックカウンタをデクリメントします。アンロックカウンタがゼロになると本レジ
0x5651F763
スタブロック内レジスタはロックされ、ライトできなくなります。アンロックカウンタの初期値は
1 です。
0x691DB936
0xAEE95CDC
0xB5E2466E
0xFBE8B1E6
アンロックキー:アンロックカウンタをインクリメントします。アンロックカウンタの最大値は 15
で、この値より大きな値にインクリメントされません。
特権アクセスキー:本アドレスブロックのレジスタへの特権アクセスを有効化します。
非特権アクセスキー: 本アドレスブロックのレジスタへの特権アクセスを無効化します。
フリーズキー:現在の保護状態を保持します。以後の本レジスタへのライトは無効化されます。
フリーズ状態はハードウェアまたはソフトウェアリセットで解除されます。
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
79
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.23 dsp0_ClockGateControl
The dsp0_ClockGateControl レジスタは、外部 TFT パネルへのクロック出力・停止を設定します。
レジスタ構成
bit
31
30
29
28
27
26
25
24
19
18
17
16
11
10
9
8
3
2
予約
Field
属性
-
初期値
0x00
bit
23
22
21
20
予約
Field
属性
-
初期値
0x00
bit
15
14
13
12
予約
Field
属性
-
初期値
0x00
bit
7
6
5
4
予約
Field
1
0
ClockGate_
Enable
属性
-
R/W
初期値
0b0000000
0b0
レジスタ機能
[bit31:1]
予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
[bit0]
ClockGate_Enable: ドットクロック出力制御ビット
説明
bit
0
ドットクロックを出力します。
1
ドットクロックを出力しません。
<注意事項>:
−
80
CONFIDENTIAL
この機能を使うためには、GDC コア部の TCON_CTRL_Bypass レジスタを 0 に設定する必要があ
ります。詳細は、FM4 ファミリ ペリフェラルマニュアル GDC(コア)編を参照してください。
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.24 SDRAMC_ClockDivider
The SDRAMC_ClockDivider レジスタは、SDRAM インタフェースクロックの分周比を設定します。
レジスタ構成
bit
31
30
29
28
27
26
25
24
19
18
17
16
10
9
8
2
1
0
予約
Field
属性
-
初期値
0x00
bit
23
22
21
Field
20
SDRAMC_ClockDivider (整数部)
属性
R/W
初期値
0x04
bit
15
14
13
Field
12
11
SDRAMC_ClockDivider (小数部)
属性
R/W
初期値
0x00
bit
7
6
5
4
3
Field
予約
属性
-
初期値
0x00
レジスタ機能
[bit31:24] 予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
[bit23:8]
SDRAMC_ClockDivider: GDC 周辺リファレンスクロックからの分周比設定ビット
説明
bit15:0
0x0000
設定禁止です。
0x0100
設定禁止です。
0x0200
分周比 : 2
0x0300
分周比 : 3.
0x0400
分周比 : 4.
.(Continued)
0xFE00
分周比: 254.
0xFF00
分周比: 255
<注意事項>
−
−
本フィールドは、2 以上の分周比を設定してください。
小数部は 0x00 を設定してください。
[bit7:0]
予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
81
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.25 SDRAMC_DomainControl
SDRAMC_DomainControl レジスタは、SDRAM インタフェースクロックドメイン設定を行います。
レジスタ構成
bit
31
30
29
28
27
26
19
18
25
24
予約
Field
属性
-
初期値
0x00
bit
23
22
21
20
17
予約
Field
16
SDRAMC_
Software
Reset
属性
-
R/W
初期値
0b0000000
0b1
bit
15
14
13
12
Field
予約
属性
-
初期値
0x00
bit
7
6
5
4
11
10
3
2
予約
Field
9
1
8
0
SDRAMC_
Clock
Enable
属性
-
R/W
初期値
0b0000000
0b0
レジスタ機能
[bit31:17] 予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
SDRAMC_SoftwareReset: ソフトウェアリセット設定ビット
[bit16]
説明
bit
0
ソフトウェアリセット状態を解除します。
1
ソフトウェアリセット状態に遷移します。
<注意事項>s:
−
ソフトウェアリセット解除は、ハードウェアリセットまたは GDC サブシステム全体のソフトウェ
アリセット解除後に設定できます。
[bit15:1]
予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
82
CONFIDENTIAL
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
[bit0]
M A N U A L
SDRAMC_ClockEnable:
クロック出力イネーブルビット
説明
bit
0
SDRAM インタフェースクロックを出力しません。
1
SDRAM インタフェースクロックを出力します。
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
83
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.26 HSSPIC_ClockDivider
HSSPIC_ClockDivider レジスタは、QSPI インタフェースクロックの分周比を設定します。
レジスタ構成
bit
31
30
29
28
27
26
25
24
19
18
17
16
10
9
8
2
1
0
予約
Field
属性
-
初期値
0x00
bit
23
22
21
Field
20
HSSPIC_ClockDivider (整数部)
属性
R/W
初期値
0x04
bit
15
14
13
Field
12
11
HSSPIC_ClockDivider (小数部)
属性
R/W
初期値
0x00
bit
7
6
5
4
3
Field
予約
属性
-
初期値
0x00
レジスタ機能
[bit31:24] 予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
[bit23:8]
HSSPIC_ClockDivider: GDC 周辺リファレンスクロックからの分周比設定ビット
説明
bit15:0
0x0000
設定禁止です。
0x0100
設定禁止です。
0x0200
分周比 : 2
0x0300
分周比 : 3.
0x0400
分周比 : 4.
.(Continued)
0xFE00
分周比: 254.
0xFF00
分周比: 255
<注意事項>s:
−
−
本フィールドには 2.0 以上の値を設定してください。
ディスプレイクロック周波数上限については、お使いの製品のデータシートを参照してください。
[bit7:0]
予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
84
CONFIDENTIAL
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.27 HSSPIC_DomainControl
HSSPIC_DomainControl レジスタは、QSPI インタフェースクロックドメイン設定を行います。
レジスタ構成
bit
31
30
29
28
27
26
19
18
25
24
予約
Field
属性
-
初期値
0x00
bit
23
22
21
20
17
予約
Field
16
HSSPIC_
Software
Reset
属性
-
R/W
初期値
0b0000000
0b1
bit
15
14
13
12
Field
予約
属性
-
初期値
0x00
bit
7
6
5
4
11
10
3
2
予約
Field
9
1
8
0
HSSPIC_
Clock
Enable
属性
-
R/W
初期値
0b0000000
0b0
レジスタ機能
[bit31:17] 予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
[bit16]
HSSPIC_SoftwareReset: ソフトウェアリセット設定ビット
説明
bit
0
ソフトウェアリセット状態を解除します。
1
ソフトウェアリセット状態に遷移します。
<注意事項>:
−
ソフトウェアリセット解除は、ハードウェアリセットまたは GDC サブシステム全体のソフトウェ
アリセット解除後に設定できます。
[bit15:1] 予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
85
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
[bit0]
HSSPIC_ClockEnable:
クロック出力イネーブルビット
説明
bit
86
CONFIDENTIAL
M A N U A L
0
QSPI インタフェースクロックを出力しません。
1
QSPI インタフェースクロックを出力します。
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.28 RPCC_ClockDivider
The RPCC_ClockDivider レジスタは、HyperBus インタフェースクロックの分周比を設定します。
レジスタ構成
bit
31
30
29
28
27
26
25
24
19
18
17
16
11
10
9
8
3
2
1
0
予約
Field
属性
-
初期値
0x00
bit
23
22
21
20
予約
Field
属性
-
初期値
0x00
bit
15
14
13
12
予約
Field
属性
-
初期値
0x00
bit
7
6
5
4
Field
予約
RPCC_ClockDivider
属性
-
R/W
初期値
0x00
0b000
レジスタ機能
[bit31:3]
予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
[bit2:0]
RPCC_ClockDivider: GDC 周辺リファレンスクロックからの分周比設定ビット
説明
bit2:0
000
分周比: 4
001
分周比: 8
010
分周比: 12
011
分周比: 16
100
分周比: 20
101
分周比: 24
110
分周比: 28
111
分周比: 32
<注意事項>:
−
本フィールド内容を変更する場合は、3.5 HyperBus インタフェースクロックセットアップを参照し
てください。
1.
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
87
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.29 RPCC_DomainControl
The RPCC_DomainControl レジスタは、HyperBus インタフェースクロックドメイン設定を行います。
レジスタ構成
bit
31
30
29
28
27
26
25
19
18
17
24
予約
Field
属性
-
初期値
0x00
bit
23
22
21
20
16
予約
予約
属性
-
R/W
初期値
0x00
0x1
Field
bit
15
14
13
12
11
10
3
2
9
8
予約
Field
属性
-
初期値
0x00
bit
7
6
5
4
予約
Field
1
0
RPCC_
ClockEnable
属性
-
R/W
初期値
0x00
0x0
レジスタ機能
[bit31:17] 予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
予約: デバイステスト用途
[bit16]
<注意事項>:
−
本フィールドは 0b1 を書込みしてください。
[bit15:1]
予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
[bit0]
RPCC_ClockEnable:
クロック出力イネーブルビット
説明
bit
88
CONFIDENTIAL
0
HyperBus インタフェースクロックを出力しません。
1
HyperBus インタフェースクロックを出力します。
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.30 vram_LockUnlock
vram_LockUnlock レジスタは、このアドレスブロックの保護キーを設定します。
レジスタ機能に示す保護キーを書込みすることで、ロック状態が変更されます。不正キー書込み時は、バス
アクセスのエラーレスポンスが発生します。
レジスタ構成
bit
31
30
29
28
Field
LockUnlock
属性
W
初期値
0x00
bit
23
22
21
20
Field
27
26
25
24
19
18
17
16
11
10
9
8
3
2
1
0
LockUnlock
属性
W
初期値
0x00
bit
15
14
13
12
Field
LockUnlock
属性
W
初期値
0x00
bit
7
6
Field
5
4
LockUnlock
属性
W
初期値
0x00
レジスタ機能
[bit31:0] LockUnlock : 本アドレスブロックの保護キー設定ビット
保護キーを設定することにより、保護状態を変更することができます。
保護状態が有効な場合、本アドレスブロック内のレジスタにライトすることはできません。レジスタリード
を行うことはできます。特権アクセスが有効な場合、本レジスタブロック内のレジスタに特権ライト・特権
リードを行うことが可能です。このレジスタをリードすると、バスアクセスのエラーレスポンスが発生しま
す。
説明
bit[31:0]
ロックキー:アンロックカウンタをデクリメントします。アンロックカウンタがゼロになると本レジ
0x5651F763
スタブロック内レジスタはロックされ、ライトできなくなります。アンロックカウンタの初期値は
1 です。
0x691DB936
0xAEE95CDC
0xB5E2466E
0xFBE8B1E6
アンロックキー:アンロックカウンタをインクリメントします。アンロックカウンタの最大値は 15
で、この値より大きな値にインクリメントされません。
特権アクセスキー:本アドレスブロックのレジスタへの特権アクセスを有効化します。
非特権アクセスキー: 本アドレスブロックのレジスタへの特権アクセスを無効化します。
フリーズキー:現在の保護状態を保持します。以後の本レジスタへのライトは無効化されます。
フリーズ状態はハードウェアまたはソフトウェアリセットで解除されます。
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
89
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.31 vram_LockStatus
vram_LockStatus レジスタは、本アドレスブロックの保護状態を表示します。
レジスタ構成
bit
31
30
29
28
27
26
25
24
19
18
17
16
11
10
9
8
予約
Field
属性
R
初期値
0x00
bit
23
22
21
20
予約
Field
属性
R
初期値
0x00
bit
15
14
13
12
Field
予約
属性
R
R
初期値
0b0000000
0b0
Freeze
Status
bit
7
6
5
4
3
2
予約
1
0
Field
予約
属性
R
R
R
R
初期値
0b000
0b0
0b000
0b0
Privilege
Status
Lock
Status
レジスタ機能
[bit31:9]
予約: 予約ビット
このビットからは all ‘0’ が読み出されます。
[bit8]
FreezeStatus: フリーズ状態表示ビット
説明
bit
0
本レジスタブロックの保護状態を変更できます。
1
本レジスタブロックの保護状態を変更できません。
[bit7:5]
予約: 予約ビット
このビットからは all ‘0’ が読み出されます。
[bit4]
bit
90
CONFIDENTIAL
PrivilegeStatus: 特権アクセス状態表示ビット
説明
0
本レジスタブロックのレジスタへの特権と非特権アクセスが可能です。
1
本レジスタブロックのレジスタへの特権アクセスのみが可能です。
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
[bit3:1]
M A N U A L
予約: 予約ビット
このビットからは all ‘0’ が読み出されます。
[bit0]
LockStatus: ロック状態表示ビット
説明
bit
0
本レジスタブロックのレジスタへのライトは可能です。
1
本レジスタブロックのレジスタへのライトはできません。
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
91
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.32 vram_sram_select
The vram_sram_select レジスタは、ECC エラー検出する VRAM 領域を設定します。本レジスタは VRAM ア
クセスを開始する前に設定します。
レジスタ構成
bit
31
30
29
28
Field
予約.
属性
-
初期値
0x00
bit
23
22
21
20
27
26
25
24
19
18
17
16
11
10
9
8
予約.
Field
属性
-
初期値
0x00
bit
15
14
13
12
Field
予約.
vram_sram_select
属性
-
R/W
初期値
0x0
0x0
bit
7
6
5
Field
4
3
2
1
0
vram_sram_select
属性
R/W
初期値
0x00
レジスタ機能
[bit3:12]
予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
[bit11:0]
vram_sram_select: ECC エラー訂正領域設定ビット
ECC エラー訂正領域設定の詳細は、Table 4-1, Table 4-2, Table 4-3, Table 4-4 を参照してください。
92
CONFIDENTIAL
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
Table 4-1 ECC 保護領域 (1/4)
sr am _se le c t
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
EC C - pr o t e c t e d
u se r spac e
EC C - u n pr o t e c t e d
u se r spac e
st ar t
o ffse t
end
o ffse t
c apac it y
[KB]
st ar t
o ffse t
end
o ffse t
c apac it y
[KB]
st ar t
o ffse t
end
o ffse t
c apac it y
[KB]
0x00000
0x00000
0x00000
0x00000
0x00000
0x00000
0x00000
0x00000
0x00000
0x00000
0x00000
0x00000
0x00000
0x00000
0x00000
0x00000
0x00000
0x00000
0x00000
0x00000
0x00000
0x00000
0x00000
0x00000
0x00000
0x00000
0x00000
0x00000
0x00000
0x00000
0x00000
0x007F8
0x00FF8
0x017F8
0x01FF8
0x027F8
0x02FF8
0x037F8
0x03FF8
0x047F8
0x04FF8
0x057F8
0x05FF8
0x067F8
0x06FF8
0x077F8
0x07FF8
0x087F8
0x08FF8
0x097F8
0x09FF8
0x0A7F8
0x0AFF8
0x0B7F8
0x0BFF8
0x0C7F8
0x0CFF8
0x0D7F8
0x0DFF8
0x0E7F8
0x0EFF8
0x0F7F8
0
2
4
6
8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
42
44
46
48
50
52
54
56
58
60
62
0x00800
0x01000
0x01800
0x02000
0x02800
0x03000
0x03800
0x04000
0x04800
0x05000
0x05800
0x06000
0x06800
0x07000
0x07800
0x08000
0x08800
0x09000
0x09800
0x0A000
0x0A800
0x0B000
0x0B800
0x0C000
0x0C800
0x0D000
0x0D800
0x0E000
0x0E800
0x0F000
0x0F800
0x00FF8
0x01FF8
0x02FF8
0x03FF8
0x04FF8
0x05FF8
0x06FF8
0x07FF8
0x08FF8
0x09FF8
0x0AFF8
0x0BFF8
0x0CFF8
0x0DFF8
0x0EFF8
0x0FFF8
0x10FF8
0x11FF8
0x12FF8
0x13FF8
0x14FF8
0x15FF8
0x16FF8
0x17FF8
0x18FF8
0x19FF8
0x1AFF8
0x1BFF8
0x1CFF8
0x1DFF8
0x1EFF8
0
2
4
6
8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
42
44
46
48
50
52
54
56
58
60
62
0x00000
0x01000
0x02000
0x03000
0x04000
0x05000
0x06000
0x07000
0x08000
0x09000
0x0A000
0x0B000
0x0C000
0x0D000
0x0E000
0x0F000
0x10000
0x11000
0x12000
0x13000
0x14000
0x15000
0x16000
0x17000
0x18000
0x19000
0x1A000
0x1B000
0x1C000
0x1D000
0x1E000
0x1F000
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
512
508
504
500
496
492
488
484
480
476
472
468
464
460
456
452
448
444
440
436
432
428
424
420
416
412
408
404
400
396
392
388
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
Re agio n r e se r ve d
fo r EC C
93
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
Table 4-2 ECC 保護領域 (2/4)
sr am _se le c t
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
94
CONFIDENTIAL
EC C - pr o t e c t e d
u se r spac e
st ar t
o ffse t
end
o ffse t
0x00000 0xFFFFFFFFF8
0x00000
0x007F8
0x00000
0x00FF8
0x00000
0x017F8
0x00000
0x01FF8
0x00000
0x027F8
0x00000
0x02FF8
0x00000
0x037F8
0x00000
0x03FF8
0x00000
0x047F8
0x00000
0x04FF8
0x00000
0x057F8
0x00000
0x05FF8
0x00000
0x067F8
0x00000
0x06FF8
0x00000
0x077F8
0x00000
0x07FF8
0x00000
0x087F8
0x00000
0x08FF8
0x00000
0x097F8
0x00000
0x09FF8
0x00000
0x0A7F8
0x00000
0x0AFF8
0x00000
0x0B7F8
0x00000
0x0BFF8
0x00000
0x0C7F8
0x00000
0x0CFF8
0x00000
0x0D7F8
0x00000
0x0DFF8
0x00000
0x0E7F8
0x00000
0x0EFF8
0x00000
0x0F7F8
Re agio n r e se r ve d
fo r EC C
c apac it y
[KB]
0
2
4
6
8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
42
44
46
48
50
52
54
56
58
60
62
st ar t
o ffse t
end
o ffse t
0x00000 0xFFFFFFFFF8
0x00800
0x00FF8
0x01000
0x01FF8
0x01800
0x02FF8
0x02000
0x03FF8
0x02800
0x04FF8
0x03000
0x05FF8
0x03800
0x06FF8
0x04000
0x07FF8
0x04800
0x08FF8
0x05000
0x09FF8
0x05800
0x0AFF8
0x06000
0x0BFF8
0x06800
0x0CFF8
0x07000
0x0DFF8
0x07800
0x0EFF8
0x08000
0x0FFF8
0x08800
0x10FF8
0x09000
0x11FF8
0x09800
0x12FF8
0x0A000
0x13FF8
0x0A800
0x14FF8
0x0B000
0x15FF8
0x0B800
0x16FF8
0x0C000
0x17FF8
0x0C800
0x18FF8
0x0D000
0x19FF8
0x0D800
0x1AFF8
0x0E000
0x1BFF8
0x0E800
0x1CFF8
0x0F000
0x1DFF8
0x0F800
0x1EFF8
EC C - u n pr o t e c t e d
u se r spac e
c apac it y
[KB]
st ar t
o ffse t
end
o ffse t
c apac it y
[KB]
0
2
4
6
8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
42
44
46
48
50
52
54
56
58
60
62
0x00000
0x01000
0x02000
0x03000
0x04000
0x05000
0x06000
0x07000
0x08000
0x09000
0x0A000
0x0B000
0x0C000
0x0D000
0x0E000
0x0F000
0x10000
0x11000
0x12000
0x13000
0x14000
0x15000
0x16000
0x17000
0x18000
0x19000
0x1A000
0x1B000
0x1C000
0x1D000
0x1E000
0x1F000
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
512
508
504
500
496
492
488
484
480
476
472
468
464
460
456
452
448
444
440
436
432
428
424
420
416
412
408
404
400
396
392
388
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
Table 4-3 ECC 保護領域(3/4)
sr am _se le c t
64
65
66
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71
72
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86
87
88
89
90
91
92
93
94
95
EC C - pr o t e c t e d
u se r spac e
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end
o ffse t
Re agio n r e se r ve d
fo r EC C
c apac it y
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February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
0
2
4
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8
10
12
14
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18
20
22
24
26
28
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38
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44
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48
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54
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58
60
62
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o ffse t
end
o ffse t
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o ffse t
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0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
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0x7FFFF
0x7FFFF
0x7FFFF
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0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
0x7FFFF
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0x7FFFF
0x7FFFF
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0x7FFFF
0x7FFFF
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0x7FFFF
0x7FFFF
0x7FFFF
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448
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436
432
428
424
420
416
412
408
404
400
396
392
388
95
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
Table 4-4 ECC 保護領域(4/4)
sr am _se le c t
96
97
98
99
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110
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112
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115
116
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119
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121
122
123
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125
126
127
128
EC C - pr o t e c t e d
u se r spac e
st ar t
o ffse t
end
o ffse t
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0x0FFF8
96
CONFIDENTIAL
Re agio n r e se r ve d
fo r EC C
c apac it y
[KB]
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2
4
6
8
10
12
14
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24
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36
38
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44
46
48
50
52
54
56
58
60
62
64
st ar t
o ffse t
end
o ffse t
0x00000 0xFFFFFFFFF8
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0x00FF8
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0x1FFF8
EC C - u n pr o t e c t e d
u se r spac e
c apac it y
[KB]
st ar t
o ffse t
end
o ffse t
c apac it y
[KB]
0
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12
14
16
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22
24
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64
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-
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0x7FFFF
-
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416
412
408
404
400
396
392
388
384
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.33 TEST (予約)
本レジスタは、デバイス内部のテスト用です。
レジスタ構成
bit
31
30
29
28
27
26
25
24
19
18
17
16
11
10
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3
2
1
0
予約
Field
属性
-
初期値
0x00
bit
23
22
21
20
予約
Field
属性
-
初期値
0x00
bit
15
14
13
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予約
Field
属性
-
初期値
0x00
bit
7
6
5
4
予約
Field
属性
初期値
0x00
レジスタ機能
[bit31:0]
予約:
デバイステスト用途
本フィールドには 0x00000000 を設定します。
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
97
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.34 TEST (予約)
本レジスタは、デバイス内部のテスト用です。
レジスタ構成
bit
31
30
29
28
27
26
25
24
19
18
17
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10
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予約
Field
属性
-
初期値
0x00
bit
23
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21
20
予約
Field
属性
-
初期値
0x00
bit
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予約
Field
属性
-
初期値
0x00
bit
7
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予約
Field
属性
初期値
0x00
レジスタ機能
[bit31:0]
予約:
デバイステスト用途
本フィールドには 0x00000000 を設定します。
98
CONFIDENTIAL
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.35 TEST (予約)
本レジスタは、デバイス内部のテスト用です。
レジスタ構成
bit
31
30
29
28
27
26
19
18
25
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17
16
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1
0
予約.
Field
属性
-
初期値
0x00
bit
23
22
21
20
予約
予約
属性
-
R/W
初期値
0x0
0x0
Field
bit
15
14
13
12
11
10
予約 i
Field
属性
R/W
初期値
0x00
bit
7
6
5
4
3
Field
予約
属性
R/W
初期値
0x00
レジスタ機能
[bit31:20] 予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
[bit19:0]
予約:
(for internal device test purposes)
本フィールドには 0x000000 を設定します。
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
99
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.36 TEST (予約)
本レジスタは、デバイス内部のテスト用です。
レジスタ構成
bit
31
30
29
28
27
26
19
18
25
24
17
16
9
8
1
0
予約.
Field
属性
-
初期値
0x00
bit
23
22
21
20
予約
予約
属性
-
R/W
初期値
0x0
0x0
Field
bit
15
14
13
12
11
10
予約
Field
属性
R/W
初期値
0x00
bit
7
6
5
4
3
Field
予約
属性
R/W
初期値
0x00
レジスタ機能
[bit31:20] 予約: 予約 bit
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
[bit19:0]
予約:
(for internal device test purposes)
本フィールドには 0x000000 を設定します。
100
CONFIDENTIAL
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.37 TEST (予約)
本レジスタは、デバイス内部のテスト用です。
レジスタ構成
bit
31
30
29
28
27
26
25
24
19
18
17
16
11
10
9
8
3
2
1
0
予約
Field
属性
-
初期値
0x00
bit
23
22
21
20
予約
Field
属性
-
初期値
0x00
bit
15
14
13
12
予約
Field
属性
-
初期値
0x00
bit
7
6
5
4
予約
Field
属性
初期値
0x00
レジスタ機能
[bit31:0]
予約:
デバイステスト用途
本フィールドには 0x00000000 を書き込みます。
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
101
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.38 TEST (予約)
本レジスタは、デバイス内部のテスト用です。
レジスタ構成
bit
31
30
29
28
27
26
25
24
19
18
17
16
11
10
9
8
3
2
1
0
予約
Field
属性
-
初期値
0x00
bit
23
22
21
20
予約
Field
属性
-
初期値
0x00
bit
15
14
13
12
予約
Field
属性
-
初期値
0x00
bit
7
6
5
4
予約
Field
属性
初期値
0x00
レジスタ機能
[bit31:0]
予約:
デバイステスト用途
本フィールドには 0x00000000 を書き込みます。
102
CONFIDENTIAL
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.39 TEST (予約)
本レジスタは、デバイス内部のテスト用です。
レジスタ構成
bit
31
30
29
28
27
26
19
18
25
24
17
16
9
8
1
0
予約.
Field
属性
-
初期値
0x00
bit
23
22
21
20
予約
予約
属性
-
R/W
初期値
0x0
0x0
Field
bit
15
14
13
12
11
10
予約
Field
属性
R/W
初期値
0x00
bit
7
6
5
4
3
Field
予約
属性
R/W
初期値
0x00
レジスタ機能
[bit31:20] 予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
[bit19:0]
予約:
(for internal device test purposes)
本フィールドには 0x000000 を設定します。
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
103
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.40 TEST (予約)
本レジスタは、デバイス内部のテスト用です。
レジスタ構成
bit
31
30
29
28
27
26
19
18
25
24
17
16
9
8
1
0
予約.
Field
属性
-
初期値
0x00
bit
23
22
21
20
予約
予約
属性
-
R/W
初期値
0x0
0x0
Field
bit
15
14
13
12
11
10
予約
Field
属性
R/W
初期値
0x00
bit
7
6
5
4
3
Field
予約
属性
R/W
初期値
0x00
レジスタ機能
[bit31:20] 予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
[bit19:0]
予約:
(for internal device test purposes)
本フィールドには 0x000000 を設定します。
104
CONFIDENTIAL
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.41 vram_sberraddr_s0
The vram_sberraddr_s0 レジスタは、VRAM ポート 0 において、シングルビット ECC エラーが発生したアド
レスを表示します。
レジスタ構成
bit
31
30
29
28
27
Field
vram_sberraddr_s0
属性
R
初期値
0x00
bit
23
22
21
Field
20
19
26
25
24
18
17
16
10
9
8
2
1
0
vram_sberraddr_s0
属性
R
初期値
0x00
bit
15
14
13
Field
12
11
vram_sberraddr_s0
属性
R
初期値
0x00
bit
7
Field
6
5
4
3
vram_sberraddr_s0
属性
R
初期値
0x00
レジスタ機能
[bit31:0]
vram_sberraddr_s0: シングルビット ECC エラーアドレス表示ビット
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
105
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.42 vram_sberraddr_s1
The vram_sberraddr_s1 レジスタは、VRAM ポート 1 において、シングルビット ECC エラーが発生したアド
レスを表示します。
レジスタ構成
bit
31
30
29
28
27
Field
vram_sberraddr_s1
属性
R
初期値
0x00
bit
23
22
21
Field
20
19
26
25
24
18
17
16
10
9
8
2
1
0
vram_sberraddr_s1
属性
R
初期値
0x00
bit
15
14
13
12
11
Field
vram_sberraddr_s1
属性
R
初期値
0x00
bit
7
Field
6
5
4
3
vram_sberraddr_s1
属性
R
初期値
0x00
レジスタ機能
[bit31:0]
106
CONFIDENTIAL
vram_sberraddr_s1: シングルビット ECC エラーアドレス表示ビット
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
M A N U A L
4.43 vram_arbiter_priority
The vram_arbiter_priority レジスタは、VRAM の各ポートにおいて、アクセス競合発生した時の優先順位を
設定します。同一の優先順位が設定されたポートにおいて、アクセス競合発生した時は、ラウンドロビン調
停が行われます。
レジスタ構成
bit
31
30
29
28
27
26
25
24
19
18
17
16
11
10
9
8
3
2
1
0
予約
Field
属性
-
初期値
0x00
bit
23
22
21
20
予約
Field
属性
-
初期値
0x00
bit
15
14
13
12
Field
予約
属性
-
初期値
0x00
bit
7
6
5
4
Field
予約
vram_priority_s1_read
vram_priority_s0_read
属性
R/W
R/W
R/W
R/W
初期値
0b00
0b00
0b00
0b00
vram_priority_s0_write
レジスタ機能
[bit31:8]
予約: 予約ビット
このビットからは all “0”が読み出されます。
書込みの場合には all”0”を設定してください。
[bit7:6]
予約: デバイステスト用途
このフィールドには 0b00 を設定してください。
[bit5:4]
vram_priority_s1_read: VRAM port1 リード優先順位設定ビット
説明
bit1:0
00
一番目に優先度が高い
01
二番目に優先度が高い
10
三番目に優先度が高い
11
四番目に優先度が高い
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
107
CHAPTER 3: GDC サブシステム制御
4. レジスタ
P E R I P H E R A L
[bit3:2]
vram_priority_s0_read: VRAM port0 リード優先順位設定ビット
説明
bit1:0
00
一番目に優先度が高い
01
二番目に優先度が高い
10
三番目に優先度が高い
11
四番目に優先度が高い
[bit1:0]
vram_priority_s0_write: VRAM port1 ライト優先順位設定ビット
説明
bit1:0
108
CONFIDENTIAL
M A N U A L
00
一番目に優先度が高い
01
二番目に優先度が高い
10
三番目に優先度が高い
11
四番目に優先度が高い
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 4: ソフトウェアインタフェース
GDC サブシステムのソフトウェアインタフェースについて説明します。
1. マップテーブル
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
109
CHAPTER 4: ソフトウェアインタフェース
1. マップテーブル
P E R I P H E R A L
1.
M A N U A L
マップテーブル
1.1
割込みマップ
Table 1-1 に GDC サブシステムの割込みテーブルを示します。
GDC コア ID は、GDC コア部で生成される割込み番号です。またサブシステム割込み ID は、GDC サブシ
ステム内で生成される割込みを区別するための ID です。
110
CONFIDENTIAL
FM4_MN709-00014-1v0-E, February 2, 2015
CHAPTER 4: ソフトウェアインタフェース
1. マップテーブル
P E R I P H E R A L
M A N U A L
Table 1-1 割込みテーブル
割込み
サブシステム
タイプ
割込み ID
IRQ
irq[0]
割込み呼称
Iris_CommandSequencer
割込みイベント
GDC
FM4Interrupt
コア ID
ID(IRQMON)
(Reserved)
(19)
GDC コアで制御されます。
20
92(bit8)
21
22
23
24
IRQ
irq[1]
Iris_BlitEngine
GDC コアで制御されます。
0
93(bit8)
1
2
IRQ
irq[2]
(Reserved)
-
-
94(bit8)
IRQ
irq[3]
Iris_ContentStream0
GDC コアで制御されます。
3
95(bit8)
4
5
27
28
13
IRQ
irq[4]
Iris_SaftyStream0
GDC コアで制御されます。
6
96(bit8)
7
8
25
26
12
IRQ
irq[5]
Iris_DisplayStream0
GDC コアで制御されます。
9
97(bit8)
10
11
IRQ
irq[6]
Iris_Signature0
GDC コアで制御されます。
16
98(bit8)
17
18
IRQ
irq[7]
Iris_Display0_Sync0
IRQ
irq[8]
Iris_Display0_Sync1
IRQ
irq[9]
(Reserved)
IRQ
irq[10]
(Reserved)
IRQ
irq[11]
IRQ
IRQ
GDC コアで制御されます。
14
99(bit8)
15
100(bit8)
-
-
101(bit8)
-
-
102(bit8)
(Reserved)
-
-
103(bit8)
irq[12]
(Reserved)
-
-
104(bit8)
irq[13]
(Reserved)
-
-
105(bit8)
IRQ
irq[14]
(Reserved)
-
-
106(bit8)
IRQ
irq[15]
(Reserved)
-
-
107(bit8)
IRQ
irq[16]
(Reserved)
-
-
108(bit8)
IRQ
irq[17]
(Reserved)
-
109(bit8)
IRQ
irq[18]
VramEccError_or_AxiBusError
VRAM_ECC_Disp or AXI_Bus_Error
-
110(bit8)
IRQ
qspi_irq_rx
FIP006.IRQ_RX
HS_SPI_Tx_FIFO
120(bit8)
IRQ
qspi_irq_tx
FIP006.IRQ_TX
HS_SPI_Rx_FIFO
121(bit8)
IRQ
qspi_irq_fault
FIP006.IRQ_FAULT
HS_SPI Fault
122(bit8)
IRQ
sdram_merrint
BMEMCSE.MerrInt
Sdramc_MerrInt
49(bit1)
IRQ
rpc_int
RPC2.IENOn
RPC2 Interrupt
123(bit8)
February 2, 2015, FM4_MN709-00014-1v0-E
CONFIDENTIAL
111
CHAPTER 4: ソフトウェアインタフェース
1. マップテーブル
P E R I P H E R A L
112
CONFIDENTIAL
M A N U A L
FM4_MN709-00014-1v0-E, February 2, 2015
Appendixes
レジスタマップ、制限事項について説明します。
A. レジスタマップ
管理コード: 9BFAPPENDIXES-J06.0
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
113
A.レジスタマップ
レジスタマップについて説明します。
1. レジスタマップ
1.1. FLASH_IF
1.2. Unique ID
1.3. ECC Capture Address
1.4. Clock/Reset
1.5. HW WDT
1.6. SW WDT
1.7. Dual_Timer
1.8. MFT
1.9. PPG
1.10. Base Timer
1.11. IO Selector for Base Timer
1.12. QPRC
1.13. QPRC NF
1.14. A/DC
1.15. CR Trim
1.16. EXTI
1.17. INT-Req. READ
1.18. D/AC
1.19. HDMI-CEC
1.20. GPIO
1.21. LVD
1.22. DS_Mode
1.23. USB Clock
1.24. CAN_Prescaler
1.25. MFS
1.26. CRC
1.27. Watch Counter
1.28. RTC
1.29. Low-speed CR Prescaler
1.30. Peripheral Clock Gating
1.31. I2S_Prescaler
1.32. GDC_Prescalar
1.33. EXT-Bus I/F
1.34. USB
1.35. DMAC
1.36. DSTC
1.37. CAN
1.38. Ethernet-MAC
1.39. Ethernet-Control
1.40. I2S
1.41. SD-Card
1.42. CAN FD
1.43. Programmable-CRC
1.44. WorkFlash_IF
1.45. Hi-Speed Quad SPI controller
114
CONFIDENTIAL
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.46. HyperBus Interface
1.47. GDC Sub system controller
1.48. GDC Sub system SDRAM controller
管理コード: 9BFREGMAP_FM4-J01.0
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
115
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.
M A N U A L
レジスタマップ
モジュール/機能ごとにレジスタマップを表に示します。
[各表の見方]
モジュール/機能名およびベースアドレス
Clock/Reset
Base_Address : 0x4001_0000
Base_Address
Register
+ Address
+3
+2
+1
0x000
-
-
-
0x004
-
SCM_CTL[B,H,W]
00000-0SCM_STR[B,H,W]
-
00000-0-
STB_CTL[B,H,W]
0x008
0x00C
-
+0
00000000 00000000 -------- ---0--00
-
-
RST_STR[B,H,W]
-------0 00000-01
- : 予約領域
* : Test レジスタ領域
リセット後のレジスタ初期値
"1" : 初期値は"1"
"0" : 初期値は"0"
"X" : 初期値は不定
" - " : 予約ビット
レジスタ名
アクセス単位
(B : バイト, H : ハーフワード, W : ワード)
最右のレジスタ番地(ワードアクセスした場合は、"+0"の列のレジス
タがデータのLSB 側になる)
<注意事項>
−
レジスタテーブルはリトルエンディアンで表されています。
−
データアクセスを行う際、アクセスサイズにより以下のとおりのアドレスとしてください。
ワードアクセス
:
アドレスは 4 の倍数(最下位 2 ビットは"0x00")
ハーフワードアクセス :
アドレスは 2 の倍数(最下位ビットは"0x0")
バイトアクセス
:
−
Test レジスタ領域にはアクセスしないでください。
−
レジスタテーブルに記載していない領域にはアクセスしないでください。
116
CONFIDENTIAL
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.1
M A N U A L
FLASH_IF
1.1.1
TYPE1-M4, TYPE2-M4 製品
FLASH_IF
Base_Address : 0x4000_0000
Register
Base_Address
+ Address
+3
+2
0x000
FASZR[B,H,W]
0x004
FRWTR[B,H,W]
0x008
FSTR[B,H,W]
0x00C
*
0x010
FSYNDN[B,H,W]
0x014
0x018 - 0x01C
-
-
-
-
-
-
-
FICR[B,H,W]
0x024
FISR[B,H,W]
0x028
FICLR[B,H,W]
-
-
0x100
0x104 - 0x1FC
+0
FBFCR[B,H,W]
-
0x020
0x02C - 0x0FC
+1
CRTRMM[B,H,W]
-
-
<注意事項>
−
Flash_IF 部のレジスタの詳細はご使用する製品の『フラッシュプログラミングマニュアル』を参照
してください。
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
117
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.1.2
M A N U A L
TYPE3-M4 製品
FLASH_IF
Base_Address : 0x4000_0000
Register
Base_Address
+ Address
+3
+2
0x000
FASZR[B,H,W]
0x004
FRWTR[B,H,W]
0x008
FSTR[B,H,W]
0x00C
*
0x010
FSYNDN[B,H,W]
0x014
0x018 - 0x01C
FISR[B,H,W]
0x028
FICLR[B,H,W]
-
-
0x030
-
-
-
FGPDM1[B,H,W]
0x114
FGPDM2[B,H,W]
0x118
FGPDM3[B,H,W]
0x11C
-
+3
+2
-
-
-
-
-
-
+1
+0
-
-
Register
0x400
DFASZR[B,H,W]
0x404
DFRWTR[B,H,W]
0x408
DFSTR[B,H,W]
0x40C - 0x4FC
-
FGPDM4[B,H,W]
-
Base_Address
+ Address
-
CRTRMM[B,H,W]
0x110
0x120 - 0x1FC
-
DFCTRLR[W]
0x100
0x104 - 0x10C
FICR[B,H,W]
0x024
0x034 - 0x0FC
+0
FBFCR[B,H,W]
-
0x020
0x02C
+1
-
-
<注意事項>
−
Flash_IF 部のレジスタの詳細はご使用する製品の『フラッシュプログラミングマニュアル』を参照
してください。
118
CONFIDENTIAL
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.1.3
M A N U A L
TYPE4-M4, TYPE5-M4, TYPE6-M4 製品
FLASH_IF
Base_Address : 0x4000_0000
Register
Base_Address
+ Address
+3
+2
0x000
FASZR[B,H,W]
0x004
FRWTR[B,H,W]
0x008
FSTR[B,H,W]
0x00C
*
0x010
FSYNDN[B,H,W]
0x014
FBFCR[B,H,W]
0x018 - 0x01C
-
-
0x020
FISR[B,H,W]
0x028
FICLR[B,H,W]
-
-
-
-
0x100
0x104 - 0x10C
-
-
-
-
-
-
-
-
CRTRMM[B,H,W]
0x110
FGPDM1[B,H,W]
0x114
FGPDM2[B,H,W]
0x118
FGPDM3[B,H,W]
0x11C
0x120 - 0x1FC
+0
FICR[B,H,W]
0x024
0x02C - 0x0FC
+1
FGPDM4[B,H,W]
-
-
<注意事項>
−
Flash_IF 部のレジスタの詳細はご使用する製品の『フラッシュプログラミングマニュアル』を参照
してください。
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
119
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.2
Unique ID
Unique ID
Base_Address : 0x4000_0200
Register
Base_Address
+ Address
+3
+1
+0
XXXXXXXX XXXXXXXX XXXXXXXX XXXX---UIDR1[W]
0x004
0x008 - 0xDFC
+2
UIDR0[W]
0x000
1.3
M A N U A L
-------- -------- ---XXXXX XXXXXXXX
-
-
-
-
+1
+0
ECC Capture Address
ECC Capture Address
Base_Address : 0x4000_0300
Register
Base_Address
+ Address
+3
FERRAD[W]
0x000
0x004 - 0xFFC
120
CONFIDENTIAL
+2
-------- -XXXXXXX XXXXXXXX XXXXXXXX
-
-
-
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.4
M A N U A L
Clock/Reset
1.4.1
TYPE1-M4, TYPE2-M4 製品
Clock/Reset
Base_Address : 0x4001_0000
Register
Base_Address
+ Address
+3
+2
+1
0x000
-
-
-
0x004
-
-
-
-
-
0x010
-
-
CONFIDENTIAL
00000-0-
-
-
RST_STR[W]
-
-
-
0x01C
-
-
-
0x020
-
-
-
0x024 – 0x027
-
-
-
0x028
-
-
-
0x02C – 0x02F
-
-
-
-
-
-
-
BSC_PSR[W]
-
-
-
-
0x038
-
-
-
0x03C
-
-
-
0x040
-
-
0x044
-
-
0x048
-
-
0x04C
-
-
February 2, 2015, FM4_MN709-00014-1v0-J
SCM_STR[W]
-------0 0000--01
0x018
0x034
00000-0-
00000000 00000000 -------- ---0-000
0x00C
0x030
SCM_CTL[W]
STB_CTL[W]
0x008
0x014
+0
-----000
APBC0_PSR[W]
------00
APBC1_PSR[W]
1--0--00
APBC2_PSR[W]
1--0--00
SWC_PSR[W]
------00
TTC_PSR[W]
------00
CSW_TMR[W]
00000000
PSW_TMR[W]
---0-000
PLL_CTL1[W]
00000000
PLL_CTL2[W]
--000000
CSV_CTL[W]
-111--00 ------11
-
CSV_STR[W]
------00
FCSWH_CTL[W]
11111111 11111111
FCSWL_CTL[W]
00000000 00000000
121
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
122
CONFIDENTIAL
M A N U A L
+ Address
+3
+2
0x050
-
-
0x054
-
-
-
0x058
-
-
-
0x05C - 0x05F
-
-
-
+1
+0
FCSWD_CTL[W]
00000000 00000000
0x060
-
-
-
0x064
-
-
-
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-
-
-
0x06C – 0xFFC
-
-
-
DBWDT_CTL[W]
0-0----*
INT_ENR[W]
--0--000
INT_STR[W]
--0–000
INT_CLR[W]
--0--000
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.4.2
M A N U A L
TYPE3-M4, TYPE4-M4, TYPE4-M5, TYPE6-M4 製品
Clock/Reset
Base_Address : 0x4001_0000
Register
Base_Address
+ Address
+3
+2
+1
0x000
-
-
-
0x004
-
-
-
CONFIDENTIAL
SCM_CTL[W]
00000-0SCM_STR[W]
00000-0-
STB_CTL[W]
0x008
00000000 00000000 -------- ---0-000
RST_STR[W]
0x00C
-
-
0x010
-
-
-
0x014
-
-
-
0x018
-
-
-
0x01C
-
-
-
0x020
-
-
-
0x024 – 0x027
-
-
-
0x028
-
-
-
0x02C – 0x02F
-
-
-
-------0 0000--01
0x030
-
-
-
0x034
-
-
-
0x038
-
-
-
0x03C
-
-
-
0x040
-
-
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-
-
0x048
-
-
0x04C
-
-
February 2, 2015, FM4_MN709-00014-1v0-J
+0
BSC_PSR[W]
-----000
APBC0_PSR[W]
------00
APBC1_PSR[W]
1--0--00
APBC2_PSR[W]
1--0--00
SWC_PSR[W]
------00
TTC_PSR[W]
------00
CSW_TMR[W]
00000000
PSW_TMR[W]
---0-000
PLL_CTL1[W]
00000000
PLL_CTL2[W]
--000000
CSV_CTL[W]
-111--00 ------11
-
CSV_STR[W]
------00
FCSWH_CTL[W]
11111111 11111111
FCSWL_CTL[W]
00000000 00000000
123
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
124
CONFIDENTIAL
M A N U A L
+ Address
+3
+2
0x050
-
-
0x054
-
-
-
0x058
-
-
-
0x05C - 0x05F
-
-
-
+1
FCSWD_CTL[W]
00000000 00000000
0x060
-
-
-
0x064
-
-
-
0x068
-
-
-
0x06C - 0x070
-
-
0x074
-
0x078 – 0xFFC
-
+0
-
DBWDT_CTL[W]
0-0----*
INT_ENR[W]
--0--000
INT_STR[W]
--0–000
INT_CLR[W]
--0--000
-
PLLCG_CTL[W]
11111111 00000000 00----00
-
-
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.5
M A N U A L
HW WDT
HW WDT
Base_Address : 0x4001_1000
Register
Base_Address
+ Address
+3
+2
0x000
WDG_VLR[W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0x008
-
-
-
0x00C
-
-
-
0x010
-
-
-
-
-
0x014
0x018 – 0xBFC
WDG_CTL[W]
------11
WDG_ICL[W]
XXXXXXXX
WDG_RIS[W]
-------0
*
-
-
WDG_LCK[W]
0xC00
0xC04 – 0xFFC
+0
00000000 00000000 11111111 11111111
0x004
1.6
+1
WDG_LDR[W]
00000000 00000000 00000000 00000001
-
-
-
-
+1
+0
SW WDT
SW WDT
Base_Address : 0x4001_2000
Register
Base_Address
+ Address
+3
WdogLoad[W]
0x000
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0x004
0x008
11111111 11111111 11111111 11111111
-
-
-
-
-
-
-
-
0x01C – 0xBFC
-
-
-
February 2, 2015, FM4_MN709-00014-1v0-J
-------0
WdogSPMC[W]
-------0
-
00000000 00000000 00000000 00000000
-
-
0xF00 - 0xF04
0xFE0 - 0xFFC
WdogRIS[W]
WdogLock[W]
0xC00
0xF08 - 0xFDF
---00000
*
0x018
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WdogControl[W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0x014
CONFIDENTIAL
WdogIntClr[W]
0x00C
0x010
+2
-
-
-
-
*
-
*
125
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.7
M A N U A L
Dual_Timer
Dual_Timer
Base_Address : 0x4001_5000
Register
Base_Address
+ Address
+3
+2
0x000
Timer1Value[W]
11111111 11111111 11111111 11111111
Timer1Control[W]
0x008
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Timer1IntClr[W]
0x00C
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0x020
00000000 00000000 00000000 00000000
Timer2Value[W]
0x024
11111111 11111111 11111111 11111111
Timer2Control[W]
0x028
-------- -------- -------- 00100000
Timer2IntClr[W]
0x02C
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
Timer2RIS[W]
0x030
-------- -------- -------- -------0
Timer2MIS[W]
0x034
-------- -------- -------- -------0
Timer2BGLoad[W]
0x038
126
CONFIDENTIAL
+0
00000000 00000000 00000000 00000000
0x004
0x040 - 0xFFC
+1
Timer1Load[W]
00000000 00000000 00000000 00000000
-
-
-
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.8 MFT
1.8.1
TYPE1-M4, TYPE2-M4 製品
MFT unit0
Base_Address : 0x4002_0000
MFT unit1
Base_Address : 0x4002_1000
MFT unit2
Base_Address : 0x4002_2000
Register
Base_Address
+ Address
+3
+2
+1
+0
-
-
-
-
-
-
-
-
-
-
-
-
OCSD10[B,H,W]
OCSB10[B,H,W]
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00000000
00000000
00000000
OCSD32[B,H,W]
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00000000
00000000
00000000
OCSD54[B,H,W]
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00000000
00000000
00000000
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0x100
00000000 00000000
OCCP1[H,W]
0x104
00000000 00000000
OCCP2[H,W]
0x108
00000000 00000000
OCCP3[H,W]
0x10C
00000000 00000000
OCCP4[H,W]
0x110
00000000 00000000
OCCP5[H,W]
0x114
00000000 00000000
0x118
-
0x11C
-
0x120
-
0x124
-
-
0x128
-
-
-
0x144
0x148
0x14C
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
OCSE0[B,H,W]
00000000 00000000
OCSE2[B,H,W]
-
00000000 00000000
OCSE3[B,H,W]
00000000 00000000 00000000 00000000
-
OCSE4[B,H,W]
-
00000000 00000000
OCSE5[B,H,W]
0x13C
0x140
-
00000000 00000000 00000000 00000000
0x134
0x138
--000000
OCSE1[B,H,W]
0x12C
0x130
OCSC[B,H,W]
00000000 00000000 00000000 00000000
TCCP0[H,W]
11111111 11111111
TCDT0[H,W]
00000000 00000000
-
-
-
-
TCSC0[H,W]
TCSA0[B,H,W]
00000000 00000000
00000000 01000000
TCCP1[H,W]
11111111 11111111
-
-
127
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
+2
TCDT1[H,W]
0x150
00000000 00000000
0x154
TCSA1[B,H,W]
00000000 01000000
TCDT2[H,W]
00000000 00000000
0x160
-
TCSC1[H,W]
11111111 11111111
0x15C
+0
00000000 00000000
TCCP2[H,W]
0x158
+1
-
-
-
-
TCSC2[H,W]
TCSA2[B,H,W]
00000000 00000000
00000000 01000000
TCAL[W]
00000000 00000000 11111111 11111111 *1
0x164
-
-
-
- *2
OCFS54[B,H,W]
OCFS32[B,H,W]
OCFS10[B,H,W]
00000000
00000000
00000000
ICFS32[B,H,W]
ICFS10[B,H,W]
*1 MFT unit0
*2 MFT unit1,unit2
0x168
0x16C
0x170
-
-
-
00000000
00000000
ACFS54[B,H,W]
ACFS32[B,H,W]
ACFS10[B,H,W]
00000000
00000000
00000000
-
-
-
-
-
-
-
-
ICSB10[B,H,W]
ICSA10[B,H,W]
------00
00000000
ICSB32[B,H,W]
ICSA32[B,H,W]
------00
00000000
-
-
ICCP0[H,W]
0x174
00000000 00000000
ICCP1[H,W]
0x178
00000000 00000000
ICCP2[H,W]
0x17C
00000000 00000000
ICCP3[H,W]
0x180
0x184
-
00000000 00000000
-
-
0x188
0x18C
0x190
0x194
0x198
0x19C
128
CONFIDENTIAL
WFTF10[H,W]
00000000 00000000
WFTB10[H,W]
WFTA10[H,W]
00000000 00000000
00000000 00000000
WFTF32[H,W]
00000000 00000000
-
-
WFTB32[H,W]
WFTA32[H,W]
00000000 00000000
00000000 00000000
WFTF54[H,W]
00000000 00000000
-
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
0x1A0
+1
WFTB54[H,W]
WFTA54[H,W]
00000000 00000000
-
-
0x1A8
-
-
-
WFSA10[B,H,W]
--000000 000000
WFSA32[B,H,W]
--000000 000000
WFSA54[B,H,W]
-
--000000 000000
0x1B0
-
-
0x1B4
-
-
ACMP0[H,W]
0x1B8
00000000 00000000
ACMP1[H,W]
0x1BC
00000000 00000000
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0x1C0
00000000 00000000
ACMP3[H,W]
0x1C4
00000000 00000000
ACMP4[H,W]
0x1C8
00000000 00000000
ACMP5[H,W]
0x1CC
0x1D0
00000000 00000000
-
-
-
0x1D8
-
-
0x1DC
-
-
0x1E0
-
-
0x1E4
-
-
0x1E8
-
-
0x1EC-0xFFC
-
-
WFIR[H,W]
00000000 00000000
NZCL[H,W]
00000000 00000000
-
-
-
-
-
-
-
-
-
-
-
ACSA[B,H,W]
-
0x1D4
February 2, 2015, FM4_MN709-00014-1v0-J
+0
00000000 00000000
0x1A4
0x1AC
CONFIDENTIAL
+2
00000000 00000000
ACSD0[B,H,W]
ACSC0[B,H,W]
00000000
00000000
ACSD1[B,H,W]
ACSC1[B,H,W]
00000000
00000000
ACSD2[B,H,W]
ACSC2[B,H,W]
00000000
00000000
ACSD3[B,H,W]
ACSC3[B,H,W]
00000000
00000000
ACSD4[B,H,W]
ACSC4[B,H,W]
00000000
00000000
ACSD5[B,H,W]
ACSC5[B,H,W]
00000000
00000000
-
-
129
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.8.2
TYPE3-M4, TYPE4-M4, TYPE5-M4, TYPE6-M4 製品
MFT unit0
Base_Address : 0x4002_0000
MFT unit1
Base_Address : 0x4002_1000
MFT unit2
Base_Address : 0x4002_2000
Register
Base_Address
+ Address
+3
+2
OCCP0[H,W]
0x100
00000000 00000000
OCCP1[H,W]
0x104
00000000 00000000
OCCP2[H,W]
0x108
00000000 00000000
OCCP3[H,W]
0x10C
00000000 00000000
OCCP4[H,W]
0x110
00000000 00000000
OCCP5[H,W]
0x114
00000000 00000000
0x118
0x11C
0x120
-
-
-
-
-
-
-
OCSD32[B,H,W]
OCSB32[B,H,W]
OCSA32[B,H,W]
00000000
00000000
OCSD54[B,H,W]
OCSB54[B,H,W]
OCSA54[B,H,W]
--000000 00000000
00000000
00000000
OCSC[B,H,W]
--000000
-
OCSE0[B,H,W]
00000000 00000000
OCSE1[B,H,W]
00000000 00000000 00000000 00000000
-
OCSE2[B,H,W]
-
00000000 00000000
OCSE3[B,H,W]
0x134
00000000 00000000 00000000 00000000
-
OCSE4[B,H,W]
-
00000000 00000000
OCSE5[B,H,W]
0x13C
CONFIDENTIAL
-
--000000 00000000
-
0x14C
-
00000000
-
0x148
-
OCSA10[B,H,W]
0x128
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-
00000000
-
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-
OCSB10[B,H,W]
-
0x138
+0
OCSD10[B,H,W]
0x124
0x130
+1
--000000 00000000
0x12C
130
M A N U A L
00000000 00000000 00000000 00000000
TCCP0[H,W]
11111111 11111111
TCDT0[H,W]
00000000 00000000
-
-
-
-
TCSC0[H,W]
TCSA0[B,H,W]
00000000 00000000
00000000 01000000
TCCP1[H,W]
11111111 11111111
-
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
+2
TCDT1[H,W]
0x150
00000000 00000000
0x154
-
-
TCSC1[H,W]
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11111111 11111111
TCDT2[H,W]
0x15C
+0
00000000 00000000
TCCP2[H,W]
0x158
+1
00000000 00000000
-
-
-
-
TCSC2[H,W]
0x160
TCSA2[B,H,W]
00000000 00000000
00000000 01000000
TCAL[W]
00000000 00000000 11111111 11111111 *1
0x164
-
-
-
- *2
OCFS32[B,H,W]
OCFS10[B,H,W]
*1 MFT unit0
*2 MFT unit1,unit2
0x168
-
0x16C
-
0x170
-
00000000
00000000
00000000
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00000000
00000000
ACFS54[B,H,W]
ACFS32[B,H,W]
ACFS10[B,H,W]
00000000
00000000
00000000
-
-
-
-
-
-
-
-
ICSB10[B,H,W]
ICSA10[B,H,W]
-
ICCP0[H,W]
0x174
00000000 00000000
ICCP1[H,W]
0x178
00000000 00000000
ICCP2[H,W]
0x17C
00000000 00000000
ICCP3[H,W]
0x180
0x184
OCFS54[B,H,W]
00000000 00000000
-
-
0x188
0x18C
0x190
0x194
0x198
0x19C
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
WFTF10[H,W]
00000000 00000000
------00
00000000
ICSB32[B,H,W]
ICSA32[B,H,W]
------00
00000000
-
-
WFTB10[H,W]
WFTA10[H,W]
00000000 00000000
00000000 00000000
WFTF32[H,W]
00000000 00000000
-
-
WFTB32[H,W]
WFTA32[H,W]
00000000 00000000
00000000 00000000
WFTF54[H,W]
00000000 00000000
-
-
131
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
0x1A0
0x1A8
-
-
0x1AC
-
-
0x1B0
-
-
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-
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00000000 00000000
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0x1C8
00000000 00000000
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0x1CC
0x1D0
CONFIDENTIAL
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-
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-
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0x1DC
-
0x1E0
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0x1E4
-
0x1E8
-
+0
WFTB54[H,W]
-
0x1BC
+1
00000000 00000000
0x1A4
0x1B8
132
+2
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--000000 000000
WFSA32[B,H,W]
--000000 000000
WFSA54[B,H,W]
--000000 000000
WFIR[H,W]
00000000 00000000
NZCL[H,W]
00000000 00000000
-
-
-
-
-
-
-
-
-
-
-
ACSA[B,H,W]
-
00000000 00000000
ACMC0[B,H,W]
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00--0000
00000000
00000000
ACMC1[B,H,W]
ACSD1[B,H,W]
ACSC1[B,H,W]
00--0000
00000000
00000000
ACMC2[B,H,W]
ACSD2[B,H,W]
ACSC2[B,H,W]
00--0000
00000000
00000000
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ACSD3[B,H,W]
ACSC3[B,H,W]
00--0000
00000000
00000000
ACMC4[B,H,W]
ACSD4[B,H,W]
ACSC4[B,H,W]
00--0000
00000000
00000000
ACMC5[B,H,W]
ACSD5[B,H,W]
ACSC5[B,H,W]
00--0000
00000000
0x1EC
-
-
-
0x1F0-0xFFC
-
-
-
00000000
TCSD[B,H,W]
------00
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.9
M A N U A L
PPG
PPG
Base_Address : 0x4002_4000
Register
Base_Address
+ Address
+2
0x000
-
-
0x004
-
-
0x008
-
-
0x00C
-
-
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-
-
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-
-
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-
-
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-
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-
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-
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-
-
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-
-
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-
-
0x038 - 0x03C
-
-
0x040
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-
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-
-
0x048
-
-
0x04C
-
-
+1
-
-
-
-
0x144
-
-
0x148 - 0x1FC
-
-
-
-
*
COMP1 [B,H,W]
-
00000000
COMP3 [B,H,W]
-
00000000
COMP5 [B,H,W]
-
00000000
COMP7 [B,H,W]
-
00000000
-
-
TTCR2 [B,H,W]
-
11110000
-
*
COMP8 [B,H,W]
-
00000000
COMP10 [B,H,W]
-
00000000
COMP12 [B,H,W]
-
0x140
-
11110000
-
-
00000000
TTCR1 [B,H,W]
-
-
COMP6 [B,H,W]
-
0x058 - 0x0FC
0x108 - 0x13C
-
00000000
-
-
00000000
COMP4 [B,H,W]
-
-
COMP2 [B,H,W]
-
-
0x104
-
00000000
0x054
-
*
COMP0 [B,H,W]
-
-
-
11110000
-
0x100
+0
TTCR0 [B,H,W]
0x050
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
+3
-
00000000
COMP14 [B,H,W]
00000000
TRG0 [B,H,W]
00000000 00000000
REVC0 [B,H,W]
00000000 00000000
-
TRG1 [B,H,W]
-------- 00000000
REVC1 [B,H,W]
-------- 00000000
-
133
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
-
0x204
-
-
0x208
-
-
0x20C
-
-
0x210
-
-
-
-
+1
+0
PPGC0 [B,H,W]
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00000000
00000000
PPGC2 [B,H,W]
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00000000
00000000
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PRLL0 [B,H,W]
XXXXXXXX
XXXXXXXX
PRLH1 [B,H,W]
PRLL1 [B,H,W]
XXXXXXXX
XXXXXXXX
PRLH2 [B,H,W]
PRLL2 [B,H,W]
XXXXXXXX
XXXXXXXX
PRLH3 [B,H,W]
PRLL3 [B,H,W]
XXXXXXXX
XXXXXXXX
GATEC0 [B,H,W]
0x218
-
-
-
0x21C - 0x23C
-
-
-
-
0x240
-
-
PPGC4 [B,H,W]
PPGC5 [B,H,W]
0x248
-
-
-
-
--00---00
00000000
00000000
PPGC6 [B,H,W]
PPGC7 [B,H,W]
00000000
00000000
PRLH4 [B,H,W]
PRLL4 [B.H.W]
XXXXXXXX
XXXXXXXX
PRLH5 [B,H,W]
PRLL5 [B,H,W]
XXXXXXXX
XXXXXXXX
PRLH6 [B,H,W]
PRLL6 [B,H,W]
XXXXXXXX
XXXXXXXX
PRLH7 [B,H,W]
PRLL7 [B,H,W]
XXXXXXXX
XXXXXXXX
0x24C
-
-
0x250
-
-
0x254
-
-
0x258
-
-
-
0x25C - 0x27C
-
-
-
-
0x280
-
-
PPGC8 [B,H,W]
PPGC9 [B,H,W]
00000000
00000000
0x284
-
-
PPGC10 [B,H,W]
PPGC11 [B,H,W]
0x288
-
-
0x28C
-
-
0x290
CONFIDENTIAL
+2
-
0x244
134
+3
0x200
0x214
M A N U A L
-
-
GATEC4 [B,H,W]
------00
00000000
00000000
PRLH8 [B,H,W]
PRLL8 [B,H,W]
XXXXXXXX
XXXXXXXX
PRLH9 [B,H,W]
PRLL9 [B,H,W]
XXXXXXXX
XXXXXXXX
PRLH10 [B,H,W]
PRLL10 [B,H,W]
XXXXXXXX
XXXXXXXX
PRLH11 [B,H,W]
PRLL11 [B,H,W]
XXXXXXXX
XXXXXXXX
0x294
-
-
0x298
-
-
-
0x29C - 0x2BC
-
-
-
GATEC8 [B,H,W]
--00--00
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
+2
0x2C0
-
-
0x2C4
-
-
0x2C8
-
-
0x2CC
0x2D0
-
-
-
0x2D4
-
-
0x2D8
-
-
0x2DC - 0x2FC
-
-
0x300
-
-
0x304
-
-
0x308
-
-
0x30C
-
-
0x310
-
-
0x314
-
-
+0
PPGC12 [B,H,W]
PPGC13 [B,H,W]
00000000
00000000
PPGC14 [B,H,W]
PPGC15 [B,H,W]
00000000
00000000
PRLH12 [B,H,W]
PRLL12 [B,H,W]
XXXXXXXX
XXXXXXXX
PRLH13 [B,H,W]
PRLL13 [B,H,W]
XXXXXXXX
XXXXXXXX
PRLH14 [B,H,W]
PRLL14 [B,H,W]
XXXXXXXX
XXXXXXXX
PRLH15 [B,H,W]
PRLL15 [B,H,W]
XXXXXXXX
XXXXXXXX
-
GATEC12 [B,H,W]
------00
-
-
PPGC16 [B,H,W]
PPGC17 [B,H,W]
00000000
00000000
PPGC18 [B,H,W]
PPGC19 [B,H,W]
00000000
00000000
PRLH16 [B,H,W]
PRLL16 [B,H,W]
XXXXXXXX
XXXXXXXX
PRLH17 [B,H,W]
PRLL17 [B,H,W]
XXXXXXXX
XXXXXXXX
PRLH18 [B,H,W]
PRLL18 [B,H,W]
XXXXXXXX
XXXXXXXX
PRLH19 [B,H,W]
PRLL19 [B,H,W]
XXXXXXXX
XXXXXXXX
GATEC16 [B,H,W]
0x318
-
-
-
0x31C - 0x33C
-
-
-
-
0x340
-
-
PPGC20 [B,H,W]
PPGC21 [B,H,W]
0x344
0x348
-
-
-
-
--00---00
00000000
00000000
PPGC22 [B,H,W]
PPGC23 [B,H,W]
00000000
00000000
PRLH20 [B,H,W]
PRLL20 [B.H.W]
XXXXXXXX
XXXXXXXX
PRLH21 [B,H,W]
PRLL21 [B,H,W]
XXXXXXXX
XXXXXXXX
PRLH22 [B,H,W]
PRLL22 [B,H,W]
XXXXXXXX
XXXXXXXX
PRLH23 [B,H,W]
PRLL23 [B,H,W]
XXXXXXXX
XXXXXXXX
0x34C
-
-
0x350
-
-
0x354
-
-
0x358
-
-
-
0x35C - 0x37C
-
-
-
-
0x380
-
-
-
-
0x384 - 0xFFC
-
-
-
-
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
-
+1
GATEC20 [B,H,W]
------00
135
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.10 Base Timer
Base Timer ch.0
Base Address : 0x4002_5000
Base Timer ch.1
Base Address : 0x4002_5040
Base Timer ch.2
Base Address : 0x4002_5080
Base Timer ch.3
Base Address : 0x4002_50C0
Base Timer ch.4
Base Address : 0x4002_5200
Base Timer ch.5
Base Address : 0x4002_5240
Base Timer ch.6
Base Address : 0x4002_5280
Base Timer ch.7
Base Address : 0x4002_52C0
Base Timer ch.8
Base Address : 0x4002_5400
Base Timer ch.9
Base Address : 0x4002_5440
Base Timer ch.10 Base Address : 0x4002_5480
Base Timer ch.11
Base Address : 0x4002_54C0
Base Timer ch.12 Base Address : 0x4002_5600
Base Timer ch.13 Base Address : 0x4002_5640
Base Timer ch.14 Base Address : 0x4002_5680
Base Timer ch.15 Base Address : 0x4002_56C0
Register
Base_Address
136
CONFIDENTIAL
+ Address
+3
+2
0x000
-
-
0x004
-
-
0x008
-
-
0x00C
-
-
0x010
-
-
0x014 - 0x03C
-
-
+1
+0
PCSR/PRLL [H,W]
XXXXXXXX XXXXXXXX
PDUT/PRLH/DTBF [H,W]
XXXXXXXX XXXXXXXX
TMR [H,W]
00000000 00000000
TMCR [B,H,W]
-0000000 00000000
TMCR2 [B,H,W]
STC [B,H,W]
0------0
0000-000
-
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.11 IO Selector for Base Timer
IO Selector for ch.0-ch.3 (Base Timer)
Base Address : 0x4002_5100
Register
Base_Address
+ Address
+3
+2
0x000
-
-
0x004 - 0x0FC
-
-
+1
+0
BTSEL0123 [B,H,W]
00000000
-
-
IO Selector for ch.4-ch.7(Base Timer) Base Address : 0x4002_5300
Register
Base_Address
+ Address
+3
+2
0x000
-
-
0x004 - 0x0FC
-
-
IO Selector for ch.8-ch.11(Base Timer)
00000000
-
-
Register
+3
+2
-
-
0x004 - 0x0FC
-
-
IO Selector for ch.12-ch.15(Base Timer)
+1
+0
BTSEL89AB [B,H,W]
00000000
-
-
Base Address : 0x4002_5700
Register
Base_Address
+3
+2
0x000
-
-
0x004 - 0x0FC
-
-
Software-based Simulation Startup(Base Timer)
+1
+0
BTSELCDEF [B,H,W]
00000000
-
-
Base Address : 0x4002_5F00
Register
Base_Address
+ Address
+3
+2
+1
+0
0x000 - 0x0FB
-
-
-
-
0x0FC
-
-
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
-
Base Address : 0x4002_5500
0x000
+ Address
+0
BTSEL4567 [B,H,W]
Base_Address
+ Address
+1
BTSSSR [B,H,W]
XXXXXXXX XXXXXXXX
137
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.12 QPRC
1.12.1
TYPE1-M4, TYPE2-M4, TYPE6-M4 製品
QPRC ch.0
Base Address : 0x4002_6000
QPRC ch.1
Base Address : 0x4002_6040
QPRC ch.2
Base Address : 0x4002_6080
QPRC ch.3
Base Address : 0x4002_60C0
Register
Base_Address
+ Address
CONFIDENTIAL
+2
0x0000
-
-
0x0004
-
-
0x0008
-
-
0x000C
-
-
0x0010
-
-
0x0014
-
-
0x0018
-
-
0x001C
-
-
0x0020 - 0x003B
-
-
0x003C
138
+3
+1
+0
QPCR [H,W]
00000000 00000000
QRCR [H,W]
00000000 00000000
QPCCR [H,W]
00000000 00000000
QPRCR [H,W]
00000000 00000000
QMPR [H,W]
11111111 11111111
QICRH [B,H,W]
QICRL [B,H,W]
--000000
00000000
QCRH [B,H,W]
QCRL [B,H,W]
00000000
00000000
QECR [B,H,W]
-------- -----000
-
-
QPCRR[B,H,W]
QRCRR[B,H,W]
00000000 00000000
00000000 00000000
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.12.2
M A N U A L
TYPE3-M4, TYPE4-M4, TYPE5-M4 製品
QPRC ch.0
Base Address : 0x4002_6000
QPRC ch.1
Base Address : 0x4002_6040
QPRC ch.2
Base Address : 0x4002_6080
QPRC ch.3
Base Address : 0x4002_60C0
Register
Base_Address
+ Address
+3
+2
0x0000
-
-
0x0004
-
-
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-
-
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-
-
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-
-
0x0014
-
-
0x0018
-
-
-
0x0020 - 0x003B
-
-
+0
QPCR [H,W]
00000000 00000000
QRCR [H,W]
00000000 00000000
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00000000 00000000
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00000000 00000000
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11111111 11111111
QICRH [B,H,W]
-
0x001C
0x003C
+1
QICRL [B,H,W]
--000000
00000000
QCRH [B,H,W]
QCRL [B,H,W]
00000000
00000000
QECR [B,H,W]
-------- ----0000
-
-
QPCRR[B,H,W]
QRCRR[B,H,W]
00000000 00000000
00000000 00000000
1.13 QPRC NF
QPRC ch.0 NF
Base Address : 0x4002_6100
QPRC ch.1 NF
Base Address : 0x4002_6110
QPRC ch.2 NF
Base Address : 0x4002_6120
QPRC ch.3 NF
Base Address : 0x4002_6130
Register
Base_Address
+ Address
+3
+2
+1
0x0000
-
-
-
0x0004
-
-
-
0x0008
-
-
-
0x000C
-
-
-
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
+0
NFCTLA[B,H,W]
--00-000
NFCTLB[B,H,W]
--00-000
NFCTLZ[B,H,W]
--00-000
-
139
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.14 A/DC
12bit A/DC unit0
Base_Address : 0x4002_7000
12bit A/DC unit1
Base_Address : 0x4002_7100
12bit A/DC unit2
Base_Address : 0x4002_7200
Register
Base_Address
+ Address
+3
+2
0x000
-
-
0x004
-
-
0x008
-
-
0x014
0x018
-
-
-
-
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00000000
00000000
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00000000
00000000
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10000000
--XX--00
-
-
-
-
-
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00000000
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-
0x02C
-
-
0x03C
-
-
00000000
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00000000
00000000
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00000000
00000000
ADST0[B,H,W]
ADST1[B,H,W]
00010000
-
0x038
00010000
ADCT[B,H,W]
-
00000111
SCTSL[B,H,W]
PRTSL[B,H,W]
----0000
----0000
ADCEN[B,H,W]
11111111 ------00
*
-
-
0x048
-
-
0x04C
-
-
0x050
CONFIDENTIAL
----0000
-
00000000 00------
0x040
140
SFNS[B,H,W]
1000-000
PCFD[B,H,W]
-
0x040 - 0x0FC
SCCR[B,H,W]
XXXXXXXX XXXX---- ---X-XXX ---XXXXX
-
0x044
*
-
0x028
0x034
00---000
-
SCIS3[B,H,W]
-
-
0x024
0x030
000-0000
XXXXXXXX XXXX---- ---X--XX ---XXXXX
0x01C
0x020
+0
ADSR[B,H,W]
SCFD[B,H,W]
0x00C
0x010
+1
ADCR[B,H,W]
-
WCMRCOT[B,H,W]
-
00000000
WCMRCIF[B,H,W]
-
00000000
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00100000
WCMPDH[B,H,W]
WCMPDL[B,H,W]
00000000 00000000
00000000 00000000
-
-
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.15 CR Trim
CR Trim
Base_Address : 0x4002_E000
Register
Base_Address
+ Address
0x000
+3
-
-
-
0x008
-
-
0x010 - 0x0FC
February 2, 2015, FM4_MN709-00014-1v0-J
+1
-
0x004
+0
MCR_PSR[B,H,W]
-
-----001
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------01 11101111
-
MCR_TTRM[B,H,W]
---10000
MCR_RLR[W]
0x00C
CONFIDENTIAL
+2
00000000 00000000 00000000 00000001
-
-
-
-
141
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.16 EXTI
1.16.1
TYPE1-M4, TYPE2-M4, TYPE3-M4, TYPE4-M4 製品
EXTI
Base_Address : 0x4003_0000
Register
Base_Address
+ Address
+3
+2
00000000 00000000 00000000 00000000
EIRR[B,H,W]
0x004
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EICL[B,H,W]
0x008
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-
-
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-
-
-
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-
-
-
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-
-
-
+1
+0
-------1
TYPE5-M4, TYPE6-M4 製品
Base_Address : 0x4003_0000
Register
Base_Address
+ Address
+3
00000000 00000000 00000000 00000000
EIRR[B,H,W]
0x004
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
EICL[B,H,W]
0x008
11111111 11111111 11111111 11111111
ELVR[B,H,W]
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-
-
-
-
-
-
NMIRR[B,H,W]
-------0
NMICL[B,H,W]
-------1
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+2
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0x000
CONFIDENTIAL
-
0x018
EXTI
142
+0
ENIR[B,H,W]
0x000
1.16.2
+1
00000000 00000000 00000000 00000000
-
-
-
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.17 INT-Req. READ
1.17.1 TYPE1-M4, TYPE2-M4, TYPE6-M4 製品
INT-Req. READ
Base_Address : 0x4003_1000
Register
Base_Address
+ Address
+3
+2
+0
DRQSEL[B,H,W]
0x000
00000000 00000000 00000000 00000000
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-
-
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-
-
-
-
0x018
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*
-
*
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-
-
-
-
-------- 00000000 -------- 00000000
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0x128
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0x21C
February 2, 2015, FM4_MN709-00014-1v0-J
---00000
IRQ003SEL[B,H,W]
0x110
CONFIDENTIAL
+1
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-
-
-
-
EXC02MON[B,H,W]
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-------- -------- -------- 00000000
IRQ006MON[B,H,W]
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143
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
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0x27C
144
CONFIDENTIAL
M A N U A L
+3
+2
+1
+0
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-------- -------- -------- ----0000
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
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February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
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145
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
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+ Address
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146
CONFIDENTIAL
M A N U A L
+3
+2
+1
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FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
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February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
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+1
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-------- -------- -------- ----0000
147
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
+2
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148
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M A N U A L
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FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
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February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
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-
-
-
-
149
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.17.2
TYPE3-M4, TYPE5-M4 製品
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150
M A N U A L
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-
-
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FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
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February 2, 2015, FM4_MN709-00014-1v0-J
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151
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
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152
CONFIDENTIAL
M A N U A L
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FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
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February 2, 2015, FM4_MN709-00014-1v0-J
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153
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
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154
CONFIDENTIAL
M A N U A L
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FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
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February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
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155
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
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156
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M A N U A L
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-
-
-
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.17.3
M A N U A L
TYPE4-M4 製品
INT-Req. READ
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Register
Base_Address
+ Address
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*
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February 2, 2015, FM4_MN709-00014-1v0-J
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157
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
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158
CONFIDENTIAL
M A N U A L
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FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
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0x2B8
0x2BC
0x2C0
0x2C4
0x2C8
0x2CC
0x2D0
0x2D4
0x2D8
0x2DC
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
+3
+2
+1
+0
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-------- -------- -------- -----000
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-------- -------- -------- ---00000
IRQ035MON[B,H,W]
-------- -------- -------- --000000
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-------- -------- -------- ------00
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-------- -------- -------- ------00
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-------- -------- -------- -------0
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-------- -------- -------- -------0
159
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
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0x2E4
0x2E8
0x2EC
0x2F0
0x2F4
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0x32C
160
CONFIDENTIAL
M A N U A L
+3
+2
+1
+0
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IRQ073MON[B,H,W]
-------- -------- -------- ------00
IRQ074MON[B,H,W]
-------- -------- -------- -------0
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
0x330
0x334
0x338
0x33C
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0x37C
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
+3
+2
+1
+0
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-------- -------- -------- ------00
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-------- -------- -------- ------00
IRQ092MON[B,H,W]
-------- -------- -------0 ----0000
IRQ093MON[B,H,W]
-------- -------- -------0 ----0000
IRQ094MON[B,H,W]
-------- -------- -------0 ----0000
161
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
0x380
0x384
0x388
0x38C
0x390
0x394
0x398
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0x3B4
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0x3C0
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0x3C8
0x3CC
162
CONFIDENTIAL
M A N U A L
+3
+2
+1
+0
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-------- -------- -------0 ----0000
IRQ096MON[B,H,W]
-------- -------- -------0 --000000
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-------- -------- -------0 --000000
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-------- -------- -------0 ------00
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-------- -------- -------0 ------00
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-------- -------- -------0 ------00
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-------- -------- -------0 -------0
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IRQ112MON[B,H,W]
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-------- -------- -------- --000000
IRQ114MON[B,H,W]
-------- -------- -------- -0000000
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
+2
-------- -------- -------- -----000
IRQ116MON[B,H,W]
0x3D4
-------- -------- -------- -------IRQ117MON[B,H,W]
0x3D8
-------- -------- -------- -----000
IRQ118MON[B,H,W]
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-------- -------- -------- ------00
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0x3E4
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0x3EC
-------- -------- -------0 -------0
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0x3F0
-------- -------- -------0 ------00
IRQ124MON[B,H,W]
0x3F4
-------- -------- -------- -------0
IRQ125MON[B,H,W]
0x3F8
-------- -------- -------- ------00
IRQ126MON[B,H,W]
0x3FC
-------- -------- -------- -------0
IRQ127MON[B,H,W]
0x400
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
+0
IRQ115MON[B,H,W]
0x3D0
0x404 – 0xFFC
+1
-------- -------- -------- ------00
-
-
-
-
163
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.18 D/AC
12bit D/AC unit0
Base_Address : 0x4003_3000
12bit D/AC unit1
Base_Address : 0x4003_3008
Register
Base_Address
+ Address
+3
+2
+1
0x000
-
-
-
0x004
-
-
0x010 – 0xFFC
-
-
+0
DACR[B,H,W]
--00--00
DADR[H,W]
----XXXX XXXXXXXX
-
-
1.19 HDMI-CEC
HDMI-CEC/Remote Control Receiver ch.0
Base_Address : 0x4003_4000
HDMI-CEC/Remote Control Receiver ch.1
Base_Address : 0x4003_4100
Register
Base_Address
+ Address
0x000
-
+1
+0
TXCTRL[B,H,W]
-
-
-
-
0x008
-
-
-
--0000-0
TXDATA[B,H,W]
00000000
TXSTS[B,H,W]
--00---0
SFREE[B,H,W]
0x00C
-
-
-
0x010 – 0x03C
-
-
-
-
RCCR[B,H,W]
RCST[B,H,W]
-
-
0x044
-
-
0x048
-
-
0x04C
-
-
0x050
-
-
0x054
CONFIDENTIAL
-
+2
0x004
0x040
164
+3
-
-
0x058
-
-
0x05C
-
-
0x060
-
-
0x064
-
-
0x068 – 0x0FC
-
-
----0000
0---0000
00000000
RCSHW[B,H,W]
RCDAHW[B,H,W]
00000000
00000000
RCDBHW[B,H,W]
-
00000000
RCADR1[B,H,W]
RCADR2[B,H,W]
---00000
---00000
RCDTHH[B,H,W]
RCDTHL[B,H,W]
00000000
00000000
RCDTLH[B,H,W]
RCDTLL[B,H,W]
00000000
00000000
RCCKD[B,H,W]
---00000 00000000
RCRC[B,H,W]
RCRHW[B,H,W]
---0---0
00000000
RCLE[B,H,W]
00000-00
-
RCLELW[B,H,W]
RCLESW[B,H,W]
00000000
00000000
-
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.20 GPIO
1.20.1
TYPE1-M4, TYPE2-M4, TYPE6-M4 製品
GPIO
Base_Address : 0x4006_F000
Register
Base_Address
+ Address
+3
PFR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PFR2[B,H,W]
0x008
---- ---- ---- ---- 0000 0000 0000 0000
PFR3[B,H,W]
0x00C
---- ---- ---- ---- 0000 0000 0000 0000
PFR4[B,H,W]
0x010
---- ---- ---- ---- 0000 0000 0000 0000
PFR5[B,H,W]
0x014
---- ---- ---- ---- 0000 0000 0000 0000
PFR6[B,H,W]
0x018
---- ---- ---- ---- 0000 0000 0000 0000
PFR7[B,H,W]
0x01C
---- ---- ---- ---- 0000 0000 0000 0000
PFR8[B,H,W]
0x020
---- ---- ---- ---- 0000 0000 0000 0000
PFR9[B,H,W]
0x024
---- ---- ---- ---- 0000 0000 0000 0000
PFRA[B,H,W]
0x028
---- ---- ---- ---- 0000 0000 0000 0000
PFRB[B,H,W]
0x02C
---- ---- ---- ---- 0000 0000 0000 0000
PFRC[B,H,W]
0x030
---- ---- ---- ---- 0000 0000 0000 0000
PFRD[B,H,W]
0x034
---- ---- ---- ---- 0000 0000 0000 0000
PFRE[B,H,W]
0x038
---- ---- ---- ---- 0000 0000 0000 0000
PFRF[B,H,W]
0x03C
CONFIDENTIAL
+0
---- ---- ---- ---- 0000 0000 0001 1111
0x004
February 2, 2015, FM4_MN709-00014-1v0-J
+1
PFR0[B,H,W]
0x000
0x040 - 0x0FC
+2
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
165
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
+2
PCR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PCR2[B,H,W]
0x108
---- ---- ---- ---- 0000 0000 0000 0000
PCR3[B,H,W]
0x10C
---- ---- ---- ---- 0000 0000 0000 0000
PCR4[B,H,W]
0x110
---- ---- ---- ---- 0000 0000 0000 0000
PCR5[B,H,W]
0x114
---- ---- ---- ---- 0000 0000 0000 0000
PCR6[B,H,W]
0x118
---- ---- ---- ---- 0000 0000 0000 0000
PCR7[B,H,W]
0x11C
---- ---- ---- ---- 0000 0000 0000 0000
0x120
PCR9[B,H,W]
0x124
---- ---- ---- ---- 0000 0000 0000 0000
PCRA[B,H,W]
0x128
---- ---- ---- ---- 0000 0000 0000 0000
PCRB[B,H,W]
0x12C
---- ---- ---- ---- 0000 0000 0000 0000
PCRC[B,H,W]
0x130
---- ---- ---- ---- 0000 0000 0000 0000
PCRD[B,H,W]
0x134
---- ---- ---- ---- 0000 0000 0000 0000
PCRE[B,H,W]
0x138
---- ---- ---- ---- 0000 0000 0000 0000
PCRF[B,H,W]
0x13C
CONFIDENTIAL
+0
---- ---- ---- ---- 0000 0000 0001 1111
0x104
166
+1
PCR0[B,H,W]
0x100
0x140 - 0x1FC
M A N U A L
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
DDR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
DDR2[B,H,W]
0x208
---- ---- ---- ---- 0000 0000 0000 0000
DDR3[B,H,W]
0x20C
---- ---- ---- ---- 0000 0000 0000 0000
DDR4[B,H,W]
0x210
---- ---- ---- ---- 0000 0000 0000 0000
DDR5[B,H,W]
0x214
---- ---- ---- ---- 0000 0000 0000 0000
DDR6[B,H,W]
0x218
---- ---- ---- ---- 0000 0000 0000 0000
DDR7[B,H,W]
0x21C
---- ---- ---- ---- 0000 0000 0000 0000
DDR8[B,H,W]
0x220
---- ---- ---- ---- 0000 0000 0000 0000
DDR9[B,H,W]
0x224
---- ---- ---- ---- 0000 0000 0000 0000
DDRA[B,H,W]
0x228
---- ---- ---- ---- 0000 0000 0000 0000
DDRB[B,H,W]
0x22C
---- ---- ---- ---- 0000 0000 0000 0000
DDRC[B,H,W]
0x230
---- ---- ---- ---- 0000 0000 0000 0000
DDRD[B,H,W]
0x234
---- ---- ---- ---- 0000 0000 0000 0000
DDRE[B,H,W]
0x238
---- ---- ---- ---- 0000 0000 0000 0000
DDRF[B,H,W]
0x23C
CONFIDENTIAL
+0
---- ---- ---- ---- 0000 0000 0000 0000
0x204
February 2, 2015, FM4_MN709-00014-1v0-J
+1
DDR0[B,H,W]
0x200
0x240 - 0x2FC
+2
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
167
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
+0
PDIR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PDIR2[B,H,W]
0x308
---- ---- ---- ---- 0000 0000 0000 0000
PDIR3[B,H,W]
0x30C
---- ---- ---- ---- 0000 0000 0000 0000
PDIR4[B,H,W]
0x310
---- ---- ---- ---- 0000 0000 0000 0000
PDIR5[B,H,W]
0x314
---- ---- ---- ---- 0000 0000 0000 0000
PDIR6[B,H,W]
0x318
---- ---- ---- ---- 0000 0000 0000 0000
PDIR7[B,H,W]
0x31C
---- ---- ---- ---- 0000 0000 0000 0000
PDIR8[B,H,W]
0x320
---- ---- ---- ---- 0000 0000 0000 0000
PDIR9[B,H,W]
0x324
---- ---- ---- ---- 0000 0000 0000 0000
PDIRA[B,H,W]
0x328
---- ---- ---- ---- 0000 0000 0000 0000
PDIRB[B,H,W]
0x32C
---- ---- ---- ---- 0000 0000 0000 0000
PDIRC[B,H,W]
0x330
---- ---- ---- ---- 0000 0000 0000 0000
PDIRD[B,H,W]
0x334
---- ---- ---- ---- 0000 0000 0000 0000
PDIRE[B,H,W]
0x338
---- ---- ---- ---- 0000 0000 0000 0000
PDIRF[B,H,W]
0x33C
CONFIDENTIAL
+1
---- ---- ---- ---- 0000 0000 0000 0000
0x304
168
+2
PDIR0[B,H,W]
0x300
0x340 - 0x3FC
M A N U A L
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
PDOR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PDOR2[B,H,W]
0x408
---- ---- ---- ---- 0000 0000 0000 0000
PDOR3[B,H,W]
0x40C
---- ---- ---- ---- 0000 0000 0000 0000
PDOR4[B,H,W]
0x410
---- ---- ---- ---- 0000 0000 0000 0000
PDOR5[B,H,W]
0x414
---- ---- ---- ---- 0000 0000 0000 0000
PDOR6[B,H,W]
0x418
---- ---- ---- ---- 0000 0000 0000 0000
PDOR7[B,H,W]
0x41C
---- ---- ---- ---- 0000 0000 0000 0000
PDOR8[B,H,W]
0x420
---- ---- ---- ---- 0000 0000 0000 0000
PDOR9[B,H,W]
0x424
---- ---- ---- ---- 0000 0000 0000 0000
PDORA[B,H,W]
0x428
---- ---- ---- ---- 0000 0000 0000 0000
PDORB[B,H,W]
0x42C
---- ---- ---- ---- 0000 0000 0000 0000
PDORC[B,H,W]
0x430
---- ---- ---- ---- 0000 0000 0000 0000
PDORD[B,H,W]
0x434
---- ---- ---- ---- 0000 0000 0000 0000
PDORE[B,H,W]
0x438
---- ---- ---- ---- 0000 0000 0000 0000
PDORF[B,H,W]
0x43C
---- ---- ---- ---- 0000 0000 0000 0000
-
CONFIDENTIAL
-
-
1111 1111 1111 1111 1111 1111 1111 1111
-
-
-
-
SPSR[B,H,W]
0x580
February 2, 2015, FM4_MN709-00014-1v0-J
ADE[B,H,W]
0x500
0x584 - 0x5FC
+0
---- ---- ---- ---- 0000 0000 0000 0000
0x404
0x504 - 0x57C
+1
PDOR0[B,H,W]
0x400
0x440 - 0x4FC
+2
---- ---- ---- ---- ---- ---- --00 01--
-
-
-
169
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
+0
EPFR01[B,H,W]
0000 0000 0000 0000 ---0 0000 0000 0000
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0x608
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0x60C
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0x610
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0x614
--00 0000 --00 00-- --00 0000 --00 00-EPFR06[B,H,W]
0x618
0000 0000 0000 0000 0000 0000 0000 0000
EPFR07[B,H,W]
0x61C
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0x620
0000 0000 0000 0000 0000 0000 0000 0000
EPFR09[B,H,W]
0x624
0000 0000 0000 0000 0000 0000 0000 0000
EPFR10[B,H,W]
0x628
0000 0000 0000 0000 0000 0000 0000 0000
EPFR11[B,H,W]
0x62C
---- --00 0000 0000 0000 0000 0000 0000
EPFR12[B,H,W]
0x630
--00 0000 --00 00-- --00 0000 --00 00-EPFR13[B,H,W]
0x634
--00 0000 --00 00-- --00 0000 --00 00-EPFR14[B,H,W]
0x638
--00 0000 0000 00-- ---- ---- --00 0000
EPFR15[B,H,W]
0x63C
0000 0000 0000 0000 0000 0000 0000 0000
EPFR16[B,H,W]
0x640
--00 0000 0000 0000 0000 0000 0000 0000
EPFR17[B,H,W]
0x644
---- 0000 0000 0000 0000 0000 0000 ---EPFR18[B,H,W]
0x648
--00 0000 0000 0000 00-- --00 0000 ---EPFR19[B,H,W]
0x64C
---- ---- ---- ---- ---- ---- ---- ---EPFR20[B,H,W]
0x650
CONFIDENTIAL
+1
---- --00 ---- --11 --0- --0- 0000 -000
0x604
170
+2
EPFR00[B,H,W]
0x600
0x654 – 0x6FC
M A N U A L
---- ---0 0000 0000 0000 0000 0000 0000
-
-
-
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
PZR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR2[B,H,W]
0x708
---- ---- ---- ---- 0000 0000 0000 0000
PZR3[B,H,W]
0x70C
---- ---- ---- ---- 0000 0000 0000 0000
PZR4[B,H,W]
0x710
---- ---- ---- ---- 0000 0000 0000 0000
PZR5[B,H,W]
0x714
---- ---- ---- ---- 0000 0000 0000 0000
PZR6[B,H,W]
0x718
---- ---- ---- ---- 0000 0000 0000 0000
PZR7[B,H,W]
0x71C
---- ---- ---- ---- 0000 0000 0000 0000
PZR8[B,H,W]
0x720
---- ---- ---- ---- 0000 0000 0000 0000
PZR9[B,H,W]
0x724
---- ---- ---- ---- 0000 0000 0000 0000
PZRA[B,H,W]
0x728
---- ---- ---- ---- 0000 0000 0000 0000
PZRB[B,H,W]
0x72C
---- ---- ---- ---- 0000 0000 0000 0000
PZRC[B,H,W]
0x730
---- ---- ---- ---- 0000 0000 0000 0000
PZRD[B,H,W]
0x734
---- ---- ---- ---- 0000 0000 0000 0000
PZRE[B,H,W]
0x738
---- ---- ---- ---- 0000 0000 0000 0000
PZRF[B,H,W]
0x73C
---- ---- ---- ---- 0000 0000 0000 0000
-
-
0xF00 – 0xF04
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
-
-
-
-
-
-
*
-
-
-
-
0xFE0
0xFE4 - 0xFFC
+0
---- ---- ---- ---- 0000 0000 0000 0000
0x704
0xF08 – 0xFDC
+1
PZR0[B,H,W]
0x700
0x740 - 0xEFC
+2
*
171
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.20.2
TYPE3-M4 製品
GPIO
Base_Address : 0x4006_F000
Register
Base_Address
+ Address
+3
+0
PFR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PFR2[B,H,W]
0x008
---- ---- ---- ---- 0000 0000 0000 0000
PFR3[B,H,W]
0x00C
---- ---- ---- ---- 0000 0000 0000 0000
PFR4[B,H,W]
0x010
---- ---- ---- ---- 0000 0000 0000 0000
PFR5[B,H,W]
0x014
---- ---- ---- ---- 0000 0000 0000 0000
PFR6[B,H,W]
0x018
---- ---- ---- ---- 0000 0000 0000 0000
PFR7[B,H,W]
0x01C
---- ---- ---- ---- 0000 0000 0000 0000
PFR8[B,H,W]
0x020
---- ---- ---- ---- 0000 0000 0000 0000
PFR9[B,H,W]
0x024
---- ---- ---- ---- 0000 0000 0000 0000
PFRA[B,H,W]
0x028
---- ---- ---- ---- 0000 0000 0000 0000
PFRB[B,H,W]
0x02C
---- ---- ---- ---- 0000 0000 0000 0000
PFRC[B,H,W]
0x030
---- ---- ---- ---- 0000 0000 0000 0000
PFRD[B,H,W]
0x034
---- ---- ---- ---- 0000 0000 0000 0000
PFRE[B,H,W]
0x038
---- ---- ---- ---- 0000 0000 0000 0000
PFRF[B,H,W]
0x03C
CONFIDENTIAL
+1
---- ---- ---- ---- 0000 0000 0001 1111
0x004
0x040 - 0x0FC
+2
PFR0[B,H,W]
0x000
172
M A N U A L
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
+2
---- ---- ---- ---- 0000 0000 0001 1111
PCR1[B,H,W]
0x104
---- ---- ---- ---- 0000 0000 0000 0000
PCR2[B,H,W]
0x108
---- ---- ---- ---- 0000 0000 0000 0000
PCR3[B,H,W]
0x10C
---- ---- ---- ---- 0000 0000 0000 0000
PCR4[B,H,W]
0x110
---- ---- ---- ---- 0000 0000 0000 0000
PCR5[B,H,W]
0x114
---- ---- ---- ---- 0000 0000 0000 0000
PCR6[B,H,W]
0x118
---- ---- ---- ---- 0000 0000 0000 0000
PCR7[B,H,W]
0x11C
---- ---- ---- ---- 0000 0000 0000 0000
0x120
PCR9[B,H,W]
0x124
---- ---- ---- ---- 0000 0000 0000 0000
PCRA[B,H,W]
0x128
---- ---- ---- ---- 0000 0000 0000 0000
PCRB[B,H,W]
0x12C
---- ---- ---- ---- 0000 0000 0000 0000
PCRC[B,H,W]
0x130
---- ---- ---- ---- 0000 0000 0000 0000
PCRD[B,H,W]
0x134
---- ---- ---- ---- 0000 0000 0000 0000
PCRE[B,H,W]
0x138
---- ---- ---- ---- 0000 0000 0000 0000
PCRF[B,H,W]
0x13C
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
+0
PCR0[B,H,W]
0x100
0x140 - 0x1FC
+1
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
173
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
+0
DDR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
DDR2[B,H,W]
0x208
---- ---- ---- ---- 0000 0000 0000 0000
DDR3[B,H,W]
0x20C
---- ---- ---- ---- 0000 0000 0000 0000
DDR4[B,H,W]
0x210
---- ---- ---- ---- 0000 0000 0000 0000
DDR5[B,H,W]
0x214
---- ---- ---- ---- 0000 0000 0000 0000
DDR6[B,H,W]
0x218
---- ---- ---- ---- 0000 0000 0000 0000
DDR7[B,H,W]
0x21C
---- ---- ---- ---- 0000 0000 0000 0000
DDR8[B,H,W]
0x220
---- ---- ---- ---- 0000 0000 0000 0000
DDR9[B,H,W]
0x224
---- ---- ---- ---- 0000 0000 0000 0000
DDRA[B,H,W]
0x228
---- ---- ---- ---- 0000 0000 0000 0000
DDRB[B,H,W]
0x22C
---- ---- ---- ---- 0000 0000 0000 0000
DDRC[B,H,W]
0x230
---- ---- ---- ---- 0000 0000 0000 0000
DDRD[B,H,W]
0x234
---- ---- ---- ---- 0000 0000 0000 0000
DDRE[B,H,W]
0x238
---- ---- ---- ---- 0000 0000 0000 0000
DDRF[B,H,W]
0x23C
CONFIDENTIAL
+1
---- ---- ---- ---- 0000 0000 0000 0000
0x204
174
+2
DDR0[B,H,W]
0x200
0x240 - 0x2FC
M A N U A L
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
PDIR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PDIR2[B,H,W]
0x308
---- ---- ---- ---- 0000 0000 0000 0000
PDIR3[B,H,W]
0x30C
---- ---- ---- ---- 0000 0000 0000 0000
PDIR4[B,H,W]
0x310
---- ---- ---- ---- 0000 0000 0000 0000
PDIR5[B,H,W]
0x314
---- ---- ---- ---- 0000 0000 0000 0000
PDIR6[B,H,W]
0x318
---- ---- ---- ---- 0000 0000 0000 0000
PDIR7[B,H,W]
0x31C
---- ---- ---- ---- 0000 0000 0000 0000
PDIR8[B,H,W]
0x320
---- ---- ---- ---- 0000 0000 0000 0000
PDIR9[B,H,W]
0x324
---- ---- ---- ---- 0000 0000 0000 0000
PDIRA[B,H,W]
0x328
---- ---- ---- ---- 0000 0000 0000 0000
PDIRB[B,H,W]
0x32C
---- ---- ---- ---- 0000 0000 0000 0000
PDIRC[B,H,W]
0x330
---- ---- ---- ---- 0000 0000 0000 0000
PDIRD[B,H,W]
0x334
---- ---- ---- ---- 0000 0000 0000 0000
PDIRE[B,H,W]
0x338
---- ---- ---- ---- 0000 0000 0000 0000
PDIRF[B,H,W]
0x33C
CONFIDENTIAL
+0
---- ---- ---- ---- 0000 0000 0000 0000
0x304
February 2, 2015, FM4_MN709-00014-1v0-J
+1
PDIR0[B,H,W]
0x300
0x340 - 0x3FC
+2
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
175
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
PDOR1[B,H,W]
PDOR2[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PDOR3[B,H,W]
0x40C
---- ---- ---- ---- 0000 0000 0000 0000
PDOR4[B,H,W]
0x410
---- ---- ---- ---- 0000 0000 0000 0000
PDOR5[B,H,W]
0x414
---- ---- ---- ---- 0000 0000 0000 0000
PDOR6[B,H,W]
0x418
---- ---- ---- ---- 0000 0000 0000 0000
PDOR7[B,H,W]
0x41C
---- ---- ---- ---- 0000 0000 0000 0000
PDOR8[B,H,W]
0x420
---- ---- ---- ---- 0000 0000 0000 0000
PDOR9[B,H,W]
0x424
---- ---- ---- ---- 0000 0000 0000 0000
PDORA[B,H,W]
0x428
---- ---- ---- ---- 0000 0000 0000 0000
PDORB[B,H,W]
0x42C
---- ---- ---- ---- 0000 0000 0000 0000
PDORC[B,H,W]
0x430
---- ---- ---- ---- 0000 0000 0000 0000
PDORD[B,H,W]
0x434
---- ---- ---- ---- 0000 0000 0000 0000
PDORE[B,H,W]
0x438
---- ---- ---- ---- 0000 0000 0000 0000
PDORF[B,H,W]
0x43C
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
1111 1111 1111 1111 1111 1111 1111 1111
-
-
-
-
SPSR[B,H,W]
0x580
CONFIDENTIAL
ADE[B,H,W]
0x500
176
+0
---- ---- ---- ---- 0000 0000 0000 0000
0x408
0x584 - 0x5FC
+1
---- ---- ---- ---- 0000 0000 0000 0000
0x404
0x504 - 0x57C
+2
PDOR0[B,H,W]
0x400
0x440 - 0x4FC
M A N U A L
---- ---- ---- ---- ---- ---- --00 01--
-
-
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
0x600
0x604
0x608
0x60C
0x610
0x614
0x618
0x61C
0x620
0x624
0x628
0x62C
0x630
0x634
0x638
0x63C
0x640
0x644
0x648
0x64C
0x650
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
+3
+2
+1
+0
EPFR00[B,H,W]
---- 0000 ---- --11 --0- --0- 0000 -000
EPFR01[B,H,W]
0000 0000 0000 0000 ---0 0000 0000 0000
EPFR02[B,H,W]
0000 0000 0000 0000 ---0 0000 0000 0000
EPFR03[B,H,W]
0000 0000 0000 0000 ---0 0000 0000 0000
EPFR04[B,H,W]
--00 0000 --00 00-- --00 0000 -000 00-EPFR05[B,H,W]
--00 0000 --00 00-- --00 0000 --00 00-EPFR06[B,H,W]
0000 0000 0000 0000 0000 0000 0000 0000
EPFR07[B,H,W]
0000 0000 0000 0000 0000 0000 0000 ---EPFR08[B,H,W]
0000 0000 0000 0000 0000 0000 0000 0000
EPFR09[B,H,W]
0000 0000 0000 0000 0000 0000 0000 0000
EPFR10[B,H,W]
0000 0000 0000 0000 0000 0000 0000 0000
EPFR11[B,H,W]
---- --00 0000 0000 0000 0000 0000 0000
EPFR12[B,H,W]
--00 0000 --00 00-- --00 0000 --00 00-EPFR13[B,H,W]
--00 0000 --00 00-- --00 0000 --00 00-EPFR14[B,H,W]
--00 0000 0000 00-- ---- ---- --00 0000
EPFR15[B,H,W]
0000 0000 0000 0000 0000 0000 0000 0000
EPFR16[B,H,W]
--00 0000 0000 0000 0000 0000 0000 0000
EPFR17[B,H,W]
---- 0000 0000 0000 0000 0000 0000 ---EPFR18[B,H,W]
--00 0000 0000 0000 00-- --00 0000 0000
EPFR19[B,H,W]
---- ---- ---- ---- ---- ---- ---- ---EPFR20[B,H,W]
---- ---0 0000 0000 0000 0000 0000 0000
177
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
---- ---- ---- ---- ---- ---- ---- ---EPFR23[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
EPFR24[B,H,W]
0x660
---- ---- ---- ---- ---- 0000 0000 0000
EPFR25[B,H,W]
0x664
---- ---- ---- ---- ---- ---- ---- 0000
EPFR26[B,H,W]
0x668
0x708
0x70C
0x710
0x714
0x718
0x71C
0x720
0x724
0x728
0x72C
0x730
0x734
0x738
0x73C
0x740
178
CONFIDENTIAL
+0
EPFR22[B,H,W]
0x65C
0x704
+1
---- ---- ---- ---- ---- ---- ---- ----
0x658
0x700
+2
EPFR21[B,H,W]
0x654
0x66C – 0x6FC
M A N U A L
---- ---- ---- --00 0000 0000 0000 0000
-
-
-
-
PZR0[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR2[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR3[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR4[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR5[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR6[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR7[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR8[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR9[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZRA[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZRB[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZRC[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZRD[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZRE[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZRF[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PDSR0[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
PDSR2[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PDSR3[B,H,W]
0x74C
---- ---- ---- ---- 0000 0000 0000 0000
PDSR4[B,H,W]
0x750
---- ---- ---- ---- 0000 0000 0000 0000
PDSR5[B,H,W]
0x754
---- ---- ---- ---- 0000 0000 0000 0000
PDSR6[B,H,W]
0x758
---- ---- ---- ---- 0000 0000 0000 0000
PDSR7[B,H,W]
0x75C
---- ---- ---- ---- 0000 0000 0000 0000
PDSR8[B,H,W]
0x760
---- ---- ---- ---- 0000 0000 0000 0000
PDSR9[B,H,W]
0x764
---- ---- ---- ---- 0000 0000 0000 0000
PDSRA[B,H,W]
0x768
---- ---- ---- ---- 0000 0000 0000 0000
PDSRB[B,H,W]
0x76C
---- ---- ---- ---- 0000 0000 0000 0000
PDSRC[B,H,W]
0x770
---- ---- ---- ---- 0000 0000 0000 0000
PDSRD[B,H,W]
0x774
---- ---- ---- ---- 0000 0000 0000 0000
PDSRE[B,H,W]
0x778
---- ---- ---- ---- 0000 0000 0000 0000
PDSRF[B,H,W]
0x77C
---- ---- ---- ---- 0000 0000 0000 0000
-
-
0xF00 – 0xF04
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
-
-
-
-
-
-
*
-
-
0xFE0
0xFE4 - 0xFFC
+0
---- ---- ---- ---- 0000 0000 0000 0000
0x748
0xF08 – 0xFDC
+1
PDSR1[B,H,W]
0x744
0x780 - 0xEFC
+2
*
-
-
179
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.20.3
TYPE4-M4 製品
GPIO
Base_Address : 0x4006_F000
Register
Base_Address
+ Address
+3
+0
PFR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PFR2[B,H,W]
0x008
---- ---- ---- ---- 0000 0000 0000 0000
PFR3[B,H,W]
0x00C
---- ---- ---- ---- 0000 0000 0000 0000
PFR4[B,H,W]
0x010
---- ---- ---- ---- 0000 0000 0000 0000
PFR5[B,H,W]
0x014
---- ---- ---- ---- 0000 0000 0000 0000
PFR6[B,H,W]
0x018
---- ---- ---- ---- 0000 0000 0000 0000
PFR7[B,H,W]
0x01C
---- ---- ---- ---- 0000 0000 0000 0000
PFR8[B,H,W]
0x020
---- ---- ---- ---- 0000 0000 0000 0000
PFR9[B,H,W]
0x024
---- ---- ---- ---- 0000 0000 0000 0000
PFRA[B,H,W]
0x028
---- ---- ---- ---- 0000 0000 0000 0000
PFRB[B,H,W]
0x02C
---- ---- ---- ---- 0000 0000 0000 0000
PFRC[B,H,W]
0x030
---- ---- ---- ---- 0000 0000 0000 0000
PFRD[B,H,W]
0x034
---- ---- ---- ---- 0000 0000 0000 0000
PFRE[B,H,W]
0x038
---- ---- ---- ---- 0000 0000 0000 0000
PFRF[B,H,W]
0x03C
CONFIDENTIAL
+1
---- ---- ---- ---- 0000 0000 0001 1111
0x004
0x040 - 0x0FC
+2
PFR0[B,H,W]
0x000
180
M A N U A L
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
+2
---- ---- ---- ---- 0000 0000 0001 1111
PCR1[B,H,W]
0x104
---- ---- ---- ---- 0000 0000 0000 0000
PCR2[B,H,W]
0x108
---- ---- ---- ---- 0000 0000 0000 0000
PCR3[B,H,W]
0x10C
---- ---- ---- ---- 0000 0000 0000 0000
PCR4[B,H,W]
0x110
---- ---- ---- ---- 0000 0000 0000 0000
PCR5[B,H,W]
0x114
---- ---- ---- ---- 0000 0000 0000 0000
PCR6[B,H,W]
0x118
---- ---- ---- ---- 0000 0000 0000 0000
PCR7[B,H,W]
0x11C
---- ---- ---- ---- 0000 0000 0000 0000
0x120
PCR9[B,H,W]
0x124
---- ---- ---- ---- 0000 0000 0000 0000
PCRA[B,H,W]
0x128
---- ---- ---- ---- 0000 0000 0000 0000
PCRB[B,H,W]
0x12C
---- ---- ---- ---- 0000 0000 0000 0000
PCRC[B,H,W]
0x130
---- ---- ---- ---- 0000 0000 0000 0000
PCRD[B,H,W]
0x134
---- ---- ---- ---- 0000 0000 0000 0000
PCRE[B,H,W]
0x138
---- ---- ---- ---- 0000 0000 0000 0000
PCRF[B,H,W]
0x13C
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
+0
PCR0[B,H,W]
0x100
0x140 - 0x1FC
+1
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
181
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
+0
DDR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
DDR2[B,H,W]
0x208
---- ---- ---- ---- 0000 0000 0000 0000
DDR3[B,H,W]
0x20C
---- ---- ---- ---- 0000 0000 0000 0000
DDR4[B,H,W]
0x210
---- ---- ---- ---- 0000 0000 0000 0000
DDR5[B,H,W]
0x214
---- ---- ---- ---- 0000 0000 0000 0000
DDR6[B,H,W]
0x218
---- ---- ---- ---- 0000 0000 0000 0000
DDR7[B,H,W]
0x21C
---- ---- ---- ---- 0000 0000 0000 0000
DDR8[B,H,W]
0x220
---- ---- ---- ---- 0000 0000 0000 0000
DDR9[B,H,W]
0x224
---- ---- ---- ---- 0000 0000 0000 0000
DDRA[B,H,W]
0x228
---- ---- ---- ---- 0000 0000 0000 0000
DDRB[B,H,W]
0x22C
---- ---- ---- ---- 0000 0000 0000 0000
DDRC[B,H,W]
0x230
---- ---- ---- ---- 0000 0000 0000 0000
DDRD[B,H,W]
0x234
---- ---- ---- ---- 0000 0000 0000 0000
DDRE[B,H,W]
0x238
---- ---- ---- ---- 0000 0000 0000 0000
DDRF[B,H,W]
0x23C
CONFIDENTIAL
+1
---- ---- ---- ---- 0000 0000 0000 0000
0x204
182
+2
DDR0[B,H,W]
0x200
0x240 - 0x2FC
M A N U A L
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
PDIR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PDIR2[B,H,W]
0x308
---- ---- ---- ---- 0000 0000 0000 0000
PDIR3[B,H,W]
0x30C
---- ---- ---- ---- 0000 0000 0000 0000
PDIR4[B,H,W]
0x310
---- ---- ---- ---- 0000 0000 0000 0000
PDIR5[B,H,W]
0x314
---- ---- ---- ---- 0000 0000 0000 0000
PDIR6[B,H,W]
0x318
---- ---- ---- ---- 0000 0000 0000 0000
PDIR7[B,H,W]
0x31C
---- ---- ---- ---- 0000 0000 0000 0000
PDIR8[B,H,W]
0x320
---- ---- ---- ---- 0000 0000 0000 0000
PDIR9[B,H,W]
0x324
---- ---- ---- ---- 0000 0000 0000 0000
PDIRA[B,H,W]
0x328
---- ---- ---- ---- 0000 0000 0000 0000
PDIRB[B,H,W]
0x32C
---- ---- ---- ---- 0000 0000 0000 0000
PDIRC[B,H,W]
0x330
---- ---- ---- ---- 0000 0000 0000 0000
PDIRD[B,H,W]
0x334
---- ---- ---- ---- 0000 0000 0000 0000
PDIRE[B,H,W]
0x338
---- ---- ---- ---- 0000 0000 0000 0000
PDIRF[B,H,W]
0x33C
CONFIDENTIAL
+0
---- ---- ---- ---- 0000 0000 0000 0000
0x304
February 2, 2015, FM4_MN709-00014-1v0-J
+1
PDIR0[B,H,W]
0x300
0x340 - 0x3FC
+2
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
183
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
PDOR1[B,H,W]
PDOR2[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PDOR3[B,H,W]
0x40C
---- ---- ---- ---- 0000 0000 0000 0000
PDOR4[B,H,W]
0x410
---- ---- ---- ---- 0000 0000 0000 0000
PDOR5[B,H,W]
0x414
---- ---- ---- ---- 0000 0000 0000 0000
PDOR6[B,H,W]
0x418
---- ---- ---- ---- 0000 0000 0000 0000
PDOR7[B,H,W]
0x41C
---- ---- ---- ---- 0000 0000 0000 0000
PDOR8[B,H,W]
0x420
---- ---- ---- ---- 0000 0000 0000 0000
PDOR9[B,H,W]
0x424
---- ---- ---- ---- 0000 0000 0000 0000
PDORA[B,H,W]
0x428
---- ---- ---- ---- 0000 0000 0000 0000
PDORB[B,H,W]
0x42C
---- ---- ---- ---- 0000 0000 0000 0000
PDORC[B,H,W]
0x430
---- ---- ---- ---- 0000 0000 0000 0000
PDORD[B,H,W]
0x434
---- ---- ---- ---- 0000 0000 0000 0000
PDORE[B,H,W]
0x438
---- ---- ---- ---- 0000 0000 0000 0000
PDORF[B,H,W]
0x43C
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
1111 1111 1111 1111 1111 1111 1111 1111
-
-
-
-
SPSR[B,H,W]
0x580
CONFIDENTIAL
ADE[B,H,W]
0x500
184
+0
---- ---- ---- ---- 0000 0000 0000 0000
0x408
0x584 - 0x5FC
+1
---- ---- ---- ---- 0000 0000 0000 0000
0x404
0x504 - 0x57C
+2
PDOR0[B,H,W]
0x400
0x440 - 0x4FC
M A N U A L
---- ---- ---- ---- ---- ---- --00 01--
-
-
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
0x600
0x604
0x608
0x60C
0x610
0x614
0x618
0x61C
0x620
0x624
0x628
0x62C
0x630
0x634
0x638
0x63C
0x640
0x644
0x648
0x64C
0x650
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
+3
+2
+1
+0
EPFR00[B,H,W]
---- 0000 ---- --11 --0- --0- 0000 -000
EPFR01[B,H,W]
0000 0000 0000 0000 ---0 0000 0000 0000
EPFR02[B,H,W]
0000 0000 0000 0000 ---0 0000 0000 0000
EPFR03[B,H,W]
0000 0000 0000 0000 ---0 0000 0000 0000
EPFR04[B,H,W]
--00 0000 --00 00-- --00 0000 -000 00-EPFR05[B,H,W]
--00 0000 --00 00-- --00 0000 --00 00-EPFR06[B,H,W]
0000 0000 0000 0000 0000 0000 0000 0000
EPFR07[B,H,W]
0000 0000 0000 0000 0000 0000 0000 ---EPFR08[B,H,W]
0000 0000 0000 0000 0000 0000 0000 0000
EPFR09[B,H,W]
0000 0000 0000 0000 0000 0000 0000 0000
EPFR10[B,H,W]
0000 0000 0000 0000 0000 0000 0000 0000
EPFR11[B,H,W]
---- --00 0000 0000 0000 0000 0000 0000
EPFR12[B,H,W]
--00 0000 --00 00-- --00 0000 --00 00-EPFR13[B,H,W]
--00 0000 --00 00-- --00 0000 --00 00-EPFR14[B,H,W]
--00 0000 0000 00-- ---- ---- --00 0000
EPFR15[B,H,W]
0000 0000 0000 0000 0000 0000 0000 0000
EPFR16[B,H,W]
--00 0000 0000 0000 0000 0000 0000 0000
EPFR17[B,H,W]
---- 0000 0000 0000 0000 0000 0000 ---EPFR18[B,H,W]
--00 0000 0000 0000 00-- --00 0000 0000
EPFR19[B,H,W]
---- ---- ---- ---- ---- ---- ---- ---EPFR20[B,H,W]
---- ---0 0000 0000 0000 0000 0000 0000
185
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
---- ---- ---- ---- ---- ---- ---- ---EPFR23[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
EPFR24[B,H,W]
0x660
---- 0000 0000 0000 ---- 0000 0000 0000
EPFR25[B,H,W]
0x664
---- ---- ---- ---- ---- ---- ---- 0000
EPFR26[B,H,W]
0x668
---- ---- ---- --00 0000 0000 0000 0000
EPFR27[B,H,W]
0x66C
0000 0000 0000 0000 0000 0000 0000 0000
EPFR28[B,H,W]
0x670
0000 0000 0000 0000 0000 0000 0000 0000
EPFR29[B,H,W]
0x674
0000 0000 0000 00-- 0000 0000 0000 0000
EPFR30[B,H,W]
0x67C
0x708
0x70C
0x710
0x714
0x718
0x71C
0x720
0x724
0x728
0x72C
0x730
0x734
186
CONFIDENTIAL
+0
EPFR22[B,H,W]
0x65C
0x704
+1
---- ---- ---- ---- ---- ---- ---- ----
0x658
0x700
+2
EPFR21[B,H,W]
0x654
0x680 – 0x6FC
M A N U A L
---- --00 0000 0000 ---- 0000 0000 0000
-
-
-
-
PZR0[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR2[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR3[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR4[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR5[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR6[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR7[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR8[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR9[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZRA[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZRB[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZRC[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZRD[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
PZRF[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
-
-
0xF00 – 0xF04
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
-
-
-
-
-
-
*
0xFE0
0xFE4 - 0xFFC
+0
---- ---- ---- ---- 0000 0000 0000 0000
0x73C
0xF08 – 0xFDC
+1
PZRE[B,H,W]
0x738
0x740 - 0xEFC
+2
*
187
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.20.4
TYPE5-M4 製品
GPIO
Base_Address : 0x4006_F000
Register
Base_Address
+ Address
+3
+0
PFR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PFR2[B,H,W]
0x008
---- ---- ---- ---- 0000 0000 0000 0000
PFR3[B,H,W]
0x00C
---- ---- ---- ---- 0000 0000 0000 0000
PFR4[B,H,W]
0x010
---- ---- ---- ---- 0000 0000 0000 0000
PFR5[B,H,W]
0x014
---- ---- ---- ---- 0000 0000 0000 0000
PFR6[B,H,W]
0x018
---- ---- ---- ---- 0000 0000 0000 0000
PFR7[B,H,W]
0x01C
---- ---- ---- ---- 0000 0000 0000 0000
PFR8[B,H,W]
0x020
---- ---- ---- ---- 0000 0000 0000 0000
PFR9[B,H,W]
0x024
---- ---- ---- ---- 0000 0000 0000 0000
PFRA[B,H,W]
0x028
---- ---- ---- ---- 0000 0000 0000 0000
PFRB[B,H,W]
0x02C
---- ---- ---- ---- 0000 0000 0000 0000
PFRC[B,H,W]
0x030
---- ---- ---- ---- 0000 0000 0000 0000
PFRD[B,H,W]
0x034
---- ---- ---- ---- 0000 0000 0000 0000
PFRE[B,H,W]
0x038
---- ---- ---- ---- 0000 0000 0000 0000
PFRF[B,H,W]
0x03C
CONFIDENTIAL
+1
---- ---- ---- ---- 0000 0000 0001 1111
0x004
0x040 - 0x0FC
+2
PFR0[B,H,W]
0x000
188
M A N U A L
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
+2
---- ---- ---- ---- 0000 0000 0001 1111
PCR1[B,H,W]
0x104
---- ---- ---- ---- 0000 0000 0000 0000
PCR2[B,H,W]
0x108
---- ---- ---- ---- 0000 0000 0000 0000
PCR3[B,H,W]
0x10C
---- ---- ---- ---- 0000 0000 0000 0000
PCR4[B,H,W]
0x110
---- ---- ---- ---- 0000 0000 0000 0000
PCR5[B,H,W]
0x114
---- ---- ---- ---- 0000 0000 0000 0000
PCR6[B,H,W]
0x118
---- ---- ---- ---- 0000 0000 0000 0000
PCR7[B,H,W]
0x11C
---- ---- ---- ---- 0000 0000 0000 0000
0x120
PCR9[B,H,W]
0x124
---- ---- ---- ---- 0000 0000 0000 0000
PCRA[B,H,W]
0x128
---- ---- ---- ---- 0000 0000 0000 0000
PCRB[B,H,W]
0x12C
---- ---- ---- ---- 0000 0000 0000 0000
PCRC[B,H,W]
0x130
---- ---- ---- ---- 0000 0000 0000 0000
PCRD[B,H,W]
0x134
---- ---- ---- ---- 0000 0000 0000 0000
PCRE[B,H,W]
0x138
---- ---- ---- ---- 0000 0000 0000 0000
PCRF[B,H,W]
0x13C
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
+0
PCR0[B,H,W]
0x100
0x140 - 0x1FC
+1
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
189
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
+0
DDR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
DDR2[B,H,W]
0x208
---- ---- ---- ---- 0000 0000 0000 0000
DDR3[B,H,W]
0x20C
---- ---- ---- ---- 0000 0000 0000 0000
DDR4[B,H,W]
0x210
---- ---- ---- ---- 0000 0000 0000 0000
DDR5[B,H,W]
0x214
---- ---- ---- ---- 0000 0000 0000 0000
DDR6[B,H,W]
0x218
---- ---- ---- ---- 0000 0000 0000 0000
DDR7[B,H,W]
0x21C
---- ---- ---- ---- 0000 0000 0000 0000
DDR8[B,H,W]
0x220
---- ---- ---- ---- 0000 0000 0000 0000
DDR9[B,H,W]
0x224
---- ---- ---- ---- 0000 0000 0000 0000
DDRA[B,H,W]
0x228
---- ---- ---- ---- 0000 0000 0000 0000
DDRB[B,H,W]
0x22C
---- ---- ---- ---- 0000 0000 0000 0000
DDRC[B,H,W]
0x230
---- ---- ---- ---- 0000 0000 0000 0000
DDRD[B,H,W]
0x234
---- ---- ---- ---- 0000 0000 0000 0000
DDRE[B,H,W]
0x238
---- ---- ---- ---- 0000 0000 0000 0000
DDRF[B,H,W]
0x23C
CONFIDENTIAL
+1
---- ---- ---- ---- 0000 0000 0000 0000
0x204
190
+2
DDR0[B,H,W]
0x200
0x240 - 0x2FC
M A N U A L
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
PDIR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PDIR2[B,H,W]
0x308
---- ---- ---- ---- 0000 0000 0000 0000
PDIR3[B,H,W]
0x30C
---- ---- ---- ---- 0000 0000 0000 0000
PDIR4[B,H,W]
0x310
---- ---- ---- ---- 0000 0000 0000 0000
PDIR5[B,H,W]
0x314
---- ---- ---- ---- 0000 0000 0000 0000
PDIR6[B,H,W]
0x318
---- ---- ---- ---- 0000 0000 0000 0000
PDIR7[B,H,W]
0x31C
---- ---- ---- ---- 0000 0000 0000 0000
PDIR8[B,H,W]
0x320
---- ---- ---- ---- 0000 0000 0000 0000
PDIR9[B,H,W]
0x324
---- ---- ---- ---- 0000 0000 0000 0000
PDIRA[B,H,W]
0x328
---- ---- ---- ---- 0000 0000 0000 0000
PDIRB[B,H,W]
0x32C
---- ---- ---- ---- 0000 0000 0000 0000
PDIRC[B,H,W]
0x330
---- ---- ---- ---- 0000 0000 0000 0000
PDIRD[B,H,W]
0x334
---- ---- ---- ---- 0000 0000 0000 0000
PDIRE[B,H,W]
0x338
---- ---- ---- ---- 0000 0000 0000 0000
PDIRF[B,H,W]
0x33C
CONFIDENTIAL
+0
---- ---- ---- ---- 0000 0000 0000 0000
0x304
February 2, 2015, FM4_MN709-00014-1v0-J
+1
PDIR0[B,H,W]
0x300
0x340 - 0x3FC
+2
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
-
191
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
PDOR1[B,H,W]
PDOR2[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PDOR3[B,H,W]
0x40C
---- ---- ---- ---- 0000 0000 0000 0000
PDOR4[B,H,W]
0x410
---- ---- ---- ---- 0000 0000 0000 0000
PDOR5[B,H,W]
0x414
---- ---- ---- ---- 0000 0000 0000 0000
PDOR6[B,H,W]
0x418
---- ---- ---- ---- 0000 0000 0000 0000
PDOR7[B,H,W]
0x41C
---- ---- ---- ---- 0000 0000 0000 0000
PDOR8[B,H,W]
0x420
---- ---- ---- ---- 0000 0000 0000 0000
PDOR9[B,H,W]
0x424
---- ---- ---- ---- 0000 0000 0000 0000
PDORA[B,H,W]
0x428
---- ---- ---- ---- 0000 0000 0000 0000
PDORB[B,H,W]
0x42C
---- ---- ---- ---- 0000 0000 0000 0000
PDORC[B,H,W]
0x430
---- ---- ---- ---- 0000 0000 0000 0000
PDORD[B,H,W]
0x434
---- ---- ---- ---- 0000 0000 0000 0000
PDORE[B,H,W]
0x438
---- ---- ---- ---- 0000 0000 0000 0000
PDORF[B,H,W]
0x43C
---- ---- ---- ---- 0000 0000 0000 0000
-
-
-
1111 1111 1111 1111 1111 1111 1111 1111
-
-
-
-
SPSR[B,H,W]
0x580
CONFIDENTIAL
ADE[B,H,W]
0x500
192
+0
---- ---- ---- ---- 0000 0000 0000 0000
0x408
0x584 - 0x5FC
+1
---- ---- ---- ---- 0000 0000 0000 0000
0x404
0x504 - 0x57C
+2
PDOR0[B,H,W]
0x400
0x440 - 0x4FC
M A N U A L
---- ---- ---- ---- ---- ---- --00 01--
-
-
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
0x600
0x604
0x608
0x60C
0x610
0x614
0x618
0x61C
0x620
0x624
0x628
0x62C
0x630
0x634
0x638
0x63C
0x640
0x644
0x648
0x64C
0x650
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
+3
+2
+1
+0
EPFR00[B,H,W]
---- 0000 ---- --11 --0- --0- 0000 -000
EPFR01[B,H,W]
0000 0000 0000 0000 ---0 0000 0000 0000
EPFR02[B,H,W]
0000 0000 0000 0000 ---0 0000 0000 0000
EPFR03[B,H,W]
---- ---- ---- ---- ---- ---- ---- ---EPFR04[B,H,W]
--00 0000 --00 00-- --00 0000 -000 00-EPFR05[B,H,W]
--00 0000 --00 00-- --00 0000 --00 00-EPFR06[B,H,W]
0000 0000 0000 0000 0000 0000 0000 0000
EPFR07[B,H,W]
0000 0000 0000 0000 0000 0000 0000 ---EPFR08[B,H,W]
0000 0000 0000 0000 0000 0000 0000 0000
EPFR09[B,H,W]
0000 0000 0000 0000 0000 0000 0000 0000
EPFR10[B,H,W]
0000 0000 0000 0000 0000 0000 0000 0000
EPFR11[B,H,W]
---- --00 0000 0000 0000 0000 0000 0000
EPFR12[B,H,W]
--00 0000 --00 00-- --00 0000 --00 00-EPFR13[B,H,W]
--00 0000 --00 00-- --00 0000 --00 00-EPFR14[B,H,W]
--00 0000 0000 00-- ---- ---- --00 0000
EPFR15[B,H,W]
0000 0000 0000 0000 0000 0000 0000 0000
EPFR16[B,H,W]
--00 0000 0000 0000 0000 0000 0000 0000
EPFR17[B,H,W]
---- ---- ---- ---- ---- ---- ---- ---EPFR18[B,H,W]
--00 0000 0000 0000 00-- --00 0000 0000
EPFR19[B,H,W]
---- ---- ---- ---- ---- ---- ---- ---EPFR20[B,H,W]
---- ---0 0000 0000 0000 0000 0000 0000
193
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
---- ---- ---- ---- ---- ---- ---- ---EPFR23[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
EPFR24[B,H,W]
0x660
---- ---- ---- ---- ---- ---- ---- ---EPFR25[B,H,W]
0x664
---- ---- ---- ---- ---- ---- ---- ---EPFR26[B,H,W]
0x668
---- ---- ---- ---- ---- ---- ---- ----
0x708
0x70C
0x710
0x714
0x718
0x71C
0x720
0x724
0x728
0x72C
0x730
0x734
0x738
194
CONFIDENTIAL
-
-
---- 0000 0000 0000 ---- 0000 0000 0000
-
-
-
-
EPFR35[B,H,W]
0x68C
0x704
EPFR33[B,H,W]
0x684
0x700
+0
EPFR22[B,H,W]
0x65C
0x690 – 0x6FC
+1
---- ---- ---- ---- ---- ---- ---- ----
0x658
0x688
+2
EPFR21[B,H,W]
0x654
0x66C – 0x680
M A N U A L
---- 0000 0000 0000 ---- ---- ---- ----
-
-
-
PZR0[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR1[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR2[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR3[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR4[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR5[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR6[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR7[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR8[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZR9[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZRA[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZRB[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZRC[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZRD[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PZRE[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
PDSR0[B,H,W]
---- ---- ---- ---- 0000 0000 0000 0000
PDSR1[B,H,W]
0x744
---- ---- ---- ---- 0000 0000 0000 0000
PDSR2[B,H,W]
0x748
---- ---- ---- ---- 0000 0000 0000 0000
PDSR3[B,H,W]
0x74C
---- ---- ---- ---- 0000 0000 0000 0000
PDSR4[B,H,W]
0x750
---- ---- ---- ---- 0000 0000 0000 0000
PDSR5[B,H,W]
0x754
---- ---- ---- ---- 0000 0000 0000 0000
PDSR6[B,H,W]
0x758
---- ---- ---- ---- 0000 0000 0000 0000
PDSR7[B,H,W]
0x75C
---- ---- ---- ---- 0000 0000 0000 0000
PDSR8[B,H,W]
0x760
---- ---- ---- ---- 0000 0000 0000 0000
PDSR9[B,H,W]
0x764
---- ---- ---- ---- 0000 0000 0000 0000
PDSRA[B,H,W]
0x768
---- ---- ---- ---- 0000 0000 0000 0000
PDSRB[B,H,W]
0x76C
---- ---- ---- ---- 0000 0000 0000 0000
PDSRC[B,H,W]
0x770
---- ---- ---- ---- 0000 0000 0000 0000
PDSRD[B,H,W]
0x774
---- ---- ---- ---- 0000 0000 0000 0000
PDSRE[B,H,W]
0x778
---- ---- ---- ---- 0000 0000 0000 0000
PDSRF[B,H,W]
0x77C
---- ---- ---- ---- 0000 0000 0000 0000
-
-
0xF00 – 0xF04
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
-
-
-
-
-
-
*
-
-
-
-
0xFE0
0xFE4 - 0xFFC
+0
---- ---- ---- ---- 0000 0000 0000 0000
0x740
0xF08 – 0xFDC
+1
PZRF[B,H,W]
0x73C
0x780 - 0xEFC
+2
*
195
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.21 LVD
LVD
Base_Address : 0x4003_5000
Register
Base_Address
+ Address
0x000
0x004
0x008
+3
-
-
-
+2
+1
-
+0
LVD_CTL[B,H,W]
-
-
000111-LVD_STR[B,H,W]
-
-
0------LVD_CLR[B,H,W]
-
1-------
LVD_RLR[W]
0x00C
00000000 00000000 00000000 00000001
LVD_STR2 [B,H,W]
0x010
-
-
-
0x014 - 0x0FC
-
-
-
-
+0
0------
1.22 DS_Mode
DS_Mode
Base_Address : 0x4003_5100
Register
Base_Address
+ Address
+3
+2
+1
0x000
-
-
-
0x004
-
-
-
0x008 - 0x6FC
-
-
-
0x700
-
-
-
0x704
-
-
-
0x708
-
-
0x70C
-
-
0x710
-
-
0x714
0x718 - 0x7FC
0x800
0x804
0x808
0x80C
0x810 - 0xEFC
196
CONFIDENTIAL
-
-
*
RCK_CTL[B,H,W]
------01
PMD_CTL[B,H,W]
-------0
WRFSR[B,H,W]
------00
WIFSR[B,H,W]
------00 00000000
WIER[B,H,W]
------00 00000-00
-
-
WILVR[B,H,W]
---00000
DSRAMR[B,H,W]
------00
-
-
-
-
BUR04[B,H,W]
BUR03[B,H,W]
BUR02[B,H,W]
BUR01[B,H,W]
00000000
00000000
00000000
00000000
BUR08[B,H,W]
BUR07[B,H,W]
BUR06[B,H,W]
BUR05[B,H,W]
00000000
00000000
00000000
00000000
BUR012[B,H,W]
BUR11[B,H,W]
BUR10[B,H,W]
BUR09[B,H,W]
00000000
00000000
00000000
00000000
BUR16[B,H,W]
BUR15[B,H,W]
BUR14[B,H,W]
BUR13[B,H,W]
00000000
00000000
00000000
00000000
-
-
-
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.23 USB Clock
USB Clock
Base_Address : 0x4003_6000
Register
Base_Address
+ Address
0x000
0x004
-
-
+2
-
-
+1
-
-
0x008
-
-
-
0x00C
-
-
-
0x010
-
-
-
0x014
-
-
-
0x018
-
-
-
0x01C
-
-
-
0x020
0x024
-
-
-
-
-
-
0x028
-
-
-
0x02C
-
-
-
0x030
-
-
-
0x034
-
-
-
0x038 - 0x0FC
-
-
-
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
+3
+0
UCCR[B,H,W]
-0000000
UPCR1[B,H,W]
------00
UPCR2[B,H,W]
-----000
UPCR3[B,H,W]
---00000
UPCR4[B,H,W]
-0111011
UP_STR[B,H,W]
-------0
UPINT_ENR[B,H,W]
-------0
UPINT_CLR[B,H,W]
-------0
UPINT_STR[B,H,W]
-------0
UPCR5[B,H,W]
----0100
UPCR6[B,H,W]
----0010
UPCR7[B,H,W]
-------0
USBEN0[B,H,W]
-------0
USBEN1[B,H,W]
-------0
-
197
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.24 CAN_Prescaler
CAN_Prescaler
Base_Address : 0x4003_7000
Register
Base_Address
+ Address
+3
+2
+1
+0
CANPRE[B,H,W]
0x000
-
-
-
0x004 - 0xFFC
-
-
-
-
+1
+0
----1011
1.25 MFS
MFS ch.0 Base_Address : 0x4003_8000
MFS ch.1 Base_Address : 0x4003_8100
MFS ch.2 Base_Address : 0x4003_8200
MFS ch.3 Base_Address : 0x4003_8300
MFS ch.4 Base_Address : 0x4003_8400
MFS ch.5 Base_Address : 0x4003_8500
MFS ch.6 Base_Address : 0x4003_8600
MFS ch.7 Base_Address : 0x4003_8700
MFS ch.8 Base_Address : 0x4003_8800
MFS ch.9 Base_Address : 0x4003_8900
MFS ch.10Base_Address : 0x4003_8A00
MFS ch.11 Base_Address : 0x4003_8B00
MFS ch.12Base_Address : 0x4003_8C00
MFS ch.13Base_Address : 0x4003_8D00
MFS ch.14Base_Address : 0x4003_8E00
MFS ch.15Base_Address : 0x4003_8F00
Register
Base_Address
+ Address
+3
+2
SCR /
0x000
-
-
IBCR[B,H,W]
SMR[B,H,W]
000-00-0
0--00000
0x004
0x008
0x00C
198
CONFIDENTIAL
-
-
-
-
-
-
SSR[B,H,W]
0-000011
ESCR /
IBSR[B,H,W]
00000000
RDR/TDR[H,W]
00000000 00000000
BGR1[B,H,W]
BGR0[B,H,W]
00000000
00000000
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
0x010
-
-
0x014
-
-
0x018
-
-
0x01C
-
-
0x020
-
-
0x024
-
-
0x028
-
-
0x02C
-
-
0x030
0x034
-
-
-
-
0x038
-
-
0x03C
-
-
0x040
-
-
0x0144 - 0x1FC
-
-
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
+3
+3
+3
ISMK[B,H,W]
ISBA[B,H,W]
--------
--------
FCR1[B,H,W]
FCR0[B,H,W]
---00100
-0000000
FBYTE2[B,H,W]
FBYTE1[B,H,W]
00000000
00000000
SCSTR1/
SCSTR0/
EIBCR[B,H,W]
NFCR[B,H,W]
00000000
00000000
SCSTR3[B,H,W]
SCSTR2[B,H,W]
00000000
00000000
SACSR1[B,H,W]
SACSR0[B,H,W]
00000000
00000000
STMR1[B,H,W]
STMR0[B,H,W]
00000000
00000000
STMCR1[B,H,W]
STMCR0[B,H,W]
00000000
00000000
SCSCR1[B,H,W]
SCSCR0[B,H,W]
00000000
00100000
SCSFR1[B,H,W]
SCSFR0[B,H,W]
10000000
-
10000000
SCSFR2[B,H,W]
10000000
TBYTE1[B,H,W]
TBYTE0[B,H,W]
00000000
00000000
TBYTE3[B,H,W]
TBYTE2[B,H,W]
00000000
00000000
-
-
199
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.26 CRC
CRC
Base_Address : 0x4003_9000
Register
Base_Address
+ Address
0x000
+3
-
+2
+1
-
+0
CRCCR[B,H,W]
-
-0000000
CRCINIT[B,H,W]
0x004
11111111 11111111 11111111 11111111
CRCIN[B,H,W]
0x008
00000000 00000000 00000000 00000000
CRCR[B,H,W]
0x00C
11111111 11111111 11111111 11111111
1.27 Watch Counter
Watch Counter
Base_Address : 0x4003_A000
Register
Base_Address
200
CONFIDENTIAL
+ Address
+3
0x000
-
0x004 - 0x00C
+2
+1
+0
WCCR[B,H,W]
WCRL[B,H,W]
WCRD[B,H,W]
00--0000
--000000
--000000
-
-
-
-
0x010
-
-
0x014
-
-
-
0x018 - 0xFFC
-
-
-
CLK_SEL[B,H,W]
-----000 -------0
CLK_EN[B,H,W]
------00
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.28 RTC
1.28.1 TYPE1-M4, TYPE2-M4, TYPE3-M4, TYPE6-M4 製品
RTC
Base_Address : 0x4003_B000
Register
Base_Address
+ Address
+3
+2
+1
0x100
-
-
-
0x104
-
-
-
0x108
0x10C
-
-
-
-
-
0x110
-
-
-
0x114
-
-
-
0x118
-
-
-
0x11C
-
-
-
0x120
-
-
-
0x124
-
-
-
0x128
-
-
-
0x12C
-
-
-
0x130
-
-
-
0x134
-
-
-
0x138
-
-
-
0x13C
-
-
-
0x140
-
-
-
0x144
-
-
-
0x148
-
-
-
0x14C
-
-
-
0x150
-
-
-
0x154
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
-
-
-
-
+0
WTCR10[B,H,W]
00000000
WTCR11[B,H,W]
---00000
WTCR12[B,H,W]
00000000
WTCR13[B,H,W]
00000000
WTCR20[B,H,W]
--000000
WTCR21[B,H,W]
-----000
*
WTSR[B,H,W]
-0000000
WTMIR[B,H,W]
-0000000
WTHR[B,H,W]
--000000
WTDR[B,H,W]
--000000
WTDW[B,H,W]
-----000
WTMOR[B,H,W]
---00000
WTYR[B,H,W]
00000000
ALMIR[B,H,W]
-0000000
ALHR[B,H,W]
--000000
ALDR[B,H,W]
--000000
ALMOR[B,H,W]
---00000
ALYR[B,H,W]
00000000
WTTR0[B,H,W]
00000000
WTTR1[B,H,W]
00000000
WTTR2[B,H,W]
------00
201
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
+2
+1
0x158
-
-
-
0x15C
0x160
-
-
-
-
-
-
-
-
0x168
-
-
-
0x16C
-
-
-
0x170
-
-
-
0x174
-
-
-
0x178
-
-
-
0x17C
-
-
-
0x180
-
-
-
0x184
-
-
-
0x188
-
-
-
-
-
-
0x190
-
-
-
0x194
-
-
-
0x198
-
-
-
0x19C
-
-
-
0x1A0
-
-
-
0x1A4
-
-
-
0x1A8
-
-
-
0x1AC
CONFIDENTIAL
-
0x164
0x18C
202
M A N U A L
-
-
-
0x1B0
-
-
-
0x1B4-1FF
-
-
-
+0
WTCAL0[B,H,W]
00000000
WTCAL1[B,H,W]
------00
WTCALEN[B,H,W]
-------0
WTDIV[B,H,W]
----0000
WTDIVEN[B,H,W]
------00
WTCALPRD[B,H,W]
--010011
WTCOSEL[B,H,W]
-------0
VB_CLKDIV[B,H,W]
00000111
WTOSCCNT[B,H,W]
------01
CCS[B,H,W]
00001000
CCB[B,H,W]
00010000
*
BOOST[B,H,W]
------11
EWKUP[B,H,W]
-------0
VDET[B,H,W]
00-----*
HIBRST[B,H,W]
-------0
VBPFR[B,H,W]
--011100
VBPCR[B,H,W]
----0000
VBDDR[B,H,W]
----0000
VBDIR[B,H,W]
----XXXX
VBDOR[B,H,W]
----1111
VBPZR[B,H,W]
------11
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
0x200
0x204
0x208
0x20C
0x210
0x214
0x218
0x21C
0x220
0x224
0x228
0x22C
0x230
0x234
0x238
0x23C
0x240
0x244
0x248
0x24C
0x250
0x254
0x258
0x25C
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
+3
+2
+1
+0
BREG03[B,H,W]
BREG02[B,H,W]
BREG01[B,H,W]
BREG00[B,H,W]
00000000
00000000
00000000
00000000
BREG07[B,H,W]
BREG06[B,H,W]
BREG05[B,H,W]
BREG04[B,H,W]
00000000
00000000
00000000
00000000
BREG0B[B,H,W]
BREG0A[B,H,W]
BREG09[B,H,W]
BREG08[B,H,W]
00000000
00000000
00000000
00000000
BREG0F[B,H,W]
BREG0E[B,H,W]
BREG0D[B,H,W]
BREG0C[B,H,W]
00000000
00000000
00000000
00000000
BREG13[B,H,W]
BREG12[B,H,W]
BREG11[B,H,W]
BREG10[B,H,W]
00000000
00000000
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205
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207
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.28.3
M A N U A L
TYPE5-M4 製品
RTC
Base_Address : 0x4003_B000
Register
Base_Address
+ Address
+3
+2
00000000 00000000 ---00000 -00000-0
WTCR2[B,H,W]
0x004
-------- -------- -----000 -------0
WTBR [B,H,W]
0x008
-------- 00000000 00000000 00000000
WTDR[B,H,W]
--000000
WTHR[B,H,W]
WTMIR[B,H,W]
WTSR[B,H,W]
--000000
-0000000
-0000000
WTYR[B,H,W]
WTMOR[B,H,W]
WTDW[B,H,W]
00000000
---00000
-----000
ALDR[B,H,W]
ALHR[B,H,W]
ALMIR[B,H,W]
--000000
--000000
-0000000
ALYR[B,H,W]
ALMOR[B,H,W]
00000000
---00000
0x010
0x014
+0
WTCR1 [B,H,W]
0x000
0x00C
+1
-
0x018
-
-
-
WTTR [B,H,W]
0x01C
-------- ------00 00000000 00000000
0x020
-
-
0x024
-
-
0x028
-
-
0x02C-0x0FF
-
-
WTCLKM[B,H,W]
WTCLKS[B,H,W]
------00
-------0
WTCALEN[B,H,W]
WTCAL[B,H,W]
-------0
-0000000
WTDIVEN[B,H,W]
WTDIV[B,H,W]
-------00
----0000
-
-
1.29 Low-speed CR Prescaler
Low-speed CR Prescaler
Base_Address : 0x4003_C000
Register
Base_Address
+ Address
208
CONFIDENTIAL
+3
+2
+1
0x000
-
-
-
0x004 – 0x0FC
-
-
-
+0
LCR_PRSLD[B,H,W],
--000000
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.30 Peripheral Clock Gating
1.30.1 TYPE1-M4, TYPE2-M4 製品
Peripheral Clock Gating
Base_Address : 0x4003_C100
Register
Base_Address
+ Address
+3
+0
---1-1-1 ----1111 11111111 11111111
MRST0[B,H,W]
0x004
-----0-0 ----0000 00000000 00000000
-
-
-
-
CKEN1[B,H,W]
0x010
-------- ----1111 ----1111 ----1111
MRST1[B,H,W]
0x014
0x018 – 0x01F
+1
CKEN0[B,H,W]
0x000
0x008 – 0x00F
+2
-------- ----0000 ----0000 ----0000
-
-
-
-
CKEN2[B,H,W]
-------- -------- -------0 --**--00
0x020
CAN 搭載製品 : *="1"
CAN 無搭載製品 : *="0"
MRST2[B,H,W]
0x024
0x028 – 0x67C
1.30.2
-------- -------- -------0 --00--00
-
-
-
-
TYPE3-M4, TYPE4-M4 製品
Peripheral Clock Gating
Base_Address : 0x4003_C100
Register
Base_Address
+ Address
+3
+0
---1-1-1 ----1111 11111111 11111111
MRST0[B,H,W]
0x004
-----0-0 ----0000 00000000 00000000
-
-
-
-
CKEN1[B,H,W]
0x010
-------- ----1111 ----1111 ----1111
MRST1[B,H,W]
0x014
0x018 – 0x01F
+1
CKEN0[B,H,W]
0x000
0x008 – 0x00F
+2
-------- ----0000 ----0000 ----0000
-
-
-
-
CKEN2[B,H,W]
---0--11 ---1--00 -------0 -***--00
0x020
CAN 搭載製品 : *="1"
CAN 無搭載製品 : *="0"
MRST2[B,H,W]
0x024
0x028 – 0x67C
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
---0--00 ---0--00 -------0 -000--00
-
-
-
-
209
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.30.3
M A N U A L
TYPE5-M4, TYPE6-M4 製品
Peripheral Clock Gating
Base_Address : 0x4003_C100
Register
Base_Address
+ Address
+3
+0
---1-1-1 ----1111 11111111 11111111
MRST0[B,H,W]
0x004
-----0-0 ----0000 00000000 00000000
-
-
-
-
CKEN1[B,H,W]
0x010
-------- ----1111 ----1111 ----1111
MRST1[B,H,W]
0x014
0x018 – 0x01F
+1
CKEN0[B,H,W]
0x000
0x008 – 0x00F
+2
-------- ----0000 ----0000 ----0000
-
-
-
-
CKEN2[B,H,W]
---0--11 ---1--00 1111---0 -***--00
0x020
CAN 搭載製品 : *="1"
CAN 無搭載製品 : *="0"
MRST2[B,H,W]
0x024
0x028 – 0x67C
210
CONFIDENTIAL
---0--00 ---0--00 0000---0 -000--00
-
-
-
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.31 I2S_Prescaler
1.31.1 TYPE3-M4 製品
I2S_Prescaler
Base_Address : 0x4003_D000
Register
Base_Address
+ Address
+3
+2
-------- -------- -------- ------00
IPCR1[B,H,W]
0x004
-------- -------- -------- -------0
IPCR2[B,H,W]
0x008
-------- -------- -------- -----000
IPCR3[B,H,W]
0x00C
-------- -------- -------- ---00001
IPCR4[B,H,W]
0x010
-------- -------- -------- -0011111
IP_STR[B,H,W]
0x014
-------- -------- -------- -------0
IPINT_ENR[B,H,W]
0x018
-------- -------- -------- -------0
IPINT_CLR[B,H,W]
0x01C
-------- -------- -------- -------0
IPINT_STR[B,H,W]
0x020
-------- -------- -------- -------0
IPCR5[B,H,W]
0x024
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
+0
ICCR[B,H,W]
0x000
0x028 – 0xFFC
+1
-------- -------- -------- -0011000
-
-
-
-
211
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.31.2
TYPE4-M4 製品
I2S_Prescaler
Base_Address : 0x4003_D000
Register
Base_Address
+ Address
+3
+2
IPCR1[B,H,W]
-------- -------- -------- -------0
IPCR2[B,H,W]
0x008
-------- -------- -------- -----000
IPCR3[B,H,W]
0x00C
-------- -------- -------- ---00001
IPCR4[B,H,W]
0x010
-------- -------- -------- -0011111
IP_STR[B,H,W]
0x014
-------- -------- -------- -------0
IPINT_ENR[B,H,W]
0x018
-------- -------- -------- -------0
IPINT_CLR[B,H,W]
0x01C
-------- -------- -------- -------0
IPINT_STR[B,H,W]
0x020
-------- -------- -------- -------0
IPCR5[B,H,W]
0x024
-------- -------- -------- -0011000
-
-
-
-------- -------- -------- -----000
IPCR5_1[B,H,W]
0x034
CONFIDENTIAL
ICCR_1[B,H,W]
0x030
0x038 – 0xFFC
+0
-------- -------- -------- ------00
0x004
0x028 – 0x02C
+1
ICCR[B,H,W]
0x000
212
M A N U A L
-------- -------- -------- -0000000
-
-
-
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.32 GDC_Prescaler
GDC_Prescaler
Base_Address : 0x4003_D100
Register
Base_Address
+ Address
+3
+2
-------- -------- -------- -------0
GPCR1[B,H,W]
0x004
-------- -------- -------- ------00
GPCR2[B,H,W]
0x008
-------- -------- -------- -----000
GPCR3 [B,H,W]
0x00C
-------- -------- -------- ---00000
GPCR4 [B,H,W]
0x010
-------- -------- -------- -0000000
GP_STR[B,H,W]
0x014
-------- -------- -------- -------0
GPINT_ENR[B,H,W]
0x018
-------- -------- -------- -------0
GPINT_CLR[B,H,W]
0x01C
-------- -------- -------- -------0
GPINT_STR[B,H,W]
0x020
-------- -------- -------- -------0
-
-
-
-
GCSR[B,H,W]
0x028
-------- -------- ---0---0 ---0--00
GRCR[B,H,W]
0x02C
-------- -------- -------- -------0
GMCR[B,H,W]
0x030
0x034- 0xFFC
+0
GCCR[B,H,W]
0x000
0x024
+1
-------- -------- -------- -------0
-
-
-
-
<注意事項>
GDC 部のレジスタの詳細は『GDC 編』を参照してください。
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
213
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.33 EXT-Bus I/F
1.33.1
TYPE1-M4 製品
EXT-Bus I/F
Base_Address : 0x4003_F000
Register
Base_Address
+ Address
0x0000
0x0004
0x0008
0x000C
0x0010
0x0014
0x0018
0x001C
0x0020
0x0024
0x0028
0x002C
0x0030
0x0034
0x0038
0x003C
214
CONFIDENTIAL
+3
+2
+1
+0
MODE0[W]
-------- -------- --000-00 00000000
MODE1[W]
-------- -------- --000-00 00000000
MODE2[W]
-------- -------- --000-00 00000000
MODE3[W]
-------- -------- --000-00 00000000
MODE4[W]
-------- -------- --000-00 00000001
MODE5[W]
-------- -------- --000-00 00000000
MODE6[W]
-------- -------- --000-00 00000000
MODE7[W]
-------- -------- --000-00 00000000
TIM0[W]
00000101 01011111 11110000 00001111
TIM1[W]
00000101 01011111 11110000 00001111
TIM2[W]
00000101 01011111 11110000 00001111
TIM3[W]
00000101 01011111 11110000 00001111
TIM4[W]
00000101 01011111 11110000 00001111
TIM5[W]
00000101 01011111 11110000 00001111
TIM6[W]
00000101 01011111 11110000 00001111
TIM7[W]
00000101 01011111 11110000 00001111
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
AREA1[W]
-------- -0001111 -------- 00010000
AREA2[W]
0x0048
-------- -0001111 -------- 00100000
AREA3[W]
0x004C
-------- -0001111 -------- 00110000
AREA4[W]
0x0050
-------- -0001111 -------- 01000000
AREA5[W]
0x0054
-------- -0001111 -------- 01010000
AREA6[W]
0x0058
-------- -0001111 -------- 01100000
AREA7[W]
0x005C
-------- -0001111 -------- 01110000
ATIM0[W]
0x0060
-------- -------- ----0100 01011111
ATIM1[W]
0x0064
-------- -------- ----0100 01011111
ATIM2[W]
0x0068
-------- -------- ----0100 01011111
ATIM3[W]
0x006C
-------- -------- ----0100 01011111
ATIM4[W]
0x0070
-------- -------- ----0100 01011111
ATIM5[W]
0x0074
-------- -------- ----0100 01011111
ATIM6[W]
0x0078
-------- -------- ----0100 01011111
ATIM7[W]
0x007C
-------- -------- ----0100 01011111
-
-
-
-------- -------0 00010011 --00-000
REFTIM[W]
0x0104
-------0 00000000 0000000000110011
PWRDWN[W]
0x0108
-------- -------- 00000000 00000000
SDTIM[W]
0x010C
------00 01000010 00010001 0100--01
SDCMD[W]
0x0110
CONFIDENTIAL
SDMODE[W]
0x0100
February 2, 2015, FM4_MN709-00014-1v0-J
+0
-------- -0001111 -------- 00000000
0x0044
0x0114 - 0x01FC
+1
AREA0[W]
0x0040
0x0080 - 0x00FC
+2
0------- ---00000 00000000 00000000
-
-
-
-
215
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
0x02FC
+2
-
-
EST
-------- -------- -------- -------0
WEAD
00000000 00000000 000000000 00000000
ESCLR[W]
0x030C
-------- -------- -------- -------1
AMODE[W]
0x0310
0x0F18 –
0x0FFC
216
CONFIDENTIAL
-
-------- -------- -------- ---01111
0x0308
0x0F00 – 0x0F14
DCLKR[W]
0x0304
0x0EFC
+0
-------- -------- -------- ----0000
0x0300
0x031C -
+1
MEMCERR[W]
0x0200
0x0204 –
M A N U A L
-------- -------- -------- -------1
-
-
-
-
*
*
*
*
-
-
-
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.33.2
M A N U A L
TYPE3-M4, TYPE4-M4, TYPE5-M4, TYPE6-M4 製品
EXT-Bus I/F
Base_Address : 0x4003_F000
Register
Base_Address
+ Address
0x0000
0x0004
0x0008
0x000C
0x0010
0x0014
0x0018
0x001C
0x0020
0x0024
0x0028
0x002C
0x0030
0x0034
0x0038
0x003C
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
+3
+2
+1
+0
MODE0[W]
-------- -------- --000-00 00000000
MODE1[W]
-------- -------- --000-00 00000000
MODE2[W]
-------- -------- --000-00 00000000
MODE3[W]
-------- -------- --000-00 00000000
MODE4[W]
-------- -------- --000-00 00000001
MODE5[W]
-------- -------- --000-00 00000000
MODE6[W]
-------- -------- --000-00 00000000
MODE7[W]
-------- -------- --000-00 00000000
TIM0[W]
00000101 01011111 11110000 00001111
TIM1[W]
00000101 01011111 11110000 00001111
TIM2[W]
00000101 01011111 11110000 00001111
TIM3[W]
00000101 01011111 11110000 00001111
TIM4[W]
00000101 01011111 11110000 00001111
TIM5[W]
00000101 01011111 11110000 00001111
TIM6[W]
00000101 01011111 11110000 00001111
TIM7[W]
00000101 01011111 11110000 00001111
217
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
AREA1[W]
AREA2[W]
-------- -0001111 -------- 00100000
AREA3[W]
0x004C
-------- -0001111 -------- 00110000
AREA4[W]
0x0050
-------- -0001111 -------- 01000000
AREA5[W]
0x0054
-------- -0001111 -------- 01010000
AREA6[W]
0x0058
-------- -0001111 -------- 01100000
AREA7[W]
0x005C
-------- -0001111 -------- 01110000
ATIM0[W]
0x0060
-------- -------- ----0100 01011111
ATIM1[W]
0x0064
-------- -------- ----0100 01011111
ATIM2[W]
0x0068
-------- -------- ----0100 01011111
ATIM3[W]
0x006C
-------- -------- ----0100 01011111
ATIM4[W]
0x0070
-------- -------- ----0100 01011111
ATIM5[W]
0x0074
-------- -------- ----0100 01011111
ATIM6[W]
0x0078
-------- -------- ----0100 01011111
ATIM7[W]
0x007C
-------- -------- ----0100 01011111
-
-
-
-
SDMODE[W]
0x0100
-------- -------0 00010011 --00-000
REFTIM[W]
0x0104
-------0 00000000 0000000000110011
PWRDWN[W]
0x0108
-------- -------- 00000000 00000000
SDTIM[W]
0x010C
0-----00 01000010 00010001 0100--01
SDCMD[W]
0x0110
CONFIDENTIAL
+0
-------- -0001111 -------- 00010000
0x0048
218
+1
-------- -0001111 -------- 00000000
0x0044
0x0114 - 0x01FC
+2
AREA0[W]
0x0040
0x0080 - 0x00FC
M A N U A L
0------- ---00000 00000000 00000000
-
-
-
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
0x02FC
-
-
EST
-------- -------- -------- -------0
WEAD
00000000 00000000 000000000 00000000
ESCLR[W]
0x030C
-------- -------- -------- -------1
AMODE[W]
0x0310
0x0F18 –
0x0FFC
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
-
-------- -------- -------- ---01111
0x0308
0x0F00 – 0x0F14
DCLKR[W]
0x0304
0x0EFC
+0
-------- -------- -------- ----0000
0x0300
0x031C -
+1
MEMCERR[W]
0x0200
0x0204 –
+2
-------- -------- -------- -------1
-
-
-
-
*
*
*
*
-
-
-
-
219
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.34 USB
USB ch.0 Base_Address : 0x4004_0000
USB ch.1 Base_Address : 0x4005_0000
Register
Base_Address
+ Address
+3
+2
0x2100
-
-
0x2104
-
-
0x2108
-
-
0x210C
-
-
0x2110
0x2114
220
CONFIDENTIAL
-
-
-
+1
+0
HCNT1[B,H,W]
HCNT0[B,H,W]
-----001
00000000
HERR[B,H,W]
HIRQ[B,H,W]
00000011
0-000000
HFCOMP[B,H,W]
HSTATE[B,H,W]
00000000
--010010
HRTIMER(1/0)[B,H,W]
00000000 00000000
HADR[B,H,W]
HRTIMER(2)[B,H,W]
-0000000
------00
HEOF(1/0)[B,H,W]
-
0x2118
-
-
0x211C
-
-
0x2120
-
-
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-
-
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-
-
0x212C
-
-
0x2130
-
-
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-
-
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-
-
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-
-
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-
-
0x2144
-
-
0x2148
-
-
0x214C
-
-
0x2150
-
-
--000000 00000000
HFRAME(1/0)[B,H,W]
-----000 00000000
HTOKEN[B,H,W]
-
00000000
UDCC[B,H,W]
-------- 10100-00
EP0C[H,W]
------0- -1000000
EP1C[H,W]
01100001 00000000
EP2C[H,W]
0110000- -1000000
EP3C[H,W]
0110000- -1000000
EP4C[H,W]
0110000- -1000000
EP5C[H,W]
0110000- -1000000
TMSP[H,W]
-----000 00000000
UDCIE[B,H,W]
UDCS[B,H,W]
--000000
--000000
EP0IS[H,W]
10---1-- -------EP0OS[H,W]
100--00- -XXXXXXX
EP1S[H,W]
100-000X XXXXXXXX
EP2S[H,W]
100-000- -XXXXXXX
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
+2
0x2154
-
-
0x2158
-
-
0x215C
-
-
0x2160
-
-
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-
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-
-
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-
-
0x2170
-
-
0x2174
-
-
0x2178 - 0x217C
-
-
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
-
+1
+0
EP3S[H,W]
100-000- -XXXXXXX
EP4S[H,W]
100-000- -XXXXXXX
EP5S[H,W]
100-000- -XXXXXXX
EP0DTH[B,H,W]
EP0DTL[B,H,W]
XXXXXXXX
XXXXXXXX
EP1DTH[B,H,W]
EP1DTL[B,H,W]
XXXXXXXX
XXXXXXXX
EP2DTH[B,H,W]
EP2DTL[B,H,W]
XXXXXXXX
XXXXXXXX
EP3DTH[B,H,W]
EP3DTL[B,H,W]
XXXXXXXX
XXXXXXXX
EP4DTH[B,H,W]
EP4DTL[B,H,W]
XXXXXXXX
XXXXXXXX
EP5DTH[B,H,W]
EP5DTL[B,H,W]
XXXXXXXX
XXXXXXXX
-
-
221
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.35 DMAC
DMAC
Base_Address : 0x4006_0000
Register
Base_Address
+ Address
0x0000
0x0010
0x0014
0x0018
0x001C
0x0020
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0x002C
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0x004C
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0x0054
0x0058
0x005C
0x0060
222
CONFIDENTIAL
+3
+2
+1
+0
DMACR[B,H,W]
00-00000 -------- -------- -------DMACA0[B,H,W]
00000000 0---0000 00000000 00000000
DMACB0[B,H,W]
--000000 00000000 00000000 -------0
DMACSA0[B,H,W]
00000000 00000000 00000000 00000000
DMACDA0[B,H,W]
00000000 00000000 00000000 00000000
DMACA1[B,H,W]
00000000 0---0000 00000000 00000000
DMACB1[B,H,W]
--000000 00000000 00000000 -------0
DMACSA1[B,H,W]
00000000 00000000 00000000 00000000
DMACDA1[B,H,W]
00000000 00000000 00000000 00000000
DMACA2[B,H,W]
00000000 0---0000 00000000 00000000
DMACB2[B,H,W]
--000000 00000000 00000000 -------0
DMACSA2[B,H,W]
00000000 00000000 00000000 00000000
DMACDA2[B,H,W]
00000000 00000000 00000000 00000000
DMACA3[B,H,W]
00000000 0---0000 00000000 00000000
DMACB3[B,H,W]
--000000 00000000 00000000 -------0
DMACSA3[B,H,W]
00000000 00000000 00000000 00000000
DMACDA3[B,H,W]
00000000 00000000 00000000 00000000
DMACA4[B,H,W]
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DMACB4[B,H,W]
--000000 00000000 00000000 -------0
DMACSA4[B,H,W]
00000000 00000000 00000000 00000000
DMACDA4[B,H,W]
00000000 00000000 00000000 00000000
DMACA5[B,H,W]
00000000 0---0000 00000000 00000000
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
DMACSA5[B,H,W]
00000000 00000000 00000000 00000000
DMACDA5[B,H,W]
0x006C
00000000 00000000 00000000 00000000
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0x0070
00000000 0---0000 00000000 00000000
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0x0074
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DMACSA6[B,H,W]
0x0078
00000000 00000000 00000000 00000000
DMACDA6[B,H,W]
0x007C
00000000 00000000 00000000 00000000
DMACA7[B,H,W]
0x0080
00000000 0---0000 00000000 00000000
DMACB7[B,H,W]
0x0084
--000000 00000000 00000000 -------0
DMACSA7[B,H,W]
0x0088
00000000 00000000 00000000 00000000
DMACDA7[B,H,W]
0x008C
CONFIDENTIAL
+0
--000000 00000000 00000000 -------0
0x0068
February 2, 2015, FM4_MN709-00014-1v0-J
+1
DMACB5[B,H,W]
0x0064
0x0090 - 0x00FC
+2
00000000 00000000 00000000 00000000
-
-
-
-
223
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.36 DSTC
DSTC
Base_Address : 0x4006_1000
Register
Base_Address
+ Address
+3
+2
0x0000
0x000C
0x0010
0x0014
0x0018
0x001C
0x0020
0x0024
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0x0038
0x003C
0x0040
0x0044
0x0048
0x004C
0x0050
0x0054
224
CONFIDENTIAL
+0
00000000 00000000 00000000 00000000
HWDESP[B,H,W]
0x0004
0x0008
+1
DESTP[B,H,W]
00XXXXXX XXXXXX00 00000000 00000000
SWTR[H]
CFG[B]
CMD[B]
00000000 00000000
01000000
00000001
MONERS[B,H,W]
00XXXXXX XXXXXX00 XXXXXXXX XXX00000
DREQENB[31:0] [B,H,W]
00000000 00000000 00000000 00000000
DREQENB[63:32] [B,H,W]
00000000 00000000 00000000 00000000
DREQENB[95:64] [B,H,W]
00000000 00000000 00000000 00000000
DREQENB[127:96] [B,H,W]
00000000 00000000 00000000 00000000
DREQENB[159:128] [B,H,W]
00000000 00000000 00000000 00000000
DREQENB[191:160] [B,H,W]
00000000 00000000 00000000 00000000
DREQENB[223:192] [B,H,W]
00000000 00000000 00000000 00000000
DREQENB[255:224] [B,H,W]
00000000 00000000 00000000 00000000
HWINT[31:0] [B,H,W]
00000000 00000000 00000000 00000000
HWINT[63:32] [B,H,W]
00000000 00000000 00000000 00000000
HWINT[95:64] [B,H,W]
00000000 00000000 00000000 00000000
HWINT[127:96] [B,H,W]
00000000 00000000 00000000 00000000
HWINT[159:128] [B,H,W]
00000000 00000000 00000000 00000000
HWINT[191:160] [B,H,W]
00000000 00000000 00000000 00000000
HWINT[223:192] [B,H,W]
00000000 00000000 00000000 00000000
HWINT[255:224] [B,H,W]
00000000 00000000 00000000 00000000
HWINTCLR[31:0] [B,H,W]
00000000 00000000 00000000 00000000
HWINTCLR[63:32] [B,H,W]
00000000 00000000 00000000 00000000
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
HWINTCLR[127:96] [B,H,W]
00000000 00000000 00000000 00000000
HWINTCLR[159:128] [B,H,W]
0x060
00000000 00000000 00000000 00000000
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00000000 00000000 00000000 00000000
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0x068
00000000 00000000 00000000 00000000
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0x06C
00000000 00000000 00000000 00000000
DQMSK[31:0] [B,H,W]
0x070
00000000 00000000 00000000 00000000
DQMSK[63:32] [B,H,W]
0x074
00000000 00000000 00000000 00000000
DQMSK[95:64] [B,H,W]
0x078
00000000 00000000 00000000 00000000
DQMSK[127:96] [B,H,W]
0x07C
00000000 00000000 00000000 00000000
DQMSK[159:128] [B,H,W]
0x080
00000000 00000000 00000000 00000000
DQMSK[191:160] [B,H,W]
0x084
00000000 00000000 00000000 00000000
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00000000 00000000 00000000 00000000
DQMSK[255:224] [B,H,W]
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00000000 00000000 00000000 00000000
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00000000 00000000 00000000 00000000
DQMSKCLR[159:128] [B,H,W]
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00000000 00000000 00000000 00000000
DQMSKCLR[191:160] [B,H,W]
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00000000 00000000 00000000 00000000
DQMSKCLR[255:224] [B,H,W]
0x0AC
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
+0
00000000 00000000 00000000 00000000
0x005C
0x0FFC
+1
HWINTCLR[95:64] [B,H,W]
0x0058
0x00B0 -
+2
00000000 00000000 00000000 00000000
-
-
-
-
225
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.37 CAN
CAN ch.0 Base_Address : 0x4006_2000
CAN ch.1 Base_Address : 0x4006_3000
Register
Base_Address
+ Address
+3
0x0000
0x0004
0x0008
0x000C
0x0018
0x0024
0x0034
0x0044
0x0048
0x0054
226
CONFIDENTIAL
TESTR[B,H,W]
INTR[B,H,W]
-------- X00000--
00000000 00000000
BRPER[B,H,W]
-
-------- ----0000
-
IF1CREQ[B,H,W]
-------- 00000000
0------- 00000001
IF1MSK2[B,H,W]
IF1MSK1[B,H,W]
11-11111 11111111
11111111 11111111
IF1ARB2[B,H,W]
IF1ARB1[B,H,W]
00000000 00000000
00000000 00000000
IF1MCTR[B,H,W]
-
00000000 0---0000
IF1DTA2[B,H,W]
IF1DTA1[B,H,W]
00000000 00000000
00000000 00000000
IF1DTB2[B,H,W]
IF1DTB1[B,H,W]
00000000 00000000
00000000 00000000
-
-
-
IF1DTA1[B,H,W]
IF1DTA2[B,H,W]
00000000 00000000
00000000 00000000
IF1DTB1[B,H,W]
IF1DTB2[B,H,W]
00000000 00000000
00000000 00000000
-
-
-
IF2CMSK[B,H,W]
IF2CREQ[B,H,W]
-------- 00000000
0------- 00000001
IF2MSK2[B,H,W]
IF2MSK1[B,H,W]
11-11111 11111111
11111111 11111111
IF2ARB2[B,H,W]
IF2ARB1[B,H,W]
00000000 00000000
00000000 00000000
-
0x0050
0x0058 - 0x005C
ERRCNT[B,H,W]
00000000 00000000
-
0x0040
0x004C
BTR[B,H,W]
-0100011 00000001
-
0x0030
0x0038 - 0x003C
CTRLR[B,H,W]
-------- 000-0001
-
0x0020
+0
STATR[B,H,W]
IF1CMSK[B,H,W]
0x0014
0x0028 - 0x002F
+1
-------- 00000000
-
0x0010
0x001C
+2
IF2MCTR[B,H,W]
-
00000000 0---0000
IF2DTA2[B,H,W]
IF2DTA1[B,H,W]
00000000 00000000
00000000 00000000
IF2DTB2[B,H,W]
IF2DTB1[B,H,W]
00000000 00000000
00000000 00000000
-
-
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
0x0060
0x0064
0x0068 - 0x007C
0x0094 - 0x009F
0x00A4 0x00AF
0x0FFC
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
IF2DTB1[B,H,W]
IF2DTB2[B,H,W]
00000000 00000000
00000000 00000000
-
-
-
-
TREQR2[B,H,W]
TREQR1[B,H,W]
00000000 00000000
00000000 00000000
-
-
-
NEWDT2[B,H,W]
NEWDT1[B,H,W]
00000000 00000000
00000000 00000000
-
-
-
INTPND2[B,H,W]
INTPND1[B,H,W]
00000000 00000000
00000000 00000000
-
0x00B0
0x00B4 -
00000000 00000000
-
0x00A0
+0
00000000 00000000
-
0x0090
+1
IF2DTA2[B,H,W]
-
0x0080
0x0084 - 0x008F
+2
IF2DTA1[B,H,W]
-
-
-
MSGVAL2[B,H,W]
MSGVAL1[B,H,W]
00000000 00000000
00000000 00000000
-
-
-
227
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.38 Ethernet-MAC
Ethernet-MAC
Base_Address : 0x4006_4000
Register
Base_Address
+ Address
0x0000 –
0x1FFC
+3
+2
+1
+0
XXXXXXXX
XXXXXXXX
XXXXXXXX
XXXXXXXX
<注意事項>
−
Ethernet-MAC 部のレジスタの詳細は『Ethernet 編 CHAPTER2:Ethernet-MAC 4.レジスタ』を参照
してください。
1.39 Ethernet-Control
Ethernet-Control
Base_Address : 0x4006_6000
Register
Base_Address
+ Address
+3
+2
+1
+0
0x000 - 0xFFC
XXXXXXXX
XXXXXXXX
XXXXXXXX
XXXXXXXX
<注意事項>
−
Ethernet-Control 部のレジスタの詳細は『Ethernet 編 CHAPTER1:Ethernet 4. Ethernet システム制
御レジスタ』を参照してください。
228
CONFIDENTIAL
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.40 I2S
I2S ch.0
Base_Address : 0x4006_C000
I2S ch.1
Base_Address : 0x4006_C800
Register
Base_Address
+ Address
+3
+2
+1
+0
RXFDAT[B,H,W]
0x000
00000000 00000000 00000000 00000000
TXFDAT[B,H,W]
0x004
00000000 00000000 00000000 00000000
CNTREG[B,H,W]
0x008
00000000 00000000 00000000 00000000
MCR0REG[B,H,W]
0x00C
-0000000 00000000 -0000000 00000000
MCR1REG[B,H,W]
0x010
00000000 00000000 00000000 00000000
MCR2REG[B,H,W]
0x014
00000000 00000000 00000000 00000000
OPRREG[B,H,W]
0x018
-------0 -------0 -------- -------0
SRST[B,H,W]
0x01C
-------- -------- -------- -------0
INTCNT[B,H,W]
0x020
-1111111 --111111 ----0000 --000000
STATUS[B,H,W]
0x024
00000000 ----0000 00000000 00000000
DMAACT[B,H,W]
0x028
-------0 -------0 -------0 -------0
TSTREG[B,H,W]
0x02C
-------- -------- -------- -------0
0x030 - 0xFFC
-
-
-
-
1.41 SD-Card
SD-Card
Base_Address : 0x4006_E000
Register
Base_Address
+ Address
+3
+2
+1
+0
0x000 – 0xFFC
XXXXXXXX
XXXXXXXX
XXXXXXXX
XXXXXXXX
<注意事項>
−
SD-Card 部のレジスタの詳細は『本編 CHAPTER:SD カードインタフェース 2.レジスタ一覧』を
参照してください。
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
229
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.42 CAN FD
CAN FD
Base_Address : 0x4007_0000
Register
Base_Address
+ Address
+3
ENDN[B,H,W]
10000111 01100101 01000011 00100001
-
-------- -------- --000000 X000---RWD[B,H,W]
-------- -------- 00000000 00000000
CCCR[B,H,W]
0x018
-------- -------- -0000000 00000001
BTP[B,H,W]
0x01C
------00 00000000 --001010 00110011
TSCC[B,H,W]
0x020
-------- ----0000 -------- ------00
TSCV[B,H,W]
0x024
-------- -------- 00000000 00000000
TOCC[B,H,W]
0x028
11111111 11111111 -------- -----000
TOCV[B,H,W]
0x02C
-------- -------- 11111111 11111111
-
-
-
-
ECR[B,H,W]
0x040
-------- 00000000 00000000 00000000
PSR[B,H,W]
0x044
-------- -------- --000111 00000111
-
-
-
-
IR[B,H,W]
0x050
00000000 00000000 00000000 00000000
IE[B,H,W]
0x054
00000000 00000000 00000000 00000000
ILS[B,H,W]
0x058
00000000 00000000 00000000 00000000
ILE[B,H,W]
0x05C
CONFIDENTIAL
-
TEST[B,H,W]
0x014
230
-
---00000 0--00000 ----1010 -011--11
0x010
0x060 - 0x07C
FBTP[B,H,W]
0x00C
0x048 - 0x04C
+0
00110000 00010011 00000101 0000110
0x004
0x030 - 0x03C
+1
CREL[B,H,W]
0x000
0x008
+2
-------- -------- -------- ------00
-
-
-
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
SIDFC[B,H,W]
-------- 00000000 00000000 000000-XIDFC[B,H,W]
0x088
0x094
0x098
0x09C
0x0A0
0x0A4
0x0A8
0x0AC
0x0B0
0x0B4
0x0B8
0x0BC
0x0C0
0x0C4
0x0C8
0x0CC
0x0D0
0x0D4
0x0D8
0x0DC
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
+0
-------- -------- -------- --000000
0x084
0x090
+1
GFC[B,H,W]
0x080
0x08C
+2
-------- -0000000 00000000 000000--
-
-
-
XIDAM[B,H,W]
---11111 11111111 11111111 11111111
HPMS[B,H,W]
-------- -------- 00000000 00000000
NDAT1[B,H,W]
00000000 00000000 00000000 00000000
NDAT2[B,H,W]
00000000 00000000 00000000 00000000
RXF0C[B,H,W]
00000000 -0000000 00000000 000000-RXF0S[B,H,W]
------00 --000000 --000000 -0000000
RXF0A[B,H,W]
-------- -------- -------- --000000
RXBC[B,H,W]
-------- -------- 00000000 000000-RXF1C[B,H,W]
00000000 -0000000 00000000 000000-RXF1S[B,H,W]
00----00 --000000 --000000 -0000000
RXF1A[B,H,W]
-------- -------- -------- --000000
RXESC[B,H,W]
-------- -------- -----000 -000-000
TXBC[B,H,W]
-0000000 --000000 00000000 000000-TXFQS[B,H,W]
-------- --000000 ---00000 –000000
TXESC[B,H,W]
-------- -------- -------- -----000
TXBRP[B,H,W]
00000000 00000000 00000000 00000000
TXBAR[B,H,W]
00000000 00000000 00000000 00000000
TXBCR[B,H,W]
00000000 00000000 00000000 00000000
TXBTO[B,H,W]
00000000 00000000 00000000 00000000
TXBCF[B,H,W]
00000000 00000000 00000000 00000000
231
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
+2
+0
00000000 00000000 00000000 00000000
TXBCIE[B,H,W]
0x0E4
00000000 00000000 00000000 00000000
-
-
-
-
TXEFC[B,H,W]
0x0F0
--000000 --000000 00000000 000000-TXEFS[B,H,W]
0x0F4
------00 ---00000 ---00000 --000000
TXEFA[B,H,W]
0x0F8
0x0FC - 0x1FC
+1
TXBTIE[B,H,W]
0x0E0
0x0E8 - 0x0EC
M A N U A L
-------- -------- -------- ---00000
-
0x200
0x204
-
-
-
FDSEAR[B,H,W]
FDESR[B,H,W]
FDECR[B,H,W]
00000000 00000000
------00
----0000
FDDEAR[B,H,W]
FDESCR[B,H,W]
00000000 00000000
------00
-
0x208 – 0x20C
0x210
TSMDR[B,H,W]
TSCNTR[B,H,W]
-------- -------0
-------- -------0
TSDIVR[B,H,W]
0x214
-------- -------- 00000000 00000000
0x218
0x21C - 0xFFC
-
TSCPCLR[B,H,W]
TSCDTR[B,H,W]
00000000 00000000
00000000 00000000
-
-
-
+1
+0
CAN FD Message RAM
Message RAM
Base_Address
+ Address
+3
+2
Rx Buffer and FIFO Element [W]
0x8000 0xBFFC
Tx Buffer Element [W]
Tx Event FIFO Element [W]
Standard Message ID Filter Element [W]
Extended Message ID Filter Element [W]
<注意事項>
−
メッセージ RAM の詳細は『通信マクロ編 CHAPTER 5-3: CAN FD コントローラ 6.メッセージ RAM』
を参照してください。
232
CONFIDENTIAL
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.43 Programmable-CRC
Programmable-CRC
Base_Address : 0x4008_0000
Register
Base_Address
+ Address
+3
+1
+0
CRCn_PORY[B,H,W]
0x000
00000100 11000001 00011101 10110111
CRCn_SEED[B,H,W]
0x004
11111111 11111111 11111111 11111111
CRCn_FXOR[B,H,W]
0x008
11111111 11111111 11111111 11111111
CRCn_CFG[B,H,W]
0x00C
00000000 11100000 00000000 00000000
CRCn_WR[B,H,W]
0x010
00000000 00000000 00000000 00000000
CRCn_RD[B,H,W]
0x014
0x018 - 0xFFC
+2
00000000 00000000 00000000 00000000
-
-
-
-
+1
+0
-
-
1.44 WorkFlash_IF
WorkFlash_IF
Base_Address : 0x200E_0000
Register
Base_Address
+ Address
+3
+2
0x000
WFASZR[B,H,W]
0x004
WFRWTR[B,H,W]
0x008
0x00C - 0xFFF
WFSTR[B,H,W]
-
-
<注意事項>
−
WorkFlash_IF 部のレジスタの詳細はご使用する製品の『フラッシュプログラミングマニュアル』
を参照してください。
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
233
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.45 Hi-Speed Quad SPI controller
1.45.1 TYPE3-M4 製品
Hi-Speed Quad SPI controller
Base_Address : 0xD000_0000
Register
Base_Address
+ Address
+3
+2
-------- -------- -------- --000-00
HSSPIn_PCC0[B,H,W]
0x004
-------- -1111111 00000000 00000000
HSSPIn_PCC1[B,H,W]
0x008
-------- -1111111 00000000 00000000
HSSPIn_PCC2[B,H,W]
0x00C
-------- -1111111 00000000 00000000
HSSPIn_PCC3[B,H,W]
0x010
-------- -1111111 00000000 00000000
HSSPIn_TXF[B,H,W]
0x014
-------- -------- -------- -0000000
HSSPIn_TXE[B,H,W]
0x018
-------- -------- -------- -0000000
HSSPIn_TXC[B,H,W]
0x01C
-------- -------- -------- -0000000
HSSPIn_RXF[B,H,W]
0x020
-------- -------- -------- -0000000
HSSPIn_RXE[B,H,W]
0x024
-------- -------- -------- -0000000
HSSPIn_RXC[B,H,W]
0x028
-------- -------- -------- -0000000
HSSPIn_FAULTF[B,H,W]
0x02C
-------- -------- -------- ---00000
HSSPIn_FAULTC[B,H,W]
0x030
0x038
-------- -------- -------- ---00000
-
HSSPIn_DMDMAEN
HSSPIn_DMCFG
[B,H,W]
[B,H,W]
------00
-----001
HSSPIn_DMPSEL
HSSPIn_DMSTOP
HSSPIn_DMSTART
[B,H,W]
[B,H,W]
[B,H,W]
[B,H,W]
----0000
------00
-------0
-------0
HSSPIn_DMBCS[B,H,W]
HSSPIn_DMBCC[B,H,W]
00000000 00000000
00000000 00000000
HSSPIn_DMSTATUS[B,H,W]
0x040
-------- ---00000 ---00000 ------00
0x044
-
-
-
-
0x048
-
-
-
-
0x04C
CONFIDENTIAL
-
HSSPIn_DMTRP
0x03C
234
+0
HSSPIn_MCTRL[B,H,W]
0x000
0x034
+1
HSSPIn_FIFOCFG[B,H,W]
--------_--------_---00000_01110111
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
0x050
0x054
0x058
0x05C
0x060
0x064
0x068
0x06C
0x070
0x074
0x078
0x07C
0x080
0x084
0x088
0x08C
0x090
0x094
0x098
0x09C
0x0A0
0x0A4
0x0A8
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
+3
+2
+1
+0
HSSPIn_TXFIFO0[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO1[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO2[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO3[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO4[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO5[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO6[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO7[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO8[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO9[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO10[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO11[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO12[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO13[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO14[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO15[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO0[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO1[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO2[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO3[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO4[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO5[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO6[B,H,W]
00000000 00000000 00000000 00000000
235
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
+3
+2
HSSPIn_RXFIFO8[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO9[B,H,W]
0x0B4
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO10[B,H,W]
0x0B8
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO11[B,H,W]
0x0BC
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO12[B,H,W]
0x0C0
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO13[B,H,W]
0x0C4
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO14[B,H,W]
0x0C8
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO15[B,H,W]
0x0CC
00000000 00000000 00000000 00000000
HSSPIn_CSCFG[B,H,W]
0x0D0
-------- ----0000 ----0000 --000000
HSSPIn_CSITIME[B,H,W]
0x0D4
-------- -------- 11111111 11111111
HSSPIn_CSAEXT[B,H,W]
0x0D8
00000000 00000000 000----- --------
0x0DC
0x0E0
0x0E4
0x0E8
0x0EC
0x0F0
0x0F4
0x0F8
CONFIDENTIAL
HSSPIn_RDCSDC1[B,H,W]
HSSPIn_RDCSDC0[B,H,W]
00000000 ----0000
00000000 ----0000
HSSPIn_RDCSDC3[B,H,W]
HSSPIn_RDCSDC2[B,H,W]
00000000 ----0000
00000000 ----0000
HSSPIn_RDCSDC5[B,H,W]
HSSPIn_RDCSDC4[B,H,W]
00000000 ----0000
00000000 ----0000
HSSPIn_RDCSDC7[B,H,W]
HSSPIn_RDCSDC6[B,H,W]
00000000 ----0000
00000000 ----0000
HSSPIn_WRCSDC1[B,H,W]
HSSPIn_WRCSDC0[B,H,W]
00000000 ----0000
00000000 ----0000
HSSPIn_WRCSDC3[B,H,W]
HSSPIn_WRCSDC2[B,H,W]
00000000 ----0000
00000000 ----0000
HSSPIn_WRCSDC5[B,H,W]
HSSPIn_WRCSDC4[B,H,W]
00000000 ----0000
00000000 ----0000
HSSPIn_WRCSDC7[B,H,W]
HSSPIn_WRCSDC6[B,H,W]
00000000 ----0000
00000000 ----0000
HSSPIn_MID[B,H,W]
0x0FC
236
+0
00000000 00000000 00000000 00000000
0x0B0
0x400
+1
HSSPIn_RXFIFO7[B,H,W]
0x0AC
0x100 - 0x3FC
M A N U A L
00000000 00000000 00000110 00110000
-
-
-
0x404
-
-
-
0x408 - 0xFFC
-
-
-
QDCLKR[B,H,W]
----1111
DBCNT[B,H,W]
------00
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
1.45.2
M A N U A L
TYPE4-M4 製品
Hi-Speed Quad SPI controller
Base_Address : 0xD0A0_4000
Register
Base_Address
+ Address
+3
+2
-------- -------- -------- --000-00
HSSPIn_PCC0[B,H,W]
0x004
-------- -1111111 00000000 00000000
HSSPIn_PCC1[B,H,W]
0x008
-------- -1111111 00000000 00000000
HSSPIn_PCC2[B,H,W]
0x00C
-------- -1111111 00000000 00000000
HSSPIn_PCC3[B,H,W]
0x010
-------- -1111111 00000000 00000000
HSSPIn_TXF[B,H,W]
0x014
-------- -------- -------- -0000000
HSSPIn_TXE[B,H,W]
0x018
-------- -------- -------- -0000000
HSSPIn_TXC[B,H,W]
0x01C
-------- -------- -------- -0000000
HSSPIn_RXF[B,H,W]
0x020
-------- -------- -------- -0000000
HSSPIn_RXE[B,H,W]
0x024
-------- -------- -------- -0000000
HSSPIn_RXC[B,H,W]
0x028
-------- -------- -------- -0000000
HSSPIn_FAULTF[B,H,W]
0x02C
-------- -------- -------- ---00000
HSSPIn_FAULTC[B,H,W]
0x030
0x038
-------- -------- -------- ---00000
-
-
HSSPIn_DMDMAEN
HSSPIn_DMCFG
[B,H,W]
[B,H,W]
------00
-----001
HSSPIn_DMTRP
HSSPIn_DMPSEL
HSSPIn_DMSTOP
HSSPIn_DMSTART
[B,H,W]
[B,H,W]
[B,H,W]
[B,H,W]
----0000
------00
-------0
-------0
0x03C
HSSPIn_DMBCS[B,H,W]
HSSPIn_DMBCC[B,H,W]
00000000 00000000
00000000 00000000
HSSPIn_DMSTATUS[B,H,W]
0x040
-------- ---00000 ---00000 ------00
0x044
-
-
-
-
0x048
-
-
-
-
0x04C
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
+0
HSSPIn_MCTRL[B,H,W]
0x000
0x034
+1
HSSPIn_FIFOCFG[B,H,W]
--------_--------_---00000_01110111
237
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
0x050
0x054
0x058
0x05C
0x060
0x064
0x068
0x06C
0x070
0x074
0x078
0x07C
0x080
0x084
0x088
0x08C
0x090
0x094
0x098
0x09C
0x0A0
0x0A4
0x0A8
238
CONFIDENTIAL
M A N U A L
+3
+2
+1
+0
HSSPIn_TXFIFO0[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO1[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO2[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO3[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO4[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO5[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO6[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO7[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO8[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO9[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO10[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO11[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO12[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO13[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO14[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_TXFIFO15[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO0[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO1[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO2[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO3[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO4[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO5[B,H,W]
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO6[B,H,W]
00000000 00000000 00000000 00000000
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+3
+2
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO8[B,H,W]
0x0B0
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO9[B,H,W]
0x0B4
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO10[B,H,W]
0x0B8
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO11[B,H,W]
0x0BC
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO12[B,H,W]
0x0C0
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO13[B,H,W]
0x0C4
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO14[B,H,W]
0x0C8
00000000 00000000 00000000 00000000
HSSPIn_RXFIFO15[B,H,W]
0x0CC
00000000 00000000 00000000 00000000
HSSPIn_CSCFG[B,H,W]
0x0D0
-------- ----0000 ----0000 --000000
HSSPIn_CSITIME[B,H,W]
0x0D4
-------- -------- 11111111 11111111
HSSPIn_CSAEXT[B,H,W]
0x0D8
00000000 00000000 000----- --------
0x0DC
0x0E0
0x0E4
0x0E8
0x0EC
0x0F0
0x0F4
0x0F8
HSSPIn_RDCSDC0[B,H,W]
00000000 ----0000
00000000 ----0000
HSSPIn_RDCSDC3[B,H,W]
HSSPIn_RDCSDC2[B,H,W]
00000000 ----0000
00000000 ----0000
HSSPIn_RDCSDC5[B,H,W]
HSSPIn_RDCSDC4[B,H,W]
00000000 ----0000
00000000 ----0000
HSSPIn_RDCSDC7[B,H,W]
HSSPIn_RDCSDC6[B,H,W]
00000000 ----0000
00000000 ----0000
HSSPIn_WRCSDC1[B,H,W]
HSSPIn_WRCSDC0[B,H,W]
00000000 ----0000
00000000 ----0000
HSSPIn_WRCSDC3[B,H,W]
HSSPIn_WRCSDC2[B,H,W]
00000000 ----0000
00000000 ----0000
HSSPIn_WRCSDC5[B,H,W]
HSSPIn_WRCSDC4[B,H,W]
00000000 ----0000
00000000 ----0000
HSSPIn_WRCSDC7[B,H,W]
HSSPIn_WRCSDC6[B,H,W]
00000000 ----0000
00000000 ----0000
00000000 00000000 00000110 00110000
-
-
-
0x404
-
-
-
0x408 - 0xFFC
-
-
-
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
HSSPIn_RDCSDC1[B,H,W]
HSSPIn_MID[B,H,W]
0x0FC
0x400
+0
HSSPIn_RXFIFO7[B,H,W]
0x0AC
0x100 - 0x3FC
+1
QDCLKR[B,H,W]
----1111
DBCNT[B,H,W]
------00
-
239
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.46 HyperBus Interface
HyperBus Interface
Base_Address : 0xD0A0_5000
Register
Base_Address
+ Address
+3
+2
0x000
IEN[B,H,W]
0------- -------- -------- -------0
ISR[B,H,W]
0x008
-------- -------- -------- -------0
-
-
MBR1[B,H,W]
00000000 00000000 00000000 00000000
MCR0[B,H,W]
0x018
-------- ------00 -------- --00--11
MCR1[B,H,W]
0x01C
-------- ------00 -------- --00--11
MTR0[B,H,W]
0x020
00000000 00000000 00000000 ----0000
MTR1[B,H,W]
0x024
00000000 00000000 00000000 ----0000
GPOR[B,H,W]
0x028
-------- -------- -------- ------00
WPR[B,H,W]
0x02C
-------- -------- -------- -------0
TEST[B,H,W]
0x030
CONFIDENTIAL
-
00000000 00000000 00000000 00000000
0x014
240
MBR0[B,H,W]
0x010
0x034- 0xFFC
+0
-----000 -------0 ----0000 -------0
0x004
0x024
+1
CSR[B,H,W]
-------- -------- -------- -------0
-
-
-
-
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.47 GDC Sub system controller
GDC Sub system controller
Base_Address : 0xD0A0_0000
Register
Base_Address
+ Address
0x000
0x004
0x008
0x00C
0x010
0x014
0x018
0x01C
0x020
0x024
0x028
0x02C
0x030
0x034
+2
+1
00000000 00000000 00000000 00000000
LockStatus[W]
-------- -------- -------0 ---0---0
*[W]
CnfigClockControl[W]
-------- -------- -------- -----001
VRamInterruptEnable[W]
-------- -------- -------- ------11
*[W]
VRamInterruptClear[W]
-------- -------- -------- ------00
VRamInterruptStatus[W]
-------- -------- -------- ------00
ExtFlashDevSelect[W]
-------- -------- -------- -------1
VRamRemapDisable[W]
-------- -------- -------- -------0
PanicSwitch[W]
-------- -------- -------- -------1
GDC_ClockDivider[W]
-------- -----100 00000000 -------WkupTriggerMask[W]
-----000 -----000 00000000 00000000
ClockDomainStatus[W]
-------- -------- -------- ----0000
-
0x03C
-
0x044
0x048
0x04C
0x050
February 2, 2015, FM4_MN709-00014-1v0-J
+0
LockUnlock[W]
0x038
0x040
CONFIDENTIAL
+3
dsp_LoxkUnlock[W]
00000000 00000000 00000000 00000000
dsp_LockStatus[W]
-------- -------- -------0 ---0---0
dsp0_ClockDivider[W]
-------- 01000001 11100000 -------dsp0_DomainControl[W]
-------- -------1 -------- -------0
dsp0_ClockShift[W]
-------- -------- -------- -------1
241
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
Register
Base_Address
+ Address
0x054
0x058
0x05C
0x060
+2
+1
dsp0_PowerEnControl[W]
-------- -------- -------- -------0
dsp0_ClockGateModeLock[W]
00000000 00000000 00000000 00000000
dsp0_ClockGateControl[W]
-------- -------- -------- -------0
0x068
-
0x06C
-
0x070
-
0x074
-
0x080
0x084
0x088
0x08C
SDRAMC_ClcokDivider[W]
-------- 00000100 00000000 -------SDRAMC_DomainControl[W]
-------- -------1 -------- -------0
HSSPIC_ClockDivider[W]
-------- 00000100 00000000 -------HSSPIC_DomainControl[W]
-------- -------1 -------- -------0
RPCC_ClcokDivider[W]
-------- -------- -------- -----000
RPCC_DomainControl[W]
-------- -------1 -------- -------0
0x090
-
0x094
-
0x098
-
0x09C
-
0x100
0x104
0x108
0x10C
+0
*[W]
-
0x07C
CONFIDENTIAL
+3
0x064
0x078
242
M A N U A L
vram_LockUnlock[W]
00000000 00000000 00000000 00000000
vram_LockStatus[W]
-------- -------- -------0 ---0---0
vram_sram_select[W]
-------- -------- ----0000 00000000
*[W]
FM4_MN709-00014-1v0-J, February 2, 2015
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
Register
Base_Address
+ Address
+2
+1
0x110
*[W]
0x114
*[W]
0x118
*[W]
0x11C
*[W]
0x120
*[W]
0x124
*[W]
0x128
*[W]
0x12C
-
0x130
-
0x134
-
0x138
-
0x13C
0x140
0x144
0x148
0x14C-0xFFC
February 2, 2015, FM4_MN709-00014-1v0-J
CONFIDENTIAL
+3
+0
vram_sberraddr_s0[W]
00000000 00000000 0000000 00000000
vram_sberraddr_s1[W]
00000000 00000000 0000000 00000000
vram_arbiter_priority[W]
-------- -------- -------- 00000000
-
243
A.レジスタマップ
1. レジスタマップ
P E R I P H E R A L
M A N U A L
1.48 GDC Sub system SDRAM controller
GDC Sub system SDRAM controller Base_Address : 0xD0A3_0000
Register
Base_Address
+ Address
0x000-0x0FF
0x100
0x104
0x108
0x10C
0x110
0x114-0xFFC
244
CONFIDENTIAL
+3
+2
+1
+0
SDMODE[W]
-------- -------0 00010011 --00-000
REFTIM[W]
-------0 00000000 0000000000110011
PWRDWN[W]
-------- -------- 00000000 00000000
SDTIM[W]
0-----00 01000010 00010001 0100--01
SDCMD[W]
0------- ---00000 00000000 00000000
-
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P E R I P H E R A L
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主な変更内容
ページ
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Revision 1.0
-
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Initial release
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246
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P E R I P H E R A L
M A N U A L
MN709-00014-1v0-J
Spansion・Controller Manual
FM4 ファミリ
32 ビット・マイクロコントローラ
ペリフェラルマニュアル
GDC 編
2015 年 2 月
Rev. 1.0
発行:Spansion Inc.
編集:コーポレートコミュニケーション部
February 2, 2015, FM4_MN709-00014-1v0-J
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免責事項
本資料に記載された製品は、通常の産業用, 一般事務用, パーソナル用, 家庭用などの一般的用途 (ただし、用途の限定はあ
りません) に使用されることを意図して設計・製造されています。(1) 極めて高度な安全性が要求され、仮に当該安全性が
確保されない場合、社会的に重大な影響を与えかつ直接生命・身体に対する重大な危険性を伴う用途 (原子力施設における
核反応制御, 航空機自動飛行制御, 航空交通管制, 大量輸送システムにおける運行制御, 生命維持のための医療機器, 兵器シ
ステムにおけるミサイル発射制御等をいう) 、ならびに(2) 極めて高い信頼性が要求される用途 (海底中継器, 宇宙衛星等を
いう) に使用されるよう設計・製造されたものではありません。上記の製品の使用法によって惹起されたいかなる請求また
は損害についても、Spansion は、お客様または第三者、あるいはその両方に対して責任を一切負いません。半導体デバイス
はある確率で故障が発生します。当社半導体デバイスが故障しても、結果的に人身事故, 火災事故, 社会的な損害を生じさ
せないよう、お客様において、装置の冗長設計, 延焼対策設計, 過電流防止対策設計, 誤動作防止設計などの安全設計をお願
いします。本資料に記載された製品が、外国為替及び外国貿易法、米国輸出管理関連法規などの規制に基づき規制されてい
る製品または技術に該当する場合には、本製品の輸出に際して、同法に基づく許可が必要となります。
商標および注記
このドキュメントは、断りなく変更される場合があります。本資料には Spansion が開発中の Spansion 製品に関する情報が
記載されている場合があります。Spansion は、それらの製品に対し、予告なしに仕様を変更したり、開発を中止したりする
権利を有します。このドキュメントに含まれる情報は、現状のまま、保証なしに提供されるものであり、その正確性, 完全
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た、明示, 黙示または法定されているあらゆる保証をするものでもありません。Spansion は、このドキュメントに含まれる
情報を使用することにより発生したいかなる損害に対しても責任を一切負いません。
Copyright © 2015 Spansion All rights reserved.
商標:Spansion®, Spansion ロゴ (図形マーク), MirrorBit®, MirrorBit® Eclipse™, ORNAND™, Easy DesignSim™, Traveo™及びこれら
の組合せは、米国・日本ほか諸外国における Spansion LLC の商標です。第三者の社名・製品名等の記載はここでは情報提
供を目的として表記したものであり、各権利者の商標もしくは登録商標となっている場合があります。
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