2.1 MB

本ドキュメントはCypress (サイプレス) 製品に関する情報が記載されております。
富士通マイクロエレクトロニクス
DATA SHEET
DS07–13713–6
マイクロコントローラ 16 ビットオリジナル
CMOS
®
MB90495G シリーズ
MB90497G/F497G/F498G/V495G
■ 概 要
MB90495G シリーズは , 高速リアルタイム処理が要求される民生機器などのプロセス制御用途向けに設計された汎用の
高性能 16 ビットマイクロコントローラです。このシリーズでは , フル CAN インタフェースを内蔵しています。
命令体系は , F2MC ＊ファミリのアーキテクチャを継承するとともに , 高級言語対応命令の追加やアドレッシングモード
の拡張 , 乗除算命令の強化 , ビット処理命令の充実などを図っています。さらに , 32 ビットのアキュムレータを搭載するこ
とにより , ロングワードデータ (32 ビット ) 処理が可能となっています。
MB90495G シリーズにおける周辺リソースには , 8/10 ビット A/D コンバータ , UART (SCI) 0, 1, 8/16 ビット PPG タイ
マ , 16 ビット入出力タイマ (16 ビットフリーランタイマ , インプットキャプチャ0, 1, 2, 3 (ICU) ) , CAN コントローラなど
が内蔵されています。
＊：F2MC は FUJITSU Flexible Microcontroller の略で , 富士通マイクロエレクトロニクス株式会社の登録商標です。
■ 特 長
・動作温度 (TA) ＋ 125 °C 対応可能品種
・クロック
・ PLL クロック逓倍回路内蔵
・ 発振クロックの 2 分周または発振クロックの 1 逓倍∼ 4 逓倍 ( 発振クロック 4 MHz の場合 , 4 MHz ∼ 16 MHz) のマシ
ンクロック (PLL クロック ) を選択可能
・ サブクロックによる動作 (8.192 kHz) が可能
・ 最小命令実行時間：62.5 ns ( 発振クロック 4 MHz, PLL クロック 4 逓倍で動作した場合 )
・16 M バイトの CPU メモリ空間
・ 内部は 24 ビットアドレッシング
・ 8/16 ビットバス幅選択による外部アクセス可能 ( 外部バスモード )
（続く）
富士通マイクロエレクトロニクスのマイコンを効率的に開発するための情報を下記 URL にてご紹介いたします。
ご採用を検討中 , またはご採用いただいたお客様に有益な情報を公開しています。
http://edevice.fujitsu.com/micom/jp-support/
Copyright©2001-2009 FUJITSU MICROELECTRONICS LIMITED All rights reserved
2009.3
MB90495G シリーズ
・コントローラ用途に最適な命令体系
・ 豊富なデータタイプ ( ビット , バイト , ワード , ロングワード )
・ 豊富なアドレッシングモード (23 種類 )
・ 符号付乗除算命令 , RETI 命令機能強化
・ 32 ビットのアキュムレータ採用による高精度演算の強化
・高級言語 (C 言語 ) / マルチタスクに対応する命令体系
・ システムスタックポインタの採用
・ 各種ポインタ間接命令の強化
・ バレルシフト命令
・実行速度の向上
・ 4 バイトの命令キュー
・強力な割込み機能
・ 8 レベル , 34 要因の強力な割込み機能
・CPU に依存しない自動データ転送機能
・ 拡張インテリジェント I/O サービス機能 (EI2OS)：最大 16 チャネル
・低消費電力 ( スタンバイ ) モード
・ スリープモード (CPU 動作クロックを停止するモード )
・ タイムベースタイマモード ( 発振クロックとサブクロック , タイムベースタイマと時計タイマのみ動作させるモード )
・ 時計モード ( サブクロックと時計タイマのみ動作させるモード )
・ ストップモード ( 発振クロックとサブクロックを停止するモード )
・ CPU 間欠動作モード
・プロセス
・ CMOS テクノロジ
・I/O ポート
・ 汎用入出力ポート (CMOS 出力 )：49 本
・タイマ
・ タイムベースタイマ , 時計タイマ , ウォッチドッグタイマ：1 チャネル
・ 8/16 ビット PPG タイマ：8 ビット× 4 チャネル , または 16 ビット× 2 チャネル
・ 16 ビットリロードタイマ：2 チャネル
・ 16 ビット入出力タイマ
・16 ビットフリーランタイマ：1 チャネル
・16 ビットインプットキャプチャ (ICU)：4 チャネル
端子入力のエッジ検出で 16 ビットフリーランタイマのカウント値をラッチして割込み要求を発生
・CAN コントローラ：1 チャネル
・ CAN 仕様 Ver2.0A および Ver2.0B に準拠
・ 8 個のメッセージバッファ内蔵
・ 転送レート 10 kbps ∼ 1 Mbps ( マシンクロック 16 MHz の場合 )
・UART0 (SCI) , UART1 (SCI) ：2 チャネル
・ 全二重ダブルバッファ付き
・ クロック非同期 , またはクロック同期シリアル転送が使用可能
・DTP/ 外部割込み：8 チャネル
・ 外部入力により拡張インテリジェント I/O サービス (EI2OS) の起動 , および外部割込み発生用モジュール
・遅延割込み発生モジュール
・ タスク切換え用の割込み要求を発生
（続く）
2
DS07–13713–6
MB90495G シリーズ
（続き）
・8/10 ビット A/D コンバータ：8 チャネル
・ 8/10 ビットの分解能切換え可能
・ 外部トリガ入力による起動が可能
・ 変換時間：6.13 μs ( マシンクロック 16 MHz の場合 , サンプリング時間含む )
・プログラムパッチ機能
・ 2 アドレスポインタ分のアドレス一致検出
・クロック出力機能
DS07–13713–6
3
MB90495G シリーズ
■ 品種構成
品名
MB90F497G
MB90497G
MB90F498G
MB90V495G
フラッシュ ROM
マスク ROM
フラッシュ ROM
評価品
128 K バイト
⎯
項目
分類
ROM 容量
64 K バイト
RAM 容量
2 K バイト
6 K バイト
CMOS
プロセス
パッケージ
PGA256
LQFP64 ( ピン間隔 0.65 mm) , QFP64 ( ピン間隔 1.00 mm)
動作電源電圧
4.5 V ∼ 5.5 V
エミュレータ専用電源
＊
⎯
なし
基本命令数
：351 命令
命令ビット長 ：8 ビット , 16 ビット
命令長
：1 バイト∼ 7 バイト
データビット長 ：1 ビット , 8 ビット , 16 ビット
CPU 機能
最小命令実行時間：62.5 ns ( マシンクロック周波数 16 MHz の場合 )
割込み処理時間：最小 1.5 μs ( マシンクロック周波数 16 MHz の場合 )
低消費電力 ( スタンバイ ) モード
スリープモード / 時計モード / タイムベースタイマモード / ストップモード /
CPU 間欠モード
I/O ポート
汎用入出力ポート (CMOS 出力 ) ：49 本
タイムベースタイマ
18 ビットフリーランカウンタ
割込み周期：1.024 ms, 4.096 ms, 16.834 ms, 131.072 ms
( 発振クロック周波数 4 MHz の場合 )
ウォッチドッグタイマ
リセット発生周期：3.58 ms, 14.33 ms, 57.23 ms, 458.75 ms
( 発振クロック周波数 4 MHz の場合 )
16 ビット
入出力タイマ
16 ビット
フリーラン
タイマ
チャネル数：1
オーバフローの発生による割込み
インプット
キャプチャ
チャネル数：4
端子入力 ( 立上りエッジ , 立下りエッジ , 両エッジ ) による
フリーランタイマ値の保持
16 ビットリロードタイマ
チャネル数：2
16 ビットリロードタイマ動作
カウントクロック周期：0.25 μs, 0.5 μs, 2.0 μs
( マシンクロック周波数 16 MHz の場合 )
外部イベントカウント可能
時計タイマ
15 ビットフリーランカウンタ
割込み周期：31.25 ms, 62.5 ms, 12 ms, 250 ms, 500 ms, 1.0 s, 2.0 s
( サブクロック 8.192 kHz の場合 )
8/16 ビット PPG タイマ
チャネル数：2 (8 ビット× 2 チャネルで使用可能 )
8 ビット× 2 チャネルまたは 16 ビット× 1 チャネルの PPG 動作可能
任意周期 , 任意デューティのパルス波出力可能
カウントクロック：62.5 ns ∼ 1 μs ( マシンクロック周波数 16 MHz の場合 )
遅延割込み発生モジュール
タスク切換え用の割込み発生モジュール
リアルタイム OS に使用
DTP/ 外部割込み
入力本数：8 本
立上りエッジ , 立下りエッジ , “H” レベルおよび “L” レベル入力により起動 , 外部割
込みまたは拡張インテリジェント I/O サービス (EI2OS) を使用可能
＊：エミュレーションポッド MB2145-507 をご使用頂く際のディップスイッチ S2 の設定です。詳細につきましては
MB2145-507 ハードウェアマニュアル (2.7 エミュレータ専用電源端子 ) をご参照ください。
（続く）
4
DS07–13713–6
MB90495G シリーズ
（続き）
品名
MB90F497G
MB90497G
MB90F498G
MB90V495G
項目
8/10 ビット A/D コンバータ
チャネル数：8
分解能：10 ビットまたは 8 ビットの設定可能
変換時間：6.13 μs ( マシンクロック周波数 16 MHz の場合 , サンプリング時間含む )
連続した複数のチャネルを順次変換することが可能
( 最大 8 チャネルの設定が可能 )
単発変換モード：選択したチャネルを 1 回のみ変換
連続変換モード：選択したチャネルを繰り返し変換
停止変換モード：選択したチャネルの変換 , 一時停止を繰り返す
UART0 (SCI)
チャネル数：1
クロック同期転送：62.5 kbps ∼ 2 Mbps
クロック非同期転送：1,202 bps ∼ 62,500 bps
双方向シリアル通信機能 , マスタ / スレーブ型接続による通信可能
UART1 (SCI)
チャネル数：1
クロック同期転送：62.5 kbps ∼ 2 Mbps
クロック非同期転送：9,615 bps ∼ 500 kbps
双方向シリアル通信機能 , マスタ / スレーブ型接続による通信可能
CAN
CAN 仕様 Ver2.0A および Ver2.0B 準拠
送受信メッセージバッファ：8 本
転送ビットレート：10 kbps ∼ 1 Mbps ( マシンクロック周波数 16 MHz の場合 )
■ パッケージと品種対応
パッケージ
MB90F497G
MB90497G
MB90F498G
FPT-64P-M06
○
○
○
FPT-64P-M23
○
○
○
○：あり ×：なし
（注意事項）各パッケージの詳細は , 「■ パッケージ • 外形寸法図」を参照してください。
■ 品種間の相違点
メモリ空間
評価用エバ品などで評価する際には , 実際に使用する品種との相違をよく確認の上 , 評価してください。特に , 次の点に
注意してください。
・ MB90V495G に ROM は内蔵されていませんが , 専用の開発ツールを用いて , ROM 内蔵品と等価な動作を行うことがで
きます。したがって , ROM 容量は開発ツールの設定で決まります。
・ MB90V495G では FF4000H ∼ FFFFFFH までのイメージを 00 バンクに見えるようにし , FE0000H ∼ FF3FFFH は FE バン
クおよび FF バンクだけで見えるようにしてあります ( 開発ツールの設定で変更可 ) 。
・ MB90F497G/F498G/497G では FF4000H ∼ FFFFFFH までのイメージを 00 バンクに見えるようにし , FF0000H ∼ FF3FFFH
は FF バンクだけで見えるようにしてあります。
DS07–13713–6
5
P44/RX
P61/INT1
P62/INT2
P50/AN0
P51/AN1
P52/AN2
P53/AN3
P54/AN4
P55/AN5
P56/AN6
P57/AN7
AVCC
AVR
AVSS
P60/INT0
X0A
X1A
P63/INT3
MD0
6
58
19
P31/SCK0/RD
P32/SIN0/WRL
P33/WRH
P34/HRQ
P35/HAK
VCC
C
P36/FRCK/RDY
P37/ADTG/CLK
P40/SIN1
P41/SCK1
P42/SOT1
P43/TX
10
1
33
42
51
P30/SOT0/ALE
VSS
P27/INT7/A23
P26/INT6/A22
P25/INT5/A21
P24/INT4/A20
P23/TOT1/A19
P22/TIN1/A18
P21/TOT0/A17
P20/TIN0/A16
P17/PPG3/AD15
P16/PPG2/AD14
P15/PPG1/AD13
P14/PPG0/AD12
P13/IN3/AD11
P12/IN2/AD10
P11/IN1/AD09
P10/IN0/AD08
P07/AD07
MB90495G シリーズ
■ 端子配列図
(TOP VIEW)
52
32
QFP-64P
26
64
20
P06/AD06
P05/AD05
P04/AD04
P03/AD03
P02/AD02
P01/AD01
P00/AD00
VSS
X1
X0
MD2
MD1
RST
(FPT-64P-M06)
DS07–13713–6
P61/INT1
P62/INT2
P50/AN0
P51/AN1
P52/AN2
P53/AN3
P54/AN4
P55/AN5
P56/AN6
P57/AN7
AVCC
AVR
AVSS
P60/INT0
X0A
X1A
DS07–13713–6
57
16
VSS
P30/SOT0/ALE
P31/SCK0/RD
P32/SIN0/WRL
P33/WRH
P34/HRQ
P35/HAK
VCC
C
P36/FRCK/RDY
P37/ADTG/CLK
P40/SIN1
P41/SCK1
P42/SOT1
P43/TX
P44/RX
8
1
33
40
48
P27/INT7/A23
P26/INT6/A22
P25/INT5/A21
P24/INT4/A20
P23/TOT1/A19
P22/TIN1/A18
P21/TOT0/A17
P20/TIN0/A16
P17/PPG3/AD15
P16/PPG2/AD14
P15/PPG1/AD13
P14/PPG0/AD12
P13/IN3/AD11
P12/IN2/AD10
P11/IN1/AD09
P10/IN0/AD08
MB90495G シリーズ
(TOP VIEW)
49
32
LQFP-64P
24
64
17
P07/AD07
P06/AD06
P05/AD05
P04/AD04
P03/AD03
P02/AD02
P01/AD01
P00/AD00
VSS
X1
X0
MD2
MD1
RST
MD0
P63/INT3
(FPT-64P-M23)
7
MB90495G シリーズ
■ 端子機能説明
端子番号
QFP-64P *1 LQFP-64P *2
端子名
回路形式
P61
2
1
INT1
汎用入出力ポート。
D
P62
3
2
INT2
機能説明
外部割込み入力端子として機能します。入力ポートに設定
して使用してください。
汎用入出力ポート。
D
P50 ∼ P57
外部割込み入力端子として機能します。入力ポートに設定
して使用してください。
汎用入出力ポート。
E
A/D コンバータのアナログ入力端子として機能します。ア
ナログ入力設定が許可の場合に有効となります。
4 ∼ 11
3 ∼ 10
12
11
AVCC
⎯
A/D コンバータの VCC 電源入力端子。
13
12
AVR
⎯
A/D コンバータのリファレンス電圧 ( ＋側 ) 入力端子。この
電圧は VCC, AVCC を超えないようにしてください。リファ
レンス電圧 ( −側 ) は AVSS に固定されています。
14
13
AVSS
⎯
A/D コンバータの VSS 電源入力端子。
AN0 ∼ AN7
P60
汎用入出力ポート。
15
14
16
15
X0A
A
低速発振用端子。
発振器を接続しない場合はプルダウンの処理をしてくださ
い。
17
16
X1A
A
低速発振用端子。
発振器を接続しない場合はオープンにしてください。
INT0
D
P63
18
17
19
18
20
外部割込み入力端子として機能します。入力ポートに設定
して使用してください。
汎用入出力ポート。
D
外部割込み入力端子として機能します。入力ポートに設定
して使用してください。
MD0
C
動作モード指定用の入力端子。
19
RST
B
外部リセット入力端子。
21
20
MD1
C
動作モード指定用の入力端子。
22
21
MD2
F
動作モード指定用の入力端子。
23
22
X0
A
高速発振用端子。
24
23
X1
A
高速発振用端子。
25
24
VSS
⎯
電源 (0 V) 入力端子。
INT3
P00 ∼ P07
26 ∼ 33
D
25 ∼ 32
外部アドレス・データバス下位 8 ビットの入出力端子。
外部バスモードの場合のみ有効となります。
AD00 ∼ AD07
汎用入出力ポート。シングルチップモードの場合のみ有効
となります。
P10 ∼ P13
34 ∼ 37
33 ∼ 36
IN0 ∼ IN3
AD08 ∼ AD11
汎用入出力ポート。
シングルチップモードの場合のみ有効となります。
D
インプットキャプチャ ch.0 ∼ ch.3 のトリガ入力端子として
機能します。入力ポートに設定して使用してください。
外部アドレス・データバス上位 4 ビットの入出力端子。
外部バスモードの場合のみ有効となります。
（続く）
8
DS07–13713–6
MB90495G シリーズ
端子番号
QFP-64P *1 LQFP-64P *2
端子名
回路形式
汎用入出力ポート。
シングルチップモードの場合のみ有効となります。
P14 ∼ P17
38 ∼ 41
37 ∼ 40
PPG0 ∼ PPG3
D
汎用入出力ポート。
外部バスモード時は , アドレス上位制御レジスタ (HACR) の
対応するビットが “1” の場合に汎用入出力ポートとして機能
します。
P20
43
44
45
46 ∼ 49
41
42
43
44
45 ∼ 48
TIN0
PPG タイマ 0/1, 2/3 の出力端子として機能します。出力設定
が許可の場合に有効となります。
外部アドレス・データバス上位 4 ビットの入出力端子。
外部バスモードの場合のみ有効となります。
AD12 ∼ AD15
42
機能説明
D
リロードタイマ 0 のイベント入力端子として機能します。
入力ポートに設定して使用してください。
A16
外部アドレスバス (A16) の出力端子。
外部バスモード時に , アドレス上位制御レジスタ (HACR) の
対応するビットが “0” の場合のみ有効となります。
P21
汎用入出力ポート。
外部バスモード時は , アドレス上位制御レジスタ (HACR) の
対応するビットが “1” の場合に汎用入出力ポートとして機能
します。
TOT0
D
リロードタイマ 0 のイベント出力端子として機能します。
出力設定が許可の場合のみ有効となります。
A17
外部アドレスバス (A17) の出力端子。
外部バスモード時に , アドレス上位制御レジスタ (HACR) の
対応するビットが “0” の場合のみ有効となります。
P22
汎用入出力ポート。
外部バスモード時は , アドレス上位制御レジスタ (HACR) の
対応するビットが “1” の場合に汎用入出力ポートとして機能
します。
TIN1
D
リロードタイマ 1 のイベント入力端子として機能します。
入力ポートに設定して使用してください。
A18
外部アドレスバス (A18) の出力端子。
外部バスモード時に , アドレス上位制御レジスタ (HACR) の
対応するビットが “0” の場合のみ有効となります。
P23
汎用入出力ポート。
外部バスモード時は , アドレス上位制御レジスタ (HACR) の
対応するビットが “1” の場合に汎用入出力ポートとして機能
します。
TOT1
D
リロードタイマ 1 のイベント出力端子として機能します。
出力設定が許可の場合のみ有効となります。
A19
外部アドレスバス (A19) の出力端子。
外部バスモード時に , アドレス上位制御レジスタ (HACR) の
対応するビットが “0” の場合のみ有効となります。
P24 ∼ P27
汎用入出力ポート。
外部バスモード時は , アドレス上位制御レジスタ (HACR) の
対応するビットが “1” の場合に汎用入出力ポートとして機能
します。
INT4 ∼ INT7
A20 ∼ A23
D
外部割込み入力端子として機能します。入力ポートに設定
して使用してください。
外部アドレスバス (A20 ∼ A23) の出力端子。
外部バスモード時に , アドレス上位制御レジスタ (HACR) の
対応するビットが “0” の場合のみ有効となります。
（続く）
DS07–13713–6
9
MB90495G シリーズ
端子番号
QFP-64P *1 LQFP-64P *2
50
49
端子名
回路形式
VSS
⎯
52
53
50
51
SOT0
D
アドレスラッチ許可出力端子。
外部バスモードの場合のみ有効となります。
P31
汎用入出力ポート。
シングルチップモードの場合のみ有効となります。
SCK0
D
リードストローブ出力端子。
外部バスモードの場合のみ有効となります。
P32
汎用入出力ポート。
SIN0
UART0 のシリアルデータ入力端子。
入力ポートに設定して使用してください。
D
データバス下位 8 ビットのライトストローブ出力端子。
外部バスモードで , WRL 端子出力が許可の場合のみ有効と
なります。
P33
WRH
汎用入出力ポート。
D
P34
55
54
HRQ
55
57
56
58
57
D
D
ホールドアクノリッジ出力端子。
外部バスモードで , ホールド入出力が許可の場合のみ有効と
なります。
VCC
⎯
電源 (5 V) 入力端子。
C
⎯
電源安定化のための容量端子。
0.1 μF 程度のセラミックコンデンサを接続してください。
HAK
汎用入出力ポート。
FRCK
58
D
16 ビットフリーランタイマの外部クロック入力端子として
機能します。入力ポートに設定して使用してください。
RDY
外部レディ入力端子。
外部バスモードで外部レディ入力が許可の場合のみ有効と
なります。
P37
汎用入出力ポート。
ADTG
60
ホールドリクエスト入力端子。
外部バスモードで , ホールド入出力が許可の場合のみ有効と
なります。
汎用入出力ポート。
P36
59
データバス上位 8 ビットのライトストローブ出力端子。
外部バスモード , 16 ビットバスモード , WRH 端子出力が許
可の場合のみ有効となります。
汎用入出力ポート。
P35
56
UART0 のシリアルクロック入出力端子。
UART0 のシリアルクロック入出力設定が許可の場合のみ有
効となります。
RD
52
53
UART0 のシリアルデータ出力端子。
UART0 のシリアルデータ出力設定が許可の場合のみ有効と
なります。
ALE
WRL
54
電源 (0 V) 入力端子。
汎用入出力ポート。
シングルチップモードの場合のみ有効となります。
P30
51
機能説明
59
D
CLK
A/D コンバータ外部トリガ入力端子として機能します。入
力ポートに設定して使用してください。
外部クロック出力端子。
外部バスモードで外部クロック出力が許可の場合のみ有効
となります。
（続く）
10
DS07–13713–6
MB90495G シリーズ
（続き）
端子番号
QFP-64P *1 LQFP-64P *2
端子名
回路形式
P40
61
60
SIN1
汎用入出力ポート。
D
P41
62
61
SCK1
62
64
63
1
64
SOT1
D
D
UART1 のシリアルデータ出力端子。
UART1 のシリアルデータ出力設定が許可の場合のみ有効と
なります。
汎用入出力ポート。
D
P44
RX
UART1 のシリアルクロック入出力端子。
UART1 のクロック入出力設定が許可の場合のみ有効となり
ます。
汎用入出力ポート。
P43
TX
UART1 のシリアルデータ入力端子。
入力ポートに設定して使用してください。
汎用入出力ポート。
P42
63
機能説明
CAN の送信出力端子。
出力設定が許可の場合のみ有効となります。
汎用入出力ポート。
D
CAN の受信入力端子。
入力ポートに設定して使用してください。
*1 : FPT-64P-M06
*2 : FPT-64P-M23
DS07–13713–6
11
MB90495G シリーズ
■ 入出力回路形式
分類
回路
備考
A
・ 高速用発振帰還抵抗約 1 MΩ
・ 低速用発振帰還抵抗約 10 MΩ
X1
クロック入力
X1A
X0
X0A
スタンバイ制御信号
B
・ プルアップ抵抗付きヒステリシス入力
・ プルアップ抵抗約 50 kΩ
VCC
R
R
ヒステリシス入力
C
ヒステリシス入力
R
ヒステリシス入力
D
VCC
P-ch
N-ch
デジタル出力
・ CMOS ヒステリシス入力
・ CMOS レベル出力
・ スタンバイ制御あり
デジタル出力
VSS
R
ヒステリシス入力
IOL = 4 mA
スタンバイ制御
E
VCC
P-ch
N-ch
デジタル出力
・ CMOS ヒステリシス入力
・ CMOS レベル出力
・ アナログ入力端子と兼用
・ スタンバイ制御あり
デジタル出力
VSS
R
ヒステリシス入力
IOL = 4 mA
スタンバイ制御
アナログ入力
F
R
ヒステリシス入力
R
・ プルダウン抵抗付きヒステリシス入力
・ プルダウン抵抗約 50 kΩ
・ Flash 品には , プルダウン抵抗はありま
せん。
VSS
12
DS07–13713–6
MB90495G シリーズ
■ デバイスの取り扱いについて
・最大定格を超えることのないよう注意してください ( ラッチアップの防止 ) 。
・ CMOS IC では , 中・高耐圧以外の入力端子や出力端子に VCC より高い電圧や VSS より低い電圧が印加された場合 , また
は VCC 端子∼ VSS 端子間に定格を超える電圧が印加された場合に , ラッチアップ現象を発生することがあります。
・ ラッチアップ現象が起きると電源電流が激増し , 素子の熱破壊に至る場合がありますので , 使用に際しては , 最大定格
を超えることのないよう十分注意してください。
・ アナログ電源投入時と切断時においてアナログ電源電圧 (AVCC, AVR) とアナログ入力電圧は , デジタル電源電圧 (VCC)
を超えないように十分注意してください。
・未使用端子の処理について
使用していない入出力端子を開放のままにしておくと誤動作およびラッチアップによる永久破壊の原因になることが
ありますので , 2 kΩ 以上の抵抗を介してプルアップまたはプルダウンなどの処理をしてください。また , 使用していない
入出力端子については出力状態にして開放とするか , 入力状態の場合は入力端子と同じ処理をしてください。
・外部クロックを使用する場合の注意について
外部クロックを使用する際には , X0 端子のみを駆動し , X1 端子は , オープンとしてください。下に外部クロック使用例
について示します。
外部クロック使用例
X0
オープン
X1
MB90495G シリーズ
・サブクロックを使用しない場合の注意について
X0A, X1A 端子に発振器を接続しない場合は X0A 端子にプルダウンの処理をし , X1A 端子はオープンにしてください。
・電源端子について
・ VCC 端子 , VSS 端子が複数ある場合 , デバイス設計上はラッチアップなどの誤動作を防止するために , 同電位にすべき
端子はデバイス内部で接続してありますが , 不要輻射の低減 , グランドレベルの上昇によるストローブ信号の誤動作防
止 , 総出力電流規格を守るなどのために , 必ずそれらすべてを外部で電源およびグランドに接続してください。
・ 電流供給源からできる限り低インピーダンスで MB90495G シリーズのデバイスの VCC 端子 , VSS 端子に接続するよう
に配慮してください。
・ MB90495G シリーズのデバイスの端子近くで , VCC 端子と VSS 端子の間に 0.1 μF 程度のコンデンサをバイパスコンデン
サとして接続することをお勧めします。
・水晶発振回路について
・ X0, X1 端子の近辺のノイズは MB90495G シリーズのデバイスの誤動作の元となります。X0, X1 端子および水晶発振子
( あるいはセラミック振動子 ) さらにグランドへのバイパスコンデンサはできる限り近くになるように , また X0, X1 端
子の配線は , 他の配線とできる限り交差しないようにプリント基板を設計してください。
・ X0, X1 端子の回りをグランドで囲むようなプリント基板アートワークは , 安定した動作を期待できますので , 強くお勧
めします。
・A/D コンバータの電源 , アナログ入力の投入順序について
・ A/D コンバータ , アナログ入力 (AN0 ∼ AN7 端子 ) の印加は , 必ずデジタル電源 (VCC) の投入後に行ってください。
・ 電源切断時はA/Dコンバータの電源およびアナログ入力の遮断の後で, デジタル電源の遮断を行ってください。その際,
AVR は , AVCC を超えないように投入および切断を行ってください ( アナログ電源とデジタル電源を同時に投入 , 遮断
することは問題ありません。) 。
・A/D コンバータ未使用時の端子処理について
A/D コンバータを使用しない場合は , AVCC ＝ AVR ＝ VCC, AVSS ＝ VSS となるように接続してください。
DS07–13713–6
13
MB90495G シリーズ
・電源投入時の注意点
内蔵している降圧回路の誤動作を防ぐために , 電源投入時における電圧の立上げ時間は 50 μs (0.2 V ∼ 2.7 V の間 ) 以上
を確保してください。
・初期化について
デバイス内には , パワーオンリセットによってのみ初期化される内蔵レジスタ類があり , 初期化を行う場合は電源の再
投入を行ってください。
・供給電圧の安定化
VCC 電源電圧の動作保証内においても , 電源電圧の急激な変化があると誤動作を起こす場合がありますので , VCC 電源
電圧を安定させてください。
安定化の基準としては , 商用周波数 (50 Hz / 60 Hz) での VCC リプル変動 (peak to peak 値 ) は，標準 VCC 電源電圧値の
10％以下に , また電源の切換え時などの瞬時変化においては , 過渡変動率が 0.1 V/ms 以下になるように電源電圧を抑えて
ください。
・ポート 0, 1 からの出力が不定になる場合
電源を投入後 , 降圧回路の安定待ち時間 ( パワーオンリセット中 ) に RST 端子が “H” の場合 , ポート 0, 1 から不定を出
力します。RST 端子が “L” の場合 , ポート 0, 1 はハイ・インピーダンス状態になります。タイミングは図 1, 2 のようになりま
すので注意してください。
・図 1 ポート 0, 1 が不定出力になるタイミングチャート (RST 端子が “H” の場合 )
発振安定待ち時間＊ 2
降圧回路の
安定待ち時間＊ 1
VCC ( 電源端子 )
PONR ( パワーオンリセット ) 信号
RST ( 外部非同期リセット ) 信号
RST ( 内部リセット ) 信号
発振クロック信号
KA ( 内部動作クロック A) 信号
KB ( 内部動作クロック B) 信号
PORT ( ポート出力 ) 信号
出力不定時間
＊ 1：降圧回路の安定待ち時間 217/ 発振クロック周波数 ( 発振クロック周波数 16 MHz の場合 約 8.19 ms)
＊ 2：発振安定待ち時間 218/ 発振クロック周波数 ( 発振クロック周波数 16 MHz の場合 約 16.38 ms)
14
DS07–13713–6
MB90495G シリーズ
・図 2 ポート 0, 1 がハイ・インピーダンス状態になるタイミングチャート (RST 端子が “L” の場合 )
発振安定待ち時間＊ 2
降圧回路の
安定待ち時間＊ 1
VCC ( 電源端子 )
PONR ( パワーオンリセット ) 信号
RST ( 外部非同期リセット ) 信号
RST ( 内部リセット ) 信号
発振クロック信号
KA ( 内部動作クロック A) 信号
KB ( 内部動作クロック B) 信号
PORT ( ポート出力 ) 信号
ハイ・インピーダンス
＊ 1：降圧回路の安定待ち時間 217/ 発振クロック周波数 ( 発振クロック周波数 16 MHz の場合 約 8.19 ms)
＊ 2：発振安定待ち時間 218/ 発振クロック周波数 ( 発振クロック周波数 16 MHz の場合 約 16.38 ms)
・PLL クロックモード動作中の注意について
本マイクロコントローラで PLL クロックを選択しているときに発振子が外れたり，あるいはクロック入力が停止した
場合 , 本マイクロコントローラは PLL 内部の自励発振回路の自走周波数で動作を継続し続ける場合があります。この動作
は保証外の動作です。
・TA ＝＋ 125 °C 対応について
TA ＝＋ 105 °C を超えて使用される場合は , 信頼性上の制限がありますので営業部門までお問い合わせください。
DS07–13713–6
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MB90495G シリーズ
■ ブロックダイヤグラム
X0, X1
RST
X0A, X1A
クロック
制御回路
CPU
F2MC-16LX
コア
時計タイマ
タイムベースタイマ
16 ビット
フリーランタイマ
RAM
インプット
キャプチャ
(4 ch)
IN0 ∼ IN3
16 ビット
PPG タイマ
(2 ch)
PPG0 ∼ PPG3
ROM/Flash
プリスケーラ
SOT1
SCK1
SIN1
内
部
デ
｜
タ
バ
ス
CAN
FRCK
RX
TX
UART1
DTP/ 外部割込み
INT0 ∼ INT7
16 ビット
リロードタイマ
(2 ch)
TIN0, TIN1
TOT0, TOT1
プリスケーラ
SOT0
SCK0
SIN0
UART0
AVCC
AVSS
AN0 ∼ AN7
AVR
ADTG
16
8/10 ビット
A/D コンバータ
(8 ch)
外部バス
AD00 ∼ AD15
A16 ∼ A23
ALE
RD
WRL
WRH
HRQ
HAK
RDY
CLK
DS07–13713–6
MB90495G シリーズ
■ メモリマップ
MB90495G シリーズでは , メモリアクセスモードとしてシングルチップモード , 内部 ROM 外部バスモード , 外部 ROM
外部バスモードが設定できます。
1. MB90495G のメモリ割当て
MB90495G シリーズでは , 内部アドレスバスは 24 ビット幅 , 外部アドレスバスは 24 ビットまでの出力となり , 外部ア
クセスメモリは最大 16 M バイトのメモリ空間をアクセスできます。
ROM ミラー機能の有効 / 無効時のメモリマップを図に示します。
2. メモリマップ
シングルチップモード
(ROM ミラー機能あり )
000000H
0000C0H
000100H
内部 ROM
外部バスモード
外部 ROM
外部バスモード
周辺
周辺
周辺
RAM 領域
RAM 領域
RAM 領域
レジスタ
レジスタ
レジスタ
拡張 IO 領域
拡張 IO 領域
拡張 IO 領域
ROM 領域
(FF バンクの
イメージ )
ROM 領域
(FF バンクの
イメージ )
ROM 領域
ROM 領域
アドレス #1
002000H
003800H
003900H
アドレス #2
010000H
アドレス #3
FFFFFFH
：内部アクセスメモリ
：外部アクセスメモリ
：アクセス禁止
品種
アドレス #1 ＊
アドレス #2
アドレス #3 ＊
MB90V495G
001900H
004000H
(FC0000H)
MB90F497G
000900H
004000H
FF0000H
MB90497G
000900H
004000H
FF0000H
MB90F498G
000900H
004000H
FE0000H
＊：アドレス #1, #3 は , 品種によって異なります。
（注意事項）F2MC-16LX は , 内部 ROM が動作している状態では , 00 バンクの上位に FF バンクの ROM データがイメージ
で見えるようになっています。この機能を ROM ミラー機能とよび , C コンパイラのスモールモデルを有効に
生かすことができます。
F2MC-16LX では , FF バンクの下位 16 ビットアドレスと 00 バンクの下位 16 ビットアドレスが同じになるよ
うにしてあるので , ポインタで far 指定をしなくても ROM 内のテーブルを参照できます。
たとえば , “00C000H” をアクセスした場合 , 実際には “FFC000H” の ROM の内容がアクセスされます。ただし ,
FF バンクの ROM 領域は , 48 K バイトを超えるので , 00 バンクのイメージにすべての領域を見せることはで
きません。したがって , “FF4000H” ∼ “FFFFFFH” の ROM データは , “004000H” ∼ “00FFFFH” のイメージに見える
ので , ROM データテーブルは “FF4000H” ∼ “FFFFFFH” の領域に格納してください。
DS07–13713–6
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MB90495G シリーズ
■ I/O マップ
アドレス
レジスタ
略称
000000H
PDR0
000001H
レジスタ名称
アクセス
リソース名
初期値
ポート 0 データレジスタ
R/W
ポート 0
XXXXXXXXB
PDR1
ポート 1 データレジスタ
R/W
ポート 1
XXXXXXXXB
000002H
PDR2
ポート 2 データレジスタ
R/W
ポート 2
XXXXXXXXB
000003H
PDR3
ポート 3 データレジスタ
R/W
ポート 3
XXXXXXXXB
000004H
PDR4
ポート 4 データレジスタ
R/W
ポート 4
XXXXXXXXB
000005H
PDR5
ポート 5 データレジスタ
R/W
ポート 5
XXXXXXXXB
000006H
PDR6
ポート 6 データレジスタ
R/W
ポート 6
XXXXXXXXB
000007H
( 予約領域 ) ＊
∼
00000FH
000010H
DDR0
ポート 0 方向レジスタ
R/W
ポート 0
0 0 0 0 0 0 0 0B
000011H
DDR1
ポート 1 方向レジスタ
R/W
ポート 1
0 0 0 0 0 0 0 0B
000012H
DDR2
ポート 2 方向レジスタ
R/W
ポート 2
0 0 0 0 0 0 0 0B
000013H
DDR3
ポート 3 方向レジスタ
R/W
ポート 3
0 0 0 0 0 0 0 0B
000014H
DDR4
ポート 4 方向レジスタ
R/W
ポート 4
XXX 0 0 0 0 0B
000015H
DDR5
ポート 5 方向レジスタ
R/W
ポート 5
0 0 0 0 0 0 0 0B
000016H
DDR6
ポート 6 方向レジスタ
R/W
ポート 6
XXXX 0 0 0 0B
8/10 ビット
A/D コンバータ
1 1 1 1 1 1 1 1B
000017H
( 予約領域 ) ＊
∼
00001AH
00001BH
ADER
アナログ入力許可レジスタ
R/W
00001CH
( 予約領域 ) ＊
∼
00001FH
000020H
SMR0
シリアルモードレジスタ 0
R/W
0 0 0 0 0 0 0 0B
000021H
SCR0
シリアル制御レジスタ 0
R/W
0 0 0 0 0 1 0 0B
000022H
SIDR0/
SODR0
シリアル入力データレジスタ 0/
シリアル出力データレジスタ 0
R/W
000023H
SSR0
シリアルステータスレジスタ 0
R/W
0 0 0 0 1 X 0 0B
000024H
CDCR0
通信プリスケーラ制御レジスタ 0
R/W
0 XXX 1 1 1 1B
000025H
SES0
シリアルエッジ選択レジスタ 0
R/W
XXXXXXX 0B
000026H
SMR1
シリアルモードレジスタ 1
R/W
0 0 0 0 0 0 0 0B
000027H
SCR1
シリアル制御レジスタ 1
R/W
0 0 0 0 0 1 0 0B
000028H
SIDR1/
SODR1
シリアル入力データレジスタ 1/
シリアル出力データレジスタ 1
R/W
000029H
SSR1
シリアルステータスレジスタ 1
R/W
00002AH
00002BH
UART0
UART1
XXXXXXXXB
XXXXXXXXB
0 0 0 0 1 0 0 0B
( 予約領域 ) ＊
CDCR1
通信プリスケーラ制御レジスタ 1
R/W
UART1
0 XXX 0 0 0 0B
00002CH
∼
00002FH
( 予約領域 ) ＊
（続く）
18
DS07–13713–6
MB90495G シリーズ
アドレス
レジスタ
略称
000030H
ENIR
DTP/ 外部割込み許可レジスタ
R/W
000031H
EIRR
DTP/ 外部割込み要因レジスタ
R/W
000032H
000033H
000034H
000035H
000036H
000037H
レジスタ名称
R/W
ELVR
検出レベル設定レジスタ
ADCS
A/D 制御ステータスレジスタ
ADCR
アクセス
初期値
0 0 0 0 0 0 0 0B
XXXXXXXXB
DTP / 外部割込み
0 0 0 0 0 0 0 0B
R/W
0 0 0 0 0 0 0 0B
R/W
0 0 0 0 0 0 0 0B
R/W
R
A/D データレジスタ
リソース名
8/10 ビット
A/D コンバータ
R/W
0 0 0 0 0 0 0 0B
XXXXXXXXB
0 0 1 0 1 XXXB
000038H
( 予約領域 ) ＊
∼
00003FH
000040H
PPGC0
R/W
PPG0 動作モード制御レジスタ
000041H
PPGC1
PPG1 動作モード制御レジスタ
R/W
000042H
PPG01
PPG0/1 カウントクロック選択レジスタ
R/W
000043H
000044H
0 X 0 0 0 XX 1B
8/16 ビット
PPG タイマ 0/1
0 X 0 0 0 0 0 1B
0 0 0 0 0 0 XXB
( 予約領域 ) ＊
PPGC2
R/W
PPG2 動作モード制御レジスタ
000045H
PPGC3
PPG3 動作モード制御レジスタ
R/W
000046H
PPG23
PPG2/3 カウントクロック選択レジスタ
R/W
0 X 0 0 0 XX 1B
8/16 ビット
PPG タイマ 2/3
0 X 0 0 0 0 0 1B
0 0 0 0 0 0 XXB
000047H
( 予約領域 ) ＊
∼
00004FH
000050H
000051H
000052H
000053H
IPCP0
インプットキャプチャデータ
レジスタ 0
R
IPCP1
インプットキャプチャデータ
レジスタ 1
R
000054H
ICS01
000055H
000056H
000057H
000058H
000059H
00005AH
00005BH
00005CH
00005DH
ICS23
インプットキャプチャ制御
ステータスレジスタ
R/W
TCDT
タイマカウンタデータレジスタ
R/W
TCCS
タイマカウンタ制御ステータス
レジスタ
R/W
IPCP2
インプットキャプチャデータ
レジスタ 2
R
IPCP3
インプットキャプチャデータ
レジスタ 3
R
XXXXXXXXB
XXXXXXXXB
XXXXXXXXB
XXXXXXXXB
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
16 ビット入出力タイマ
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
0 XXXXXXXB
XXXXXXXXB
XXXXXXXXB
XXXXXXXXB
XXXXXXXXB
00005EH
∼
000065H
( 予約領域 ) ＊
（続く）
DS07–13713–6
19
MB90495G シリーズ
アドレス
000066H
000067H
000068H
000069H
レジスタ
略称
レジスタ名称
TMCSR0
アクセス
リソース名
初期値
R/W
16 ビットリロード
タイマ 0
0 0 0 0 0 0 0 0B
16 ビットリロード
タイマ 1
0 0 0 0 0 0 0 0B
R/W
タイマ制御ステータスレジスタ
R/W
TMCSR1
R/W
XXXX0 0 0 0B
XXXX0 0 0 0B
00006AH
( 予約領域 ) ＊
∼
00006EH
00006FH
ROMM
W
ROM ミラー機能選択レジスタ
ROM ミラー機能
選択モジュール
XXXXXXX 1B
CAN コントローラ
0 0 0 0 0 0 0 0B
CAN コントローラ
0 0 0 0 0 0 0 0B
CAN コントローラ
0 0 0 0 0 0 0 0B
CAN コントローラ
0 0 0 0 0 0 0 0B
CAN コントローラ
0 0 0 0 0 0 0 0B
CAN コントローラ
0 0 0 0 0 0 0 0B
CAN コントローラ
0 0 0 0 0 0 0 0B
CAN コントローラ
0 0 0 0 0 0 0 0B
000070H
( 予約領域 ) ＊
∼
00007FH
000080H
BVALR
000081H
000082H
( 予約領域 )
TREQR
( 予約領域 )
TCANR
000086H
( 予約領域 )
TCR
000088H
( 予約領域 )
RCR
00008AH
( 予約領域 )
RRTRR
00008CH
( 予約領域 )
ROVRR
00008EH
( 予約領域 )
RIER
＊
R/W
受信オーバランレジスタ
00008DH
＊
R/W
受信 RTR レジスタ
00008BH
＊
R/W
受信完了レジスタ
000089H
＊
R/W
送信完了レジスタ
000087H
＊
W
送信キャンセルレジスタ
000085H
＊
R/W
送信要求レジスタ
000083H
000084H
R/W
メッセージバッファ有効レジスタ
＊
R/W
受信完了割込み許可レジスタ
00008FH
( 予約領域 ) ＊
∼
00009DH
00009EH
PACSR
アドレス検出制御レジスタ
R/W
アドレス一致検出機能
0 0 0 0 0 0 0 0B
00009FH
DIRR
遅延割込み要求発生 / 解除レジスタ
R/W
遅延割込み発生
モジュール
XXXXXXX 0B
0000A0H
LPMCR
低消費電力モード制御レジスタ
R/W
低消費電力モード
0 0 0 1 1 0 0 0B
0000A1H
CKSCR
クロック選択レジスタ
R/W
クロック
1 1 1 1 1 1 0 0B
0000A2H
∼
0000A4H
( 予約領域 ) ＊
（続く）
20
DS07–13713–6
MB90495G シリーズ
アドレス
レジスタ
略称
0000A5H
ARSR
自動レディ機能選択レジスタ
W
0 0 1 1 XX 0 0B
0000A6H
HACR
アドレス上位制御レジスタ
W
0 0 0 0 0 0 0 0B
レジスタ名称
アクセス
リソース名
外部アクセス
W
初期値
0 0 0 0 0 0 0 XB
0000A7H
ECSR
バス制御信号選択レジスタ
0000A8H
WDTC
ウォッチドッグタイマ制御レジスタ
R/W
ウォッチドッグタイマ
XXXXX 1 1 1B
0000A9H
TBTC
タイムベースタイマ制御レジスタ
R/W
タイムベースタイマ
1 XX 0 0 1 0 0B
0000AAH
WTC
時計タイマ制御レジスタ
R/W
時計タイマ
1X001000B
512 K ビット
フラッシュメモリ
0 0 0 X 0 0 0 0B
または
0 0 0 0 1 0 0 XB
0000ABH
( 予約領域 ) ＊
∼
0000ADH
0000AEH
FMCS
フラッシュメモリコントロール
ステータスレジスタ
0000AFH
R/W
( 予約領域 ) ＊
0000B0H
ICR00
割込み制御レジスタ 00
R/W
0 0 0 0 0 1 1 1B
0000B1H
ICR01
割込み制御レジスタ 01
R/W
0 0 0 0 0 1 1 1B
0000B2H
ICR02
割込み制御レジスタ 02
R/W
0 0 0 0 0 1 1 1B
0000B3H
ICR03
割込み制御レジスタ 03
R/W
0 0 0 0 0 1 1 1B
0000B4H
ICR04
割込み制御レジスタ 04
R/W
0 0 0 0 0 1 1 1B
0000B5H
ICR05
割込み制御レジスタ 05
R/W
0 0 0 0 0 1 1 1B
0000B6H
ICR06
割込み制御レジスタ 06
R/W
0 0 0 0 0 1 1 1B
0000B7H
ICR07
割込み制御レジスタ 07
R/W
0 0 0 0 0 1 1 1B
割込みコントローラ
0000B8H
ICR08
割込み制御レジスタ 08
R/W
0 0 0 0 0 1 1 1B
0000B9H
ICR09
割込み制御レジスタ 09
R/W
0 0 0 0 0 1 1 1B
0000BAH
ICR10
割込み制御レジスタ 10
R/W
0 0 0 0 0 1 1 1B
0000BBH
ICR11
割込み制御レジスタ 11
R/W
0 0 0 0 0 1 1 1B
0000BCH
ICR12
割込み制御レジスタ 12
R/W
0 0 0 0 0 1 1 1B
0000BDH
ICR13
割込み制御レジスタ 13
R/W
0 0 0 0 0 1 1 1B
0000BEH
ICR14
割込み制御レジスタ 14
R/W
0 0 0 0 0 1 1 1B
0000BFH
ICR15
割込み制御レジスタ 15
R/W
0 0 0 0 0 1 1 1B
0000C0H
( 予約領域 ) ＊
∼
0000FFH
001FF0H
001FF1H
PADR0
001FF2H
001FF3H
001FF4H
PADR1
001FF5H
003900H
003901H
TMR0/
TMRLR0
検出アドレス設定レジスタ 0 ( 下位 )
R/W
XXXXXXXXB
検出アドレス設定レジスタ 0 ( 中位 )
R/W
XXXXXXXXB
検出アドレス設定レジスタ 0 ( 上位 )
R/W
検出アドレス設定レジスタ 1 ( 下位 )
R/W
検出アドレス設定レジスタ 1 ( 中位 )
R/W
XXXXXXXXB
検出アドレス設定レジスタ 1 ( 上位 )
R/W
XXXXXXXXB
16 ビットタイマレジスタ 0/
16 ビットリロードレジスタ 0
R/W
XXXXXXXXB
アドレス一致検出機能
16 ビット
リロードタイマ 0
XXXXXXXXB
XXXXXXXXB
XXXXXXXXB
（続く）
DS07–13713–6
21
MB90495G シリーズ
アドレス
003902H
003903H
レジスタ
略称
TMR1/
TMRLR1
レジスタ名称
16 ビットタイマレジスタ 1/
16 ビットリロードレジスタ 1
アクセス
リソース名
初期値
R/W
16 ビット
リロードタイマ 1
XXXXXXXXB
XXXXXXXXB
003904H
( 予約領域 ) ＊
∼
00390FH
003910H
PRLL0
PPG0 リロードレジスタ L
R/W
XXXXXXXXB
003911H
PRLH0
PPG0 リロードレジスタ H
R/W
XXXXXXXXB
003912H
PRLL1
PPG1 リロードレジスタ L
R/W
XXXXXXXXB
003913H
PRLH1
PPG1 リロードレジスタ H
R/W
003914H
PRLL2
PPG2 リロードレジスタ L
R/W
003915H
PRLH2
PPG2 リロードレジスタ H
R/W
XXXXXXXXB
003916H
PRLL3
PPG3 リロードレジスタ L
R/W
XXXXXXXXB
003917H
PRLH3
PPG3 リロードレジスタ H
R/W
XXXXXXXXB
8/16 ビット
PPG タイマ
XXXXXXXXB
XXXXXXXXB
003918H
∼
003BFFH
003C00H
( 予約領域 ) ＊
∼
003C0FH
003C10H
RAM ( 汎用 RAM)
XXXXXXXXB
∼
003C13H
003C14H
IDR0
ID レジスタ 0
R/W
∼
XXXXXXXXB
XXXXXXXXB
∼
003C17H
003C18H
IDR1
ID レジスタ 1
R/W
∼
XXXXXXXXB
XXXXXXXXB
∼
003C1BH
003C1CH
IDR2
ID レジスタ 2
R/W
∼
XXXXXXXXB
XXXXXXXXB
∼
003C1FH
003C20H
IDR3
ID レジスタ 3
R/W
∼
XXXXXXXXB
XXXXXXXXB
∼
003C23H
003C24H
IDR4
ID レジスタ 4
R/W
∼
003C27H
003C28H
IDR5
ID レジスタ 5
R/W
∼
XXXXXXXXB
XXXXXXXXB
∼
003C2BH
003C2CH
IDR6
ID レジスタ 6
R/W
∼
XXXXXXXXB
XXXXXXXXB
∼
003C2FH
003C30H,
003C31H
IDR7
ID レジスタ 7
R/W
DLCR0
DLC レジスタ 0
R/W
∼
XXXXXXXXB
XXXXXXXXB
XXXXXXXXB
DLCR1
DLC レジスタ 1
R/W
003C32H,
003C33H
CAN コントローラ
∼
XXXXXXXXB
XXXXXXXXB
XXXXXXXXB
XXXXXXXXB
（続く）
22
DS07–13713–6
MB90495G シリーズ
アドレス
レジスタ
略称
003C34H,
003C35H
DLCR2
DLC レジスタ 2
R/W
XXXXXXXXB
XXXXXXXXB
003C36H,
003C37H
DLCR3
DLC レジスタ 3
R/W
XXXXXXXXB
XXXXXXXXB
003C38H,
003C39H
DLCR4
DLC レジスタ 4
R/W
XXXXXXXXB
XXXXXXXXB
003C3AH,
003C3BH
DLCR5
DLC レジスタ 5
R/W
XXXXXXXXB
XXXXXXXXB
003C3CH,
003C3DH
DLCR6
DLC レジスタ 6
R/W
XXXXXXXXB
XXXXXXXXB
003C3EH,
003C3FH
DLCR7
DLC レジスタ 7
R/W
XXXXXXXXB
XXXXXXXXB
データレジスタ 0
R/W
レジスタ名称
アクセス
リソース名
XXXXXXXXB
003C40H
∼
003C47H
DTR0
∼
XXXXXXXXB
XXXXXXXXB
003C48H
∼
003C4FH
DTR1
データレジスタ 1
R/W
CAN コントローラ
003C50H
∼
003C57H
データレジスタ 2
R/W
∼
XXXXXXXXB
XXXXXXXXB
DTR3
データレジスタ 3
R/W
データレジスタ 4
R/W
∼
XXXXXXXXB
003C60H
∼
003C67H
XXXXXXXXB
DTR4
∼
XXXXXXXXB
003C68H
∼
003C6FH
XXXXXXXXB
DTR5
データレジスタ 5
R/W
データレジスタ 6
R/W
∼
XXXXXXXXB
003C70H
∼
003C77H
XXXXXXXXB
DTR6
∼
XXXXXXXXB
003C78H
∼
003C7FH
∼
XXXXXXXXB
XXXXXXXXB
DTR2
003C58H
∼
003C5FH
初期値
XXXXXXXXB
DTR7
データレジスタ 7
R/W
∼
XXXXXXXXB
003C80H
( 予約領域 ) ＊
∼
003CFFH
003D00H,
003D01H
CSR
003D02H
LEIR
003D03H
制御ステータスレジスタ
R/W
ラストイベント表示レジスタ
R/W
CAN コントローラ
( 予約領域 )
0 XXXX 0 0 1B
0 0 XXX 0 0 0B
0 0 0 XX 0 0 0B
＊
（続く）
DS07–13713–6
23
MB90495G シリーズ
（続き）
アドレス
レジスタ
略称
003D04H,
003D05H
RTEC
送受信エラーカウンタ
003D06H,
003D07H
BTR
ビットタイミングレジスタ
R/W
003D08H
IDER
IDE レジスタ
R/W
レジスタ名称
003D09H
003D0AH
TRTRR
CAN コントローラ
RFWTR
R/W
リモートフレーム受信待ちレジスタ
XXXXXXXXB
CAN コントローラ
0 0 0 0 0 0 0 0B
R/W
CAN コントローラ
XXXXXXXXB
CAN コントローラ
0 0 0 0 0 0 0 0B
CAN コントローラ
XXXXXXXXB
XXXXXXXXB
( 予約領域 ) ＊
TIER
R/W
送信完了割込み許可レジスタ
( 予約領域 ) ＊
AMSR
アクセプタンスマスク選択レジスタ
003D12H,
003D13H
R/W
( 予約領域 ) ＊
003D14H
∼
003D17H
XXXXXXXXB
AMR0
アクセプタンスマスクレジスタ 0
R/W
∼
XXXXXXXXB
CAN コントローラ
003D18H
∼
003D1BH
1 1 1 1 1 1 1 1B
X 1 1 1 1 1 1 1B
( 予約領域 ) ＊
003D0FH
003D10H,
003D11H
初期値
0 0 0 0 0 0 0 0B
0 0 0 0 0 0 0 0B
R
送信 RTR レジスタ
003D0DH
003D0EH
リソース名
( 予約領域 ) ＊
003D0BH
003D0CH
アクセス
AMR1
アクセプタンスマスクレジスタ 1
R/W
XXXXXXXXB
∼
XXXXXXXXB
003D1CH
∼
003FFFH
( 予約領域 ) ＊
リセット値についての説明
0：このビットのリセット値は “0” です。
1：このビットのリセット値は “1” です。
X：このビットのリセット値は不定です。
＊：“ ( 予約領域 ) ” は , システム内で使用するアドレスのため , 使用禁止です。
24
DS07–13713–6
MB90495G シリーズ
■ 割込み要因と割込みベクタ・割込み制御レジスタ
割込み要因
割込みベクタ
EI2OS
対応
番号
割込み制御レジスタ
アドレス
ICR
アドレス
優先度
＊3
×
#08
08H
FFFFDCH
⎯
⎯
高い
×
#09
09H
FFFFD8H
⎯
⎯
↑
例外処理
×
#10
0AH
FFFFD4H
⎯
⎯
CAN コントローラ受信完了 (RX)
×
#11
0BH
FFFFD0H
CAN コントローラ受信完了 (TX) /
ノードステータス遷移 (NS)
#12
0CH
FFFFCCH
ICR00
×
0000B0H ( ＊ 1)
予約
×
#13
0DH
FFFFC8H
0EH
FFFFC4H
0000B1H
×
#14
ICR01
予約
外部割込み (INT0/INT1)
△
#15
0FH
FFFFC0H
×
#16
10H
FFFFBCH
ICR02
タイムベースタイマ
0000B2H ( ＊ 1)
16 ビットリロードタイマ 0
△
#17
11H
FFFFB8H
△
#18
12H
FFFFB4H
ICR03
8/10 ビット A/D コンバータ
0000B3H ( ＊ 1)
16 ビットフリーランタイマオーバフロー
△
#19
13H
FFFFB0H
△
#20
14H
FFFFACH
ICR04
外部割込み (INT2/INT3)
0000B4H ( ＊ 1)
予約
×
#21
15H
FFFFA8H
×
#22
16H
FFFFA4H
ICR05
PPG タイマ ch.0, ch.1 アンダフロー
0000B5H ( ＊ 2)
インプットキャプチャ 0 取込み
△
#23
17H
FFFFA0H
△
#24
18H
FFFF9CH
ICR06
外部割込み (INT4/INT5)
0000B6H ( ＊ 1)
インプットキャプチャ 1 取込み
△
#25
19H
FFFF98H
×
#26
1AH
FFFF94H
ICR07
PPG タイマ ch.2, ch.3 アンダフロー
0000B7H ( ＊ 1)
外部割込み (INT6/INT7)
△
#27
1BH
FFFF90H
△
#28
1CH
FFFF8CH
ICR08
時計タイマ
0000B8H ( ＊ 1)
予約
×
#29
1DH
FFFF88H
インプットキャプチャ 2 取込み
インプットキャプチャ 3 取込み
#30
1EH
FFFF84H
ICR09
×
0000B9H ( ＊ 1)
予約
×
#31
1FH
FFFF80H
×
#32
20H
FFFF7CH
ICR10
予約
0000BAH ( ＊ 1)
予約
×
#33
21H
FFFF78H
×
#34
22H
FFFF74H
ICR11
予約
0000BBH ( ＊ 1)
予約
×
#35
23H
FFFF70H
○
#36
24H
FFFF6CH
ICR12
16 ビットリロードタイマ 1
0000BCH ( ＊ 1)
UART1 受信完了
◎
#37
25H
FFFF68H
△
#38
26H
FFFF64H
ICR13
UART1 送信完了
0000BDH ( ＊ 1)
UART0 受信完了
◎
#39
27H
FFFF60H
△
#40
28H
FFFF5CH
ICR14
UART0 送信完了
0000BEH ( ＊ 1)
フラッシュメモリ
×
#41
29H
FFFF58H
遅延割込み発生モジュール
×
#42
ICR15
0000BFH ( ＊ 1)
リセット
INT 9 命令
2AH
FFFF54H
↓
低い
○：使用可能
×：使用不可
◎：使用可能 , EI2OS 停止機能付
△：ICR を共有する割込み要因を使用しないとき使用可能
DS07–13713–6
25
MB90495G シリーズ
＊ 1：・ ICR レジスタを共用している周辺機能は , 割込みレベルが同一になります。
・ ICR レジスタを共用している周辺機能で拡張インテリジェント I/O サービスを使用する場合は , どちらか一方し
か利用できません。
・ ICR レジスタを共用している周辺機能の場合 , 片方で拡張インテリジェント I/O サービスを指定すると , もう一方
での割込みの使用はできなくなります。
＊ 2： 16 ビットリロードタイマだけ EI2OS に対応しています。PPG は EI2OS に対応していませんので , 16 ビットリロード
タイマで EI2OS を使用する場合には , PPG を割込み禁止にしてください。
＊ 3： 同時に同じレベルの割込みが発生した場合の優先度です。
26
DS07–13713–6
MB90495G シリーズ
■ 周辺リソース
1. I/O ポート
(1) 概要
I/O ポートは , 汎用入出力ポート ( パラレル I/O ポート ) として使用できます。ポート数は , MB90495G シリーズでは
7 ポート (49 本 ) あります。
各ポートは周辺機能の入出力端子と兼用になっています。
・I/O ポート機能
I/O ポートは , ポートデータレジスタ (PDR) によって , 出力データを I/O 端子に出力し , I/O ポートに入力された信号を
取り込む機能があります。また , ポート方向レジスタ (DDR) によって , I/O 端子の入出力の方向をビット単位で設定できま
す。以下に各ポートの機能と兼用される周辺機能を示します。
・ ポート 0： 汎用入出力ポート / 外部アドレス・データバス端子と兼用
・ ポート 1： 汎用入出力ポート /PPG タイマ出力 , インプットキャプチャ入力 , 外部アドレス・データバス端子と兼用
・ ポート 2： 汎用入出力ポート / リロードタイマ入出力 , 外部割込み入力端子 , 外部アドレスバス端子と兼用
・ ポート 3： 汎用入出力ポート /UART0 入出力 , フリーランタイマ , A/D コンバータ起動トリガ端子と兼用
・ ポート 4： 汎用入出力ポート /UART1 入出力 , CAN コントローラ送受信端子と兼用
・ ポート 5： 汎用入出力ポート / アナログ入力端子と兼用
・ ポート 6： 汎用入出力ポート / 外部割込み入力端子と兼用
DS07–13713–6
27
MB90495G シリーズ
・ポート 0 の端子のブロックダイヤグラム ( シングルチップモードの場合 )
PDR ( ポートデータレジスタ )
内
部
デ
｜
タ
バ
ス
PDR リード
出力ラッチ
P-ch
PDR ライト
端子
DDR ( ポート方向レジスタ )
N-ch
方向ラッチ
DDR ライト
スタンバイ制御 (SPL ＝ 1)
DDR リード
スタンバイ制御：ストップモード (SPL ＝ 1) , タイムベースタイマモード (SPL ＝ 1) ,
時計モード (SPL ＝ 1) の制御
・ポート 0 のレジスタ ( シングルチップモードの場合 )
・ ポート 0 のレジスタには , ポート 0 データレジスタ (PDR0) およびポート 0 方向レジスタ (DDR0) があります。
・ レジスタを構成するビットは , ポート 0 の端子に 1 対 1 で対応しています。
ポート 0 のレジスタと端子の対応
ポート名
ポート 0
28
関連するレジスタのビットと対応する端子
PDR0, DDR0
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
対応する端子
P07
P06
P05
P04
P03
P02
P01
P00
DS07–13713–6
MB90495G シリーズ
・ポート 1, 2, 3, 4 の端子のブロックダイヤグラム ( シングルチップモードの場合 )
周辺機能入力
周辺機能出力
ポートデータレジスタ (PDR)
周辺機能出力許可
内
部
デ
｜
タ
バ
ス
PDR リード
P-ch
出力ラッチ
端子
PDR ライト
ポート方向レジスタ (DDR)
N-ch
方向ラッチ
DDR ライト
スタンバイ制御 (SPL ＝ 1)
DDR リード
スタンバイ制御：ストップモード (SPL ＝ 1) , タイムベースタイマモード (SPL ＝ 1) ,
時計モード (SPL ＝ 1) の制御
・ポート 1 のレジスタ ( シングルチップモードの場合 )
・ ポート 1 のレジスタには , ポート 1 データレジスタ (PDR1) およびポート 1 方向レジスタ (DDR1) があります。
・ レジスタを構成するビットは , ポート 1 の端子に 1 対 1 で対応しています。
ポート 1 のレジスタと端子の対応
ポート名
ポート 1
DS07–13713–6
関連するレジスタのビットと対応する端子
PDR1, DDR1
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
対応する端子
P17
P16
P15
P14
P13
P12
P11
P10
29
MB90495G シリーズ
・ポート 2 のレジスタ
・ ポート 2 のレジスタには , ポート 2 データレジスタ (PDR2) , ポート 2 方向レジスタ (DDR2) およびアドレス上位制御レ
ジスタ (HACR) があります。
・ アドレス上位制御レジスタ (HACR) は , 外部アドレス (A16 ∼ A23) 出力の許可または禁止の設定を行います。外部アド
レス出力を許可に設定した場合は , 周辺機能の端子および汎用入出力ポートとして使用できません。
・ レジスタを構成するビットは , ポート 2 の端子に 1 対 1 で対応しています。
ポート 2 のレジスタと端子の対応
ポート名
ポート 2
関連するレジスタのビットと対応する端子
PDR2, DDR2, HACR
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
対応する端子
P27
P26
P25
P24
P23
P22
P21
P20
・ポート 3 のレジスタ
・ ポート 3 のレジスタには , ポート 3 データレジスタ (PDR3) およびポート 3 方向レジスタ (DDR3) があります。
・ バス制御信号選択レジスタ (ECSR) は , 外部バス制御信号 (WRL/WRH, HRQ/HAK, RDY, CLK) 入出力の許可または禁止
の設定を行います。外部バス制御信号の入出力を許可に設定した場合は , 周辺機能の端子および汎用入出力ポートとし
て使用できません。
・ レジスタを構成するビットは , ポート 3 の端子に 1 対 1 で対応しています。
ポート 3 のレジスタと端子の対応
ポート名
ポート 3
関連するレジスタのビットと対応する端子
PDR3, DDR3
bit7
bit6
ECSR
CKE
RYE
対応する端子
P37
P36
bit5
bit4
bit3
HDE
P35
bit2
bit1
⎯
WRE
P34
P33
bit0
P32
P31
P30
・ポート 4 のレジスタ
・ ポート 4 のレジスタには , ポート 4 データレジスタ (PDR4) およびポート 4 方向レジスタ (DDR4) があります。
・ レジスタを構成するビットは , ポート 4 の端子に 1 対 1 で対応しています。
ポート 4 のレジスタと端子の対応
ポート名
ポート 4
30
関連するレジスタのビットと対応する端子
PDR4, DDR4
⎯
⎯
⎯
bit4
bit3
bit2
bit1
bit0
対応する端子
⎯
⎯
⎯
P44
P43
P42
P41
P40
DS07–13713–6
MB90495G シリーズ
・ポート 5 の端子のブロックダイヤグラム
アナログ入力
ADER
PDR ( ポートデータレジスタ )
内
部
デ
｜
タ
バ
ス
PDR リード
出力ラッチ
P-ch
PDR ライト
端子
DDR ( ポート方向レジスタ )
N-ch
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL ＝ 1)
スタンバイ制御：ストップモード (SPL ＝ 1) , タイムベースタイマモード (SPL ＝ 1) ,
時計モード (SPL ＝ 1) の制御
・ポート 5 のレジスタ
・ ポート 5 のレジスタには , ポート 5 データレジスタ (PDR5) , ポート 5 方向レジスタ (DDR5) およびアナログ入力許可レ
ジスタ (ADER) があります。
・ アナログ入力許可レジスタ (ADER) はアナログ入力端子にアナログ信号の入力を許可または禁止する設定を行いま
す。
・ レジスタを構成するビットは , ポート 5 の端子に 1 対 1 で対応しています。
ポート 5 のレジスタと端子の対応
ポート名
関連するレジスタのビットと対応する端子
PDR5, DDR5
ポート 5
ADER
対応する端子
DS07–13713–6
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
ADE7
ADE6
ADE5
ADE4
ADE3
ADE2
ADE1
ADE0
P57
P56
P55
P54
P53
P52
P51
P50
31
MB90495G シリーズ
・ポート 6 の端子のブロックダイヤグラム
周辺機能入力
PDR ( ポートデータレジスタ )
内
部
デ
｜
タ
バ
ス
PDR リード
出力ラッチ
P-ch
PDR ライト
端子
DDR ( ポート方向レジスタ )
N-ch
方向ラッチ
DDR ライト
スタンバイ制御 (SPL ＝ 1)
DDR リード
スタンバイ制御：ストップモード (SPL ＝ 1) , タイムベースタイマモード (SPL ＝ 1) ,
時計モード (SPL ＝ 1) の制御
・ポート 6 のレジスタ
・ ポート 6 のレジスタには , ポート 6 データレジスタ (PDR6) およびポート 6 方向レジスタ (DDR6) があります。
・ レジスタを構成するビットは , ポート 6 の端子に 1 対 1 で対応しています。
ポート 6 のレジスタと端子の対応
ポート名
ポート 6
32
関連するレジスタのビットと対応する端子
PDR6, DDR6
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
対応する端子
⎯
⎯
⎯
⎯
P63
P62
P61
P60
DS07–13713–6
MB90495G シリーズ
2. タイムベースタイマ
タイムベースタイマは , メインクロック ( メイン発振クロックの 2 分周 ) に同期してカウントアップする 18 ビットフ
リーランカウンタ ( タイムベースタイマカウンタ ) です。
・ 4 種類のインターバル時間を選択でき , インターバル時間ごとに割込み要求が発生できます。
・ 発振安定待ち時間用タイマや周辺機能に動作クロックを供給します。
・インターバルタイマ機能
・ タイムベースタイマのカウンタが , インターバル時間選択ビット (TBTC：TBC1, TBC0) で設定したインターバル時間に
達すると , オーバフロー ( 桁上り ) が発生し (TBTC：TBOF ＝ 1) , 割込み要求が発生します。
・ オーバフロー発生による割込みが許可されている場合は (TBTC：TBIE ＝ 1) , オーバフローが発生すると (TBTC：TBOF ＝ 1) ,
割込みが発生します。
・ タイムベースタイマのインターバル時間は , 次の 4 種類から選択できます。
タイムベースタイマのインターバル時間
カウントクロック
インターバル時間
2 /HCLK ( 約 1.0 ms)
12
214/HCLK ( 約 4.1 ms)
2/HCLK (0.5 μs)
216/HCLK ( 約 16.4 ms)
219/HCLK ( 約 131.1 ms)
HCLK：発振クロック
( ) 内は発振クロックが 4 MHz で動作している場合
・タイムベースタイマのブロックダイヤグラム
ウォッチドッグ
タイマへ
PPG タイマへ
タイムベースタイマカウンタ
21/HCLK
× 21 × 22 × 23
× 28 × 29 × 210 × 211 × 212 × 213 × 214 × 215 × 216 × 217 × 218
OF
OF
OF
OF
クロック制御部
発振安定待ち時間
セレクタへ
パワーオンリセット
ストップモード
CKSCR：MCS ＝ 1 → 0 ＊ 1
CKSCR：SCS ＝ 0 → 1 ＊ 2
カウンタ
クリア回路
インターバル
タイマセレクタ
TBOF クリア
タイムベースタイマ制御レジスタ
(TBTC) 予約
⎯
TBOF セット
⎯
TBIE TBOF TBR TBC1 TBC0
タイムベースタイマ割込み信号
OF
HCLK
＊1
＊2
：オーバフロー
：発振クロック
：マシンクロックをメインクロックから PLL クロックへ切換え
：マシンクロックをサブクロックからメインクロックへ切換え
タイムベースタイマの実際の割込み要求番号は次のとおりです。
割込み要求番号：#16 (10H)
DS07–13713–6
33
MB90495G シリーズ
3. ウォッチドッグタイマ
ウォッチドッグタイマは , タイムベースタイマまたは時計タイマをカウントクロックとする 2 ビットのカウンタです。
カウンタがインターバル時間内にクリアされない場合は , CPU をリセットします。
・ウォッチドッグタイマ機能
・ ウォッチドッグタイマは , プログラムの暴走を対策するためのタイマカウンタです。ウォッチドッグタイマが起動され
ると , ウォッチドッグタイマのカウンタを設定したインターバル時間内にクリアし続ける必要があります。ウォッチ
ドッグタイマのカウンタがクリアされずに設定したインターバル時間に達すると , CPU がリセットされます。
これを
ウォッチドッグタイマとよびます。
・ ウォッチドッグタイマのインターバル時間は , カウントクロックとして入力するクロック周期に起因し , 最小時間から
最大時間の間にウォッチドッグリセットが発生します。
・ クロックソースの出力先は時計タイマ制御レジスタのウォッチドッグクロック選択ビット (WTC：WDCS) で設定しま
す。
・ ウォッチドッグタイマのインターバル時間は , ウォッチドッグタイマ制御レジスタのタイムベースタイマ出力選択
ビット / 時計タイマ出力選択ビット (WDTC：WT1, WT0) で設定します。
ウォッチドッグタイマのインターバル時間
最小
最大
クロック周期
最小
最大
クロック周期
約 3.58 ms
約 4.61 ms
214 ± 211/
HCLK
約 0.457 s
約 0.576 s
212 ± 29/
SCLK
約 14.33 ms
約 18.3 ms
216 ± 213/
HCLK
約 3.584 s
約 4.608 s
215 ± 212/
SCLK
約 57.23 ms
約 73.73 ms
218 ± 215/
HCLK
約 7.168 s
約 9.216 s
216 ± 213/
SCLK
約 458.75 ms
約 589.82 ms
221 ± 218/
HCLK
約 14.336 s
約 18.432 s
217 ± 214/
SCLK
HCLK：発振クロック (4 MHz) , SCLK：サブクロック (8.192 kHz)
（注意事項）・ウォッチドッグタイマのカウントクロックをタイムベースタイマ出力 ( 桁上がり信号 ) としている場合に ,
タイムベースタイマがクリアされると , ウォッチドッグリセットの発生時間が長くなる場合があります。
・マシンクロックとしてサブクロックを使用する場合は , 必ず時計タイマ制御レジスタ (WTC) のウォッチ
ドッグタイマクロックソース選択ビット (WDCS) を “0” に設定して , 時計タイマの出力を選択するようにし
てください。
34
DS07–13713–6
MB90495G シリーズ
・ウォッチドッグタイマのブロックダイヤグラム
ウォッチドッグタイマ制御レジスタ (WDTC)
PONR
⎯
WRST ERST SRST WTE
WT1
時計タイマ制御レジスタ (WTC)
WT0
WDCS
2
ウォッチドッグタイマ
起動
リセットの発生
スリープモードに移行
タイムベースタイマ
モードに移行
時計モードに移行
ストップモードに移行
カウンタ
クリア
制御回路
カウント
クロック
セレクタ
2 ビット
カウンタ
ウォッチドッグ
リセット
発生回路
内部リセット
発生回路へ
クリア
4
4
( タイムベースタイマカウンタ )
メインクロック
(HCLK の 2 分周 )
× 21 × 22
× 28 × 29 × 210 × 211 × 212 × 213 × 214 × 215 × 216 × 217 × 218
( 時計カウンタ )
サブクロック
SCLK
× 21 × 22
× 25 × 26 × 27 × 28 × 29 × 210 × 211 × 212 × 213 × 214 × 215
HCLK：発振クロック
SCLK：サブクロック
DS07–13713–6
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MB90495G シリーズ
4. 16 ビット入出力タイマ
16 ビット入出力タイマは , 16 ビットフリーランタイマ ( × 1 ユニット ) とインプットキャプチャ ( × 2 ユニット /4 入力
端子 ) で構成されている複合モジュールです。16 ビットフリーランタイマをベースに , 入力信号のクロック周期を計測し
たりパルス幅を測定できます。
・16 ビット入出力タイマの構成
16 ビット入出力タイマは , 以下のモジュールで構成されています。
・ 16 ビットフリーランタイマ ( × 1 ユニット )
・ インプットキャプチャ ( × 2 ユニット / 入力端子は 1 ユニットにつき 2 個 )
・16 ビット入出力タイマの機能
(1) 16 ビットフリーランタイマの機能
16 ビットフリーランタイマは , 16 ビットアップカウンタ , タイマカウンタ制御ステータスレジスタ , プリスケーラで構
成されています。
16 ビットアップカウンタは , マシンクロックの分周比に同期してカウントアップします。
・ カウントクロックは , 8 種類のマシンクロック分周比から設定できます。外部から 16 ビットフリーランタイマクロック
入力端子 (FRCK) に入力したクロック信号をカウントクロックにすることもできます。
・ カウンタ値のオーバフロー発生による割込みを発生できます。
・ 割込み発生による拡張インテリジェント I/O サービス (EI2OS) の起動ができます。
・ 16 ビットフリーランタイマのカウンタ値は , リセット , タイマカウントクリアビット (TCCS：CLR) によるソフトウェ
アクリアのいずれでも “0000H” にクリアできます。
・ 16 ビットフリーランタイマのカウンタ値は , インプットキャプチャに出力されており , キャプチャ動作の基準時間
( ベースタイム ) として使用できます。
(2) インプットキャプチャの機能
インプットキャプチャは , 外部から入力端子に入力された信号のエッジを検出すると , エッジ検出した時点の 16 ビット
フリーランタイマのカウンタ値をインプットキャプチャデータレジスタに格納します。4 本の入力端子にそれぞれ対応す
るインプットキャプチャデータレジスタと , インプットキャプチャ制御ステータスレジスタ , エッジ検出回路で構成され
ています。
・ 検出するエッジは , 立上りエッジ , 立下りエッジ , 両エッジから選択できます。
・ 入力信号のエッジ検出による CPU への割込み要求を発生できます。
・ 割込み発生による拡張インテリジェント I/O サービス (EI2OS) の起動ができます。
・ インプットキャプチャの入力端子 , およびインプットキャプチャデータレジスタは 4 組あるので , 最大 4 つの事象計測
に利用できます。
・16 ビット入出力タイマのブロックダイヤグラム
内部データバス
インプット
キャプチャ
専用バス
16 ビット
フリーラン
タイマ
16 ビットフリーランタイマ：16 ビットフリーランタイマのカウント値をインプットキャプチャの基準時間 ( ベース
タイム ) として使用します。
インプットキャプチャ：
36
外部から入力端子に入力された信号の立上りエッジ , 立下りエッジ , 両エッジを検出
して , 16 ビットフリーランタイマのカウンタ値を保持します。入力信号のエッジを
検出すると割込みを発生できます。
DS07–13713–6
MB90495G シリーズ
・16 ビットフリーランタイマのブロックダイヤグラム
タイマカウンタデータレジスタ
(TCDT)
端子
16 ビットフリーランタイマ
FRCK
φ
インプットキャプチャへ
カウント値出力
OF
CLK
STOP
CLR
内
部
デ
｜
タ
バ
ス
プリスケーラ
2
タイマカウンタ制御
ステータスレジスタ
(TCCS)
IVF
IVFE STOP 予約
CLR CLK2 CLK1 CLK0
フリーランタイマ
割込み要求
φ ：マシンクロック
OF ：オーバフロー
（注意事項）16 ビット入出力タイマは , 16 ビットフリーランタイマを 1 つ内蔵しています。
16 ビットフリーランタイマの割込み要求番号は次のとおりです。
割込み要求番号：19 (13H)
プリスケーラ：マシンクロックを分周して , 16 ビットアップカウンタにカウントクロックを供給します。マシン
クロックの分周比は , タイマカウンタ制御ステータスレジスタ (TCCS) の設定により 4 種類から選択
できます。
タイマカウンタデータレジスタ (TCDT) ：
16 ビットのアップカウンタです。リードした場合は , 16 ビットフリーランタイマの現在のカウンタ
値を読み出すことができます。カウンタ停止中にライトすることによって , カウンタ値を任意に
設定できます。
タイマカウンタ制御ステータスレジスタ (TCCS) ：
タイマカウンタ制御ステータスレジスタ (TCCS) は , マシンクロックの分周比の選択 , カウンタ値の
ソフトウェアクリア , カウント動作の許可または禁止 , オーバフロー発生フラグの確認とクリア
および割込みの許可または禁止を行います。
DS07–13713–6
37
MB90495G シリーズ
・インプットキャプチャのブロックダイヤグラム
16 ビットフリーランタイマ
エッジ検出回路
IN3
端子
インプットキャプチャデータレジスタ 3 (IPCP3)
IN2
インプットキャプチャデータレジスタ 2 (IPCP2)
端子
2
2
インプットキャプチャ
制御ステータスレジスタ ICP1 ICP0 ICE1 ICE0 EG11EG10EG01EG00
(ICS23)
インプットキャプチャ
割込み要求
内
部
デ
｜
タ
バ
ス
インプットキャプチャ
制御ステータスレジスタ ICP1 ICP0 ICE1 ICE0 EG11EG10EG01EG00
(ICS01)
2
2
IN1
端子
インプットキャプチャデータレジスタ 1 (IPCP1)
IN0
インプットキャプチャデータレジスタ 0 (IPCP0)
端子
エッジ検出回路
38
DS07–13713–6
MB90495G シリーズ
5. 16 ビットリロードタイマ
16 ビットリロードタイマには , 以下の機能があります。
・ カウントクロックは , 3 種類の内部クロックおよび外部イベントクロックから選択できます。
・ 起動トリガは , ソフトウェアトリガまたは外部トリガを選択できます。
・ 16 ビットタイマレジスタのアンダフローが発生した場合に , CPU に割込みを発生させることができます。割込みを利用
してインターバルタイマとして利用することもできます。
・ 16 ビットタイマレジスタ (TMR) のアンダフローが発生した場合に , TMR のカウント動作を停止するワンショットモー
ド , TMR へ 16 ビットリロードレジスタ値をリロードして TMR のカウント動作を継続するリロードモードを選択でき
ます。
・ 拡張インテリジェント I/O サービス (EI2OS) に対応しています。
・ MB90495G シリーズには , 16 ビットリロードタイマは 2 チャネル内蔵されています。
・16 ビットリロードタイマの動作モード
カウントクロック
起動トリガ
アンダフローした場合の動作
内部クロックモード
ソフトウェアトリガ
外部トリガ
ワンショットモード
リロードモード
イベントカウントモード
ソフトウェアトリガ
ワンショットモード
リロードモード
・内部クロックモード
・ タイマ制御ステータスレジスタのカウントクロック選択ビット (TMCSR：CSL1, CSL0) を “00B”, “01B”, “10B” に設定する
ことによって , 16 ビットリロードタイマは , 内部クロックモードに設定されます。
・ 内部クロックモードでは , 内部クロックに同期してカウントダウンします。
・ タイマ制御ステータスレジスタのカウントクロック選択ビット (TMCSR：CSL1, CSL0) によって , 3 種類のカウントク
ロック周期を選択できます。
・ 起動トリガは , ソフトウェアトリガまたは外部トリガのエッジ検出を設定します。
DS07–13713–6
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MB90495G シリーズ
・16 ビットリロードタイマのブロックダイヤグラム
内部データバス
TMRLR
16 ビットリロードレジスタ
リロード信号
リロード
制御回路
TMR
16 ビットタイマレジスタ
UF
CLK
カウントクロック生成回路
マシン
クロック
φ
プリス
ケーラ
3
ゲート
入力
有効
クロック
判定回路
ウェイト信号
内蔵周辺機能
への出力
クリア
内部
クロック
端子
クロック
セレクタ
入力
制御回路
TIN
CLK
外部
クロック
3
2
セレ
クト
信号
機能選択
⎯
⎯
⎯
出力制御回路
出力信号
生成回路
端子
EN
TOT
動作
制御回路
⎯ CSL1 CSL0 MOD2 MOD1 MOD0 OUTE OUTL RELD INTE UF CNTE TRG
タイマ制御ステータスレジスタ (TMCSR)
割込み要求出力
40
DS07–13713–6
MB90495G シリーズ
6. 時計タイマ
時計タイマは , サブクロックに同期してカウントアップする 15 ビットのフリーランカウンタです。
・ 8 種類のインターバル時間が選択でき , インターバル時間ごとに割込み要求を発生できます。
・ サブクロック発振安定待ち時間用タイマやウォッチドッグタイマに動作クロックを供給します。
・ クロック選択レジスタ (CKSCR) の設定に関わらず , 常にサブクロックをカウントクロックとします。
・インターバルタイマ機能
・ 時計タイマは , インターバル時間選択ビット (WTC：WTC2 ∼ WTC0) で設定したインターバル時間に達すると , 時計タ
イマカウンタのインターバル時間に対応するビットがオーバフロー ( 桁上がり ) を起こし , オーバフローフラグビット
がセット (WTC：WTOF ＝ 1) されます。
・ オーバフローの発生による割込みを許可に設定している場合は (WTC：WTIE ＝ 1) , オーバフローフラグビットがセッ
トされると (WTC：WTOF ＝ 1) 割込み要求が発生します。
・ 時計タイマのインターバル時間は , 次の 8 種類から選択できます。
時計タイマのインターバル時間
サブクロック周期
インターバル時間
28/SCLK (31.25 ms)
29/SCLK (62.5 ms)
210/SCLK (125 ms)
1/SCLK (122 μs)
211/SCLK (250 ms)
212/SCLK (500 ms)
213/SCLK (1.0 s)
214/SCLK (2.0 s)
215/SCLK (4.0 s)
SCLK：サブクロック周波数
( ) 内はサブクロック 8.192 kHz 動作時の算出例です。
DS07–13713–6
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MB90495G シリーズ
・時計タイマのブロックダイヤグラム
ウォッチドッグ
タイマへ
時計タイマカウンタ
SCLK
× 21 × 22 × 23 × 24 × 25 × 26 × 27 × 28 × 29 × 210 × 211 × 212 × 213 × 214 × 215
OF
OF
OF
OF
OF
OF
OF
パワーオンリセット
ハードウェアスタンバイ移行
ストップモード移行
カウンタ
クリア回路
OF
サブクロック
発振安定待ち時間へ
インターバル
タイマセレクタ
時計タイマ割込み
WDCS SCE WTIE WTOF WTR WTC2 WTC1 WTC0
時計タイマ制御レジスタ (WTC)
OF ：オーバフロー
SCLK ：サブクロック
（注意事項）時計タイマの実際の割込み要求番号は次のとおりです。
割込み要求番号：#28 (1CH)
時計タイマカウンタ：サブクロック (SCLK) をカウントクロックとする , 15 ビットのアップカウンタです。
カウンタクリア回路：時計タイマカウンタをクリアする回路です。
42
DS07–13713–6
MB90495G シリーズ
7. 8/16 ビット PPG
8/16 ビット PPG タイマは , 任意の周期およびデューティ比のパルス出力が可能な 2 チャネルのリロードタイマモジュー
ル (PPG0, PPG1) です。2 チャネルのモジュールの組合せにより以下の動作が可能です。
・ 8 ビット PPG 出力 2 ch 独立動作モード
・ 16 ビット PPG 出力動作モード
・ 8 ＋ 8 ビット PPG 出力動作モード
MB90495G シリーズでは , 2 つの 8/16 ビット PPG タイマを内蔵しています。ここでは , PPG0/1 の機能について説明しま
す。PPG2/3 は PPG0/1 と同一機能です。
・8/16 ビット PPG タイマの機能
8/16 ビット PPG タイマは , 4 つの 8 ビットリロードレジスタ (PRLH0/PRLL0, PRLH1/PRLL1) と , 2 つの PPG ダウンカウ
ンタ (PCNT0, PCNT1) で構成されています。
・ 出力パルスの “H” 幅 , “L” 幅を個別に設定できるので , 出力パルスの周期とデューティ比を任意に設定できます。
・ カウントクロックは , 6 種類の内部クロックから選択できます。
・ インターバル時間ごとに割込み要求を発生させて , インターバルタイマとして使用できます。
・ 外付回路によって D/A コンバータとして使用できます。
DS07–13713–6
43
MB90495G シリーズ
・8/16 ビット PPG タイマ 0 のブロックダイヤグラム
“H” レベル側データバス
“L” レベル側データバス
PPG0
リロード
レジスタ
PPG0 動作モード制御レジスタ (PPGC0)
PRLH0
PRLL0
(“H” レベル側 ) (“L” レベル側 )
PEN0
⎯
PE0
PIE0 PUF0
⎯
⎯
割込み
要求出力＊
R
PPG0 テンポラリ
バッファ0 (PRLBH0)
S
Q
2
リロードレジスタ
L/H セレクタ
カウント開始値
予約
リロード
PPG0 ダウンカウンタ
(PCNT0)
動作モード制御信号
セレクト信号
クリア
PPG1 アンダフロー
PPG0 アンダフロー
(PPG1 へ )
パルスセレクタ
アンダフロー
CLK
反転
PPG0
出力ラッチ
端子
PPG0
PPG 出力制御回路
タイムベースタイマ出力
(512/HCLK)
周辺クロック (1/φ)
周辺クロック (2/φ)
周辺クロック (4/φ)
周辺クロック (8/φ)
周辺クロック (16/φ)
カウント
クロック
セレクタ
3
セレクト信号
PCS2 PCS1 PCS0 PCM2 PCM1 PCM0
⎯
⎯
PPG0/1 カウントクロック選択レジスタ (PPG01)
⎯
予約
HCLK
φ
＊
44
：未定義
：予約ビット
：発振クロック周波数
：マシンクロック周波数
：8/16 ビット PPG タイマ 0 の割込み出力は , PPG タイマ 1 の割込み要求出力との OR 回路に
よって 1 つの割込みに統合されています。
DS07–13713–6
MB90495G シリーズ
・8/16 ビット PPG タイマ 1 のブロックダイヤグラム
“H” レベル側データバス
“L” レベル側データバス
PPG1 動作モード制御レジスタ
(PPGC1)
PPG1 リロード
レジスタ
動作モード
制御信号
PRLH1
(“H” 側 )
PRLL1
(“L” 側 )
⎯
PEN1
PE1
PIE1 PUF1 MD1
MD0 予約
2
PPG1 テンポラリ
バッファ1 (PRLBH1)
S
リロードセレクタ
L/H セレクタ
カウント開始値
PPG1 アンダフロー
(PPG0 へ )
Q
セレクト信号
リロード
PPG1 ダウンカウンタ
(PCNT1)
割込み
要求出力＊
R
クリア
アンダ
フロー
反転
CLK
PPG1
出力ラッチ
端子
PPG1
PPG 出力制御回路
MD0
PPG0 アンダフロー
タイムベースタイマ出力
(PPG0 より )
(512/HCLK)
周辺クロック (1/φ)
周辺クロック (2/φ)
周辺クロック (4/φ)
周辺クロック (8/φ)
周辺クロック (16/φ)
カウント
クロック
セレクタ
3
セレクト信号
PCS2 PCS1 PCS0 PCM2 PCM1 PCM0
⎯
⎯
PPG0/1 カウントクロック選択レジスタ (PPG01)
⎯
予約
HCLK
φ
＊
：未定義
：予約ビット
：発振クロック周波数
：マシンクロック周波数
：8/16 ビット PPG タイマ 1 の割込み出力は , PPG タイマ 0 の割込み要求出力との OR 回路に
よって 1 つの割込みに統合されています。
DS07–13713–6
45
MB90495G シリーズ
8. 遅延割込み発生モジュール
遅延割込み発生モジュールは , タスク切換え用の割込みを発生するためのモジュールです。
ソフトウェアでハードウェア割込み要求を発生できます。
・遅延割込み発生モジュールの概要
遅延割込み発生モジュールを使用することにより , ソフトウェアでハードウェア割込み要求を発生する , または解除す
ることができます。
遅延割込み発生モジュールの概要
機能と制御
割込み要因
遅延割込み要求発生 / 解除レジスタの R0 ビットに “1” を設定 (DIRR：R0 ＝ 1) で ,
割込み要求を発生
遅延割込み要求発生 / 解除レジスタの R0 ビットに “0” を設定 (DIRR：R0 ＝ 0) で ,
割込み要求を解除
割込み番号
#42 (2AH)
割込み制御
レジスタによる許可設定はありません
割込みフラグ
DIRR：R0 ビットに保持されています
EI2OS
拡張インテリジェント I/O サービスには対応していません
・遅延割込み発生モジュールのブロックダイヤグラム
内部データバス
⎯
⎯
⎯
⎯
⎯
⎯
⎯
R0
遅延割込み要求発生 / 解除レジスタ (DIRR)
S 割込み要求
R ラッチ
割込み
要求信号
⎯：未定義
割込み要求ラッチ： 遅延割込み要求発生 / 解除レジスタでの設定内容 ( 遅延割込み要求の発生または解除 ) を保持
するラッチです。
遅延割込み要求発生 / 解除レジスタ (DIRR) ：
遅延割込み要求の発生または解除を行います。
・割込み番号
遅延割込み発生モジュールで使用する割込み番号を次に示します。
割込み番号：#42 (2AH)
46
DS07–13713–6
MB90495G シリーズ
9. DTP/ 外部割込み
DTP/ 外部割込みでは , 外部の周辺装置が発生する割込み要求か , またはデータ転送要求を CPU に伝達し , 外部割込み
要求を発生する , または拡張インテリジェント I/O サービス (EI2OS) を起動します。
・DTP/ 外部割込み機能
外部の周辺装置からの割込み要求は , 周辺機能の割込みと同じ手順で CPU に出力され , 外部割込みを発生する , または
拡張インテリジェント I/O サービス (EI2OS) を起動します。
割込み制御レジスタで拡張インテリジェント I/O サービス (EI2OS) を禁止に設定している場合は (ICR：ISE ＝ 0) , 外部割
込み機能が有効になり , 割込み処理に分岐します。
EI2OS を許可に設定している場合は (ICR：ISE ＝ 1) , DTP 機能が有効となって EI2OS による自動データ転送が行われ , 指
定回数のデータ転送終了後に割込み処理に分岐します。
DTP/ 外部割込みの概要
DTP 機能
外部割込み
入力端子
8 本 (INT0 ∼ INT7)
検出レベル設定レジスタ (ELVR) にて , 端子ごとに設定
割込み要因
“H” レベル /“L” レベル / 立上りエッジ /
立下りエッジの入力
割込み番号
#15 (0FH) , #20 (14H) , #24 (18H) , #27 (1BH)
割込み制御
DTP/ 外部割込み許可レジスタ (ENIR) による , 割込み要求出力の許可または禁止
割込みフラグ
処理選択
処理
DS07–13713–6
“H” レベル /“L” レベルの入力
DTP/ 外部割込み要因レジスタ (EIRR) による , 割込み要因の保持
EI2OS を禁止に設定 (ICR：ISE ＝ 0)
EI2OS を許可に設定 (ICR：ISE ＝ 1)
外部割込み処理へ分岐
EI2OS によるデータ自動転送 , 指定回数処理
後 , 割込み処理へ分岐
47
MB90495G シリーズ
・DTP/ 外部割込み機能のブロックダイヤグラム
検出レベル設定レジスタ (ELVR)
LB7 LA7 LB6 LA6 LB5 LA5 LB4 LA4
端子
INT7
端子
INT6
内
部
デ
｜
タ
バ
ス
端子
INT5
端子
INT4
LB3 LA3 LB2 LA2 LB1 LA1 LB0 LA0
レベル・
エッジ
セレクタ
端子
レベル・
エッジ
セレクタ
端子
レベル・
エッジ
セレクタ
端子
レベル・
エッジ
セレクタ
INT3
INT2
INT1
端子
INT0
レベル・
エッジ
セレクタ
レベル・
エッジ
セレクタ
レベル・
エッジ
セレクタ
レベル・
エッジ
セレクタ
DTP/ 外部割込み入力検出回路
ER7 ER6 ER5 ER4 ER3 ER2 ER1 ER0
割込み要求
信号
割込み要求
信号
EN7 EN6 EN5 EN4 EN3 EN2 EN1 EN0
48
DTP/ 外部割込み要因
レジスタ (EIRR)
DTP/ 外部割込み許可
レジスタ (ENIR)
DS07–13713–6
MB90495G シリーズ
10.8/10 ビット A/D コンバータ
8/10 ビット A/D コンバータは , RC 型逐次比較変換方式によって , アナログ入力電圧を 8 ビットまたは 10 ビットのデジ
タル値に変換します。
・ 入力信号は , 8 チャネルのアナログ入力端子から選択します。
・ 起動トリガは , ソフトウェアトリガ , 内部タイマ出力 , 外部トリガから選択できます。
・8/10 ビット A/D コンバータの機能
アナログ入力端子に入力されたアナログ電圧 ( 入力電圧 ) を 8 ビットまたは 10 ビットのデジタル値に変換します。
(A/D 変換 ) 。
8/10 ビット A/D コンバータには以下の機能があります。
・ A/D 変換時間は , サンプリング時間を含めて 1 チャネルで最小 6.12 μs ＊です。
・ サンプリング時間は , 1 チャネルで最小 2.0 μs ＊です。
・ 変換方式は , サンプル & ホールド回路付き RC 型逐次変換比較方式です。
・ 8 ビットまたは 10 ビットの分解能を設定できます。
・ アナログ入力端子は , 最大 8 チャネルまで使用できます。
・ A/D 変換結果を A/D データレジスタに格納することにより , 割込み要求を発生できます。
・ 割込み要求が発生した場合に EI2OS を起動できます。EI2OS を利用すると , 連続して A/D 変換した場合でもデータは欠
落しません。
・ 起動トリガは , ソフトウェア , 内部タイマ出力 , 外部トリガ ( 立下りエッジ ) から選択できます。
＊：マシンクロック周波数は 16 MHz で動作している場合
・8/10 ビット A/D コンバータの変換モード
変換モード
内容
単発変換モード
開始チャネルから終了チャネルまで順次 A/D 変換を行います。終了チャネルの A/D 変換が
終了すると , A/D 変換機能を停止します。
連続変換モード
開始チャネルから終了チャネルまで順次 A/D 変換を行います。終了チャネルの A/D 変換が
終了すると , 開始チャネルに戻って A/D 変換動作を継続します。
停止変換モード
1 チャネルごとに一時停止しながら A/D 変換を行います。終了チャネルの A/D 変換が終了
すると , 開始チャネルに戻って A/D 変換と一時停止を繰り返します。
DS07–13713–6
49
MB90495G シリーズ
・8/10 ビット A/D コンバータのブロックダイヤグラム
A/D 制御
ステータス
レジスタ
(ADCS)
割込み要求出力
BUSY INT INTE PAUS STS1 STS0 STAT 予約 MD1 MD0 ANS2 ANS1 ANS0 ANE2 ANE1 ANE0
2
ADTG
TO
6
起動
セレクタ
2
デコーダ
φ
コンパレータ
AN7
AN6
AN5
AN4
AN3
AN2
AN1
AN0
サンプル &
ホールド回路
コントロール回路
内
部
デ
｜
タ
バ
ス
アナログ
チャネル
セレクタ
AVR
AVCC
AVSS
D/A コンバータ
D8
D6 D5
2
2
A/D データ
レジスタ
S10 ST1 ST0 CT1 CT0 ⎯
(ADCR)
TO
⎯
予約
φ
50
D9
D7
D4
D3
D2
D1
D0
：内部タイマ出力
：未定義
：必ず “0” に設定してください
：マシンクロック
DS07–13713–6
MB90495G シリーズ
11.UART0/1
UART は , 外部装置と同期通信または非同期通信を行うための汎用のシリアルデータ通信インタフェースです。
・ クロック同期 , クロック非同期の双方向通信機能を備えています。
・ マスタ / スレーブ型通信機能 ( マルチプロセッサモード ) を備えています ( マスタ側のみ使用可能 ) 。
・ 送信完了 , 受信完了 , 受信エラー検出で , 割込み要求を発生できます。
・ 拡張インテリジェント I/O サービス (EI2OS) に対応しています。
・UART0/1 の機能
機能
データバッファ
全二重ダブルバッファ
転送モード
・クロック同期 ( スタート / ストップビットなし , パリティビットなし )
・クロック非同期 ( 調歩同期 )
ボーレート
・専用ボーレートジェネレータあり , 8 種類選択可
・外部クロック入力可
・内部タイマ (16 ビットリロードタイマ ) から供給されるクロックを利用可
データ長
・7 ビット ( 非同期ノーマルモードのみ )
・8 ビット
信号方式
NRZ (Non Return to Zero) 方式
受信エラー検出
割込み要求
マスタ / スレーブ型通信機能
( マルチプロセッサモード )
・フレーミングエラー
・オーバランエラー
・パリティエラー ( 動作モード 1 ( マルチプロセッサモード ) 時は検出不可 )
・受信割込み ( 受信完了 , 受信エラー検出 )
・送信割込み ( 送信完了 )
・送受信とも拡張インテリジェント I/O サービス (EI2OS) に対応
1 ( マスタ ) 対 n ( スレーブ ) 間の通信が可能 ( マスタとしてのみ使用できます。)
（注意事項）クロック同期転送時にスタートビット / ストップビットは付加されず , データのみ転送します。
DS07–13713–6
51
MB90495G シリーズ
・UART0 のブロックダイヤグラム
コントロールバス
受信割込み
要求出力
専用ボーレート
ジェネレータ
16 ビット
リロードタイマ 0
送信割込み
要求出力
送信クロック
クロック
セレクタ
受信クロック
端子
SCK0
端子
受信
制御回路
送信
制御回路
スタートビット
検出回路
送信スタート
回路
受信ビット
カウンタ
送信ビット
カウンタ
受信パリティ
カウンタ
送信パリティ
カウンタ
受信用
シフトレジスタ
送信用
シフトレジスタ
端子
SOT0
SIN0
シリアル入力
データレジスタ 0
受信
終了
シリアル出力
データレジスタ 0
受信状態判定回路
送信開始
EI2OS 用
受信エラー
発生信号
(CPU へ )
内部データバス
通信
プリス
ケーラ
制御
レジスタ
シリアル
エッジ
選択
レジスタ
NEG
52
MD
MD1
MD0
CS2 シリアル
CS1 制御
CS0
DIV1
DIV0
SCKE
SOE
シリアル
モード
DIV3
DIV2 レジスタ 0
レジスタ 0
PEN
P
SBL
CL
A/D
REC
RXE
TXE
シリアル
ステー
タス
レジスタ 0
PE
ORE
FRE
RDRF
TDRE
RIE
TIE
DS07–13713–6
MB90495G シリーズ
・UART1 のブロックダイヤグラム
コントロールバス
受信割込み
要求出力
専用ボーレート
ジェネレータ
16 ビット
リロードタイマ 1
送信割込み
要求出力
送信クロック
クロック
セレクタ
受信クロック
端子
SCK1
端子
受信
制御回路
送信
制御回路
スタートビット
検出回路
送信スタート
回路
受信ビット
カウンタ
送信ビット
カウンタ
受信パリティ
カウンタ
送信パリティ
カウンタ
受信用
シフトレジスタ
送信用
シフトレジスタ
端子
SOT1
SIN1
シリアル入力
データレジスタ 1
受信
終了
シリアル出力
データレジスタ 1
受信状態判定回路
送信開始
EI2OS 用
受信エラー
発生信号
(CPU へ )
内部データバス
通信
プリス
ケーラ
制御
レジスタ
DS07–13713–6
MD
DIV2
DIV1
DIV0
シリアル
モード
レジスタ 1
MD1
MD0
CS2
CS1
CS0
RST
SCKE
SOE
シリアル
制御
レジスタ 1
PEN
P
SBL
CL
A/D
REC
RXE
TXE
シリアル
ステー
タス
レジスタ 1
PE
ORE
FRE
RDRF
TDRE
BDS
RIE
TIE
53
MB90495G シリーズ
12.CAN コントローラ
CAN (Controller Area Network) は , CANVer2.0A および Ver2.0B に準拠したシリアル通信プロトコルです。標準フレーム
フォーマットおよび拡張フレームフォーマットでの送受信が可能です。
・CAN コントローラの特長
・ CAN コントローラフォーマットは , CANVer2.0A および Ver2.0B に準拠しています。
・ 標準フレームフォーマットと拡張フレームフォーマットでの送受信が可能です。
・ リモートフレーム受信によるデータフレームの自動送信ができます。
・ ボーレートは, 10 kbps∼1 Mbpsです。1 Mbpsでご使用の場合，マシンクロックは8 MHz以上で動作する必要があります。
データ転送ボーレート
マシンクロック
ボーレート (Max)
16 MHz
1 Mbps
12 MHz
1 Mbps
8 MHz
1 Mbps
4 MHz
500 kbps
2 MHz
250 kbps
・ 8 個の送受信メッセージバッファを備えています。
・ 標準フレームフォーマットでは ID11 bit, 拡張フレームフォーマットでは ID29 bit での送受信が可能です。
・ メッセージデータは , 0 バイト∼ 8 バイトまで設定できます。
・ マルチレベルのメッセージバッファ構成が可能です。
・ CAN コントローラ内に 2 つのアクセプタンスマスクを内蔵しており , 2 つのアクセプタンスマスクは , 受信メッセージ
ID に対してそれぞれ固有にマスク設定できます。
・ 2 つのアクセプタンスマスクは , 標準フレームフォーマット , 拡張フレームフォーマットでの受信が可能です。
・ 全ビット比較 , 全ビットマスク , アクセプタンスマスクレジスタ 0/1 による部分的なマスクの 4 種類が設定できます。
54
DS07–13713–6
MB90495G シリーズ
・CAN コントローラのブロックダイヤグラム
F2MC-16LX バス
CPU 動作
クロック
PSC
TS1
BTR
TS2
RSJ
TOE
TS
RS
CSR HALT
NIE
NT
NS1,0
動作クロック (TQ)
プリスケーラ
(1 分周∼ 64 分周 )
ノードステータス
遷移割込み発生回路
ビットタイミング
発生回路
TREQR
バス状態
判定回路
ノードステータス
遷移割込み信号
エラー
制御回路
RTEC
BVALR
シンクセグメント
タイムセグメント 1
タイムセグメント 2
送信バッファ
クリア 送信バッファ
決定回路
送信
バッファ
送信 / 受信
シーケンサ
アクセプ
タンス
データ
カウンタ フィルタ
制御回路
送信 受信
DLC DLC
TCANR
ID 選択
ビットエラー ,
スタッフエラー ,
CRC エラー ,
フレームエラー ,
ACK エラー
送信バッファ
エラー
フレーム
発生回路
オーバ
ロード
フレーム
発生回路
アービト
レーション
ロスト
出力
ドラ
イバ
TRTRR
送信シフト
レジスタ
RFWTR
TIER
送信バッファのセット , クリア
送信完了
送信完了割込み発生回路
割込み信号
RCR
受信バッファのセット
RIER
受信完了割込み発生回路 受信完了
割込み信号
TCR
RRTRR
ROVRR
受信バッファ ,
送信バッファのセット , クリア
受信バッファの
ID 選択
セット
AMSR
AMR0
AMR1
IDR0 ~ IDR7
DLCR0 ~
DLCR7
DTR0 ~ DTR7
RAM
IDER
LEIR
DS07–13713–6
0
1
アクセプ
タンス
フィルタ
RAM アドレス
発生回路
端子 TX
スタッ
フィング
CRC
ACK
送信 発生回路 発生回路
DLC CRC エラー
スタッフ
受信 DLC CRC 発生回路 / エラー
エラーチェック
受信シフト
デスタッ
レジスタ
フィング /
スタッフィ
ングエラー
チェック
アービト
レーション
ロスト
ビット
エラー
受信バッファ
ACK
エラー
受信バッファ ,
フォーム
送信バッファ ,
エラー
受信 DLC, 送信 DLC,
受信バッファ
決定回路
アイドル ,
割込み ,
サスペンド ,
送信 , 受信 ,
エラー ,
オーバロード
アービトレー
ションチェック
ビットエラー
チェック
アクノレッジメン
トエラーチェック
フォームエラー
チェック
入力
端子 RX
ラッチ
ID 選択
55
MB90495G シリーズ
13.アドレス一致検出機能
アドレス一致検出機能は , プログラムが現在処理している命令の次に処理される命令のアドレスが検出アドレス設定レ
ジスタに設定したアドレスと一致した場合に , プログラムで次に処理される命令を強制的に INT9 命令に置き換え , 割込
み処理プログラムに分岐する機能です。INT9 割込みを利用して処理できるので , プログラムのパッチ処理による修正に利
用できます。
・アドレス一致検出機能の概要
・ プログラムが現在処理している命令の次に処理される命令のアドレスは , 内部データバスを通じて常にアドレスラッ
チに保持されます。アドレス一致検出機能の働きにより , アドレスラッチに保持されたアドレスの値と検出アドレス設
定レジスタに設定したアドレスの値は常に比較されます。比較されたアドレスの値が一致した場合は , CPU が次に実行
する命令が強制的に INT9 命令に置き換えられ , 割込み処理プログラムが実行されます。
・ 検出アドレス設定レジスタは 2 つあり (PADR0, PADR1) , 各レジスタごとに割込み許可ビットが用意されています。ア
ドレスラッチに保持されたアドレスと検出アドレス設定レジスタに設定したアドレスの一致による割込みの発生をレ
ジスタごとに許可または禁止できます。
・アドレス一致検出機能のブロックダイヤグラム
アドレスラッチ
内
部
デ
｜
タ
バ
ス
PADR0 (24 ビット )
比
較
器
検出アドレス設定レジスタ 0
PADR1 (24 ビット )
INT9 命令
(INT9 割込み発生 )
検出アドレス設定レジスタ 1
PACSR
予約
予約
予約
予約
AD1E
予約
AD0E
予約
アドレス検出制御レジスタ (PACSR)
予約：必ず “0” に設定してください
・ アドレスラッチ
内部データバスに出力されたアドレスの値を保持します。
・ アドレス検出制御レジスタ (PACSR)
アドレスが一致された場合の割込み出力の許可または禁止を設定します。
・ 検出アドレス設定レジスタ (PADR0, PADR1)
アドレスラッチの値と比較するアドレスを設定します。
56
DS07–13713–6
MB90495G シリーズ
14.ROM ミラー機能選択モジュール
ROM ミラー機能選択モジュールでは , FF バンクに配置されている ROM 内のデータを , 00 バンクへのアクセスで読み
出せるように設定します。
・ROM ミラー機能選択モジュールのブロックダイヤグラム
ROM ミラー機能選択レジスタ (ROMM)
予約 予約 予約 予約 予約 予約 予約 MI
アドレス
内
部
デ
｜
タ
バ
ス
アドレス領域
FF バンク
00 バンク
データ
ROM
・ROM ミラー機能による FF バンクのアクセス
004000H
00 バンク
ROM ミラー領域
00FFFFH
FC0000H
FE0000H
FEFFFFH
FF0000H
MB90V495G
MB90F498G
FF4000H
FFFFFFH
DS07–13713–6
FF バンク
(ROM ミラー
対象領域 )
MB90F497G
MB90497G
57
MB90495G シリーズ
15.512 K/1 M ビットフラッシュメモリ
・概要
フラッシュメモリへのデータ書込み / 消去の方法には , 下記の 3 通りの方法があります。
1. パラレルライタ
2. シリアル専用ライタ
3. プログラム実行による書込み / 消去
・512 K/1 M ビットフラッシュメモリの概要
512 K ビットフラッシュメモリは , CPU メモリマップ上の FFH バンクに，1 M ビットフラッシュメモリは，CPU メモリ
マップ上の FEH ∼ FFH バンクに配置されています。フラッシュメモリインタフェース回路の機能により , CPU からのリー
ドアクセスおよびプログラムアクセスができます。
フラッシュメモリへの書込み / 消去は , フラッシュメモリインタフェース回路を介して CPU からの命令で行えるため ,
実装状態での書換えができ , プログラムやデータの改善が効率よく行うことができます。
・512 K/1 M ビットフラッシュメモリの特長
・ 512 K ビットフラッシュメモリ：64 K ワード× 8 ビット /32 K ワード× 16 ビット (16 K バイト＋ 8 K バイト＋ 8 K バイト＋
32 K バイト ) セクタ構成
・ 1 M ビットフラッシュメモリ：128 K ワード× 8 ビット /64 K ワード× 16 ビット (16 K バイト＋ 8 K バイト＋ 8 K バイト＋
32 K バイト＋ 64 K バイト ) セクタ構成
・ 自動プログラムアルゴリズム (Embedded Alogrithm：MBM29LV200 と同様 )
・ 消去一時停止 / 消去再開機能の搭載
・ データポーリング , トグルビットによる書込み / 消去完了検出
・ CPU 割込みによる書込み / 消去の完了検出
・ セクタごとの消去が可能 ( セクタ組合せ自由 )
・ 書込み / 消去回数 ( 最小 ) 10,000 回
（注意事項）マニュファクチャコードとデバイスコードの読出し機能はありません。
また , これらのコードは , コマンドによってもアクセスできません。
・フラッシュメモリ書込み / 消去
・ フラッシュメモリは , 書込みと読出しを同時に行うことはできません。
・ フラッシュメモリにデータ書込み / 消去動作を行う際には , フラッシュメモリ上にあるプログラムをいったん RAM に
コピーし , RAM にコピーしたプログラムを実行することにより , フラッシュメモリへの書込みを行うことができます。
58
DS07–13713–6
MB90495G シリーズ
・フラッシュメモリのレジスタとリセット値の一覧
bit
フラッシュメモリコントロール
ステータスレジスタ (FMCS)
7
6
5
4
3
2
1
0
0
0
0
X
0
0
0
0
×：不定
・512 K/1 M ビットフラッシュメモリのセクタ構成
・ セクタ構成
512 K ビットフラッシュメモリ：CPU からアクセスする場合 , FF バンクレジスタに SA0 ∼ SA3 が配置されています。
1 M ビットフラッシュメモリ ：CPU からアクセスする場合 , FE バンクレジスタに SA0, FF バンクレジスタに
SA1 ∼ SA4 が配置されています。
512 K/1 M ビットフラッシュメモリのセクタ構成
512 K ビット
フラッシュメモリ
CPU アドレス
ライタアドレス＊
FF0000H
70000H
FF7FFFH
77FFFH
FF8000H
78000H
FF9FFFH
79FFFH
FFA000H
7A000H
FFBFFFH
7BFFFH
FFC000H
7C000H
FFFFFFH
7FFFFH
SA0 (32 K バイト )
SA1 (8 K バイト )
SA2 (8 K バイト )
SA3 (16 K バイト )
1 M ビット
フラッシュメモリ
CPU アドレス
ライタアドレス＊
FE0000H
60000H
FEFFFFH
6FFFFH
FF0000H
70000H
FF7FFFH
77FFFH
FF8000H
78000H
FF9FFFH
79FFFH
FFA000H
7A000H
FFBFFFH
7BFFFH
FFC000H
7C000H
FFFFFFH
7FFFFH
SA0 (64 K バイト )
SA1 (32 K バイト )
SA2 (8 K バイト )
SA3 (8 K バイト )
SA3 (16 K バイト )
＊：ライタアドレスとは , フラッシュメモリにパラレルライタでデータ書込みを行う場合 , CPU アドレスに相当
するアドレスです。汎用ライタを使用し書込み / 消去を行う場合は , このライタアドレスで書込み / 消去を行
います。
DS07–13713–6
59
MB90495G シリーズ
■ 電気的特性
1. 絶対最大定格
(VSS ＝ AVSS ＝ 0 V)
項目
記号
定格値
単位
備考
最小
最大
VCC
VSS − 0.3
VSS ＋ 6.0
V
AVCC
VSS − 0.3
VSS ＋ 6.0
V
VCC ＝ AVCC*1
AVR
VSS − 0.3
VSS ＋ 6.0
V
AVCC ≧ AVR*1
入力電圧
VI
VSS − 0.3
VSS ＋ 6.0
V
*2
出力電圧
VO
VSS − 0.3
VSS ＋ 6.0
V
*2
ICLAMP
− 2.0
＋ 2.0
mA
*6
Σ | ICLAMP |
⎯
20
mA
*6
“L” レベル最大出力電流
IOL
⎯
15
mA
*3
“L” レベル平均出力電流
IOLAV
⎯
4
mA
*4
“L” レベル最大総出力電流
ΣIOL
⎯
100
mA
“L” レベル平均総出力電流
ΣIOLAV
⎯
50
mA
*5
“H” レベル最大出力電流
IOH
⎯
− 15
mA
*3
“H” レベル平均出力電流
IOHAV
⎯
−4
mA
*4
“H” レベル最大総出力電流
ΣIOH
⎯
− 100
mA
“H” レベル平均総出力電流
ΣIOHAV
⎯
− 50
mA
消費電力
PD
⎯
315
mW
動作温度
TA
− 40
＋ 105
°C
− 40
＋ 125
°C
保存温度
Tstg
− 55
＋ 150
°C
電源電圧
最大クランプ電流
最大総クランプ電流
*5
*7
＊ 1: AVCC, AVR は VCC を超えてはいけません。また , AVR は AVCC も超えてはいけません。
＊ 2: VI, VO は VCC ＋ 0.3 V を超えてはいけません。ただし , 外部の部品を使用して入力への電流または入力からの電流の
最大値を制限する場合は，VI 定格に代って ICLAMP 定格が適用されます。
＊ 3: 最大出力電流は , 該当する端子 1 本のピーク値を規定します。
＊ 4: 平均出力電流は , 該当する端子 1 本に流れる電流の 100 ms の期間内での平均電流を規定します ( 平均値とは , 動作
電流×動作率のことです )。
＊ 5: 平均総出力電流は , 該当する端子すべてに流れる電流の 100 ms の期間内での平均電流を規定します ( 平均値とは ,
動作電流×動作率のことです )。
＊ 6: ・該当端子：P00 ∼ P07, P10 ∼ P17, P20 ∼ P27, P30 ∼ P37, P40 ∼ P44, P50 ∼ P57, P60 ∼ P63
・推奨動作条件内でご使用ください。
・直流電圧 ( 電流 ) でご使用ください。
・＋ B 信号とマイクロコントローラの間には，必ず制限抵抗を接続し＋ B 信号を印加してください。
・＋ B 入力時にマイクロコントローラ端子に入力される電流が , 瞬時・定常を問わず規格値以下になるように制限
抵抗の値を設定してください。
・低消費電力モードなどマイクロコントローラの駆動電流が少ない動作状態では , ＋ B 入力電位が保護ダイオード
を通して VCC 端子の電位を上昇させ，他の機器へ影響を及ぼす可能性がありますのでご注意ください。
・マイクロコントローラ電源が OFF 時 (0 V に固定していない場合 ) に＋ B 入力がある場合は，端子から電源が供給
されているため , 不完全な動作を行う可能性がありますのでご注意ください。
・電源投入時に＋ B 入力がある場合は , 端子から電源が供給されているため，パワーオンリセットが動作しない電源
電圧になる可能性がありますのでご注意ください。
・＋ B 入力端子は，オープン状態にならないようにご注意ください。
・A/D 入力端子を除くアナログ系入出力端子 (LCD 駆動端子 , コンパレータ入力端子など ) は , ＋ B 入力ができませ
んのでご注意ください。
（続く）
60
DS07–13713–6
MB90495G シリーズ
（続き）
・推奨回路例：
保護ダイオード
Vcc
P-ch
制限抵抗
＋ B 入力 (0 V ∼ 16 V)
N-ch
R
＊ 7: TA ＝＋ 105 °C を超えて使用される場合は , 信頼性上の制限がありますので営業部門までお問い合わせください。
＜注意事項＞ 絶対最大定格を超えるストレス ( 電圧 , 電流 , 温度など ) の印加は , 半導体デバイスを破壊する可能性があ
ります。したがって , 定格を一項目でも超えることのないようご注意ください。
DS07–13713–6
61
MB90495G シリーズ
2. 推奨動作条件
(VSS ＝ AVSS ＝ 0.0 V)
項目
電源電圧
記号
VCC,
AVCC
平滑コンデンサ
CS
動作温度
TA
規格値
単位
備考
最小
標準
最大
4.5
5.0
5.5
V
通常動作時 , TA ＝− 40 °C ∼＋ 105 °C
4.75
5.0
5.25
V
通常動作時 , ＋ 105 °C ＜ TA ≦＋ 125 °C
3.0
⎯
5.5
V
ストップ動作の状態保持
0.022
0.1
1.0
μF
*1
− 40
⎯
＋ 105
°C
− 40
⎯
＋ 125
°C
*2
*1：セラミックコンデンサ , または同程度の周波数特性のコンデンサを使用してください。VCC 端子のバイパスコンデン
サは CS よりも大きい容量値のものを使用してください。
平滑コンデンサ CS の接続は下図を参照してください。
*2：TA ＝＋ 105 °C を超えて使用される場合は , 信頼性上の制限がありますので営業部門までお問い合わせください。
・C 端子接続図
C
CS
＜注意事項＞ 推奨動作条件は , 半導体デバイスの正常な動作を保証する条件です。電気的特性の規格値は , すべてこの条
件の範囲内で保証されます。常に推奨動作条件下で使用してください。この条件を超えて使用すると , 信頼
性に悪影響を及ぼすことがあります。
データシートに記載されていない項目 , 使用条件 , 論理の組合せでの使用は , 保証していません。記載され
ている以外の条件での使用をお考えの場合は , 必ず事前に営業部門までご相談ください。
62
DS07–13713–6
MB90495G シリーズ
3. 直流規格
(VCC ＝ 5.0 V ± 5％, VSS ＝ AVSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 125 °C)
(VCC ＝ 5.0 V ± 10％, VSS ＝ AVSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 105 °C)
項目
“H” レベル
入力電圧
“L” レベル
入力電圧
記号
規格値
最小
標準
最大
単位
備考
⎯
0.8 VCC
⎯
VCC ＋ 0.3
V
VIHM MD 入力端子
⎯
VCC − 0.3
⎯
VCC ＋ 0.3
V
⎯
VSS − 0.3
⎯
0.2 VCC
V
⎯
VSS − 0.3
⎯
VSS ＋ 0.3
V
VCC ＝ 4.5 V,
IOH ＝− 4.0 mA
VCC − 0.5
⎯
⎯
V
TA ＝ − 40 °C ∼ + 105 °C
VCC ＝ 4.75 V
VCC − 0.5
⎯
⎯
V
+ 105 °C < TA ≦ + 125 °C
VCC ＝ 4.5 V,
IOL ＝ 4.0 mA
⎯
⎯
0.4
V
TA ＝ − 40 °C ∼ + 105 °C
VCC ＝ 4.75 V
⎯
⎯
0.4
V
+ 105 °C < TA ≦ + 125 °C
VCC ＝ 5.5 V,
VSS < VI < VCC
−5
⎯
＋5
μA
TA ＝ − 40 °C ∼ + 105 °C
VCC ＝ 5.25 V,
VSS < VI < VCC
−5
⎯
＋5
μA
+ 105 °C < TA ≦ + 125 °C
VCC ＝ 5.0 V
内部 16 MHz 動作 ,
通常動作時
⎯
30
40
mA
MB90497G
MB90F497G
MB90F498G
VCC ＝ 5.0 V
内部 16 MHz 動作 ,
フラッシュメモリ
書込み時
⎯
45
50
mA
MB90F497G
MB90F498G
VCC ＝ 5.0 V
内部 16 MHz 動作 ,
フラッシュメモリ
消去時
⎯
45
50
mA
MB90F497G
MB90F498G
VCC ＝ 5.0 V
内部 16 MHz 動作 ,
スリープ時
⎯
11
18
mA
MB90497G
MB90F497G
MB90F498G
ICTS
VCC ＝ 5.0 V
内部 2 MHz 動作 ,
タイマモード時
⎯
0.6
1.2
mA
MB90497G
MB90F497G
MB90F498G
⎯
30
50
μA
MB90497G
ICCL
VCC ＝ 5.0 V
内部 8 kHz 動作 ,
サブクロック動作
時 , TA ＝＋ 25 °C
⎯
300
500
μA
MB90F497G
MB90F498G
⎯
10
30
μA
MB90497G
MB90F497G
MB90F498G
VILS
CMOS ヒステ
リシス入力端子
VILM MD 入力端子
VOH
“L” レベル
出力電圧
VOL
IIL
全出力端子
全出力端子
全出力端子
ICC
電源電流 *
条件
VIHS CMOS ヒステ
リシス入力端子
“H” レベル
出力電圧
入力リーク
電流
端子名
ICCS
ICCLS
VCC
VCC ＝ 5.0 V
内部 8 kHz 動作 ,
サブクロック・
スリープ時 ,
TA ＝＋ 25 °C
（続く）
DS07–13713–6
63
MB90495G シリーズ
（続き）
(VCC ＝ 5.0 V ± 5％, VSS ＝ AVSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 125 °C)
(VCC ＝ 5.0 V ± 10％, VSS ＝ AVSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 105 °C)
項目
記号
端子名
ICCT
VCC
電源電流 *
ICCH
条件
規格値
単位
備考
最小
標準
最大
VCC ＝ 5.0 V
内部 8 kHz 動作 ,
時計モード時 ,
TA ＝＋ 25 °C
⎯
8
25
μA
MB90497G
MB90F497G
MB90F498G
VCC ＝ 5.0 V
ストップ時 ,
TA ＝＋ 25 °C
⎯
5
20
μA
MB90497G
MB90F497G
MB90F498G
入力容量
CIN
AVCC, AVSS,
AVR, C, VCC,
VSS 以外
⎯
⎯
5
15
pF
プルアップ
抵抗
RUP
RST
⎯
25
50
100
kΩ
プルダウン RDOWN MD2
抵抗
⎯
25
50
100
kΩ
*: 電源電流の試験条件は外部のクロックを使用した場合です。
64
DS07–13713–6
MB90495G シリーズ
4. 交流規格
(1) クロックタイミング
(VCC ＝ 5.0 V ± 5％, VSS ＝ AVSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 125 °C)
(VCC ＝ 5.0 V ± 10％, VSS ＝ AVSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 105 °C)
項目
クロック周波数
クロックサイクルタイム
記号
端子名
fC
規格値
内部動作クロック周波数
内部動作クロック
サイクルタイム
備考
標準
最大
X0, X1
3
⎯
16
MHz
fCL
X0A, X1A
⎯
32.768
⎯
kHz
tHCYL
X0, X1
62.5
⎯
333
ns
tLCYL
X0A, X1A
⎯
30.5
⎯
μs
PWH, PWL
X0
10
⎯
⎯
ns
PWLH, PWLL
X0A
⎯
15.2
⎯
μs
tCR, tCF
X0
⎯
⎯
5
ns
fCP
⎯
1.5
⎯
16
MHz
発振回路使用時
fLCP
⎯
⎯
8.192
⎯
kHz
サブクロック使用時
tCP
⎯
62.5
⎯
666
ns
発振回路使用時
tLCP
⎯
⎯
122.1
⎯
μs
サブクロック使用時
入力クロックパルス幅
入力クロック立上り ,
立下り時間
単位
最小
デューティ比 30％∼ 70％を目安
としてください
外部クロック使用時
・X0, X1 クロックタイミング
tHCYL
0.8 VCC
X0
0.2 VCC
PWH
PWL
tCF
tCR
tLCYL
0.8 VCC
X0A
0.2 VCC
PWLH
PWLL
tCF
DS07–13713–6
tCR
65
MB90495G シリーズ
・PLL 動作保証範囲
内部動作クロック周波数と電源電圧の関係
MB90F497G, MB90497G, MB90F498G 動作保証範囲 (TA ＝− 40 °C ∼＋ 105 °C)
MB90F497G, MB90497G, MB90F498G 動作保証範囲
( ＋ 105 °C ＜ TA ≦＋ 125 °C)
5.5
5.25
電源電圧 VCC (V)
4.75
4.5
PLL 動作保証範囲
3.3
3.0
1.5
3
8
12
16
内部クロック fCP (MHz)
外部クロック周波数と内部動作クロック周波数の関係
4 逓倍 3 逓倍 2 逓倍
内部クロック fCP (MHz)
16
1 逓倍
12
9
8
×1/2
( 逓倍なし）
4
3
4
8
16
外部クロック fC (MHz)
交流規格値は以下の測定基準電圧値で規定しています。
・入力信号波形
ヒステリシス入力端子
66
・出力信号波形
出力端子
0.8 VCC
2.4 V
0.2 VCC
0.8 V
DS07–13713–6
MB90495G シリーズ
(2) クロック出力タイミング
(VCC ＝ 5.0 V ± 5％, VSS ＝ AVSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 125 °C)
(VCC ＝ 5.0 V ± 10％, VSS ＝ AVSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 105 °C)
項目
記号
サイクルタイム
tCYC
CLK ↑ → CLK ↓
tCHCL
端子名
条件
CLK
⎯
規格値
単位
最小
最大
62.5
⎯
ns
20
⎯
ns
備考
tCYC
tCHCL
2.4 V
CLK
2.4 V
0.8 V
(3) リセット入力タイミング
項目
記号
tRSTL
リセット入力時間
端子名
RST
規格値
条件
⎯
単位
備考
最小
最大
16 tCP
⎯
ns
通常動作時
振動子の発振時間＊
＋ 16 tCP
⎯
ms
ストップモード時 , 時計モード時 ,
サブクロックモード時 ,
サブスリープモード時
*： 振動子の発振時間は , 振幅の 90％に達した時間です。水晶発振子は数 ms ∼数十 ms, セラミック発振子は , 数百 μs ∼
数 ms, 外部クロックは 0 ms となります。
・ストップモード時 , 時計モード時 , サブクロックモード時 , サブスリープモード時
tRSTL
RST
0.2 VCC
X0
0.2 VCC
振幅の 90％
内部動作
クロック
振動子の
発振時間
16 tCP
発振安定待ち時間
命令実行
内部リセット
DS07–13713–6
67
MB90495G シリーズ
(4) パワーオンリセット
(VCC ＝ 5.0 V ± 5％, VSS ＝ AVSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 125 °C)
(VCC ＝ 5.0 V ± 10％, VSS ＝ AVSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 105 °C)
項目
電源立上り時間
電源切断時間
記号
端子名
tR
VCC
tOFF
VCC
条件
⎯
規格値
単位
最小
最大
0.05
30
ms
1
⎯
ms
備考
繰り返し動作のため
tR
VCC
2.7 V
0.2 V
0.2 V
0.2 V
tOFF
電源電圧を急激に変化させるとパワーオンリセットが起動される場合があります。
動作中に電源電圧を変化させる場合は , 下図のように電圧の変動を抑えて滑らかに立ち上げるこ
とを推奨します。また，この場合には PLL クロックを使用していない状態で行ってください。
ただし , 電圧降下 1 V/s 以内であれば , PLL クロック使用中でも動作可能です。
VCC
3V
VSS
68
RAM データホールド期間
立上りの傾きを , 50 mV/ms 以下に
することを推奨します。
DS07–13713–6
MB90495G シリーズ
(5) バスタイミング ( リード )
(VCC ＝ 5.0 V ± 10％, VSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 105 °C)
項目
記号
端子名
ALE パルス幅
tLHLL
有効アドレス→ ALE ↓時間
規格値
単位
最小
最大
ALE
tCP/2 − 20
⎯
ns
tAVLL
ALE, A23 ∼ A16,
AD15 ∼ AD00
tCP/2 − 20
⎯
ns
ALE ↓→アドレス有効時間
tLLAX
ALE, AD15 ∼ AD00
tCP/2 − 15
⎯
ns
有効アドレス→ RD ↓時間
tAVRL
A23 ∼ A16,
AD15 ∼ AD00, RD
tCP − 15
⎯
ns
有効アドレス→有効データ入力
tAVDV
A23 ∼ A16,
AD15 ∼ AD00
⎯
5 tCP/2 − 60
ns
RD パルス幅
tRLRH
RD
3 tCP/2 − 20
⎯
ns
RD ↓→有効データ入力
tRLDV
RD, AD15 ∼ AD00
⎯
3 tCP/2 − 60
ns
RD ↑→データホールド時間
tRHDX
RD, AD15 ∼ AD00
0
⎯
ns
RD ↑→ ALE ↑時間
tRHLH
RD, ALE
tCP/2 − 15
⎯
ns
RD ↑→アドレス有効時間
tRHAX
RD, A23 ∼ A16
tCP/2 − 10
⎯
ns
有効アドレス→ CLK ↑時間
tAVCH
A23 ∼ A16,
AD15 ∼ AD00, CLK
tCP/2 − 20
⎯
ns
RD ↓→ CLK ↑時間
tRLCH
RD, CLK
tCP/2 − 20
⎯
ns
ALE ↓→ RD ↓時間
tLLRL
ALE, RD
tCP/2 − 15
⎯
ns
備考
・バスタイミング ( リード )
tAVCH
tRLCH
2.4 V
2.4 V
CLK
tAVLL
ALE
tLLAX
tRHLH
2.4 V
2.4 V
2.4 V
0.8 V
tLHLL
tAVRL
tRLRH
2.4 V
RD
0.8 V
tLLRL
tRHAX
2.4 V
2.4 V
0.8 V
0.8 V
A23~A16
tRLDV
tAVDV
AD15~AD00
2.4 V
2.4 V
0.8 VCC
アドレス
0.8 V
DS07–13713–6
tRHDX
0.8 VCC
読出しデータ
0.8 V
0.2 VCC
0.2 VCC
69
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(6) バスタイミング ( ライト )
(VCC ＝ 5.0 V ± 10％, VSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 105 °C)
項目
記号
端子名
有効アドレス→ WR ↓時間
tAVWL
WR パルス幅
規格値
単位
最小
最大
A23 ∼ A16,
AD15 ∼ AD00, WR
tCP − 15
⎯
ns
tWLWH
WR
3 tCP/2 − 20
⎯
ns
有効データ出力→ WR ↑時間
tDVWH
AD15 ∼ AD00, WR
3 tCP/2 − 20
⎯
ns
WR ↑→データホールド時間
tWHDX
AD15 ∼ AD00, WR
20
⎯
ns
WR ↑→アドレス有効時間
tWHAX
A23 ∼ A16, WR
tCP/2 − 10
⎯
ns
WR ↑→ ALE ↑時間
tWHLH
WR, ALE
tCP/2 − 15
⎯
ns
WR ↑→ CLK ↑時間
tWLCH
WR, CLK
tCP/2 − 20
⎯
ns
備考
tWLCH
2.4 V
CLK
tWHLH
2.4 V
ALE
tAVWL
tWLWH
2.4 V
WR (WRL, WRH)
0.8 V
tWHAX
2.4 V
2.4 V
0.8 V
0.8 V
A23~A16
tDVWH
AD15~AD00
2.4 V
アドレス
0.8 V
70
2.4 V
tWHDX
2.4 V
書込みデータ
0.8 V
0.8 V
DS07–13713–6
MB90495G シリーズ
(7) レディ入力タイミング
(VCC ＝ 5.0 V ± 10％, VSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 105 °C)
項目
記号
端子名
RDY セットアップ時間
tRYHS
RDY ホールド時間
tRYHH
規格値
単位
最小
最大
RDY
45
⎯
ns
RDY
0
⎯
ns
備考
（注意事項）：RDY の立下り時のセットアップ時間が不足する場合には , オートレディ機能を使用してください。
・レディ入力タイミング
2.4 V
CLK
ALE
RD/WR
tRYHS
RDY
tRYHH
0.8 VCC
0.8 VCC
ウェイトをかけない時
RDY
ウェイトをかける時
(1 サイクル )
0.2 VCC
(8) ホールドタイミング
(VCC ＝ 5.0 V ± 10％, VSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 105 °C)
項目
記号
端子名
端子フローティング→ HAK ↓時間
tXHAL
HAK ↑→端子有効時間
tHAHV
規格値
単位
最小
最大
HAK
30
tCP
ns
HAK
tCP
2 tCP
ns
備考
（注意事項）：HRQ 端子が取り込まれてから , HAK が変化するまで , 1 サイクル以上あります。
・ホールドタイミング
2.4 V
HAK
0.8 V
tXHAL
各端子
DS07–13713–6
tHAHV
2.4 V
0.8 V
2.4 V
High-Z
0.8 V
71
MB90495G シリーズ
(9) UART タイミング
(VCC ＝ 5.0 V ± 5％, VSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 125 °C)
(VCC ＝ 5.0 V ± 10％, VSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 105 °C)
項目
記号
端子名
シリアルクロックサイクルタイム
tSCYC
SCK1
SCK ↓ → SOT 遅延時間
tSLOV
SCK1, SOT1
有効 SIN → SCK ↑
tIVSH
SCK1, SIN1
SCK ↑ →有効 SIN ホールド時間
tSHIX
SCK1, SIN1
シリアルクロック "H" パルス幅
tSHSL
SCK1
シリアルクロック "L" パルス幅
tSLSH
SCK1
SCK ↓ → SOT 遅延時間
tSLOV
SCK1, SOT1
有効 SIN → SCK ↑
tIVSH
SCK1, SIN1
SCK ↑ →有効 SIN ホールド時間
tSHIX
SCK1, SIN1
規格値
条件
内部シフト
クロックモード出力
端子は
CL ＝ 80 pF ＋ 1 TTL
外部シフト
クロックモード出力
端子は
CL ＝ 80 pF ＋ 1 TTL
単位
最小
最大
8 tCP *
⎯
ns
− 80
＋ 80
ns
100
⎯
ns
60
⎯
ns
4 tCP
⎯
ns
4 tCP
⎯
ns
⎯
150
ns
60
⎯
ns
60
⎯
ns
備考
*:tCP ( 内部動作クロックサイクルタイム ) については , 「 (1) クロックタイミング」を参照してください。
（注意事項）・CLK 同期モード時の AC 規格です。
・CL は , テスティング時の端子に付けられる負荷容量値です。
・内部シフトクロックモード
tSCYC
2.4 V
SCK
0.8 V
0.8 V
tSLOV
2.4 V
SOT
0.8 V
tIVSH
SIN
tSHIX
0.8 VCC
0.8 VCC
0.2 VCC
0.2 VCC
・外部シフトクロックモード
tSLSH
SCK
0.2 VCC
tSHSL
0.8 VCC
0.8 VCC
0.2 VCC
tSLOV
2.4 V
SOT
0.8 V
tIVSH
SIN
72
tSHIX
0.8 VCC
0.8 VCC
0.2 VCC
0.2 VCC
DS07–13713–6
MB90495G シリーズ
(10) タイマ入力タイミング
(VCC ＝ 5.0 V ± 5％, VSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 125 °C)
(VCC ＝ 5.0 V ± 10％, VSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 105 °C)
項目
入力パルス幅
記号
端子名
tTIWH
TIN0, TIN1, FRCK
tTIWL
IN0 ∼ IN3, FRCK
規格値
条件
最小
最大
4 tCP
⎯
⎯
単位
備考
ns
・タイマ入力タイミング
TIN0, TIN1,
IN0 ∼ IN3,
FRCK
0.8 VCC
0.8 VCC
0.2 VCC
0.2 VCC
tTIWH
tTIWL
(11) タイマ出力タイミング
(VCC ＝ 5.0 V ± 5％, VSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 125 °C)
(VCC ＝ 5.0 V ± 10％, VSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 105 °C)
項目
記号
CLK ↑→ TOUT 変化時間
tTO
端子名
条件
TOT0, TOT1,
⎯
PPG0 ∼ PPG3
規格値
最小
最大
30
⎯
単位
備考
ns
・タイマ出力タイミング
2.4 V
CLK
TOT0, TOT1,
PPG0 ∼ PPG3
2.4 V
0.8 V
tTO
(12) トリガ入力タイミング
(VCC ＝ 5.0 V ± 5％, VSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 125 °C)
(VCC ＝ 5.0 V ± 10％, VSS ＝ 0.0 V, TA ＝− 40 °C ∼＋ 105 °C)
項目
入力パルス幅
記号
端子名
条件
tTRGH
tTRGL
INT0 ∼ INT7,
ADTG
⎯
規格値
単位
備考
最小
最大
5 tCP
⎯
ns
通常動作時
1
⎯
μs
ストップモード時
・トリガ入力タイミング
INT0 ∼ INT7,
ADTG
0.8 VCC
0.8 VCC
0.2 VCC
tTRGH
DS07–13713–6
0.2 VCC
tTRGL
73
MB90495G シリーズ
5. A/D コンバータ
(VCC ＝ AVCC ＝ 5.0 V ± 5％, VSS ＝ AVSS ＝ 0.0 V, 3.0 V ≦ AVR − AVSS, TA ＝− 40 °C ∼ ＋ 125 °C)
(VCC ＝ AVCC ＝ 5.0 V ± 10％, VSS ＝ AVSS ＝ 0.0 V, 3.0 V ≦ AVR − AVSS, TA ＝− 40 °C ∼ ＋ 105 °C)
項目
記号
端子名
分解能
⎯
総合誤差
規格値
単位
備考
最小
標準
最大
⎯
⎯
⎯
10
bit
⎯
⎯
⎯
⎯
± 5.0
LSB
非直線性誤差
⎯
⎯
⎯
⎯
± 2.5
LSB
微分直線性誤差
⎯
⎯
⎯
⎯
± 1.9
LSB
ゼロトランジション電圧
VOT
AN0 ∼ AN7
AVSS −
3.5 LSB
AVSS ＋
0.5 LSB
AVSS ＋
4.5 LSB
V
フルスケール
トランジション電圧
VFST
AN0 ∼ AN7
AVR −
6.5 LSB
AVR −
1.5 LSB
AVR ＋
1.5 LSB
V
コンペア時間
⎯
⎯
66 tCP
⎯
⎯
ns
マシンクロック
16 MHz 時
サンプリング期間
⎯
⎯
32 tCP
⎯
⎯
ns
マシンクロック
16 MHz 時
アナログポート入力
電流
IAIN
AN0 ∼ AN7
⎯
⎯
10
μA
アナログ入力電圧
VAIN
AN0 ∼ AN7
AVSS
⎯
AVR
V
⎯
AVR
AVSS ＋ 3.0
⎯
AVCC
V
IA
AVCC
⎯
2
7
mA
IAH
AVCC
⎯
⎯
5
μA
IR
AVR
⎯
0.9
1.3
mA
IRH
AVR
⎯
⎯
5
μA
⎯
AN0 ∼ AN7
⎯
⎯
4
LSB
基準電圧
電源電流
基準電圧供給電流
チャネル間バラツキ
1 LSB ＝
(AVR - AVSS) /
1024
＊
＊
*：A/D コンバータを動作させていないときは , CPU を停止させたときの電流 (VCC ＝ AVCC ＝ AVR ＝ 5.0 V) になります。
74
DS07–13713–6
MB90495G シリーズ
6. A/D コンバータの用語の定義
分解能
： A/D 変換器により識別可能なアナログ変化
直線性誤差
： ゼロトランジション点 (“00 0000 0000” ←→ “00 0000 0001”) とフルスケールトランジション点
(“11 1111 1110” ←→ “11 1111 1111”) とを結んだ直線と , 実際の変換特性との偏差
微分直線性誤差 ： 出力コードを 1 LSB 変化させるのに必要な入力電圧の理想値からの偏差
総合誤差
： 実際の値と論理値との差をいい , ゼロトランジション誤差 / フルスケールトランジション誤差 /
直線性誤差を含む誤差
総合誤差
3FFH
デジタル出力
3FEH
1.5 LSB
実際の変換特性
3FDH
{1 LSB × (N − 1) + 0.5 LSB}
004H
VNT
( 実測値 )
003H
実際の変換特性
002H
理想特性
001H
0.5 LSB
AVSS
AVR
アナログ入力
VNT −｛1 LSB × (N − 1) ＋ 0.5 LSB｝
〔LSB〕
1 LSB
AVR − AVSS
〔V〕
1024
デジタル出力 N の総合誤差＝
1 LSB ＝ ( 理想値 )
VOT ( 理想値 ) ＝ AVSS ＋ 0.5 LSB 〔V〕
VFST ( 理想値 ) ＝ AVR − 1.5 LSB 〔V〕
VNT：デジタル出力が (N − 1) から N に遷移する電圧
（続く）
DS07–13713–6
75
MB90495G シリーズ
（続き）
直線性誤差
微分直線性誤差
理想特性
3FF
デジタル出力
3FD
実際の変換特性
N+1
{1 LSB × (N − 1)
+ VOT }
VFST
( 実測値 )
VNT
004
( 実測値 )
003
実際の変換特性
デジタル出力
3FE
実際の変換特性
N
V(N + 1)T
( 実測値 )
N−1
VNT
002
理想特性
( 実測値 )
実際の変換特性
N−2
001
VOT ( 実測値 )
AVSS
AVR
AVSS
AVR
アナログ入力
アナログ入力
デジタル出力 N の
直線性誤差
＝
デジタル出力 N の
微分直線性誤差
＝
1 LSB ＝
VNT −｛1 LSB × (N − 1) ＋ VOT｝
〔LSB〕
1 LSB
V (N ＋ 1) T − VNT
1 LSB
VFST − VOT
1022
− 1 LSB〔LSB〕
〔V〕
VOT ：デジタル出力が “000H” から “001H” に遷移する電圧
VFST ：デジタル出力が “3FEH” から “3FFH” に遷移する電圧
7. A/D 変換部の注意事項
アナログ入力の外部回路の出力インピーダンスは , 以下のような条件で使用してください。
外部回路の出力インピーダンスは約 5 kΩ 以下を推奨します。
外部にコンデンサを使用する場合には , 外部コンデンサとチップ内部のコンデンサの容量分圧による影響を考えて , 内部
コンデンサの数千倍を目安にすることを推奨します。
外部回路の出力インピーダンスが高すぎる場合 , アナログ電圧のサンプリング期間が不足する場合があります ( サンプ
リング期間＝ 2.00 μs ＠マシンクロック 16 MHz 時 ) 。
・アナログ入力回路模型図
アナログ入力
R
コンパレータ
C
MB90F497G, MB90F498G, MB90V495G R ≒ 3.2 kΩ, C ≒ 30 pF
MB90497G
R ≒ 2.6 kΩ, C ≒ 28 pF
( 注意事項 ) ここに記した数値は目安にしてください。
・誤差について
｜ AVR − AVSS ｜が小さくなるに従って , 相対的な誤差は大きくなります。
76
DS07–13713–6
MB90495G シリーズ
8. フラッシュメモリ書込み / 消去特性
項目
条件
セクタ消去時間
チップ消去時間
ワード (16 ビット幅 )
書込み時間
書込み消去回数
DS07–13713–6
TA ＝＋ 25 °C
VCC ＝ 5.0 V
⎯
規格値
単位
備考
最小
標準
最大
⎯
1
15
s
内部での消去前書込み時間を除く
⎯
5
⎯
s
内部での消去前書込み時間を除く
⎯
16
3,600
μs
システムレベルのオーバヘッド時間
を除く
10,000
⎯
⎯
cycle
77
MB90495G シリーズ
■ 特性例
・MB90F497G, MB90F498G
ICC − VCC
TA ＝＋ 25 °C, 外部クロック動作時
f ＝内部動作周波数
45
40
f = 16 MHz
35
ICC (mA)
30
f = 10 MHz
25
f = 8 MHz
20
15
f = 4 MHz
10
f = 2 MHz
5
0
3.0
4.0
5.0
VCC (V)
6.0
7.0
ICCS − VCC
TA ＝＋ 25 °C, 外部クロック動作時
f ＝内部動作周波数
16
14
12
f = 16 MHz
ICCS (mA)
10
8
f = 10 MHz
f = 8 MHz
6
4
f = 4 MHz
2
0
3.0
f = 2 MHz
4.0
5.0
VCC (V)
6.0
7.0
（続く）
78
DS07–13713–6
MB90495G シリーズ
ICCL − VCC
TA ＝＋ 25 °C, 外部クロック動作時
f ＝内部動作周波数
180
160
140
ICCL (μA)
120
f = 8 kHz
100
80
60
40
20
0
3.0
4.0
5.0
VCC (V)
6.0
7.0
ICCLS − VCC
TA ＝＋ 25 °C, 外部クロック動作時
f ＝内部動作周波数
10
9
8
ICCLS (μA)
7
f = 8 kHz
6
5
4
3
2
1
0
3.0
4.0
5.0
VCC (V)
6.0
7.0
（続く）
DS07–13713–6
79
MB90495G シリーズ
（続き）
ICCT − VCC
TA ＝＋ 25 °C, 外部クロック動作時
f ＝内部動作周波数
7
6
f = 8 kHz
ICCT (μA)
5
4
3
2
1
0
3.0
4.0
5.0
VCC (V)
6.0
1000
1000
900
900
800
800
700
700
600
600
500
500
400
400
300
300
200
200
100
100
0
0
0
80
VOL − IOL
TA ＝＋ 25 °C, VCC ＝ 4.5 V
VOL (V)
VCC - VOH (mV)
(VCC − VOH) − IOH
TA ＝＋ 25 °C, VCC ＝ 4.5 V
7.0
1
2
3
4
5 6 7
IOH (mA)
8
9 10 11 12
0
1
2
3
4
5 6 7
IOL (mA)
8
9 10 11 12
DS07–13713–6
MB90495G シリーズ
・MB90497G
ICC − VCC
TA ＝＋ 25 °C, 外部クロック動作時
f ＝内部動作周波数
45
40
35
f = 16 MHz
ICC (mA)
30
25
f = 10 MHz
20
f = 8 MHz
15
10
f = 4 MHz
5
f = 2 MHz
0
3.0
4.0
5.0
VCC (V)
6.0
7.0
ICCS − VCC
TA ＝＋ 25 °C, 外部クロック動作時
f ＝内部動作周波数
16
14
f = 16 MHz
12
ICCS (mA)
10
f = 10 MHz
8
f = 8 MHz
6
4
f = 4 MHz
2
0
3.0
f = 2 MHz
4.0
5.0
VCC (V)
6.0
7.0
（続く）
DS07–13713–6
81
MB90495G シリーズ
ICCL − VCC
TA ＝＋ 25 °C, 外部クロック動作時
f ＝内部動作周波数
25
ICCL (μA)
20
f = 8 kHz
15
10
5
0
3.0
4.0
5.0
VCC (V)
6.0
7.0
ICCLS − VCC
TA ＝＋ 25 °C, 外部クロック動作時
f ＝内部動作周波数
10
9
f = 8 kHz
8
ICCLS (μA)
7
6
5
4
3
2
1
0
3.0
4.0
5.0
VCC (V)
6.0
7.0
（続く）
82
DS07–13713–6
MB90495G シリーズ
（続き）
ICCT − VCC
TA ＝＋ 25 °C, 外部クロック動作時
f ＝内部動作周波数
7
f = 8 kHz
6
ICCT (μA)
5
4
3
2
1
0
3.0
4.0
5.0
VCC (V)
6.0
VOL − IOL
TA ＝＋ 25 °C, VCC ＝ 4.5 V
1000
1000
900
900
800
800
700
700
600
600
VOL (V)
VCC - VOH (mV)
(VCC − VOH) − IOH
TA ＝＋ 25 °C, VCC ＝ 4.5 V
500
7.0
500
400
400
300
300
200
200
100
100
0
0
0
DS07–13713–6
1
2
3
4
5 6 7
IOH (mA)
8
9 10 11 12
0
1
2
3
4
5 6 7
IOL (mA)
8
9 10 11 12
83
MB90495G シリーズ
■ オーダ型格
型格
MB90F497GPF
MB90497GPF
MB90F498GPF
MB90F497GPMC
MB90497GPMC
MB90F498GPMC
84
パッケージ
備考
プラスチック・QFP, 64 ピン
(FPT-64P-M06)
プラスチック・LQFP, 64 ピン
(FPT-64P-M23)
DS07–13713–6
MB90495G シリーズ
■ パッケージ・外形寸法図
プラスチック・QFP, 64 ピン
リードピッチ
1.00mm
パッケージ幅×
パッケージ長さ
14 × 20mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
3.35mm MAX
コード（参考）
P-QFP64-14×20-1.00
(FPT-64P-M06)
プラスチック・QFP, 64 ピン
（FPT-64P-M06）
注 1）* 印寸法はレジン残りを含まず。
注 2）端子幅および端子厚さはメッキ厚を含む。
注 3）端子幅はタイバ切断残りを含まず。
24.70±0.40(.972±.016)
* 20.00±0.20(.787±.008)
51
0.17±0.06
(.007±.002)
33
32
52
18.70±0.40
(.736±.016)
*14.00±0.20
(.551±.008)
INDEX
Details of "A" part
+0.35
3.00 –0.20
+.014
.118 –.008
(Mounting height)
20
64
0~8°
1
19
1.00(.039)
0.42±0.08
(.017±.003)
0.20(.008)
+0.15
M
0.25 –0.20
1.20±0.20
(.047±.008)
+.006
.010 –.008
(Stand off)
"A"
0.10(.004)
C
2003-2008 FUJITSU MICROELECTRONICS LIMITED F64013S-c-5-6
単位：mm （inches）
注意：括弧内の値は参考値です。
最新の外形寸法図については , 下記 URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
（続く）
DS07–13713–6
85
MB90495G シリーズ
（続き）
プラスチック・LQFP, 64 ピン
リードピッチ
0.65mm
パッケージ幅×
パッケージ長さ
12.0 × 12.0mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
1.70mm MAX
コード（参考）
P-LFQFP64-12×12-0.65
(FPT-64P-M23)
プラスチック・LQFP, 64 ピン
（FPT-64P-M23）
注 1）* 印寸法はレジン残りを含まず。
注 2）端子幅および端子厚さはメッキ厚を含む。
注 3）端子幅はタイバ切断残りを含まず。
14.00±0.20(.551±.008)SQ
*12.00±0.10(.472±.004)SQ
48
0.145±0.055
(.0057±.0022)
33
49
32
0.10(.004)
Details of "A" part
+0.20
1.50 –0.10
+.008
(Mounting height)
.059 –.004
0.25(.010)
INDEX
0~8˚
64
17
1
"A"
16
0.65(.026)
0.32±0.05
(.013±.002)
0.13(.005)
0.50±0.20
(.020±.008)
0.60±0.15
(.024±.006)
0.10±0.10
(.004±.004)
(Stand off)
M
©2003-2008
FUJITSU MICROELECTRONICS LIMITED F64034S-c-1-2
C
2003 FUJITSU LIMITED F64034S-c-1-1
単位：mm （inches）
注意：括弧内の値は参考値です。
最新の外形寸法図については , 下記 URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
86
DS07–13713–6
MB90495G シリーズ
■ 本版での主な変更内容
ページ
場所
16
■ ブロックダイヤグラム
21
■ I/O マップ
16 ビット リロードタイマ
アドレス :0000AAH
変更箇所
「TIN0, TIN1」の矢印の方向を訂正
“ → ( 出力 )” → “ ← ( 入力 )”
「時計タイマ制御レジスタ」の初期値を訂正
10001000B → 1X001000B
変更箇所は , 本文中のページ左側の│によって示しています。
DS07–13713–6
87
MB90495G シリーズ
富士通マイクロエレクトロニクス株式会社
〒 163-0722 東京都新宿区西新宿 2-7-1 新宿第一生命ビル
http://jp.fujitsu.com/fml/
お問い合わせ先
富士通エレクトロニクス株式会社
〒 163-0731 東京都新宿区西新宿 2-7-1 新宿第一生命ビル
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電子デバイス製品に関するお問い合わせは , こちらまで ,
0120-198-610
受付時間 : 平日 9 時∼ 17 時 ( 土・日・祝日 , 年末年始を除きます )
携帯電話・PHS からもお問い合わせができます。
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本資料に記載された動作概要や応用回路例は , 半導体デバイスの標準的な動作や使い方を示したもので , 実際に使用する機器での動作を保証するも
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伴う用途（原子力施設における核反応制御 , 航空機自動飛行制御 , 航空交通管制 , 大量輸送システムにおける運行制御 , 生命維持のための医療機器 , 兵
器システムにおけるミサイル発射制御をいう）, ならびに極めて高い信頼性が要求される用途（海底中継器 , 宇宙衛星をいう）に使用されるよう設計・
製造されたものではありません。したがって , これらの用途にご使用をお考えのお客様は , 必ず事前に営業部門までご相談ください。ご相談なく使用
されたことにより発生した損害などについては , 責任を負いかねますのでご了承ください。
半導体デバイスはある確率で故障が発生します。当社半導体デバイスが故障しても , 結果的に人身事故 , 火災事故 , 社会的な損害を生じさせないよ
う , お客様は , 装置の冗長設計 , 延焼対策設計 , 過電流防止対策設計 , 誤動作防止設計などの安全設計をお願いします。
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をおとりください。
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