8.9 MB

本ドキュメントはCypress (サイプレス) 製品に関する情報が記載されております。
FUJITSU SEMICONDUCTOR
DATA SHEET
DS702–00018–1v0-J
8 ビット・マイクロコントローラ
New 8FX MB95710L/770L シリーズ
MB95F714E/F714L/F716E/F716L/F718E/F718L
MB95F774E/F774L/F776E/F776L/F778E/F778L
■ 概要
MB95710L/770L シリーズは , コンパクトな命令体系に加えて , 豊富な周辺機能を内蔵した汎用ワンチップマイクロコン
トローラです。
■ 特長
• F2MC®-8FX CPU コア
コントローラに最適な命令体系
• 乗除算命令
• 16 ビット演算
• ビットテストによるブランチ命令
• ビット操作命令など
( 注意事項 )F2MC は FUJITSU Flexible Microcontroller の略で , 富士通セミコンダクター株式会社の登録商標です。
• クロック
• 選択可能なメインクロックソース
- メイン 発振クロック ( 最大 16.25 MHz, 最大マシンクロック周波数 : 8.125 MHz)
- 外部クロック ( 最大 32.5 MHz, 最大マシンクロック周波数 : 16.25 MHz)
- メイン CR クロック (4 MHz ±2%)
- メイン CR PLL クロック
- PLL 逓倍率が 2 の場合 , メイン CR PLL クロックの周波数は 8 MHz ±2% になります。
- PLL 逓倍率が 2.5 の場合 , メイン CR PLL クロックの周波数は 10 MHz ±2% になります。
- PLL 逓倍率が 3 の場合 , メイン CR PLL クロックの周波数は 12 MHz ±2% になります。
- PLL 逓倍率が 4 の場合 , メイン CR PLL クロックの周波数は 16 MHz ±2% になります。
- メイン PLL クロック ( 最大 16.25 MHz, 最大マシンクロック周波数 : 16.25 MHz)
• 選択可能なサブクロックソース
- サブ発振 クロック (32.768 kHz)
- 外部クロック (32.768 kHz)
- サブ CR クロック ( 標準:100 kHz, 最小 : 50 kHz, 最大:150 kHz)
• タイマ
• 8/16 ビット複合タイマ × 2 チャネル
• 8/16 ビット PPG × 2 チャネル
• 16 ビットリロードタイマ × 1 チャネル
• イベントカウンタ × 1 チャネル
• タイムベースタイマ × 1 チャネル
• 時計カウンタ × 1 チャネル
• 時計プリスケーラ × 1 チャネル
( 続く )
富士通セミコンダクターのマイコンを効率的に開発するための情報を下記 URL にてご紹介いたします。
ご採用を検討中 , またはご採用いただいたお客様に有益な情報を公開しています。
http://edevice.fujitsu.com/micom/jp-support/
Copyright©2012-2013 FUJITSU SEMICONDUCTOR LIMITED All rights reserved
2013.5
MB95710L/770L シリーズ
( 続き )
• UART/SIO × 3 チャネル
• 全二重ダブルバッファ
• クロック非同期 (UART) のシリアルデータ転送およびクロック同期 (SIO) のシリアルデータ転送が可能
• I2C バスインタフェース × 1 チャネル
ウェイクアップ機能内蔵
• 外部割込み × 8 チャネル
• エッジ検出による割込み ( 立上りエッジ , 立下りエッジおよび両エッジから選択可能 )
• 各種の低消費電力 ( スタンバイ ) モードからの解除としても使用可能
• 8/12 ビット A/D コンバータ × 8 チャネル
• 8 ビットまたは 12 ビット分解能の選択可能
• LCD コントローラ (LCDC)
• MB95F714E/F714L/F716E/F716L/F718E/F718L では , LCD 出力は 40 SEG × 4 COM と 36 SEG × 8 COM から選択可能
• MB95F774E/F774L/F776E/F776L/F778E/F778L では , LCD 出力は 32 SEG × 4 COM と 28 SEG × 8 COM から選択可能
• 内部分割抵抗 ( 抵抗値は , 10 kΩ または 100 kΩ から選択可能 )
• LCD モジュールフレーム周波数に同期した割込み
• ブリンキング機能
• 反転表示機能
• 低消費電力 ( スタンバイ ) モード
スタンバイモードは下記の 4 つあります。
• ストップモード
• スリープモード
• 時計モード
• タイムベースタイマモード
• I/O ポート
• MB95F714E/F716E/F718E ( ポート数 : 75)
: 71 本
- 汎用入出力ポート (CMOS I/O)
- 汎用入出力ポート (N-ch オープンドレイン ) : 4 本
• MB95F714L/F716L/F718L ( ポート数 : 74)
- 汎用入出力ポート (CMOS I/O)
: 71 本
- 汎用入出力ポート (N-ch オープンドレイン ) : 3 本
• MB95F774E/F776E/F778E ( ポート数 : 59)
- 汎用入出力ポート (CMOS I/O)
: 55 本
- 汎用入出力ポート (N-ch オープンドレイン ) : 4 本
• MB95F774L/F776L/F778L ( ポート数 : 58)
- 汎用入出力ポート (CMOS I/O)
: 55 本
- 汎用入出力ポート (N-ch オープンドレイン ) : 3 本
• オンチップデバッグ
• 1 線式シリアル制御
• シリアル書込みサポート ( 非同期モード )
• ハードウェア / ソフトウェアウォッチドッグタイマ
• ハードウェアウォッチドッグタイマ内蔵
• ソフトウェアウォッチドッグタイマ内蔵
• パワーオンリセット
電源が投入されると , パワーオンリセットが発生します。
• 低電圧検出回路 (MB95F714E/F716E/F718E/F774E/F776E/F778E にのみ搭載 )
低電圧検出機能内蔵
• コンパレータ × 1 チャネル
• クロックスーパバイザカウンタ
クロックスーパバイザカウンタ機能内蔵
• デュアルオペレーションフラッシュメモリ
書込み / 消去動作・読込み動作は , 異なったバンク ( 上位バンク / 下位バンク ) で同時に行えます。
• フラッシュメモリセキュリティ機能
フラッシュメモリ内容を保護
2
DS702–00018–1v0-J
MB95710L/770L シリーズ
■ 品種構成
• MB95710L シリーズ
品種 MB95F714E
項目
MB95F716E
分類
クロックスーパ
バイザカウンタ
MB95F718E
MB95F714L
MB95F716L
MB95F718L
フラッシュメモリ品
メインクロックとサブクロックの発振を監視
フラッシュ
メモリ 容量
20 K バイト
36 K バイト
60 K バイト
20 K バイト
36 K バイト
60 K バイト
RAM 容量
512 バイト
1 K バイト
2 K バイト
512 バイト
1 K バイト
2 K バイト
パワーオン
リセット
あり
低電圧検出
リセット
リセット入力
あり
なし
ソフトウェア選択
専用のリセット入力あり
基本命令数
命令ビット長
命令長
データビット長
最小命令実行時間
割込み処理時間
: 136 命令
: 8 ビット
: 1 ~ 3 バイト
: 1, 8, 16 ビット長
: 61.5 ns ( マシンクロック周波数 = 16.25 MHz )
: 0.6 µs ( マシンクロック周波数 = 16.25 MHz )
CPU 機能
•
•
•
•
•
•
汎用入出力
• I/O ポート
: 75 本
• CMOS I/O
: 71 本
• N-ch オープンドレイン : 4 本
タイムベース
タイマ
インターバル時間 : 0.256 ms ~ 8.3 s ( 外部クロック周波数 = 4 MHz)
ハードウェア /
ソフトウェア
ウォッチドッグ
タイマ
ワイルド
レジスタ
8/12 ビット
A/D コンバータ
• I/O ポート
: 74 本
• CMOS I/O
: 71 本
• N-ch オープンドレイン : 3 本
• リセット発生周期
メイン発振クロック 10 MHz 時:105 ms ( 最小 )
• サブ CR クロックをソフトウェアウォッチドッグタイマのソースクロックとして使用可能
3 バイト分のデータ置換え可能
8 チャネル
8 ビットまたは 12 ビット分解能の選択が可能
2 チャネル
8/16 ビット
複合タイマ
•
•
•
•
タイマは 8 ビットタイマ × 2 チャネルまたは 16 ビットタイマ × 1 チャネルとして構成可能
インターバルタイマ機能 , PWC 機能 , PWM 機能およびインプットキャプチャ機能内蔵
カウントクロック:内部クロック (7 種類 ) および外部クロックから選択可能
方形波出力可能
8 チャネル
外部割込み
• エッジ検出による割込み ( 立上りエッジ , 立下りエッジまたは両エッジから選択可能 )
• スタンバイモードからの解除としても使用可能
オンチップ
デバッグ
• 1 線式シリアル制御
• シリアル書込みをサポート ( 非同期モード )
3 チャネル
UART/SIO
•
•
•
•
•
UART/SIO でのデータ転送可能
全二重ダブルバッファ, 可変データ長 (5/6/7/8 ビット ), ボーレートジェネレータ内蔵 , エラー検出機能
NRZ 方式転送フォーマット
LSB ファースト / MSB ファーストのデータ転送が使用可能
クロック非同期 (UART) またはクロック同期 (SIO) のシリアルデータ転送が使用可能
( 続く )
DS702–00018–1v0-J
3
MB95710L/770L シリーズ
( 続き )
品種
MB95F714E
項目
MB95F716E
MB95F718E
MB95F714L
MB95F716L
MB95F718L
1 チャネル
I C バスインタ
フェース
2
• マスタ / スレーブ送受信
• バスエラー機能 , アービトレーション機能 , 転送方向検出機能 , ウェイクアップ機能 , スタートコン
ディションの繰返し発生および検出機能
2 チャネル
8/16 ビット PPG
• 各チャネルにつき 8 ビットタイマ × 2 チャネルまたは , 16 ビットタイマ × 1 チャネルとして使用可能
• カウンタ動作クロック : 8 種類のクロックソースから選択可能
1 チャネル
16 ビットリロー • 2 つのクロックモードとカウンタ動作モードが使用可能
• 方形波出力可能
ドタイマ
• カウントクロック : 内部クロック 7 種類および外部クロックから選択可能
• 2 つのカウンタ動作モード : リロードモード , ワンショットモード
イベント
カウンタ
LCD
コントローラ
(LCDC)
• 16 ビットリロードタイマと 8/16 ビット複合タイマ ch. 1 を設定することで , イベントカウンタ機能
が実行できます。
• イベントカウンタ機能を使用する場合 , 16 ビットリロードタイマと 8/16 ビット複合タイマ ch. 1 は
使用できません。
• COM 出力 : 4 または 8 ( 最大 ) から選択可能
• SEG 出力 : 36 または 40 ( 最大 ) から選択可能
- COM 出力数が 4 の場合 , 最大 SEG 出力数が 40 になり , 160 画素 (4 × 40) まで表示可能
- COM 出力数が 8 の場合 , 最大 SEG 出力数が 36 になり , 288 画素 (8 × 36) まで表示可能
• LCD 駆動電源 ( バイアス ) 端子 : 5 ( 最大 )
•
•
•
•
•
•
デューティ LCD モード
LCD スタンバイモード
ブリンキング機能
内部分割抵抗 ( 抵抗値は , 10 kΩ または 100 kΩ から選択可能 )
LCD モジュールフレーム周波数に同期した割込み
反転表示機能
時計カウンタ
• カウンタクロック : 4 種類のクロックソース (125 ms, 250 ms, 500 ms, 1 s) から選択可能
• カウンタ値は 0 から 63 まで設定可能 ( クロックソースを 1 秒に , カウンタ値を 60 に設定した場合 ,
1 分間カウント可能 )
時計
プリスケーラ
8 種類のインターバル時間から選択可能
コンパレータ
1 チャネル
フラッシュ
メモリ
• 自動プログラミング (Embedded Algorithm) および書込み / 消去 / 消去一時停止 / 消去再開コマンドを
サポート
• アルゴリズム完了を示すフラグ
• フラッシュメモリ内容を保護するフラッシュセキュリティ機能
書込み / 消去回数
データ保持時間
スタンバイ
モード
パッケージ
4
1000
10000
100000
20 年間
10 年間
5 年間
スタンバイモードは下記の 4 つあります。
• ストップモード
• スリープモード
• 時計モード
• タイムベースタイマモード
FPT-80P-M37
DS702–00018–1v0-J
MB95710L/770L シリーズ
• MB95770L シリーズ
品種 MB95F774E
項目
MB95F776E
分類
クロックスーパ
バイザカウンタ
MB95F778E
MB95F774L
MB95F776L
MB95F778L
フラッシュメモリ品
メインクロックとサブクロックの発振を監視
フラッシュ
メモリ 容量
20 K バイト
36 K バイト
60 K バイト
20 K バイト
36 K バイト
60 K バイト
RAM 容量
512 バイト
1 K バイト
2 K バイト
512 バイト
1 K バイト
2 K バイト
パワーオン
リセット
あり
低電圧検出
リセット
リセット入力
あり
なし
ソフトウェア選択
専用のリセット入力あり
基本命令数
命令ビット長
命令長
データビット長
最小命令実行時間
割込み処理時間
: 136 命令
: 8 ビット
: 1 ~ 3 バイト
: 1, 8, 16 ビット長
: 61.5 ns ( マシンクロック周波数 = 16.25 MHz )
: 0.6 µs ( マシンクロック周波数 = 16.25 MHz )
CPU 機能
•
•
•
•
•
•
汎用入出力
• I/O ポート
: 59 本
• CMOS I/O
: 55 本
• N-ch オープンドレイン : 4 本
タイムベース
タイマ
インターバル時間 : 0.256 ms ~ 8.3 s ( 外部クロック周波数 = 4 MHz)
ハードウェア /
ソフトウェア
ウォッチドッグ
タイマ
ワイルド
レジスタ
8/12 ビット
A/D コンバータ
• I/O ポート
: 58 本
• CMOS I/O
: 55 本
• N-ch オープンドレイン : 3 本
• リセット発生周期
メイン発振クロック 10 MHz 時:105 ms ( 最小 )
• サブ CR クロックをソフトウェアウォッチドッグタイマのソースクロックとして使用可能
3 バイト分のデータ置換え可能
8 チャネル
8 ビットまたは 12 ビット分解能の選択が可能
2 チャネル
8/16 ビット
複合タイマ
•
•
•
•
タイマは 8 ビットタイマ × 2 チャネルまたは 16 ビットタイマ × 1 チャネルとして構成可能
インターバルタイマ機能 , PWC 機能 , PWM 機能およびインプットキャプチャ機能内蔵
カウントクロック:内部クロック (7 種類 ) および外部クロックから選択可能
方形波出力可能
8 チャネル
外部割込み
• エッジ検出による割込み ( 立上りエッジ , 立下りエッジまたは両エッジから選択可能 )
• スタンバイモードからの解除としても使用可能
オンチップ
デバッグ
• 1 線式シリアル制御
• シリアル書込みをサポート ( 非同期モード )
3 チャネル
UART/SIO
•
•
•
•
•
UART/SIO でのデータ転送可能
全二重ダブルバッファ, 可変データ長 (5/6/7/8 ビット ), ボーレートジェネレータ内蔵 , エラー検出機能
NRZ 方式転送フォーマット
LSB ファースト / MSB ファーストのデータ転送が使用可能
クロック非同期 (UART) またはクロック同期 (SIO) のシリアルデータ転送が使用可能
( 続く )
DS702–00018–1v0-J
5
MB95710L/770L シリーズ
( 続き )
品種
MB95F774E
項目
MB95F776E
MB95F778E
MB95F774L
MB95F776L
MB95F778L
1 チャネル
I C バスインタ
フェース
2
• マスタ / スレーブ送受信
• バスエラー機能 , アービトレーション機能 , 転送方向検出機能 , ウェイクアップ機能 , スタートコン
ディションの繰返し発生および検出機能
2 チャネル
8/16 ビット PPG
• 各チャネルにつき 8 ビットタイマ × 2 チャネルまたは , 16 ビットタイマ × 1 チャネルとして使用可能
• カウンタ動作クロック : 8 種類のクロックソースから選択可能
1 チャネル
16 ビットリロー • 2 つのクロックモードとカウンタ動作モードが使用可能
• 方形波出力可能
ドタイマ
• カウントクロック : 内部クロック 7 種類および外部クロックから選択可能
• 2 つのカウンタ動作モード : リロードモード , ワンショットモード
イベント
カウンタ
LCD
コントローラ
(LCDC)
• 16 ビットリロードタイマと 8/16 ビット複合タイマ ch. 1 を設定することで , イベントカウンタ機能
が実行できます。
• イベントカウンタ機能を使用する場合 , 16 ビットリロードタイマと 8/16 ビット複合タイマ ch. 1 は
使用できません。
• COM 出力 : 4 または 8 ( 最大 ) から選択可能
• SEG 出力 : 28 または 32 ( 最大 ) から選択可能
- COM 出力数が 4 の場合 , 最大 SEG 出力数が 32 になり , 128 画素 (4 × 32) まで表示可能
- COM 出力数が 8 の場合 , 最大 SEG 出力数が 28 になり , 224 画素 (8 × 28) まで表示可能
• LCD 駆動電源 ( バイアス ) 端子 : 4 ( 最大 )
•
•
•
•
•
•
デューティ LCD モード
LCD スタンバイモード
ブリンキング機能
内部分割抵抗 ( 抵抗値は , 10 kΩ または 100 kΩ から選択可能 )
LCD モジュールフレーム周波数に同期した割込み
反転表示機能
時計カウンタ
• カウンタクロック : 4 種類のクロックソース (125 ms, 250 ms, 500 ms, 1 s) から選択可能
• カウンタ値は 0 から 63 まで設定可能 ( クロックソースを 1 秒に , カウンタ値を 60 に設定した場合 ,
1 分間カウント可能 )
時計
プリスケーラ
8 種類のインターバル時間から選択可能
コンパレータ
1 チャネル
フラッシュ
メモリ
• 自動プログラミング (Embedded Algorithm) および書込み / 消去 / 消去一時停止 / 消去再開コマンドを
サポート
• アルゴリズム完了を示すフラグ
• フラッシュメモリ内容を保護するフラッシュセキュリティ機能
書込み / 消去回数
データ保持時間
スタンバイ
モード
パッケージ
6
1000
10000
100000
20 年間
10 年間
5 年間
スタンバイモードは下記の 4 つあります。
• ストップモード
• スリープモード
• 時計モード
• タイムベースタイマモード
FPT-64P-M38
FPT-64P-M39
DS702–00018–1v0-J
MB95710L/770L シリーズ
■ パッケージと品種対応
品種
MB95F714E
MB95F716E
MB95F718E
MB95F714L
MB95F716L
MB95F718L
○
○
○
○
○
○
MB95F774E
MB95F776E
MB95F778E
MB95F774L
MB95F776L
MB95F778L
FPT-64P-M38
○
○
○
○
○
○
FPT-64P-M39
○
○
○
○
○
○
パッケージ
FPT-80P-M37
品種
パッケージ
○:使用可能
DS702–00018–1v0-J
7
MB95710L/770L シリーズ
■ 品種間の相違点と品種選択時の注意事項
• 消費電流
オンチップデバッグ機能を使用する場合は , フラッシュメモリのプログラム / 消去の消費電流を考慮してください。
消費電流の詳細は ,「■ 電気的特性」を参照してください。
• パッケージ
各パッケージの詳細は ,「■ パッケージと品種対応」および「■ パッケージ・外形寸法図」を参照してください。
• 動作電圧
動作電圧は , オンチップデバッグ機能を使用するか使用しないかによって異なります。
動作電圧の詳細は ,「■ 電気的特性」を参照してください。
• オンチップデバッグ機能
オンチップデバッグ機能を使用する場合は , VCC, VSS および 1 本のシリアルケーブルを評価ツールに接続してくださ
い。接続方法については ,「New 8FX MB95710L/770L シリーズハードウェアマニュアル」の「第 26 章 シリアル書込み接
続例」を参照してください。
8
DS702–00018–1v0-J
MB95710L/770L シリーズ
P61/SEG11
P62/SEG12
P63/SEG13
P64/SEG14
P65/SEG15
P66/SEG16
P67/SEG17
P43/SEG18
P42/SEG19
P41/SEG20
P40/SEG21
PE0/SEG22
PE1/SEG23
PE2/SEG24
PE3/SEG25
PE4/SEG26
PE5/SEG27/TO11
PE6/SEG28/TO10
AVss
MB95710L シリーズ
PE7/SEG29/EC1
■ 端子配列図
80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61
AVcc
1
60
P60/SEG10
P07/INT07/AN07/SEG30
2
59
PC7/SEG09
P06/INT06/AN06/SEG31
3
58
PC6/SEG08
P05/INT05/AN05/SEG32/UCK1
4
57
PC5/SEG07
P04/INT04/AN04/SEG33/UI1
5
56
PC4/SEG06
P03/INT03/AN03/SEG34/UO1
6
55
PC3/SEG05
P02/INT02/AN02/SEG35/UCK2
7
54
PC2/SEG04
P01/INT01/AN01/SEG36/UI2
8
53
PC1/SEG03
P00/INT00/AN00/UO2
9
52
PC0/SEG02
P16/PPG10
10
51
PB1/SEG01
P15/PPG11
11
50
PB0/SEG00
P14/UCK0
12
49
P17/CMP0_O
P13/ADTG
13
48
PF2/RST
P12/DBG
14
47
Vcc
P11/UO0
15
46
PG1/X0A
P10/UI0
16
45
PG2/X1A
P53/TO0
17
44
C
P52/TI0/TO00
18
43
PF0/X0
P51/EC0
19
42
PF1/X1
P50/TO01
20
41
Vss
(TOP VIEW)
LQFP80
(FPT-80P-M37)
PA7/COM7
PA6/COM6
PA5/COM5
PA4/COM4
PA3/COM3
PA2/COM2
PA1/COM1
PA0/COM0
PB4/SEG39
PB3/SEG38
PB2/SEG37
P94/V0
P93/V1
P92/V2
P91/V3
P90/V4
P20/PPG00/CMP0_N
P21/PPG01/CMP0_P
P22/SCL
P23/SDA
21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40
( 続く )
DS702–00018–1v0-J
9
MB95710L/770L シリーズ
P61/SEG07
P62/SEG08
P63/SEG09
P64/SEG10
P65/SEG11
P66/SEG12
P67/SEG13
PE0/SEG14
PE1/SEG15
PE2/SEG16
PE3/SEG17
PE4/SEG18
PE5/SEG19/TO11
PE6/SEG20/TO10
AVss
MB95770L シリーズ
PE7/SEG21/EC1
( 続き )
64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49
AVcc
1
48
P60/SEG06
P07/INT07/AN07/SEG22
2
47
PC3/SEG05
P06/INT06/AN06/SEG23
3
46
PC2/SEG04
P05/INT05/AN05/SEG24/UCK1
4
45
PC1/SEG03
P04/INT04/AN04/SEG25/UI1
5
44
PC0/SEG02
P03/INT03/AN03/SEG26/UO1
6
43
PB1/SEG01
42
PB0/SEG00
41
P17/CMP0_O
40
PF2/RST
39
Vcc
(TOP VIEW)
LQFP64
P02/INT02/AN02/SEG27/UCK2
7
P01/INT01/AN01/SEG28/TO00/UI2
8
P00/INT00/AN00/SEG29/UO2
9
P16/SEG30/PPG10
10
P15/SEG31/PPG11
11
38
PG1/X0A
P14/UCK0/EC0/TI0
12
37
PG2/X1A
P13/ADTG/TO01
13
36
C
P12/DBG
14
35
PF0/X0
P11/UO0
15
34
PF1/X1
P10/UI0/TO0
16
33
Vss
(FPT-64P-M38)
(FPT-64P-M39)
10
PA7/COM7
PA6/COM6
PA5/COM5
PA4/COM4
PA3/COM3
PA2/COM2
PA1/COM1
PA0/COM0
P93/V1
P92/V2
P91/V3
P90/V4
P20/PPG00/CMP0_N
P21/PPG01/CMP0_P
P22/SCL
P23/SDA
17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32
DS702–00018–1v0-J
MB95710L/770L シリーズ
■ 端子機能説明 (MB95710L シリーズ )
入出力
端子番号 端子名 回路形式 *1
1
AVCC
—
2
AN07
S
AN06
S
S
ヒステリシス / CMOS/
LCD
アナログ
—
—
ヒステリシス / CMOS/
LCD
アナログ
—
—
CMOS/
LCD
—
—
ヒステリシス / CMOS/
LCD
アナログ
—
—
ヒステリシス / CMOS/
LCD
アナログ
—
—
CMOS/
LCD
—
—
ヒステリシス / CMOS/
LCD
アナログ
8/12 ビット A/D コンバータアナログ入力端子
—
—
外部割込み入力端子
8/12 ビット A/D コンバータアナログ入力端子
8/12 ビット A/D コンバータアナログ入力端子
UART/SIO ch. 1 クロック入出力端子
汎用入出力ポート
外部割込み入力端子
AN04
V
8/12 ビット A/D コンバータアナログ入力端子
UART/SIO ch. 1 データ入力端子
P03
汎用入出力ポート
AN03
外部割込み入力端子
S
8/12 ビット A/D コンバータアナログ入力端子
LCDC SEG34 出力端子
SEG34
UO1
UART/SIO ch. 1 データ出力端子
P02
汎用入出力ポート
外部割込み入力端子
INT02
AN02
S
8/12 ビット A/D コンバータアナログ入力端子
SEG35
LCDC SEG35 出力端子
UCK2
UART/SIO ch. 2 クロック入出力端子
汎用入出力ポート
P01
外部割込み入力端子
INT01
AN01
V
8/12 ビット A/D コンバータアナログ入力端子
UI2
UART/SIO ch. 2 データ入力端子
P00
汎用入出力ポート
AN00
UO2
CMOS/
アナログ
LCDC SEG36 出力端子
SEG36
INT00
CMOS/
アナログ
LCDC SEG33 出力端子
UI1
INT03
9
—
LCDC SEG32 出力端子
SEG33
8
—
8/12 ビット A/D コンバータアナログ入力端子
UCK1
INT04
7
ヒステリシス / CMOS/
LCD
アナログ
外部割込み入力端子
SEG32
P04
6
—
外部割込み入力端子
INT05
5
—
汎用入出力ポート
P05
AN05
—
LCDC SEG31 出力端子
SEG31
4
—
出力 OD*2 PU*3
汎用入出力ポート
P06
3
入力
LCDC SEG30 出力端子
SEG30
INT06
8/12 ビット A/D コンバータとコンパレータ電
源端子
入出力形式
汎用入出力ポート
P07
INT07
機能
W
外部割込み入力端子
UART/SIO ch. 2 データ出力端子
( 続く )
DS702–00018–1v0-J
11
MB95710L/770L シリーズ
入出力
端子番号 端子名 回路形式 *1
10
11
12
13
14
15
16
17
P16
PPG10
P15
PPG11
P14
UCK0
P13
ADTG
P12
DBG
P11
UO0
P10
UI0
P53
TO0
Y
Y
H
H
D
H
G
H
TI0
H
19
20
EC0
P50
TO01
H
H
SDA
SCL
23
T
V3
汎用入出力ポート
UART/SIO ch. 0 データ出力端子
汎用入出力ポート
UART/SIO ch. 0 データ入力端子
汎用入出力ポート
16 ビットリロードタイマ ch. 0 出力端子
16 ビットリロードタイマ ch. 0 入力端子
汎用入出力ポート
8/16 ビット複合タイマ ch. 0 クロック入力端子
汎用入出力ポート
8/16 ビット複合タイマ ch. 0 出力端子
8/16 ビット PPG ch. 0 出力端子
コンパレータ ch. 0 非反転アナログ入力
( 正入力 ) 端子
—
ヒステリシス CMOS
—
—
ヒステリシス CMOS
—
○
ヒステリシス CMOS
—
○
ヒステリシス CMOS
○
—
ヒステリシス CMOS
—
○
CMOS
—
○
ヒステリシス CMOS
—
○
ヒステリシス CMOS
—
○
ヒステリシス CMOS
—
○
ヒステリシス CMOS
—
○
CMOS
CMOS
CMOS
○
—
CMOS
CMOS
○
—
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス / CMOS
アナログ
—
○
CMOS/
ヒステリシス / LCD
LCD 電源
電源
—
—
CMOS/
ヒステリシス / LCD
LCD 電源
電源
—
—
汎用入出力ポート
T
8/16 ビット PPG ch. 0 出力端子
コンパレータ ch. 0 反転アナログ入力
( 負入力 ) 端子
汎用入出力ポート
R
LCD 駆動電源端子
汎用入出力ポート
P91
26
DBG 入力端子
—
汎用入出力ポート
P90
V4
汎用入出力ポート
ヒステリシス CMOS
汎用入出力ポート
CMP0_N
25
汎用入出力ポート
8/12 ビット A/D コンバータトリガ入力端子
I2C バスインタフェース ch. 0 クロック入出力
端子
P20
24
UART/SIO ch. 0 クロック入出力端子
I
CMP0_P
PPG00
汎用入出力ポート
I2C バスインタフェース ch. 0 データ入出力端
子
P21
PPG01
8/16 ビット PPG ch. 1 出力端子
I
P22
22
汎用入出力ポート
出力 OD*2 PU*3
汎用入出力ポート
P23
21
8/16 ビット PPG ch. 1 出力端子
入力
8/16 ビット複合タイマ ch. 0 出力端子
TO00
P51
汎用入出力ポート
入出力形式
汎用入出力ポート
P52
18
機能
R
LCD 駆動電源端子
( 続く )
12
DS702–00018–1v0-J
MB95710L/770L シリーズ
入出力
端子番号 端子名 回路形式 *1
汎用入出力ポート
P92
27
V2
R
V1
R
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
V0
PB2
SEG37
PB3
SEG38
PB4
SEG39
PA0
COM0
PA1
COM1
PA2
COM2
PA3
COM3
PA4
COM4
PA5
COM5
PA6
COM6
PA7
COM7
VSS
PF1
X1
PF0
X0
C
PG2
X1A
PG1
X0A
VCC
LCD 駆動電源端子
汎用入出力ポート
P94
29
LCD 駆動電源端子
汎用入出力ポート
P93
28
機能
R
M
M
M
M
M
M
M
M
M
M
M
—
B
B
—
C
C
—
LCD 駆動電源端子
汎用入出力ポート
LCDC SEG37 出力端子
汎用入出力ポート
LCDC SEG38 出力端子
汎用入出力ポート
LCDC SEG39 出力端子
汎用入出力ポート
LCDC COM0 出力端子
汎用入出力ポート
LCDC COM1 出力端子
汎用入出力ポート
LCDC COM2 出力端子
汎用入出力ポート
LCDC COM3 出力端子
汎用入出力ポート
LCDC COM4 出力端子
汎用入出力ポート
LCDC COM5 出力端子
汎用入出力ポート
LCDC COM6 出力端子
汎用入出力ポート
LCDC COM7 出力端子
電源端子 (GND)
汎用入出力ポート
メインクロック用入出力発振端子
汎用入出力ポート
メインクロック用入力発振端子
バイパスコンデンサ接続端子
汎用入出力ポート
サブクロック用入出力発振端子
汎用入出力ポート
サブクロック用入力発振端子
電源端子
入出力形式
入力
出力 OD*2 PU*3
CMOS/
ヒステリシス / LCD
LCD 電源
電源
—
—
CMOS/
ヒステリシス / LCD
LCD 電源
電源
—
—
CMOS/
ヒステリシス / LCD
LCD 電源
電源
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
—
—
—
—
ヒステリシス CMOS
—
—
ヒステリシス CMOS
—
—
—
—
ヒステリシス CMOS
—
○
ヒステリシス CMOS
—
○
—
—
—
—
—
—
( 続く )
DS702–00018–1v0-J
13
MB95710L/770L シリーズ
入出力
端子番号 端子名 回路形式 *1
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
RST
P17
CMP0_O
PB0
SEG00
PB1
SEG01
PC0
SEG02
PC1
SEG03
PC2
SEG04
PC3
SEG05
PC4
SEG06
PC5
SEG07
PC6
SEG08
PC7
SEG09
P60
SEG10
P61
SEG11
P62
SEG12
P63
SEG13
P64
SEG14
P65
SEG15
P66
SEG16
P67
SEG17
入出力形式
入力
出力 OD*2 PU*3
汎用入出力ポート
PF2
48
機能
A
H
M
M
M
M
M
M
M
M
M
M
M
M
M
M
M
M
M
M
リセット端子
MB95F714L/F716L/F718L ではリセット専用端
子となります。
汎用入出力ポート
コンパレータ ch. 0 デジタル出力端子
汎用入出力ポート
LCDC SEG00 出力端子
汎用入出力ポート
LCDC SEG01 出力端子
汎用入出力ポート
LCDC SEG02 出力端子
汎用入出力ポート
LCDC SEG03 出力端子
汎用入出力ポート
LCDC SEG04 出力端子
汎用入出力ポート
LCDC SEG05 出力端子
汎用入出力ポート
LCDC SEG06 出力端子
汎用入出力ポート
LCDC SEG07 出力端子
汎用入出力ポート
LCDC SEG08 出力端子
汎用入出力ポート
LCDC SEG09 出力端子
汎用入出力ポート
LCDC SEG10 出力端子
汎用入出力ポート
LCDC SEG11 出力端子
汎用入出力ポート
LCDC SEG12 出力端子
汎用入出力ポート
LCDC SEG13 出力端子
汎用入出力ポート
LCDC SEG14 出力端子
汎用入出力ポート
LCDC SEG15 出力端子
汎用入出力ポート
LCDC SEG16 出力端子
汎用入出力ポート
LCDC SEG17 出力端子
ヒステリシス CMOS
○
—
ヒステリシス CMOS
—
○
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
( 続く )
14
DS702–00018–1v0-J
MB95710L/770L シリーズ
( 続き )
入出力
端子番号 端子名 回路形式 *1
68
69
70
71
72
73
74
75
76
P43
SEG18
P42
SEG19
P41
SEG20
P40
SEG21
PE0
SEG22
PE1
SEG23
PE2
SEG24
PE3
SEG25
PE4
SEG26
M
M
M
M
M
M
M
M
M
SEG27
M
M
M
AVSS
LCDC SEG20 出力端子
汎用入出力ポート
LCDC SEG21 出力端子
汎用入出力ポート
LCDC SEG22 出力端子
汎用入出力ポート
LCDC SEG23 出力端子
汎用入出力ポート
LCDC SEG24 出力端子
汎用入出力ポート
LCDC SEG25 出力端子
汎用入出力ポート
LCDC SEG26 出力端子
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
LCDC SEG27 出力端子
ヒステリシス
CMOS/
LCD
—
—
LCDC SEG28 出力端子
ヒステリシス
CMOS/
LCD
—
—
LCDC SEG27 出力端子
ヒステリシス
CMOS/
LCD
—
—
—
—
—
—
8/16 ビット複合タイマ ch. 1 クロック入力端子
EC1
80
汎用入出力ポート
CMOS/
LCD
汎用入出力ポート
PE7
SEG29
LCDC SEG19 出力端子
ヒステリシス
8/16 ビット複合タイマ ch. 1 出力端子
TO10
79
汎用入出力ポート
出力 OD*2 PU*3
汎用入出力ポート
PE6
SEG28
LCDC SEG18 出力端子
入力
8/16 ビット複合タイマ ch. 1 出力端子
TO11
78
汎用入出力ポート
入出力形式
汎用入出力ポート
PE5
77
機能
—
8/12 ビット A/D コンバータとコンパレータ電
源端子 (GND)
○ : 使用可能
*1: 入出力回路形式については「■ 入出力回路形式」を参照してください。
*2: N-ch オープンドレイン
*3: プルアップ
DS702–00018–1v0-J
15
MB95710L/770L シリーズ
■ 端子機能説明 (MB95770L シリーズ )
入出力
端子番号 端子名 回路形式 *1
1
AVCC
—
2
AN07
S
AN06
S
S
8/12 ビット A/D コンバータアナログ入力端子
V
8/12 ビット A/D コンバータアナログ入力端子
P03
汎用入出力ポート
8/12 ビット A/D コンバータアナログ入力端子
UART/SIO ch. 1 データ出力端子
P02
汎用入出力ポート
S
8/12 ビット A/D コンバータアナログ入力端子
SEG27
LCDC SEG27 出力端子
UCK2
UART/SIO ch. 2 クロック入出力端子
—
—
CMOS/
LCD
—
—
ヒステリシス / CMOS/
LCD
アナログ
—
—
ヒステリシス / CMOS/
LCD
アナログ
—
—
CMOS/
LCD
—
—
ヒステリシス / CMOS/
LCD
アナログ
—
—
CMOS/
アナログ
外部割込み入力端子
INT01
V
8/12 ビット A/D コンバータアナログ入力端子
LCDC SEG28 出力端子
CMOS/
アナログ
8/16 ビット複合タイマ ch. 0 出力端子
TO00
UI2
UART/SIO ch. 2 データ入力端子
P00
汎用入出力ポート
外部割込み入力端子
INT00
UO2
ヒステリシス / CMOS/
LCD
アナログ
汎用入出力ポート
P01
SEG29
—
外部割込み入力端子
INT02
AN00
—
LCDC SEG26 出力端子
UO1
SEG28
ヒステリシス / CMOS/
LCD
アナログ
外部割込み入力端子
S
SEG26
AN01
—
LCDC SEG25 出力端子
UART/SIO ch. 1 データ入力端子
AN02
—
外部割込み入力端子
UI1
AN03
ヒステリシス / CMOS/
LCD
アナログ
汎用入出力ポート
INT03
9
8/12 ビット A/D コンバータアナログ入力端子
UART/SIO ch. 1 クロック入出力端子
SEG25
8
外部割込み入力端子
LCDC SEG24 出力端子
INT04
7
8/12 ビット A/D コンバータアナログ入力端子
UCK1
P04
6
外部割込み入力端子
SEG24
AN04
—
外部割込み入力端子
INT05
5
—
汎用入出力ポート
P05
AN05
—
LCDC SEG23 出力端子
SEG23
4
—
出力 OD*2 PU*3
汎用入出力ポート
P06
3
入力
LCDC SEG22 出力端子
SEG22
INT06
8/12 ビット A/D コンバータとコンパレータ電
源端子
入出力形式
汎用入出力ポート
P07
INT07
機能
S
8/12 ビット A/D コンバータアナログ入力端子
LCDC SEG29 出力端子
UART/SIO ch. 2 データ出力端子
( 続く )
16
DS702–00018–1v0-J
MB95710L/770L シリーズ
入出力
端子番号 端子名 回路形式 *1
SEG30
M
M
13
EC0
H
15
汎用入出力ポート
H
P12
DBG
P11
UO0
UI0
D
H
SCL
19
T
T
V3
V2
V1
汎用入出力ポート
UART/SIO ch. 0 データ出力端子
UART/SIO ch. 0 データ入力端子
I2C バスインタフェース ch. 0 データ入出力端
子
I2C バスインタフェース ch. 0 クロック入出力
端子
8/16 ビット PPG ch. 0 出力端子
8/16 ビット PPG ch. 0 出力端子
LCD 駆動電源端子
汎用入出力ポート
R
LCD 駆動電源端子
汎用入出力ポート
R
LCD 駆動電源端子
汎用入出力ポート
P93
24
DBG 入力端子
汎用入出力ポート
R
P92
23
汎用入出力ポート
コンパレータ ch. 0 反転アナログ入力
( 負入力 ) 端子
P91
22
—
ヒステリシス CMOS
—
○
ヒステリシス CMOS
—
○
ヒステリシス CMOS
○
—
ヒステリシス CMOS
—
○
CMOS
CMOS
—
○
CMOS
CMOS
○
—
CMOS
CMOS
○
—
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス / CMOS
アナログ
—
○
CMOS/
ヒステリシス / LCD
LCD 電源
電源
—
—
CMOS/
ヒステリシス / LCD
LCD 電源
電源
—
—
CMOS/
ヒステリシス / LCD
LCD 電源
電源
—
—
CMOS/
ヒステリシス / LCD
LCD 電源
電源
—
—
汎用入出力ポート
P90
V4
8/12 ビット A/D コンバータトリガ入力端子
コンパレータ ch. 0 非反転アナログ入力
( 正入力 ) 端子
CMP0_N
21
—
汎用入出力ポート
P20
20
CMOS/
LCD
汎用入出力ポート
I
CMP0_P
PPG00
ヒステリシス
汎用入出力ポート
I
P21
PPG01
—
16 ビットリロードタイマ ch. 0 出力端子
P22
18
—
汎用入出力ポート
G
P23
SDA
CMOS/
LCD
8/16 ビット複合タイマ ch. 0 出力端子
TO0
17
8/16 ビット複合タイマ ch. 0 クロック入力端子
16 ビットリロードタイマ ch. 0 入力端子
P10
16
UART/SIO ch. 0 クロック入出力端子
P13
TO01
14
LCDC SEG31 出力端子
TI0
ADTG
ヒステリシス
汎用入出力ポート
P14
12
LCDC SEG30 出力端子
8/16 ビット PPG ch. 1 出力端子
PPG11
UCK0
出力 OD*2 PU*3
汎用入出力ポート
P15
SEG31
入力
8/16 ビット PPG ch. 1 出力端子
PPG10
11
入出力形式
汎用入出力ポート
P16
10
機能
R
LCD 駆動電源端子
( 続く )
DS702–00018–1v0-J
17
MB95710L/770L シリーズ
入出力
端子番号 端子名 回路形式 *1
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
PA0
COM0
PA1
COM1
PA2
COM2
PA3
COM3
PA4
COM4
PA5
COM5
PA6
COM6
PA7
COM7
VSS
PF1
X1
PF0
X0
C
PG2
X1A
PG1
X0A
VCC
M
M
M
M
M
M
M
M
—
B
B
—
C
C
—
41
42
43
44
45
RST
P17
CMP0_O
PB0
SEG00
PB1
SEG01
PC0
SEG02
PC1
SEG03
汎用入出力ポート
LCDC COM0 出力端子
汎用入出力ポート
LCDC COM1 出力端子
汎用入出力ポート
LCDC COM2 出力端子
汎用入出力ポート
LCDC COM3 出力端子
汎用入出力ポート
LCDC COM4 出力端子
汎用入出力ポート
LCDC COM5 出力端子
汎用入出力ポート
LCDC COM6 出力端子
汎用入出力ポート
LCDC COM7 出力端子
電源端子 (GND)
汎用入出力ポート
メインクロック用入出力発振端子
汎用入出力ポート
メインクロック用入力発振端子
バイパスコンデンサ接続端子
汎用入出力ポート
サブクロック用入出力発振端子
汎用入出力ポート
サブクロック用入力発振端子
電源端子
入出力形式
入力
出力 OD*2 PU*3
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
—
—
—
—
ヒステリシス CMOS
—
—
ヒステリシス CMOS
—
—
—
—
ヒステリシス CMOS
—
○
ヒステリシス CMOS
—
○
—
—
ヒステリシス CMOS
○
—
ヒステリシス CMOS
—
○
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
—
—
—
—
汎用入出力ポート
PF2
40
機能
A
H
M
M
M
M
リセット端子
MB95F774L/F776L/F778L ではリセット専用端
子となります。
汎用入出力ポート
コンパレータ ch. 0 デジタル出力端子
汎用入出力ポート
LCDC SEG00 出力端子
汎用入出力ポート
LCDC SEG01 出力端子
汎用入出力ポート
LCDC SEG02 出力端子
汎用入出力ポート
LCDC SEG03 出力端子
( 続く )
18
DS702–00018–1v0-J
MB95710L/770L シリーズ
入出力
端子番号 端子名 回路形式 *1
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
PC2
SEG04
PC3
SEG05
P60
SEG06
P61
SEG07
P62
SEG08
P63
SEG09
P64
SEG10
P65
SEG11
P66
SEG12
P67
SEG13
PE0
SEG14
PE1
SEG15
PE2
SEG16
PE3
SEG17
PE4
SEG18
M
M
M
M
M
M
M
M
M
M
M
M
M
M
M
SEG19
M
TO10
汎用入出力ポート
LCDC SEG05 出力端子
汎用入出力ポート
LCDC SEG06 出力端子
汎用入出力ポート
LCDC SEG07 出力端子
汎用入出力ポート
LCDC SEG08 出力端子
汎用入出力ポート
LCDC SEG09 出力端子
汎用入出力ポート
LCDC SEG10 出力端子
汎用入出力ポート
LCDC SEG11 出力端子
汎用入出力ポート
LCDC SEG12 出力端子
汎用入出力ポート
LCDC SEG13 出力端子
汎用入出力ポート
LCDC SEG14 出力端子
汎用入出力ポート
LCDC SEG15 出力端子
汎用入出力ポート
LCDC SEG16 出力端子
汎用入出力ポート
LCDC SEG17 出力端子
汎用入出力ポート
LCDC SEG18 出力端子
出力 OD*2 PU*3
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
LCDC SEG19 出力端子
ヒステリシス
CMOS/
LCD
—
—
ヒステリシス
CMOS/
LCD
—
—
汎用入出力ポート
PE6
SEG20
LCDC SEG04 出力端子
入力
8/16 ビット複合タイマ ch. 1 出力端子
TO11
62
汎用入出力ポート
入出力形式
汎用入出力ポート
PE5
61
機能
M
LCDC SEG20 出力端子
8/16 ビット複合タイマ ch. 1 出力端子
( 続く )
DS702–00018–1v0-J
19
MB95710L/770L シリーズ
( 続き )
入出力
端子番号 端子名 回路形式 *1
64
M
LCDC SEG21 出力端子
EC1
8/16 ビット複合タイマ ch. 1 クロック入力端子
AVSS
—
8/12 ビット A/D コンバータとコンパレータ電
源端子 (GND)
SEG21
入出力形式
入力
出力 OD*2 PU*3
汎用入出力ポート
PE7
63
機能
ヒステリシス
CMOS/
LCD
—
—
—
—
—
—
○ : 使用可能
*1: 入出力回路形式については「■ 入出力回路形式」を参照してください。
*2: N-ch オープンドレイン
*3: プルアップ
20
DS702–00018–1v0-J
MB95710L/770L シリーズ
■ 入出力回路形式
分類
回路
A
備考
リセット入力 / ヒステリシス入力
リセット出力 / デジタル出力
• N-ch オープンドレイン出力
• ヒステリシス入力
• リセット出力
N-ch
B
P-ch
ポート選択
デジタル出力
• 発振回路
• 高速側
帰還抵抗:約 1 MΩ
デジタル出力
N-ch
スタンバイ制御
ヒステリシス入力
• CMOS 出力
• ヒステリシス入力
クロック入力
X1
X0
スタンバイ制御 / ポート選択
P-ch
ポート選択
デジタル出力
N-ch
デジタル出力
スタンバイ制御
ヒステリシス入力
C
ポート選択
R
プルアップ制御
• 発振回路
• 低速側
帰還抵抗:約 10 MΩ
P-ch
P-ch
デジタル出力
N-ch
デジタル出力
• CMOS 出力
• ヒステリシス入力
• プルアップ制御あり
スタンバイ制御
ヒステリシス入力
クロック入力
X1A
X0A
スタンバイ制御 / ポート選択
R
ポート選択
プルアップ制御
デジタル出力
デジタル出力
P-ch
N-ch
デジタル出力
スタンバイ制御
ヒステリシス入力
( 続く )
DS702–00018–1v0-J
21
MB95710L/770L シリーズ
分類
回路
D
備考
スタンバイ制御
ヒステリシス入力
• N-ch オープンドレイン出力
• ヒステリシス入力
デジタル出力
N-ch
G
プルアップ制御
R
P-ch
• CMOS 出力
• CMOS 入力
• プルアップ制御あり
デジタル出力
P-ch
デジタル出力
N-ch
スタンバイ制御
CMOS 入力
H
プルアップ制御
R
P-ch
• CMOS 出力
• ヒステリシス入力
• プルアップ制御あり
デジタル出力
P-ch
デジタル出力
N-ch
スタンバイ制御
ヒステリシス入力
I
スタンバイ制御
CMOS 入力
• N-ch オープンドレイン出力
• CMOS 入力
デジタル出力
N-ch
M
P-ch
デジタル出力
デジタル出力
• CMOS 出力
• LCD 出力
• ヒステリシス入力
N-ch
LCD 出力
LCD 制御
スタンバイ制御
ヒステリシス入力
R
P-ch
デジタル出力
デジタル出力
• CMOS 出力
• LCD 電源
• ヒステリシス入力
N-ch
LCD 内部分割抵抗 I/O
LCD 制御
スタンバイ制御
ヒステリシス入力
( 続く )
22
DS702–00018–1v0-J
MB95710L/770L シリーズ
分類
回路
S
備考
P-ch
デジタル出力
デジタル出力
N-ch
•
•
•
•
CMOS 出力
LCD 出力
ヒステリシス入力
アナログ入力
•
•
•
•
CMOS 出力
ヒステリシス入力
アナログ入力
プルアップ制御あり
•
•
•
•
CMOS 出力
CMOS 入力
LCD 出力
アナログ入力
アナログ入力
LCD 出力
LCD 制御
A/D 制御
スタンバイ制御
ヒステリシス入力
T
プルアップ制御
R
P-ch
デジタル出力
デジタル出力
N-ch
アナログ入力
アナログ入力制御
スタンバイ制御
ヒステリシス入力
V
P-ch
デジタル出力
デジタル出力
N-ch
アナログ入力
LCD 出力
LCD 制御
A/D 制御
スタンバイ制御
CMOS 入力
( 続く )
DS702–00018–1v0-J
23
MB95710L/770L シリーズ
( 続き )
分類
W
回路
備考
P-ch
デジタル出力
デジタル出力
• CMOS 出力
• ヒステリシス入力
• アナログ入力
N-ch
アナログ入力
アナログ入力制御
スタンバイ制御
ヒステリシス入力
Y
P-ch
デジタル出力
• CMOS 出力
• ヒステリシス入力
デジタル出力
N-ch
スタンバイ制御
ヒステリシス入力
24
DS702–00018–1v0-J
MB95710L/770L シリーズ
■ 取扱上のご注意
半導体デバイスは , ある確率で故障します。また , 半導体デバイスの故障は , 使用される条件 ( 回路条件 , 環境条件など )
によっても大きく左右されます。
以下に , 半導体デバイスをより信頼性の高い状態で使用していただくために , 注意・配慮しなければならない事項につい
て説明します。
1. 設計上の注意事項
ここでは , 半導体デバイスを使用して電子機器の設計を行う際に注意すべき事項について述べます。
・絶対最大定格の遵守
半導体デバイスは , 過剰なストレス ( 電圧 , 電流 , 温度など ) が加わると破壊する可能性があります。この限界値を定め
たものが絶対最大定格です。従って , 定格を一項目でも超えることのないようご注意ください。
・推奨動作条件の遵守
推奨動作条件は , 半導体デバイスの正常な動作を保証する条件です。電気的特性の規格値は , 全てこの条件の範囲内で保
証されます。常に推奨動作条件下で使用してください。この条件を越えて使用すると , 信頼性に悪影響を及ぼすことがあり
ます。
本資料に記載されていない項目 , 使用条件 , 論理組み合わせでの使用は , 保証していません。記載されている以外の条件
での使用をお考えの場合は , 必ず事前に営業部門までご相談ください。
・端子の処理と保護
半導体デバイスには , 電源および各種入出力端子があります。これらに対して以下の注意が必要です。
(1) 過電圧・過電流の防止
各端子に最大定格を超える電圧・電流が印加されると , デバイスの内部に劣化が生じ , 著しい場合には破壊に至りま
す。機器の設計の際には , このような過電圧・過電流の発生を防止してください。
(2) 出力端子の保護
出力端子を電源端子または他の出力端子とショートしたり , 大きな容量負荷を接続すると大電流が流れる場合があ
ります。この状態が長時間続くとデバイスが劣化しますので , このような接続はしないようにしてください。
(3) 未使用入力端子の処理
インピーダンスの非常に高い入力端子は , オープン状態で使用すると動作が不安定になる場合があります。
適切な
抵抗を介して電源端子やグランド端子に接続してください。
・ラッチアップ
半導体デバイスは , 基板上に P 型と N 型の領域を形成することにより構成されます。外部から異常な電圧が加えられた
場合 , 内部の寄生 PNPN 接合 ( サイリスタ構造 ) が導通して , 数百 mA を越える大電流が電源端子に流れ続けることがあ
ります。これをラッチアップと呼びます。この現象が起きるとデバイスの信頼性を損ねるだけでなく , 破壊に至り発熱・発
煙・発火の恐れもあります。これを防止するために , 以下の点にご注意ください。
(1) 最大定格以上の電圧が端子に加わることが無いようにしてください。異常なノイズ , サージ等にも注意してくださ
い。
(2) 電源投入シーケンスを考慮し , 異常な電流が流れないようにしてください。
・安全等の規制と規格の遵守
世界各国では , 安全や , 電磁妨害等の各種規制と規格が設けられています。お客様が機器を設計するに際しては , これら
の規制と規格に適合するようお願いします。
・フェイル・セーフ設計
半導体デバイスは , ある確率で故障が発生します。半導体デバイスが故障しても , 結果的に人身事故 , 火災事故 , 社会的
な損害を生じさせないよう , お客様は , 装置の冗長設計 , 延焼対策設計 , 過電流防止設計 , 誤動作防止設計などの安全設計
をお願いします。
管理番号 : DS00-00004-2
DS702–00018–1v0-J
25
MB95710L/770L シリーズ
・用途に関する注意
本資料に記載された製品は , 通常の産業用 , 一般事務用 , パーソナル用 , 家庭用などの一般的用途に使用されることを意
図して設計・製造されています。極めて高度な安全性が要求され , 仮に当該安全性が確保されない場合 , 社会的に重大な影
響を与えかつ直接生命・身体に対する重大な危険性を伴う用途 ( 原子力施設における核反応制御 , 航空機自動飛行制御 , 航
空交通管制 , 大量輸送システムにおける運行制御 , 生命維持のための医療機器 , 兵器システムにおけるミサイル発射制御
をいう ), ならびに極めて高い信頼性が要求される用途 ( 海底中継器 , 宇宙衛星をいう ) に使用されるよう設計・製造された
ものではありません。当社は, これらの用途に当該製品が使用されたことにより発生した損害などについては, 責任を負い
かねますのでご了承ください。
2. パッケージ実装上の注意事項
パッケージには , リード挿入形と表面実装形があります。いずれの場合も , はんだ付け時の耐熱性に関する品質保証は ,
当社の推奨する条件での実装に対してのみ適用されます。実装条件の詳細については営業部門までお問い合わせくださ
い。
・リード挿入形
リード挿入形パッケージのプリント板への実装方法は , プリント板へ直接はんだ付けする方法とソケットを使用してプ
リント板に実装する方法とがあります。
プリント板へ直接はんだ付けする場合は , プリント板のスルーホールにリード挿入後 , 噴流はんだによるフローはんだ
方法 ( ウェーブソルダリング法 ) が一般的に使用されます。この場合 , はんだ付け実装時には , 通常最大定格の保存温度を
上回る熱ストレスがリード部分に加わります。当社の実装推奨条件で実装してください。
ソケット実装方法でご使用になる場合 , ソケットの接点の表面処理と IC のリードの表面処理が異なるとき , 長時間経過
後 , 接触不良を起こすことがあります。このため , ソケットの接点の表面処理と IC のリードの表面処理の状態を確認して
から実装することをお勧めします。
・表面実装形
表面実装形パッケージは , リード挿入形と比較して , リードが細く薄いため , リードが変形し易い性質をもっています。
また , パッケージの多ピン化に伴い , リードピッチも狭く , リード変形によるオープン不良や , はんだブリッジによる
ショート不良が発生しやすいため , 適切な実装技術が必要となります。
当社ははんだリフロー方法を推奨し , 製品ごとに実装条件のランク分類を実施しています。当社推奨のランク分類に
従って実装してください。
・鉛フリーパッケージ
BGA パッケージの Sn-Ag-Cu 系ボール品を Sn-Pb 共晶はんだにて実装した場合 , 使用状況により接合強度が低下するこ
とがありますのでご注意願います。
・半導体デバイスの保管について
プラスチックパッケージは樹脂でできているため , 自然の環境に放置することにより吸湿します。吸湿したパッケージ
に実装時の熱が加わった場合 , 界面剥離発生による耐湿性の低下やパッケージクラックが発生することがあります。以下
の点にご注意ください。
(1) 急激な温度変化のある所では製品に水分の結露が起こります。このような環境を避けて , 温度変化の少ない場所に
保管してください。
(2) 製品の保管場所はドライボックスの使用を推奨します。相対湿度 70 %RH 以下 , 温度 5°C ~ 30 °C で保管をお願いし
ます。
ドライパッケージを開封した場合には湿度 40% ~ 70%RH を推奨いたします。
(3) 当社では必要に応じて半導体デバイスの梱包材として防湿性の高いアルミラミネート袋を用い , 乾燥剤としてシリ
カゲルを使用しております。半導体デバイスはアルミラミネート袋に入れて密封して保管してください。
(4) 腐食性ガスの発生する場所や塵埃の多い所は避けてください。
・ベーキングについて
吸湿したパッケージはベーキング ( 加熱乾燥 ) を実施することにより除湿することが可能です。ベーキングは , 当社の推
奨する条件で実施してください。
条件:125 °C/24 時間
26
DS702–00018–1v0-J
MB95710L/770L シリーズ
・静電気
半導体デバイスは静電気による破壊を起こしやすいため , 以下の点についてご注意ください。
(1) 作業環境の相対湿度は 40 % ~ 70 %RH にしてください。
除電装置 ( イオン発生装置 ) の使用なども必要に応じて検討してください。
(2) 使用するコンベア , 半田槽 , 半田ゴテ , および周辺付帯設備は大地に接地してください。
(3) 人体の帯電防止のため , 指輪または腕輪などから高抵抗 (1 MΩ 程度 ) で大地に接地したり , 導電性の衣服・靴を着用
し , 床に導電マットを敷くなど帯電電荷を最小限に保つようにしてください。
(4) 治具 , 計器類は , 接地または帯電防止化を実施してください。
(5) 組立完了基板の収納時 , 発泡スチロールなどの帯電し易い材料の使用は避けてください。
3. 使用環境に関する注意事項
半導体デバイスの信頼性は , 先に述べました周囲温度とそれ以外の環境条件にも依存します。ご使用にあたっては , 以下
の点にご注意ください。
(1) 湿度環境
高湿度環境下での長期の使用は , デバイス自身だけでなくプリント基板等にもリーク性の不具合が発生する場合が
あります。高湿度が想定される場合は , 防湿処理を施す等の配慮をお願いします。
(2) 静電気放電
半導体デバイスの直近に高電圧に帯電したものが存在すると , 放電が発生し誤動作の原因となることがあります。
このような場合 , 帯電の防止または放電の防止の処置をお願いします。
(3) 腐食性ガス , 塵埃 , 油
腐食性ガス雰囲気中や , 塵埃 , 油等がデバイスに付着した状態で使用すると , 化学反応によりデバイスに悪影響を及
ぼす場合があります。このような環境下でご使用の場合は , 防止策についてご検討ください。
(4) 放射線・宇宙線
一般のデバイスは , 設計上 , 放射線 , 宇宙線にさらされる環境を想定しておりません。したがって , これらを遮蔽し
てご使用ください。
(5) 発煙・発火
発火物の近くでは , ご使用にならないでください。発煙・発火
樹脂モールド型のデバイスは , 不燃性ではありません。
しますと , その際に毒性を持ったガスが発生する恐れがあります。
その他 , 特殊な環境下でのご使用をお考えの場合は , 営業部門にご相談ください。
最新の取扱上のご注意については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/jp/handling-j.pdf
DS702–00018–1v0-J
27
MB95710L/770L シリーズ
■ デバイス使用上の注意
• ラッチアップの防止
使用に際して , 印加する電圧が最大定格電圧を超えないようにしてください。
CMOS IC では , 中耐圧端子でも高耐圧端子でもない入出力端子に VCC より高い電圧や VSS より低い電圧が印加された
場合 , または「■ 電気的特性」の「1. 絶対最大定格」に示す電源電圧の定格範囲外の電圧が VCC 端子または VSS 端子に印
加された場合 , ラッチアップ現象が発生することがあります。
ラッチアップ現象が発生すると電源電流が激増し , 素子が熱破壊する恐れがあります。
• 供給電圧の安定化
供給電圧は , 安定させてください。
電源電圧が急激に変動すると , たとえ変動が VCC 電源電圧の動作保証範囲内であっても , 誤動作を生じることがあり
ます。
電圧安定化の基準として , 商用周波数 (50 Hz / 60 Hz) での VCC リプル変動 (P-P 値 ) は , 標準 VCC 値の 10% 以下に , ま
た電源の切換え時などの瞬時変化においては , 過渡変動率が 0.1 V/ms 以下になるよう電圧変動を抑えてください。
• 外部クロック使用時の注意
外部クロック使用時において , パワーオンリセット , サブクロックモードまたはストップモード解除時には , 発振安定
待ち時間が発生します。
■ 端子接続について
• 未使用端子の処理
入力に用いる未使用端子を開放のままにしておくと , 誤動作およびラッチアップ現象による永久破壊の原因になるこ
とがあります。使用していない入力端子は 2 kΩ 以上の抵抗を介してプルアップまたはプルダウンの処理をしてくださ
い。使用していない入出力端子は , 出力状態に設定して開放とするか , 入力状態に設定して入力端子と同じ処理をして
ください。使用していない出力端子は , 開放としてください。
• 電源端子
不要輻射の低減 , グランドレベルの上昇によるストローブ信号の誤動作の防止 , 総出力電流規格を遵守などのために ,
必ず VCC 端子と VSS 端子をデバイスの外部で電源とグランドに接続してください。また , 電流供給源と VCC 端子および
VSS 端子は低インピーダンスで接続してください。
本デバイスに近い位置で , VCC 端子と VSS 端子の間に 1.0 µF 程度のセラミックコンデンサをバイパスコンデンサとし
て接続することをお勧めいたします。
• DBG 端子
DBG 端子を 2 kΩ 以上の外部のプルアップ抵抗に接続してください。
パワーオン後 , リセット出力が解除されるまでの間 , DBG 端子が “L” レベルのままにならないようにしてください。
DBG 端子はデバッグモード時に通信端子となります。実際のプルアップ抵抗値は , 使用するツールや配線長に依存す
るため , ツールのドキュメントに従ってプルアップ抵抗を選択してください。
• RST 端子
RST 端子を 2 kΩ 以上の外部のプルアップ抵抗に接続してください。
ノイズによってデバイスが意図せずにリセットモードに入るのを防止するため , プリント基板のレイアウトを設計す
るときは , RST 端子とプルアップ抵抗間の配線距離 , および VCC 端子とプルアップ抵抗間の配線距離を最小限にして
ください。
パワーオン後 , PF2/RST 端子はリセット入出力端子として機能します。また , リセット出力は SYSC レジスタの RSTOE
ビットによって許可でき , リセット入力機能または汎用入出力機能は SYSC レジスタの RSTEN ビットによって選択で
きます。
• アナログ電源
AVCC 端子は常に VCC 端子と同電位で使用してください。VCC > AVCC の場合には , AN00 ~ AN07 を通して電流が流れ
る場合があります。
• 8/12 ビット A/D コンバータの電源端子処理
8/12 ビット A/D コンバータを使用しない場合でも , AVCC = VCC, AVSS = VSS となるように接続してください。
AVCC 端子にノイズが乗っていると , 精度を低下させる原因となる可能性があります。そこで , 0.1 µF 程度のセラミック
コンデンサをバイパスコンデンサとして , 本デバイス周辺の AVCC 端子と AVSS 端子間に接続してください。
28
DS702–00018–1v0-J
MB95710L/770L シリーズ
• C 端子
セラミックコンデンサまたは同程度の周波数特性のコンデンサを使用してください。Vcc 端子のバイパスコンデンサ
は CS 以上の容量値のコンデンサを使用してください。バイパスコンデンサ CS への接続は下図を参照してください。ノ
イズによってデバイスが意図せずに不明なモードに入るのを防止するため , プリント基板のレイアウトを設計すると
きは , C 端子から CS への距離および CS から VSS 端子への距離を最小限にしてください。
• DBG / RST / C 端子接続図
DBG
C
RST
Cs
• シリアル通信に関する注意事項
シリアル通信においては , ノイズなどにより間違ったデータを受信する可能性があります。そのため , ノイズを抑える
ボードの設計をしてください。
また , 万が一ノイズなどの影響により誤ったデータを受信した場合を考慮し , データの最終部にチェックサムなどを
付加してエラー検出を行ってください。エラーが検出された場合には , 再送を行うなどの処理をしてください。
DS702–00018–1v0-J
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MB95710L/770L シリーズ
■ ブロックダイヤグラム (MB95710L シリーズ )
F2MC-8FX CPU
PF2*1/RST*2
PF0/X0
LVD付きリセット
セキュリティ付きフラッシュ
(60/36/20 Kバイト)
*2
PF1/X1*2
PG1/X0A*2
発振器回路
RAM (2048/1024/512バイト)
CR発振器
割込みコントローラ
PG2/X1A*2
クロック制御
P52/TO00
8/16ビット複合タイマch. 0
C
P50/TO01
時計カウンタ
P12*1/DBG
P51/EC0
オンチップデバッグ
P00/AN00~P07/AN07
8/12ビットA/Dコンバータ
P13/ADTG
ワイルドレジスタ
4 COMモード:
P00/INT00~P07/INT07
外部割込み
UART/SIO ch. 0
P14/UCK0
内部バス
P10/UI0
P11/UO0
LCDC
(4 COMまたは8 COM)
P04/UI1
P03/UO1
UART/SIO ch. 1
8 COMモード:
P90/V4~P94/V0
P90/V4~P94/V0
PA0/COM0~PA3/COM3
PA0/COM0~PA7/COM7
PB0/SEG00, PB1/SEG01
PB0/SEG00, PB1/SEG01
PC0/SEG02~PC7/SEG09
PC0/SEG02~PC7/SEG09
P60/SEG10~P67/SEG17
P60/SEG10~P67/SEG17
P43/SEG18~P40/SEG21
P43/SEG18~P40/SEG21
PE0/SEG22~PE7/SEG29
PE0/SEG22~PE7/SEG29
P07/SEG30~P01/SEG36
P07/SEG30~P02/SEG35
PB2/SEG37~PB4/SEG39
P05/UCK1
*3
P01/UI2
P00/UO2
UART/SIO ch. 2
P02/UCK2
P20/PPG00
P21/PPG01
8/16ビットPPG ch. 0
16ビットリロードタイマch. 0
P52/TI0
P53/TO0
PE6/TO10
8/16ビット複合タイマch. 1
PE5/TO11
PE7/EC1
P16/PPG10
P15/PPG11
8/16ビットPPG ch. 1
P21/CMP0_P
P22*1/SCL
P23*1/SDA
I2Cバスインタフェースch. 0
ポート
コンパレータch. 0
P20/CMP0_N
P17/CMP0_O
ポート
Vcc
Vss
*1: P12, P22, P23とPF2はN-chオープンドレイン端子です。
*2: ソフトウェア選択
*3: イベントカウンタ動作モードが許可されるとき, 8/16ビット複合タイマch. 1と16ビットリロードタイマch. 0は, イベントカウンタとして使用できます。
30
DS702–00018–1v0-J
MB95710L/770L シリーズ
■ ブロックダイヤグラム (MB95770L シリーズ )
F2MC-8FX CPU
PF2*1/RST*2
LVD付きリセット
セキュリティ付きフラッシュ
(60/36/20 Kバイト)
*2
PF0/X0
PF1/X1*2
PG1/X0A*2
発振器回路
RAM (2048/1024/512バイト)
CR発振器
割込みコントローラ
PG2/X1A*2
クロック制御
P01/TO00
8/16ビット複合タイマch. 0
C
P13/TO01
時計カウンタ
P12*1/DBG
P14/EC0
オンチップデバッグ
P00/AN00~P07/AN07
8/12ビットA/Dコンバータ
P13/ADTG
ワイルドレジスタ
P00/INT00~P07/INT07
UART/SIO ch. 0
P14/UCK0
内部バス
P10/UI0
P11/UO0
4 COMモード:
外部割込み
LCDC
(4 COMまたは8 COM)
P04/UI1
P03/UO1
UART/SIO ch. 1
8 COMモード:
P90/V4~P93/V1
P90/V4~P93/V1
PA0/COM0~PA3/COM3
PA0/COM0~PA7/COM7
PB0/SEG00, PB1/SEG01
PB0/SEG00, PB1/SEG01
PC0/SEG02~PC3/SEG05
PC0/SEG02~PC3/SEG05
P60/SEG06~P67/SEG13
P60/SEG06~P67/SEG13
PE0/SEG14~PE7/SEG21
PE0/SEG14~PE7/SEG21
P07/SEG22~P00/SEG29
P07/SEG22~P02/SEG27
P16/SEG30, P15/SEG31
P05/UCK1
*3
P01/UI2
P00/UO2
UART/SIO ch. 2
P02/UCK2
P20/PPG00
P21/PPG01
8/16ビットPPG ch. 0
16ビットリロードタイマch. 0
P14/TI0
P10/TO0
PE6/TO10
8/16ビット複合タイマch. 1
PE5/TO11
PE7/EC1
P16/PPG10
P15/PPG11
8/16ビットPPG ch. 1
P21/CMP0_P
P22*1/SCL
P23*1/SDA
I2Cバスインタフェースch. 0
ポート
コンパレータch. 0
P20/CMP0_N
P17/CMP0_O
ポート
Vcc
Vss
*1: P12, P22, P23とPF2はN-chオープンドレイン端子です。
*2: ソフトウェア選択
*3: イベントカウンタ動作モードが許可されるとき, 8/16ビット複合タイマch. 1と16ビットリロードタイマch. 0は, イベントカウンタとして使用できます。
DS702–00018–1v0-J
31
MB95710L/770L シリーズ
■ CPU コア
• メモリ空間
MB95710L/770L シリーズのメモリ空間は 64 K バイト で , I/O 領域 , 拡張 I/O 領域 , データ領域とプログラム領域によっ
て構成されます。メモリ空間の中には汎用レジスタ , ベクタテーブルなど特定の用途に使用される領域があります。
MB95710L/770L シリーズのメモリマップを以下に示します。
• メモリマップ
MB95F714E/F714L
MB95F774E/F774L
0x0000
0x0080
0x0090
0x0100
0x0200
0x0290
I/O領域
アクセス禁止
RAM 512バイト
レジスタ
MB95F716E/F716L
MB95F776E/F776L
0x0000
0x0080
0x0090
0x0100
0x0200
I/O領域
アクセス禁止
RAM 1 Kバイト
レジスタ
MB95F718E/F718L
MB95F778E/F778L
0x0000
0x0080
0x0090
0x0100
0x0200
I/O領域
アクセス禁止
RAM 2 Kバイト
レジスタ
0x0490
アクセス禁止
0x0890
アクセス禁止
アクセス禁止
0x0F80
拡張I/O領域
0x0F80
拡張I/O領域
0x1000
0x1000
フラッシュメモリ4 Kバイト
0x0F80
拡張I/O領域
0x1000
フラッシュメモリ4 Kバイト
0x2000
0x2000
アクセス禁止
アクセス禁止
0x8000
フラッシュメモリ60 Kバイト
フラッシュメモリ32 Kバイト
0xC000
フラッシュメモリ16 Kバイト
0xFFFF
32
0xFFFF
0xFFFF
DS702–00018–1v0-J
MB95710L/770L シリーズ
■ メモリ空間
MB95710L/770L シリーズのメモリ空間は 64K バイトで , I/O 領域 , 拡張 I/O 領域 , データ領域 , プログラム領域によって
構成されています。メモリ空間には , 汎用レジスタやベクタテーブルなど , 特定の用途に使用される領域があります。
• I/O 領域 ( アドレス : 0x0000 ~ 0x007F)
• この領域には , 内蔵する周辺機能の制御レジスタ , データレジスタが配置されています。
• I/O 領域はメモリ空間の一部に割り当てられているため , メモリにアクセスする場合と同様にアクセスできます。ま
た , ダイレクトアドレッシング命令を用いることで , より高速にアクセスできます。
• 拡張 I/O 領域 ( アドレス : 0x0F80 ~ 0x0FFF)
• この領域には , 内蔵する周辺機能の制御レジスタ , データレジスタなどが配置されています。
• 拡張 I/O 領域はメモリ空間の一部に割り当てられているメモリにアクセスする場合と同様にアクセスできます。
• データ領域
• 内部データ領域としてスタティック RAM がデータ領域内に内蔵されています。
• 内部 RAM 容量は , 品種によって異なります。
• RAM領域のアドレス0x0090 ~ 0x00FFは,ダイレクトアドレッシング命令を用いることで,高速にアクセスできます。
• MB95F716E/F716L/F718E/F718L/F776E/F776L/F778E/F778L のアドレス 0x0090 ~ 0x047F は , 拡張ダイレクトアドレッ
シング領域です。ダイレクトバンクポインタの設定により , ダイレクトアドレッシング命令による高速アクセスが可
能となります。
• MB95F714E/F714L/F774E/F774L のアドレス 0x0090 ~ 0x028F は , 拡張ダイレクトアドレッシング領域です。ダイレ
クトバンクポインタの設定により , ダイレクトアドレッシング命令による高速アクセスが可能となります。
• 0x0100 ~ 0x01FF は , 汎用レジスタ領域として使用できます。
• プログラム領域
• 内部プログラム領域としてフラッシュメモリが内蔵されています。
• フラッシュメモリ容量は , 品種によって異なります。
• 0xFFC0 ~ 0xFFFF は , ベクタテーブルとして使用します。
• 0xFFBB ~ 0xFFBF は , 不揮発性レジスタのデータ保存に使用します。
DS702–00018–1v0-J
33
MB95710L/770L シリーズ
• メモリ空間マップ
0x0000
0x0080
0x0090
0x0100
I/O領域
ダイレクトアドレッシング領域
アクセス禁止
レジスタ
(汎用レジスタ領域)
拡張ダイレクトアドレッシング領域
0x0200
0x047F
データ領域
0x088F
0x0890
アクセス禁止
0x0F80
0x0FFF
0x1000
拡張I/O領域
プログラム領域
0xFFC0
0xFFFF
34
ベクタテーブル領域
DS702–00018–1v0-J
MB95710L/770L シリーズ
■ 特定用途の領域
特定の用途の領域には , 汎用レジスタ領域とベクタテーブル領域があります。
• 汎用レジスタ領域 ( アドレス : 0x0100 ~ 0x01FF)
• 8 ビットの演算や転送などに使用する補助的レジスタが配置されています。
• RAM 領域の一部に割り当てられており , 通常の RAM としても使用できます。
• 汎用レジスタとして使用すると , 汎用レジスタアドレッシングによって , 短い命令で高速にアクセスできます。
• 不揮発性レジスタデータ領域 ( アドレス : 0xFFBB ~ 0xFFBF)
• 0xFFBB ~ 0xFFBF までの領域は不揮発性レジスタのデータの保存用として使用します。詳細は , 「New 8FX
MB95710L/770Lシリーズハードウェアマニュアル」の「第28章 不揮発性レジスタ(NVR)の機能」を参照してください。
• ベクタテーブル領域 ( アドレス : 0xFFC0 ~ 0xFFFF)
• ベクタコール命令 (CALLV), 割込みおよびリセットのベクタテーブルとして使用します。
• フラッシュメモリ領域の最上部に割り当てられており , それぞれのベクタテーブルのアドレスに対応する処理ルー
チンの開始アドレスをデータとして設定します。
「■ 割込み要因のテーブル」は , ベクタコール命令 , 割込みおよびリセットに対応して参照されるベクタテーブルのア
ドレスを示します。
詳細は「New 8FX MB95710L/770L シリーズハードウェアマニュアル」の「第 4 章 リセット」
「第
,
5 章 割込み」および「付
録」の「A.2 特殊な命令について ■ 特殊な命令について ● CALLV #vct」を参照してください。
• ダイレクトバンクポインタとアクセス領域
ダイレクトバンクポインタ (DP[2:0])
オペランドで指定された dir
アクセス領域
0bXXX( マッピングに影響しません )
0x0000 ~ 0x007F
0x0000 ~ 0x007F
0b000 ( 初期値 )
0x0090 ~ 0x00FF
0x0090 ~ 0x00FF
0b001
0x0100 ~ 0x017F
0b010
0x0180 ~ 0x01FF
0b011
0x0200 ~ 0x027F
0b100
0x0080 ~ 0x00FF
0x0280 ~ 0x02FF *
0b101
0x0300 ~ 0x037F
0b110
0x0380 ~ 0x03FF
0b111
0x0400 ~ 0x047F
*: MB95F714E/F714L/F774E/F774L では , メモリの容量制限により , 使用可能なアクセス領域は “0x028F” までとなります。
DS702–00018–1v0-J
35
MB95710L/770L シリーズ
■ I/O マップ (MB95710L シリーズ )
アドレス レジスタ略称
レジスタ名称
R/W
初期値
0x0000
PDR0
ポート 0 データレジスタ
R/W
0b00000000
0x0001
DDR0
ポート 0 方向レジスタ
R/W
0b00000000
0x0002
PDR1
ポート 1 データレジスタ
R/W
0b00000000
0x0003
DDR1
ポート 1 方向レジスタ
R/W
0b00000000
0x0004
—
0x0005
WATR
0x0006
PLLC
0x0007
0x0008
( 使用禁止 )
—
—
発振安定待ち時間設定レジスタ
R/W
0b11111111
PLL 制御レジスタ
R/W
0b000X0000
SYCC
システムクロック制御レジスタ
R/W
0bXXX11011
STBC
スタンバイ制御レジスタ
R/W
0b00000000
0x0009
RSRR
リセット要因レジスタ
R/W
0b000XXXXX
0x000A
TBTC
タイムベースタイマ制御レジスタ
R/W
0b00000000
0x000B
WPCR
時計プリスケーラ制御レジスタ
R/W
0b00000000
0x000C
WDTC
ウォッチドッグタイマ制御レジスタ
R/W
0b00XX0000
0x000D
SYCC2
システムクロック制御レジスタ 2
R/W
0bXXXX0011
0x000E
PDR2
ポート 2 データレジスタ
R/W
0b00000000
0x000F
DDR2
ポート 2 方向レジスタ
R/W
0b00000000
0x0010,
0x0011
—
—
—
0x0012
PDR4
ポート 4 データレジスタ
R/W
0b00000000
0x0013
DDR4
ポート 4 方向レジスタ
R/W
0b00000000
0x0014
PDR5
ポート 5 データレジスタ
R/W
0b00000000
0x0015
DDR5
ポート 5 方向レジスタ
R/W
0b00000000
0x0016
PDR6
ポート 6 データレジスタ
R/W
0b00000000
0x0017
DDR6
ポート 6 方向レジスタ
R/W
0b00000000
0x0018
~
0x001B
—
—
—
0x001C
PDR9
ポート 9 データレジスタ
R/W
0b00000000
0x001D
DDR9
ポート 9 方向レジスタ
R/W
0b00000000
0x001E
PDRA
ポート A データレジスタ
R/W
0b00000000
0x001F
DDRA
ポート A 方向レジスタ
R/W
0b00000000
0x0020
PDRB
ポート B データレジスタ
R/W
0b00000000
0x0021
DDRB
ポート B 方向レジスタ
R/W
0b00000000
0x0022
PDRC
ポート C データレジスタ
R/W
0b00000000
0x0023
DDRC
ポート C 方向レジスタ
R/W
0b00000000
0x0024,
0x0025
—
—
—
( 使用禁止 )
( 使用禁止 )
( 使用禁止 )
0x0026
PDRE
ポート E データレジスタ
R/W
0b00000000
0x0027
DDRE
ポート E 方向レジスタ
R/W
0b00000000
0x0028
PDRF
ポート F データレジスタ
R/W
0b00000000
0x0029
DDRF
ポート F 方向レジスタ
R/W
0b00000000
0x002A
PDRG
ポート G データレジスタ
R/W
0b00000000
0x002B
DDRG
ポート G 方向レジスタ
R/W
0b00000000
0x002C
—
—
—
( 使用禁止 )
( 続く )
36
DS702–00018–1v0-J
MB95710L/770L シリーズ
アドレス レジスタ略称
レジスタ名称
R/W
初期値
0x002D
PUL1
ポート 1 プルアップレジスタ
R/W
0b00000000
0x002E
PUL2
ポート 2 プルアップレジスタ
R/W
0b00000000
0x002F,
0x0030
—
—
—
0x0031
PUL5
R/W
0b00000000
0x0032
~
0x0034
—
—
—
0x0035
PULG
ポート G プルアップレジスタ
R/W
0b00000000
0x0036
T01CR1
8/16 ビット複合タイマ 01 ステータス制御レジスタ 1
R/W
0b00000000
0x0037
T00CR1
8/16 ビット複合タイマ 00 ステータス制御レジスタ 1
R/W
0b00000000
0x0038
T11CR1
8/16 ビット複合タイマ 11 ステータス制御レジスタ 1
R/W
0b00000000
0x0039
T10CR1
8/16 ビット複合タイマ 10 ステータス制御レジスタ 1
R/W
0b00000000
0x003A
PC01
8/16 ビット PPG01 制御レジスタ
R/W
0b00000000
0x003B
PC00
8/16 ビット PPG00 制御レジスタ
R/W
0b00000000
0x003C
PC11
8/16 ビット PPG11 制御レジスタ
R/W
0b00000000
0x003D
PC10
8/16 ビット PPG10 制御レジスタ
R/W
0b00000000
0x003E
TMCSRH0
16 ビットリロードタイマ制御ステータスレジスタ ( 上位 ) ch. 0
R/W
0b00000000
0x003F
TMCSRL0
16 ビットリロードタイマ制御ステータスレジスタ ( 下位 ) ch. 0
R/W
0b00000000
—
—
( 使用禁止 )
ポート 5 プルアップレジスタ
( 使用禁止 )
0x0040
( 使用禁止 )
~
0x0047
—
0x0048
EIC00
外部割込み回路制御レジスタ ch. 0/ch. 1
R/W
0b00000000
0x0049
EIC10
外部割込み回路制御レジスタ ch. 2/ch. 3
R/W
0b00000000
0x004A
EIC20
外部割込み回路制御レジスタ ch. 4/ch. 5
R/W
0b00000000
0x004B
EIC30
外部割込み回路制御レジスタ ch. 6/ch. 7
R/W
0b00000000
0x004C,
0x004D
—
—
—
0x004E
LVDC
0x004F
LCDCC2
0x0050
CMR0
( 使用禁止 )
LVD 制御レジスタ
R/W
0b00000100
LCDC 制御レジスタ 2
R/W
0b00010100
コンパレータ制御レジスタ ch. 0
R/W
0b00000001
—
—
0x0051
~
0x0055
—
( 使用禁止 )
0x0056
SMC10
UART/SIO シリアルモード制御レジスタ 1 ch. 0
R/W
0b00000000
0x0057
SMC20
UART/SIO シリアルモード制御レジスタ 2 ch. 0
R/W
0b00100000
0x0058
SSR0
UART/SIO シリアルステータスアンドデータレジスタ ch. 0
R/W
0b00000001
0x0059
TDR0
UART/SIO シリアル出力データレジスタ ch. 0
R/W
0b00000000
0x005A
RDR0
UART/SIO シリアル入力データレジスタ ch. 0
R
0b00000000
0x005B
SMC11
UART/SIO シリアルモード制御レジスタ 1 ch. 1
R/W
0b00000000
0x005C
SMC21
UART/SIO シリアルモード制御レジスタ 2 ch. 1
R/W
0b00100000
0x005D
SSR1
UART/SIO シリアルステータスアンドデータレジスタ ch. 1
R/W
0b00000001
0x005E
TDR1
UART/SIO シリアル出力データレジスタ ch. 1
R/W
0b00000000
0x005F
RDR1
UART/SIO シリアル入力データレジスタ ch. 1
R
0b00000000
( 続く )
DS702–00018–1v0-J
37
MB95710L/770L シリーズ
アドレス レジスタ略称
レジスタ名称
R/W
初期値
0x0060
IBCR00
I C バス制御レジスタ 0 ch. 0
R/W
0b00000000
0x0061
IBCR10
I C バス制御レジスタ 1 ch. 0
R/W
0b00000000
0x0062
IBSR0
I2C バスステータスレジスタ ch. 0
R/W
0b00000000
0x0063
IDDR0
I C データレジスタ ch. 0
R/W
0b00000000
0x0064
IAAR0
I C アドレスレジスタ ch. 0
R/W
0b00000000
0x0065
ICCR0
I C クロック制御レジスタ ch. 0
R/W
0b00000000
0x0066
SMC12
UART/SIO シリアルモード制御レジスタ 1 ch. 2
R/W
0b00000000
0x0067
SMC22
UART/SIO シリアルモード制御レジスタ 2 ch. 2
R/W
0b00100000
2
2
2
2
2
0x0068
SSR2
UART/SIO シリアルステータスアンドデータレジスタ ch. 2
R/W
0b00000001
0x0069
TDR2
UART/SIO シリアル出力データレジスタ ch. 2
R/W
0b00000000
0x006A
RDR2
UART/SIO シリアル入力データレジスタ ch. 2
R
0b00000000
0x006B
ADC3
8/12 ビット A/D コンバータ制御レジスタ 3
R/W
0b01111100
0x006C
ADC1
8/12 ビット A/D コンバータ制御レジスタ 1
R/W
0b00000000
0x006D
ADC2
8/12 ビット A/D コンバータ制御レジスタ 2
R/W
0b00000000
0x006E
ADDH
8/12 ビット A/D コンバータデータレジスタ ( 上位 )
R/W
0b00000000
0x006F
ADDL
8/12 ビット A/D コンバータデータレジスタ ( 下位 )
R/W
0b00000000
0x0070
WCSR
時計カウンタ制御レジスタ
R/W
0b00000000
0x0071
FSR2
フラッシュメモリステータスレジスタ 2
R/W
0b00000000
0x0072
FSR
フラッシュメモリステータスレジスタ
R/W
0b000X0000
0x0073
SWRE0
フラッシュメモリセクタ書込み制御レジスタ 0
R/W
0b00000000
0x0074
FSR3
フラッシュメモリステータスレジスタ 3
R
0b000XXXXX
0x0075
FSR4
フラッシュメモリステータスレジスタ 4
R/W
0b00000000
0x0076
WREN
ワイルドレジスタアドレス比較許可レジスタ
R/W
0b00000000
0x0077
WROR
ワイルドレジスタデータテスト設定レジスタ
R/W
0b00000000
0x0078
—
—
—
0x0079
ILR0
割込みレベル設定レジスタ 0
R/W
0b11111111
0x007A
ILR1
割込みレベル設定レジスタ 1
R/W
0b11111111
0x007B
ILR2
割込みレベル設定レジスタ 2
R/W
0b11111111
0x007C
ILR3
割込みレベル設定レジスタ 3
R/W
0b11111111
0x007D
ILR4
割込みレベル設定レジスタ 4
R/W
0b11111111
0x007E
ILR5
割込みレベル設定レジスタ 5
R/W
0b11111111
0x007F
—
0x0F80
WRARH0
0x0F81
WRARL0
0x0F82
WRDR0
0x0F83
0x0F84
レジスタバンクポインタ (RP) とダイレクトバンクポインタ (DP)
のミラー
( 使用禁止 )
—
—
ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 0
R/W
0b00000000
ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 0
R/W
0b00000000
ワイルドレジスタデータ設定レジスタ ch. 0
R/W
0b00000000
WRARH1
ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 1
R/W
0b00000000
WRARL1
ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 1
R/W
0b00000000
0x0F85
WRDR1
ワイルドレジスタデータ設定レジスタ ch. 1
R/W
0b00000000
0x0F86
WRARH2
ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 2
R/W
0b00000000
0x0F87
WRARL2
ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 2
R/W
0b00000000
0x0F88
WRDR2
ワイルドレジスタデータ設定レジスタ ch. 2
R/W
0b00000000
—
—
0x0F89
~
0x0F91
—
( 使用禁止 )
( 続く )
38
DS702–00018–1v0-J
MB95710L/770L シリーズ
アドレス レジスタ略称
レジスタ名称
R/W
初期値
0x0F92
T01CR0
8/16 ビット複合タイマ 01 ステータス制御レジスタ 0
R/W
0b00000000
0x0F93
T00CR0
8/16 ビット複合タイマ 00 ステータス制御レジスタ 0
R/W
0b00000000
0x0F94
T01DR
8/16 ビット複合タイマ 01 データレジスタ
R/W
0b00000000
0x0F95
T00DR
8/16 ビット複合タイマ 00 データレジスタ
R/W
0b00000000
0x0F96
TMCR0
8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ
R/W
0b00000000
0x0F97
T11CR0
8/16 ビット複合タイマ 11 ステータス制御レジスタ 0
R/W
0b00000000
0x0F98
T10CR0
8/16 ビット複合タイマ 10 ステータス制御レジスタ 0
R/W
0b00000000
0x0F99
T11DR
8/16 ビット複合タイマ 11 データレジスタ
R/W
0b00000000
0x0F9A
T10DR
8/16 ビット複合タイマ 10 データレジスタ
R/W
0b00000000
0x0F9B
TMCR1
8/16 ビット複合タイマ 10/11 タイマモード制御レジスタ
R/W
0b00000000
0x0F9C
PPS01
8/16 ビット PPG01 周期設定バッファレジスタ
R/W
0b11111111
0x0F9D
PPS00
8/16 ビット PPG00 周期設定バッファレジスタ
R/W
0b11111111
0x0F9E
PDS01
8/16 ビット PPG01 デューディ設定バッファレジスタ
R/W
0b11111111
0x0F9F
PDS00
8/16 ビット PPG00 デューディ設定バッファレジスタ
R/W
0b11111111
0x0FA0
PPS11
8/16 ビット PPG11 周期設定バッファレジスタ
R/W
0b11111111
0x0FA1
PPS10
8/16 ビット PPG10 周期設定バッファレジスタ
R/W
0b11111111
0x0FA2
PDS11
8/16 ビット PPG11 デューディ設定バッファレジスタ
R/W
0b11111111
0x0FA3
PDS10
8/16 ビット PPG10 デューディ設定バッファレジスタ
R/W
0b11111111
0x0FA4
PPGS
8/16 ビット PPG 起動レジスタ
R/W
0b00000000
0x0FA5
REVC
8/16 ビット PPG 出力反転レジスタ
R/W
0b00000000
R/W
0b00000000
R/W
0b00000000
0x0FA6
0x0FA7
TMRH0
TMRLRH0
TMRL0
TMRLRL0
16 ビットリロードタイマタイマレジスタ ( 上位 ) ch. 0
16 ビットリロードタイマリロードレジスタ ( 上位 ) ch. 0
16 ビットリロードタイマタイマレジスタ ( 下位 ) ch. 0
16 ビットリロードタイマリロードレジスタ ( 下位 ) ch. 0
0x0FA8
PSSR0
UART/SIO 専用ボーレートジェネレータプリスケーラ選択レジ
スタ ch. 0
R/W
0b00000000
0x0FA9
BRSR0
UART/SIO 専用ボーレートジェネレータボーレート設定レジス
タ ch. 0
R/W
0b00000000
0x0FAA
PSSR1
UART/SIO 専用ボーレートジェネレータプリスケーラ選択レジ
スタ ch. 1
R/W
0b00000000
0x0FAB
BRSR1
UART/SIO 専用ボーレートジェネレータボーレート設定レジス
タ ch. 1
R/W
0b00000000
0x0FAC
PSSR2
UART/SIO 専用ボーレートジェネレータプリスケーラ選択レジ
スタ ch. 2
R/W
0b00000000
0x0FAD
BRSR2
UART/SIO 専用ボーレートジェネレータボーレート設定レジス
タ ch. 2
R/W
0b00000000
0x0FAE
—
0x0FAF
AIDRL
0x0FB0
LCDCC1
0x0FB1
—
( 使用禁止 )
—
—
A/D 入力禁止レジスタ ( 下位 )
R/W
0b00000000
LCDC 制御レジスタ 1
R/W
0b00000000
—
—
( 使用禁止 )
0x0FB2
LCDCE1
LCDC 許可レジスタ 1
R/W
0b00111110
0x0FB3
LCDCE2
LCDC 許可レジスタ 2
R/W
0b00000000
0x0FB4
LCDCE3
LCDC 許可レジスタ 3
R/W
0b00000000
0x0FB5
LCDCE4
LCDC 許可レジスタ 4
R/W
0b00000000
0x0FB6
LCDCE5
LCDC 許可レジスタ 5
R/W
0b00000000
( 続く )
DS702–00018–1v0-J
39
MB95710L/770L シリーズ
( 続き )
アドレス レジスタ略称
レジスタ名称
R/W
初期値
0x0FB7
LCDCE6
LCDC 許可レジスタ 6
R/W
0b00000000
0x0FB8
LCDCE7
LCDC 許可レジスタ 7
R/W
0b00000000
0x0FB9
LCDCB1
LCDC ブリンキング設定レジスタ 1
R/W
0b00000000
0x0FBA
LCDCB2
LCDC ブリンキング設定レジスタ 2
R/W
0b00000000
0x0FBB,
0x0FBC
—
—
—
0x0FBD
~
0x0FE0
LCDRAM
R/W
0b00000000
0x0FE1
—
—
—
0x0FE2
EVCR
イベントカウンタ制御レジスタ
R/W
0b00000000
0x0FE3
WCDR
時計カウンタデータレジスタ
R/W
0b00111111
( 使用禁止 )
LCDC ディスプレイ RAM (36 バイト )
( 使用禁止 )
0x0FE4
CRTH
メイン CR クロックトリミングレジスタ ( 上位 )
R/W
0b000XXXXX
0x0FE5
CRTL
メイン CR クロックトリミングレジスタ ( 下位 )
R/W
0b000XXXXX
0x0FE6
SYSC2
システム構成レジスタ 2
R/W
0b00000000
0x0FE7
CRTDA
メイン CR クロック温度依存補正レジスタ
R/W
0b000XXXXX
0x0FE8
SYSC
システム構成レジスタ
R/W
0b00111111
0x0FE9
CMCR
クロック監視制御レジスタ
R/W
0b00000000
0x0FEA
CMDR
クロック監視データレジスタ
R
0b00000000
0x0FEB
WDTH
ウォッチドッグタイマ選択 ID レジスタ ( 上位 )
R
0bXXXXXXXX
ウォッチドッグタイマ選択 ID レジスタ ( 下位 )
R
0bXXXXXXXX
—
—
R/W
0b01000000
—
—
0x0FEC
WDTL
0x0FED,
0x0FEE
—
0x0FEF
WICR
( 使用禁止 )
割込み端子選択回路制御レジスタ
0x0FF0
~
0x0FFF
—
( 使用禁止 )
• R/W についての説明
R/W :リード / ライト可能
R
:リードオンリ
• 初期値についての説明
0
:この ビットの初期値は “0” です。
1
:この ビットの初期値は “1” です。
X
:この ビットの初期値は不定です。
( 注意事項 )「( 使用禁止 )」のアドレスへの書込みは行わないでください。
「( 使用禁止 )」のアドレスを読み出した場合は
不定値が読み出されます。
40
DS702–00018–1v0-J
MB95710L/770L シリーズ
■ I/O マップ (MB95770L シリーズ )
アドレス レジスタ略称
レジスタ名称
R/W
初期値
0x0000
PDR0
ポート 0 データレジスタ
R/W
0b00000000
0x0001
DDR0
ポート 0 方向レジスタ
R/W
0b00000000
0x0002
PDR1
ポート 1 データレジスタ
R/W
0b00000000
0x0003
DDR1
ポート 1 方向レジスタ
R/W
0b00000000
0x0004
—
0x0005
WATR
0x0006
PLLC
0x0007
0x0008
( 使用禁止 )
—
—
発振安定待ち時間設定レジスタ
R/W
0b11111111
PLL 制御レジスタ
R/W
0b000X0000
SYCC
システムクロック制御レジスタ
R/W
0bXXX11011
STBC
スタンバイ制御レジスタ
R/W
0b00000000
0x0009
RSRR
リセット要因レジスタ
R/W
0b000XXXXX
0x000A
TBTC
タイムベースタイマ制御レジスタ
R/W
0b00000000
0x000B
WPCR
時計プリスケーラ制御レジスタ
R/W
0b00000000
0x000C
WDTC
ウォッチドッグタイマ制御レジスタ
R/W
0b00XX0000
0x000D
SYCC2
システムクロック制御レジスタ 2
R/W
0bXXXX0011
0x000E
PDR2
ポート 2 データレジスタ
R/W
0b00000000
0x000F
DDR2
ポート 2 方向レジスタ
R/W
0b00000000
0x0010
~
0x0015
—
—
—
0x0016
PDR6
ポート 6 データレジスタ
R/W
0b00000000
0x0017
DDR6
ポート 6 方向レジスタ
R/W
0b00000000
0x0018
~
0x001B
—
—
—
0x001C
PDR9
ポート 9 データレジスタ
R/W
0b00000000
0x001D
DDR9
ポート 9 方向レジスタ
R/W
0b00000000
0x001E
PDRA
ポート A データレジスタ
R/W
0b00000000
0x001F
DDRA
ポート A 方向レジスタ
R/W
0b00000000
0x0020
PDRB
ポート B データレジスタ
R/W
0b00000000
0x0021
DDRB
ポート B 方向レジスタ
R/W
0b00000000
0x0022
PDRC
ポート C データレジスタ
R/W
0b00000000
0x0023
DDRC
ポート C 方向レジスタ
R/W
0b00000000
0x0024,
0x0025
—
—
—
0x0026
PDRE
ポート E データレジスタ
R/W
0b00000000
0x0027
DDRE
ポート E 方向レジスタ
R/W
0b00000000
0x0028
PDRF
ポート F データレジスタ
R/W
0b00000000
( 使用禁止 )
( 使用禁止 )
( 使用禁止 )
0x0029
DDRF
ポート F 方向レジスタ
R/W
0b00000000
0x002A
PDRG
ポート G データレジスタ
R/W
0b00000000
0x002B
DDRG
ポート G 方向レジスタ
R/W
0b00000000
0x002C
—
—
—
0x002D
PUL1
ポート 1 プルアップレジスタ
R/W
0b00000000
0x002E
PUL2
ポート 2 プルアップレジスタ
R/W
0b00000000
( 使用禁止 )
( 続く )
DS702–00018–1v0-J
41
MB95710L/770L シリーズ
アドレス レジスタ略称
レジスタ名称
R/W
初期値
( 使用禁止 )
—
—
ポート G プルアップレジスタ
R/W
0b00000000
0x002F
~
0x0034
—
0x0035
PULG
0x0036
T01CR1
8/16 ビット複合タイマ 01 ステータス制御レジスタ 1
R/W
0b00000000
0x0037
T00CR1
8/16 ビット複合タイマ 00 ステータス制御レジスタ 1
R/W
0b00000000
0x0038
T11CR1
8/16 ビット複合タイマ 11 ステータス制御レジスタ 1
R/W
0b00000000
0x0039
T10CR1
8/16 ビット複合タイマ 10 ステータス制御レジスタ 1
R/W
0b00000000
0x003A
PC01
8/16 ビット PPG01 制御レジスタ
R/W
0b00000000
0x003B
PC00
8/16 ビット PPG00 制御レジスタ
R/W
0b00000000
0x003C
PC11
8/16 ビット PPG11 制御レジスタ
R/W
0b00000000
0x003D
PC10
8/16 ビット PPG10 制御レジスタ
R/W
0b00000000
0x003E
TMCSRH0
16 ビットリロードタイマ制御ステータスレジスタ ( 上位 ) ch. 0
R/W
0b00000000
0x003F
TMCSRL0
16 ビットリロードタイマ制御ステータスレジスタ ( 下位 ) ch. 0
R/W
0b00000000
—
—
0x0040
( 使用禁止 )
~
0x0047
—
0x0048
EIC00
外部割込み回路制御レジスタ ch. 0/ch. 1
R/W
0b00000000
0x0049
EIC10
外部割込み回路制御レジスタ ch. 2/ch. 3
R/W
0b00000000
0x004A
EIC20
外部割込み回路制御レジスタ ch. 4/ch. 5
R/W
0b00000000
外部割込み回路制御レジスタ ch. 6/ch. 7
R/W
0b00000000
—
—
LVD 制御レジスタ
R/W
0b00000100
LCDC 制御レジスタ 2
R/W
0b00010100
コンパレータ制御レジスタ ch. 0
R/W
0b00000001
—
—
0x004B
EIC30
0x004C,
0x004D
—
0x004E
LVDC
0x004F
LCDCC2
0x0050
CMR0
( 使用禁止 )
0x0051
( 使用禁止 )
~
0x0055
—
0x0056
SMC10
UART/SIO シリアルモード制御レジスタ 1 ch. 0
R/W
0b00000000
0x0057
SMC20
UART/SIO シリアルモード制御レジスタ 2 ch. 0
R/W
0b00100000
0x0058
SSR0
UART/SIO シリアルステータスアンドデータレジスタ ch. 0
R/W
0b00000001
0x0059
TDR0
UART/SIO シリアル出力データレジスタ ch. 0
R/W
0b00000000
0x005A
RDR0
UART/SIO シリアル入力データレジスタ ch. 0
R
0b00000000
0x005B
SMC11
UART/SIO シリアルモード制御レジスタ 1 ch. 1
R/W
0b00000000
0x005C
SMC21
UART/SIO シリアルモード制御レジスタ 2 ch. 1
R/W
0b00100000
0x005D
SSR1
UART/SIO シリアルステータスアンドデータレジスタ ch. 1
R/W
0b00000001
0x005E
TDR1
UART/SIO シリアル出力データレジスタ ch. 1
R/W
0b00000000
0x005F
RDR1
UART/SIO シリアル入力データレジスタ ch. 1
0x0060
IBCR00
0x0061
IBCR10
0x0062
R
0b00000000
I C バス制御レジスタ 0 ch. 0
R/W
0b00000000
I2C バス制御レジスタ 1 ch. 0
R/W
0b00000000
IBSR0
I C バスステータスレジスタ ch. 0
R/W
0b00000000
0x0063
IDDR0
I C データレジスタ ch. 0
R/W
0b00000000
0x0064
IAAR0
I C アドレスレジスタ ch. 0
R/W
0b00000000
0x0065
ICCR0
I2C クロック制御レジスタ ch. 0
R/W
0b00000000
2
2
2
2
( 続く )
42
DS702–00018–1v0-J
MB95710L/770L シリーズ
アドレス レジスタ略称
レジスタ名称
R/W
初期値
0x0066
SMC12
UART/SIO シリアルモード制御レジスタ 1 ch. 2
R/W
0b00000000
0x0067
SMC22
UART/SIO シリアルモード制御レジスタ 2 ch. 2
R/W
0b00100000
0x0068
SSR2
UART/SIO シリアルステータスアンドデータレジスタ ch. 2
R/W
0b00000001
0x0069
TDR2
UART/SIO シリアル出力データレジスタ ch. 2
R/W
0b00000000
0x006A
RDR2
UART/SIO シリアル入力データレジスタ ch. 2
0x006B
ADC3
0x006C
ADC1
0x006D
R
0b00000000
8/12 ビット A/D コンバータ制御レジスタ 3
R/W
0b01111100
8/12 ビット A/D コンバータ制御レジスタ 1
R/W
0b00000000
ADC2
8/12 ビット A/D コンバータ制御レジスタ 2
R/W
0b00000000
0x006E
ADDH
8/12 ビット A/D コンバータデータレジスタ ( 上位 )
R/W
0b00000000
0x006F
ADDL
8/12 ビット A/D コンバータデータレジスタ ( 下位 )
R/W
0b00000000
0x0070
WCSR
時計カウンタ制御レジスタ
R/W
0b00000000
0x0071
FSR2
フラッシュメモリステータスレジスタ 2
R/W
0b00000000
0x0072
FSR
フラッシュメモリステータスレジスタ
R/W
0b000X0000
0x0073
SWRE0
フラッシュメモリセクタ書込み制御レジスタ 0
R/W
0b00000000
0x0074
FSR3
フラッシュメモリステータスレジスタ 3
R
0b000XXXXX
0x0075
FSR4
フラッシュメモリステータスレジスタ 4
R/W
0b00000000
0x0076
WREN
ワイルドレジスタアドレス比較許可レジスタ
R/W
0b00000000
0x0077
WROR
ワイルドレジスタデータテスト設定レジスタ
R/W
0b00000000
0x0078
—
—
—
レジスタバンクポインタ (RP) とダイレクトバンクポインタ (DP)
のミラー
0x0079
ILR0
割込みレベル設定レジスタ 0
R/W
0b11111111
0x007A
ILR1
割込みレベル設定レジスタ 1
R/W
0b11111111
0x007B
ILR2
割込みレベル設定レジスタ 2
R/W
0b11111111
0x007C
ILR3
割込みレベル設定レジスタ 3
R/W
0b11111111
0x007D
ILR4
割込みレベル設定レジスタ 4
R/W
0b11111111
0x007E
ILR5
割込みレベル設定レジスタ 5
R/W
0b11111111
0x007F
—
—
—
0x0F80
WRARH0
ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 0
R/W
0b00000000
0x0F81
WRARL0
ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 0
R/W
0b00000000
0x0F82
WRDR0
ワイルドレジスタデータ設定レジスタ ch. 0
R/W
0b00000000
0x0F83
WRARH1
ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 1
R/W
0b00000000
0x0F84
WRARL1
ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 1
R/W
0b00000000
0x0F85
WRDR1
ワイルドレジスタデータ設定レジスタ ch. 1
R/W
0b00000000
0x0F86
WRARH2
ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 2
R/W
0b00000000
0x0F87
WRARL2
ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 2
R/W
0b00000000
0x0F88
WRDR2
ワイルドレジスタデータ設定レジスタ ch. 2
R/W
0b00000000
—
—
( 使用禁止 )
0x0F89
~
0x0F91
—
( 使用禁止 )
0x0F92
T01CR0
8/16 ビット複合タイマ 01 ステータス制御レジスタ 0
R/W
0b00000000
0x0F93
T00CR0
8/16 ビット複合タイマ 00 ステータス制御レジスタ 0
R/W
0b00000000
0x0F94
T01DR
8/16 ビット複合タイマ 01 データレジスタ
R/W
0b00000000
0x0F95
T00DR
8/16 ビット複合タイマ 00 データレジスタ
R/W
0b00000000
0x0F96
TMCR0
8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ
R/W
0b00000000
( 続く )
DS702–00018–1v0-J
43
MB95710L/770L シリーズ
アドレス レジスタ略称
レジスタ名称
R/W
初期値
0x0F97
T11CR0
8/16 ビット複合タイマ 11 ステータス制御レジスタ 0
R/W
0b00000000
0x0F98
T10CR0
8/16 ビット複合タイマ 10 ステータス制御レジスタ 0
R/W
0b00000000
0x0F99
T11DR
8/16 ビット複合タイマ 11 データレジスタ
R/W
0b00000000
0x0F9A
T10DR
8/16 ビット複合タイマ 10 データレジスタ
R/W
0b00000000
0x0F9B
TMCR1
8/16 ビット複合タイマ 10/11 タイマモード制御レジスタ
R/W
0b00000000
0x0F9C
PPS01
8/16 ビット PPG01 周期設定バッファレジスタ
R/W
0b11111111
0x0F9D
PPS00
8/16 ビット PPG00 周期設定バッファレジスタ
R/W
0b11111111
0x0F9E
PDS01
8/16 ビット PPG01 デューディ設定バッファレジスタ
R/W
0b11111111
0x0F9F
PDS00
8/16 ビット PPG00 デューディ設定バッファレジスタ
R/W
0b11111111
0x0FA0
PPS11
8/16 ビット PPG11 周期設定バッファレジスタ
R/W
0b11111111
0x0FA1
PPS10
8/16 ビット PPG10 周期設定バッファレジスタ
R/W
0b11111111
0x0FA2
PDS11
8/16 ビット PPG11 デューディ設定バッファレジスタ
R/W
0b11111111
0x0FA3
PDS10
8/16 ビット PPG10 デューディ設定バッファレジスタ
R/W
0b11111111
0x0FA4
PPGS
8/16 ビット PPG 起動レジスタ
R/W
0b00000000
0x0FA5
REVC
8/16 ビット PPG 出力反転レジスタ
R/W
0b00000000
R/W
0b00000000
R/W
0b00000000
0x0FA6
0x0FA7
TMRH0
TMRLRH0
TMRL0
TMRLRL0
16 ビットリロードタイマタイマレジスタ ( 上位 ) ch. 0
16 ビットリロードタイマリロードレジスタ ( 上位 ) ch. 0
16 ビットリロードタイマタイマレジスタ ( 下位 ) ch. 0
16 ビットリロードタイマリロードレジスタ ( 下位 ) ch. 0
0x0FA8
PSSR0
UART/SIO 専用ボーレートジェネレータプリスケーラ選択レジ
スタ ch. 0
R/W
0b00000000
0x0FA9
BRSR0
UART/SIO 専用ボーレートジェネレータボーレート設定レジス
タ ch. 0
R/W
0b00000000
0x0FAA
PSSR1
UART/SIO 専用ボーレートジェネレータプリスケーラ選択レジ
スタ ch. 1
R/W
0b00000000
0x0FAB
BRSR1
UART/SIO 専用ボーレートジェネレータボーレート設定レジス
タ ch. 1
R/W
0b00000000
0x0FAC
PSSR2
UART/SIO 専用ボーレートジェネレータプリスケーラ選択レジ
スタ ch. 2
R/W
0b00000000
0x0FAD
BRSR2
UART/SIO 専用ボーレートジェネレータボーレート設定レジス
タ ch. 2
R/W
0b00000000
0x0FAE
—
—
—
( 使用禁止 )
A/D 入力禁止レジスタ ( 下位 )
R/W
0b00000000
LCDC 制御レジスタ 1
R/W
0b00000000
—
—
R/W
0b00111110
0x0FAF
AIDRL
0x0FB0
LCDCC1
0x0FB1
—
0x0FB2
LCDCE1
LCDC 許可レジスタ 1
( 使用禁止 )
0x0FB3
LCDCE2
LCDC 許可レジスタ 2
R/W
0b00000000
0x0FB4
LCDCE3
LCDC 許可レジスタ 3
R/W
0b00000000
0x0FB5
LCDCE4
LCDC 許可レジスタ 4
R/W
0b00000000
0x0FB6
LCDCE5
LCDC 許可レジスタ 5
R/W
0b00000000
0x0FB7
LCDCE6
LCDC 許可レジスタ 6
R/W
0b00000000
0x0FB8
—
—
—
0x0FB9
LCDCB1
LCDC ブリンキング設定レジスタ 1
R/W
0b00000000
0x0FBA
LCDCB2
LCDC ブリンキング設定レジスタ 2
R/W
0b00000000
0x0FBB,
0x0FBC
—
—
—
( 使用禁止 )
( 使用禁止 )
( 続く )
44
DS702–00018–1v0-J
MB95710L/770L シリーズ
( 続き )
アドレス レジスタ略称
レジスタ名称
R/W
初期値
R/W
0b00000000
—
—
0x0FBD
~
0x0FD8
LCDRAM
0x0FD9
~
0x0FE1
—
0x0FE2
EVCR
イベントカウンタ制御レジスタ
R/W
0b00000000
0x0FE3
WCDR
時計カウンタデータレジスタ
R/W
0b00111111
LCDC ディスプレイ RAM (28 バイト )
( 使用禁止 )
0x0FE4
CRTH
メイン CR クロックトリミングレジスタ ( 上位 )
R/W
0b000XXXXX
0x0FE5
CRTL
メイン CR クロックトリミングレジスタ ( 下位 )
R/W
0b000XXXXX
0x0FE6
SYSC2
システム構成レジスタ 2
R/W
0b00000000
0x0FE7
CRTDA
メイン CR クロック温度依存補正レジスタ
R/W
0b000XXXXX
0x0FE8
SYSC
システム構成レジスタ
R/W
0b00111111
0x0FE9
CMCR
クロック監視制御レジスタ
R/W
0b00000000
0x0FEA
CMDR
クロック監視データレジスタ
R
0b00000000
0x0FEB
WDTH
ウォッチドッグタイマ選択 ID レジスタ ( 上位 )
R
0bXXXXXXXX
ウォッチドッグタイマ選択 ID レジスタ ( 下位 )
R
0bXXXXXXXX
—
—
R/W
0b01000000
—
—
0x0FEC
WDTL
0x0FED,
0x0FEE
—
0x0FEF
WICR
( 使用禁止 )
割込み端子選択回路制御レジスタ
0x0FF0
~
0x0FFF
—
( 使用禁止 )
• R/W についての説明
R/W :リード / ライト可能
R
:リードオンリ
• 初期値についての説明
0
:この ビットの初期値は “0” です。
1
:この ビットの初期値は “1” です。
X
:この ビットの初期値は不定です。
( 注意事項 )「( 使用禁止 )」のアドレスへの書込みは行わないでください。
「( 使用禁止 )」のアドレスを読み出した場合は
不定値が読み出されます。
DS702–00018–1v0-J
45
MB95710L/770L シリーズ
■ I/O ポート (MB95710L シリーズ )
• ポートレジスタ一覧
リード / ライト
初期値
ポート 0 データレジスタ
PDR0
R, RM/W
0b00000000
ポート 0 方向レジスタ
DDR0
R/W
0b00000000
ポート 1 データレジスタ
PDR1
R, RM/W
0b00000000
ポート 1 方向レジスタ
DDR1
R/W
0b00000000
ポート 2 データレジスタ
PDR2
R, RM/W
0b00000000
ポート 2 方向レジスタ
DDR2
R/W
0b00000000
ポート 4 データレジスタ
PDR4
R, RM/W
0b00000000
ポート 4 方向レジスタ
DDR4
R/W
0b00000000
ポート 5 データレジスタ
PDR5
R, RM/W
0b00000000
ポート 5 方向レジスタ
DDR5
R/W
0b00000000
ポート 6 データレジスタ
PDR6
R, RM/W
0b00000000
ポート 6 方向レジスタ
DDR6
R/W
0b00000000
ポート 9 データレジスタ
PDR9
R, RM/W
0b00000000
ポート 9 方向レジスタ
DDR9
R/W
0b00000000
ポート A データレジスタ
PDRA
R, RM/W
0b00000000
ポート A 方向レジスタ
DDRA
R/W
0b00000000
ポート B データレジスタ
PDRB
R, RM/W
0b00000000
ポート B 方向レジスタ
DDRB
R/W
0b00000000
ポート C データレジスタ
PDRC
R, RM/W
0b00000000
ポート C 方向レジスタ
DDRC
R/W
0b00000000
ポート E データレジスタ
PDRE
R, RM/W
0b00000000
ポート E 方向レジスタ
DDRE
R/W
0b00000000
ポート F データレジスタ
PDRF
R, RM/W
0b00000000
ポート F 方向レジスタ
DDRF
R/W
0b00000000
ポート G データレジスタ
PDRG
R, RM/W
0b00000000
ポート G 方向レジスタ
DDRG
R/W
0b00000000
ポート 1 プルアップレジスタ
PUL1
R/W
0b00000000
ポート 2 プルアップレジスタ
PUL2
R/W
0b00000000
ポート 5 プルアップレジスタ
PUL5
R/W
0b00000000
ポート G プルアップレジスタ
PULG
R/W
0b00000000
A/D 入力禁止レジスタ ( 下位 )
AIDRL
R/W
0b00000000
レジスタ名称
R/W
R, RM/W
46
: リード / ライト可能 ( 読出し値は書込み値 )
: リード / ライト可能 ( 読出し値は書込み値と異なります。書込み値は , リードモディファイライト (RMW) 系命
令によって , 読み出されます。)
DS702–00018–1v0-J
MB95710L/770L シリーズ
1. ポート 0
ポート 0 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95710L/770L シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート 0 の構成
ポート 0 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 0 データレジスタ (PDR0)
• ポート 0 方向レジスタ (DDR0)
• A/D 入力禁止レジスタ ( 下位 ) (AIDRL)
(2) ポート 0 のブロックダイヤグラム
• P00/INT00/AN00/UO2 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT00)
• 8/12 ビット A/D コンバータアナログ入力端子 (AN00)
• UART/SIO ch. 2 データ出力端子 (UO2)
• P02/INT02/AN02/SEG35/UCK2 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT02)
• 8/12 ビット A/D コンバータアナログ入力端子 (AN02)
• LCDC SEG35 出力端子 (SEG35)
• UART/SIO ch. 2 クロック入出力端子 (UCK2)
• P03/INT03/AN03/SEG34/UO1 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT03)
• 8/12 ビット A/D コンバータアナログ入力端子 (AN03)
• LCDC SEG34 出力端子 (SEG34)
• UART/SIO ch. 1 データ出力端子 (UO1)
• P05/INT05/AN05/SEG32/UCK1 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT05)
• 8/12 ビット A/D コンバータアナログ入力端子 (AN05)
• LCDC SEG32 出力端子 (SEG32)
• UART/SIO ch. 1 クロック入出力端子 (UCK1)
• P06/INT06/AN06/SEG31 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT06)
• 8/12 ビット A/D コンバータアナログ入力端子 (AN06)
• LCDC SEG31 出力端子 (SEG31)
• P07/INT07/AN07/SEG30 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT07)
• 8/12 ビット A/D コンバータアナログ入力端子 (AN07)
• LCDC SEG30 出力端子 (SEG30)
DS702–00018–1v0-J
47
MB95710L/770L シリーズ
• P00/INT00/AN00/UO2, P02/INT02/AN02/SEG35/UCK2, P03/INT03/AN03/SEG34/UO1, P05/INT05/AN05/SEG32/
UCK1, P06/INT06/AN06/SEG31 および P07/INT07/AN07/SEG30 のブロックダイヤグラム
LCD出力
周辺機能入力
周辺機能入力許可
(INT00, INT02, INT03, INT05, INT06とINT07)
A/Dアナログ入力
周辺機能出力許可
周辺機能出力
LCD出力許可
0
1
PDR0リード
1
PDR0
0
端子
PDR0ライト
ビット操作命令実行時
内部バス
DDR0リード
DDR0
DDR0ライト
ストップモード, 時計モード(SPL = 1)
AIDRLリード
AIDRL
AIDRLライト
48
DS702–00018–1v0-J
MB95710L/770L シリーズ
• P01/INT01/AN01/SEG36/UI2 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT01)
• 8/12 ビット A/D コンバータアナログ入力端子 (AN01)
• LCDC SEG36 出力端子 (SEG36)
• UART/SIO ch. 2 データ入力端子 (UI2)
• P04/INT04/AN04/SEG33/UI1 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT04)
• 8/12 ビット A/D コンバータアナログ入力端子 (AN04)
• LCDC SEG33 出力端子 (SEG33)
• UART/SIO ch. 1 データ入力端子 (UI1)
• P01/INT01/AN01/SEG36/UI2 および P04/INT04/AN04/SEG33/UI1 のブロックダイヤグラム
LCD出力
周辺機能入力
周辺機能入力許可(INT01とINT04)
周辺機能出力許可
周辺機能出力
A/Dアナログ入力
LCD出力許可
0
1
PDR0リード
CMOS
1
PDR0
0
端子
PDR0ライト
ビット操作命令実行時
内部バス
DDR0リード
DDR0
DDR0ライト
ストップモード, 時計モード(SPL = 1)
AIDRLリード
AIDRL
AIDRLライト
DS702–00018–1v0-J
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MB95710L/770L シリーズ
(3) ポート 0 のレジスタ
• ポート 0 のレジスタの機能
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が “L” レベル
PDR0 の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDR0 の値が “1”
出力ポート時は , “H” レベルを出力
レジスタ略称 データ
PDR0
DDR0
AIDRL
ポート入力許可
0
1
ポート出力許可
0
アナログ入力許可
1
ポート入力許可
• ポート 0 におけるレジスタと端子との関係
端子名
P07
P06
bit7
bit6
関連するレジスタのビットと端子との関係
P05
P04
P03
P02
P01
P00
bit1
bit0
PDR0
DDR0
bit5
bit4
bit3
bit2
AIDRL
50
DS702–00018–1v0-J
MB95710L/770L シリーズ
(4) ポート 0 の動作
• 出力ポートとしての動作
• 端子に対応する DDR0 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , その端子から PDR0 レジスタの値が外部端子に出力されます。
• PDR0 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDR0 レジスタを読み出すと , PDR0 レジスタの値が読み出されます。
• LCDC と兼用する端子を出力ポートとして使用する場合 , その端子に対応する , LCDC 許可レジスタ 6 の機能選択
ビット (LCDCE6:SEG[31:30]) または LCDC 許可レジスタ 7 の機能選択ビット (LCDCE7:SEG[36:32]) を “0” に設定し
て汎用入出力ポート機能を選択し , LCDC 許可レジスタ 1 のポート入力制御ビット (LCDCE1:PICTL) を “1” に設定
してください。
• 入力ポートとしての動作
• 端子に対応する DDR0 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• アナログ入力機能兼用端子を入力ポートとして使用している時は , A/D 入力禁止レジスタ ( 下位 ) (AIDRL) の対応す
るビットを “1” に設定してください。
• PDR0 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDR0 レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命令を使
用して PDR0 レジスタを読み出す場合は , PDR0 レジスタの値を読み出します。
• LCDC と兼用する端子を入力ポートとして使用する場合 , その端子に対応する , LCDC 許可レジスタ 6 の機能選択
ビット (LCDCE6:SEG[31:30]) または LCDC 許可レジスタ 7 の機能選択ビット (LCDCE7:SEG[36:32]) を “0” に設定し
て汎用入出力ポート機能を選択し , LCDCE1 レジスタの PICTL ビットを “1” に設定してください。
• 周辺機能出力端子としての動作
• 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると , その端子は , 周辺機能出力端子と
なります。
• 周辺機能出力を許可した場合でも , PDR0 レジスタから端子の値を読み出せます。したがって , PDR0 レジスタの読出
し動作により, 周辺機能の出力値を読み出せます。
ただし , リードモディファイライト (RMW) 系命令を使用して PDR0
レジスタを読み出す場合は , PDR0 レジスタの値を読み出します。
• 周辺機能入力端子としての動作
• 端子を入力ポートとして設定するには, 周辺機能の入力端子に対応するDDR0レジスタのビットを“0”に設定します。
• アナログ入力機能兼用端子をそのほかの周辺機能入力端子として使用する場合は , 入力ポートの動作と同様に , その
端子を入力ポートとして設定してください。
• 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDR0 レジスタを読み出すと , 端子の値が
読み出されます。ただし , リードモディファイライト (RMW) 系命令では , PDR0 レジスタの値を読み出します。
• LCDC セグメント出力端子としての動作
• LCDC セグメント出力端子に対応する DDR0 レジスタのビットを “0” に設定してください。
• 汎用入出力ポートと兼用する端子を LCDC セグメント出力端子として使用する場合 , その端子に対応する , LCDC 許
可 レ ジ ス タ 6 の 機 能 選 択 ビ ッ ト (LCDCE6:SEG[31:30]) または LCDC 許可レジスタ 7 の機能選択ビット
(LCDCE7:SEG[36:32]) を “1” に設定して LCDC セグメント出力機能を選択し , LCDCE1 レジスタの PICTL ビットを
“1” に設定してください。
• リセット時の動作
CPU がリセットされると , DDR0 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。アナロ
グ入力機能兼用端子については, AIDRLレジスタが“0”に初期化されるため, ポート入力は禁止された状態になります。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDR0 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開放
によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。ただし , 外部割込み (INT00 ~
INT07) による割込み入力が許可されている場合 , 入力可能になり入力は遮断されません。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
DS702–00018–1v0-J
51
MB95710L/770L シリーズ
• アナログ入力端子としての動作
• アナログ入力端子に対応する DDR0 レジスタのビットに “0” を , AIDRL レジスタのその端子に対応するビットに “0”
を設定してください。
• ほかの周辺機能と兼用されている端子で , それらの周辺機能の出力は禁止されます。
• 外部割込み入力端子としての動作
• 外部割込み入力端子に対応する DDR0 レジスタのビットを “0” に設定してください。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子の値は常に外部割込み回路に入力されます。端子を割込み以外の機能に使用する場合は , その端子に対応する
外部割込み機能を禁止にします。
52
DS702–00018–1v0-J
MB95710L/770L シリーズ
2. ポート 1
ポート 1 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95710L/770L シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート 1 の構成
ポート 1 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 1 データレジスタ (PDR1)
• ポート 1 方向レジスタ (DDR1)
• ポート 1 プルアップレジスタ (PUL1)
(2) ポート 1 のブロックダイヤグラム
• P10/UI0 端子
本端子には以下の周辺機能があります。
• UART/SIO ch. 0 データ入力端子 (UI0)
• P10/UI0 のブロックダイヤグラム
周辺機能入力
周辺機能入力許可
CMOS
0
プルアップ
1
PDR1リード
PDR1
端子
PDR1ライト
ビット操作命令実行時
内部バス
DDR1リード
DDR1
DDR1ライト
ストップモード, 時計モード(SPL = 1)
PUL1リード
PUL1
PUL1ライト
DS702–00018–1v0-J
53
MB95710L/770L シリーズ
• P12/DBG 端子
本端子には以下の周辺機能があります。
• DBG 入力端子 (DBG)
• P12/DBG のブロックダイヤグラム
ヒステリシス
0
1
PDR1リード
PDR1
端子
内部バス
OD
PDR1ライト
ビット操作命令実行時
DDR1リード
DDR1
DDR1ライト
54
ストップモード, 時計モード(SPL = 1)
DS702–00018–1v0-J
MB95710L/770L シリーズ
• P11/UO0 端子
本端子には以下の周辺機能があります。
• UART/SIO ch. 0 データ出力端子 (UO0)
• P13/ADTG 端子
本端子には以下の周辺機能があります。
• 8/12 ビット A/D コンバータトリガ入力端子 (ADTG)
• P14/UCK0 端子
本端子には以下の周辺機能があります。
• UART/SIO ch. 0 クロック入出力端子 (UCK0)
• P17/CMP0_O 端子
本端子には以下の周辺機能があります。
• コンパレータ ch. 0 デジタル出力端子 (CMP0_O)
• P11/UO0, P13/ADTG, P14/UCK0 および P17/CMP0_O のブロックダイヤグラム
周辺機能入力
周辺機能入力許可
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDR1リード
1
PDR1
0
端子
PDR1ライト
ビット操作命令実行時
内部バス
DDR1リード
DDR1
DDR1ライト
ストップモード, 時計モード(SPL = 1)
PUL1リード
PUL1
PUL1ライト
DS702–00018–1v0-J
55
MB95710L/770L シリーズ
• P15/PPG11 端子
本端子には以下の周辺機能があります。
• 8/16 ビット PPG ch. 1 出力端子 (PPG11)
• P16/PPG10 端子
本端子には以下の周辺機能があります。
• 8/16 ビット PPG ch. 1 出力端子 (PPG10)
• P15/PPG11 および P16/PPG10 のブロックダイヤグラム
周辺機能出力許可
周辺機能出力
0
1
PDR1リード
1
PDR1
0
端子
内部バス
PDR1ライト
ビット操作命令実行時
DDR1リード
DDR1
DDR1ライト
56
ストップモード, 時計モード(SPL = 1)
DS702–00018–1v0-J
MB95710L/770L シリーズ
(3) ポート 1 のレジスタ
• ポート 1 のレジスタの機能
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が “L” レベル
PDR1 の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDR1 の値が “1”
出力ポート時は , “H” レベルを出力 *
レジスタ略称 データ
PDR1
DDR1
PUL1
ポート入力許可
0
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
*: N-ch オープンドレイン端子では , 端子状態は Hi-Z になります。
• ポート 1 におけるレジスタと端子との関係
端子名
P17
PDR1
DDR1
bit7
PUL1
DS702–00018–1v0-J
P16
関連するレジスタのビットと端子との関係
P15
P14
P13
P12
bit6
bit5
-
-
bit4
bit3
bit2
P11
P10
bit1
bit0
-
57
MB95710L/770L シリーズ
(4) ポート 1 の動作
• 出力ポートとしての動作
• 端子に対応する DDR1 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , その端子から PDR1 レジスタの値が外部端子に出力されます。
• PDR1 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDR1 レジスタを読み出すと , PDR1 レジスタの値が読み出されます。
• 入力ポートとしての動作
• 端子に対応する DDR1 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDR1 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDR1 レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命令を使
用して PDR1 レジスタを読み出す場合は , PDR1 レジスタの値を読み出します。
• 周辺機能出力端子としての動作
• 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると , その端子は , 周辺機能出力端子と
なります。
• 周辺機能出力を許可した場合でも , PDR1 レジスタから端子の値を読み出せます。したがって , PDR1 レジスタの読
出し動作により , 周辺機能の出力値を読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用して
PDR1 レジスタを読み出す場合は , PDR1 レジスタの値を読み出します。
• 周辺機能入力端子としての動作
• 端子を入力ポートとして設定するには, 周辺機能の入力端子に対応するDDR1レジスタのビットを“0”に設定します。
• 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDR1 レジスタを読み出すと , 端子の値が
読み出されます。ただし , リードモディファイライト (RMW) 系命令を使用して PDR1 レジスタを読み出す場合は ,
PDR1 レジスタの値を読み出します。
• リセット時の動作
CPU がリセットされると , DDR1 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDR1 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。ただし , 外部割込み回路の外
部割込み制御レジスタ ch. 0 (EIC00) と割込み端子選択回路の割込み端子選択回路制御レジスタ (WICR) による P10/
UI0 と P14/UCK0 との割込み入力が許可されている場合 , 入力は可能になり , かつ遮断されません。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
• プルアップレジスタの動作
PUL1 レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルのと
きは , PUL1 レジスタの値にかかわらず , プルアップ抵抗は切断されます。
58
DS702–00018–1v0-J
MB95710L/770L シリーズ
3. ポート 2
ポート 2 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95710L/770L シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート 2 の構成
ポート 2 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 2 データレジスタ (PDR2)
• ポート 2 方向レジスタ (DDR2)
• ポート 2 プルアップレジスタ (PUL2)
(2) ポート 2 のブロックダイヤグラム
• P20/PPG00/CMP0_N 端子
本端子には以下の周辺機能があります。
• 8/16 ビット PPG ch. 0 出力端子 (PPG00)
• コンパレータ ch. 0 反転アナログ入力 ( 負入力 ) 端子 (CMP0_N)
• P21/PPG01/CMP0_P 端子
本端子には以下の周辺機能があります。
• 8/16 ビット PPG ch. 0 出力端子 (PPG01)
• コンパレータ ch. 0 非反転アナログ入力 ( 正入力 ) 端子 (CMP0_P)
• P20/PPG00/CMP0_N および P21/PPG01/CMP0_P のブロックダイヤグラム
アナログ入力
周辺機能出力許可
周辺機能出力
アナログ入力許可
プルアップ
0
1
PDR2リード
1
PDR2
0
端子
PDR2ライト
ビット操作命令実行時
内部バス
DDR2リード
DDR2
DDR2ライト
ストップモード, 時計モード(SPL = 1)
PUL2リード
PUL2
PUL2ライト
DS702–00018–1v0-J
59
MB95710L/770L シリーズ
• P22/SCL 端子
本端子には以下の周辺機能があります。
• I2C バスインタフェース ch. 0 クロック入出力端子 (SCL)
• P23/SDA 端子
本端子には以下の周辺機能があります。
• I2C バスインタフェース ch. 0 データ入出力端子 (SDA)
• P22/SCL および P23/SDA のブロックダイヤグラム
周辺機能入力
周辺機能入力許可
周辺機能出力許可
周辺機能出力
CMOS
0
1
PDR2リード
端子
1
PDR2
0
OD
内部バス
PDR2ライト
ビット操作命令実行時
DDR2リード
DDR2
DDR2ライト
60
ストップモード, 時計モード(SPL = 1)
DS702–00018–1v0-J
MB95710L/770L シリーズ
(3) ポート 2 のレジスタ
• ポート 2 のレジスタの機能
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が “L” レベル
PDR2 の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDR2 の値が “1”
出力ポート時は , “H” レベルを出力 *
レジスタ略称 データ
PDR2
DDR2
PUL2
ポート入力許可
0
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
*: N-ch オープンドレイン端子では , 端子状態は Hi-Z になります。
• ポート 2 におけるレジスタと端子との関係
端子名
-
-
-
-
関連するレジスタのビットと端子との関係
P23
P22
PDR2
DDR2
PUL2
DS702–00018–1v0-J
-
-
bit3
bit2
-
-
P21
P20
bit1
bit0
61
MB95710L/770L シリーズ
(4) ポート 2 の動作
• 出力ポートとしての動作
• 端子に対応する DDR2 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , その端子から PDR2 レジスタの値が外部端子に出力されます。
• PDR2 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDR2 レジスタを読み出すと , PDR2 レジスタの値が読み出されます。
• 入力ポートとしての動作
• 端子に対応する DDR2 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDR2 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDR2 レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命令を使
用して PDR2 レジスタを読み出す場合は , PDR2 レジスタの値を読み出します。
• 周辺機能出力端子としての動作
• 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると , その端子は , 周辺機能出力端子と
なります。
• 周辺機能出力を許可した場合でも , PDR2 レジスタから端子の値を読み出せます。したがって , PDR2 レジスタの読
出し動作により , 周辺機能の出力値を読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用して
PDR2 レジスタを読み出す場合は , PDR2 レジスタの値を読み出します。
• 周辺機能入力端子としての動作
• 端子を入力ポートとして設定するには, 周辺機能の入力端子に対応するDDR2レジスタのビットを“0”に設定します。
• 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDR2 レジスタを読み出すと , 端子の値が
読み出されます。ただし , リードモディファイライト (RMW) 系命令を使用して PDR2 レジスタを読み出す場合は ,
PDR2 レジスタの値を読み出します。
• リセット時の動作
CPU がリセットされると , DDR2 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDR2 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
• プルアップレジスタの動作
PUL2 レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルのと
きは , PUL2 レジスタの値にかかわらず , プルアップ抵抗は切断されます。
• コンパレータ入力端子としての動作
• PDR2 レジスタ設定と DDR2 レジスタ設定に関係なく , コンパレータ制御レジスタ ch. 0 のコンパレータアナログ入
力許可ビット (CMR0:VCID) を “0” に設定すると , コンパレータ入力機能が許可されます。
• コンパレータ入力機能を禁止するには , VCID ビットを “1” に設定してください。
• コンパレータの詳細については , 「New 8FX MB95710L/770L シリーズハードウェアマニュアル」の「第 29 章 コン
パレータ」を参照してください。
62
DS702–00018–1v0-J
MB95710L/770L シリーズ
4. ポート 4
ポート 4 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95710L/770L シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート 4 の構成
ポート 4 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 4 データレジスタ (PDR4)
• ポート 4 方向レジスタ (DDR4)
(2) ポート 4 のブロックダイヤグラム
• P40/SEG21 端子
本端子には以下の周辺機能があります。
• LCDC SEG21 出力端子 (SEG21)
• P41/SEG20 端子
本端子には以下の周辺機能があります。
• LCDC SEG20 出力端子 (SEG20)
• P42/SEG19 端子
本端子には以下の周辺機能があります。
• LCDC SEG19 出力端子 (SEG19)
• P43/SEG18 端子
本端子には以下の周辺機能があります。
• LCDC SEG18 出力端子 (SEG18)
• P40/SEG21, P41/SEG20, P42/SEG19 および P43/SEG18 のブロックダイヤグラム
LCD出力
LCD出力許可
0
1
PDR4リード
PDR4
端子
内部バス
PDR4ライト
ビット操作命令実行時
DDR4リード
DDR4
DDR4ライト
ストップモード, 時計モード(SPL = 1)
DS702–00018–1v0-J
63
MB95710L/770L シリーズ
(3) ポート 4 のレジスタ
• ポート 4 のレジスタの機能
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が “L” レベル
PDR4 の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDR4 の値が “1”
出力ポート時は , “H” レベルを出力
レジスタ略称 データ
PDR4
DDR4
0
ポート入力許可
1
ポート出力許可
• ポート 4 におけるレジスタと端子との関係
端子名
PDR4
DDR4
64
-
-
-
-
関連するレジスタのビットと端子との関係
P43
P42
-
-
bit3
bit2
P41
P40
bit1
bit0
DS702–00018–1v0-J
MB95710L/770L シリーズ
(4) ポート 4 の動作
• 出力ポートとしての動作
• 端子に対応する DDR4 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , その端子から PDR4 レジスタの値が外部端子に出力されます。
• PDR4 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDR4 レジスタを読み出すと , PDR4 レジスタの値が読み出されます。
• LCDC と兼用する端子を出力ポートとして使用する場合 , その端子に対応する , LCDC 許可レジスタ 5 の機能選択
ビット (LCDCE5:SEG[21:18]) を “0” に設定して汎用入出力ポート機能を選択し , LCDC 許可レジスタ 1 のポート入
力制御ビット (LCDCE1:PICTL) を “1” に設定してください。
• 入力ポートとしての動作
• 端子に対応する DDR4 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDR4 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDR4 レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命令を使
用して PDR4 レジスタを読み出す場合は , PDR4 レジスタの値を読み出します。
• LCDC と兼用する端子を入力ポートとして使用する場合 , その端子に対応する , LCDC 許可レジスタ 5 の機能選択
ビット (LCDCE5:SEG[21:18]) を “0” に設定して汎用入出力ポート機能を選択し , LCDCE1 レジスタの PICTL ビット
を “1” に設定してください。
• LCDC セグメント出力端子としての動作
• LCDC セグメント出力端子に対応する DDR4 レジスタのビットを “0” に設定してください。
• 汎用入出力ポートと兼用する端子を LCDC セグメント出力端子として使用する場合 , その端子に対応する , LCDC 許
可レジスタ5の機能選択ビット(LCDCE5:SEG[21:18])を“1”に設定してLCDCセグメント出力機能を選択し, LCDCE1
レジスタの PICTL ビットを “1” に設定してください。
• リセット時の動作
CPU がリセットされると , DDR4 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDR4 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
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MB95710L/770L シリーズ
5. ポート 5
ポート 5 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95710L/770L シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート 5 の構成
ポート 5 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 5 データレジスタ (PDR5)
• ポート 5 方向レジスタ (DDR5)
• ポート 5 プルアップレジスタ (PUL5)
(2) ポート 5 のブロックダイヤグラム
• P50/TO01 端子
本端子には以下の周辺機能があります。
• 8/16 ビット複合タイマ ch. 0 出力端子 (TO01)
• P51/EC0 端子
本端子には以下の周辺機能があります。
• 8/16 ビット複合タイマ ch. 0 クロック入力端子 (EC0)
• P52/TI0/TO00 端子
本端子には以下の周辺機能があります。
• 16 ビットリロードタイマ ch. 0 入力端子 (TI0)
• 8/16 ビット複合タイマ ch. 0 出力端子 (TO00)
• P53/TO0 端子
本端子には以下の周辺機能があります。
• 16 ビットリロードタイマ ch. 0 出力端子 (TO0)
• P50/TO01, P51/EC0, P52/TI0/TO00 および P53/TO0 のブロックダイヤグラム
周辺機能入力
周辺機能入力許可
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDR5リード
1
PDR5
0
端子
PDR5ライト
ビット操作命令実行時
内部バス
DDR5リード
DDR5
DDR5ライト
ストップモード, 時計モード(SPL = 1)
PUL5リード
PUL5
PUL5ライト
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DS702–00018–1v0-J
MB95710L/770L シリーズ
(3) ポート 5 のレジスタ
• ポート 5 のレジスタの機能
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が “L” レベル
PDR5 の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDR5 の値が “1”
出力ポート時は , “H” レベルを出力
レジスタ略称 データ
PDR5
DDR5
PUL5
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
• ポート 5 におけるレジスタと端子との関係
端子名
-
-
-
-
関連するレジスタのビットと端子との関係
P53
P52
P51
P50
bit1
bit0
PDR5
DDR5
-
-
bit3
bit2
PUL5
DS702–00018–1v0-J
67
MB95710L/770L シリーズ
(4) ポート 5 の動作
• 出力ポートとしての動作
• 端子に対応する DDR5 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , その端子から PDR5 レジスタの値が外部端子に出力されます。
• PDR5 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDR5 レジスタを読み出すと , PDR5 レジスタの値が読み出されます。
• 入力ポートとしての動作
• 端子に対応する DDR5 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDR5 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDR5 レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命令を使
用して PDR5 レジスタを読み出す場合は , PDR5 レジスタの値を読み出します。
• 周辺機能出力端子としての動作
• 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると , その端子は , 周辺機能出力端子と
なります。
• 周辺機能出力を許可した場合でも , PDR5 レジスタから端子の値を読み出せます。したがって , PDR5 レジスタの読
出し動作により , 周辺機能の出力値を読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用して
PDR5 レジスタを読み出す場合は , PDR5 レジスタの値を読み出します。
• 周辺機能入力端子としての動作
• 端子を入力ポートとして設定するには, 周辺機能の入力端子に対応するDDR5レジスタのビットを“0”に設定します。
• 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDR5 レジスタを読み出すと , 端子の値が
読み出されます。ただし , リードモディファイライト (RMW) 系命令を使用して PDR5 レジスタを読み出す場合は ,
PDR5 レジスタの値を読み出します。
• リセット時の動作
CPU がリセットされると , DDR5 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDR5 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
• プルアップレジスタの動作
PUL5 レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルのと
きは , PUL5 レジスタの値にかかわらず , プルアップ抵抗は切断されます。
68
DS702–00018–1v0-J
MB95710L/770L シリーズ
6. ポート 6
ポート 6 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95710L/770L シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート 6 の構成
ポート 6 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 6 データレジスタ (PDR6)
• ポート 6 方向レジスタ (DDR6)
DS702–00018–1v0-J
69
MB95710L/770L シリーズ
(2) ポート 6 のブロックダイヤグラム
• P60/SEG10 端子
本端子には以下の周辺機能があります。
• LCDC SEG10 出力端子 (SEG10)
• P61/SEG11 端子
本端子には以下の周辺機能があります。
• LCDC SEG11 出力端子 (SEG11)
• P62/SEG12 端子
本端子には以下の周辺機能があります。
• LCDC SEG12 出力端子 (SEG12)
• P63/SEG13 端子
本端子には以下の周辺機能があります。
• LCDC SEG13 出力端子 (SEG13)
• P64/SEG14 端子
本端子には以下の周辺機能があります。
• LCDC SEG14 出力端子 (SEG14)
• P65/SEG15 端子
本端子には以下の周辺機能があります。
• LCDC SEG15 出力端子 (SEG15)
• P66/SEG16 端子
本端子には以下の周辺機能があります。
• LCDC SEG16 出力端子 (SEG16)
• P67/SEG17 端子
本端子には以下の周辺機能があります。
• LCDC SEG17 出力端子 (SEG17)
• P60/SEG10, P61/SEG11, P62/SEG12, P63/SEG13, P64/SEG14, P65/SEG15, P66/SEG16 および P67/SEG17 のブ
ロックダイヤグラム
LCD出力
LCD出力許可
0
1
PDR6リード
PDR6
端子
内部バス
PDR6ライト
ビット操作命令実行時
DDR6リード
DDR6
DDR6ライト
70
ストップモード, 時計モード(SPL = 1)
DS702–00018–1v0-J
MB95710L/770L シリーズ
(3) ポート 6 のレジスタ
• ポート 6 のレジスタの機能
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が “L” レベル
PDR6 の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDR6 の値が “1”
出力ポート時は , “H” レベルを出力
レジスタ略称 データ
PDR6
DDR6
0
ポート入力許可
1
ポート出力許可
• ポート 6 におけるレジスタと端子との関係
端子名
PDR6
DDR6
P67
P66
bit7
bit6
DS702–00018–1v0-J
関連するレジスタのビットと端子との関係
P65
P64
P63
P62
bit5
bit4
bit3
bit2
P61
P60
bit1
bit0
71
MB95710L/770L シリーズ
(4) ポート 6 の動作
• 出力ポートとしての動作
• 端子に対応する DDR6 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDR6 レジスタの値が外部端子に出力されます。
• PDR6 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDR6 レジスタを読み出すと , PDR6 レジスタの値が読み出されます。
• LCDC と兼用する端子を出力ポートとして使用する場合 , その端子に対応する , LCDC 許可レジスタ 4 の機能選択
ビット (LCDCE4:SEG[15:10]) または LCDC 許可レジスタ 5 の機能選択ビット (LCDCE5:SEG[17:16]) を “0” に設定し
て汎用入出力ポート機能を選択し , LCDC 許可レジスタ 1 のポート入力制御ビット (LCDCE1:PICTL) を “1” に設定
してください。
• 入力ポートとしての動作
• 端子に対応する DDR6 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDR6 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDR6 レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用
して PDR6 レジスタを読み出す場合は , PDR6 レジスタの値を読み出します。
• LCDC と兼用する端子を入力ポートとして使用する場合 , その端子に対応する , LCDC 許可レジスタ 4 の機能選択
ビット (LCDCE4:SEG[15:10]) または LCDC 許可レジスタ 5 の機能選択ビット (LCDCE5:SEG[17:16]) を “0” に設定し
て汎用入出力ポート機能を選択し , LCDC 許可レジスタ 1 のポート入力制御ビット (LCDCE1:PICTL) を “1” に設定
してください。
• LCDC セグメント出力端子としての動作
• LCDC セグメント出力端子に対応する DDR6 レジスタのビットを “0” に設定してください。
• 汎用入出力ポートと兼用する端子を LCDC セグメント出力端子として使用する場合 , その端子に対応する , LCDC 許
可 レ ジ ス タ 4 の 機 能 選 択 ビ ッ ト (LCDCE4:SEG[15:10]) または LCDC 許可レジスタ 5 の機能選択ビ ット
(LCDCE5:SEG[17:16]) を “1” に設定して LCDC セグメント出力機能を選択し , LCDCE1 レジスタの PICTL ビットを
“1” に設定してください。
• リセット時の動作
CPU がリセットされると , DDR6 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDR6 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
72
DS702–00018–1v0-J
MB95710L/770L シリーズ
7. ポート 9
ポート 9 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95710L/770L シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート 9 の構成
ポート 9 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 9 データレジスタ (PDR9)
• ポート 9 方向レジスタ (DDR9)
(2) ポート 9 のブロックダイヤグラム
• P90/V4 端子
本端子には以下の周辺機能があります。
• LCD 駆動電源端子 (V4)
• P91/V3 端子
本端子には以下の周辺機能があります。
• LCD 駆動電源端子 (V3)
• P92/V2 端子
本端子には以下の周辺機能があります。
• LCD 駆動電源端子 (V2)
• P93/V1 端子
本端子には以下の周辺機能があります。
• LCD 駆動電源端子 (V1)
• P94/V0 端子
本端子には以下の周辺機能があります。
• LCD 駆動電源端子 (V0)
• P90/V4, P91/V3, P92/V2, P93/V1 および P94/V0 のブロックダイヤグラム
LCD電源
LCD電源許可
0
1
PDR9リード
PDR9
端子
内部バス
PDR9ライト
ビット操作命令実行時
DDR9リード
DDR9
DDR9ライト
ストップモード, 時計モード(SPL = 1)
DS702–00018–1v0-J
73
MB95710L/770L シリーズ
(3) ポート 9 のレジスタ
• ポート 9 のレジスタの機能
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が “L” レベル
PDR9 の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDR9 の値が “1”
出力ポート時は , “H” レベルを出力
レジスタ略称 データ
PDR9
DDR9
0
ポート入力許可
1
ポート出力許可
• ポート 9 におけるレジスタと端子との関係
端子名
PDR9
DDR9
74
-
-
-
-
関連するレジスタのビットと端子との関係
P94
P93
P92
-
bit4
bit3
bit2
P91
P90
bit1
bit0
DS702–00018–1v0-J
MB95710L/770L シリーズ
(4) ポート 9 の動作
• 出力ポートとしての動作
• 端子に対応する DDR9 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子が出力ポートとして使用されている時は , PDR9 レジスタの値が外部端子に出力されます。
• PDR9 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDR9 レジスタを読み出すと , PDR9 レジスタの値が読み出されます。
• LCDC と兼用する端子を出力ポートとして使用する場合 , LCDC 許可レジスタ 1 (LCDCE1) の VE[4:0] ビットにある ,
その端子に対応するビットを “0” に設定して汎用入出力ポート機能を選択してください。
• 入力ポートとしての動作
• 端子に対応する DDR9 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• PDR9 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDR9 レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用
して PDR9 レジスタを読み出す場合は , PDR9 レジスタの値を読み出します。
• LCDC と兼用する端子を入力ポートとして使用する場合 , LCDCE1 レジスタ 1 の VE[4:0] ビットにある , その端子に
対応するビットを “0” に設定して汎用入出力ポート機能を選択してください。
• リセット時の動作
CPU がリセットされると , DDR9 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDR9 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
• LCD 駆動電源端子としての動作
• LCD 駆動電源端子に対応する DDR9 レジスタのビットを “0” に設定してください。
• 汎用入出力ポートと兼用する端子を LCD 駆動電源端子として使用する場合 , LCDCE1 レジスタの VE[4:0] ビットに
ある , その端子に対応するビットを “1” に設定して LCD 駆動電源機能を選択してください。
DS702–00018–1v0-J
75
MB95710L/770L シリーズ
8. ポート A
ポート A は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95710L/770L シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート A の構成
ポート A は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート A データレジスタ (PDRA)
• ポート A 方向レジスタ (DDRA)
76
DS702–00018–1v0-J
MB95710L/770L シリーズ
(2) ポート A のブロックダイヤグラム
• PA0/COM0 端子
本端子には以下の周辺機能があります。
• LCDC COM0 出力端子 (COM0)
• PA1/COM1 端子
本端子には以下の周辺機能があります。
• LCDC COM1 出力端子 (COM1)
• PA2/COM2 端子
本端子には以下の周辺機能があります。
• LCDC COM2 出力端子 (COM2)
• PA3/COM3 端子
本端子には以下の周辺機能があります。
• LCDC COM3 出力端子 (COM3)
• PA4/COM4 端子
本端子には以下の周辺機能があります。
• LCDC COM4 出力端子 (COM4)
• PA5/COM5 端子
本端子には以下の周辺機能があります。
• LCDC COM5 出力端子 (COM5)
• PA6/COM6 端子
本端子には以下の周辺機能があります。
• LCDC COM6 出力端子 (COM6)
• PA7/COM7 端子
本端子には以下の周辺機能があります。
• LCDC COM7 出力端子 (COM7)
• PA0/COM0, PA1/COM1, PA2/COM2, PA3/COM3, PA4/COM4, PA5/COM5, PA6/COM6 および PA7/COM7 のブロックダ
イヤグラム
LCD出力
LCD出力許可
0
1
PDRAリード
PDRA
端子
内部バス
PDRAライト
ビット操作命令実行時
DDRAリード
DDRA
DDRAライト
ストップモード, 時計モード(SPL = 1)
DS702–00018–1v0-J
77
MB95710L/770L シリーズ
(3) ポート A のレジスタ
• ポート A のレジスタの機能
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が “L” レベル
PDRA の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDRA の値が “1”
出力ポート時は , “H” レベルを出力
レジスタ略称 データ
PDRA
DDRA
0
ポート入力許可
1
ポート出力許可
• ポート A におけるレジスタと端子との関係
端子名
PDRA
DDRA
78
PA7
PA6
bit7
bit6
関連するレジスタのビットと端子との関係
PA5
PA4
PA3
PA2
bit5
bit4
bit3
bit2
PA1
PA0
bit1
bit0
DS702–00018–1v0-J
MB95710L/770L シリーズ
(4) ポート A の動作
• 出力ポートとしての動作
• 端子に対応する DDRA レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDRA レジスタの値が外部端子に出力されます。
• PDRA レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDRA レジスタを読み出すと , PDRA レジスタの値が読み出されます。
• LCDC と兼用する端子を出力ポートとして使用する場合 , その端子に対応する , LCDC 許可レジスタ 2 の機能選択
ビット (LCDCE2:COM[7:0]) を “0” に設定して汎用入出力ポート機能を選択し , LCDC 許可レジスタ 1 のポート入力
制御ビット (LCDCE1:PICTL) を “1” に設定してください。
• 入力ポートとしての動作
• 端子に対応する DDRA レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDRA レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDRA レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用
して PDRA レジスタを読み出す場合は , PDRA レジスタの値を読み出します。
• LCDC と兼用する端子を入力ポートとして使用する場合 , その端子に対応する , LCDC 許可レジスタ 2 の機能選択
ビット (LCDCE2:COM[7:0]) を “0” に設定して汎用入出力ポート機能を選択し , LCDC 許可レジスタ 1 のポート入力
制御ビット (LCDCE1:PICTL) を “1” に設定してください。
• LCDC コモン出力端子としての動作
• LCDC コモン出力端子に対応する DDRA レジスタのビットを “0” に設定してください。
• 汎用入出力ポートと兼用する端子を LCDC コモン出力端子として使用する場合 , その端子に対応する , LCDC 許可
レジスタ 2 の機能選択ビット (LCDCE2:COM[7:0]) を “1” に設定して LCDC コモン出力機能を選択し , LCDCE1 レジ
スタの PICTL ビットを “1” に設定してください。
• リセット時の動作
CPU がリセットされると , DDRA レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDRA レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
DS702–00018–1v0-J
79
MB95710L/770L シリーズ
9. ポート B
ポート B は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95710L/770L シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート B の構成
ポート B は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート B データレジスタ (PDRB)
• ポート B 方向レジスタ (DDRB)
(2) ポート B のブロックダイヤグラム
• PB0/SEG00 端子
本端子には以下の周辺機能があります。
• LCDC SEG00 出力端子 (SEG00)
• PB1/SEG01 端子
本端子には以下の周辺機能があります。
• LCDC SEG01 出力端子 (SEG01)
• PB2/SEG37 端子
本端子には以下の周辺機能があります。
• LCDC SEG37 出力端子 (SEG37)
• PB3/SEG38 端子
本端子には以下の周辺機能があります。
• LCDC SEG38 出力端子 (SEG38)
• PB4/SEG39 端子
本端子には以下の周辺機能があります。
• LCDC SEG39 出力端子 (SEG39)
• PB0/SEG00, PB1/SEG01, PB2/SEG37, PB3/SEG38 および PB4/SEG39 のブロックダイヤグラム
LCD出力
LCD出力許可
0
1
PDRBリード
PDRB
端子
内部バス
PDRBライト
ビット操作命令実行時
DDRBリード
DDRB
DDRBライト
80
ストップモード, 時計モード(SPL = 1)
DS702–00018–1v0-J
MB95710L/770L シリーズ
(3) ポート B のレジスタ
• ポート B のレジスタの機能
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が “L” レベル
PDRB の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDRB の値が “1”
出力ポート時は , “H” レベルを出力
レジスタ略称 データ
PDRB
DDRB
0
ポート入力許可
1
ポート出力許可
• ポート B におけるレジスタと端子との関係
端子名
PDRB
DDRB
-
-
-
-
DS702–00018–1v0-J
関連するレジスタのビットと端子との関係
PB4
PB3
PB2
-
bit4
bit3
bit2
PB1
PB0
bit1
bit0
81
MB95710L/770L シリーズ
(4) ポート B の動作
• 出力ポートとしての動作
• 端子に対応する DDRB レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDRB レジスタの値が外部端子に出力されます。
• PDRB レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDRB レジスタを読み出すと , PDRB レジスタの値が読み出されます。
• LCDC と兼用する端子を出力ポートとして使用する場合 , その端子に対応する , LCDC 許可レジスタ 3 の機能選択
ビット (LCDCE3:SEG[01:00]) または LCDC 許可レジスタ 7 の機能選択ビット (LCDCE7:SEG[39:37]) を “0” に設定し
て汎用入出力ポート機能を選択し , LCDC 許可レジスタ 1 のポート入力制御ビット (LCDCE1:PICTL) を “1” に設定
してください。
• 入力ポートとしての動作
• 端子に対応する DDRB レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDRB レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDRB レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用
して PDRB レジスタを読み出す場合は , PDRB レジスタの値を読み出します。
• LCDC と兼用する端子を入力ポートとして使用する場合 , その端子に対応する , LCDC 許可レジスタ 3 の機能選択
ビット (LCDCE3:SEG[01:00]) または LCDC 許可レジスタ 7 の機能選択ビット (LCDCE7:SEG[39:37]) を “0” に設定し
て汎用入出力ポート機能を選択し , LCDC 許可レジスタ 1 のポート入力制御ビット (LCDCE1:PICTL) を “1” に設定
してください。
• LCDC セグメント出力端子としての動作
• LCDC セグメント出力端子に対応する DDRB レジスタのビットを “0” に設定してください。
• 汎用入出力ポートと兼用する端子を LCDC セグメント出力端子として使用する場合 , その端子に対応する , LCDC 許
可 レ ジ ス タ 3 の 機 能 選 択 ビ ッ ト (LCDCE3:SEG[01:00]) または LCDC 許可レジスタ 7 の機能選択ビ ット
(LCDCE7:SEG[39:37]) を “1” に設定して LCDC セグメント出力機能を選択し , LCDCE1 レジスタの PICTL ビットを
“1” に設定してください。
• リセット時の動作
CPU がリセットされると , DDRB レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDRB レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
82
DS702–00018–1v0-J
MB95710L/770L シリーズ
10. ポート C
ポート C は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95710L/770L シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート C の構成
ポート C は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート C データレジスタ (PDRC)
• ポート C 方向レジスタ (DDRC)
DS702–00018–1v0-J
83
MB95710L/770L シリーズ
(2) ポート C のブロックダイヤグラム
• PC0/SEG02 端子
本端子には以下の周辺機能があります。
• LCDC SEG02 出力端子 (SEG02)
• PC1/SEG03 端子
本端子には以下の周辺機能があります。
• LCDC SEG03 出力端子 (SEG03)
• PC2/SEG04 端子
本端子には以下の周辺機能があります。
• LCDC SEG04 出力端子 (SEG04)
• PC3/SEG05 端子
本端子には以下の周辺機能があります。
• LCDC SEG05 出力端子 (SEG05)
• PC4/SEG06 端子
本端子には以下の周辺機能があります。
• LCDC SEG06 出力端子 (SEG06)
• PC5/SEG07 端子
本端子には以下の周辺機能があります。
• LCDC SEG07 出力端子 (SEG07)
• PC6/SEG08 端子
本端子には以下の周辺機能があります。
• LCDC SEG08 出力端子 (SEG08)
• PC7/SEG09 端子
本端子には以下の周辺機能があります。
• LCDC SEG09 出力端子 (SEG09)
• PC0/SEG02, PC1/SEG03, PC2/SEG04, PC3/SEG05, PC4/SEG06, PC5/SEG07, PC6/SEG08 および PC7/SEG09 のブ
ロックダイヤグラム
LCD出力
LCD出力許可
0
1
PDRCリード
PDRC
端子
内部バス
PDRCライト
ビット操作命令実行時
DDRCリード
DDRC
DDRCライト
84
ストップモード, 時計モード(SPL = 1)
DS702–00018–1v0-J
MB95710L/770L シリーズ
(3) ポート C のレジスタ
• ポート C のレジスタの機能
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が “L” レベル
PDRC の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDRC の値が “1”
出力ポート時は , “H” レベルを出力
レジスタ略称 データ
PDRC
DDRC
0
ポート入力許可
1
ポート出力許可
• ポート C におけるレジスタと端子との関係
端子名
PDRC
DDRC
PC7
PC6
bit7
bit6
DS702–00018–1v0-J
関連するレジスタのビットと端子との関係
PC5
PC4
PC3
PC2
bit5
bit4
bit3
bit2
PC1
PC0
bit1
bit0
85
MB95710L/770L シリーズ
(4) ポート C の動作
• 出力ポートとしての動作
• 端子に対応する DDRC レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDRC レジスタの値が外部端子に出力されます。
• PDRC レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDRC レジスタを読み出すと , PDRC レジスタの値が読み出されます。
• LCDC と兼用する端子を出力ポートとして使用する場合 , その端子に対応する , LCDC 許可レジスタ 3 の機能選択
ビット (LCDCE3:SEG[07:02]) または LCDC 許可レジスタ 4 の機能選択ビット (LCDCE4:SEG[09:08]) を “0” に設定し
て汎用入出力ポート機能を選択し , LCDC 許可レジスタ 1 のポート入力制御ビット (LCDCE1:PICTL) を “1” に設定
してください。
• 入力ポートとしての動作
• 端子に対応する DDRC レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDRC レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDRC レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用
して PDRC レジスタを読み出す場合は , PDRC レジスタの値を読み出します。
• LCDC と兼用する端子を入力ポートとして使用する場合 , その端子に対応する , LCDC 許可レジスタ 3 の機能選択
ビット (LCDCE3:SEG[07:02]) または LCDC 許可レジスタ 4 の機能選択ビット (LCDCE4:SEG[09:08]) を “0” に設定し
て汎用入出力ポート機能を選択し , LCDC 許可レジスタ 1 のポート入力制御ビット (LCDCE1:PICTL) を “1” に設定
してください。
• LCDC セグメント出力端子としての動作
• LCDC セグメント出力端子に対応する DDRC レジスタのビットを “0” に設定してください。
• 汎用入出力ポートと兼用する端子を LCDC セグメント出力端子として使用する場合 , その端子に対応する , LCDC 許
可 レ ジ ス タ 3 の 機 能 選 択 ビ ッ ト (LCDCE3:SEG[07:02]) または LCDC 許可レジスタ 4 の機能選択ビ ット
(LCDCE4:SEG[09:08]) を “1” に設定して LCDC セグメント出力機能を選択し , LCDCE1 レジスタの PICTL ビットを
“1” に設定してください。
• リセット時の動作
CPU がリセットされると , DDRC レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDRC レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
86
DS702–00018–1v0-J
MB95710L/770L シリーズ
11. ポート E
ポート E は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95710L/770L シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート E の構成
ポート E は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート E データレジスタ (PDRE)
• ポート E 方向レジスタ (DDRE)
(2) ポート E のブロックダイヤグラム
• PE0/SEG22 端子
本端子には以下の周辺機能があります。
• LCDC SEG22 出力端子 (SEG22)
• PE1/SEG23 端子
本端子には以下の周辺機能があります。
• LCDC SEG23 出力端子 (SEG23)
• PE2/SEG24 端子
本端子には以下の周辺機能があります。
• LCDC SEG24 出力端子 (SEG24)
• PE3/SEG25 端子
本端子には以下の周辺機能があります。
• LCDC SEG25 出力端子 (SEG25)
• PE4/SEG26 端子
本端子には以下の周辺機能があります。
• LCDC SEG26 出力端子 (SEG26)
• PE0/SEG22, PE1/SEG23, PE2/SEG24, PE3/SEG25 および PE4/SEG26 のブロックダイヤグラム
LCD出力
LCD出力許可
0
1
PDREリード
PDRE
端子
内部バス
PDREライト
ビット操作命令実行時
DDREリード
DDRE
DDREライト
ストップモード, 時計モード(SPL = 1)
DS702–00018–1v0-J
87
MB95710L/770L シリーズ
• PE5/SEG27/TO11 端子
本端子には以下の周辺機能があります。
• LCDC SEG27 出力端子 (SEG27)
• 8/16 ビット複合タイマ ch. 1 出力端子 (TO11)
• PE6/SEG28/TO10 端子
本端子には以下の周辺機能があります。
• LCDC SEG28 出力端子 (SEG28)
• 8/16 ビット複合タイマ ch. 1 出力端子 (TO10)
• PE7/SEG29/EC1 端子
本端子には以下の周辺機能があります。
• LCDC SEG29 出力端子 (SEG29)
• 8/16 ビット複合タイマ ch. 1 クロック入力端子 (EC1)
• PE5/SEG27/TO11, PE6/SEG28/TO10 および PE7/SEG29/EC1 のブロックダイヤグラム
周辺機能入力
周辺機能入力許可
周辺機能出力許可
周辺機能出力
LCD出力
LCD出力許可
0
1
PDREリード
1
PDRE
0
端子
内部バス
PDREライト
ビット操作命令実行時
DDREリード
DDRE
DDREライト
88
ストップモード, 時計モード(SPL = 1)
DS702–00018–1v0-J
MB95710L/770L シリーズ
(3) ポート E のレジスタ
• ポート E のレジスタの機能
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が “L” レベル
PDRE の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDRE の値が “1”
出力ポート時は , “H” レベルを出力
レジスタ略称 データ
PDRE
DDRE
0
ポート入力許可
1
ポート出力許可
• ポート E におけるレジスタと端子との関係
端子名
PDRE
DDRE
PE7
PE6
bit7
bit6
DS702–00018–1v0-J
関連するレジスタのビットと端子との関係
PE5
PE4
PE3
PE2
bit5
bit4
bit3
bit2
PE1
PE0
bit1
bit0
89
MB95710L/770L シリーズ
(4) ポート E の動作
• 出力ポートとしての動作
• 端子に対応する DDRE レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDRE レジスタの値が外部端子に出力されます。
• PDRE レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDRE レジスタを読み出すと , PDRE レジスタの値が読み出されます。
• LCDC と兼用する端子を出力ポートとして使用する場合 , その端子に対応する , LCDC 許可レジスタ 5 の機能選択
ビット (LCDCE5:SEG[23:22]) または LCDC 許可レジスタ 6 の機能選択ビット (LCDCE6:SEG[29:24]) を “0” に設定し
て汎用入出力ポート機能を選択し , LCDC 許可レジスタ 1 のポート入力制御ビット (LCDCE1:PICTL) を “1” に設定
してください。
• 入力ポートとしての動作
• 端子に対応する DDRE レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDRE レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDRE レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用
して PDRE レジスタを読み出す場合は , PDRE レジスタの値を読み出します。
• LCDC と兼用する端子を入力ポートとして使用する場合 , その端子に対応する , LCDC 許可レジスタ 5 の機能選択
ビット (LCDCE5:SEG[23:22]) または LCDC 許可レジスタ 6 の機能選択ビット (LCDCE6:SEG[29:24]) を “0” に設定し
て汎用入出力ポート機能を選択し , LCDC 許可レジスタ 1 のポート入力制御ビット (LCDCE1:PICTL) を “1” に設定
してください。
• 周辺機能出力端子としての動作
• 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると , その端子は , 周辺機能出力端子と
なります。
• 周辺機能出力を許可した場合でも , PDRE レジスタから端子の値を読み出せます。したがって , PDRE レジスタの読出
し動作により, 周辺機能の出力値を読み出せます。
ただし, リードモディファイライト(RMW)系命令を使用してPDRE
レジスタを読み出す場合は , PDRE レジスタの値を読み出します。
• 周辺機能入力端子としての動作
• 端子を入力ポートとして設定するには , 周辺機能の入力端子に対応する DDRE レジスタのビットを “0” に設定しま
す。
• 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDRE レジスタを読み出すと , 端子の値が
読み出されます。ただし , リードモディファイライト (RMW) 系命令では , PDRE レジスタの値を読み出します。
• LCDC セグメント出力端子としての動作
• LCDC セグメント出力端子に対応する DDRE レジスタのビットを “0” に設定してください。
• 汎用入出力ポートと兼用する端子を LCDC セグメント出力端子として使用する場合 , その端子に対応する , LCDC 許
可 レ ジ ス タ 5 の 機 能 選 択 ビ ッ ト (LCDCE5:SEG[23:22]) または LCDC 許可レジスタ 6 の機能選択ビット
(LCDCE6:SEG[29:24]) を “1” に設定して LCDC セグメント出力機能を選択し , LCDCE1 レジスタの PICTL ビットを
“1” に設定してください。
• リセット時の動作
CPU がリセットされると , DDRE レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDRE レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
90
DS702–00018–1v0-J
MB95710L/770L シリーズ
12. ポート F
ポート F は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95710L/770L シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート F の構成
ポート F は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート F データレジスタ (PDRF)
• ポート F 方向レジスタ (DDRF)
(2) ポート F のブロックダイヤグラム
• PF0/X0 端子
本端子には以下の周辺機能があります。
• メインクロック用入力発振端子 (X0)
• PF1/X1 端子
本端子には以下の周辺機能があります。
• メインクロック用入出力発振端子 (X1)
• PF0/X0 および PF1/X1 のブロックダイヤグラム
ヒステリシス
0
1
PDRFリード
端子
PDRF
内部バス
PDRFライト
ビット操作命令実行時
DDRFリード
DDRF
DDRFライト
ストップモード, 時計モード(SPL = 1)
• PF2/RST 端子
本端子には以下の周辺機能があります。
• リセット端子 (RST)
• PF2/RST のブロックダイヤグラム
リセット入力
リセット入力許可
リセット出力許可
リセット出力
ヒステリシス
0
1
PDRFリード
端子
1
PDRF
0
OD
内部バス
PDRFライト
ビット操作命令実行時
DDRFリード
DDRF
DDRFライト
ストップモード, 時計モード(SPL = 1)
DS702–00018–1v0-J
91
MB95710L/770L シリーズ
(3) ポート F のレジスタ
• ポート F のレジスタの機能
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が “L” レベル
PDRF の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDRF の値が “1”
出力ポート時は , “H” レベルを出力 *
レジスタ略称 データ
PDRF
DDRF
0
ポート入力許可
1
ポート出力許可
*: N-ch オープンドレイン端子では , 端子状態は Hi-Z になります。
• ポート F におけるレジスタと端子との関係
端子名
PDRF
DDRF
-
-
-
-
関連するレジスタのビットと端子との関係
PF2*
-
-
-
bit2
PF1
PF0
bit1
bit0
*: PF2/RST は , MB95F714L/F716L/F718L では , リセット専用端子となります。
92
DS702–00018–1v0-J
MB95710L/770L シリーズ
(4) ポート F の動作
• 出力ポートとしての動作
• 端子に対応する DDRF レジスタのビットを “1” に設定すると , 端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDRF レジスタの値が外部端子に出力されます。
• PDRF レジスタにデータを書き込むと , 出力ラッチにその値が保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDRF レジスタを読み出すと , PDRF レジスタの値が読み出されます。
• 入力ポートとしての動作
• 端子に対応する DDRF レジスタのビットを “0” に設定すると , 端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDRF レジスタにデータを書き込むと , 出力ラッチにその値が保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDRF レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用
して PDRF レジスタを読み出す場合は , PDRF レジスタの値を読み出します。
• リセット時の動作
CPU がリセットされると , DDRF レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDRF レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。
• 端子状態指定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
DS702–00018–1v0-J
93
MB95710L/770L シリーズ
13. ポート G
ポート G は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95710L/770L シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート G の構成
ポート G は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート G データレジスタ (PDRG)
• ポート G 方向レジスタ (DDRG)
• ポート G プルアップレジスタ (PULG)
(2) ポート G のブロックダイヤグラム
• PG1/X0A 端子
本端子には以下の周辺機能があります。
• サブクロック用入力発振端子 (X0A)
• PG2/X1A 端子
本端子には以下の周辺機能があります。
• サブクロック用入出力発振端子 (X1A)
• PG1/X0A および PG2/X1A のブロックダイヤグラム
ヒステリシス
0
プルアップ
1
PDRGリード
PDRG
端子
PDRGライト
ビット操作命令実行時
内部バス
DDRGリード
DDRG
DDRGライト
ストップモード, 時計モード(SPL = 1)
PULGリード
PULG
PULGライト
94
DS702–00018–1v0-J
MB95710L/770L シリーズ
(3) ポート G のレジスタ
• ポート G のレジスタの機能
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が “L” レベル
PDRG の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDRG の値が “1”
出力ポート時は , “H” レベルを出力
レジスタ略称 データ
PDRG
DDRG
PULG
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
• ポート G におけるレジスタと端子との関係
端子名
-
-
-
-
関連するレジスタのビットと端子との関係
PG2
PG1
-
bit1
-
PDRG
DDRG
-
-
-
bit2
PULG
DS702–00018–1v0-J
95
MB95710L/770L シリーズ
(4) ポート G の動作
• 出力ポートとしての動作
• 端子に対応する DDRG レジスタのビットを “1” に設定すると , 端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDRG レジスタの値が外部端子に出力されます。
• PDRG レジスタにデータを書き込むと , 出力ラッチにその値が保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDRG レジスタを読み出すと , PDRG レジスタの値が読み出されます。
• 入力ポートとしての動作
• 端子に対応する DDRG レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDRG レジスタにデータを書き込むと , 出力ラッチにその値が保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDRG レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命令を使
用して PDRG レジスタを読み出す場合は , PDRG レジスタの値を読み出します。
• リセット時の動作
CPU がリセットされると , DDRG レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDRG レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。
• 端子状態指定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
• プルアップレジスタの動作
PULG レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルの
ときは , PULG レジスタの値にかかわらず , プルアップ抵抗は切断されます。
96
DS702–00018–1v0-J
MB95710L/770L シリーズ
■ I/O ポート (MB95770L シリーズ )
• ポートレジスタ一覧
リード / ライト
初期値
ポート 0 データレジスタ
PDR0
R, RM/W
0b00000000
ポート 0 方向レジスタ
DDR0
R/W
0b00000000
ポート 1 データレジスタ
PDR1
R, RM/W
0b00000000
ポート 1 方向レジスタ
DDR1
R/W
0b00000000
ポート 2 データレジスタ
PDR2
R, RM/W
0b00000000
ポート 2 方向レジスタ
DDR2
R/W
0b00000000
ポート 6 データレジスタ
PDR6
R, RM/W
0b00000000
ポート 6 方向レジスタ
DDR6
R/W
0b00000000
ポート 9 データレジスタ
PDR9
R, RM/W
0b00000000
ポート 9 方向レジスタ
DDR9
R/W
0b00000000
ポート A データレジスタ
PDRA
R, RM/W
0b00000000
ポート A 方向レジスタ
DDRA
R/W
0b00000000
ポート B データレジスタ
PDRB
R, RM/W
0b00000000
ポート B 方向レジスタ
DDRB
R/W
0b00000000
ポート C データレジスタ
PDRC
R, RM/W
0b00000000
ポート C 方向レジスタ
DDRC
R/W
0b00000000
ポート E データレジスタ
PDRE
R, RM/W
0b00000000
ポート E 方向レジスタ
DDRE
R/W
0b00000000
ポート F データレジスタ
PDRF
R, RM/W
0b00000000
ポート F 方向レジスタ
DDRF
R/W
0b00000000
ポート G データレジスタ
PDRG
R, RM/W
0b00000000
ポート G 方向レジスタ
DDRG
R/W
0b00000000
ポート 1 プルアップレジスタ
PUL1
R/W
0b00000000
ポート 2 プルアップレジスタ
PUL2
R/W
0b00000000
ポート G プルアップレジスタ
PULG
R/W
0b00000000
A/D 入力禁止レジスタ ( 下位 )
AIDRL
R/W
0b00000000
レジスタ名称
R/W
R, RM/W
: リード / ライト可能 ( 読出し値は書込み値 )
: リード / ライト可能 ( 読出し値は書込み値と異なります。書込み値は , リードモディファイライト (RMW) 系命
令によって , 読み出されます。)
DS702–00018–1v0-J
97
MB95710L/770L シリーズ
1. ポート 0
ポート 0 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95710L/770L シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート 0 の構成
ポート 0 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 0 データレジスタ (PDR0)
• ポート 0 方向レジスタ (DDR0)
• A/D 入力禁止レジスタ ( 下位 ) (AIDRL)
(2) ポート 0 のブロックダイヤグラム
• P00/INT00/AN00/SEG29/UO2 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT00)
• 8/12 ビット A/D コンバータアナログ入力端子 (AN00)
• LCDC SEG29 出力端子 (SEG29)
• UART/SIO ch. 2 データ出力端子 (UO2)
• P02/INT02/AN02/SEG27/UCK2 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT02)
• 8/12 ビット A/D コンバータアナログ入力端子 (AN02)
• LCDC SEG27 出力端子 (SEG27)
• UART/SIO ch. 2 クロック入出力端子 (UCK2)
• P03/INT03/AN03/SEG26/UO1 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT03)
• 8/12 ビット A/D コンバータアナログ入力端子 (AN03)
• LCDC SEG26 出力端子 (SEG26)
• UART/SIO ch. 1 データ出力端子 (UO1)
• P05/INT05/AN05/SEG24/UCK1 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT05)
• 8/12 ビット A/D コンバータアナログ入力端子 (AN05)
• LCDC SEG24 出力端子 (SEG24)
• UART/SIO ch. 1 クロック入出力端子 (UCK1)
• P06/INT06/AN06/SEG23 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT06)
• 8/12 ビット A/D コンバータアナログ入力端子 (AN06)
• LCDC SEG23 出力端子 (SEG23)
• P07/INT07/AN07/SEG22 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT07)
• 8/12 ビット A/D コンバータアナログ入力端子 (AN07)
• LCDC SEG22 出力端子 (SEG22)
98
DS702–00018–1v0-J
MB95710L/770L シリーズ
• P00/INT00/AN00/SEG29/UO2, P02/INT02/AN02/SEG27/UCK2, P03/INT03/AN03/SEG26/UO1, P05/INT05/AN05/
SEG24/UCK1, P06/INT06/AN06/SEG23 および P07/INT07/AN07/SEG22 のブロックダイヤグラム
LCD出力
周辺機能入力
周辺機能入力許可
(INT00, INT02, INT03, INT05, INT06とINT07)
A/Dアナログ入力
周辺機能出力許可
周辺機能出力
LCD出力許可
0
1
PDR0リード
1
PDR0
0
端子
PDR0ライト
ビット操作命令実行時
内部バス
DDR0リード
DDR0
DDR0ライト
ストップモード, 時計モード(SPL = 1)
AIDRLリード
AIDRL
AIDRLライト
DS702–00018–1v0-J
99
MB95710L/770L シリーズ
• P01/INT01/AN01/SEG28/TO00/UI2 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT01)
• 8/12 ビット A/D コンバータアナログ入力端子 (AN01)
• LCDC SEG28 出力端子 (SEG28)
• 8/16 ビット複合タイマ ch. 0 出力端子 (TO00)
• UART/SIO ch. 2 データ入力端子 (UI2)
• P04/INT04/AN04/SEG25/UI1 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT04)
• 8/12 ビット A/D コンバータアナログ入力端子 (AN04)
• LCDC SEG25 出力端子 (SEG25)
• UART/SIO ch. 1 データ入力端子 (UI1)
• P01/INT01/AN01/SEG28/TO00/UI2 および P04/INT04/AN04/SEG25/UI1 のブロックダイヤグラム
LCD出力
周辺機能入力
周辺機能入力許可(INT01とINT04)
周辺機能出力許可
周辺機能出力
A/Dアナログ入力
LCD出力許可
0
1
PDR0リード
CMOS
1
PDR0
0
端子
PDR0ライト
ビット操作命令実行時
内部バス
DDR0リード
DDR0
DDR0ライト
ストップモード, 時計モード(SPL = 1)
AIDRLリード
AIDRL
AIDRLライト
100
DS702–00018–1v0-J
MB95710L/770L シリーズ
(3) ポート 0 のレジスタ
• ポート 0 のレジスタの機能
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が “L” レベル
PDR0 の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDR0 の値が “1”
出力ポート時は , “H” レベルを出力
レジスタ略称 データ
PDR0
DDR0
AIDRL
ポート入力許可
0
1
ポート出力許可
0
アナログ入力許可
1
ポート入力許可
• ポート 0 におけるレジスタと端子との関係
端子名
P07
P06
bit7
bit6
関連するレジスタのビットと端子との関係
P05
P04
P03
P02
P01
P00
bit1
bit0
PDR0
DDR0
bit5
bit4
bit3
bit2
AIDRL
DS702–00018–1v0-J
101
MB95710L/770L シリーズ
(4) ポート 0 の動作
• 出力ポートとしての動作
• 端子に対応する DDR0 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , その端子から PDR0 レジスタの値が外部端子に出力されます。
• PDR0 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDR0 レジスタを読み出すと , PDR0 レジスタの値が読み出されます。
• LCDC と兼用する端子を出力ポートとして使用する場合 , その端子に対応する , LCDC 許可レジスタ 5 の機能選択
ビット (LCDCE5:SEG[23:22]) または LCDC 許可レジスタ 6 の機能選択ビット (LCDCE6:SEG[29:24]) を “0” に設定し
て汎用入出力ポート機能を選択し , LCDC 許可レジスタ 1 のポート入力制御ビット (LCDCE1:PICTL) を “1” に設定
してください。
• 入力ポートとしての動作
• 端子に対応する DDR0 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• アナログ入力機能兼用端子を入力ポートとして使用している時は , A/D 入力禁止レジスタ ( 下位 ) (AIDRL) の対応す
るビットを “1” に設定してください。
• PDR0 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDR0 レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命令を使
用して PDR0 レジスタを読み出す場合は , PDR0 レジスタの値を読み出します。
• LCDC と兼用する端子を入力ポートとして使用する場合 , その端子に対応する , LCDC 許可レジスタ 5 の機能選択
ビット (LCDCE5:SEG[23:22]) または LCDC 許可レジスタ 6 の機能選択ビット (LCDCE6:SEG[29:24]) を “0” に設定し
て汎用入出力ポート機能を選択し , LCDCE1 レジスタの PICTL ビットを “1” に設定してください。
• 周辺機能出力端子としての動作
• 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると , その端子は , 周辺機能出力端子と
なります。
• 周辺機能出力を許可した場合でも , PDR0 レジスタから端子の値を読み出せます。したがって , PDR0 レジスタの読出
し動作により, 周辺機能の出力値を読み出せます。
ただし , リードモディファイライト (RMW) 系命令を使用して PDR0
レジスタを読み出す場合は , PDR0 レジスタの値を読み出します。
• 周辺機能入力端子としての動作
• 端子を入力ポートとして設定するには, 周辺機能の入力端子に対応するDDR0レジスタのビットを“0”に設定します。
• アナログ入力機能兼用端子をそのほかの周辺機能入力端子として使用する場合は , 入力ポートの動作と同様に , その
端子を入力ポートとして設定してください。
• 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDR0 レジスタを読み出すと , 端子の値が
読み出されます。ただし , リードモディファイライト (RMW) 系命令では , PDR0 レジスタの値を読み出します。
• LCDC セグメント出力端子としての動作
• LCDC セグメント出力端子に対応する DDR0 レジスタのビットを “0” に設定してください。
• 汎用入出力ポートと兼用する端子を LCDC セグメント出力端子として使用する場合 , その端子に対応する , LCDC 許
可 レ ジ ス タ 5 の 機 能 選 択 ビ ッ ト (LCDCE5:SEG[23:22]) または LCDC 許可レジスタ 6 の機能選択ビット
(LCDCE6:SEG[29:24]) を “1” に設定して LCDC セグメント出力機能を選択し , LCDCE1 レジスタの PICTL ビットを
“1” に設定してください。
• リセット時の動作
CPU がリセットされると , DDR0 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。アナロ
グ入力機能兼用端子については, AIDRLレジスタが“0”に初期化されるため, ポート入力は禁止された状態になります。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDR0 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開放
によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。ただし , 外部割込み (INT00 ~
INT07) による割込み入力が許可されている場合 , 入力可能になり入力は遮断されません。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
102
DS702–00018–1v0-J
MB95710L/770L シリーズ
• アナログ入力端子としての動作
• アナログ入力端子に対応する DDR0 レジスタのビットに “0” を , AIDRL レジスタのその端子に対応するビットに “0”
を設定してください。
• ほかの周辺機能と兼用されている端子で , それらの周辺機能の出力は禁止されます。
• 外部割込み入力端子としての動作
• 外部割込み入力端子に対応する DDR0 レジスタのビットを “0” に設定してください。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子の値は常に外部割込み回路に入力されます。端子を割込み以外の機能に使用する場合は , その端子に対応する
外部割込み機能を禁止にします。
DS702–00018–1v0-J
103
MB95710L/770L シリーズ
2. ポート 1
ポート 1 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95710L/770L シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート 1 の構成
ポート 1 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 1 データレジスタ (PDR1)
• ポート 1 方向レジスタ (DDR1)
• ポート 1 プルアップレジスタ (PUL1)
(2) ポート 1 のブロックダイヤグラム
• P10/UI0/TO0 端子
本端子には以下の周辺機能があります。
• UART/SIO ch. 0 データ入力端子 (UI0)
• 16 ビットリロードタイマ ch. 0 出力端子 (TO0)
• P10/UI0/TO0 のブロックダイヤグラム
周辺機能入力
周辺機能入力許可
周辺機能出力許可
周辺機能出力
CMOS
プルアップ
0
1
PDR1リード
1
PDR1
0
端子
PDR1ライト
ビット操作命令実行時
内部バス
DDR1リード
DDR1
DDR1ライト
ストップモード, 時計モード(SPL = 1)
PUL1リード
PUL1
PUL1ライト
104
DS702–00018–1v0-J
MB95710L/770L シリーズ
• P12/DBG 端子
本端子には以下の周辺機能があります。
• DBG 入力端子 (DBG)
• P12/DBG のブロックダイヤグラム
ヒステリシス
0
1
PDR1リード
PDR1
端子
内部バス
OD
PDR1ライト
ビット操作命令実行時
DDR1リード
DDR1
DDR1ライト
DS702–00018–1v0-J
ストップモード, 時計モード(SPL = 1)
105
MB95710L/770L シリーズ
• P11/UO0 端子
本端子には以下の周辺機能があります。
• UART/SIO ch. 0 データ出力端子 (UO0)
• P13/ADTG/TO01 端子
本端子には以下の周辺機能があります。
• 8/12 ビット A/D コンバータトリガ入力端子 (ADTG)
• 8/16 ビット複合タイマ ch. 0 出力端子 (TO01)
• P14/UCK0/EC0/TI0 端子
本端子には以下の周辺機能があります。
• UART/SIO ch. 0 クロック入出力端子 (UCK0)
• 8/16 ビット複合タイマ ch. 0 クロック入力端子 (EC0)
• 16 ビットリロードタイマ ch. 0 入力端子 (TI0)
• P17/CMP0_O 端子
本端子には以下の周辺機能があります。
• コンパレータ ch. 0 デジタル出力端子 (CMP0_O)
• P11/UO0, P13/ADTG/TO01, P14/UCK0/EC0/TI0 および P17/CMP0_O のブロックダイヤグラム
周辺機能入力
周辺機能入力許可
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDR1リード
1
PDR1
0
端子
PDR1ライト
ビット操作命令実行時
内部バス
DDR1リード
DDR1
DDR1ライト
ストップモード, 時計モード(SPL = 1)
PUL1リード
PUL1
PUL1ライト
106
DS702–00018–1v0-J
MB95710L/770L シリーズ
• P15/SEG31/PPG11 端子
本端子には以下の周辺機能があります。
• LCDC SEG31 出力端子 (SEG31)
• 8/16 ビット PPG ch. 1 出力端子 (PPG11)
• P16/SEG30/PPG10 端子
本端子には以下の周辺機能があります。
• LCDC SEG30 出力端子 (SEG30)
• 8/16 ビット PPG ch. 1 出力端子 (PPG10)
• P15/SEG31/PPG11 および P16/SEG30/PPG10 のブロックダイヤグラム
LCD出力
周辺機能出力許可
周辺機能出力
LCD出力許可
0
1
PDR1リード
1
PDR1
0
端子
内部バス
PDR1ライト
ビット操作命令実行時
DDR1リード
DDR1
DDR1ライト
ストップモード, 時計モード(SPL = 1)
DS702–00018–1v0-J
107
MB95710L/770L シリーズ
(3) ポート 1 のレジスタ
• ポート 1 のレジスタの機能
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が “L” レベル
PDR1 の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDR1 の値が “1”
出力ポート時は , “H” レベルを出力 *
レジスタ略称 データ
PDR1
DDR1
PUL1
ポート入力許可
0
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
*: N-ch オープンドレイン端子では , 端子状態は Hi-Z になります。
• ポート 1 におけるレジスタと端子との関係
端子名
P17
PDR1
DDR1
PUL1
108
bit7
P16
関連するレジスタのビットと端子との関係
P15
P14
P13
P12
bit6
bit5
-
-
bit4
bit3
bit2
P11
P10
bit1
bit0
-
DS702–00018–1v0-J
MB95710L/770L シリーズ
(4) ポート 1 の動作
• 出力ポートとしての動作
• 端子に対応する DDR1 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , その端子から PDR1 レジスタの値が外部端子に出力されます。
• PDR1 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDR1 レジスタを読み出すと , PDR1 レジスタの値が読み出されます。
• LCDC と兼用する端子を出力ポートとして使用する場合 , その端子に対応する , LCDC 許可レジスタ 6 の機能選択
ビット (LCDCE6:SEG[31:30]) を “0” に設定して汎用入出力ポート機能を選択し , LCDC 許可レジスタ 1 のポート入
力制御ビット (LCDCE1:PICTL) を “1” に設定してください。
• 入力ポートとしての動作
• 端子に対応する DDR1 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDR1 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDR1 レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命令を使
用して PDR1 レジスタを読み出す場合は , PDR1 レジスタの値を読み出します。
• LCDC と兼用する端子を入力ポートとして使用する場合 , その端子に対応する , LCDC 許可レジスタ 6 の機能選択
ビット (LCDCE6:SEG[31:30]) を “0” に設定して汎用入出力ポート機能を選択し , LCDCE1 レジスタの PICTL ビット
を “1” に設定してください。
• 周辺機能出力端子としての動作
• 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると , その端子は , 周辺機能出力端子と
なります。
• 周辺機能出力を許可した場合でも , PDR1 レジスタから端子の値を読み出せます。したがって , PDR1 レジスタの読
出し動作により , 周辺機能の出力値を読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用して
PDR1 レジスタを読み出す場合は , PDR1 レジスタの値を読み出します。
• 周辺機能入力端子としての動作
• 端子を入力ポートとして設定するには, 周辺機能の入力端子に対応するDDR1レジスタのビットを“0”に設定します。
• 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDR1 レジスタを読み出すと , 端子の値が
読み出されます。ただし , リードモディファイライト (RMW) 系命令を使用して PDR1 レジスタを読み出す場合は ,
PDR1 レジスタの値を読み出します。
• LCDC セグメント出力端子としての動作
• LCDC セグメント出力端子に対応する DDR1 レジスタのビットを “0” に設定してください。
• 汎用入出力ポートと兼用する端子を LCDC セグメント出力端子として使用する場合 , その端子に対応する , LCDC 許
可レジスタ6の機能選択ビット(LCDCE6:SEG[31:30])を“1”に設定してLCDCセグメント出力機能を選択し, LCDCE1
レジスタの PICTL ビットを “1” に設定してください。
• リセット時の動作
CPU がリセットされると , DDR1 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDR1 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。ただし , 外部割込み回路の外
部割込み制御レジスタ ch. 0 (EIC00) と割込み端子選択回路の割込み端子選択回路制御レジスタ (WICR) による P10/
UI0/TO0 と P14/UCK0/EC0/TI0 との割込み入力が許可されている場合 , 入力は可能になり , かつ遮断されません。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
• プルアップレジスタの動作
PUL1 レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルのと
きは , PUL1 レジスタの値にかかわらず , プルアップ抵抗は切断されます。
DS702–00018–1v0-J
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MB95710L/770L シリーズ
3. ポート 2
ポート 2 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95710L/770L シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート 2 の構成
ポート 2 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 2 データレジスタ (PDR2)
• ポート 2 方向レジスタ (DDR2)
• ポート 2 プルアップレジスタ (PUL2)
(2) ポート 2 のブロックダイヤグラム
• P20/PPG00/CMP0_N 端子
本端子には以下の周辺機能があります。
• 8/16 ビット PPG ch. 0 出力端子 (PPG00)
• コンパレータ ch. 0 反転アナログ入力 ( 負入力 ) 端子 (CMP0_N)
• P21/PPG01/CMP0_P 端子
本端子には以下の周辺機能があります。
• 8/16 ビット PPG ch. 0 出力端子 (PPG01)
• コンパレータ ch. 0 非反転アナログ入力 ( 正入力 ) 端子 (CMP0_P)
• P20/PPG00/CMP0_N および P21/PPG01/CMP0_P のブロックダイヤグラム
アナログ入力
周辺機能出力許可
周辺機能出力
アナログ入力許可
プルアップ
0
1
PDR2リード
1
PDR2
0
端子
PDR2ライト
ビット操作命令実行時
内部バス
DDR2リード
DDR2
DDR2ライト
ストップモード, 時計モード(SPL = 1)
PUL2リード
PUL2
PUL2ライト
110
DS702–00018–1v0-J
MB95710L/770L シリーズ
• P22/SCL 端子
本端子には以下の周辺機能があります。
• I2C バスインタフェース ch. 0 クロック入出力端子 (SCL)
• P23/SDA 端子
本端子には以下の周辺機能があります。
• I2C バスインタフェース ch. 0 データ入出力端子 (SDA)
• P22/SCL および P23/SDA のブロックダイヤグラム
周辺機能入力
周辺機能入力許可
周辺機能出力許可
周辺機能出力
CMOS
0
1
PDR2リード
端子
1
PDR2
0
OD
内部バス
PDR2ライト
ビット操作命令実行時
DDR2リード
DDR2
DDR2ライト
ストップモード, 時計モード(SPL = 1)
DS702–00018–1v0-J
111
MB95710L/770L シリーズ
(3) ポート 2 のレジスタ
• ポート 2 のレジスタの機能
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が “L” レベル
PDR2 の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDR2 の値が “1”
出力ポート時は , “H” レベルを出力 *
レジスタ略称 データ
PDR2
DDR2
PUL2
ポート入力許可
0
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
*: N-ch オープンドレイン端子では , 端子状態は Hi-Z になります。
• ポート 2 におけるレジスタと端子との関係
端子名
-
-
-
-
関連するレジスタのビットと端子との関係
P23
P22
PDR2
DDR2
PUL2
112
-
-
bit3
bit2
-
-
P21
P20
bit1
bit0
DS702–00018–1v0-J
MB95710L/770L シリーズ
(4) ポート 2 の動作
• 出力ポートとしての動作
• 端子に対応する DDR2 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , その端子から PDR2 レジスタの値が外部端子に出力されます。
• PDR2 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDR2 レジスタを読み出すと , PDR2 レジスタの値が読み出されます。
• 入力ポートとしての動作
• 端子に対応する DDR2 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDR2 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDR2 レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命令を使
用して PDR2 レジスタを読み出す場合は , PDR2 レジスタの値を読み出します。
• 周辺機能出力端子としての動作
• 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると , その端子は , 周辺機能出力端子と
なります。
• 周辺機能出力を許可した場合でも , PDR2 レジスタから端子の値を読み出せます。したがって , PDR2 レジスタの読
出し動作により , 周辺機能の出力値を読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用して
PDR2 レジスタを読み出す場合は , PDR2 レジスタの値を読み出します。
• 周辺機能入力端子としての動作
• 端子を入力ポートとして設定するには, 周辺機能の入力端子に対応するDDR2レジスタのビットを“0”に設定します。
• 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDR2 レジスタを読み出すと , 端子の値が
読み出されます。ただし , リードモディファイライト (RMW) 系命令を使用して PDR2 レジスタを読み出す場合は ,
PDR2 レジスタの値を読み出します。
• リセット時の動作
CPU がリセットされると , DDR2 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDR2 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
• プルアップレジスタの動作
PUL2 レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルのと
きは , PUL2 レジスタの値にかかわらず , プルアップ抵抗は切断されます。
• コンパレータ入力端子としての動作
• PDR2 レジスタ設定と DDR2 レジスタ設定に関係なく , コンパレータ制御レジスタ ch. 0 のコンパレータアナログ入
力許可ビット (CMR0:VCID) を ”0” に設定すると , コンパレータ入力機能が許可されます。
• コンパレータ入力機能を禁止するには , VCID ビットを “1” に設定してください。
• コンパレータの詳細については , 「New 8FX MB95710L/770L シリーズハードウェアマニュアル」の「第 29 章 コン
パレータ」を参照してください。
DS702–00018–1v0-J
113
MB95710L/770L シリーズ
4. ポート 6
ポート 6 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95710L/770L シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート 6 の構成
ポート 6 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 6 データレジスタ (PDR6)
• ポート 6 方向レジスタ (DDR6)
114
DS702–00018–1v0-J
MB95710L/770L シリーズ
(2) ポート 6 のブロックダイヤグラム
• P60/SEG06 端子
本端子には以下の周辺機能があります。
• LCDC SEG06 出力端子 (SEG06)
• P61/SEG07 端子
本端子には以下の周辺機能があります。
• LCDC SEG07 出力端子 (SEG07)
• P62/SEG08 端子
本端子には以下の周辺機能があります。
• LCDC SEG08 出力端子 (SEG08)
• P63/SEG09 端子
本端子には以下の周辺機能があります。
• LCDC SEG09 出力端子 (SEG09)
• P64/SEG10 端子
本端子には以下の周辺機能があります。
• LCDC SEG10 出力端子 (SEG10)
• P65/SEG11 端子
本端子には以下の周辺機能があります。
• LCDC SEG11 出力端子 (SEG11)
• P66/SEG12 端子
本端子には以下の周辺機能があります。
• LCDC SEG12 出力端子 (SEG12)
• P67/SEG13 端子
本端子には以下の周辺機能があります。
• LCDC SEG13 出力端子 (SEG13)
• P60/SEG06, P61/SEG07, P62/SEG08, P63/SEG09, P64/SEG10, P65/SEG11, P66/SEG12 および P67/SEG13 のブ
ロックダイヤグラム
LCD出力
LCD出力許可
0
1
PDR6リード
PDR6
端子
内部バス
PDR6ライト
ビット操作命令実行時
DDR6リード
DDR6
DDR6ライト
ストップモード, 時計モード(SPL = 1)
DS702–00018–1v0-J
115
MB95710L/770L シリーズ
(3) ポート 6 のレジスタ
• ポート 6 のレジスタの機能
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が “L” レベル
PDR6 の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDR6 の値が “1”
出力ポート時は , “H” レベルを出力
レジスタ略称 データ
PDR6
DDR6
0
ポート入力許可
1
ポート出力許可
• ポート 6 におけるレジスタと端子との関係
端子名
PDR6
DDR6
116
P67
P66
bit7
bit6
関連するレジスタのビットと端子との関係
P65
P64
P63
P62
bit5
bit4
bit3
bit2
P61
P60
bit1
bit0
DS702–00018–1v0-J
MB95710L/770L シリーズ
(4) ポート 6 の動作
• 出力ポートとしての動作
• 端子に対応する DDR6 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDR6 レジスタの値が外部端子に出力されます。
• PDR6 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDR6 レジスタを読み出すと , PDR6 レジスタの値が読み出されます。
• LCDC と兼用する端子を出力ポートとして使用する場合 , その端子に対応する , LCDC 許可レジスタ 3 の機能選択
ビット (LCDCE3:SEG[07:06]) または LCDC 許可レジスタ 4 の機能選択ビット (LCDCE4:SEG[13:08]) を “0” に設定し
て汎用入出力ポート機能を選択し , LCDC 許可レジスタ 1 のポート入力制御ビット (LCDCE1:PICTL) を “1” に設定
してください。
• 入力ポートとしての動作
• 端子に対応する DDR6 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDR6 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDR6 レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用
して PDR6 レジスタを読み出す場合は , PDR6 レジスタの値を読み出します。
• LCDC と兼用する端子を入力ポートとして使用する場合 , その端子に対応する , LCDC 許可レジスタ 3 の機能選択
ビット (LCDCE3:SEG[07:06]) または LCDC 許可レジスタ 4 の機能選択ビット (LCDCE4:SEG[13:08]) を “0” に設定し
て汎用入出力ポート機能を選択し , LCDC 許可レジスタ 1 のポート入力制御ビット (LCDCE1:PICTL) を “1” に設定
してください。
• LCDC セグメント出力端子としての動作
• LCDC セグメント出力端子に対応する DDR6 レジスタのビットを “0” に設定してください。
• 汎用入出力ポートと兼用する端子を LCDC セグメント出力端子として使用する場合 , その端子に対応する , LCDC 許
可 レ ジ ス タ 3 の 機 能 選 択 ビ ッ ト (LCDCE3:SEG[07:06]) または LCDC 許可レジスタ 4 の機能選択ビ ット
(LCDCE4:SEG[13:08]) を “1” に設定して LCDC セグメント出力機能を選択し , LCDCE1 レジスタの PICTL ビットを
“1” に設定してください。
• リセット時の動作
CPU がリセットされると , DDR6 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDR6 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
DS702–00018–1v0-J
117
MB95710L/770L シリーズ
5. ポート 9
ポート 9 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95710L/770L シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート 9 の構成
ポート 9 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 9 データレジスタ (PDR9)
• ポート 9 方向レジスタ (DDR9)
(2) ポート 9 のブロックダイヤグラム
• P90/V4 端子
本端子には以下の周辺機能があります。
• LCD 駆動電源端子 (V4)
• P91/V3 端子
本端子には以下の周辺機能があります。
• LCD 駆動電源端子 (V3)
• P92/V2 端子
本端子には以下の周辺機能があります。
• LCD 駆動電源端子 (V2)
• P93/V1 端子
本端子には以下の周辺機能があります。
• LCD 駆動電源端子 (V1)
• P90/V4, P91/V3, P92/V2 および P93/V1 のブロックダイヤグラム
LCD電源
LCD電源許可
0
1
PDR9リード
PDR9
端子
内部バス
PDR9ライト
ビット操作命令実行時
DDR9リード
DDR9
DDR9ライト
118
ストップモード, 時計モード(SPL = 1)
DS702–00018–1v0-J
MB95710L/770L シリーズ
(3) ポート 9 のレジスタ
• ポート 9 のレジスタの機能
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が “L” レベル
PDR9 の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDR9 の値が “1”
出力ポート時は , “H” レベルを出力
レジスタ略称 データ
PDR9
DDR9
0
ポート入力許可
1
ポート出力許可
• ポート 9 におけるレジスタと端子との関係
端子名
PDR9
DDR9
-
-
-
-
DS702–00018–1v0-J
関連するレジスタのビットと端子との関係
P93
P92
-
-
bit3
bit2
P91
P90
bit1
bit0
119
MB95710L/770L シリーズ
(4) ポート 9 の動作
• 出力ポートとしての動作
• 端子に対応する DDR9 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子が出力ポートとして使用されている時は , PDR9 レジスタの値が外部端子に出力されます。
• PDR9 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDR9 レジスタを読み出すと , PDR9 レジスタの値が読み出されます。
• LCDC と兼用する端子を出力ポートとして使用する場合 , LCDC 許可レジスタ 1 (LCDCE1) の VE[4:1] ビットにある ,
その端子に対応するビットを “0” に設定して汎用入出力ポート機能を選択してください。
• 入力ポートとしての動作
• 端子に対応する DDR9 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• PDR9 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDR9 レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用
して PDR9 レジスタを読み出す場合は , PDR9 レジスタの値を読み出します。
• LCDC と兼用する端子を入力ポートとして使用する場合 , LCDCE1 レジスタの VE[4:1] ビットにある , その端子に対
応するビットを “0” に設定して汎用入出力ポート機能を選択してください。
• リセット時の動作
CPU がリセットされると , DDR9 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDR9 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
• LCD 駆動電源端子としての動作
• LCD 駆動電源端子に対応する DDR9 レジスタのビットを “0” に設定してください。
• 汎用入出力ポートと兼用する端子を LCD 駆動電源端子として使用する場合 , LCDCE1 レジスタの VE[4:1] ビットに
ある , その端子に対応するビットを “1” に設定して LCD 駆動電源機能を選択してください。
120
DS702–00018–1v0-J
MB95710L/770L シリーズ
6. ポート A
ポート A は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95710L/770L シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート A の構成
ポート A は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート A データレジスタ (PDRA)
• ポート A 方向レジスタ (DDRA)
DS702–00018–1v0-J
121
MB95710L/770L シリーズ
(2) ポート A のブロックダイヤグラム
• PA0/COM0 端子
本端子には以下の周辺機能があります。
• LCDC COM0 出力端子 (COM0)
• PA1/COM1 端子
本端子には以下の周辺機能があります。
• LCDC COM1 出力端子 (COM1)
• PA2/COM2 端子
本端子には以下の周辺機能があります。
• LCDC COM2 出力端子 (COM2)
• PA3/COM3 端子
本端子には以下の周辺機能があります。
• LCDC COM3 出力端子 (COM3)
• PA4/COM4 端子
本端子には以下の周辺機能があります。
• LCDC COM4 出力端子 (COM4)
• PA5/COM5 端子
本端子には以下の周辺機能があります。
• LCDC COM5 出力端子 (COM5)
• PA6/COM6 端子
本端子には以下の周辺機能があります。
• LCDC COM6 出力端子 (COM6)
• PA7/COM7 端子
本端子には以下の周辺機能があります。
• LCDC COM7 出力端子 (COM7)
• PA0/COM0, PA1/COM1, PA2/COM2, PA3/COM3, PA4/COM4, PA5/COM5, PA6/COM6 および PA7/COM7 のブロックダ
イヤグラム
LCD出力
LCD出力許可
0
1
PDRAリード
PDRA
端子
内部バス
PDRAライト
ビット操作命令実行時
DDRAリード
DDRA
DDRAライト
122
ストップモード, 時計モード(SPL = 1)
DS702–00018–1v0-J
MB95710L/770L シリーズ
(3) ポート A のレジスタ
• ポート A のレジスタの機能
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が “L” レベル
PDRA の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDRA の値が “1”
出力ポート時は , “H” レベルを出力
レジスタ略称 データ
PDRA
DDRA
0
ポート入力許可
1
ポート出力許可
• ポート A におけるレジスタと端子との関係
端子名
PDRA
DDRA
PA7
PA6
bit7
bit6
DS702–00018–1v0-J
関連するレジスタのビットと端子との関係
PA5
PA4
PA3
PA2
bit5
bit4
bit3
bit2
PA1
PA0
bit1
bit0
123
MB95710L/770L シリーズ
(4) ポート A の動作
• 出力ポートとしての動作
• 端子に対応する DDRA レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDRA レジスタの値が外部端子に出力されます。
• PDRA レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDRA レジスタを読み出すと , PDRA レジスタの値が読み出されます。
• LCDC と兼用する端子を出力ポートとして使用する場合 , その端子に対応する , LCDC 許可レジスタ 2 の機能選択
ビット (LCDCE2:COM[7:0]) を “0” に設定して汎用入出力ポート機能を選択し , LCDC 許可レジスタ 1 のポート入力
制御ビット (LCDCE1:PICTL) を “1” に設定してください。
• 入力ポートとしての動作
• 端子に対応する DDRA レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDRA レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDRA レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用
して PDRA レジスタを読み出す場合は , PDRA レジスタの値を読み出します。
• LCDC と兼用する端子を入力ポートとして使用する場合 , その端子に対応する , LCDC 許可レジスタ 2 の機能選択
ビット (LCDCE2:COM[7:0]) を “0” に設定して汎用入出力ポート機能を選択し , LCDC 許可レジスタ 1 のポート入力
制御ビット (LCDCE1:PICTL) を “1” に設定してください。
• LCDC コモン出力端子としての動作
• LCDC セグメント出力端子に対応する DDRA レジスタのビットを “0” に設定してください。
• 汎用入出力ポートと兼用する端子を LCDC コモン出力端子として使用する場合 , その端子に対応する , LCDC 許可
レジスタ 2 の機能選択ビット (LCDCE2:COM[7:0]) を “1” に設定して LCDC コモン出力機能を選択し , LCDCE1 レジ
スタの PICTL ビットを “1” に設定してください。
• リセット時の動作
CPU がリセットされると , DDRA レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDRA レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
124
DS702–00018–1v0-J
MB95710L/770L シリーズ
7. ポート B
ポート B は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95710L/770L シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート B の構成
ポート B は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート B データレジスタ (PDRB)
• ポート B 方向レジスタ (DDRB)
(2) ポート B のブロックダイヤグラム
• PB0/SEG00 端子
本端子には以下の周辺機能があります。
• LCDC SEG00 出力端子 (SEG00)
• PB1/SEG01 端子
本端子には以下の周辺機能があります。
• LCDC SEG01 出力端子 (SEG01)
• PB0/SEG00 および PB1/SEG01 のブロックダイヤグラム
LCD出力
LCD出力許可
0
1
PDRBリード
PDRB
端子
内部バス
PDRBライト
ビット操作命令実行時
DDRBリード
DDRB
DDRBライト
ストップモード, 時計モード(SPL = 1)
DS702–00018–1v0-J
125
MB95710L/770L シリーズ
(3) ポート B のレジスタ
• ポート B のレジスタの機能
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が “L” レベル
PDRB の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDRB の値が “1”
出力ポート時は , “H” レベルを出力
レジスタ略称 データ
PDRB
DDRB
0
ポート入力許可
1
ポート出力許可
• ポート B におけるレジスタと端子との関係
端子名
PDRB
DDRB
126
-
-
-
-
関連するレジスタのビットと端子との関係
-
-
-
-
PB1
PB0
bit1
bit0
DS702–00018–1v0-J
MB95710L/770L シリーズ
(4) ポート B の動作
• 出力ポートとしての動作
• 端子に対応する DDRB レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDRB レジスタの値が外部端子に出力されます。
• PDRB レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDRB レジスタを読み出すと , PDRB レジスタの値が読み出されます。
• LCDC と兼用する端子を出力ポートとして使用する場合 , その端子に対応する , LCDC 許可レジスタ 3 の機能選択
ビット (LCDCE3:SEG[01:00]) を “0” に設定して汎用入出力ポート機能を選択し , LCDC 許可レジスタ 1 のポート入
力制御ビット (LCDCE1:PICTL) を “1” に設定してください。
• 入力ポートとしての動作
• 端子に対応する DDRB レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDRB レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDRB レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用
して PDRB レジスタを読み出す場合は , PDRB レジスタの値を読み出します。
• LCDC と兼用する端子を入力ポートとして使用する場合 , その端子に対応する , LCDC 許可レジスタ 3 の機能選択
ビット (LCDCE3:SEG[01:00]) を “0” に設定して汎用入出力ポート機能を選択し , LCDC 許可レジスタ 1 のポート入
力制御ビット (LCDCE1:PICTL) を “1” に設定してください。
• LCDC セグメント出力端子としての動作
• LCDC セグメント出力端子に対応する DDRB レジスタのビットを “0” に設定してください。
• 汎用入出力ポートと兼用する端子を LCDC セグメント出力端子として使用する場合 , その端子に対応する , LCDC 許
可レジスタ3の機能選択ビット(LCDCE3:SEG[01:00])を“1”に設定してLCDCセグメント出力機能を選択し, LCDCE1
レジスタの PICTL ビットを “1” に設定してください。
• リセット時の動作
CPU がリセットされると , DDRB レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDRB レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
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127
MB95710L/770L シリーズ
8. ポート C
ポート C は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95710L/770L シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート C の構成
ポート C は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート C データレジスタ (PDRC)
• ポート C 方向レジスタ (DDRC)
(2) ポート C のブロックダイヤグラム
• PC0/SEG02 端子
本端子には以下の周辺機能があります。
• LCDC SEG02 出力端子 (SEG02)
• PC1/SEG03 端子
本端子には以下の周辺機能があります。
• LCDC SEG03 出力端子 (SEG03)
• PC2/SEG04 端子
本端子には以下の周辺機能があります。
• LCDC SEG04 出力端子 (SEG04)
• PC3/SEG05 端子
本端子には以下の周辺機能があります。
• LCDC SEG05 出力端子 (SEG05)
• PC0/SEG02, PC1/SEG03, PC2/SEG04 および PC3/SEG06 のブロックダイヤグラム
LCD出力
LCD出力許可
0
1
PDRCリード
PDRC
端子
内部バス
PDRCライト
ビット操作命令実行時
DDRCリード
DDRC
DDRCライト
128
ストップモード, 時計モード(SPL = 1)
DS702–00018–1v0-J
MB95710L/770L シリーズ
(3) ポート C のレジスタ
• ポート C のレジスタの機能
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が “L” レベル
PDRC の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDRC の値が “1”
出力ポート時は , “H” レベルを出力
レジスタ略称 データ
PDRC
DDRC
0
ポート入力許可
1
ポート出力許可
• ポート C におけるレジスタと端子との関係
端子名
PDRC
DDRC
-
-
-
-
DS702–00018–1v0-J
関連するレジスタのビットと端子との関係
PC3
PC2
-
-
bit3
bit2
PC1
PC0
bit1
bit0
129
MB95710L/770L シリーズ
(4) ポート C の動作
• 出力ポートとしての動作
• 端子に対応する DDRC レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDRC レジスタの値が外部端子に出力されます。
• PDRC レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDRC レジスタを読み出すと , PDRC レジスタの値が読み出されます。
• LCDC と兼用する端子を出力ポートとして使用する場合 , その端子に対応する , LCDC 許可レジスタ 3 の機能選択
ビット (LCDCE3:SEG[05:02]) を “0” に設定して汎用入出力ポート機能を選択し , LCDC 許可レジスタ 1 のポート入
力制御ビット (LCDCE1:PICTL) を “1” に設定してください。
• 入力ポートとしての動作
• 端子に対応する DDRC レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDRC レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDRC レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用
して PDRC レジスタを読み出す場合は , PDRC レジスタの値を読み出します。
• LCDC と兼用する端子を入力ポートとして使用する場合 , その端子に対応する , LCDC 許可レジスタ 3 の機能選択
ビット (LCDCE3:SEG[05:02]) を “0” に設定して汎用入出力ポート機能を選択し , LCDC 許可レジスタ 1 のポート入
力制御ビット (LCDCE1:PICTL) を “1” に設定してください。
• LCDC セグメント出力端子としての動作
• LCDC セグメント出力端子に対応する DDRC レジスタのビットを “0” に設定してください。
• 汎用入出力ポートと兼用する端子を LCDC セグメント出力端子として使用する場合 , その端子に対応する , LCDC 許
可レジスタ3の機能選択ビット(LCDCE3:SEG[05:02])を“1”に設定してLCDCセグメント出力機能を選択し, LCDCE1
レジスタの PICTL ビットを “1” に設定してください。
• リセット時の動作
CPU がリセットされると , DDRC レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDRC レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
130
DS702–00018–1v0-J
MB95710L/770L シリーズ
9. ポート E
ポート E は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95710L/770L シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート E の構成
ポート E は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート E データレジスタ (PDRE)
• ポート E 方向レジスタ (DDRE)
(2) ポート E のブロックダイヤグラム
• PE0/SEG14 端子
本端子には以下の周辺機能があります。
• LCDC SEG14 出力端子 (SEG14)
• PE1/SEG15 端子
本端子には以下の周辺機能があります。
• LCDC SEG15 出力端子 (SEG15)
• PE2/SEG16 端子
本端子には以下の周辺機能があります。
• LCDC SEG16 出力端子 (SEG16)
• PE3/SEG17 端子
本端子には以下の周辺機能があります。
• LCDC SEG17 出力端子 (SEG17)
• PE4/SEG18 端子
本端子には以下の周辺機能があります。
• LCDC SEG181 出力端子 (SEG18)
• PE0/SEG14, PE1/SEG15, PE2/SEG16, PE3/SEG17 および PE4/SEG18 のブロックダイヤグラム
LCD出力
LCD出力許可
0
1
PDREリード
PDRE
端子
内部バス
PDREライト
ビット操作命令実行時
DDREリード
DDRE
DDREライト
ストップモード, 時計モード(SPL = 1)
DS702–00018–1v0-J
131
MB95710L/770L シリーズ
• PE5/SEG19/TO11 端子
本端子には以下の周辺機能があります。
• LCDC SEG19 出力端子 (SEG19)
• 8/16 ビット複合タイマ ch. 1 出力端子 (TO11)
• PE6/SEG20/TO10 端子
本端子には以下の周辺機能があります。
• LCDC SEG20 出力端子 (SEG20)
• 8/16 ビット複合タイマ ch. 1 出力端子 (TO10)
• PE7/SEG21/EC1 端子
本端子には以下の周辺機能があります。
• LCDC SEG21 出力端子 (SEG21)
• 8/16 ビット複合タイマ ch. 1 クロック入力端子 (EC1)
• PE5/SEG19/TO11, PE6/SEG20/TO10 および PE7/SEG21/EC1 のブロックダイヤグラム
周辺機能入力
周辺機能入力許可
周辺機能出力許可
周辺機能出力
LCD出力
LCD出力許可
0
1
PDREリード
1
PDRE
0
端子
内部バス
PDREライト
ビット操作命令実行時
DDREリード
DDRE
DDREライト
132
ストップモード, 時計モード(SPL = 1)
DS702–00018–1v0-J
MB95710L/770L シリーズ
(3) ポート E のレジスタ
• ポート E のレジスタの機能
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が “L” レベル
PDRE の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDRE の値が “1”
出力ポート時は , “H” レベルを出力
レジスタ略称 データ
PDRE
DDRE
0
ポート入力許可
1
ポート出力許可
• ポート E におけるレジスタと端子との関係
端子名
PDRE
DDRE
PE7
PE6
bit7
bit6
DS702–00018–1v0-J
関連するレジスタのビットと端子との関係
PE5
PE4
PE3
PE2
bit5
bit4
bit3
bit2
PE1
PE0
bit1
bit0
133
MB95710L/770L シリーズ
(4) ポート E の動作
• 出力ポートとしての動作
• 端子に対応する DDRE レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDRE レジスタの値が外部端子に出力されます。
• PDRE レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDRE レジスタを読み出すと , PDRE レジスタの値が読み出されます。
• LCDC と兼用する端子を出力ポートとして使用する場合 , その端子に対応する , LCDC 許可レジスタ 4 の機能選択
ビット (LCDCE4:SEG[15:14]) または LCDC 許可レジスタ 5 の機能選択ビット (LCDCE5:SEG[21:16]) を “0” に設定し
て汎用入出力ポート機能を選択し , LCDC 許可レジスタ 1 のポート入力制御ビット (LCDCE1:PICTL) を “1” に設定
してください。
• 入力ポートとしての動作
• 端子に対応する DDRE レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDRE レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDRE レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用
して PDRE レジスタを読み出す場合は , PDRE レジスタの値を読み出します。
• LCDC と兼用する端子を入力ポートとして使用する場合 , その端子に対応する , LCDC 許可レジスタ 4 の機能選択
ビット (LCDCE4:SEG[15:14]) または LCDC 許可レジスタ 5 の機能選択ビット (LCDCE5:SEG[21:16]) を “0” に設定し
て汎用入出力ポート機能を選択し , LCDC 許可レジスタ 1 のポート入力制御ビット (LCDCE1:PICTL) を “1” に設定
してください。
• 周辺機能出力端子としての動作
• 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると , その端子は , 周辺機能出力端子と
なります。
• 周辺機能出力を許可した場合でも , PDRE レジスタから端子の値を読み出せます。したがって , PDRE レジスタの読出
し動作により, 周辺機能の出力値を読み出せます。
ただし, リードモディファイライト(RMW)系命令を使用してPDRE
レジスタを読み出す場合は , PDRE レジスタの値を読み出します。
• 周辺機能入力端子としての動作
• 端子を入力ポートとして設定するには , 周辺機能の入力端子に対応する DDRE レジスタのビットを “0” に設定しま
す。
• 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDRE レジスタを読み出すと , 端子の値が
読み出されます。ただし , リードモディファイライト (RMW) 系命令では , PDRE レジスタの値を読み出します。
• LCDC セグメント出力端子としての動作
• LCDC セグメント出力端子に対応する DDRE レジスタのビットを “0” に設定してください。
• 汎用入出力ポートと兼用する端子を LCDC セグメント出力端子として使用する場合 , その端子に対応する , LCDC 許
可 レ ジ ス タ 4 の 機 能 選 択 ビ ッ ト (LCDCE4:SEG[15:14]) または LCDC 許可レジスタ 5 の機能選択ビット
(LCDCE5:SEG[21:16]) を “1” に設定して LCDC セグメント出力機能を選択し , LCDCE1 レジスタの PICTL ビットを
“1” に設定してください。
• リセット時の動作
CPU がリセットされると , DDRE レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDRE レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
134
DS702–00018–1v0-J
MB95710L/770L シリーズ
10. ポート F
ポート F は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95710L/770L シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート F の構成
ポート F は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート F データレジスタ (PDRF)
• ポート F 方向レジスタ (DDRF)
(2) ポート F のブロックダイヤグラム
• PF0/X0 端子
本端子には以下の周辺機能があります。
• メインクロック用入力発振端子 (X0)
• PF1/X1 端子
本端子には以下の周辺機能があります。
• メインクロック用入出力発振端子 (X1)
• PF0/X0 および PF1/X1 のブロックダイヤグラム
ヒステリシス
0
1
PDRFリード
端子
PDRF
内部バス
PDRFライト
ビット操作命令実行時
DDRFリード
DDRF
DDRFライト
ストップモード, 時計モード(SPL = 1)
• PF2/RST 端子
本端子には以下の周辺機能があります。
• リセット端子 (RST)
• PF2/RST のブロックダイヤグラム
リセット入力
リセット入力許可
リセット出力許可
リセット出力
ヒステリシス
0
1
PDRFリード
端子
1
PDRF
0
OD
内部バス
PDRFライト
ビット操作命令実行時
DDRFリード
DDRF
DDRFライト
ストップモード, 時計モード(SPL = 1)
DS702–00018–1v0-J
135
MB95710L/770L シリーズ
(3) ポート F のレジスタ
• ポート F のレジスタの機能
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が “L” レベル
PDRF の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDRF の値が “1”
出力ポート時は , “H” レベルを出力 *
レジスタ略称 データ
PDRF
DDRF
0
ポート入力許可
1
ポート出力許可
*: N-ch オープンドレイン端子では , 端子状態は Hi-Z になります。
• ポート F におけるレジスタと端子との関係
端子名
PDRF
DDRF
-
-
-
-
関連するレジスタのビットと端子との関係
PF2*
-
-
-
bit2
PF1
PF0
bit1
bit0
*: PF2/RST は , MB95F774L/F776L/F778L では , リセット専用端子となります。
136
DS702–00018–1v0-J
MB95710L/770L シリーズ
(4) ポート F の動作
• 出力ポートとしての動作
• 端子に対応する DDRF レジスタのビットを “1” に設定すると , 端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDRF レジスタの値が外部端子に出力されます。
• PDRF レジスタにデータを書き込むと , 出力ラッチにその値が保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDRF レジスタを読み出すと , PDRF レジスタの値が読み出されます。
• 入力ポートとしての動作
• 端子に対応する DDRF レジスタのビットを “0” に設定すると , 端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDRF レジスタにデータを書き込むと , 出力ラッチにその値が保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDRF レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用
して PDRF レジスタを読み出す場合は , PDRF レジスタの値を読み出します。
• リセット時の動作
CPU がリセットされると , DDRF レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDRF レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。
• 端子状態指定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
DS702–00018–1v0-J
137
MB95710L/770L シリーズ
11. ポート G
ポート G は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95710L/770L シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート G の構成
ポート G は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート G データレジスタ (PDRG)
• ポート G 方向レジスタ (DDRG)
• ポート G プルアップレジスタ (PULG)
(2) ポート G のブロックダイヤグラム
• PG1/X0A 端子
本端子には以下の周辺機能があります。
• サブクロック用入力発振端子 (X0A)
• PG2/X1A 端子
本端子には以下の周辺機能があります。
• サブクロック用入出力発振端子 (X1A)
• PG1/X0A および PG2/X1A のブロックダイヤグラム
ヒステリシス
0
プルアップ
1
PDRGリード
PDRG
端子
PDRGライト
ビット操作命令実行時
内部バス
DDRGリード
DDRG
DDRGライト
ストップモード, 時計モード(SPL = 1)
PULGリード
PULG
PULGライト
138
DS702–00018–1v0-J
MB95710L/770L シリーズ
(3) ポート G のレジスタ
• ポート G のレジスタの機能
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が “L” レベル
PDRG の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDRG の値が “1”
出力ポート時は , “H” レベルを出力
レジスタ略称 データ
PDRG
DDRG
PULG
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
• ポート G におけるレジスタと端子との関係
端子名
-
-
-
-
関連するレジスタのビットと端子との関係
PG2
PG1
-
bit1
-
PDRG
DDRG
-
-
-
bit2
PULG
DS702–00018–1v0-J
139
MB95710L/770L シリーズ
(4) ポート G の動作
• 出力ポートとしての動作
• 端子に対応する DDRG レジスタのビットを “1” に設定すると , 端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDRG レジスタの値が外部端子に出力されます。
• PDRG レジスタにデータを書き込むと , 出力ラッチにその値が保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDRG レジスタを読み出すと , PDRG レジスタの値が読み出されます。
• 入力ポートとしての動作
• 端子に対応する DDRG レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDRG レジスタにデータを書き込むと , 出力ラッチにその値が保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDRG レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命令を使
用して PDRG レジスタを読み出す場合は , PDRG レジスタの値を読み出します。
• リセット時の動作
CPU がリセットされると , DDRG レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDRG レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。
• 端子状態指定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
• プルアップレジスタの動作
PULG レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルの
ときは , PULG レジスタの値にかかわらず , プルアップ抵抗は切断されます。
140
DS702–00018–1v0-J
MB95710L/770L シリーズ
■ 割込み要因のテーブル
割込み要因
外部割込み ch. 0
割込み
要求番号
ベクタテーブルの
同一レベル
割込みレベル設定レジスタ
アドレス
割込み要因の
優先順位
レジスタ
ビット
上位
下位
( 同時発生時 )
IRQ00
0xFFFA
0xFFFB
ILR0
L00 [1:0]
IRQ01
0xFFF8
0xFFF9
ILR0
L01 [1:0]
IRQ02
0xFFF6
0xFFF7
ILR0
L02 [1:0]
IRQ03
0xFFF4
0xFFF5
ILR0
L03 [1:0]
IRQ04
0xFFF2
0xFFF3
ILR1
L04 [1:0]
8/16 ビット複合タイマ ch. 0 ( 下位 )
IRQ05
0xFFF0
0xFFF1
ILR1
L05 [1:0]
8/16 ビット複合タイマ ch. 0 ( 上位 )
IRQ06
0xFFEE
0xFFEF
ILR1
L06 [1:0]
外部割込み ch. 4
外部割込み ch. 1
外部割込み ch. 5
外部割込み ch. 2
外部割込み ch. 6
外部割込み ch. 3
外部割込み ch. 7
UART/SIO ch. 0
低電圧検出回路
UART/SIO ch. 2
IRQ07
0xFFEC
0xFFED
ILR1
L07 [1:0]
LCDC
IRQ08
0xFFEA
0xFFEB
ILR2
L08 [1:0]
IRQ09
0xFFE8
0xFFE9
ILR2
L09 [1:0]
8/16 PPG ch. 1 ( 上位 )
IRQ10
0xFFE6
0xFFE7
ILR2
L10 [1:0]
16 ビットリロードタイマ ch. 0
IRQ11
0xFFE4
0xFFE5
ILR2
L11 [1:0]
8/16 PPG ch. 0 ( 上位 )
IRQ12
0xFFE2
0xFFE3
ILR3
L12 [1:0]
8/16 PPG ch. 0 ( 下位 )
IRQ13
0xFFE0
0xFFE1
ILR3
L13 [1:0]
8/16 PPG ch. 1 ( 下位 )
UART/SIO ch. 1
8/16 ビット複合タイマ ch. 1 ( 上位 )
IRQ14
0xFFDE
0xFFDF
ILR3
L14 [1:0]
コンパレータ ch. 0
IRQ15
0xFFDC
0xFFDD
ILR3
L15 [1:0]
I2C バスインタフェース ch. 0
IRQ16
0xFFDA
0xFFDB
ILR4
L16 [1:0]
IRQ17
0xFFD8
0xFFD9
ILR4
L17 [1:0]
8/12 ビット A/D コンバータ
IRQ18
0xFFD6
0xFFD7
ILR4
L18 [1:0]
タイムベースタイマ
IRQ19
0xFFD4
0xFFD5
ILR4
L19 [1:0]
IRQ20
0xFFD2
0xFFD3
ILR5
L20 [1:0]
—
時計プリスケーラ
時計カウンタ
—
IRQ21
0xFFD0
0xFFD1
ILR5
L21 [1:0]
8/16 ビット複合タイマ ch. 1 ( 下位 )
IRQ22
0xFFCE
0xFFCF
ILR5
L22 [1:0]
フラッシュメモリ
IRQ23
0xFFCC
0xFFCD
ILR5
L23 [1:0]
DS702–00018–1v0-J
高い
低い
141
MB95710L/770L シリーズ
■ 各モードにおける端子状態
端子名
PF0/X0
通常動作
スリープモード
発振入力
発振入力
入出力ポート *
2
発振入力
PF1/X1
PF2/RST
入出力ポート *
入出力ポート *
2
リセット入力
入出力ポート *
入出力ポート *
2
2
発振入力
入出力ポート *2 入出力ポート *2
発振入力
PG2/X1A
入出力ポート *
2
リセット入力
発振入力
PG1/X0A
Hi-Z
発振入力
2
入出力ポート *
発振入力
2
ストップモード
SPL=0
SPL=1
入出力ポート *
2
Hi-Z
時計モード
SPL=0
SPL=1
Hi-Z
Hi-Z
リセット時
発振入力 *1
- Hi-Z
- 入力許可 *4
- 前の状態保持 - Hi-Z
- 前の状態保持 - Hi-Z
( ただし機能
- 入力遮断 *2, *3 - 入力遮断 *2, *3 - 入力遮断 *2, *3 - 入力遮断 *2, *3
しません )
Hi-Z
Hi-Z
Hi-Z
Hi-Z
発振入力 *1
- Hi-Z
- 入力許可 *4
- 前の状態保持 - Hi-Z
- 前の状態保持 - Hi-Z
- 入力遮断 *2, *3 - 入力遮断 *2, *3 - 入力遮断 *2, *3 - 入力遮断 *2, *3
( ただし機能
しません )
リセット入力
リセット入力
リセット入力
リセット入力
リセット入力 *5
- Hi-Z
- 入力許可 *4
- 前の状態保持 - Hi-Z
- 前の状態保持 - Hi-Z
( ただし機能
- 入力遮断 *2, *3 - 入力遮断 *2, *3 - 入力遮断 *2, *3 - 入力遮断 *2, *3
しません )
Hi-Z
Hi-Z
Hi-Z
Hi-Z
発振入力 *6
- Hi-Z
- 入力許可 *4
- 前の状態保持 - Hi-Z*7
- 前の状態保持 - Hi-Z*7
( ただし機能
- 入力遮断 *2, *3 - 入力遮断 *2, *3 - 入力遮断 *2, *3 - 入力遮断 *2, *3
しません )
Hi-Z
Hi-Z
Hi-Z
Hi-Z
発振入力 *6
- Hi-Z
- 前の状態保持 - Hi-Z*7
- 前の状態保持 - Hi-Z*7
- 入力許可 *4
( ただし機能
- 入力遮断 *2, *3 - 入力遮断 *2, *3 - 入力遮断 *2, *3 - 入力遮断 *2, *3
しません )
P00/INT00/
AN00/
SEG29*8/
UO2
P01/INT01/
AN01/
SEG28*8/
SEG36*8/
TO00*9/UI2
P02/INT02/
AN02/
SEG27*8/
SEG35*8/
UCK2
入出力ポート / 入出力ポート /
- Hi-Z
- 前の状態保持 - Hi-Z
- 前の状態保持 - Hi-Z
周辺機能入出力 / 周辺機能入出力 /
- 入力遮断 *3, *10 - 入力遮断 *3, *10 - 入力遮断 *3, *10 - 入力遮断 *3, *10 - 入力遮断 *3
アナログ入力
アナログ入力
P03/INT03/
AN03/
SEG26*8/
SEG34*8/
UO1
( 続く )
142
DS702–00018–1v0-J
MB95710L/770L シリーズ
端子名
通常動作
スリープモード
ストップモード
SPL=0
SPL=1
時計モード
SPL=0
SPL=1
リセット時
P04/INT04/
AN04/
SEG25*8/
SEG33*8/UI1
P05/INT05/
AN05/
SEG24*8/
SEG32*8/
UCK1
P06/INT06/
AN06/
SEG23*8/
SEG31*8
入出力ポート / 入出力ポート /
- Hi-Z
- 前の状態保持 - Hi-Z
- 前の状態保持 - Hi-Z
周辺機能入出力 / 周辺機能入出力 /
- 入力遮断 *3, *10 - 入力遮断 *3, *10 - 入力遮断 *3, *10 - 入力遮断 *3, *10 - 入力遮断 *3
アナログ入力
アナログ入力
P07/INT07/
AN07/
SEG22*8/
SEG30*8
P10/UI0/
TO0*9
P11/UO0
P12/DBG
P13/ADTG/
TO01*9
P14/UCK0/
EC0*9/TI0*9
P15/
SEG31*8/
PPG11
P16/
SEG30*8/
PPG10
入出力ポート / 入出力ポート / - 前の状態保持
周辺機能入出力 周辺機能入出力 - 入力遮断 *3
入出力ポート / 入出力ポート / - 前の状態保持
周辺機能入出力 周辺機能入出力 - 入力遮断 *3
P21/PPG01/
CMP0_P
P22/SCL
P23/SDA
“H”
- 前の状態保持
- 入力遮断 *3
- 前の状態保持
- 入力遮断 *3
- Hi-Z *7
- 入力遮断 *3
“H”
- Hi-Z
- 入力許可 *4
( ただし機能
しません )
“H”
入出力ポート / 入出力ポート / - 前の状態保持
周辺機能入出力 周辺機能入出力 - 入力遮断 *3
- Hi-Z *7
- 入力遮断 *3
- 前の状態保持
- 入力遮断 *3
- Hi-Z *7
- 入力遮断 *3
- Hi-Z
- 入力許可 *4
( ただし機能
しません )
入出力ポート / 入出力ポート / - 前の状態保持
周辺機能入出力 周辺機能入出力 - 入力遮断 *3
- Hi-Z
- 入力遮断 *3
- 前の状態保持
- 入力遮断 *3
- Hi-Z
- 入力遮断 *3
- Hi-Z
- 入力遮断 *3
- 前の状態保持
*11
- 入力遮断 *3
- Hi-Z *7
- 入力遮断 *3
- 前の状態保持
*11
- 入力遮断 *3
- Hi-Z *7
- 入力遮断 *3
- Hi-Z
- 入力許可 *4
( ただし機能
しません )
入出力ポート / 入出力ポート /
P17/CMP0_O
周辺機能入出力 周辺機能入出力
P20/PPG00/
CMP0_N
- Hi-Z *7
- 入力遮断 *3
入出力ポート / 入出力ポート /
- Hi-Z
- 前の状態保持 - Hi-Z *7
- 前の状態保持 - Hi-Z *7
周辺機能入出力 / 周辺機能入出力 /
- 入力遮断 *3, *12 - 入力遮断 *3, *12 - 入力遮断 *3, *12 - 入力遮断 *3, *12 - 入力許可 *4
アナログ入力
アナログ入力
- Hi-Z
入出力ポート / 入出力ポート / - 前の状態保持 - Hi-Z
- 前の状態保持 - Hi-Z
周辺機能入出力 周辺機能入出力 - 入力遮断 *3, *13 - 入力遮断 *3, *13 - 入力遮断 *3, *13 - 入力遮断 *3, *13 - 入力許可 *4
P40/
SEG21*14
P41/
SEG20*14
P42/
SEG19*14
入出力ポート / 入出力ポート / - 前の状態保持
周辺機能入出力 周辺機能入出力 - 入力遮断 *3
- Hi-Z
- 入力遮断 *3
- 前の状態保持
- 入力遮断 *3
- Hi-Z
- 入力遮断 *3
- Hi-Z
- 入力遮断 *3
入出力ポート / 入出力ポート / - 前の状態保持
周辺機能入出力 周辺機能入出力 - 入力遮断 *3
- Hi-Z *7
- 入力遮断 *3
- 前の状態保持
- 入力遮断 *3
- Hi-Z *7
- 入力遮断 *3
- Hi-Z
- 入力許可 *4
( ただし機能
しません )
P43/
SEG18*14
P50/TO01*14
P51/EC0*14
P52/TI0/
TO00*14
P53/TO0*14
( 続く )
DS702–00018–1v0-J
143
MB95710L/770L シリーズ
端子名
通常動作
スリープモード
ストップモード
SPL=0
SPL=1
時計モード
SPL=0
SPL=1
リセット時
P60/
SEG06*8/
SEG10*8
P61/
SEG07*8/
SEG11*8
P62/
SEG08*8/
SEG12*8
P63/
SEG09*8/
SEG13*8
P64/
SEG10*8/
SEG14*8
入出力ポート / 入出力ポート / - 前の状態保持
周辺機能入出力 周辺機能入出力 - 入力遮断 *3
- Hi-Z
- 入力遮断 *3
- 前の状態保持
- 入力遮断 *3
- Hi-Z
- 入力遮断 *3
- Hi-Z
- 入力遮断 *3
入出力ポート / 入出力ポート / - 前の状態保持
周辺機能入出力 周辺機能入出力 - 入力遮断 *3
- Hi-Z
- 入力遮断 *3
- 前の状態保持
- 入力遮断 *3
- Hi-Z
- 入力遮断 *3
- Hi-Z
- 入力遮断 *3
入出力ポート / 入出力ポート / - 前の状態保持
周辺機能入出力 周辺機能入出力 - 入力遮断 *3
- Hi-Z
- 入力遮断 *3
- 前の状態保持
- 入力遮断 *3
- Hi-Z
- 入力遮断 *3
- Hi-Z
- 入力遮断 *3
入出力ポート / 入出力ポート / - 前の状態保持
周辺機能入出力 周辺機能入出力 - 入力遮断 *3
- Hi-Z
- 入力遮断 *3
- 前の状態保持
- 入力遮断 *3
- Hi-Z
- 入力遮断 *3
- Hi-Z
- 入力遮断 *3
入出力ポート / 入出力ポート / - 前の状態保持
周辺機能入出力 周辺機能入出力 - 入力遮断 *3
- Hi-Z
- 入力遮断 *3
- 前の状態保持
- 入力遮断 *3
- Hi-Z
- 入力遮断 *3
- Hi-Z
- 入力遮断 *3
P65/
SEG11*8/
SEG15*8
P66/
SEG12*8/
SEG16*8
P67/
SEG13*8/
SEG17*8
P90/V4
P91/V3
P92/V2
P93/V1
P94/V0*14
PA0/COM0
PA1/COM1
PA2/COM2
PA3/COM3
PA4/COM4
PA5/COM5
PA6/COM6
PA7/COM7
PB0/SEG00
PB1/SEG01
PB2/
SEG37*14
PB3/
SEG38*14
PB4/
SEG39*14
PC0/SEG02
PC1/SEG03
PC2/SEG04
PC3/SEG05
PC4/
SEG06*14
PC5/
SEG07*14
PC6/
SEG08*14
PC7/
SEG09*14
( 続く )
144
DS702–00018–1v0-J
MB95710L/770L シリーズ
端子名
通常動作
スリープモード
ストップモード
SPL=0
SPL=1
時計モード
SPL=0
SPL=1
リセット時
PE0/
SEG14*8/
SEG22*8
PE1/
SEG15*8/
SEG23*8
PE2/
SEG16*8/
SEG24*8
PE3/
SEG17*8/
SEG25*8
PE4/
SEG18*8/
SEG26*8
入出力ポート / 入出力ポート / - 前の状態保持
周辺機能入出力 周辺機能入出力 - 入力遮断 *3
- Hi-Z
- 入力遮断 *3
- 前の状態保持
- 入力遮断 *3
- Hi-Z
- 入力遮断 *3
- Hi-Z
- 入力遮断 *3
PE5/
SEG19*8/
SEG27*8/
TO11
PE6/
SEG20*8/
SEG28*8/
TO10
P67/
SEG21*8/
SEG29*8/EC1
SPL: スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL)
Hi-Z: ハイインピーダンス
*1: PF0/X0 および PF1/X1 は , メインクロック発振端子として使用されている場合 , リセットが行われると , この状態に
遷移します。
*2: この端子は , 汎用 I/O ポートとして設定されている場合 , 表示される状態になります。
*3: 「入力遮断」とは , 端子からの直接の入力ゲート動作が禁止されていることを意味します。
*4: 「入力許可」とは , 入力機能が許可されている状態であることを意味します。入力機能が許可されている間 , 外部入力
によるリークを回避するためにプルアップまたはプルダウン処理を行ってください。端子を出力ポートとして使用
した場合 , その端子状態はほかのポートの端子状態と同じです。
*5: PF2/RST 端子は , リセット端子として設定されている場合 , 表示される状態になります。
*6: PG1/X0A および PG2/X1A は , サブクロック発振端子として使用されている場合 , リセットが行われると , この状態
に遷移します。
*7: プルアップ制御の設定がまだ有効です。
( 続く )
DS702–00018–1v0-J
145
MB95710L/770L シリーズ
( 続き )
*8: MB95710L シリーズと MB95770L シリーズは , 下表のように SEG 出力配置が異なります。
SEG 出力
MB95710L シリーズの端子
MB95770L シリーズの端子
SEG06
PC4
P60
SEG07
PC5
P61
SEG08
PC6
P62
SEG09
PC7
P63
SEG10
P60
P64
SEG11
P61
P65
SEG12
P62
P66
SEG13
P63
P67
SEG14
P64
PE0
SEG15
P65
PE1
SEG16
P66
PE2
SEG17
P67
PE3
SEG18
P43
PE4
SEG19
P42
PE5
SEG20
P41
PE6
SEG21
P40
PE7
SEG22
PE0
P07
SEG23
PE1
P06
SEG24
PE2
P05
SEG25
PE3
P04
SEG26
PE4
P03
SEG27
PE5
P02
SEG28
PE6
P01
SEG29
PE7
P00
SEG30
P07
P16
SEG31
P06
P15
SEG32
P05
—
SEG33
P04
—
SEG34
P03
—
SEG35
P02
—
SEG36
P01
—
MB95770L シリーズでは , TO00 は P01 に , TO0 は P10 に , TO01 は P13 に , EC0 と TI0 は P14 に割り当てられています。
入力が遮断されますが , 外部割込み要求が許可される場合 , 外部割込みが入力できます。
ストップモードと時計モードでもコンパレータの出力機能が動作しています。
入力が遮断されますが , コンパレータ割込みが許可される場合 , コンパレータ割込みがアナログ信号の入力により発
生できます。
*13: I2C バスインタフェースは , MCU スタンバイモードウェイクアップ機能を許可した場合 , ストップモードまたは時計
モードでは MCU をウェイクアップできます。MCU スタンバイモードウェイクアップ機能の詳細については ,「New
8FX MB95710L/770L シリーズハードウェアマニュアル」の「第 23 章 I2C バスインタフェース」を参照してください。
*14: P40/SEG21, P41/SEG20, P42/SEG19, P43/SEG18, P50/TO01, P51/EC0, P52/TI0/TO00, P53/TO0, P94/V0, PB2/SEG37, PB3/
SEG38, PB4/SEG39, PC4/SEG06, PC5/SEG07, PC6/SEG08 と PC7/SEG09 は MB95710L シリーズにのみ存在します。
*9:
*10:
*11:
*12:
146
DS702–00018–1v0-J
MB95710L/770L シリーズ
■ 電気的特性
1. 絶対最大定格
項目
記号
定格値
最小
最大
単位
備考
VCC
VSS − 0.3
VSS + 6
V
入力電圧 *
1
VI
VSS − 0.3
VSS + 6
V
*2
出力電圧 *
1
VO
VSS − 0.3
VSS + 6
V
*2
ICLAMP
−2
+2
mA
特定端子に適用します。*3
Σ|ICLAMP|
—
20
mA
特定端子に適用します。*3
電源電圧 *1
最大クランプ電流
最大総クランプ電流
“L” レベル最大出力電流
IOL
—
15
mA
“L” レベル平均電流
IOLAV
—
4
mA
“L” レベル最大総出力電流
ΣIOL
—
100
mA
“L” レベル平均総出力電流
ΣIOLAV
—
50
mA
IOH
—
−15
mA
“H” レベル平均電流
IOHAV
—
−4
mA
“H” レベル最大総出力電流
ΣIOH
—
−100
mA
“H” レベル平均総出力電流
ΣIOHAV
—
−50
mA
“H” レベル最大出力電流
消費電力
Pd
—
320
mW
動作温度
TA
−40
+85
°C
平均出力電流=動作電流 × 動作率 ( 端子 1 本 )
平均総出力電流=動作電流 × 動作率 ( 端子の総数 )
平均出力電流=動作電流 × 動作率 ( 端子 1 本 )
平均総出力電流=動作電流 × 動作率 ( 端子の総数 )
−55
+150
°C
Tstg
保存温度
*1: VSS = 0.0 V を基準にしています。
*2: VI, VO は VCC + 0.3 V を超えてはいけません。VI は定格電圧を超えてはいけません。ただし , 外部の部品を使用して
入力への電流または入力からの電流の最大値を制限する場合は , VI 定格に代わって ICLAMP 定格が適用されます。
*3: 特定端子:P00 ~ P07, P10, P11, P13 ~ P16, P20 ~ P22, P40 ~ P43, P50 ~ P53, P60 ~ P67, P90 ~ P94, PA0 ~ PA7,
PB0 ~ PB4, PC0 ~ PC7, PE0 ~ PE7, PF0, PF1, PG1, PG2 (P40 ~ P43, P50 ~ P53, P94, PB2 ~ PB4 と PC4 ~ PC7 は
MB95710L シリーズにのみ存在します。)
• 推奨動作条件下で使用してください。
• 直流電圧 ( 電流 ) で使用してください。
• HV (High Voltage) 信号は , VCC 電圧を超える入力信号です。HV (High Voltage) 信号とマイクロコントローラの間に
は , 必ず制限抵抗を接続し HV (High Voltage) 信号を印加してください。
• HV (High Voltage) 入力時にマイクロコントローラ端子に入力される電流が , 瞬時・定常を問わず規格値以下にな
るように制限抵抗の値を設定してください。
• 低消費電力モードなど , マイクロコントローラの駆動電流が少ない動作状態では , HV (High Voltage) 入力電位が保
護ダイオードを通して VCC 端子の電位を上昇させ , ほかの機器へ影響を及ぼします。
• マイクロコントローラ電源が OFF 時 (0 V に固定していない場合 ) に HV (High Voltage) 入力がある場合は , 端子か
ら電源が供給されているため , 不完全な動作を行う可能性があります。
• 電源投入時に HV (High Voltage) 入力がある場合は , 端子から電源が供給されているため , パワーオンリセットが
動作しない電源電圧になる可能性があります。
• HV (High Voltage) 入力端子は , 開放状態にならないようにしてください。
• 推奨回路例
• 入出力等価回路
保護ダイオード
VCC
制限
抵抗
P-ch
HV (High Voltage) 入力 (0 V ~ 16 V)
N-ch
R
<注意事項> 絶対最大定格を超えるストレス ( 電圧 , 電流 , 温度など ) の印加は , 半導体デバイスを破壊する可能性があ
ります。したがって , 定格を一項目でも超えることのないようご注意ください。
DS702–00018–1v0-J
147
MB95710L/770L シリーズ
2. 推奨動作条件
(VSS = 0.0 V)
項目
記号
規格値
最小
最大
単位
備考
電源電圧
VCC
1.8*1
5.5
V
通常動作の場合
バイパスコンデンサ
CS
0.2
10
µF
1.0 µF 程度のコンデンサを推奨 *2
動作温度
TA
−40
+85
+5
+35
°C
オンチップデバッグモード以外
オンチップデバッグモード
*1: 低電圧検出リセットあり品使用時またはオンチップデバッグモード使用時では , 電源電圧の最小値は 2.18 V となりま
す。
*2: セラミックコンデンサまたは同程度の周波数特性のコンデンサを使用してください。バイパスコンデンサ CS への接
続は下図を参照してください。ノイズによってデバイスが意図せずに不明なモードに入るのを防止するため , プリン
ト基板のレイアウトを設計するときは , C 端子から CS への距離および CS から VSS 端子への距離を最小限にしてくだ
さい。
• DBG / RST / C 端子配列図
*
DBG
C
RST
Cs
*: DBG 端子は 2 kΩ 以上の外部のプルアップ抵抗に接続してください。パワーオン後 , リセット出力が解除され
るまでの間 , DBG 端子が “L” レベルのままにならないようにしてください。DBG 端子はデバッグモード時に
通信端子となります。実際のプルアップ抵抗値は , 使用するツールや配線長に依存するため , ツールのドキュ
メントに従ってプルアップ抵抗を選択してください。
<注意事項> 推奨動作条件は , 半導体デバイスの正常な動作を確保するための条件です。電気的特性の規格値は , すべて
この条件の範囲内で保証されます。
常に推奨動作条件下で使用してください。この条件を超えて使用すると ,
信頼性に悪影響を及ぼすことがあります。
データシートに記載されていない項目 , 使用条件 , 論理の組合せでの使用は , 保証していません。
記載されて
いる以外の条件での使用をお考えの場合は , 必ず事前に営業部門までご相談ください。
148
DS702–00018–1v0-J
MB95710L/770L シリーズ
3. 直流規格
(VCC = 3.0 V±10%, VSS = 0.0 V, TA = −40 °C ~ +85 °C)
項目
“H” レベル
入力電圧
“L” レベル
入力電圧
記号
端子名
条件
規格値
最小
標準
最大
単位
備考
VIHI
P01, P04, P10,
P22, P23
*1
0.7 VCC
—
VCC + 0.3
V
VIHS
P00 ~ P07,
P10 ~ P17,
P20 ~ P23,
P40 ~ P43*2,
P50 ~ P53*2,
P60 ~ P67,
P90 ~ P93,
P94*2,
PA0 ~ PA7,
PB0, PB1,
PB2 ~ PB4*2,
PC0 ~ PC3,
PC4 ~ PC7*2,
PE0 ~ PE7,
PF0, PF1, PG1,
PG2
*1
0.8 VCC
—
VCC + 0.3
V
ヒステリシス入力
VIHM
PF2
—
0.7 VCC
—
VCC + 0.3
V
ヒステリシス入力
VILI
P01, P04, P10,
P22, P23
*1
VSS − 0.3
—
0.3 VCC
V
VILS
P00 ~ P07,
P10 ~ P17,
P20 ~ P23,
P40 ~ P43*2,
P50 ~ P53*2,
P60 ~ P67,
P90 ~ P93,
P94*2,
PA0 ~ PA7,
PB0, PB1,
PB2 ~ PB4*2,
PC0 ~ PC3,
PC4 ~ PC7*2,
PE0 ~ PE7,
PF0, PF1, PG1,
PG2
*1
VSS − 0.3
—
0.2 VCC
V
ヒステリシス入力
VILM
PF2
—
VSS − 0.3
—
0.3 VCC
V
ヒステリシス入力
—
VSS − 0.3
—
Vss + 5.5
V
VCC − 0.5
—
—
V
—
—
0.4
V
オープン
ドレイン
出力印加
電圧
VD
P12, P22, P23,
PF2
“H” レベル
出力電圧
VOH
P12, P22, P23,
PF2 以外の出力
端子
IOH = −4 mA*3
“L” レベル
出力電圧
VOL1
すべての出力
端子
IOL = 4 mA*4
( 続く )
DS702–00018–1v0-J
149
MB95710L/770L シリーズ
(VCC = 3.0 V±10%, VSS = 0.0 V, TA = −40 °C ~ +85 °C)
項目
記号
入力リーク
電流 (Hi-Z 出
力リーク電
流)
ILI
すべての入力
端子
内部
プルアップ
抵抗
入力容量
端子名
条件
規格値
単位
備考
+5
µA
内部プルアップ抵抗
が禁止されている場
合
100
150
kΩ
内部プルアップ抵抗
が許可されている場
合
5
15
pF
最小
標準
最大
0.0 V < VI < VCC
−5
—
RPULL
P10, P11, P13,
P14, P17, P20,
P21,
P50 ~ P53*2,
PG1, PG2
VI = 0 V
75
CIN
VCC, VSS 以外
f = 1 MHz
—
( 続く )
150
DS702–00018–1v0-J
MB95710L/770L シリーズ
(VCC = 3.0 V±10%, VSS = 0.0 V, TA = −40 °C ~ +85 °C)
項目
記号
端子名
条件
規格値
最小 標準 *1 最大 *5
単位
備考
—
4.7
7.3
フラッシュメモリ書
mA 込み , 消去以外の場
合
—
9.8
15.8
mA フラッシュメモリ書
込み , 消去の場合
—
2.1
3.4
mA
ICCL
FCL = 32 kHz
VCC
FMPL = 16 kHz
( 外部クロック サブクロックモード
動作 )
(2 分周 )
TA = +25 °C
—
35
60
µA
ICCLS
FCL = 32 kHz
FMPL = 16 kHz
サブスリープモード
(2 分周 )
TA = +25 °C
—
2
7
µA
ICCT
FCL = 32 kHz
時計モード
メインストップモード
TA = +25 °C
—
1.2
6.2
µA
FMPLL = 16 MHz
FMP = 16 MHz
メイン PLL クロック
モード
(4 逓倍 )
—
5.3
8.5
mA
FMCRPLL = 16 MHz
FMP = 16 MHz
メイン CR PLL クロック
モード
(4 逓倍 )
—
4.9
8.3
mA
ICCMCR
FCRH = 4 MHz
FMP = 4 MHz
メイン CR クロック
モード
—
1.7
3.4
mA
ICCSCR
サブ CR クロックモード
TA = +25 °C
—
54
100
µA
—
450
500
µA
—
0.7
5
µA
FCH = 32 MHz
FMP = 16 MHz
メインクロックモード
(2 分周 )
ICC
FCH = 32 MHz
FMP = 16 MHz
メインスリープモード
(2 分周 )
ICCS
電源電流 *
6
ICCMPLL
ICCMCRPLL
ICCTS
ICCH
VCC
FCH = 32 MHz
タイムベースタイマモード
VCC
( 外部クロック TA = +25 °C
動作 )
サブストップモード
TA = +25 °C
( 続く )
DS702–00018–1v0-J
151
MB95710L/770L シリーズ
(VCC = 3.0 V±10%, VSS = 0.0 V, TA = −40 °C ~ +85 °C)
項目
記号
端子名
標準 *1 最大 *5
単位
1.8
3.2
mA
FCH = 16 MHz
A/D コンバータが停止し
ているときの消費電流
—
0.1
1.7
µA
IV
FCH = 16 MHz
コンパレータの消費電流
—
160
700
µA
IPLVD
低電圧検出リセット回路
動作時の消費電流
—
6
26
µA
IILVD
低電圧検出割込み回路動
作時の消費電流 ( 通常
モード )
—
6
14
µA
IILVDL
低電圧検出割込み回路動
作時の消費電流 ( 低消費
電力モード )
—
3
10
µA
ICRH
メイン CR 発振器の消費
電流
—
270
320
µA
ICRL
サブ CR 発振器を
100 kHz で発振させる場
合の消費電流
—
5
20
µA
ISOSC
サブ発振器の消費電流
—
0.8
7
µA
—
400
—
kΩ
—
40
—
kΩ
—
—
5
kΩ
—
—
7
kΩ
−1
—
+1
µA
RLCD
AVCC
VCC
—
COM0 ~
COM7 出力
インピーダ
ンス
RVCOM COM0 ~ COM7
SEG00 ~
SEG39*7 の
出力イン
ピーダンス
RVSEG SEG00 ~
SEG39*7
LCD リーク
電流
最小
—
IAH
LCD 内部分
割抵抗
規格値
FCH = 16 MHz
A/D コンバータの消費電
流
IA
電源電流 *6
条件
V4 と VSS の間
備考
V1 ~ V4 = 4.1 V
ILCDL
V0*8 ~ V4,
COM0 ~
COM7,
SEG00 ~
SEG39*7
—
*1: VCC = 3.0 V, TA = +25 °C
*2: P40 ~ P43, P50 ~ P53, P94 と PB2 ~ PB4 は MB95710L シリーズにのみ存在します。
*3: VCC が 4.5 V 未満の場合は , 条件は IOH = −2 mA になります。
*4: VCC が 4.5 V 未満の場合は , 条件は IOL = 2 mA になります。
*5: VCC = 3.3 V, TA = +85 °C ( 別記のない限り )
( 続く )
152
DS702–00018–1v0-J
MB95710L/770L シリーズ
( 続き )
*6: • 電源電流は外部クロックで規定されています。低電圧検出リセット回路が選択された場合は , 低電圧検出リセット
回路の消費電流の値 (IPLVD) を ICC ~ ICCH のどれか 1 つの値に足した合計が電源電流となります。また , 低電圧検出
リセット回路と CR 発振器の両方が選択された場合は , 低電圧検出リセット回路の消費電流 (IPLVD), CR 発振器の消
費電流 (ICRH または ICRL) および ICC ~ ICCH のどれか 1 つの値を足した合計が電源電流となります。オンチップデバッ
グモードでは , メイン CR 発振器 (ICRH) と低電圧検出リセット回路も常に動作するため , それに応じて消費電流が増
大します。
• FCH, FCL, FCRH, FMCRPLL と FMPLL は , 「4. 交流規格 (1) クロックタイミング」を参照してください。
• FMP と FMPL は , 「4. 交流規格 (2) ソースクロック / マシンクロック」を参照してください。
• サブクロックモードにおける電源電流は外部クロックの使用で規定されており , 水晶振動子を使用した場合は外部
クロック使用時に比べて消費電流が増大します。水晶振動子を使用した場合の電源電流は , 外部クロック使用時の
電源電流に対して ISOSC ( サブ発振器の消費電流 ) を足した合計となります。サブクロックの制御の詳細は , 「New
8FX MB95710L/770L シリーズハードウェアマニュアル」の「第 3 章 クロック制御部」と「第 30 章 システム構
成レジスタ」を参照してください。
*7: SEG32 ~ SEG39 は MB95710L シリーズにのみ存在します。
*8: V0 は MB95710L シリーズにのみ存在します。
DS702–00018–1v0-J
153
MB95710L/770L シリーズ
4. 交流規格
(1) クロックタイミング
(VCC = 1.8 V ~ 5.5 V, VSS = 0.0 V, TA = −40 °C ~ +85 °C)
項目
記号
端子名
条件
標準
最大
単位
備考
—
1
—
16.25
MHz メイン発振回路使用の場合
X0
—
1
—
32.5
MHz メイン外部クロック使用の場
合
4
—
8.13
動作条件
MHz • メインクロック使用
• PLL 逓倍率 : 2
4
—
6.5
動作条件
MHz • メインクロック使用
• PLL 逓倍率 : 2.5
4
—
5.41
動作条件
MHz • メインクロック使用
• PLL 逓倍率 : 3
4
—
4.06
動作条件
MHz • メインクロック使用
• PLL 逓倍率 : 4
3.92
4
4.08
動作条件
MHz • メイン CR クロック使用
• 0 °C ≦ TA ≦ +70 °C
X0, X1
クロック周波数
FMCRPLL
最小
X0, X1
FCH
FCRH
規格値
—
—
—
⎯
3.8
4
4.2
動作条件
MHz • メイン CR クロック使用
• − 40 °C ≦ TA < 0 °C,
+ 70 °C < TA ≦ + 85 °C
7.84
8
8.16
動作条件
MHz • PLL 逓倍率 : 2
• 0 °C ≦ TA ≦ +70 °C
7.6
8
8.4
動作条件
MHz • PLL 逓倍率 : 2
• − 40 °C ≦ TA < 0 °C,
+ 70 °C < TA ≦ + 85 °C
9.8
10
10.2
動作条件
MHz • PLL 逓倍率 : 2.5
• 0 °C ≦ TA ≦ +70 °C
10.5
動作条件
MHz • PLL 逓倍率 : 2.5
• − 40 °C ≦ TA < 0 °C,
+ 70 °C < TA ≦ + 85 °C
—
9.5
10
( 続く )
154
DS702–00018–1v0-J
MB95710L/770L シリーズ
( 続き )
(VCC = 1.8 V ~ 5.5 V, VSS = 0.0 V, TA = −40 °C ~ +85 °C)
項目
記号
端子名
FMCRPLL
—
条件
規格値
最大
11.76
12
12.24
動作条件
MHz • PLL 逓倍率 : 3
• 0 °C ≦ TA ≦ +70 °C
11.4
12
12.6
動作条件
MHz • PLL 逓倍率 : 3
• − 40 °C ≦ TA < 0 °C,
+ 70 °C < TA ≦ + 85 °C
15.68
16
16.32
動作条件
MHz • PLL 逓倍率 : 4
• 0 °C ≦ TA ≦ +70 °C
動作条件
MHz • PLL 逓倍率 : 4
• − 40 °C ≦ TA < 0 °C,
+ 70 °C < TA ≦ + 85 °C
—
CR 発振開始時間
PLL 発振開始時
間
16
16.8
8
—
16
MHz メイン PLL クロック使用の場
合
—
32.768
—
kHz
サブ発振回路使用の場合
—
—
FCL
X0A, X1A
—
—
32.768
—
kHz
サブ外部クロック使用の場合
FCRL
—
—
50
100
150
kHz
サブ CR クロック使用の場合
X0, X1
—
61.5
—
1000
ns
メイン発振回路使用の場合
X0
—
30.8
—
1000
ns
外部クロック使用の場合
X0, X1
—
—
250
—
ns
メイン PLL クロック使用の場
合
X0A, X1A
—
—
30.5
—
µs
サブクロック使用の場合
X0
—
12.4
—
—
ns
外部クロック使用の場合 ,
デューティ比は 40 % ~ 60 %
の範囲としてください。
X0, X1
—
—
125
—
ns
メイン PLL クロック使用の場
合
X0A
—
—
15.2
—
µs
外部クロック使用の場合 ,
デューティ比は 40 % ~ 60 %
の範囲としてください。
X0, X0A
—
—
—
5
ns
外部クロック使用の場合
tHCYL
tWH1,
tWL1
tWH2,
tWL2
入力クロックの
立上り時間と
立下り時間
15.2
FMPLL
tLCYL
入力クロック
パルス幅
備考
標準
クロック周波数
クロックサイク
ルタイム
単位
最小
tCR,
tCF
tCRHWK
—
—
—
—
50
µs
メイン CR クロック使用の場
合
tCRLWK
—
—
—
—
30
µs
サブ CR クロック使用の場合
tMCRPLLWK
—
—
—
—
100
µs
メイン CR PLL クロック使用
の場合
DS702–00018–1v0-J
155
MB95710L/770L シリーズ
• 外部クロック ( メインクロック ) 使用時の発生入力波形
tHCYL
tWH1
tWL1
tCR
tCF
0.8 VCC 0.8 VCC
X0, X1
0.2 VCC
0.2 VCC
0.2 VCC
• メインクロック入力ポート外部接続図
水晶振動子使用時または
セラミック振動子使用時
X0
外部クロック使用時
X0
X1
FCH
FCH
• 外部クロック ( サブクロック ) 使用時の発生入力波形
tLCYL
tWH2
tWL2
tCR
tCF
0.8 VCC 0.8 VCC
X0A
0.2 VCC
0.2 VCC
0.2 VCC
• サブクロック入力ポート外部接続図
水晶振動子使用時または
セラミック振動子使用時
X0A
外部クロック使用時
X1A
X0A
FCL
FCL
• 内部クロック ( メイン CR クロック ) 使用時の発生入力波形
tCRHWK
1/FCRH
メインCRクロック
発振開始
156
発振安定
DS702–00018–1v0-J
MB95710L/770L シリーズ
• 内部クロック ( サブ CR クロック ) 使用時の発生入力波形
tCRLWK
1/FCRL
サブCRクロック
発振開始
発振安定
• 内部クロック ( メイン CR PLL クロック ) 使用時の発生入力波形
1/FMCRPLL
tMCRPLLWK
メインCR PLLクロック
発振開始
DS702–00018–1v0-J
発振安定
157
MB95710L/770L シリーズ
(2) ソースクロック / マシンクロック
(VCC = 1.8 V ~ 5.5 V, VSS = 0.0 V, TA = −40 °C ~ +85 °C)
項目
ソースクロック
サイクルタイム *1
記号
tSCLK
端子名
—
FSPL
マシンクロック
サイクルタイム *2
( 最小命令実行
時間 )
tMCLK
—
FMPL
備考
標準
最大
61.5
—
2000
ns
メイン外部クロック使用の場合
最小:FCH = 32.5 MHz, 2 分周
最大:FCH = 1 MHz, 2 分周
—
250
—
ns
メイン CR クロック使用の場合
62.5
—
250
ns
メイン PLL クロック使用の場合
最小:FCH = 4 MHz, 4 逓倍
最大:FCH = 4 MHz, 分周なし
62.5
—
250
ns
メイン CR PLL クロック使用の場合
最小:FCRH = 4 MHz, 4 逓倍
最大:FCRH = 4 MHz, 分周なし
—
61
—
µs
サブ発振クロック使用の場合
FCL = 32.768 kHz, 2 分周
—
20
—
µs
サブ CR クロック使用の場合
FCRL = 100 kHz, 2 分周
0.5
—
16.25
MHz メイン発振クロック使用の場合
—
4
—
MHz メイン CR クロック使用の場合
8
—
16
MHz メイン PLL クロック使用の場合
8
—
16
MHz メイン CR PLL クロック使用の場合
—
16.384
—
kHz
サブ発振クロック使用の場合
—
50
—
kHz
サブ CR クロック使用の場合
FCRL = 100 kHz, 2 分周
61.5
—
32000
ns
メイン発振クロック使用の場合
最小:FSP = 16.25 MHz, 分周なし
最大:FSP = 0.5 MHz, 16 分周
250
—
4000
ns
メイン CR クロック使用の場合
最小:FSP = 4 MHz, 分周なし
最大:FSP = 4 MHz, 16 分周
62.5
—
2000
ns
メイン PLL クロック使用の場合
最小:FSP = 4 MHz, 4 逓倍
最大:FSP = 4 MHz, 16 分周
62.5
—
2000
ns
メイン CR PLL クロック使用の場合
最小:FSP = 4 MHz, 4 逓倍
最大:FSP = 4 MHz, 16 分周
61
—
976.5
µs
サブ発振クロック使用の場合
最小:FSPL = 16.384 kHz, 分周なし
最大:FSPL = 16.384 kHz, 16 分周
20
—
320
µs
サブ CR クロック使用の場合
最小:FSPL = 50 kHz, 分周なし
最大:FSPL = 50 kHz, 16 分周
0.031
—
16.25
MHz メイン発振クロック使用の場合
0.25
—
4
MHz メイン CR クロック使用の場合
0.5
—
16
MHz メイン PLL クロック使用の場合
0.5
—
16
MHz メイン CR PLL クロック使用の場合
1.024
—
16.384
kHz
サブ発振クロック使用の場合
3.125
—
50
kHz
サブ CR クロック使用の場合
FCRL = 100 kHz
—
FMP
マシンクロック
周波数
単位
最小
—
FSP
ソースクロック
周波数
規格値
( 続く )
158
DS702–00018–1v0-J
MB95710L/770L シリーズ
( 続き )
*1: マシンクロック分周比選択ビット (SYCC:DIV[1:0]) によって設定される分周比にしたがって分周される前のクロック
です。本ソースクロックがマシンクロック分周比選択ビット (SYCC:DIV[1:0]) によって設定される分周比にしたがっ
て分周され , マシンクロックとなります。なお , ソースクロックは , 以下から選択できます。
• メインクロックの 2 分周
• メインクロックの PLL 逓倍 (2, 2.5, 3, 4 逓倍から選択 )
• メイン CR クロック
• メイン CR クロックの PLL 逓倍 (2, 2.5, 3, 4 逓倍から選択 )
• サブクロックの 2 分周
• サブ CR クロックの 2 分周
*2: マイクロコントローラの動作クロックです。マシンクロックは , 以下から選択できます。
• ソースクロック ( 分周なし )
• ソースクロックの 4 分周
• ソースクロックの 8 分周
• ソースクロックの 16 分周
DS702–00018–1v0-J
159
MB95710L/770L シリーズ
• クロック生成部の概略図
FCH
(メイン発振クロック)
2分周
FMPLL
(メインPLLクロック)
FCRH
(メインCRクロック)
SCLK
(ソースクロック)
FMCRPLL
(メインCR PLLクロック)
FCL
(サブ発振クロック)
2分周
FCRL
(サブCRクロック)
2分周
分周回路
×
1
× 1/4
× 1/8
× 1/16
MCLK
(マシンクロック)
マシンクロック分周比選択ビット
(SYCC:DIV[1:0])
クロックモード選択ビット
(SYCC:SCS[2:0])
• 動作電圧 − 動作周波数 (TA = −40 °C ~ +85 °C)
5.5
5.0
4.5
動作電圧 (V)
4.0
A/Dコンバータ動作範囲
3.5
3.0
2.5
2.0
1.8
1.5
≈
0.0
16 kHz
3 MHz
10 MHz
16.25 MHz
ソースクロック周波数 (FSP/FSPL)
160
DS702–00018–1v0-J
MB95710L/770L シリーズ
(3) 外部リセット
(VCC = 3.0 V ~ 5.5 V, VSS = 0.0 V, TA = −40 °C ~ +85 °C)
項目
記号
RST “L” レベル
パルス幅
tRSTL
規格値
最小
最大
2 tMCLK*
⎯
単位
備考
ns
*: tMCLK については「 (2) ソースクロック / マシンクロック」を参照してください。
tRSTL
RST
0.2 VCC
DS702–00018–1v0-J
0.2 VCC
161
MB95710L/770L シリーズ
(4) パワーオンリセット
(VSS = 0.0 V, TA = −40 °C ~ +85 °C)
項目
電源立上り時間
記号
規格値
端子名
dV/dt
単位
最小
標準
最大
0.1
—
—
V/ms
備考
電源切断時間
Toff
1
—
—
ms
リセット解除電圧
Vdeth
1.44
1.60
1.76
V
電圧上昇時
リセット検出電圧
Vdetl
1.39
1.55
1.71
V
電圧下降時
リセット解除遅延
時間
Tond
—
—
10
ms
dV/dt ≧ 0.1 mV/µs
リセット検出遅延
時間
Toffd
—
—
0.4
ms
dV/dt ≧ −0.04 mV/µs
VCC
Toff
Vdeth
Vdetl
VCC
dV
0.2 V
dt
パワーオンリセット
162
Tond
0.2 V
Toffd
DS702–00018–1v0-J
MB95710L/770L シリーズ
(5) 周辺入力タイミング
(VCC = 3.0 V ~ 5.5 V, VSS = 0.0 V, TA = −40 °C ~ +85 °C)
項目
記号
周辺入力 “H” パルス幅
tILIH
周辺入力 “L” パルス幅
tIHIL
規格値
端子名
INT00 ~ INT07, EC0, EC1, ADTG
単位
最小
最大
2 tMCLK*
⎯
ns
2 tMCLK*
⎯
ns
*: tMCLK については , 「(2) ソースクロック / マシンクロック」を参照してください。
tILIH
INT00~INT07,
EC0, EC1, ADTG
DS702–00018–1v0-J
0.8 VCC
tIHIL
0.8 VCC
0.2 VCC
0.2 VCC
163
MB95710L/770L シリーズ
(6) 低電圧検出
• 通常モード
(VCC = 1.8 V ~ 5.5 V, VSS = 0.0 V, TA = −40 °C ~ +85 °C)
項目
記号
規格値
最小
標準
最大
単位
備考
リセット解除電圧
VPDL+
1.88
2.03
2.18
V
リセット検出電圧
VPDL−
1.8
1.93
2.06
V
電源降下の場合
割込み解除電圧 0
VIDL0+
2.13
2.3
2.47
V
電源上昇の場合
割込み検出電圧 0
VIDL0−
2.05
2.2
2.35
V
電源降下の場合
割込み解除電圧 1
VIDL1+
2.41
2.6
2.79
V
電源上昇の場合
割込み検出電圧 1
VIDL1−
2.33
2.5
2.67
V
電源降下の場合
割込み解除電圧 2
VIDL2+
2.69
2.9
3.11
V
電源上昇の場合
割込み検出電圧 2
VIDL2−
2.61
2.8
2.99
V
電源降下の場合
割込み解除電圧 3
VIDL3+
3.06
3.3
3.54
V
電源上昇の場合
割込み検出電圧 3
VIDL3−
2.98
3.2
3.42
V
電源降下の場合
割込み解除電圧 4
VIDL4+
3.43
3.7
3.97
V
電源上昇の場合
割込み検出電圧 4
VIDL4−
3.35
3.6
3.85
V
電源降下の場合
割込み解除電圧 5
VIDL5+
3.81
4.1
4.39
V
電源上昇の場合
割込み検出電圧 5
VIDL5−
3.73
4
4.27
V
電源降下の場合
電源開始電圧
Voff
—
—
1.6
V
電源到達電圧
Von
4.39
—
—
V
電源電圧変化時間
( 電源上昇の場合 )
tr
697.5
—
—
µs
リセット解除信号が規格内 (VPDL+/VIDL+)
で発生する電源の傾き
電源電圧変化時間
( 電源降下の場合 )
tf
697.5
—
—
µs
リセット検出信号が規格内 (VPDL-/VIDL-)
で発生する電源の傾き
リセット解除遅延時間
tdp1
—
—
30
µs
リセット検出遅延時間
tdp2
—
—
30
µs
割込み解除遅延時間
tdi1
—
—
30
µs
割込み検出遅延時間
tdi2
—
—
30
µs
割込みしきい値電圧遷移
安定時間
tstb
—
—
30
µs
164
電源上昇の場合
DS702–00018–1v0-J
MB95710L/770L シリーズ
• 低消費電力モード
(VCC = 1.8 V ~ 5.5 V, VSS = 0.0 V, TA = −40 °C ~ +85 °C)
項目
記号
規格値
最小
標準
最大
単位
備考
割込み解除電圧 0
VIDLL0+
2.06
2.3
2.54
V
電源上昇の場合
割込み検出電圧 0
VIDLL0−
1.98
2.2
2.42
V
電源降下の場合
割込み解除電圧 1
VIDLL1+
2.33
2.6
2.87
V
電源上昇の場合
割込み検出電圧 1
VIDLL1−
2.25
2.5
2.75
V
電源降下の場合
割込み解除電圧 2
VIDLL2+
2.6
2.9
3.2
V
電源上昇の場合
割込み検出電圧 2
VIDLL2−
2.52
2.8
3.08
V
電源降下の場合
割込み解除電圧 3
VIDLL3+
2.96
3.3
3.64
V
電源上昇の場合
割込み検出電圧 3
VIDLL3−
2.88
3.2
3.52
V
電源降下の場合
割込み解除電圧 4
VIDLL4+
3.32
3.7
4.08
V
電源上昇の場合
割込み検出電圧 4
VIDLL4−
3.24
3.6
3.96
V
電源降下の場合
割込み解除電圧 5
VIDLL5+
3.68
4.1
4.52
V
電源上昇の場合
割込み検出電圧 5
VIDLL5−
3.6
4
4.4
V
電源降下の場合
電源開始電圧
VoffL
—
—
1.6
V
電源到達電圧
VonL
4.52
—
—
V
電源電圧変化時間
( 電源上昇の場合 )
trL
7300
—
—
µs
割込み解除信号が規格内 (VIDLL+) で発生
する電源の傾き
電源電圧変化時間
( 電源降下の場合 )
tfL
7300
—
—
µs
割込み検出信号が規格内 (VIDLL-) で発生
する電源の傾き
割込み解除遅延時間
tdiL1
—
—
400
µs
割込み検出遅延時間
tdiL2
—
—
400
µs
割込みしきい値電圧遷移
安定時間
tstbL
—
—
400
µs
割込み用低電圧検出モー
ド遷移時間
tmdsw
—
—
400
µs
通常モード⇔低消費電力モード
( 注意事項 ) 低電圧検出回路は , 割込みに使用するとき , 通常モードと低消費電力モードをレジスタ設定により切り換え
られます。低消費電力モードでは , 通常モードに比べ検出・解除電圧精度および検出・解除遅延時間が劣る
代わるに , 消費電力を削減できます。通常モードと低消費電力モードにおける消費電流の違いについては ,
「3. 直流規格」を参照してください。また , 通常モードと低消費電力モードの切換え方法については , 「New
8FX MB95710L/770L シリーズハードウェアマニュアル」の「第 16 章 低電圧検出回路」を参照してください。
DS702–00018–1v0-J
165
MB95710L/770L シリーズ
VCC
Von/VonL
Voff/VoffL
時間
tf/tfL
tr/trL
VPDL+/VIDL+
VPDL-/VIDL-
内部リセット信号または
割込み信号
時間
tdp2/tdi2/tdiL2
166
tdp1/tdi1/tdiL1
DS702–00018–1v0-J
MB95710L/770L シリーズ
(7) I2C バスインタフェースタイミング
(VCC = 3.0 V ~ 5.5 V, AVSS = VSS = 0.0 V, TA = −40 °C ~ +85 °C)
規格値
項目
記号
SCL クロック周波数
fSCL
( 反復 ) スタート条件ホールド時間
SDA ↓ → SCL ↓
tHD;STA
端子名
条件
標準モード
高速モード
最小
最大
最小
最大
0
100
0
400
kHz
SCL, SDA
4.0
—
0.6
—
µs
SCL
単位
SCL クロック “L” 幅
tLOW
SCL
4.7
—
1.3
—
µs
SCL クロック “H” 幅
tHIGH
SCL
4.0
—
0.6
—
µs
( 反復 ) スタート条件セットアップ時間
SCL ↑ → SDA ↓
tSU;STA
SCL, SDA
4.7
—
0.6
—
µs
データホールド時間
SCL ↓ → SDA ↓↑
tHD;DAT
SCL, SDA
0
3.45*2
0
0.9*3
µs
データセットアップ時間
SDA ↓↑ → SCL ↑
tSU;DAT
SCL, SDA
0.25
—
0.1
—
µs
ストップ条件セットアップ時間
SCL ↑ → SDA ↑
tSU;STO
SCL, SDA
4
—
0.6
—
µs
tBUF
SCL, SDA
4.7
—
1.3
—
µs
ストップ条件とスタート条件との間の
バスフリー時間
R = 1.7 kΩ,
C = 50 pF*1
*1: R, C はそれぞれ SCL, SDA ラインのプルアップ抵抗 , 負荷容量です。
*2: tHD;DAT の最大値は , デバイスが SCL 信号の “L” 区間 (tLOW) を延長していないときにのみ適用されます。
*3: 高速モード I2C バスデバイスを標準モード I2C バスシステムに使用できますが , 要求される条件 tSU;DAT ≧ 250 ns を満
足しなければなりません。
tWAKEUP
SDA
tLOW
tHD;DAT
tHIGH
tHD;STA
tBUF
SCL
tHD;STA
DS702–00018–1v0-J
tSU;DAT
fSCL
tSU;STA
tSU;STO
167
MB95710L/770L シリーズ
(VCC = 3.0 V ~ 5.5 V, AVSS = VSS = 0.0 V, TA = −40 °C ~ +85 °C)
項目
記号 端子名
SCL クロック
“L” 幅
tLOW
SCL クロック
“H” 幅
tHIGH SCL
条件
SCL
規格値 *2
単位
備考
最小
最大
(2 + nm/2)tMCLK − 20
—
ns
マスタモード
(nm/2)tMCLK − 20
(nm/2)tMCLK + 20
ns
マスタモード
START 条件
ホールド時間
tHD;STA
SCL,
SDA
(-1 + nm/2)tMCLK − 20
(-1 + nm)tMCLK + 20
ns
マスタモード最大
値は m, n = 1, 8 時
に適用。
それ以外の設定は
最小値を適用。
STOP 条件
セットアップ時間
tSU;STO
SCL,
SDA
(1 + nm/2)tMCLK − 20
(1 + nm/2)tMCLK + 20
ns
マスタモード
START 条件セット tSU;STA SCL,
SDA
アップ時間
(1 + nm/2)tMCLK − 20
(1 + nm/2)tMCLK + 20
ns
マスタモード
「ストップ」条件と
「スタート」条件と
の間のバスフリー
時間
データ
ホールド時間
データ
セットアップ時間
tBUF
SCL,
SDA
(2 nm + 4) tMCLK − 20
—
ns
tHD;DAT
SCL,
SDA
3 tMCLK − 20
—
ns
マスタモード
ns
マスタモード SCL
の “L” が引き延ば
されていないと仮
定した場合。最小
値は連続データの
第 1 ビットに適
用。それ以外は最
大値を適用。
tSU;DAT
SCL,
SDA
(-2 + nm/2) tMCLK − 20 (-1 + nm/2) tMCLK + 20
R = 1.7 kΩ,
C = 50 pF*1
割込みクリアから
SCL 立上りまでの
セットアップ時間
tSU;INT SCL
(nm/2) tMCLK − 20
(1 + nm/2) tMCLK + 20
ns
最小値は 9th SCL↓
時の割込みに適
用。最大値は 8th
SCL↓ 時の割込み
に適用。
SCL クロック
“L” 幅
tLOW
SCL
4 tMCLK − 20
—
ns
受信の場合
SCL クロック
“H” 幅
tHIGH SCL
4 tMCLK − 20
—
ns
受信の場合
tHD;STA
SCL,
SDA
2 tMCLK − 20
—
ns
tSU;STO
SCL,
SDA
—
受信に 1 tMCLK が使
ns 用される場合 ,
「ストップ」条件
が未検出
「スタート」条件
検出
「ストップ」条件
検出
2 tMCLK − 20
受信に 1 tMCLK が使
用される場合 ,
「スタート」条件
が未検出
「再スタート」条件 tSU;STA SCL,
SDA
検出条件
2 tMCLK − 20
—
受信に 1 tMCLK が使
ns 用される場合 ,
「再スタート」条
件が未検出
SCL,
SDA
2 tMCLK − 20
—
ns
バスフリー時間
tBUF
受信の場合
( 続く )
168
DS702–00018–1v0-J
MB95710L/770L シリーズ
( 続き )
(VCC = 3.0 V ~ 5.5 V, AVSS = VSS = 0.0 V, TA = −40 °C ~ +85 °C)
項目
記号 端子名
条件
規格値 *2
最小
最大
単位
備考
データホールド時間
tHD;DAT
SCL,
SDA
2 tMCLK − 20
—
ns
スレーブ送信
モードの場合
データセットアップ時間
tSU;DAT
SCL,
SDA
tLOW − 3 tMCLK − 20
—
ns
スレーブ送信
モードの場合
データホールド時間
tHD;DAT
SCL,
SDA
0
—
ns
受信の場合
データセットアップ時間
tSU;DAT
SCL,
SDA
tMCLK − 20
—
ns
受信の場合
SDA↓ → SCL↑
( ウェイクアップ機能時 )
tWAKEUP
SCL,
SDA
発振安定待ち時間
+2 tMCLK − 20
—
ns
R = 1.7 kΩ,
C = 50 pF*1
*1: R, C はそれぞれ SCL, SDA ラインのプルアップ抵抗 , 負荷容量です。
*2: • tMCLK については ,「(2) ソースクロック / マシンクロック」を参照してください。
• m は I2C クロック制御レジスタ ch. 0 (ICCR0) の CS[4:3] ビットです。
• n は I2C クロック制御レジスタ ch. 0 (ICCR0) の CS[2:0] ビットです。
• I2C バスインタフェースの実際のタイミングは , マシンクロック (tMCLK) および ICCR0/ICCR1 レジスタの CS[4:0] に
て設定される m, n の値により決定されます。
• 標準モード :
0.9 MHz < tMCLK ( マシンクロック ) < 16.25 MHz の範囲で m, n の設定が可能です。
m, n の設定によっては , 下記のように使用できるマシンクロックが決まります。
(m, n) = (1, 8)
: 0.9 MHz < tMCLK ≦ 1 MHz
(m, n) = (1, 22), (5, 4), (6, 4), (7, 4), (8, 4)
: 0.9 MHz < tMCLK ≦ 2 MHz
(m, n) = (1, 38), (5, 8), (6, 8), (7, 8), (8, 8)
: 0.9 MHz < tMCLK ≦ 4 MHz
(m, n) = (1, 98), (5, 22), (6, 22), (7, 22)
: 0.9 MHz < tMCLK ≦ 10 MHz
(m, n) = (8, 22)
: 0.9 MHz < tMCLK ≦ 16.25 MHz
• 高速モード :
3.3 MHz < tMCLK ( マシンクロック ) < 16.25 MHz の範囲で m, n の設定が可能です。
m, n の設定によっては , 下記のように使用できるマシンクロックが決まります。
(m, n) = (1, 8)
: 3.3 MHz < tMCLK ≦ 4 MHz
(m, n) = (1, 22), (5, 4)
: 3.3 MHz < tMCLK ≦ 8 MHz
(m, n) = (1, 38), (6, 4), (7, 4), (8, 4)
: 3.3 MHz < tMCLK ≦ 10 MHz
(m, n) = (5, 8)
: 3.3 MHz < tMCLK ≦ 16.25 MHz
DS702–00018–1v0-J
169
MB95710L/770L シリーズ
(8) UART/SIO, シリアル入出力タイミング
(VCC = 3.0 V ~ 5.5 V, AVSS = VSS = 0.0 V, TA = −40 °C ~ +85 °C)
項目
記号
端子名
条件
シリアルクロックサイクルタイム
tSCYC
UCK0, UCK1, UCK2
UCK ↓ → UO 時間
tSLOV
UCK0, UCK1, UCK2,
UO0, UO1, UO2
有効 UI → UCK ↑
tIVSH
UCK0, UCK1, UCK2,
UI0, UI1, UI2
UCK ↑ → 有効 UI ホールド 時間
tSHIX
UCK0, UCK1, UCK2,
UI0, UI1, UI2
シリアルクロック “H” パルス幅
tSHSL
シリアルクロック “L” パルス幅
tSLSH
UCK ↓ → UO 時間
tSLOV
UCK0, UCK1, UCK2,
UO0, UO1, UO2
有効 UI → UCK ↑
tIVSH
UCK0, UCK1, UCK2,
UI0, UI1, UI2
UCK ↑ → 有効 UI ホールド 時間
tSHIX
UCK0, UCK1, UCK2,
UI0, UI1, UI2
規格値
単位
最小
最大
4 tMCLK*
—
ns
−190
+190
ns
2 tMCLK*
—
ns
2 tMCLK*
—
ns
UCK0, UCK1, UCK2
4 tMCLK*
—
ns
UCK0, UCK1, UCK2
4 tMCLK*
—
ns
—
190
ns
2 tMCLK*
—
ns
2 tMCLK*
—
ns
内部クロック動作
出力端子 :
CL = 80 pF + 1 TTL
外部クロック動作
出力端子 :
CL = 80 pF + 1 TTL
*: tMCLK については , 「(2) ソースクロック / マシンクロック」を参照してください。
• 内部シフトクロックモード
UCK0,
UCK1,
UCK2
tSCYC
0.8 VCC
0.2 VCC
0.2 VCC
tSLOV
UO0,
UO1,
UO2
0.8 VCC
0.2 VCC
tIVSH
UI0,
UI1,
UI2
tSHIX
0.7 VCC 0.7 VCC
0.3 VCC 0.3 VCC
• 外部シフトクロックモード
tSLSH
UCK0,
UCK1,
UCK2
tSHSL
0.8 VCC
0.2 VCC
0.8 VCC
0.2 VCC
tSLOV
UO0,
UO1,
UO2
0.8 VCC
0.2 VCC
tIVSH
UI0,
UI1,
UI2
170
tSHIX
0.7 VCC 0.7 VCC
0.3 VCC 0.3 VCC
DS702–00018–1v0-J
MB95710L/770L シリーズ
(9) コンパレータタイミング
(AVCC = 1.8 V ~ 5.5 V, AVSS = 0.0 V, TA = −40 °C ~ +85 °C)
項目
端子名
規格値
最小
標準
最大
単位
備考
電圧範囲
CMP0_P,
CMP0_N
0
—
AVCC
V
オフセット電圧
CMP0_P,
CMP0_N
−20
—
+20
mV
遅延時間
CMP0_O
—
600
1200
ns
オーバードライブ 5 mV
—
120
420
ns
オーバードライブ 50 mV
—
—
1200
ns
パワーダウンリカバリ
PD: 1 → 0
0
—
150
ns
パワーダウン
PD: 0 → 1
—
—
1200
ns
パワーアップにおける出力安定時間
1.15
1.21
1.27
V
パワーダウン遅延
パワーアップ安定時間
バンドギャップリファ
レンス電圧
DS702–00018–1v0-J
CMP0_O
CMP0_O
—
171
MB95710L/770L シリーズ
5. A/D コンバータ
(1) A/D コンバータ電気的特性
(AVCC = 1.8 V ~ 5.5 V, VSS = 0.0 V, TA = −40 °C ~ +85 °C)
項目
記号
分解能
総合誤差
直線性誤差
—
微分直線性誤差
規格値
単位
標準
最大
—
—
12
bit
−6
—
+6
LSB
−10
—
+10
LSB Vcc < 2.7 V
−3
—
+3
LSB
VCC ≧ 2.7 V
−5
—
+5
LSB
Vcc < 2.7 V
−1.9
—
+1.9
LSB VCC ≧ 2.7 V
−2.9
—
+2.9
LSB
ゼロトランジション
電圧
V0T
VSS − 6 LSB
—
VSS + 8.2 LSB
mV
フルスケールトランジ
ション電圧
VFST
AVCC − 6.2 LSB
—
AVCC + 9.2 LSB
mV
サンプリング時間
TS
備考
最小
VCC ≧ 2.7 V
Vcc < 2.7 V
*
—
10
µs
0.861
—
14
µs
VCC ≧ 2.7 V
2.8
—
14
µs
Vcc < 2.7 V
コンペア時間
Tcck
動作許可状態への遷移
時間
Tstt
1
—
—
µs
アナログ入力電流
IAIN
−0.3
—
+0.3
µA
アナログ入力電圧
VAIN
VSS
—
AVCC
V
*: 最小サンプリング時間については , 「(2) A/D コンバータの注意事項」を参照してください。
172
DS702–00018–1v0-J
MB95710L/770L シリーズ
(2) A/D コンバータの注意事項
• アナログ入力の外部インピーダンスとサンプリング時間について
MB95710L/770L シリーズの A/D コンバータはサンプルホールド付きのものです。外部インピーダンスが高くサンプリ
ング時間を十分に確保できない場合は , 内部サンプルホールド用コンデンサに十分にアナログ電圧が充電されず , A/D
変換精度に影響を及ぼします。したがって , A/D 変換精度規格を満たすために , 外部インピーダンスと最小サンプリン
グ時間の関係から , サンプリング時間を最小値より長くなるようにレジスタ値と動作周波数を調整するか , 外部イン
ピーダンスを下げて使用してください。
また , サンプリング時間を十分に確保できない場合は , アナログ入力端子に
0.1 µF 程度のコンデンサを接続してください。
• アナログ入力等価回路
コンパレータ
アナログ信号源
Rext
Rin
アナログ入力端子
(AN00~AN07)
VCC
4.5 V ≦ VCC ≦ 5.5 V
2.7 V ≦ VCC < 4.5 V
1.8 V ≦ VCC < 2.7 V
Cin
Rin
0.9 kΩ (最大)
13 pF (最大)
Cin
1.6 kΩ (最大)
13 pF (最大)
4.0 kΩ (最大)
13 pF (最大)
(注意事項) 数値は参考値です。
• 外部インピーダンスと最小サンプリング時間の関係
必要なサンプリング時間は外部インピーダンスによって変わります。サンプリング時間を設定するとき , 以下の条件を
満たしてください。
Ts ≧ (Rin + Rext) × Cin × 9
TS
Rin
Cin
Rext
:
:
:
:
サンプリング時間
A/D コンバータの入力抵抗
A/D コンバータの入力容量
外部回路の出力インピーダンス
• A/D 変換誤差について
|VCC − VSS| が小さくなるに従って , A/D 変換の誤差は大きくなります。
DS702–00018–1v0-J
173
MB95710L/770L シリーズ
(3) A/D コンバータの用語の定義
• 分解能
A/D コンバータにより識別可能なアナログ変化を示します。
12 ビットならば , アナログ電圧を 212 = 4096 の部分に分解可能です。
• 直線性誤差 ( 単位 : LSB)
デバイスのゼロトランジション点 (“0000 0000 0000” ← → “0000 0000 0001”) と , 同じデバイスのフルスケールトランジ
ション点 (“1111 1111 1111” ← → “1111 1111 1110”) とを結んだ直線と , 実際の変換値との誤差がどの程度かを示しま
す。
• 微分直線性誤差 ( 単位:LSB)
出力コードを 1 LSB 変化させるのに必要な入力電圧の理想値からの偏差がどの程度かを示します。
• 総合誤差 ( 単位 : LSB)
実際の値と理論値との差を示し , ゼロトランジション誤差 / フルスケールトランジション誤差 / 直線性誤差 / 量子誤差
および雑音に起因する誤差です。
理想入出力特性
0xFFF
総合誤差
0xFFF
VFST
0xFFE
2 LSB
0xFFD
デジタル出力
デジタル出力
0xFFE
0x004
0x003
V0T
実際の変換特性
0xFFD
{1 LSB × (N-1) + 0.5 LSB}
0x004
VNT
0x003
1 LSB
0x002
実際の変換特性
0x002
0x001
0x001
理想特性
0.5 LSB
VSS
VCC
VSS
アナログ入力
1 LSB =
VCC − VSS
4096
VCC
アナログ入力
(V)
デジタル出力 =
N の総合誤差
VNT − {1 LSB × (N − 1) + 0.5 LSB}
1 LSB
[LSB]
N : A/D コンバータデジタル出力値
VNT : デジタル出力が 0x(N − 1) から 0xN に遷移する電圧
( 続く )
174
DS702–00018–1v0-J
MB95710L/770L シリーズ
( 続き )
フルスケールトランジション誤差
ゼロトランジション誤差
理想特性
0x004
実際の変換特性
0xFFF
実際の変換特性
デジタル出力
デジタル出力
0x003
0x002
実際の変換特性
理想特性
0xFFE
0xFFD
0x001
実際の変換特性
V0T ( 実測値 )
0xFFC
VSS
VCC
VSS
アナログ入力
微分直線性誤差
理想特性
実際の変換特性
0x(N+1)
{1 LSB × N + V0T}
実際の変換特性
デジタル出力
0xFFD
VFST
( 実測値 )
VNT
0x004
実際の変換特性
デジタル出力
0xFFE
VCC
アナログ入力
直線性誤差
0xFFF
VFST
( 実測値 )
V(N+1)T
0xN
VNT
0x(N-1)
0x003
0x002
0x001
実際の変換特性
理想特性
0x(N-2)
V0T ( 実測値 )
VSS
VSS
VCC
アナログ入力
デジタル出力 N の直線性誤差 =
VCC
アナログ入力
VNT − {1 LSB × N + V0T}
1 LSB
デジタル出力 N の微分直線性誤差 =
V (N + 1)T − VNT
1 LSB
−1
N: A/D コンバータデジタル出力値
VNT: デジタル出力が 0x(N − 1) から 0xN に遷移する電圧
V0T ( 理想値 ) = Vss + 0.5 LSB [V]
VFST ( 理想値 ) = Vcc − 2 LSB [V]
DS702–00018–1v0-J
175
MB95710L/770L シリーズ
6. フラッシュメモリ書込み / 消去特性
項目
規格値
単位
備考
最小
標準
最大
セクタ消去時間
(2 K バイトセクタ )
—
0.3*1
1.6*2
s
消去前 “0x00” 書込み時間は除きます。
セクタ消去時間
(24 K バイトセクタと 32 K バイトセ
クタ )
—
0.6*1
3.1*2
s
消去前 “0x00” 書込み時間は除きます。
バイト書込み時間
—
17
272
µs
システムレベルのオーバヘッド時間は除
きます。
100000
—
—
cycle
1.8
—
5.5
V
20*3
—
—
10*3
—
—
5*3
—
—
書込み / 消去サイクル
書込み / 消去時の電源電圧
フラッシュメモリデータ保持時間
平均 TA = +85 °C, 書込み / 消去サイクルが
1000 回以下の場合
year
平均 TA = +85 °C, 書込み / 消去サイクルが
1001 回以上 , 10000 回以下の場合
平均 TA = +85 °C, 書込み / 消去サイクルが
10001 回以上の場合
*1: VCC = 5.5 V, TA = +25 °C, 0 サイクル
*2: VCC = 1.8 V, TA = +85 °C, 100000 サイクル
*3: テクノロジ信頼性評価結果からの換算値です ( アレニウスの式を使用し , 高温加速試験結果を平均温度 +85 °C へ換算
しています ) 。
176
DS702–00018–1v0-J
MB95710L/770L シリーズ
■ 特性例
• 電源電流・温度特性
ICC − VCC
TA = +25 °C, FMP = 2, 4, 8, 10, 16 MHz (2 分周 )
メインクロックモード , 外部クロック動作時
ICC − TA
VCC = 3.3 V, FMP = 2, 4, 8, 10, 16 MHz (2 分周 )
メインクロックモード , 外部クロック動作時
10
10
FMP = 16 MHz
FMP = 10 MHz
FMP = 8 MHz
FMP = 4 MHz
FMP = 2 MHz
8
FMP = 16 MHz
FMP = 10 MHz
FMP = 8 MHz
FMP = 4 MHz
FMP = 2 MHz
8
6
ICC[mA]
ICC[mA]
6
4
4
2
2
0
0
1
2
3
4
5
6
−50
7
0
VCC[V]
ICCS − VCC
TA = +25 °C, FMP = 2, 4, 8, 10, 16 MHz (2 分周 )
メインスリープモード , 外部クロック動作時
+150
4
FMP = 16 MHz
FMP = 10 MHz
FMP = 8 MHz
FMP = 4 MHz
FMP = 2 MHz
FMP = 16 MHz
FMP = 10 MHz
FMP = 8 MHz
FMP = 4 MHz
FMP = 2 MHz
3
ICCS[mA]
3
ICCS[mA]
+100
ICCS − TA
VCC = 3.3 V, FMP = 2, 4, 8, 10, 16 MHz (2 分周 )
メインスリープモード , 外部クロック動作時
4
2
1
2
1
0
0
1
2
3
4
5
6
−50
7
0
VCC[V]
+50
+100
+150
TA[°C]
ICCL − VCC
TA = +25 °C, FMPL = 16 kHz (2 分周 )
サブクロックモード , 外部クロック動作時
ICCL − TA
VCC = 3.3 V, FMPL = 16 kHz (2 分周 )
サブクロックモード , 外部クロック動作時
140
140
120
120
100
100
80
80
ICCL[μA]
ICCL[μA]
+50
TA[°C]
60
60
40
40
20
20
0
0
1
2
3
4
VCC[V]
5
6
7
−50
0
+50
+100
+150
TA[°C]
( 続く )
DS702–00018–1v0-J
177
MB95710L/770L シリーズ
ICCLS − TA
VCC = 3.3 V, FMPL = 16 kHz (2 分周 )
サブスリープモード , 外部クロック動作時
10
10
9
9
8
8
7
7
6
6
ICCLS[μA]
ICCLS[μA]
ICCLS − VCC
TA = +25 °C, FMPL = 16 kHz (2 分周 )
サブスリープモード , 外部クロック動作時
5
5
4
4
3
3
2
2
1
1
0
0
1
2
3
4
5
6
−50
7
0
VCC[V]
ICCT − VCC
TA = +25 °C, FMPL = 16 kHz (2 分周 )
時計モード , 外部クロック動作時
+100
+150
ICCT − TA
VCC = 3.3 V, FMPL = 16 kHz (2 分周 )
時計モード , 外部クロック動作時
5
4
4
3
3
ICCT[μA]
ICCT[μA]
5
2
2
1
1
0
0
1
2
3
4
5
6
−50
7
0
VCC[V]
+50
+100
+150
TA[°C]
ICCTS − VCC
TA = +25 °C, FMP = 2, 4, 8, 10, 16 MHz (2 分周 )
タイムベースタイマモード , 外部クロック動作時
ICCTS − TA
VCC = 3.3 V, FMP = 2, 4, 8, 10, 16 MHz (2 分周 )
タイムベースタイマモード , 外部クロック動作時
600
600
FMP = 16 MHz
FMP = 10 MHz
FMP = 8 MHz
FMP = 4 MHz
FMP = 2 MHz
500
FMP = 16 MHz
FMP = 10 MHz
FMP = 8 MHz
FMP = 4 MHz
FMP = 2 MHz
500
400
ICCTS[μA]
400
ICCTS[μA]
+50
TA[°C]
300
300
200
200
100
100
0
0
1
2
3
4
VCC[V]
5
6
7
−50
0
+50
+100
+150
TA[°C]
( 続く )
178
DS702–00018–1v0-J
MB95710L/770L シリーズ
ICCH − VCC
TA = +25 °C, FMPL = ( 停止 )
サブストップモード , 外部クロック停止時
ICCH − TA
VCC = 3.3 V, FMPL = ( 停止 )
サブストップモード , 外部クロック停止時
5
4
4
3
3
ICCH[μA]
ICCH[μA]
5
2
2
1
1
0
0
1
2
3
4
5
6
−50
7
0
VCC[V]
+100
+150
ICCMCR − TA
VCC = 3.3 V, FMP = 4 MHz ( 分周なし )
メイン CR クロックモード
5
5
4
4
3
3
ICCMCR[mA]
ICCMCR[mA]
ICCMCR − VCC
TA = +25 °C, FMP = 4 MHz ( 分周なし )
メイン CR クロックモード
2
1
2
1
0
0
1
2
3
4
5
6
−50
7
0
VCC[V]
+50
+100
+150
TA[°C]
ICCMCRPLL − VCC
TA = +25 °C, FMP = 16 MHz (PLL 逓倍率 : 4)
メイン CR PLL クロックモード
ICCMCRPLL − TA
VCC = 3.3 V, FMP = 16 MHz (PLL 逓倍率 : 4)
メイン CR PLL クロックモード
10
10
8
8
ICCMCRPLL[mA]
ICCMCRPLL[mA]
+50
TA[°C]
6
4
6
4
2
2
0
0
1
2
3
4
VCC[V]
5
6
7
−50
0
+50
+100
+150
TA[°C]
( 続く )
DS702–00018–1v0-J
179
MB95710L/770L シリーズ
( 続き )
ICCMPLL − TA
VCC = 3.3 V, FMP = 16 MHz (PLL 逓倍率 : 4)
メイン PLL クロックモード
10
10
8
8
6
6
ICCMPLL[mA]
ICCMPLL[mA]
ICCMPLL − VCC
TA = +25 °C, FMP = 16 MHz (PLL 逓倍率 : 4)
メイン PLL クロックモード
4
2
4
2
0
0
1
2
3
4
5
6
−50
7
0
VCC[V]
+100
+150
ICCSCR − TA
VCC = 3.3 V, FMPL = 50 kHz (2 分周 )
サブ CR クロックモード
200
200
150
150
ICCSCR[μA]
ICCSCR[μA]
ICCSCR − VCC
TA = +25 °C, FMPL = 50 kHz (2 分周 )
サブ CR クロックモード
100
50
100
50
0
0
1
2
3
4
5
6
−50
7
0
VCC[V]
+50
+100
+150
TA[°C]
IA − AVCC
TA = +25 °C, FMP = 16 MHz (2 分周 )
メインクロックモード , 外部クロック動作時
IA − TA
VCC = 3.3 V, FMP = 16 MHz (2 分周 )
メインクロックモード , 外部クロック動作時
10
8
8
6
6
IA[mA]
IA[mA]
10
4
4
2
2
0
0
1
2
3
4
AVCC[V]
180
+50
TA[°C]
5
6
7
−50
0
+50
+100
+150
TA[°C]
DS702–00018–1v0-J
MB95710L/770L シリーズ
• 入力電圧特性
VIHI − VCC および VILI − VCC
TA = +25 °C
VIHS − VCC および VILS − VCC
TA = +25 °C
5
5
VIHS
VILS
4
4
3
3
VIHS/VILS[V]
VIHI/VILI[V]
VIHI
VILI
2
1
2
1
0
0
1
2
3
4
5
6
1
2
3
VCC[V]
4
5
6
VCC[V]
VIHM − VCC および VILM − VCC
TA = +25 °C
5
VIHM
VILM
VIHM/VILM[V]
4
3
2
1
0
1
2
3
4
5
6
VCC[V]
DS702–00018–1v0-J
181
MB95710L/770L シリーズ
• 出力電圧特性
1.0
1.0
0.8
0.8
0.6
0.6
0.4
0.4
0.2
0.2
0.0
0.0
0
−1 −2 −3 −4 −5 −6 −7 −8 −9 −10 −11 −12 −13 −14 −15
IOH[mA]
VCC = 1.8 V
VCC = 2.0 V
VCC = 2.4 V
VCC = 2.7 V
VCC = 3.0 V
VCC = 3.6 V
VCC = 4.0 V
VCC = 4.5 V
VCC = 5.0 V
VCC = 5.5 V
182
VOL − IOL
TA = +25 °C
VOL[V]
VCC − VOH[V]
(VCC − VOH) − IOH
TA = +25 °C
0
1
2
3
4
5
6
7
8
9
10 11 12 13 14 15
IOL[mA]
VCC = 1.8 V
VCC = 2.0 V
VCC = 2.4 V
VCC = 2.7 V
VCC = 3.0 V
VCC = 3.6 V
VCC = 4.0 V
VCC = 4.5 V
VCC = 5.0 V
VCC = 5.5 V
DS702–00018–1v0-J
MB95710L/770L シリーズ
• プルアップ特性
RPULL − VCC
TA = +25 °C
300
250
RPULL[kΩ]
200
150
100
50
0
1
2
3
4
5
6
VCC[V]
DS702–00018–1v0-J
183
MB95710L/770L シリーズ
■ マスクオプション
品種名
No.
MB95F714L
MB95F716L
MB95F718L
MB95F774L
MB95F776L
MB95F778L
MB95F714E
MB95F716E
MB95F718E
MB95F774E
MB95F776E
MB95F778E
選択方法
設定不可
1
低電圧検出リセット
低電圧検出リセットあり
低電圧検出リセットなし
2
リセット
専用のリセット入力なし
専用のリセット入力あり
184
DS702–00018–1v0-J
MB95710L/770L シリーズ
■ オーダ型格
型格
パッケージ
MB95F714ENPMC-G-SNE2
MB95F714LNPMC-G-SNE2
MB95F716ENPMC-G-SNE2
MB95F716LNPMC-G-SNE2
MB95F718ENPMC-G-SNE2
MB95F718LNPMC-G-SNE2
プラスチック・LQFP, 80 ピン
(FPT-80P-M37)
MB95F774ENPMC1-G-SNE2
MB95F774LNPMC1-G-SNE2
MB95F776ENPMC1-G-SNE2
MB95F776LNPMC1-G-SNE2
MB95F778ENPMC1-G-SNE2
MB95F778LNPMC1-G-SNE2
プラスチック・LQFP, 64 ピン
(FPT-64P-M38)
MB95F774ENPMC2-G-SNE2
MB95F774LNPMC2-G-SNE2
MB95F776ENPMC2-G-SNE2
MB95F776LNPMC2-G-SNE2
MB95F778ENPMC2-G-SNE2
MB95F778LNPMC2-G-SNE2
プラスチック・LQFP, 64 ピン
(FPT-64P-M39)
DS702–00018–1v0-J
185
MB95710L/770L シリーズ
■ パッケージ・外形寸法図
プラスチック・LQFP, 80ピン
リードピッチ
0.50 mm
パッケージ幅×
パッケージ長さ
12.00 mm × 12.00 mm
リード形状
ガルウィング
リード曲げ方向
正曲げ
封止方法
プラスチックモールド
取付け高さ
1.70 mm Max.
質量
0.47 g
(FPT-80P-M37)
プラスチック・LQFP, 80ピン
(FPT-80P-M37)
注1)*印寸法はレジン残りを含まず。
注2)端子幅および端子厚さはメッキ厚を含む。
注3)端子幅はタイバ切断残りを含まず。
14.00±0.20(.551±.008)SQ
*12.00±0.10(.472±.004)SQ
60
0.145±0.055
(.006±.002)
41
Details of "A" part
61
40
+0.20
1.50 –0.10
(Mounting height)
+.008
.059 –.004
0.25(.010)
0~8°
0.08(.003)
INDEX
80
0.50±0.20
(.020±.008)
0.60±0.15
(.024±.006)
0.10±0.05
(.004±.002)
(Stand off)
21
"A"
1
20
0.50(.020)
C
0.22±0.05
(.009±.002)
0.08(.003)
M
2009-2010 FUJITSU SEMICONDUCTOR LIMITED F80037S-c-1-2
単位:mm(inches)
注意:括弧内の値は参考値です。
最新の外形寸法図については , 下記 URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
( 続く )
186
DS702–00018–1v0-J
MB95710L/770L シリーズ
プラスチック・LQFP, 64 ピン
リードピッチ
0.50 mm
パッケージ幅×
パッケージ長さ
10.00 mm × 10.00 mm
リード形状
ガルウィング
リード曲げ方向
正曲げ
封止方法
プラスチックモールド
取付け高さ
1.70 mm Max.
質量
0.32 g
(FPT-64P-M38)
プラスチック・LQFP, 64 ピン
(FPT-64P-M38)
注 1)* 印寸法はレジン残りを含まず。
注 2)端子幅および端子厚さはメッキ厚を含む。
注 3)端子幅はタイバ切断残りを含まず。
12.00±0.20(.472±.008)SQ
0.145±0.055
(.006±.002)
*10.00±0.10(.394±.004)SQ
48
33
Details of "A" part
32
49
+0.20
0.08(.003)
1.50 –0.10
(Mounting height)
+.008
.059 –.004
0.25(.010)
0~8°
INDEX
1
0.22±0.05
(.009±.002)
0.10±0.10
(.004±.004)
(Stand off)
"A"
16
0.50(.020)
C
0.50±0.20
(.020±.008)
0.60±0.15
(.024±.006)
17
64
0.08(.003)
M
2010 FUJITSU SEMICONDUCTOR LIMITED F64038S-c-1-2
単位:mm (inches)
注意:括弧内の値は参考値です。
最新の外形寸法図については , 下記 URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
( 続く )
DS702–00018–1v0-J
187
MB95710L/770L シリーズ
( 続き )
プラスチック・LQFP, 64 ピン
リードピッチ
0.65 mm
パッケージ幅×
パッケージ長さ
12.00 mm × 12.00 mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
1.70 mm Max.
質量
0.47 g
(FPT-64P-M39)
プラスチック・LQFP, 64 ピン
(FPT-64P-M39)
注 1)端子幅および端子厚さはメッキ厚を含む。
14.00±0.20(.551±.008)SQ
12.00±0.10(.472±.004)SQ
48
0.145±0.055
(.006±.002)
33
Details of "A" part
49
32
+0.20
1.50 –0.10
+.008
.059 –.004
0.10(.004)
INDEX
0.50±0.20
(.020±.008)
64
17
1
C
0.32±0.05
(.013±.002)
0.10±0.10
(.004±.004)
0.25(.010)BSC
0.60±0.15
(.024±.006)
16
0.65(.026)
0~8˚
"A"
0.13(.005)
M
2010-2011 FUJITSU SEMICONDUCTOR LIMITED HMbF64-39Sc-2-2
単位:mm (inches)
注意:括弧内の値は参考値です。
最新の外形寸法図については , 下記 URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
188
DS702–00018–1v0-J
MB95710L/770L シリーズ
■ 本版での主な変更内容
変更箇所は , 本文中のページ左側の│によって示しています。
ページ
28
29
151
155
172
177 ~ 183
場所
変更内容
■ 端子接続について
• 電源端子
• C 端子
セラミックコンデンサの容量値を変更
0.1 µF → 1.0 µF
■ 電気的特性
3. 直流規格
4. 交流規格
(1) クロックタイミング
5. A/D コンバータ
(1) A/D コンバータ電気的
特性
項目「電源電流」の ICCMCR の最大規格値を変更
5.1 → 3.4
■ 特性例
DS702–00018–1v0-J
以下の記述を訂正
VCC 端子のバイパスコンデンサは , CS より大きい容量値のコンデンサを使用
してください。
→
VCC 端子のバイパスコンデンサは CS 以上の容量値のコンデンサを使用して
ください。
項目「入力クロックの立上り時間と立下り時間」の端子名を訂正
X0 → X0, X0A
項目「コンペアクロック周期」を「コンペア時間」に改名
項目「コンペア時間」の単位を訂正
ns → µs
「■ 特性例」を追加
189
MB95710L/770L シリーズ
MEMO
190
DS702–00018–1v0-J
MB95710L/770L シリーズ
MEMO
DS702–00018–1v0-J
191
MB95710L/770L シリーズ
富士通セミコンダクター株式会社
〒 222-0033
神奈川県横浜市港北区新横浜 2-10-23 野村不動産新横浜ビル
http://jp.fujitsu.com/fsl/
電子デバイス製品に関するお問い合わせ先
0120-198-610
受付時間 : 平日 9 時~ 17 時 ( 土・日・祝日 , 年末年始を除きます )
携帯電話・PHS からもお問い合わせができます。
※ 電話番号はお間違えのないよう , お確かめのうえおかけください。
本資料の記載内容は , 予告なしに変更することがありますので , 製品のご購入やご使用などのご用命の際は、当社営業窓口にご確認ください。
本資料に記載された動作概要や応用回路例などの情報は , 半導体デバイスの標準的な動作や使い方を示したもので , 実際に使用する機器での動作を
保証するものではありません。したがって , お客様の機器の設計においてこれらを使用する場合は、お客様の責任において行ってください。これらの
使用に起因する損害などについては , 当社はその責任を負いません。
本資料は、本資料に記載された製品および動作概要・回路図を含む技術情報について , 当社もしくは第三者の特許権 , 著作権等の知的財産権やその
他の権利の使用権または実施権を許諾するものではありません。また , これらの使用について , 第三者の知的財産権やその他の権利の実施ができるこ
との保証を行うものではありません。したがって , これらの使用に起因する第三者の知的財産権やその他の権利の侵害などについて , 当社はその責任
を負いません。
本資料に記載された製品は , 通常の産業用 , 一般事務用 , パーソナル用 , 家庭用などの一般的用途に使用されることを意図して設計・製造されてい
ます。極めて高度な安全性が要求され , 仮に当該安全性が確保されない場合 , 直接生命・身体に対する重大な危険性を伴う用途(原子力施設における
核反応制御 , 航空機自動飛行制御 , 航空交通管制 , 大量輸送システムにおける運行制御 , 生命維持のための医療機器 , 兵器システムにおけるミサイル発
射制御など), または極めて高い信頼性が要求される用途(海底中継器 , 宇宙衛星など)に使用されるよう設計・製造されたものではありません。し
たがって , これらの用途へのご使用をお考えのお客様は , 必ず事前に当社営業窓口までご相談ください。ご相談なく使用されたことにより発生した損
害などについては , 当社は責任を負いません。
半導体デバイスには、ある確率で故障や誤動作が発生します。本資料に記載の製品を含め当社半導体デバイスをご使用いただく場合は、当社半導体
デバイスに故障や誤動作が発生した場合も , 結果的に人身事故 , 火災事故 , 社会的な損害などを生じさせないよう , お客様の責任において , 装置の冗長
設計 , 延焼対策設計 , 過電流防止対策設計 , 誤動作防止設計などの安全設計をお願いします。
本資料に記載された製品および技術情報を輸出または非居住者に提供する場合は , 外国為替及び外国貿易法および米国輸出管理関連法規などの規制
をご確認の上 , 必要な手続きをおとりください。
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編集 プロモーション推進部
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