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本ドキュメントはCypress (サイプレス) 製品に関する情報が記載されております。
FUJITSU SEMICONDUCTOR
CONTROLLER MANUAL
CM44-10114-7
F2MC-16LX
16 ビット・マイクロコントローラ
MB90495G series
ハードウェアマニュアル
F2MC-16LX
16 ビット・マイクロコントローラ
MB90495G series
ハードウェアマニュアル
富士通セミコンダクターのマイコンを効率的に開発するための情報を下記 URL にてご紹介いたします。
ご採用を検討中 , またはご採用いただいたお客様に有益な情報を公開しています。
開発における最新の注意事項に関しては , 「デザインレビューシート」を参照してください。
「デザインレビューシート」はシステム開発において , 問題を未然に防ぐことを目的として , 最低限必要と思われる
チェック項目をリストにしたものです。
http://edevice.fujitsu.com/micom/jp-support/
富士通セミコンダクター株式会社
はじめに
■ 本書の目的と対象読者
富士通セミコンダクター製品につきまして , 平素より格別のご愛読を賜り厚くお礼申
し上げます。
MB90495G シリーズは , ASIC(Application Specific IC) 対応が可能なオリジナル 16 ビッ
ト・ワンチップマイクロコントローラである F2MC®-16LX シリーズの汎用品の一つと
して開発された製品です。
本書は , 実際にこの半導体を使って製品を設計する技術者の方を対象に , MB90495G シ
リーズの機能や動作について記載しています。本書をご一読ください。
■ 商標
F2MCは, FUJITSU Flexible Microcontrollerの略で富士通セミコンダクター株式会社の商
標です。
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本資料の記載内容は , 予告なしに変更することがありますので , ご用命の際は営業部門にご確認くださ
い。
本資料に記載された動作概要や応用回路例は , 半導体デバイスの標準的な動作や使い方を示したもので ,
実際に使用する機器での動作を保証するものではありません。したがいまして , これらを使用するにあ
たってはお客様の責任において機器の設計を行ってください。これらの使用に起因する損害などについ
ては , 当社はその責任を負いません。
本資料に記載された動作概要・回路図を含む技術情報は , 当社もしくは第三者の特許権 , 著作権等の知的
財産権やその他の権利の使用権または実施権の許諾を意味するものではありません。また , これらの使用
について , 第三者の知的財産権やその他の権利の実施ができることの保証を行うものではありません。し
たがって , これらの使用に起因する第三者の知的財産権やその他の権利の侵害について , 当社はその責任
を負いません。
本資料に記載された製品は , 通常の産業用 , 一般事務用 , パーソナル用 , 家庭用などの一般的用途に使用
されることを意図して設計・製造されています。極めて高度な安全性が要求され , 仮に当該安全性が確保
されない場合 , 社会的に重大な影響を与えかつ直接生命・身体に対する重大な危険性を伴う用途(原子力
施設における核反応制御 , 航空機自動飛行制御 , 航空交通管制 , 大量輸送システムにおける運行制御 , 生
命維持のための医療機器 , 兵器システムにおけるミサイル発射制御をいう), ならびに極めて高い信頼性
が要求される用途(海底中継器 , 宇宙衛星をいう)に使用されるよう設計・製造されたものではありませ
ん。したがって , これらの用途にご使用をお考えのお客様は , 必ず事前に営業部門までご相談ください。
ご相談なく使用されたことにより発生した損害などについては , 責任を負いかねますのでご了承くださ
い。
半導体デバイスはある確率で故障が発生します。当社半導体デバイスが故障しても , 結果的に人身事故 ,
火災事故 , 社会的な損害を生じさせないよう , お客様は , 装置の冗長設計 , 延焼対策設計 , 過電流防止対策
設計 , 誤動作防止設計などの安全設計をお願いします。
本資料に記載された製品を輸出または提供する場合は , 外国為替及び外国貿易法および米国輸出管理関
連法規等の規制をご確認の上 , 必要な手続きをおとりください。
本書に記載されている社名および製品名などの固有名詞は , 各社の商標または登録商標です。
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本書の読み方
■ 本書のページ構成
本書では , それぞれのセクションが , 原則として 1 ページないし見開きに統一されてい
ますので , ページをめくらずに各セクションの内容が一覧できます。
また , 各セクションには , タイトルの下に必ずそのセクションの要約が付いていますの
で , その要約だけ追っていただいても , 本製品の概要を把握することができます。
さらに , 上位セクションのタイトルが下位セクションにも記述していますので , 現在読
んでいる場所がどのセクションに位置しているのかを把握することができます。
■ 情報の探し方
各セクション内にある情報を必要に応じて参照したい場合は , 通常の目次や索引のほ
かに , 次のような情報参照手段があります。
● レジスタ索引
レジスタ名称や制御する周辺機能名でレジスタを探して , 説明掲載箇所を知ることが
できます。また , メモリ上の配置アドレスや初期値が確認できます。
● 端子機能索引
端子番号や端子名 , 関連する周辺機能名で端子を検索して , 説明掲載箇所やブロック図
の掲載箇所が調べられます。回路形式が確認できます。
● 割込みベクタ索引
割込みを発生させる周辺機能名や割込み番号から , 対応する割込みの説明掲載箇所を
知ることができます。また , 割込み要求を制御するレジスタ (ICR) の名称とアドレス ,
割込みベクタアドレスが確認できます。
■ レジスタ名および端子名の表記例
● レジスタ名とビット名の表記例
スタンバイ制御レジスタのスリープビット(STBC:SLP)に"1"を書き込むことにより~
レジスタ名称
ビット名称
ビット略称
レジスタ略称
タイムベースタイマの割込要求出力を禁止(TBTC:TBIE=0)してください。
設定データ
ビット略称
レジスタ略称
割込許可(CCR:I=1)になっていれば割込みを受け付けます。
現在の状態
ビット略称
レジスタ略称
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● 兼用端子の表記例
P41/SCK1 端子
端子にはプログラムなどによる設定で機能を切り換えて使用することができる兼用端
子があります。
兼用端子はそれぞれの機能に対応する名称を"/"で区切って表記します。
■ レジスタの表記について
F2MC-16LX は , 16 ビットバス幅を持つ CPU です。したがって各制御レジスタ / データ
レジスタは , 以下のように 16 ビット単位でビット位置を表記しています。
16 ビット単位のレジスタの場合 bit15 ∼ bit8 は奇数アドレスに , bit7 ∼ bit0 は偶数アド
レスに割り当てられています。
8 ビット単位のレジスタにおいても , 奇数アドレスに割り当てられたレジスタのビット
位置の表記は bit15 ∼ bit8 となります。
F2MC-16LX は , プログラム効率を上げるために 8 ビット単位でデータをアクセスする
ことができます。このため , 8 ビット単位で奇数アドレスのレジスタをアクセスした場
合 , データの bit7 ∼ bit0 は , マニュアル表記上の bit15 ∼ bit8 に対応します。
iii
iv
MB90495G Series
目次
第1章
1.1
1.2
1.3
1.4
1.5
1.6
1.7
第2章
2.1
第3章
概要 ............................................................................................................ 1
MB90495G シリーズの特長 ................................................................................................... 2
MB90495G シリーズの品種構成 ............................................................................................ 5
MB90495G シリーズのブロックダイヤグラム....................................................................... 8
端子配列図.............................................................................................................................. 9
外形寸法図............................................................................................................................ 11
端子機能説明 ........................................................................................................................ 13
入出力回路形式 .................................................................................................................... 18
デバイスの取扱いについて ...................................................................... 21
デバイス取扱い上の注意 ...................................................................................................... 22
CPU の機能 .............................................................................................. 27
3.1 メモリ空間............................................................................................................................ 28
3.1.1
メモリ空間の割当てとアクセス ................................................................................. 31
3.1.2
メモリマップ .............................................................................................................. 33
3.1.3
アドレッシング .......................................................................................................... 34
3.1.4
リニア方式によるアドレス指定 ................................................................................. 35
3.1.5
バンク方式によるアドレス指定 ................................................................................. 36
3.1.6
多バイト長データのメモリ上の配置 .......................................................................... 38
3.2 専用レジスタ ........................................................................................................................ 40
3.2.1
専用レジスタと汎用レジスタ..................................................................................... 42
3.2.2
アキュムレータ (A)..................................................................................................... 43
3.2.3
スタックポインタ (USP, SSP)................................................................................... 46
3.2.4
プロセッサステータス (PS) ....................................................................................... 49
3.2.4.1
コンディションコードレジスタ (PS: CCR) .......................................................... 50
3.2.4.2
レジスタバンクポインタ (PS: RP)........................................................................ 52
3.2.4.3
割込みレベルマスクレジスタ (PS: ILM) ............................................................... 53
3.2.5
プログラムカウンタ (PC)........................................................................................... 54
3.2.6
ダイレクトページレジスタ (DPR) ............................................................................. 55
3.2.7
バンクレジスタ (PCB, DTB, USB, SSB, ADB) .......................................................... 56
3.3 汎用レジスタ ........................................................................................................................ 57
3.4 プリフィックスコード.......................................................................................................... 59
3.4.1
バンクセレクトプリフィックス (PCB, DTB, ADB, SPB)........................................... 60
3.4.2
コモンレジスタバンクプリフィックス (CMR)........................................................... 62
3.4.3
フラグ変化抑止プリフィックス (NCC) ...................................................................... 63
3.4.4
プリフィックスコードに関する制約 .......................................................................... 64
3.5 割込み ................................................................................................................................... 66
3.5.1
割込み要因と割込みベクタ ........................................................................................ 68
3.5.2
割込み制御レジスタと周辺機能 ................................................................................. 71
3.5.3
割込み制御レジスタ (ICR00 ∼ ICR15) ...................................................................... 73
3.5.4
割込み制御レジスタの機能 ........................................................................................ 75
3.5.5
ハードウェア割込み ................................................................................................... 78
3.5.6
ハードウェア割込みの動作 ........................................................................................ 81
3.5.7
ハードウェア割込み使用手順..................................................................................... 83
CM44-10114-7
FUJITSU SEMICONDUCTOR LIMITED
v
MB90495G Series
3.5.8
多重割込み ................................................................................................................. 84
3.5.9
ソフトウェア割込み ................................................................................................... 86
3.5.10
拡張インテリジェント I/O サービス (EI2OS) による割込み ...................................... 87
3.5.11
拡張インテリジェント I/O サービス (EI2OS) ディスクリプタ (ISD) ......................... 89
3.5.12
拡張インテリジェント I/O サービス (EI2OS) ディスクリプタ (ISD) の各レジスタ .. 91
3.5.13
拡張インテリジェント I/O サービス (EI2OS) の動作................................................. 94
3.5.14
拡張インテリジェント I/O サービス (EI2OS) 使用手順 ............................................. 95
3.5.15
拡張インテリジェント I/O サービス (EI2OS) 処理時間 ............................................. 96
3.5.16
例外処理割込み .......................................................................................................... 98
3.5.17
割込み処理の開始に要する時間 ................................................................................. 99
3.5.18
割込み処理のスタック動作 ...................................................................................... 101
3.5.19
割込み処理のプログラム例 ...................................................................................... 102
3.6 リセット ............................................................................................................................. 106
3.6.1
リセット要因と発振安定待ち時間............................................................................ 108
3.6.2
外部リセット端子..................................................................................................... 110
3.6.3
リセット動作 ............................................................................................................ 111
3.6.4
リセット要因ビット ................................................................................................. 113
3.6.5
リセットによる各端子の状態................................................................................... 116
3.7 クロック ............................................................................................................................. 117
3.7.1
クロック発生部のブロックダイヤグラム................................................................. 120
3.7.2
クロック発生部のレジスタ ...................................................................................... 122
3.7.3
クロック選択レジスタ (CKSCR).............................................................................. 123
3.7.4
クロックモード ........................................................................................................ 127
3.7.5
発振安定待ち時間..................................................................................................... 131
3.7.6
振動子および外部クロックの接続............................................................................ 132
3.8 低消費電力モード ............................................................................................................... 133
3.8.1
低消費電力回路のブロックダイヤグラム................................................................. 136
3.8.2
低消費電力モードのレジスタ................................................................................... 138
3.8.3
低消費電力モード制御レジスタ (LPMCR) ............................................................... 139
3.8.4
CPU 間欠動作モード................................................................................................ 142
3.8.5
スタンバイモード..................................................................................................... 143
3.8.5.1
スリープモード ................................................................................................... 145
3.8.5.2
時計モード .......................................................................................................... 147
3.8.5.3
タイムベースタイマモード ................................................................................. 149
3.8.5.4
ストップモード ................................................................................................... 151
3.8.6
スタンバイモードの状態遷移................................................................................... 154
3.8.7
スタンバイモードとリセット時の端子状態 ............................................................. 155
3.8.8
低消費電力モード使用上の注意 ............................................................................... 158
3.9 CPU モード ........................................................................................................................ 161
3.9.1
モード端子 (MD2 ∼ MD0)........................................................................................ 163
3.9.2
モードデータ ............................................................................................................ 165
3.9.3
メモリアクセスモード ............................................................................................. 167
3.9.4
メモリアクセスモード選択動作 ............................................................................... 169
3.10 外部アクセス ...................................................................................................................... 170
3.10.1
外部バス端子 ............................................................................................................ 172
3.10.2
外部アクセスモードで使用するレジスタ................................................................. 175
3.10.3
バス制御信号選択レジスタ (ECSR) ......................................................................... 176
3.10.4
自動レディ機能選択レジスタ (ARSR) ..................................................................... 178
3.10.5
アドレス上位制御レジスタ (HACR)......................................................................... 180
vi
FUJITSU SEMICONDUCTOR LIMITED
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MB90495G Series
バスサイジング機能 ................................................................................................. 182
レディ機能 ............................................................................................................... 183
ホールド機能 ............................................................................................................ 187
外部アクセス動作のタイミング ............................................................................... 189
3.10.6
3.10.7
3.10.8
3.10.9
第4章
I/O ポート............................................................................................... 191
4.1 I/O ポートの概要 ................................................................................................................ 192
4.2 I/O ポートのレジスタと外部バス兼用端子の割当て .......................................................... 194
4.3 ポート 0 .............................................................................................................................. 196
4.3.1
ポート 0 のレジスタ (PDR0, DDR0) ........................................................................ 198
4.3.2
ポート 0 の動作説明 ................................................................................................. 199
4.4 ポート 1 .............................................................................................................................. 201
4.4.1
ポート 1 のレジスタ (PDR1, DDR1) ........................................................................ 204
4.4.2
ポート 1 の動作説明 ................................................................................................. 206
4.5 ポート 2 .............................................................................................................................. 209
4.5.1
ポート 2 のレジスタ (PDR2, DDR2) ........................................................................ 212
4.5.2
ポート 2 の動作説明 ................................................................................................. 214
4.6 ポート 3 .............................................................................................................................. 216
4.6.1
ポート 3 のレジスタ (PDR3, DDR3) ........................................................................ 219
4.6.2
ポート 3 の動作説明 ................................................................................................. 221
4.7 ポート 4 .............................................................................................................................. 223
4.7.1
ポート 4 のレジスタ (PDR4, DDR4) ........................................................................ 226
4.7.2
ポート 4 の動作説明 ................................................................................................. 228
4.8 ポート 5 .............................................................................................................................. 230
4.8.1
ポート 5 のレジスタ (PDR5, DDR5, ADER) ............................................................ 233
4.8.2
ポート 5 の動作説明 ................................................................................................. 235
4.9 ポート 6 .............................................................................................................................. 237
4.9.1
ポート 6 のレジスタ (PDR6, DDR6) ........................................................................ 239
4.9.2
ポート 6 の動作説明 ................................................................................................. 240
第5章
タイムベースタイマ............................................................................... 243
5.1 タイムベースタイマの概要................................................................................................. 244
5.2 タイムベースタイマのブロックダイヤグラム.................................................................... 246
5.3 タイムベースタイマの構成................................................................................................. 248
5.3.1
タイムベースタイマ制御レジスタ (TBTC)............................................................... 249
5.4 タイムベースタイマの割込み ............................................................................................. 251
5.5 タイムベースタイマの動作説明 ......................................................................................... 252
5.6 タイムベースタイマ使用上の注意...................................................................................... 256
5.7 タイムベースタイマのプログラム例 .................................................................................. 257
第6章
ウォッチドッグタイマ ........................................................................... 259
6.1 ウォッチドッグタイマの概要 ............................................................................................. 260
6.2 ウォッチドッグタイマの構成 ............................................................................................. 261
6.3 ウォッチドッグタイマのレジスタ...................................................................................... 263
6.3.1
ウォッチドッグタイマ制御レジスタ (WDTC).......................................................... 264
6.4 ウォッチドッグタイマの動作説明...................................................................................... 266
6.5 ウォッチドッグタイマ使用上の注意 .................................................................................. 269
6.6 ウォッチドッグタイマのプログラム例............................................................................... 270
CM44-10114-7
FUJITSU SEMICONDUCTOR LIMITED
vii
MB90495G Series
第7章
16 ビット入出力タイマ .......................................................................... 271
7.1 16 ビット入出力タイマの概要............................................................................................ 272
7.2 16 ビット入出力タイマのダイヤグラム ............................................................................. 273
7.2.1
16 ビットフリーランタイマのブロックダイヤグラム ............................................. 274
7.2.2
インプットキャプチャのブロックダイヤグラム ...................................................... 276
7.3 16 ビット入出力タイマの構成............................................................................................ 278
7.3.1
タイマカウンタ制御ステータスレジスタ (TCCS) 上位 ........................................... 281
7.3.2
タイマカウンタ制御ステータスレジスタ (TCCS) 下位 ........................................... 282
7.3.3
タイマカウンタデータレジスタ (TCDT) .................................................................. 284
7.3.4
インプットキャプチャ制御ステータスレジスタ (ICS01, ICS23)............................. 286
7.3.5
インプットキャプチャデータレジスタ 0 ∼ 3 (IPCP0 ∼ IPCP3) ............................ 289
7.4 16 ビット入出力タイマの割込み ........................................................................................ 290
7.5 16 ビットフリーランタイマの動作説明 ............................................................................. 291
7.6 インプットキャプチャの動作説明...................................................................................... 293
7.7 16 ビット入出力タイマ使用上の注意................................................................................. 296
7.8 16 ビット入出力タイマのプログラム例 ............................................................................. 297
第8章
16 ビットリロードタイマ ...................................................................... 299
8.1 16 ビットリロードタイマの概要 ........................................................................................ 300
8.2 16 ビットリロードタイマのブロックダイヤグラム ........................................................... 303
8.3 16 ビットリロードタイマの構成 ........................................................................................ 306
8.3.1
タイマ制御ステータスレジスタ上位 (TMCSR0: H, TMCSR1: H)............................ 309
8.3.2
タイマ制御ステータスレジスタ下位 (TMCSR0: L, TMCSR1: L) ............................. 311
8.3.3
16 ビットタイマレジスタ (TMR0, TMR1)................................................................ 313
8.3.4
16 ビットリロードレジスタ (TMRLR0, TMRLR1)................................................... 314
8.4 16 ビットリロードタイマの割込み .................................................................................... 315
8.5 16 ビットリロードタイマの動作説明................................................................................. 316
8.5.1
内部クロックモードの動作 ...................................................................................... 318
8.5.2
イベントカウントモードの動作 ............................................................................... 323
8.6 16 ビットリロードタイマの使用上の注意.......................................................................... 326
8.7 16 ビットリロードタイマのプログラム例.......................................................................... 327
第9章
時計タイマ ............................................................................................. 331
9.1 時計タイマの概要 ............................................................................................................... 332
9.2 時計タイマのブロックダイヤグラム .................................................................................. 334
9.3 時計タイマの構成 ............................................................................................................... 336
9.3.1
時計タイマ制御レジスタ (WTC) .............................................................................. 337
9.4 時計タイマの割込み ........................................................................................................... 340
9.5 時計タイマの動作説明........................................................................................................ 341
9.6 時計タイマのプログラム例................................................................................................. 343
第 10 章
8/16 ビット PPG タイマ ........................................................................ 345
10.1 8/16 ビット PPG タイマの概要 .......................................................................................... 346
10.2 8/16 ビット PPG タイマのブロックダイヤグラム ............................................................. 349
10.2.1
8/16 ビット PPG タイマ 0 のブロックダイヤグラム ............................................... 350
10.2.2
8/16 ビット PPG タイマ 1 のブロックダイヤグラム ............................................... 352
10.3 8/16 ビット PPG タイマの構成 .......................................................................................... 354
10.3.1
PPG0 動作モード制御レジスタ (PPGC0)................................................................ 356
10.3.2
PPG1 動作モード制御レジスタ (PPGC1)................................................................ 358
viii
FUJITSU SEMICONDUCTOR LIMITED
CM44-10114-7
MB90495G Series
10.3.3
PPG0/1 カウントクロック選択レジスタ (PPG01)................................................... 360
10.3.4
PPG リロードレジスタ (PRLL0/PRLH0, PRLL1/PRLH1)........................................ 362
10.4 8/16 ビット PPG タイマの割込み ...................................................................................... 363
10.5 8/16 ビット PPG タイマの動作説明................................................................................... 365
10.5.1
8 ビット PPG 出力 2ch 独立動作モード .................................................................. 366
10.5.2
16 ビット PPG 出力動作モード ............................................................................... 369
10.5.3
8+8 ビット PPG 出力動作モード ............................................................................. 372
10.6 8/16 ビット PPG タイマ使用上の注意 ............................................................................... 375
第 11 章
遅延割込み発生モジュール .................................................................... 377
11.1 遅延割込み発生モジュールの概要...................................................................................... 378
11.2 遅延割込み発生モジュールのブロックダイヤグラム ......................................................... 379
11.3 遅延割込み発生モジュールの構成...................................................................................... 380
11.3.1
遅延割込み要求発生 / 解除レジスタ (DIRR)............................................................. 381
11.4 遅延割込み発生モジュールの動作説明............................................................................... 382
11.5 遅延割込み発生モジュールの使用上の注意 ....................................................................... 383
11.6 遅延割込み発生モジュールのプログラム例 ....................................................................... 384
第 12 章
DTP/ 外部割込み .................................................................................... 385
12.1 DTP/ 外部割込みの概要...................................................................................................... 386
12.2 DTP/ 外部割込みのブロックダイヤグラム ......................................................................... 387
12.3 DTP/ 外部割込みの構成...................................................................................................... 389
12.3.1
DTP/ 外部割込み要因レジスタ (EIRR)..................................................................... 390
12.3.2
DTP/ 外部割込み許可レジスタ (ENIR)..................................................................... 391
12.3.3
検出レベル設定レジスタ : 上位 (ELVR) ................................................................... 392
12.3.4
検出レベル設定レジスタ : 下位 (ELVR) ................................................................... 393
12.4 DTP/ 外部割込みの動作説明............................................................................................... 394
12.4.1
外部割込み機能 ........................................................................................................ 397
12.4.2
DTP 機能 .................................................................................................................. 398
12.5 DTP/ 外部割込みの使用上の注意 ....................................................................................... 399
12.6 DTP/ 外部割込み回路のプログラム例 ................................................................................ 401
第 13 章
8/10 ビット A/D コンバータ................................................................... 405
13.1 8/10 ビット A/D コンバータの概要 .................................................................................... 406
13.2 8/10 ビット A/D コンバータのブロックダイヤグラム........................................................ 407
13.3 8/10 ビット A/D コンバータの構成 .................................................................................... 410
13.3.1
A/D 制御ステータスレジスタ上位 (ADCS: H).......................................................... 412
13.3.2
A/D 制御ステータスレジスタ下位 (ADCS: L) .......................................................... 416
13.3.3
A/D データレジスタ上位 (ADCR: H) ........................................................................ 420
13.3.4
A/D データレジスタ下位 (ADCR: L)......................................................................... 422
13.3.5
アナログ入力許可レジスタ (ADER) ......................................................................... 423
13.4 8/10 ビット A/D コンバータの割込み................................................................................. 425
13.5 8/10 ビット A/D コンバータの動作説明 ............................................................................. 426
13.5.1
単発変換モード ........................................................................................................ 427
13.5.2
連続変換モード ........................................................................................................ 429
13.5.3
停止変換モード ........................................................................................................ 431
13.5.4
EI2OS 機能を使用した変換動作 .............................................................................. 433
13.5.5
A/D 変換データ保護機能 .......................................................................................... 434
13.6 8/10 ビット A/D コンバータ使用上の注意.......................................................................... 437
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FUJITSU SEMICONDUCTOR LIMITED
ix
MB90495G Series
第 14 章
UART0 ................................................................................................... 439
14.1 UART0 の概要 .................................................................................................................... 440
14.2 UART0 のブロックダイヤグラム ....................................................................................... 442
14.3 UART0 の構成 .................................................................................................................... 445
14.3.1
シリアル制御レジスタ 0 (SCR0).............................................................................. 447
14.3.2
シリアルモードレジスタ 0 (SMR0).......................................................................... 449
14.3.3
シリアルステータスレジスタ 0 (SSR0) ................................................................... 451
14.3.4
シリアル入力データレジスタ 0 (SIDR0) / シリアル出力データレジスタ 0 (SODR0)
................................................................................................................................. 454
14.3.5
通信プリスケーラ制御レジスタ 0 (CDCR0) ............................................................ 456
14.3.6
シリアルエッジ選択レジスタ 0 (SES0) ................................................................... 457
14.4 UART0 の割込み................................................................................................................. 458
14.4.1
受信割込み発生とフラグセットのタイミング.......................................................... 460
14.4.2
送信割込み発生とフラグセットのタイミング.......................................................... 462
14.5 UART0 のボーレート ......................................................................................................... 464
14.5.1
専用ボーレートジェネレータによるボーレート ...................................................... 466
14.5.2
内部タイマ (16 ビットリロードタイマ 0) によるボーレート................................... 469
14.5.3
外部クロックによるボーレート ............................................................................... 471
14.6 UART0 の動作説明 ............................................................................................................. 472
14.6.1
非同期モード ( 動作モード 0, 1) での動作 ............................................................... 474
14.6.2
クロック同期モード ( 動作モード 2) での動作......................................................... 478
14.6.3
双方向通信機能 ( 動作モード 0, 2) ........................................................................... 481
14.6.4
マスタ / スレーブ型通信機能 ( マルチプロセッサモード )....................................... 483
14.7 UART0 使用上の注意 ......................................................................................................... 486
第 15 章
UART1 ................................................................................................... 487
15.1 UART1 の概要 .................................................................................................................... 488
15.2 UART1 のブロックダイヤグラム ....................................................................................... 490
15.3 UART1 の構成 .................................................................................................................... 493
15.3.1
シリアル制御レジスタ 1 (SCR1).............................................................................. 495
15.3.2
シリアルモードレジスタ 1 (SMR1).......................................................................... 497
15.3.3
シリアルステータスレジスタ 1 (SSR1) ................................................................... 499
15.3.4
シリアル入力データレジスタ 1 (SIDR1) / シリアル出力データレジスタ 1 (SODR1)
................................................................................................................................. 501
15.3.5
通信プリスケーラ制御レジスタ (CDCR1) ............................................................... 503
15.4 UART1 の割込み................................................................................................................. 505
15.4.1
受信割込み発生とフラグセットのタイミング.......................................................... 507
15.4.2
送信割込み発生とフラグセットのタイミング.......................................................... 509
15.5 UART1 のボーレート ......................................................................................................... 510
15.5.1
専用ボーレートジェネレータによるボーレート ...................................................... 512
15.5.2
内部タイマ (16 ビットリロードタイマ ) によるボーレート..................................... 515
15.5.3
外部クロックによるボーレート ............................................................................... 517
15.6 UART1 の動作説明 ............................................................................................................. 518
15.6.1
非同期モード ( 動作モード 0, 1) 時の動作 ............................................................... 520
15.6.2
クロック同期モード ( 動作モード 2) 時の動作......................................................... 524
15.6.3
双方向通信機能 ( 動作モード 0, 2) ........................................................................... 527
15.6.4
マスタ / スレーブ型通信機能 ( マルチプロセッサモード時 ) ................................... 529
15.7 UART1 使用上の注意 ......................................................................................................... 532
15.8 UART1 のプログラム例...................................................................................................... 533
x
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第 16 章
CAN コントローラ ................................................................................. 535
16.1 CAN コントローラの概要................................................................................................... 536
16.2 CAN コントローラのブロックダイヤグラム ...................................................................... 537
16.3 CAN コントローラの構成................................................................................................... 542
16.3.1
制御ステータスレジスタ上位 (CSR: H) ................................................................... 546
16.3.2
制御ステータスレジスタ下位 (CSR: L).................................................................... 548
16.3.3
ラストイベント表示レジスタ (LEIR) ....................................................................... 551
16.3.4
送受信エラーカウンタ (RTEC) ................................................................................ 553
16.3.5
ビットタイミングレジスタ (BTR)............................................................................ 555
16.3.6
メッセージバッファ有効レジスタ (BVALR) ............................................................ 559
16.3.7
IDE レジスタ (IDER) ................................................................................................ 561
16.3.8
送信要求レジスタ (TREQR)..................................................................................... 563
16.3.9
送信 RTR レジスタ (TRTRR) ................................................................................... 565
16.3.10
リモートフレーム受信待ちレジスタ (RFWTR)........................................................ 567
16.3.11
送信キャンセルレジスタ (TCANR) .......................................................................... 569
16.3.12
送信完了レジスタ (TCR) .......................................................................................... 571
16.3.13
送信完了割込み許可レジスタ (TIER) ....................................................................... 573
16.3.14
受信完了レジスタ (RCR).......................................................................................... 575
16.3.15
受信 RTR レジスタ (RRTRR)................................................................................... 577
16.3.16
受信オーバランレジスタ (ROVRR).......................................................................... 579
16.3.17
受信完了割込み許可レジスタ (RIER)....................................................................... 581
16.3.18
アクセプタンスマスク選択レジスタ (AMSR) .......................................................... 583
16.3.19
アクセプタンスマスクレジスタ (AMR).................................................................... 585
16.3.20
メッセージバッファ ................................................................................................. 587
16.3.21
ID レジスタ (IDRx, x=7 ∼ 0) .................................................................................... 588
16.3.22
DLC レジスタ (DLCR).............................................................................................. 591
16.3.23
データレジスタ (DTR).............................................................................................. 592
16.4 CAN コントローラの割込み ............................................................................................... 593
16.5 CAN コントローラの動作説明............................................................................................ 595
16.5.1
送信動作 ................................................................................................................... 596
16.5.2
受信動作 ................................................................................................................... 599
16.5.3
送受信の操作手順..................................................................................................... 603
16.5.4
複数段メッセージ受信の設定について .................................................................... 610
16.6 CAN コントローラの使用上の注意 .................................................................................... 612
16.7 CAN コントローラのプログラム例 .................................................................................... 614
第 17 章
アドレス一致検出機能 ........................................................................... 617
17.1 アドレス一致検出機能の概要 ............................................................................................. 618
17.2 アドレス一致検出機能のブロックダイヤグラム ................................................................ 619
17.3 アドレス一致検出機能の構成 ............................................................................................. 620
17.3.1
アドレス検出制御レジスタ (PACSR)....................................................................... 621
17.3.2
検出アドレス設定レジスタ (PADR0, PADR1) ......................................................... 623
17.4 アドレス一致検出機能の動作説明...................................................................................... 625
17.4.1
アドレス一致検出機能の使用例 ............................................................................... 626
17.5 アドレス一致検出機能のプログラム例............................................................................... 631
第 18 章
ROM ミラー機能選択モジュール........................................................... 633
18.1 ROM ミラー機能選択モジュールの概要 ............................................................................ 634
18.2 ROM ミラー機能選択レジスタ (ROMM) ............................................................................ 636
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第 19 章
512K/1M ビットフラッシュメモリ ........................................................ 637
19.1 512K/1M ビットフラッシュメモリの概要 .......................................................................... 638
19.2 フラッシュメモリのレジスタとセクタ構成 ....................................................................... 639
19.3 フラッシュメモリコントロールステータスレジスタ (FMCS) ........................................... 640
19.4 フラッシュメモリ自動アルゴリズム起動方法.................................................................... 643
19.5 自動アルゴリズム実行状態の確認...................................................................................... 645
19.5.1
データポーリングフラグ (DQ7) ............................................................................... 647
19.5.2
トグルビットフラグ (DQ6) ...................................................................................... 649
19.5.3
タイミングリミット超過フラグ (DQ5) .................................................................... 650
19.5.4
セクタ消去タイマフラグ (DQ3) ............................................................................... 651
19.6 フラッシュメモリ書込み / 消去の詳細説明 ........................................................................ 652
19.6.1
フラッシュメモリを読出し / リセット状態にする ................................................... 653
19.6.2
フラッシュメモリへデータを書き込む .................................................................... 654
19.6.3
フラッシュメモリのデータを消去する ( チップ消去 ) ............................................. 656
19.6.4
フラッシュメモリの任意のデータを消去する ( セクタ消去 ) .................................. 657
19.6.5
フラッシュメモリのセクタ消去を一時停止する ...................................................... 659
19.6.6
フラッシュメモリのセクタ消去を再開する ............................................................. 660
19.7 512K ビットフラッシュメモリのプログラム例.................................................................. 661
第 20 章
20.1
20.2
20.3
20.4
20.5
付録
付録 A
A.1
A.2
A.3
A.4
A.5
A.6
A.7
A.8
A.9
付録 B
付録 C
付録 D
索引
xii
フラッシュシリアル書込接続例 ............................................................. 667
F2MC-16LX MB90F497G/F498G シリアル書込接続の基本構成........................................ 668
シングルチップモード時の接続例 ( ユーザ電源 )............................................................... 671
シングルチップモード時の接続例 ( ライタ電源 )............................................................... 673
フラッシュマイコンプログラマとの最小限の接続例 ( ユーザ電源 ).................................. 675
フラッシュマイコンプログラマとの最小限の接続例 ( ライタ電源 ).................................. 677
............................................................................................................... 679
命令 ............................................................................................................................... 680
命令の種類 .................................................................................................................. 681
アドレッシング ........................................................................................................... 682
直接アドレッシング.................................................................................................... 684
間接アドレッシング.................................................................................................... 691
実行サイクル数 ........................................................................................................... 698
実効アドレスフィールド ............................................................................................ 700
命令一覧表の読み方.................................................................................................... 702
F2MC-16LX 命令一覧表.............................................................................................. 705
命令マップ .................................................................................................................. 719
レジスタ索引 ................................................................................................................. 741
端子機能索引 ................................................................................................................. 750
割込みベクタ索引.......................................................................................................... 753
............................................................................................................... 755
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CM44-10114-7
MB90495G Series
本版での主な変更内容
ページ
変更内容 ( 詳細は本文を参照してください。)
10
第 1 章 概要
1.4 端子配列図
12
1.5 外形寸法図
13 ∼ 17
18
LQFP-64 のパッケージを変更
(FPT-64P-M09 → FPT-64P-M23)
1.6 端子機能説明
1.7 入出力回路形式
19
端子番号欄の見出しを変更
(M09 → M23)
「分類 A」の回路を訂正
「分類 F」の備考を訂正
25
第 2 章 デバイス取扱い上
の注意
以下の項目を追加
(「● シリアル通信について」
「● メモリサイズの異なる品種間およびフラッシュ品と
マスク ROM 品の特性差について」)
181
第 3 章 CPU の機能
3.10.5 アドレス上位制御レ
ジスタ (HACR)
<注意>を追加
203
第 4 章 I/O ポート
4.4 ポート 1
図 4.4-1 を訂正
206
4.4.2 ポート 1 の動作説明
207
「● 周辺機能出力の動作」を訂正
「● ポートデータレジスタ (PDR) の読出し」を追加
211
4.5 ポート 2
214
4.5.2 ポート 2 の動作説明
図 4.5-1 を訂正
215
「● 周辺機能出力の動作」を訂正
「● ポートデータレジスタ (PDR) の読出し」を追加
218
4.6 ポート 3
221
4.6.2 ポート 3 の動作説明
図 4.6-1 を訂正
222
「● 周辺機能出力の動作」を訂正
「● ポートデータレジスタ (PDR) の読出し」を追加
229
4.7.2 ポート 4 の動作説明
「● ポートデータレジスタ (PDR) の読出し」を追加
236
4.8.2 ポート 5 の動作説明
「● ポートデータレジスタ (PDR) の読出し」を追加
283
第 7 章 16 ビット入出力
タイマ
7.3 16 ビット入出力タイマ
の構成
CM44-10114-7
表 7.3-3 の bit7 に ( 注意事項 ) を追加
FUJITSU SEMICONDUCTOR LIMITED
xiii
MB90495G Series
ページ
287
288
変更内容 ( 詳細は本文を参照してください。)
第 7 章 16 ビット入出力
タイマ
7.3.4 インプットキャプ
チャ制御ステータス
レジスタ (ICS01, ICS23)
表 7.3-4 の bit7 に ( 注意事項 ) を追加
315
第 8 章 16 ビットリロード
タイマ
8.4 16 ビットリロード
タイマの割込み
「■ 16 ビットタイマの割込み」に説明を追加
319
8.5.1 内部クロックモード
の動作
「■ 内部クロックモードの動作」の ( 注意事項 ) に説明を
追加
321
「■ 内部クロックモードの動作」の<注意>を訂正
325
8.5.2 イベントカウント
モードの動作
327
8.7 16 ビットリロードタイ 「● コーディング例」を訂正
マのプログラム例
(#30D4H → #30D3H)
338
第 9 章 時計タイマ
9.3.1 時計タイマ制御レジ
スタ (WTC)
342
9.5 時計タイマの動作説明
374
第 10 章 8/16 ビット PPG
タイマ
10.5.3 8+8 ビット PPG 出力
動作モード
見出しを訂正
(「● 8 ビット PPG 出力 2ch 独立動作モードの出力波形」
→
「● 8+8 ビット PPG 出力動作モードの出力波形」)
408
第 13 章 8/10 ビット
A/D コンバータ
13.2 8/10 ビット A/D
コンバータのブロック
ダイヤグラム
表 13.2-1 の端子名を訂正
(VCC 入力端子 → A/D コンバータ電源端子
第 13 章 8/10 ビット
A/D コンバータ
13.3.3 A/D データレジスタ
上位 (ADCR: H)
表 13.3-4 の bit11/bit12 の<注記>に項目を追加
421
645
646
651
654
xiv
表 7.3-4 の bit6 に ( 注意事項 ) を追加
第 19 章 512K/1M ビット
フラッシュ メモリ
19.5 自動アルゴリズム
実行状態の確認
「■ イベントカウントモードの動作」の<注意>を訂正
表 9.3-1 の WTOF: オーバフローフラグビット (bit4) に
( 注意事項 ) を追加
「● オーバフローフラグビット (WTC: WTOF) のクリア」
に<注意>を追加
VSS 入力端子 → A/D コンバータ用アナログ GND 端子 )
表 13.3-4 の bit13/bit14 の<注記>に項目を追加
「● ハードウェアシーケンスフラグの概要」を訂正
「・トグルビット 2 フラグ (DQ2)」を削除
表 19.5-2 を訂正
トグルビット 2 フラグ (DQ2) の列を削除
欄外の*の記述を削除
「19.5.5 トグルビット 2 フラグ (DQ2)」を削除
19.6.2 フラッシュメモリへ 「● データ書込み上の注意」に項目を追加
データを書き込む
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MB90495G Series
ページ
変更内容 ( 詳細は本文を参照してください。)
656
「■ チップ消去のときの注意事項」を追加。
第 19 章 512K/1M ビット
フラッシュ メモリ
19.6.3 フラッシュメモリの
データを消去する
( チップ消去 )
658
「■ セクタ消去のときの注意事項」を追加。
第 19 章 512K/1M ビット
フラッシュ メモリ
図 19.6-2 を変更。
19.6.4 フラッシュメモリの
任意のデータを消去する
( セクタ消去 )
684
A.3 直接アドレッシング
● レジスタ直接
表 A.3-1 のコメント文を変更。
( S フラグビット → スタックフラグ (S))
686
A.3 直接アドレッシング
● I/O 直接 (io)
図 A.3-5 を変更。
(MOVW A, i : 0C0H → MOVW A, I:0C0H)
図 A.3-5 に ( 注意事項 ) を追加。
687
● 短縮直接アドレス (dir)
図 A.3-6 に ( 注意事項 ) を追加。
688
● I/O 直接ビットアドレス
(io: bp)
図 A.3-8 を変更。
(SETB i : 0C1H : 0 → SETB I:0C1H:0)
図 A.3-8 に ( 注意事項 ) を追加。
● 短縮直接ビットアドレ
ス (dir: bp)
図 A.3-9 に ( 注意事項 ) を追加。
690
● ベクタアドレス (#vct)
表 A.3-2 のコメント文を訂正。
XX の説明を訂正
(( 注意事項 ) XX には PCB レジスタの値が入ります。
→
*:XX はプログラムカウンタバンクレジスタ (PCB) の
値に置き換えられます。)
694
A.4 間接アドレッシング
● プログラムカウンタ相
対分岐アドレス (rel)
説明を変更。
( ディスプレースメント → オフセット )
図 A.4-7 を変更。
BRA 10H → BRA 3C32H
( 実行後 PC : 3C20 → 3C32)
695
● レジスタリスト (rlst)
図 A.4-9 を変更。
( POPW, RW0, RW4 → POPW RW0, RW4)
705
A.8 F2MC-16LX 命令一覧
表
■ F2MC-16LX 命令一覧表
表 A.8-1 を訂正。
"MOVX A,Ri" 命令のバイト数 (#) を訂正
(2 → 1)
CM44-10114-7
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xv
MB90495G Series
ページ
720
変更内容 ( 詳細は本文を参照してください。)
A.9 命令マップ
■ 命令マップの構造
表 A.9-1 の命令欄を変更。
(@RW2+d8, #8, rel → CBNE @RW2+d8, #8, rel)
表 A.9-2 の E0 列 , +0 行 のオペランドを変更。
(#4 → #vct4)
721
表 A.9-2 の D0 列 , +0 行 のニーモニックを変更。
(MOV → MOVN)
表 A.9-2 の B0 列 , +0 行 のニーモニックを変更。
(MOV → MOVX)
表 A.9-2 のB0 列 , +8 行 のニーモニックを変更。
(MOV → MOVW)
723
表 A.9-4 の E0 列 , +0 行 のニーモニックを変更。
(FILSI → FILSWI)
724
表 A.9-5 の 70 列 , +A 行 のニーモニックを変更。
(DIVU → DIV)
725
表 A.9-6 の F0 列 , +E, +F 行 のオペランドを変更。
(,#8, rel → #8, rel)
728
表 A.9-9 の 50 列 , +8 ∼ +E 行 のオペランドを変更。
(@@ → @)
表 A.9-9 の 20 列 , +0 ∼ +7 行 のオペランドを変更。
(RWi → @RWi)
729
表 A.9-10 の E0 列 , F0 列 のオペランドを変更。
(,r → ,rel)
730
表 A.9-11 の 70 列 のオペランドを変更。
(NEG A, → NEG)
731
表 A.9-12 の E0 列 , F0 列 のオペランドを変更。
(,r → ,rel)
739
表 A.9-20 XCH Ri, ea 命令 ( 第 1 バイト =7EH) を変更
(( 項目「A」を「A0」に変更 ,
+A の行の「W2+d16,[email protected]+d16」に変更 ))
750 ∼ 752
付録 C 端子機能索引
表 C-1 の端子番号欄の見出しを変更
(M09 → M23)
変更箇所は , 本文中のページ左側の│によって示しています。
xvi
FUJITSU SEMICONDUCTOR LIMITED
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第1章
概要
この章では , MB90495G シリーズの特長や基本的
な仕様について説明します。
1.1 MB90495G シリーズの特長
1.2 MB90495G シリーズの品種構成
1.3 MB90495G シリーズのブロックダイヤグラム
1.4 端子配列図
1.5 外形寸法図
1.6 端子機能説明
1.7 入出力回路形式
CM44-10114-7
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1
第 1 章 概要
1.1 MB90495G シリーズの特長
1.1
MB90495G Series
MB90495G シリーズの特長
MB90495G シリーズは , 高速リアルタイム処理が要求される民生機器などのプロセ
ス制御用途向けに設計された汎用の高性能 16 ビットマイクロコントローラです。こ
のシリーズでは , フル CAN インタフェースやフラッシュ ROM を内蔵しています。
命令体系は , F2MC ファミリのアーキテクチャを継承するとともに , 高級言語対応命
令の追加やアドレッシングモードの拡張 , 乗除算命令の強化 , ビット処理命令の充実
などを図っています。さらに , 32 ビットのアキュムレータを搭載することにより ,
ロングワードデータ (32 ビット ) 処理が可能となっています。
■ MB90495G シリーズの特長
● クロック
• PLL クロック逓倍回路内蔵
• 発振クロックの 2 分周または発振クロックの 1 逓倍∼ 4 逓倍 ( 発振クロック 4MHz
の場合 , 4MHz ∼ 16MHz) のマシンクロック (PLL クロック ) を選択可能
•
サブクロックによる動作 (8.192kHz) が可能
•
最小命令実行時間 : 62.5ns ( 発振クロック 4MHz, PLL クロック 4 逓倍 , Vcc=5.0V で
動作した場合 )
● 16M バイトの CPU メモリ空間
• 内部は 24 ビットアドレッシング
•
8/16 ビットバス幅選択による外部アクセス可能 ( 外部バスモード )
● コントローラ用途に最適な命令体系
• 豊富なデータタイプ ( ビット , バイト , ワード , ロングワード )
• 豊富なアドレッシングモード (23 種類 )
•
符号付乗除算命令 , RETI 命令機能強化
•
32 ビットのアキュムレータ採用による高精度演算の強化
● 高級言語 (C 言語 ) / マルチタスクに対応する命令体系
• システムスタックポインタの採用
• 各種ポインタ間接命令の強化
•
バレルシフト命令
● 実行速度の向上
• 4 バイトの命令キュー
2
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CM44-10114-7
第 1 章 概要
1.1 MB90495G シリーズの特長
MB90495G Series
● 強力な割込み機能
• 8 レベル , 34 要因の強力な割込み機能
● CPU に依存しない自動データ転送機能
• 拡張インテリジェント I/O サービス機能 (EI2OS) : 最大 16 チャネル
● 低消費電力 ( スタンバイ ) モード
• スリープモード (CPU 動作クロックを停止するモード )
• タイムベースタイマモード ( 発振クロックとサブクロック , タイムベースタイマと
時計タイマのみ動作させるモード )
•
時計モード ( サブクロックと時計タイマのみ動作させるモード )
•
ストップモード ( 発振クロックとサブクロックを停止するモード )
•
CPU 間欠動作モード
● プロセス
• CMOS テクノロジ
● I/O ポート
• 汎用入出力ポート (CMOS 出力 ) : 49 本
● タイマ
• タイムベースタイマ , 時計タイマ , ウォッチドッグタイマ : 1 チャネル
•
8/16 ビット PPG タイマ : 8 ビット× 4 チャネル , または 16 ビット× 2 チャネル
•
16 ビットリロードタイマ : 2 チャネル
•
16 ビット入出力タイマ
- 16 ビットフリーランタイマ : 1 チャネル
- 16 ビットインプットキャプチャ (ICU) : 4 チャネル
端子入力のエッジ検出で 16 ビットフリーランタイマのカウント値をラッチして割込み
要求を発生
● CAN コントローラ : 1 チャネル
• CAN 仕様 Ver2.0A および Ver2.0B に準拠
• 8 個のメッセージバッファ内蔵
•
転送レート 10Kbps ∼ 1Mbps ( マシンクロック 16MHz の場合 )
● UART0 (SCI) , UART1 (SCI) : 2 チャネル
• 全二重ダブルバッファ付き
•
CM44-10114-7
クロック非同期 , またはクロック同期シリアル転送が使用可能
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3
第 1 章 概要
1.1 MB90495G シリーズの特長
MB90495G Series
● DTP/ 外部割込み : 8 チャネル
• 外部入力により拡張インテリジェント I/O サービス (EI2OS) の起動 , および外部割込
み発生用モジュール
● 遅延割込み発生モジュール
• タスク切換用の割込み要求を発生
● 8/10 ビット A/D コンバータ : 8 チャネル
• 8/10 ビットの分解能切換え可能
• 外部トリガ入力による起動が可能
•
変換時間 : 6.13μs ( マシンクロック 16MHz の場合 , サンプリング時間含む )
● プログラムパッチ機能
• 2 アドレスポインタ分のアドレス一致検出
● クロック出力機能
4
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CM44-10114-7
第 1 章 概要
1.2 MB90495G シリーズの品種構成
MB90495G Series
1.2
MB90495G シリーズの品種構成
MB90495G シリーズの品種は , 4 種類あります。ここでは , 品種構成 , CPU および
周辺機能を示します。
■ MB90495G シリーズの品種構成
表 1.2-1 MB90495G シリーズの品種構成
分類
MB90V495G
MB90F497G
MB90497G
MB90F498G
評価品
フラッシュ ROM
マスク ROM
フラッシュ ROM
ROM 容量
−
64K バイト
RAM 容量
6K バイト
PGA256
動作電源電圧
エミュレータ専用
電源 *
2K バイト
CMOS
プロセス
パッケージ
128K バイト
LQFP-64 (0.65mm 幅 ) , QFP-64(1.00mm 幅 )
4.5V ∼ 5.5V
無
−
*:エミュレーションポッド MB2145-507 をご使用頂く際のディップスイッチ S2 の設定です。詳細につきま
しては MB2145-507 ハードウェアマニュアル (2.7 エミュレータ専用電源端子 ) をご参照ください。
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5
第 1 章 概要
1.2 MB90495G シリーズの品種構成
MB90495G Series
■ MB90495G シリーズの CPU と周辺機能
表 1.2-2 MB90495G シリーズの CPU と周辺機能 (1 / 2)
MB90V495G
CPU 機能
基本命令数
命令ビット長
命令長
データビット長
MB90F497G
MB90497G
MB90F498G
: 351 命令
: 8 ビット , 16 ビット
: 1 バイト∼ 7 バイト
: 1 ビット , 8 ビット , 16 ビット
最小命令実行時間 : 62.5ns ( マシンクロック周波数 16MHz の場合 )
割込み処理時間 : 最小 1.5μs ( マシンクロック周波数 16MHz の場合 )
6
低消費電力 ( スタンバイ ) モード
スリープモード / 時計モード / タイムベースタイマモード / ストップモー
ド /CPU 間欠
I/O ポート
汎用入出力ポート (CMOS 出力 ) : 49 本
タイムベースタイマ
18 ビットフリーランカウンタ
割込み周期 : 1.024ms, 4.096ms, 16.834ms, 131.072ms
( 発振クロック周波数 4MHz の場合 )
ウォッチドッグタイマ
リセット発生周期 : 3.58ms, 14.33ms, 57.23ms, 458.75ms
( 発振クロック周波数 4MHz の場合 )
16 ビット入出力
タイマ
16 ビット
フリーラン
タイマ
チャネル数 : 1
オーバフローの発生による割込み
インプット
キャプチャ
チャネル数 : 4
端子入力 ( 立上りエッジ , 立下りエッジ , 両エッジ ) によるフリーランタ
イマ値の保持
16 ビットリロードタイマ
チャネル数 : 2
16 ビットリロードタイマ動作
カウントクロック周期 : 0.25μs, 0.5μs, 2.0μs
( マシンクロック周波数 16MHz の場合 )
外部イベントカウント可能
時計タイマ
15 ビットフリーランカウンタ
割込み周期 : 31.25ms, 62.5 ms, 12 ms, 250 ms, 500 ms, 1.0s, 2.0s ( サブクロッ
ク 8.192kHz の場合 )
8/16 ビット PPG タイマ
チャネル数 : 2 (8 ビット× 2 チャネルで使用可能 )
8 ビット× 2 チャネルまたは 16 ビット× 1 チャネルの PPG 動作可能
任意周期 , 任意デューティのパルス波出力可能
カウントクロック : 62.5ns ∼ 1μs
( マシンクロック周波数 16MHz の場合 )
遅延割込み発生モジュール
タスク切換え用の割込み発生モジュール
リアルタイム OS に使用
DTP/ 外部割込み
入力本数 : 8 本
立上りエッジ , 立下りエッジ , "H" レベルおよび "L" レベル入力により起
動 , 外部割込みまたは拡張インテリジェント I/O サービス (EI2OS) を使用
可能
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第 1 章 概要
1.2 MB90495G シリーズの品種構成
MB90495G Series
表 1.2-2 MB90495G シリーズの CPU と周辺機能 (2 / 2)
MB90V495G
MB90F497G
MB90497G
MB90F498G
8/10 ビット A/D コンバータ
チャネル数 : 8
分解能 : 10 ビットまたは 8 ビットの設定可能
変換時間 : 6.13μs ( マシンクロック周波数 16MHz の場合 , サンプリング時
間含む )
連続した複数のチャネルを順次変換することが可能 ( 最大 8
チャネルの設定が可能 )
単発変換モード : 選択したチャネルを 1 回のみ変換
連続変換モード : 選択したチャネルを繰り返し変換
停止変換モード : 選択したチャネルの変換 , 一時停止を繰り返す
UART0(SCI)
チャネル数 : 1
クロック同期転送 : 62.5Kbps ∼ 2Mbps
クロック非同期転送 : 1,202bps ∼ 62,500bps
双方向シリアル通信機能 , マスタ / スレーブ型接続による通信可能
UART1(SCI)
チャネル数 : 1
クロック同期転送 : 62.5Kbps ∼ 2Mbps
クロック非同期転送 : 9,615bps ∼ 500Kbps
双方向シリアル通信機能 , マスタ / スレーブ型接続による通信可能
CAN
CAN 仕様 Ver2.0A および Ver2.0B 準拠
送受信メッセージバッファ : 8 本
転送ビットレート : 10Kbps ∼ 1Mbps ( マシンクロック周波数 16MHz の場
合)
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7
第 1 章 概要
1.3 MB90495G シリーズのブロックダイヤグラム
1.3
MB90495G Series
MB90495G シリーズのブロックダイヤグラム
MB90495G シリーズの全体ブロックダイヤグラムを示します。
■ MB90495G シリーズの全体ブロックダイヤグラム
図 1.3-1 MB90495G シリーズの全体ブロックダイヤグラム
X0,X1
RST
X0A,X1A
クロック
制御回路
CPU
F2MC-16LXコア
時計タイマ
タイムベースタイマ
16ビット
フリーランタイマ
RAM
インプット
キャプチャ
(4ch)
プリスケーラ
内部データバス
ROM/FLASH
16ビットPPGタイマ
(2ch)
CAN
SOT1
SCK1
SIN1
FRCK
IN0~IN3
PPG0~PPG3
RX
TX
UART1
DTP/外部割込み
INT0~7
プリスケーラ
SOT0
SCK0
SIN0
UART0
16ビット
リロードタイマ
(2ch)
AVcc
AVss
AN0~AN7
AVR
8/10ビット
A/Dコンバータ
(8ch)
外部バス
ADTG
8
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TIN0,TIN1
TOT0,TOT1
AD00~AD15
A16~A23
ALE
RD
WRL
WRH
HRQ
HAK
RDY
CLK
CM44-10114-7
端子配列図
1.4
P07 / A D 0 7
P10/IN0/AD08
P11/IN1/AD09
P12/IN2/AD10
P13/IN3/AD11
P14/PPG0/AD12
P15/PPG1 / A D 1 3
P16/PPG2 / A D 1 4
P17/PPG3 / A D 1 5
P20/TIN 0 / A 1 6
P21/TOT 0 / A 1 7
P22/TIN1/A18
P23/TOT1/A19
P24/INT 4 / A 2 0
P25/INT5/A21
P26/INT6/A22
P27/INT 7 / A 2 3
Vss
P30/SOT 0 / A L E
FPT-64P-M06
20
64
MD0
P63/INT3
X1A
X0A
P60/INT0
AVss
AVR
AVcc
P57/AN7
P56/AN6
P55/AN5
P54/AN4
P53/AN3
P52/AN2
P51/AN1
P50/AN0
P62/INT2
P61/INT1
P44/RX
9
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CM44-10114-7
19
10
1
26
QFP-64
58
33
42
51
P06/AD06
P05/AD05
P04/AD04
P03/AD03
P02/AD02
P01/AD01
P00/AD00
Vss
X1
X0
MD2
MD1
RST
32
52
P31/SCK0/RD
P32/SIN0/WRL
P33/WRH
P34/HRQ
P35/HAK
Vcc
C
P36/FRCK/RDY
P37/ADTG/CLK
P40/SIN1
P41/SCK1
P42/SOT1
P43/TX
第 1 章 概要
1.4 端子配列図
MB90495G Series
MB90495G シリーズの端子配列図を示します。
■ 端子配列図 (FPT-64P-M06)
図 1.4-1 端子配列図 (FPT-64P-M06)
第 1 章 概要
1.4 端子配列図
MB90495G Series
■ 端子配列図 (FPT-64P-M23)
図 1.4-2 端子配列図 (FPT-64P-M23)
P10/IN0/AD08
P11/IN1/AD09
P12/IN2/AD10
P13/IN3/AD11
P14/PPG0/AD12
P15/PPG1/AD13
P16/PPG2/AD14
P17/PPG3/AD15
P20/TIN0/A16
P21/TOT0/A17
P22/TIN1/A18
P23/TOT1/A19
P24/INT4/A20
P25/INT5/A21
P26/INT6/A22
P27/INT7/A23
48
Vss
P30/SOT0/ALE
P31/SCK0/RD
P32/SIN0/WRL
P33/WRH
P34/HRQ
P35/HAK
Vcc
C
P36/FRCK/RDY
P37/ADTG/CLK
P40/SIN1
P41/SCK1
P42/SOT1
P43/TX
P44/RX
40
33
49
32
LQFP-64
57
24
FPT-64P-M23
64
17
1
8
P07/AD07
P06/AD06
P05/AD05
P04/AD04
P03/AD03
P02/AD02
P01/AD01
P00/AD00
Vss
X1
X0
MD2
MD1
RST
MD0
P63/INT3
16
X1A
X0A
P60/INT0
AVss
AVR
AVcc
P57/AN7
P56/AN6
P55/AN5
P54/AN4
P53/AN3
P52/AN2
P51/AN1
P50/AN0
P62/INT2
P61/INT1
10
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第 1 章 概要
1.5 外形寸法図
MB90495G Series
外形寸法図
1.5
MB90495G シリーズには , 2 種類のパッケージが用意されています。
なお , 本外形寸法は参考用です。正式版につきましては別途ご相談ください。
■ FPT-64P-M06 の外形寸法図
プラスチック・QFP, 64 ピン
リードピッチ
1.00mm
パッケージ幅×
パッケージ長さ
14 × 20mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
3.35mm MAX
コード(参考)
P-QFP64-14×20-1.00
(FPT-64P-M06)
プラスチック・QFP, 64 ピン
(FPT-64P-M06)
注 1)* 印寸法はレジン残りを含まず。
注 2)端子幅および端子厚さはメッキ厚を含む。
注 3)端子幅はタイバ切断残りを含まず。
24.70±0.40(.972±.016)
* 20.00±0.20(.787±.008)
51
0.17±0.06
(.007±.002)
33
32
52
18.70±0.40
(.736±.016)
*14.00±0.20
Details of "A" part
(.551±.008)
3.00 –0.20
INDEX
+0.35
+.014
.118 –.008
(Mounting height)
20
64
0~8°
1
19
1.00(.039)
0.42±0.08
(.017±.003)
0.20(.008)
+0.15
M
0.25 –0.20
1.20±0.20
(.047±.008)
+.006
.010 –.008
(Stand off)
"A"
0.10(.004)
C
2003-2010 FUJITSU SEMICONDUCTOR LIMITED F64013S-c-5-7
単位:mm (inches)
注意:括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
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11
第 1 章 概要
1.5 外形寸法図
MB90495G Series
■ FPT-64P-M23 の外形寸法図
プラスチック・LQFP, 64 ピン
(FPT-64P-M23)
リードピッチ
0.65mm
パッケージ幅×
パッケージ長さ
12.0 × 12.0mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
1.70mm MAX
質量
0.47 g
コード(参考)
P-LQFP64-12×12-0.65
プラスチック・LQFP, 64 ピン
(FPT-64P-M23)
注 1)* 印寸法はレジン残りを含まず。
注 2)端子幅および端子厚さはメッキ厚を含む。
注 3)端子幅はタイバ切断残りを含まず。
14.00±0.20(.551±.008)SQ
*12.00±0.10(.472±.004)SQ
48
0.145±0.055
(.006±.002)
33
49
32
0.10(.004)
Details of "A" part
+0.20
1.50 –0.10
+.008
(Mounting height)
.059 –.004
0.25(.010)
INDEX
0~8°
64
17
1
0.65(.026)
C
"A"
16
0.32±0.05
(.013±.002)
0.13(.005)
0.50±0.20
(.020±.008)
0.60±0.15
(.024±.006)
0.10±0.10
(.004±.004)
(Stand off)
M
2003-2010 FUJITSU SEMICONDUCTOR LIMITED F64034S-c-1-4
単位:mm (inches)
注意:括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
12
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第 1 章 概要
1.6 端子機能説明
MB90495G Series
1.6
端子機能説明
MB90495G シリーズの入出力端子とその機能を示します。
■ 端子機能説明
表 1.6-1 端子機能説明 (1 / 5)
端子番号
端子名
M06
M23
2
1
回路
形式
P61
3
3∼
10
12
汎用入出力ポートです。
D
INT1
外部割込み入力端子として機能します。入力
ポートに設定して使用してください。
P62
汎用入出力ポートです。
2
4∼
11
D
INT2
外部割込み入力端子として機能します。入力
ポートに設定して使用してください。
P50 ∼ P57
汎用入出力ポートです。
AN0 ∼ AN7
A/D コンバータのアナログ入力端子として機能
します。アナログ入力設定が許可の場合に有効
となります。
11
AVcc
A/D コンバータの Vcc 電源入力端子です。
13
12
AVR
A/D コンバータの電源 (Vref+) 入力端子です。
Vcc 以下の入力にしてください。
14
13
AVss
A/D コンバータの Vss 電源入力端子です。
P60
汎用入出力ポートです。
15
E
14
D
INT0
16
15
17
16
X0A
X1A
18
17
外部割込み入力端子として機能します。入力
ポートに設定して使用してください。
A
低速発振用端子です。発振器を接続しない場合
はプルダウンの処理をしてください。
A
低速発振用端子です。発振器を接続しない場合
はオープンにしてください。
P63
汎用入出力ポートです。
D
INT3
CM44-10114-7
機能説明
外部割込み入力端子として機能します。入力
ポートに設定して使用してください。
19
18
MD0
C
動作モード指定用の入力端子です。
20
19
RST
B
外部リセット入力端子です。
21
20
MD1
C
動作モード指定用の入力端子です。
22
21
MD2
F
動作モード指定用の入力端子です。
23
22
X0
A
高速発振用端子です。
FUJITSU SEMICONDUCTOR LIMITED
13
第 1 章 概要
1.6 端子機能説明
MB90495G Series
表 1.6-1 端子機能説明 (2 / 5)
端子番号
端子名
機能説明
M06
M23
24
23
X1
25
24
Vss
電源 (0V) 入力端子です。
P00 ∼ P07
汎用入出力ポートです。
シングルチップモードの場合のみ有効となりま
す。
26 ∼
33
34 ∼
37
38 ∼
41
42
25 ∼
32
33 ∼
36
37 ∼
40
41
A
高速発振用端子です。
D
AD00 ∼ AD07
外部アドレス・データバス下位 8 ビットの入出
力端子です。外部バスモードの場合のみ有効と
なります。
P10 ∼ P13
汎用入出力ポートです。シングルチップモード
の場合のみ有効となります。
IN0 ∼ IN3
インプットキャプチャチャネル 0 ∼ 3 のトリガ
入力端子として機能します。入力ポートに設定
して使用してください。
D
AD08 ∼ AD11
外部アドレス・データバス上位 4 ビットの入出
力端子です。外部バスモードの場合のみ有効と
なります。
P14 ∼ P17
汎用入出力ポートです。シングルチップモード
の場合のみ有効となります。
PPG0 ∼ PPG3
D
PPG タイマ 01, 23 の出力端子として機能しま
す。出力設定が許可の場合に有効となります。
AD12 ∼ AD15
外部アドレス・データバス上位 4 ビットの入出
力端子です。外部バスモードの場合のみ有効と
なります。
P20
汎用入出力ポートです。外部バスモード時は ,
アドレス上位制御レジスタ (HACR) の対応する
ビットが "1" の場合に汎用入出力ポートとして
機能します。
TIN0
A16
14
回路
形式
D
リロードタイマ 0 のイベント入力端子として機
能します。入力ポートに設定して使用してくだ
さい。
外部アドレスバス (A16) の出力端子です。外部
バスモード時に , アドレス上位制御レジスタ
(HACR) の対応するビットが "0" の場合のみ有
効となります。
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CM44-10114-7
第 1 章 概要
1.6 端子機能説明
MB90495G Series
表 1.6-1 端子機能説明 (3 / 5)
端子番号
端子名
M06
M23
回路
形式
汎用入出力ポートです。外部バスモード時は ,
アドレス上位制御レジスタ (HACR) の対応する
ビットが "1" の場合に汎用入出力ポートとして
機能します。
P21
43
44
45
46 ∼
49
50
CM44-10114-7
42
43
44
45 ∼
48
49
TOT0
機能説明
D
リロードタイマ 0 のイベント出力端子として機
能します。出力設定が許可の場合のみ有効とな
ります。
A17
外部アドレスバス (A17) の出力端子です。外部
バスモード時に , アドレス上位制御レジスタ
(HACR) の対応するビットが "0" の場合のみ有
効となります。
P22
汎用入出力ポートです。外部バスモード時は ,
アドレス上位制御レジスタ (HACR) の対応する
ビットが "1" の場合に汎用入出力ポートとして
機能します。
TIN1
D
リロードタイマ 1 のイベント入力端子として機
能します。入力ポートに設定して使用してくだ
さい。
A18
外部アドレスバス (A18) の出力端子です。外部
バスモード時に , アドレス上位制御レジスタ
(HACR) の対応するビットが "0" の場合のみ有
効となります。
P23
汎用入出力ポートです。外部バスモード時は ,
アドレス上位制御レジスタ (HACR) の対応する
ビットが "1" の場合に汎用入出力ポートとして
機能します。
TOT1
D
リロードタイマ 1 のイベント出力端子として機
能します。出力設定が許可の場合のみ有効とな
ります。
A19
外部アドレスバス (A19) の出力端子です。外部
バスモード時に , アドレス上位制御レジスタ
(HACR) の対応するビットが "0" の場合のみ有
効となります。
P24 ∼ P27
汎用入出力ポートです。外部バスモード時は ,
アドレス上位制御レジスタ (HACR) の対応する
ビットが "1" の場合に汎用入出力ポートとして
機能します。
INT4 ∼ INT7
D
外部割込み入力端子として機能します。入力
ポートに設定して使用してください。
A20 ∼ A23
外部アドレスバス (A20 ∼ A23) の出力端子で
す。外部バスモード時に , アドレス上位制御レ
ジスタ (HACR) の対応するビットが "0" の場
合のみ有効となります。
Vss
電源 (0V) 入力端子です。
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15
第 1 章 概要
1.6 端子機能説明
MB90495G Series
表 1.6-1 端子機能説明 (4 / 5)
端子番号
端子名
M06
M23
回路
形式
汎用入出力ポートです。シングルチップモード
の場合のみ有効となります。
P30
51
52
53
54
55
56
16
50
51
SOT0
機能説明
D
UART0 のシリアルデータ出力端子です。
UART0 のシリアルデータ出力設定が許可の場
合のみ有効となります。
ALE
アドレスラッチ許可出力端子です。外部バス
モードの場合のみ有効となります。
P31
汎用入出力ポートです。シングルチップモード
の場合のみ有効となります。
SCK0
D
UART0 のシリアルクロック入出力端子です。
UART0 のシリアルクロック入出力設定が許可
の場合のみ有効となります。
RD
リードストローブ出力端子です。外部バスモー
ドの場合のみ有効となります。
P32
汎用入出力ポートです。
SIN0
UART0 のシリアルデータ入力端子です。入力
ポートに設定して使用してください。
52
D
WRL
データバス下位 8 ビットのライトストローブ出
力端子です。外部バスモードで , WRL 端子出力
が許可の場合のみ有効となります。
P33
汎用入出力ポートです。
WRH
データバス上位 8 ビットのライトストローブ出
力端子です。外部バスモード , 16 ビットバス
モード , WRH 端子出力が許可の場合のみ有効と
なります。
P34
汎用入出力ポートです。
53
D
HRQ
ホールドリクエスト入力端子です。外部バス
モードで , ホールド入出力が許可の場合のみ有
効となります。
P35
汎用入出力ポートです。
54
D
HAK
ホールドアクノリッジ出力端子です。外部バス
モードで , ホールド入出力が許可の場合のみ有
効となります。
55
D
57
56
Vcc
電源 (5V) 入力端子です。
58
57
C
電源安定化のための容量端子です。0.1μF 程度
のセラミックコンデンサを接続してください。
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第 1 章 概要
1.6 端子機能説明
MB90495G Series
表 1.6-1 端子機能説明 (5 / 5)
端子番号
端子名
M06
59
60
61
62
63
64
M23
回路
形式
P36
汎用入出力ポートです。
FRCK
16 ビットフリーランタイマの外部クロック入力
端子として機能します。入力ポートに設定して
使用してください。
58
D
RDY
外部レディ入力端子です。外部バスモードで外
部レディ入力が許可の場合のみ有効となりま
す。
P37
汎用入出力ポートです。
ADTG
A/D コンバータ外部トリガ入力端子として機能
します。入力ポートに設定して使用してくださ
い。
59
D
CLK
外部クロック出力端子です。外部バスモードで
外部クロック出力が許可の場合のみ有効となり
ます。
P40
汎用入出力ポートです。
60
D
SIN1
UART1 のシリアルデータ入力端子です。入力
ポートに設定して使用してください。
P41
汎用入出力ポートです。
SCK1
UART1 のシリアルクロック入出力端子です。
UART1 のクロック入出力設定が許可の場合の
み有効となります。
P42
汎用入出力ポートです。
61
D
SOT1
UART1 のシリアルデータ出力端子です。
UART1 のシリアルデータ出力設定が許可の場
合のみ有効となります。
P43
汎用入出力ポートです。
62
D
63
D
TX
P44
1
64
CAN の送信出力端子です。出力設定が許可の
場合のみ有効となります。
汎用入出力ポートです。
D
RX
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機能説明
CAN の受信入力端子です。入力ポートに設定
して使用してください。
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17
第 1 章 概要
1.7 入出力回路形式
1.7
MB90495G Series
入出力回路形式
MB90495G シリーズの入出力回路形式を示します。
■ 入出力回路形式
表 1.7-1 入出力回路形式 (1 / 2)
分類
回 路
備 考
A
X1
•
•
高速用発振帰還抵抗 約 1MΩ
低速用発振帰還抵抗 約 10MΩ
•
ヒステリシス入力
•
•
•
CMOS ヒステリシス入力
CMOS レベル出力
スタンバイ制御あり
•
•
•
•
CMOS ヒステリシス入力
CMOS レベル出力
アナログ入力端子と兼用
スタンバイ制御あり
クロック入力
X1A P-ch
X0
N-ch
X0A
スタンバイ制御信号
B
Vcc
R
R
ヒステリシス入力
C
R
ヒステリシス入力
D
Vcc
Pch
R
Nch
Vss
デジタル出力
デジタル出力
ヒステリシス入力
スタンバイ制御
IOL=4mA
E
Vcc
Pch
R
IOL=4mA
Nch
Vss
デジタル出力
デジタル出力
ヒステリシス入力
スタンバイ制御
アナログ入力
18
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第 1 章 概要
1.7 入出力回路形式
MB90495G Series
表 1.7-1 入出力回路形式 (2 / 2)
分類
回 路
備 考
F
•
R
ヒステリシス入力
R
•
•
プルダウン抵抗付きヒステリシス
入力
プルダウン抵抗約 50 kΩ
FLASH 品には , プルダウン抵抗は
ありません。
Vss
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19
第 1 章 概要
1.7 入出力回路形式
20
MB90495G Series
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第2章
デバイスの取扱いに
ついて
この章では , 汎用ワンチップマイクロコントローラ
の取扱い上の注意について説明します。
2.1 デバイス取扱い上の注意
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21
第 2 章 デバイスの取扱いに ついて
2.1 デバイス取扱い上の注意
2.1
MB90495G Series
デバイス取扱い上の注意
デバイスの電源電圧 , 端子の処理などについての注意事項を記載します。
■ デバイス取扱い上の注意
● 最大定格を超えることのないよう注意してください ( ラッチアップの防止 ) 。
• CMOS IC では , 中・高耐圧以外の入力端子や出力端子に Vcc より高い電圧や Vss よ
り低い電圧が印加された場合 , または Vcc ∼ Vss 間に定格を超える電圧が印加され
た場合に , ラッチアップ現象を発生することがあります。
• ラッチアップ現象が起きると電源電流が激増し , 素子の熱破壊に至る場合がありま
すので , 使用に際しては , 最大定格を超えることのないよう十分注意してください。
• アナログ電源投入時と切断時においてアナログ電源電圧 (AVcc, AVR) とアナログ
入力電圧は , デジタル電源電圧 (Vcc) を超えないように十分注意してください。
● 未使用端子の処理について
使用していない入力端子を開放のままにしておくと誤動作およびラッチアップによる
永久破壊の原因になることがありますので, 2kΩ以上の抵抗を介してプルアップまたは
プルダウンなどの処理をしてください。また , 使用していない入力端子については出力
状態にして開放とするか , 入力状態の場合は入力端子と同じ処理をしてください。
● 外部クロックを使用する場合の注意について
外部クロックを使用する際には , X0 端子のみを駆動し , X1 端子は , オープンとしてく
ださい。図 2.1-1 に外部クロック使用例について示します。
図 2.1-1 外部クロック使用例
X0
オープン
X1
MB90495Gシリーズ
● サブクロックを使用しない場合の注意について
X0A, X1A 端子に発振器を接続しない場合は X0A 端子にプルダウンの処理をし , X1A
端子はオープンにしてください。
● PLL クロックモード動作中の注意について
本マイコンで PLL クロックを選択しているときに , 発振子が外れたり , あるいはクロッ
ク入力が停止した場合 , 本マイコンは PLL 内部の自励発振回路の自走周波数で動作を
継続し続ける場合があります。この動作は保証外の動作です。
22
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第 2 章 デバイスの取扱いに ついて
2.1 デバイス取扱い上の注意
MB90495G Series
● 電源端子について
• Vcc, Vss が複数ある場合 , デバイス設計上はラッチアップなどの誤動作を防止する
ために , 同電位にすべき端子はデバイス内部で接続してありますが , 不要輻射の低
減 , グランドレベルの上昇によるストローブ信号の誤動作防止 , 総出力電流規格を
守るなどのために , 必ずそれらすべてを外部で電源およびグランドに接続してくだ
さい。
• 電流供給源からできる限り低インピーダンスで MB90495G シリーズのデバイスの
Vcc, Vss に接続するように配慮してください。
• MB90495G シリーズのデバイスの端子近くで , Vcc と Vss の間に 0.1μF 程度のコン
デンサをバイパスコンデンサとして接続することをお薦めします。
● 水晶発振回路について
• X0, X1端子の近辺のノイズはMB90495Gシリーズのデバイスの誤動作の元となりま
す。X0, X1 端子および水晶振動子 ( あるいはセラミック振動子 ) さらにグランドへ
のバイパスコンデンサはできる限り近くになるように , また X0, X1 端子の配線は ,
他の配線とできる限り交差しないようにプリント基板を設計してください。
• X0, X1 端子の回りをグランドで囲むようなプリント基板アートワークは , 安定した
動作を期待できますので , 強くお薦めします。
● A/D コンバータの電源 , アナログ入力の投入順序について
• A/D コンバータ , アナログ入力 (AN0∼ AN7端子 ) の印加は , 必ずデジタル電源 (Vcc)
の投入後に行ってください。
• 電源切断時は A/D コンバータの電源およびアナログ入力の遮断の後で , デジタル電
源の遮断を行ってください。
• AVR は , AVcc を超えないように投入および切断を行ってください ( アナログ電源
とデジタル電源を同時に投入 , 遮断することは問題ありません ) 。
● A/D コンバータ未使用時の端子処理について
A/D コンバータを使用しない場合は , AVcc=AVR=Vcc, AVss=Vss となるように接続し
てください。
● 電源投入時の注意点
内蔵している降圧回路の誤動作を防ぐために , 電源投入時における電圧の立上げ時間
は 50μs (0.2V ∼ 2.7V の間 ) 以上を確保してください。
● 初期化について
デバイス内には , パワーオンリセットによってのみ初期化される内蔵レジスタ類があ
り , 初期化を行う場合は電源の再投入を行ってください。
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23
第 2 章 デバイスの取扱いに ついて
2.1 デバイス取扱い上の注意
MB90495G Series
● 供給電圧の安定化
Vcc電源電圧の動作保障内においても, 電源電圧の急激な変化があると誤動作を起こす
場合がありますので , Vcc 電源電圧を安定させてください。
安定化の基準としては , 商用周波数 (50 ∼ 60Hz) での Vcc リプル変動 (peak to peak 値 )
は , 標準 Vcc 電源電圧値の 10% 以下に , また電源の切換え時などの瞬時変化において
は , 過渡変動率が 0.1V/ms 以下になるように電源電圧を抑えてください。
● ポート 0, 1 からの出力が不定になる場合
電源を投入後 , 降圧回路の安定待ち時間 ( パワーオンリセット中 ) に RST 端子が "H" の
場合 , ポート 0, 1 から不定を出力します。RST 端子が "L" の場合 , ポート 0, 1 はハイイ
ンピーダンス状態になります。タイミングは図 2.1-2 , 図 2.1-3 のようになりますので注
意してください。
図 2.1-2 ポート 0, 1 が不定出力になるタイミングチャート (RST 端子が "H" の場合 )
発振安定待ち時間*2
降圧回路の安定待ち時間*1
Vcc(電源端子)
PONR(パワーオンリセット)信号
RST(外部非同期リセット)信号
RST(内部リセット)信号
発振クロック信号
KA(内部動作クロックA)信号
KB(内部動作クロックB)信号
PORT(ポート出力)信号
出力不定期間
217/発振クロック周波数(発振クロック周波数16MHzの場合 約8.19ms)
*2:発振安定待ち時間 218/発振クロック周波数(発振クロック周波数16MHzの場合 約16.38ms)
*1:降圧回路の安定待ち時間
24
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第 2 章 デバイスの取扱いに ついて
2.1 デバイス取扱い上の注意
MB90495G Series
図 2.1-3 ポート 0, 1 がハイインピーダンス状態になるタイミングチャート (RST 端子が "L" の場合 )
発振安定待ち時間*2
降圧回路の安定待ち時間*1
Vcc(電源端子)
PONR(パワーオンリセット)信号
RST(外部非同期リセット)信号
RST(内部リセット)信号
発振クロック信号
KA(内部動作クロックA)信号
KB(内部動作クロックB)信号
PORT(ポート出力)信号
ハイ・インピーダンス
217/発振クロック周波数(発振クロック周波数16MHzの場合 約8.19ms)
*2:発振安定待ち時間 218/発振クロック周波数(発振クロック周波数16MHzの場合 約16.38ms)
*1:降圧回路の安定待ち時間
● シリアル通信について
シリアル通信においては , ノイズなどにより間違ったデータを受信する可能性があり
ます。そのため , ノイズを抑えるボードの設計をしてください。
また , 万が一ノイズなどの影響により誤ったデータを受信した場合を考慮し , 最後に
データのチェックサムなどを付加してエラー検出を行ってください。エラーが検出さ
れた場合には , 再送を行うなどの処理をしてください。
● メモリサイズの異なる製品間およびフラッシュメモリ品とマスクROM品の特性差について
メモリサイズの異なる製品間およびフラッシュメモリ品とマスク ROM 品では , チップ
レイアウトやメモリ構造の違いにより消費電流や ESD, ラッチアップ , ノイズ特性 , 発
振特性等を含めた電気的特性が異なります。
同一シリーズの別製品に切り替えて使用する際は , 電気的特性の再評価を行ってくだ
さい。
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25
第 2 章 デバイスの取扱いに ついて
2.1 デバイス取扱い上の注意
26
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MB90495G Series
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第3章
CPU の機能
MB90495G シリーズの CPU の機能について説明
します。
3.1 メモリ空間
3.2 専用レジスタ
3.3 汎用レジスタ
3.4 プリフィックスコード
3.5 割込み
3.6 リセット
3.7 クロック
3.8 低消費電力モード
3.9 CPU モード
3.10 外部アクセス
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27
第 3 章 CPU の機能
3.1 メモリ空間
MB90495G Series
メモリ空間
3.1
F2MC-16LX のメモリ空間は 16M バイトで , I/O, プログラム , およびデータは , すべ
てこの中に配置します。メモリ空間の一部は , 拡張インテリジェント I/O サービス
(EI2OS) ディスクリプタ , 汎用レジスタ , およびベクタテーブルなどの特定用途に使
用されます。
■ メモリ空間
I/O, プログラム , およびデータは , すべて F2MC-16LX CPU が持つ 16M バイトのメモ
リ空間のいずれかに配置され , CPU は 24 ビットのアドレスバスでこれらのアドレスを
示し , 各リソースをアクセスすることができます。
F2MC-16LX システムとメモリマップの関係例を図 3.1-1 に示します。
図 3.1-1 F2MC-16LX システムとメモリマップの関係例
F2MC-16LX デバイス
汎用ポート
周辺回路
割込み
F MC-16LX
CPU
内部データバス
2
EI2OS
データ
000000 H
000020 H
0000B0 H
0000C0 H
000100 H
000180 H
000380 H
000D00 H*1
002000 H
004000 H
010000 H
100000 H
I/Oポート制御レジスタ領域
周辺機能制御レジスタ領域
割込制御レジスタ領域
外部領域*3
EI2OS
ディスクリプタ領域
汎用レジスタ
データ領域
I/O領域
RAM領域
外部領域*3
ROM領域
(FFバンクのイメージ)
外部領域*3
FF0000 H*2
プログラム領域
プログラム
FFFC00 H
ROM領域
ベクトルテーブル領域
FFFFFF H
*1:品種によって,内蔵RAMの容量が異なります。
*2:品種によって,内蔵ROMの容量が異なります。
*3:シングルチップモードの場合には、アクセスなしとなります。
28
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第 3 章 CPU の機能
3.1 メモリ空間
MB90495G Series
■ ROM 領域
● ベクタテーブル領域 ( アドレス : FFFC00H ∼ FFFFFFH)
• リセットと割込みに対応したベクタテーブルです。
• ROM 領域の最上位に割り当てられており , それぞれのベクタテーブルのアドレス
に , 対応する処理ルーチンの開始アドレスをデータとして設定します。
● プログラム領域 ( アドレス : ∼ FFFBFFH)
• 内部プログラム領域として , ROM が内蔵されています。
• 内部 ROM 容量は , 品種によって異なります。
■ RAM 領域
● データ領域 ( アドレス : 000100H ∼ 000900H)
• 内部データ領域として , スタティック RAM が内蔵されています。
• 内部 RAM 容量は , 品種によって異なります。
● 汎用レジスタ領域 ( アドレス : 000180H ∼ 00037FH)
• 8 ビット , 16 ビット , 32 ビットの演算や転送に使用する , 補助的なレジスタを配置
します。
• RAM 領域の一部に割り当てられており , 通常の RAM として使用することもできま
す。
• 汎用レジスタとして使用すると , 汎用レジスタアドレッシングによって , 短い命令
で高速にアクセスできます。
● 拡張インテリジェント I/O サービス (El2OS) ディスクリプタ領域
( アドレス 0000100H ∼ 00017FH)
• 転送モード , I/O のアドレス , 転送数 , およびバッファアドレスを保持します。
• RAM 領域の一部に割り当てられており , 通常の RAM として使用することもできま
す。
■ I/O 領域
● 割込み制御レジスタ領域 ( アドレス : 0000B0H ∼ 0000BFH)
割込み制御レジスタ (ICR00 ∼ ICR15) は , 割込み機能を持つすべての周辺機能に対応し ,
割込みレベルの設定 , および拡張インテリジェント I/O サービス (EI2OS) の制御を行い
ます。
● 周辺機能制御レジスタ領域 ( アドレス : 000020H ∼ 0000AFH)
周辺機能 , およびデータの入出力を制御します。
● I/O ポート制御レジスタ領域 ( アドレス : 000000H ∼ 00001FH)
I/O ポート , およびデータの入出力を制御します。
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29
第 3 章 CPU の機能
3.1 メモリ空間
MB90495G Series
■ 外部領域
• CPU 外部に , RAM や ROM を外付けすることで , データ領域とプログラム領域を外
部領域に拡張することができます。
• 外部バスモードで有効になります。また , 内部 ROM 外部バスモードと外部 ROM 外
部バスモードでは , 拡張可能な領域が異なります。
30
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第 3 章 CPU の機能
3.1 メモリ空間
MB90495G Series
メモリ空間の割当てとアクセス
3.1.1
MB90495G シリーズでは , メモリアクセスモードとしてシングルチップモード , 内
部 ROM 外部バスモード , 外部 ROM 外部バスモードが設定できます。
■ MB90495G のメモリ割当て
MB90495G シリーズでは , 内部アドレスバスは 24 ビット幅 , 外部アドレスバスは 24
ビットまでの出力となり , 外部アクセスメモリは最大 16M バイトのメモリ空間をアク
セスできます。
ROM ミラー機能の有効 / 無効時のメモリマップを図 3.1-2 に示します。
図 3.1-2 MB90495G のメモリ割当て
シングルチップモード
(ROMミラー機能あり)
000000H
周 辺
0000C0H
000100H
RAM領域
レジスタ
アドレス #1
002000H
003800H
003900H
拡張IO領域
アドレス #2
ROM領域
(FFバンクの
イメージ)
010000H
内部ROM
外部バスモード
周 辺
RAM領域
レジスタ
拡張IO領域
ROM領域
(FFバンクの
イメージ)
外部ROM
外部バスモード
周 辺
RAM領域
レジスタ
拡張IO領域
アドレス #3
ROM領域
ROM領域
FFFFFFH
品 種
アドレス#1*1
アドレス#2
アドレス#3*1
MB90V495G
001900 H
004000 H
(FC0000 H )
MB90F497G
000900 H
004000 H
FF0000 H
MB90497G
000900 H
004000 H
FF0000 H
MB90F498G
000900 H
004000 H
FE0000 H
:内部アクセスメモリ
:外部アクセスメモリ
:アクセス禁止
*1 :アドレス#1, #3は,品種によって異なります。
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31
第 3 章 CPU の機能
3.1 メモリ空間
MB90495G Series
■ 内部 ROM のイメージアクセス
F2MC-16LX は , 内部 ROM が動作している状態では , 00 バンクの上位に FF バンクの
ROM データがイメージで見えるようになっています。この機能をミラー ROM 機能と
よび , C コンパイラのスモールモデルを有効に生かすことができます。
F2MC-16LX では , FF バンクの下位 16 ビットアドレスと 00 バンクの下位 16 ビットア
ドレスが同じになるようにしてあるので , ポインタで far 指定をしなくても ROM 内の
テーブルを参照することができます。
たとえば , "00C000H" をアクセスした場合 , 実際には "FFC000H" の ROM の内容がアク
セスされます。ただし , FF バンクの ROM 領域は , 48K バイトを超えるので , 00 バンク
のイメージにすべての領域を見せることができません。したがって , "FF4000H" ∼
"FFFFFFH" の ROM データは , "004000H" ∼ "00FFFFH" のイメージに見えるので , ROM
データテーブルは "FF4000H" ∼ "FFFFFFH" の領域に格納してください。
<参照>
32
ROM ミラー機能を無効に設定する操作については (ROMM: MI=0) 「18.1 ROM ミ
ラー機能選択モジュールの概要」を参照してください。
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第 3 章 CPU の機能
3.1 メモリ空間
MB90495G Series
メモリマップ
3.1.2
MB90495G シリーズの品種ごとのメモリマップを示します。
■ メモリマップ
MB90495G シリーズのメモリマップを図 3.1-3 に示します。
図 3.1-3 MB90495G シリーズのメモリマップ
MB90497G
000000 H
0000C0 H
000100 H
000900 H
002000 H
003800 H
003900 H
004000 H
010000 H
MB90F497G
シングルチップ
内部ROM外部バス 外部ROM外部バス
I/O
I/O
I/O
RAM
汎用レジスタ
RAM
汎用レジスタ
RAM
汎用レジスタ
拡張IO領域
拡張IO領域
拡張IO領域
ROM領域*2
ROM領域*2
(FFバンクの
イメージ)
(FFバンクの
イメージ)
I/O
I/O
RAM
汎用レジスタ
RAM
汎用レジスタ
RAM
汎用レジスタ
拡張IO領域
拡張IO領域
拡張IO領域
*2
ROM領域
(FFバンクの
イメージ)
ROM領域
(FFバンクの
イメージ)
ROM
ROM
FF0000 H
ROM
FFFFFFH
FFFFFFH
MB90F498G
010000 H
内部ROM外部バス 外部ROM外部バス
I/O
FE0000H
ROM
000900 H
002000 H
003800 H
003900 H
004000 H
000900 H
002000 H
003800 H
003900 H
004000 H
010000 H
FF0000 H
0000C0 H
000100 H
0000C0 H
000100 H
シングルチップ
*2
FE0000H
000000 H
000000 H
MB90V495G
シングルチップ
内部ROM外部バス 外部ROM外部バス
I/O
I/O
I/O
RAM
汎用レジスタ
RAM
汎用レジスタ
RAM
汎用レジスタ
拡張IO領域
拡張IO領域
ROM領域*2
ROM領域*2
(FFバンクの
イメージ)
(FFバンクの
イメージ)
拡張IO領域
000000 H
0000C0 H
000100 H
001900 H
002000 H
003800 H
003900 H
004000 H
010000 H
シングルチップ
内部ROM外部バス 外部ROM外部バス
I/O
I/O
I/O
RAM
汎用レジスタ
RAM
汎用レジスタ
RAM
汎用レジスタ
拡張IO領域
拡張IO領域
拡張IO領域
*2
ROM領域*2
(FFバンクの
イメージ)
ROM領域
(FFバンクの
イメージ)
ROM*1
ROM*1
FE0000H
ROM
FFFFFFH
ROM
FC0000H
FFFFFFH
:内部アクセスメモリ
:外部アクセスメモリ
:アクセス禁止
*1:MB90V495GにはROMは内蔵されていないが,専用の開発ツールの動作に限り,
ROM内蔵品と同様に動作させることができます。
*2:MB90497G,MB90F497G,MB90F498G,MB90V495Gでは,FF4000H~FFFFFFH
までのイメージを00バンクに見えるようにしてあります。
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33
第 3 章 CPU の機能
3.1 メモリ空間
3.1.3
MB90495G Series
アドレッシング
アドレスを指定する方式には , リニア方式とバンク方式があります。
F2MC-16LX シリーズは , 基本的にはバンクアドレッシングとなります。
• リニア方式 : アドレス 24 ビットのすべてを命令により直接指定する方法です。
• バンク方式 : アドレス上位 8 ビットを用途に応じたバンクレジスタにより指定し ,
アドレス下位 16 ビットを命令により指定する方法です。
■ リニアアドレッシングとバンクアドレッシング
リニア方式のアドレッシングは , 16M バイトのメモリ空間に対して直接アドレスを指
定してアクセスします。バンク方式のアドレッシングは , 16M バイトの空間を 64K バ
イト単位の256バンクに分割し, バンクとバンク内のアドレスを指定してアクセスしま
す。
リニア方式とバンク方式のメモリ管理の概要を図 3.1-4 に示します。
図 3.1-4 リニア方式とバンク方式のメモリ管理
リニア方式
000000 H
00FFFF H
010000 H
01FFFF H
020000H
02FFFF H
000000 H
123456H
123456H
FFFFFF H
FD0000 H
FDFFFF H
FE0000 H
FEFFFF H
FF0000 H
FFFFFF H
123456H
全て命令で指定
34
バンク方式
00バンク
64Kバイト
01バンク
02バンク
12バンク
FDバンク
FEバンク
FFバンク
123456 H
命令で指定
バンクレジスタで指定
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第 3 章 CPU の機能
3.1 メモリ空間
MB90495G Series
リニア方式によるアドレス指定
3.1.4
リニア方式によるアドレス指定には , 次の方法があります。
• 命令で 24 ビットのアドレスを直接指定する方法
• 32 ビットの汎用レジスタの下位 24 ビットをアドレスとして引用する方法
■ 24 ビットオペランド指定によるリニアアドレッシング
図 3.1-5 リニア方式による 24 ビット物理直接アドレス指定例
JMPP 123456H
旧プログラムバンク
10
+プログラムカウンタ
452D
10452D H
新プログラムバンク
12
+プログラムカウンタ
3456
123456 H
JMPP 123456H
次の命令
■ 32 ビットレジスタ間接指定によるアドレッシング
図 3.1-6 リニア方式による 32 ビット汎用レジスタ間接指定例
MOV A,@RL1+7 旧アキュムレータ
(上位8bitは無視)
XXXX
RL1
FFFF06F9H
+7
新アキュムレータ
003A
FF0700H
3AH
RL1:32ビット(ロングワード)汎用レジスタ
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35
第 3 章 CPU の機能
3.1 メモリ空間
3.1.5
MB90495G Series
バンク方式によるアドレス指定
バンク方式によるアドレス指定は , 16M バイトのメモリ空間を 64K バイト単位の
256 バンクに分割し , バンクレジスタで各バンクのアドレスを指定し , 下位 16 ビッ
トアドレスは命令で指定します。
バンクレジスタには , 用途別に次の 5 つの種類があります。
• プログラムバンクレジスタ (PCB)
• データバンクレジスタ (DTB)
• ユーザスタックバンクレジスタ (USB)
• システムスタックバンクレジスタ (SSB)
• アディショナルバンクレジスタ (ADB)
■ バンクレジスタとアクセス空間
各バンクレジスタのアクセス空間と主な用途を表 3.1-1 に示します。
表 3.1-1 各バンクレジスタのアクセス空間と主な用途
バンクレジスタ名
アクセス空間
プログラムバンク
レジスタ (PCB)
プログラム (PC)
空間
命令コード , ベクタテーブル , 即値
データなどを格納します。
FFH
データバンクレジ
スタ (DTB)
データ (DT) 空
間
読み書き可能なデータの格納領域
や , 周辺機能の制御レジスタとデー
タレジスタの領域です。
00H
ユーザスタックバ
ンクレジスタ
(USB)
システムスタック
バンクレジスタ
スタック (SP)
空間
(SSB) *
アディショナルバ
ンクレジスタ
(ADB)
アディショナル
(AD) 空間
主な用途
初期値
PUSH/POP 命令や , 割込みのレジス
タ退避などのスタックアクセスに用
いられる領域です。スタックフラグ
(CCR: S) が "1" の場合は SSB を , "0"
00H
の場合は USB を使用します。*
00H
データ (DT) 空間に入りきらなかっ
たデータを格納します。
00H
* : 割込み時のスタックには , 必ず SSB が使用されます。
36
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第 3 章 CPU の機能
3.1 メモリ空間
MB90495G Series
バンクに分割されたメモリ空間と各レジスタの関係を図 3.1-7 に示します。
図 3.1-7 バンク方式によるアドレッシング例
000000H
070000H
システムスタック空間
07H :SSB(システムスタックバンクレジスタ)
07FFFF H
理
ア
ド
レ
ス
物
0B0000 H
データ空間
0BH :DTB(データバンクレジスタ)
0BFFFF H
0D0000 H
ユーザスタック空間
0DH :USB(ユーザスタックバンクレジスタ)
アディショナル空間
0FH :ADB(アディショナルバンクレジスタ)
0DFFFF H
0F0000 H
0FFFFF H
FF0000 H
プログラム空間
FFFFFF H
<参照>
FFH :PCB(プログラムバンクレジスタ)
詳細は , 「3.2 専用レジスタ」を参照してください。
■ バンクアドレッシングとデフォルト空間
命令のコード効率を向上するため , 各命令にはアドレス指定方式ごとに表 3.1-2 に示す
ようなデフォルト空間が決められています。デフォルト以外の空間を利用したい場合
は , 各バンクに対応しているプリフィックスコードを命令に先行して指定することで ,
そのプリフィックスコードに対応した任意のバンク空間をアクセスすることができま
す。
表 3.1-2 アドレッシングとデフォルト空間
デフォルト空間
<参照>
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アドレッシング
プログラム空間
PC 間接 , プログラムアクセス , 分岐系
データ空間
@RW0, @RW1, @RW4, @RW5 を用いたアドレッシング , @A,
addr16, dir
スタック空間
PUSHW, POPW, @RW3, @RW7 を用いたアドレッシング
アディショナル空間
@RW2, @RW6 を用いたアドレッシング
プリフィックスコードの詳細は , 「3.4 プリフィックスコード」を参照してくださ
い。
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37
第 3 章 CPU の機能
3.1 メモリ空間
MB90495G Series
多バイト長データのメモリ上の配置
3.1.6
多バイト長データは , 下位アドレスから順にメモリへ書き込まれます。32 ビット長
データの場合は , 下位 16 ビット , 上位 16 ビットの順に書き込まれます。
下位 16 ビットの書込み直後にリセット信号が発生した場合は , 上位 16 ビットが書
き込まれないことがあります。
■ RAM 上の多バイトデータの格納状態
多バイト長データのデータ格納の順序を図 3.1-8 示します。データは下位 8 ビットが n
番地に , 以下 n+1 番地 , n+2 番地 , n+3 番地・・・の順に配置されます。
図 3.1-8 RAM 上の多バイトデータの格納状態
下位アドレス
n番地
n+1
00010100B
n+2
n+3
11001100B
11111111B
01010101B
MSB
上位アドレス
LSB
01010101B 11001100B 11111111B 00010100B
MSB:Most Significant Bit(最上位ビット)
LSB :Least Significant Bit(最下位ビット)
■ 多バイト長オペランドの場合の格納状態
多バイト長オペランドのメモリ上での構成を図 3.1-9 に示します。
図 3.1-9 オペランドが多バイトの場合の格納状態
JMPP 123456H
下位アドレス
n番地
n+1
n+2
n+3
JMPP 1 2 3 4 5 6H
63H
56H
34H
12H
上位アドレス
38
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第 3 章 CPU の機能
3.1 メモリ空間
MB90495G Series
■ スタック上の多バイトデータの格納状態
多バイト長データのスタック上への格納の順序を図 3.1-10 に示します。
図 3.1-10 スタック上の多バイトデータの格納状態
PUSHW RW1,RW3
下位アドレス
PUSHW RW1, RW3
(35A4H)(6DF0H)
A4H
35H
F0H
6DH
SP
上位アドレス
RW1:35A4H
RW3:6DF0H
* :PUSHW命令実行後のスタックの状態
■ 多バイト長データのアクセス
アクセスはすべてバンク内を基本にして行われますので , 多バイト長のデータをアク
セスする命令では , "FFFFH" 番地の次のアドレスは同じバンクの "0000H" 番地になりま
す。
バンク境界での多バイト長データのアクセス命令の実行例を図 3.1-11 に示します。
図 3.1-11 バンク境界での多バイト長データのアクセス
下位アドレス
実行前のAL
800000H
23H
80FFFFH
・
・
・
01H
??
??
MOVW A, 080FFFFH
実行後のAL
23H
01H
上位アドレス
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39
第 3 章 CPU の機能
3.2 専用レジスタ
3.2
MB90495G Series
専用レジスタ
CPU 内の専用レジスタは , 次のレジスタで構成されています。
• アキュムレータ
• ユーザスタックポインタ
• システムスタックポインタ
• プロセッサステータス
• プログラムカウンタ
• ダイレクトページレジスタ
• バンクレジスタ ( プログラムバンクレジスタ , データバンクレジスタ , ユーザス
タックバンクレジスタ , システムスタックバンクレジスタ , アディショナルデータ
バンクレジスタ )
■ 専用レジスタの構成
図 3.2-1 専用レジスタの構成
AH
AL
:アキュムレータ(A)
演算などに使用される,16ビット×2本のレジスタです。
連続して32ビットレジスタとしても,使用できます。
USP
:ユーザスタックポインタ(USP)
ユーザスタックアドレスを示す,16ビットのポインタです。
SSP
:システムスタックポインタ(SSP)
システムスタックアドレスを示す,16ビットのポインタです。
PS
:プロセッサステータス(PS)
システムの状態を示す,16ビットのレジスタです。
PC
:プログラムカウンタ(PC)
現在の命令格納位置を示す,16ビットのレジスタです。
DPR
:ダイレクトページレジスタ(DPR)
短縮直接アドレッシングを使用する場合に,アドレス24ビットの
ビット8~15を設定します。8ビットのレジスタです。
PCB
:プログラムバンクレジスタ(PCB)
プログラム空間を示す,8ビットのレジスタです。
DTB
:データバンクレジスタ(DTB)
データ空間を示す,8ビットのレジスタです。
USB
:ユーザスタックバンクレジスタ(USB)
ユーザスタック空間を示す,8ビットのレジスタです。
SSB
:システムスタックバンクレジスタ(SSB)
システムスタック空間を示す,8ビットのレジスタです。
ADB :アディショナルデータバンクレジスタ(ADB)
8ビット アディショナル空間を示す,8ビットのレジスタです。
16ビット
32ビット
40
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第 3 章 CPU の機能
3.2 専用レジスタ
MB90495G Series
表 3.2-1 専用レジスタの初期値
専用レジスタ
初期値
アキュムレータ (A)
不定
ユーザスタックポインタ (USP)
不定
システムスタックポインタ (SSP)
不定
プロセッサステータス (PS)
PS
bit15 ~ bit13 bit12 ~
bit8 bit7
~
bit0
CCR
RP
ILM
0 0 0 0 0 0 0 0 - 0 1 x x x x x
-:未定義
X :不定
リセットベクタの値 (FFFFDCH, FFFFDDH の内容 )
プログラムカウンタ (PC)
01H
ダイレクトページレジスタ (DPR)
リセットベクタの値 (FFFFDEH の内容 )
プログラムバンクレジスタ (PCB)
データバンクレジスタ (DTB)
00H
ユーザスタックバンクレジスタ (USB)
00H
システムスタックバンクレジスタ (SSB)
00H
アディショナルデータバンクレジスタ (ADB)
00H
<注意>
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上記の初期値は , デバイスの初期値であり , ICE ( エミュレータなど ) では異なりま
す。
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41
第 3 章 CPU の機能
3.2 専用レジスタ
3.2.1
MB90495G Series
専用レジスタと汎用レジスタ
F2MC-16LX のレジスタには , CPU 内部の専用レジスタと , 内蔵 RAM 上の汎用レジ
スタがあります。
■ 専用レジスタと汎用レジスタ
専用レジスタは , 使用する用途が CPU のハードウェアアーキテクチャで限定されてい
ます。
汎用レジスタは , CPU のアドレス空間にある内蔵 RAM 領域に配置されています。専用
レジスタと同様にアドレッシングに使用でき , 使用する用途は特に限定されません。
デバイス内の専用レジスタと汎用レジスタの配置を図 3.2-2 に示します。
図 3.2-2 専用レジスタと汎用レジスタ
内蔵RAM
CPU
専用レジスタ
アキュムレータ
汎用レジスタ
ユーザスタックポインタ
システムスタックポインタ
プログラムカウンタ
ダイレクトページレジスタ
部
バ
ス
内
プロセッサステータス
プログラムバンクレジスタ
データバンクレジスタ
ユーザスタックバンクレジスタ
システムスタックバンクレジスタ
アディショナルデータバンクレジスタ
42
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第 3 章 CPU の機能
3.2 専用レジスタ
MB90495G Series
3.2.2
アキュムレータ (A)
アキュムレータ (A) は , 2 つの 16 ビット長の演算用レジスタ (AH および AL) から構
成され , 演算結果やデータの一時記憶などに使用されます。
アキュムレータは , 32/16/8 ビットのレジスタとして使用でき , メモリや他のレジス
タとの , AH レジスタ・AL レジスタ間での , 各種の演算に使用できます。
■ アキュムレータ (A)
● アキュムレータへのデータ転送
アキュムレータは , 32 ビット ( ロングワード ) , 16 ビット ( ワード ) , 8 ビット ( バイト )
の各データを処理することができます。
• 32ビットデータ処理の場合は, AHレジスタとALレジスタが連結して使用されます。
• 16 ビットデータや 8 ビットデータを処理する場合は , AL レジスタだけが使用され
ます。
データ保持機能
ワード長以下のデータを AL レジスタへ転送すると , AL レジスタ中に入っていたデー
タが自動的に AH レジスタに転送されるデータ保持機能があります。
符号拡張機能とゼロ拡張機能
AL レジスタへのバイト長以下のデータの転送時には , データは符号拡張 (MOVX 命令
の場合 ) またはゼロ拡張 (MOV 命令の場合 ) され , 16 ビット長となり AL レジスタへ格
納されます。また , AL レジスタ中のデータは , ワード長としてもバイト長としても扱
えます。
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43
第 3 章 CPU の機能
3.2 専用レジスタ
MB90495G Series
アキュムレータへのデータ転送の様子 , 具体的な転送例を図 3.2-3 に示します。
図 3.2-3 アキュムレータへのデータ転送
32ビット
AH
AL
32ビットデータ転送
データ転送 データ転送
AH
データ退避
16ビットデータ転送
AL
データ転送
AH
データ退避
8ビットデータ転送
AL
00HまたはFFH* データ転送
(*:ゼロ拡張または符号拡張)
● アキュムレータのバイト処理算術演算
AL レジスタに対してバイト処理の算術演算命令を実行した場合は , 演算前の AL レジ
スタの上位 8 ビットは無視され , 演算結果の上位 8 ビットはすべて "0" になります。
● アキュムレータの初期値
初期値は不定です。
図 3.2-4 アキュムレータ (A) への 8 ビットデータ転送例 ( データ退避 )
MOVW A,3000H
(3000H番地の内容をALレジスタに格納する命令)
MSB
実行前
AH
AL
XXXXH
2456H
DTB
実行後
44
2456H
7788H
B53001 H
メモリ空間
77H
88H
LSB
B53000 H
B5H
X :不定
MSB:最上位ビット
LSB :最下位ビット
DTB :データバンクレジスタ
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第 3 章 CPU の機能
3.2 専用レジスタ
MB90495G Series
図 3.2-5 アキュムレータ (A) への 8 ビットデータ転送例 ( データ退避 , ゼロ拡張 )
MOV A,3000H
(3000H番地の内容をゼロ拡張し,ALレジスタに格納する命令)
MSB
実行前
AH
AL
XXXXH
2456H
DTB
実行後
2456H
B53001 H
メモリ空間
77H
88H
LSB
B53000 H
B5H
X :不定
MSB:最上位ビット
LSB :最下位ビット
DTB :データバンクレジスタ
0088H
図 3.2-6 アキュムレータ (A) への 16 ビット長データの転送例 ( データ退避 )
MOVW A,@RW1+6
AH
実行前
XXXXH
(RW1の内容+8ビット長オフセットの結果を番地としてワード長
リードを行い,その内容をAレジスタに格納する命令)
メモリ空間
MSB
LSB
AL
1234H
DTB
実行後
1234H
A6H
RW1
15H
38H
A6153FH
A61541H
2BH
8FH
52H
74H
+6
2B52H
A6153EH
A61540H
X :不定
MSB:最上位ビット
LSB :最下位ビット
DTB :データバンクレジスタ
図 3.2-7 アキュムレータ (A) への 32 ビットデータ転送例 ( レジスタ間接 )
MOVL A,@RW1+6
実行前
AH
XXXXH
(RW1の内容+8ビット長オフセットの結果を番地としてロングワード
長リードを行い,その内容をAレジスタに格納する命令)
メモリ空間
MSB
LSB
AL
XXXXH
RW1
15H
38H
DTB
実行後
8F74H
2B52H
A6H
+6
A6153FH
A61541H
2BH
8FH
52H
74H
A6153EH
A61540H
X :不定
MSB:最上位ビット
LSB :最下位ビット
DTB :データバンクレジスタ
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第 3 章 CPU の機能
3.2 専用レジスタ
3.2.3
MB90495G Series
スタックポインタ (USP, SSP)
スタックポインタには , ユーザスタックポインタ (USP) とシステムスタックポイン
タ (SSP) があり , いずれも PUSH 命令 , POP 命令 , およびサブルーチンを実行した
場合の , 退避したデータや復帰するデータの格納先アドレスを示します。
• スタックアドレスの上位 8 ビットは , ユーザスタックバンクレジスタ (USB) また
はシステムスタックバンクレジスタ (SSB) で設定します。
• スタックフラグ (PS: CCR: S) が "0" の場合は USP と USB レジスタが有効にな
り , "1" の場合は SSP と SSB レジスタが有効になります。
■ スタックの選択
F2MC-16LX では , システムスタックとユーザスタックの 2 種類のスタックポインタが
使用できます。
スタックポインタのアドレスは , コンディションコードレジスタのスタックフラグ
(CCR: S) によって表 3.2-2 のように設定されます。
表 3.2-2 スタックアドレスの指定
スタックアドレス
S フラグ
上位 8 ビット
0
1*
下位 16 ビット
ユーザスタックバンクレジスタ
(USB)
ユーザスタックポインタ (USP)
システムスタックバンクレジスタ
(SSB)
システムスタックポインタ (SSP)
* : 初期値
リセットによって , スタックフラグ (CCR: S) は "1" にセットされるため , リセット後シ
ステムスタックが使用されます。
通常 , 割込みルーチンでスタックへの処理を行う場合は , システムスタックポインタが
用いられ , 割込みルーチン以外でスタックへの処理を行う場合はユーザスタックポイ
ンタが用いられます。特にスタック空間を分ける必要がなければ , システムスタックポ
インタだけを使用してください。
<注意>
46
割込みが受け付けられるとスタックフラグ (CCR: S) がセットされ , 必ずシステムス
タックポインタが使用されます。
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第 3 章 CPU の機能
3.2 専用レジスタ
MB90495G Series
システムスタックを使ったスタック操作例について図 3.2-8 に示します。
図 3.2-8 スタック操作命令とスタックポインタ
Sフラグが"0"の場合のPUSHW A
実行前
AL A624H
USB C6H
USP F328H
0
SSB 56H
SSP 1234H
AL A624H
USB C6H
USP F326H
Sフラグ
SSB 56H
SSP 1234H
Sフラグ
実行後
MSB
0
C6F327 H
LSB
XXH
XXH
C6F326 H
Sフラグが"0"であるため
ユーザスタックポインタを使用
C6F327 H
A6H
24H
C6F326 H
Sフラグが"1"の場合のPUSHW A
MSB
実行前
実行後
AL A624H
USB C6H
USP F328H
Sフラグ
1
SSB 56H
SSP 1234H
AL A624H
USB C6H
USP F328H
Sフラグ
SSB 56H
SSP 1232H
1
LSB
561233 H
XXH
XXH
561232 H
561233 H
A6H
24H
561232 H
Sフラグが"1"であるため
システムスタックポインタを使用
X :不定
MSB:Most Significant Bit
LSB :Least Significant Bit
<注意>
• スタックポインタを設定する場合は , 偶数アドレスを設定してください。奇数ア
ドレスを設定しますと , ワードアクセスが 2 回に分割されアクセス効率が低下し
ます。
• USP レジスタおよび SSP レジスタの初期値は不定です。
■ システムスタックポインタ (SSP)
システムスタックポインタ (SSP) を使用する場合は , スタックフラグ (CCR: S) に "1" を
設定します。スタックへの処理を行う場合に使用されるアドレスの上位 8 ビットは , シ
ステムスタックバンクレジスタ (SSB) によって設定されます。
■ ユーザスタックポインタ (USP)
ユーザスタックポインタ (USP) を使用する場合は , スタックフラグ (CCR: S) に "0" を
設定します。スタックへの処理を行う場合に使用されるアドレスの上位 8 ビットは ,
ユーザスタックバンクレジスタ (USB) によって設定されます。
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47
第 3 章 CPU の機能
3.2 専用レジスタ
MB90495G Series
■ スタック領域
● スタック領域の確保
スタック領域は , 割込み処理やサブルーチンコール命令 (CALL) やベクタコール命令
(CALLV) を実行するときのプログラムカウンタ (PC) の退避 / 復帰や , PUSHW, POPW
命令による一時的なレジスタ類の退避 / 復帰にも使用されます。
スタック領域は , データ領域とともに RAM 上に確保されます。
スタック領域は次のとおりです。
図 3.2-9 スタック領域
000000 H
I/O領域
0000C0 H
000100 H
000180 H
汎用レジスタ
バンク領域
スタック領域
000380 H
内蔵RAM領域
001100 H
~
~
FF0000 H
~
~
*
ROM領域
ベクタテーブル
FFFC00H
(リセット・割込
ベクタコール命令) FFFFFFH
*:品種によって,内蔵ROM容量が異なります。
<注意>
• スタックポインタ (SSP, USP) にアドレスを設定する場合 , 原則として偶数アドレ
スを設定してください。
• システムスタック領域 , ユーザスタック領域 , およびデータ領域は , おたがいに
重なり合わないように配置してください。
● システムスタックとユーザスタック
割込み処理では , システムスタック領域を使用します。割込み発生時にユーザスタック
領域が使用されている場合でも , 強制的にシステムスタックに切り換えられます。した
がって , ユーザスタック領域を主に使用するシステムの場合においても , システムス
タック領域を正しく設定する必要があります。
特にスタック空間を分ける必要がなければ , システムスタックだけを使用してくださ
い。
48
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第 3 章 CPU の機能
3.2 専用レジスタ
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プロセッサステータス (PS)
3.2.4
プロセッサステータス (PS) は , CPU の制御を行うビットと CPU の状態を示す各種
ビットから構成されています。プロセッサステータス (PS) は , 次の 3 つのレジスタ
で構成されています。
• 割込みレベルマスクレジスタ (ILM)
• レジスタバンクポインタ (RP)
• コンディションコードレジスタ (CCR)
■ プロセッサステータス (PS) の構成
プロセッサステータス (PS) は, CPUの制御を行うビットと, CPUの状態を示す各種ビッ
トから構成されています。
プロセッサステータス (PS) の構成を図 3.1-10 に示します。
図 3.2-10 プロセッサステータス (PS)
RP
ILM
bit15 14 13 12 11 10
PS
リセット値
CCR
6
5
ILM2 ILM1 ILM0 B4 B3 B2 B1 B0 -
I
-
0
0
0
0
0
0
0
9
0
8
0
7
2
1 bit0
N
Z
V
C
X
X
X
X
4
3
S
T
1
X
-:未定義
X :不定
● 割込みレベルマスクレジスタ (ILM)
CPU が現在受け付けている割込みのレベルを示します。各周辺機能の割込み要求に対
応して設定されている割込み制御レジスタの割込みレベル設定ビット (ICR: IL0 ∼ IL2)
の値と比較されます。
● レジスタバンクポインタ (RP)
内蔵 RAM 領域に配置されている汎用レジスタを使用する場合に , どのメモリブロック
( レジスタバンク ) を使用するかを設定します。
汎用レジスタは全部で 32 バンクまで設定でき , レジスタバンクポインタ (RP) に 0 ∼ 31
をセットして使用する汎用レジスタバンクを設定します。
● コンディションコードレジスタ (CCR)
命令の実行結果や割込みの受け付けなどによって , セット ("1") またはクリア ("0") さ
れる各種フラグから構成されています。
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49
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3.2 専用レジスタ
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コンディションコードレジスタ (PS: CCR)
3.2.4.1
コンディションコードレジスタ (CCR) は , 命令の実行による処理結果を示すビット
と割込み要求を許可または禁止するビットによって構成されている 8 ビットのレジ
スタです。
■ コンディションコードレジスタ (CCR) の構成
CCR レジスタの構成を図 3.2-11 に示します。
図 3.2-11 コンディションコードレジスタ (CCR) の構成
RP
ILM
bit15 14 13 12 11 10
PS
CCR
6
5
ILM2 ILM1 ILM0 B4 B3 B2 B1 B0 -
I
-
0
0
-:未定義
X :不定
0
0
0
0
0
9
0
8
0
7
4
3
2
1 bit0 CCRリセット値
S
T
1
X
N
Z
V
C
X
X
X
X
- 01XXXXX B
割込許可フラグ
スタックフラグ
スティッキィビットフラグ
ネガティブフラグ
ゼロフラグ
オーバフローフラグ
キャリフラグ
● 割込み許可フラグ (I)
ソフトウェア割込み以外のすべての割込み要求に対し , 割込み許可フラグ (CCR: I) に
"1" を設定すると割込みが許可され , "0" を設定すると割込みが禁止されます。リセッ
トによって "0" にクリアされます。
● スタックフラグ (S)
スタックへの処理に使用されるポインタを設定します。
スタックフラグ (CCR: S) に "0" を設定するとユーザスタックポインタ (USP) が有効に
なり , "1" を設定するとシステムスタックポインタ (SSP) が有効になります。割込みを
受け付けた場合 , またはリセットした場合には "1" がセットされます。
● スティッキィビットフラグ (T)
論理右シフト命令または算術右シフト命令を実行した場合に , キャリーからシフトア
ウトされたデータのいずれか 1 つが "1" であると , "1" がセットされます。シフトアウ
トされたデータがすべて "0" の場合 , またはシフト量がゼロの場合は "0" がセットされ
ます。
● ネガティブフラグ (N)
演算結果の最上位ビットが "1" の場合は "1" がセットされ , 最上位ビットが "0" の場合
は "0" にクリアされます。
50
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3.2 専用レジスタ
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● ゼロフラグ (Z)
演算結果のビットがすべて "0" の場合に "1" がセットされ , 1 ビットでも "1" があれば
"0" にクリアされます。
● オーバフローフラグ (V)
演算を実行した場合に , 符号付き数値としてオーバフローが発生すると "1" がセットさ
れ , オーバフローが発生しなければ "0" にクリアされます。
● キャリーフラグ (C)
演算を実行した場合に , 最上位ビットからの桁上がり , または最上位ビットへの桁下が
りが発生すると "1" がセットされ , 発生しなければ "0" にクリアされます。
<参照>
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命令実行時のコンディションコードレジスタ (CCR) の状態については , 「プログラ
ミングマニュアル」を参照してください。
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51
第 3 章 CPU の機能
3.2 専用レジスタ
3.2.4.2
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レジスタバンクポインタ (PS: RP)
レジスタバンクポインタ (RP) は , 現在使用している汎用レジスタバンクの先頭アド
レスを示す 5 ビットのレジスタです。
■ レジスタバンクポインタ (RP)
レジスタバンクポインタ (RP) レジスタの構成を図 3.2-12 に示します。
図 3.2-12 レジスタバンクポインタ (RP) の構成
RP
ILM
bit15 14 13 12 11 10
PS
CCR
9
8
7
6
5
4
3
2
1 bit0
ILM2 ILM1 ILM0 B4 B3 B2 B1 B0 -
I
S
T
N
Z
V
RPリセット値
C
00000B
■ 汎用レジスタ領域とレジスタバンクポインタ
レジスタバンクポインタ (RP) は , 内蔵 RAM 上の使用する汎用レジスタの位置を指定
するポインタです。レジスタバンクポインタ (RP) の内容と実アドレスの関係は, 図 3.213 に示す変換規則に従っています。
図 3.2-13 汎用レジスタ領域の物理アドレス変換規則
変換式 [ 000180H +(RP)×10H ]
RP=10H の場合
000180 H
レジスタバンク0
:
:
000280 H
レジスタバンク16
:
:
000370 H
レジスタバンク31
• レジスタバンクポインタ (RP) は , "00H ∼ 1FH" までの値をとることができるので ,
レジスタバンクの先頭アドレスは "000180H ∼ 00037FH" の範囲に設定できます。
• アセンブラ命令では , レジスタバンクポインタ (RP) に転送する 8 ビットの即値転送
命令を使用できますが , 実際に使用されるのは転送されたデータの下位 5 ビットだ
けです。
• リセット後のレジスタバンクポインタ (RP) の初期値は "00H" になります。
52
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3.2 専用レジスタ
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割込みレベルマスクレジスタ (PS: ILM)
3.2.4.3
割込みレベルマスクレジスタ (ILM) は , CPU が受け付ける割込みのレベルを示す 3
ビットのレジスタです。
■ 割込みレベルマスクレジスタ (ILM)
割込みレベルマスクレジスタ (ILM) の構成を図 3.2-14 に示します。
図 3.2-14 割込みレベルマスクレジスタ (ILM) の構成
RP
ILM
bit15 14 13 12 11 10
PS
CCR
9
8
7
6
5
4
3
2
1 bit0
ILM2 ILM1 ILM0 B4 B3 B2 B1 B0 -
I
S
T
N
Z
V
ILMリセット値
C
000B
割込みレベルマスクレジスタ (ILM) は , CPU が現在受け付けている割込みレベルを示
し , 各周辺リソースの割込み要求に対応して設定されている割込みレベル設定ビット
(ICR: IL2 ∼ IL0) の値と比較されます。割込みが許可されている (CCR: I=1) 場合に割込
みレベルマスクレジスタ (ILM) が示す値より小さい値 (割込みレベル) の割込み要求が
あった場合にの
み , CPU は割込み処理を行います。
• 割込みが受け付けられると , 受け付けられた割込みレベルマスクレジスタ (ILM) に
その割込みレベル値がセットされます。以降 , セットされたレベル値と同じか弱い
レベルの割込みは , 受け付けられません。
• 割込みレベルマスクレジスタ (ILM) は , リセットした場合にはすべて "0" にセット
され , 割込み禁止 ( 割込みレベル最強 ) の状態になります。
• アセンブラ命令では , 割込みレベルマスクレジスタ (ILM) に転送する 8 ビットの即
値転送命令を使用できますが , 実際に使用されるのは転送されたデータの下位 3
ビットだけです。
表 3.2-3 割込みレベルマスクレジスタ (ILM) と割込みレベルの強弱
<参照>
CM44-10114-7
ILM2
ILM1
ILM0
割込みレベル
割込みレベル強弱
0
0
0
0
0
0
1
1
強 ( 割込み禁止 )
↑
0
1
0
2
0
1
1
3
1
0
0
4
1
0
1
5
1
1
0
6
1
1
1
7
↓
弱
割込みの詳細は , 「3.5 割込み」を参照してください。
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53
第 3 章 CPU の機能
3.2 専用レジスタ
3.2.5
MB90495G Series
プログラムカウンタ (PC)
プログラムカウンタ (PC) は , CPU が次に実行する命令コードのアドレスの下位 16
ビットを示す 16 ビットカウンタです。
■ プログラムカウンタ (PC)
CPU が次に実行する命令コードを格納しているアドレスの上位 8 ビットはプログラム
バンクレジスタ (PCB) で示され , 下位 16 ビットはプログラムカウンタ (PC) で示されま
す。実際のアドレスは , 図 3.2-15 に示したように 24 ビットに合成して使用されます。
プログラムカウンタ (PC) は条件分岐命令 , サブルーチンコール命令 , 割込み , リセット
などで内容が更新されます。
プログラムカウンタ (PC) は , オペランドを読出す場合のベースポインタとしても使用
できます。
図 3.2-15 プログラムカウンタ (PC)
上位8ビット
PCB FEH
下位16ビット
PC ABCDH
FEABCDH
<注意>
54
次に実行する命令
プログラムカウンタ (PC) , プログラムバンクレジスタ (PCB) はプログラム (MOV PC, #FF など ) で直接書き換えることはできません。
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第 3 章 CPU の機能
3.2 専用レジスタ
MB90495G Series
ダイレクトページレジスタ (DPR)
3.2.6
ダイレクトページレジスタ (DPR) は , 短縮直接アドレス指定の命令実行時に , オペ
ランドで直接指定した下位アドレス 8 ビットに対して , ビット 8 ∼ビット 15
(addr15 ∼ addr8) を設定します。
■ ダイレクトページレジスタ (DPR)
ダイレクトページレジスタ (DPR) は , 短縮直接アドレス指定の命令を実行する場合に ,
オペランドで直接指定した下位アドレス8ビットに対して, ビット8∼ビット15 (addr15
∼ addr8) を設定します。ダイレクトページレジスタ (DPR) は 8 ビット長で , リセット
した場合には "01H" がセットされます。読出しと書込みが可能です。
図 3.2-16 ダイレクトページレジスタ (DPR) による物理アドレスの生成
DTBレジスタ
AAAAAAAA
命令中の直接アドレス
CCCCCCCC
DPRレジスタ
BBBBBBBB
24bit
MSB
物理アドレス
AAAAAAAA
LSB
BBBBBBBB
CCCCCCCC
bit16 bit15
bit8 bit7
bit0
bit24
MSB:最上位ビット
LSB :最下位ビット
ダイレクトページレジスタ (DPR) の設定とデータアクセスの例を図 3.2-17 に示しま
す。
図 3.2-17 ダイレクトページレジスタ (DPR) の設定とデータアクセス例
命令実行結果
MOV S:56H,#5AH
上位8bit
DTBレジスタ
12H
DPRレジスタ
34H
MSB:最上位ビット
LSB :最下位ビット
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下位8bit
123455H
123457H
123459H
MSB
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123454H
5AH
123456H
123458H
LSB
55
第 3 章 CPU の機能
3.2 専用レジスタ
3.2.7
MB90495G Series
バンクレジスタ (PCB, DTB, USB, SSB, ADB)
バンクレジスタは , バンクアドレッシングで 24 ビットアドレスの最上位 8 ビットを
設定します。次の 5 つのレジスタで構成されます。
• プログラムバンクレジスタ (PCB)
• データバンクレジスタ (DTB)
• ユーザスタックバンクレジスタ (USB)
• システムスタックバンクレジスタ (SSB)
• アディショナルバンクレジスタ (ADB)
各バンクレジスタは , それぞれプログラム , データ , ユーザスタック , システムス
タック , およびアディショナルの , 各空間が配置されるメモリバンクを示します。
■ プログラムバンクレジスタ (PCB)
プログラムバンクレジスタ (PCB) は , プログラム (PC) 空間を設定するバンクレジスタ
です。
16M バイト全空間に分岐する , JMPP, CALLP, RETP, および RETI 命令 , ソフトウェア
割込み命令を実行 , またはハードウェア割込みおよび例外処理割込みが発生すると書
き換わります。
■ データバンクレジスタ (DTB)
データバンクレジスタ (DTB) は , データ (DT) 空間を設定するバンクレジスタです。
■ ユーザスタックバンクレジスタ (USB) , システムスタックバンクレジスタ (SSB)
ユーザスタックバンクレジスタ (USB) , システムスタックバンクレジスタ (SSB) は , ス
タック (SP) 空間を設定するバンクレジスタです。スタッグフラグ (CCR: S) の値によっ
て使用されるバンクレジスタが決定されます。
■ アディショナルバンクレジスタ (ADB)
アディショナルバンクレジスタ (ADB) は , アディショナル (AD) 空間を設定するバン
クレジスタです。
■ 各バンクの設定とデータアクセス
バンクレジスタは 8 ビット長であり , リセットした場合にプログラムバンクレジスタ
(PCB) は "FFH" にセットされ , その他のバンクレジスタは "00H" にセットされます。
プログラムバンクレジスタ (PCB) は , 読出し専用です。PCB 以外のバンクレジスタは ,
読出しと書込みが行えます。
<参照>
56
各バンクレジスタの動作については , 「3.1 メモリ空間」を参照してください。
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第 3 章 CPU の機能
3.3 汎用レジスタ
MB90495G Series
汎用レジスタ
3.3
汎用レジスタは , "000180H" ∼ "00037FH" の内蔵 RAM に , 16 ビット× 8 本を 1 バ
ンクとして割り当てたメモリブロックで , 以下の構成で使用できます。
• 汎用の 8 ビットレジスタ ( バイトレジスタ R0 ∼ R7)
• 16 ビットレジスタ ( ワードレジスタ RW0 ∼ RW7)
• 32 ビットレジスタ ( ロングワードレジスタ RL0 ∼ RL3)
■ 汎用レジスタの構成
汎用レジスタは , "000180H" ∼ "00037FH" の内蔵 RAM に 32 バンク存在し , 使用するバ
ンクをレジスタバンクポインタ (RP) で設定します。レジスタバンクポインタ (RP) を
読み出すことによって現在使用されているバンクが示されます。
レジスタバンクポインタ (RP) は , 汎用レジスタ各バンクの先頭アドレスを次式のよう
に決定します。
汎用レジスタの先頭アドレス =000180H+RP×10H
汎用レジスタバンクのメモリ空間内の配置と構成を図 3.3-1 に示します。
図 3.3-1 汎用レジスタバンクのメモリ空間内の配置と構成
内蔵RAM
:
:
0002B0H
レジスタバンク19
0002C0H
レジスタバンク20
0002D0H
0002E0H レジスタバンク21
:
:
:
:
:
:
000360H
レジスタバンク30
000370H
レジスタバンク 31
000380H
:
<注意>
CM44-10114-7
02C0H
RW0
バイト
アドレス
02C1H
02C2H
RW1
02C3H
02C4H
RW2
02C5H
02C6H
02C7H
02C8H
RW3
R1
R0
02CAH
R2
R3
02CCH
R4
R5
02CBH RW5
02CDH RW6
02CEH
R6
R7
02CFH RW7
バイト
アドレス
000180 H レジスタバンク0
000190 H
レジスタバンク1
0001A0H
0001B0H レジスタバンク2
RP
14H
LSB
16bit
02C9H RW4
RL0
RL1
RL2
RL3
MSB
変換式[000180H+RP×10H]
R0 ~ R7
:バイトレジスタ
RW0 ~ RW7:ワードレジスタ
RL0 ~ RL3 :ロングワードレジスタ
MSB :Most Significant Bit
LSB :Least Significant Bit
レジスタバンクポインタ (RP) は , リセットにより "00000B" がセットされます。
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57
第 3 章 CPU の機能
3.3 汎用レジスタ
MB90495G Series
■ レジスタバンク
レジスタバンクは汎用レジスタ ( バイトレジスタ R0 ∼ R7, ワードレジスタ RW0 ∼
RW7, ロングワードレジスタ RL0 ∼ RL3) として , 各種演算やポインタに使用できます。
ロングワードレジスタは , メモリの全空間を直接アクセスするリニア方式のアドレス
指定に使用できます。
汎用レジスタは , 通常の RAM と同様にリセットでは値が変わらず , リセット前の状態
が保持されます。ただし , 電源投入時は不定となります。
汎用レジスタの代表的な機能を表 3.3-1 に示します。
表 3.3-1 汎用レジスタの代表的な機能
レジスタ名
58
機 能
R0~R7
各種命令のオペランドとして使用
<注記>
R0 はバレルシフトのカウンタおよびノーマライズ ( 正規化 ) 命令の
カウンタとしても使用
RW0 ∼ RW7
アドレス指定に使用
各種命令のオペランドとして使用
<注記>
RW0 はストリング命令のカウンタとして使用
RL0 ∼ RL3
リニア方式のアドレス指定に使用
各種命令のオペランドとして使用
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第 3 章 CPU の機能
3.4 プリフィックスコード
MB90495G Series
3.4
プリフィックスコード
命令文の前にプリフィックスコードを挿入することにより , 命令の動作の一部を変
更することができます。プリフィックスコードには次の 3 種類があります。
• バンクセレクトプリフィックス (PCB, DTB, ADB, SPB)
• コモンレジスタバンクプリフィックス (CMR)
• フラグ変化抑止プリフィックス (NCC)
■ プリフィックスコード
● バンクセレクトプリフィックス (PCB, DTB, ADB, SPB)
バンクセレクトプリフィックスコード (PCB, DTB, ADB, SPB) を命令文の前に挿入す
ると , 命令文でアクセスされるメモリ空間を , アドレス指定方式と関係なく任意に設定
できます。
● コモンレジスタバンクプリフィックス (CMR)
汎用レジスタをアクセスする命令文の前に , コモンレジスタバンクプリフィックス
コード (CMR) を挿入すると , 現在のレジスタバンクポインタ (RP) の値に関係なく , そ
の命令文でアクセスされる汎用レジスタを "000180H" ∼ "00018FH" にあるコモンバン
ク ( レジスタバンクポインタが "0" の場合に選択されるレジスタバンク ) に変更できま
す。
● フラグ変化抑止プリフィックス (NCC)
コンディションコードレジスタの各種フラグを変化させる命令文の前に , フラグ変化
抑止プリフィックスコード (NCC) を挿入すると , 命令実行によるフラグ変化を抑止で
きます。
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59
第 3 章 CPU の機能
3.4 プリフィックスコード
3.4.1
MB90495G Series
バンクセレクトプリフィックス (PCB, DTB, ADB,
SPB)
バンクセレクトプリフィックスコードを命令文の前に挿入すると , 命令文でアクセ
スされるメモリ空間を , アドレス指定方式とは関係なく任意に選択できます。
■ バンクセレクトプリフィックス (PCB, DTB, ADB, SPB)
データアクセスの際に使用されるメモリ空間は , アドレス指定方式ごとに定められて
いますが , バンクセレクトプリフィックスコードを命令文の前に挿入すると , 命令文で
アクセスされるメモリ空間を , アドレス指定方式とは関係なく任意に選択できます。バ
ンクセレクトプリフィックスコードと , 選択されるメモリ空間を表 3.4-1 に示します。
表 3.4-1 バンクセレクトプリフィックス
バンクセレクトプリフィックス
選択される空間
PCB
プログラム空間
DTB
データ空間
ADB
アディショナル空間
SPB
スタックフラグ (CCR: S) が "0" の場合はユーザス
タック空間が , "1" の場合はシステムスタック空間が
選択されます。
バンクセレクトプリフィックスコード (PCB, DTB, ADB, SPB) を使用した場合に , 以下
のように例外的な動作を行う命令があります。
バンクセレクトプリフィックスコードの影響を受けない命令を表 3.4-2 に示し , 使用時
に注意すべき命令を表 3.4-3 に示します。
表 3.4-2 バンクセレクトプリフィックスの影響を受けない命令 ( 1 / 2 )
命令の種類
60
命 令
バンクセレクトプリフィッ
クスコードの効果
ストリング命令
MOVS
SCEQ
FILS
MOVSW
SCWEQ
FILSW
バンクセレクトプリフィッ
クスコードの有無にかかわ
らず , オペランドで指定さ
れたバンクレジスタが使用
されます。
スタック命令
PUSHW
POPW
バンクセレクトプリフィッ
クスコードの有無にかかわ
らず , S フラグが "0" の場合
はユーザスタックバンク
(USB) が , S フラグが "1" の
場合はシステムスタックバ
ンク (SSB) が使用されます。
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第 3 章 CPU の機能
3.4 プリフィックスコード
MB90495G Series
表 3.4-2 バンクセレクトプリフィックスの影響を受けない命令 ( 2 / 2 )
命令の種類
命 令
I/O アクセス命令
割込み復帰命令
MOV
MOVW
MOV
MOV
MOVB
SETB
BBC
WBTC
A,io
A,io
io,A
io,#imm8
A,io:bp
io:bp
io:bp,rel
io,bp
バンクセレクトプリフィッ
クスコードの効果
MOVX A,io
MOVW
MOVW
MOVB
CLRB
BBS
WBTS
io,A
io,#imm16
io:bp,A
io:bp
io:bp,rel
io:bp
RETI
バンクセレクトプリフィッ
クスコードの有無にかかわ
らず , I/O 空間 ("000000H" ∼
"0000FFH") がアクセスされ
ます。
バンクセレクトプリフィッ
クスコードの有無にかかわ
らず , システムスタックバ
ンク (SSB) が使用されます。
表 3.4-3 バンクセレクトプリフィックス使用時に注意すべき命令
命令の種類
CM44-10114-7
命 令
説明
フラグ変更命令
AND OR CCR,#imm8
CCR,#imm8
バンクセレクトプリフィックスコードの効
果が次の命令まで及びます。
ILM 設定命令
MOV ILM,#imm8
バンクセレクトプリフィックスコードの効
果が次の命令まで及びます。
PS 復帰命令
POPW PS
PS 復帰命令に対してはバンクセレクトプリ
フィックスコードを付加しないでくださ
い。
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第 3 章 CPU の機能
3.4 プリフィックスコード
3.4.2
MB90495G Series
コモンレジスタバンクプリフィックス (CMR)
汎用レジスタをアクセスする命令文の前に , コモンレジスタバンクプリフィックス
コード (CMR) を挿入すると , 現在のレジスタバンクポインタ (RP) の設定に関係な
く , その命令文でアクセスされる汎用レジスタを , "000180H" ∼ "00018FH" にある
コモンバンクに変更できます。
■ コモンレジスタバンクプリフィックス (CMR)
F2MC-16LX では , "000180H" ∼ "00018FH" にレジスタバンクポインタ (RP) の値に関わ
らず各タスクで共通にアクセスできるレジスタバンクとして " コモンバンク " を用意
しています。コモンバンクを利用することによって , 複数のタスク間でのデータ
交換が容易になります。
汎用レジスタをアクセスする命令文の前に , コモンレジスタバンクプリフィックス
コード (CMR) を挿入すると , 現在のレジスタバンクポインタ (RP) の値に関係なく , そ
の命令文でアクセスされるレジスタを , "000180H" ∼ "00018FH" にあるコモンバンク
(RP=0 のときに選択されるレジスタバンク ) に変更できます。
ただし , 表 3.4-4 に示す命令に対しては注意が必要です。
表 3.4-4 コモンレジスタバンクプリフィックス (CMR) 使用時に注意すべき命令
命令の種類
62
命令
説明
ストリング命令
MOVS
SCEQ
FILS
MOVSW
SCWEQ
FILSW
ストリング命令に対しては , コモンレジ
スタバンクプリフィックスコードを付加
しないでください。
フラグ変更命令
AND
OR
CCR,#imm8
CCR,#imm8
コモンレジスタバンクプリフィックス
コードの効果が , 次の命令まで及びます。
PS 復帰命令
POPW
PS
コモンレジスタバンクプリフィックス
コードの効果が , 次の命令まで及びます。
ILM 設定命令
MOV
ILM,#imm8
コモンレジスタバンクプリフィックス
コードの効果が , 次の命令まで及びます。
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CM44-10114-7
第 3 章 CPU の機能
3.4 プリフィックスコード
MB90495G Series
3.4.3
フラグ変化抑止プリフィックス (NCC)
コンディションコードレジスタの各種フラグを変化させる命令文の前に , NCC プリ
フィックスコードを挿入すると , 命令の実行に伴うフラグ変化を抑止できます。
■ フラグ変化抑止プリフィックス (NCC)
フラグ変化抑止プリフィックスコード (NCC) は , 不要なフラグ変化を抑止するために
用います。
各種フラグを変化させる命令文の前に, プリフィックスコード (NCC) を設定すると, 命
令の実行に伴うフラグ変化を抑止できます。抑止されるフラグは次のものです。
• スティッキィビットフラグ (CCR: T)
• ネガティブフラグ (CCR: N)
• ゼロフラグ (CCR: Z)
• オーバフローフラグ (CCR: V)
• キャリーフラグ (CCR: C)
ただし , 表 3.4-5 に示す命令に対しては注意が必要です。
表 3.4-5 フラグ変化抑止プリフィックス (NCC) の使用時に注意すべき命令
命令の種類
CM44-10114-7
命 令
MOVSW
SCWEQ
FILSW
説 明
ストリング命令
MOVS
SCEQ
FILS
フラグ変更命令
AND
OR
CCR,#imm8
CCR,#imm8
フラグ変化抑止プリフィックスコードの
有無にかかわらず , コンディションコー
ドレジスタ (CCR) は命令文の実行によっ
て変化します。
フラグ変化抑止プリフィックスコードの
効果は , 次の命令まで及びます。
PS 復帰命令
POPW
PS
フラグ変化抑止プリフィックスコードの
有無にかかわらず , コンディションコー
ドレジスタ (CCR) は命令文の実行によっ
て変化します。
フラグ変化抑止プリフィックスコードの
効果は , 次の命令まで及びます。
ILM 設定命令
MOV
ILM,#imm8
フラグ変化抑止プリフィックスコードの
効果が , 次の命令まで及びます。
割込み命令
割込み復帰命令
INT #vct8
INT
addr16
RETI
INT9
INTP
addr24
フラグ変化抑止プリフィックスコードの
有無にかかわらず , コンディションコー
ドレジスタ (CCR) は命令文の実行によっ
て変化します。
コンテキスト
スイッチ命令
JCTX
@A
ストリング命令に対しては , フラグ変化
抑止プリフィックスコードを付加しない
でください。
フラグ変化抑止プリフィックスコードの
有無にかかわらず , コンディションコー
ドレジスタ (CCR) は命令文の実行によっ
て変化します。
FUJITSU SEMICONDUCTOR LIMITED
63
第 3 章 CPU の機能
3.4 プリフィックスコード
3.4.4
MB90495G Series
プリフィックスコードに関する制約
プリフィックスコードを使用する場合 , 次のような制約があります。
• プリフィックスコードや割込み抑止命令の実行中には , 割込み要求を受け付けま
せん。
• 割込み抑止命令文の前にプリフィックスコードを挿入した場合 , プリフィックス
コードの効果が遅延します。
• 競合するプリフィックスコードが連続した場合 , 最後のプリフィックスコードが
有効になります。
■ プリフィックスコードと割込み抑止命令
割込み抑止命令とプリフィックスコードには , 次のような制約があります。
表 3.4-6 プリフィックスコードと割込み抑止命令
プリフィックス
コード
PCB
DTB
ADB
SPB
CMR
NCC
割込み要求を受け付けな
い命令
割込み抑止命令 ( プリフィックスコードの
効果を遅延させる命令 )
MOV
OR
AND
POPW
ILM,#imm8
CCR,#imm8
CCR,#imm8
PS
● 割込みの抑止
プリフィックスコードや割込み抑止命令の実行中は , 割込み要求が発生しても受け付
けられません。プリフィックスコードや割込み抑止命令実行後 , 他の命令が実行される
と , 割込み処理が行われます。
図 3.4-1 割込みの抑止
割込抑止命令
・・・・・・・・・・・・・・・
割込要求発生
64
(a)
・・・
割込受付け (a)普通の命令
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CM44-10114-7
第 3 章 CPU の機能
3.4 プリフィックスコード
MB90495G Series
● プリフィックスコードの効果遅延
割込み抑止命令の前にプリフィックスコードを挿入した場合 , プリフィックスコード
の効果は , 割込み抑止命令の次の命令に対して有効となります。
図 3.4-2 割込み抑止命令とプリフィックスコード
割込抑止命令
MOV A,FFH
NCC
・・・・
MOV ILM,#imm8
ADD A,01H
CCR:XXX10XXB
CCR:XXX10XXB
NCCによりCCRは変化しません
■ プリフィックスコードの連続
競合するプリフィックスコード (PCB, ADB, DTB, SPB) が連続している場合 , 最後のプ
リフィックスコードが有効になります。
図 3.4-3 プリフィックスコードの連続
プリフィックスコード
・・・
ADB
DTB
PCB
ADD A,01H
・・・
プリフィックスコードは
PCBが有効になります
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65
第 3 章 CPU の機能
3.5 割込み
3.5
MB90495G Series
割込み
F2MC-16LX にはイベントなどが発生したとき , 現在実行中の処理を中断して , 別に
定義したプログラムへ制御を移す 4 つの割込み機能があります。
• ハードウェア割込み
• ソフトウェア割込み
• 拡張インテリジェント I/O サービス (EI2OS) による割込み
• 例外処理
■ 割込みの種類と機能
● ハードウェア割込み
周辺機能からの割込み要求に対して , ユーザの定義した割込み処理用プログラムへ制
御を移行します。
● ソフトウェア割込み
ソフトウェア割込み専用の命令 (INT 命令など ) の実行によって , ユーザの定義した割
込み処理用プログラムへ制御を移行します。
● 拡張インテリジェント I/O サービス (EI2OS) による割込み
拡張インテリジェントI/Oサービス (EI2OS) は周辺機能とメモリ間の自動データ転送機
能です。EI2OS の起動時の設定プログラムと終了プログラムを作成するだけで , データ
転送を行うことができます。データ転送処理を終了すると , 自動的に割込み処理プログ
ラムを実行します。
拡張インテリジェント I/O サービス (EI2OS) による割込みは , 上記のハードウェア割込
みの一種です。
● 例外処理
例外処理は , 命令間で例外事項 ( 未定義命令の実行 ) の発生が検出された場合に , 通常
処理を中断して行われます。上記のソフトウェア割込み命令の "INT10" と等価です。
66
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第 3 章 CPU の機能
3.5 割込み
MB90495G Series
■ 割込み動作
割込みの起動および復帰処理を図 3.5-1 に示します。
図 3.5-1 割込み動作の概略フロー
START
メインプログラム
YES
有効な割込要求
があるか?
ストリング系*
NO
命令実行中
割込起動/復帰処理
次の命令の取込みと
デコード
YES
EI2OSを起動する?
EI2OS
NO
YES
INT命令か?
NO
EI2OS処理
ソフトウェア
割込/
例外処理
システムスタックへ
専用レジスタ退避
ハードウェア
割込み
ハードウェア割込
受付け禁止(I=0)
YES
指定回数終了か?
または,周辺機能からの
終了要求があるか?
システムスタックへ
専用レジスタ退避
NO
CPU割込処理レベル
(ILM)更新
YES
RETI命令か?
NO
通常命令実行
割込復帰
処理
システムスタックから
専用レジスタが復帰し,
割込処理を呼び出す前
の処理へ復帰
割込ベクタを
読み出してPC,PCB
を更新し,割込処理
へ分岐
ストリング系*
命令の繰返し完了か?
NO
YES
PC更新で次命令へ
ポインタ移動
*:ストリング系命令の実行中は,1ステップごとに割込判定を行います。
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67
第 3 章 CPU の機能
3.5 割込み
MB90495G Series
割込み要因と割込みベクタ
3.5.1
F2MC-16LX には , 256 種類の割込み要因に対応するベクタテーブルが用意されてい
ます。
■ 割込みベクタ
割込み処理の際に参照される割込みベクタテーブルは , メモリ領域の最上位アドレス
("FFFC00H" ∼ "FFFFFFH") に割り当てられています。割込みベクタは , 拡張インテリ
ジェント I/O サービス (El2OS) , 例外処理 , ハードウェアおよびソフトウェア割込みで ,
同じ領域を共有しています。
• ソフトウェア割込みは , 割込み (INT0 ∼ INT255) を使用します。
• ハードウェア割込みでは , 各周辺機能に対し , 割込みベクタと割込み制御レジスタ
(ICR) が固定されています。
割込み番号と割込みベクタの割当てを表 3.5-1 に示します。
表 3.5-1 割込みベクタ一覧表
ソフトウェア
割込み命令
ベクタア
ドレス L
ベクタアド
レス M
ベクタアド
レス H
モードデー
タ
割込み
No.
ハードウェア割込み
INT0
FFFFFCH
FFFFFDH
FFFFFEH
未使用
#0
なし
:
:
:
:
:
:
:
INT7
FFFFE0H
FFFFE1H
FFFFE2H
未使用
#7
なし
INT8
FFFFDCH
FFFFDDH
FFFFDEH
FFFFDFH
#8
(RESET ベクタ )
INT9
FFFFD8H
FFFFD9H
FFFFDAH
未使用
#9
なし
INT10
FFFFD4H
FFFFD5H
FFFFD6H
未使用
#10
<例外処理>
INT11
FFFFD0H
FFFFD1H
FFFFD2H
未使用
#11
周辺機能の割込み #0
INT12
FFFFCCH
FFFFCDH
FFFFCEH
未使用
#12
周辺機能の割込み #1
INT13
FFFFC8H
FFFFC9H
FFFFCAH
未使用
#13
周辺機能の割込み #2
INT14
FFFFC4H
FFFFC5H
FFFFC6H
未使用
#14
周辺機能の割込み #3
:
:
:
:
:
:
:
INT254
FFFC04H
FFFC05H
FFFC06H
未使用
#254
なし
INT255
FFFC00H
FFFC01H
FFFC02H
未使用
#255
なし
<参考>
68
使われない割込みベクタは , 例外処理などのアドレスに設定することを推奨します。
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第 3 章 CPU の機能
3.5 割込み
MB90495G Series
■ 割込み要因と割込みベクタ・割込み制御レジスタ
ソフトウェア割込みを除く割込み要因 , 割込みベクタ , 割込み制御レジスタの関係を表
3.5-2 に示します。
表 3.5-2 割込み要因と割込みベクタ・割込み制御レジスタ ( 1 / 2 )
割込み要因
El2OS
対応
割込みベクタ
番号
割込み制御レジスタ
アドレス
ICR
アドレス
優先度
*3
リセット
×
#08
08H
FFFFDCH
−
−
高い
INT9 命令
×
#09
09H
FFFFD8H
−
−
↑
例外処理
×
#10
0AH
FFFFD4H
−
−
CAN コントローラ受信完了 (RX)
×
#11
0BH
FFFFD0H
ICR00
FFFFCCH
0000B0H(*1)
ICR01
0000B1H
ICR02
0000B2H(*1)
ICR03
0000B3H(*1)
ICR04
0000B4H(*1)
ICR05
0000B5H(*2)
ICR06
0000B6H(*1)
ICR07
0000B7H(*1)
ICR08
0000B8H(*1)
ICR09
0000B9H(*1)
ICR10
0000BAH(*1)
CAN コントローラ送信完了 (TX) /
ノードステータス遷移 (NS)
×
#12
0CH
予約
×
#13
0DH
FFFFC8H
予約
×
#14
0EH
FFFFC4H
外部割込み (INT0/INT1)
△
#15
0FH
FFFFC0H
タイムベースタイマ
×
#16
10H
FFFFBCH
16 ビットリロードタイマ 0
△
#17
11H
FFFFB8H
8/10 ビット A/D コンバータ
△
#18
12H
FFFFB4H
16 ビットフリーランタイマ
オーバフロー
△
#19
13H
FFFFB0H
外部割込み (INT2/INT3)
△
#20
14H
FFFFACH
予約
×
#21
15H
FFFFA8H
PPG タイマ ch0,ch1 アンダフロー
×
#22
16H
FFFFA4H
インプットキャプチャ 0 取込み
△
#23
17H
FFFFA0H
外部割込み (INT4/INT5)
△
#24
18H
FFFF9CH
インプットキャプチャ 1 取込み
△
#25
19H
FFFF98H
PPG タイマ ch2,ch3 アンダフロー
×
#26
1AH
FFFF94H
外部割込み (INT6/INT7)
△
#27
1BH
FFFF90H
時計タイマ
△
#28
1CH
FFFF8CH
予約
×
#29
1DH
FFFF88H
インプットキャプチャ 2 取込み
インプットキャプチャ 3 取込み
×
#30
1EH
FFFF84H
予約
×
#31
1FH
FFFF80H
20H
FFFF7CH
予約
CM44-10114-7
×
#32
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69
第 3 章 CPU の機能
3.5 割込み
MB90495G Series
表 3.5-2 割込み要因と割込みベクタ・割込み制御レジスタ ( 2 / 2 )
割込み要因
El2OS
対応
割込みベクタ
番号
#33
21H
FFFF78H
予約
×
#34
22H
FFFF74H
予約
×
#35
23H
FFFF70H
16 ビットリロードタイマ 1
○
#36
24H
FFFF6CH
UART1 受信
◎
#37
25H
FFFF68H
UART1 送信
△
#38
26H
FFFF64H
UART0 受信
◎
#39
27H
FFFF60H
UART0 送信
△
#40
28H
FFFF5CH
フラッシュメモリ
×
#41
29H
FFFF58H
遅延割込み発生モジュール
×
#42
2AH
ICR
アドレス
ICR11
0000BBH(*1)
ICR12
0000BCH(*1)
ICR13
0000BDH(*1)
ICR14
0000BEH(*1)
ICR15
0000BFH(*1)
アドレス
×
予約
割込み制御レジスタ
FFFF54H
優先度
*3
↓
低い
○ : 使用可能
× : 使用不可
◎ : 使用可能 , El2OS 停止機能付
△ : ICR を共有する割込み要因を使用しないとき使用可能
* 1:
• ICR レジスタを共用している周辺機能は , 割込みレベルが同一になります。
• ICR レジスタを共用している周辺機能で拡張インテリジェント I/O サービスを使用する場合は , どちらか一
方しか利用できません。
• ICR レジスタを共用している周辺機能の場合 , 片方で拡張インテリジェント I/O サービスを指定すると , も
う一方での割込みの使用はできなくなります。
* 2: 16 ビットリロードタイマだけ El2OS に対応しています。PPG は El2OS に対応していませんので , 16 ビッ
トリロードタイマで El2OS を使用する場合には , PPG を割込み禁止にしてください。
* 3: 同時に同じレベルの割込みが発生した場合の優先度です。
70
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CM44-10114-7
第 3 章 CPU の機能
3.5 割込み
MB90495G Series
3.5.2
割込み制御レジスタと周辺機能
割込み制御レジスタ (ICR00 ∼ ICR15) は , 割込みコントローラ内にあり , 割込み機
能を持つすべての周辺機能に対応します。割込みと拡張インテリジェント I/O サー
ビス (EI2OS) を制御します。
■ 割込み制御レジスタ一覧
割込み制御レジスタと対応する周辺機能の一覧を表 3.5-3 に示します。
表 3.5-3 割込み制御レジスタ一覧
アドレス
CM44-10114-7
レジスタ
略称
対応する周辺機能
0000B0H
割込み制御レジスタ 00
ICR00
CAN コントローラ
0000B1H
割込み制御レジスタ 01
ICR01
予約
0000B2H
割込み制御レジスタ 02
ICR02
外部割込み INT0/INT1
タイムベースタイマ
0000B3H
割込み制御レジスタ 03
ICR03
16 ビットリロードタイマ 0
A/D コンバータ
0000B4H
割込み制御レジスタ 04
ICR04
入出力タイマ
外部割込み INT2/INT3
0000B5H
割込み制御レジスタ 05
ICR05
PPG0/1
0000B6H
割込み制御レジスタ 06
ICR06
インプットキャプチャ 0
外部割込み INT4/INT5
0000B7H
割込み制御レジスタ 07
ICR07
インプットキャプチャ 1
PPG2/3
0000B8H
割込み制御レジスタ 08
ICR08
外部割込み INT6/INT7
時計タイマ
0000B9H
割込み制御レジスタ 09
ICR09
インプットキャプチャ 2/3
0000BAH
割込み制御レジスタ 10
ICR10
予約
0000BBH
割込み制御レジスタ 11
ICR11
予約
0000BCH
割込み制御レジスタ 12
ICR12
16 ビットリロードタイマ 1
0000BDH
割込み制御レジスタ 13
ICR13
UART1
0000BEH
割込み制御レジスタ 14
ICR14
UART0
0000BFH
割込み制御レジスタ 15
ICR15
フラッシュメモリ
遅延割込み
FUJITSU SEMICONDUCTOR LIMITED
71
第 3 章 CPU の機能
3.5 割込み
MB90495G Series
割込み制御レジスタ (ICR) には , それぞれ次に示す 4 つの機能があります。
割込み制御レジスタ (ICR) は , 書込み時と読出し時で一部機能が異なります。
• 対応する周辺機能の割込みレベルの設定
• 対応する周辺機能の割込みを通常割込みにするか , 拡張インテリジェント I/O サー
ビスにするかの選択
• 拡張インテリジェント I/O サービス (EI2OS) のチャネルの選択
• 拡張インテリジェント I/O サービス (EI2OS) の終了状態の表示
<注意>
72
割込み制御レジスタ (ICR) に対するリードモディファイライト系命令でのアクセス
は , 誤動作を引き起こしますので行わないでください。
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CM44-10114-7
第 3 章 CPU の機能
3.5 割込み
MB90495G Series
割込み制御レジスタ (ICR00 ∼ ICR15)
3.5.3
割込み制御レジスタの機能を以下に示します。
■ 割込み制御レジスタ (ICR00 ∼ ICR15)
割込み制御レジスタは書込みと読出しの場合では , 一部の機能が異なります。
図 3.5-2 割込み制御レジスタ (ICR00 ∼ ICR15) 書込み時の機能
書込み時
7
6
5
4
3
2
1
0
リセット値
00000111
W
W
W
B
W R/W R/W R/W R/W
bit2
IL2
0
0
0
0
1
1
1
1
bit1
IL1
0
0
1
1
0
0
1
1
bit0
IL0
0
1
0
1
0
1
0
1
割込レベル設定ビット
割込レベル0(最強)
割込レベル7(割込みなし)
bit3
ISE
0
1
割込発生時に通常の割込処理を起動
割込発生時にEl2OSを起動
bit7
bit6
El2OS許可ビット
bit5
bit4
ICS3 ICS2 ICS1 ICS0
R/W :リード ・ライト 可能
W
:ライトオンリー
:リセット値
CM44-10114-7
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
El2OSチャネル選択ビット
チャネル
ディスクリプタアドレス
0
000100H
000108H
1
000110H
2
3
4
5
6
7
8
9
10
11
12
13
14
15
FUJITSU SEMICONDUCTOR LIMITED
000118H
000120H
000128H
000130H
000138H
000140H
000148H
000150H
000158H
000160H
000168H
000170H
000178H
73
第 3 章 CPU の機能
3.5 割込み
MB90495G Series
図 3.5-3 割込み制御レジスタ (ICR00 ∼ ICR15) 読出し時の機能
読出し時
7
6
5
4
-
-
R
R
3
2
1
0
リセット値
XX000111
bit2
IL2
0
0
0
0
1
1
1
1
R/W
W
-
X
74
B
R/W R/W R/W R/W
:リード ・ライト 可能
:ライトオンリー
:未定義
:不定
:リセット値
bit1
IL1
0
0
1
1
0
0
1
1
bit0
IL0
0
1
0
1
0
1
0
1
割込レベル設定ビット
割込レベル0(最強)
割込レベル7(割込みなし)
bit3
ISE
0
1
割込発生時に通常の割込処理を起動
割込発生時にEl2OSを起動
bit5
bit4
S1
0
0
1
1
S0
0
1
0
1
El2OS許可ビット
El2OSステータスビット
El2OS動作中または非起動時
カウント終了による停止状態
予約
周辺機器からの要求による停止状態
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第 3 章 CPU の機能
3.5 割込み
MB90495G Series
割込み制御レジスタの機能
3.5.4
割込み制御レジスタ (ICR00 ∼ ICR15) は , 次に示す 4 つの機能を持つビットで構成
されています。
• 割込みレベル設定ビット (IL2 ∼ IL0)
• 拡張インテリジェント I/O サービス (EI2OS) 許可ビット (ISE)
• 拡張インテリジェント I/O サービス (EI2OS) チャネル選択ビット (ICS3 ∼ ICS0)
• 拡張インテリジェント I/O サービス (EI2OS) ステータスビット (S1 ∼ S0)
■ 割込み制御レジスタ (ICR) のビット構成
割込み制御レジスタ (ICR) のビット構成は次のとおりです。
図 3.5-4 割込み制御レジスタ (ICR) の構成
割込制御レジスタ(ICR)書込み時の構成
bit7 6
5
4
3
ICS3 ICS2 ICS1 ICS0 ISE
W
2
1
bit0
IL2
IL1
IL0
W
W
W
W
W
W
W
割込制御レジスタ(ICR)読出し時の構成
bit7 6
5
4
3
2
1
bit0
R :リードオンリー
W :ライトオンリー
- :未定義
<参考>
CM44-10114-7
-
-
S1
S0
ISE
IL2
IL1
IL0
-
-
R
R
R
R
R
R
リセット値
00000111B
リセット値
XX000111B
• チャネル選択ビット (ICR: ICS3 ∼ 0) の設定は , 拡張インテリジェント I/O サービ
ス (El2OS) を起動する場合にのみ有効となります。El2OS を起動する場合は
El2OS 許可ビット (ICR: ISE) に "1" を設定し , 起動しない場合は El2OS 許可ビッ
トに "0" を設定してください。
• チャネル選択ビット (ICR: ICS3 ∼ 0) は書込み時のみ , El2OS ステータスビット
(ICR: S1, S0) は読出し時のみ , それぞれ有効です。
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75
第 3 章 CPU の機能
3.5 割込み
MB90495G Series
■ 割込み制御レジスタの機能
● 割込みレベル設定ビット (IL2 ∼ IL0)
対応する周辺機能の割込みレベルを設定します。リセットした場合にはレベル 7 (IL2
∼ 0="111B": 割込みなし ) にセットされます。
割込みレベル設定ビットと各割込みレベルとの関係を表 3.5-4 に示します。
表 3.5-4 割込みレベル設定ビットと割込みレベルの対応
IL2
IL1
IL0
割込みレベル
0
0
0
0 ( 最強割込み )
0
0
1
↑
0
1
0
0
1
1
1
0
0
1
0
1
↓
1
1
0
6 ( 最弱割込み )
1
1
1
7 ( 割込みなし )
● 拡張インテリジェント I/O サービス (EI2OS) 許可ビット (ISE)
ISE ビットに "1" を設定した場合に割込みが発生すると EI2OS が起動され , "0" を設定
した場合に割込みが発生すると通常の割込み処理が起動されます。EI2OS の終了条件
が成立した場合 ( ステータスビット S1, S0 が "00B" 以外 ) は , ISE ビットはクリアされ
ます。対応する周辺機能に EI2OS の機能がない場合は , プログラムによって "0" を設定
する必要があります。ISE ビットはリセットした場合には "0" がセットされます。
● 拡張インテリジェント I/O サービス (EI2OS) チャネル選択ビット (ICS3 ∼ ICS0)
EI2OS のチャネルを設定します。チャネル選択ビット (ICR: ICS3 ∼ 0) の設定値によっ
て , EI2OS ディスクリプタのアドレスが設定されます。リセットした場合には "0000B"
がセットされます。
EI2OS チャネル選択ビットとディスクリプタアドレスの対応を表 3.5-5 に示します。
表 3.5-5 EI2OS チャネル選択ビットとディスクリプタアドレスの対応 ( 1 / 2 )
76
ICS3
ICS2
ICS1
ICS0
セレクトされるチャネル
ディスクリプタアドレス
0
0
0
0
0
000100H
0
0
0
1
1
000108H
0
0
1
0
2
000110H
0
0
1
1
3
000118H
0
1
0
0
4
000120H
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CM44-10114-7
第 3 章 CPU の機能
3.5 割込み
MB90495G Series
表 3.5-5 EI2OS チャネル選択ビットとディスクリプタアドレスの対応 ( 2 / 2 )
ICS3
ICS2
ICS1
ICS0
セレクトされるチャネル
ディスクリプタアドレス
0
1
0
1
5
000128H
0
1
1
0
6
000130H
0
1
1
1
7
000138H
1
0
0
0
8
000140H
1
0
0
1
9
000148H
1
0
1
0
10
000150H
1
0
1
1
11
000158H
1
1
0
0
12
000160H
1
1
0
1
13
000168H
1
1
1
0
14
000170H
1
1
1
1
15
000178H
● 拡張インテリジェント I/O サービス (EI2OS) ステータスビット (S1, S0)
EI2OS 終了した際に S1, S0 ビットを読み出すと , 動作状態や終了状態を確認することが
できます。リセットした場合には "00B" がセットされます。
EI2OS ステータスビット (ICR: S1, S0) と EI2OS ステータスの関係を表 3.5-6 に示しま
す。
表 3.5-6 EI2OS ステータスビットと EI2OS ステータスの関係
CM44-10114-7
S1
S0
0
0
EI2OS 動作中あるいは非起動時
0
1
カウント終了による停止状態
1
0
予約
1
1
周辺機能からの要求による停止状態
EI2OS ステータス
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77
第 3 章 CPU の機能
3.5 割込み
3.5.5
MB90495G Series
ハードウェア割込み
ハードウェア割込みは , 周辺機能からの割込み要求に対応して , 実行中のプログラム
処理を一時中断し , ユーザが定義した割込み処理用プログラムに制御を移行します。
拡張インテリジェント I/O サービス (EI2OS) に対応しています。
■ ハードウェア割込み
● ハードウェア割込みの機能
ハードウェア割込みでは , 周辺機能からの割込み要求の割込みレベル (IR: IL) と , 割込
みレベルマスクレジスタ (PS: ILM) が比較され , また割込み許可フラグ (CCR: I) の状態
が参照され , 割込みが受け付けられるか判定が行われます。
ハードウェア割込みが受け付けられると , 自動的に CPU 内部のレジスタ類はシステム
スタックへ退避され , 受け付けた割込みの割込みレベルを割込みレベルマスクレジス
タ (ILM) に格納した後 , 対応する割込みベクタへ分岐します。
● 多重割込み
ハードウェア割込みは多重起動できます。
● 拡張インテリジェント I/O サービス (EI2OS)
EI2OS 機能が終了すると , 通常の割込み処理が発生します。EI2OS は多重に起動される
ことはなく , EI2OS 処理中は , 他の割込み要求 , および他の EI2OS 要求はすべて保留さ
れます。
● 外部割込み
外部割込み ( ウェイクアップ割込みを含む ) は , 周辺機能 ( 割込み要求検出回路 ) を通
じて , ハードウェア割込みとして受け付けられます。
● 割込みベクタ
割込み処理中に参照される割込みベクタテーブルは, メモリの"FFFC00H"∼"FFFFFFH"
に配置されていて , ソフトウェア割込みと共用されています。
78
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第 3 章 CPU の機能
3.5 割込み
MB90495G Series
■ ハードウェア割込みの構造
ハードウェア割込みに関連する機構は , 次の 4 つの部分に分かれます。
ハードウェア割込みを起動する場合は, あらかじめプログラムでこの4カ所を設定する
必要があります。
表 3.5-7 ハードウェア割込みに関連する機構
ハードウェア割込みに関する機構
機 能
周辺機能
割込み許可ビット , 割込み要求ビット
周辺機能からの割込み要求の制御
割込み
コントローラ
割込み制御レジスタ (ICR)
割込みレベルの設定および El2OS
の制御
割込み許可フラグ (I)
割込み許可状態の識別
割込みレベルマスクレジスタ (ILM)
要求割込みレベルと現割込みレベ
ルの比較
マイクロコード
割込みルーチンの実行
割込みベクタテーブル
割込み処理時の分岐先のアドレス
を格納
CPU
メモリ上の
"FFFC00H" ∼
"FFFFFFH"
■ ハードウェアの割込み抑止
ハードウェア割込みは , 以下の条件において , 割込み受付が抑止されます。
● I/O 領域の周辺機能制御レジスタへの書込み中のハードウェア割込み抑止
周辺機能制御レジスタへの書込み中はハードウェア割込みは受け付けられません。こ
れは各リソースの割込み制御レジスタ関係の書換え中に発生した割込み要求に対して,
CPU が割込み関係で誤動作を起こさないようにするためです。
周辺機能制御レジスタへの書込み中のハードウェア割込み動作について図 3.5-5 に示
します。
図 3.5-5 周辺機能制御レジスタへの書込み中のハードウェア割込み要求
周辺機能制御レジスタへの書込命令
・・・・・
MOV A,#08
MOV io,A
ここで割込
要求発生
CM44-10114-7
MOV A,2000H
割込処理に
移行しない
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割込処理
割込処理に
移行する
79
第 3 章 CPU の機能
3.5 割込み
MB90495G Series
● 割込み抑止命令のハードウェア割込み抑止
ハードウェア割込み抑止命令を表 3.5-8 に示します。
ハードウェア割込み抑止命令実行中にハードウェア割込みが発生した場合は , ハード
ウェア割込み抑止命令処理後 , 他の命令が実行された後に割込み処理が行われます。
表 3.5-8 ハードウェア割込み抑止命令
プリフィックスコード
割込み要求を受け付け
ない命令
PCB
DTB
ADB
SPB
CMR
NCC
割込み抑止命令
MOV
ILM,#imm8
OR
CCR,#imm8
AND
CCR,#imm8
POPW PS
● ソフトウェア割込み実行中のハードウェア割込み抑止
ソフトウェア割込みを起動した場合は , 割込み許可フラグ (CCR: I) は "0" にクリアされ
るため , 割込み禁止になります。
80
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第 3 章 CPU の機能
3.5 割込み
MB90495G Series
3.5.6
ハードウェア割込みの動作
ハードウェア割込み要求発生から , 割込み処理完了までの動作について説明します。
■ ハードウェア割込みの起動
● 周辺機能の動作 ( 割込み要求の発生 )
ハードウェア割込み要求機能を持つ周辺機能には , 割込みの要求発生を示す「割込み要
求フラグ」と , 割込み要求の許可 / 禁止を選択する「割込み許可フラグ」が備わってい
ます。割込み要求フラグは周辺機能固有のイベントの発生によりセットされ , 割込み許
可フラグが「許可」の場合 , 割込みコントローラへ割込み要求を発生します。
● 割込みコントローラの動作 ( 割込み要求の制御 )
割込みコントローラは , 同時に発生した割込み要求の各割込みレベル (ICR: IL2 ∼ 0) を
比較し , 最も強いレベルの要求 (IL 設定値の最も小さいもの ) を採択して CPU に通知
します。同一レベルの要求が複数あった場合には , 割込み番号の小さい要求が優先され
ます。
● CPU の動作 ( 割込み要求の受け付けと割込み処理 )
CPU は受け取った割込みレベル (ICR: IL2 ∼ 0) と割込みレベルマスクレジスタ (ILM)
を比較し , 割込みレベル (IL) が割込みレベルマスクレジスタ (ILM) の値よりも小さく ,
なおかつ割込みが許可 (CCR: I=1) されている場合に, 現在実行中の命令終了後, 割込み
処理マイクロコードを発生します。
割込み処理マイクロコードの先頭で , El2OS 許可ビット (ICR: ISE) が参照され , "0" に設
定していた場合は通常の割込み処理が実行され , "1" に設定していた場合には EI2OS が
起動されます。
割込み処理では , 最初にシステムスタック (SSB と SSP の示すシステムスタック空間 )
へ専用レジスタ (A, DPR, ADB, DTB, PCB, PC, PS) の内容が退避されます。
次に , 発生した割込みに対応するベクタテーブルのアドレスがプログラムカウンタ
(PCB, PC) にロードされ , 割込みレベルマスクレジスタ (ILM) の更新 , スタックフラグ
(CCR: S) の "1" へのセットが行われます。
■ ハードウェア割込みからの復帰
割込み処理プログラムにおいて , 割込み要因となった周辺機能の割込み要求フラグを
クリアし , RETI 命令を実行すると , システムスタックに退避した専用レジスタのデー
タが元に戻され , 割込み処理へ移行する前に実行していた処理に復帰します。
割込み要求フラグをクリアすることによって , 周辺機能が割込みコントローラへ出力
していた割込み要求が取り下げられます。
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81
第 3 章 CPU の機能
3.5 割込み
MB90495G Series
■ ハードウェア割込みの動作
ハードウェア割込みの発生から割込み処理完了までの動作を図 3.5-6 に示します。
図 3.5-6 ハードウェア割込みの動作
内部バス
(7)
PS
PS,PC・・
マイクロコード
IR
F2MC-16LXCPU
(6)
I
ILM
チェック
(5)
比較器
(4)
(3)
他の周辺機能
・
・
・
割込要求を発生した周辺機能
許可FF
(8)
要因FF
(1)
AND
レベル
比較器
割込
レベルIL
(2)
割込コントローラ
RAM
IL :割込制御レジスタ(ICR)の割込レベル設定ビット
PS :プロセッサステータス
I
:割込許可フラグ
ILM :割込レベルマスクレジスタ
IR :インストラクションレジスタ
FF :フリップフロップ
1. 周辺機能で割込み要求が発生します。
2. 周辺機能内の割込み許可ビットを割込み許可に設定していた場合に , 周辺機能から
割込みコントローラへ割込み要求を出力します。
3. 割込み要求を受け取った割込みコントローラでは , 同時に要求のあった割込みの優
先順位が判定され , 該当する割込み要求に対応する割込みレベル (IL) が CPU に通知
されます。
4. CPU では , 割込みコントローラから要求のあった割込みレベル (IL) と , 割込みレベ
ルマスクレジスタ (ILM) が比較されます。
5. 割込みレベルマスクレジスタ (ILM) より優先順位が高い割込み要求であった場合 ,
割込み許可フラグ (CCR: I) がチェックされます。
6. 割込み許可フラグで割込みが許可 (CCR: I=1) されている場合 , 現在実行中の命令の
処理が終了した後に , 要求された割込みレベル (IL) が割込みレベルマスクレジスタ
(ILM) に設定されます。
7. 専用レジスタの内容が退避され , 割込み処理へ移行します。
8. 割込み処理がプログラムによって , 周辺機能で発生した割込み要求をクリアし , 割
込み復帰命令 (RETI) を実行することで割込み処理が終了します。
82
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第 3 章 CPU の機能
3.5 割込み
MB90495G Series
ハードウェア割込み使用手順
3.5.7
ハードウェア割込みを使用するには , システムスタック領域 , 周辺機能 , および割込
み制御レジスタ (ICR) などの設定が必要です。
■ ハードウェア割込み使用手順
ハードウェア割込み使用手順の一例を図 3.5-7 に示します。
図 3.5-7 ハードウェア割込み使用手順
スタート
(1) システムスタック領域の設定
割込み処理プログラム
(2) 周辺機能の割込みの設定
(3) 割込みコントローラ内の
ICRの設定
(4) 周辺機能の動作開始設定
割込み許可ビットを許可
に設定
(5)
スタック処理
割込みベクタへ分岐
(7)
ハードウェア
による処理
PS内のILM,Iの設定
(8)
周辺機能への割込み
に対する処理
(割込み処理の実行)
(9)
割込み要求のクリア
(10)
割込み復帰命令(RETI)
メインプログラム
(6)
割込み要求発生
メインプログラム
1. システムスタック領域の設定を行う。
2. 割込み要求機能を持つ周辺機能の割込みの設定を行う。
3. 割込みコントローラの割込み制御レジスタ (ICR) を設定する。
4. 周辺機能を動作開始状態にし , 割込み許可ビットを「許可」に設定する。
5. 割込みレベルマスクレジスタ (ILM) と割込み許可フラグ (CCR: I) を割込みを受け
付けられるように設定 (CCR: I=1) する。
6. 周辺機能の割込み発生で , ハードウェア割込み要求が発生する。
7. 割込みコントローラで , 専用レジスタの退避が行われ , 割込み処理に移行する。
8. 割込み処理で , 割込み発生に対するプログラムを実行する。
9. 周辺機能の割込み要求を解除する。
10.割込み復帰命令 (RETI) を実行し , 移行前のプログラムに復帰する。
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83
第 3 章 CPU の機能
3.5 割込み
3.5.8
MB90495G Series
多重割込み
ハードウェア割込みでは , 周辺機能からの複数の割込み要求に対して , 割込みレベル
設定ビット (ICR: IL2 ∼ IL0) に異なる割込みレベルを設定することにより , 多重割込
みを実現できます。ただし , 拡張インテリジェント I/O サービスの多重起動は行えま
せん。
■ 多重割込み
● 多重割込み動作
割込み処理実行中に , 現在処理されている割込みレベルより強いレベルの割込み要求
が発生した場合は , 現在の割込み処理を中断し , 発生された強いレベルの割込み要求を
受け付けます。強いレベルの割込み処理が終了すると , 中断されていた割込み処理が再
開されます。
割込みレベル (IL) は 0 ∼ 7 まで設定できますが , レベル 7 に設定した割込み要求は常
に受け付けられません。
割込み処理実行中に , 実行中の割込みと同等かより弱いレベルの割込み要求が発生し
た場合 , 割込み許可フラグ (CCR: I) か割込みレベルマスクレジスタ (ILM) の設定を変
更しないかぎり , 現在の割込み処理から復帰するまで新しい割込み要求は保留されま
す。
また , 割込み処理で割込み許可フラグ (CCR: I) を割込み禁止 (CCR: I=0) に設定するか ,
割込みレベルマスクレジスタ (ILM) を割込み禁止 (ILM=000) に設定すれば , 割込み処
理中に発生する多重割込みの起動を一時的に禁止することができます。
<注意>
84
拡張インテリジェント I/O サービス (EI2OS) は多重起動できません。EI2OS の処理
中は , 他の割込み要求および他の EI2OS の要求はすべて保留されます。
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第 3 章 CPU の機能
3.5 割込み
MB90495G Series
● 多重割込みの例
多重割込み処理の例として, A/Dコンバータの割込みよりタイマ割込みを優先させる場
合を想定し , A/D コンバータの割込みレベルを 2 に設定し , タイマ割込みレベルを 1 に
設定します。A/D コンバータの割込み処理中にタイマ割込みが発生した場合の処理を
図 3.5-8 に示します。
図 3.5-8 多重割込みの例
メインプログラム
(ILM="111B")
A/D割込処理(ILM="010B")
割込レベル2
タイマ割込処理(ILM="001B")
(IL="010B")
割込みの設定 (1)
割込レベル1
(IL="001B")
(3) タイマ割込発生
A/D 割込発生 (2)
(4)タイマ割込処理
中断
再開
メイン処理再開 (8)
(6)A/D割込処理
(5)タイマ割込復帰
(7)A/D割込復帰
• A/D コンバータ割込み処理開始時に , 割込みレベルマスクレジスタ (ILM) は自動的
に A/D コンバータの割込みレベル (ICR: IL2 ∼ IL0) の値 ( 例では 2) に設定されます。
この状態で割込みレベルが 1 または 0 の割込み要求が発生すると , 発生した割込み
処理が優先されます。
• 割込み処理が終了して割込み処理復帰命令 (RETI) を実行すると , システムスタック
内に退避した専用レジスタ (A, DPR, ADB, DTB, PCB, PC, PS) の値が各レジスタに
戻され , 割込みレベルマスクレジスタ (ILM) は処理中断前の値に戻ります。
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85
第 3 章 CPU の機能
3.5 割込み
3.5.9
MB90495G Series
ソフトウェア割込み
ソフトウェア割込みは , ソフトウェア割込み命令 (INT 命令 ) を実行により , 実行中
のプログラムからユーザの定義した割込み処理用プログラムへ制御を移す機能です。
ソフトウェア割込みの実行中はハードウェア割込みの要求は保留されます。
■ ソフトウェア割込みの起動と動作
● ソフトウェア割込みの起動
ソフトウェア割込みの起動は , INT 命令の実行により行われます。ソフトウェア割込み
には割込み要求フラグおよび割込み許可フラグはなく, INT命令が実行されると直ちに
割込み要求が発生します。
● ハードウェア割込みの抑止
INT命令による割込みには割込みレベルは存在しないので, 割込みレベルマスクレジス
タ (ILM) は更新されません。INT 命令実行中は , 割込み許可フラグ (CCR: I) は "0" に設
定され , ハードウェア割込みはマスクされます。
ソフトウェア割込み処理中にハードウェア割込みを許可する場合は , ソフトウェア割
込み処理において割込み許可フラグ (CCR: I) を "1" に設定してください。
● ソフトウェア割込みの動作
INT 命令を実行すると , CPU 内のソフトウェア割込み処理用マイクロコードが起動さ
れます。ソフトウェア割込み処理用マイクロコードにより , 専用レジスタの内容はシス
テムスタックに退避され, ハードウェア割込みがマスク (CCR: I=0) された後, 対応する
割込みベクタテーブルのアドレスへ分岐します。
■ ソフトウェア割込みからの復帰
割込み処理プログラムにおいて , 割込み処理復帰命令 (RETI) を実行すると , システム
スタックに退避された専用レジスタの内容が戻され , 割込み処理分岐前に実行してい
た処理に復帰します。
<注意>
プログラムバンクレジスタ (PCB) が "FFH" の場合 , CALLV 命令のベクタ領域は INT
#vct8 命令のテーブルと重なります。プログラム作成の際には , CALLV 命令と INT
#vct8 命令のアドレスの重複に注意してください。
86
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第 3 章 CPU の機能
3.5 割込み
MB90495G Series
3.5.10
拡張インテリジェント I/O サービス (EI2OS) による割
込み
拡張インテリジェント I/O サービス (EI2OS) は , 周辺機能 (I/O) とメモリとの間で自
動データ転送を行う機能です。データ転送終了時にハードウェア割込みが発生しま
す。
■ 拡張インテリジェント I/O サービス (EI2OS)
拡張インテリジェント I/O サービスは , I/O 領域とメモリ間で自動データ転送を行う機
能です。データ転送終了時には , 終了した要因 ( 終了条件 ) が設定され , 自動的に割込
み処理ルーチンへ分岐します。EI2OS 起動時の設定プログラムと終了のプログラムを
作成するだけで , データ転送を行うことができます。
● 拡張インテリジェント I/O サービス (EI2OS) の利点
割込み処理ルーチンで行っていたデータ転送と比べると , 次の利点があります。
• 転送プログラムを作成する必要がないため , プログラムサイズを小さくできます。
• 転送回数を設定できるので , 不要なデータを転送しなくてすみます。
• バッファアドレスポインタの更新の有無を選択できます。
• I/O アドレスポインタの更新の有無を選択できます。
● 拡張インテリジェント I/O サービス (EI2OS) の終了割込み
EI2OS によるデータ転送が終了すると , 終了条件が El2OS ステータスビット (ICR: S1,
S0) にセットされ自動的に割込み処理へ移行します。
割込み処理プログラム中で, EI2OSステータスビット (ICR: S1, S0) をチェックすること
によって , EI2OS の終了要因を確認することができます。
● 割込み制御レジスタ (ICR)
割込みコントローラ内にあり , EI2OS の起動 , EI2OS のチャネル設定 , および EI2OS 終
了時の状態表示を行います。
● 拡張インテリジェント I/O サービス (EI2OS) ディスクリプタ (ISD)
内蔵 RAM の "000100H" ∼ "00017FH" に配置され , 転送モード , アドレスや転送数 , バッ
ファアドレスを設定する 8 バイトデータです。EI2OS ディスクリプタ (ISD) は 16 チャ
ネル分あり , 割込み制御レジスタ (ICR) によりチャネル番号を設定します。
<注意>
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拡張インテリジェント I/O サービス (EI2OS) 動作中の場合は , CPU は停止します。
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87
第 3 章 CPU の機能
3.5 割込み
MB90495G Series
■ 拡張インテリジェント I/O サービス (EI2OS) の動作
EI2OS の動作を図 3.5-9 に示します。
図 3.5-9 拡張インテリジェント I/O サービス (EI2OS) の動作
メモリ空間
IOAに
より
I/O領域
00バンク領域
CPU
割込要求
(2)
(3)
ISD
ICSに
より
(3)
(5)
(1)
割込制御レジスタ(ICR)
割込コントローラ
BAPに
より
(4)
バッファ
DCTによりカウント
ISD :EI2OSディスクリプタ
IOA :I/Oアドレスポイント
BAP:バッファアドレスポインタ
ICS :割込制御レジスタ(ICR)のEI2OSチャネル選択ビット
DCT:データカウンタ
1. 割込み要求が発生し , EI2OS が起動されます。
2. 割込みコントローラが EI2OS ディスクリプタを選択します。
3. 転送元 / 先のアドレスポインタを EI2OS ディスクリプタから読み出します。
4. 転送元と転送先のアドレスポインタに従ってデータ転送が行われます。
5. 割込み要因は自動的にクリアされます。
88
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第 3 章 CPU の機能
3.5 割込み
MB90495G Series
拡張インテリジェント I/O サービス (EI2OS) ディスク
リプタ (ISD)
3.5.11
拡張インテリジェント I/O サービス (EI2OS) ディスクリプタ (ISD) は , 内蔵 RAM の
"000100H" ∼ "00017FH" にあり , 8 バイト× 16 チャネルの構成です。
■ 拡張インテリジェント I/O サービス (EI2OS) ディスクリプタ (ISD) の構成
EI2OS ディスクリプタ (ISD) は , 8 バイト× 16 チャネルで構成されており , 各 ISD は図
3.5-10 の構造になっています。チャネル番号と ISD のアドレスの対応を , 表 3.5-9 に示
します。
図 3.5-10 EI2OS ディスクリプタ (ISD) の構成
MSB
LSB
データカウンタ上位8bit(DCTH)
H
データカウンタ下位8bit(DCTL)
I/Oアドレスポインタ上位8bit(IOAH)
I/Oアドレスポインタ下位8bit(IOAL)
EI2OSステータスレジスタ(ISCS)
バッファアドレスポインタ上位8bit(BAPH)
バッファアドレスポインタ中位8bit(BAPM)
ISD先頭アドレス
(000100H+8×ICS)
バッファアドレスポインタ下位8bit(BAPL)
L
ICS:EI2OSチャネル選択ビット(ICR:ICS3~ICS0)
表 3.5-9 EI2OS ディスクリプタ領域 (1 / 2)
CM44-10114-7
チャネル
(ICR: ICS3 ∼ ICS0)
ディスクリプタ先頭アドレス
0
000100H
1
000108H
2
000110H
3
000118H
4
000120H
5
000128H
6
000130H
7
000138H
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89
第 3 章 CPU の機能
3.5 割込み
MB90495G Series
表 3.5-9 EI2OS ディスクリプタ領域 (2 / 2)
90
チャネル
(ICR: ICS3 ∼ ICS0)
ディスクリプタ先頭アドレス
8
000140H
9
000148H
10
000150H
11
000158H
12
000160H
13
000168H
14
000170H
15
000178H
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第 3 章 CPU の機能
3.5 割込み
MB90495G Series
拡張インテリジェント I/O サービス (EI2OS) ディスク
リプタ (ISD) の各レジスタ
3.5.12
拡張インテリジェント I/O サービス (EI2OS) ディスクリプタ (ISD) は , 次のレジスタ
から構成されています。
• データカウンタ (DCT)
• I/O アドレスポインタ (IOA)
• EI2OS ステータスレジスタ (ISCS)
• バッファアドレスポインタ (BAP)
各レジスタの初期値は , 不定なのでリセットを行う場合は注意してください。
■ データカウンタ (DCT)
データカウンタ (DCT) は , 16 ビットのレジスタで , 転送データ数に対応したカウンタ
です。各データ転送後に , 1 ずつカウントダウンされます。データカウンタ (DCT) が
"0" になると EI2OS は終了し , 割込み処理へ移行します。
データカウンタ (DCT) のビット構成を図 3.5-11 に示します。
図 3.5-11 データカウンタ (DCT) の構成
DCTL
DCTH
bit15 14
13
12
11
10
9
bit8 bit7
6
5
4
3
2
1
bit0
DCT B15 B14 B13 B12 B11 B10 B09 B08 B07 B06 B05 B04 B03 B02 B01 B00
リセット値
XXXXXXXX XXXXXXXXB
R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W
R/W : リード・ライト可能
X
: 不定
■ I/O アドレスポインタ (IOA)
I/O アドレスポインタ (IOA) は 16 ビットのレジスタで , バッファとデータ転送を行う
00 バンク領域の下位アドレス (A15 ∼ A0) を設定します。上位アドレス (A23 ∼ A16)
はすべて "0" に設定され , "000000H" から "00FFFFH" 番地までの領域をアドレスで設定
できます。
I/O アドレスポインタ (IOA) のビット構成を図 3.5-12 に示します。
図 3.5-12 I/O アドレスポインタ (IOA) の構成
IOAL
IOAH
bit15 14
IOA
13
12
11
10
9
bit8 bit7
6
5
4
3
2
1
bit0
A15 A14 A13 A12 A11 A10 A09 A08 A07 A06 A05 A04 A03 A02 A01 A00
リセット値
XXXXXXXX XXXXXXXXB
R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W
R/W : リード・ライト可能
X
: 不定
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91
第 3 章 CPU の機能
3.5 割込み
MB90495G Series
■ 拡張インテリジェント I/O サービス (EI2OS) ステータスレジスタ (ISCS)
EI2OS ステータスレジスタ (ISCS) は , 8 ビットのレジスタで , バッファアドレスポイン
タと I/O アドレスポインタの更新方法や , 転送データ形式 ( バイト / ワード ) , 転送方向
を設定します。
EI2OS ステータスレジスタ (ISCS) のビット構成を図 3.5-13 に示します。
図 3.5-13 EI2OS ステータスレジスタ (ISCS) の構成
7
6
5
4
3
2
1
0
リセット値
XXXXXXXXB
R/W R/W R/W R/W R/W R/W R/W R/W
bit0
SE
0
1
周辺機器からの要求により終了しない
周辺機器からの要求により終了する
bit1
DIR
0
1
I/Oアドレスポインタ→バッファアドレスポインタ
バッファアドレスポインタ→I/Oアドレスポインタ
bit2
BF
0
1
bit3
BW
0
1
bit4
IF
0
1
El2OS終了制御ビット
データ転送方向指定ビット
BAP更新/固定選択ビット
データ転送後バッファアドレスポインタは更新されます。*1
データ転送後バッファアドレスポインタは更新されません。
転送データ長指定ビット
バイト
ワード
IOA更新/固定選択ビット
データ転送後I/Oアドレスポインタは更新されます。*2
データ転送後I/Oアドレスポインタは更新されません。
bit7 bit6 bit5
予約 予約 予約
R/W
X
*1
*2
92
0
0
0
予約ビット
必ず"0"を書き込んでください
:リード ・ライト 可能
:不定
:バッファアドレスポインタは,下位16ビットだけ変化し,インクリメントのみ可能です。
:I/Oアドレスポインタは,インクリメントのみ可能です。
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第 3 章 CPU の機能
3.5 割込み
MB90495G Series
■ バッファアドレスポインタ (BAP)
バッファアドレスポインタ (BAP) は 24 ビットのレジスタで , I/O 領域とデータ転送を
行う 16M バイトのアドレスを設定します。BAP 更新 / 固定選択ビット (ISCS: BF) を "
更新あり" (ISCS: BF=0) に設定した場合は, バッファアドレスポインタ (BAP) は下位16
ビット (BAPM, BAPL) だけ変化し , 上位 8 ビット (BAPH) は変化しません。バッファア
ドレスポインタ (BAP) のビット構成を図 3.5-14 に示します。
図 3.5-14 バッファアドレスポインタ (BAP) の構成
bit23
BAP
bit16 bit15
BAPH
R/W
bit8 bit7
bit0
BAPM
BAPL
R/W
R/W
リセット値
XXXXXXH
R/W : リード・ライト可能
X
: 不定 <参考>
• I/O アドレスポインタ (IOA) で設定できる領域は , "000000H" ∼ "00FFFFH" です。
• バッファアドレスポインタ (BAP) で設定できる領域は , "000000H" ∼ "FFFFFFH"
です。
• データカウンタ (DCT) で設定できる最大転送回数は , 65,536 回です。
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93
第 3 章 CPU の機能
3.5 割込み
3.5.13
MB90495G Series
拡張インテリジェント I/O サービス (EI2OS) の動作
CPU 内部のマイクロコードによる , EI2OS の動作フローを以下に示します。
■ 拡張インテリジェント I/O サービス (EI2OS) の処理手順
図 3.5-15 拡張インテリジェント I/O サービス (EI2OS) の動作フロー
周辺機能より
割込要求発生
ISE=1
ISD :EI2OSディスクリプタス
ISCS :EI2OSステータスレジスタ
IF
:IOA更新/固定選択ビット
BW :転送データ長指定ビット
BF
:BAP更新/固定選択ビット
DIR :データ転送方向指定ビット
SE
:EI2OS終了制御ビット
DCT :データカウンタ
IOA :I/Oアドレスポインタ
BAP :バッファアドレスポインタ
ISE :EI2OS許可ビット(ICR)
S1, S0:EI2OSステータス(ICR)
NO
YES
割込処理
ISD/ISCSリード
周辺機能から
の終了要求あり?
YES
NO
DIR=1?
NO
YES
IOAに設定したアドレス
(データ転送)
BAPに設定したアドレス
IF=0?
NO
BF=0?
NO
YES
SE=1?
NO
BAPに設定したアドレス
(データ転送)
IOAに設定したアドレス
YES
更新値は
BWによる
IOA更新
YES
更新値は
BWによる
BAP更新
DCTデクリメント (-1)
DCT="00H"?
NO
S1, S0に"00B"をセット
94
YES
EI2OS終了処理
S1, S0に"01B"をセット
S1, S0に"11B"をセット
周辺機能割込要求
のクリア
ISEを"0"にクリア
CPU動作復帰
割込処理
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第 3 章 CPU の機能
3.5 割込み
MB90495G Series
拡張インテリジェント I/O サービス (EI2OS) 使用手順
3.5.14
拡張インテリジェント I/O サービス (EI2OS) の使用手順を以下に示します。
■ 拡張インテリジェント I/O サービス (EI2OS) 使用手順
図 3.5-16 拡張インテリジェント I/O サービス (EI2OS) 使用手順
ソフトウェアによる処理
ハードウェアによる処理
開 始
システムスタック領域の設定
初 期 設 定
EI2OSディスクリプタの設定
周辺機能の割込みの設定
割込制御レジスタ(ICR)
の設定
内蔵周辺機能の動作開始
設定と割込許可ビットの
設定
PS内のILM, Iの設定
(割込要求)and(ISE=1)
ユーザプログラムの実行
S1, S0="00B"
データ転送
(割込処理へ移行)
拡張インテリジェントI/O
サービスの再設定
(チャネルの切換えなど)
NO
指定回数の転送終了or
周辺機能からの終了要求
による割込みへ移行の判定
YES
S1, S0="01B"or
S1, S0="11B"
バッファ中のデータの処理
RETI
ISE
:EI2OSの許可ビット(ICR)
S1, S0 :EI2OSステータス(ICR)
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95
第 3 章 CPU の機能
3.5 割込み
3.5.15
MB90495G Series
拡張インテリジェント I/O サービス (EI2OS) 処理時間
拡張インテリジェント I/O サービス (EI2OS) の処理に必要な時間は次の要因によっ
て変化します。
• EI2OS ステータスレジスタ (ISCS) の設定
• 転送データのデータ長
また , データ転送が終了して , ハードウェア割込みへ移行する時に , 割込みハンドリ
ング時間が必要です。
■ 拡張インテリジェント I/O サービス (EI2OS) 処理時間 (1 回の転送時間 )
● データ転送継続時 (DCT ≠ 0, ISCS: SE=0)
データ転送継続時のEI2OS処理時間は, EI2OSステータスレジスタ (ISCS) の設定によっ
て , 表 3.5-10 のようになります。
表 3.5-10 拡張インテリジェント I/O サービス実行時間
El2OS 終了制御ビット (SE) の設定
周辺機能からの終了
要求により終了
IOA 更新 / 固定選択ビット (IF) の設定
BAP アドレス更新 / 固定選択
ビット (BF) の設定
周辺機能からの終了
要求を無視
固定
更新
固定
更新
固定
32
34
33
35
更新
34
36
35
37
単位 : マシンサイクル (1 マシンサイクルは , マシンクロック (φ) の 1 クロック周期に相当し
ます。)
さらに , EI2OS 実行時の条件によって表 3.5-11 の補正が必要です。
表 3.5-11 EI2OS 実行時間のデータ転送の補正値
内部アクセス
外部アクセス
I/O レジスタアドレスポインタ
B/ 遇
奇
B/ 遇
8/ 奇
B/ 遇
0
+2
+1
+4
奇
+2
+4
+3
+6
B/ 遇
+1
+3
+2
+5
8/ 奇
+4
+6
+5
+8
内部アクセス
バッファアドレス
ポインタ
外部アクセス
B: バイトデータ転送
8: 外部バス幅 8 ビット・ワード
遇 : 偶数アドレス・ワード転送
奇 : 奇数アドレス・ワード転送
96
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第 3 章 CPU の機能
3.5 割込み
MB90495G Series
● データカウンタ (DCT) のカウント終了時 (DCT ≠ 0, ISCS: SE=0)
EI2OS によるデータ転送終了時には , ハードウェア割込みが起動するため , 割込みハン
ドリング時間が加算されます。カウント終了時の EI2OS の処理時間は , 次の式で算出
されます。
カウント終了後のEl2OS処理時間時 =データ転送継続時のEl2OS処理時間+(21+6×Z)
マシンサイクル
割込ハンドリング時間
(Z:割込ハンドリング時間の補正値)
割込みハンドリング時間は , スタックポインタに設定されているアドレスによって異
なります。割込みハンドリング時間の補正値 (Z) を表 3.5-12 に示します。
表 3.5-12 割込みハンドリング時間の補正値 (Z)
スタックポインタで設定されているアドレス
補正値 (Z)
外部 8 ビットの場合
+4
外部 偶数アドレスの場合
+1
外部 奇数アドレスの場合
+4
内部 偶数アドレスの場合
0
内部 奇数アドレスの場合
+2
● 周辺機能からの終了要求による終了時 (DTC ≠ 0, ISCS=1)
周辺機能からの終了要求で , EI2OS によるデータ転送を転送処理中に終了した場合
(ICR: S1, S0="11B") , 割込み処理へ移行します。周辺機能からの終了要求による EI2OS
処理時間は , 次の式で算出されます。
途中終了時のEl2OS処理時間=36+6×Z
マシンサイクル
(Z:割込ハンドリング時間の補正値)
<参考>
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1 マシンサイクルは , マシンクロック (φ) の 1 クロック周期に相当します。
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97
第 3 章 CPU の機能
3.5 割込み
3.5.16
MB90495G Series
例外処理割込み
F2MC-16LX では , 未定義命令が実行された場合に例外処理が行われます。
例外処理は , 基本的には割込みと同じものであり , 命令間で例外事項の発生が検出さ
れた場合に , 通常処理を中断して行われます。
例外処理は予想外の動作を行った結果によって発生する処理なので , デバッグ時や
緊急時の復旧ソフトウェアの起動だけに使用してください。
■ 例外処理
● 例外処理の動作
F2MC-16LX では , 命令マップで定義されていない命令コードはすべて未定義命令とし
て扱います。未定義命令を実行した場合 , ソフトウェア割込み命令の "INT # 10" と同等
な処理が行われます。
例外処理では , 割込み処理へ移行する前に , 以下の処理が行われます。
• システムスタックへ各専用レジスタ (A, DPR, ADB, DTB, PCB, PC, PS) の内容が退
避されます。
• 割込み許可フラグ (CCR: I) が "0" にクリアされ , 割込みが禁止されます。
• スタックフラグ (CCR: S) が "1" にセットされます。
スタックへ退避したプログラムカウンタ (PC) の値は , 未定義命令が格納されているア
ドレスです。2 バイト以上の命令コードでは , 未定義であることを識別できたコードが
格納されているアドレスになります。例外処理で , 例外要因の種類を判定する必要があ
る場合は , 退避されたプログラムカウンタ (PC) を使用してください。
● 例外処理からの復帰
プログラムカウンタ (PC) が未定義命令を示している場合に , 例外処理から割込み復帰
命令 (RETI) を実行すると例外処理に戻ります。例外処理から復帰する場合はソフト
ウェアリセットを行うなどの対策をしてください。
98
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第 3 章 CPU の機能
3.5 割込み
MB90495G Series
3.5.17
割込み処理の開始に要する時間
ハードウェア割込み要求が発生して割込み処理が実行されるまでの間には , 現在実
行中の命令が終了するまでの時間と割込みハンドリング時間が必要です。
■ 割込み処理の開始に要する時間
割込み要求が発生してから割込みが受け付けられて , 割込み処理が実行されるまでの
間には , 割込み要求サンプリング待ち時間と割込みハンドリング時間 (割込み処理準備
に要する時間 ) が必要です。割込み処理時間を図 3.5-17 に示します。
図 3.5-17 割込み処理時間
通常命令実行
CPUの動作
割込み要求
サンプリング待ち時間
割込み待ち時間
割込みハンドリング
割込み処理
割込みハンドリング時間
(θマシンサイクル)*
割込み要求発生
:命令最終サイクル,ここで割込み要求をサンプルする。
* :1マシンサイクルは,マシンクロック(φ)の1クロック周期に相当します。
● 割込み要求サンプリング待ち時間
割込み要求が発生してから現在実行中の命令が終了するまでの時間です。
割込み要求の発生の有無は , 各命令の最後のサイクルで割込み要求をサンプリングし
て判断されます。各命令の実行中は CPU は割込み要求を認識することができず , 待ち
時間が発生します。
<参考>
割込み要求サンプリング待ち時間は , 最も実行サイクルの長い POPW RW0, …RW7
命令 (45 マシンサイクル ) 開始直後に割込み要求が発生した場合 , 最大となります。
● 割込みハンドリング時間 (θ マシンサイクル )
CPU は , 割込み要求を受け付けてから , 専用レジスタのシステムスタックへの退避 , お
よび割込みベクタテーブルアドレスの取込みなどを行うため , θ マシンサイクルの割込
みハンドリング時間を必要とします。割込みハンドリング時間 (θ) は , 以下の式によっ
て求められます。
θ=24+6 × Z マシンサイクル (Z: 割込みハンドリング時間の補正値 )
割込みハンドリング時間は , スタックポインタに設定されているアドレスによって異
なります。割込みハンドリング時間の補正値 (Z) を表 3.5-13 に示します。
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99
第 3 章 CPU の機能
3.5 割込み
MB90495G Series
表 3.5-13 割込みハンドリング時間の補正値 (Z)
スタックポインタで設定されているアドレス
<参考>
100
補正値 (Z)
外部 8 ビットの場合
+4
外部 偶数アドレスの場合
+1
外部 奇数アドレスの場合
+4
内部 偶数アドレスの場合
0
内部 奇数アドレスの場合
+2
1 マシンサイクルは , マシンクロック (φ) の 1 クロック周期に相当します。
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第 3 章 CPU の機能
3.5 割込み
MB90495G Series
3.5.18
割込み処理のスタック動作
割込みが受け付けられると , 割込み処理に移行する前に , 専用レジスタの内容が自動
的にシステムスタックに退避されます。割込み処理終了時には , 専用レジスタの内
容がシステムスタックから自動的に復元されます。
■ 割込み処理開示のスタック動作
割込みが受け付けられると , CPU は現在の専用レジスタの内容を , 次に示す順番で , 自
動的にシステムスタックに退避させます。
• アキュムレータ (AH, AL)
• ダイレクトページレジスタ (DPR)
• アディショナルデータバンクレジスタ (ADB)
• データバンクレジスタ (DTB)
• プログラムバンクレジスタ (PCB)
• プログラムカウンタ (PC)
• プロセッサステータス (PS)
割込み処理開始時のスタック動作を図 3.5-18 に示します。
図 3.5-18 割込み処理開始時のスタック動作
割込み直前
SSB
00H
SSP
08FEH
A
0000H
AH
アドレス
08F2H
08FEH
AL
DPR 01H
ADB 00H
DTB
PCB FFH
00H
PC
803FH
PS
20E0H
割込み直後
メモリ
XXH
XXH
XXH
XXH
XXH
XXH
XXH
XXH
XXH
XXH
XXH
XXH
下位
SSB
00H
SSP
08F2H
A
0000H
AH
08F2H
08FEH
AL
DPR 01H
ADB 00H
00H
PCB FFH
DTB
08FEH
08FFH
アドレス
PC
803FH
PS
20E0H
SP
バイト メモリ
E0H
20H
3FH
80H
FFH
00H
00H
01H
FEH
08H
00H
00H
08FEH
08FFH
上位
更新後
のSP
PS
PC
PCB
DTB
ADB
DPR
AL
AH
SP
バイト
■ 割込み処理復帰時のスタック動作
割込み処理終了時に割込み復帰命令 (RETI) を実行すると , 割込み処理開始時と反対に
専用レジスタ (PS, PC, PCB, DTB, ADB, DPR, AL, AH) の値がスタックから各レジスタ
に復帰し , 専用レジスタは割込み開始直前の状態に戻ります。
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101
第 3 章 CPU の機能
3.5 割込み
3.5.19
MB90495G Series
割込み処理のプログラム例
割込み処理のプログラム例を示します。
■ 割込み処理のプログラム例
● 処理仕様
外部割込み 4 (INT4) を利用した割込みプログラムの一例です。
● コーディング例
DDR2
EQU
000011H
; ポート 2 方向レジスタ
ENIR
EQU
000030H
; 割込み /DTP 許可レジスタ
EIRR
EQU
000031H
; 割込み /DTP フラグ
ELVR
EQU
000032H
; 要求レベル設定レジスタ
ICR00
EQU
0000B0H
; 割込み制御レジスタ
STACK
RW
STACK_T
STACK
SSEG
100
RW
1
ENDS
; スタック
;---------- メインプログラム ----------------------------------CODE
CSEG
;
START:
MOV
RP,#0
; 汎用レジスタは先頭バンクを使用
MOV
ILM,#07H
;PS 内 ILM をレベル 7 に設定
MOV
MOV
A,#!STACK_T
SSB,A
; システムスタックの設定
MOVW A,#STACK_T
; スタックポインタの設定 , このとき
MOVW SP,A
; は S フラグ =1 のため SSP に
; セットされる
MOV
DDR2,#00000000B
;P24/INT4 端子を入力に設定
OR
CCR,#40H
;PS 内 CCR の I フラグをセットして
; 割込み許可
LOOP
MOV
I:ICR00,#00H
; 割込みレベル 0 ( 最強 ) とする
MOV
I:ELVR,#00010000B
;INT4 を H レベル要求とする
MOV
I:EIRR,#00H
;INT4 の割込み要因をクリア
MOV
:
I:ENIR,#10H
;INT4 の入力許可
BRA
102
; ダミーループ
NOP
NOP
NOP
NOP
LOOP
; 無条件ジャンプ
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第 3 章 CPU の機能
3.5 割込み
MB90495G Series
;---------- 割込みプログラム -----------------------------------ED_INT1:
MOV
NOP
NOP
NOP
NOP
NOP
NOP
CODE
I:EIRR,#00H
;INT0 の新規受付禁止
; 割込みから復帰
RETI
ENDS
;---------- ベクタ設定 ---------------------------------------VECT
CSEG ABS=0FFH
VECT
ORG
0FFD0H
DSL
ED_INT1
ORG
DSL
0FFDCH
START
DB
00H
ENDS
END START
; 割込み #11 (0BH) にベクタを設定
; リセットベクタ設定
; シングルチップモードに設定
■ 拡張インテリジェント I/O サービス (El2OS) のプログラム
● 処理仕様
• INT0 端子に入力される "H" レベルを検出して拡張インテリジェント I/O サービス
(EI2OS) を起動します。
• INT0 端子に "H" レベルが入力されると , EI2OS が起動されポート 0 のデータをメモ
リの "3000H" 番地に転送します。
• 転送データバイト数は 100 バイトで , 100 バイト転送後 , EI2OS 転送終了による割込
みが発生します。
● コーディング例
CM44-10114-7
DDR1
EQU
000011H
; ポート 1 方向レジスタ
ENIR
EQU
000030H
; 割込み /DTP 許可レジスタ
EIRR
EQU
000031H
; 割込み /DTP 要因レジスタ
ELVR
EQU
000032H
; 要求レベル設定レジスタ
ICR00
EQU
0000B0H
BAPL
EQU
000100H
; バッファアドレスポインタ下位
BAPM
EQU
000101H
; バッファアドレスポインタ中位
BAPH
EQU
000102H
; バッファアドレスポインタ上位
ISCS
EQU
000103H
;EI2OS ステータス
IOAL
EQU
000104H
;I/O アドレスポインタ下位
IOAH
EQU
000105H
;I/O アドレスポインタ上位
DCTL
EQU
000106H
; データカウンタ下位
; 割込み制御レジスタ
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103
第 3 章 CPU の機能
3.5 割込み
MB90495G Series
DCTH
EQU
000107H
; データカウンタ上位
ER0
EQU
EIRR:0
; 外部割込み要求フラグビットの定義
; スタック
STACK
SSEG
RW
100
STACK_T RW
1
STACK
ENDS
;---------- メインプログラム ----------------------------------CODE
CSEG
START:
AND
CCR,#0BFH
;PS 内 CCR の I フラグをクリアして
; 割込み禁止
MOV
RP,#00
; レジスタバンクポインタを設定
MOV
MOV
A,#!STACK_T
SSB,A
; システムスタックの設定
MOVW A,#STACK_T
; スタックポインタの設定 ,
; このときは
;S フラグ =1 のため SSP に
MOVW SP,A
; セットされる
MOV
I:DDR1,#00000000B
;P10/INT0 端子を入力に設定
MOV
BAPL,#00H
; バッファアドレスをセット
; (003000H)
MOV
MOV
BAPM,#30H
BAPH,#00H
MOV
ISCS,#00010001B
;I/O アドレス更新なし , バイト転送 ,
; バッファアドレス更新あり
;I/O → バッファへ転送 , 周辺機器
; による終了あり
MOV IOAL,#00H
; 転送元アドレスをセット
; ( ポート 0: 000000H)
MOV
IOAH,#00H
MOV
MOV
DCTL,#64H
DCTH,#00H
MOV
I:ICR00,#00001000B ;EI2OS チャネル 0, EI2OS 許可 ,
; 転送バイト数をセット (100 バイト )
; 割込みレベル 0 ( 最強 )
MOV
I:ELVR,#00000001B
;INT0 を "H" レベル要求とする
MOV
I:EIRR,#00H
;INT0 の割込み要因クリア
MOV
I:ENIR,#01H
;INT0 の割込み許可
MOV
ILM,#07H
;PS 内 ILM をレベル 7 に設定
OR
CCR,#40H
;PS 内 CCR の I フラグをセットして
; 割込み許可
:
LOOP:
104
BRA
LOOP
; 無限ループ
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第 3 章 CPU の機能
3.5 割込み
MB90495G Series
;---------- 割込みプログラム -----------------------------------WARI
CLRB ER0
:
; 割込み /DTP 要求フラグのクリア
ユーザ処理
;EI2OS の終了要因をチェック ,
; バッファ中のデータの処理 ,
:
;EI2OS の再設定など
CODE
RETI
ENDS
---------- ベクタ設定 ----------------------------------------VECT
CSEG ABS=0FFH
; 割込み #11 (0BH) にベクタ
ORG
0FFD0H
DSL
WARI
ORG
DSL
0FFDCH
START
; リセットベクタ設定
DB
ENDS
END
00H
; シングルチップモードに設定
; を設定
VECT
CM44-10114-7
START
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105
第 3 章 CPU の機能
3.6 リセット
MB90495G Series
リセット
3.6
リセット要因が発生すると , CPU はただちに現在実行している処理を中断して , リ
セット動作に入ります。リセット要因には , 次のものがあります。
• パワーオンリセット
• ウォッチドッグタイマのオーバフロー
• ソフトウェアリセット要求の発生
• 外部リセット要求の発生 (RST 端子 )
■ リセット要因
表 3.6-1 リセット要因
リセット
発生要因
マシン
クロック
ウォッチドッグ
タイマ
発振安定待ち
パワーオン
リセット
電源投入
MCLK
停止
あり
ウォッチドッグ
タイマリセット
ウォッチドッグタイマ
のオーバフロー
MCLK
停止
なし
ソフトウェア
リセット
RST ビットへの "0" 書
込み
MCLK
停止
なし
外部リセット
RST 端子への "L" レベル
入力
MCLK
停止
なし
MCLK: メインクロック
● パワーオンリセット
• パワーオンリセットは , 電源を投入する際に発生するリセットです。
• 218/HCLK の発振安定待ち時間を経過した後 , リセット動作が実行されます。
● ウォッチドッグタイマリセット
• ウォッチドッグタイマを起動すると , 繰り返しカウントされるインターバル時間に
対して定期的にクリアしないとオーバフローが発生してリセットされます。
• ウォッチドッグタイマリセットにより発振安定待ち時間は発生しません。
<参照>
ウォッチドッグタイマについては , 「第 6 章 ウォッチドッグタイマ」を参照してく
ださい。
● ソフトウェアリセット
• ソフトウェアリセットは , 低消費電力モード制御レジスタの内部リセット信号発生
ビット (LPMCR: RST) に "0" を書き込むことによって発生するリセットです。
• ソフトウェアリセットによる発振安定待ち時間は発生しません。
106
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CM44-10114-7
第 3 章 CPU の機能
3.6 リセット
MB90495G Series
● 外部リセット
• 外部リセット端子 (RST 端子 ) に "L" レベルを入力することによって , 発生するリ
セットです。RST 端子からの "L" レベルの入力時間は , 16 マシンサイクル (16/φ) 以
上必要です。外部バスアクセスに設定した場合 , RDY 端子によるバスサイクルの延
長が 16 マシンサイクル (16/φ) 以上続いた場合もリセットされます。
• 外部リセットによる発振安定待ち時間は発生しません。
<注意>
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転送系命令 (MOV 等 ) による書込動作実行中に RST 端子からの外部リセット要求が
発生した場合は , 転送系命令が終了してからリセット解除待ち状態になるので , 書
込動作は正常に終了します。ストリング系命令 (MOVS 等 ) の場合は , 指定したカウ
ンタ値分の転送処理が完了する前に , リセット解除待ち状態になる場合があるので
ご注意ください。
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107
第 3 章 CPU の機能
3.6 リセット
MB90495G Series
リセット要因と発振安定待ち時間
3.6.1
リセット後の発振安定待ち時間は , リセット要因によって異なります。
■ リセット要因と発振安定待ち時間
表 3.6-2 リセット要因と発振安定待ち時間
発振安定待ち時間
( ) 内は発振クロック周波数 4MHz での算出例
リセット要因
パワーオンリセット
218/HCLK
ウォッチドッグリセット
なし
ソフトウェアリセット
なし
外部リセット
なし
HCLK: 発振クロック周波数
図 3.6-1 パワーオンリセットが発生した場合の MB90495G シリーズの発振安定待ち時間
Vcc
CLK
CPU 動作
2 17 /HCLK
降圧回路の
安定待ち時間
2 18 /HCLK
発振安定待ち時間
108
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第 3 章 CPU の機能
3.6 リセット
MB90495G Series
表 3.6-3 クロック選択レジスタ (CKSCR) による発振安定待ち時間の設定
クロック選択ビット
発振安定待ち時間
( ) 内は発振クロック周波数 4MHz での算出例
WS1
WS0
0
0
210/HCLK (256μs)
0
1
213/HCLK ( 約 2.048ms)
1
0
215/HCLK ( 約 8.192ms)
1
1
217/HCLK ( 約 32.77ms) *
HCLK: 発振クロック周波数
* : 電源投入時は 218/HCLK ( 約 65.54ms) 固定となります。
<注意>
セラミックや水晶などの振動子は , 発振状態が安定するまで数 ms ∼数十 ms の発振
安定待ち時間が必要です。使用する振動子に合わせた発振安定待ち時間を設定して
ください。
<参照>
クロックについては , 「3.7 クロック」を参照してください。
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109
第 3 章 CPU の機能
3.6 リセット
3.6.2
MB90495G Series
外部リセット端子
外部リセット端子 (RST 端子 ) は , リセット入力専用端子です。外部から "L" レベル
を入力することによってリセット要因が発生します。MB90495G シリーズでは ,
CPU 動作にクロックに同期してリセット動作に入ります。
■ 外部リセット端子のブロックダイヤグラム
図 3.6-2 外部リセット端子のブロックダイヤグラム
RST
Pch
端子
Nch
CPU動作クロック
(PLL逓倍回路,HCLKの2分周)
同期化回路
HCLK:発振クロック
<注意>
110
内部リセット信号
入力バッファ
• メモリ書込中のリセットによるメモリ破壊を防ぐため , RST 端子への "L" レベル
入力はメモリが破壊されないマシンサイクルで行います。
• 内部回路を初期化するには , CPU 動作クロックが必要です。特に外部クロックで
動作している場合は , リセット信号と CPU 動作クロック信号を入力する必要が
あります。
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第 3 章 CPU の機能
3.6 リセット
MB90495G Series
リセット動作
3.6.3
リセット動作中は , モード端子 (MD0 ∼ MD2) の設定によりモードデータとリセット
ベクタの読出し方法が設定され , モードフェッチが行われます。発振クロックが停
止している状態 ( 電源投入 , ストップモードなど ) からリセットによって復帰する場
合は , メインクロックの発振安定待ち時間を経てから , モードフェッチが行われま
す。
■ リセット動作のフロー
リセット動作のフローを図 3.6-3 に示します。
図 3.6-3 リセット動作のフロー
パワーオンリセット
ソフトウェアリセット
外部リセット(RST端子)
ウォッチドッグタイマリセット
リセット動作
発振安定待ち時間
リセット解除
モードデータ取込み
リセットシーケンス
外部バスモード関連
の端子状態および
機能を変更
リセットベクタ取込み
通常動作(RUN状態)
リセットベクタが示す
アドレスから処理を実行
■ スタンバイモードの発振安定待ち時間
発振クロックが停止しているストップモードやサブクロックモードでの動作中にリ
セットが発生した場合は , 217/HCLK ( 約 32.77ms, 発振クロック 4MHz で動作中 ) の発
振安定待ち時間が生じます。
<参考>
スタンバイモードの動作については , 「3.8 低消費電力モード」を参照してくださ
い。
■ モード端子
モード端子は , MD0 ∼ MD2 の 3 本の外部端子です。モード端子の設定によって , モー
ドデータとリセットベクタの読出方法を設定します。
<参照>
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モード端子 (MD0 ∼ MD2) については , 「3.9.3 メモリアクセスモード」を参照して
ください。
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111
第 3 章 CPU の機能
3.6 リセット
MB90495G Series
■ モードフェッチ
リセット動作に移行すると , CPU は自動的にモードデータとリセットベクタを CPU コ
ア内の該当レジスタにハードウェア転送します。モードデータとリセットベクタは , ア
ドレス "FFFFDCH" ∼ "FFFFDFH" の 4 バイトに割り当てられています。リセット要因
発生後 ( 発振安定待ち時間が生じた場合はその後 ) , CPU は , ただちにモードデータと
リセットベクタのアドレスをバス上に出力して , モードデータとリセットベクタを取
り込みます。この動作を " モードフェッチ " といいます。モードフェッチが終了する
と , CPU はリセットベクタが指し示すアドレスから処理を開始します。
図 3.6-4 モードデータとリセットベクタの転送
メモリ空間
F2MC-16LX CPUコア
PC
FFFFDCH
リセットベクタ・ビット7~0
FFFFDDH
リセットベクタ・ビット15~8
FFFFDE H
FFFFDFH
PCB
リセットベクタ・ビット23~16
CPUモードデータ
リセットシーケンス
マイクロ ROM
モードレジスタ
<注意>
モードデータとリセットベクタを内部 ROM, 外部 ROM のどちらから読み出すかは
モード端子 (MD0 ∼ MD2) で設定されます。モード端子を外部ベクタモードに設定
すると , モードデータとリセットベクタは外部 ROM から取り込まれます。シング
ルチップモードまたは内部 ROM 外部バスモードで使用する場合は , モード端子を
内部ベクタモードに設定してください。
● モードデータ
モードデータでは , リセット動作終了後のメモリアクセス方式およびメモリアクセス
領域を設定します。モードデータは , "FFFFDFH" 番地に割り当てられており , リセット
動作中 , モードフェッチによって自動的に読み出され , モードレジスタに格納します。
● リセットベクタ
リセットベクタは , リセット動作終了後の実行開始アドレスです。リセットベクタは ,
"FFFFDCH" ∼ "FFFFDEH" に割り当てられており , リセット動作中 , モードフェッチに
よって自動的に読み出され , プログラムカウンタに送られます。
112
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第 3 章 CPU の機能
3.6 リセット
MB90495G Series
3.6.4
リセット要因ビット
リセット発生要因を確認するには , ウォッチドッグタイマ制御レジスタ (WDTC) の
値を読み出して識別します。
■ リセット要因ビット
各リセット要因には , それぞれの要因別に対応したフリップフロップ回路が用意され
ています。
フリップフロップの状態は , ウォッチドッグタイマ制御レジスタ (WDTC) を
読み出して確認できます。リセット動作終了後に , リセット発生要因を識別する必要が
生じた場合には , ウォッチドッグタイマ制御レジスタ (WDTC) の値をソフトウェアで
読み出して , 適切なプログラムへ分岐するように処理してください。
図 3.6-5 リセット要因ビットブロック図
RST端子
電源投入
インターバル時間内
のクリアなし
RST=L
パワーオン
発生検出回路
ウォッチドッグ
タイマリセット
発生検出回路
外部リセット
要求検出回路
RSTビットセット
LPMCRレジスタ
RSTビット書込
検出回路
クリア
ウォッチドッグタイマ
制御レジスタ(WDTC)
S
R
S
F/F
Q
R
S
F/F
Q
R
S
F/F
Q
R
F/F
遅延回路
Q
ウォッチドッグタイマ
制御レジスタ(WDTC)
読出し
F2MC-16LX 内部バス
S :Set
R :Reset
Q :Out put
F/F:Flip Flop
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113
第 3 章 CPU の機能
3.6 リセット
MB90495G Series
■ リセット要因ビットとリセット要因の対応
ウォッチドッグタイマ制御レジスタのリセット要因ビット (WDTC: PONR, WRST,
ERST, SRST) の構成を図 3.6-6 に示します。
図 3.6-6 リセット要因ビットの構成
ウォッチドッグタイマ制御
レジスタ(WDTC)
bit7
bit6
PONR
-
R
-
bit5
bit4
bit3
bit2
bit1
bit0
WRST ERST SRST WTE WT1 WT0
R
R
R
W
W
リセット値
XXXXX111B
W
R :リードオンリー
W :ライトオンリー
X :不定
表 3.6-4 リセット要因ビットの内容とリセット要因の対応
PONR
WRST
ERST
SRST
パワーオンリセットの発生
1
X
X
X
ウォッチドッグタイマによるリセット
*
1
*
*
RST 端子への外部リセット信号の入力
*
*
1
*
ソフトウェアリセット (RST ビット )
*
*
*
1
リセット要因
* : 前の状態を保持
X: 不定
114
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第 3 章 CPU の機能
3.6 リセット
MB90495G Series
■ リセット要因ビットの注意事項
● パワーオンリセットの場合
パワーオンリセットを行った場合は , リセット動作終了後 , PONR ビットに "1" がセッ
トされます。PONR ビット以外のリセット要因ビットは不定となります。リセット動
作終了後 , PONR ビットが "1" の場合は , PONR ビット以外のビットの内容は無視して
ください。
● 複数のリセット要因が発生した場合
リセット要因ビットは , 複数のリセット要因が発生した場合でも , 各リセット要因に応
じて各リセット要因ビットに "1" がセットされます。例えば , ウォッチドッグタイマの
オーバフローと , RST 端子からの外部リセット要求の発生が同時に生じた場合は , リ
セット終了後 , WRST ビットと ERST ビットの両方に "1" がセットされています。
● リセット要因ビットのクリア
1 度セットされたリセット要因ビットは , セットされた要因以外のリセット要因が発生
した場合でもクリアされません。リセット要因ビットは , ウォッチドッグタイマ制御レ
ジスタ (WDTC) のリード終了後にクリアされます。
<参照>
CM44-10114-7
ウォッチドッグタイマについては , 「第 6 章 ウォッチドッグタイマ」を参照してく
ださい。
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115
第 3 章 CPU の機能
3.6 リセット
3.6.5
MB90495G Series
リセットによる各端子の状態
リセットによる各端子の状態について説明します。
■ リセット動作中の端子の状態
リセット動作中の端子の状態は , モード端子 (MD0 ∼ MD2) の設定状態によって決定さ
れます。
● 内部ベクタモードに設定した場合
• 内部ベクタモードに設定した場合は , I/O 端子はすべてハイインピーダンスになり ,
モードデータの読出し先は内部 ROM となります。
● 外部ベクタモードに設定した場合
• 外部ベクタモード 1 に設定した場合は , ポート 1 とポート 2 に対応する外部バス端
子は , 動作状態または端子状態が確定します。ポート 3 の一部は入力可能な状態に
なります。
• 外部ベクタモード 2 に設定した場合は , ポート 2 に対応する外部バス端子は , 動作
状態または端子状態が確定します。ポート 3 の一部は入力可能な状態になります。
• 外部ベクタモード 1, 2 ともに , その他の I/O 端子はハイインピーダンスとなり , モー
ドデータの読出し先は外部 ROM となります。
■ モードデータ読出し後の端子の状態
モードデータ読出し後の端子の状態は , モードレジスタのバスモード設定ビット (M1,
M0) によって決定されます。
● シングルチップモードの場合
• シングルチップモードの場合は , I/O 端子はすべてハイインピーダンスになり , モー
ドデータの読出し先は内部 ROM になります。
● 外部バスモードの場合
• ポート 0, 1, 2 は外部バス端子として , ポート 3 は外部バス制御端子として機能しま
す。モードデータの読出し先が内部 ROM の場合は , ポート 0, 1, 2, 3 の端子はハイ
インピーダンスから , それぞれ動作状態になります。
<注意>
116
リセット要因が発生した場合 , ハイインピーダンスになる端子に接続した機器は誤
動作しないように配慮してください。
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第 3 章 CPU の機能
3.7 クロック
MB90495G Series
3.7
クロック
クロック発生部は , CPU や周辺機能の動作クロックである内部クロックを制御しま
す。クロック発生部で生成されたクロックをマシンクロックとよび , マシンクロッ
クの 1 周期をマシンサイクルとしています。また , 高速振動子から供給されるク
ロックを発振クロックとよび , 発振クロックの 2 分周をメインクロックとよびます。
低速振動子から供給されるクロックの 4 分周をサブクロック , PLL 発振によるク
ロックを PLL クロックとよびます。
■ クロック
クロック発生部には発振回路が内蔵されており , 発振端子に振動子を接続することに
よって発振クロックを発生します。外部から発振端子に入力したクロックを発振ク
ロックとすることもできます。また , PLL クロック逓倍回路を利用して , 発振クロック
の逓倍クロックを 4 種類発生できます。クロック発生部では , 発振安定待ち時間の制御 ,
PLL クロック逓倍制御 , クロックセレクタによる内部クロックの切換動作を行います。
● 発振クロック (HCLK)
高速発振端子 (X0, X1) に振動子を接続するか , 外部クロックを入力して発生させたク
ロックです。
● メインクロック (MCLK)
発振クロックを 2 分周したクロックです。タイムベースタイマとクロックセレクタへ
の入力クロックとなります。
● サブクロック (SCLK)
低速振動端子 (X0A, X1A) に振動子を接続するか , 外部クロックを入力して発生させた
クロックを 4 分周したクロックです。時計タイマの動作クロック , または低速のマシン
クロックとしても使用できます。
● PLL クロック (PCLK)
発振クロックを PLL クロック逓倍回路 (PLL 発振回路 ) によって逓倍したクロックで
す。逓倍率選択ビット (CKSCR: CS1, CS0) の設定によって 4 種類のクロックから選択
できます。
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117
第 3 章 CPU の機能
3.7 クロック
MB90495G Series
● マシンクロック
CPU と周辺の動作クロックです。マシンクロックの 1 周期をマシンサイクル (1/φ) とし
ています。メインクロック , サブクロック , 4 種類の PLL クロックから 1 種類を選択で
きます。
<注意>
118
動作電圧が 5V の場合 , 発振クロックは 3MHz ∼ 16MHz の発振ができます。CPU お
よび周辺機能の最大動作周波数は 16MHz なので , 最大動作周波数を超える逓倍率を
設定した場合はデバイスは正常に動作しません。したがって , 発振クロックが
16MHz の場合はには , PLL クロックの逓倍率は 1 倍のみ設定できます。PLL 発振は
3 ∼ 16MHz の範囲で発振しますが , PLL 発振範囲は動作電圧および逓倍率によって
異なります。
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第 3 章 CPU の機能
3.7 クロック
MB90495G Series
■ クロック供給マップ
CPU や周辺機能の動作クロックとして , クロック発生部で生成したマシンクロックを
供給しています。CPU と周辺機能の動作は , メインクロックとサブクロック , および
PLL クロックの切換え ( クロックモード ) や , PLL クロックの逓倍率の切換えの影響を
受けます。一部の周辺機能にはタイムベースタイマの分周出力が供給されており , 各周
辺で動作クロックを選択できるようになっています。
クロック供給マップを図 3.7-1 に示します。
図 3.7-1 クロック供給マップ
周辺機能
4
4
8/16ビット
PPGタイマ0,1
時計タイマ
タイムベースタイマ
8/16ビット
PPGタイマ2,3
クロック発生部
X0A
端子
X1A
端子
X0
端子
X1
端子
ウォッチドッグ
タイマ
PPG0,1
端子
PPG2,3
端子
TIN0
端子
サブ
クロック
発生回路
1 2 3 4
4分周
16ビット
リロードタイマ0
PLL逓倍回路
PCLK
SCLK
発振
2分周
クロック
クロックセレクタ
発生回路 HCLK
MCLK
φ
UART0
TOT0
端子
SIN0
端子
SCK0
端子
SOT0
端子
通信プリスケーラ0
CPU間欠動作
通信プリスケーラ1
CPU
UART1
SCK1
端子
SOT1
端子
SIN1
端子
TIN1
端子
16ビット
リロードタイマ1
TOT1
端子
ADTG
端子
8/10ビット
A/Dコンバータ
IN0,1,2,3
端子
インプットキャプチャ
ユニット
16ビット
フリーランタイマ
HCLK :発振クロック
MCLK :メインクロック
PCLK :PLLクロック
SCLK :サブクロック
φ :マシンクロック
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CANコントローラ
3
FRCK
端子
RX
端子
TX
端子
発振安定待ち制御
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119
第 3 章 CPU の機能
3.7 クロック
MB90495G Series
クロック発生部のブロックダイヤグラム
3.7.1
クロック発生部は , 次のブロックで構成されています。
• 発振クロック発生回路 / サブクロック発生回路
• PLL 逓倍回路
• クロックセレクタ
• クロック選択レジスタ (CKSCR)
• 発振安定待ち時間セレクタ
■ クロック発生部のブロックダイヤグラム
クロック発生部のブロックダイヤグラムを図 3.7-2 に示します。なお , スタンバイ制御
回路 , タイムベースタイマの回路も含まれます。
図 3.7-2 クロック発生部のブロックダイヤグラム
スタンバイ制御回路
低消費電力モード制御レジスタ(LPMCR)
CPU間欠動作
サイクルセレクタ
STP SLP SPL RST TMD CG1 CG0 予約
2
CPUクロック
制御回路
CPU動作
クロック
周辺クロック
制御回路
周辺機能
動作クロック
時計モード
スリープ信号
ストップ信号
S
Q
S
R
リセット
S
Q
マシン
クロック
R
S
Q
Q
割込み
R
R
動作クロック
セレクタ
2
発振安定待ち
時間セレクタ
2
PLL逓倍回路
SCM MCM WS1 WS0 SCS MCS CS1 CS0
クロック選択レジスタ(CKSCR)
X0 端子
X1 端子
発振
クロック
2分周
1024分周
2分周
4分周
2分周
発振クロック(HCLK)サブクロック
発生回路
X0A 端子
4分周
X1A 端子
2分周
2分周
2分周
2分周
メイン
クロック タイムベースタイマ
ウォッチドッグタイマへ
1024分周
8分周
2分周
2分周
時計タイマ
サブクロック発生回路
S:セット
R:リセット
Q:出力
120
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第 3 章 CPU の機能
3.7 クロック
MB90495G Series
● 発振クロック発生回路
高速発振端子に振動子を接続するか , 外部クロックを入力して発振クロック (HCLK)
を発生します。
● サブクロック発生回路
低速発振端子 (X0A, X1A) に振動子を接続するか , 外部クロックを入力してサブクロッ
ク (SCLK) を発生します。
● PLL 逓倍回路
PLL 発振で発振クロックを逓倍して , PLL クロック (PCLK) としてクロックセレクタに
供給します。
● クロックセレクタ
メインクロック , サブクロック , 4 種類の PLL クロックから CPU および周辺機能に供
給するクロックを選択します。
● クロック選択レジスタ (CKSCR)
発振クロックと PLL クロックの切換え , メインクロックとサブクロックの切換え , 発
振安定待ち時間の選択 , および PLL クロックの逓倍率の選択を行います。
● 発振安定待ち時間セレクタ
発振クロックの発振安定待ち時間を選択します。4 種類のタイムベースタイマ出力から
選択します。
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121
第 3 章 CPU の機能
3.7 クロック
3.7.2
MB90495G Series
クロック発生部のレジスタ
クロック発生部のレジスタを説明します。
■ クロック発生部のレジスタと初期値の一覧
図 3.7-3 クロック選択レジスタと初期値の一覧
bit
クロック選択レジスタ(CKSCR)
122
15
14
13
12
11
10
9
8
1
1
1
1
1
1
0
0
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第 3 章 CPU の機能
3.7 クロック
MB90495G Series
クロック選択レジスタ (CKSCR)
3.7.3
クロック選択レジスタ (CKSCR) は , メインクロック , サブクロック , PLL クロック
の切換え , 発振安定待ち時間の選択 , および PLL クロックの逓倍率の選択を行いま
す。
■ クロック選択レジスタ (CKSCR)
図 3.7-4 クロック選択レジスタ (CKSCR)
15
14
R
R
13
12
11
10
9
8
リセット値
11111100 B
R/W R/W R/W R/W R/W R/W
bit9
bit8
CS1 CS0
逓倍率選択ビット
( )内は発振クロック(HCLK)周波数4MHz時の算出例
0
0
1×HCLK(4MHz)
0
1
2×HCLK(8MHz)
1
0
3×HCLK(12MHz)
1
1
4×HCLK(16MHz)
bit10
MCS
0
1
bit11
SCS
0
1
PLLクロック選択ビット
PLLクロックを選択
メインクロックを選択
サブクロック選択ビット
サブクロックを選択
メインクロックを選択
bit13 bit12
WS1 WS0
発振安定待ち時間選択ビット
( )内は発振クロック(HCLK)周波数4MHz時の算出例
0
0
210/HCLK(約256μs)
0
1
213/HCLK(約2.05ms)
1
0
215/HCLK(約8.19ms)
1
1
217/HCLK(約32.77ms,パワーオンリセット以外)
218/HCLK(約65.54ms,パワーオンリセットのみ)
bit14
PLLクロック動作ビット
MCM
0
PLLクロックで動作中
1
メインクロックまたはサブクロックで動作中
HCLK:発振クロック
R/W :リード ・ライト 可能
R
:リードオンリー
:リセット値
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bit15
SCM
0
1
サブクロック動作ビット
サブクロックで動作中
メインクロックまたはPLLクロックで動作中
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123
第 3 章 CPU の機能
3.7 クロック
MB90495G Series
表 3.7-1 クロック選択レジスタ (CKSCR) の機能 ( 1 / 3 )
ビット名
124
機 能
bit9
bit8
CS1, CS0:
逓倍率選択ビット
PLL クロックの逓倍率を 4 種類から選択します。
すべてのリセットにより , 初期値に戻ります。
<注記> PLL クロックが選択されている場合 (CKSCR: MCS=0)
は , 書込みが抑止されます。逓倍率を書き換える場合
は , いったん PLL クロック選択ビット (CKSCR: MCS)
に "1" を書き込んだ後 , 逓倍率選択ビット (CKSCR:
CS1, CS0) を書き換えてから , PLL クロック選択ビット
(CKSCR: MCS) を "0" に戻してください。
bit10
MCS:
PLL クロック選択
ビット
マシンクロックとして , メインクロックまたは PLL クロッ
クのどちらを選択するかを設定します。 メインクロックから PLL クロックに切り換えた場合は
(CKSCR: MCS=1 → 0) , PLL クロックの発振安定待ち時間が
発生した後 , PLL クロックモードに移行します。タイム
ベースタイマは自動的にクリアされます。メインクロック
モードから PLL クロックモードに切り換えた場合の発振安
定待ち時間は , 214/HCLK ( 発振クロック周波数 4MHz で動
作している場合 : 約 4.1ms) 固定です。サブクロックモード
から PLL クロックモードに切り換えた場合の発振安定待ち
時間は , 発振安定待ち時間選択ビット (CKSCR: WS1, WS0)
に設定された値に従います。
すべてのリセットにより , 初期値に戻ります。 <注記>
1) MCS ビット , SCS ビットがともに "0" の場合は , SCS
ビットが優先され , サブクロックモードに設定されま
す。
2) メインクロックから PLL クロックに切り換える場合
は (CKSCR: MCS=1 → 0) , タイムベースタイマの割込み
許可ビット (TBTC: TBIE) , またはインタラプトレベル
マスクレジスタ (ILM: ILM2 ∼ 0) により , タイムベース
タイマ割込みを禁止してから書き込んでください。
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第 3 章 CPU の機能
3.7 クロック
MB90495G Series
表 3.7-1 クロック選択レジスタ (CKSCR) の機能 ( 2 / 3 )
ビット名
機 能
bit11
SCS:
サブクロック選択
ビット
マシンクロックとして , メインクロックまたはサブクロッ
クのどちらを選択するかを設定します。 • メインクロックからサブクロックに切り換えた場合は
(CKSCR: SCS=1 → 0) , サブクロックに同期をとって ( 約
130us) サブクロックモードに切り換わります。
• サブクロックからメインクロックに切り換えた場合は
(CKSCR: SCS=0 → 1) , メインクロックの発振安定待ち
時間が発生した後 , メインクロックモードに切り換わり
ます。タイムベースタイマは自動的にクリアされます。
すべてのリセットにより , 初期値に戻ります。 <注記>
1) MCS ビット , SCS ビットがともに "0" の場合は , SCS
ビットが優先され , サブクロックモードに設定されま
す。
2) サブクロック選択ビット (CKSCR: MCS) および PLL
クロック選択ビット (CKSCR: SCS) ともに "0" の場合
は , サブクロックが優先されます。 3) メインクロックからサブクロックに切り換える場合
は (CKSCR: SCS=1 → 0) , タイムベースタイマの割込み
許可ビット (TBTC: TBIE) , またはインタラプトレベル
マスクレジスタ (ILM: ILM2 ∼ 0) により , タイムベース
タイマ割込みを禁止してから書き込んでください。
4) 電源投入時 , またはストップモードからの解除時は ,
サブクロックの発振安定待ち時間 ( 約 2 秒 ) が発生しま
す。したがって , その間にメインクロックモードからサ
ブクロックモードに切り換えた場合は , 発振安定待ち時
間が発生します。
bit13
bit12
WS1, WS0:
発振安定待ち時間
選択ビット
ストップモード解除時 , サブクロックモードからメインク
ロックモードへの移行時 , およびサブクロックモードから
PLL クロックモードへの移行時の発振クロックの発振安定
待ち時間を選択します。
• 4 種類のタイムベースタイマ出力から選択します。 すべてのリセットにより , 初期値に戻ります。
<注記> 発振安定待ち時間は , 使用されている振動子に合わせて
適切な時間を設定してください。詳しくは , 「3.6.1 リ
セット要因と発振安定待ち時間」を参照してくださ
い。 メインクロックモードから PLL クロックモードに切り
換えた場合の発振安定待ち時間は , 214/HCLK ( 発振ク
ロック周波数 4MHz で動作している場合 : 約 4.1ms) 固
定です。サブクロックモードから PLL クロックモード
に切り換えた場合および PLL ストップモードから PLL
クロックモードに復帰する場合の発振安定待ち時間は ,
本ビットに設定された値に従います。
PLL クロック発振安定待ち時間は , 214/HCLK 以上必
要ですので , サブクロックモードから PLL クロック
モードに切り換える場合および PLL ストップモードに
移行する場合は , 本ビットには , "10B" または "11B"
を設定してください。
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125
第 3 章 CPU の機能
3.7 クロック
MB90495G Series
表 3.7-1 クロック選択レジスタ (CKSCR) の機能 ( 3 / 3 )
ビット名
機 能
bit14
MCM:
PLL クロック動作
フラグビット
マシンクロックとして , メインクロックまたは PLL クロッ
クのどちらが選択されているかを示します。 • PLL クロック動作フラグビット (CKSCR: MCM) が "1"
で , PLL クロック選択ビット (CKSCR: MCS) が "0" の場
合は , PLL クロック発振安定待ち時間中であることを示
します。
• ライトした場合は動作に影響しません。
bit15
SCM:
サブクロック動作
フラグビット
マシンクロックとして , メインクロックまたはサブクロッ
クのどちらが選択されているかを表示します。 • サブクロック動作フラグビット (CKSCR: SCM) が "0",
サブクロック選択ビット (CKSCR: SCS) が "1" の場合
は , サブクロックからメインクロックへの移行期間中で
あることを示します。また , サブクロック動作フラグ
ビット (CKSCR:SCM) が "1", サブクロック選択ビット
(CKSCR:SCS) が "0" の場合は , メインクロックか
らサブクロックへの移行期間中であることを示し
ます。
•
126
ライトした場合は動作に影響しません。
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第 3 章 CPU の機能
3.7 クロック
MB90495G Series
3.7.4
クロックモード
クロックモードには , メインクロックモード , サブクロックモード , PLL クロック
モードがあります。
■ クロックモード
● メインクロックモード
メインクロックモードは , CPU および周辺リソースの動作クロックとして , 高速発振端
子 (X0, X1) に振動子を接続するか, 外部クロックを入力して発生させたクロック (発振
クロック ) を 2 分周したクロックを使用します。
● サブクロックモード
サブクロックモードは , CPU および周辺リソースの動作クロックとして低速振動端子
(X0A, X1A) に振動子を接続するか , 外部クロックを入力して発生させたクロックを 4
分周したクロックを使用します。
● PLL クロックモード
PLL クロックモードは , CPU および周辺リソースの動作クロックとして , 発振クロック
を PLL クロック逓倍回路 (PLL 発振回路 ) によって逓倍したクロックを使用します。
PLL クロックの逓倍率は , クロック選択レジスタ (CKSCR: CS1, CS0) で設定します。
■ クロックモードの移行
クロックモードは , PLL クロック選択ビット (CKSCR: MCS) およびサブクロック選択
ビット (CKSCR: SCS) の設定によって , メインクロックモード , サブクロックモード ,
PLL クロックモードに移行します。
● メインクロックモードから PLL クロックモードへの移行
PLL クロック選択ビット (CKSCR: MCS) を "1" から "0" に書き換えた場合は , PLL 発振
安定待ち時間 (214/HCLK) の後 , メインクロックから PLL クロックに移行します。
● PLL クロックモードからメインクロックモードへの移行
PLL クロック選択ビット (CKSCR: MCS) を "0" から "1" に書き換えた場合は , PLL ク
ロックとメインクロックのエッジが一致するタイミング (1 ∼ 8PLL クロック後 ) で PLL
クロックからメインクロックに切り換わります。
● メインクロックモードからサブクロックモードへの移行
サブクロック選択ビット (CKSCR: SCS) を"1"から"0"に書き換えた場合は, サブクロッ
クに同期をとって ( 約 130μs) , メインクロックからサブクロックに移行します。
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127
第 3 章 CPU の機能
3.7 クロック
MB90495G Series
● サブクロックモードからメインクロックモードへの移行
サブクロック選択ビット (CKSCR: SCS) を "0" から "1" に書き換えた場合は , メインク
ロック発振安定待ち時間後 , サブクロックからメインクロックに移行します。
● PLL クロックモードからサブクロックモードへの移行
サブクロック選択ビット (CKSCR: SCS) を "1" から "0"に書き換えた場合は , PLL クロッ
クからサブクロックに移行します。
● サブクロックモードから PLL クロックモードへの移行
サブクロック選択ビット (CKSCR: SCS) を "0" から "1" に書き換えた場合は , メインク
ロック発振安定待ち時間後 , サブクロックから PLL クロックに移行します。
■ PLL クロック逓倍率の選択
逓倍率選択ビット (CKSCR: CS1, CS0) に "00B" ∼ "11B" の値を書き込むことによって ,
1 ∼ 4 倍まで 4 種類の PLL クロック逓倍率を設定できます。
■ マシンクロック
PLL 逓倍回路から出力される PLL クロック , メインクロック , サブクロックがマシン
クロックとなります。このマシンクロックが CPU および周辺機能に供給されます。メ
インクロック , PLL クロック , サブクロックはサブクロック選択ビット (CKSCR:SCS)
および PLL クロック選択ビット (CKSCR:MCS) への書込みによりいずれかを選択でき
ます。
<注意>
128
• マシンクロックは , PLL クロック選択ビット (CKSCR: MCS) およびサブクロック
選択ビット (CKSCR: SCS) を書き換えても即座には切り換わりません。マシンク
ロックに依存する周辺機能を操作する場合は , マシンクロックを切り換えた後 ,
PLL クロック動作フラグビット (CKSCR: MCM) またはサブクロック動作フラグ
ビット (CKSCR: SCM) の値を参照して , マシンクロックが確実に切り換わったこ
とを確認してから操作してください。
• PLL クロック選択ビット (CKSCR: MCS) が "0" (PLL クロックモード ) で , サブク
ロック選択ビット (CKSCR: SCS) が "0" ( サブクロックモード ) の場合は , SCS
ビットが優先され , サブクロックモードとなります。
• クロックモードを切り換えた場合 , 切替えが完了するまでは , 他のクロックモー
ドおよび低消費電力モードへの切替えを行わないでください。切替えの完了はク
ロック選択レジスタ (CKSCR) の MCM ビットおよび SCM ビットを参照して確認
してください。切替えが完了する前に , 他のクロックモードおよび低消費電力
モードへの切替えを行った場合 , 切り替わらない場合があります。
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第 3 章 CPU の機能
3.7 クロック
MB90495G Series
クロックモードの遷移を図 3.7-5 に示します。
図 3.7-5 クロックモードの遷移
メイン→サブ
MCS=1
MCM=1
(9)
SCS=0
(10)
SCM=1
CS1,CS0=xx
(8)
メイン
MCS=1
MCM=1
SCS=1
(1)
SCM=1
CS1,CS0=xx
サブ
MCS=1
MCM=1
(16) SCS=0
(10) SCM=0
CS1,CS0=xx
(11)サブ→メイン
MCS=1
(8)
MCM=1
SCS=1
(6)
(8)
SCM=0
(12)サブ→PLL
メイン→PLLx(2)
CS1,CS0=xx
MCS=0
(13)MCS=0
(3)
MCM=1
MCM=1
(14)
(4)
SCS=1
SCS=1
(5)
(15)SCM=0
SCM=1
CS1,CS0=xx
CS1,CS0=xx
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PLL1→メイン
MCS=1
(7)MCM=0
SCS=1
SCM=1
CS1,CS0=00
PLL1逓倍
MCS=0
MCM=0
(6)SCS=1
(8)
SCM=1
CS1,CS0=00
PLL1→サブ
MCS=1
(17)
MCM=0
SCS=0
SCM=1
CS1,CS0=00
PLL2→メイン
MCS=1
(7)MCM=0
SCS=1
SCM=1
CS1,CS0=01
PLL2逓倍
MCS=0
MCM=0
(6)SCS=1
(8)
SCM=1
CS1,CS0=01
PLL2→サブ
MCS=1
(17)
MCM=0
SCS=0
SCM=1
CS1,CS0=01
PLL3→メイン
MCS=1
(7)MCM=0
SCS=1
SCM=1
CS1,CS0=10
PLL3逓倍
MCS=0
MCM=0
(6)SCS=1
(8)
SCM=1
CS1,CS0=10
PLL3→サブ
MCS=1
(17)
MCM=0
SCS=0
SCM=1
CS1,CS0=10
PLL4→メイン
MCS=1
(7)MCM=0
SCS=1
SCM=1
CS1,CS0=11
PLL4逓倍
MCS=0
MCM=0
(6)SCS=1
(8)
SCM=1
CS1,CS0=11
PLL4→サブ
MCS=1
(17)
MCM=0
SCS=0
SCM=1
CS1,CS0=11
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129
第 3 章 CPU の機能
3.7 クロック
MB90495G Series
(1)MCSビット"0"ライト
(2)PLLクロック発振安定待ち終了&CS1,CS0=00
(3)PLLクロック発振安定待ち終了&CS1,CS0=01
(4)PLLクロック発振安定待ち終了&CS1,CS0=10
(5)PLLクロック発振安定待ち終了&CS1,CS0=11
(6)MCSビット"1"ライト(ハードウェアスタンバイ・ウォッチドッグリセットを含む)
(7)PLLクロックとメインクロックの同期タイミング
(8)SCSビット"0"ライト
(9)サブクロック発振安定待ち時間終了(214/SCLK)
(10)SCSビット"1"ライト
(11)メインクロック発振安定待ち終了
(12)メインクロック発振安定待ち終了&CS1,CS0=00
(13)メインクロック発振安定待ち終了&CS1,CS0=01
(14)メインクロック発振安定待ち終了&CS1,CS0=10
(15)メインクロック発振安定待ち終了&CS1,CS0=11
(16)SCSビット"1"ライト,MCSビット"0"ライト
(17)PLLクロックとサブクロックの同期タイミング
MCS
MCM
SCS
SCM
CS1,CS0
<注意>
:クロック選択レジスタ(CKSCR)のPLLクロック選択ビット
:クロック選択レジスタ(CKSCR)のPLLクロック表示ビット
:クロック選択レジスタ(CKSCR)のサブクロック選択ビット
:クロック選択レジスタ(CKSCR)のサブクロック表示ビット
:クロック選択レジスタ(CKSCR)の逓倍率選択ビット
• マシンクロックの初期値は , メインクロックモード (MCS=1, SCS=1) です。
• SCS, MCS ともに "0" の場合は SCS が優先され , サブクロックが選択されます。
• サブクロックモードから PLL クロックモードに切り換える場合 , CKSCR レジス
タの発振安定待ち時間選択ビット (WS1, WS0) は , "10B" または "11B" を設定して
ください。
130
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第 3 章 CPU の機能
3.7 クロック
MB90495G Series
3.7.5
発振安定待ち時間
発振クロックが停止している電源投入時 , あるいはストップモードからの復帰時に
は , 発振開始後 , 発振クロックが安定するまでの時間 ( 発振安定待ち時間 ) が必要と
なります。また , クロックモードをメインクロックモードから PLL クロックモード ,
メインクロックモードからサブクロックモード , サブクロックモードからメインク
ロックモード , サブクロックモードから PLL クロックに切り換えた場合にも , 発振
安定待ち時間が必要です。
■ 発振安定待ち時間の動作
セラミックや水晶などの振動子は , 発振を開始してから安定した固有の振動数 ( 発振周
波数 ) になるまでに数ミリから数十ミリ秒の時間を要します。したがって , 発振開始直
後は , いったん CPU の動作を禁止して , 発振安定待ち時間経過して発振が安定した時
点で CPU にマシンクロックを供給するようにします。
ただし , 振動子の種類 ( セラミック , 水晶など ) によって発振安定待ち時間は異なりま
す。使用する振動子に合わせて適切な発振安定待ち時間を選択する必要があります。発
振安定待ち時間は , クロック選択レジスタ (CKSCR) で設定できます。
クロックモードをメインクロックから PLL クロック , メインクロックからサブクロッ
ク , サブクロックからメインクロック , サブクロックから PLL クロックに切り換えた
場合 , 発振安定待ち時間の間 , CPU は切替え前のクロックで動作しています。発振安定
待ち時間が経過すると , 各クロックモードに切り換わります。発振開始直後の発振動作
を図 3.7-6 に示します。
図 3.7-6 発振安定待ち時間直後の動作
振動子の発振時間
発振安定待ち時間
通常動作開始または
PLLクロック/サブクロック
への切換え
X1
発振開始
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発振安定
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131
第 3 章 CPU の機能
3.7 クロック
3.7.6
MB90495G Series
振動子および外部クロックの接続
MB90495G シリーズはシステムクロック発生回路を内蔵しており , 発振端子に振動
子を接続することによって内部クロックを発生します。外部から発振端子に入力し
たクロックを発振クロックとすることもできます。
■ 振動子および外部クロックの接続
● 水晶振動子またはセラミック振動子の接続例
図 3.7-7 水晶振動子またはセラミック振動子の接続例
X0
X1
C1
C2
MB90495Gシリーズ
X0A
X1A
C3
C4
● 外部クロックの接続例
図 3.7-8 外部クロックの接続例
X0
~
開放
X1
MB90495Gシリーズ
X0A
~
132
開放
X1A
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第 3 章 CPU の機能
3.8 低消費電力モード
MB90495G Series
低消費電力モード
3.8
CPU 動作モードは , 動作クロックの選択とクロックの発振制御によって , 次の動作
モードに分類されます。PLL クロックモードを除く動作モードが低消費電力モード
に属します。
• クロックモード ( メインクロックモード , PLL クロックモード , サブクロックモー
ド)
• CPU 間欠動作モード ( メインクロック間欠動作モード , PLL クロック間欠動作
モード , サブクロック間欠動作モード )
• スタンバイモード ( スリープモード , ストップモード , 時計モード , タイムベース
タイマモード )
■ CPU 動作モードと消費電流
CPU 動作モードと消費電流の関係を図 3.8-1 に示します。
図 3.8-1 CPU 動作モードと消費電流
消費電流
大
CPU
動作モード
PLLクロックモード
4逓倍クロック
3逓倍クロック
2逓倍クロック
1逓倍クロック
PLLクロック間欠動作モード
4逓倍クロック
3逓倍クロック
2逓倍クロック
1逓倍クロック
メインクロックモード(21/HCLK)
メインクロック間欠動作モード
サブクロックモード(SCLK)
サブクロック間欠動作モード
スタンバイモード
スリープモード
時計モード
タイムベースタイマモード
ストップモード
小
低消費電力モード
この図は,動作モードのイメージを示した図で,実際の消費電流とは異なる部分があります。
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133
第 3 章 CPU の機能
3.8 低消費電力モード
MB90495G Series
■ クロックモード
● PLL クロックモード
発振クロック (HCLK) の PLL 逓倍クロックで , CPU および周辺機能を動作させるモー
ドです。
● メインクロックモード
発振クロック (HCLK) の 2 周分クロックで CPU および周辺機能を動作させるモードで
す。メインクロックモード時には , PLL 逓倍回路が停止します。
● サブクロックモード
サブクロック (SCLK) で CPU および周辺機能を動作させるモードです。サブクロック
モード時には , メインクロックおよび PLL 逓倍回路が停止します。電源投入時 , また
はストップモードからの解除時は , サブクロックの発振安定待ち時間 ( 約 2 秒 ) が発生
します。したがって , その間にメインクロックモードからサブクロックモードに切り換
えた場合は , 発振安定待ち時間が発生します。
<参照>
クロックモードについては , 「3.7 クロック」を参照してください。
■ CPU 間欠動作モード
周辺機能には高速クロックを供給したまま CPU を間欠動作させ , 消費電力を低減する
モードです。CPU 間欠動作モードは , CPU がレジスタ , 内蔵メモリ周辺機能 , および外
部アクセスを行う場合 , CPU にだけ間欠クロックを入力するモードです。
■ スタンバイモード
スタンバイモードでは , スタンバイ制御回路によって CPU または周辺機能への動作ク
ロックの供給を停止したり , 発振クロック (HCLK) を停止することによって消費電力
を低減することができます。
● スリープモード
スリープモードは , 各クロックモード動作中に CPU への動作クロックを停止させる
モードです。CPU は停止し , 周辺機能はスリープモード移行前のクロックで動作しま
す。スリープモードに移行する際のクロックモードによって , メインスリープモード ,
PLL スリープモード , サブスリープモードに分かれます。
● 時計モード
時計モードは , サブクロック (SCLK) と時計タイマだけを動作させるモードです。メイ
ンクロック , PLL クロックは停止します。時計タイマ以外の周辺機能は停止します。
134
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第 3 章 CPU の機能
3.8 低消費電力モード
MB90495G Series
● タイムベースタイマモード
タイムベースタイマモードは , 発振クロック (HCLK) とサブクロック (SCLK) , タイム
ベースタイマおよび時計タイマだけを動作させるモードです。タイムベースタイマと
時計タイマ以外の周辺機能は停止します。
● ストップモード
ストップモードは , 各クロックモード動作中に発振クロック (HCLK) とサブクロック
(SCLK) を停止させるモードです。最も消費電力が少ない状態でデータを保持できま
す。
<注意>
CM44-10114-7
• クロックモードを切り換えた場合 , 切替えが完了するまでは , 他のクロックモー
ドおよび低消費電力モードへの切替えを行わないでください。切替えの完了はク
ロック選択レジスタ (CKSCR) の MCM ビットおよび SCM ビットを参照して確認
してください。切替えが完了する前に , 他のクロックモードおよび低消費電力
モードへの切替えを行った場合 , 切り替わらない場合があります。
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135
第 3 章 CPU の機能
3.8 低消費電力モード
MB90495G Series
低消費電力回路のブロックダイヤグラム
3.8.1
低消費電力回路のブロックダイヤグラムを示します。
■ 低消費電力回路のブロックダイヤグラム
図 3.8-2 低消費電力回路のブロックダイヤグラム
低消費電力モード制御レジスタ(LPMCR)
STP SLP SPL RST TMD CG1 CG0 予約
RST 端子
端子ハイインピー
ダンス制御回路
端子Hi-z制御
内部リセット
発生回路
内部リセット
CPU間欠動作
サイクルセレクタ
間欠サイクル選択
CPUクロック
制御回路
リセット(解除)
時計,スリープ,ストップ信号
スタンバイ
制御回路
2
CPU動作
クロック
時計,ストップ信号
割込み(解除)
周辺クロック
制御回路
周辺機能
動作クロック
サブクロック発振安定待ち解除
メインクロック発振安定待ち解除
クロック
発生部
動作クロック
セレクタ
マシン
クロック
2
発振安定
待ち時間
セレクタ
2
PLL逓倍回路
SCM MCM WS1 WS0 SCS MCS CS1 CS0
クロック選択レジスタ(CKSCR)
2分周
X0 端子
発振クロック
(HCLK)
X1 端子
発振クロック
発振回路
X0A 端子
1024分周
2分周
4分周
メイン
クロック
タイムベースタイマ
2分周
2分周
2分周
2分周
2分周
ウォッチドッグタイマへ
サブクロック
(SCLK)
4分周
1024分周
8分周
2分周
2分周
時計タイマ
X1A 端子
サブクロック発振回路
136
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第 3 章 CPU の機能
3.8 低消費電力モード
MB90495G Series
● CPU 間欠動作セレクタ
CPU 間欠動作モードでの CPU クロックの一時停止サイクル数を選択します。
● スタンバイ制御回路
CPU クロック制御回路と周辺クロック制御回路によって , CPU 動作クロックと周辺機
能動作クロックを切り換え , スタンバイモードへの移行と解除を行います。
● CPU クロック制御回路
CPU に動作クロックを供給する回路です。
● 端子ハイインピーダンス制御回路
時計モード , タイムベースタイマモード , ストップモードの場合に , 入出力端子をハイ
インピーダンスにします。
● 内部リセット発生回路
内部リセット信号を発生します。
● 低消費電力モード制御レジスタ (LPMCR)
スタンバイモードへの移行と解除 , CPU 間欠動作モードの設定などを行います。
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137
第 3 章 CPU の機能
3.8 低消費電力モード
3.8.2
MB90495G Series
低消費電力モードのレジスタ
低消費電力モードの設定に使用するレジスタを説明します。
■ 低消費電力モードのレジスタ一覧と初期値の一覧
図 3.8-3 低消費電力モードのレジスタと初期値の一覧
bit
低消費電力モード制御レジスタ(LPMCR)
138
7
6
5
4
3
2
1
0
0
0
0
1
1
0
0
0
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第 3 章 CPU の機能
3.8 低消費電力モード
MB90495G Series
低消費電力モード制御レジスタ (LPMCR)
3.8.3
低消費電力モード制御レジスタ (LPMCR) は , 低消費電力モードへの移行と解除 , 内
部リセット信号の発生 , CPU 間欠動作モードの一時停止サイクル数の設定などを行
います。
■ 低消費電力モード制御レジスタ (LPMCR)
図 3.8-4 低消費電力モード制御レジスタ (LPMCR)
7
6
5
4
3
W
W
R/W
W
W
2
1
0
リセット値
00011000 B
R/W R/W R/W
bit0
予約
0
予約ビット
必ず"0"に設定してください
bit2
bit1
CG1 CG0
CPU一時停止サイクル数選択ビット
0
0
0サイクル(CPUクロック=周辺クロック)
0
1
8サイクル(CPUクロック:周辺クロック=1:約3~4)
1
0
16サイクル(CPUクロック:周辺クロック=1:約5~6)
1
1
32サイクル(CPUクロック:周辺クロック=1:約9~10)
bit3
TMD
0
1
時計モードビット
時計モードまたはタイムベースタイマモードに遷移
影響なし
bit4
RST
0
1
内部リセット信号発生ビット
3マシンサイクルの内部リセット信号を発生
bit5
SPL
0
1
端子状態指定ビット
入出力端子の状態を保持
影響なし
ハイインピーダンス
タイムベースタイマ・時計・ストップモードの場合のみ
bit6
SLP
0
1
スリープモードビット
影響なし
スリープモードに遷移
bit7
STP
R/W :リード ・ライト 可能
W :ライトオンリー
:リセット値
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ストップモードビット
0
影響なし
1
ストップモードに遷移
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139
第 3 章 CPU の機能
3.8 低消費電力モード
MB90495G Series
表 3.8-1 低消費電力モード制御レジスタ (LPMCR) の機能
ビット名
機 能
bit0
予約 : 予約ビット
必ず "0" に設定してください。
bit1
bit2
CG1, CG0:
CPU 一時停止サイク
ル数選択ビット
CPU 間欠動作モードでの CPU クロックの一時停止サイ
クル数を設定します。
• すべてのリセットにより , 初期値に戻ります。
bit3
TMD:
時計モードビット
時計モードにまたはタイムベースタイマモードに移行し
ます。
"0" に設定した場合 : 時計モードに移行します。
"1" に設定した場合 : 影響しません。
• リセットや割込みにより , "1" がセットされます。
リードした場合 : 常に "1" が読み出されます。
bit4
RST:
内部リセット信号発生
ビット
ソフトウェアリセットを発生します。
"0" に設定した場合 : 3 マシンサイクルの内部リセット信
号が発生されます。
"1" に設定した場合 : 影響しません。
リードした場合 : 常に "1" が読み出されます。
bit5
SPL:
端子状態設定ビット
ストップモード , 時計モード , タイムベースタイマモード
に移行した場合の入出力端子の状態を設定します。
"0" に設定した場合 : 入出力端子の現在のレベルを保持
します。
"1" に設定した場合 : 入出力端子をハイインピーダンス
にします。
• リセットで "0" に初期化されます。
bit6
SLP:
スリープモードビット
スリープモードに移行します。
"0" に設定した場合 : 影響しません。
"1" に設定した場合 : スリープモードに移行します。
• リセットあるいは外部割込み発生で "0" に初期化され
ます。
• STP ビットと SLP ビットを同時に "1" をセットした場
合は , STP ビットが優先され , ストップモードに移行
します。
bit7
STP:
ストップモードビット
ストップモードに移行します。
"0" に設定した場合 : 影響しません。
"1" に設定した場合 : ストップモードに移行します。
リードした場合 : 常に "1" が読み出されます。
• リセットあるいは外部割込み発生で "0" に初期化され
ます。
140
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第 3 章 CPU の機能
3.8 低消費電力モード
MB90495G Series
<注意>
• 低消費電力モード制御レジスタ (LPMCR) において低消費電力モードに移行する
設定を行う場合は , 表 3.8-2 の命令を使用してください。
• 表 3.8-2 の命令による低消費電力モード遷移命令の直後には , 必ず下記 内
の命令列を配置してください。
MOV LPMCR, #H'xx ; 表 3-8-2 の低消費電力モード遷移命令
NOP
NOP
JMP
$+3
; 次の命令へのジャンプ
MOV
A #H’10
; 任意の命令
内の命令列以外が配置されるとスタンバイモード解除後の動作は保証され
ません。
• C 言語を使用して低消費電力モード制御レジスタをアクセスする場合は , 「3.8.8
低消費電力モード使用上の注意」の「■ スタンバイモード遷移のための低消費電
力モード制御レジスタ (LPMCR) へアクセスする際の注意事項」を参照してくだ
さい。
• 低消費電力モード制御レジスタ (LPMCR) にワード単位で書込みを行う場合は ,
偶数アドレスで書き込みを行ってください。奇数アドレスで書込みを行うと , 誤
動作の原因となることがあります。
• ストップモード , 時計モード , タイムベースタイマモード時に , 周辺機能とポー
トを兼用している端子をハイインピーダンスに設定する場合は , 周辺機能の出力
を禁止に設定した後 , 低消費電力モード制御レジスタ (LPMCR) の STP ビットを
"1" または TMD ビットを "0" に設定してください。対象となる端子を以下に示
します。
対象端子:P14/PPGO/AD12, P15/PPG1/AD13, P16/PPG2/AD14, P17/PPG3/AD15,
P21/TOTO/A17, P23/TOT1/A19, P30/SOTO/ALE, P31/SCK0/ RD
表 3.8-2 低消費電力モードに遷移する場合に使用する命令一覧
MOV
io,#imm8
MOV
dir,#imm8
MOV
eam,#imm8
MOV
eam,Ri
MOV
io,A
MOV
dir,A
MOV
addr16,A
MOV
eam,A
MOV
@RLi+disp8,A
MOVW
io,#imm16
MOVW
dir,#imm16
MOVW
eam,#imm16
MOVW eam,RWi
MOVW
io,A
MOVW
dir,A
MOVW
addr16,A
MOVW eam,A
[email protected]+disp8,A
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SETB
io:bp
SETB
dir:bp
SETB
addr16:bp
CLRB
io:bp
CLRB
dir:bp
CLRB
addr16:bp
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141
第 3 章 CPU の機能
3.8 低消費電力モード
3.8.4
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CPU 間欠動作モード
CPU 間欠動作モードは , CPU と周辺機能に動作クロックを供給したまま , CPU を間
欠動作させることによって消費電力を低減する動作モードです。
■ CPU 間欠動作モードの動作
CPU 間欠動作モードでは , レジスタや内蔵メモリ , I/O, 周辺機能および外部バスに CPU
がアクセスする際に CPU に供給されるクロックを 1 命令実行するごとに一時停止させ
て内部バスの起動を遅らせます。周辺機能には高速のクロックを供給しながら , CPU
の実行速度を下げることによって消費電力を低減することができます。
• CPU へのクロック供給を一時停止するマシンサイクル数は , 低消費電力モード制御
レジスタ (LPMCR) の CG1, CG0 ビットで設定します。
• CPU 間欠動作モードの命令実行時間は , レジスタ , 内蔵メモリ , 周辺機能 , 外部バス
にアクセスを行う回数に一時停止サイクル数を掛けた補正値と , 通常の実行時間を
加算することによって求められます。
CPU 間欠動作モードのクロック動作を , 図 3.8-5 に示します。
図 3.8-5 CPU 間欠動作モードのクロック動作
周辺クロック
CPUクロック
一時停止サイクル
1命令実行
サイクル
内部バス起動
142
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第 3 章 CPU の機能
3.8 低消費電力モード
MB90495G Series
スタンバイモード
3.8.5
スタンバイモードでは , スタンバイ制御回路によって CPU または周辺機能への動作
クロックの供給を停止したり , 発振クロックを停止することによって消費電力を低
減します。
■ スタンバイモードの種類と動作状態
スタンバイモードの種類と動作状態を , 表 3.8-3 に示します。
表 3.8-3 スタンバイモードの種類と動作状態
モード名
スリープ
モード
タイム
ベースタ
イマモー
ド
サブ
クロック
(SCLK)
マシン
クロック
CPU
周辺機
能
端子
解除方法
MCS=1
SCS=1
SLP=1
○
○
○
×
○
○
外部リセット
または割込み
サブス
リープ
モード
MCS=X
SCS=0
SLP=1
×
○
○
×
○
○
外部リセット
または割込み
PLL ス
リープ
モード
MCS=0
SCS=1
SLP=1
○
○
○
×
○
○
外部リセット
または割込み
SPL=0
MCS=X
SCS=1
TMD=0
○
○
×
×
×* 1
◇
外部リセット
または割込み
MCS=X
SCS=1
TMD=0
○
MCS=X
SCS=0
TMD=0
×
MCS=X
SCS=0
TMD=0
×
SPL=0
SPL=1
ストップ
モード
発振
クロック
(HCLK)
メインス
リープ
モード
SPL=1
時計
モード
遷移
条件
SPL=0
*4
○
○
×
×
×
×
×* 1
×* 2
Hi-z
*3
◇
外部リセット
または割込み
*4
外部リセット
または割込み
*5
○
×
×
×* 2
Hi-z
*3
STP=1
×
×
×
×
×
◇
外部リセット
または割込み
*5
外部リセット
または割込み
*6
SPL=1
STP=1
×
×
×
×
×
Hi-z
*3
外部リセット
または割込み
*6
○ : 動作 × : 停止 ◇ : 移行前の状態を保持 Hi-z: ハイインピーダンス * 1: タイムベースタイマと時計タイマは動作します。
* 2: 時計タイマは動作します。
* 3: DTP/ 外部割込みの入力端子は動作します。
* 4 : 時計タイマ , タイムベースタイマ , および外部割込み
* 5 : 時計タイマ , および外部割込み
* 6 : 外部割込み
MCS: クロック選択レジスタ (CKSCR) の PLL クロック選択ビット
SCS: クロック選択レジスタ (CKSCR) のサブクロック選択ビット
SPL: 低消費電力モード制御レジスタ (LPMCR) の端子状態設定ビット
SLP: 低消費電力モード制御レジスタ (LPMCR) のスリープモードビット
STP: 低消費電力モード制御レジスタ (LPMCR) のストップモードビット
TMD: 低消費電力モード制御レジスタ (LPMCR) の時計モードビット
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143
第 3 章 CPU の機能
3.8 低消費電力モード
<注意>
144
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ストップモード , 時計モード , タイムベースタイマモード時に , 周辺機能とポートを
兼用している端子をハイインピーダンスに設定する場合は , 周辺機能の出力を禁止
に設定した後 , 低消費電力モード制御レジスタ (LPMCR) の STP ビットを "1" また
は TMD ビットを "0" に設定してください。対象となる端子を以下に示します。
対象端子:P14/PPGO/AD12, P15/PPG1/AD13, P16/PPG2/AD14, P17/PPG3/AD15, P21/
TOTO/A17, P23/TOT1/A19, P30/SOTO/ALE, P31/SCK0/ RD
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第 3 章 CPU の機能
3.8 低消費電力モード
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3.8.5.1
スリープモード
スリープモードは , 各クロックモード動作中に CPU への動作クロックを停止させる
動作モードです。CPU は停止し , 周辺機能は動作します。
■ スリープモードへの移行
低 消費 電 力 モー ド 制御 レ ジス タ の設 定 によ り ス リー プ モー ド に移 行 した 場 合 は
(LPMCR: SLP=1, STP=0) , クロック選択レジスタ (CKSCR) の MCS ビット , SCS ビット
の設定に従って , スリープモードに移行します。
クロック選択レジスタ (CKSCR) の MCS ビット , SCS ビットの設定とスリープモード
の対応を , 表 3.8-4 に示します。
表 3.8-4 クロック選択レジスタ (CKSCR) の設定とスリープモード
クロック選択レジスタ (CKSCR)
移行するスリープモード
<注意>
MCS
SCS
1
1
メインスリープモード
0
1
PLL スリープモード
1
0
0
0
サブスリープモード
低消費電力モード制御レジスタ (LPMCR) の STP ビットと SLP ビットを同時に "1"
をセットした場合は , STP ビットが優先され , ストップモードに移行します。
また , SLP ビットに "1", TMD ビットに "0" を同時にセットした場合は , TMD ビット
が優先され , タイムベースタイマモード , または時計モードに移行します。
● データ保持機能
スリープモード中は , アキュムレータなどの専用レジスタと内部 RAM の内容を保持さ
れます。
● 外部バスホールド機能
スリープモード中は , 外部バスホールド機能は動作しています。CPU に対するホール
ド要求があった場合は , ホールド状態になります。
● 割込み要求が発生している場合の動作
低消費電力モード制御レジスタ (LPMCR) の SLP ビットに "1" を設定した場合に , 割込
み要求が発生していると , スリープモードには移行しません。CPU が割込み要求を受
け付けない状態であれば現在実行されている命令の次の命令を実行します。逆に CPU
が割込み要求を受け付けられる状態であれば , 直ちに割込み処理ルーチンに分岐しま
す。
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145
第 3 章 CPU の機能
3.8 低消費電力モード
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● 端子状態
スリープモード中は , バス入出力またはバス制御で使用されている端子以外は , スリー
プモードに移行する前の状態を保持します。
■ スリープモードからの復帰
スリープモードは , リセット要因または割込みの発生によって解除されます。
● リセット要因による復帰
リセット要因によってスリープモードが解除された場合は , スリープモード解除後に
メインクロックモードに移行し , リセットシーケンスに移行します。
● 割込みによる復帰
スリープモード中に , 周辺機能などから割込みレベル (IL) が 7 より強い割込み要求が
発生した場合は , スリープモードが解除されます。発生した割込み要求は , スリープ
モード解除後, 通常の割込み処理と同様にコンディションコードレジスタ (CCR) のIフ
ラグ , 割込みレベルマスクレジスタ (ILM) , 割込み制御レジスタ (ICR) の設定に従って ,
割込み要求の判定が行われます。
• CPU が割込み要求を受け付けない状態の場合は , 現在実行されている命令の次の命
令を実行します。
•
CPU が割込み要求を受け付けられる状態の場合は , 直ちに割込み処理ルーチンに分
岐します。
割込み発生によるスリープモードの解除を図 3.8-6 に示します。
図 3.8-6 割込み発生によるスリープモードの解除
周辺機能の割込フラグ設定
INT発生(IL<7)
NO
スリープ解除しない
スリープ解除しない
YES
スリープ解除する
YES
I=0
次の命令を実行
NO
YES
ILM<IL
NO
割込処理の実行
<注意>
146
割込み処理を実行する場合 , 通常はスリープモードを指定した命令の次の命令を実
行した後に , 割込み処理に移行します。ただし , スリープモードへの移行と外部バ
スホールド要求の受け付けが同時であった場合 , 次の命令を実行する前に割込み処
理に移行することがあります。
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第 3 章 CPU の機能
3.8 低消費電力モード
MB90495G Series
3.8.5.2
時計モード
時計モードは , サブクロック (SCLK) のみ動作させ , 時計タイマだけを動作させる
モードです。メインクロック , PLL クロックは停止します。
■ 時計モードへの移行
低消費電力モード制御レジスタ (LPMCR) の設定によりサブクロックモードの状態で
LPMCR の TMD ビットに 0 を書き込んだ場合は , 時計モードに移行します。
● データ保持機能
時計モード中は , アキュムレータなどの専用レジスタと内部 RAM の内容を保持されま
す。
● 外部バスホールド機能
時計モード中は , 外部バスホールド機能は停止します。CPU に対するホールド要求が
入力された場合でもホールド要求を受け付けません。時計モードへの移行中にホール
ド要求が入力された場合は , バスをハイインピーダンスにした状態で HAK 信号が "L"
レベルにならない場合があります。
● 割込み要求が発生している場合の動作
低消費電力モード制御レジスタ (LPMCR) の TMD ビットに "0" を設定した場合に , 割
込み要求が発生していると , 時計モードには移行しません。CPU が割込み要求を受け
付けない状態であれば現在実行されている命令の次の命令を実行します。逆に CPU が
割込み要求を受け付けられる状態であれば , 直ちに割込み処理ルーチンに分岐します。
● 端子状態
時計モード中の入出力端子の状態は , 低消費電力モード制御レジスタ (LPMCR) の SPL
ビットによって , ハイインピーダンス状態にするか , 時計モード移行前の状態を保持す
るかを設定できます。
<注意>
CM44-10114-7
時計モード時に , 周辺機能とポートを兼用している端子をハイインピーダンスに設
定する場合は , 周辺機能の出力を禁止に設定した後 , 低消費電力モード制御レジス
タ (LPMCR) の TMD ビットを "0" に設定してください。対象となる端子を以下に示
します。
対象端子:P14/PPGO/AD12, P15/PPG1/AD13, P16/PPG2/AD14, P17/PPG3/AD15, P21/
TOTO/A17, P23/TOT1/A19, P30/SOTO/ALE, P31/SCK0/ RD
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147
第 3 章 CPU の機能
3.8 低消費電力モード
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■ 時計モードからの復帰
時計モードは , リセット要因または割込みの発生によって解除されます。
● リセット要因による復帰
リセット要因によって時計モードが解除された場合は , 時計モード解除後にメインク
ロックモードに移行し , リセットシーケンスに移行します。
● 割込みによる復帰
時計モード中に , 時計タイマ , および外部割込みから割込みレベル (IL) が 7 より強い割
込み要求が発生した場合は , 時計モードが解除されます。時計モード解除後は , 通常の
割込み処理と同様にコンディションコードレジスタ (CCR) のIフラグ, 割込みレベルマ
スクレジスタ (ILM) , 割込み制御レジスタ (ICR) の設定に従って , 割込み要求の判定が
行われます。サブ時計モードの場合は , 発振待ち時間はないので , 時計モード復帰後 ,
直ちに発生した割込み要求の判定が行われます。
• CPU が割込み要求を受け付けない状態の場合は , 現在実行されている命令の次の命
令を実行します。
• CPU が割込み要求を受け付けられる状態の場合は , 直ちに割込み処理ルーチンに分
岐します。
<注意>
148
割込み処理を実行する場合 , 通常は時計モードを指定した命令の次の命令を実行し
た後に , 割込み処理に移行します。ただし , 時計モードへの移行と外部バスホール
ド要求の受け付けが同時であった場合 , 次の命令を実行する前に割込み処理に移行
することがあります。
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第 3 章 CPU の機能
3.8 低消費電力モード
MB90495G Series
3.8.5.3
タイムベースタイマモード
タイムベースタイマモードは , 発振クロック (HCLK) とサブクロック (SCLK) , タイ
ムベースタイマおよび時計タイマだけを動作させるモードです。タイムベースタイ
マと時計タイマ以外の周辺機能は停止します。
■ タイムベースタイマモードへの移行
PLL クロックモードまたはメインクロックモードの動作中に (CKSCR: SCM=1) , 低消
費電力モード制御レジスタ (LPMCR) の TMD ビットに "0" を書き込んだ場合は , タイ
ムベースタイマモードに移行します。
● データ保持機能
タイムベースタイマモード中は , アキュムレータなどの専用レジスタと内部 RAM の内
容を保持されます。
● 外部バスホールド機能
タイムベースタイマモード中は , 外部バスホールド機能は停止します。CPU に対する
ホールド要求が入力された場合でもホールド要求を受け付けません。タイムベースタ
イマモードへの移行中にホールド要求が入力された場合は , バスをハイインピーダン
スにした状態で HAK 信号が "L" レベルにならない場合があります。
● 割込み要求が発生している場合の動作
低消費電力モード制御レジスタ (LPMCR) の TMD ビットに "0" を設定した場合に , 割
込み要求が発生していると , タイムベースタイマモードには移行しません。CPU が割
込み要求を受け付けない状態であれば現在実行されている命令の次の命令を実行しま
す。逆に CPU が割込み要求を受け付けられる状態であれば , 直ちに割込み処理ルーチ
ンに分岐します。
● 端子状態
タイムベースタイマモード中の入出力端子の状態は , 低消費電力モード制御レジスタ
(LPMCR) の SPL ビットによって , ハイインピーダンス状態にするか , タイムベースタ
イマモード移行前の状態を保持するかを設定できます。
<注意>
CM44-10114-7
タイムベースタイマモード時に , 周辺機能とポートを兼用している端子をハイイン
ピーダンスに設定する場合は , 周辺機能の出力を禁止に設定した後 , 低消費電力
モード制御レジスタ (LPMCR) の TMD ビットを "0" に設定してください。対象とな
る端子を以下に示します。
対象端子:P14/PPGO/AD12, P15/PPG1/AD13, P16/PPG2/AD14, P17/PPG3/AD15, P21/
TOTO/A17, P23/TOT1/A19, P30/SOTO/ALE, P31/SCK0/RD
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149
第 3 章 CPU の機能
3.8 低消費電力モード
MB90495G Series
■ タイムベースタイマモードからの復帰
タイムベースタイマモードは , リセット要因または割込みの発生によって解除されま
す。
● リセット要因による復帰
リセット要因によってタイムベースタイマモードが解除された場合は , タイムベース
タイマモード解除後にメインクロックモードに移行し , リセットシーケンスに移行し
ます。
● 割込みによる復帰
タイムベースタイマモード中に , 時計タイマ , タイムベースタイマ , および外部割込み
から割込みレベル (IL) が 7 より強い割込み要求が発生した場合は , タイムベースタイ
マモードが解除されます。発生した割込み要求は , タイムベースタイマモード解除後 ,
通常の割込み処理と同様にコンディションコードレジスタ (CCR) のIフラグ, 割込みレ
ベルマスクレジスタ (ILM) , 割込み制御レジスタ (ICR) の設定に従って , 割込み要求の
判定が行われます。
• CPU が割込み要求を受け付けない状態の場合は , 現在実行されている命令の次の命
令実行します。
• CPU が割込み要求を受け付けられる状態の場合は , 直ちに割込み処理ルーチンに分
岐します。
• タイムベースタイマモードには次の 2 種類があります。
- メインクロック←→タイムベースタイマモード
- PLL クロック←→タイムベースタイマモード
<注意>
150
割込み処理を実行する場合 , 通常はタイムベースタイマモードを指定した命令の次
の命令を実行した後に , 割込み処理に移行します。ただし , タイムベースタイマ
モードへの移行と外部バスホールド要求の受け付けが同時であった場合 , 次の命令
を実行する前に割込み処理に移行することがあります。
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第 3 章 CPU の機能
3.8 低消費電力モード
MB90495G Series
3.8.5.4
ストップモード
ストップモードは , 各クロックモード動作中に発振クロック (HCLK) とサブクロッ
ク (SCLK) を停止させるモードです。最も消費電力が少ない状態でデータを保持で
きます。
■ ストップモード
PLL クロックモード動作中に (CKSCR: MCS=1, SCS=0) , 低消費電力モード制御レジス
タ (LPMCR) の STP ビットに "1" を書き込んだ場合は , クロック選択レジスタ (CKSCR)
の MCS ビット , SCS ビットの設定に従って , ストップモードに移行します。
クロック選択レジスタ (CKSCR) の MCS ビット , SCS ビットの設定とストップモード
の対応を , 表 3.8-5 に示します。
表 3.8-5 クロック選択レジスタ (CKSCR) の設定とストップモード
クロック選択レジスタ (CKSCR)
移行するストップモード
<注意>
MCS
SCS
1
1
メインストップモード
0
1
PLL ストップモード
1
0
0
0
サブストップモード
低消費電力モード制御レジスタ (LPMCR) の STP ビットと SLP ビットを同時に "1"
をセットした場合は , STP ビットが優先され , ストップモードに移行します。
● データ保持機能
ストップモード中は , アキュムレータなどの専用レジスタと内部 RAM の内容を保持さ
れます。
● 外部バスホールド機能
ストップモード中は , 外部バスホールド機能は停止します。CPU に対するホールド要
求が入力された場合でもホールド要求を受け付けません。ストップモードへの移行中
にホールド要求が入力された場合は , バスをハイインピーダンスにした状態で HAK 信
号が "L" レベルにならない場合があります。
● 割込み要求が発生している場合の動作
低消費電力モード制御レジスタ (LPMCR) の STP ビットに "1" を設定した場合に , 割込
み要求が発生していると , ストップモードには移行しません。CPU が割込み要求を受
け付けない状態であれば現在実行されている命令の次の命令を実行します。逆に CPU
が割込み要求を受け付けられる状態であれば , 直ちに割込み処理ルーチンに分岐しま
す。
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151
第 3 章 CPU の機能
3.8 低消費電力モード
MB90495G Series
● 端子状態
ストップモード中の入出力端子の状態は , 低消費電力モード制御レジスタ (LPMCR) の
SPL ビットによって , ハイインピーダンス状態にするか , ストップモード移行前の状態
を保持するかを設定できます。
<注意>
ストップモード時に , 周辺機能とポートを兼用している端子をハイインピーダンス
に設定する場合は , 周辺機能の出力を禁止に設定した後 , 低消費電力モード制御レ
ジスタ (LPMCR) の STP ビットを "1" に設定してください。対象となる端子を以下
に示します。
対象端子:P14/PPGO/AD12, P15/PPG1/AD13, P16/PPG2/AD14, P17/PPG3/AD15, P21/
TOTO/A17, P23/TOT1/A19, P30/SOTO/ALE, P31/SCK0/RD
■ ストップモードからの復帰
ストップモードは , リセット要因または割込みの発生によって解除されます。ストップ
モードから復帰する場合は , 発振クロック (HCLK) およびサブクロック (SCLK) が停止
しているため , メインクロック発振安定待ち時間またはサブクロック発振安定待ち時
間を経て , ストップモードが解除されます。
● リセット要因による復帰
リセット要因によってストップモードが解除された場合は , メインクロック発振安定
待ち時間が生じます。メインクロック発振安定待ち時間終了後 , ストップモードが解除
され , リセットシーケンスに移行します。
サブストップモードからの外部リセットによる復帰動作を , 図 3.8-7 に示します。
図 3.8-7 サブストップモードからの外部リセットによる復帰動作
RST端子
ストップモード
メインクロック
発振安定待ち
発振中
サブクロック
発振安定待ち
発振中
発振安定待ち
PLLクロック
サブクロック
メインクロック PLLクロック
リセットシーケンス
通常処理
CPU動作クロック
CPU動作
停止中
発振中
ストップモード解除
リセット解除
● 割込みによる復帰
ストップモード中に , 外部割込みから割込みレベル (IL) が 7 より強い割込み要求が発
生した場合は , ストップモードが解除されます。ストップモードの場合は , ストップ
モード解除後にメインクロック発振待ち時間またはサブクロック発振時間が生じま
す。発生した割込み要求は , メインクロック発振待ち時間またはサブクロック発振待ち
152
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第 3 章 CPU の機能
3.8 低消費電力モード
MB90495G Series
時間終了後, 通常の割込み処理と同様にコンディションコードレジスタ (CCR) のIフラ
グ , 割込みレベルマスクレジスタ (ILM) , 割込み制御レジスタ (ICR) の設定に従って ,
割込み要求の判定が行われます。
• CPU が割込み要求を受け付けない状態の場合は , 現在実行されている命令の次の命
令を実行します。
• CPU が割込み要求を受け付けられる状態の場合は , 直ちに割込み処理ルーチンに分
岐します。
<注意>
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• 割込み処理を実行する場合 , 通常はストップモードを指定した命令の次の命令を
実行した後に , 割込み処理に移行します。ただし , ストップモードへの移行と外
部バスホールド要求の受け付けが同時であった場合 , 次の命令を実行する前に割
込み処理に移行することがあります。
PLL ストップモードに移行する場合は , クロック選択レジスタの発振安定待ち時
間選択ビット (CKSCR: WS1, WS0) を "10B" または "11B" を設定してください。
• PLL ストップモード中は , メインクロックおよび PLL 逓倍回路が停止している
ため , PLL ストップモードから復帰する場合は , メインクロック発振安定待ち時
間および PLL クロック発振安定待ち時間を確保する必要があります。この場合
の発振安定待ち時間は , クロック選択レジスタの発振安定待ち時間選択ビット
(CKSCR:WS1, WS0) に設定された値に従い , メインクロック発振安定待ち時間お
よび PLL クロック発振安定待ち時間を同時にカウントしますので , CKSCR:WS1,
WS0 ビットには , 発振安定待ち時間の長い方に合わせて値を設定してください。
ただし , PLL クロック発振安定待ち時間は 214/HCLK 以上必要ですので , CKSCR:
WS1, WS0 ビットには , "10B" または "11B" を設定してください。
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153
第 3 章 CPU の機能
3.8 低消費電力モード
3.8.6
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スタンバイモードの状態遷移
MB90495G シリーズのクロックモードおよびスタンバイモードの動作状態と遷移
を , チャートに示します。
■ 状態遷移図
図 3.8-8 状態遷移図
電源投入
外部リセット,ウォッチドッグタイマリセット,ソフトウェアリセット
パワーオンリセット
リセット
SCS=0
SCS=1
発振安定待ち終了
メインクロックモード MCS=0 PLLクロックモード SCS=0 サブクロックモード
MCS=1
割込み
SLP=1
メインスリープモード
割込み
TMD=0
SCS=1
SLP=1
PLLスリープモード
TMD=0
タイムベース
タイマモード
STP=1
SLP=1
割込み
割込み
TMD=0
タイムベース
タイマモード
メインクロック
発振安定待ち
割込み
割込み
時計モード
STP =1
PLLストップモード
発振安定待ち終了
割込み
サブスリープモード
STP=1
メインストップモード
154
割込み
サブストップモード
発振安定待ち終了
メインクロック
発振安定待ち
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割込み
発振安定待ち終了
サブクロック
発振安定待ち
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第 3 章 CPU の機能
3.8 低消費電力モード
MB90495G Series
3.8.7
スタンバイモードとリセット時の端子状態
スタンバイモードとリセット時の各入出力端子の状態を , アクセスモードごとに示
します。
■ 入出力端子の状態 ( シングルチップモード )
表 3.8-6 入出力端子の状態 ( シングルチップモード )
端子名
スリープ時
ストップ / 時計 /
タイムベースタイマ時
SPL=0
ホールド時
リセット時
SPL=1
P07 ∼ P00
P17 ∼ P10
P27 ∼ P20
P37 ∼ P30
P44 ∼ P40
直前の状態を
保持* 1
入力遮断 /
直前の状態を
保持* 1
入力遮断 /
出力 Hi-z * 2
本状態はない
入力不可 /
出力 Hi-z
P57 ∼ P50
P63 ∼ P60
* 1: 各スタンバイモードになる直前に出力していた状態をそのまま出力 , または入力であれば入力不可を意味
します。出力していた状態をそのまま出力する , とは出力のある周辺機能が動作中であれば周辺機能の
状態に従い出力を行い , 出力端子として出力している場合にはその出力を保持するということを意味し
ます。入力不可とは , 端子の入力ゲートの動作は許可されているが , 内部回路が停止しているので , 端子
の内容が内部で受け付けられない状態を意味します。
* 2: 入力遮断とは , 端子の入力ゲートの動作が禁止されている状態を示し , 出力 Hi-z は端子駆動用トランジス
タを駆動禁止状態にして , 端子をハイインピーダンスにすることを意味します。
<注意>
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ストップモード , 時計モード , タイムベースタイマモード時に , 周辺機能とポートを
兼用している端子をハイインピーダンスに設定する場合は , 周辺機能の出力を禁止
に設定した後 , 低消費電力モード制御レジスタ (LPMCR) の STP ビットを "1" また
は TMD ビットを "0" に設定してください。対象となる端子を以下に示します。
対象端子:P14/PPGO/AD12, P15/PPG1/AD13, P16/PPG2/AD14, P17/PPG3/AD15, P21/
TOTO/A17, P23/TOT1/A19, P30/SOTO/ALE, P31/SCK0/RD
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155
第 3 章 CPU の機能
3.8 低消費電力モード
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■ 入出力端子の状態 (16 ビットアクセスモード )
表 3.8-7 入出力端子の状態 (16 ビットアクセスモード )
端子名
スリープ時
ストップ / 時計 /
タイムベースタイマ時
SPL=0
P07 ∼ P00
(AD07 ∼
AD00)
P17 ∼ P10
(AD15 ∼
AD08)
P27 ∼ P20
(A23 ∼
A16)
P37(CLK)
リセット時
リセット解除直後の
内 ROM アクセス時
外 ROM アクセス後に
内 ROM アクセス時
SPL=1
入力不可 /
出力 Hi-z
入力遮断 /
出力 Hi-z
入力不可 /
出力 Hi-z
入力不可 /
出力 Hi-z
出力 Hi-z/ 入力可
出力 Hi-z/ 入力可
出力状態
出力状態
*1,*3
*1,*3
入力不可 /
出力 Hi-z*3
出力状態 *1
出力状態 *1
直前のアドレスを保持
入力不可 /
出力可 *2,*3
入力不可 /
出力可 *2
CLK 出力
CLK 出力
入力不可 /
出力 Hi-z
出力 Hi-z/ 入力可
出力 Hi-z/ 入力可
"H" 出力
"H" 出力
"H" 出力
出力可 *2
"L" 出力
"L" 出力
入力不可 /
出力 Hi-z
出力 Hi-z/ 入力可
出力 Hi-z/ 入力可
入力不可 /
出力可 *2,*3
入力不可 /
出力状態
直前の状態
を保持 *4
入力遮断 /
直前の状態
を保持 *4
*1,*3
P36(RDY)
P35(HAK)
ホールド時
P34(HRQ)
入力遮断 /
出力 Hi-z*5
入力不可
"L" 出力
"1" 入力
P33(WRH)
"H" 出力 *3
"H" 出力 *3
P32(WRL)
P31(RD)
"H" 出力
"H" 出力
P30(ALE)
"L" 出力
"L" 出力
直前の状態
を保持 *4
入力遮断 /
直前の状態
を保持 *4
入力不可 /
出力 Hi-z*3
入力不可 /
出力 Hi-z
P44 ∼ P40
P57 ∼ P50
直前の状態
を保持 *4
P63 ∼ P60
* 1: 出力状態とは , 端子駆動用トランジスタの駆動を許可しているが , 内部回路の動作が停止されているた
め , "H" レベルまたは "L" レベルの固定値を出力することを意味します。内部周辺回路が動作中で , 出力
機能を使用している場合には , リセット時を除いて出力が変化します ( リセット時の出力変化はありませ
ん)。
* 2: 出力可とは , 端子駆動用トランジスタを駆動状態にしてあり , 内部回路の動作が許可されているため , 動
作内容が端子に出力されることを意味します。
* 3: 出力端子として使用している場合は , 直前に出力されていた値を保持します。
* 4: 各スタンバイモードになる直前に出力していた状態をそのまま出力 , または入力であれば入力不可を意味
します。出力していた状態をそのまま出力する , とは出力のある周辺機能が動作中であれば周辺機能の
状態に従い出力を行い , 出力端子として出力している場合にはその出力を保持するということを意味し
ます。入力不可とは , 端子の入力ゲートの動作は許可されているが , 内部回路が停止しているので , 端子
の内容が内部で受け付けられない状態を意味します。
* 5: 入力遮断とは , 端子の入力ゲートの動作が禁止されている状態を示し , 出力 HI-z は端子駆動用トランジ
スタを駆動禁止状態にして , 端子をハイインピーダンスにすることを意味します。
<注意>
156
ストップモード , 時計モード , タイムベースタイマモード時に , 周辺機能とポートを
兼用している端子をハイインピーダンスに設定する場合は , 周辺機能の出力を禁止
に設定した後 , 低消費電力モード制御レジスタ (LPMCR) の STP ビットを "1" また
は TMD ビットを "0" に設定してください。対象となる端子を以下に示します。
対象端子:P14/PPGO/AD12, P15/PPG1/AD13, P16/PPG2/AD14, P17/PPG3/AD15, P21/
TOTO/A17, P23/TOT1/A19, P30/SOTO/ALE, P31/SCK0/RD
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3.8 低消費電力モード
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■ 入出力端子の状態 (8 ビットアクセスモード )
表 3.8-8 入出力端子の状態 (8 ビットアクセスモード )
端子名
スリープ時
ストップ / 時計 /
タイムベースタイマ時
SPL=0
P07 ∼ P00
(AD07 ∼
AD00)
入力不可 /
出力 Hi-z
P17 ∼ P10
(AD15 ∼
AD08)
出力状態
外 ROM アクセス後に
内 ROM アクセス時
入力不可 /
出力 Hi-z
出力 Hi-z/ 入力可
出力 Hi-z/ 入力可
出力状態 *1
出力状態 *1
直前のアドレスを保持
入力不可 /
出力可 *2
CLK 出力
CLK 出力
入力不可 /
出力 Hi-z
出力 Hi-z/ 入力可
出力 Hi-z/ 入力可
"H" 出力
"H" 出力
"H" 出力
"L" 出力
"L" 出力
"L" 出力
出力 Hi-z/ 入力可
出力 Hi-z/ 入力可
入力不可 /
出力 Hi-z
*1
出力状態 *1
出力状態
出力状態
*1,*3
*1,*3
入力不可 /
P37(CLK)
出力可*
入力不可 /
出力状態
2,*3
入力不可 /
出力 Hi-z*3
入力不可 /
出力可 *2,*3
*1,*3
P36(RDY)
入力不可
P35(HAK)
直前の状態
を保持 *4
入力遮断 /
直前の状態
を保持 *4
入力遮断 /
出力 Hi-z*5
"L" 出力
"1" 入力
直前の状態
を保持 *4
P33(WRH)
P32(WRL)
リセット解除直後の
内 ROM アクセス時
リセット時
SPL=1
入力遮断 /
出力 Hi-z
P27 ∼ P20
(A23 ∼
A16)
P34(HRQ)
ホールド時
"H" 出力 *3
"H" 出力 *3
P31(RD)
"H" 出力
"H" 出力
P30(ALE)
"L" 出力
"L" 出力
直前の状態
を保持 *4
入力遮断 /
直前の状態
を保持 *4
入力不可 /
出力 Hi-z*3
入力不可 /
出力 Hi-z
P44 ∼ P40
P57 ∼ P50
直前の状態
を保持 *4
入力不可 /
出力 Hi-z
P63 ∼ P60
* 1: 出力状態とは , 端子駆動用トランジスタの駆動を許可しているが , 内部回路の動作が停止されているため , "H" レベル
または "L" レベルの固定値を出力することを意味します。内部周辺回路が動作中で , 出力機能を使用している場合に
は , リセット時を除いて出力が変化します ( リセット時の出力変化はありません ) 。
* 2: 出力可とは , 端子駆動用トランジスタを駆動状態にしてあり , 内部回路の動作が許可されているため , 動作内容が端子
に出力されることを意味します。
* 3: 出力端子として使用している場合は , 直前に出力されていた値を保持します。
* 4: 各スタンバイモードになる直前に出力していた状態をそのまま出力 , または入力であれば入力不可を意味します。出力
していた状態をそのまま出力する , とは出力のある周辺機能が動作中であれば周辺機能の状態に従い出力を行い , 出
力端子として出力している場合にはその出力を保持するということを意味します。入力不可とは , 端子の入力ゲート
の動作は許可されているが , 内部回路が停止しているので , 端子の内容が内部で受け付けられない状態を意味します。
* 5: 入力遮断とは , 端子の入力ゲートの動作が禁止されている状態を示し , 出力 HI-z は端子駆動用トランジスタを駆動禁止
状態にして , 端子をハイインピーダンスにすることを意味します。
<注意>
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ストップモード , 時計モード , タイムベースタイマモード時に , 周辺機能とポートを
兼用している端子をハイインピーダンスに設定する場合は , 周辺機能の出力を禁止
に設定した後 , 低消費電力モード制御レジスタ (LPMCR) の STP ビットを "1" また
は TMD ビットを "0" に設定してください。対象となる端子を以下に示します。
対象端子:P14/PPGO/AD12, P15/PPG1/AD13, P16/PPG2/AD14, P17/PPG3/AD15, P21/
TOTO/A17, P23/TOT1/A19, P30/SOTO/ALE, P31/SCK0/RD
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157
第 3 章 CPU の機能
3.8 低消費電力モード
3.8.8
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低消費電力モード使用上の注意
低消費電力モードを使用する際には , 以下の点にご注意ください。
■ スタンバイモードへの移行
周辺装置から CPU に対して割込み要求が発生している場合は , 低消費電力モード制御
レジスタ (LPMCR) の STP ビット , SLP ビットに "1" を設定しても , TMD ビットに "0"
を設定しても各スタンバイモードには移行しません ( 割込み処理後にも, 各スタンバイ
モードに移行しません ) 。
CPU が割込み処理中の場合は , 割込み処理中の割込み要求フラグがクリアされて , 他に
割込み要求が発生していなければ , スタンバイモードに移行することができます。
■ スタンバイモードへ移行する場合の注意
ストップモード , 時計モード , タイムベースタイマモード時に , 周辺機能とポートを兼
用している端子をハイインピーダンスにするときは,以下の手順に従って設定してくだ
さい。
1) 周辺機能の出力を禁止します。
2) 低消費電力モード制御レジスタ (LPMCR) の SPL ビットを "1", STP ビットを "1" また
は TMD ビットを "0" に設定します。
■ スタンバイモードの割込みによる解除
スリープモード , 時計モード , タイムベースタイマモード , ストップモード中に , 動作
している周辺機能, および外部割込みから割込みレベルが7よりも強い割込み要求が発
生した場合 , スタンバイモードは解除されます。割込みによるスタンバイモードの解除
は , CPU が割込みを受け付けるかどうかには関係ありません。
<注意>
スタンバイモードからの復帰直後に割込み処理に分岐させない場合は , スタンバイ
モード設定の前に割込みを禁止するなどの対策を行ってください。
■ スタンバイモードを解除する場合の注意
ストップモードに入る前に , 外部割込みの入力要因の設定に従った入力により解除す
ることができます。入力要因としては "H" レベル , "L" レベル , 立上りエッジ , 立下り
エッジが選択できます。
■ 発振安定待ち時間
● メインクロック発振安定待ち時間
サブクロックモード , 時計モード , ストップモード中は , メインクロックの発振が停止
しているため , メインクロック発振安定待ち時間を確保する必要があります。発振安定
待ち時間は , クロック選択レジスタ (CKSCR) の WS1, WS0 ビットで設定します。
158
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3.8 低消費電力モード
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● サブクロック発振安定待ち時間
サブストップモード中は , サブクロック (SCLK) の発振が停止しているため , サブク
ロック発振安定待ち時間を確保する必要があります。発振安定待ち時間は , 214/SCLK
(SCLK: サブクロック ) に固定されています。
● PLL クロック発振安定待ち時間
メインクロックモード中は , PLL 逓倍回路が停止しているため , PLL クロックモードに
移行する場合は , PLL クロック発振安定待ち時間を確保する必要があります。PLL ク
ロック発振安定待ち時間中は , メインクロックで動作します。メインクロックモードか
ら PLL クロックモードに切り換えた場合の PLL クロック発振安定待ち時間は , 214/
HCLK (HCLK: 発振クロック ) に固定されています。
サブクロックモード中は , メインクロックおよび PLL 逓倍回路が停止しているため ,
PLL クロックモードに移行する場合は , メインクロック発振安定待ち時間および PLL
クロック発振安定待ち時間を確保する必要があります。この場合の発振安定待ち時間
は , クロック選択レジスタの発振安定待ち時間選択ビット (CKSCR: WS1, WS0) に設定
された値に従い , メインクロック発振安定待ち時間および PLL クロック発振安定待ち
時間を同時にカウントしますので , CKSCR:WS1, WS0 ビットには , 発振安定待ち時間
の長い方に合わせて値を設定してください。ただし , PLL クロック発振安定待ち時間
は 214/HCLK 以上必要ですので , CKSCR: WS1, WS0 ビットには , "10B" または "11B" を
設定してください。
PLL ストップモード中は , メインクロックおよび PLL 逓倍回路が停止しているため ,
PLLストップモードから復帰する場合は, メインクロック発振安定待ち時間およびPLL
クロック発振安定待ち時間を確保する必要があります。この場合の発振安定待ち時間
は , クロック選択レジスタの発振安定待ち時間選択ビット (CKSCR: WS1, WS0) に設定
された値に従い , メインクロック発振安定待ち時間および PLL クロック発振安定待ち
時間を同時にカウントしますので , CKSCR:WS1, WS0 ビットには , 発振安定待ち時間
の長い方に合わせて値を設定してください。ただし , PLL クロック発振安定待ち時間
は 214/HCLK 以上必要ですので , CKSCR: WS1, WS0 ビットには , "10B" または "11B" を
設定してください。
■ クロックモードの切替え
クロックモードを切り換えた場合 , 切替えが完了するまでは低消費電力モードへの切
替えおよび他のクロックモードへの切替えを行わないようにしてください。切替えの
完了はクロック選択レジスタ (CKSCR) の MCM ビットおよび SCM ビットを参照して
確認してください。切替えが完了する前に , 他のクロックモードおよび低消費電力モー
ドへの切替えを行った場合 , 切り替わらない場合があります。
■ スタンバイモード遷移のための低消費電力モード制御レジスタ (LPMCR) へアクセ
スする際の注意事項
● アセンブラ言語を使用して低消費電力モード制御レジスタ (LPMCR) にアクセスする場合
・ 低消費電力モード制御レジスタ (LPMCR) においてスタンバイモードに移行する設定を行う
場合は , 表 3.8-2 の命令を使用してください。
•
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表 3.8-2 の命令による低消費電力モード遷移命令の直後には , 必ず下記 内の命令列を配置
してください。
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159
第 3 章 CPU の機能
3.8 低消費電力モード
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MOV
LPMCR, #H'xx
; 表 3.8-2 の低消費電力モード遷移命令
NOP
NOP
JMP
$+3
; 次の命令へのジャンプ
MOV
A,
#H'10
; 任意の命令
内の命令列以外が配置されるとスタンバイモード解除後の動作は保証されません。
● C 言語を使用して低消費電力モード制御レジスタ (LPMCR) にアクセスする場合
低消費電力モード制御レジスタ (LPMCR) においてスタンバイモードに移行する設定を行う場
合は , 以下の (1) から (3) のいずれかの方法でアクセスしてください。
(1) スタンバイモードに遷移させる命令を関数化し , スタンバイモード遷移命令の後に
__wait_nop() のビルトイン関数を 2 個挿入してください。関数内で , スタンバイ復帰の割
り込み以外の割り込みが発生する可能性がある場合は , コンパイル時に最適化を実施
し , LINK/UNLINK 命令の発生を抑止してください。
例 ( 時計モードまたはタイムベースタイマモード遷移関数の場合 )
void enter_watch(){
IO_LPMCR.byte = 0x10; /* LPMCR の TMD ビットに 0 をセット */
__wait_nop();
__wait_nop();
}
(2) スタンバイモードに遷移させる命令を __asm 文で記述し , スタンバイモード遷移命令の後に
2 個の NOP と JMP 命令を挿入してください。
例 ( スリープモード遷移の場合 )
__asm("MOV I
:_IO_LPMCR, #H’58);
/* LPMCR の SLP ビットに 1 をセット */
__asm("NOP")
;
__asm("NOP")
;
__asm("JMP $+3");
/* 次の命令へのジャンプ */
(3) スタンバイモードに遷移させる命令を #pragma asm ∼ #pragma endasm 間に記述し , スタンバ
イモード遷移命令の後に 2 個の NOP と JMP 命令を挿入してください。
例 ( ストップモード遷移の場合 )
#pragma asm
/* LPMCR の STP ビットに 1 をセット */
MOV I:_IO_LPMCR, #H' 98
NOP
NOP
JMP $+3
/* 次の命令へのジャンプ */
#pragma endasm
160
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第 3 章 CPU の機能
3.9 CPU モード
MB90495G Series
CPU モード
3.9
F2MC-16LX は , 動作モードおよびメモリアクセスモードを切り換えて , CPU の動
作 , アクセスする方式や領域を設定することができます。
■ モード分類
F2MC-16LX の動作モード , およびメモリアクセスモードの分類について , 表 3.9-1 に示
します。
各モードは , リセット時のモード端子 (MD2 ∼ 0) とモードフェッチされたモー
ドデータによって設定されます。
表 3.9-1 モード分類
動作モード
メモリアクセスモード
バスモード
シングルチップモード
( 内部 ROM 内部バスモード )
外部アクセスモード
( 外部データバス幅 )
−
8 ビットアクセスモード
内部 ROM 外部アクセスモード
RUN モード
16 ビットアクセスモード
8 ビットアクセスモード
外部 ROM 外部アクセスモード
16 ビットアクセスモード
フラッシュシリアル書込
モード
−
−
フラッシュメモリモード
−
−
■ 動作モード
動作モードとは , デバイスの動作状態を制御するモードで , モード端子 (MD2 ∼ MD0)
で設定します。
● RUN モード
RUN モードとは , 通常の CPU 動作モードのことです。メインクロックモード , PLL ク
ロックモード , サブクロックモード各種の低消費電力モードがあります。
<参照>
低消費電力モードについては , 「3.8 低消費電力モード」を参照してください。
● フラッシュシリアル書込モード / フラッシュメモリモード
MB90495G シリーズには , ユーザが書込可能なフラッシュメモリを内蔵した品種があ
ります。
フラッシュシリアル書込みモードとは , シリアルでフラッシュメモリにプログラムや
データを書き込むためのモードです。
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161
第 3 章 CPU の機能
3.9 CPU モード
MB90495G Series
■ メモリアクセスモード
"FFFFDFH" にあるモードデータで , リセット後の動作を設定します。
● バスモード
内部 ROM と外部アクセス機能の動作を設定します。シングルチップモード ( 内部 ROM
内部バスモード ) , 内部 ROM 外部アクセスモード , 外部 ROM 外部アクセスモードがあ
ります。
● 外部アクセスモード
外部アクセス時の外部データバス幅を 8 ビット幅 , 16 ビット幅から選択できます。
<参照>
162
外部アクセスについては , 「3.10 外部アクセス」を参照してください。
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第 3 章 CPU の機能
3.9 CPU モード
MB90495G Series
モード端子 (MD2 ∼ MD0)
3.9.1
モード端子は MD2 ∼ MD0 の 3 本の外部端子で , 組み合わせることによって次の設
定ができます。
• 動作モード (RUN モード , フラッシュシリアル書込モード , フラッシュメモリモー
ド ) を設定します。
• リセットベクタとモードデータの取込方法を設定します。
• 外部データバス選択時のバス幅を設定します。
■ モード端子 (MD2 ∼ MD0) の設定
モード端子による設定内容を表 3.9-2 に示します。
表 3.9-2 モード端子の設定
モード端子*
モード名
リセットベクタ
アクセス領域
外部データバス幅
( 下位 : 000200H ∼
7FFFFFH)
外部データバス幅
( 上位 : 800000H ∼
FFFFFFH)
MD2
MD1
MD0
0
0
0
外部ベクタモード 0
外部
8bit
8bit
0
0
1
外部ベクタモード 1
外部
16bit
16bit
0
1
0
外部ベクタモード 2
外部
16bit
8bit
0
1
1
内部ベクタモード
内部
( モードデータ )
( モードデータ )
1
0
0
1
0
1
1
1
0
フラッシュシリアル
書込モード
−
−
−
1
1
1
フラッシュメモリ
モード
−
−
−
設定禁止
* MD2 ∼ MD0: 0=Vss, 1=Vcc としてください。
● 外部ベクタモード
リセットベクタは , 外部 ROM から取り込まれます。バスポート兼用端子は , 外部バス
端子となります。外部ベクタモードは , 外部データバス幅の違いから次の 3 つのモード
に分かれます。
• 外部ベクタモード 0: 外部データバス幅は 8bit になります。
• 外部ベクタモード 1: 外部データバス幅は 16bit になります。
• 外部ベクタモード 2: アドレス "800000H" ∼ "FFFFFFH" の領域に対する外部アクセス
を行った場合に 8 ビットバス幅になります。
<注意>
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起動 ROM が 8 ビットバス幅で RAM 等が 16 ビットバス幅の場合は , 「外部ベクタ
モード 2」に設定してください。
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163
第 3 章 CPU の機能
3.9 CPU モード
<参照>
MB90495G Series
外部アクセスについては , 「3.10 外部アクセス」を参照してください。
● 内部ベクタモード
リセットベクタは , 内部 ROM から取り込まれます。外部データバス幅は , モードデー
タの外部アクセスモード設定ビット (S0) で設定されます。
● フラッシュシリアル書込モード
フラッシュシリアル書込みは , モード端子の設定だけでは書込みを行うことができま
せん。
<参照>
フラッシュシリアル書込みについての詳細は , 「第 20 章 フラッシュシリアル 書込
接続例」を参照してください。
● フラッシュメモリモード
パラレルライタ使用時のモードです。
■ モード端子の設定
図 3.9-1 に従って , モード端子を設定してください。
図 3.9-1 モード端子の設定フロー
モード端子の設定
フラッシュメモリ
書込み
NO
YES
リセットベクタと
モードデータを内部
ROMより取り込む?
YES
NO
リセットベクタや
取込みは8ビット
バス幅アクセス?
NO
YES
外部データバス幅は
16ビット?
NO
YES
フラッシュ書込
モード
内部ベクタモード 外部ベクタモード0 外部ベクタモード1 外部ベクタモード2
MD2 MD1 MD0 MD2 MD1 MD0 MD2 MD1 MD0 MD2 MD1 MD0 MD2 MD1 MD0
"1" "1" "1"
"0" "1" "1"
"0" "0" "0"
"0" "0" "1"
"0" "1" "0"
MD0~MD2:0=Vss,1=Vccとしてください。また,上記以外に設定しないでください。
164
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第 3 章 CPU の機能
3.9 CPU モード
MB90495G Series
モードデータ
3.9.2
モードデータによって , メモリアクセスモードを設定します。モードデータは , モー
ドフェッチによって CPU に自動的に取り込まれます。
■ モードデータ
モードレジスタの内容を変更できるのは , リセットシーケンスだけです。変更された
モードレジスタの内容は , リセットシーケンス後に有効になります。
図 3.9-2 モードデータ
15
14
13
12
11
10
9
8
リセット値
00XX0XXX B
R/W R/W R/W R/W R/W R/W R/W R/W
bit8 bit9 bit10 bit12 bit13
予約ビット
予約
0
必ず"0"に設定してください
bit11
S0
外部アクセスモード設定ビット
0
8ビットアクセスモード
1
16ビットアクセスモード
bit15 bit14
R/W :リード・ライト可能
X
:不定
:リセット値
M1
0
0
1
1
M0
0
1
0
1
バスモード設定ビット
シングルチップモード
内部ROM外部バスモード
外部ROM外部バスモード
設定禁止
表 3.9-3 モードレジスタの機能
ビット名
機 能
bit8
∼
bit13
予約 : 予約ビット
必ず "0" を書き込んでください。
bit11
S0:
外部アクセスモード設
定ビット
外部アクセスモードを設定します。
"0" に設定した場合 : 8 ビットアクセスモード ( 外部アクセス時のバス幅を
8bit) に設定します。
"1" に設定した場合 : 16 ビットアクセスモード ( 外部アクセス時のバス幅
を 16bit) に設定します。
bit14
bit15
M1, M0:
バスモード設定ビット
バスモードを設定します。
"00B" に設定した場合 : 内部 ROM を読み込んで , 内部バスをアクセスしま
す。
"01B" に設定した場合 : 内部 ROM を読み込んで , 外部バスをアクセスしま
す。
"10B" に設定した場合 : 外部 ROM を読み込んで , 外部バスをアクセスしま
す。
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165
第 3 章 CPU の機能
3.9 CPU モード
<注意>
MB90495G Series
モード端子とモードレジスタの内容を一致させて設定してください。例えば , モー
ド端子が「外部ベクタモード」, モードレジスタが「シングルチップモード ( 内部バ
ス内部アクセス ) 」のような設定はしないでください。
■ モードデータの設定
図 3.9-3 に従って , モードデータを設定してください。
図 3.9-3 モードデータの設定フロー
モードデータの設定
シングルチップ
モード
YES
NO
NO
内蔵ROMを
使用する?
YES
外部データ
バス幅は8ビット?
NO
YES
シングルチップ
モード
内部ROM
外部バスモード
外部データ
バス幅は8ビット?
NO
YES
内部ROM
外部バスモード
外部ROM
外部バスモード
外部ROM
外部バスモード
外部バス8ビット 外部バス16ビット 外部バス8ビット 外部バス16ビット
モードデータ00H モードデータ40H モードデータ48H
モードデータ80H モードデータ88H
モードデータは,上記数値以外には設定しないでください。
166
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第 3 章 CPU の機能
3.9 CPU モード
MB90495G Series
メモリアクセスモード
3.9.3
メモリアクセスモードは , バスモードと外部アクセスモードに分かれます。
• バスモード : アクセス領域 ( 内部 / 外部 ) を設定します。
• 外部アクセスモード : 外部アクセス時の外部バスデータ幅を設定します。
■ バスモード
各モードのメモリマップを図 3.9-4 に示します。
図 3.9-4 各モードのメモリマップ
000000 H
シングルチップモード
(ROMミラー機能あり)
内部ROM
外部バスモード
外部ROM
外部バスモード
周 辺
周 辺
周 辺
RAM領域
レジスタ
RAM領域
レジスタ
RAM領域
レジスタ
拡張IO領域
拡張IO領域
拡張IO領域
ROM領域
(FFバンク
のイメージ)
ROM領域
(FFバンク
のイメージ)
ROM領域
ROM領域
0000C0 H
000100 H
アドレス#1*1
001100 H
003800 H
004000 H
010000 H
アドレス#2*1
FFFFFFH
:内部アクセスメモリ
:外部アクセスメモリ
:アクセス禁止
*1:アドレス#1,#2は品種によって異なります。
<参照>
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アクセス領域についての詳細は , 「3.1 メモリ空間」参照してください。
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167
第 3 章 CPU の機能
3.9 CPU モード
MB90495G Series
● シングルチップモード ( 内部 ROM 内部アクセス )
• 内蔵 ROM と内蔵 RAM だけを使用し , 外部アクセスは発生しません。
• ポート 0 ∼ 3 は汎用入出力ポートとして使用できます。
<注意>
シングルチップモードに設定した場合は , 自動レディ機能選択レジスタ (ARSR) , ア
ドレス上位制御レジスタ (HACR) , バス制御信号選択レジスタ (ECSR) には書き込み
を行わないでください。
● 内部 ROM 外部アクセスモード / 外部 ROM 外部アクセスモード
• 内部 ROM 外部アクセスモードでは , 内蔵 ROM 領域は内部アクセスとなり , その他
の外部領域だけが外部アクセスとなります。
• 外部 ROM 外部アクセスモードでは , 内蔵 ROM 領域は切り離されて外部領域となり ,
外付けされたメモリなどを外部バス動作でアクセスします。
• ポート 0 ∼ 2 は外部バス端子としてアドレスおよびデータ入出力に使用できます。
• ポート 3 は外部バス制御端子として機能します。
• ポート 2, 3 は設定により汎用入出力ポートとして使用することもできます。
• 外部アクセスモードに設定した場合は , 外部の低速メモリや周辺機能をアクセスす
るためのレディ機能やホールド機能などが使用できます。
<参照>
外部アクセスについては , 「3.10 外部アクセス」を参照してください。
■ 外部アクセスモード
モード端子とメモリアクセスモードの設定内容を表 3.9-4 に示します。
表 3.9-4 モード端子とメモリアクセスモードの設定内容
モード端子
モードデータ
設 定
MD2
MD1
MD0
M1
M0
S0
メモリアクセスモード
外部データバス
0
1
1
0
0
X/1
シングルチップモード
−
0
1
1
0
1
1
内部 ROM 外部バスモード
16 ビットバス
0
1
1
0
1
0
内部 ROM 外部バスモード
8 ビットバス
0
0
1
1
0
1
外部 ROM 外部バスモード
16 ビットバス
0
1
0
1
0
1
外部 ROM 外部バスモード
0
0
0
1
0
0
外部 ROM 外部バスモード
16 ビットバス /
8 ビットバス* 1
8 ビットバス
* 1: アドレス "800000H" ∼ "FFFFFFH" の領域に対する外部アクセスを行った場合に 8 ビッ
トバス幅になります。
* 2: 16 ビットアクセスモード (S0=1) での外部データバス幅は , バス制御信号選択レジスタ
(ECSR) の設定によって決定されます。電源投入時 , またはリセット時の外部データバ
ス幅の初期値は , モード端子 (MD2 ∼ MD0) とモードデータ内の S0 ビットの設定値に
よって設定されます。
168
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第 3 章 CPU の機能
3.9 CPU モード
MB90495G Series
メモリアクセスモード選択動作
3.9.4
リセットシーケンス中のメモリアクセスモード選択動作を示します。
■ メモリアクセスモード選択動作
CPU は , リセット解除後 , モード端子の設定とモードデータの設定を参照して , 図 3.95 の手順に従ってメモリアクセスモードを決定します。
図 3.9-5 メモリアクセスモード選択動作
リセット要因発生
モード端子(MD2,1,0)
の設定は?
モード端子の
チェック
内部データの読出し先は
内部ROM
モードデータの読出し先
は外部ROM
*1
全I/O端子
ハイインビーダンス
リセット要因解除待ち
(外部リセットまたは
発振安定待ち時間)
YES
リセット動作中?
リセット動作中?
NO
モードフェッチ
YES
NO
内部ROMからモードデータと
リセットベクタ取込み
内部ROMからモードデータと
リセットベクタ取込み
*1
(M1,M0="00B")
モードデータの
M1,M0ビットは?
(M1,M0="10B")
(M1,M0="01B")
*1
モードデータの
チェック
シングルチップ
モードに設定
内部ROM外部バス
モードに設定
(S0=0)
外部ROM外部バス
モードに設定
モードデータの
S0ビットは?
外部バス幅を
8ビットに設定
(S0=1)
外部バス幅を
16ビットに設定
*1:アドレスデータ,RD,WRL,WRH,ALE,CLK,RDY動作状態
※リセット後,バス制御信号選択レジスタ(ECSR)の設定により,領域ごとにバス幅を
変更することができます。
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169
第 3 章 CPU の機能
3.10 外部アクセス
3.10
MB90495G Series
外部アクセス
外部アクセスモードに設定すると , CPU は外部のメモリや周辺装置とアクセスして ,
アドレス , データ , 外部バス制御信号の入出力を行います。外部領域ごとにデータバ
ス幅を切り換えることで , 8 ビットデータバス幅または 16 ビットデータバス幅の周
辺機能を混在して , 外部データバスに接続することができます。
■ 外部アクセスモードの制御信号
外部アクセスモードでは , 外部のメモリや周辺装置をアクセスするために外部バス制
御信号を入出力します。外部アクセスの外部バス制御信号を表 3.10-1 に示します。
表 3.10-1 外部アクセス外部バス制御信号
信号名
170
端子名
機 能
ALE
P30/ALE/SOT0
アドレスラッチ許可信号出力
RD
P31/RD/SCK0
リードストローブ信号出力
WRL
P32/WRL/SIN0
16 ビットバスモード : データバス下位 8 ビットのライトスト
ローブ信号出力
8 ビットバスモード : ライトストローブ信号出力
WRH
P33/WRH
データバス上位 8 ビットのライトストローブ信号出力
(16 ビットバスモードの場合でのみ機能します )
HRQ
P34/HRQ
ホールドリクエスト信号入力
HAK
P35/HAK
ホールドアクノリッジ信号出力
RDY
P36/RDY/FRCK
外部レディ信号入力
CLK
P37/CLK/ADTG
マシンクロック (φ) 出力
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第 3 章 CPU の機能
3.10 外部アクセス
MB90495G Series
■ 外部アクセスモードの機能
外部アクセス時には , 次のような機能が使用できます。
● レディ機能 / オートレディ機能
バスサイクルを引き延ばして , 低速な外部メモリや周辺装置をアクセスすることがで
きます。
● ホールド機能
外部の周辺装置がバスを使用できるように , CPU がバスを開放します。
● バスサイジング機能
外部領域ごとに , データバス幅を 8 ビットデータ幅 , 16 ビットデータ幅に切り換えてア
クセスすることができます。
<注意>
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• 外部メモリのアクセスは , レディ機能を使用しない場合には 3 マシンサイクル
(3/φ) が基準となります。
• アドレス出力と ALE 信号の出力だけを行って , RD, WRL, WRH 信号を出力せず
に実際にはバス動作を行わない場合があります。ALE 信号だけで , 周辺機能への
アクセスを実行することがないようにご注意ください。
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171
第 3 章 CPU の機能
3.10 外部アクセス
MB90495G Series
外部バス端子
3.10.1
外部アクセスモードでは , ポート 0 ∼ 2 が外部バス端子として , ポート 3 が外部バス
制御端子として機能します。
■ 外部バス端子制御回路
図 3.10-1 外部バス制御回路
P3
端子 P3
P2
P1
P0
内部アドレスバス
端子 P0
P0データ
P0方向
内部データバス
データ制御
アドレス制御
アクセス制御
アクセス制御
■ 外部バス関連端子
外部バスに関連する端子とバスモードの関係を表 3.10-2 に示します。また , 外部アク
セスモードでの各端子の機能を表 3.10-2 に示します。
表 3.10-2 外部アクセス関連端子とバスモード (1 / 2)
端子名
内部アクセス
( シングル
チップモード )
外部アクセス
8 ビットバスモード
16 ビットバスモード
P00/AD00 ∼
P07/AD07
P00 ∼ P07:
ポート 0 汎用入出力
AD00 ∼ AD07: アドレス・データバス下位入出力
P10/AD08/IN0 ∼
P17/AD15/PPG3
P10 ∼ P17:
ポート 1 汎用入出力
A08 ∼ A15:
アドレスバス中位出力
P20/TIN0/A16 ∼
P27/INT7/A23
P20 ∼ P27:
ポート 1 汎用入出力
A16 ∼ A23: アドレスバス上位入出力* 1
P30/ALE/SOT0
P30:
ポート 3 汎用入出力
ALE: アドレスラッチ許可出力
P31/RD/SCK0
P31:
ポート 3 汎用入出力
RD: リードストローブ出力
P32/WRL/SIN0
P32:
ポート 3 汎用入出力
データバス下位 8 ビットのライトストローブ
P33/WRH
P33:
ポート 3 汎用入出力
P33:
ポート 3 汎用入出力
172
AD08 ∼ AD15:
アドレス・データバス
中位入出力
出力* 2
データバス上位
8 ビットのライト
ストローブ出力* 2
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第 3 章 CPU の機能
3.10 外部アクセス
MB90495G Series
表 3.10-2 外部アクセス関連端子とバスモード (2 / 2)
内部アクセス
( シングル
チップモード )
端子名
外部アクセス
8 ビットバスモード
16 ビットバスモード
P34/HRQ
P34:
ポート 3 汎用入出力
P35/HAK
P35:
ポート 3 汎用入出力
HAK: ホールドアクノリッジ出力* 2
P36/RDY/FRCK
P36:
ポート 3 汎用入出力
RDY: レディ出力* 2
P37/CLK/ADTG
P37:
ポート 3 汎用入出力
CLK: クロック出力
HRQ: データバス上位 8 ビットのホールドリクエ
スト入力* 2
* 1: アドレス上位出力制御レジスタ (HACR) の設定により , 汎用入出力ポートとして使用可能
* 2: バス制御信号選択レジスタ (ECSR) の設定により , 汎用入出力ポートとして使用可能
表 3.10-3 外部アクセスモード設定での端子機能 (1 / 2)
端子名
AD00 ∼ AD07
AD08 ∼ AD15
A16 ∼ A23 * 1
ALE
RD
WRL * 2
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入出力
機 能
入出力
下位 8 ビットの外部アドレス・データバス入出力
• アドレスとデータの下位 8 ビットの入出力が , 時分割で行わ
れる外部バス端子です。アドレスは , ALE 信号によって外
部でラッチする必要があります。
入出力
中位 8 ビットの外部アドレス・データバス入出力
• アドレスの中位 8 ビットとデータの上位 8 ビットの入出力
が , 時分割で行われる外部バス端子です。アドレスは , ALE
信号によって外部でラッチする必要があります。
出力
上位 8 ビットの外部アドレスバス出力
• アドレスの上位 8 ビットの出力される外部バス端子です。
下位のアドレスがデータとマルチプレクスされている間も
出力され続けるため , ラッチの必要はありません。
出力
アドレスラッチ許可出力
• アドレス信号を外部でラッチするための信号です。アドレ
スのラッチはアドレスラッチ許可出力の立上りで行ってく
ださい。
出力
リードストローブ出力
• データを読み出すためのストローブ信号です。読出動作で
"L" レベルとなり , リードストローブ出力の立上りでデータ
バス上のデータを取り込みます。
出力
ライトストローブ出力 (16 ビットアクセスモード時は下位 8
ビット )
• AD00 ∼ AD07 のデータを書き込むためのストローブ信号で
す。16 ビットアクセスモード時は , 下位 8 ビットへの書込
みとなります。書込み動作時に "L" レベルとなり , データバ
スにデータが出力されます。外部メモリや周辺装置は , ライ
トストローブ出力の立上がりでデータバス上のデータを取
り込みます。
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173
第 3 章 CPU の機能
3.10 外部アクセス
MB90495G Series
表 3.10-3 外部アクセスモード設定での端子機能 (2 / 2)
端子名
入出力
機 能
出力
ライトストローブ出力 ( 上位 8 ビット )
• AD08 ∼ AD15 のデータを書き込むためのストローブ信号で
す。書込み動作時に "L" レベルとなり , データバスにデータ
が出力されます。外部メモリや周辺装置は , ライトストロー
ブ出力の立上がりでデータバス上のデータを取り込みます。
16 ビットバスモードでだけ使用できます。
入力
ホールドリクエスト入力
• 外部の周辺装置がバスを使用できるように , CPU が外部バ
スを開放することを要求する信号です。HRQ 端子に "H" レ
ベルを入力している間は , 外部バス端子と一部の外部バス制
御信号端子がハイインピーダンスになります。
出力
ホールドアクノリッジ出力
• 外部の周辺装置がからのホールドリクエスト入力 (HRQ) に
対して , CPU が外部バスを開放したことを知らせる信号で
す。HAK 信号が "L" レベルになると , 外部の周辺装置はバ
スを使用できます。
RDY * 2
入力
レディ入力
• 低速な外部メモリなどをアクセスする場合に , バスサイクル
を引き延ばすための信号です。"L" レベルを入力している
間 , CPU の動作クロック ( マシンサイクル ) 単位でバスサイ
クルが延長されます。
CLK * 2
出力
クロック出力
• CPU の動作クロック ( マシンクロック ) が出力されます。
WRH * 2
HRQ * 2
HAK * 2
* 1: 外部アクセス用として使用しない場合 , アドレス上位出力制御レジスタ (HACR) の設定
により , 汎用入出力ポートとして使用可能
* 2: 外部アクセス用として使用しない場合 , バス制御信号選択レジスタ (ECSR) の設定によ
り , 汎用入出力ポートとして使用可能
174
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CM44-10114-7
第 3 章 CPU の機能
3.10 外部アクセス
MB90495G Series
3.10.2
外部アクセスモードで使用するレジスタ
外部アクセスモードで使用するレジスタの一覧と詳細を記載します。
■ 外部アクセスモードで使用するレジスタ
図 3.10-2 外部アクセスモードで使用するレジスタと初期値の一覧
bit
バス制御信号選択レジスタ(ECSR)
bit
自動レディ機能選択レジスタ(ARSR)
bit
アドレス上位制御レジスタ(HACR)
15
14
13
12
11
10
9
8
0
0
0
0
0/1
0
0
×
15
14
13
12
11
10
9
8
0
0
1
1
×
×
0
0
7
6
5
4
3
2
1
0
0
0
0
0
0
0
0
0
× :不定
0/1:0または1
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175
第 3 章 CPU の機能
3.10 外部アクセス
MB90495G Series
バス制御信号選択レジスタ (ECSR)
3.10.3
バス制御信号選択レジスタ (ECSR) では , クロック出力 , レディ出力 , ホールド機能
の許可または禁止 , および外部アクセスモードでのデータバス幅を設定します。
■ バス制御信号選択レジスタ (ECSR)
図 3.10-3 バス制御信号選択レジスタ (ECSR)
15
14
13
12
11
10
9
8
W
W
W
W
W
W
W
ー
リセット値
0000000XB
または
0000100XB
bit9
下位メモリデータバス幅選択ビット
LMBS
("002000H"~"7FFFFFH"の領域)
0
1
16ビットデータバス幅アクセス
8ビットデータバス幅アクセス
bit10
WRE
外部ライト出力許可ビット
0
汎用入出力ポート
1
外部ライト信号出力許可
bit11
HMBS*
0
1
上位メモリデータバス幅選択ビット
("800000H"~"FFFFFFH"の領域)
16ビットデータバス幅アクセス
8ビットデータバス幅アクセス
bit12
IOBS
0
1
外部I/Oデータバス幅選択ビット
("0000C0H"~"0000FFH"の領域)
16ビットデータバス幅アクセス
8ビットデータバス幅アクセス
bit13
HDE
ホールド入出力許可ビット
0
汎用入出力ポート
1
ホールド入出力
bit14
RYE
外部レディ入力許可ビット
0
汎用入出力ポート
1
外部レディ入力
W
ー
*
176
bit15
CKE
外部クロック出力許可ビット
0
汎用入出力ポート
1
クロック出力
:ライトオンリー
:未定義
:リセット値
:モード端子の設定により,リセット値が変わります。
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第 3 章 CPU の機能
3.10 外部アクセス
MB90495G Series
表 3.10-4 バス制御信号選択レジスタ (ECSR) の機能
ビット名
bit8
未定義ビット
bit9
LMBS:
下位メモリデータバス幅
選択ビット
機 能
リードした場合 : 値は不定です。
ライトした場合 : 影響しません。
16 ビットバスモードに設定した場合に , アドレス "002000H" ∼
"7FFFFFH" の領域に対する外部アクセスを行った際のデータバス
幅を設定します。
"0" に設定した場合 : アドレス "002000H" ∼ "7FFFFFH" の領域は
16 ビットデータバス幅になります。
"1" に設定した場合 : アドレス "002000H" ∼ "7FFFFFH" の領域は
8 ビットデータバス幅になります。
bit10
WRE:
外部ライト出力許可ビッ
ト
外部ライト信号の出力を許可または禁止します。
"0" に設定した場合 : WRL 端子 , WRH 端子は汎用入出力ポート
として機能します。
"1" に設定した場合 : WRL 端子 , WRH 端子は外部ライト信号出
力として機能します。
bit11
HMBS:
上位メモリデータバス幅
選択ビット
16 ビットバスモードに設定した場合に , アドレス "800000H" ∼
"FFFFFFH" の領域に対する外部アクセスを行った際のデータバ
ス幅を決定します。
"0" に設定した場合 : アドレス "800000H" ∼ "FFFFFFH" の領域は
16 ビットデータバス幅になります。
"1" に設定した場合 : アドレス "800000H" ∼ "FFFFFFH" の領域は
8 ビットデータバス幅になります。
<注記>
外部ベクタモード 2 の場合の初期値は "1", 外部ベクタモード
2 以外の初期値は "0" となります。
bit12
IOBS:
外部 I/O バス幅選択ビッ
ト
16 ビットバスモードに設定した場合に , アドレス "C000C0H" ∼
"0000FFH" の領域に対する外部アクセスを行った際のデータバス
幅を決定します。
"0" に設定した場合 : アドレス "C000C0H" ∼ "0000FFH" の領域は
16 ビットデータバス幅になります。
"1" に設定した場合 : アドレス "0000C0H" ∼ "0000FFH" の領域は
8 ビットデータバス幅になります。
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bit13
HDE:
ホールド入出力許可ビッ
ト
ホールド機能関連ビットの入出力を許可または禁止します。
"0" に設定した場合 : HRQ 端子 , HAK 端子は汎用入出力ポート
として機能します。
"1" に設定した場合 : HRQ 端子 , HAK 端子はホールドアクノ
リッジ出力として機能します。
bit14
RYE:
外部レディ入力許可ビッ
ト
レディ端子 (RDY) の機能を選択します。
"0" に設定した場合 : RDY 端子は汎用入出力ポートとして機能
します。
"1" に設定した場合 : RDY 端子は外部レディ入力として機能し
ます。
bit15
CKE:
外部クロック出力許可
ビット
外部クロック端子 (CLK) の機能を選択します。
"0" に設定した場合 : CLK 端子は汎用入出力ポートとして機能し
ます。
"1" に設定した場合 : CLK 端子は外部クロック出力として機能し
ます。
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177
第 3 章 CPU の機能
3.10 外部アクセス
MB90495G Series
自動レディ機能選択レジスタ (ARSR)
3.10.4
自動レディ機能選択レジスタ (ARSR) では , 外部アクセスモードで使用する外部領
域ごとにメモリアクセスの自動ウェイト時間を設定します。
■ 自動レディ機能選択レジスタ (ARSR)
図 3.10-4 自動レディ機能選択レジスタ (ARSR)
15
14
13
12
11
10
9
8
W
W
W
W
-
-
W
W
リセット値
0011XX00B
bit9
bit8
LMR1 LMR0
0
0
1
1
0
1
0
1
下位メモリ領域自動ウェイト選択ビット
("002000H"~"7FFFFFH"の領域)
自動ウェイト禁止
1マシンサイクルの自動ウェイト
2マシンサイクルの自動ウェイト
3マシンサイクルの自動ウェイト
bit13 bit12
HMR1 HMR0
0
0
1
1
0
1
0
1
上位メモリ領域自動ウェイト選択ビット
("800000H"~"FFFFFFH"の領域)
自動ウェイト禁止
1マシンサイクルの自動ウェイト
2マシンサイクルの自動ウェイト
3マシンサイクルの自動ウェイト
bit15 bit14
外部領域自動ウェイト選択ビット
("0000C0H"~"0000FFH"の領域)
IOR1 IOR0
W
ー
X
:ライトオンリー
:未定義
:不定
:リセット値
0
0
1
1
0
1
0
1
自動ウェイト禁止
1マシンサイクルの自動ウェイト
2マシンサイクルの自動ウェイト
3マシンサイクルの自動ウェイト
1マシンサイクルは1/φ(φ:マシンクロック)です。
178
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第 3 章 CPU の機能
3.10 外部アクセス
MB90495G Series
表 3.10-5 自動レディ機能選択レジスタ (ARSR) の機能
ビット名
CM44-10114-7
機 能
bit8
bit9
LMR1, LMR0:
下位メモリ領域自動
ウェイト選択ビット
アドレス "002000H" ∼ "7FFFFFH" の領域に対する外部ア
bit10
bit11
未定義ビット
リードした場合 : 値は不定です。
ライトした場合 : 影響しません。
bit12
bit13
HMR1, HMR0:
上位メモリ領域自動
ウェイト選択ビット
アドレス "800000H" ∼ "FFFFFFH" の領域に対する外部ア
bit14
bit15
IOR1, IOR0:
外部領域自動ウェイト
選択ビット
クセスを行った場合の自動ウェイト時間を設定します。
クセスを行った場合の自動ウェイト時間を設定します。
アドレス "0000C0H" ∼ "0000FFH" の領域に対する外部ア
クセスを行った場合の自動ウェイト時間を設定します。
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179
第 3 章 CPU の機能
3.10 外部アクセス
MB90495G Series
アドレス上位制御レジスタ (HACR)
3.10.5
アドレス上位制御レジスタ (HACR) では , アドレス (A16 ∼ A23) の外部出力を設定
または禁止します。アドレス上位制御レジスタ (HACR) は , シングルチップモード
ではアクセスできません。
■ アドレス上位制御レジスタ (HACR)
図 3.10-5 アドレス上位制御レジスタ (HACR)
7
6
5
4
3
2
1
0
W
W
W
W
W
W
W
W
リセット値
00000000
bit0
E16
0
1
W
ー
X
180
:ライトオンリー
:未定義
:不定
:リセット値
B
上位アドレスビット出力制御ビット(A16)
アドレス出力
汎用入出力ポート
bit1
E17
0
1
アドレス出力
汎用入出力ポート
bit2
E18
0
1
アドレス出力
汎用入出力ポート
bit3
E19
0
1
アドレス出力
汎用入出力ポート
bit4
E20
0
1
アドレス出力
汎用入出力ポート
上位アドレスビット出力制御ビット(A17)
上位アドレスビット出力制御ビット(A18)
上位アドレスビット出力制御ビット(A19)
上位アドレスビット出力制御ビット(A20)
bit5
E21
0
1
アドレス出力
汎用入出力ポート
bit6
E22
0
1
アドレス出力
汎用入出力ポート
bit7
E23
0
1
アドレス出力
汎用入出力ポート
上位アドレスビット出力制御ビット(A21)
上位アドレスビット出力制御ビット(A22)
上位アドレスビット出力制御ビット(A23)
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第 3 章 CPU の機能
3.10 外部アクセス
MB90495G Series
表 3.10-6 アドレス上位制御レジスタ (HACR) の機能
ビット名
bit0
∼
bit7
<注意>
CM44-10114-7
E23 ∼ E16:
上位アドレスビット出
力制御ビット
機 能
アドレス (A16 ∼ A23) の外部への出力を許可または禁止
します。
"0" に設定した場合 : アドレスバス端子 (A16 ∼ A23) はア
ドレスバス出力として機能します。
"1" に設定した場合 : アドレスバス端子 (A16 ∼ A23) は汎
用入出力ポートとして機能します。
外部バスが使用されている場合 , アドレス (A16 ∼ A23) と共有される端子は , 汎用
入出力ポート (P20 ∼ P27) またはリソース入力 (TIN0, TIN1, INT4 ∼ INT7) としての
み使用できます。リソース出力 (TOT0, TOT1) としては使用できません。
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181
第 3 章 CPU の機能
3.10 外部アクセス
3.10.6
MB90495G Series
バスサイジング機能
外部メモリ空間に対するデータバス幅を , 外部領域ごとに 8 ビットまたは 16 ビット
に設定できます。
■ バスサイジング機能
• 外部領域ごとにデータバス幅を切り換えることで , 8 ビットデータバス幅または 16
ビットデータバス幅の周辺機能を混在して , 外部データバスに接続することができ
ます。
• 各外部領域の外部データバス幅は , バス制御信号選択レジスタ (ECSR) で設定しま
す。
• 設定できる外部領域は , "0000C0H" ∼ "0000FFH", "002000H" ∼ "7FFFFFH", "800000H"
∼ "FFFFFFH" の 3 領域です。
• 8 ビットデータバス幅のアクセスは , データバス下位 8 ビットを使用します。
バスサイジング機能の設定例を , 図 3.10-6 に示します。
図 3.10-6 バスサイジング機能の設定例
000000 H
エリア1
0000C0 H
FFバンク
FEバンク
0000FF H
002000 H
エリア2
7FFFFFH
800000 H
8ビットデータバス幅アクセスに
設定する(ESCR:IOBS=1)
16ビットデータバス幅アクセスに
設定する(ESCR:LMBS=1)
8ビットデータバス幅アクセスに
設定する(ESCR:HMBS=1)
エリア3
FE0000 H
FF00000H
FFFFFF H
<注意>
182
データバス幅は , リセット直後にモード端子 (MD0 ∼ MD2) の状態とモードデータ
(M1, M0) の設定によって決定されます。
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第 3 章 CPU の機能
3.10 外部アクセス
MB90495G Series
3.10.7
レディ機能
低速な外部メモリや周辺装置にアクセスするために , バスのアクセスサイクルを引
き延ばすことができます。
■ レディ機能
レディ機能は , RDY 端子に "L" レベルが入力されている間 , ウェイト状態にしてアク
セスサイクルを引き延ばす機能です。レディ機能は , バス制御信号選択レジスタ
(ECSR) の RYE ビットに "1" をセットすることによって使用できます。
レディ機能のバス動作を , 図 3.10-7 に示します。
図 3.10-7 レディ機能のバス動作 (16 ビットアクセスモード )
偶数アドレスワードリード
偶数アドレスワードライト
CLK
WRH
WRL
RD
ALE
ライトアドレス
リードアドレス
A23~A16
AD15
~AD08
リードアドレス
リードデータ
ライトアドレス
ライトデータ
AD07
~/AD00
リードアドレス
リードデータ
ライトアドレス
ライトデータ
RDY
RDY端子取込み
レディにより延びたサイクル
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183
第 3 章 CPU の機能
3.10 外部アクセス
MB90495G Series
● レディ機能の回路例
チップセレクト信号 ("L" レベル出力 ) をシフトレジスタのシフト入力 (H ∼ B) 二接続
することによって , 1 ∼ 7 クロックサイクルのレディ信号 ( ウェイト ) を発生します。
次の回路例では , F, G, H に接続されているので 3 ウェイトということになります。同
様に , H だけに接続すると 1 ウェイト , G と H に接続すると 2 ウェイトとなります。
図 3.10-8 レディ機能の回路例
低速な外部メモリおよび周辺
機能のチップセレクト信号
MB90495Gシリーズ
"H"レベル
16
D
AD00~AD15
Q
アドレスラッチ
ALE
G
4
A16~A23
A00~A15
アドレス
デコーダ CS
A16~A19
ラッチ回路
RDY
CLK
シフトレジスタ
A
B
C
D
E
F
G
H
S/L
QH
CLK
• アドレスデコーダ
- 低速な外部メモリなどが配置されている外部領域のアドレスをデコードします。
外部領域がアクセスされると , "L" レベルとなりチップセレクト信号を発生しま
す。
• シフトレジスタ
- シフトレジスタのシフト入力 (H ∼ A) に , H から順に接続されたチップセレクト
信号 ("L" レベル ) をアドレスラッチ許可信号 (ALE) の立上りでロードします。
ALE 信号が "L" レベルになると , シフトレジスタは CLK 信号に同期して , H, G, F
…の順にシフトして , ロードされた本数分の "L" レベルを QH に順次出力します。
この出力信号を RDY 端子に接続すると , CPU は "L" レベルが続く間 , バスサイク
ルを引き延ばします。
• アドレスラッチ
- ALE 信号が "H" レベルの場合は , データ入力 (D) がラッチ出力 (Q) にそのまま出
力される必要があります。ALE 信号の立下りで下位アドレスを保持します。
184
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第 3 章 CPU の機能
3.10 外部アクセス
MB90495G Series
レディ信号発生のタイミング例を , 図 3.10-9 に示します。
図 3.10-9 レディ信号発生のタイミング例
CLK
ALE
A16
~A23
AD00
~AD15
アドレス上位
データ
アドレス下位
CS
QH
RDY
H
G
F
CSの"L"レベルをF, G, Hにロード
(レディ動作開始)
<注意>
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H
CSが"H"レベル
(レディ動作の必要
がないメモリ等)
RDY 信号は , CLK 信号の立上りに対してセットアップ時間を必要とするので , CLK
信号でラッチして取り込むことを推奨します。
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185
第 3 章 CPU の機能
3.10 外部アクセス
MB90495G Series
■ オートレディ機能
オートレディ機能は , 外部アクセスが発生した場合に , 外部回路なしで自動的に 1 ∼ 3
マシンサイクル (1/φ ∼ 3/φ) のウェイトサイクルを挿入して , アクセスサイクルを引き
延ばすことができる機能です。自動レディ機能選択レジスタ (ARSR) によって , 次の外
部領域ごとに個々に設定できます。
表 3.10-7 オートレディ機能の制御ビット
外部領域
アドレス
自動レディ機能選択レジスタ (ARSR)
のビット設定* 1
外部メモリ上位領域
"800000H" ∼ "FFFFFFH"
HMR1, HMR0 * 2
外部メモリ下位領域
"002000H" ∼ "7FFFFFH"
LMR1, LMR0 * 2
外部 I/O 領域
"C000C0H" ∼ "0000FFH"
IOR1, IOR0 * 2
* 1: 各制御ビットは , "00H" ∼ "11H" で 0 ∼ 3 マシンクロックのウェイトサイクル数を設定
します。
* 2: アドレスは論理領域を示します。
オートレディ機能のバス動作を , 図 3.10-10 に示します。
図 3.10-10 オートレディ機能のバス動作
偶数アドレスワードライト
偶数アドレスワードリード
CLK
WRH
WRL
RD
ALE
ライトアドレス
A23~A16
リードアドレス
AD15~AD08
ライトアドレス
ライトデータ
リードアドレス
AD07~AD00
ライトアドレス
ライトデータ
リードアドレス
オートレディにより延びたサイクル
<注意>
186
外部レディ入力が許可されている場合 (ECSR: RYE=1) , オートレディによるウェイ
トサイクル終了後に RDY 端子に "L" レベルが入力されていると , そのままウェイト
サイクルを継続します。
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第 3 章 CPU の機能
3.10 外部アクセス
MB90495G Series
ホールド機能
3.10.8
外部の周辺装置からホールド要求がある場合 , CPU から外部バスを開放して , 周辺
装置が外部バスを使用できるようにします。
■ ホールド機能
ホールド機能が許可されている場合は (ECSR: HDE=1) , HRQ 端子と HAK 端子による
外部バスホールド機能が有効となります。HRQ 端子に "H" レベルを入力すると , CPU
の命令が終了してから ( ストリング命令の場合は 1 エレメントデータの処理が終了し
てから ) ホールド状態となり , HAK 端子から "L" レベルを出力して次の端子をハイイ
ンピーダンス状態にします。
• アドレス出力 (A16 ∼ A23)
• アドレス / データ入出力 (AD00 ∼ AD15)
• バス制御信号 (ALE, RD, WRL, WRH)
上記の処理によって , 周辺装置で外部バスを使用することができるようになります。外
部バスが開放された状態で HRQ 端子に "L" レベルを入力すると , HAK 端子は "H" レベ
ル出力となり , 外部端子の状態が復帰して CPU の動作が再開します。
<注意>
ストップモード中は , ホールド要求を受け付けません。
ホールド機能のバス動作を , 図 3.10-11 に示します。
図 3.10-11 ホールド機能のバス動作
リードサイクル
ホールドサイクル
ライトサイクル
CLK
HRQ
HAK
WRH
WRL
RD
ALE
A23~A16
アドレス
アドレス
AD15
~AD08
リードデータ
アドレス
AD07
~AD00
リードデータ
アドレス
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187
第 3 章 CPU の機能
3.10 外部アクセス
MB90495G Series
■ ホールド機能の使用例
ホールド機能を使用したシステム例を , 図 3.10-12 に示します。
図 3.10-12 ホールド機能を使用したシステム例
A00~A23
D00~D15
メモリ
RD, WR
I/O
HRQ
DMAコントローラ
HAK
188
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第 3 章 CPU の機能
3.10 外部アクセス
MB90495G Series
外部アクセス動作のタイミング
3.10.9
8 ビットアクセスモード , 16 ビットアクセスモードでのタイミングチャートを示し
ます。外部メモリのアクセスは , レディ機能を使用しない場合は通常 3 マシンサイ
クルで行われます。
■ 外部メモリアクセス制御信号
16 ビットアクセスモードでの 8 ビットバス幅アクセスは , 8 ビット幅の周辺チップと
16ビット幅の周辺チップを混在して外部バスに接続した場合に, 8ビット幅の周辺チッ
プをリード / ライトするための機能です。8 ビットバス幅アクセスは , データバスの下
位 8 ビットを利用して行われるので , 8 ビット幅の周辺チップは , データバスの下位 8
ビットに接続してください。
■ 8 ビットアクセスモードでのアクセスタイミング
図 3.10-13 8 ビットアクセスモードでのアクセスタイミング ( リード / ライト )
リード
ライト
リード
CLK
WRH*
(未使用)
ポートデータ
WRL
RD
ALE
A23~A16
リードアドレス
ライトアドレス
リードアドレス
A15~A08
リードアドレス
ライトアドレス
リードアドレス
AD07
~AD00
リードアドレス
リードデータ
ライトアドレス
ライトデータ
リードアドレス
*:8ビットアクセスでは,外部データバス上位8ビット(WRH)は使用しません。
<注意>
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アドレス出力と ALE 信号の出力だけを行って , RD, WRL, WRH 信号を出力せずに実
際にはバス動作を行わない場合があります。ALE 信号だけで , 周辺機能へのアクセ
スを実行することがないようにご注意ください。
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189
第 3 章 CPU の機能
3.10 外部アクセス
MB90495G Series
■ 16 ビットアクセスモードでのアクセスタイミング
図 3.10-14 16 ビットアクセスモードでのアクセスタイミング ( リード / ライト )
偶数アドレスバイトリード/ライト(8ビット)
偶数アドレスバイトリード
偶数アドレスバイトライト
CLK
WRH
WRL
RD
ALE
リードアドレス
A23~A16
AD15
~AD08
AD07
~AD00
ライトアドレス
リードアドレス
無効
ライトアドレス
リードアドレス
リードデータ
ライトアドレス
奇数アドレスバイトリード/ライト
奇数アドレスバイトリード
不定
ライトデータ
リードアドレス
リードアドレス
リードアドレス
奇数アドレスバイトライト
CLK
WRH
WRL
RD
ALE
リードアドレス
A23~A16
AD15
~AD08
AD07
~AD00
ライトアドレス
リードアドレス
リードアドレス
リードデータ
ライトアドレス
ライトデータ
リードアドレス
リードアドレス
無効
ライトアドレス
不定
リードアドレス
偶数アドレスワードリード/ライト
偶数アドレスワードリード
偶数アドレスワードライト
CLK
WRH
WRL
RD
ALE
A23~A16
AD15
~AD08
AD07
~AD00
<注意>
190
リードアドレス
ライトアドレス
リードアドレス
リードアドレス
リードデータ
ライトアドレス
ライトデータ
リードアドレス
リードアドレス
リードデータ
ライトアドレス
ライトデータ
リードアドレス
• 16 ビットアクセスモードでの 16 ビットバス幅アクセスでは , 常にワードで読み
出せる外部回路を設計してください。
• 奇数アドレスからのワードリード / ライトでは , 奇数バイトアクセスと偶数バイ
トアクセスの 2 回に分けてアクセスされるため , 合わせて 6 マシンサイクル (6/φ)
かかります。
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第4章
I/O ポート
この章では , I/O ポートの機能と動作について説明
します。
4.1 I/O ポートの概要
4.2 I/O ポートのレジスタと外部バス兼用端子の割当て
4.3 ポート 0
4.4 ポート 1
4.5 ポート 2
4.6 ポート 3
4.7 ポート 4
4.8 ポート 5
4.9 ポート 6
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191
第 4 章 I/O ポート
4.1 I/O ポートの概要
4.1
MB90495G Series
I/O ポートの概要
I/O ポートは , 汎用入出力ポート ( パラレル I/O ポート ) として使用できます。ポー
ト数は , MB90495G シリーズでは 7 ポート (49 本 ) あります。
各ポートは周辺機能の入出力端子と兼用になっています。
■ I/O ポート機能
I/O ポートは , ポートデータレジスタ (PDR) によって , 出力データを I/O 端子に出力し ,
I/O ポートに入力された信号を取り込む機能があります。また , ポート方向レジスタ
(DDR) によって , I/O 端子の入出力の方向をビット単位で設定できます。
以下に各ポートの機能と兼用される周辺機能を示します。
• ポート 0: 汎用入出力ポート / 外部アドレス・データバス端子と兼用
• ポート 1: 汎用入出力ポート /PPG タイマ出力 , インプットキャプチャ入力 , 外部アド
レス・データバス端子と兼用
• ポート 2: 汎用入出力ポート / リロードタイマ入出力 , 外部割込み入力端子 , 外部ア
ドレスバス端子と兼用
• ポート 3: 汎用入出力ポート /UART0 入出力 , フリーランタイマ , A/D コンバータ起
動トリガ端子と兼用
• ポート 4: 汎用入出力ポート /UART1 入出力 , CAN コントローラ送受信端子と兼用
• ポート 5: 汎用入出力ポート / アナログ入力端子と兼用
• ポート 6: 汎用入出力ポート / 外部割込み入力端子と兼用
192
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第 4 章 I/O ポート
4.1 I/O ポートの概要
MB90495G Series
表 4.1-1 各ポートの機能一覧
ポート
端子名
名
入力
形式
P00/
ポート AD00
0
∼ P07/
AD07
P30/
ALE ∼
ポート
P37/
3
ADTG/
CLK
P40/
ポート
SIN1 ∼
4
P44/RX
P50/
ポート AN0 ∼
5
P57/
AN7
機能
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
汎用
入出力
ポート
P07
P06
P05
P04
P03
P02
P01
P00
外部
バス
汎用
入出力
ポート
P10/
IN0/
ポート AD00
1
∼ P17/
PPG3/
AD15
P20/
TIN0/
ポート A16 ∼
2
P27/
INT7/
A23
出力
形式
CMOS
( ヒス
テリシ
ス)
CM44-10114-7
P17
P16
P15
P14
P13
P12
P11
P10
外部
バス
AD15 AD14 AD13 AD12 AD11 AD10 AD09 AD08
周辺
機能
PPG3 PPG2 PPG1 PPG0
汎用
入出力
CMOS ポート
IN3
IN2
IN1
IN0
P27
P26
P25
P24
P23
P22
P21
P20
外部
バス
A23
A22
A21
A20
A19
A18
A17
A16
周辺
機能
INT7
INT6
INT5
INT4 TOT1 TIN1 TOT0 TIN0
P37
P36
P35
P34
P33
P32
−
−
−
SIN0 SCK0 SOT0
P42
汎用
入出力
ポート
周辺
機能
ADTG FRCK
P31
P30
汎用
入出力
ポート
−
−
−
P44
P43
周辺
機能
−
−
−
RX
TX
P57
P56
P55
P54
P53
P52
P51
P50
AN7
AN6
AN5
AN4
AN3
AN2
AN1
AN0
−
−
−
−
P63
P62
P61
P60
−
−
−
−
INT3
INT2
INT1
INT0
汎用
アナロ
入出力
グ/
ポート
CMOS
CMOS
( ヒス
アナロ
テリシ
グ入力
ス)
端子
CMOS
汎用
P60/
入出力
( ヒス
ポート INT0
テリシ CMOS ポート
6
∼ P63/
ス)
周辺
INT3
機能
<注意>
AD07 AD06 AD05 AD04 AD03 AD02 AD01 AD00
P41
P40
SOT1 SCK1 SIN1
• ポート 5 は , アナログ入力端子と兼用になっており , 汎用ポートとして使用する
場合は , 必ず対応するアナログ入力許可レジスタ (ADER) のビットを "0" に設定
してください。リセットで ADER のビットは "1" になります。
FUJITSU SEMICONDUCTOR LIMITED
193
第 4 章 I/O ポート
4.2 I/O ポートのレジスタと外部バス兼用端子の割当て
4.2
MB90495G Series
I/O ポートのレジスタと外部バス兼用端子の割当て
I/O ポートの設定に関連するレジスタの一覧と外部バス兼用端子の割当てを示しま
す。
■ I/O ポートのレジスタ一覧
表 4.2-1 に各ポートのレジスタ一覧を示します。
表 4.2-1 各ポートのレジスタ一覧
レジスタ名
リードライト
アドレス
初期値
ポート 0 データレジスタ (PDR0)
R/W
000000H
XXXXXXXXB
ポート 1 データレジスタ (PDR1)
R/W
000001H
XXXXXXXXB
ポート 2 データレジスタ (PDR2)
R/W
000002H
XXXXXXXXB
ポート 3 データレジスタ (PDR3)
R/W
000003H
XXXXXXXXB
ポート 4 データレジスタ (PDR4)
R/W
000004H
XXXXXXXXB
ポート 5 データレジスタ (PDR5)
R/W
000005H
XXXXXXXXB
ポート 6 データレジスタ (PDR6)
R/W
000006H
XXXXXXXXB
ポート 0 方向レジスタ (DDR0)
R/W
000010H
00000000B
ポート 1 方向レジスタ (DDR1)
R/W
000011H
00000000B
ポート 2 方向レジスタ (DDR2)
R/W
000012H
00000000B
ポート 3 方向レジスタ (DDR3)
R/W
000013H
00000000B
ポート 4 方向レジスタ (DDR4)
R/W
000014H
XXX00000B
ポート 5 方向レジスタ (DDR5)
R/W
000015H
00000000B
ポート 6 方向レジスタ (DDR6)
R/W
000016H
XXXX0000B
アナログ入力許可レジスタ (ADER)
R/W
00001BH
11111111B
R/W: リードライト可能
X: 不定
194
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CM44-10114-7
第 4 章 I/O ポート
4.2 I/O ポートのレジスタと外部バス兼用端子の割当て
MB90495G Series
■ 外部バス兼用端子の割当て
MB90495G シリーズのポート 0 ∼ 3 は , 外部バスと端子を兼用しており , 次のような端
子機能が選択されます。
表 4.2-2 に各モードでの端子の割当てを示します。
表 4.2-2 外部バス端子の割当て
機 能
外部データバス幅
端子名
シングルチップ
8 ビット
P07 ∼ P00
16 ビット
AD07 ∼ AD00
P17 ∼ P10
A15 ∼ A08
AD15 ∼ AD08
−
A23 ∼ A16
A07 ∼ A00
P30
ALE
A16
P31
RD
CE
WRL
OE
汎用入出力ポート
P33
CM44-10114-7
D07D ∼ D00
P27 ∼ P20
P32
<注意>
フラッシュメモリ
書込み
WRH
P34
HRQ
P35
HAK
P36
RDY
P37
CLK
PGM
未使用
アドレス上位 (A16 ∼ A23) と WRL, WRH, HAK, HRQ, RDY, CLK は , 機能選択に
よって汎用入出力ポートとして使用することが可能です。
詳しくは「3.10 外部アクセス」を参照してください。
FUJITSU SEMICONDUCTOR LIMITED
195
第 4 章 I/O ポート
4.3 ポート 0
4.3
MB90495G Series
ポート 0
ポート 0 は , 外部アドレス・データバス端子と兼用の汎用入出力ポートで , シングル
チップモードの場合に汎用入出力ポートとして機能します。
汎用入出力ポートとしての機能を中心に説明し , ポート 0 の構成 , 端子配列 , 端子の
ブロックダイヤグラム , レジスタを示します。
■ ポート 0 の構成
ポート 0 は , 次の 3 つの要素から構成されます。
• 汎用入出力ポート / 外部アドレス・データバス端子 (P00/AD00 ∼ P07/AD07)
• ポート 0 データレジスタ (PDR0)
• ポート 0 方向レジスタ (DDR0)
■ ポート 0 の端子配列
• 外部バス端子と兼用のため外部バスモードに設定した場合は , 汎用入出力ポートと
して使用できません。
• シングルチップモードに設定した場合は , 汎用入出力ポートとして機能します。
表 4.3-1 にポート 0 の端子配列を示します。
表 4.3-1 ポート 0 の端子配列
入出力形式
ポート名
端子名
ポート機能
P00/
AD00
P00
AD00
P01/
AD01
P01
AD01
P02/
AD02
P02
AD02
P03/
AD03
P03
AD03
P04/
AD04
P04
P05/
AD05
P05
AD05
P06/
AD06
P06
AD06
P07/
AD07
P07
AD07
ポート 0
<参照>
196
外部バス機能
汎用入
出力
AD04
アドレス・
データバス
下位入出力
入力
出力
CMOS
( ヒス
テリシ
ス)
CMOS
回路
形式
D
入出力回路形式については「1.7 入出力回路形式」を参照してください。
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CM44-10114-7
第 4 章 I/O ポート
4.3 ポート 0
MB90495G Series
■ ポート 0 の端子のブロックダイヤグラム ( シングルチップモードの場合 )
図 4.3-1 ポート 0 の端子のブロックダイヤグラム
PDR(ポートデータレジスタ)
内部データバス
PDRリード
出力ラッチ
Pch
PDRライト
DDR
端子
(ポート方向レジスタ)
方向ラッチ
Nch
DDRライト
スタンバイ制御(SPL=1)
DDRリード
スタンバイ制御:ストップモード(SPL=1),タイムベースタイマモード(SPL=1),時計モード(SPL=1)の制御
■ ポート 0 のレジスタ ( シングルチップモードの場合 )
• ポート 0 のレジスタには , ポート 0 データレジスタ (PDR0) およびポート 0 方向レジ
スタ (DDR0) があります。
• レジスタを構成するビットは , ポート 0 の端子に 1 対 1 で対応しています。
表 4.3-2 にポート 0 のレジスタと端子の対応を示します。
表 4.3-2 ポート 0 のレジスタと端子の対応
ポート名
関連するレジスタのビットと対応する端子
PDR0, DDR0
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
対応する端子
P07
P06
P05
P04
P03
P02
P01
P00
ポート 0
<参照>
CM44-10114-7
外部アクセスモードに設定した場合の端子のダイヤグラムについては , 「3.10 外部
アクセス」を参照してください。
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197
第 4 章 I/O ポート
4.3 ポート 0
4.3.1
MB90495G Series
ポート 0 のレジスタ (PDR0, DDR0)
ポート 0 のレジスタについて説明します。
■ ポート 0 のレジスタの機能 ( シングルチップモードの場合 )
● ポート 0 データレジスタ (PDR0)
• ポート 0 データレジスタは , 端子の状態を示します。
● ポート 0 方向レジスタ (DDR0)
• ポート 0 方向レジスタは , 入出力方向を設定します。
• 端子に対応するビットを "1" に設定した場合は出力ポートとして機能し , "0" に設定
した場合は入力ポートとして機能します。
表 4.3-3 にポート 0 のレジスタの機能を示します。
表 4.3-3 ポート 0 のレジスタの機能
レジスタ名
リード
した場合
ライト
した場合
端子状態
が "L"
レベル
出力ラッチに
"0" を設定し ,
出力ポートの
場合は端子に
"L" レベルを
出力
1
端子状態
が "H"
レベル
出力ラッチに
"1" を設定し ,
出力ポートの
場合は端子に
"H" レベルを
出力
0
方向ラッ
チが "0"
出力バッファ
を "OFF" し ,
入力ポートに
設定
方向ラッ
チが "1"
出力バッファ
を "ON" し , 出
力ポートに設
定
データ
0
ポート 0
データ
レジスタ
(PDR0)
ポート 0 方
向レジスタ
(DDR0)
1
リード
ライト
レジスタ
アドレス
初期値
R/W
000000H
XXXXXXXXB
R/W
000010H
00000000B
R/W: リードライト可能
X: 不定
198
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CM44-10114-7
第 4 章 I/O ポート
4.3 ポート 0
MB90495G Series
4.3.2
ポート 0 の動作説明
ポート 0 の動作を説明します。
■ ポート 0 の動作 ( シングルチップモードの場合 )
● 出力ポートの動作
• 出力端子に対応するポート 0 方向レジスタ (DDR0) のビットを "1" に設定した場合 ,
出力ポートとして機能します。
• 出力バッファが "ON" され , ポート 0 データレジスタ (PDR0) に出力データを書き込
むと , 出力ラッチに保持され , 端子から出力されます。
• ポート 0 データレジスタ (PDR0) を読み出すと , PDR0 の出力ラッチの状態が読み出
せます。
<注意>
ポートデータレジスタにリードモディファイライト系命令 ( ビットセット命令な
ど ) を使用した場合 , ポート方向レジスタで出力ポートに設定している端子は目的
とする出力がされますが , 入力ポートに設定している端子は入力状態が出力ラッチ
に書き込まれて出力データとなります。入力ポートを出力ポートに切り換える場合
は , ポートデータレジスタに出力データを書き込んでポート方向レジスタで出力
ポートに設定してください。
● 入力ポートの動作
• 入力端子に対応するポート 0 方向レジスタ (DDR0) のビットを "0" に設定した場合 ,
入力ポートとして機能します。
• 出力バッファが "OFF" され , 端子はハイインピーダンスになります。
• ポート 0 データレジスタ (PDR0) にデータを書き込むと , PDR0 の出力ラッチにデー
タが保持されますが , 端子には出力されません。
• ポート 0 データレジスタ (PDR0) を読み出すと , 端子のレベル ("L" または "H") が読
み出せます。
● リセットの動作
• CPU がリセットされると , ポート 0 方向レジスタ値は "0" に初期化されます。出力
バッファはすべて "OFF" ( 入力ポート ) となり , 端子はハイインピーダンスになりま
す。
• ポート 0 データレジスタは , リセットで初期化されないため , 出力ポートとして使
用する場合 , ポート 0 データレジスタに出力データをセットしてから , 出力端子に
対応するポート 0 方向レジスタのビットを "1" にセットして出力に設定する必要が
あります。
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199
第 4 章 I/O ポート
4.3 ポート 0
MB90495G Series
● ストップ , タイムベースタイマ , 時計モードの動作
• ストップモード , タイムベースタイマモード , 時計モードのいずれかに移行した時
点で , 低消費電力モード制御レジスタの端子状態指定ビット (LPMCR: SPL) を "1" に
セットしている場合 , 端子はハイインピーダンスになります。ポート 0 方向レジス
タの設定に関係なく , 強制的に出力バッファが "OFF" されます。
表 4.3-4 にポート 0 の端子状態を示します。
表 4.3-4 ポート 1 の端子状態
端子名
通常動作
スリープ
モード
ストップモード ,
タイムベースタイマモード , 時計モード
SPL=0
P00 ∼ P07
汎用入出力
ポート
汎用入出力
ポート
汎用入出力ポート
SPL=1
入力遮断 / 出力 Hi-z
( プルアップ抵抗は
切断されます )
SPL: 低消費電力モード制御レジスタの端子状態指定ビット (LPMCR: SPL)
Hi-z: ハイインピーダンス
200
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CM44-10114-7
第 4 章 I/O ポート
4.4 ポート 1
MB90495G Series
4.4
ポート 1
ポート 1 は , 周辺機能入出力端子および外部アドレス・データバス端子と兼用の汎
用入出力ポートで , シングルチップモードに設定した場合は , 周辺機能の端子と汎用
入出力ポートを切り換えて使用します。
汎用入出力ポートとしての機能を中心に説明し , ポート 1 の構成 , 端子配列 , 端子の
ブロックダイヤグラム , レジスタを示します。
■ ポート 1 の構成
ポート 1 は , 次の 3 つの要素から構成されます。
• 汎用入出力ポート / 周辺機能入出力端子 / 外部アドレス・データバス端子 (P10/IN0/
AD08 ∼ P17/PPG3/AD15)
• ポート 1 データレジスタ (PDR1)
• ポート 1 方向レジスタ (DDR1)
■ ポート 1 の端子配列
• シングルチップモードに設定した場合は , 周辺機能の端子と汎用入出力ポートを切
り換えて使用します。
• 外部バス端子と兼用のため外部バスモードに設定した場合は , 汎用入出力ポートお
よび周辺機能の端子として使用できません。
• 周辺機能の端子と兼用のため周辺機能で使用する場合は , 汎用入出力ポートとして
使用できません。
• 周辺機能の入力端子として使用する場合は , ポート 1 方向レジスタ (DDR1) の周辺
機能に対応する端子を入力ポートに設定してください。
• 周辺機能の出力端子として使用する場合は , 対応する周辺機能の出力を許可に設定
してください。ポート 1 方向レジスタの設定に関わらず周辺機能の出力端子として
機能します。
CM44-10114-7
FUJITSU SEMICONDUCTOR LIMITED
201
第 4 章 I/O ポート
4.4 ポート 1
MB90495G Series
表 4.4-1 にポート 1 の端子配列を示します。
表 4.4-1 ポート 1 の端子配列
入出力形式
ポート名
端子名
ポート機能
202
周辺機能
P10/
IN0/
AD08
P10
AD08
IN0
P11/
IN1/
AD09
P11
AD09
IN1
P12/
IN2/
AD10
P12
AD10
P13/
IN3/
AD11
P13
AD11
汎用入
出力
ポート 1
<参照>
外部バス機能
IN2
アドレス・
データバ
ス上位入
出力
P14
AD12
P15/
PPG1/
AD13
P15
AD13
P16/
PPG2/
AD14
P16
AD14
PPG2
P17/
PPG3/
AD15
P17
AD15
PPG3
出力
CMOS
( ヒス
テリシ
ス)
CMOS
インプット
キャプチャ
入力
IN3
P14/
PPG0/
AD12
入力
回路
形式
PPG0
D
PPG1
PPG タイマ
出力
入出力回路形式については「1.7 入出力回路形式」を参照してください。
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CM44-10114-7
第 4 章 I/O ポート
4.4 ポート 1
MB90495G Series
■ ポート 1 の端子のブロックダイヤグラム ( シングルチップモードの場合 )
図 4.4-1 ポート 1 の端子のブロックダイヤグラム
周辺機能出力
周辺機能入力
ポートデータレジスタ(PDR)
周辺機能出力許可
内部データバス
PDRリード
出力ラッチ
Pch
PDRライト
端子
ポート方向レジスタ(DDR)
Nch
方向ラッチ
DDRライト
スタンバイ制御(SPL=1)
DDRリード
スタンバイ制御:ストップモード(SPL=1),タイムベースタイマモード(SPL=1),時計モード(SPL=1)の制御
■ ポート 1 のレジスタ ( シングルチップモードの場合 )
• ポート 1 のレジスタには , ポート 1 データレジスタ ( PDR1) およびポート 1 方向レ
ジスタ (DDR1) があります。
• レジスタを構成するビットは , ポート 1 の端子に 1 対 1 で対応しています。
表 4.4-2 にポート 1 のレジスタと端子の対応を示します。
表 4.4-2 ポート 1 のレジスタと端子の対応
ポート名
関連するレジスタのビットと対応する端子
PDR1, DDR1
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
対応する端子
P17
P16
P15
P14
P13
P12
P11
P10
ポート 1
<参照>
CM44-10114-7
外部アクセスモードに設定した場合の端子のダイヤグラムについては , 「3.10 外部
アクセス」を参照してください。
FUJITSU SEMICONDUCTOR LIMITED
203
第 4 章 I/O ポート
4.4 ポート 1
4.4.1
MB90495G Series
ポート 1 のレジスタ (PDR1, DDR1)
ポート 1 のレジスタについて説明します。
■ ポート 1 のレジスタの機能 ( シングルチップモードの場合 )
● ポート 1 データレジスタ (PDR1)
• ポート 1 データレジスタは , 端子の状態を示します。
● ポート 1 方向レジスタ (DDR1)
• ポート 1 方向レジスタは , 入出力方向を設定します。
• 端子に対応するビットを "1" に設定した場合は出力ポートとして機能し , "0" に設定
した場合は入力ポートとして機能します。
表 4.4-3 にポート 1 のレジスタの機能を示します。
表 4.4-3 ポート 1 のレジスタの機能
レジスタ名
リード
した場合
ライト
した場合
端子状態
が "L"
レベル
出力ラッチに
"0" を設定し ,
出力ポートの
場合は端子に
"L" レベルを
出力
1
端子状態
が "H"
レベル
出力ラッチに
"1" を設定し ,
出力ポートの
場合は端子に
"H" レベルを
出力
0
方向ラッ
チが "0"
出力バッファ
を "OFF" し ,
入力ポートに
設定
方向ラッ
チが "1"
出力バッファ
を "ON" し , 出
力ポートに設
定
データ
0
ポート 1
データ
レジスタ
(PDR1)
ポート 1 方
向レジスタ
(DDR1)
1
リード
ライト
レジスタ
アドレス
初期値
R/W
000001H
XXXXXXXXB
R/W
000011H
00000000B
R/W: リードライト可能
X: 不定
204
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第 4 章 I/O ポート
4.4 ポート 1
MB90495G Series
<参考>
CM44-10114-7
• 周辺機能の入力端子として使用する場合 , 周辺機能の入力端子に対応するポート
1 方向レジスタ (DDR1) のビットを "0" にクリアして入力ポートに設定してくだ
さい。
• 周辺機能の出力端子として使用する場合 , 周辺機能の出力を許可に設定してくだ
さい。ポート 1 方向レジスタ (DDR1) の設定に関わらず周辺機能の出力端子とし
て機能します。
FUJITSU SEMICONDUCTOR LIMITED
205
第 4 章 I/O ポート
4.4 ポート 1
4.4.2
MB90495G Series
ポート 1 の動作説明
ポート 1 の動作を説明します。
■ ポート 1 の動作 ( シングルチップモードの場合 )
● 出力ポートの動作
• 出力端子に対応するポート 1 方向レジスタ (DDR1) のビットを "1" に設定した場合 ,
出力ポートとして機能します。
• 出力バッファが "ON" され , ポート 1 データレジスタ (PDR1) に出力データを書き込
むと , 出力ラッチに保持され , 端子から出力されます。
• ポート 1 データレジスタ (PDR1) を読み出すと , PDR1 の出力ラッチの状態が読み出
せます。
<注意>
ポートデータレジスタにリードモディファイライト系命令 ( ビットセット命令な
ど ) を使用した場合 , ポート方向レジスタで出力ポートに設定している端子は目的
とする出力がされますが , 入力ポートに設定している端子は入力状態が出力ラッチ
に書き込まれて出力データとなります。入力ポートを出力ポートに切り換える場合
は , ポートデータレジスタに出力データを書き込んでポート方向レジスタで出力
ポートに設定してください。
● 入力ポートの動作
• 入力端子に対応するポート 1 方向レジスタ (DDR1) のビットを "0" に設定した場合 ,
入力ポートとして機能します。
• 出力バッファが "OFF" され , 端子はハイインピーダンスになります。
• ポート 1 データレジスタ (PDR1) にデータを書き込むと , PDR1 の出力ラッチにデー
タが保持されますが , 端子には出力されません。
• ポート 1 データレジスタ (PDR1) レジスタを読み出すと , 端子のレベル値 ("L" また
は "H") が読み出せます。
● 周辺機能出力の動作
• 周辺機能の出力端子として使用する場合 , 周辺機能の出力に対応する出力に許可に
設定してください。
• 周辺機能の出力許可が優先されるため , ポート 1 方向レジスタ (DDR1) の設定に関
わらず周辺機能の出力が機能します。
• 周辺機能の出力を許可に設定した場合は , ポート 1 方向レジスタ (DDR1) の設定に
より , PDR1 の出力ラッチの値または周辺機能の出力状態が読み出せます。
● 周辺機能入力の動作
• 周辺機能の入力と兼用の端子は , 周辺機能へ端子の状態が入力されています。
• 周辺機能の入力端子として使用する場合 , 周辺機能の入力端子に対応するポート 1
方向レジスタ (DDR1) のビットを "0" にクリアして入力ポートに設定してください。
206
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CM44-10114-7
第 4 章 I/O ポート
4.4 ポート 1
MB90495G Series
● ポートデータレジスタ (PDR) の読出し
ポート 1 データレジスタ (PDR1) を読み出したときに得られる値は , ポート 1 方向レジ
スタ (DDR1) の状態と端子に接続される周辺機能の状態に依存します。表 4.4-4 に , そ
れぞれの組合せで得られる値を示します。
表 4.4-4 ポート 1 データレジスタ (PDR1) の読出し値
DDR1
周辺機能の出力許可
0 ( 入力 )
許可
周辺機能の出力
1 ( 出力 )
許可
PDR1 の値
0 ( 入力 )
禁止
端子状態 (PORT 入力 )
1 ( 出力 )
禁止
PDR1 の値
読出しデータ
● リセットの動作
• CPU がリセットされると , ポート 1 方向レジスタ値は "0" に初期化されます。出力
バッファはすべて "OFF" ( 入力ポート ) となり , 端子はハイインピーダンスになりま
す。
• ポート 1 データレジスタは , リセットで初期化されないため , 出力ポートとして使
用する場合 , ポート 1 データレジスタに出力データをセットしてから , 出力端子に
対応するポート 1 方向レジスタのビットを "1" にセットして出力に設定する必要が
あります。
● ストップ , タイムベースタイマ , 時計モードの動作
• ストップモード , タイムベースタイマモード , 時計モードのいずれかに移行した時
点で , 低消費電力モード制御レジスタの端子状態指定ビット (LPMCR: SPL) を "1" に
セットしている場合 , 端子はハイインピーダンスになります。ポート 1 方向レジス
タの設定に関係なく , 強制的に出力バッファが "OFF" されます。
表 4.4-5 にポート 1 の端子状態を示します。
表 4.4-5 ポート 1 の端子状態
端子名
通常動作
スリープ
モード
ストップモード ,
タイムベースタイマモード , 時計モード
SPL=0
P10/IN0 ∼
P17/PPG3
汎用入出力
ポート
汎用入出力
ポート
汎用入出力ポート
SPL=1
入力遮断 / 出力 Hi-z
( プルアップ抵抗は
切断されます )
SPL: 低消費電力モード制御レジスタの端子状態指定ビット (LPMCR: SPL)
Hi-z: ハイインピーダンス
CM44-10114-7
FUJITSU SEMICONDUCTOR LIMITED
207
第 4 章 I/O ポート
4.4 ポート 1
<注意>
208
MB90495G Series
ストップモード , 時計モード , タイムベースタイマモード時に , 周辺機能とポートを
兼用している端子をハイインピーダンスに設定する場合は , 周辺機能の出力を禁止
に設定した後 , 低消費電力モード制御レジスタ (LPMCR) の STP ビットを "1" また
は TMD ビットを "0" に設定してください。対象となる端子を以下に示します。
対象端子:P14/PPGO/AD12, P15/PPG1/AD13, P16/PPG2/AD14, P17/PPG3/AD15
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第 4 章 I/O ポート
4.5 ポート 2
MB90495G Series
4.5
ポート 2
ポート 2 は , 周辺機能入出力端子および外部アドレスバス端子と兼用の汎用入出力
ポートで , 周辺機能の端子および外部アドレスバス端子と汎用入出力ポートを切り
換えて使用します。
汎用入出力ポートとしての機能を中心に説明し , ポート 2 の構成 , 端子配列 , 端子の
ブロックダイヤグラム , レジスタを示します。
■ ポート 2 の構成
ポート 2 は , 次の 4 つの要素から構成されます。
• 汎用入出力ポート / 周辺機能入出力端子 / 外部アドレスバス端子 (P20/TIN0/A16 ∼
P27/INT7/A23)
• ポート 2 データレジスタ (PDR2)
• ポート 2 方向レジスタ (DDR2)
• アドレス上位制御レジスタ (HACR)
■ ポート 2 の端子配列
• 周辺機能の端子および外部アドレスバス端子と汎用入出力ポートを切り換えて使
用します。
• 周辺機能の端子と兼用のため周辺機能で使用する場合は , 外部アドレスバス端子お
よび汎用入出力ポートとして使用できません。
• 外部アドレスバス端子と兼用のため , アドレス上位制御レジスタ (HACR) でアドレ
ス出力に設定した端子は , 周辺機能の端子および汎用入出力ポートとして使用でき
ません。
• 周辺機能の入力端子として使用する場合は , ポート 2 方向レジスタ (DDR2) の周辺
機能に対応する端子を入力ポートに設定してください。
• 周辺機能の出力端子として使用する場合は , 対応する周辺機能の出力を許可に設定
してください。ポート 2 方向レジスタの設定に関わらず周辺機能の出力端子として
機能します。
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209
第 4 章 I/O ポート
4.5 ポート 2
MB90495G Series
表 4.5-1 にポート 2 の端子配列を示します。
表 4.5-1 ポート 2 の端子配列
入出力形式
ポート名
ポート 2
<参照>
210
端子名
ポート機能
外部バス機能
周辺機能
P20/
TIN0/
A16
P20
A16
TIN0
16 ビットリ
ロードタイ
マ 0 入力
P21/
TOT0/
A17
P21
A17
TOT0
16 ビットリ
ロードタイ
マ 0 出力
P22/
TIN1/
A18
P22
A18
TIN1
16 ビットリ
ロードタイ
マ 1 入力
P23/
TOT1/
A19
P23
A19
TOT1
16 ビットリ
ロードタイ
マ 1 出力
P24/
INT4/
A20
P24
A20
INT4
P25/
INT5/
A21
P25
A21
INT5
P26/
INT6/
A22
P26
A22
INT6
P27/
INT7/
A23
P27
A23
INT7
汎用入
出力
アドレス
バス出力
入力
出力
CMOS
( ヒス
テリシ
ス)
CMOS
回路
形式
D
外部割込み
入力
入出力回路形式については「1.7 入出力回路形式」を参照してください。
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第 4 章 I/O ポート
4.5 ポート 2
MB90495G Series
■ ポート 2 の端子のブロックダイヤグラム ( 汎用入出力ポートの場合 )
図 4.5-1 ポート 2 の端子のブロックダイヤグラム
周辺機能出力
周辺機能入力
ポートデータレジスタ(PDR)
周辺機能出力許可
内部データバス
PDRリード
出力ラッチ
Pch
PDRライト
端子
ポート方向レジスタ(DDR)
Nch
方向ラッチ
DDRライト
スタンバイ制御(SPL=1)
DDRリード
スタンバイ制御:ストップモード(SPL=1),タイムベースタイマモード(SPL=1),時計モード(SPL=1)の制御
■ ポート 2 のレジスタ
• ポート 2 のレジスタには , ポート 2 データレジスタ (PDR2) , ポート 2 方向レジスタ
(DDR2) およびアドレス上位制御レジスタ (HACR) があります。
• アドレス上位制御レジスタ (HACR) は , 外部アドレス (A16 ∼ A23) 出力の許可また
は禁止の設定を行います。外部アドレス出力を許可に設定した場合は , 周辺機能の
端子および汎用入出力ポートして使用できません。
• レジスタを構成するビットは , ポート 2 の端子に 1 対 1 で対応しています。
表 4.5-2 にポート 2 のレジスタと端子の対応を示します。
表 4.5-2 ポート 2 のレジスタと端子の対応
ポート名
関連するレジスタのビットと対応する端子
PDR2, DDR2, HACR
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
対応する端子
P27
P26
P25
P24
P23
P22
P21
P20
ポート 2
<参照>
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外部アクセスモードに設定した場合の端子のダイヤグラムについては , 「3.10 外部
アクセス」を参照してください。
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211
第 4 章 I/O ポート
4.5 ポート 2
4.5.1
MB90495G Series
ポート 2 のレジスタ (PDR2, DDR2)
ポート 2 のレジスタについて説明します。
■ ポート 2 のレジスタの機能
● ポート 2 データレジスタ (PDR2)
ポート 2 データレジスタは , 端子の入出力状態を示します。
● ポート 2 方向レジスタ (DDR2)
• ポート 2 方向レジスタは , 入出力方向を設定します。
• 端子に対応するビットを "1" に設定した場合は出力ポートとして機能し , "0" に設定
した場合は入力ポートとして機能します。
● アドレス上位制御レジスタ (HACR)
• アドレス上位制御レジスタは , 周辺機能の端子および汎用入出力ポートと外部アド
レス出力端子 (A16 ∼ A23) を設定します。
• 外部アドレス出力端子 (A16 ∼ A23) に対応するビットを "0" に設定した場合は外部
アドレス出力端子として機能し, "1"に設定した場合は周辺機能の出力端子および汎
用入出力ポートとして機能します。
212
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第 4 章 I/O ポート
4.5 ポート 2
MB90495G Series
表 4.5-3 にポート 2 のレジスタの機能を示します。
表 4.5-3 ポート 2 のレジスタの機能
レジスタ名
リード
した場合
ライト
した場合
端子状態
が "L"
レベル
出力ラッチに
"0" を設定し ,
出力ポートの
場合は端子に
"L" レベルを
出力
1
端子状態
が "H"
レベル
出力ラッチに
"1" を設定し ,
出力ポートの
場合は端子に
"H" レベルを
出力
0
方向ラッ
チが "0"
出力バッファ
を "OFF" し ,
入力ポートに
設定
1
方向ラッ
チが "1"
出力バッファ
を "ON" し , 出
力ポートに設
定
0
外部アドレス出力
1
汎用入出力ポート
データ
0
ポート 2
データ
レジスタ
(PDR2)
ポート 2 方
向レジスタ
(DDR2)
アドレス上
位制御レジ
スタ (HACR)
リード
ライト
レジスタ
アドレス
初期値
R/W
000002H
XXXXXXXXB
R/W
000012H
00000000B
W
0000A6H
00000000B
R/W: リードライト可能
X: 不定
<参考>
CM44-10114-7
• 周辺機能の入力端子として使用する場合 , 周辺機能の入力端子に対応するポート
2 方向レジスタ (DDR2) のビットを "0" にクリアして入力ポートに設定してくだ
さい。
• 周辺機能の出力端子として使用する場合 , 周辺機能の出力を許可してください。
ポート 2 方向のレジスタ (DDR2) の設定に関わらず周辺機能の出力端子として機
能します。
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213
第 4 章 I/O ポート
4.5 ポート 2
4.5.2
MB90495G Series
ポート 2 の動作説明
ポート 2 の動作を説明します。
■ ポート 2 の動作 ( 汎用入出力ポートの場合 )
● 出力ポートの動作
• 出力端子に対応するポート 2 方向レジスタ (DDR2) のビットを "1" に設定した場合 ,
出力ポートとして機能します。
• 出力バッファが "ON" され , ポート 2 データレジスタ (PDR2) に出力データを書き込
むと , 出力ラッチに保持され , 端子から出力されます。
• ポート 2 データレジスタ (PDR2) を読み出すと , PDR2 の出力ラッチの状態が読み出
せます。
<注意>
ポートデータレジスタにリードモディファイライト系命令 ( ビットセット命令な
ど ) を使用した場合 , ポート方向レジスタで出力ポートに設定している端子は目的
とする出力がされますが , 入力ポートに設定している端子は入力状態が出力ラッチ
に書き込まれて出力データとなります。入力ポートを出力ポートに切り換える場合
は , ポートデータレジスタに出力データを書き込んでポート方向レジスタで出力
ポートに設定してください。
● 入力ポートの動作
• 入力端子に対応するポート 2 方向レジスタ (DDR2) のビットを "0" に設定した場合 ,
入力ポートとして機能します。
• 出力バッファが "OFF" され , 端子はハイインピーダンスになります。
• ポート 2 データレジスタ (PDR2) にデータを書き込むと , PDR2 の出力ラッチにデー
タが保持されますが , 端子には出力されません。
• ポート 2 データレジスタ (PDR2) を読み出すと , 端子のレベル ("L" または "H") が読
み出せます。
● 周辺機能出力の動作
• 周辺機能の出力端子として使用する場合 , 周辺機能の出力に対応する出力を許可に
設定してください。
• 周辺機能の出力許可が優先されるため , ポート 2 方向レジスタ (DDR2) の設定に関
わらず周辺機能の出力が機能します。
• 周辺機能の出力を許可に設定した場合は , ポート 2 方向レジスタ (DDR2) の設定に
より , PDR2 の出力ラッチの値または周辺機能の出力状態が読み出されます。
● 周辺機能入力の動作
• 周辺機能の入力と兼用の端子は , 周辺機能へ端子の状態が入力されています。
• 周辺機能の入力端子として使用する場合 , 周辺機能の入力端子に対応するポート 2
方向レジスタ (DDR2) のビットを "0" にクリアして入力ポートに設定してください。
214
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CM44-10114-7
第 4 章 I/O ポート
4.5 ポート 2
MB90495G Series
● ポートデータレジスタ (PDR) の読出し
ポート 2 データレジスタ (PDR2) を読み出したときに得られる値は , ポート 2 方向レジ
スタ (DDR2) の状態と端子に接続される周辺機能の状態に依存します。表 4.5-4 に , そ
れぞれの組合せで得られる値を示します。
表 4.5-4 ポート 2 データレジスタ (PDR2) の読出し値
DDR2
周辺機能の出力許可
読出しデータ
0 ( 入力 )
許可
周辺機能の出力
1 ( 出力 )
許可
PDR2 の値
0 ( 入力 )
禁止
端子状態 (PORT 入力 )
1 ( 出力 )
禁止
PDR2 の値
● リセットの動作
• CPU がリセットされると , ポート 2 方向レジスタ値は "0" に初期化されます。出力
バッファはすべて "OFF" ( 入力ポート ) となり , 端子はハイインピーダンスになりま
す。
• ポート 2 データレジスタは , リセットで初期化されないため , 出力ポートとして使
用する場合 , ポート 2 データレジスタに出力データをセットしてから , 出力端子に
対応するポート 2 方向レジスタのビットを "1" にセットして出力に設定する必要が
あります。
● ストップ , タイムベースタイマ , 時計モードの動作
• ストップモード , タイムベースタイマモード , 時計モードのいずれかに移行した時
点で , 低消費電力モード制御レジスタの端子状態指定ビット (LPMCR: SPL) を "1" に
セットしている場合 , 端子はハイインピーダンスになります。ポート 2 方向レジス
タの設定に関係なく , 強制的に出力バッファが "OFF" されます。
表 4.5-5 にポート 2 の端子状態を示します。
表 4.5-5 ポート 2 の端子状態
端子名
通常動作
スリープ
モード
ストップモード ,
タイムベースタイマモード , 時計モード
SPL=0
P20/TIN0 ∼
P27/INT7
汎用入出力
ポート
汎用入出力
ポート
汎用入出力ポート
SPL=1
入力遮断 / 出力 Hi-z
SPL: 低消費電力モード制御レジスタの端子状態指定ビット (LPMCR: SPL)
Hi-z: ハイインピーダンス
<注意>
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ストップモード , 時計モード , タイムベースタイマモード時に , 周辺機能とポートを
兼用している端子をハイインピーダンスに設定する場合は , 周辺機能の出力を禁止
に設定した後 , 低消費電力モード制御レジスタ (LPMCR) の STP ビットを "1" また
は TMD ビットを "0" に設定してください。対象となる端子を以下に示します。
対象端子:P21/TOTO/A17, P23/TOT1/A19
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215
第 4 章 I/O ポート
4.6 ポート 3
4.6
MB90495G Series
ポート 3
ポート 3 は , 周辺機能入出力端子および外部バス制御端子と兼用の汎用入出力ポー
トで , 周辺機能の端子および外部バス制御端子と汎用入出力ポートを切り換えて使
用します。
汎用入出力ポートとしての機能を中心に説明し , ポート 3 の構成 , 端子配列 , 端子の
ブロックダイヤグラム , レジスタを示します。
■ ポート 3 の構成
ポート 3 は , 次の 4 つの要素から構成されます。
• 汎用入出力ポート / 周辺機能入出力端子 / 外部バス制御端子 (P30/SOT0/ALE ∼ P37/
ADTG/CLK)
• ポート 3 データレジスタ (PDR3)
• ポート 3 方向レジスタ (DDR3)
• バス制御信号選択レジスタ (ECSR)
■ ポート 3 の端子配列
• 周辺機能の端子および外部バス制御端子と汎用入出力ポートを切り換えて使用し
ます。
• 周辺機能の端子と兼用のため周辺機能で使用する場合は , 外部バス制御端子および
汎用入出力ポートとして使用できません。
• 外部バス制御端子と兼用のためバス制御信号選択レジスタ (ECSR) でバス制御信号
入出力に設定した端子は周辺機能の端子および汎用入出力ポートとして使用でき
ません。
• 周辺機能の入力端子として使用する場合は , ポート 3 方向レジスタ (DDR3) の周辺
機能に対応する端子を入力ポートに設定してください。
• 周辺機能の出力端子として使用する場合は , 対応する周辺機能の出力を許可に設定
してください。ポート 3 方向レジスタの設定に関わらず周辺機能の出力端子として
機能します。
216
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CM44-10114-7
第 4 章 I/O ポート
4.6 ポート 3
MB90495G Series
表 4.6-1 にポート 3 の端子配列を示します。
表 4.6-1 ポート 3 の端子配列
入出力形式
ポート名
端子名
P30/
SOT0/
ALE
P31/
SCK0/
RD
P32/
SIN0/
WRL
P33/
WRH
ポート機能
P30
外部バス機能
ALE
P31
RD
P32
P33
リードスト
ローブ出力
SOT0
UART0
シリアル
データ出
力
SCK0
UART0
シリアル
クロック
入出力
WRL
データバス
下位 8 ビッ
トのライト
ストローブ
出力
SIN0
WRH
データバス
上位 8 ビッ
トのライト
ストローブ
出力
−
汎用入
出力
ポート 3
アドレス
ラッチ許可
出力
周辺機能
−
P34
HRQ
ホールドリ
クエスト入
力
−
−
P35/
HAK
P35
HAK
ホールドア
クノリッジ
出力
−
−
FRCK
フリーラ
ンタイマ
カウント
クロック
入力
ADTG
A/D コン
バータ外
部トリガ
入力
レディ
入力
P36
RDY
P37/
ADTG/
CLK
P37
CLK
<参照>
CM44-10114-7
クロック
出力
出力
CMOS
( ヒス
テリシ
ス)
CMOS
UART0
シリアル
データ入
力
P34/
HRQ
P36/
FRCK/
RDY
入力
回路
形式
E
入出力回路形式については「1.7 入出力回路形式」を参照してください。
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217
第 4 章 I/O ポート
4.6 ポート 3
MB90495G Series
■ ポート 3 の端子のブロックダイヤグラム ( 汎用入出力ポートの場合 )
図 4.6-1 ポート 3 の端子のブロックダイヤグラム
周辺機能入力
周辺機能出力
ポートデータレジスタ(PDR)
周辺機能出力許可
内部データバス
PDRリード
出力ラッチ
Pch
PDRライト
端子
ポート方向レジスタ(DDR)
Nch
方向ラッチ
DDRライト
スタンバイ制御(SPL=1)
DDRリード
スタンバイ制御:ストップモード(SPL=1),タイムベースタイマモード(SPL=1),時計モード(SPL=1)の制御
■ ポート 3 のレジスタ
• ポート 3 のレジスタには , ポート 3 データレジスタ (PDR3) およびポート 3 方向レジ
スタ (DDR3) があります。
• バス制御信号選択レジスタ (ECSR) は , 外部バス制御信号 (WRL/WRH, HRQ/HAK,
RDY, CLK) 入出力の許可または禁止の設定を行います。外部バス制御信号の入出力
を許可に設定した場合は , 周辺機能の端子および汎用入出力ポートとして使用でき
ません。
• レジスタを構成するビットは , ポート 3 の端子に 1 対 1 で対応しています。
表 4.6-2 にポート 3 のレジスタと端子の対応を示します。
表 4.6-2 ポート 3 のレジスタと端子の対応
ポート名
ポート 3
<参照>
218
関連するレジスタのビットと対応する端子
PDR3, DDR3
bit7
bit6
ECSR
CKE
RYE
対応する端子
P37
P36
bit5
bit4
HDE
P35
P34
bit3
bit2
bit1
WRE
P33
P32
bit0
−
P31
P30
外部アクセスモードに設定した場合の端子のダイヤグラムについては , 「3.10 外部
アクセス」を参照してください。
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第 4 章 I/O ポート
4.6 ポート 3
MB90495G Series
4.6.1
ポート 3 のレジスタ (PDR3, DDR3)
ポート 3 のレジスタについて説明します。
■ ポート 3 のレジスタの機能
● ポート 3 データレジスタ (PDR3)
• ポート 3 データレジスタは , 端子の状態を示します。
● ポート 3 方向レジスタ (DDR3)
• ポート 3 方向レジスタは , 入出力方向を設定します。
• 端子に対応するビットを "1" に設定した場合は出力ポートとして機能し , "0" に設定
した場合は入力ポートとして機能します。
● バス制御信号選択レジスタ (ECSR)
• バス制御信号選択レジスタは , 周辺機能の端子および汎用入出力ポートとバス制御
信号入出力端子 (WRL/WRH, HRQ/HAK, RDY, CLK) を設定します。
表 4.6-3 にポートのレジスタ機能を示します。
表 4.6-3 ポート 3 のレジスタの機能
レジスタ名
リード
した場合
ライト
した場合
端子状態
が "L"
レベル
出力ラッチに
"0" を設定し ,
出力ポートの
場合は端子に
"L" レベルを
出力
1
端子状態
が "H"
レベル
出力ラッチに
"1" を設定し ,
出力ポートの
場合は端子に
"H" レベルを
出力
0
方向ラッ
チが "0"
出力バッファ
を "OFF" し ,
入力ポートに
設定
方向ラッ
チが "1"
出力バッファ
を "ON" し , 出
力ポートに設
定
データ
0
ポート 3
データ
レジスタ
(PDR3)
ポート 3 方
向レジスタ
(DDR3)
1
リード
ライト
レジスタ
アドレス
初期値
R/W
000003H
XXXXXXXXB
R/W
000013H
00000000B
R/W: リードライト可能
X: 不定
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219
第 4 章 I/O ポート
4.6 ポート 3
MB90495G Series
<参照>
バス制御信号選択レジスタについては「3.10.3 バス制御信号選択レジスタ (ECSR)」
を参照してください。
<参考>
• 周辺機能の入力端子として使用する場合 , 周辺機能の入力端子に対応するポート
3 方向レジスタ (DDR3) のビットを "0" にクリアして入力ポートに設定してくだ
さい。
• 周辺機能の出力端子として使用する場合 , 周辺機能の出力を許可してください。
ポート 3 方向レジスタ (DDR3) の設定に関わらず周辺機能の出力端子として機能
します。
220
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第 4 章 I/O ポート
4.6 ポート 3
MB90495G Series
4.6.2
ポート 3 の動作説明
ポート 3 の動作を説明します。
■ ポート 3 の動作 ( 汎用入出力ポートの場合 )
● 出力ポートの動作
• 出力端子に対応するポート 3 方向レジスタ (DDR3) のビットを "1" に設定した場合 ,
出力ポートとして機能します。
• 出力バッファが "ON" され , ポート 3 データレジスタ (PDR3) に出力データを書き込
むと , 出力ラッチに保持され , 端子から出力されます。
• ポート 3 データレジスタ (PDR3) を読み出すと , PDR3 の出力ラッチの状態が読み出
せます。
<注意>
ポートデータレジスタにリードモディファイライト系命令 ( ビットセット命令な
ど ) を使用した場合 , ポート方向レジスタで出力ポートに設定している端子は目的
とする出力がされますが , 入力ポートに設定している端子は入力状態が出力ラッチ
に書き込まれて出力データとなります。入力ポートを出力ポートに切り換える場合
は , ポートデータレジスタに出力データを書き込んでポート方向レジスタで出力
ポートに設定してください。
● 入力ポートの動作
• 入力端子に対応するポート 3 方向レジスタ (DDR3) のビットを "0" に設定した場合 ,
入力ポートとして機能します。
• 出力バッファが "OFF" され , 端子はハイインピーダンスになります。
• ポート 3 データレジスタ (PDR3) にデータを書き込むと , PDR3 の出力ラッチにデー
タが保持されますが , 端子には出力されません。
• ポート 3 データレジスタ (PDR3) を読み出すと , 端子のレベル ("L" または "H") が読
み出せます。
● 周辺機能出力の動作
• 周辺機能の出力端子として使用する場合 , 周辺機能の出力に対応する出力を許可に
設定してください。
• 周辺機能の出力許可が優先されるため , ポート 3 方向レジスタ (DDR3) の設定に関
わらず周辺機能の出力が機能します。
• 周辺機能の出力を許可に設定した場合は , ポート 3 方向レジスタ (DDR3) の設定に
より , PDR3 の出力ラッチの値または周辺機能の出力状態が読み出せます。
● 周辺機能の入力動作
• 周辺機能の兼用の端子は , 周辺機能へ端子の状態が入力されています。
• 周辺機能の入力端子として使用する場合 , 周辺機能の入力端子に対応するポート 3
方向レジスタ (DDR3) のビットを "0" にクリアして入力ポートに設定してください。
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221
第 4 章 I/O ポート
4.6 ポート 3
MB90495G Series
● ポートデータレジスタ (PDR) の読出し
ポート 3 データレジスタ (PDR3) を読み出したときに得られる値は , ポート 3 方向レジ
スタ (DDR3) の状態と端子に接続される周辺機能の状態に依存します。表 4.6-4 に , そ
れぞれの組合せで得られる値を示します。
表 4.6-4 ポート 3 データレジスタ (PDR3) の読出し値
DDR3
周辺機能の出力許可
読出しデータ
0 ( 入力 )
許可
周辺機能の出力
1 ( 出力 )
許可
PDR3 の値
0 ( 入力 )
禁止
端子状態 (PORT 入力 )
1 ( 出力 )
禁止
PDR3 の値
● リセットの動作
• CPU がリセットされると , ポート 3 方向レジスタ値は "0" に初期化されます。出力
バッファはすべて "OFF" ( 入力ポート ) となり , 端子はハイインピーダンスになりま
す。
• ポート 3 データレジスタは , リセットで初期化されないため , 出力ポートとして使
用する場合 , ポート 3 データレジスタに出力データをセットしてから , 出力端子に
対応するポート 3 方向レジスタのビットを "1" にセットして出力に設定する必要が
あります。
● ストップ , タイムベースタイマ , 時計モードの動作
• ストップモード , タイムベースタイマモード , 時計モードのいずれかに移行した時
点で , 低消費電力モード制御レジスタの端子状態指定ビット (LPMCR: SPL) を "1" に
セットしている場合 , 端子はハイインピーダンスになります。ポート 3 方向レジス
タの設定に関係なく , 強制的に出力バッファが "OFF" されます。
表 4.6-5 にポート 3 の端子状態を示します。
表 4.6-5 ポート 3 の端子状態
端子名
通常動作
スリープ
モード
ストップモード ,
タイムベースタイマモード , 時計モード
SPL=0
P30/SOT0 ∼
P37/ADTG
汎用入出力
ポート
汎用入出力
ポート
汎用入出力ポート
SPL=1
入力遮断 / 出力 Hi-z
SPL: 低消費電力モード制御レジスタの端子状態指定ビット (LPMCR: SPL)
Hi-z: ハイインピーダンス
<注意>
222
ストップモード , 時計モード , タイムベースタイマモード時に , 周辺機能とポートを
兼用している端子をハイインピーダンスに設定する場合は , 周辺機能の出力を禁止
に設定した後 , 低消費電力モード制御レジスタ (LPMCR) の STP ビットを "1" また
は TMD ビットを "0" に設定してください。対象となる端子を以下に示します。
対象端子:P30/SOTO/ALE, P31/SCK0/RD
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CM44-10114-7
第 4 章 I/O ポート
4.7 ポート 4
MB90495G Series
4.7
ポート 4
ポート 4 は , 周辺機能入出力端子と兼用の汎用入出力ポートで , 周辺機能の端子と汎
用入出力ポートを切り換えて使用します。
汎用入出力ポートとしての機能を中心に説明し , ポート 4 の構成 , 端子配列 , 端子の
ブロックダイヤグラム , レジスタを示します。
■ ポート 4 の構成
ポート 4 は , 次の 3 つの要素から構成されます。
• 汎用入出力ポート / 周辺機能入出力端子 (P40/SIN1 ∼ P44/RX)
• ポート 4 データレジスタ (PDR4)
• ポート 4 方向レジスタ (DDR4)
■ ポート 4 の端子配列
• 周辺機能の端子と汎用入出力ポートを切り換えて使用します。
• 周辺機能の端子と兼用のため周辺機能で使用する場合は , 汎用入出力ポートとして
使用できません。
• 周辺機能の入力端子として使用する場合は , ポート 4 方向レジスタ (DDR4) の周辺
機能に対応する端子を入力ポートに設定してください。
• 周辺機能の出力端子として使用する場合は , 対応する周辺機能の出力を許可に設定
してください。ポート 4 方向レジスタの設定に関わらず周辺機能の出力端子として
機能します。
CM44-10114-7
FUJITSU SEMICONDUCTOR LIMITED
223
第 4 章 I/O ポート
4.7 ポート 4
MB90495G Series
表 4.7-1 にポート 4 の端子配列を示します。
表 4.7-1 ポート 4 の端子配列
入出力形式
ポート名
ポート 4
<参照>
224
端子名
ポート機能
周辺機能
P40/
SIN1
P40
SIN1
UART1 シリ
アルデータ
入力
P41/
SCK1
P41
SCK1
UART1 シリ
アルクロッ
ク入出力
SOT1
UART1 シリ
アルデータ
出力
P42/
SOT1
P42
P43/
TX
P43
TX
CAN コント
ローラ送信
出力
P44/
RX
P44
RX
CAN コント
ローラ受信
入力
汎用入
出力
入力
出力
CMOS
( ヒス
テリシ
ス)
CMOS
回路
形式
D
入出力回路形式については「1.7 入出力回路形式」を参照してください。
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CM44-10114-7
第 4 章 I/O ポート
4.7 ポート 4
MB90495G Series
■ ポート 4 の端子のブロックダイヤグラム
図 4.7-1 ポート 4 の端子のブロックダイヤグラム
周辺機能入力
周辺機能出力
ポートデータレジスタ(PDR)
周辺機能出力許可
内部データバス
PDRリード
出力ラッチ
Pch
PDRライト
端子
ポート方向レジスタ(DDR)
Nch
方向ラッチ
DDRライト
スタンバイ制御(SPL=1)
DDRリード
スタンバイ制御:ストップモード(SPL=1),タイムベースタイマモード(SPL=1),時計モード(SPL=1)の制御
■ ポート 4 のレジスタ
• ポート 4 のレジスタには , ポート 4 データレジスタ (PDR4) およびポート 4 方向レジ
スタ (DDR4) があります。
• レジスタを構成するビットは , ポート 4 の端子に 1 対 1 で対応しています。
表 4.7-2 にポート 4 のレジスタと端子の対応を示します。
表 4.7-2 ポート 4 のレジスタと端子の対応
ポート名
関連するレジスタのビットと対応する端子
PDR4, DDR4
−
−
−
bit4
bit3
bit2
bit1
bit0
対応する端子
−
−
−
P44
P43
P42
P41
P40
ポート 4
CM44-10114-7
FUJITSU SEMICONDUCTOR LIMITED
225
第 4 章 I/O ポート
4.7 ポート 4
4.7.1
MB90495G Series
ポート 4 のレジスタ (PDR4, DDR4)
ポート 4 のレジスタについて説明します。
■ ポート 4 のレジスタの機能
● ポート 4 データレジスタ (PDR4)
• ポート 4 データレジスタは , 端子の状態を示します。
● ポート 4 方向レジスタ (DDR4)
• ポート 4 方向レジスタは , 入出力方向を設定します。
• 端子に対応するビットを "1" に設定した場合は出力ポートとして機能し , "0" に設定
した場合は入力ポートとして機能します。
表 4.7-3 にポート 4 のレジスタの機能を示します。
表 4.7-3 ポート 4 のレジスタの機能
レジスタ名
リード
した場合
ライト
した場合
端子状態
が "L"
レベル
出力ラッチに
"0" を設定し ,
出力ポートの
場合は端子に
"L" レベルを
出力
1
端子状態
が "H"
レベル
出力ラッチに
"1" を設定し ,
出力ポートの
場合は端子に
"H" レベルを
出力
0
方向ラッ
チが "0"
出力バッファ
を "OFF" し ,
入力ポートに
設定
方向ラッ
チが "1"
出力バッファ
を "ON" し , 出
力ポートに設
定
データ
0
ポート 4
データ
レジスタ
(PDR4)
ポート 4 方
向レジスタ
(DDR4)
1
リード
ライト
レジスタ
アドレス
初期値
R/W
000004H
XXXXXXXXB
R/W
000014H
XXX00000B
R/W: リードライト可能
X: 不定
226
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CM44-10114-7
第 4 章 I/O ポート
4.7 ポート 4
MB90495G Series
<参考>
CM44-10114-7
• 周辺機能の入力端子として使用する場合 , 周辺機能の入力端子に対応するポート
4 方向レジスタ (DDR4) のビットを "0" にクリアして入力ポートに設定してくだ
さい。
• 周辺機能の出力端子として使用する場合 , 周辺機能の出力を許可に設定してくだ
さい。ポート 4 方向レジスタ (DDR4) の設定に関わらず周辺機能の出力端子とし
て機能します。
FUJITSU SEMICONDUCTOR LIMITED
227
第 4 章 I/O ポート
4.7 ポート 4
4.7.2
MB90495G Series
ポート 4 の動作説明
ポート 4 の動作を説明します。
■ ポート 4 の動作
● 出力ポートの動作
• 出力端子に対応するポート 4 方向レジスタ (DDR4) のビットを "1" に設定した場合 ,
出力ポートとして機能します。
• 出力バッファが "ON" され , ポート 4 データレジスタ (PDR4) に出力データを書き込
むと , 出力ラッチに保持され , 端子から出力されます。
• ポート 4 データレジスタ (PDR4) を読み出すと , PDR4 の出力ラッチの状態が読み出
せます。
<注意>
ポートデータレジスタにリードモディファイライト系命令 ( ビットセット命令な
ど ) を使用した場合 , ポート方向レジスタで出力ポートに設定している端子は目的
とする出力がされますが , 入力ポートに設定している端子は入力状態が出力ラッチ
に書き込まれて出力データとなります。入力ポートを出力ポートに切り換える場合
は , ポートデータレジスタに出力データを書き込んでポート方向レジスタで出力
ポートに設定してください。
● 入力ポートの動作
• 入力端子に対応するポート 4 方向レジスタ (DDR4) のビットを "0" に設定した場合 ,
入力ポートとして機能します。
• 出力バッファが "OFF" され , 端子はハイインピーダンスになります。
• ポート 4 データレジスタ (PDR4) にデータを書き込むと , PDR4 の出力ラッチにデー
タが保持されますが , 端子には出力されません。
• ポート 4 データレジスタ (PDR4) レジスタを読み出すと , 端子のレベル ("L" または
"H") が読み出せます。
● 周辺機能出力の動作
• 周辺機能の出力端子として使用する場合 , 周辺機能の出力に対応する出力を許可に
設定してください。
• 周辺機能の出力許可が優先されるため , ポート 4 方向レジスタ (DDR4) の設定に関
わらず周辺機能の出力が機能します。
• 周辺機能の出力を許可に設定して端子状態を読み出した場合は , 周辺機能の出力状
態が読み出せます。
● 周辺機能入力の動作
• 周辺機能の入力と兼用の端子は , 周辺機能へ端子の状態が入力されています。
• 周辺機能の入力として使用する場合 , 周辺機能の入力端子に対応するポート 4 方向
レジスタ (DDR4) のビットを "0" にクリアして入力ポートに設定してください。
228
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CM44-10114-7
第 4 章 I/O ポート
4.7 ポート 4
MB90495G Series
● ポートデータレジスタ (PDR) の読出し
ポート 4 データレジスタ (PDR4) を読み出したときに得られる値は , ポート 4 方向レジ
スタ (DDR4) の状態と端子に接続される周辺機能の状態に依存します。表 4.7-4 に , そ
れぞれの組合せで得られる値を示します。
表 4.7-4 ポート 4 データレジスタ (PDR4) の読出し値
DDR4
周辺機能の出力許可
読出しデータ
0 ( 入力 )
許可
周辺機能の出力
1 ( 出力 )
許可
周辺機能の出力
0 ( 入力 )
禁止
端子状態 (PORT 入力 )
1 ( 出力 )
禁止
PDR4 の値
● リセットの動作
• CPU がリセットされると , ポート 4 方向レジスタ値は "0" に初期化されます。出力
バッファはすべて "OFF" ( 入力ポート ) となり , 端子はハイインピーダンスになりま
す。
• ポート 4 データレジスタは , リセットで初期化されないため , 出力ポートとして使
用する場合 , ポート 4 データレジスタに出力データをセットしてから , 出力端子に
対応するポート 4 方向レジスタのビットを "1" にセットして出力に設定する必要が
あります。
● ストップ , タイムベースタイマ , 時計モードの動作
ストップモード , タイムベースタイマモード , 時計モードのいずれかに移行した時点で ,
低消費電力モード制御レジスタの端子状態指定ビット (LPMCR:SPL) を "1" にセットし
ている場合 , 端子はハイインピーダンスになります。ポート 4 方向レジスタの設定に関
係なく , 強制的に出力バッファが "OFF" されます。
表 4.7-5 にポート 4 の端子状態を示します。
表 4.7-5 ポート 4 の端子状態
端子名
通常動作
スリープ
モード
ストップモード ,
タイムベースタイマモード , 時計モード
SPL=0
P40/SIN1 ∼
P47/RX
汎用入出力
ポート
汎用入出力
ポート
汎用入出力ポート
SPL=1
入力遮断 / 出力 Hi-z
( プルアップ抵抗は
切断されます )
SPL: 低消費電力モード制御レジスタの端子状態指定ビット (LPMCR: SPL)
Hi-z: ハイインピーダンス
CM44-10114-7
FUJITSU SEMICONDUCTOR LIMITED
229
第 4 章 I/O ポート
4.8 ポート 5
4.8
MB90495G Series
ポート 5
ポート 5 は , アナログ入力端子と兼用の汎用入出力ポートで , アナログ入力端子と汎
用入出力ポートを切り換えて使用します。
汎用入出力ポートとしての機能を中心に説明し , ポート 5 の構成 , 端子配列 , 端子の
ブロックダイヤグラム , レジスタを示します。
■ ポート 5 の構成
ポート 5 は , 次の 3 つの要素から構成されます。
• 汎用入出力ポート / アナログ入力端子 (P50/AN0 ∼ P57/AN7)
• ポート 5 データレジスタ (PDR5)
• ポート 5 方向レジスタ (DDR5)
• アナログ入力許可レジスタ (ADER)
■ ポート 5 の端子配列
• アナログ入力端子と汎用入出力ポートを切り換えて使用します。
• アナログ入力端子と兼用のためアナログ入力端子として使用する場合は , 汎用入出
力ポートとして使用できません。
• アナログ入力端子として使用する場合は , ポート 5 方向レジスタ (DDR5) のアナロ
グ入力に対応する端子を入力ポートに設定してください。
• 汎用入出力ポートで使用している場合は , アナログ信号を入力しないでください。
230
FUJITSU SEMICONDUCTOR LIMITED
CM44-10114-7
第 4 章 I/O ポート
4.8 ポート 5
MB90495G Series
表 4.8-1 にポート 5 の端子配列を示します。
表 4.8-1 ポート 5 の端子配列
入出力形式
ポート名
端子名
ポート機能
P50/
AN0
P50
AN0
アナログ入力
チャネル 0
P51/
AN1
P51
AN1
アナログ入力
チャネル 1
P52/
AN2
P52
AN2
アナログ入力
チャネル 2
P53/
AN3
P53
AN3
アナログ入力
チャネル 3
汎用入
出力
ポート 5
<参照>
CM44-10114-7
周辺機能
P54/
AN4
P54
AN4
アナログ入力
チャネル 4
P55/
AN5
P55
AN5
アナログ入力
チャネル 5
P56/
AN6
P56
AN6
アナログ入力
チャネル 6
P57/
AN7
P57
AN7
アナログ入力
チャネル 7
入力
出力
CMOS
( ヒス
テリシ
ス)/ア
ナログ
入力
CMOS
回路
形式
E
入出力回路形式については「1.7 入出力回路形式」を参照してください。
FUJITSU SEMICONDUCTOR LIMITED
231
第 4 章 I/O ポート
4.8 ポート 5
MB90495G Series
■ ポート 5 の端子のブロックダイヤグラム
図 4.8-1 ポート 5 の端子のブロックダイヤグラム
アナログ入力
ADER
PDR(ポートデータレジスタ)
内部データバス
PDRリード
出力ラッチ
Pch
PDRライト
DDR
端子
(ポート方向レジスタ)
方向ラッチ
Nch
DDRライト
スタンバイ制御(SPL=1)
DDRリード
スタンバイ制御:ストップモード(SPL=1),タイムベースタイマモード(SPL=1),時計モード(SPL=1)の制御
■ ポート 5 のレジスタ
• ポート 5 のレジスタには , ポート 5 データレジスタ (PDR5) , ポート 5 方向レジスタ
(DDR5) およびアナログ入力許可レジスタ (ADER) があります。
• アナログ入力許可 (ADER) はアナログ入力端子にアナログ信号の入力を許可または
禁止する設定を行います。
• レジスタを構成するビットは , ポート 5 の端子に 1 対 1 で対応しています。
表 4.8-2 にポート 5 のレジスタと端子の対応を示します。
表 4.8-2 ポート 5 のレジスタと端子の対応
ポート名
関連するレジスタのビットと対応する端子
PDR5, DDR5
ポート 5
ADER
対応する端子
232
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
ADE
7
ADE
6
ADE
5
ADE
4
ADE
3
ADE
2
ADE
1
ADE
0
P57
P56
P55
P54
P53
P52
P51
P50
FUJITSU SEMICONDUCTOR LIMITED
CM44-10114-7
第 4 章 I/O ポート
4.8 ポート 5
MB90495G Series
4.8.1
ポート 5 のレジスタ (PDR5, DDR5, ADER)
ポート 5 のレジスタについて説明します。
■ ポート 5 のレジスタの機能
● ポート 5 データレジスタ (PDR5)
• ポート 5 データレジスタは , 端子の状態を示します。
● ポート 5 方向レジスタ (DDR5)
• ポート 5 方向レジスタは , 入出力方向を設定します。
• 端子に対応するビットを "1" に設定した場合は出力ポートとして機能し , "0" に設定
した場合は入力ポートとして機能します。
● アナログ入力許可レジスタ (ADER)
• アナログ入力許可レジスタは , 汎用入出力ポートとアナログ入力端子をポート単位
で設定します。
• アナログ入力端子に対応する ADE ビットを "1" に設定した場合はアナログ入力端子
として機能し , "0" に設定した場合は汎用入出力ポートとして機能します。
表 4.8-3 にポート 5 のレジスタの機能を示します。
<注意>
CM44-10114-7
入力ポートの設定で中間レベルの信号が入力されると , 入力リーク電流が流れるた
めアナログ入力を行う場合は , アナログ入力許可レジスタ (ADER) の対応する ADE
ビットをアナログ入力許可に設定してください。
FUJITSU SEMICONDUCTOR LIMITED
233
第 4 章 I/O ポート
4.8 ポート 5
MB90495G Series
表 4.8-3 ポート 5 のレジスタの機能
レジスタ名
リード
した場合
ライト
した場合
端子状態
が "L" レ
ベル
出力ラッチに
"0" を設定し ,
出力ポートの
場合は端子に
"L" レベルを
出力
1
端子状態
が "H"
レベル
出力ラッチに
"1" を設定し ,
出力ポートの
場合は端子に
"H" レベルを
出力
0
方向ラッ
チが "0"
出力バッファ
を "OFF" し ,
入力ポートに
設定
1
方向ラッ
チが "1"
出力バッファ
を "ON" し , 出
力ポートに設
定
0
汎用入出力ポート
1
アナログ入力モード
データ
0
ポート 5
データ
レジスタ
(PDR5)
ポート 5 方
向レジスタ
(DDR5)
アナログ入
力許可レジ
スタ
(ADER)
リード
ライト
レジスタ
アドレス
初期値
R/W
000005H
XXXXXXXXB
R/W
000015H
00000000B
R/W
00001BH
11111111B
R/W: リードライト可能
X: 不定
<参考>
234
• アナログ入力端子として使用する場合 , アナログ入力端子に対応するポート 5 方
向レジスタ (DDR5) のビットを "0" にクリアして入力ポートに設定してください。
• 周辺機能の入力端子として使用する場合 , 周辺機能の入力端子に対応するポート
5 方向レジスタ (DDR5) のビットを "0" にクリアして入力ポートに設定してくだ
さい。
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CM44-10114-7
第 4 章 I/O ポート
4.8 ポート 5
MB90495G Series
4.8.2
ポート 5 の動作説明
ポート 5 の動作を説明します。
■ ポート 5 の動作
● 出力ポートの動作
• 出力端子に対応するポート 5 方向レジスタ (DDR5) のビットを "1" に設定した場合 ,
出力ポートとして機能します。
• 出力バッファが "ON" され , ポート 5 データレジスタ (PDR5) に出力データを書き込
むと , 出力ラッチに保持され , 端子から出力されます。
• ポート 5 データレジスタ (PDR5) を読み出すと , PDR5 の出力ラッチの状態が読み出
せます。
<注意>
ポートデータレジスタにリードモディファイライト系命令 ( ビットセット命令な
ど ) を使用した場合 , ポート方向レジスタで出力ポートに設定している端子は目的
とする出力がされますが , 入力ポートに設定している端子は入力状態が出力ラッチ
に書き込まれて出力データとなります。入力ポートを出力ポートに切り換える場合
は , ポートデータレジスタに出力データを書き込んでポート方向レジスタで出力
ポートに設定してください。
● 入力ポートの動作
• 入力端子に対応するポート 5 方向レジスタ (DDR5) のビットを "0" に設定した場合 ,
入力ポートとして機能します。
• 出力バッファが "OFF" され , 端子はハイインピーダンスになります。
• ポート 5 データレジスタ (PDR5) にデータを書き込むと , PDR5 の出力ラッチにデー
タが保持されますが , 端子には出力されません。
• ポート 5 データレジスタ (PDR5) を読み出すと , 端子のレベル ("L" または "H") が読
み出せます。
● アナログ入力の動作
• アナログ入力端子として使用する場合は , アナログ入力端子に対応するアナログ入
力許可レジスタ (ADER) のビットに "1" を設定してください。汎用入出力ポートと
しての動作が禁止され , アナログ入力端子として機能します。
• アナログ入力許可の設定でポート 5 データレジスタ (PDR5) をリードした場合 , 読出
し値は "0" となります。
CM44-10114-7
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235
第 4 章 I/O ポート
4.8 ポート 5
MB90495G Series
● ポートデータレジスタ (PDR) の読出し
ポート 5 データレジスタ (PDR5) を読み出した時に得られる値は , ポート 5 方向レジス
タ (DDR5) とアナログ入力許可レジスタ (ADER) の状態に依存します。表 4.8-4 に , そ
れぞれの組合せで得られる値を示します。
表 4.8-4 ポート 5 データレジスタ (PDR5) の読出し値
DDR5
ADER
読出しデータ
0 ( 入力 )
1 ( 許可 )
端子状態 (PORT 入力 )
1 ( 出力 )
1 ( 許可 )
端子状態 (PORT 入力 )
0 ( 入力 )
0 ( 禁止 )
端子状態 (PORT 入力 )
1 ( 出力 )
0 ( 禁止 )
PDR5 の値
● リセットの動作
• CPU がリセットされると , ポート 5 方向レジスタ値は "0" に初期化されます。出力
バッファはすべて "OFF" ( 入力ポート ) となり , 端子はハイインピーダンスになりま
す。
• ポート 5 データレジスタは , リセットで初期化されないため , 出力ポートとして使
用する場合 , ポート 5 データレジスタに出力データをセットしてから , 出力端子に
対応するポート 5 方向レジスタのビットを "1" にセットして出力に設定する必要が
あります。
● ストップ , タイムベースタイマ , 時計モードの動作
• ストップモード , タイムベースタイマモード , 時計モードのいずれかに移行した時
点で , 低消費電力モード制御レジスタの端子状態指定ビット (LPMCR: SPL) を "1" に
セットしている場合 , 端子はハイインピーダンスになります。ポート 5 方向レジス
タの設定に関係なく , 強制的に出力バッファが "OFF" されます。
表 4.8-5 にポート 5 の端子状態を示します。
表 4.8-5 ポート 5 の端子状態
端子名
通常動作
スリープ
モード
ストップモード ,
タイムベースタイマモード , 時計モード
SPL=0
P50/AN0 ∼
P57/AN7
汎用入出力
ポート
汎用入出力
ポート
汎用入出力ポート
SPL=1
入力遮断 / 出力 Hi-z
SPL: 低消費電力モード制御レジスタの端子状態指定ビット (LPMCR: SPL)
Hi-z: ハイインピーダンス
236
FUJITSU SEMICONDUCTOR LIMITED
CM44-10114-7
第 4 章 I/O ポート
4.9 ポート 6
MB90495G Series
4.9
ポート 6
ポート 6 は , 周辺機能入力端子と兼用の汎用入出力ポートで , 周辺機能の端子と汎用
入出力ポートを切り換えて使用します。
汎用入出力ポートとしての機能を中心に説明し , ポート 6 の構成 , 端子配列 , 端子の
ブロックダイヤグラム , レジスタを示します。
■ ポート 6 の構成
ポート 6 は , 次の 3 つの要素から構成されます。
• 汎用入出力ポート / 外部割込み入力端子 (P60/INT0 ∼ P63/INT3)
• ポート 6 データレジスタ (PDR6)
• ポート 6 方向レジスタ (DDR6)
■ ポート 6 の端子配列
• 周辺機能の端子と汎用入出力ポートを切り換えて使用します。
• 周辺機能の端子と兼用のため周辺機能で使用する場合は , 汎用入出力ポートとして
使用できません。
• 周辺機能の入力端子として使用する場合は , ポート 6 方向レジスタ (DDR6) の周辺
機能に対応する端子を入力ポートに設定してください。
表 4.9-1 にポート 6 の端子配列を示します。
表 4.9-1 ポート 6 の端子配列
入出力形式
ポート名
端子名
ポート機能
P60/
INT0
P60
INT
0
外部割込み入
力0
P61/
INT1
P61
INT
1
外部割込み入
力1
P62/
INT2
P62
INT
2
外部割込み入
力2
P63/
INT3
P63
INT
3
外部割込み入
力3
ポート 6
<参照>
CM44-10114-7
周辺機能
汎用入
出力
入力
出力
CMOS
( ヒス
テリシ
ス)
CMOS
回路
形式
D
入出力回路形式については「1.7 入出力回路形式」を参照してください。
FUJITSU SEMICONDUCTOR LIMITED
237
第 4 章 I/O ポート
4.9 ポート 6
MB90495G Series
■ ポート 6 の端子のブロックダイヤグラム
図 4.9-1 ポート 6 の端子のブロックダイヤグラム
周辺機能入力
PDR(ポートデータレジスタ)
内部データバス
PDRリード
出力ラッチ
Pch
PDRライト
DDR
端子
(ポート方向レジスタ)
方向ラッチ
Nch
DDRライト
スタンバイ制御(SPL=1)
DDRリード
スタンバイ制御:ストップモード(SPL=1),タイムベースタイマモード(SPL=1),時計モード(SPL=1)の制御
■ ポート 6 のレジスタ
• ポート 6 のレジスタには , ポート 6 データレジスタ (PDR6) およびポート 6 方向レジ
スタ (DDR6) があります。
• レジスタを構成するビットは , ポート 6 の端子に 1 対 1 で対応しています。
表 4.9-2 にポート 6 のレジスタと端子の対応を示します。
表 4.9-2 ポート 6 のレジスタと端子の対応
ポート名
関連するレジスタのビットと対応する端子
PDR6, DDR6
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
対応する端子
−
−
−
−
P63
P62
P61
P60
ポート 6
238
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CM44-10114-7
第 4 章 I/O ポート
4.9 ポート 6
MB90495G Series
4.9.1
ポート 6 のレジスタ (PDR6, DDR6)
ポート 6 のレジスタについて説明します。
■ ポート 6 のレジスタの機能
● ポート 6 データレジスタ (PDR6)
• ポート 6 データレジスタは , 端子の状態を示します。
● ポート 6 方向レジスタ (DDR6)
• ポート 6 方向レジスタは , 端子の入出力方向を設定します。
• 端子に対応するビットを "1" に設定した場合は出力ポートとして機能し , "0" に設定
した場合は入力ポートとして機能します。
表 4.9-3 にポート 6 のレジスタの機能を示します。
表 4.9-3 ポート 6 のレジスタの機能
レジスタ名
リード
した場合
ライト
した場合
端子状態
が "L"
レベル
出力ラッチに
"0" を設定し ,
出力ポートの
場合は端子に
"L" レベルを
出力
1
端子状態
が "H"
レベル
出力ラッチに
"1" を設定し ,
出力ポートの
場合は端子に
"H" レベルを
出力
0
方向ラッ
チが "0"
出力バッファ
を "OFF" し ,
入力ポートに
設定
方向ラッ
チが "1"
出力バッファ
を "ON" し , 出
力ポートに設
定
データ
0
ポート 6
データ
レジスタ
(PDR6)
ポート 6 方
向レジスタ
(DDR6)
1
リード
ライト
レジスタ
アドレス
初期値
R/W
000006H
XXXXXXXXB
R/W
000016H
XXXX0000B
R/W: リードライト可能
X: 不定
<参考>
CM44-10114-7
周辺機能の入力端子として使用する場合 , 周辺機能の入力端子に対応するポート 6
方向レジスタ (DDR6) のビットを "0" にクリアして入力ポートに設定してください。
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239
第 4 章 I/O ポート
4.9 ポート 6
4.9.2
MB90495G Series
ポート 6 の動作説明
ポート 6 の動作を説明します。
■ ポート 6 の動作
● 出力ポートの動作
• 出力端子に対応するポート 6 方向レジスタ (DDR6) のビットを "1" に設定した場合 ,
出力ポートとして機能します。
• 出力バッファが "ON" され , ポート 6 データレジスタ (PDR6) に出力データを書き込
むと , 出力ラッチに保持され , 端子から出力されます。
• ポート 6 データレジスタ (PDR6) を読み出すと , PDR6 の出力ラッチの状態が読み出
せます。
<注意>
ポートデータレジスタにリードモディファイライト系命令 ( ビットセット命令な
ど ) を使用した場合 , ポート方向レジスタで出力ポートに設定している端子は目的
とする出力がされますが , 入力ポートに設定している端子は入力状態が出力ラッチ
に書き込まれて出力データとなります。入力ポートを出力ポートに切り換える場合
は , ポートデータレジスタに出力データを書き込んでポート方向レジスタで出力
ポートに設定してください。
● 入力ポートの動作
• 入力端子に対応するポート 6 方向レジスタ (DDR6) のビットを "0" に設定した場合 ,
入力ポートとして機能します。
• 出力バッファが "OFF" され , 端子はハイインピーダンスになります。
• ポート 6 データレジスタ (PDR6) にデータを書き込むと , PDR6 の出力ラッチにデー
タが保持されますが , 端子には出力されません。
• ポート 6 データレジスタ (PDR6) を読み出すと , 端子のレベル ("0" または "1") が読
み出せます。
● 周辺機能入力の動作
• 周辺機能の入力と兼用の端子は , 周辺機能へ端子の状態が入力されています。
• 周辺機能の入力として使用する場合 , 周辺機能の入力端子に対応するポート 6 方向
レジスタ (DDR6) のビットを "0" にクリアして入力ポートに設定してください。
● リセットの動作
• CPU がリセットされると , ポート 6 方向レジスタ値は "0" に初期化されます。出力
バッファはすべて "OFF" ( 入力ポート ) となり , 端子はハイインピーダンスになりま
す。
• ポート 6 データレジスタは , リセットで初期化されないため , 出力ポートとして使
用する場合 , ポート 6 データレジスタに出力データをセットしてから , 出力端子に
対応するポート 6 方向レジスタのビットを "1" にセットして出力に設定する必要が
あります。
240
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CM44-10114-7
第 4 章 I/O ポート
4.9 ポート 6
MB90495G Series
● ストップ , タイムベースタイマ , 時計モードの動作
• ストップモード , タイムベースタイマモード , 時計モードのいずれかに移行した時
点で , 低消費電力モード制御レジスタの端子状態指定ビット (LPMCR: SPL) を "1" に
セットしている場合 , 端子はハイインピーダンスになります。ポート 6 方向レジス
タの設定に関係なく , 強制的に出力バッファが "OFF" されます。
表 4.9-4 にポート 6 の端子状態を示します。
表 4.9-4 ポート 6 の端子状態
端子名
通常動作
スリープ
モード
ストップモード ,
タイムベースタイマモード , 時計モード
SPL=0
P60/INT0 ∼
P63/INT3
汎用入出力
ポート
汎用入出力
ポート
汎用入出力ポート
SPL=1
入力遮断 / 出力 Hi-z
SPL: 低消費電力モード制御レジスタの端子状態指定ビット (LPMCR: SPL)
Hi-z: ハイインピーダンス
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241
第 4 章 I/O ポート
4.9 ポート 6
242
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第5章
タイムベースタイマ
この章では , タイムベースタイマの機能と動作につ
いて説明します。
5.1 タイムベースタイマの概要
5.2 タイムベースタイマのブロックダイヤグラム
5.3 タイムベースタイマの構成
5.4 タイムベースタイマの割込み
5.5 タイムベースタイマの動作説明
5.6 タイムベースタイマ使用上の注意
5.7 タイムベースタイマのプログラム例
CM44-10114-7
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243
第 5 章 タイムベースタイマ
5.1 タイムベースタイマの概要
5.1
MB90495G Series
タイムベースタイマの概要
タイムベースタイマは , メインクロック ( メイン発振クロックの 2 分周 ) に同期して
カウントアップする 18 ビットフリーランカウンタ ( タイムベースタイマカウンタ )
です。
• 4 種類のインターバル時間を選択でき , インターバル時間ごとに割込み要求が発生
できます。
• 発振安定待ち時間用タイマや周辺機能に動作クロックを供給します。
■ インターバルタイマ機能
• タイムベースタイマのカウンタが ,
インターバル時間選択ビット
(TBTC:TBC1,
TBC0) で設定したインターバル時間に達すると , オーバフロー (桁上がり ) が発生し
(TBTC: TBOF=1) , 割込み要求が発生します。
• オーバフロー発生による割込みが許可されている場合は (TBTC: TBIE=1) , オーバ
フローが発生すると (TBTC: TBOF=1) , 割込みが発生します。
• タイムベースタイマのインターバル時間は , 次の 4 種類から選択できます。タイム
ベースタイマのインターバル時間を表 5.1-1 に示します
表 5.1-1 タイムベースタイマのインターバル時間
カウントクロック
インターバル時間
212/HCLK ( 約 1.0ms)
214/HCLK ( 約 4.1ms)
2/HCLK (0.5μs)
216/HCLK ( 約 16.4ms)
219/HCLK ( 約 131.1ms)
HCLK: 発振クロック
( ) 内は発振クロックが 4MHz で動作している場合
244
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第 5 章 タイムベースタイマ
5.1 タイムベースタイマの概要
MB90495G Series
■ クロック供給
• 発振安定待ち時間用のタイマや , PPG タイマ , ウォッチドッグタイマなどの周辺機
能へ動作クロックを供給します。タイムベースタイマから各周辺に供給されるク
ロックの周期を , 表 5.1-2 に示します。
表 5.1-2 タイムベースタイマから供給されるクロック周期
クロック供給先
クロック周期
210/HCLK ( 約 256μs)
213/HCLK ( 約 2.0ms)
発振安定待ち時間
215/HCLK ( 約 8.2ms)
217/HCLK ( 約 32.8ms)
212/HCLK ( 約 1.0ms)
214/HCLK ( 約 4.1ms)
ウォッチドッグタイマ
216/HCLK ( 約 16.4ms)
219/HCLK ( 約 131.1ms)
PPG タイマ
29/HCLK ( 約 128μs)
HCLK: 発振クロック
( ) 内は発振クロックが 4MHz で動作している場合
*発振開始直後の発振周期は不安定なため , 発振待ち時間は目安の値です。
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245
第 5 章 タイムベースタイマ
5.2 タイムベースタイマのブロックダイヤグラム
5.2
MB90495G Series
タイムベースタイマのブロックダイヤグラム
タイムベースタイマは , 以下のブロックで構成されています。
• タイムベースタイマカウンタ
• カウンタクリア回路
• インターバルタイマセレクタ
• タイムベースタイマ制御レジスタ (TBTC)
■ タイムベースタイマのブロックダイヤグラム
図 5.2-1 タイムベースタイマのブロックダイヤグラム
ウォッチドッグ
タイマへ
PPGタイマへ
タイムベースタイマカウンタ
21/HCLK
×21 ×22 ×23 ・・・ ・・・ ×28 ×29 ×210 ×211 ×212 ×213 ×214 ×215 ×216 ×217 ×218
OF
OF
OF
OF
パワーオンリセット
ストップモード
CKSCR:MCS=1→0*1
CKSCR:SCS=0→1*2
クロック制御部
発振安定待ち時間
セレクタへ
カウンタ
クリア回路
インターバル
タイマセレクタ
TBOFクリア
タイムベースタイマ制御レジスタ
(TBTC)
予約
-
TBOFセット
-
TBIE TBOF TBR TBC1 TBC0
タイムベースタイマ割込信号
OF :オーバフロー
HCLK :発振クロック
*1 :マシンクロックをメインクロックからPLLクロックへ切換え
*2 :マシンクロックをサブクロックからメインクロックへ切換え
タイムベースタイマの実際の割込み要求番号は次のとおりです。
割込み要求番号 : #16 (10H)
246
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第 5 章 タイムベースタイマ
5.2 タイムベースタイマのブロックダイヤグラム
MB90495G Series
● タイムベースタイマカウンタ
発振クロック (HCLK) の 2 分周クロックをカウントクロックとする , 18 ビットアップ
カウンタです。
● カウンタクリア回路
タイムベースタイマカウンタの値は , 次の要因によってクリアされます。
• タイムベースタイマ制御レジスタのタイムベースタイマカウンタクリアビット
(TBTC: TBR=0)
• パワーオンリセット
• メインストップモード , PLL ストップモードへの遷移
(CKSCR:SCS=1, LPMCR: STP=1)
• クロックモードの切換え ( メインクロックモードから PLL クロックモード , サブク
ロックモードから PLL クロックモード , またはサブクロックモードからメインク
ロックモード )
● インターバルタイマセレクタ
タイムベースタイマカウンタの出力を 4 種類から選択します。選択したインターバル
時間のビットがカウントアップによってオーバフロー (桁上がり) すると割込み要求が
発生します。
● タイムベースタイマ制御レジスタ (TBTC)
インターバル時間の選択 , タイムベースタイマカウンタのクリア , 割込みの許可または
禁止 , 割込み要求の状態確認とクリアを行います。
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247
第 5 章 タイムベースタイマ
5.3 タイムベースタイマの構成
5.3
MB90495G Series
タイムベースタイマの構成
タイムベースタイマのレジスタ , 割込み要因を示します。
■ タイムベースタイマのレジスタ一覧と初期値の一覧
図 5.3-1 タイムベースタイマのレジスタと初期値の一覧
bit
タイムベースタイマ制御レジスタ
(TBTC)
15
14
13
12
11
10
9
8
1
×
×
0
0
1
0
0
× :不定
■ タイムベースタイマでの割込み要求の発生
タイムベースタイマは , 選択したインターバルタイマ用のカウンタビットがインター
バル時間に達すると , タイムベースタイマ制御レジスタのオーバフロー割込み要求フ
ラグビット (TBTC: TBOF) に "1" がセットされます。割込みが許可されている場合に
(TBTC: TBIE=1) , オーバフロー割込み要求フラグビットがセットされると (TBTC:
TBOF=1) , 割込み要求が発生します。
248
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第 5 章 タイムベースタイマ
5.3 タイムベースタイマの構成
MB90495G Series
タイムベースタイマ制御レジスタ (TBTC)
5.3.1
タイムベースタイマ制御レジスタ (TBTC) では , 次の設定ができます。
• タイムベースタイマのインターバル時間の選択
• タイムベースタイマのカウンタ値のクリア
• オーバフロー発生による割込み要求の許可または禁止
• オーバフロー発生による割込み要求フラグの状態確認とクリア
■ タイムベースタイマ制御レジスタ (TBTC)
図 5.3-2 タイムベースタイマ制御レジスタ (TBTC)
15
14
13
R/W
-
- R/W R/W W R/W R/W
12
11
10
9
8
リセット値
1XX00100B
bit9 bit8
TBC1 TBC0
0
0
1
1
0
1
0
1
インターバル時間選択ビット
212/HCLK(約1.0ms)
214/HCLK(約4.1ms)
216/HCLK(約16.4ms)
219/HCLK(約131.1ms)
HCLK:発振クロック
( )内は発振クロック4MHzで動作した場合の値
bit10
TBR
0
1
タイムベースタイマカウンタクリアビット
ライトした場合
リードした場合
ー
タイムベースタイマカウンタ
をクリアする
TBOFビットをクリアする
常に"1"が読み出されます
影響なし
bit11
TBOF
0
1
bit12
TBIE
0
1
R/W:リード ・ライト 可能
W :ライトオンリー
X :不定
:リセット値
- :未定義
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bit15
予約
1
オーバフロー割込要求フラグビット
ライトした場合
リードした場合
選択したカウントビットの
クリアされます
オーバフローなし
選択したカウントビットの
影響なし
オーバフローあり
オーバフロー割込許可ビット
オーバフロー割込要求の禁止
オーバフロー割込要求の許可
予約ビット
必ず"1"に設定してください。
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249
第 5 章 タイムベースタイマ
5.3 タイムベースタイマの構成
MB90495G Series
表 5.3-1 タイムベースタイマ制御レジスタ (TBTC) の機能
ビット名
機 能
bit8
bit9
TBC1, TBC0:
インターバル時間選択
ビット
タイムベースタイマカウンタのインターバルタイマの周期を設定します。
• TBC1, TBC0 ビットの設定によって , タイムベースタイマのインターバ
ル時間が設定されます。
• 4 種類のインターバル時間が選択できます。
bit10
TBR:
タイムベースタイマカ
ウンタクリアビット
タイムベースタイマカウンタの全ビットをクリアします。
"0" に設定した場合 : タイムベースタイマカウンタのすべてのビットが "0"
にクリアされます。TBOF ビットもクリアされます。
"1" に設定した場合 : 無効です。変化しません。
リードした場合 : 常に "1" が読み出されます。
bit11
TBOF:
オーバフロー割込み要
求フラグビット
タイムベースタイマカウンタのインターバルタイマ用ビットのオーバフ
ロー ( 桁上がり ) を示します。
割込みを許可している場合は (TBIE=1) , オーバフロー ( 桁上がり ) が発生
すると (TBOF=1) , 割込み要求が発生します。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 無効です。変化しません。
リードモディファイライト系の命令でリードした場合 : "1" が読み
出されます。
<注記>
1)TBOF ビットをクリアする場合は , 割込みを禁止するか (TBIE=0) , プ
ロセッサステータスの割込みマスクレジスタ (ILM) で割込みをマスク
してから行ってください。
2)TBOF ビットは "0" の書込み , メインストップモードへの遷移 , PLL
ストップモードへの遷移 , サブクロックモードからメインクロック
モードへの遷移 , サブクロックモードから PLL クロックモードへの遷
移 , メインクロックモードから PLL クロックモードへの遷移 , タイム
ベースタイマカウンタクリアビット (TBR) への "0" 書込み , およびリ
セットによってクリアされます。
bit12
TBIE:
オーバフロー割込み許
可ビット
タイムベースタイマカウンタのインターバルタイマ用ビットのオーバフ
ローによる割込みを許可または禁止します。
"0" に設定した場合 : オーバフローが発生しても (TBOF=1) 割込み要求は
発生しません。
"1" に設定した場合 : オーバフローが発生すると (TBOF=1) 割込み要求が
発生します。
bit13
bit14
未定義ビット
リードした場合 : 値は不定です。
ライトした場合 : 影響しません。
bit15
予約 : 予約ビット
必ず "1" に設定してください。
250
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第 5 章 タイムベースタイマ
5.4 タイムベースタイマの割込み
MB90495G Series
5.4
タイムベースタイマの割込み
タイムベースタイマは , タイムベースタイマ制御レジスタで設定されたインターバ
ル時間に対応するタイムベースタイマカウンタのインターバル時間用ビットが桁上
がり ( オーバフロー ) することによって割込み要求を発生します ( インターバルタイ
マ機能 ) 。
■ タイムベースタイマの割込み
• タイムベースタイマは , メインクロック ( 発振クロックの 2 分周 ) が入力されている
限り , カウントアップし続けます。
• タイムベースタイマ制御レジスタの TBC1, TBC0 ビットで設定したインターバル時
間に達すると , タイムベースタイマカウンタにおいて選択したインターバル時間に
対応するインターバル時間選択ビットが桁上がりして , オーバフローが発生しま
す。
• インターバル時間選択ビットのオーバフローが発生すると , タイムベースタイマ制
御レジスタのオーバフロー割込み要求フラグビット (TBTC: TBOF) が "1" にセット
されます。
• 割込みが許可されている場合に (TBTC: TBIE=1) , タイムベースタイマ制御レジス
タのオーバフロー割込み要求フラグビットがセットされると (TBTC: TBOF=1) , 割
込み要求が発生します。
• タイムベースタイマ制御レジスタのオーバフロー割込み要求フラグビット (TBTC:
TBOF) は , 割込みの許可または禁止に関わらず (TBTC: TBIE) , 設定したインターバ
ル時間に達するとセットされます。
• オーバフロー割込み要求フラグビット (TBTC: TBOF) のクリアは , 割込み処理でタ
イムベースタイマの割込みを禁止 (TBTC: TBIE=0) するか , プロセッサステータス
(PS) の ILM ビットでタイムベースタイマの割込みをマスクしてから , TBOF ビット
に "0" を書き込んでクリアしてください。
<注意>
タイムベースタイマ制御レジスタのオーバフロー割込み要求フラグビットがセット
されている状態で (TBTC: TBOF=1) 割込みを許可した場合は (TBTC: TBIE=1) , 直ち
に割込み要求が発生します。
■ タイムベースタイマの割込みと EI2OS の対応
• タイムベースタイマは , 拡張インテリジェント I/O サービス (EI2OS) には対応してい
ません。
• 割込み番号 , 割込み制御レジスタ , 割込みベクタアドレスについては ,「3.5 割込み」
を参照してください。
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251
第 5 章 タイムベースタイマ
5.5 タイムベースタイマの動作説明
MB90495G Series
タイムベースタイマの動作説明
5.5
タイムベースタイマは , インターバルタイマまたは発振安定待ち時間用タイマとし
て動作します。また , 周辺機能へクロックを供給しています。
■ インターバルタイマ機能
インターバル時間ごとに割込みを発生させると , インターバルタイマとして使用でき
ます。
タイムベースタイマをインターバルタイマとして動作させるには , 図 5.5-1 の設定が必
要です。
● タイムベースタイマの設定
図 5.5-1 タイムベースタイマの設定
bit15 14 13 12 11 10 9 bit8
タイムベースタイマ制御レジスタ 予約 - - TBIE TBOF TBR TBC1TBC0
(TBTC)
1
◎ 0 0 ◎ ◎
-:未定義ビット
◎:使用ビット
0 :"0"に設定
1 :"1"に設定
● インターバルタイマ機能の動作
タイムベースタイマは , 設定したインターバル時間ごとに割込みを発生させることに
よってインターバルタイマとして使用できます。
• タイムベースタイマは , 発振クロックが起動している限り , メインクロック ( 発振ク
ロックの 2 分周 ) に同期してカウントアップを続けます。
• タイムベースタイマ制御レジスタのインターバル時間選択ビット
(TBTC:TBC1,
TBC0) で設定したインターバル時間に達すると , タイムベースタイマカウンタは桁
上がりによるオーバフローが発生し, オーバフロー割込み要求フラグビット (TBTC:
TBOF) に "1" がセットされます。
• 割込みを許可している場合に (TBTC: TBIE=1) , オーバフロー割込み要求フラグ
ビットがセットされると (TBTC: TBOF=1) , 割込み要求が発生します。
<注意>
252
インターバル時間は , タームベースタイマカウンタのクリア動作によって設定した
インターバル時間よりも長くなる場合があります。
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第 5 章 タイムベースタイマ
5.5 タイムベースタイマの動作説明
MB90495G Series
● タイムベースタイマの動作例
インターバルタイマ動作について , 次の状態の動作を図 5.5-2 に示します。
• パワーオンリセットが発生した場合
• インターバルタイマ機能動作中にスリープモードに移行した場合
• インターバルタイマ機能動作中にストップモードに移行した場合
• タイムベースタイマカウンタクリアの要求があった場合
ストップモードに移行するとタイムベースタイマカウンタはクリアされ , カウント
アップ動作を停止します。ストップモードから復帰すると , タイムベースタイマはメイ
ンクロック発振安定待ち時間をカウントします。
図 5.5-2 タイムベースタイマの動作例
カウンタ値
ストップモードへの
移行によるクリア
3FFFFH
発振安定待ち
オーバフロー
00000H
CPU動作開始
インターバル周期
カウンタクリア
(TBTC:TBR=0)
パワーオンリセット (TBTC:TBC1, TBC0=11B) 割込み処理でクリア
TBOFビット
TBIEビット
スリープ
SLPビット
(LPMCRレジスタ)
タイムベースタイマのインターバル
割込みでスリープ解除
ストップ
STPビット
(LPMCRレジスタ)
インターバル時間選択ビット(TBTC:TBC1,TBC0)に"11B"を設定した場合(219/HCLK)
:発振安定待ち時間
HCLK:発振クロック
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253
第 5 章 タイムベースタイマ
5.5 タイムベースタイマの動作説明
MB90495G Series
■ 発振安定待ち時間用タイマの動作
タイムベースタイマは , メインクロックおよび PLL クロックの発振安定待ち時間用タ
イマとして使用できます。
• 発振安定待ち時間は , タイムベースタイマカウンタが "0" からカウントアップして
いき , 設定した発振安定待ち時間選択ビットがオーバフロー ( 桁上がり ) するまでの
時間となります。
タイムベースタイマのクリア条件と発振安定待ち時間について , 表 5.5-1 に示します。
表 5.5-1 タイムベースタイマのクリア条件と発振安定待ち時間 ( 1 / 2 )
動 作
カウンタ
クリア
TBOF
クリア
タイムベースタイマカウンタ
クリアビット (TBTC: TBR) への
"0" 書込み
○
○
○
○
メインクロック発振安定待ち時
間終了後 , メインクロックモード
へ
ウォッチドッグリセット
×
○
なし
外部リセット
×
○
なし
ソフトウェアリセット
×
○
なし
メインクロック→ PLL クロック
(CKSCR: MCS=1 → 0)
○
○
PLL クロック発振安定待ち時間
終了後 , PLL クロックモードへ
メインクロック→サブクロック
(CKSCR: SCS=1 → 0)
×
×
サブクロック発振安定待ち時間
終了後 , サブクロックモードへ
サブクロック→メインクロック
(CKSCR: SCS=0 → 1)
○
○
メインクロック発振安定待ち時
間終了後 , メインクロックモード
へ
サブクロック→ PLL クロック
(CKSCR: MCS=0, SCS=0 → 1)
○
○
メインクロック発振安定待ち時
間終了後 , PLL クロックモード
へ
PLL クロック→メインクロック
(CKSCR: MCS=0 → 1)
×
×
PLL クロック→サブクロック
(CKSCR: MCS=0, SCS=1 → 0)
×
×
○
○
メインクロック発振安定待ち時
間終了後 , PLL クロックモード
へ
○
○
メインクロック発振安定待ち時
間終了後 , PLL クロックモード
へ
発振安定待ち時間
リセット
パワーオンリセット
クロックモードの切換え
なし
なし
ストップモードの解除
メインストップモード解除
PLL ストップモード解除
254
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第 5 章 タイムベースタイマ
5.5 タイムベースタイマの動作説明
MB90495G Series
表 5.5-1 タイムベースタイマのクリア条件と発振安定待ち時間 ( 2 / 2 )
カウンタ
クリア
TBOF
クリア
×
×
サブクロック発振安定待ち時間
終了後 , サブクロックモードへ
×
×
なし
メインクロックモードに復帰
×
×
なし
サブクロックモードに復帰
×
×
なし
PLL クロックモードに復帰
×
×
なし
メインスリープモード解除
×
×
なし
サブスリープモード解除
×
×
なし
PLL スリープモード解除
×
×
なし
動 作
サブストップモード解除
発振安定待ち時間
時計モードの解除
サブ時計モードの解除
タイムベースタイマモードの解除
スリープモードの解除
■ 動作クロック供給
タイムベースタイマは , PPG タイマ (PPG01, PPG23) およびウォッチドッグタイマに動
作クロックを供給しています。
<注意>
タイムベースタイマカウンタをクリアする場合は , タイムベースタイマの出力を使
用しているウォッチドッグタイマや PPG タイマなどの周辺機能の動作に影響があ
るのでご注意ください。
<参照>
• PPG タイマについては「第 10 章 8/16 ビット PPG タイマ」を参照してください。
• ウォッチドッグタイマについては「第 6 章 ウォッチドッグタイマ」を参照して
ください。
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255
第 5 章 タイムベースタイマ
5.6 タイムベースタイマ使用上の注意
MB90495G Series
タイムベースタイマ使用上の注意
5.6
タイムベースタイマを使用するにあたっての注意点を示します。
■ タイムベースタイマ使用上の注意
● 割込み要求をクリアする場合
タイムベースタイマ制御レジスタのオーバフロー割込み要求フラグビットは (TBTC:
TBOF=0) , 割込みを禁止するか (TBTC: TBIE=0) , プロセッサステータスの割込みレベ
ルマスクレジスタでタイムベースタイマの割込みをマスクしてからクリアしてくださ
い。
● タイムベースタイマカウンタをクリアする場合
タイムベースタイマカウンタをクリアすると , 次の動作に影響が出るのでご注意くだ
さい。
• タイムベースタイマをインターバルタイマとして使用している場合 ( インターバル
割込み )
• ウォッチドッグタイマが使用されている場合
• PPG タイマの動作クロックとしてタイムベースタイマからの供給クロックを使用し
ている場合
● 発振安定待ち時間用タイマとして使用している場合
• 電源投入後またはメインストップモード , PLL ストップモード , サブクロックモー
ドでは発振クロックは停止しています。したがって , 発振動作を開始すると , タイ
ムベースタイマによってメインクロック発振安定待ち時間をとります。高速発振入
力端子に接続する振動子の種類によって , 適切な発振安定待ち時間を選択する必要
があります。
<参照>
発振安定待ち時間の詳細については , 「3.7.5 発振安定待ち時間」を参照してくださ
い。
● タイムベースタイマからクロック供給をしている周辺機能について
• 発振クロックが停止する動作モード (PLL ストップモード , サブクロックモード , メ
インストップモード ) に遷移すると , タイムベースタイマカウンタはクリアされ , タ
イムベースタイマの動作は停止します。
• タイムベースタイマカウンタがクリアされると , クリアからのインターバル時間が
必要となり , タイムベースタイマから供給されているクロックは , "H" レベルが短く
なるか , "L" レベルが 1/2 周期長くなる場合があります。
• ウォッチドッグタイマの場合 , ウォッチドッグタイマカウンタはタイムベースタイ
マカウンタのクリアと同時にクリアされるので正常にカウント動作します。
256
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第 5 章 タイムベースタイマ
5.7 タイムベースタイマのプログラム例
MB90495G Series
5.7
タイムベースタイマのプログラム例
タイムベースタイマのプログラム例を示します。
■ タイムベースタイマのプログラム例
● 処理内容
212/HCLK (HCLK: 発振クロック ) のインターバル割込みを繰り返し発生します。イン
ターバル時間は , 約 1.0ms (4MHz で動作している場合 ) となります。
● コーディング例
ICR02
EQU
0000B2H
; タイムベースタイマ割込み制御レジス
タ
TBTC
EQU
0000A9H
; タイムベースタイマ制御レジスタ
TBOF
EQU
TBTC:3
; 割込み要求フラグビット
TBIE
EQU
TBTC:2
; 割込み許可ビット
;------- メインプログラム --------------------------------------CODE
CSEG
; スタックポインタ (SP) などは
START:
; 初期化済みとする
; 割込み禁止
AND
CCR,#0BFH
MOV
MOV
I:ICR02 #00H
; 割込みレベル 0 ( 最強 )
I:TBTC,#10000000B
; 上位 3 ビットは固定
;TBOF クリア ,
; カウンタクリアインターバル時間
;212/HCLK 選択
LOOP:
SETB
I:TBIE
; 割込み許可
MOV
ILM,#07H
;PS 内 ILM をレベル 7 に設定
OR
CCR,#40H
; 割込み許可
MOV
MOV
BRA
A,#00H
A,#01H
LOOP
; 無限ループ
;------- 割込みプログラム -----------------------------------WARI:
CLRB
I:TBIE
; 割込み許可ビットをクリア
CLRB
I:TBOF
; 割込み要求フラグをクリア
I:TBIE
; 割込み許可
・
ユーザ処理
・
SETB
CODE
RETI
ENDS
; 割込み処理から復帰
;------- ベクタ設定 ---------------------------------------CM44-10114-7
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257
第 5 章 タイムベースタイマ
5.7 タイムベースタイマのプログラム例
VECT
VECT
258
MB90495G Series
CSEG
ABS=0FFH
ORG
0FFBCH
DSL
WARI
ORG
DSL
0FFDCH
START
; リセットベクタ設定
DB
ENDS
END
00H
; シングルチップモードに設定
; 割込み番号 #16 (10H) にベクタ設定
START
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第6章
ウォッチドッグタイマ
この章では , ウォッチドッグタイマの機能と動作に
ついて説明します。
6.1 ウォッチドッグタイマの概要
6.2 ウォッチドッグタイマの構成
6.3 ウォッチドッグタイマのレジスタ
6.4 ウォッチドッグタイマの動作説明
6.5 ウォッチドッグタイマ使用上の注意
6.6 ウォッチドッグタイマのプログラム例
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259
第 6 章 ウォッチドッグタイマ
6.1 ウォッチドッグタイマの概要
6.1
MB90495G Series
ウォッチドッグタイマの概要
ウォッチドッグタイマは , タイムベースタイマまたは時計タイマをカウントクロッ
クとする 2 ビットのカウンタです。カウンタがインターバル時間内にクリアされな
い場合は , CPU をリセットします。
■ ウォッチドッグタイマ機能
• ウォッチドッグタイマは ,
プログラムの暴走を対策するためのタイマカウンタで
す。ウォッチドッグタイマが起動されると , ウォッチドッグタイマのカウンタを設
定したインターバル時間内にクリアし続ける必要があります。ウォッチドッグタイ
マのカウンタがクリアされずに設定したインターバル時間に達すると , CPU がリ
セットされます。これをウォッチドッグタイマとよびます。
• ウォッチドッグタイマのインターバル時間は , カウントクロックとして入力するク
ロック周期に起因し , 最小時間から最大時間の間にウォッチドッグリセットが発生
します。
• クロックソースの出力先は時計タイマ制御レジスタのウォッチドッグクロック選
択ビット (WTC: WDCS) で設定します。
• ウォッチドッグタイマのインターバル時間は , ウォッチドッグタイマ制御レジスタ
のタイムベースタイマ出力選択ビット / 時計タイマ出力選択ビット (WDTC: WT1,
WT0) で設定します。
ウォッチドッグタイマのインターバル時間を , 表 6.1-1 に示します。
表 6.1-1 ウォッチドッグタイマのインターバル時間
最小
最大
クロック周期
最小
最大
クロック周期
約 3.58ms
約 4.61ms
214 ± 211
/HCLK
約 0.457s
約 0.576s
212 ± 29
/SCLK
約 14.33ms
約 18.3ms
216 ± 213
/HCLK
約 3.584s
約 4.608s
215 ± 212
/SCLK
約 57.23ms
約 73.73ms
218 ± 215
/HCLK
約 7.168s
約 9.216s
216 ± 213
/SCLK
約 458.75ms
約 589.82ms
221 ± 218
/HCLK
約 14.336s
約 18.432s
217 ± 214
/SCLK
HCLK: 発振クロック (4MHz) , SCLK: サブクロック (8.192kHz)
<注意>
•
•
260
ウォッチドッグタイマのカウントクロックをタイムベースタイマ出力 ( 桁上がり信号 ) と
している場合に , タイムベースタイマがクリアされると , ウォッチドッグリセットの発生
時間が長くなる場合があります。
マシンクロックとしてサブクロックを使用する場合は , 必ず時計タイマ制御レジスタ
(WTC) のウォッチドッグタイマクロックソース選択ビット (WDCS) を "0" に設定して , 時
計タイマの出力を選択するようにしてください。WDCS ビットを "1" に設定した状態で , サ
ブクロックモードへ移行した場合 , ウォッチドッグタイマは停止します。
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第 6 章 ウォッチドッグタイマ
6.2 ウォッチドッグタイマの構成
MB90495G Series
6.2
ウォッチドッグタイマの構成
ウォッチドッグタイマは , 以下のブロックで構成されています。
• カウントクロックセレクタ
• ウォッチドッグタイマカウンタ (2 ビットカウンタ )
• ウォッチドッグリセット発生回路
• カウンタクリア制御回路
• ウォッチドッグタイマ制御レジスタ (WDTC)
■ ウォッチドッグタイマのブロックダイヤグラム
図 6.2-1 ウォッチドッグタイマのブロックダイヤグラム
ウォッチドッグタイマ制御レジスタ(WDTC)
PONR
-
時計タイマ制御レジスタ(WTC)
WRST ERST SRST WTE WT1 WT0
ウォッチドッグタイマ
WDCS
2
起動
リセットの発生
スリープモードに移行
タイムベースタイマ
モードに移行
時計モードに移行
ストップモードに移行
カウンタクリア
制御回路
カウントクロック
セレクタ
2ビット
カウンタ
ウォッチドッグ
リセット
発生回路
内部リセット
発生回路へ
クリア
4
4
(タイムベースタイマカウンタ)
メインクロック
(HCLKの2分周)
×21 ×22 ・・・ ×28 ×29×210 ×211×212 ×213 ×214 ×215 ×216 ×217 ×218
(時計カウンタ)
サブクロック
SCLK
×21 ×22 ・・・ ×25 ×26 ×27 ×28 ×29 ×210 ×211 ×212×213 ×214 ×215
HCLK:発振クロック
SCLK :サブクロック
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261
第 6 章 ウォッチドッグタイマ
6.2 ウォッチドッグタイマの構成
MB90495G Series
● カウントクロックセレクタ
ウォッチドッグタイマに入力するカウントクロックを , タイムベースタイマまたは時
計タイマから選択します。それぞれのタイマ出力から 4 種類のインターバル時間が設
定できます。
● ウォッチドッグタイマカウンタ (2 ビットカウンタ )
タイムベースタイマまたは時計タイマの出力をカウントクロックとする 2 ビットの
アップカウンタです。クロックソースの出力先は時計タイマ制御レジスタのウォッチ
ドッグクロック選択ビット (WTC: WDCS) で設定します。
● ウォッチドッグリセット発生回路
ウォッチドッグタイマのオーバフロー (桁上がり) によって, リセット信号を発します。
● カウンタクリア回路
ウォッチドッグタイマのカウンタをクリアします。
● ウォッチドッグタイマ制御レジスタ (WDTC)
ウォッチドッグタイマの起動とクリア , インターバル時間の設定 , リセット発生要因の
保持を行います。
262
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第 6 章 ウォッチドッグタイマ
6.3 ウォッチドッグタイマのレジスタ
MB90495G Series
6.3
ウォッチドッグタイマのレジスタ
ウォッチドッグタイマの設定に使用するレジスタを説明します。
■ ウォッチドッグタイマのレジスタと初期値の一覧
図 6.3-1 ウォッチドッグタイマのレジスタと初期値の一覧
bit
ウォッチドッグタイマ制御レジスタ
(WDTC)
7
6
5
4
3
2
1
0
×
×
×
×
×
1
1
1
×:不定
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263
第 6 章 ウォッチドッグタイマ
6.3 ウォッチドッグタイマのレジスタ
MB90495G Series
ウォッチドッグタイマ制御レジスタ (WDTC)
6.3.1
ウォッチドッグタイマの起動とクリア , インターバル時間の設定 , リセット発生要因
の保持を行います。
■ ウォッチドッグタイマ制御レジスタ (WDTC)
図 6.3-2 ウォッチドッグタイマ制御レジスタ (WDTC)
7
6
5
4
3
2
1
0
リセット値
XXXXX111 B
R
-
R
R
R
W
W
W
bit1
bit0
インターバル時間選択ビット(タイムベースタイマ出力選択)
WT1 WT0
インターバル時間
最小
最大
クロック周期
14±211/HCLK
0
0 約3.58ms 約4.61ms
2
0
1 約14.33ms 約18.3ms
216±213/HCLK
1
0 約57.23ms 約73.73ms 218±215/HCLK
1
1 約458.75ms 約589.82ms 221±218/HCLK
HCLK:発振クロック
( )内はHCLK4MHzで動作した場合のインターバル時間
bit1
bit0
インターバル時間選択ビット(時計タイマ出力選択)
WT1 WT0
インターバル時間
最小
最大
クロック周期
0
0
約0.457s
約0.576s
212±29/SCLK
0
1
215±212/SCLK
約3.584s
約4.608s
1
0
216±213/SCLK
約7.168s
約9.216s
1
1
約14.336s 約18.432s 217±214/SCLK
SCLK:サブクロック
( )内はSCLK8.192kHzで動作した場合のインターバル時間
bit2
WTE
0
1
ウォッチドッグタイマ制御ビット
リセット後,最初の書込み:
ウォッチドッグタイマを起動
影響なし
bit7 bit5 bit4 bit3
リセット要因ビット
リセット後,2回目以降の書込み:
ウォッチドッグタイマをクリア
リセット要因
PONR WRST ERST SRST
R
W
*
X
264
:リード オンリー
:ライトオンリー
:前の状態を保持
:不定
1
*
*
*
X
1
*
*
X
*
1
*
X
*
*
1
パワーオンリセット
ウォッチドッグリセット
外部リセット(RST端子に"L"レベル入力)
ソフトウェアリセット(RSTビットへの"1"書込み)
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第 6 章 ウォッチドッグタイマ
6.3 ウォッチドッグタイマのレジスタ
MB90495G Series
表 6.3-1 ウォッチドッグタイマ制御レジスタ (WDTC) の機能
ビット名
CM44-10114-7
機 能
bit0
bit1
WT1, WT0:
インターバル時間選択
ビット
ウォッチドッグタイマのインターバル時間を設定します。
時計タイマ制御レジスタ (WTC) により , ウォッチドッグ
タイマのクロックソースが時計タイマになっている場合
( ウォッチドッグクロック選択ビット WDCS=0) と , ク
ロックモードとしてメインクロックモードまたは PLL ク
ロックモードが選択されていて , かつ WTC の WDCS
ビットが "1" の場合とでは , インターバル時間は図 6.3-2
のように異なります。
• ウォッチドッグタイマ起動時のデータのみが有効で
す。
• ウォッチドッグタイマ起動後の書込データは無視され
ます。
• これらのビットは書込み専用です。
bit2
WTE:
ウォッチドッグ制御
ビット
ウォッチドッグタイマを起動またはクリアします。
"0" を設定した場合 ( リセット後 1 回目 ) : 起動します。
"0" に設定した場合 ( リセット後 2 回目以降 ) : クリアさ
れます。
bit6
未定義ビット
リードした場合 : 値は不定です。
ライトした場合 : 影響しません。
bit3
∼
bit7
PONR, WRST, ERST,
SRST:
リセット要因ビット
リセット要因を示します。
• リセットが発生すると , リセット要因に対応したビッ
トに "1" がセットされます。リセット後 , ウォッチ
ドッグタイマ制御レジスタ (WDTC) をリードして , リ
セット要因を確認することができます。
• リセット要因ビットは , ウォッチドッグタイマ制御レ
ジスタ (WDTC) をリード後 , クリアされます。
<注記>
パワーオンリセット後の PONR ビット以外の内容は保
証されません。リードした場合に PONR ビットがセッ
トされている場合は , その他のビット内容は無視する
ようにしてください。
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265
第 6 章 ウォッチドッグタイマ
6.4 ウォッチドッグタイマの動作説明
6.4
MB90495G Series
ウォッチドッグタイマの動作説明
ウォッチドッグタイマは起動後 , カウンタがクリアされずにインターバル時間に達
すると , ウォッチドッグリセットを発生します。
■ ウォッチドッグタイマの動作
ウォッチドッグタイマの動作には , 図 6.4-1 に示す設定が必要です。
図 6.4-1 ウォッチドッグタイマの設定
bit7
ウォッチドッグタイマ制御レジスタ PONR
(WDTC)
bit7
6
-
6
5
4
3
2
1
bit0
WRST ERST SRST WTE WT1 WT0
5
4
3
0
◎
◎
2
1
bit0
時計タイマ制御レジスタ WDCS SCE WTIE WTOF WTR WTC2 WTC1 WTC0
(WTC)
◎
◎:使用ビット
0 :"0"に設定
● クロック入力ソースの選択
•
ウォッチドッグタイマのカウントクロックのクロック入力ソースは , タイムベース
タイマまたは時計タイマを選択できます。ウォッチドッグクロック選択ビット
(WTC: WDCS) に "1" に設定するとタイムベースタイマが , "0" に設定すると時計タ
イマが設定されます。リセット後は , "1" ( タイムベースタイマ ) に戻ります。
• サブクロックモードで動作している場合は , WDCS ビットを "0" に設定して , 時計タ
イマを選択してください。WDCS ビットを "1" に設定した状態で , サブクロックモー
ドへ移行した場合 , ウォッチドッグタイマは停止します。
● インターバル時間の設定
• インターバル時間は , インターバル時間選択ビット (WDTS: WT1, WT0) を設定して
ウォッチドッグタイマのインターバル時間を選択します。
• インターバル時間は , 起動と同時に設定してください。ウォッチドッグタイマが起
動した後に書き込んだ場合は , 無視されます。
● ウォッチドッグタイマの起動
• ウォッチドッグタイマは , リセット後 , ウォッチドッグタイマ制御ビット (WDTC:
WTE) に "0" を書き込むと起動して , カウントアップを開始します。
266
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第 6 章 ウォッチドッグタイマ
6.4 ウォッチドッグタイマの動作説明
MB90495G Series
● ウォッチドッグタイマのクリア
• ウォッチドッグタイマを起動した後 , インターバル時間内にもう一度ウォッチドッ
グタイマ制御ビット (WDTC: WTE) に "0" を書き込むとクリアされます。インター
バル時間内にクリアされない場合は , ウォッチドッグタイマのオーバフローが発生
して , CPU がリセットされます。
• リセットの発生 , スタンバイモード ( スリープモード , ストップモードへ , 時計モー
ド , タイムベースタイマモード ) への移行によって , ウォッチドッグタイマはクリア
されます。
• タイムベースタイマ動作中 , 時計モード動作中は , ウォッチドッグタイマのカウン
タはクリアされますが , ウォッチドッグタイマは起動したままです。
•
図 6.4-2 にウォッチドッグタイマのクリアのタイミングとインターバル時間の関係
を示します。インターバル時間は , ウォッチドッグタイマをクリアするタイミング
によって変化します。
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267
第 6 章 ウォッチドッグタイマ
6.4 ウォッチドッグタイマの動作説明
MB90495G Series
● リセット要因の確認
• リセット後にウォッチドッグタイマ制御レジスタ (WDTC) のリセット要因ビット
(WDTC: PONR, WRST, ERST, SRST) を読み出すことによってリセット要因を調べ
ることができます。
<参照>
リセット要因ビットは「3.6 リセット」を参照してください。
図 6.4-2 ウォッチドッグタイマのクリアタイミングとインターバル時間
[ウォッチドッグタイマブロック図] 2ビットカウンタ
クロック
セレクタ
a
2分周回路
b
2分周回路
c
リセット回路
d
リセット
信号
カウント許可とクリア
WTEビット
カウント許可
出力回路
[最小インターバル時間]カウントクロックの立上り直前にWTEビットをクリアした場合
カウントスタート
カウンタクリア
カウントクロックa
2分周値b
2分周値c
カウント許可
リセット信号d
7 ×(カウントクロック周期/2)
WTEビットクリア
ウォッチドッグ リセット発生
[最大インターバル時間]カウントクロックの立上り直後にWTEビットをクリアした場合
カウンタクリア
カウントスタート
カウントクロックa
2分周値b
2分周値c
カウント許可
リセット信号
9 ×(カウントクロック周期/2)
WTEビットクリア
ウォッチドッグリセット発生
268
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第 6 章 ウォッチドッグタイマ
6.5 ウォッチドッグタイマ使用上の注意
MB90495G Series
6.5
ウォッチドッグタイマ使用上の注意
ウォッチドッグタイマを使用する場合は , 以下の点にご注意ください。
■ ウォッチドッグタイマ使用上の注意
● ウォッチドッグタイマの停止について
• ウォッチドッグタイマは全てのリセット要因で停止します。
● インターバル時間について
• インターバル時間は , タイムベースタイマまたは時計タイマの桁上がり信号をカウ
ントクロックにしているため , タイムベースタイマまたは時計タイマがクリアされ
ると , ウォッチドッグタイマのインターバル時間が長くなる場合があります。タイ
ムベースタイマは , タイムベースタイマ制御レジスタ(TBTC)のタイムベースタイマ
カウンタクリアビット (TBR) への "0" 書込みのほか , メインクロックモードから PLL
クロックモードへの遷移 , サブクロックモードからメインクロックモードへの遷移 ,
サブクロックモードから PLL クロックモードへの遷移時にもクリアされますのでご
注意ください。
• インターバル時間は , ウォッチドッグタイマの起動と同時に設定してください。起
動時以外に設定すると無視されます。
● プログラム作成上の注意
• メインループの中で , 繰り返しウォッチドッグタイマをクリアする場合 , 割込み処
理を含めたメインループの処理時間は , ウォッチドッグタイマのインターバル時間
より短い時間に設定してください。
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269
第 6 章 ウォッチドッグタイマ
6.6 ウォッチドッグタイマのプログラム例
6.6
MB90495G Series
ウォッチドッグタイマのプログラム例
ウォッチドッグタイマのプログラム例を示します。
■ ウォッチドッグタイマのプログラム例
● 処理仕様
• メインプログラムのループの中で毎回ウォッチドッグタイマをクリアします。
• メインプログラムはウォッチドッグタイマの最小インターバル時間内に 1 周する必
要があります。
● コーディング例
WDTC
EQU
0000A8H
; ウォッチドッグタイマ制御レジスタ
WTE
;
EQU
WDTC:2
; ウォッチドッグ制御ビット
;--------- メインプログラム ------------------------------------CODE
CSEG
; スタックポインタ (SP) などは
START:
; 初期化済みとする
MOV
I:WDTC,#00000011B
; ウォッチドッグタイマの起動
; インターバル時間 221+218 サイクル
; を選択
LOOP:
CLRB
I:WTE
; ウォッチドッグタイマのクリア
・
ユーザ処理
・
BRA
LOOP
;--------- ベクタ設定 -----------------------------------------VECT
CSEG ABS=0FFH
VECT
270
ORG
DSL
00FFDCH
START
; リセットベクタ設定
DB
ENDS
END
00H
; シングルチップモードに設定
START
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第7章
16 ビット入出力タイマ
この章では , 16 ビット入出力タイマの機能と動作
について説明します。
7.1 16 ビット入出力タイマの概要
7.2 16 ビット入出力タイマのダイヤグラム
7.3 16 ビット入出力タイマの構成
7.4 16 ビット入出力タイマの割込み
7.5 16 ビットフリーランタイマの動作説明
7.6 インプットキャプチャの動作説明
7.7 16 ビット入出力タイマ使用上の注意
7.8 16 ビット入出力タイマのプログラム例
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271
第 7 章 16 ビット入出力タイマ
7.1 16 ビット入出力タイマの概要
7.1
MB90495G Series
16 ビット入出力タイマの概要
16 ビット入出力タイマは , 16 ビットフリーランタイマ ( × 1 ユニット ) とインプッ
トキャプチャ ( × 2 ユニット /4 入力端子 ) で構成されている複合モジュールです。
16 ビットフリーランタイマをベースに , 入力信号のクロック周期を計測したりパル
ス幅を測定することができます。
■ 16 ビット入出力タイマの構成
16 ビット入出力タイマは , 以下のモジュールで構成されています。
• 16 ビットフリーランタイマ ( × 1 ユニット )
• インプットキャプチャ ( × 2 ユニット / 入力端子は 1 ユニットに付き 2 個 )
■ 16 ビット入出力タイマの機能
● 16 ビットフリーランタイマの機能
16 ビットフリーランタイマは , 16 ビットアップカウンタ , タイマカウンタ制御ステー
タスレジスタ , プリスケーラで構成されています。16 ビットアップカウンタは , マシン
クロックの分周比に同期してカウントアップします。
• カウントクロックは , 8 種類のマシンクロック分周比 (φ,φ/2,φ/4,φ/8,φ/16,φ/32,φ/64,φ/128)
から設定できます。外部から 16 ビットフリーランタイマクロック入力端子 (FRCK)
に入力したクロック信号をカウントクロックにすることもできます。
• カウンタ値のオーバフロー発生による割込みを発生できます。
• 割込み発生による拡張インテリジェント I/O サービス (EI2OS) の起動ができます。
• 16 ビットフリーランタイマのカウンタ値は , リセット , タイマカウントクリアビッ
ト (TCCS: CLR) によるソフトウェアクリアのいずれでも "0000H" にクリアできま
す。
• 16 ビットフリーランタイマのカウンタ値は , インプットキャプチャに出力されてお
り , キャプチャ動作の基準時間 ( ベースタイム ) として使用できます。
● インプットキャプチャの機能
インプットキャプチャは , 外部から入力端子に入力された信号のエッジを検出すると ,
エッジ検出した時点の 16 ビットフリーランタイマのカウンタ値をインプットキャプ
チャデータレジスタに格納します。4 本の入力端子にそれぞれ対応するインプットキャ
プチャデータレジスタと , インプットキャプチャ制御ステータスレジスタ , エッジ検出
回路で構成されています。
• 検出するエッジは , 立上りエッジ , 立下りエッジ , 両エッジから選択できます。
• 入力信号のエッジ検出による CPU への割込み要求を発生できます。
• 割込み発生による拡張インテリジェント I/O サービス (EI2OS) の起動ができます。
• インプットキャプチャの入力端子 , およびインプットキャプチャデータレジスタは
4 組あるので , 最大 4 つの事象計測に利用できます。
272
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CM44-10114-7
第 7 章 16 ビット入出力タイマ
7.2 16 ビット入出力タイマのダイヤグラム
MB90495G Series
7.2
16 ビット入出力タイマのダイヤグラム
16 ビット入出力タイマは , 以下のモジュール構成されています。
• 16 ビットフリーランタイマ
• インプットキャプチャ
■ 16 ビット入出力タイマのブロックダイヤグラム
図 7.2-1 16 ビット入出力タイマのブロックダイヤグラム
内部データバス
インプット
キャプチャ
専用バス
16ビットフリー
ランタイマ
● 16 ビットフリーランタイマ
16 ビットフリーランタイマのカウント値をインプットキャプチャの基準時間 ( ベース
タイム ) として使用します。
● インプットキャプチャ
外部から入力端子に入力された信号の立上りエッジ , 立下りエッジ , 両エッジを検出し
て , 16 ビットフリーランタイマのカウンタ値を保持します。入力信号のエッジを検出
すると割込みを発生することができます。
CM44-10114-7
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273
第 7 章 16 ビット入出力タイマ
7.2 16 ビット入出力タイマのダイヤグラム
MB90495G Series
16 ビットフリーランタイマのブロックダイヤグラム
7.2.1
16 ビットフリーランタイマは , 以下のブロックで構成されています。
• プリスケーラ
• タイマカウンタデータレジスタ (TCDT)
• タイマカウンタ制御ステータスレジスタ (TCCS)
■ 16 ビットフリーランタイマのブロックダイヤグラム
図 7.2-2 16 ビットフリーランタイマのブロックダイヤグラム
タイマカウンタデータレジスタ
(TCDT)
端子
16ビットフリーランタイマ
FRCK
OF
CLK
STOP
CLR
内部データバス
φ
インプットキャプチャへ
カウント値出力
プリスケーラ
2
タイマカウンタ制御
ステータスレジスタ
(TCCS)
IVF
IVFE STOP 予約
CLR CLK2 CLK1 CLK0
フリーランタイマ
割込要求
φ :マシンクロック
OF :オーバフロー
■ ブロックダイヤグラム中の端子などの詳細
16 ビット入出力タイマは , 16 ビットフリーランタイマを 1 つ内蔵しています。
16 ビットフリーランタイマの割込み要求番号は次のとおりです。
割込み要求番号 : 19 (13H)
● プリスケーラ
マシンクロックを分周して , 16 ビットアップカウンタにカウントクロックを供給しま
す。マシンクロックの分周比は , タイマカウンタ制御ステータスレジスタ (TCCS) の設
定により 4 種類から選択できます。
● タイマカウンタデータレジスタ (TCDT)
16 ビットのアップカウンタです。リードした場合は , 16 ビットフリーランタイマの現
在のカウンタ値を読み出すことができます。カウンタ停止中にライトすることによっ
て , カウンタ値を任意に設定できます。
274
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第 7 章 16 ビット入出力タイマ
7.2 16 ビット入出力タイマのダイヤグラム
● タイマカウンタ制御ステータスレジスタ (TCCS)
タイマカウンタ制御ステータスレジスタ (TCCS) は , マシンクロックの分周比の選択 ,
カウンタ値のソフトウェアクリア , カウント動作の許可または禁止 , オーバフロー発生
フラグの確認とクリアおよび割込みの許可または禁止を行います。
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275
第 7 章 16 ビット入出力タイマ
7.2 16 ビット入出力タイマのダイヤグラム
MB90495G Series
インプットキャプチャのブロックダイヤグラム
7.2.2
インプットキャプチャは , 以下のブロックで構成されています。
• インプットキャプチャデータレジスタ (IPCP0 ∼ IPCP3)
• インプットキャプチャ制御ステータスレジスタ (ICS01, ICS23)
• エッジ検出回路
■ インプットキャプチャのブロックダイヤグラム
図 7.2-3 インプットキャプチャのブロックダイヤグラム
16ビットフリーランタイマ
エッジ検出回路
IN3
インプットキャプチャデータレジスタ3(IPCP3)
端子
IN2
インプットキャプチャデータレジスタ2(IPCP2)
端子
2
/
/
2
インプットキャプチャ
割込要求
内部データバス
インプットキャプチャ
制御ステータスレジスタ ICP1 ICP0 ICE1 ICE0 EG11 EG10 EG01 EG00
(ICS23)
インプットキャプチャ
制御ステータスレジスタ ICP1 ICP0 ICE1 ICE0 EG11 EG10 EG01 EG00
(ICS01)
/
2
IN1
2
/
インプットキャプチャデータレジスタ1(IPCP1)
端子
IN0
インプットキャプチャデータレジスタ0(IPCP0)
端子
エッジ検出回路
276
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第 7 章 16 ビット入出力タイマ
7.2 16 ビット入出力タイマのダイヤグラム
MB90495G Series
■ ブロックダイヤグラム中の端子などの詳細
16 ビット入出力タイマには , 4 本のインプットキャプチャ入力端子があります。
インプットキャプチャの実際の端子名および割込み要求番号などは表 7.2-1 のとおり
です。
表 7.2-1 16 ビット入出力タイマの端子および割込み要求番号
入力端子
実際の端子名
割込み要求番号
IN0
P10/IN0
#23 (17H)
IN1
P11/IN1
#25 (19H)
IN2
P12/IN2
IN3
P13/IN3
FRCK
P36/FRCK
#30 (1EH)
−
● インプットキャプチャデータレジスタ 0 ∼ 3 (IPCP0 ∼ IPCP3)
外部から入力用端子 (IN0 ∼ IN3) に入力された信号のエッジを検出する際に取り込ま
れた 16 ビットフリーランタイマのカウンタ値を , 信号が入力された入力端子 (IN0 ∼
IN3) に対応するインプットキャプチャデータレジスタ (IPCP0 ∼ IPCP3) に格納します。
● インプットキャプチャ制御ステータスレジスタ (ICS01, ICS23)
各インプットキャプチャのキャプチャ動作の起動と停止 , エッジ検出による有効エッ
ジ検出フラグの確認とクリアと , 割込みの許可および禁止の設定を行います。ICS01 は
入力端子 IN0, IN1 に対応する , ICS23 は入力端子 IN2, IN3 に対応するインプットキャ
プチャの設定を行います。
● エッジ検出回路
外部から入力端子に入力された信号のエッジを検出します。検出するエッジは , 立上り
エッジ , 立下りエッジ , 両エッジから選択できます。
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277
第 7 章 16 ビット入出力タイマ
7.3 16 ビット入出力タイマの構成
7.3
MB90495G Series
16 ビット入出力タイマの構成
16 ビット入出力タイマの端子 , レジスタ , 割込み要因を示します。
■ 16 ビット入出力タイマの端子
16 ビット入出力タイマの端子は , 汎用入出力ポートと兼用になっています。表 7.3-1 に
端子の機能および 16 ビット入出力タイマを使用した場合の設定を示します。
表 7.3-1 16 ビット入出力タイマの端子
端子名
16 ビット入出力タイマの使用に
必要な端子の設定
端子機能
IN0
汎用入出力ポート / キャプチャ入力 /
外部バス端子
ポート方向レジスタ (DDR) で
入力ポートに設定
IN1
汎用入出力ポート / キャプチャ入力 /
外部バス端子
ポート方向レジスタ (DDR) で
入力ポートに設定
IN2
汎用入出力ポート / キャプチャ入力 /
外部バス端子
ポート方向レジスタ (DDR) で
入力ポートに設定
IN3
汎用入出力ポート / キャプチャ入力 /
外部バス端子
ポート方向レジスタ (DDR) で
入力ポートに設定
汎用入出力ポート /16 ビットフリーラン
タイマクロック入力 / 外部バス端子
ポート方向レジスタ (DDR) で
入力ポートに設定
FRCK
■ 16 ビット入出力タイマの端子のブロックダイヤグラム
<参照>
278
端子のブロックダイヤグラムは , 「第 4 章 I/O ポート」を参照してください。
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第 7 章 16 ビット入出力タイマ
7.3 16 ビット入出力タイマの構成
MB90495G Series
■ 16 ビット入出力タイマのレジスタ一覧と初期値の一覧
図 7.3-1 16 ビット入出力タイマのレジスタと初期値の一覧
タイマカウンタ制御ステータスレジスタ上位
(TCCS:H)
タイマカウンタ制御ステータスレジスタ下位
(TCCS:L)
タイマカウンタデータレジスタ上位
(TCDT:H)
タイマカウンタデータレジスタ下位
(TCDT:L)
インプットキャプチャ制御ステータス
レジスタ(ICS01)
インプットキャプチャデータレジスタ0
上位(IPCP0:H)
インプットキャプチャデータレジスタ0
下位(IPCP0:L)
インプットキャプチャデータレジスタ1
上位(IPCP1:H)
インプットキャプチャデータレジスタ1
下位(IPCP1:L)
インプットキャプチャ制御ステータス
レジスタ(ICS23)
インプットキャプチャデータレジスタ2
上位(IPCP2:H)
インプットキャプチャデータレジスタ2
下位(IPCP2:L)
インプットキャプチャデータレジスタ3
上位(IPCP3:H)
インプットキャプチャデータレジスタ3
下位(IPCP3:L)
bit
bit
bit
bit
bit
bit
bit
bit
bit
bit
bit
bit
bit
bit
15
14
13
12
11
10
9
8
0
×
×
×
×
×
×
×
7
6
5
4
3
2
1
0
0
0
0
0
0
0
0
0
15
14
13
12
11
10
9
8
0
0
0
0
0
0
0
0
7
6
5
4
3
2
1
0
0
0
0
0
0
0
0
0
7
6
5
4
3
2
1
0
0
0
0
0
0
0
0
0
15
14
13
12
11
10
9
8
×
×
×
×
×
×
×
×
7
6
5
4
3
2
1
0
×
×
×
×
×
×
×
×
15
14
13
12
11
10
9
8
×
×
×
×
×
×
×
×
7
6
5
4
3
2
1
0
×
×
×
×
×
×
×
×
7
6
5
4
3
2
1
0
0
0
0
0
0
0
0
0
15
14
13
12
11
10
9
8
×
×
×
×
×
×
×
×
7
6
5
4
3
2
1
0
×
×
×
×
×
×
×
×
15
14
13
12
11
10
9
8
×
×
×
×
×
×
×
×
7
6
5
4
3
2
1
0
×
×
×
×
×
×
×
×
× :不定
CM44-10114-7
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279
第 7 章 16 ビット入出力タイマ
7.3 16 ビット入出力タイマの構成
MB90495G Series
■ 16 ビット入出力タイマでの割込み要求の発生
16 ビット入出力タイマでは , 次の要因で割込み要求を発生することができます。
● 16 ビットフリーランタイマのオーバフロー
16 ビット入出力タイマでは , 16 ビットフリーランタイマのオーバフローによって , タ
イマカウンタ制御ステータスレジスタのオーバフロー発生フラグビット (TCCS: IVF)
に "1" がセットされます。オーバフロー割込みが許可されている場合は (TCCS:
IVFE=1) , 割込み要求が発生します。
● キャプチャ機能によるエッジ検出
外部から入力用端子 (IN0 ∼ IN3) に入力される信号のエッジ検出によって , エッジを検
出した入力端子に対応するインプットキャプチャ制御ステータスレジスタのインプッ
トキャプチャ有効エッジ検出フラグビット (ICS: ICP) に "1" がセットされます。割込み
要求が発生したチャネルに対応するインプットキャプチャ割込みが許可されている場
合は (ICS: ICE) , 割込み要求が発生します。
280
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CM44-10114-7
第 7 章 16 ビット入出力タイマ
7.3 16 ビット入出力タイマの構成
MB90495G Series
タイマカウンタ制御ステータスレジスタ (TCCS) 上位
7.3.1
タイマカウンタ制御ステータスレジスタの上位では , 16 ビットフリーランタイマの
外部クロックの入力を許可または禁止します。
■ タイマカウンタ制御ステータスレジスタ (TCCS) 上位
図 7.3-2 タイマカウンタ制御ステータスレジスタ (TCCS) 上位
14
13
12
11
10
9
8
R/W -
-
-
-
-
-
-
15
リセット値
0XXXXXXXB
R/W :リード ・ライト 可能
X :不定
- :未定義
:リセット値
bit15
ECKI
カウントクロック入力許可ビット(FRCK端子)
0
汎用入出力ポートとする
1
16ビットフリーランタイマのカウントクロック入力端子
とする
表 7.3-2 タイマカウンタ制御ステータスレジスタ (TCCS) 上位の機能
ビット名
bit15
CM44-10114-7
ECKI:
カウントクロック入力
許可ビット
機 能
16 ビットフリーランタイマの外部からのカウントクロッ
ク入力を許可または禁止します。
"0" に設定した場合 : 汎用入出力ポートに設定されます。
"1" に設定した場合 : カウントクロック入力端子に設定
されます。
<注意>
FRCK 端子を 16 ビットフリーランタイマのクロック
入力として使用する場合は , ポート方向レジスタ
(DDR) で端子を入力ポートに設定してください。
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281
第 7 章 16 ビット入出力タイマ
7.3 16 ビット入出力タイマの構成
MB90495G Series
タイマカウンタ制御ステータスレジスタ (TCCS) 下位
7.3.2
タイマカウンタ制御ステータスレジスタの下位では , カウントクロックの選択やカ
ウンタクリアの条件の選択を行ったり , カウンタのクリア , カウント動作の許可 , 割
込みの許可 , 割込み要求フラグの確認などを行います。
■ タイマカウンタ制御ステータスレジスタ (TCCS) 下位
図 7.3-3 タイマカウンタ制御ステータスレジスタ (TCCS) 下位
7
6
5
4
3
2
1
0
リセット値
00000000B
R/W R/W R/W R/W R/W R/W R/W R/W
bit2
bit1
bit0
カウントクロック設定ビット
CLK2 CLK1 CLK0
カウントクロック φ=16MHz
φ=8MHz
0
0
0
φ
0
0
1
φ/2
0.125μs 0.25μs
0
1
0
φ/4
0.25μs
0
1
1
φ/8
62.5ns
φ=4MHz
φ=1MHz
0.125μs 0.25μs
1μs
0.5μs
2μs
0.5μs
1μs
4μs
0.5μs
1μs
2μs
8μs
1
0
0
φ/16
1μs
2μs
4μs
16μs
1
0
1
φ/32
2μs
4μs
8μs
32μs
1
1
0
φ/64
4μs
8μs
16μs
64μs
1
1
1
φ/128
8μs
16μs
32μs
128μs
φ:マシンクロック
bit3
タイマカウントクリアビット
CLR
0
影響なし
1
カウンタを"0000H"に初期化します。
bit4
予約
0
予約ビット
必ず"0"に設定してください
bit5
STOP
0
1
タイマカウント動作ビット
カウント動作許可
カウント動作禁止(停止) bit6
オバーフロー割込許可ビット
IVFE
0
オーバーフロー割込み禁止
1
オーバーフロー割込み許可
bit7
オバーフロー発生フラグビット
IVF
R/W :リード ・ライト 可能
:リセット値
282
0
1
リードした場合 ライトした場合
オーバーフローなし クリア
オーバーフローあり 影響なし
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第 7 章 16 ビット入出力タイマ
7.3 16 ビット入出力タイマの構成
MB90495G Series
表 7.3-3 タイマカウンタ制御ステータスレジスタ (TCCS) 下位の機能
ビット名
機 能
bit0
bit1
bit2
CLK2, CLK1, CLK0:
カウントクロック選択
ビット
16 ビットフリーランタイマのカウントクロックを設定します。
<注記>
1) カウントクロックの設定は , カウント動作を停止 (STOP=1) してから
行ってください。
2) カウントクロックを書き換える場合は , タイマカウントクリアビッ
ト (CLR) に "1" を書き込んで , カウンタ値をクリアしてください。
bit3
CLR:
タイマカウントクリア
ビット
16 ビットフリーランタイマのカウンタ値をクリアします。
"1" に設定した場合 : タイマカウンタデータレジスタ (TCDT) を "0000H" に
クリアします。
"0" に設定した場合 : 影響しません。
リードした場合 : 常に "0" が読み出されます。
• カウンタ値が変化すると , CLR ビットはクリアされます。
• カウント動作停止中にカウンタ値をクリアする場合
は , タイマカウンタデータレジスタ (TCDT) に直接 "0000H" を書き込ん
でください。
bit4
予約 : 予約ビット
必ず "0" に設定してください。
bit5
STOP:
タイマカウント動作
ビット
16 ビットフリーランタイマのカウント動作を許可または禁止 ( 停止 ) しま
す。
"0" に設定した場合 : カウント動作を許可します。16 ビットタイマカウン
タデータレジスタはカウントクロック選択ビット
(CLK1, 0) で設定したカウントクロックに同期してカ
ウントアップを開始します。
"1" に設定した場合 : カウント動作を停止します。
bit6
IVFE:
オーバフロー割込み許
可ビット
16 ビットフリーランタイマのオーバフロー発生による割込み要求を許可ま
たは禁止します。
"0" に設定した場合 : オーバフローが発生しても (IVF=1) 割込み要求は発
生しません。
"1" に設定した場合 : オーバフローが発生すると (IVF=1) 割込み要求が発
生します。
bit7
IVF:
オーバフロー発生フラ
グビット
16 ビットフリーランタイマのオーバフロー発生を示します。
• 16 ビットフリーランタイマがオーバフローを起こした時 , またはモー
ド設定によりコンペアレジスタ 0 とコンペアマッチしてカウンタクリ
アされた場合 , 本ビットに ‘1’ がセットされます。
• オーバフロー割込みを許可している場合は (IVFE=1) , オーバフローが発
生すると (IVF=1) , 割込み要求が発生します。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 影響しません。
EI2OS を起動した場合 : クリアされます。
リードモディファイ系ライト命令でリードした場合 : 常に "1" が読み出さ
れます。
( 注意事項)
"1" にセットと "0" の書き込みが同時に起きた場合は , "0" が書き込まれ
ます。
CM44-10114-7
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第 7 章 16 ビット入出力タイマ
7.3 16 ビット入出力タイマの構成
7.3.3
MB90495G Series
タイマカウンタデータレジスタ (TCDT)
タイマカウンタデータレジスタ (TCDT) は , 16 ビットのアップカウンタです。リー
ドした場合は , カウント中のタイマカウンタデータレジスタ値が読み出されます。
カウンタ停止中にライトした場合は , カウンタ値を任意に設定することができます。
■ タイマカウンタデータレジスタ (TCDT)
図 7.3-4 タイマカウンタデータレジスタ (TCDT)
bit15 bit14 bit13 bit12 bit11 bit10 bit9
タイマカウンタデータ
レジスタ(TCDT):上位
T15
T14
T13
T12 T11
T10
bit8
リセット値
T8
00000000B
T9
R/W R/W R/W R/W R/W R/W R/W R/W
タイマカウンタデータ
レジスタ(TCDT):下位
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
リセット値
T7
T6
T5
T4
T3
T2
T1
T0
00000000B
R/W R/W R/W R/W R/W R/W R/W R/W
R/W :リード・ライト可能
■ タイマカウンタデータレジスタ (TCDT) のカウント動作
• カウント動作中にタイマカウンタデータレジスタ (TCDT) をリードした場合は , 16
ビットフリーランタイマのカウンタ値を読み出すことができます。
• タイマカウンタデータレジスタ (TCDT) のカウンタ値が "FFFFH" から "0000H" にカ
ウントアップすると , オーバフローが発生し , 同時にオーバフロー発生フラグビッ
ト (TCCS: IVF) に "1" がセットされます。
• オーバフロー割込みが許可されている場合は (TCCS: IVFE=1) , オーバフローが発生
すると (TCCS: IVF=1) , オーバフロー割込みが発生します。
• カウント動作が停止している間は , タイマカウンタデータレジスタ (TCDT) のカウ
ンタ値は保持されます。
• タイマカウンタデータレジスタ (TCDT) のカウント動作を停止する場合は , タイマ
カウント動作ビット (TCCS: STOP) に "1" を書き込んでください。
• カウント動作が停止している場合は (TCCS: STOP=1) , タイマカウンタデータレジ
スタ (TCDT) のカウンタ値を任意に設定することができます。
284
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第 7 章 16 ビット入出力タイマ
7.3 16 ビット入出力タイマの構成
MB90495G Series
● タイマカウンタデータレジスタのクリア要因
タイマカウンタデータレジスタ (TCDT) は , 次の要因で "0000H" にクリアされます。以
下の要因のうち , オーバフロー発生によるクリアはカウントクロックと同期して , その
他のクリアは要因が発生したタイミングでクリアされます。
• リセット
• タイマカウントクリアビット (TCCS: CLR) への"1"書込み (カウント動作中でも可 )
• カウント動作停止中 , タイマカウンタデータレジスタ (TCDT) への "0000H" 書込み
• 16 ビットフリーランタイマのオーバフロー発生
<注意>
CM44-10114-7
タイマカウンタデータレジスタ (TCDT) は , 必ずワード命令 (MOVW) で設定してく
ださい。
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285
第 7 章 16 ビット入出力タイマ
7.3 16 ビット入出力タイマの構成
MB90495G Series
インプットキャプチャ制御ステータスレジスタ
(ICS01, ICS23)
7.3.4
インプットキャプチャ制御ステータスレジスタは , インプットキャプチャの動作を
設定するレジスタです。ICS01 はインプットキャプチャ 0, 1 の 2 チャネルの動作を ,
ICS23 はインプットキャプチャ 2, 3 の 2 チャネルの動作を設定します。インプット
キャプチャ制御ステータスレジスタは , それぞれ次の設定ができます。
• 検出するエッジの選択
• エッジ検出による割込みの許可または禁止
• エッジ検出による有効エッジ検出フラグの確認とクリア
■ インプットキャプチャ制御ステータスレジスタ (ICS01, ICS23)
図 7.3-5 インプットキャプチャ制御ステータスレジスタ (ICS01, ICS23)
7
6
5
4
3
2
1
0
リセット値
00000000
B
R/W R/W R/W R/W R/W R/W R/W R/W
bit1 bit0
EG01 EG00
インプットキャプチャ0(2)エッジ選択ビット
0
0
エッジ検出しない
0
1
立上りエッジを検出する
1
0
立下りエッジを検出する 動作許可
1
1
両エッジを検出する
bit3 bit2
EG11 EG10
動作禁止
インプットキャプチャ1(3)エッジ選択ビット
動作禁止
0
0
エッジ検出しない
0
1
立上りエッジを検出する
1
0
立下りエッジを検出する 動作許可
1
1
両エッジを検出する
bit4
インプットキャプチャ0(2)割込許可ビット
ICE0
0
インプットキャプチャ0(2)割込禁止
1
インプットキャプチャ0(2)割込許可
bit5
インプットキャプチャ1(3)割込許可ビット
ICE1
0
インプットキャプチャ1(3)割込禁止
1
インプットキャプチャ1(3)割込許可
bit6
ICP0
0
1
インプットキャプチャ0(2)有効エッジ検出フラグビット
リードした場合
ライトした場合
インプットキャプチャ0(2)ICP0ビットのクリア
有効エッジ検出なし
インプットキャプチャ0(2)影響なし
有効エッジ検出あり
bit7
ICP1
インプットキャプチャ1(3)有効エッジ検出フラグビット
0
リードした場合
ライトした場合
インプットキャプチャ1(3)ICP1ビットのクリア
有効エッジ検出なし
1
インプットキャプチャ1(3)影響なし
R/W :リード ・ライト 可能
有効エッジ検出あり
:リセット値
( )内の数字はICS23の場合のチャネル番号を示しています。
286
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CM44-10114-7
MB90495G Series
第 7 章 16 ビット入出力タイマ
7.3 16 ビット入出力タイマの構成
表 7.3-4 インプットキャプチャ制御ステータスレジスタ (ICS01) の機能 ( 1 / 2 )
ビット名
bit0
bit1
EG01, EG00:
インプットキャプチャ
0 エッジ選択ビット
機 能
インプットキャプチャ 0 の動作を許可または禁止します。インプットキャ
プチャ 0 の動作を許可する場合は , インプットキャプチャ 0 で検出する
エッジを選択します。
EG01, EG00="00B" の場合 : インプットキャプチャ 0 の動作が禁止され ,
エッジ検出は行われません。
EG01, EG00="00B" 以外の場合 : インプットキャプチャ 0 の動作が許可さ
れ , エッジ検出が行われます。
bit2
bit3
EG11, EG10:
インプットキャプチャ
1 エッジ選択ビット
インプットキャプチャ 1 の動作を許可または禁止します。インプットキャ
プチャ 1 の動作を許可する場合は , インプットキャプチャ 1 で検出する
エッジを選択します。
EG01, EG00="00B" の場合 : インプットキャプチャ 1 の動作が禁止され ,
エッジ検出は行われません。
EG01, EG00="00B" 以外の場合 : インプットキャプチャ 1 の動作が許可さ
れ , エッジ検出が行われます。
bit4
ICE0:
インプットキャプチャ
0 割込み許可ビット
インプットキャプチャ 0 のエッジ検出による割込みを許可または禁止しま
す。
"0" に設定した場合 : インプットキャプチャ 0 で有効エッジを検出しても ,
割込みは発生しません。
"1" に設定した場合 : インプットキャプチャ 0 で有効エッジを検出すると ,
割込みが発生します。
bit5
ICE1:
インプットキャプチャ
1 割込み許可ビット
インプットキャプチャ 1 のエッジ検出による割込みを許可または禁止しま
す。
"0" に設定した場合 : インプットキャプチャ 1 でエッジを検出しても , 割
込みは発生しません。
"1" に設定した場合 : インプットキャプチャ 1 でエッジを検出すると , 割
込みが発生します。
bit6
ICP0:
インプットキャプチャ
0 有効エッジ検出フラ
グビット
インプットキャプチャ 0 のエッジ検出を示します。
• インプットキャプチャ 0 エッジ選択ビット (EG01, EG00) で設定した有
効エッジを検出すると , ICP0 ビットに "1" がセットされます。
• インプットキャプチャ 0 のエッジ検出による割込みが許可されている
場合に (ICE0=1) , インプットキャプチャ0 で有効エッジが検出されると
(ICP0=1) , 割込みが発生します。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 影響しません。
EI2OS を起動した場合 : クリアされます。
リードモディファイ系ライト命令でリードした場合 : 常に "1" が読み出さ
れます。
( 注意事項)
"1" にセットと "0" の書き込みが同時に起きた場合は , "0" が書き込まれ
ます。
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287
第 7 章 16 ビット入出力タイマ
7.3 16 ビット入出力タイマの構成
MB90495G Series
表 7.3-4 インプットキャプチャ制御ステータスレジスタ (ICS01) の機能 ( 2 / 2 )
ビット名
bit7
288
ICP1:
インプットキャプチャ
1 有効エッジ検出フラ
グビット
機 能
インプットキャプチャ 1 のエッジ検出を示します。
• インプットキャプチャ 1 エッジ選択ビット (EG11, EG10) で設定した有
効エッジを検出すると , ICP1 ビットに "1" がセットされます。
• インプットキャプチャ 1 のエッジ検出による割込みが許可されている
場合に (ICE1=1) , インプットキャプチャ1 で有効エッジが検出されると
(ICP1=1) , 割込みが発生します。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 影響しません。
EI2OS を起動した場合 : クリアされます。
リードモディファイ系ライト命令でリードした場合 : 常に "1" が読み出さ
れます。
( 注意事項)
"1" にセットと "0" の書き込みが同時に起きた場合は , "0" が書き込まれ
ます。
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CM44-10114-7
第 7 章 16 ビット入出力タイマ
7.3 16 ビット入出力タイマの構成
MB90495G Series
インプットキャプチャデータレジスタ 0 ∼ 3 (IPCP0
∼ IPCP3)
7.3.5
インプットキャプチャデータレジスタ (IPCP0 ∼ IPCP3) は , インプットキャプチャ
のエッジ検出のタイミングに合わせて取り込まれた 16 ビットフリーランタイマのカ
ウンタ値を格納するレジスタです。16 ビットフリーランタイマのカウンタ値は , 外
部信号が入力された入力端子 (IN0 ∼ IN3) に対応したインプットキャプチャデータ
レジスタ (IPCP0 ∼ IPCP3) に格納されます。
■ インプットキャプチャデータレジスタ 0 ∼ 3 (IPCP0 ∼ IPCP3)
図 7.3-6 インプットキャプチャデータレジスタ (IPCP0 ∼ IPCP3)
bit15 bit14 bit13 bit12 bit11 bit10 bit9
インプットキャプチャデータ
レジスタ(IPCP):上位
R
X
リセット値
CP15 CP14 CP13 CP12 CP11 CP10 CP9 CP8
R
R
bit7
インプットキャプチャデータ
レジスタ(IPCP):下位
bit8
R
bit6
R
bit5
R
bit4
R
bit3
R
bit2
XXXXXXXX B
R
bit1
bit0
CP7 CP6 CP5 CP4 CP3 CP2 CP1 CP0
R
R
R
R
R
R
R
リセット値
XXXXXXXX B
R
:リード オンリー
:不定
■ インプットキャプチャデータレジスタ 0 ∼ 3 (IPCP0 ∼ IPCP3) の動作
• 16 ビット入出力タイマの入力端子 IN0 ∼ IN3 から入力された信号のエッジが検出さ
れると同時に , 入力端子 (IN0 ∼ IN3) に対応するインプットキャプチャデータレジ
スタ (IPCP0 ∼ IPCP3) に 16 ビットフリーランタイマのカウンタ値が格納されます。
<注意>
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インプットキャプチャデータレジスタ (IPCP0 ∼ IPCP3) をリードする場合は , 必ず
ワード命令 (MOVW) を使用してください。
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289
第 7 章 16 ビット入出力タイマ
7.4 16 ビット入出力タイマの割込み
7.4
MB90495G Series
16 ビット入出力タイマの割込み
16 ビット入出力タイマの割込み要因としては , 16 ビットフリーランタイマのオーバ
フロー発生 , インプットキャプチャによりエッジ検出があります。割込み発生に
よって拡張インテリジェント I/O サービス (EI2OS) を起動することもできます。
■ 16 ビット入出力タイマの割込み制御ビットと割込み要因
16 ビット入出力タイマの割込み制御ビットと割込み要因を表 7.4-1 に示します。
表 7.4-1 16 ビット入出力タイマの割込み制御ビットと割込み要因
割込み名
オーバフロー割込み
インプットキャプチャ割込み
割込み要因
16 ビットフリーラ
ンタイマのカウンタ
値のオーバフロー
インプットキャプチャ入力端子 IN0 ∼ IN3 への有効
エッジ入力
IN0
IN1
IN2
IN3
割込み要求
フラグビット
TCCS: IVF
ICS01:ICP0
ICS01:ICP1
ICS23:ICP0
ICS23:ICP1
割込み許可
ビット
TCCS: IVFE
ICS01:ICE0
ICS01:ICE1
ICS23:ICE0
ICS23:ICE1
● 16 ビットフリーランタイマ割込み
• タイマカウンタデータレジスタ (TCDT) のカウンタ値が "FFFFH" から "0000H" にカ
ウントアップすると , オーバフローが発生し , 同時にオーバフロー発生フラグビッ
ト (TCCS: IVF) に "1" がセットされます。
• オーバフロー割込みが許可されている場合は (TCCS: IVFE=1) , オーバフローが発生
すると (TCCS: IVF=1) , オーバフロー割込みが発生します。
● インプットキャプチャ割込み
• インプットキャプチャエッジ選択ビット (ICS: EG) で設定した有効エッジを検出す
ると , 入力端子 IN0 ∼ IN3 に対応するインプットキャプチャ割込み要求フラグビッ
ト (ICS01, ICS23: ICP1, ICP0) に "1" がセットされます。
• 入力端子 IN0 ∼ IN3 に対応するインプットキャプチャの割込みが許可されている場
合に , 入力端子 IN0 ∼ IN3 に対応するインプットキャプチャで有効エッジを検出す
るとインプットキャプチャ割込みが発生します。
■ 16 ビット入出力タイマの割込みと EI2OS の対応
割込み番号 , 割込み制御レジスタ , 割込みベクタアドレスについては ,「3.5 割込み」を
参照してください。
■ 16 ビット入出力タイマの割込みと EI2OS 機能
16 ビット入出力タイマはは , EI2OS 機能に対応しており , 許可している割込み要因の発
生により EI2OS を起動できます。ただし , 割込み制御レジスタを共有する周辺機能で
の割込み要求の発生を禁止しておく必要があります。
290
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CM44-10114-7
第 7 章 16 ビット入出力タイマ
7.5 16 ビットフリーランタイマの動作説明
MB90495G Series
7.5
16 ビットフリーランタイマの動作説明
16 ビットフリーランタイマは , リセット解除後 , カウンタ値 "0000H" からカウント
アップを開始します。カウンタ値が "FFFFH" から "0000H" にカウントアップする
と , オーバフローが発生します。
■ 16 ビットフリーランタイマの設定
16 ビットフリーランタイマを動作させるには , 図 7.5-1 の設定が必要です。
図 7.5-1 16 ビットフリーランタイマの設定
bit15 14
13
12
11
10
9
bit8 bit7
0
TCDT
6
5
4
3
2
1
bit0
IVF IVFE STOP 予約 CLR CLK2 CLK1 CLK0
TCCS
◎
0
0
◎
◎
◎
◎
16ビットフリーランタイマのカウンタ値
◎ :使用ビット
0 :"0"を設定
予約 :必ず"0"に設定してください。
■ 16 ビットフリーランタイマの動作
• 16 ビットフリーランタイマは , リセット解除後 , 外部から入力したクロック信号ま
たはカウントクロック選択ビット (TCCS: CLK2, CLK1, CLK0) で設定したカウント
クロックに同期して "0000H" からカウントアップを開始します。
• タイマカウンタデータレジスタ (TCDT) のカウンタ値が "FFFFH" から "0000H" にカ
ウントアップすると , オーバフローが発生します。オーバフローが発生するとオー
バフロー発生フラグビット (TCCS: IVF) に "1" がセットされ , 16 ビットフリーラン
タイマは "0000H" から再びカウントアップを開始します。
• オーバフロー割込みが許可されている場合は (TCCS: IVFE=1) , オーバフローが発生
すると (TCCS: IVF=1) , オーバフロー割込みが発生します。
• タイマカウンタデータレジスタ (TCDT) のカウント動作を停止する場合は , タイマ
カウント動作ビット (TCCS: STOP) に "1" を書き込んでください。
• カウンタ値を設定する場合は , 16 ビットフリーランタイマのカウント動作を停止し
てから (TCCS: STOP=1) , タイマカウンタデータレジスタ (TCDT) にカウンタ値を設
定してください。カウンタ値の設定が終了したら , 16 ビットフリーランタイマのカ
ウント動作を許可してください (TCCS: STOP=0) 。
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291
第 7 章 16 ビット入出力タイマ
7.5 16 ビットフリーランタイマの動作説明
MB90495G Series
■ 16 ビットフリーランタイマの動作タイミング
オーバフロー発生によるカウンタのクリアを , 図 7.5-2 に示します。
図 7.5-2 オーバフローによるカウンタのクリア
カウンタ値
オーバフロー
FFFFH
BFFF H
7FFFH
3FFFH
0000H
時間
リセット
オーバフロー割込み
292
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第 7 章 16 ビット入出力タイマ
7.6 インプットキャプチャの動作説明
MB90495G Series
インプットキャプチャの動作説明
7.6
インプットキャプチャは , 外部から入力端子に入力された信号のエッジを検出する
と , エッジ検出した時点の 16 ビットフリーランタイマのカウンタ値をインプット
キャプチャデータレジスタに格納します。
■ インプットキャプチャの設定
インプットキャプチャを動作させるには , 図 7.6-1 の設定が必要です。
図 7.6-1 インプットキャプチャの設定
bit15 14
ICS
13
12
11
10
9
bit8 bit7
DDRポート
方向レジスタ
5
4
3
2
1
bit0
ICP1ICP0 ICE1 ICE0 EG11 EG10 EG01 EG00
◎
IPCP
6
◎
◎
◎
◎
◎
◎
◎
16ビットフリーランタイマのカウンタ値を保持
キャプチャ入力端子として使用する端子に
対応するビットを"0"に設定
◎ :使用ビット
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293
第 7 章 16 ビット入出力タイマ
7.6 インプットキャプチャの動作説明
MB90495G Series
■ インプットキャプチャの動作
• 外部から入力端子 (IN0 ∼ IN3) に入力された信号の有効エッジを検出すると , 入力
端子に対応するインプットキャプチャ有効エッジ検出フラグビット (ICS: ICP) に
"1" がセットされます。同時に , 外部信号が入力された入力端子 (IN0 ∼ IN3) に対応
したインプットキャプチャデータレジスタ (IPCP) に 16 ビットフリーランタイマの
カウンタ値が格納されます。
• 検出するエッジは ,
インプットキャプチャ制御ステータスレジスタのインプット
キャプチャエッジ選択ビット (ICS: EG) の設定によって , 立上りエッジ , 立下りエッ
ジ , 両エッジから選択できます。
• 入力端子 (IN0 ∼ IN3) に対応するインプットキャプチャの割込みが許可されている
場合に (ICS01, ICS23: ICE1=1, ICE0=1) , 入力端子 (IN0∼IN3) に対応するインプット
キャプチャで有効エッジを検出すると , インプットキャプチャ割込みが発生しま
す。
• インプットキャプチャ有効エッジ検出フラグビット (ICS: ICP) は , 割込み許可の設
定 (ICS01, ICS23: ICE1, ICE0) には関係なく , 有効エッジを検出するとセットされま
す。
• 入力端子とインプットキャプチャの対応を表 7.6-1 に示します。
表 7.6-1 入力端子とインプットキャプチャの対応
294
入力端子
インプットキャプチャ
割込み要求フラグビット
インプットキャプチャ
割込み出力許可ビット
インプットキャプチャ
データレジスタ
IN0
ICS01: ICP0
ICS01: ICE0
IPCP0
IN1
ICS01: ICP1
ICS01: ICE1
IPCP1
IN2
ICS23: ICP0
ICS23: ICE0
IPCP2
IN3
ICS23: ICP1
ICS23: ICE1
IPCP3
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第 7 章 16 ビット入出力タイマ
7.6 インプットキャプチャの動作説明
MB90495G Series
■ インプットキャプチャの動作タイミング
16 ビットフリーランタイマのカウンタ値を取り込みタイミングを , 図 7.6-2 に示しま
す。
図 7.6-2 インプットキャプチャのカウンタ値取込みタイミング
φ
カウンタ値
N
N+1
インプット
キャプチャ入力
有効エッジ
キャプチャ信号
インプットキャプチャ
データレジスタ(IPCP)
N+1
インプットキャプチャ
割込み
φ:マシンクロック
カウンタ値取込み
エッジの種類によるキャプチャ動作のタイミングを , 図 7.6-3 に示します。
図 7.6-3 エッジの種類によるキャプチャ動作のタイミング
カウンタ値
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
リセット
IN0(立上りエッジ)
IN1(立下りエッジ)
IN2(両エッジ)
インプットキャプチャ
データレジスタ0(IPCP0)
不定
インプットキャプチャ
データレジスタ1(IPCP1)
不定
インプットキャプチャ
データレジスタ2(IPCP2)
不定
3FFFH
7FFFH
BFFFH
3FFFH
インプットキャプチャ0
割込み
インプットキャプチャ1
割込み
インプットキャプチャ2
割込み
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295
第 7 章 16 ビット入出力タイマ
7.7 16 ビット入出力タイマ使用上の注意
7.7
MB90495G Series
16 ビット入出力タイマ使用上の注意
16 ビット入出力タイマを使用するにあたっての注意点を示します。
■ 16 ビット入出力タイマ使用上の注意
● 16 ビットフリーランタイマの設定に関する注意
• カウントクロック選択ビット (TCCS: CLK2, CLK1, CLK0) は , カウント動作中
(TCCS: STOP=0) は変更しないでください。
• 16 ビットフリーランタイマのカウンタ値は , リセットによって初期値 "0000H" にク
リアされます。ただし , カウント動作停止中に (TCCS: STOP=1) , タイマカウンタ
データレジスタ (TCDT) にカウント値を直接書き込むことによって任意に設定でき
ます。
• タイマカウンタデータレジスタ (TCDT) は , 必ずワード命令で設定してください。
● 割込みに関する注意
• オーバフロー割込みまたはインプットキャプチャ割込みが許可されている場合に ,
オーバフロー発生フラグビットまたは , インプットキャプチャ有効エッジ検出フラ
グビットは , セットされているビットのみクリアするようにしてください。例えば ,
割込みを受け付けた要因のフラグをクリアする場合に , 他のインプットキャプチャ
割込みが発生しているということも考えられるので , 割込みを受け付けた要因以外
の割込み要求フラグビットを無条件にクリアすることは避けてください。
• 16 ビット入出力タイマの各割込み要求フラグビット (TCCS: IVF, ICS01, ICS23:
ICP1, ICP0) が "1" にセットされ , さらにセットされた割込み要求に対応する割込み
が許可されている場合は (TCCS: IVFE=1, ICS01, ICS23: ICE1=1, ICE0=1) 割込み処理
から復帰できません。割込み要求フラグビットは必ずクリアしてください。ただし
, EI2OS を使用する場合 , セットされた割込み要求フラグビットは EI2OS が起動され
ると自動的にクリアされます。
296
FUJITSU SEMICONDUCTOR LIMITED
CM44-10114-7
第 7 章 16 ビット入出力タイマ
7.8 16 ビット入出力タイマのプログラム例
MB90495G Series
7.8
16 ビット入出力タイマのプログラム例
16 ビット入出力タイマのプログラム例を示します。
■ インプットキャプチャを利用した周期測定のプログラムの処理内容
• IN0 端子に入力される信号の周期を測定します。
• 16 ビットフリーランタイマとインプットキャプチャ 0 を使用します。
• エッジ検出は , 立上りエッジに設定します。
• マシンクロック (φ) は 16MHz とし , カウントクロックは φ/4 (0.25μs) を選択します。
•
割込みは , オーバフロー割込みとインプットキャプチャ 0 のインプットキャプチャ
割込みを使用します。
• 16 ビットフリーランタイマのオーバフロー割込みをカウントしておき , 周期計算に
利用します。
• 周期は , 以下の計算により求められます。
周期 = ( オーバフロー回数× 10000H+n 回目の IPCP0 の値− (n-1) 回目の IPCP0 の値 ) ×
カウントクロック周期
= ( オーバフロー回数× 10000H+n 回目の IPCP0 の値− (n-1) 回目の IPCP0 の値 ) × 0.25μs
● コーディング例
DDR1
EQU
000001
; ポート方向レジスタ
TCCS
EQU
000058H
; タイマカウンタ制御
; ステータスレジスタ
TCDT
EQU
000056H
; タイマカウンタデータレジスタ
ICS01
EQU
000054H
; インプットキャプチャ制御
; ステータスレジスタ 01
IPCP0
EQU
000050H
; インプットキャプチャデータ
; レジスタ 0
IVFE
EQU
TCCS:5
; オーバフロー割込み許可ビット
ICP0
EQU
ICS01:6
; インプットキャプチャ 0 割込み要求
ICR04
EQU
0000B4H
; フラグビット
;16 ビットフリーランタイマの
; 割込み制御レジスタ
ICR06
EQU
0000B6H
DATA
DSEG
ORG
ABS=00H
0100H
;16 ビットインプットキャプチャ
; 割込み制御レジスタ
OV_CNT RW
DATA
ENDS
1
; オーバフローカウンタ
;--------- メインプログラム ------------------------------------CODE
CSEG ABS=0FFH
START:
; スタックポインタ (SP) などは
CM44-10114-7
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297
第 7 章 16 ビット入出力タイマ
7.8 16 ビット入出力タイマのプログラム例
MB90495G Series
; 初期化済みとする
:
AND
CCR,#0BFH
; 割込み禁止
MOV
I:ICR04,#00H
; 割込みレベル 0 ( 最強 )
MOV
I:ICR06,#00H
; 割込みレベル 0 ( 最強 )
MOV
I:DDR1,#00000000B
; 端子を入力に設定
MOV
I:TCCS,#00110100B
; カウント許可 , カウンタクリア ,
; オーバフロー , 割込み許可 ,
; カウントクロック φ/4 選択
MOV
I:ICS01,#00010001B ;IN0 端子選択 ,
;IPCP0 を立上りエッジ
;IPCP1 をエッジ検出なし ,
; 各割込み要求フラグクリア
; インプットキャプチャ割込み要求許可
MOV
ILM,#07
; 割込みマスクレベルを設定 , 割込み
; 許可
OR
:
CCR,#40H
; 割込み許可
;--------- 割込みプログラム ------------------------------------WARI1
CLRB
I:ICP0
; インプットキャプチャ 0 割込み要求
; フラグクリア
:
ユーザ処理 ( 周期計算などの処理 )
:
MOV
A,0
MOV
D:OV_CNT,A
; 次回周期計測のためオーバフロー
; カウンタをクリア
; 割込みから復帰
RETI
WARI2
CLRB
I:IVFE
; オーバフロー割込み要求フラグクリ
INC
RETI
ENDS
D:OV_CNT
; オーバフローカウンタを +1
ア
CODE
;-------- ベクタ設定 ----------------------------------------VECT
CSEG ABS=0FFH
ORG
VECT
298
0FFA0
; 割込み番号 #23 (17H) にベクタを設定
DSL
WARI1
; インプットキャプチャ 0 割込み
ORG
0FFB0
; 割込み番号 #19 (13H) にベクタを設定
DSL
WARI2
; オーバフロー割込み
ORG
DSL
0FFDCH
START
; リセットベクタ設定
DB
00H
ENDS
END START
; シングルチップモードに設定
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第8章
16 ビットリロードタイマ
この章では , 16 ビットリロードタイマの機能と動
作について説明します。
8.1 16 ビットリロードタイマの概要
8.2 16 ビットリロードタイマのブロックダイヤグラム
8.3 16 ビットリロードタイマの構成
8.4 16 ビットリロードタイマの割込み
8.5 16 ビットリロードタイマの動作説明
8.6 16 ビットリロードタイマの使用上の注意
8.7 16 ビットリロードタイマのプログラム例
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299
第 8 章 16 ビットリロードタイマ
8.1 16 ビットリロードタイマの概要
8.1
MB90495G Series
16 ビットリロードタイマの概要
16 ビットリロードタイマには , 以下の機能があります。
• カウントクロックは , 3 種類の内部クロックおよび外部イベントクロックから選択
できます。
• 起動トリガは , ソフトウェアトリガまたは外部トリガを選択することができます。
• 16 ビットタイマレジスタのアンダフローが発生した場合に , CPU に割込みを発生
させることができます。割込みを利用してインターバルタイマとして利用するこ
ともできます。
• 16 ビットタイマレジスタ (TMR) のアンダフローが発生した場合に , TMR のカウ
ント動作を停止するワンショットモード , TMR へ 16 ビットリロードレジスタ値
をリロードして TMR のカウント動作を継続するリロードモードを選択できます。
• 拡張インテリジェント I/O サービス (EI2OS) に対応しています。
• MB90495G シリーズには , 16 ビットリロードタイマは 2 チャネル内蔵されていま
す。
■ 16 ビットリロードタイマの動作モード
16 ビットリロードタイマの動作モードを , 表 8.1-1 に示します。
表 8.1-1 16 ビットリロードタイマの動作モード
カウントクロック
起動トリガ
アンダフローした場合の動作
内部クロックモード
ソフトウェアトリガ
外部トリガ
ワンショットモード
リロードモード
イベントカウントモード
ソフトウェアトリガ
ワンショットモード
リロードモード
■ 内部クロックモード
• タイマ制御ステータスレジスタのカウントクロック選択ビット (TMCSR:CSL1,
CSL0) を "00B", "01B", "10B" に設定することによって , 16 ビットリロードタイマは ,
内部クロックモードに設定されます。
• 内部クロックモードでは , 内部クロックに同期してカウントダウンします。
• タイマ制御ステータスレジスタのカウントクロック選択ビット (TMCSR:CSL1,
CSL0) によって , 3 種類のカウントクロック周期を選択することができます。
• 起動トリガは , ソフトウェアトリガまたは外部トリガのエッジ検出を設定します。
300
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第 8 章 16 ビットリロードタイマ
8.1 16 ビットリロードタイマの概要
MB90495G Series
■ イベントカウントモード
• タイマ制御ステータスレジスタのカウントクロック選択ビット (TMCSR:CSL1,
CSL0) を "11B" に設定することによって , 16 ビットリロードタイマは , イベントカ
ウントモードに設定されます。
•
イベントカウントモードでは , TIN 端子に入力された外部イベントクロックのエッ
ジ検出に同期してカウントダウンします。
• 起動トリガは , ソフトウェアトリガです。
• 一定周期の外部クロックを利用して , インターバルタイマとして使用することがで
きます。
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301
第 8 章 16 ビットリロードタイマ
8.1 16 ビットリロードタイマの概要
MB90495G Series
■ アンダフローが発生した場合の動作
起動トリガが入力されると , 16 ビットリロードレジスタに設定した値が 16 ビットタイ
マレジスタにリロードされ , カウントクロックに同期してカウントダウンが始まりま
す。16 ビットタイマレジスタが "0000H" から "FFFFH" にカウントダウンされるとアン
ダフローが発生します。
• アンダフロー割込みが許可されている (TMCSR: INTE=1) 場合に, アンダフローが発
生するとアンダフロー割込みが発生します。
• アンダフローが発生した場合の 16 ビットリロードタイマの動作は , タイマ制御ス
テータスレジスタのリロード選択ビット (TMCSR: RELD) で設定します。
[ ワンショットモード (TMCSR: RELD=0) ]
アンダフローが発生すると , 16 ビットタイマレジスタ (TMR) のカウント動作を停止し
ます。次の起動トリガが入力されると , 16 ビットリロードレジスタ (TMRLR) に設定し
た値が TMR にリロードされ , TMR のカウント動作を開始します。
• ワンショットモードでは , 16 ビットタイマレジスタのカウント動作中 , TOT 端子か
ら "H" または "L" レベルの矩形波が出力されます。
•
タイマ制御ステータスレジスタの端子出力レベル選択ビット (TMCSR: OUTL) に
よって , 矩形波のレベル ("H" または "L") を設定することができます。
[ リロードモード (TMCSR: RELD=1) ]
アンダフローが発生すると , 16 ビットリロードレジスタに設定した値が 16 ビットタイ
マレジスタ (TMR) にリロードされ , TMR のカウント動作は継続されます。
• リロードモードでは , 16 ビットタイマレジスタ (TMR) のカウント動作中 , TMR の
アンダフローが発生するごとにTOT端子出力レベルを反転するトグル波が出力され
ます。
• タイマ制御ステータスレジスタの端子出力レベル選択ビット (TMCSR: OUTL) に
よって , トグル波のレベル ("H" または "L") を設定することができます。
• アンダフロー割込みを利用して , インターバルタイマとして使用することができま
す。
表 8.1-2 16 ビットリロードタイマのインターバル時間
カウントクロック
内部クロックモード
イベントカウントモード
カウントクロック周期
インターバル時間例
21T (0.125μs)
0.125μs ∼ 8.192ms
23T (0.5μs)
0.5μs ∼ 32.768mss
25T (2.0μs)
2.0μs ∼ 131.1ms
23T 以上
0.5μs 以上
T: マシンサイクル
インターバル時間例と () 内はマシンクロックを 16MHz とした場合の算出例
<参考>
302
• 16 ビットリロードタイマ 0 は , UART0 のクロック入力ソースに使用できます。
• 16 ビットリロードタイマ 1 は , UART1 のクロック入力ソース , および A/D コン
バータの起動トリガに使用できます。
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第 8 章 16 ビットリロードタイマ
8.2 16 ビットリロードタイマのブロックダイヤグラム
MB90495G Series
8.2
16 ビットリロードタイマのブロックダイヤグラム
16 ビットリロードタイマ 0, 1 は , それぞれ次のブロックで構成されています。
• カウントクロック生成回路
• リロード制御回路
• 出力制御回路
• 動作制御回路
• 16 ビットタイマレジスタ (TMR)
• 16 ビットリロードレジスタ (TMRLR)
• タイマ制御ステータスレジスタ (TMCSR)
■ 16 ビットリロードタイマのブロックダイヤグラム
図 8.2-1 16 ビットリロードタイマのブロックダイヤグラム
内部データバス
TMRLR
16ビットリロードレジスタ
リロード信号
リロード
制御回路
TMR
16ビットタイマレジスタ UF
カウントクロック生成回路
マシン
クロック
φ プリス
ケーラ
3
CLK
ゲート
入力
有効クロック
判定回路
内蔵周辺機能
への出力
クリア
内部
クロック
端子
ウェイト信号
クロック
セレクタ
入力
制御回路
TIN
外部クロック
3
CLK
2
出力制御回路
出力信号
生成回路
セレクト
信号
機能選択
端子
TOT
EN
動作
制御回路
- - - - CSL1 CSL0 MOD2 MOD1 MOD0 OUTE OUTL RELD INTE UF CNTE TRG
タイマ制御ステータスレジスタ(TMCSR) 割込み要求出力
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303
第 8 章 16 ビットリロードタイマ
8.2 16 ビットリロードタイマのブロックダイヤグラム
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● ブロックダイヤグラム中の端子などの詳細
16 ビットリロードタイマは 2 チャネル内蔵しています。
チャネルごとの実際の端子名 , 内蔵周辺機器への出力 , 割込み要求番号は次のとおりで
す。
16 ビットリロードタイマ 0 の場合
TIN 端子 : P20/TIN0
TOT 端子 :P21/TOT0
内蔵周辺機能への出力 : UART0 のクロック入力ソース
割込み要求番号 : #17 (11H)
16 ビットリロードタイマ 1 の場合
TIN 端子 : P22/TIN1
TOT 端子 : P23/TOT1
内蔵周辺機能への出力 : UART1 のクロック入力ソース , A/D コンバータ起動トリガ
割込み要求番号 : #36 (24H)
● カウントクロック生成回路
マシンクロックまたは外部イベントクロックを基に , 16 ビットタイマレジスタ (TMR)
に供給するカウントクロックを生成します。
● リロード制御回路
16 ビットリロードタイマ動作を開始する場合 , または 16 ビットタイマレジスタ (TMR)
のアンダフローが発生した場合に , 16 ビットリロードレジスタに設定した値が TMR に
リロードされます。
● 出力制御回路
アンダフロー発生による TOT 端子の出力反転 , および TOT 端子出力の許可および禁止
を行います。
● 動作制御回路
16 ビットリロードタイマを起動または停止します。
● 16 ビットタイマレジスタ (TMR)
16 ビットのダウンカウンタです。リードした場合は , カウント中の値が読み出されま
す。
● 16 ビットリロードレジスタ (TMRLR)
16 ビットリロードタイマのインターバル時間を設定します。16 ビットリロードタイマ
動作を開始する場合 , または 16 ビットタイマレジスタ (TMR) のアンダフローが発生し
た場合に , 16 ビットリロードレジスタに設定した値が TMR にリロードされます。
304
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第 8 章 16 ビットリロードタイマ
8.2 16 ビットリロードタイマのブロックダイヤグラム
● タイマ制御ステータスレジスタ (TMCSR)
16 ビットリロードタイマ動作モードの選択 , 動作条件の設定 , 起動トリガの選択 , ソフ
トウェアトリガによる起動 , リロード動作モードの選択 , 割込み要求の許可または禁止
, TOT 端子出力レベルの設定 , TOT 出力端子の設定を行います。
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305
第 8 章 16 ビットリロードタイマ
8.3 16 ビットリロードタイマの構成
8.3
MB90495G Series
16 ビットリロードタイマの構成
16 ビットリロードタイマの端子 , レジスタ , 割込み要因を示します。
■ 16 ビットリロードタイマの端子
16 ビットリロードタイマの端子は , 汎用入出力ポートと兼用になっています。16 ビッ
トリロードタイマとして使用する場合の端子機能と必要な設定を表 8.3-1 に示します。
表 8.3-1 16 ビットリロードタイマの端子
端子名
16 ビットリロードタイマの
使用に必要な設定
端子機能
TIN0
汎用入出力ポート /
16 ビットリロードタイマ入力
ポート方向レジスタ (DDR) で入力
ポートに設定
TOT0
汎用入出力ポート /
16 ビットリロードタイマ出力
タイマ出力許可に設定
(TMCSR0: OUTE=1)
TIN1
汎用入出力ポート /
16 ビットリロードタイマ入力
ポート方向レジスタ (DDR) で入力
ポートに設定
TOT1
汎用入出力ポート /
16 ビットリロードタイマ出力
タイマ出力許可に設定
(TMCSR1: OUTE=1)
■ 16 ビットリロードタイマの端子のブロックダイヤグラム
<参照>
306
端子のブロックダイヤグラムは , 「第 4 章 I/O ポート」を参照してください。
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第 8 章 16 ビットリロードタイマ
8.3 16 ビットリロードタイマの構成
MB90495G Series
■ 16 ビットリロードタイマのレジスタと初期値の一覧
● 16 ビットリロードタイマ 0 のレジスタ
図 8.3-1 16 ビットリロードタイマ 0 のレジスタと初期値の一覧
bit
タイマ制御ステータスレジスタ
上位(TMCSR0)
bit
タイマ制御ステータスレジスタ
下位(TMCSR0)
bit
16ビットタイマレジスタ上位
(TMR0)
bit
16ビットタイマレジスタ下位
(TMR0)
bit
16ビットリロードレジスタ上位
(TMRLR0)
bit
16ビットリロードレジスタ下位
(TMRLR0)
15
14
13
12
11
10
9
8
×
×
×
×
0
0
0
0
7
6
5
4
3
2
1
0
0
0
0
0
0
0
0
0
15
14
13
12
11
10
9
8
×
×
×
×
×
×
×
×
7
6
5
4
3
2
1
0
×
×
×
×
×
×
×
×
15
14
13
12
11
10
9
8
×
×
×
×
×
×
×
×
7
6
5
4
3
2
1
0
×
×
×
×
×
×
×
×
× :不定
● 16 ビットリロードタイマ 1 のレジスタ
図 8.3-2 16 ビットリロードタイマ 1 のレジスタと初期値の一覧
bit
タイマ制御ステータスレジスタ
上位(TMCSR1)
bit
タイマ制御ステータスレジスタ
下位(TMCSR1)
bit
16ビットタイマレジスタ上位
(TMR1)
bit
16ビットタイマレジスタ下位
(TMR1)
bit
16ビットリロードレジスタ上位
(TMRLR1)
bit
16ビットリロードレジスタ下位
(TMRLR1)
15
14
13
12
11
10
9
8
×
×
×
×
0
0
0
0
7
6
5
4
3
2
1
0
0
0
0
0
0
0
0
0
15
14
13
12
11
10
9
8
×
×
×
×
×
×
×
×
7
6
5
4
3
2
1
0
×
×
×
×
×
×
×
×
15
14
13
12
11
10
9
8
×
×
×
×
×
×
×
×
7
6
5
4
3
2
1
0
×
×
×
×
×
×
×
×
× :不定
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307
第 8 章 16 ビットリロードタイマ
8.3 16 ビットリロードタイマの構成
MB90495G Series
■ 16 ビットリロードタイマでの割込み要求の発生
16 ビットリロードタイマが起動して, 16ビットタイマレジスタのカウント値が"0000H"
から "FFFFH" にカウントダウンされるとアンダフローが発生します。アンダフローが
発生すると , タイマ制御ステータスレジスタの UF ビットに "1" がセットされます
(TMCSR: UF) 。アンダフロー割込みが許可されている場合は (TMCSR: INTE=1) , 割込
み要求が発生します。
308
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第 8 章 16 ビットリロードタイマ
8.3 16 ビットリロードタイマの構成
MB90495G Series
タイマ制御ステータスレジスタ上位 (TMCSR0: H,
TMCSR1: H)
8.3.1
タイマ制御ステータスレジスタ上位 (TMCSR0: H, TMCSR1: H) では , 動作モードや
カウントクロックを設定します。
なお , タイマ制御ステータスレジスタ下位 (TMCSR0: L, TMCSR1: L) のビット 7 に
ついてもここで説明します。
■ タイマ制御ステータスレジスタ上位 (TMCSR0: H, TMCSR1: H)
図 8.3-3 タイマ制御ステータスレジスタ上位 (TMCSR0: H, TMCSR1: H)
15
14
13
12
-
-
-
- R/W R/W R/W R/W R/W
11
10
9
8
7
リセット値
XXXX00000B
bit9
bit8
bit7
MOD2 MOD1 MOD0
0
0
0
0
1
1
0
0
1
1
×
×
0
1
0
1
0
1
bit9
bit8
bit7
MOD2 MOD1 MOD0
×
×
×
×
0
0
1
1
0
1
0
1
動作モード選択ビット(内部クロックモード)
(CSL1,0="00B","01B","10B")
有効エッジ,レベル
入力端子機能
トリガ禁止
トリガ入力
ゲート入力
-
立上りエッジ
立下りエッジ
両エッジ
"L"レベル
"H"レベル
動作モード選択ビット(イベントカウント
モード)(CSL1,0="11B")
有効エッジ
入力端子機能
-
トリガ入力
-
立上りエッジ
立下りエッジ
両エッジ
bit11 bit10
カウントクロック選択ビット
カウントクロック周期
カウントクロック
21T
0
0
内部クロックモード
0
1
23T
1
0
25T
1
1 イベントカウントモード
外部イベントクロック
T:マシンサイクル
CSL1 CSL0
R/W :リード ・ライト 可能
X
:不定
- :未定義
:リセット値
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309
第 8 章 16 ビットリロードタイマ
8.3 16 ビットリロードタイマの構成
MB90495G Series
表 8.3-2 タイマ制御ステータスレジスタ上位 (TMCSR0: H, TMCSR1: H) の機能
ビット名
機 能
bit7
∼
bit9
MOD2, MOD1, MOD0:
動作モード選択ビット
16 ビットリロードタイマの動作条件を設定します。
[ 内部クロックモードの場合 ]
MOD2 ビットで入力端子の機能を選択します。
MOD2 ビットが "0" の場合 :
入力端子は , トリガ入力として機能します。
MOD1, MOD0 ビットで検出するエッジを選択します。
エッジが検出されると , 16 ビットリロードレジスタに設
定した値が 16 ビットタイマレジスタ (TMR) にリロード
され , TMR のカウント動作を開始します。
MOD2 ビットが "1" の場合 :
入力端子は , ゲート入力として機能します。
MOD1 ビットは使用しません。MOD0 ビットで検出する
信号レベル ("H", "L") を選択します。信号レベルが入力さ
れている間のみ , 16 ビットタイマレジスタのカウント動
作を行います。
[ イベントカウントモードの場合 ]
MOD2 ビットは使用しません。入力端子から外部イベン
トクロックを入力します。MOD1, MOD0 ビットで検出す
るエッジを選択します。
bit10
bit11
CSL1, CSL0:
カウントクロック選択
ビット
16 ビットリロードタイマのカウントクロックを選択しま
す。
"11B" 以外に設定した場合 :
内部クロックによってカウントします ( 内部クロック
モード )
"11B" に設定した場合 :
外部イベントクロックのエッジをカウントします ( イベ
ントカウントモード )
bit12
∼
bit15
310
未定義ビット
リードした場合 : 値は不定です。
ライトした場合 : 影響しません。
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第 8 章 16 ビットリロードタイマ
8.3 16 ビットリロードタイマの構成
MB90495G Series
タイマ制御ステータスレジスタ下位 (TMCSR0: L,
TMCSR1: L)
8.3.2
タイマ制御ステータスレジスタ下位 (TMCSR0:L, TMCSR1:L) は , タイマ動作の許可
または禁止 , ソフトウェアトリガ , アンダフロー発生の確認 , アンダフロー割込みの
許可または禁止 , リロードモードの選択 , TOT 端子出力を設定します。
■ タイマ制御ステータスレジスタ下位 (TMCSR0: L, TMCSR1: L)
図 8.3-4 タイマ制御ステータスレジスタ下位 (TMCSR0: L, TMCSR1: L)
7
6
5
4
3
2
1
0
リセット値
*
00000000B
R/W R/W R/W R/W R/W R/W R/W
bit0
TRG
0
1
bit1
CNTE
0
1
ソフトウェアトリガビット
影響なし
リロード後,カウント動作開始
タイマ動作許可ビット
タイマ動作禁止
タイマ動作許可(起動トリガ待ち)
bit2
UF
0
1
bit3
INTE
0
1
bit4
RELD
0
1
アンダフロー発生フラグビット
ライトした場合
リードした場合
アンダフローなし
UFビットのクリア
アンダフローあり
影響なし
アンダフロー割込許可ビット
アンダフロー割込みの禁止
アンダフロー割込みの許可
リロード選択ビット
ワンショットモード
リロードモード
bit5
OUTL
0
1
TOT端子出力レベル選択ビット
リロードモード
ワンショットモード
(RELD=1)
(RELD=0)
カウント中"H"の矩形波出力 リロードタイマ起動時"L"のトグル出力
カウント中"L"の矩形波出力 リロードタイマ起動時"H"のトグル出力
bit6
TOT端子出力許可ビット
OUTE
0
1
端子機能
チャンネルに対するレジスタと端子
TMCSR0
TMCSR1
汎用入出力ポート 汎用入出力ポート 汎用入出力ポート
TOT出力
TOT0
TOT1
R/W :リード ・ライト 可能
:リセット値
* :MOD0(bit7)については「8.3.1 タイマ制御ステータスレジスタ上位」を参照してください。
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第 8 章 16 ビットリロードタイマ
8.3 16 ビットリロードタイマの構成
MB90495G Series
表 8.3-3 タイマ制御ステータスレジスタ下位 (TMCSR0: H, TMCSR1: H) の機能
ビット名
機 能
bit0
TRG:
ソフトウェアトリガ
ビット
ソフトウェアで 16 ビットリロードタイマを起動します。
ソフトウェアトリガ機能は , タイマ動作が許可されている場合 (CNTE=1) の
み機能します。
"0" に設定した場合 : 無効です。変化しません。
"1" に設定した場合 : 16 ビットリロードレジスタに設定した値が 16 ビット
タイマレジスタ (TMR) にリロードされ , TMR のカウ
ント動作を開始します。
リードした場合 : 常に "0" が読み出されます。
bit1
CNTE:
タイマ動作許可ビッ
ト
16 ビットリロードタイマの動作を許可または禁止します。
"1" に設定した場合 : 起動トリガ待ち状態になります。起動トリガが入力さ
れると , タイマレジスタのカウント動作を再開します。
"0" に設定した場合 : カウント動作を停止します。
bit2
UF:
アンダフロー発生フ
ラグビット
タイマレジスタのアンダフローが発生したことを示します。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 影響しません。
リードモディファイライト系命令でリードした場合 : "1" が読み出されます。
bi3
INTE:
アンダフロー割込み
許可ビット
アンダフロー割込みを許可または禁止します。
アンダフロー割込みが許可されている状態 (TMCSR: INTE=1) でアンダフ
ローが発生 (TMCSR: UF=1) した場合 , 割込み要求が発生します。
bit4
RELD:
リロード選択ビット
アンダフローが発生した場合のリロード動作を設定します。
"1" に設定した場合 : アンダフローが発生すると , 16 ビットリロードレジス
タに設定した値が 16 ビットタイマレジスタにリロー
ドされ , カウント動作を継続されます ( リロードモー
ド)。
"0" に設定した場合 : アンダフローが発生すると , カウント動作は停止しま
す ( ワンショットモード ) 。
bit5
OUTL:
TOT 端子出力レベル
選択ビット
16 ビットリロードタイマの出力端子の出力レベルを設定します。
<ワンショットモードを選択した場合 (RELD=0) >
"0" に設定した場合 : タイマレジスタカウント中に "H" の短形波を出力
"1" に設定した場合 : タイマレジスタカウント中に "L" の短形波を出力
<リロードモードを選択した場合 (RELD=1) >
"0" に設定した場合 : リロードタイマ起動時 "L" のトグル出力
"1" に設定した場合 : リロードタイマ起動時 "H" のトグル出力
bit6
OUTE:
TOT 出力許可ビット
16 ビットリロードタイマの TOT 端子の機能を設定します。
"0" に設定した場合 : 汎用入出力ポートとして機能します。
"1" に設定した場合 : 16 ビットリロードタイマの TOT 端子として機能しま
す。
312
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第 8 章 16 ビットリロードタイマ
8.3 16 ビットリロードタイマの構成
MB90495G Series
16 ビットタイマレジスタ (TMR0, TMR1)
8.3.3
16 ビットタイマレジスタは , 16 ビットダウンカウンタです。リードした場合は , カ
ウント中の値が読出せます。
■ 16 ビットタイマレジスタ (TMR0, TMR1)
図 8.3-5 16 ビットタイマレジスタ (TMR0, TMR1)
15
TMR0
TMR1
14
D15 D14
R
TMR0
TMR1
R
X
:リード オンリー
:不定
13
12
D13
D12 D11 D10
R
R
11
R
10
R
9
8
リセット値
D9
D8
XXXXXXXX B
R
R
R
7
6
5
4
3
2
1
0
リセット値
D7
D6
D5
D4
D3
D2
D1
D0
XXXXXXXX B
R
R
R
R
R
R
R
R
タイマ動作を許可し (TMCSR:CNTE=1) , 起動トリガが入力されると , 16 ビットリロー
ドレジスタ (TMRLR) に設定した値が16ビットタイマレジスタ (TMR) にリロードされ,
TMR のカウント動作が開始されます。
タイマ動作を禁止 (TMCSR: CNTE=0) している場合は , TMR の値は保持されます。
TMR のカウント中に TMR 値が , "0000H" から "FFFFH" にカウントダウンされると , ア
ンダフローが発生します。
[ リロードモードの場合 ]
16 ビットタイマレジスタ (TMR) のアンダフローが発生すると , 16 ビットリロードレジ
スタ (TMRLR) に設定した値が TMR にリロードされ , TMR のカウント動作が再開され
ます。
[ ワンショットモードの場合 ]
16ビットタイマレジスタ (TMR) のアンダフローが発生すると, TMRのカウント動作が
停止し , 起動トリガ入力待ち状態になります。TMR 値は , "FFFFH" のまま保持されます。
<注意>
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• 16 ビットタイマレジスタ (TMR) のリードは TMR のカウント動作中でも可能で
すが , 必ずワード命令 (MOVW) を使用してください。
• 16 ビットタイマレジスタ (TMR) は , 16 ビットリロードレジスタ (TMRLR) と同一
アドレスに配置されています。書込みを行った場合は TMR へ影響を与えずに
TMRLR に対して設定値を書き込むことができます。読出しを行った場合は
TMR のカウント中の TMR 値が読み出せます。
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313
第 8 章 16 ビットリロードタイマ
8.3 16 ビットリロードタイマの構成
8.3.4
MB90495G Series
16 ビットリロードレジスタ (TMRLR0, TMRLR1)
16 ビットリロードレジスタは , 16 ビットタイマレジスタへのリロード値を設定しま
す。16 ビットリロードレジスタに設定した値は , 起動トリガが入力されると 16 ビッ
トタイマレジスタにリロードされ , 16 ビットタイマレジスタのカウント動作が開始
されます。
■ 16 ビットリロードレジスタ (TMRLR0, TMRLR1)
図 8.3-6 16 ビットリロードレジスタ (TMRLR0, TMRLR1)
15
TMRLR0
TMRLR1
14
D15 D14
W
TMRLR0
TMRLR1
W
X
:ライトオンリー
:不定
13
12
D13
D12 D11 D10
W
W
11
W
10
W
W
9
8
リセット値
D9
D8
XXXXXXXX B
W
W
7
6
5
4
3
2
1
0
リセット値
D7
D6
D5
D4
D3
D2
D1
D0
XXXXXXXX B
W
W
W
W
W
W
W
W
16 ビットリロードレジスタを設定する場合は , タイマの動作を禁止 (TMCSR: CNTE=0)
してから行います。16 ビットリロードレジスタの設定が終了したら , タイマの動作を
許可 (TMCSR: CNTE=1) します。
起動トリガが入力されると , 16 ビットリロードレジスタ (TMRLR) に設定した値が 16
ビットタイマレジスタ (TMR) にリロードされ , TMR のカウント動作が開始されます。
<注意>
314
• 16 ビットタイマレジスタの書込みは , 16 ビットリロードタイマの動作を禁止
(TMCSR: CNTE=0) してから行ってください。必ずワード命令 (MOVW) で書き込
んでください。
• 16 ビットリロードレジスタ (TMRLR) は , 16 ビットタイマレジスタ (TMR) と同一
アドレスに配置されています。書込みを行った場合は TMR へ影響を与えずに
TMRLR に対して設定値を書き込むことができます。読出しを行った場合はカウ
ント中の TMR 値が読出せます。
• INC/DEC 命令などリードモディファイライト (RMW) 動作をする命令は使用でき
ません。
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第 8 章 16 ビットリロードタイマ
8.4 16 ビットリロードタイマの割込み
MB90495G Series
8.4
16 ビットリロードタイマの割込み
16 ビットリロードタイマは , 16 ビットタイマレジスタのアンダフローが発生すると
割込み要求を発生します。
■ 16 ビットタイマの割込み
16 ビットタイマレジスタ (TMR) のカウント中に TMR 値が , "0000H" から "FFFFH" にカ
ウントダウンされると , アンダフローが発生します。アンダフローが発生すると , タイ
マ制御ステータスレジスタのアンダフロー発生フラグビット (TMCSR: UF) に "1" が
セットされます。アンダフロー割込みが許可されている場合は (TMCSR: INTE=1) , 割
込み要求が発生します。UF ビットの "1" の設定と , "0" の書き込みが同時に起きた場合
は , "0" の書き込みが優先されます。
表 8.4-1 16 ビットリロードタイマの割込み制御ビットと割込み要因
16 ビットリロードタイマ 0
16 ビットリロードタイマ 1
割込み要求フラグビット
TMCSR0: UF
TMCSR1: UF
割込み要求許可ビット
TMCSR0: INTE
TMCSR1: INTE
割込み要因
16 ビットタイマレジスタ
(TMR0) のアンダフロー
16 ビットタイマレジスタ
(TMR1) のアンダフロー
■ 16 ビットリロードタイマの割込みと EI2OS
<参照>
割込み番号 , 割込み制御レジスタ , 割込みベクタアドレスについては , 「3.5 割込
み」を参照してください。
■ 16 ビットリロードタイマの EI2OS の機能
16 ビットリロードタイマは EI2OS 機能に対応しており , 16 ビットタイマレジスタのア
ンダフロー発生で EI2OS を起動できます。
ただし , EI2OS は , 割込み制御レジスタ (ICR) を共有する他の周辺機能が割込みを使用
していない場合にのみ使用できます。16 ビットリロードタイマ 0, 1 で EI2OS を使用す
る場合には , 16 ビットリロードタイマ 0, 1 と割込み制御レジスタを共有する周辺機能
の割込みを禁止する必要があります。
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315
第 8 章 16 ビットリロードタイマ
8.5 16 ビットリロードタイマの動作説明
8.5
MB90495G Series
16 ビットリロードタイマの動作説明
16 ビットリロードタイマの設定と , カウンタの動作状態について説明します。
■ 16 ビットリロードタイマの設定
● 内部クロックモードの設定
内部クロックをカウントするには , 図 8.5-1 の設定が必要です。
図 8.5-1 内部クロックモードの設定
TMCSR
bit15 14
13
12
-
-
-
-
11
10
9
8
7
6
5
4
3
2
1
bit0
CSL1 CSL0 MOD2 MOD1 MOD0 OUTE OUTL RELD INTE UF CNTE TRG
"11B"以外
◎
◎
◎
◎
◎
◎
◎
◎
1
◎
1
bit0
16ビットタイマレジスタへのリロード値を設定
TMRLR
◎ :使用ビット
1 :"1"を設定
● イベントカウントモードの設定
外部イベントの入力で動作させるには , 図 8.5-2 の設定が必要です。
図 8.5-2 イベントカウントモードの設定
TMCSR
bit15 14
13
12
11
-
-
-
CSL1 CSL0 MOD2 MOD1 MOD0 OUTE OUTL RELD INTE UF CNTE TRG
-
1
TMRLR
10
1
9
◎
8
◎
7
◎
6
◎
5
◎
4
◎
3
◎
2
◎
1
◎
16ビットタイマレジスタへのリロード値を設定
TIN端子として使用する端子に該当するDDR(ポート方向レジスタ)のビットに"0"を設定
◎ :使用ビット
1 :"1"を設定
316
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第 8 章 16 ビットリロードタイマ
8.5 16 ビットリロードタイマの動作説明
MB90495G Series
■ 16 ビットタイマレジスタの動作状態
16 ビットタイマレジスタの動作状態は , タイマ制御ステータスレジスタのタイマ動作
許可ビット (TMCSR: CNTE) と WAIT 信号で決定されます。停止状態 (STOP 状態 ) , 起
動トリガ入力待ち状態 (WAIT 状態 ) , 実行状態 (RUN 状態 ) があります。
16 ビットタイマレジスタの動作状態の遷移図を図 8.5-3 に示します。
図 8.5-3 動作状態の遷移図
リセット
STOP状態
CNTE=0, WAIT=1
TIN端子 :入力禁止
TOUT端子 :汎用入出力ポート
16ビットタイマレジスタ:停止時の値を保持
リセット直後の値は不定
CNTE=0
CNTE=0
CNTE=1
TRG=0
WAIT状態
CNTE=1, WAIT=1
TIN端子 :トリガ入力のみ有効
TOUT端子 : 16ビットリロード
レジスタの値を出力
16ビットタイマレジスタ:停止時の値を保持
リセット直後ロードするまで値は不定
TRG=1
(ソフトウェアトリガ)
TINから外部トリガ
CNTE=1
TRG=1
RUN状態
CNTE=1, WAIT=0
TIN端子 :16ビットリロードタイマ
の入力端子として機能
UF=1&
RELD=0
(ワンショットモード)
TOUT端子 :16ビットリロードタイマ
の出力端子として機能
UF=1& 16ビットタイマレジスタ:動作
RELD=1
(リロードモード)
TRG=1
LOAD
CNTE=1, WAIT=0
16ビットリロードレジスタの内容を
16ビットタイマレジスタへロード
(ソフトウェアトリガ)
ロード終了
:ハードウェアによる状態遷移
:レジスタアクセスによる状態遷移
WAIT :WAIT信号(内部信号)
TRG :ソフトウェアトリガビット(TMCSR)
CNTE :タイマ動作許可ビット(TMCSR)
UF :アンダフロー発生フラグビット(TMCSR)
RELD :リロード選択ビット(TMCSR) CM44-10114-7
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317
第 8 章 16 ビットリロードタイマ
8.5 16 ビットリロードタイマの動作説明
8.5.1
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内部クロックモードの動作
内部クロックモードでは , タイマ制御ステータスレジスタの動作モード選択ビット
(TMCSR: MOD2 ∼ MOD0) を設定することによって 3 種類の動作モードを選択する
ことができます。動作モードの設定とリロードモードの設定により TOT 端子から矩
形波またはトグル波が出力されます。
■ 内部クロックモードの設定
• タイマ制御ステータスレジスタのカウントクロック選択ビット (CSL1, CSL0) を
"00B", "01B", "10B" に設定することによって , 16 ビットリロードタイマは内部クロッ
クモードに設定されます。
•
内部クロックモードでは , 16 ビットタイマレジスタは内部クロックに同期してカウ
ントダウンします。
• タイマ制御ステータスレジスタのカウントクロック選択ビット (CSL1, CSL0) を設
定することによって , 3 種類のカウントクロック周期を選択することができます。
[16 ビットタイマレジスタへのリロード値の設定 ]
16 ビットリロードタイマ起動後 , 16 ビットリロードレジスタ (TMRLR) に設定した値
は , 16 ビットタイマレジスタ (TMR) にリロードされます。
1. タイマの動作を禁止 (TMCSR: CNTE=0) します。
2. 16 ビットリロードレジスタに 16 ビットタイマレジスタへのリロード値を設定しま
す。
3. タイマの動作を許可 (TMCSR: CNTE=1) します。
<注意>
318
起動トリガが入力されて , 16 ビットリロードレジスタ (TMRLR) に設定した値が 16
ビットタイマレジスタ (TMR) にリロードされるまでは 1T (T: マシンサイクル ) の時
間がかかります。
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第 8 章 16 ビットリロードタイマ
8.5 16 ビットリロードタイマの動作説明
MB90495G Series
■ 16 ビットタイマレジスタのアンダフローが発生した場合の動作
16 ビットタイマレジスタ (TMR) のカウント動作中 , TMR 値が "0000H" から "FFFFH" に
カウントダウンされるとアンダフローが発生します。
• アンダフローが発生すると , タイマ制御ステータスレジスタのアンダフロー発生フ
ラグビット (TMCSR: UF) に "1" がセットされます。
• タイマ制御ステータスレジスタのアンダフロー割込み許可ビット (TMCSR: INTE)
が "1" に設定されている場合は , アンダフロー割込みが発生します。
• アンダフローが発生した場合のリロード動作は , タイマ制御ステータスレジスタの
リロード選択ビット (TMCSR: RELD) で設定します。
[ ワンショットモード (TMCSR: RELD=0) の場合 ]
アンダフローが発生すると , 16 ビットタイマレジスタ (TMR) は停止して , 起動トリガ
入力待ちの状態になります。次の起動トリガが入力されると , TMR のカウント動作を
再開します。
ワンショットモードでは , TMR のカウント動作中に TOT 端子から矩形波が出力されま
す。タイマ制御ステータスレジスタの端子出力レベル選択ビット (TMCSR: OUTL) を設
定することによって , 矩形波のレベル ("H" または "L") を選択することができます。
[ リロードモード (TMCSR: RELD=1) の場合 ]
アンダフローが発生すると , 16 ビットタイマレジスタ (TMR) に 16 ビットリロードレ
ジスタ (TMRLR) で設定した値がリロードされ , TMR のカウント動作は継続されます。
リロードモードでは , TMR のカウント動作中にアンダフローが発生するごとに TOT 端
子出力レベルを反転するトグル波が出力されます。タイマ制御ステータスレジスタの
端子出力レベル選択ビット (TMCSR: OUTL) を設定することによって, リロードタイマ
起動時のトグル波レベル ("H" または "L") を選択することができます。
■ 内部クロックモードの動作
内部クロックモードでは , タイマ制御ステータスレジスタの動作モード選択ビット
(TMCSR: MOD2 ∼ MOD0) を設定することによって動作モードを選択することができ
ます。タイマ制御ステータスレジスタのタイマ動作許可ビット (TMCSR: CNTE) を "0"
に設定してタイマ動作を禁止に設定してください。
[ ソフトウェアトリガモード (MOD2 ∼ MOD0="000B") ]
ソフトウェアトリガモードに設定した場合は , タイマ制御ステータスレジスタのソフ
トウェアトリガビット (TMCSR: TRG) を "1" に設定して , 16 ビットリロードタイマを
起動します。16 ビットリロードタイマが起動されると , 16 ビットリロードレジスタ
(TMRLR) に設定した値が 16 ビットタイマレジスタ (TMR) にリロードされ , TMR のカ
ウント動作が開始されます。
<注意>
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タイマ制御ステータスレジスタのタイマ動作許可ビット (TMCSR: CNTE) とソフト
ウェアトリガビット (TMCSR: TRG) を同時に "1" に設定すると , 16 ビットリロード
タイマの起動と同時に 16 ビットタイマレジスタのカウント動作が開始されます。
ただし , ゲート入力動作時のタイマ起動は , ソフトウェアトリガでのみ有効となり
ます。
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319
第 8 章 16 ビットリロードタイマ
8.5 16 ビットリロードタイマの動作説明
MB90495G Series
図 8.5-4 ソフトウェアトリガ動作モードのカウント動作 ( ワンショットモード )
カウントクロック
リロードデータ
カウンタ
-1
リロードデータ
0000H FFFFH
-1
0000H FFFFH
データロード信号
UFビット
CNTEビット
TRGビット
T*
TOT端子
起動トリガ入力待ち
T :マシンサイクル
*:トリガ入力からリロードレジスタのデータをロードするまでに,1Tの時間がかかります。
図 8.5-5 ソフトウェアトリガ動作モードのカウント動作 ( リロードモード )
カウントクロック
リロードデータ
カウンタ
-1
0000H リロードデータ
-1
0000H リロードデータ
-1
0000H リロードデータ
-1
データロード信号
UFビット
CNTEビット
TRGビット
T*
TOT端子
T :マシンサイクル
* :トリガ入力からリロードレジスタのデータをロードするまでに,1Tの時間がかかります。 320
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第 8 章 16 ビットリロードタイマ
8.5 16 ビットリロードタイマの動作説明
MB90495G Series
[ 外部トリガモード (MOD2 ∼ MOD0="001B", "010B", "011B") ]
外部トリガモードに設定した場合は , 外部から TIN 端子に有効エッジを入力して , 16
ビットリロードタイマを起動します。16ビットリロードタイマが起動されると, 16ビッ
トリロードレジスタ (TMRLR) に設定した値が 16 ビットタイマレジスタ (TMR) にリ
ロードされ , TMR のカウント動作が開始されます。
• タイマ制御ステータスレジスタの動作モード選択ビット (TMCSR: MOD2 ∼ MOD0)
を設定することによって , エッジ検出を立上りエッジ , 立下りエッジ , 両エッジから
選択することができます。
<注意>
TIN 端子に入力するトリガパルス幅 , ゲート入力のパルス幅は , データシートの規
格値を参照してください。
図 8.5-6 外部トリガモードのカウント動作 ( ワンショットモード )
カウントクロック
カウンタ
リロードデータ
-1
リロードデータ
0000H FFFFH
-1
0000H FFFFH
データロード信号
UFビット
CNTEビット
TIN端子
2T~2.5T*
TOT端子
起動トリガ入力待ち
T :マシンサイクル
*:外部トリガ入力からリロードレジスタのデータをロードするまでに,2T~2.5Tの時間がかかります。
図 8.5-7 外部トリガモードのカウント動作 ( リロードモード )
カウントクロック
カウンタ
リロードデータ
-1
0000H リロードデータ
-1
0000H リロードデータ
-1
0000H リロードデータ
-1
データロード信号
UFビット
CNTEビット
TIN端子
TOT端子
2T~2.5T*
T :マシンサイクル
*:外部トリガ入力からリロードレジスタのデータをロードするまでに,2T~2.5Tの時間がかかります。
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321
第 8 章 16 ビットリロードタイマ
8.5 16 ビットリロードタイマの動作説明
MB90495G Series
[ 外部ゲート入力動作モード (MOD2 ∼ MOD0="1x0B", "1x1B") ]
外部ゲート入力動作モードに設定した場合は , タイマ制御ステータスレジスタのソフ
トウェアトリガビット (TMCSR: TRG) を "1" に設定して , 16 ビットリロードタイマを
起動します。16 ビットリロードタイマが起動されると , 16 ビットリロードタイマ
(TMRLR) に設定した値が 16 ビットタイマレジスタ (TMR) にリロードされます。
• 16 ビットリロードタイマ起動後 , 設定したゲート入力のレベルが TIN 端子に入力さ
れている間は , 16 ビットタイマレジスタのカウント動作を行います。
• タイマ制御ステータスレジスタの動作モード選択ビット (TMCSR: MOD2 ∼ MOD0)
を設定することによって , ゲート入力のレベル ("H" または "L") を選択することがで
きます。
図 8.5-8 外部ゲート入力動作モードのカウント動作 ( ワンショットモード )
カウントクロック
リロードデータ
カウンタ
-1
0000H
-1
FFFFH
リロードデータ
-1
-1
データロード信号
UFビット
CNTEビット
TRGビット
T*
T*
TIN端子
TOT端子
起動トリガ入力待ち
T :マシンサイクル
*:トリガ入力からリロードレジスタのデータをロードするまでに,1Tの時間がかかります。
図 8.5-9 外部ゲート入力動作モードのカウント動作 ( リロードモード )
カウントクロック
カウンタ
リロードデータ
-1
-1
-1
0000H リロードデータ
-1
-1
データロード信号
UFビット
CNTEビット
TRGビット
T*
TIN端子
TOT端子
T :マシンサイクル
*:トリガ入力からリロードレジスタのデータをロードするまでに,1Tの時間がかかります。
322
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第 8 章 16 ビットリロードタイマ
8.5 16 ビットリロードタイマの動作説明
MB90495G Series
8.5.2
イベントカウントモードの動作
イベントカウントモードでは , 16 ビットリロードタイマ起動後 , TIN 端子に入力さ
れた信号のエッジを検出して 16 ビットタイマレジスタのカウント動作を行います。
動作モードの設定とリロードモードの設定により TOT 端子から矩形波またはトグル
波が出力されます。
■ イベントカウントモードの設定
• タイマ制御ステータスレジスタのカウントクロック選択ビット
(TMCSR:CSL1,
CSL0) を "11B" に設定することによって , 16 ビットリロードタイマはイベントカウ
ントモードに設定されます。
• イベントカウントモードでは , TIN 端子に入力された外部イベントクロックのエッ
ジ検出に同期して 16 ビットタイマレジスタをカウントダウンします。
[ カウンタ初期値の設定 ]
16 ビットリロードタイマ起動後 , 16 ビットリロードレジスタ (TMRLR) に設定した値
は , 16 ビットタイマレジスタ (TMR) にリロードされます。
1. 16 ビットリロードタイマの動作を禁止 (TMCSR: CNTE=0) します。
2. 16 ビットリロードレジスタに 16 ビットタイマレジスタへのリロード値を設定しま
す。
3. 16 ビットリロードタイマの動作を許可 (TMCSR: CNTE=1) します。
<注意>
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起動トリガが入力されて , 16 ビットリロードレジスタ (TMRLR) に設定した値が 16
ビットタイマレジスタ (TMR) にロードされるまでは 1T (T: マシンサイクル ) の時間
がかかります。
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第 8 章 16 ビットリロードタイマ
8.5 16 ビットリロードタイマの動作説明
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■ 16 ビットタイマレジスタのアンダフローが発生した場合の動作
16 ビットタイマレジスタ (TMR) のカウント動作中 , TMR 値が "0000H" から "FFFFH" に
カウントダウンされるとアンダフローが発生します。
• アンダフローが発生すると , タイマ制御ステータスレジスタのアンダフロー発生フ
ラグビット (TMCSR: UF) に "1" がセットされます。
• タイマ制御ステータスレジスタのアンダフロー割込み許可ビット (TMCSR: INTE)
が "1" に設定されている場合は , アンダフロー割込みが発生します。
• アンダフローが発生した場合のリロード動作は , タイマ制御ステータスレジスタの
リロード選択ビット (TMCSR: RELD) で設定します。
[ ワンショットモード (TMCSR: RELD=0) の場合 ]
アンダフローが発生すると , 16 ビットタイマレジスタ (TMR) は停止して , 起動トリガ
入力待ちの状態になります。次の起動トリガが入力されると , TMR のカウント動作を
再開します。
ワンショットモードでは , TMR のカウント動作中に TOT 端子から矩形波が出力されま
す。タイマ制御ステータスレジスタの端子出力レベル選択ビット (TMCSR: OUTL) を設
定することによって , 矩形波のレベル ("H" または "L") を選択することができます。
[ リロードモード (TMCSR: RELD=1) の場合 ]
アンダフローが発生すると , 16 ビットタイマレジスタ (TMR) に 16 ビットリロードレ
ジスタ (TMRLR) で設定した値がリロードされ , TMR のカウント動作は継続されます。
リロードモードでは , TMR のカウント動作中にアンダフローが発生するごとに TOT 端
子出力レベルを反転するトグル波が出力されます。タイマ制御ステータスレジスタの
端子出力レベル選択ビット (TMCSR: OUTL) を設定することによって, リロードタイマ
起動時のトグル波レベル ("H" または "L") を選択することができます。
324
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第 8 章 16 ビットリロードタイマ
8.5 16 ビットリロードタイマの動作説明
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■ イベントカウントモードの動作
タイマ制御ステータスレジスタのタイマ動作許可ビット (TMCSR: CNTE) を "1" に設定
して 16 ビットリロードタイマの動作を許可します。タイマ制御ステータスレジスタの
ソフトウェアトリガビット (TMCSR: TRG) を "1" に設定すると , 16 ビットリロードタ
イマが起動します。16 ビットリロードタイマが起動されると , 16 ビットリロードレジ
スタ (TMRLR) に設定した値が 16 ビットタイマレジスタ (TMR) にロードされ , TMR の
カウント動作が開始されます。16 ビットリロードタイマ起動後 , TIN 端子に入力され
た外部イベントクロックのエッジを検出して TMR のカウント動作が行われます。
• タイマ制御ステータスレジスタの動作モード選択ビット (TMCSR: MOD2 ∼ MOD0)
を設定することによって , 検出するエッジを立上りエッジ , 立下りエッジ , 両エッジ
から選択することができます。
<注意>
TIN 端子に入力されるクロックの "H" 幅および "L" 幅は , データシートの規格値を
参照してください。
図 8.5-10 イベントカウントモードのカウント動作 ( ワンショットモード )
TIN端子
リロードデータ
カウンタ
-1
リロードデータ
0000H FFFFH
-1
0000H FFFFH
データロード信号
UFビット
CNTEビット
TRGビット
T*
TOT端子
起動トリガ入力待ち
T :マシンサイクル
*:トリガ入力からリロードレジスタのデータをロードするまでに,1Tの時間がかかります。
図 8.5-11 イベントカウントモードのカウント動作 ( リロードモード )
TIN端子
リロードデータ
カウンタ
-1
0000H リロードデータ
-1
0000H リロードデータ
-1
0000H リロードデータ
-1
データロード信号
UFビット
CNTEビット
TRGビット
T*
TOT端子
T :マシンサイクル
*:トリガ入力からリロードレジスタのデータをロードするまでに,1Tの時間がかかります。
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第 8 章 16 ビットリロードタイマ
8.6 16 ビットリロードタイマの使用上の注意
8.6
MB90495G Series
16 ビットリロードタイマの使用上の注意
16 ビットリロードタイマを使用するときは , 次の点に注意してください。
■ 16 ビットリロードタイマの使用上の注意
● プログラムで設定する場合の注意
• 16 ビットリロードレジスタ (TMRLR) の設定は , タイマ動作を禁止 (TMCSR: CNTE=0)
してから行ってください。
• 16 ビットタイマレジスタ (TMR) のリードは , TMR のカウント動作中でも可能です
が , 必ずワード命令を使用してください。
• タイマ制御ステータスレジスタ (TMCSR) の CSL1, CSL0 ビットの変更は , タイマ動
作を禁止 (TMCSR: CNTE=0) してから行ってください。
● 割込みに関連する注意
• タイマ制御ステータスレジスタ (TMCSR) の UF ビットが "1" にセットされ , アンダ
フロー割込み出力が許可 (TMCSR: INTE=1) した状態では, 割込み処理から復帰でき
ません。UF ビットは必ずクリアしてください。ただし , EI2OS を使用した場合は ,
UF ビットは自動的にクリアされます。
• 16 ビットリロードタイマで EI2OS を使用する場合は , 割込み制御レジスタ (ICR) を
共有する周辺機能の割込みを禁止する必要があります。
326
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CM44-10114-7
第 8 章 16 ビットリロードタイマ
8.7 16 ビットリロードタイマのプログラム例
MB90495G Series
8.7
16 ビットリロードタイマのプログラム例
16 ビットリロードタイマの内部クロックモードとイベントカウントモードのプログ
ラム例を示します。
■ 内部クロックモードのプログラム例
● 処理仕様
• 16 ビットリロードタイマ 0 で , 25ms のインターバルタイマ割込みを発生します。
• リロードモードで使用し , 繰り返し割込みを発生させます。
• 外部トリガ入力は使用せず , ソフトウェアトリガで , タイマを起動します。
• EI2OS は使用しません。
• マシンクロック 16MHz, カウントクロック 2μs とします。
● コーディング例
ICR03
EQU
0000B3H
;16 ビットリロードタイマ用
; 割込み制御レジスタ
TMCSR0 EQU
000066H
; タイマコントロールステータスレジスタ
TMR0
EQU
003900H
;16 ビットタイマレジスタ
TMRLR0 EQU
003900H
;16 ビットリロードレジスタ
UF0
EQU
TMCSR0:2
; 割込み要求フラグビット
CNTE0
EQU
TMCSR0:1
; カウンタ動作許可ビット
TRG0
EQU
TMCSR0:0
; ソフトウェアトリガビット
;-------- メインプログラム -----------------------------------CODE
CSEG
;
; スタックポインタ (SP) などは
:
; 初期化済みとする
AND
CCR,#0BFH
; 割込み禁止
MOV
I:ICR03,#00H
; 割込みレベル 0 ( 最強 )
CLRB I:CNTE0
; カウンタを一時停止
MOVW I:TMRLR0,#30D3H ;25ms タイマのデータを設定
MOVW I:TMCSR0,#0000100000011011B
; インターバルタイマ動作 , クロック 2ms
; 外部トリガ禁止 , 外部出力禁止 ,
; リロードモード選択 , 割込み許可
; 割込みフラグクリア , カウントスタート
MOV
ILM,#07H
;PS 内 ILM をレベル 7 に設定
OR
CCR,#40H
; 割込み許可
LOOP:
・
ユーザ処理
・
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327
第 8 章 16 ビットリロードタイマ
8.7 16 ビットリロードタイマのプログラム例
BRA
LOOP
MB90495G Series
;
;--------- 割込みプログラム ----------------------------------WARI:
CLR
I:UF0
; 割込み要求フラグをクリア
・
・
ユーザ処理
・
・
; 割込みからの復帰
RETI
CODE
ENDS
;--------- ベクタ設定 ---------------------------------------VECT
CSEG ABS=0FFH
VECT
ORG
00FFB8H
DSL
WARI
ORG
DSL
00FFDCH
START
DB
00H
ENDS
END START
; 割込み #17(11H) にベクタを設定
; リセットベクタ設定
; シングルチップモードに設定
■ イベントカウントモードのプログラム例
● 処理仕様
• 16 ビットリロードタイマ 0 で , 外部イベント入力端子に入力される , パルスの立上
りエッジを 10,000 回カウントすると割込みを発生します。
• ワンショットモードで動作させます。
• 外部トリガ入力は , 立上りエッジを選択します。
• EI2OS は使用しません。
● コーディング例
ICR03
EQU
0000B3H ;16 ビットリロードタイマ用
; 割込み制御レジスタ
TMCSR0 EQU
000066H
; タイマコントロールステータスレジスタ
TMR0
EQU
003900H
;16 ビットタイマレジスタ
TMRLR0 EQU
003900H
;16 ビットリロードレジスタ
DDR2
EQU
000012H
; ポートデータレジスタ
UF0
EQU
TMCSR0:2
; 割込み要求フラグビット
CNTE0
EQU
TMCSR0:1
; カウンタ動作許可ビット
TRG0
EQU
TMCSR0:0
; ソフトウェアトリガビット
;--------- メインプログラム ----------------------------------CODE
CSEG
;
:
; スタックポインタ (SP) などは
; 初期化済みとする
328
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第 8 章 16 ビットリロードタイマ
8.7 16 ビットリロードタイマのプログラム例
MB90495G Series
AND
CCR,#0BFH
; 割込み禁止
MOV
I:ICR03,#00H
; 割込みレベル 0 ( 最強 )
MOV
I:DDR2,00H
;P20/TIN0 端子を入力に設定
CLRB
I:CNTE0
; カウンタを一時停止
MOVW
MOVW
I:TMRLR0,#2710H; リロード値 10,000 回の設定
I:TMCSR0,#0000110000001011B
; カウンタ動作 , 外部トリガ , 立上り
; エッジ , 外部出力禁止
; ワンショットモード選択 , 割込み許可
; 割込みフラグクリア , カウントスタート
MOV
ILM,#07H
;PS 内 ILM をレベル 7 に設定
OR
CCR,#40H
; 割込み許可
LOOP:
・
ユーザ処理
・
BRA
LOOP
;
;--------- 割込みプログラム ----------------------------------WARI:
CLR
I:UF0
; 割込み要求フラグをクリア
・
・
ユーザ処理
・
・
; 割込みからの復帰
RETI
CODE
ENDS
;--------- ベクタ設定 ---------------------------------------VECT CSEG ABS=0FFH
VECT
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; 割込み #17(11H) にベクタを設定
ORG
00FFB8H
DSL
WARI
ORG
DSL
00FFDCH
START
; リセットベクタ設定
DB
ENDS
END
00H
; シングルチップモードに設定
START
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329
第 8 章 16 ビットリロードタイマ
8.7 16 ビットリロードタイマのプログラム例
330
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第9章
時計タイマ
この章では , 時計タイマの機能と動作について説明
します。
9.1 時計タイマの概要
9.2 時計タイマのブロックダイヤグラム
9.3 時計タイマの構成
9.4 時計タイマの割込み
9.5 時計タイマの動作説明
9.6 時計タイマのプログラム例
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331
第 9 章 時計タイマ
9.1 時計タイマの概要
9.1
MB90495G Series
時計タイマの概要
時計タイマは , サブクロックに同期してカウントアップする 15 ビットのフリーラン
カウンタです。
• 8 種類のインターバル時間が選択でき , インターバル時間ごとに割込み要求を発生
できます。
• サブクロック発振安定待ち時間用タイマやウォッチドッグタイマに動作クロック
を供給します。
• クロック選択レジスタ (CKSCR) の設定に関わらず , 常にサブクロックをカウント
クロックとします。
■ インターバルタイマ機能
• 時計タイマは , インターバル時間選択ビット (WTC: WTC2 ∼ WTC0) で設定したイ
ンターバル時間に達すると , 時計タイマカウンタのインターバル時間に対応する
ビットがオーバフロー ( 桁上がり ) を起こし , オーバフローフラグビットがセット
(WTC: WTOF=1) されます。
• オーバフローの発生による割込みを許可に設定している場合は (WTC: WTIE=1) ,
オーバフローフラグビットがセットされると (WTC: WTOF=1) 割込み要求が発生し
ます。
• 時計タイマのインターバル時間は , 次の 8 種類から選択できます。時計タイマのイ
ンターバル時間を表 9.1-1 に示します。
表 9.1-1 時計タイマのインターバル時間
サブクロック周期
インターバル時間
28/SCLK (31.25ms)
29/SCLK (62.5ms)
210/SCLK (125ms)
211/SCLK (250ms)
SCLK (122μs)
212/SCLK (500ms)
213/SCLK (1.0s)
214/SCLK (2.0s)
215/SCLK (4.0s)
SCLK: サブクロック周波数
( ) 内はサブクロック 8.192kHz 動作時の算出例です。
332
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第 9 章 時計タイマ
9.1 時計タイマの概要
MB90495G Series
■ 供給するクロックの周期
時計タイマは , サブクロック発振安定待ち時間用のタイマと , ウォッチドッグタイマに
動作クロックを供給します。時計タイマから供給されるクロックの周期を , 表 9.1-2 に
示します。
表 9.1-2 時計タイマから供給されるクロック周期
クロック供給先
サブクロックの発振安定待ち時間用
クロック周期
214/SCLK (2.000s)
210/SCLK (125ms)
213/SCLK (1.000s)
ウォッチドッグタイマ
214/SCLK (2.000s)
215/SCLK (4.000s)
SCLK: サブクロック周波数
( ) 内はサブクロック 8.192kHz 動作時の算出例です。
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333
第 9 章 時計タイマ
9.2 時計タイマのブロックダイヤグラム
9.2
MB90495G Series
時計タイマのブロックダイヤグラム
時計タイマは , 以下のブロックで構成されています。
• 時計タイマカウンタ
• カウンタクリア回路
• インターバルタイマセレクタ
• 時計タイマ制御レジスタ (WTC)
■ 時計タイマのブロックダイヤグラム
図 9.2-1 時計タイマのブロックダイヤグラム
ウォッチドッグ
タイマへ
時計タイマカウンタ
SCLK
×21 ×22 ×23 ×24 ×25 ×26 ×27 ×28 ×29 ×210 ×211 ×212 ×213 ×214 ×215
OF OF OF
OF
OF
OF
パワーオンリセット
ハードウェアスタンバイ移行
ストップモード移行
カウンタ
クリア回路
OF
OF
サブクロック
発振安定待ち時間へ
インターバル
タイマセレクタ
時計タイマ割込み
OF :オーバフロー
SCLK:サブクロック
WDCS SCE WTIE WTOF WTR WTC2 WTC1 WTC0
時計タイマ制御レジスタ(WTC)
時計タイマの実際の割込み要求番号は次のとおりです。
割込み要求番号 : #28 (1CH)
● 時計タイマカウンタ
サブクロック (SCLK) をカウントクロックとする , 15 ビットのアップカウンタです。
● カウンタクリア回路
時計タイマカウンタをクリアする回路です。
334
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第 9 章 時計タイマ
9.2 時計タイマのブロックダイヤグラム
MB90495G Series
● インターバルタイマセレクタ
時計タイマ制御レジスタ (WTC) に設定されているインターバル時間を参照し , 時計タ
イマカウンタがインターバル時間の値に達した場合に , オーバフローフラグビットを
セットします。
● 時計タイマ制御レジスタ (WTC)
インターバル時間の選択 , 時計タイマカウンタのクリア , 割込みの許可または禁止 ,
オーバフロー ( 桁上がり ) の状態確認とオーバフローフラグビットのクリアを行いま
す。
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335
第 9 章 時計タイマ
9.3 時計タイマの構成
9.3
MB90495G Series
時計タイマの構成
時計タイマのレジスタと割込み要因を示します。
■ 時計タイマのレジスタ一覧と初期値の一覧
図 9.3-1 時計タイマのレジスタと初期値の一覧
bit
時計タイマ制御レジスタ(WTC)
7
6
5
4
3
2
1
0
1
×
0
0
1
0
0
0
×:不定
■ 時計タイマでの割込み要求の発生
• インターバル時間選択ビット (WTC: WTC2 ∼ WTC0) で設定したインターバル時間
に達した場合 , オーバフローフラグビット (WTC: WTOF) に "1" がセットされます。
• 時計タイマカウンタのオーバフロー ( 桁上がり ) による割込みを許可している場合
は (WTC: WTIE=1) , オーバフローフラグビットがセットされると (WTC: WTOF=1),
割込み要求が発生します。
336
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第 9 章 時計タイマ
9.3 時計タイマの構成
MB90495G Series
時計タイマ制御レジスタ (WTC)
9.3.1
時計タイマ制御レジスタ (WTC) の機能を以下に示します。
■ 時計タイマ制御レジスタ (WTC)
図 9.3-2 時計タイマ制御レジスタ (WTC)
7
6
R/W
R
5
4
3
2
1
0
リセット値
1X001000 B
R/W R/W R/W R/W R/W R/W
bit2 bit1 bit0
WTC2 WTC1 WTC0
インターバル時間選択ビット
8
0
0
0
2 /SCLK(31.25ms)
0
0
1
29/SCLK(62.5ms)
0
1
0
210/SCLK(125ms)
0
1
1
211/SCLK(250ms)
1
0
0
212/SCLK(500ms)
1
0
1
213/SCLK(1.0s)
1
1
0
214/SCLK(2.0s)
1
1
1
215/SCLK(4.0s)
bit3
WTR
0
1
時計タイマクリアビット
リードした場合
ライトした場合
ー
時計タイマカウンタのクリア
常に"1"が読み出されます。 影響なし
bit4
WTOF
オーバフローフラグビット
リードした場合
ライトした場合
0
設定したインターバル時間に
WTOFビットのクリア
対応するビットのオーバフローなし
1
設定したインターバル時間に
影響なし
対応するビットのオーバフローあり
bit5
WTIE
0
1
bit6
SCE
0
1
オーバフロー割込許可ビット
割込要求の禁止
割込要求の許可
発振安定待ち時間終了ビット
発振安定待ち状態
発振安定待ち時間終了
bit7
WDCS
ウォッチドッグクロック選択ビット
(ウォッチドッグタイマの入力クロック)
R/W :リード・ライト可能
メインまたはPLLクロックモードの場合 サブクロックモードの場合
R
:リードオンリー
0
時計タイマ
"0"を設定してください。
X
:不定
1
タイムベースタイマ
SCLK:サブクロック
:リセット値
( )内はサブクロック8.192kHz動作時の算出例です。
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337
第 9 章 時計タイマ
9.3 時計タイマの構成
MB90495G Series
表 9.3-1 時計タイマ制御レジスタ (WTC) の機能 (1 / 2)
ビット名
機 能
bit2
∼
bit0
WTC2, WTC1, WTC0:
インターバル時間選択
ビット
時計タイマのインターバル時間を設定します。
• WTC2 ∼ WTC0 ビットで設定したインターバル時間に
達すると , 時計タイマカウンタの対応するビットが
オーバフロー ( 桁上がり ) を起こし , オーバフローフ
ラグビットがセット (WTC:WTOF=1) されます。
• WTC2 ∼ WTC0 を設定する場合は , WTOF ビットを同
時に "0" に設定してください。
bit3
WTR:
時計タイマクリアビッ
ト
時計タイマカウンタをクリアします。
"0" に設定した場合 : 時計タイマカウンタが "0000H" にク
bit4
WTOF:
オーバフローフラグ
ビット
リアされます。
"1" に設定した場合 : 影響しません。
リードした場合 : 常に "1" が読み出されます。
時計タイマのカウンタ値が , インターバル時間選択ビット
で設定した値に達した場合に , "1" にセットされます。
割込み要求を許可に設定している場合は (WTIE=1) , オー
バフロー ( 桁上がり ) が発生すると (WTOF=1) , 割込み要
求が発生します。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 影響しません。
• オーバフローフラグビットが "1" にセットされるのは ,
インターバル時間選択ビット (WTC2 ∼ WTC0) で設定
したインターバル時間に対応する , 時計タイマカウン
タのビットのオーバフロー ( 桁上がり ) が生じた場合
です。
( 注意事項 )
WTOF ビットをクリアするには , 割込みを禁止
(WTIE=0) するか , プロセッサステータス (PS) の
ILM ビットを使用して割込みをマスクしてくださ
い。
時計タイマの割込み (WTC:WTIE=1) の有効 , およ
び割込みフラグのクリア (WTC:WTOF=0) を同時
に行わないでください。
bit5
bit6
338
WTIE:
オーバフロー割込み許
可ビット
時計タイマカウンタのオーバフロー ( 桁上がり ) による割
込み要求の発生を許可または禁止します。
SCE:
発振安定待ち時間終了
ビット
サブクロックの発振安定待ち時間が終了したことを示し
ます。
"0" にクリアされた場合 : 発振安定待ち状態であることを
示します。
"1" にセットされた場合 : 発振安定待ち時間が終了したこ
とを示します。
• サブクロック発振安定待ち時間は , 214/SCLK 固定
(SCLK: サブクロック周波数 ) です。
"0" に設定した場合 : オーバフローが発生した場合でも
(WTOF=1) , 割込み要求は発生しませ
ん。
"1" に設定した場合 : オーバフローが発生した場合に
(WTOF=1) , 割込み要求が発生します。
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第 9 章 時計タイマ
9.3 時計タイマの構成
MB90495G Series
表 9.3-1 時計タイマ制御レジスタ (WTC) の機能 (2 / 2)
ビット名
bit7
CM44-10114-7
WDCS:
ウォッチドッグクロッ
ク選択ビット
機 能
ウォッチドッグタイマの動作クロックを選択します。
<メインクロックモードまたは PLL クロックモードの場
合>
"0" に設定した場合 : 時計タイマの出力をウォッチドッグ
タイマの動作クロックにします。
"1" に設定した場合 : タイムベースタイマの出力をウォッ
チドッグタイマの動作クロックにし
ます。
<サブクロックモードの場合>
必ず "0" に設定して , 時計タイマの出力を選択してくださ
い。"1" に設定した状態で , サブクロックモード移行した
場合 , ウォッチドッグタイマは停止します。
<注記>
時計タイマとタイムベースタイマは非同期に動作して
いるため , WDCS ビットを "0" → "1" に変更した場合
には , ウォッチドッグタイマが進む可能性がありま
す。変更の前後で , ウォッチドッグタイマをクリアす
る必要があります。
FUJITSU SEMICONDUCTOR LIMITED
339
第 9 章 時計タイマ
9.4 時計タイマの割込み
9.4
MB90495G Series
時計タイマの割込み
時計タイマの割込みを許可している場合は , インターバル時間に達すると , オーバフ
ローフラグビットが "1" にセットされ , 割込み要求が発生します。
■ 時計タイマの割込み
時計タイマの割込み制御ビットと割込み要因を , 表 9.4-1 に示します。
表 9.4-1 時計タイマの割込み制御ビット
時計タイマ
割込み要因
時計タイマカウンタのインターバル時間
割込み要求フラグビット
WTC: WTOF ( オーバフローフラグビット )
割込み要因許可ビット
WTC: WTIE
• 時計タイマ制御レジスタ (WTC) のインターバル時間選択ビット (WTC2 ∼ WTC0)
で設定した値に達した場合に , WTC のオーバフローフラグビットに "1" がセットさ
れます。(WTC: WTOF=1)
• 時計タイマでの割込みを許可に設定している場合は (WTC: WTIE=1) , オーバフロー
フラグビットがセット (WTC: WTOF=1) されると , 割込み要求が発生します。
• 割込み処理で WTOF ビットに "0" を設定し , 割込み要求を解除してください。
■ 時計タイマの割込みと EI2OS 機能
• 時計タイマは , 拡張インテリジェント I/O サービス (EI2OS) 機能に対応していませ
ん。
• 割込み番号 , 割込み制御レジスタ , 割込みベクタアドレスについては ,「3.5 割込み」
を参照してください。
340
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第 9 章 時計タイマ
9.5 時計タイマの動作説明
MB90495G Series
時計タイマの動作説明
9.5
時計タイマは , インターバルタイマまたはサブクロック発振安定待ち時間用タイマ
として動作します。また , ウォッチドッグタイマに動作クロックを供給します。
■ 時計タイマカウンタ
時計タイマカウンタは , サブクロック (SCLK) が動作している限り , サブクロックに同
期してカウントアップを続けます。
● 時計タイマカウンタのクリア
次の場合は , 時計タイマカウンタが "0000H" にクリアされます。
• パワーオンリセット
• ストップモードへの遷移
• 時計タイマ制御レジスタ (WTC) の時計タイマクリアビット (WTR) に "0" を設定
<注意>
時計タイマカウンタのクリアが発生した場合 , 時計タイマカウンタの出力を使用し
ている , ウォッチドッグタイマとインターバルタイマ割込みは , 動作に影響を受け
ます。
時計タイマ制御レジスタ (WTC) の時計タイマクリアビット (WTR) に "0" を設定し
て時計タイマをクリアする場合は , WTC のオーバフロー割込み許可ビット (WTIE)
に "0" を設定し , 時計タイマの割込みを禁止した状態で行ってください。また , 割込
みを許可する前に , WTC のオーバフローフラグビット (WTOF) への "0" 設定による
割込み要求のクリアを行ってください。
■ インターバルタイマ機能
インターバル時間ごとに割込みを発生させて , インターバルタイマとして使用できま
す。
● インターバルタイマとして使用する場合の設定
時計タイマをインターバルタイマとして動作させるには , 図 9.5-1 の設定が必要です。
図 9.5-1 時計タイマの設定
bit7
WTC
6
5
4
3
2
1
bit0
WDCS SCE WTIE WTOF WTR WTC2 WTC1 WTC0
×
×
◎
◎
◎
◎
◎
◎
◎ :使用ビット
× :使用しないビット
• 時計タイマ制御レジスタ (WTC) のインターバル時間選択ビット (WTC1, WTC0) で
設定した値に達した場合に , WTC のオーバフローフラグビットに "1" がセットされ
ます。(WTC: WTOF=1)
• 時計タイマカウンタのオーバフローによる割込みを許可している場合は (WTC:
WTIE=1) , オーバフローフラグビットがセットされると (WTC: WTOF=1) , 割込み要
求が発生します。
• オーバフローフラグビット (WTC: WTOF) は , 最後に時計タイマがクリアされたタ
イミングを起点に , インターバル時間に達した時点で , セットされます。
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341
第 9 章 時計タイマ
9.5 時計タイマの動作説明
MB90495G Series
● オーバフローフラグビット (WTC: WTOF) のクリア
ストップモードに遷移した場合 , 時計タイマはサブクロック発振安定待ち時間用タイ
マとして使用されるため , モードの遷移と同時に WTOF がクリアされます。
<注意>
オーバフロー割込み要求フラグビット (WTC:WTOF) をクリアするには , 割込み処理
時に時計タイマのオーバフロー割込みを禁止 (WTC:WIE=0) にするか , プロセッサ
ステータス (PS) の ILM ビットを使用して割込みをマスクしてください。
時計タイマの割込み (WTC:WTIE=1) の有効 , および割込みフラグのクリア
(WTC:WTOF=0) を同時に行わないでください。
■ ウォッチドッグタイマの動作クロックの設定
時計タイマ制御レジスタ (WTC) のウォッチドッグクロック選択ビット (WDCS) に
よって , ウォッチドッグタイマのクロック入力ソースを設定できます。
マシンクロックとしてサブクロックを使用する場合は , 必ず WDCS ビットを "0" に設
定して , 時計タイマの出力を選択してください。WDCS ビットを "1" に設定した状態で ,
サブクロックモードへ移行した場合 , ウォッチドッグタイマは停止します。
■ サブクロックの発振安定待ち時間用タイマ
パワーオンリセット , ストップモードから復帰した場合には , 時計タイマはサブクロッ
ク発振安定待ち用タイマとして機能します。
• サブクロック発振安定待ち時間は, 214/SCLK (SCLK: サブクロック) に固定されてい
ます。
342
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第 9 章 時計タイマ
9.6 時計タイマのプログラム例
MB90495G Series
9.6
時計タイマのプログラム例
時計タイマのプログラム例を示します。
■ 時計タイマのプログラム例
● 処理仕様
213/SCLK (SCLK: サブクロック ) のインターバル割込みを繰り返し発生します。このと
きのインターバル時間は , 約 1.0s ( サブクロック 8.192kHz 動作の場合 ) となります。
● コーディング例
ICR07
EQU
0000B7H
; 割込み制御レジスタ
WTC
EQU
0000AAH
; 時計タイマ制御レジスタ
WTOF
;
EQU
WTC:4
; オーバフローフラグビット
;--------- メインプログラム ------------------------------------CODE
CSEG
START:
; スタックポインタ (SP) などは
;
; 初期化済みとする
AND
CCR,#0BFH
; 割込み禁止
MOV
I:ICR07,#00H
; 割込みレベル 0 ( 最強 )
MOV
I:WTC,#10100101B
; 割込み許可 ,
; オーバフローフラグクリア
; 時計タイマカウンタクリア ,
;213/SCLK ( 約 1.0s)
MOV
ILM,#07H
;PS 内 ILM をレベル 7 に設定
OR
CCR,#40H
; 割込み許可
LOOP:
・
ユーザ処理
・
BRA
LOOP
;--------- 割込みプログラム ------------------------------------WARI:
CLRB
I:WTOF
; オーバフローフラグをクリア
・
ユーザ処理
・
CODE
RETI
ENDS
; 割込み処理からの復帰
;--------- ベクタ設定 -----------------------------------------VECT
CSEG ABS=0FFH
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343
第 9 章 時計タイマ
9.6 時計タイマのプログラム例
MB90495G Series
; 割込み番号 #28 (1CH) にベクタ設
ORG
00FF8CH
DSL
WARI
ORG
DSL
00FFDCH
START
; リセットベクタ設定
DB
ENDS
END
00H
; シングルチップモードに設定
定
VECT
344
START
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第 10 章
8/16 ビット PPG タイマ
この章では , 8/16 ビット PPG タイマの機能と動作
について説明します。
10.1 8/16 ビット PPG タイマの概要
10.2 8/16 ビット PPG タイマのブロックダイヤグラム
10.3 8/16 ビット PPG タイマの構成
10.4 8/16 ビット PPG タイマの割込み
10.5 8/16 ビット PPG タイマの動作説明
10.6 8/16 ビット PPG タイマ使用上の注意
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345
第 10 章 8/16 ビット PPG タイマ
10.1 8/16 ビット PPG タイマの概要
10.1
MB90495G Series
8/16 ビット PPG タイマの概要
8/16 ビット PPG タイマは , 任意の周期およびデューティ比のパルス出力が可能な 2
チャネルのリロードタイマモジュール (PPG0, PPG1) です。2 チャネルのモジュー
ルの組合せにより , 以下の動作が可能です。
• 8 ビット PPG 出力 2ch 独立動作モード
• 16 ビット PPG 出力動作モード
• 8+8 ビット PPG 出力動作モード
MB90495G シリーズでは , 2 つの 8/16 ビット PPG タイマを内蔵しています。ここ
では , PPG0/1 の機能について説明します。PPG2/3 は PPG0/1 と同一機能です。
■ 8/16 ビット PPG タイマの機能
8/16 ビット PPG タイマは , 4 つの 8 ビットリロードレジスタ (PRLH0/PRLL0, PRLH1/
PRLL1) と , 2 つの PPG ダウンカウンタ (PCNT0, PCNT1) で構成されています。
• 出力パルスの "H" 幅 , "L" 幅を個別に設定できるので , 出力パルスの周期とデュー
ティ比を任意に設定できます。
• カウントクロックは , 6 種類の内部クロックから選択できます。
• インターバル時間ごとに割込み要求を発生させて , インターバルタイマとして使用
できます。
• 外付回路によって D/A コンバータとして使用することができます。
346
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第 10 章 8/16 ビット PPG タイマ
10.1 8/16 ビット PPG タイマの概要
MB90495G Series
■ 8/16 ビット PPG タイマの動作モード
● 8 ビット PPG 出力 2ch 独立動作モード
2 チャネルのモジュール (PPG0, PPG1) をそれぞれ独立した 8 ビット PPG タイマとして
動作させます。
8 ビット PPG 出力 2ch 独立動作モードのインターバル時間を表 10.1-1 に示します。
表 10.1-1 8 ビット PPG 出力 2ch 独立動作モードのインターバル時間
PPG0, PPG1
カウントクロック周期
インターバル時間
出力パルス時間
1/φ (62.5ns)
1/φ ∼ 28/φ
2/φ ∼ 29/φ
2/φ (125ns)
2/φ ∼ 29/φ
22/φ ∼ 210/φ
22/φ (250ns)
22/φ ∼ 210/φ
23/φ ∼ 211/φ
23/φ (500ns)
23/φ ∼ 211/φ
24/φ ∼ 212/φ
24/φ (1μs)
24/φ ∼ 212/φ
25/φ ∼ 213/φ
29/HCLK (128μs)
29/HCLK ∼ 217/HCLK
210/HCLK ∼ 218/HCLK
HCLK: 発振クロック
φ : マシンクロック周波数
( ) 内は HCLK=4MHz, φ=16MHz で動作した場合の値
● 16 ビット PPG 出力動作モード
2 チャネルのモジュール (PPG0, PPG1) を連結して , 16 ビット 1 チャネル PPG タイマと
して動作させます。
16 ビット PPG 出力動作モードのインターバル時間を表 10.1-2 に示します。
表 10.1-2 16 ビット PPG 出力動作モードのインターバル時間
カウントクロック周期
インターバル時間
出力パルス時間
1/φ (62.5ns)
1/φ ∼ 216/φ
2/φ ∼ 217/φ
2/φ (125ns)
2/φ ∼ 217/φ
22/φ ∼ 218/φ
22/φ (250ns)
22/φ ∼ 218/φ
23/φ ∼ 219/φ
23/φ (500ns)
23/φ ∼ 219/φ
24/φ ∼ 220/φ
24/φ (1μs)
24/φ ∼ 220/φ
25/φ ∼ 221/φ
29/HCLK (128μs)
29/HCLK ∼ 225/HCLK
210/HCLK ∼ 226/HCLK
HCLK: 発振クロック
φ : マシンクロック周波数
( ) 内は HCLK=4MHz, φ=16MHz で動作した場合の値
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347
第 10 章 8/16 ビット PPG タイマ
10.1 8/16 ビット PPG タイマの概要
MB90495G Series
● 8+8PPG 出力動作モード
2 チャネルのモジュールのうち , PPG0 を 8 ビットプリスケーラとして動作させ , PPG0
のアンダフロー出力を PPG1 のカウントクロックとして入力して動作させます。
8+8 ビット PPG 出力動作モードのインターバル時間を表 10.1-3 に示します。
表 10.1-3 8+8 ビット PPG 出力動作モードのインターバル時間
PPG0
カウント
クロック周期
PPG1
インターバル
時間
出力パルス時間
インターバル
時間
出力パルス時間
1/φ (62.5ns)
1/φ ∼ 28/φ
2/φ ∼ 29/φ
1/φ ∼ 216/φ
2/φ ∼ 217/φ
2/φ (125ns)
2/φ ∼ 29/φ
22/φ ∼ 210/φ
2/φ ∼ 217/φ
22/φ ∼ 218/φ
22/φ (250ns)
22/φ ∼ 210/φ
23/φ ∼ 211/φ
22/φ ∼ 218/φ
23/φ ∼ 219/φ
23/φ (500ns)
23/φ ∼ 211/φ
24/φ ∼ 212/φ
23/φ ∼ 219/φ
24/φ ∼ 220/φ
24/φ (1μs)
24/φ ∼ 212/φ
25/φ ∼ 213/φ
24/φ ∼ 220/φ
25/φ ∼ 221/φ
29/HCLK
(128μs)
29/HCLK ∼
217/HCLK
210/HCLK ∼
218/HCLK
29/HCLK ∼
225/HCLK
210/HCLK ∼
226/HCLK
HCLK: 発振クロック
φ : マシンクロック周波数
( ) 内は HCLK=4MHz, φ =16MHz で動作した場合の値
348
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第 10 章 8/16 ビット PPG タイマ
10.2 8/16 ビット PPG タイマのブロックダイヤグラム
MB90495G Series
10.2
8/16 ビット PPG タイマのブロックダイヤグラム
MB90495G シリーズでは , 2 つの 8/16 ビット PPG タイマ ( 各 2 チャネル ) を内蔵
しています。
1 つの 8/16 ビット PPG タイマは , 2 チャネルの 8 ビット PPG タイマで構成されて
います。
ここでは , 8/16 ビット PPG タイマ 0, および 8/16 ビット PPG タイマ 1 のブロック
ダイヤグラムを示します。PPG2 は PPG0 と , PPG3 は PPG1 と同機能です。
■ PPG タイマのチャネルと PPG 端子
MB90495G シリーズの 8/16 ビット PPG タイマのチャネルと PPG 端子の関係を , 図 10.21 に示します。
図 10.2-1 PPG タイマのチャネルと PPG 端子
端子
PPG0/1
PPG0出力端子
端子
PPG1出力端子
端子
PPG2/3
PPG2出力端子
端子
PPG3出力端子
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349
第 10 章 8/16 ビット PPG タイマ
10.2 8/16 ビット PPG タイマのブロックダイヤグラム
10.2.1
MB90495G Series
8/16 ビット PPG タイマ 0 のブロックダイヤグラム
8/16 ビット PPG タイマ 0 は , 以下のブロックで構成されています。
■ 8/16 ビット PPG タイマ 0 のブロックダイヤグラム
図 10.2-2 8/16 ビット PPG タイマ 0 のブロックダイヤグラム
"H"レベル側データバス
"L"レベル側データバス
PPG0リロード
レジスタ
PRLH0
("H"レベル側)
PPG0動作モード制御レジスタ(PPGC0)
PRLL0
("L"レベル側)
PEN0
ー
PE0 PIE0 PUF0
PPG0テンポラリ
バッファ0(PRLBH0)
ー
ー
割込
要求出力*
R
S
Q
2
リロードレジスタ
L/Hセレクタ
カウント開始値
予約
セレクト信号
リロード
クリア
パルスセレクタ
動作モード制御信号
PPG1アンダフロー
PPG0アンダフロー
(PPG1へ)
PPG0ダウンカウンタ アンダフロー
(PCNT0)
CLK
PPG0
出力ラッチ
反転
端子
PPG0
PPG出力制御回路
タイムベースタイマ出力
(512/HCLK)
周辺クロック(1/φ)
周辺クロック(2/φ)
周辺クロック(4/φ)
周辺クロック(8/φ)
周辺クロック(16/φ)
カウント
クロック
セレクタ
3
セレクト信号
PCS2 PCS1 PCS0 PCM2 PCM1 PCM0 ー
ー
:未定義
-
PPG0/1カウントクロック選択レジスタ(PPG01)
予約 :予約ビット
HCLK:発振クロック周波数
:マシンクロック周波数
φ
*
:8/16ビットPPGタイマ0の割込出力は,PPGタイマ1の割込要求出力とのOR回路によって
1つの割込みに統合されています。
350
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第 10 章 8/16 ビット PPG タイマ
10.2 8/16 ビット PPG タイマのブロックダイヤグラム
MB90495G Series
● ブロックダイヤグラム中の端子などの詳細
8/16 ビット PPG タイマの実際の端子名および割込み要求番号を表 10.2-1 に示します。
表 10.2-1 ブロックダイヤグラムの端子および割込み要求番号
チャネル
出力端子
PPG0
P14/PPG0
PPG1
P15/PPG1
PPG2
P16/PPG2
PPG3
P17/PPG3
割込み要求番号
#22 (16H)
#26 (1AH)
● PPG 動作モード制御レジスタ 0 (PPGC0)
8/16 ビット PPG タイマの動作 , 端子出力 , アンダフロー割込みを許可または禁止しま
す。また , アンダフローの発生を示します。
● PPG0/1 カウントクロック選択レジスタ (PPG01)
8/16 ビット PPG タイマのカウントクロックを設定します。
● PPG0 リロードレジスタ (PRLH0, PRLL0)
出力パルスの "H" 幅 , "L" 幅を設定します。PPG0 リロードレジスタに設定した値は , 8/
16ビットPPGタイマが起動するとPPG0ダウンカウンタ (PCNT0) にリロードされます。
● PPG0 ダウンカウンタ (PCNT0)
PPG0 リロードレジスタ (PRLH0, PRLL0) の設定値を交互にリロードしてカウントダウ
ンする , 8 ビットのダウンカウンタです。アンダフローが発生すると , 端子出力を反転
します。2 チャネルの PPG ダウンカウンタ (PPG0, PPG1) を連結して , 1 チャネルの 16
ビット PPG ダウンカウンタとして使用することもできます。
● PPG0 テンポラリバッファ (PRLBH0)
PPG リロードレジスタ (PRLH0, PRLL0) への書込みのタイミングによって起こる出力
パルス幅のズレを防止するバッファです。PRLH0 の値を一時的に記憶し , PRLL0 への
書込みのタイミングに同期させて PRLH0 の設定値を有効にします。
● リロードレジスタ L/H セレクタ
"L" 側および "H" 側のリロードレジスタ (PRLL0, PRLH0) のどちらを PPG0 ダウンカウ
ンタにリロードするか , 現在の端子出力レベルを検出して選択します。
● カウントクロックセレクタ
5 種類のマシンクロックの分周クロック , またはタイムベースタイマの分周クロックか
ら , PPG ダウンカウンタ 0 に入力するカウントクロックを選択します。
● PPG 出力制御回路
端子出力レベル , およびアンダフロー発生による出力反転を行います。
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351
第 10 章 8/16 ビット PPG タイマ
10.2 8/16 ビット PPG タイマのブロックダイヤグラム
10.2.2
MB90495G Series
8/16 ビット PPG タイマ 1 のブロックダイヤグラム
8/16 ビット PPG タイマ 1 は , 以下のブロックで構成されています。
■ 8/16 ビット PPG タイマ 1 のブロックダイヤグラム
図 10.2-3 8/16 ビット PPG タイマ 1 のブロックダイヤグラム
"H"側データバス
"L"側データバス
PPG1リロード
レジスタ
PPG1動作モード制御レジスタ
(PPGC1)
PRLH1
("H"側)
PRLL1
("L"側)
ー
PEN1
PE1 PIE1 PUF1 MD1 MD0 予約
2
動作モード
制御信号
S
リロードセレクタ
L/Hセレクタ
カウント開始値
Q
セレクト信号
リロード
クリア
アンダ
PPG1ダウンカウンタ フロー
(PCNT1)
PPG1アンダフロー
(PPG0へ)
割込
要求出力*
R
PPG1テンポラリ
バッファ(PRLBH1)
反転
PPG1
出力ラッチ
端子
PPG1
CLK
PPG出力制御回路
MD0
PPG0アンダフロー
(PPG0より) タイムベースタイマ出力
(512/HCLK)
周辺クロック(1/φ)
周辺クロック(2/φ)
周辺クロック(4/φ)
周辺クロック(8/φ)
周辺クロック(16/φ)
カウント
クロック 3
セレクタ セレクト信号
PCS2 PCS1 PCS0 PCM2 PCM1 PCM0 ー
ー
:未定義
-
PPG0/1カウントクロック選択レジスタ(PPG01)
予約 :予約ビット
HCLK:発振クロック周波数
:マシンクロック周波数
φ
*
:8/16ビットPPGタイマ1の割込出力は,PPGタイマ0の割込要求出力とのOR回路によって
1つの割込みに統合されています。
352
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第 10 章 8/16 ビット PPG タイマ
10.2 8/16 ビット PPG タイマのブロックダイヤグラム
MB90495G Series
● ブロックダイヤグラム中の端子などの詳細
8/16 ビット PPG タイマの実際の端子名および割込み要求番号を表 10.2-2 に示します。
表 10.2-2 ブロックダイヤグラムの端子および割込み要求番号
チャネル
出力端子
PPG0
P14/PPG0
PPG1
P15/PPG1
PPG2
P16/PPG2
PPG3
P17/PPG3
割込み要求番号
#22 (16H)
#26 (1AH)
● PPG 動作モード制御レジスタ 1 (PPGC1)
8/16 ビット PPG タイマの動作モードを設定します。8/16 ビット PPG タイマ 1 の動作 ,
端子出力 , アンダフロー割込みを許可または禁止します。また , アンダフローの発生を
示します。
● PPG2/3 カウントクロック選択レジスタ (PPG23)
8/16 ビット PPG タイマのカウントクロックを設定します。
● PPG1 リロードレジスタ (PRLH1, PRLL1)
出力パルスの "H" 幅 , "L" 幅を設定します。PPG1 リロードレジスタに設定した値は , 8/
16 ビット PPG タイマ 1 が起動すると PPG1 ダウンカウンタ (PCNT1) にリロードされま
す。
● PPG1 ダウンカウンタ (PCNT1)
PPG1 リロードレジスタ (PRLH1, PRLL1) の設定値を交互にリロードしてカウントダウ
ンする , 8 ビットのダウンカウンタです。アンダフローが発生すると , 端子出力を反転
します。2 チャネルの PPG ダウンカウンタ (PPG0, PPG1) を連結して , 1 チャネルの 16
ビット PPG ダウンカウンタとして使用することもできます。
● PPG1 テンポラリバッファ (PRLBH1)
PPG リロードレジスタ (PRLH1, PRLL1) への書込みのタイミングによって起こる出力
パルス幅のズレを防止するバッファです。PRLH1 の値を一時的に記憶し , PRLL1 への
書込みのタイミングに同期させて PRLH1 の設定値を有効にします。
● リロードレジスタ L/H セレクタ
"L" 側および "H" 側のリロードレジスタ (PRLL1, PRLH1) のどちらを PPG1 ダウンカウ
ンタにリロードするか , 現在の端子出力レベルを検出して選択します。
● カウントクロックセレクタ
5 種類のマシンクロックの分周クロック , またはタイムベースタイマの分周クロックか
ら , PPG1 ダウンカウンタに入力するカウントクロックを選択します。
● PPG 出力制御回路
端子出力レベル , およびアンダフロー発生による出力反転を行います。
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353
第 10 章 8/16 ビット PPG タイマ
10.3 8/16 ビット PPG タイマの構成
10.3
MB90495G Series
8/16 ビット PPG タイマの構成
8/16 ビット PPG タイマの端子 , レジスタ , 割込み要因を示します。
■ 8/16 ビット PPG タイマの端子
8/16 ビット PPG タイマの端子は , 汎用入出力ポートと兼用です。端子の機能 , 8/16 ビッ
ト PPG タイマを使用する場合の設定を表 10.3-1 に示します。
表 10.3-1 8/16 ビット PPG タイマの端子
チャネル
端子名
端子機能
8/16 ビット PPG タイマを
使用した場合の設定
PPG0
PPG0 出力端子
汎用入出力ポート /
PPG0 出力端子 /
外部バス端子
PPG0 端子出力許可
(PPGC0: PE0=1)
PPG1
PPG1 出力端子
汎用入出力ポート /
PPG1 出力端子 /
外部バス端子
PPG1 端子出力許可
(PPGC1: PE1=1)
PPG2
PPG2 出力端子
汎用入出力ポート /
PPG2 出力端子 /
外部バス端子
PPG2 端子出力許可
(PPGC2: PE0=1)
PPG3
PPG3 出力端子
汎用入出力ポート /
PPG3 出力端子 /
外部バス端子
PPG3 端子出力許可
(PPGC3: PE1=1)
■ 8/16 ビット PPG タイマの端子のブロックダイヤグラム
<参照>
354
端子のブロックダイヤグラムは , 「第 4 章 I/O ポート」を参照してください。
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第 10 章 8/16 ビット PPG タイマ
10.3 8/16 ビット PPG タイマの構成
MB90495G Series
■ 8/16 ビット PPG タイマのレジスタと初期値の一覧
図 10.3-1 8/16 ビット PPG タイマのレジスタと初期値の一覧
bit
PPG0動作モード制御レジスタ:H
(PPGC1)
bit
PPG0動作モード制御レジスタ:L
(PPGC0)
bit
PPG0/1カウントクロック選択レジスタ
(PPG01)
bit
PPG0リロードレジスタ:H(PRLH0)
bit
PPG0リロードレジスタ:L(PRLL0)
bit
PPG1リロードレジスタ:H(PRLH1)
bit
PPG1リロードレジスタ:L(PRLL1)
15
14
13
12
11
10
9
8
0
ー
0
0
0
0
0
1
7
6
5
4
3
2
1
0
0
ー
0
0
0
ー
ー
1
7
6
5
4
3
2
1
0
0
0
0
0
0
0
×
×
15
14
13
12
11
10
9
8
×
×
×
×
×
×
×
×
7
6
5
4
3
2
1
0
×
×
×
×
×
×
×
×
15
14
13
12
11
10
9
8
×
×
×
×
×
×
×
×
7
6
5
4
3
2
1
0
×
×
×
×
×
×
×
×
× :不定
■ 8/16 ビット PPG タイマでの割込みの発生
8/16 ビット PPG タイマでは , アンダフローが発生すると , PPG 動作モード制御レジス
タのアンダフロー発生フラグビット (PPGC0: PUF0, PPGC1: PUF1) に "1" がセットされ
ます。アンダフローが発生したチャネルのアンダフロー割込みが許可されている場合
は (PPGC0: PIE0=1, PPGC1: PIE1=1) , 割込みコントローラにアンダフロー割込み要求
が発生します。
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355
第 10 章 8/16 ビット PPG タイマ
10.3 8/16 ビット PPG タイマの構成
MB90495G Series
PPG0 動作モード制御レジスタ (PPGC0)
10.3.1
PPG0 動作モード制御レジスタでは , 次の設定ができます。
• 8/16 ビット PPG タイマの動作の許可または禁止
• 端子機能の切換え ( パルス出力の許可または禁止 )
• アンダフロー割込みの許可または禁止
• アンダフロー発生による割込み要求フラグの設定
■ PPG0 動作モード制御レジスタ (PPGC0)
図 10.3-2 PPG0 動作モード制御レジスタ (PPGC0)
7
6
5
4
3
2
1
0
リセット値
0X000XX1B
R/W - R/W R/W R/W -
-
W
bit0
予約
1
予約ビット
必ず"1"に設定してください
bit3
PUF0
0
1
アンダフロー発生フラグビット
リードした場合
アンダフローなし
アンダフローあり
ライトした場合
PUF0ビットのクリア
影響なし
bit4
PIE0
アンダフロー割込許可ビット
0
割込要求の禁止
1
割込要求の許可
bit5
PE0
0
1
R/W :リード ・ライト 可能
X
:不定
ー :未定義
:リセット値
356
PPG0端子出力許可ビット
汎用入出力ポート(パルス出力禁止)
PPG0出力(パルス出力許可)
bit7
PEN0
PPG0動作許可ビット
カウント動作禁止("L"レベル出力保持)
0
カウント動作許可
1
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第 10 章 8/16 ビット PPG タイマ
10.3 8/16 ビット PPG タイマの構成
MB90495G Series
表 10.3-2 PPG0 動作モード制御レジスタ (PPGC0) の機能
ビット名
機 能
bit0
予約 : 予約ビット
必ず "1" に設定してください。
bit1
bit2
未定義ビット
リードした場合 : 値は不定です。
ライトした場合 : 影響しません。
bit3
PUF0:
アンダフロー発生フラ
グビット
8 ビット PPG 出力 2ch 独立動作モード , 8+8 ビット PPG
出力動作モードの場合 :
PPG0 ダウンカウンタの値が "00H" から "FFH" にカウント
ダウンするとアンダフローが発生します (PUF0=1) 。
16 ビット PPG 出力動作モードの場合 :
PPG0+PPG1 ダウンカウンタの値が "0000H" から "FFFFH"
にカウントダウンするとアンダフローが発生します
(PUF0=1) 。
• アンダフロー割込みを許可している場合に (PIE0=1) , ア
ンダフローが発生すると (PUF0=1) , 割込み要求が発生
します。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 影響しません。
リードモディファイライト系の命令でリードした場合 :
"1" が読み出されます。
CM44-10114-7
bit4
PIE0:
アンダフロー割込み許
可ビット
割込みを許可または禁止します。
"0" に設定した場合 : アンダフローが発生しても
(PUF0=1) 割込み要求は発生しませ
ん。
"1" に設定した場合 : アンダフローが発生すると
(PUF0=1) 割込み要求が発生します。
bit5
PE0:
PPG0 端子出力許可
ビット
PPG0 端子の機能を切り換え , パルス出力を許可または禁
止します。
"0" に設定した場合 : 汎用入出力ポートとして機能しま
す。パルス出力は禁止されます。
"1" に設定した場合 : PPG0 出力端子として機能します。
パルス出力は許可されます。
bit6
未定義ビット
リードした場合 : 値は不定です。
ライトした場合 : 影響しません。
bit7
PEN0:
PPG0 動作許可ビット
8/16 ビット PPG タイマ 0 のカウント動作を許可または禁
止します。
"0" に設定した場合 : カウント動作は禁止されます。
"1" に設定した場合 : カウント動作は許可されます。
• カウント動作を禁止した場合は (PEN0=0) , "L" レベル
の出力が保持されます。
FUJITSU SEMICONDUCTOR LIMITED
357
第 10 章 8/16 ビット PPG タイマ
10.3 8/16 ビット PPG タイマの構成
MB90495G Series
PPG1 動作モード制御レジスタ (PPGC1)
10.3.2
PPG1 動作モード制御レジスタでは , 次の設定ができます。
• 8/16 ビット PPG タイマの動作の許可または禁止
• 端子機能の切換え ( パルス出力の許可または禁止 )
• アンダフロー割込みの許可または禁止
• アンダフロー発生による割込み要求フラグの設定
• 8/16 ビット PPG タイマの動作モードの設定
■ PPG1 動作モード制御レジスタ (PPGC1)
図 10.3-3 PPG1 動作モード制御レジスタ (PPGC1)
15
14
13
12
11
10
9
8
リセット値
0X000001
R/W ー R/W R/W R/W R/W R/W
B
W
bit8
予約
1
予約ビット
必ず"1"に設定してください
bit10 bit9
MD1 MD0
0
0
0
1
1
0
1
1
動作モード選択ビット
8ビットPPG出力2ch独立動作モード
8+8ビットPPG出力動作モード
設定禁止
16ビットPPG出力動作モード
bit11
PUF1
0
1
アンダフロー発生フラグビット
リードした場合
アンダフローなし
アンダフローあり
ライトした場合
PUF1ビットのクリア
影響なし
bit12
PIE1
アンダフロー割込許可ビット
0
アンダフロー割込要求の禁止
1
アンダフロー割込要求の許可
bit13
PE1
PPG1端子出力許可ビット
0
汎用入出力ポート(パルス出力禁止)
1
PPG1出力(パルス出力許可)
R/W :リード ・ライト 可能
X
:不定
ー :未定義
:リセット値
358
bit15
PEN1
PPG1動作許可ビット
0
カウント動作禁止("L"レベル出力保持)
1
カウント動作許可
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第 10 章 8/16 ビット PPG タイマ
10.3 8/16 ビット PPG タイマの構成
MB90495G Series
表 10.3-3 PPG1 動作モード制御レジスタ (PPGC1) の機能
ビット名
機 能
bit8
予約 : 予約ビット
必ず "1" に設定してください。
bit9
bit10
MD1, MD0:
動作モード選択ビット
8/16 ビット PPG タイマの動作モードを設定します。
[8 ビット PPG 出力 2ch 独立動作モード以外の場合 ]
• PPG 動作許可ビット (PEN0, PEN1) は , ワード命令で 2
ビット同時に設定してください。
• 片側のチャネルのみを動作させる設定にはしないでく
ださい (PEN1=0/PEN0=1 または PEN1=1/PEN0=0) 。
<注記>
MD1, MD0="10B" には設定しないでください。
bit11
PUF1:
アンダフロー発生フラ
グビット
8 ビット PPG 出力 2ch 独立動作モード , 8+8 ビット PPG
出力動作モードの場合 :
PPG1 ダウンカウンタの値が "00H" から "FFH" にカウント
ダウンするとアンダフローが発生します (PUF1=1) 。
16 ビット PPG 出力動作モードの場合 :
PPG0+PPG1 ダウンカウンタの値が "0000H" から "FFFFH"
にカウントダウンするとアンダフローが発生します
(PUF1=1) 。
• アンダフロー割込み要求を許可している場合に
(PIE1=1) , アンダフローが発生すると (PUF1=1) , 割込み
要求が発生します。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 影響しません。
リードモディファイライト系の命令でリードした場合 :
"1" が読み出されます。
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bit12
PIE1:
アンダフロー割込み許
可ビット
割込みを許可または禁止します。
"0" に設定した場合 : アンダフローが発生しても
(PUF1=1) 割込み要求は発生しませ
ん。
"1" に設定した場合 : アンダフローが発生すると
(PUF1=1) 割込み要求が発生します。
bit13
PE1:
PPG1 端子出力許可
ビット
PPG1 端子の機能を切り換え , パルス出力を許可または禁
止します。
"0" に設定した場合 : 汎用入出力ポートとして機能しま
す。パルス出力は禁止されます。
"1" に設定した場合 : PPG1 出力端子として機能します。
パルス出力は許可されます。
bit14
未定義ビット
リードした場合 : 値は不定です。
ライトした場合 : 影響しません。
bit15
PEN1:
PPG1 動作許可ビット
8/16 ビット PPG タイマ 1 のカウント動作を許可または禁
止します。
"0" に設定した場合 : カウント動作は禁止されます。
"1" に設定した場合 : カウント動作は許可されます。
• カウント動作を禁止した場合は (PEN1=0) , "L" レベル
の出力が保持されます。
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359
第 10 章 8/16 ビット PPG タイマ
10.3 8/16 ビット PPG タイマの構成
MB90495G Series
PPG0/1 カウントクロック選択レジスタ (PPG01)
10.3.3
PPG0/1 カウントクロック選択レジスタでは , 8/16 ビット PPG タイマのカウントク
ロックの選択を行います。
■ PPG0/1 カウントクロック選択レジスタ (PPG01)
図 10.3-4 PPG0/1 カウントクロック選択レジスタ (PPG01)
7
6
5
4
3
2
1
0
リセット値
000000XX
R/W R/W R/W R/W R/W R/W -
B
-
bit4 bit3 bit2
PCM2 PCM1 PCM0
PPG0カウントクロック選択ビット
0
0
0
1/φ(62.5ns)
0
0
1
2/φ(125ns)
0
1
0
22/φ(250ns)
0
1
1
23/φ(500ns)
1
0
0
24/φ(1μs)
1
0
1
設定禁止
1
1
0
設定禁止
1
1
1
29/HCLK(128μs)
bit7 bit6 bit5
PCS2 PCS1 PCS0
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
R/W :リード ・ライト 可能
X
:不定
ー :未定義
:リセット値
HCLK:発振クロック
:マシンクロック周波数
φ
( )内はHCLK=4MHz,φ =16MHzで動作した場合の値
360
PPG1カウントクロック選択ビット
1/φ(62.5ns)
2/φ(125ns)
22/φ(250ns)
23/φ(500ns)
24/φ(1μs)
設定禁止
設定禁止
29/HCLK(128μs)
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第 10 章 8/16 ビット PPG タイマ
10.3 8/16 ビット PPG タイマの構成
MB90495G Series
表 10.3-4 PPG0/1 カウントクロック選択レジスタ (PPG01) の機能
ビット名
CM44-10114-7
機 能
bit0
bit1
未定義ビット
リードした場合 : 値は不定です。
ライトした場合 : 影響しません。
bit2
∼
bit4
PCM2 ∼ PCM0:
PPG0 カウントクロッ
ク選択ビット
8/16 ビット PPG タイマ 0 のカウントクロックを設定しま
す。
• 5 種類のマシンクロックの分周クロック , またはタイム
ベースタイマの分周クロックからカウントクロックを
選択します。
bit5
∼
bit7
PCS2 ∼ PCS0:
PPG1 カウントクロッ
ク選択ビット
8/16 ビット PPG タイマ 1 のカウントクロックを設定しま
す。
• 5 種類のマシンクロックの分周クロック , またはタイム
ベースタイマの分周クロックからカウントクロックを
選択します。
• PPG1 カウントクロック選択ビット (PCS2 ∼ PCS0) の
設定は , 8 ビット PPG 出力 2ch 独立モード (PPGC1:
MD1, MD0="00B") でのみ有効です。
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361
第 10 章 8/16 ビット PPG タイマ
10.3 8/16 ビット PPG タイマの構成
10.3.4
MB90495G Series
PPG リロードレジスタ (PRLL0/PRLH0, PRLL1/
PRLH1)
PPG リロードレジスタには , PPG ダウンカウンタがカウントを開始する値 ( リロー
ド値 ) を設定します。"L" レベル側 , "H" レベル側 , 各 8 ビットのレジスタです。
■ PPG リロードレジスタ (PRLL0/PRLH0, PRLL1/PRLH1)
図 10.3-5 PPG リロードレジスタ (PRLL0/PRLH0, PRLL1/PRLH1)
PRLH0/PRLH1
bit15 bit14 bit13 bit12 bit11 bit10 bit9
bit8
リセット値
D15 D14
D8
XXXXXXXX B
D13
D12 D11 D10
D9
R/W R/W R/W R/W R/W R/W R/W R/W
PRLL0/PRLL1
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
リセット値
D7
D6
D5
D4
D3
D2
D1
D0
XXXXXXXX B
R/W R/W R/W R/W R/W R/W R/W R/W
R/W :リード・ライト可能
X
:不定
PPG リロードレジスタの各レジスタの機能を表 10.3-5 に示します。
表 10.3-5 PPG リロードレジスタの機能
<注意>
機 能
8/16 ビット PPG タイマ 0
8/16 ビット PPG タイマ 1
"L" レベル側のリロード値を
保持
PRLL0
PRLL1
"H" レベル側のリロード値を
保持
PRLH0
PRLH1
• 16 ビット PPG 出力動作モードの場合は (PPGC1: MD1, MD0="11B") , リロードレ
ジスタの設定はロングワード命令で設定するか , またはワード命令で PPG0 →
PPG1 の順に設定してください。
• 8+8 ビット PPG 出力動作モードの場合は (PPGC1: MD1, MD0="01B") , 8/16 ビット
PPG タイマ 0 の PPG リロードレジスタ (PRTLL0/PRLH0) は "L" レベル側 , "H" レ
ベル側とも同じ値を設定してください。"L" レベル側 , "H" レベル側で異なる値
を設定すると 8/16 ビット PPG タイマ 1 の PPG 出力波形がクロック周期ごとに異
なってしまうおそれがあります。
362
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第 10 章 8/16 ビット PPG タイマ
10.4 8/16 ビット PPG タイマの割込み
MB90495G Series
10.4
8/16 ビット PPG タイマの割込み
8/16 ビット PPG タイマは , PPG ダウンカウンタのアンダフロー発生によって割込
み要求を発生できます。また , 拡張インテリジェント I/O サービス (EI2OS) に対応し
ています。
■ 8/16 ビット PPG タイマの割込み
8/16 ビット PPG タイマの割込み制御ビットと割込み要因を表 10.4-1 に示します。
表 10.4-1 8/16 ビット PPG タイマの割込み制御ビット
PPG0
PPG1
割込み要求フラグビット
PPGC0: PUF0
PPGC1: PUF1
割込み要求許可ビット
PPGC0: PIE0
PPGC1: PIE1
割込み要因
PPG0 ダウンカウンタの
アンダフロー発生
PPG1 ダウンカウンタの
アンダフロー発生
[8 ビット PPG 出力 2ch 独立動作モード , 8+8 ビット PPG 出力動作モードの場合 ]
• 8 ビット PPG2ch 独立動作モードまたは 8+8 ビット PPG 出力動作モードでは , PPG0
と PPG1 それぞれ独立して割込みを発生できます。
• PPG0 または PPG1 のダウンカウンタのどちらかが "00H" から "FFH" にカウントダウ
ンすると , アンダフローが発生します。アンダフローが発生すると , アンダフロー
が発生したチャネル側のアンダフロー発生フラグビットがセットされます (PPGC0:
PUF0=1 または PPGC1: PUF1=1) 。
• アンダフローが発生したチャネル側の割込み要求が許可されている場合は (PPGC0:
PIE0=1 または PPGC1: PIE1=1) , 割込み要求が発生します。
[16 ビット PPG 出力動作モードの場合 ]
• 16 ビット PPG 出力動作モードでは , PPG0+PPG1 ダウンカウンタが "0000H" から
"FFFFH" にカウントダウンすると , アンダフローが発生します。アンダフローが発
生すると , 2 チャネルのアンダフロー発生フラグビットが同時にセットされます
(PPGC0: PUF0=1 かつ PPGC1: PUF1=1) 。
• 2 チャネルの割込み要求のうち , どちらかが許可されている場合は (PPGC0:PIE1=0,
PPGC1: PIE1=1 または PPGC0: PIE1=1, PPGC1: PIE1=0) , アンダフローが発生すると
割込み要求が発生します。
• 割込み要求が重複して発生しないよう , 事前に 2 チャネルのアンダフロー割込み許
可ビットのうち , どちらか片方を禁止しておいてください (PPGC0: PIE1=0, PPGC1:
PIE1=1 または PPGC0: PIE1=1, PPGC1: PIE1=0) 。
• 2 チャネルのアンダフロー発生フラグビットがセットされた場合は (PPGC0: PUF0
=1 かつ PPGC1: PUF1=1) , 2 チャネル同時にクリアしてください。
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363
第 10 章 8/16 ビット PPG タイマ
10.4 8/16 ビット PPG タイマの割込み
MB90495G Series
■ 8/16 ビット PPG タイマの割込みと EI2OS
割込み番号 , 割込み制御レジスタ , 割込みベクタアドレスについては ,「3.5 割込み」を
参照してください。
■ 8/16 ビット PPG タイマの割込みと EI2OS 機能
8/16 ビット PPG タイマは EI2OS 機能に対応しておりません。
364
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第 10 章 8/16 ビット PPG タイマ
10.5 8/16 ビット PPG タイマの動作説明
MB90495G Series
10.5
8/16 ビット PPG タイマの動作説明
8/16 ビット PPG タイマは , 任意の周波数およびデューティ比のパルス幅を連続して
出力します。
■ 8/16 ビット PPG タイマの動作
● 8/16 ビット PPG タイマの出力動作
• 8/16 ビット PPG タイマには , 1 チャネルごとに 2 本 ("L" レベル側 , "H" レベル側 ) ,
各 8 ビットのリロードレジスタがあります (PRLL0/PRLH0, PRLL1/PRLH1) 。
• リロードレジスタ (PRLL0/PRLH0, PRLL1/PRLH1) に設定された値が , PPG ダウンカ
ウンタ (PCNT0, PCNT1) に交互にリロードされます。
• PPG ダウンカウンタへのリロード後 , PPG カウントクロック選択ビット (PPG01:
PCM2 ∼ PCM0, PCS1 ∼ PCS0) で設定されたカウントクロックに同期してカウント
ダウンが開始されます。
• アンダフロー発生によってリロードレジスタの設定値が PPG ダウンカウンタにリ
ロードされた場合は , 端子出力が反転されます。
8/16 ビット PPG タイマの出力波形を , 図 10.5-1 に示します。
図 10.5-1 8/16 ビット PPG タイマの出力波形
動作開始
動作停止
PPG動作許可ビット
(PEN)
PPG出力端子
T×(L+1) T×(H+1)
L :PPGリロードレジスタ(PRLL)の値
H :PPGリロードレジスタ(PRLH)の値
T :カウントクロック周期
● 8/16 ビット PPG タイマの動作モード
8/16 ビット PPG タイマ動作が許可されている間は (PPGC0: PEN0=1, PPGC1: PEN1=1) ,
PPG 出力端子からパルス波が連続して出力されます。パルス波の周波数 , デューティ
比は任意に設定できます。
8/16 ビット PPG タイマのパルス出力は , 8/16 ビット PPG タイマの動作の停止されるま
で (PPGC0: PEN0=0, PPGC1: PEN1=0) 停止しません。
• 8 ビット PPG 出力 2ch 独立動作モード
• 16 ビット PPG 出力動作モード
• 8+8 ビット PPG 出力動作モード
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365
第 10 章 8/16 ビット PPG タイマ
10.5 8/16 ビット PPG タイマの動作説明
MB90495G Series
8 ビット PPG 出力 2ch 独立動作モード
10.5.1
8 ビット PPG 出力 2ch 独立動作モードでは , 8/16 ビット PPG タイマを独立した 2
チャネルの 8 ビット PPG タイマとして設定します。PPG 出力動作 , 割込み要求の
発生など各チャネルで独立して行うことができます。
■ 8 ビット PPG 出力 2ch 独立動作モードの設定
8 ビット PPG 出力 2ch 独立動作モードで動作させるには , 図 10.5-2 の設定が必要です。
図 10.5-2 8 ビット PPG 出力 2ch 独立動作モードの設定
bit15 14
13
12
11
10
9
bit8 bit7
6
5
4
3
2
PPGC1/PPGC0 PEN1 ー PE1 PIE1 PUF1 MD1 MD0 予約 PEN0 ー PE0 PIE0 PUF0 ー
0
0
1
1
◎ ◎ ◎
1
◎ ◎ ◎
(予約領域)
PPG01
◎
◎
◎
◎
bit0
ー 予約
1
PCS2 PCS1 PCS0 PCM2 PCM1 PCM0 ー
◎
ー
◎
PRLH0/PRLL0
PPG0 "H"レベル側リロード値を設定
PPG0 "L"レベル側リロード値を設定
PRLH1/PRLL1
PPG1 "H"レベル側リロード値を設定
PPG1 "L"レベル側リロード値を設定
◎
-
1
0
:使用ビット
:未定義ビット
:"1"を設定
:"0"を設定
<注意>
366
1
PPG リロードレジスタ (PRLL0/PRLH0, PRLL1/PRLH1) は , ワード命令で "H" レベル
側 , "L" レベル側を同時に設定してください。
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第 10 章 8/16 ビット PPG タイマ
10.5 8/16 ビット PPG タイマの動作説明
MB90495G Series
● 8 ビット PPG 出力 2ch 独立動作モードの動作
• 2 チャネルの 8 ビット PPG タイマは , それぞれ独立した PPG 動作を行います。
• 端子出力を許可されている場合は (PPGC0: PE0=1, PPGC1: PE1=1) , PPG0 端子から
PPG0 のパルス波が , PPG1 端子から PPG1 のパルス波が出力されます。
• PPG リロードレジスタ (PRLL0/PRLH0, PRLL1/PRLH1) にリロード値を設定して ,
PPGタイマの動作を許可すると (PPGC0: PEN0=1, PPGC1: PEN1=1) , 動作を許可され
たチャネルの PPG ダウンカウンタはカウント動作を開始します。
• PPG ダウンカウンタのカウント動作を停止する場合は , 停止するチャネルの PPG タ
イマの動作を禁止します (PPGC0: PEN0=0, PPGC1: PEN1=0) 。PPG ダウンカウンタ
のカウント動作は停止し , PPG 出力端子は "L" レベルの出力を保持します。
• 各チャネルの PPG ダウンカウンタがアンダフローを発生した場合は , PPG リロード
レジスタ (PRLL0/PRLH0, PRLL1/PRLH1) に設定したリロード値がアンダフローを
発生した PPG ダウンカウンタにリロードされます。
• アンダフローを発生すると , アンダフローを発生したチャネルのアンダフロー発生
フラグビットがセットされます (PPGC0: PUF0=1, PPGC1: PUF1=1) 。アンダフロー
を発生したチャネル側で割込み要求が許可されていれば (PPGC0: PIE0=1, PPGC1:
PIE1=1) , 割込み要求が発生します。
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367
第 10 章 8/16 ビット PPG タイマ
10.5 8/16 ビット PPG タイマの動作説明
MB90495G Series
● 8 ビット PPG 出力 2ch 独立動作モードの出力波形
• 出力されるパルス幅は , "L" 幅 , "H" 幅とも各チャネルの PPG リロードレジスタの値
に 1 を加えて , カウントクロック周期を掛けた値になります。たとえば , PPG リロー
ドレジスタの値が , "00H" の場合はカウントクロック 1 周期分のパルス幅になり ,
"FFH" の場合はカウントクロック 256 周期分のパルス幅になります。
パルス幅の計算式を , 以下に示します。
PL=T × (L+1)
PH=T × (H+1)
PL: 出力パルスの "L" 幅
PH: 出力パルスの "H" 幅
L: PPG リロードレジスタ (PRLL0 または PRLL1) の 8 ビット値
H: PPG リロードレジスタ (PRLH0 または PRLH1) の 8 ビット値
T: カウントクロック周期
8 ビット PPG 出力 2ch 独立動作モードの出力波形を図 10.5-3 に示します。
図 10.5-3 8 ビット PPG 出力 2ch 独立動作モードの出力波形
動作開始
動作停止
PPG動作許可ビット
(PEN)
PPG出力端子
T×(L+1) T×(H+1)
L :PPGリロードレジスタ(PRLL)の値
H :PPGリロードレジスタ(PRLH)の値
T :カウントクロック周期
368
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CM44-10114-7
第 10 章 8/16 ビット PPG タイマ
10.5 8/16 ビット PPG タイマの動作説明
MB90495G Series
16 ビット PPG 出力動作モード
10.5.2
16 ビット PPG 出力動作モードでは , 8/16 ビット PPG タイマを 1 チャネルの 16
ビット PPG タイマとして設定します。
■ 16 ビット PPG 出力動作モードの設定
16 ビット PPG 出力動作モードで動作させるには , 図 10.5-4 の設定が必要です。
図 10.5-4 16 ビット PPG 出力動作モードの設定
bit15 14
13
12
11
10
9
bit8 bit7
6
5
4
3
2
PPGC1/PPGC0 PEN1 - PE1 PIE1 PUF1 MD1 MD0 予約 PEN0 - PE0 PIE0 PUF0 -
1
1
1
1
◎ ◎ ◎
1
◎ ◎ ◎
(予約領域)
PPG01
1
- 予約
PCS2 PCS1 PCS0 PCM2 PCM1 PCM0 ー
×
×
×
◎
◎
bit0
1
ー
◎
PRLH0/PRLL0 PPG0 "H"レベル側リロード値下位8ビットを設定 PPG0 "L"レベル側リロード値下位8ビットを設定
PRLH1/PRLL1 PPG1 "H"レベル側リロード値上位8ビットを設定 PPG1 "L"レベル側リロード値上位8ビットを設定
◎
X
-
1
0
:使用ビット
:未使用ビット
:未定義ビット
:"1"を設定
:"0"を設定
<注意>
CM44-10114-7
PPG リロードレジスタの値は , ロングワード命令で設定するか , PPG0 → PPG1
(PRLL0 → PRLL1, PRLH0 → PRLH1) の順にワード命令で設定してください。
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369
第 10 章 8/16 ビット PPG タイマ
10.5 8/16 ビット PPG タイマの動作説明
MB90495G Series
● 16 ビット PPG 出力動作モードの動作
• PPG0端子, PPG1端子どちらの端子出力を許可した場合でも (PPGC0: PE0=1, PPGC1:
PE1=1) , PPG0 端子 , PPG1 端子とも同じ波形のパルス波が出力されます。
• PPG リロードレジスタ (PRLL0/PRLH0, PRLL1/PRLH1) にリロード値を設定して ,
PPG タイマの動作を同時に許可すると (PPGC0:PEN0=1 かつ PPGC1: PEN1=1) , PPG
ダウンカウンタは16ビットのダウンカウンタ (PCNT0+PCNT1) としてカウント動作
を開始します。
• PPG ダウンカウンタのカウント動作を停止する場合は , 両チャネルの PPG タイマの
動作を同時に禁止します (PPGC0: PEN0=0 かつ PPGC1: PEN1=0) 。PPG ダウンカウ
ンタのカウント動作は停止し , PPG 出力端子は "L" レベルの出力を保持します。
• PPG1 のダウンカウンタがアンダフローを発生した場合は , PPG0 および PPG1 のリ
ロードレジスタ (PRLL0/PRLH0, PRLL1/PRLH1) に設定したリロード値が同時に
PPG ダウンカウンタ (PCNT0+PCNT1) にリロードされます。
• アンダフローを発生すると , 両チャネルのアンダフロー発生フラグビットが同時に
セットされます (PPGC0:PUF0=1, PPGC1:PUF1=1) 。どちらかのチャネル側で割込み
要求が許可されていれば (PPGC0: PIE0=1, PPGC1: PIE1=1) , 割込み要求が発生しま
す。
<注意>
370
• 16 ビット PPG 出力動作モードでは , アンダフローが発生すると , 2 チャネルのア
ンダフロー発生フラグビットが同時にセットされます (PPGC0: PUF0=1 かつ
PPGC1: PUF1=1) 。割込み要求が重複して発生しないよう , 2 チャネルのアンダフ
ロー割込み許可ビットのうち , どちらか片方を禁止しておいてください
(PPGC0:PIE0=0, PPGC1:PIE1=1 または PPGC0:PIE0=1, PPGC1:PIE1=0) 。
• アンダフロー発生フラグビットがセットされた場合は , 2 チャネル同時にクリア
してください (PPGC0: PUF0=0 かつ PPGC1: PUF1=0) 。
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第 10 章 8/16 ビット PPG タイマ
10.5 8/16 ビット PPG タイマの動作説明
MB90495G Series
● 16 ビット PPG 出力動作モードの出力波形
• 出力されるパルス幅は , "L" 幅 , "H" 幅とも各チャネルの PPG リロードレジスタの値
に 1 を加えて , カウントクロック周期を掛けた値になります。たとえば , PPG リロー
ドレジスタの値が , "0000H" の場合はカウントクロック 1 周期分のパルス幅になり ,
"FFFFH" の場合はカウントクロック 65,536 周期分のパルス幅になります。
パルス幅の計算式を , 以下に示します。
PL=T × (L+1)
PH=T × (H+1)
PL: 出力パルスの "L" 幅
PH: 出力パルスの "H" 幅
L: PPG リロードレジスタ (PRLL0+PRLL1) の 16 ビット値
H: PPG リロードレジスタ (PRLH0+PRLH1) の 16 ビット値
T: カウントクロック周期
16 ビット PPG 出力動作モードの出力波形を図 10.5-5 に示します。
図 10.5-5 16 ビット PPG 出力動作モードの出力波形
動作開始
動作停止
PPG動作許可ビット
(PEN)
PPG出力端子
T×(L+1) T×(H+1)
L :PPGリロードレジスタ(PRLL1+PRLL0)の16ビット値
H :PPGリロードレジスタ(PRLH1+PRLH0)の16ビット値
T :カウントクロック周期
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371
第 10 章 8/16 ビット PPG タイマ
10.5 8/16 ビット PPG タイマの動作説明
MB90495G Series
8+8 ビット PPG 出力動作モード
10.5.3
8+8 ビット PPG 出力動作モードでは , PPG0 は 8 ビットプリスケーラとして動作
し , PPG1 は PPG0 の PPG 出力をクロックソースとして動作する 8 ビット PPG タ
イマとして設定されます。
■ 8+8 ビット PPG 出力動作モードの設定
8+8 ビット PPG 出力動作モードで動作させるには , 図 10.5-6 の設定が必要です。
図 10.5-6 8+8 ビット PPG 出力動作モードの設定
bit15 14
13
12
11
10
9
bit8 bit7
6
5
4
3
2
PPGC1/PPGC0 PEN1 ー PE1 PIE1 PUF1 MD1 MD0 予約 PEN0 ー PE0 PIE0 PUF0 ー
0
1
1
1
◎ ◎ ◎
1
◎ ◎ ◎
(予約領域)
PPG01
×
×
◎
◎
bit0
ー 予約
1
PCS2 PCS1 PCS0 PCM2 PCM1 PCM0 ー
×
ー
◎
PRLH0/PRLL0
PPG0 "H"レベル側リロード値を設定
PPG0 "L"レベル側リロード値を設定
PRLH1/PRLL1
PPG1 "H"レベル側リロード値を設定
PPG1 "L"レベル側リロード値を設定
◎
X
-
1
0
:使用ビット
:未使用ビット
:未定義ビット
:"1"を設定
:"0"を設定
<注意>
372
1
PPG リロードレジスタ (PRLL0/PRLH0, PRLL1/PRLH1) は , ワード命令で "H" レベル
側 , "L" レベル側を同時に設定してください。
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第 10 章 8/16 ビット PPG タイマ
10.5 8/16 ビット PPG タイマの動作説明
MB90495G Series
● 8+8 ビット PPG 出力動作モードの動作
• PPG0 は , PPG1 タイマのプリスケーラとして動作し , PPG1 は , PPG0 の出力をカウ
ントクロックとして PPG 動作を行います。
• 端子出力を許可されている場合は (PPGC0: PE0=1, PPGC1: PE1=1) , PPG0 端子から
PPG0 のパルス波が , PPG1 端子から PPG1 のパルス波が出力されます。
• PPG リロードレジスタ (PRLL0/PRLH0, PRLL1/PRLH1) にリロード値を設定して ,
PPG タイマの動作を許可すると (PPGC0:PEN0=1 かつ PPGC1: PEN1=1) , PPG ダウン
カウンタはカウント動作を開始します。
• PPG ダウンカウンタのカウント動作を停止する場合は , 両チャネルの PPG タイマの
動作を同時に禁止します (PPGC0: PEN0=0 かつ PPGC1: PEN1=0) 。PPG ダウンカウ
ンタのカウント動作は停止し , PPG 出力端子は "L" レベルの出力を保持します。
• 各チャネルの PPG ダウンカウンタがアンダフローを発生した場合は , PPG リロード
レジスタ (PRLL0/PRLH0, PRLL1/PRLH1) に設定したリロード値がアンダフローを
発生した PPG ダウンカウンタにリロードされます。
• アンダフローを発生すると , アンダフローを発生したチャネルのアンダフロー発生
フラグビットがセットされます (PPGC0:PUF0=1, PPGC1:PUF1=1) 。アンダフローを
発生したチャネル側で割込み要求が許可されていれば (PPGC0: PIE0=1, PPGC1:
PIE1=1) , 割込み要求が発生します。
<注意>
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• PPG0 が停止している状態で (PPGC0: PEN0=0) , PPG1 を動作させないでください
(PPGC1: PEN1=1) 。
• PPG リロードレジスタ (PRLL0/PRLH0, PRLL1/PRLH1) は , "L" レベル側 , "H" レ
ベル側とも同じ値を設定することを推奨します。
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373
第 10 章 8/16 ビット PPG タイマ
10.5 8/16 ビット PPG タイマの動作説明
MB90495G Series
● 8+8 ビット PPG 出力動作モードの出力波形
• 出力されるパルス幅は , "L" 幅 , "H" 幅とも各チャネルの PPG リロードレジスタの値
に 1 を加えて , カウントクロック周期を掛けた値になります。
パルス幅の計算式を , 以下に示します。
PL=T × (L0+1) × (L1+1)
PH=T × (H0+1) × (H1+1)
PL: PPG1 端子の出力パルスの "L" 幅
PH: PG1 端子の出力パルスの "H" 幅
L0: PPG リロードレジスタ (PRLL0) の 8 ビット値
H0: PPG リロードレジスタ (PRLH0) の 8 ビット値
L1: PPG リロードレジスタ (PRLL1) の 8 ビット値
H1: PPG リロードレジスタ (PRLH1) の 8 ビット値
T: カウントクロック周期
8+8 ビット PPG 出力動作モードの出力波形を図 10.5-7 に示します。
図 10.5-7 8+8 ビット PPG 出力動作モードの出力波形
動作開始
動作停止
PPG動作許可ビット
(PEN0,PEN1)
T ×(L0+1) T ×(H0+1)
PPG0出力端子
PPG1出力端子
T ×(L0+1)×(L1+1)
T ×(H0+1)×(H1+1)
L0:PPGリロードレジスタ(PRLL0)の8ビット値
H0:PPGリロードレジスタ(PRLH0)の8ビット値
H1:PPGリロードレジスタ(PRLL1)の8ビット値
L1:PPGリロードレジスタ(PRLH1)の8ビット値
T :カウントクロック周期
374
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第 10 章 8/16 ビット PPG タイマ
10.6 8/16 ビット PPG タイマ使用上の注意
MB90495G Series
10.6
8/16 ビット PPG タイマ使用上の注意
8/16 ビット PPG タイマを使用する場合は , 次の点に注意してください。
■ 8/16 ビット PPG タイマ使用上の注意
● タイムベースタイマ出力を使用した場合の 8/16 ビット PPG タイマへの影響
• タイムベースタイマの出力を 8/16 ビット PPG タイマのカウントクロック入力に使
用した場合 (PPG01: PCM2 ∼ PCM0="111B", PCS2 ∼ PCS0="111B") , トリガ入力に
よって PPG タイマが起動される最初のカウント周期 , またはストップ直後のカウン
ト周期にズレが生じることがあります。
• PPG ダウンカウンタのカウント動作中に , タイムベースタイマのカウンタをクリア
すると (TBTC: TBR=0) , カウント周期にズレが生じることがあります。
● 8 ビット PPG タイマを使用した場合の PPG リロードレジスタの設定
• "L" レベル側および "H" レベル側のパルス幅は , "L" 側レベルの PPG リロードレジス
タ (PRLL0, PRLL1) の値を PPG ダウンカウンタにリロードするタイミングで決定さ
れます。
• 8 ビット PPG 出力 2ch 独立動作モード , または 8+8 ビット PPG 出力動作モードで 8
ビット PPG タイマを使用している場合 , PPG リロードレジスタ (PRLL0/PRLH0,
PRLL1/PRLH1) 定は , ワード命令で "H" レベル側 , "L" レベル側を同時に設定してく
ださい。
バイト命令を使用した場合は , 予想外のパルスが発生するおそれがあります。
[ バイト命令使用による PPG リロードレジスタ書換え例 ]
PPG 端子の信号レベルが "H" → "L" に切り換わる直前に , "L" レベル側の PPG リロー
ドレジスタ (PRLL) の値をバイト命令で書き換えてから , "H" レベル側の PPG リロード
レジスタ (PRLH) を書き換えた場合 , 1 度だけ "L" 幅は書換え後の幅 , "H" 幅は書換え前
の幅のパルスが発生します。
バイト命令で PPG リロードレジスタを書き換えた場合の波形を図 10.6-1 に示します。
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375
第 10 章 8/16 ビット PPG タイマ
10.6 8/16 ビット PPG タイマ使用上の注意
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図 10.6-1 バイト命令で PPG リロードレジスタを書き換えた場合の波形
PRLL
A
PRLH
B
A+B
C
D
A+B
B+C
C+D
C+D リロード値更新
のタイミング
C+D
PPG端子
A
B
B
A
C
B
C
D
C
D
<1><2>
<1> :PPGリロードレジスタ(PRLL)の値を変更(A→C)
<2> :PPGリロードレジスタ(PRLH)の値を変更(B→D)
● 16 ビット PPG タイマを使用した場合の PPG リロードレジスタの設定
• PPG リロードレジスタ (PRLL0/PRLH0, PRLL1/PRLH1) は , ロングワード命令で設定
するか , PPG0 → PPG1 (PRLL0 → PRLL1, PRLH0 → PRLH1) の順にワード命令で設
定してください。
[16 ビット PPG 出力動作モードでのリロードタイミング ]
16 ビット PPG 出力動作モードの場合 , PPG0 リロードレジスタに書き込んだリロード
値は一時的にテンポラリラッチに書き込まれ , PPG1 リロードレジスタにリロード値を
書き込まれてから , PPG0 リロードレジスタ (PRLL0, PRLH0) に転送されます。したがっ
て , PPG1 のリロード値を設定する場合は , PPG0 のリロード値も同時に設定するか ,
PPG1のりロード値を設定する前にPPG0のリロード値を設定しておく必要があります。
16 ビット PPG 出力動作モードの場合のリロードタイミングを図 10.6-2 に示します。
図 10.6-2 16 ビット PPG 出力動作モードでのリロードタイミング
PPG0の
リロード値
16ビットPPG出力動作モード
以外でのPPG0への書込み
16ビットPPG出力動作モードのみ
テンポラリラッチ
PPG1の
リロード値
PPG1へ
の書込み
PPG1への書込みに
同期して転送
PPGリロードレジスタ
(PRLL0,PRLH0)
376
PPGリロードレジスタ
(PRLL1,PRLH1)
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第 11 章
遅延割込み発生モジュール
この章では , 遅延割込み発生モジュールの機能と動
作について説明します。
11.1 遅延割込み発生モジュールの概要
11.2 遅延割込み発生モジュールのブロックダイヤグラム
11.3 遅延割込み発生モジュールの構成
11.4 遅延割込み発生モジュールの動作説明
11.5 遅延割込み発生モジュールの使用上の注意
11.6 遅延割込み発生モジュールのプログラム例
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377
第 11 章 遅延割込み発生モジュール
11.1 遅延割込み発生モジュールの概要
11.1
MB90495G Series
遅延割込み発生モジュールの概要
遅延割込み発生モジュールは , タスク切換え用の割込みを発生するためのモジュー
ルです。
ソフトウェアでハードウェア割込み要求を発生することができます。
■ 遅延割込み発生モジュールの概要
遅延割込み発生モジュールを使用することにより , ソフトウェアでハードウェア割込
み要求を発生する , または解除することができます。
表 11.1-1 に , 遅延割込み発生モジュールの概要を示します。
表 11.1-1 遅延割込み発生モジュールの概要
機能と制御
378
割込み要因
遅延割込み要求発生 / 解除レジスタの R0 ビットに "1" を設定 (DIRR:
R0=1) で , 割込み要求を発生
遅延割込み要求発生 / 解除レジスタの R0 ビットに "0" を設定 (DIRR:
R0=0) で , 割込み要求を解除
割込み番号
#42 (2AH)
割込み制御
レジスタによる許可設定はありません
割込みフラグ
DIRR: R0 ビットに保持されています
EI2OS
拡張インテリジェント I/O サービスには対応していません
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第 11 章 遅延割込み発生モジュール
11.2 遅延割込み発生モジュールのブロックダイヤグラム
MB90495G Series
11.2
遅延割込み発生モジュールのブロックダイヤグラム
遅延割込み発生モジュールは , 次のブロックで構成されています。
• 割込み要求ラッチ
• 遅延割込み要求発生 / 解除レジスタ (DIRR)
■ 遅延割込み発生モジュールのブロックダイヤグラム
図 11.2-1 遅延割込み発生モジュールのブロックダイヤグラム
内部データバス
-
-
-
-
-
-
-
R0
遅延割込み要求発生/解除レジスタ(DIRR)
S 割込み要求
R ラッチ
割込み要求
信号
-:未定義
● 割込み要求ラッチ
遅延割込み要求発生 / 解除レジスタでの設定内容 ( 遅延割込み要求の発生または解除 )
を保持するラッチです。
● 遅延割込み要求発生 / 解除レジスタ (DIRR)
遅延割込み要求の発生または解除を行います。
■ 割込み番号
遅延割込み発生モジュールで使用する割込み番号を次に示します。
割込み番号 #42 (2AH)
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379
第 11 章 遅延割込み発生モジュール
11.3 遅延割込み発生モジュールの構成
11.3
MB90495G Series
遅延割込み発生モジュールの構成
遅延割込み発生モジュールのレジスタの一覧および詳細を記載します。
■ レジスタと初期値の一覧
図 11.3-1 遅延割込み発生モジュールのレジスタと初期値の一覧
bit
15
14
13
12
11
10
9
8
遅延割込み要求発生/解除レジスタ(DIRR)
×
×
×
×
×
×
×
0
× :不定
380
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第 11 章 遅延割込み発生モジュール
11.3 遅延割込み発生モジュールの構成
MB90495G Series
遅延割込み要求発生 / 解除レジスタ (DIRR)
11.3.1
遅延割込み要求発生 / 解除レジスタ (DIRR) は , 遅延割込み要求の発生や解除を行い
ます。
■ 遅延割込み要求発生 / 解除レジスタ (DIRR)
図 11.3-2 遅延割込み要求発生 / 解除レジスタ (DIRR)
15
14
13
12
11
10
9
-
-
-
-
-
-
- R/W
8
リセット値
XXXXXXX0B
bit8
- :未定義
R/W :リード ・ライト 可能
:リセット値
R0
0
1
遅延割込み要求発生ビット
遅延割込み要求を解除
遅延割込み要求を発生
表 11.3-1 遅延割込み要求発生 / 解除レジスタ (DIRR) の機能
ビット名
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機 能
bit8
R0:
遅延割込み要求発生
ビット
遅延割込み要求の発生または解除を行います。
"0" に設定した場合 : 遅延割込み要求を解除します。
"1" に設定した場合 : 遅延割込み要求を発生します。
bit9
∼
bit15
未定義ビット
リードした場合 : 値は不定です。
ライトした場合 : 影響しません。
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381
第 11 章 遅延割込み発生モジュール
11.4 遅延割込み発生モジュールの動作説明
11.4
MB90495G Series
遅延割込み発生モジュールの動作説明
遅延割込み発生モジュールには , ソフトウェアで割込み要求を発生する , または解除
する機能があります。
■ 遅延割込み発生モジュールの動作説明
遅延割込み発生モジュールを使用するには , 図 11.4-1 の設定が必要です。
図 11.4-1 遅延割込み発生モジュールの設定
bit15 14
-
DIRR
-
13
12
11
10
9 bit8
-
-
-
-
- R0
◎
- :未定義ビット
◎ :使用ビット
遅延割込み要求発生 / 解除レジスタの R0 ビットに "1" を設定した場合 (DIRR: R0=1) ,
割込み要求を発生します。割込み要求の許可ビットはありません。
● 遅延割込み発生モジュールの動作
• 遅延割込み要求発生 / 解除レジスタの R0 ビットに "1" を設定した場合 , 割込み要求
ラッチが"1"にセットされ, 割込みコントローラに対して, 割込み要求を発生します。
• 割込みコントローラで , 他の割込み要求よりも割込み優先順位が高いと判定された
場合は , CPU に対して割込み要求が発生します。
• CPU 側では , コンディションコードレジスタの割込みレベルマスクビット (CCR:
ILM) と割込み要求のレベル (ICR: IL) が比較され , 割込み要求レベルが ILM より高
かった場合は , 現在実行中の命令の終了後に , 遅延割込み処理が実行されます。
• 割込み処理内で , ユーザプログラムで R0 ビットに "0" を設定して , 割込み要求を解
除し , タスクの切換えを行います。
図 11.4-2 に遅延割込み発生モジュールの動作を示します。
図 11.4-2 遅延割込み発生モジュールの動作
遅延割込み発生モジュール
他の要求
DIRR
割込みコントローラ
ICR YY
CPU
IL
CMP
CMP
ICR XX
382
ILM
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割込み
処理
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第 11 章 遅延割込み発生モジュール
11.5 遅延割込み発生モジュールの使用上の注意
MB90495G Series
11.5
遅延割込み発生モジュールの使用上の注意
遅延割込み発生モジュールを使用する場合は , 以下の点に注意してください。
■ 遅延割込み発生モジュールの使用上の注意
• 割込み処理ルーチン内で遅延割込み要求発生 / 解除レジスタの R0 ビットを "0" に設
定せずに , 割込み処理から復帰した場合は , 再度割込み処理を起動します。
• 遅延割込み発生モジュールでの割込みには , ソフトウェア割込みとは異なり , 遅延
が伴います。
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383
第 11 章 遅延割込み発生モジュール
11.6 遅延割込み発生モジュールのプログラム例
11.6
MB90495G Series
遅延割込み発生モジュールのプログラム例
遅延割込み発生モジュールのプログラム例を示します。
■ 遅延割込み発生モジュールのプログラム例
● 処理仕様
メインプログラムで遅延割込み要因発生 / 解除レジスタ (DIRR) の R0 ビットに "1" を
書込み , 遅延割込み要求を発生させ , タスク切替処理をします。
● コーディング例
ICR15
EQU
0000BFH
; 割込み制御レジスタ
DIRR
EQU
00009FH
; 遅延割込み要因発生 / 解除レジスタ
DIRR:0
; 遅延割込み要求発生ビット
DIRR_R0 EQU
;--------- メインプログラム -----------------------------------CODE
CSEG
; スタックポインタ (SP) などは
START:
; 初期化済みとする
LOOP
AND
CCR,#0BFH
; 割込み禁止
MOV
I:ICR15,#00H
; 割込みレベル 0 ( 最強 )
MOV
ILM,#07H
;PS 内 ILM をレベル 7 に設定
OR
CCR,#40H
; 割込み許可
SETB
I:DIRR_R0
; 遅延割込み要求発生
MOV
MOV
BRA
A,#00H
A,#01H
LOOP
; 無限ループ
;--------- 割込みプログラム ------------------------------------WARI:
CLRB
:
I:DIRR_R0
;
;
ユーザ処理
:
CODE
RETI
ENDS
; 割込み要求フラグをクリア
; 割込みから復帰
;--------- ベクタ設定 ----------------------------------------VECT
CSEG
ABS=0FFH
VECT
384
; 割込み #42 (2AH) にベクタを設定
ORG
0FF54H
DSL
WARI
ORG
DSL
0FFDCH
START
; リセットベクタ設定
DB
ENDS
END
00H
; シングルチップモードに設定
START
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第 12 章
DTP/ 外部割込み
この章では , DTP/ 外部割込みの機能と動作につい
て説明します。
12.1 DTP/ 外部割込みの概要
12.2 DTP/ 外部割込みのブロックダイヤグラム
12.3 DTP/ 外部割込みの構成
12.4 DTP/ 外部割込みの動作説明
12.5 DTP/ 外部割込みの使用上の注意
12.6 DTP/ 外部割込み回路のプログラム例
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385
第 12 章 DTP/ 外部割込み
12.1 DTP/ 外部割込みの概要
12.1
MB90495G Series
DTP/ 外部割込みの概要
DTP/ 外部割込みでは , 外部の周辺装置が発生する割込み要求か , またはデータ転送
要求を CPU に伝達し , 外部割込み要求を発生する , または拡張インテリジェント I/
O サービス (EI2OS) を起動します。
■ DTP/ 外部割込み機能
外部の周辺装置からの割込み要求は , 周辺機能の割込みと同じ手順で CPU に出力され ,
外部割込みを発生する , または拡張インテリジェント I/O サービス (EI2OS) を起動しま
す。
割込み制御レジスタで拡張インテリジェントI/Oサービス (EI2OS) を禁止に設定してい
る場合は (ICR: ISE=0) , 外部割込み機能が有効になり , 割込み処理に分岐します。
EI2OS を許可に設定している場合は (ICR: ISE=1) , DTP 機能が有効となって , EI2OS に
よる自動データ転送が行われ , 指定回数のデータ転送終了後に割込み処理に分岐しま
す。
表 12.1-1 に DTP/ 外部割込みの概要について示します。
表 12.1-1 DTP/ 外部割込みの概要
外部割込み
入力端子
DTP 機能
8 本 (INT0 ∼ INT7)
検出レベル設定レジスタ (ELVR) にて , 端子ごとに設定
386
割込み要因
"H" レベル /"L" レベル /
立上りエッジ / 立下りエッジの入力
割込み番号
#15 (0FH) , #20 (14H) , #24 (18H) , #27 (1BH)
割込み制御
DTP/ 外部割込み許可レジスタ (ENIR) による , 割込み要求出力の許可また
は禁止
割込みフラグ
DTP/ 外部割込み要因レジスタ (EIRR) による , 割込み要因の保持
処理選択
EI2OS を禁止に設定
(ICR: ISE=0)
EI2OS を許可に設定
(ICR: ISE=1)
処理
外部割込み処理へ分岐
EI2OS によるデータ自動転送 , 指定
回数処理後 , 割込み処理へ分岐
"H" レベル /"L" レベルの入力
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第 12 章 DTP/ 外部割込み
12.2 DTP/ 外部割込みのブロックダイヤグラム
MB90495G Series
DTP/ 外部割込みのブロックダイヤグラム
12.2
DTP/ 外部割込みのブロックダイヤグラムを以下に示します。
■ DTP/ 外部割込みのブロックダイヤグラム
図 12.2-1 DTP/ 外部割込みのブロックダイヤグラム
検出レベル設定レジスタ(ELVR)
LB7 LA7 LB6 LA6 LB5 LA5 LB4 LA4
端子
レベル・エッジ
セレクタ
INT7
端子
レベル・エッジ
セレクタ
レベル・エッジ
セレクタ
端子
レベル・エッジ
セレクタ
部
デ
I
タ
バ
ス
内
INT2
レベル・エッジ
セレクタ
INT5
端子
端子
INT3
INT6
端子
LB3 LA3 LB2 LA2 LB1 LA1 LB0 LA0
端子
レベル・エッジ
セレクタ
INT1
レベル・エッジ
セレクタ
INT4
端子
レベル・エッジ
セレクタ
INT0
DTP/外部割込入力検出回路
ER7 ER6 ER5 ER4 ER3 ER2 ER1 ER0
割込要求
信号
DTP/外部割込要因
レジスタ(EIRR)
割込要求
信号
EN7 EN6 EN5 EN4 EN3 EN2 EN1 EN0 DTP/外部割込許可
レジスタ(ENIR)
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387
第 12 章 DTP/ 外部割込み
12.2 DTP/ 外部割込みのブロックダイヤグラム
MB90495G Series
● DTP/ 外部割込み入力検出回路
外部の周辺装置が発生する割込み要求またはデータ転送要求を検出します。
検出レベル設定レジスタで設定したレベルまたはエッジが検出された端子に対応する
割込み要求フラグを "1" にセットします。(EIRR: ER)
● 検出レベル設定レジスタ (ELVR)
検出レベル設定レジスタでは , DTP/ 外部割込みの要因発生の条件となる , 外部周辺装
置からの入力信号のレベルまたはエッジを設定します。
● DTP/ 外部割込み要因レジスタ (EIRR)
DTP/ 外部割込みの要因を保持するレジスタです。
DTP/ 外部割込み端子に有効な信号の入力があった場合に , 対応する DTP/ 外部割込み
要求フラグビットが "1" にセットされます。
● DTP/ 外部割込み許可レジスタ (ENIR)
DTP/ 外部割込み許可レジスタ (ENIR) では , 外部周辺装置の DTP/ 外部割込み要求を ,
許可または禁止に設定します。
■ 端子の詳細と割込み番号
DTP/ 外部割込みで使用する端子 , 割込みの詳細を表 12.2-1 に示します。
表 12.2-1 DTP/ 外部割込みで使用する端子 , 割込み番号
端子
チャネル
P60
INT0
P61
INT1
P62
INT2
P63
INT3
P24
INT4
P25
INT5
P26
INT6
P27
INT7
割込み番号
#15 (0FH)
#20 (14H)
#24 (18H)
#27 (1BH)
388
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第 12 章 DTP/ 外部割込み
12.3 DTP/ 外部割込みの構成
MB90495G Series
DTP/ 外部割込みの構成
12.3
DTP/ 外部割込みの端子 , 割込み要因 , レジスタの一覧および詳細を記載します。
■ DTP/ 外部割込みの端子
DTP/ 外部割込みで使用する端子は , 汎用入出力ポートと兼用の端子です。
端子の機能と DTP/ 外部割込みで使用する場合の設定は , 表 12.3-1 のとおりです。
表 12.3-1 DTP/ 外部割込みの端子
端子名
端子機能
DTP/ 外部割込みの使用に必要な端子の設定
INT0
INT1
INT2
汎用入出力ポート /
DTP 外部割込み入力
INT3
ポート方向レジスタ (DDR) で入力ポートに設定
INT4
INT5
INT6
汎用入出力ポート /
DTP 外部割込み入力 /
アドレスバス出力
INT7
■ 端子のブロックダイヤグラム
<参照>
端子のブロックダイヤグラムは , 「第 4 章 I/O ポート」を参照してください。
■ DTP/ 外部割込みのレジスタと初期値の一覧
図 12.3-1 DTP/ 外部割込みのレジスタと初期値の一覧
bit
DTP/外部割込要因レジスタ(EIRR)
bit
DTP/外部割込許可レジスタ(ENIR)
bit
検出レベル設定レジスタ:上位(ELVR)
bit
検出レベル設定レジスタ:下位(ELVR)
15
14
13
12
11
10
9
8
×
×
×
×
×
×
×
×
7
6
5
4
3
2
1
0
0
0
0
0
0
0
0
0
15
14
13
12
11
10
9
8
0
0
0
0
0
0
0
0
7
6
5
4
3
2
1
0
0
0
0
0
0
0
0
0
× :不定
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389
第 12 章 DTP/ 外部割込み
12.3 DTP/ 外部割込みの構成
MB90495G Series
DTP/ 外部割込み要因レジスタ (EIRR)
12.3.1
DTP/ 外部割込みの要因を保持するレジスタです。
DTP/ 外部割込み端子に有効な信号の入力があった場合に , 対応する割込み要求フラ
グビットが "1" にセットされます。
■ DTP/ 外部割込み要因レジスタ (EIRR)
図 12.3-2 DTP/ 外部割込み要因レジスタ (EIRR)
15
14
13
12
11
10
9
8
リセット値
XXXXXXXXB
R/W R/W R/W R/W R/W R/W R/W R/W
bit15~bit8
ER7~ER0
R/W:リード・ライト可能
X
: 不定
0
1
DTP/外部割込み要求フラグビット
リードした場合
ライトした場合
DTP/外部割込み入力なし ERビットのクリア
DTP/外部割込み入力あり 影響なし
表 12.3-2 DTP/ 外部割込み要因レジスタ (EIRR) の機能
ビット名
bit8
∼
bit15
ER7 ∼ ER0:
DTP/ 外部割込み要求
フラグビット
機 能
DTP/ 外部割込み端子に , 検出レベル設定レジスタの検出
条件選択ビット (ELVR: LB, LA) で設定したエッジまたは
レベル信号が入力された場合に , "1" にセットされます。
"1" にセットされた場合 : DTP/ 外部割込み要求許可ビッ
ト (ENIR: EN) を "1" に設定している場合は , 対応する
DTP/ 外部割込みチャネルの割込み要求が発生します。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 影響しません。
<注記>
リードモディファイライト系命令の読出し時に
は , "1" が読み出されます。
複数の DTP/ 外部割込み要求が許可されている場合は
(ENIR: EN=1) , 割込みを受け付けたチャネルのビット
だけをクリアするようにしてください (EIRR: ER=0) 。
それ以外のビットを無条件にクリアすることは避けて
ください。
〔参考〕
拡張インテリジェント I/O サービス (EI2OS) が起動さ
れた場合は , 1 データの転送が終了した時点で , 対応
する割込み要求フラグビットが自動的にクリアされま
す。(EIRR: ER=0)
390
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CM44-10114-7
第 12 章 DTP/ 外部割込み
12.3 DTP/ 外部割込みの構成
MB90495G Series
DTP/ 外部割込み許可レジスタ (ENIR)
12.3.2
DTP/ 外部割込み許可レジスタ (ENIR) では , 外部周辺装置の DTP/ 外部割込み要求を ,
許可または禁止に設定します。
■ DTP/ 外部割込み許可レジスタ (ENIR)
図 12.3-3 DTP/ 外部割込み許可レジスタ (ENIR)
7
6
5
4
3
2
1
0
リセット値
00000000B
R/W R/W R/W R/W R/W R/W R/W R/W
bit7~bit0
EN7~EN0
R/W:リード・ライト可能 :リセット値
0
1
DTP/外部割込み要求許可ビット
DTP/外部割込み禁止
DTP/外部割込み許可
表 12.3-3 DTP/ 外部割込み許可レジスタ (ENIR) の機能
ビット名
bit0
∼
bit7
EN7 ∼ EN0:
DTP/ 外部割込み要求
許可ビット
機 能
DTP/ 外部割込みチャネルに対して , DTP/ 外部割込み要求
を許可または禁止に設定します。
DTP/ 外部割込み要求許可ビット (ENIR: EN) と DTP/ 外部
割込み要求フラグビット (EIRR: ER) が "1" である場合に ,
対応する DTP/ 外部割込み端子の割込み要求が発生しま
す。
〔参考〕
DTP/ 外部割込み要求許可ビットの設定にかかわらず ,
DTP/ 外部割込み端子の状態は ポートデータレジスタ
により , 直接読み出せます。
表 12.3-4 DTP/ 外部割込み端子と割込み要求フラグビット , 割込み許可ビットの対応
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DTP/ 外部割込み端子
DTP/ 外部割込み要求
フラグビット
DTP/ 外部割込み要求
許可ビット
INT0
ER0
EN0
INT1
ER1
EN1
INT2
ER2
EN2
INT3
ER3
EN3
INT4
ER4
EN4
INT5
ER5
EN5
INT6
ER6
EN6
INT7
ER7
EN7
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391
第 12 章 DTP/ 外部割込み
12.3 DTP/ 外部割込みの構成
MB90495G Series
検出レベル設定レジスタ : 上位 (ELVR)
12.3.3
検出レベル設定レジスタ ( 上位 ) では , DTP/ 外部割込み端子のうち , INT7 ∼ INT4
に対して , 割込み要因となる入力信号レベルまたはエッジを設定します。
■ 検出レベル設定レジスタ : 上位 (ELVR)
図 12.3-4 検出レベル設定レジスタ : 上位 (ELVR)
15
14
13
12
11
10
9
8
リセット値
00000000 B
R/W R/W R/W R/W R/W R/W R/W R/W
R/W:リード・ライト可能 :リセット値
bit15~bit8
LB7,LA7
LB6,LA6
LB5,LA5
LB4,LA4
0
0
0
1
1
0
1
1
検出条件選択ビット
"L"レベル検出
"H"レベル検出
立上りエッジ検出
立下りエッジ検出
表 12.3-5 検出レベル設定レジスタ : 上位 (ELVR) の機能
ビット名
bit8
∼
bit15
LB7, LA7 ∼ LB4, LA4:
検出条件選択ビット
機 能
DTP/ 外部割込み端子に対して , 割込み要因の発生の条件
となる , 外部周辺装置からの入力信号のレベルまたはエッ
ジを設定します。
• 外部割込みの場合は 2 種類のレベルまたは 2 種類の
エッジから , EI2OS の場合は , 2 種類のレベルから選択
します。
〔参考〕
設定した検出信号が , DTP/ 外部割込み端子に入力され
ると , DTP/ 外部割込み要求を禁止に設定していても
(ENIR: EN=0) , DTP/ 外部割込み要求フラグビットが
"1" にセットされます。
表 12.3-6 検出レベル設定レジスタ : 上位と各チャネルの対応
392
DTP/ 外部割込み端子
ビット名
INT4
LB4, LA4
INT5
LB5, LA5
INT6
LB6, LA6
INT7
LB7, LA7
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第 12 章 DTP/ 外部割込み
12.3 DTP/ 外部割込みの構成
MB90495G Series
検出レベル設定レジスタ : 下位 (ELVR)
12.3.4
検出レベル設定レジスタ ( 下位 ) では , DTP/ 外部割込み端子のうち , INT3 ∼ INT0
に対して , 割込み要因となる入力信号レベルまたはエッジを設定します。
■ 検出レベル設定レジスタ (ELVR) : 下位
図 12.3-5 検出レベル設定レジスタ (ELVR) : 下位
7
6
5
4
3
2
1
0
リセット値
00000000 B
R/W R/W R/W R/W R/W R/W R/W R/W
bit7~bit0
LB3,LA3
LB2,LA2
LB1,LA1
LB0,LA0
R/W:リード・ライト可能 :リセット値
0
0
1
1
0
1
0
1
検出条件選択ビット
"L"レベル検出
"H"レベル検出
立上りエッジ検出
立下りエッジ検出
表 12.3-7 検出レベル設定レジスタ (ELVR) : 下位の機能
ビット名
bit0
∼
bit7
LB3, LA3 ∼ LB0, LA0:
検出条件選択ビット
機 能
DTP/ 外部割込み端子に対して , 割込み要因の発生の条件
となる , 外部周辺装置からの入力信号のレベルまたはエッ
ジを設定します。
• 外部割込みの場合は 2 種類のレベルまたは 2 種類の
エッジから , EI2OS の場合は , 2 種類のレベルから選択
します。
〔参考〕
設定した検出信号が , DTP/ 外部割込み端子に入力され
ると , DTP/ 外部割込み要求を禁止に設定していても
(ENIR: EN=0) , DTP/ 外部割込み要求フラグビットが
"1" にセットされます。
表 12.3-8 検出レベル設定レジスタ : 下位と各チャネルの対応
CM44-10114-7
DTP/ 外部割込み端子
ビット名
INT0
LB0, LA0
INT1
LB1, LA1
INT2
LB2, LA2
INT3
LB3, LA3
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393
第 12 章 DTP/ 外部割込み
12.4 DTP/ 外部割込みの動作説明
MB90495G Series
DTP/ 外部割込みの動作説明
12.4
DTP/ 外部割込みには , 外部割込み機能と DTP 機能があります。各機能の設定と動
作について説明します。
■ DTP/ 外部割込みの設定
DTP/ 外部割込みを使用するには , 図 12.4-1 の設定が必要です。
図 12.4-1 DTP/ 外部割込みの設定
bit15 14
ICR割込制御
ICS3 ICS2
レジスタ
外部割込みの場合 - -
DTPの場合 ◎ ◎
13
12
11
10
9 bit8 bit7 6
5
4
3
2
1 bit0
ICS1 ICS0 ISE IL2 IL1 IL0 ICS3 ICS2 ICS1 ICS0 ISE IL2 IL1 IL0
-
◎
-
◎
0
1
◎
◎
◎
◎
◎
◎
- -
◎ ◎
-
◎
-
◎
0
1
◎
◎
◎
◎
◎
◎
ER7 ER6 ER5 ER4 ER3 ER2 ER1 ER0 EN7 EN6 EN5 EN4 EN3 EN2 EN1 EN0
EIRR/ENIR
◎ ◎
ELVR
◎
◎
◎ ◎
◎
◎
○ ○
○
○
○ ○
○
○
LB7 LA7 LB6 LA6 LB5 LA5 LB4 LA4 LB3 LA3 LB2 LA2 LB1 LA1 LB0 LA0
◎ ◎
◎
◎
◎ ◎
◎
◎
◎ ◎
◎
◎
◎ ◎
◎
◎
DDRポート方向
レジスタ
-
◎
○
0
1
DTP/外部割込入力に使用する端子に対応するビットを"0"に設定
:未定義ビット
:使用ビット
:使用する端子に対応するビットに"1"を設定
:"0"を設定
:"1"を設定
● 設定の手順
DTP/ 外部割込みを使用する場合は , 次の手順で各レジスタの設定を行ってください。
1. 使用する DTP/ 外部割込みチャネルに対応する割込み要求許可ビットを "0" に設定し
ます。(ENIR: EN)
2. 使用する DTP/ 外部端子に対応する検出条件選択ビットで , 検出するエッジまたはレ
ベルを設定します。(ELVR: LA, LB)
3. 使用する DTP/ 外部割込みチャネルに対応する割込み要求フラグビットを "0" に設定
します。(EIRR: ER)
4. 使用する DTP/ 外部割込みチャネルに対応する割込み要求許可ビットを "1" に設定し
ます。(ENIR: EN)
• DTP/ 外部割込みのレジスタの設定は , 外部割込み要求を禁止に (ENIR: EN=0) 設定
してから行います。
• DTP/ 外部割込み要求を許可 (ENIR: EN=1) する場合は , 先に対応する DTP/ 外部割込
み要求フラグビットをクリア (EIRR: ER=0) する必要があります。これは , レジスタ
設定時に誤って割込み要求が発生するのを防ぐためです。
394
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第 12 章 DTP/ 外部割込み
12.4 DTP/ 外部割込みの動作説明
MB90495G Series
● 外部割込み機能と DTP 機能の選択
外部割込み機能と DTP 機能のどちらが実行されるかは , 対応する割込み制御レジスタ
の EI2OS 許可ビット (ICR: ISE) の設定によって決定されます。
ISE ビットを "1" に設定した場合は , 拡張インテリジェント I/O サービス (EI2OS) が許
可され , DTP 機能が実行されます。
ISEビットを"0"に設定した場合は, EI2OSは禁止され, 外部割込み機能が実行されます。
<注意>
• 1 つの割込み制御レジスタに割り当てられている割込み要求は , すべて割込みレ
ベル (IL2 ∼ IL0) が同じになります。
• 1 つの割込み制御レジスタに複数の割込み要求が割り当てられている場合 , その
うちの 1 つで EI2OS を使用すると , 他の割込み要求は使用できません。
■ DTP/ 外部割込み動作
DTP/ 外部割込みの制御ビットと割込み要因を , 表 12.4-1 に示します。
表 12.4-1 DTP/ 外部割込みの制御ビットと割込み要因
DTP/ 外部割込み
割込み要求フラグビット
EIRR: ER7 ∼ ER0
割込み要求許可ビット
ENIR: EN7 ∼ EN0
割込み要因
INT7 ∼ INT0 端子への , 有効エッジ / レベルの入力
DTP/ 外部割込みの割込み要求が割込みコントローラに対して出力された場合 , 割込み
制御レジスタの EI2OS 許可ビット (ICR: ISE) を "0" に設定している場合は , 割込み処理
が実行されます。"1"に設定している場合は, 拡張インテリジェントI/Oサービス (EI2OS)
が実行されます。
CM44-10114-7
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395
第 12 章 DTP/ 外部割込み
12.4 DTP/ 外部割込みの動作説明
MB90495G Series
図 12.4-2 に DTP/ 外部割込みの動作を示します。
図 12.4-2 DTP/ 外部割込みの動作
DTP/外部割込み回路
他の要求 割込みコントローラ
ELVR
ICR YY
EIRR
CMP
ICR
XX
ENIR
CPU
IL
CMP
割込み処理
ILM
要因
EI2OS起動
DTP/外部割込み
要求発生
メモリ 周辺データ転送
ディスクリプタ更新
割込みコントローラ
受付け判定
ディスクリプタ
データカウンタ
CPU割込み
受付判定
=0
割込み処理
≠0
再設定または停止
割込み処理
マイクロプログラム
起動
DTP処理から復帰
EI2OS処理(DTP処理)
から復帰
1
ICR:ISE
0
外部割込みを起動
処理と割込みフラグクリア
外部割込みから復帰
396
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第 12 章 DTP/ 外部割込み
12.4 DTP/ 外部割込みの動作説明
MB90495G Series
12.4.1
外部割込み機能
DTP/ 外部割込み機能には , DTP/ 外部割込み端子での信号 ( エッジまたはレベル ) の
検出により , 割込み要求を発生させる外部割込み機能があります。
■ 外部割込み機能
• DTP/ 外部割込み端子に , 検出レベル設定レジスタで設定した信号 ( エッジまたはレ
ベル ) が検出されると , DTP/ 外部割込み要因レジスタの割込み要求フラグビット
(EIRR: ER) が "1" にセットされます。
• 割込み要求フラグビットが "1" にセットされた場合に , DTP/ 外部割込み許可レジス
タの割込み要求許可ビットを許可に設定していると (ENIR: EN=1) , 割込みコント
ローラに対して , 割込み要求の発生を通知します。
• 割込みコントローラで , 他の割込み要求よりも割込み優先順位が高いと判定された
場合は , 割込み要求が発生します。
• CPU では , コンディションコードレジスタの割込みレベルマスクビット (CCR: ILM)
と割込み要求のレベル (ICR: IL) が比較され , 割込み要求レベルが ILM より高く , 割
込み許可ビットが許可に設定されていた場合は (PS: CCR: I=1) , 現在実行中の命令
の終了後に , 割込み処理が実行され , 割込み処理に分岐します。
• 割込み処理で対応する DTP/ 外部割込み要求フラグビットに "0" を設定し , DTP/ 外
部割込み要求をクリアしてください。
<注意>
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• DTP/ 外部割込み要求フラグビット (EIRR: ER) は , 対応する DTP/ 外部割込み要求
許可ビット (ENIR: EN) の設定に関わらず , DTP/ 外部割込み起動要因が発生する
と "1" にセットされます。
• 割込み処理が起動された場合は , 起動要因となった DTP/ 外部割込み要求フラグ
ビットをクリアしてください。DTP/ 外部割込み要求フラグビットが "1" のまま
では割込みから復帰できません。クリアする場合は , 受け付けられている DTP/
外部割込み要因以外のフラグビットをクリアしないように注意してください。
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397
第 12 章 DTP/ 外部割込み
12.4 DTP/ 外部割込みの動作説明
MB90495G Series
DTP 機能
12.4.2
DTP/ 外部割込みには , 外部の周辺装置からの信号を DTP/ 外部割込み端子から検出
し , 拡張インテリジェント I/O サービスを起動する DTP 機能があります。
■ DTP 機能
DTP/ 外部割込み機能の検出レベル設定レジスタで設定した信号レベルの検出により ,
拡張インテリジェント I/O サービス (EI2OS) を起動します。
• EI2OS の動作が許可 (ICR: ISE=1) されていれば , 割込み要求が受け付けられた時点
で , EI2OS を起動し , データ転送を開始します。
• 1 データの転送が終了するとディスクリプタの更新などが行われ , DTP/ 外部割込み
要求フラグビットがクリアされて , DTP/ 外部割込み端子からの次の要求に備えま
す。
• EI2OS による転送がすべて終了すると , 割込み処理に分岐します。
図 12.4-3 外部周辺装置とのインタフェース例 ( シングルチップモードの場合 )
"H"レベル要求(ELVR:LB0,LA0=01B)
INT0端子への入力
(DTP要因)
CPU内部動作
ディスクリプタ
選択,読出し
外部接続の
周辺装置
ディスクリプタ
更新
内部データバス
リード・
ライト動作*2
データ転送要求
DTP要因*1
INT
割込要求
CPU
DTP/
(EI2OS)
外部割込回路
内部メモリ
*1:転送開始後,3マシンクロック以内に取り下げる
*2:拡張インテリジェントI/Oサービスが「周辺機能→内部メモリ転送」の場合
398
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第 12 章 DTP/ 外部割込み
12.5 DTP/ 外部割込みの使用上の注意
MB90495G Series
12.5
DTP/ 外部割込みの使用上の注意
DTP/ 外部割込みを使用する際は , 以下の点にご注意ください。
■ 使用上の注意
● DTP 機能を使用する場合の外部に接続する周辺装置の条件
• DTP 機能を使用する場合は , 転送が行われたことにより自動的にデータ転送要求を
クリアする周辺装置であることが必要です。
• 転送動作を開始してから 3 マシンクロック以内で転送要求信号をインアクティブに
してください。アクティブにしたままの場合 , DTP/ 外部割込みでは , 次の転送要求
が発生したものとして扱ってしまいます。
● 外部割込みの入力極性について
• 検出レベル設定レジスタでエッジ検出を設定している場合は , エッジを検出するた
めのパルス幅は最小 3 マシンクロックが必要です。
• 検出レベル設定レジスタでレベル検出を設定している場合は , 割込み要因となるレ
ベルが入力されると , DTP/ 外部割込み要因レジスタの割込み要求フラグビット
(EIRR:ER) が "1" にセットされ , 図 12.5-1 に示すように , 要因が保持されます。
割込み要求フラグビット (EIRR:ER) に要因が保持された場合は , DTP/ 外部割込み要因
が取り下げられても , 割込み要求許可状態 (ENIR: EN=1) であれば , 割込みコントロー
ラへの要求はアクティブのままです。割込みコントローラへの要求を取り下げるには
割込み要求フラグビット (EIRR: ER) をクリアする必要があります。
図 12.5-1 レベル設定の場合の割込み要求フラグビット (EIRR:ER) のクリア
DTP/
外部割込み要因
DTP/割込み入力
検出回路
割込み要因フラグビット
(EIRR:ER)
許可ゲート
割込み
コントローラへ
(割込み要求)
クリアしない限り要因を保持し続ける
図 12.5-2 割込み要求許可の場合の DTP/ 外部割込み要因と割込み要求
DTP/外部割込み要因
("H"レベル検出の場合)
割込み要因の取り下げ
割込みコントローラ
への割込み要求
割込み要求フラグビット(EIRR:ER)のクリアによってインアクティブとなる
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399
第 12 章 DTP/ 外部割込み
12.5 DTP/ 外部割込みの使用上の注意
MB90495G Series
● 割込みに関する注意
• 外部割込み機能として使用している場合は, DTP/外部割込み要求フラグビットが"1"
に セ ッ ト さ れ (EIRR: ER) , DTP/ 外 部 割 込 み 要 求 を 許 可 に 設 定 し た 状 態 (ENIR:
EN=1) では , 割込み処理から復帰できません。割込み処理内で必ず DTP/ 外部割込み
要求フラグビットを "0" に設定してください。(EIRR: ER)
• 検出レベル設定レジスタでレベル検出を設定している場合は , 割込み要因となるレ
ベルが入力されたままであれば , DTP/ 外部割込み要求フラグビットをクリアしても
(EIRR: ER=0) , すぐに再セットされます。必要に応じて DTP/ 外部割込み要求を禁止
するか (ENIR: EN=0) , 割込み要因そのものを解消してください。
400
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CM44-10114-7
第 12 章 DTP/ 外部割込み
12.6 DTP/ 外部割込み回路のプログラム例
MB90495G Series
12.6
DTP/ 外部割込み回路のプログラム例
DTP/ 外部割込み機能のプログラム例を示します。
■ DTP/ 外部割込み機能のプログラム例
● 処理仕様
INT0 端子に入力される , パルスの立上りエッジを検出して外部割込みを発生します。
● コーディング例
ICR02
EQU
0000B2H
;DTP/ 外部割込み制御レジスタ
DDR6
EQU
000016H
; ポート 6 方向レジスタ
ENIR
EQU
000030H
;DTP/ 外部割込み許可レジスタ
EIRR
EQU
000031H
;DTP/ 外部割込み要因レジスタ
ELVRL
EQU
000032H
; 検出レベル設定レジスタ : L
ELVRH
EQU
000033H
; 検出レベル設定レジスタ : H
ER0
EQU
EIRR:0
;INT0 割込み要求フラグビット
EN0
;
EQU
ENIR:0
;INT0 割込み要求許可ビット
;--------- メインプログラム ------------------------------------CODE
CSEG
; スタックポインタ (SP) などは初期化済みとする
START:
MOV
I:DDR6,#00000000B
;DDR6 を入力ポートに設定
AND
CCR,#0BFH
; 割込み禁止
MOV I:ICR02,#00H
; 割込みレベル 0 ( 最強 )
CLRB
I:EN0
;ENIR で INT0 を禁止
MOV
I:ELVRL,#00000010B ;INT0 は , 立上りエッジ選択
CLRB
I:ER0
;EIRR で INT0 の割込み要求フラグ
; クリア
SETB
I:EN0
;ENIR で INT0 の割込み要求許可
MOV
ILM,#07H
;PS 内 ILM をレベル 7 に設定
OR
CCR,#40H
; 割込み許可
LOOP:
・
ユーザ処理
・
BRA
LOOP
;--------- 割込みプログラム ------------------------------------WARI:
CLRB
I:ER0
; 割込み要求フラグをクリア
・
ユーザ処理
・
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401
第 12 章 DTP/ 外部割込み
12.6 DTP/ 外部割込み回路のプログラム例
CODE
MB90495G Series
; 割込み処理からの復帰
RETI
ENDS
;--------- ベクタ設定 -----------------------------------------VECT
CSEG ABS=0FFH
VECT
; 割込み番号 #15(0FH) にベクタを設定
ORG
00FFC0H
DSL
WARI
ORG
DSL
00FFDCH
START
; リセットベクタ設定
DB
ENDS
END
00H
; シングルチップモードに設定
START
■ DTP 機能のプログラム例
● 処理仕様
• INT0端子に入力される, 信号の"H"レベルを検出して拡張インテリジェントI/Oサー
ビス (EI2OS) のチャネル 0 を起動します。
• DTP 処理 (EI2OS) で RAM 上のデータをポート 0 に出力します。
● コーディング例
ICR02
EQU
0000B2H
;DTP/ 外部割込み制御レジスタ
DDR0
EQU
000010H
; ポート 0 方向レジスタ
DDR6
EQU
000011H
; ポート 6 方向レジスタ
ENIR
EQU
000030H
;DTP/ 外部割込み許可レジスタ
EIRR
EQU
000031H
;DTP/ 外部割込み要因レジスタ
ELVRL
EQU
000032H
; 検出レベル設定レジスタ : L
ELVRH
EQU
000033H
; 検出レベル設定レジスタ : H
ER0
EQU
EIRR:0
;INT0 割込み要求フラグビット
EN0
;
EQU
ENIR:0
;INT0 割込み要求許可ビット
BAPL
EQU
000100H
; バッファアドレスポインタ下位
BAPM
EQU
000101H
; バッファアドレスポインタ中位
BAPH
EQU
000102H
; バッファアドレスポインタ上位
ISCS
EQU
000103H
;EI2OS ステータスレジスタ
IOAL
EQU
000104H
;I/O アドレスレジスタ下位
IOAH
EQU
000105H
;I/O アドレスレジスタ上位
DCTL
EQU
000106H
; データカウンタ下位
DCTH
;
EQU
000107H
; データカウンタ上位
;--------- メインプログラム ------------------------------------CODE
CSEG
; スタックポインタ (SP) などは初期化済みとする
START:
402
MOV
I:DDR0,#11111111B
;DDR0 で出力ポートに設定
MOV
I:DDR6,#00000000B
;DDR6 で入力ポートに設定
AND
CCR,#0BFH
; 割込み禁止
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第 12 章 DTP/ 外部割込み
12.6 DTP/ 外部割込み回路のプログラム例
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MOV
I:ICR02,#08H
; 割込みレベル 0 ( 最強 ) EIsOS
; チャネル 0
;
; データバンクレジスタ (DTB) = 00H
;
; 出力データの格納先アドレスの設定
MOV
BAPL,#00H
MOV
BAPM,#06H ;(600H ∼ 60AH を使用 )
MOV
BAPH,#00H
MOV
ISCS,#12H
; バイト転送 , バッファアドレス+ 1,
;I/O アドレス固定 ,
; メモリ→ I/O へ転送
MOV
IOAL,#00H
; 転送先アドレスポインタとして
MOV
IOAH,#00H
; ポート 0 を設定
MOV
MOV
DCTL,#0AH
DCTH,#00H
; 転送回数を 10 回に設定
CLRB
I:EN0
;ENIR で INT0 を禁止
MOV
I:ELVRL,#00000001B ;INT0 は , "H" レベル検出を設定
CLRB
I:ER0
;
;EIRR で INT0 の割込み要求フラグ
; クリア
SETB
I:EN0
;ENIR で INT0 の割込み要求許可
MOV
ILM,#07H
;PS 内 ILM をレベル 7 に設定
OR
CCR,#40H
; 割込み許可
LOOP:
・
ユーザ処理
・
BRA
LOOP
;--------- 割込みプログラム ------------------------------------WARI:
CLRB
I:ER0
;INT0 割込み要求フラグをクリア
・
ユーザ処理
・
CODE
; 割込み処理からの復帰
RETI
ENDS
;--------- ベクタ設定 -----------------------------------------VECT
CSEG ABS=0FFH
; 割込み番号 #15(0FH) にベクタを設
ORG
00FFC0H
DSL
WARI
ORG
DSL
00FFDCH
START
; リセットベクタ設定
00H
; シングルチップモードに設定
定
VECT
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DB
ENDS
END
START
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403
第 12 章 DTP/ 外部割込み
12.6 DTP/ 外部割込み回路のプログラム例
404
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第 13 章
8/10 ビット A/D コンバータ
この章では , 8/10 ビット A/D コンバータの機能と
動作について説明します。
13.1 8/10 ビット A/D コンバータの概要
13.2 8/10 ビット A/D コンバータのブロックダイヤグラム
13.3 8/10 ビット A/D コンバータの構成
13.4 8/10 ビット A/D コンバータの割込み
13.5 8/10 ビット A/D コンバータの動作説明
13.6 8/10 ビット A/D コンバータ使用上の注意
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405
第 13 章 8/10 ビット A/D コンバータ
13.1 8/10 ビット A/D コンバータの概要
13.1
MB90495G Series
8/10 ビット A/D コンバータの概要
8/10 ビット A/D コンバータは , RC 型逐次比較変換方式によって , アナログ入力電圧
を 8 ビットまたは 10 ビットのデジタル値に変換します。
• 入力信号は , 8 チャネルのアナログ入力端子から選択します。
• 起動トリガは , ソフトウェアトリガ , 内部タイマ出力 , 外部トリガから選択できま
す。
■ 8/10 ビット A/D コンバータの機能
アナログ入力端子に入力されたアナログ電圧 ( 入力電圧 ) を 8 ビットまたは 10 ビット
のデジタル値に変換します (A/D 変換 ) 。
8/10 ビット A/D コンバータには以下の機能があります。
• A/D 変換時間は , サンプリング時間を含めて 1 チャネルで最小 6.12μs * 1 です。
• サンプリング時間は , 1 チャネルで最小 2.0μs * 1 です。
• 変換方式は , サンプル & ホールド回路付き RC 型逐次変換比較方式です。
• 8 ビットまたは 10 ビットの分解能を設定できます。
• アナログ入力端子は , 最大 8 チャネルまで使用できます。
• A/D 変換結果を A/D データレジスタに格納することにより , 割込み要求を発生でき
ます。
• 割込み要求が発生した場合にEI2OSを起動することができます。
EI2OSを利用すると,
連続して A/D 変換した場合でもデータは欠落しません。
• 起動トリガは , ソフトウェア , 内部タイマ出力 , 外部トリガ ( 立下りエッジ ) から選
択できます。
* 1: マシンクロック周波数 16MHz で動作している場合
■ 8/10 ビット A/D コンバータの変換モード
8/10 ビット A/D コンバータの変換モードには , 次の種類があります。
表 13.1-1 8/10 ビット A/D コンバータの変換モード
変換モード
406
内 容
単発変換モード
開始チャネルから終了チャネルまで順次 A/D 変換を行います。終了
チャネルの A/D 変換が終了すると , A/D 変換機能を停止します。
連続変換モード
開始チャネルから終了チャネルまで順次 A/D 変換を行います。終了
チャネルの A/D 変換が終了すると , 開始チャネルに戻って A/D 変換動
作を継続します。
停止変換モード
1 チャネルごとに一時停止しながら A/D 変換を行います。終了チャネ
ルの A/D 変換が終了すると , 開始チャネルに戻って A/D 変換と一時停
止を繰り返します。
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第 13 章 8/10 ビット A/D コンバータ
13.2 8/10 ビット A/D コンバータのブロックダイヤグラム
MB90495G Series
13.2
8/10 ビット A/D コンバータのブロックダイヤグラム
8/10 ビット A/D コンバータは , 以下のブロックで構成されています。
■ 8/10 ビット A/D コンバータのブロックダイヤグラム
図 13.2-1 8/10 ビット A/D コンバータのブロックダイヤグラム
A/D制御
割込要求出力
ステータス
レジスタ
(ADCS) BUSY INT INTE PAUS STS1 STS0 STRT 予約 MD1 MD0 ANS2 ANS1 ANS0 ANE2 ANE1 ANE0
2
ADTG
TO
6
2
起動
セレクタ
デコーダ
内部データバス
φ
AN7
AN6
AN5
AN4
AN3
AN2
AN1
AN0
サンプル&
ホールド回路
コンパレータ
コントロール回路
アナログ
チャネル
セレクタ
AVR
AVcc
AVss
D/Aコンバータ
2
2
A/Dデータ
レジスタ
(ADCR)S10 ST1 ST0 CT1 CT0 -
D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
TO :内部タイマ出力
- :未定義
予約:必ず"0"に設定してください
φ :マシンクロック
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407
第 13 章 8/10 ビット A/D コンバータ
13.2 8/10 ビット A/D コンバータのブロックダイヤグラム
MB90495G Series
● ブロックダイヤグラム中の端子などの詳細
8/10 ビット A/D コンバータの実際の端子名および割込み要求番号を表 13.2-1 に示しま
す。
表 13.2-1 ブロックダイヤグラムの端子および割込み要求番号
ブロックダイヤグラム中の端子名 /
割込み要求番号
実際の端子名 / 割込み要求番号
ADTG
トリガ入力端子
P37/ADTG
TO
内部タイマ出力
TO (16 ビットリロードタイマ ,
16 ビットフリーランタイマ )
AN0
アナログ入力端子 ch0
P50/AN0
AN1
アナログ入力端子 ch1
P51/AN1
AN2
アナログ入力端子 ch2
P52/AN2
AN3
アナログ入力端子 ch3
P53/AN3
AN4
アナログ入力端子 ch4
P54/AN4
AN5
アナログ入力端子 ch5
P55/AN5
AN6
アナログ入力端子 ch6
P56/AN6
AN7
アナログ入力端子 ch7
P57/AN7
AVR
Vref+ 入力端子
AVR
AVcc
A/D コンバータ電源端子
AVcc
AVss
A/D コンバータ用アナログ GND 端子
AVss
割込み要求出力
#18 (12H)
● A/D 制御ステータスレジスタ (ADCS)
ソフトウェアによる A/D 変換機能の起動 , A/D 変換機能の起動トリガの選択 , 変換モー
ドの選択 , 割込み要求の許可または禁止 , 割込み要求フラグの確認とクリア , A/D 変換
動作の一時停止および変換中の状態確認, A/D変換の開始チャネルおよび終了チャネル
の設定を行います。
● A/D データレジスタ (ADCR)
A/D 変換結果を格納します。また , A/D 変換のコンペア時間 , サンプリング時間 , 分解
機能の選択を行います。
● 起動セレクタ
A/D 変換を起動するトリガを選択します。起動トリガには , 内部タイマ出力または外部
端子入力を設定できます。
408
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第 13 章 8/10 ビット A/D コンバータ
13.2 8/10 ビット A/D コンバータのブロックダイヤグラム
MB90495G Series
● デコーダ
A/D 制御ステータスレジスタの A/D 変換開始チャネル選択ビット (ADCS: ANS2 ∼
ANS0) および A/D 変換終了チャネル選択ビット (ADCS: ANE2 ∼ ANE0) の設定から ,
A/D 変換に使用するアナログ入力端子を選択します。
● アナログチャネルセレクタ
デコーダからの信号を受けて , 8 チャネルのアナログ入力端子から A/D 変換に使用する
端子を選択します。
● サンプル & ホールド回路
アナログチャネルセレクタで選択された入力電圧を保持します。A/D 変換を開始した
直後の入力電圧を保持することによって, A/D変換中の入力電圧の変動の影響を受けず
に変換できます。
● D/A コンバータ
サンプル & ホールド回路で保持された入力電圧と比較するための , 基準電圧を発生し
ます。
● コンパレータ
サンプル & ホールド回路で保持された入力電圧と , D/A コンバータの出力電圧を比較
して電圧の大小を判定します。
● コントロール回路
コンパレータからの大小信号を受けて , A/D 変換値を決定します。変換結果が確定する
と , 変換結果のデータを A/D データレジスタに格納します。割込み要求が許可されて
いる場合は , 割込みが発生します。
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409
第 13 章 8/10 ビット A/D コンバータ
13.3 8/10 ビット A/D コンバータの構成
13.3
MB90495G Series
8/10 ビット A/D コンバータの構成
A/D コンバータの端子 , レジスタ , 割込み要因を示します。
■ 8/10 ビット A/D コンバータの端子
8/10 ビット A/D コンバータの端子は , 汎用入出力ポートと兼用です。端子の機能 , 8/10
ビット A/D コンバータを使用する場合の設定を表 13.3-1 に示します。
表 13.3-1 8/10 ビット A/D コンバータの端子
使用する機能
<参照>
410
端子名
トリガ入力
ADTG
チャネル 0
AN0
チャネル 1
AN1
チャネル 2
AN2
チャネル 3
AN3
チャネル 4
AN4
チャネル 5
AN5
チャネル 6
AN6
チャネル 7
AN7
端子機能
8/10 ビット A/D コンバータを使用
した場合の設定
汎用入出力ポート /
外部トリガ入力
ポート方向レジスタ (DDR) で入力
ポートに設定
汎用入出力ポート / ア
ナログ入力
ポート方向レジスタ (DDR) で入力
ポートに設定
アナログ信号の入力許可 (ADER:
ADE7 ∼ ADE0="11111111B")
端子のブロックダイヤグラムは , 「第 4 章 I/O ポート」を参照してください。
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第 13 章 8/10 ビット A/D コンバータ
13.3 8/10 ビット A/D コンバータの構成
MB90495G Series
■ 8/10 ビット A/D コンバータのレジスタと初期値の一覧
図 13.3-1 8/10 ビット A/D コンバータのレジスタと初期値の一覧
bit
A/D制御ステータスレジスタ上位
(ADCS:H)
bit
A/D制御ステータスレジスタ下位
(ADCS:L)
bit
A/Dデータレジスタ上位(ADCR:H)
bit
A/Dデータレジスタ下位(ADCR:L)
bit
アナログ入力許可レジスタ(ADER) 15
14
13
12
11
10
9
8
0
0
0
0
0
0
0
0
7
6
5
4
3
2
1
0
0
0
0
0
0
0
0
0
15
14
13
12
11
10
9
8
0
0
1
0
1
×
×
×
7
6
5
4
3
2
1
0
×
×
×
×
×
×
×
×
7
6
5
4
3
2
1
0
1
1
1
1
1
1
1
1
× :不定
■ 8/10 ビット A/D コンバータでの割込みの発生
8/10 ビット A/D コンバータでは , A/D 変換結果が A/D データレジスタ (ADCR) に格納
されると , A/D 制御ステータスレジスタの割込み要求フラグビット (ADCS: INT) に "1"
がセットされます。割込み要求が許可されている場合は (ADCS: INTE=1) , 割込みが発
生します。
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411
第 13 章 8/10 ビット A/D コンバータ
13.3 8/10 ビット A/D コンバータの構成
13.3.1
MB90495G Series
A/D 制御ステータスレジスタ上位 (ADCS: H)
A/D 制御ステータスレジスタ上位 (ADCS:H) では , 次の設定ができます。
• ソフトウェアによる A/D 変換機能の起動
• A/D 変換機能の起動トリガの選択
• A/D データレジスタへの A/D 変換結果格納による割込み要求の許可または禁止
• A/D データレジスタへの A/D 変換結果格納による割込み要求フラグの確認とクリ
ア
• A/D 変換動作の一時停止および変換中の状態確認
412
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第 13 章 8/10 ビット A/D コンバータ
13.3 8/10 ビット A/D コンバータの構成
MB90495G Series
■ A/D 制御ステータスレジスタ上位 (ADCS: H)
図 13.3-2 A/D 制御ステータスレジスタ上位 (ADCS: H)
15
14
13
12
11
10
9
8
リセット値
00000000 B
R/W R/W R/W R/W R/W R/W
W R/W
bit8
予約
0
予約ビット
必ず"0"に設定してください
bit9
STRT
A/D変換ソフトウェア起動ビット
0
A/D変換機能を起動しない
1
A/D変換機能を起動する
bit11 bit10
STS1 STS0
0
0
0
1
1
0
1
1
A/D変換起動トリガ選択ビット
ソフトウェア起動
ソフトウェア起動または外部トリガ起動
ソフトウェア起動または内部タイマ起動
ソフトウェア起動,外部トリガ起動または内部タイマ起動
bit12
PAUS
0
1
bit13
INTE
0
1
一時停止フラグビット
(EI2OSが使用されている場合のみ有効)
A/D変換動作は一時停止していない
A/D変換動作は一時停止している
割込要求許可ビット
割込要求の禁止
割込要求の許可
bit14
INT
0
1
割込要求フラグビット
リードした場合
A/D変換未終了
ライトした場合
"0"にクリア
A/D変換終了
影響なし
bit15
BUSY
R/W :リード ・ライト 可能
:リセット値
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0
1
A/D変換動作中フラグビット
リードした場合
ライトした場合
A/D変換終了(非起動状態) A/D変換機能の強制終了
A/D変換動作中
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影響なし
413
第 13 章 8/10 ビット A/D コンバータ
13.3 8/10 ビット A/D コンバータの構成
MB90495G Series
表 13.3-2 A/D 制御ステータスレジスタ上位 (ADCS: H) の機能 ( 1 / 2 )
ビット名
機 能
bit8
予約 : 予約ビット
必ず "0" に設定してください。
bit9
STRT:
A/D 変換ソフトウェア
起動ビット
8/10 ビット A/D コンバータをソフトウェアで起動します。
"1" に設定した場合 : 8/10 ビット A/D コンバータが起動
します。
• 停止変換モードで A/D 変換動作が一時停止している場
合は , STRT ビットに "1" を書き込むことによって A/D
変換動作を再開します。
"0" に設定した場合 : 無効です。変化しません。
リードした場合 : バイト / ワード命令では "1" が読
み出されます。リードモディファ
イライト系命令では "0" が読み出
されます。
<注記>
8/10 ビット A/D コンバータの強制終了 (BUSY=0) とソ
フトウェア起動 (STRT=1) は同時に行わないでくださ
い。
bit10
bit11
STS1, STS0:
A/D 変換起動トリガ選
択ビット
8/10 ビット A/D コンバータを起動するトリガを選択しま
す。
起動トリガを複数に設定した場合 (STS1, STS0="00B" 以
外 ), 8/10 ビット A/D コンバータは最初に発生した起動ト
リガで起動します。
<注記>
起動トリガの設定を変更する場合は , 起動トリガを発
生させる周辺機能の動作が停止している状態で設定し
てください。
414
bit12
PAUS:
一時停止フラグビット
EI2OS 機能を使用している場合に , A/D 変換の動作状態を
示します。
• PAUS ビットは , EI2OS 機能を使用している場合のみ
有効です。
• A/D 変換結果が A/D データレジスタ (ADCR) からメモ
リに転送されている間は A/D 変換動作が一時停止しま
す。A/D 変換動作が一時停止すると PAUS ビットに
"1" がセットされます。
• A/D 変換結果のメモリへの転送が終了すると , 8/10
ビット A/D コンバータは自動的に A/D 変換動作を再
開されます。A/D 変換動作が開始されると PAUS ビッ
トは "0" にクリアされます。
bit13
INTE:
割込み要求許可ビット
割込み要求の出力を許可または禁止します。
• 割込み要求を許可した場合に (INTE=1) , 割込み要求フ
ラグビットがセットされると (INT=1) 割込み要求が発
生します。
<注記>
EI2OS 機能を使用している場合は , 必ず "1" に設定し
てください。
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第 13 章 8/10 ビット A/D コンバータ
13.3 8/10 ビット A/D コンバータの構成
MB90495G Series
表 13.3-2 A/D 制御ステータスレジスタ上位 (ADCS: H) の機能 ( 2 / 2 )
ビット名
CM44-10114-7
機 能
bit14
INT:
割込み要求フラグビッ
ト
割込み要求が発生したことを示します。
• A/D 変換が終了して , A/D 変換結果が A/D データレジ
スタ (ADCR) に格納されると INT ビットに "1" がセッ
トされます。
• 割込み要求を許可した場合に (INTE=1) , 割込み要求フ
ラグビットがセットされると (INT=1) , 割込み要求が発
生します。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 影響しません。
EI2OS 機能が起動した場合 : クリアされます。
<注記>
INT ビットをクリアする場合は , 8/10 ビット A/D コン
バータの動作が停止している状態で , "0" を書き込ん
でください。
bit15
BUSY:
A/D 変換動作中フラグ
ビット
8/10 ビット A/D コンバータを強制終了します。リードし
た場合は , 8/10 ビット A/D コンバータが動作中か停止中
かを示します。
"0" に設定した場合 : 8/10 ビット A/D コンバータを強制
終了します。
"1" に設定した場合 : 影響しません。
リードした場合 : 8/10 ビット A/D コンバータが動作中で
あれば "1" が , 停止中であれば "0" が読
み出されます。
<注記>
8/10 ビット A/D コンバータの強制終了 (BUSY=0) とソ
フトウェア起動 (STRT=1) は同時に行わないでくださ
い。
FUJITSU SEMICONDUCTOR LIMITED
415
第 13 章 8/10 ビット A/D コンバータ
13.3 8/10 ビット A/D コンバータの構成
MB90495G Series
A/D 制御ステータスレジスタ下位 (ADCS: L)
13.3.2
A/D 制御ステータスレジスタ下位 (ADCS:L) では , 次の設定ができます。
• A/D 変換モードの選択
• A/D 変換の開始チャネルおよび終了チャネルの選択
■ A/D 制御ステータスレジスタ下位 (ADCS: L)
図 13.3-3 A/D 制御ステータスレジスタ下位 (ADCS: L)
7
6
5
4
3
2
1
0
リセット値
00000000 B
R/W R/W R/W R/W R/W R/W R/W R/W
bit2 bit1 bit0
ANE2 ANE1 ANE0
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
bit5
bit4
A/D変換終了チャネル選択ビット
AN0端子
AN1端子
AN2端子
AN3端子
AN4端子
AN5端子
AN6端子
AN7端子
bit3
A/D変換開始チャネル選択ビット
ANS2 ANS1 ANS0
0
0
0
0
1
1
1
1
R/W :リード ・ライト 可能
:リセット値
416
0
0
1
1
0
0
1
1
bit7 bit6
MD1 MD0
0
0
0
1
1
0
1
1
0
1
0
1
0
1
0
1
非起動状態
AN0端子
AN1端子
AN2端子
AN3端子
AN4端子
AN5端子
AN6端子
AN7端子
変換中の
読出し
変換中の
チャネル
番号
停止変換モード
で一時停止中の
読出し
直前に
変換した
チャネル
番号
A/D変換モード選択ビット
単発変換モード1(動作中の再起動可能)
単発変換モード2(動作中の再起動不可)
連続変換モード(動作中の再起動不可)
停止変換モード(動作中の再起動不可)
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第 13 章 8/10 ビット A/D コンバータ
13.3 8/10 ビット A/D コンバータの構成
MB90495G Series
表 13.3-3 A/D 制御ステータスレジスタ下位 (ADCS: L) の機能 ( 1 / 3 )
ビット名
bit0
∼
bit2
CM44-10114-7
ANE2 ∼ ANE0:
A/D 変換終了チャネル
選択ビット
機 能
A/D 変換を終了するチャネルを設定します。
開始チャネル < 終了チャネルの場合 :
A/D 変換開始チャネル選択ビット (ANS2 ∼ ANS0) で設定
されたチャネルから A/D 変換を開始し , A/D 変換終了
チャネル選択ビット (ANE2 ∼ ANE0) で設定されたチャネ
ルで A/D 変換を終了します。
開始チャネル = 終了チャネルの場合 :
A/D 変換終了 (= 開始 ) チャネル選択ビット (ANE2 ∼
ANE0=ANS2 ∼ ANS0) で設定された 1 チャネルのみ A/D
変換を行います。
開始チャネル > 終了チャネルの場合 :
A/D 変換開始チャネル選択ビット (ANS2 ∼ ANS0) で設定
されたチャネルから AN7 まで A/D 変換を行い , さらに
AN0 から A/D 変換終了チャネル選択ビット (ANE2 ∼
ANE0) で設定された
チャネルまで A/D 変換を行います。
連続変換モード , 停止変換モードの場合 :
A/D 変換終了チャネル選択ビット (ANE2 ∼ ANE0) に設定
されたチャネルで A/D 変換が終了すると , A/D 変換開始
チャネル選択ビット (ANS2 ∼ ANS0) で設定されたチャネ
ルに戻ります。
<注記>
A/D 変換中は , A/D 変換終了チャネルビット (ANE2 ∼
ANE0) の設定は行わないでください。
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417
第 13 章 8/10 ビット A/D コンバータ
13.3 8/10 ビット A/D コンバータの構成
MB90495G Series
表 13.3-3 A/D 制御ステータスレジスタ下位 (ADCS: L) の機能 ( 2 / 3 )
ビット名
bit3
∼
bit5
ANS2 ∼ ANS0:
A/D 変換開始チャネル
選択ビット
機 能
A/D 変換を開始するチャネルを設定します。リードした
場合は , A/D 変換中または一時停止直前に A/D 変換した
チャネル番号を確認できます。
また , 値を設定した場合でも , A/D 変換が開始され
るまでは , 設定した値ではなく , 前回に A/D 変換し
たチャネル番号が読み出されます。リセット時は ,
"000B" に初期化されます。
開始チャネル < 終了チャネルの場合 :
A/D 変換開始チャネル選択ビット (ANS2 ∼ ANS0) で設定
されたチャネルから A/D 変換を開始し , A/D 変換終了
チャネル選択ビット (ANE2 ∼ ANE0) で設定されたチャネ
ルで A/D 変換を終了します。
開始チャネル = 終了チャネルの場合 :
A/D 変換開始 (= 終了 ) チャネル選択ビット (ANS2 ∼
ANS0=ANE2 ∼ ANE0) で設定された 1 チャネルのみ A/D
変換を行います。
開始チャネル > 終了チャネルの場合 :
A/D 変換開始チャネル選択ビット (ANS2 ∼ ANS0) で設定
されたチャネルから AN7 まで A/D 変換を行って , さらに
AN0 から A/D 変換終了チャネル選択ビット (ANE2 ∼
ANE0) で設定されたチャネルまで A/D 変換を行います。
連続変換モード , 停止変換モードの場合 :
A/D 変換終了チャネル選択ビット (ANE2 ∼ ANE0) に設定
されたチャネルで A/D 変換が終了すると , A/D 変換開始
チャネル選択ビット (ANS2 ∼ ANS0) で設定されたチャネ
ルに戻ります。
リードした場合 (A/D 変換中 ) :
A/D 変換中のチャネル番号 (7 ∼ 0) が読み出されます。
リードした場合 ( 停止変換モードで一時停止中 ) :
一時停止中にリードすると , 一時停止直前に A/D 変換し
たチャネル番号が読み出されます。
<注記>
A/D 変換中は , A/D 変換開始チャネルビット (ANS2 ∼
ANS0) の設定は行わないでください。
418
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第 13 章 8/10 ビット A/D コンバータ
13.3 8/10 ビット A/D コンバータの構成
MB90495G Series
表 13.3-3 A/D 制御ステータスレジスタ下位 (ADCS: L) の機能 ( 3 / 3 )
ビット名
bit6
bit7
MD1, MD0:
A/D 変換モード選択
ビット
機 能
A/D 変換の変換モードを設定します。 単発変換モード 1 の場合 : • 開始チャネル (ADCS: ANS2 ∼ ANS0) から終了チャネ
ル (ADCS: ANE2 ∼ ANE0) までのアナログ入力を連続
して A/D 変換していきます。
• 終了チャネルの A/D 変換が終了すると , A/D 変換動作
を停止します。 • A/D 変換中の再起動ができます。 単発変換モード 2 の場合 : • 開始チャネル (ADCS: ANS2 ∼ ANS0) から終了チャネ
ル (ADCS: ANE2 ∼ ANE0) までのアナログ入力を連続
して A/D 変換していきます。 • 終了チャネルの A/D 変換が終了すると , A/D 変換動作
を停止します。 • A/D 変換中の再起動はできません。 連続変換モードの場合 : • 開始チャネル (ADCS: ANS2 ∼ ANS0) から終了チャネ
ル (ADCS: ANE2 ∼ ANE0) までのアナログ入力を連続
して A/D 変換していきます。 • 終了チャネルの A/D 変換が終了すると , 開始チャネル
のアナログ入力に戻って A/D 変換を継続して行いま
す。 • A/D 変換動作を強制終了するには , A/D 制御ステータ
スレジスタの A/D 変換動作中フラグビット (ADCS:
BUSY) に "0" を書き込みます。 • A/D 変換中の再起動はできません。 停止変換モードの場合 : • 開始チャネル (ADCS: ANS2 ∼ ANS0) の A/D 変換が開
始されます。1 チャネルの A/D 変換が終了すると , A/D
変換動作は停止します。A/D 変換動作が停止している
間に起動トリガを入力すると , 次のチャネルの A/D 変
換が行われます。
• 終了チャネルの A/D 変換が終了すると , A/D 変換動作
は停止します。A/D 変換動作が停止している間に起動
トリガを入力すると , 開始チャネルのアナログ入力に
戻って A/D 変換を継続します。 • A/D 変換動作を強制終了するには , A/D 制御ステータ
スレジスタの A/D 変換動作中フラグビット (ADCS:
BUSY) に "0" を書き込みます。 • A/D 変換中の再起動はできません。 <注記> 変換モードを再起動不可に設定すると (MD1,
MD0="00B" 以外 ) , すべての起動トリガ ( ソフトウェ
ア , 内部タイマ , 外部トリガ ) において変換中の再起
動はできません。
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419
第 13 章 8/10 ビット A/D コンバータ
13.3 8/10 ビット A/D コンバータの構成
MB90495G Series
A/D データレジスタ上位 (ADCR: H)
13.3.3
A/D データレジスタ上位 (ADCR:H) 5 ビットでは , A/D 変換のコンペア時間 , サンプ
リング時間 , 分解能の選択を行います。
なお , A/D データレジスタ (ADCR) のビット 9, ビット 8 については , AD データレ
ジスタ下位 (ADCR:L) で説明します。
■ A/D データレジスタ上位 (ADCR: H)
図 13.3-4 A/D データレジスタ上位 (ADCR: H)
15
W
14
W
13
W
12
W
11
W
10
-
9
8
*
*
R
R
リセット値
00101XXXB
bit12 bit11
CT1 CT0
0
0
1
0
0
1
1
1
bit14 bit13
ST1 ST0
0
0
1
1
R
W
X
-
φ
420
:リードオンリー
:ライトオンリー
:不定
:未定義
:マシンクロック
:リセット値
bit15
S10
0
1
0
1
0
1
コンペア時間選択ビット
44/φ(5.5μs)*1
66/φ(4.12μs)*2
88/φ(5.5μs)*2
176/φ(11.0μs)*2
サンプリング時間選択ビット
20/φ(2.5μs)*1
32/φ(2.0μs)*2
48/φ(3.0μs)*2
128/φ(8.0μs)*2
分解能選択ビット
10ビット(D9~D0)
8ビット(D7~D0)
*1:( )内はφ =8MHzで動作している場合の値
*2:( )内はφ =16MHzで動作している場合の値
* :bit8,bit9については,A/Dデータレジスタ下位(ADCR:L) で説明します
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第 13 章 8/10 ビット A/D コンバータ
13.3 8/10 ビット A/D コンバータの構成
MB90495G Series
表 13.3-4 A/D データレジスタ上位 (ADCR: H) の機能
ビット名
bit11
bit12
CT1, CT0:
コンペア時間選択ビッ
ト
機 能
A/D 変換のコンペア時間 ( 比較時間 ) を設定します。
• アナログ入力を A/D 変換してデータビット (D9 ∼ D0)
に格納するまでの時間を設定します。
<注記>
• CT1, CT0="00B" は 8MHz で動作している場合の設定
です。16MHz で動作している場合に設定した場合 ,
正常な動作は保証できません。本ビットをリードす
ると "00B" が読み出されます。
• 使用禁止の設定を行った場合 , 正常なアナログ電圧
を取り込めない場合があります。
bit13
bit14
ST1, ST0:
サンプリング時間選択
ビット
A/D 変換のサンプリング時間を設定します。
• A/D 変換を開始してから , 入力されたアナログ電圧が
サンプル & ホールド回路でサンプリングされ , 保持さ
れるまでの時間を設定します。
<注記>
• ST1, ST0="00B" は 8MHz で動作している場合の設定
です。16MHz で動作している場合に設定した場合 ,
正常な動作は保証できません。本ビットをリードす
ると "00B" が読み出されます。
• 使用禁止の設定を行った場合 , 正常なアナログ電圧
を取り込めない場合があります。
• A/D 変換中は , サンプル時間の設定は行わないでく
ださい。
bit15
CM44-10114-7
S10:
分解能選択ビット
A/D 変換の分解能を設定します。
"0" に設定した場合 : A/D 変換の分解能を A/D 変換デー
タビット D9 ∼ D0 までの 10 ビット
に設定します。
"1" に設定した場合 : A/D 変換の分解能を A/D 変換デー
タビット D7 ∼ D0 までの 8 ビット
に設定します。
<注記>
S10 ビットを変更する場合は , A/D 変換を開始する前
の停止状態で行ってください。A/D 変換後に S10 ビッ
トを変更すると , A/D 変換データビット (D9 ∼ D0) に
格納された変換結果は無効になります。
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421
第 13 章 8/10 ビット A/D コンバータ
13.3 8/10 ビット A/D コンバータの構成
13.3.4
MB90495G Series
A/D データレジスタ下位 (ADCR: L)
A/D データレジスタ下位 (ADCR:L) では , A/D 変換結果を格納します。
なお , A/D データレジスタ (ADCR) のビット 8, ビット 9 についても , ここで説明し
ます。
■ A/D データレジスタ下位 (ADCR: L)
図 13.3-5 A/D データレジスタ下位 (ADCR: L)
bit9
8
7
6
5
4
3
2
1
0
リセット値
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
XXXXXXXX B
R
R
R
R
R
R
R
R
R
R
R :リードオンリー
X :不定
表 13.3-5 A/D データレジスタ下位 (ADCR: L) の機能
ビット名
bit0
∼
bit9
422
D9 ∼ D0:
A/D 変換データビット
機 能
A/D 変換の結果を格納します。
分解能を 10 ビットに設定した場合 (S10=0) :
変換データは D9 ∼ D0 までの 10 ビットに格納されます。
分解能を 8 ビットに設定した場合 (S10=1) :
変換データは D7 ∼ D0 までの 8 ビットに格納されます。
<注記>
A/D 変換データビット (D9 ∼ D0) に格納された変換結
果を読み出す場合は , ワード命令 (MOVW) を使用して
ください。
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第 13 章 8/10 ビット A/D コンバータ
13.3 8/10 ビット A/D コンバータの構成
MB90495G Series
アナログ入力許可レジスタ (ADER)
13.3.5
8/10 ビット A/D コンバータで使用するアナログ入力端子を許可または禁止します。
■ アナログ入力許可レジスタ (ADER)
図 13.3-6 アナログ入力許可レジスタ (ADER)
7
6
5
4
3
2
1
0
リセット値
11111111 B
R/W R/W R/W R/W R/W R/W R/W R/W
bit0
アナログ入力許可ビット0(AN0)
ANE0
アナログ入力を禁止する
0
アナログ入力を許可する
1
bit1
アナログ入力許可ビット1(AN1)
ANE1
アナログ入力を禁止する
0
1
アナログ入力を許可する
bit2
アナログ入力許可ビット2(AN2)
ANE2
アナログ入力を禁止する
0
1
アナログ入力を許可する
bit3
ANE3
アナログ入力許可ビット3(AN3)
アナログ入力を禁止する
0
1
アナログ入力を許可する
bit4
アナログ入力許可ビット4(AN4)
ANE4
アナログ入力を禁止する
0
1
アナログ入力を許可する
bit5
アナログ入力許可ビット5(AN5)
ANE5
アナログ入力を禁止する
0
1
アナログ入力を許可する
bit7
アナログ入力許可ビット6(AN6)
ANE6
アナログ入力を禁止する
0
1
アナログ入力を許可する
R/W :リード ・ライト 可能
:リセット値
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bit7
アナログ入力許可ビット7(AN7)
ANE7
アナログ入力を禁止する
0
1
アナログ入力を許可する
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423
第 13 章 8/10 ビット A/D コンバータ
13.3 8/10 ビット A/D コンバータの構成
MB90495G Series
表 13.3-6 アナログ入力許可レジスタ (ADER) の機能
ビット名
bit0
∼
bit7
<注意>
424
ADE7 ∼ ADE0:
アナログ入力許可ビッ
ト
機 能
A/D 変換に使用する端子のアナログ入力を許可または禁
止します。
"0" に設定した場合 : アナログ入力を禁止します。
"1" に設定した場合 : アナログ入力を許可します。
• アナログ入力端子は , ポート 5 の汎用入出力ポートと兼用になっています。アナ
ログ入力端子として使用する場合は , ポート 5 方向レジスタ (DDR5) とアナログ
入力許可レジスタ (ADER) の設定によってアナログ入力端子に切り換えてくださ
い。
• アナログ入力端子として使用する場合は , 使用する端子に対応するポート 5 方向
レジスタのビットに "0" を書き込んで出力トランジスタをオフにしてください。
また , 使用する端子に対応するアナログ入力許可レジスタ (ADER) のビットに
"1" を書き込んで , アナログ入力に設定してください。
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第 13 章 8/10 ビット A/D コンバータ
13.4 8/10 ビット A/D コンバータの割込み
MB90495G Series
13.4
8/10 ビット A/D コンバータの割込み
8/10 ビット A/D コンバータでは , A/D 変換が終了して変換結果が A/D データレジス
タ (ADCR) に格納されると , 割込み要求が発生します。拡張インテリジェント I/O
サービス機能 (EI2OS) が利用できます。
■ A/D コンバータの割込み
アナログ入力電圧の A/D 変換が終了して , A/D 変換結果が A/D データレジスタ (ADCR)
に格納されると , A/D 制御ステータスレジスタの割込み要求フラグビット (ADCS: INT)
に "1" がセットされます。割込み要求の出力が許可されている場合に (ADCS: INTE=1) ,
割込み要求フラグビットがセットされると (ADCS: INT=1) , 割込み要求が発生します。
■ 8/10 ビット A/D コンバータの割込みと EI2OS
<参照>
割込み番号 , 割込み制御レジスタ , 割込みベクタアドレスについては , 「3.5 割込
み」を参照してください。
■ 8/10 ビット A/D コンバータの EI2OS 機能
8/10 ビット A/D コンバータでは , EI2OS 機能を使用して , A/D 変換結果を A/D データ
レジスタ (ADCR) からメモリに転送することができます。EI2OS 機能を使用した場合
は , A/D 変換データ保護機能が働き , メモリ転送している間 , A/D 変換動作は一時停止
します。A/D 変換データ保護機能により , 連続して A/D 変換を行った場合のデータの
欠落を防止することができます。
CM44-10114-7
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425
第 13 章 8/10 ビット A/D コンバータ
13.5 8/10 ビット A/D コンバータの動作説明
13.5
MB90495G Series
8/10 ビット A/D コンバータの動作説明
8/10 ビット A/D コンバータの A/D 変換動作には , 次の変換モードがあります。A/D
制御ステータスレジスタの A/D 変換モード選択ビット (ADCS: MD1, MD0) の設定に
よって , 各モードを設定します。
• 単発変換モード (A/D 変換中の再起動可 / 再起動不可 )
• 連続変換モード (A/D 変換中の再起動不可 )
• 停止変換モード (A/D 変換中の再起動不可 )
■ 単発変換モード (ADCS: MD1, MD0="00B" または "01B")
• 起動トリガを入力すると , 開始チャネル (ADCS: ANS2 ∼ ANS0) から終了チャネル
(ADCS: ANE2 ∼ ANE0) までのアナログ入力を連続して A/D 変換していきます。
• 終了チャネルの A/D 変換が終了すると , A/D 変換動作を停止します。
• A/D 変換動作を強制終了するには , A/D 制御ステータスレジスタの A/D 変換動作中
フラグビット (ADCS: BUSY) に "0" を書き込みます。
• A/D 変換モード選択ビット (MD1, MD0) を "00B" に設定した場合は , A/D 変換中の再
起動ができます。"01B" に設定した場合は , A/D 変換中の再起動はできません。
■ 連続変換モード (ADCS: MD1, MD0="10B")
• 起動トリガを入力すると , 開始チャネル (ADCS: ANS2 ∼ ANS0) から終了チャネル
(ADCS: ANE2 ∼ ANE0) までのアナログ入力を連続して A/D 変換していきます。
• 終了チャネルの A/D 変換が終了すると , 開始チャネルのアナログ入力に戻って A/D
変換を継続して行います。
• A/D 変換動作を強制終了するには , A/D 制御ステータスレジスタの A/D 変換動作中
フラグビット (ADCS: BUSY) に "0" を書き込みます。
• A/D 変換中の再起動はできません。
■ 停止変換モード (ADCS: MD1, MD0="11B")
• 起動トリガを入力すると , 開始チャネル (ADCS: ANS2 ∼ ANS0) の A/D 変換が開始
されます。1 チャネルの A/D 変換が終了すると , A/D 変換動作は停止します。A/D
変換動作が停止している間に起動トリガを入力すると , 次のチャネルの A/D 変換が
行われます。
• 終了チャネルの A/D 変換が終了すると , A/D 変換動作は停止します。A/D 変換動作
が停止している間に起動トリガを入力すると , 開始チャネルのアナログ入力に戻っ
て A/D 変換を継続します。
• A/D 変換動作を強制終了するには , A/D 制御ステータスレジスタの A/D 変換動作中
フラグビット (ADCS: BUSY) に "0" を書き込みます。
• A/D 変換中の再起動はできません。
426
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第 13 章 8/10 ビット A/D コンバータ
13.5 8/10 ビット A/D コンバータの動作説明
MB90495G Series
単発変換モード
13.5.1
単発変換モードでは , 開始チャネルから終了チャネルまで順次 A/D 変換を行います。
終了チャネルの A/D 変換が終了すると , A/D 変換動作を停止します。
■ 単発変換モードの設定
8/10 ビット A/D コンバータを単発変換モードで動作させるには , 図 13.5-1 の設定が必
要です。
図 13.5-1 単発変換モードの設定
bit15 14 13 12 11 10
ADCS
5
4
3
2
1 bit0
BUSY INT INTE PAUS STS1 STS0 STRT 予約 MD1 MD0 ANS2 ANS1 ANS0 ANE2 ANE1 ANE0
◎ ◎
ADCR
9 bit8 bit7 6
◎
◎
◎
◎
S10 ST1 ST0 CT1 CT0 -
◎
◎
◎
◎
◎
0
0
◎
◎
◎
◎
◎
◎
◎
D9~D0(変換結果を保持)
◎
ADER
-
◎
○
0
○ ○ ○ ○ ○
:未定義
:使用ビット
:アナログ入力端子として使用する端子に対応するビットに"1"を設定
:"0"を設定
○
○
○
■ 単発変換モードの動作
• 起動トリガを入力すると , A/D 変換開始チャネル選択ビット (ANS2 ∼ ANS0) で設定
されたチャネルから A/D 変換を開始し , A/D 変換終了チャネル選択ビット (ANE2 ∼
ANE0) で設定されたチャネルまで連続して A/D 変換を行います。
• A/D 変換終了チャネル選択ビット (ANE2 ∼ ANE0) で設定されたチャネルの A/D 変
換が終了すると , A/D 変換動作を停止します。
• A/D 変換動作を強制終了するには , A/D 制御ステータスレジスタの A/D 変換動作中
フラグビット (ADCS: BUSY) に "0" を書き込みます。
•
A/D 変換モード選択ビット (MD1, MD0) を "00B" に設定した場合は , A/D 変換中の
再起動ができます。"01B" に設定した場合は , A/D 変換中の再起動はできません。
[ 開始チャネルと終了チャネルが同じ場合 ]
• 開始チャネルと終了チャネルを同じチャネル番号に設定した場合は (ADCS: ANS2
∼ ANS0=ADCS: ANE2 ∼ ANE0) , 開始チャネル (= 終了チャネル ) として設定した 1
チャネルだけを 1 回だけ A/D 変換して終了します。
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427
第 13 章 8/10 ビット A/D コンバータ
13.5 8/10 ビット A/D コンバータの動作説明
MB90495G Series
[ 単発変換モードでの変換順序 ]
単発変換モードでの変換順序の例を表 13.5-1 に示します。
表 13.5-1 単発変換モードでの変換順序
開始チャネル
428
終了チャネル
単発変換モードでの変換順序
AN0 端子
(ADCS: ANS="000B")
AN3 端子
(ADCS: ANE="011B")
AN0 → AN1 → AN2 → AN3 →終了
AN6 端子
(ADCS: ANS="110B")
AN2 端子
(ADCS: ANE="010B")
AN6 → AN7 → AN0 → AN1 → AN2 →
終了
AN3 端子
(ADCS: ANS="011B")
AN3 端子
(ADCS: ANE="011B")
AN3 →終了
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第 13 章 8/10 ビット A/D コンバータ
13.5 8/10 ビット A/D コンバータの動作説明
MB90495G Series
連続変換モード
13.5.2
連続変換モードでは , 開始チャネルから終了チャネルまで順次 A/D 変換を行います。
終了チャネルの A/D 変換が終了すると , 開始チャネルに戻って A/D 変換動作を継続
します。
■ 連続変換モードの設定
8/10 ビット A/D コンバータを連続変換モードで動作させるには , 図 13.5-2 の設定が必
要です。
図 13.5-2 連続変換モードの設定
bit15 14 13 12 11 10
ADCS
5
4
3
2
1 bit0
BUSY NT INTE PAUS STS1 STS0 STRT 予約 MD1 MD0 ANS2 ANS1 ANS0 ANE2 ANE1 ANE0
◎ ◎
ADCR
9 bit8 bit7 6
◎
◎
◎
◎
◎
0
1
S10 ST1 ST0 CT1 CT0 -
◎
◎
◎
◎
0
◎
◎
◎
◎
◎
◎
D9~D0(変換結果を保持)
◎
ADER
-
◎
○
1
0
○ ○ ○ ○ ○
:未定義
:使用ビット
:アナログ入力端子として使用する端子に対応するビットに"1"を設定
:"1"を設定
:"0"を設定
○
○
○
■ 連続変換モードの動作
• 起動トリガを入力すると , A/D 変換開始チャネル選択ビット (ANS2 ∼ ANS0) で設定
されたチャネルから A/D 変換を開始し , A/D 変換終了チャネル選択ビット (ANE2 ∼
ANE0) で設定されたチャネルまで連続して A/D 変換を行います。
• A/D 変換終了チャネル選択ビット (ANE2 ∼ ANE0) で設定されたチャネルの A/D 変
換が終了すると , A/D 変換開始チャネル選択ビット (ANS2 ∼ ANS0) で設定された
チャネルに戻って A/D 変換を継続します。
• A/D 変換動作を強制終了するには , A/D 制御ステータスレジスタの A/D 変換動作中
フラグビット (ADCS: BUSY) に "0" を書き込みます。
• A/D 変換中の再起動はできません。
[ 開始チャネルと終了チャネルが同じ場合 ]
• 開始チャネルと終了チャネルを同じチャネルに設定した場合は (ADCS: ANS2 ∼
ANS0=ADCS: ANE2 ∼ ANE0) , 開始チャネル (= 終了チャネル ) として設定した 1
チャネルの A/D 変換を繰り返して行います。
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429
第 13 章 8/10 ビット A/D コンバータ
13.5 8/10 ビット A/D コンバータの動作説明
MB90495G Series
[ 連続変換モードでの変換順序 ]
連続変換モードでの変換順序の例を表 13.5-2 に示します。
表 13.5-2 連続変換モードでの変換順序
開始チャネル
430
終了チャネル
連続変換モードでの変換順序
AN0 端子
(ADCS: ANS="000B")
AN3 端子
(ADCS: ANE="011B")
AN0 → AN1 → AN2 → AN3 → AN0 →
繰返し
AN6 端子
(ADCS: ANS="110B")
AN2 端子
(ADCS: ANE="010B")
AN6 → AN7 → AN0 → AN1 → AN2 →
AN6 →繰返し
AN3 端子
(ADCS: ANS="011B")
AN3 端子
(ADCS: ANE="011B")
AN3 → AN3 →繰返し
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第 13 章 8/10 ビット A/D コンバータ
13.5 8/10 ビット A/D コンバータの動作説明
MB90495G Series
停止変換モード
13.5.3
停止変換モードでは , 1 チャネルごとに停止と起動を繰り返しながら A/D 変換を行
います。終了チャネルの A/D 変換が終了して A/D 変換動作が停止した後 , 起動トリ
ガを入力すると開始チャネルに戻って A/D 変換を継続します。
■ 停止変換モードの設定
8/10 ビット A/D コンバータを停止変換モードで動作させるには , 図 13.5-3 の設定が必
要です。
図 13.5-3 停止変換モードの設定
bit15 14 13 12 11 10
ADCS
5
4
3
2
1 bit0
BUSY NT INTE PAUS STS1 STS0 STRT 予約 MD1 MD0 ANS2 ANS1 ANS0 ANE2 ANE1 ANE0
◎ ◎
ADCR
9 bit8 bit7 6
◎
◎
◎
◎
◎
S10 ST1 ST0 CT1 CT0 -
◎
◎
◎
◎
0
1
1
◎
◎
◎
◎
◎
◎
D9~D0(変換結果を保持)
◎
ADER
-
◎
○
1
0
○ ○ ○ ○ ○
:未定義
:使用ビット
:アナログ入力端子として使用する端子に対応するビットに"1"を設定
:"1"を設定
:"0"を設定
○
○
○
■ 停止変換モードの動作
• 起動トリガを入力すると , A/D 変換開始チャネル選択ビット (ANS2 ∼ ANS0) で設定
されたチャネルから A/D 変換を開始します。1 チャネルの A/D 変換が終了すると A/
D 変換動作は停止します。A/D 変換動作が停止している間に起動トリガを入力する
と , 次のチャネルの A/D 変換を行います。
•
A/D 変換終了チャネル選択ビット (ANE2 ∼ ANE0) で設定されたチャネルの A/D 変
換が終了すると , A/D 変換動作は停止します。A/D 変換動作が停止している間に起
動トリガを入力すると , A/D 変換開始チャネル選択ビット (ANS2 ∼ ANS0) で設定さ
れたチャネルに戻って A/D 変換を継続します。
•
A/D 変換動作が停止している場合の再起動は , A/D 制御ステータスレジスタの A/D
起動トリガ選択ビット (ADCS: STS1, STS0) で設定した起動トリガの入力によって
行われます。
•
A/D 変換動作を強制終了するには , A/D 制御ステータスレジスタの A/D 変換動作中
フラグビット (ADCS: BUSY) に "0" を書き込みます。
•
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A/D 変換中の再起動はできません
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431
第 13 章 8/10 ビット A/D コンバータ
13.5 8/10 ビット A/D コンバータの動作説明
MB90495G Series
[ 開始チャネルと終了チャネルが同じ場合 ]
• 開始チャネルと終了チャネルを同じチャネルに設定した場合は (ADCS: ANS2 ∼
ANS0=ADCS: ANE2 ∼ ANE0) , 開始チャネル (= 終了チャネル ) として設定した
1 チャネルの A/D 変換と一時停止を繰り返します。
[ 停止変換モードでの変換順序 ]
停止変換モードでの変換順序の例を表 13.5-3 に示します。
表 13.5-3 停止変換モードでの変換順序
開始チャネル
432
終了チャネル
単発変換モードでの変換順序
AN0 端子
(ADCS: ANS="000B")
AN3 端子
(ADCS: ANE="011B")
AN0 →停止・起動→ AN1 →停止・起動
→ AN2 →停止・起動→ AN3 →停止・
起動→ AN0 →繰返し
AN6 端子
(ADCS: ANS="110B")
AN2 端子
(ADCS: ANE="010B")
AN6 →停止・起動→ AN7 →停止・起動
→ AN0 →停止・起動→ AN1 →停止・
起動→ AN2 →停止・起動→ AN6 →繰
返し
AN3 端子
(ADCS: ANS="011B")
AN3 端子
(ADCS: ANE="011B")
AN3 →停止・起動→ AN3 →停止・起動
→繰返し
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第 13 章 8/10 ビット A/D コンバータ
13.5 8/10 ビット A/D コンバータの動作説明
MB90495G Series
13.5.4
EI2OS 機能を使用した変換動作
8/10 ビット A/D コンバータでは , EI2OS 機能を使用して , A/D 変換結果をメモリに
転送することができます。
■ EI2OS を使用した変換動作
EI2OS 機能を利用すると , 変換データの保護機能によって , 連続して A/D 変換した場合
でも変換データが欠落することはなく , 複数のデータを確実にメモリに転送すること
ができます。
EI2OS を使用した場合の変換動作のフローを図 13.5-4 に示します。
図 13.5-4 EI2OS を使用した場合の変換動作のフロー
A/Dコンバータ起動
サンプル&ホールド
A/D変換開始
A/D変換終了
割込発生
EI2OS起動
変換結果転送
指定回数終了か*
NO
割込みクリア
YES
割込処理
*:EI2OSの設定で決定されます。
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433
第 13 章 8/10 ビット A/D コンバータ
13.5 8/10 ビット A/D コンバータの動作説明
13.5.5
MB90495G Series
A/D 変換データ保護機能
割込み要求の出力を許可した状態で A/D 変換を実行すると , データ保護機能が働き
ます。
■ 8/10 ビット A/D コンバータの A/D 変換データ保護機能
8/10ビットA/Dコンバータには, A/D変換データを格納するA/Dデータレジスタ (ADCR)
が 1 つしかないので , A/D 変換が終了して変換結果が確定されると A/D データレジス
タ内のデータを書き換えることになります。したがって , A/D データレジスタが書き換
えられる前にすでに格納されている変換結果の取込みが間に合わないと , 変換結果を
取りこぼしてしまうおそれがあります。8/10 ビット A/D コンバータでは , データの取
りこぼしを防止するために , 割込み要求が許可されている場合に (ADCS: INTE=1) , 割
込み要求が発生すると (ADCS: INT=1) 自動的に A/D 変換動作を一時停止するデータ保
護機能が働きます。
● EI2OS を使用しない場合の A/D 変換データ保護機能
• アナログ入力が A/D 変換された後 , A/D 変換結果が A/D データレジスタ (ADCR) に
格納されると , A/D 制御ステータスレジスタの割込み要求フラグビット (ADCS:
INT) に "1" がセットされます。
•
割込み要求フラグビット (ADCS: INT) がセットされている間 , A/D 変換動作はデー
タ保護のため停止します。
• A/D 制御ステータスレジスタの割込み要求が許可されている場合は
(ADCS:
INTE=1) , INT ビットがセットされると割込み要求が発生します。発生した割込み処
理で INT ビットをクリアすると , A/D 変換動作の停止が解除されます。
● EI2OS を使用した場合の A/D 変換データ保護機能
• EI2OS 機能を利用して , A/D 変換後 , A/D 変換結果を A/D データレジスタからメモ
リに転送している間は , データ保護のため A/D 変換動作は停止します。A/D 変換動
作が停止すると , A/D 制御ステータスレジスタの一時停止フラグビット (ADCS:
PAUS) に "1" がセットされます。
•
EI2OS 機能による A/D 変換結果のメモリ転送が終了すると , A/D 変換の停止状態が
解除され , 一時停止フラグビット (ADCS: PAUS) は "0" にクリアされます。連続して
A/D 変換を行っている場合は , A/D 変換動作が再開されます。
434
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第 13 章 8/10 ビット A/D コンバータ
13.5 8/10 ビット A/D コンバータの動作説明
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● EI2OS を使用した場合の A/D 変換データ保護機能の処理フロー
EI2OS を使用した場合の A/D 変換データ保護機能の処理フローを , 図 13.5-5 に示しま
す。
図 13.5-5 EI2OS を使用した場合の A/D 変換データ保護機能の処理フロー
EI2OS設定
A/D連続変換起動
1回変換終了
A/Dデータレジスタに格納
EI2OS起動
2回変換終了
EI2OS終了
NO
A/D一時停止
YES
A/Dデータレジスタに格納
3回目変換
EI2OS起動
続く
すべて変換終了
EI2OS起動
割込処理
A/D変換停止
終了
<注記>A/Dコンバータ動作停止時のフローは省略
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435
第 13 章 8/10 ビット A/D コンバータ
13.5 8/10 ビット A/D コンバータの動作説明
<注意>
436
MB90495G Series
• A/D 変換データ保護機能は , 割込み要求が許可されている状態でなければ動作し
ません。A/D 制御ステータスレジスタの割込み要求出力許可ビット (ADCS:
INTE) に "1" を設定してください。
• EI2OS 機能によって A/D 変換結果がメモリ転送されている場合に割込み要求の
出力を禁止しないでください。A/D 変換停止中に割込み要求の出力を禁止すると
(ADCS: INTE=0) , A/D 変換が開始され , 転送中のデータが書き換えられてしまう
おそれがあります。
• EI2OS 機能によって A/D 変換結果がメモリ転送されている場合に再起動をかけ
ないでください。A/D 変換停止中に再起動をかけると , 変換結果が壊れるおそれ
があります。
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第 13 章 8/10 ビット A/D コンバータ
13.6 8/10 ビット A/D コンバータ使用上の注意
MB90495G Series
13.6
8/10 ビット A/D コンバータ使用上の注意
8/10 ビット A/D コンバータを使用する場合は , 次の点に注意してください。
■ 8/10 ビット A/D コンバータ使用上の注意
● アナログ入力端子について
• アナログ入力端子は , ポート 5 の汎用入出力ポートと兼用になっています。アナロ
グ入力端子として使用する場合は , ポート 5 方向レジスタ (DDR5) とアナログ入力
許可レジスタ (ADER) の設定によってアナログ入力端子に切り換えてください。
•
アナログ入力端子として使用する場合は , 使用する端子に対応するポート 5 方向レ
ジスタのビットに "0" を書き込んで出力トランジスタをオフにしてください。また ,
使用する端子に対応するアナログ入力許可レジスタ (ADER) のビットに "1" を書き
込んで , アナログ入力許可に設定してください。
•
汎用入出力ポートに設定したままで中間レベルの信号が入力されると , ゲートに入
力リーク電流が流れます。アナログ入力端子として使用する場合は , 必ずアナログ
入力許可に設定して使用してください。
● 内部タイマまたは外部トリガで起動する場合の注意
• 8/10 ビット A/D コンバータを内部タイマ出力または外部トリガで起動する場合の入
力値は , インアクティブ側 ( 外部トリガの場合は "H" 側 ) に設定してください。起動
トリガの入力値をアクティブ側に設定しておくと , A/D 制御ステータスレジスタの
A/D 起動トリガ選択ビット (ADCS: STS1, STS0) の設定と同時に動作を開始するお
それがあります。
● 8/10 ビット A/D コンバータの電源・アナログ入力の投入順序
• 8/10 ビット A/D コンバータ , アナログ入力 (AN0 ∼ AN7 端子 ) の印加は , 必ずデジ
タル電源 (Vcc) の投入後に行ってください。
• 電源切断時は , 8/10 ビット A/D コンバータの電源およびアナログ入力の遮断の後で
デジタル電源の遮断を行ってください。
• AVR は , AVcc を超えないように投入および切断を行ってください ( アナログ電源
とデジタル電源を同時に投入 , 遮断することは問題ありません ) 。
● 8/10 ビット A/D コンバータの電源電圧について
• ラッチアップ防止のため , 8/10 ビット A/D コンバータの電源 (AVcc) は , デジタル電
源 (Vcc) の電圧を超えないように注意してください。
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437
第 13 章 8/10 ビット A/D コンバータ
13.6 8/10 ビット A/D コンバータ使用上の注意
438
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MB90495G Series
CM44-10114-7
第 14 章
UART0
この章では , UART0 の機能と動作について説明し
ます。
14.1 UART0 の概要
14.2 UART0 のブロックダイヤグラム
14.3 UART0 の構成
14.4 UART0 の割込み
14.5 UART0 のボーレート
14.6 UART0 の動作説明
14.7 UART0 使用上の注意
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439
第 14 章 UART0
14.1 UART0 の概要
MB90495G Series
UART0 の概要
14.1
UART0 は , 外部装置と同期通信または非同期通信を行うための汎用のシリアルデー
タ通信インタフェースです。
• クロック同期 , クロック非同期の双方向通信機能を備えています。
• マスタ / スレーブ型通信機能 ( マルチプロセッサモード ) を備えています。
• 送信 , 受信 , 受信エラー検出で , 割込み要求を発生できます。
• 拡張インテリジェント I/O サービス EI2OS に対応しています。
■ UART0 の機能
● UART0 の機能
UART0 は , 外部装置とシリアルデータの送受信を行うための汎用シリアルデータ通信
インタフェースで , 表 14.1-1 の機能を備えています。
表 14.1-1 UART0 の機能
機 能
データバッファ
転送モード
• クロック同期 ( スタート / ストップビットなし , パリ
ティビットなし )
• クロック非同期 ( 調歩周期 )
ボーレート
• 専用ボーレートジェネレータあり , 10 種類選択可
• 外部クロック入力可
• 内部タイマ (16 ビットリロードタイマ ) から供給され
るクロックを利用可
データ長
• 7 ビット ( 非同期ノーマルモードのみ )
• 8 ビット
信号方式
NRZ (Non Return to Zero) 方式
受信エラー検出
割込み要求
マスタ / スレーブ型通信機能 ( マ
ルチプロセッサモード )
<注意>
440
全 2 重ダブルバッファ
• フレーミングエラー
• オーバランエラー
• パリティエラー ( 動作モード 1 では不可 )
• 受信割込み ( 受信 , 受信エラー検出 )
• 送信割込み ( 送信 )
• 送受信とも拡張インテリジェント I/O サービス
(EI2OS) に対応
1 ( マスタ ) 対 n ( スレーブ ) 間の通信が可能 ( マスタと
してのみ使用できます。)
クロック同期転送時にスタートビット / ストップビットは付加されず , データのみ
転送されます。
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第 14 章 UART0
14.1 UART0 の概要
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表 14.1-2 UART0 の動作モード
データ長
動作モード
パリティあり
0
ノーマルモード
1
マルチプロセッ
サモード
2
クロック同期
モード
ストップ
ビット長
同期方式
パリティなし
7 ビットまたは 8 ビット
非同期
8+1*1
−
非同期
1 ビットまたは
2 ビット *2
8
−
クロック同期
なし
− : 設定不可
* 1: "+1" は通信制御に使用するアドレス / データ選択ビット (SCR : A/D) です。
* 2: 受信時のストップビットは 1 ビットのみ検出
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441
第 14 章 UART0
14.2 UART0 のブロックダイヤグラム
14.2
MB90495G Series
UART0 のブロックダイヤグラム
UART0 は , 以下のブロックで構成されています。
■ UART0 のブロックダイヤグラム
図 14.2-1 UART0 のブロックダイヤグラム
コントロールバス
専用ボーレート
ジェネレータ
16ビット
リロードタイマ
受信割込
要求出力
送信割込
要求出力
送信クロック
クロック
セレクタ
受信クロック
受信制御回路
端子
SCK
送信制御回路
スタートビット
検出回路
送信スタート
回路
受信ビット
カウンタ
送信ビット
カウンタ
受信パリティ
カウンタ
送信パリティ
カウンタ
端子
SOT
送信用
シフトレジスタ
受信用
シフトレジスタ
端子
SIN
受信終了
シリアル入力
データレジスタ
シリアル出力
データレジスタ
受信状態判定回路
送信開始
EI2OS用受信エラー
発生信号
(CPUへ)
内部データバス
シリアル
エッジ
選択
レジスタ
通信
プリスケーラ
制御レジスタ
NEG
442
シリアル
モード
DIV3
DIV2 レジスタ
DIV1
DIV0
MD
MD1
MD0
CS2
CS1
CS0
シリアル
制御
レジスタ
SCKE
SOE
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PEN
P
SBL
CL
A/D
REC
RXE
TXE
シリアル
ステータス
レジスタ
PE
ORE
FRE
RDRF
TDRE
RIE
TIE
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第 14 章 UART0
14.2 UART0 のブロックダイヤグラム
MB90495G Series
● ブロックダイヤグラム中の端子などの詳細
UART0 の実際の端子名および割込み要求番号は次のとおりです。
SCK 端子 : P31/SCK0/RD
SOT 端子 : P30/SOT0/ALE
SIN 端子 : P32/SIN0/WRL
送信割込み番号 : #39 (27H)
受信割込み番号 : #40 (28H)
● クロックセレクタ
専用ボーレートジェネレータ , 外部入力クロック , 内部タイマ (16 ビットリロードタイ
マ 0 から供給されるクロック ) から送受信クロックを選択します。
● 受信制御回路
受信制御回路は , 受信ビットカウンタ , スタートビット検出回路 , 受信パリティカウン
タで構成されます。受信ビットカウンタは受信データをカウントして , 1 フレームの
データの受信を完了すると , 受信割込み要求を出力します。
スタートビット検出回路は , シリアル入力信号からスタートビットを検出し , 受信デー
タをシリアル入力データレジスタに転送速度に応じて 1 ビットずつシフトしながら書
き込みます。受信パリティカウンタは , 受信データのパリティを計算します。
● 送信制御回路
送信制御回路は , 送信ビットカウンタ , 送信スタート回路 , 送信パリティカウンタで構
成されます。送信ビットカウンタは送信データをカウントして , 1 フレームのデータの
送信を完了すると , 送信割込み要求を出力します。送信スタート回路は , シリアル出力
データレジスタの書込みにより送信動作を開始します。送信パリティカウンタは ,「パ
リティあり」の場合にパリティビットを生成します。
● 受信用シフトレジスタ
SIN 端子から入力された受信データを , 1 ビットずつシフトしながら取り込み , 受信が
終了すると , シリアル入力データレジスタに受信データを転送します。
● 送信用シフトレジスタ
シリアル出力データレジスタに書き込まれたデータを送信用シフトレジスタに転送し,
1 ビットずつシフトしながら SOT 端子に出力します。
● シリアルモードレジスタ (SMR0)
動作モードの選択 , クロック入力ソース ( ボーレート ) の選択 , シリアルデータおよび
クロックの端子出力の許可または禁止の設定を行います。
● シリアル制御レジスタ (SCR0)
パリティの有無の設定 , パリティの種類の選択 , ストップビット長の設定 , データ長の
設定 , 動作モード 1 でのフレームデータ形式の選択 , エラーフラグのクリア , 送信の許
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443
第 14 章 UART0
14.2 UART0 のブロックダイヤグラム
MB90495G Series
可または禁止の設定 , 受信の許可または禁止の設定を行います。
● シリアルステータスレジスタ (SSR0)
送受信やエラーの状態の確認と , 送受信割込み要求の許可または禁止の設定を行いま
す。
● シリアル入力データレジスタ (SIDR0)
受信データを保持するレジスタです。シリアル入力が変換されてこのレジスタに格納
されます。
● シリアル出力データレジスタ (SODR0)
送信データを設定するレジスタです。このレジスタに書き込まれたデータが , シリアル
変換されて出力されます。
● 通信プリスケーラ制御レジスタ (CDCR0)
ボーレートジェネレータのボーレートを設定するレジスタです。通信プリスケーラの
起動 / 停止 , マシンクロックの分周比を設定します。
● シリアルエッジ選択レジスタ (SES0)
クロック信号を反転するインバータです。シフトクロック信号を "L" レベルから "H"
レベル , または "H" レベルから "L" レベルに変換します。
444
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第 14 章 UART0
14.3 UART0 の構成
MB90495G Series
14.3
UART0 の構成
UART0 の端子 , 割込み要因 , レジスタの一覧および詳細を記載します。
■ UART0 の端子
UART0 で使用する端子は , 汎用入出力ポートと UART0 で兼用しています。
端子の機能と UART0 で使用する場合の設定を表 14.3-1 に示します。
表 14.3-1 UART0 の端子
端子名
端子機能
SOT0
汎用入出力ポート /
アドレスラッチイネーブル出力 /
シリアルデータ出力
SCK0
汎用入出力ポート /
リードストローブ出力 /
シリアルクロック入出力
SIN0
汎用入出力ポート /
データバス下位 8 ビットのライト
ストローブ出力 /
シリアルデータ入力
UART0 の使用に必要な設定
出力許可に設定
(SMR0: SOE=1)
クロック入力時はポート方向レジスタ
(DDR) で入力ポートに設定
クロック出力時は出力許可に設定
(SMR0: SCKE=1)
ポート方向レジスタ (DDR) で入力ポート
に設定
■ UART0 の端子のブロックダイヤグラム
<参照>
CM44-10114-7
端子のブロックダイヤグラムは , 「第 4 章 I/O ポート」を参照してください。
FUJITSU SEMICONDUCTOR LIMITED
445
第 14 章 UART0
14.3 UART0 の構成
MB90495G Series
■ UART0 のレジスタ一覧
図 14.3-1 UART0 のレジスタと初期値の一覧
bit
シリアル制御レジスタ(SCR0)
bit
シリアルモードレジスタ(SMR0)
bit
シリアルステータスレジスタ(SSR0)
bit
シリアル入力データレジスタ(SIDR0)
/シリアル出力データレジスタ(SODR0)
15
14
13
12
11
10
9
8
0
0
0
0
0
1
0
0
7
6
5
4
3
2
1
0
0
0
0
0
0
0
0
0
15
14
13
12
11
10
9
8
0
0
0
0
1
×
0
0
7
6
5
4
3
2
1
0
×
×
×
×
×
×
×
×
※リードした場合はSIDR0として機能し,ライトした場合はSODR0として機能します。
bit
シリアルエッジ選択レジスタ(SES0)
bit
通信プリスケーラ制御レジスタ(CDCR0)
15
14
13
12
11
10
9
8
×
×
×
×
×
×
×
0
7
6
5
4
3
2
1
0
0
×
×
×
1
1
1
1
× :不定
■ UART0 での割込み要求の発生
● 受信割込み
• 受信データがシリアル入力データレジスタ (SIDR0) にロードされると , シリアルス
テータスレジスタの受信データロードフラグビット (SSR0: RDRF) に"1"がセットさ
れます。受信割込みが許可されている場合は (SSR0: RIE=1) , 受信割込み要求が発生
します。
• フレーミングエラー , オーバランエラー , パリティエラーのいずれかが発生すると ,
発生したエラーに応じてシリアルステータスレジスタのフレーミングエラーフラ
グビット (SSR0: FRE) , オーバランエラーフラグビット (SSR0: ORE) , パリティエ
ラーフラグビット (SSR0: PE) に "1" がセットされます。受信割込みが許可されてい
る場合は (SSR0: RIE=1) , 受信割込み要求が発生します。
● 送信割込み
送信データがシリアル出力データレジスタ (SODR0) から送信用シフトレジスタに転
送されると , シリアルステータスレジスタの送信データエンプティフラグビットビッ
ト (SSR0: TDRE) に "1" がセットされます。送信割込みが許可されている場合は (SSR0:
TIE=1) , 割込み要求が発生します。
446
FUJITSU SEMICONDUCTOR LIMITED
CM44-10114-7
第 14 章 UART0
14.3 UART0 の構成
MB90495G Series
シリアル制御レジスタ 0 (SCR0)
14.3.1
シリアル制御レジスタ 0 (SCR0) は , パリティビットの設定 , ストップビット長や
データ長の選択 , 動作モード 1 でのフレームデータ形式の選択 , 受信エラーフラグの
クリア , 送受信動作の許可または禁止の設定を行います。
■ シリアル制御レジスタ 0 (SCR0)
図 14.3-2 シリアル制御レジスタ 0 (SCR0)
15
14
13
12
11
10
9
8
リセット値
00000100 B
R/W R/W R/W R/W R/W
W
R/W R/W
bit8
TXE
0
1
bit9
RXE
0
1
bit10
REC
0
1
bit11
A/D
0
1
bit12
CL
0
1
bit13
SBL
0
1
送信動作許可ビット
送信動作禁止
送信動作許可
受信動作許可ビット
受信動作禁止
受信動作許可
受信エラーフラグクリアビット
FRE,ORE,PEフラグをクリア
影響なし
アドレス/データ選択ビット
データフレーム
アドレスフレーム
データ長選択ビット
7ビット
8ビット
ストップビット長選択ビット
1ビット長
2ビット長
bit14
P
0
1
R/W :リード ・ライト 可能
W :ライトオンリー
:リセット値
CM44-10114-7
bit15
PEN
0
1
パリティ選択ビット
パリティありのとき(PEN=1)のみ有効
偶数パリティ
奇数パリティ
パリティ付加許可ビット
パリティなし
パリティあり
FUJITSU SEMICONDUCTOR LIMITED
447
第 14 章 UART0
14.3 UART0 の構成
MB90495G Series
表 14.3-2 シリアル制御レジスタ 0 (SCR0) の機能
ビット名
機 能
bit8
TXE:
送信動作許可ビット
UART0 の送信動作を許可または禁止します。
"0" に設定した場合 : 送信動作が禁止されます。
"1" に設定した場合 : 送信動作が許可されます。
<注記>
送信中に送信動作を禁止に設定した場合は , シリアル出力データレジス
タのデータの送信が完了した後に送信動作が停止します。
"0" を設定する場合は , シリアル出力データレジスタ (SODR0) にデータ
を書き込んだ後に非同期モードの場合であればボーレートの 1/16 時間 ,
同期モードの場合であればボーレートと同じ時間以上待ってから設定し
てください。
bit9
RXE:
受信動作許可ビット
UART0 の受信動作を許可または禁止します。
"0" に設定した場合 : 受信動作が禁止されます。
"1" に設定した場合 : 受信動作が許可されます。
<注記>
受信中に受信動作を禁止に設定した場合は , 受信中のデータをシリアル
入力データレジスタに格納した後に受信動作が停止します。
bit10
REC:
受信エラーフラグクリ
アビット
シリアルステータスレジスタの受信エラーフラグ (SSR0: FRE, ORE, PE) を
"0" にクリアします。
"0" に設定した場合 : FRE, ORE, PE フラグがクリアされます。
"1" に設定した場合 : 影響しません。
リードした場合 : 常に "1" が読み出されます。
<注記>
受信割込みを許可に設定していれば (SSR0: RIE=1) , FRE, ORE, PE フラ
グのいずれかが "1" にセットされている場合のみ , REC ビットを "0" に
設定してください。
bit11
A/D:
アドレス / データ選択
ビット
動作モード 1 の場合に , 送受信するフレームのデータ形式を設定します。
"0" に設定した場合 : データフレームに設定されます。
"1" に設定した場合 : アドレスデータのフレームに設定されます。
bit12
CL:
データ長選択ビット
送受信データのデータ長を設定します。
<注記>
7 ビットを選択できるのは , 動作モード 0 の場合のみです。動作モード
1, 2 の場合は , 必ず 8 ビットに設定してください。
bit13
SBL:
ストップビット長選択
ビット
動作モード 0, 1 ( 非同期 ) の場合のストップビット ( 送信データのフレーム
エンドマーク ) のビット長を設定します。
<注記>
受信時は , 常にストップビットの 1 ビット目だけを検出します。
bit14
P:
パリティ選択ビット
パリティビットあり (SCR0: PEN=1) に設定した場合に , 奇数パリティか偶
数パリティのいずれかに設定します。
bit15
PEN:
パリティ付加許可ビッ
ト
パリティビットの付加 ( 送信時 ) と検出 ( 受信時 ) を行うかどうかを設定し
ます。
<注記>
動作モード 1, 2 の場合 , パリティビットは付加できません。必ず "0" に
設定してください。
448
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CM44-10114-7
第 14 章 UART0
14.3 UART0 の構成
MB90495G Series
シリアルモードレジスタ 0 (SMR0)
14.3.2
シリアルモードレジスタ 0 (SMR0) は , 動作モードの選択 , ボーレートクロックの選
択 , シリアルデータとクロックの端子への出力の許可または禁止の設定を行います。
■ シリアルモードレジスタ 0 (SMR0)
図 14.3-3 シリアルモードレジスタ 0 (SMR0)
7
6
5
4
3
2
1
0
リセット値
00000000 B
R/W R/W R/W R/W R/W R/W R/W R/W
bit0
シリアルデータ出力許可ビット(SOT0端子)
SOE
汎用入出力ポートとする
0
UART0のシリアルデータの出力とする
1
bit1
SCKE
0
1
シリアルクロック入出力許可ビット(SCK0端子)
汎用入出力ポートまたはUART0のクロック入力端子とする
UART0のシリアルクロック出力端子とする
bit2
予約
0
予約ビット
必ず"0"に設定してください
bit5 bit4 bit3
CS2 CS1 CS0
"000B"~"100B"
"101B"
によるボーレート
外部クロックによるボーレート "111B"
bit6
MD1 MD0
R/W :リード ・ライト 可能
:リセット値
CM44-10114-7
設定禁止
内部タイマ(16ビットリロードタイマ0 )
"110B"
bit7
クロック入力ソース選択ビット
専用ボーレートジェネレータによるボーレート
動作モード選択ビット
モードNo.
動作モード
0
0
0
非同期ノーマルモード
0
1
1
非同期マルチプロセッサモード
1
0
2
クロック同期モード
1
1
ー
設定禁止
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449
第 14 章 UART0
14.3 UART0 の構成
MB90495G Series
表 14.3-3 シリアルモードレジスタ 0 (SMR0) の機能
ビット名
機 能
bit0
SOE:
シリアルデータ出力許
可ビット
シリアルデータの出力を許可または禁止します。
"0" に設定した場合 : 汎用入出力ポートに設定されます。
"1" に設定した場合 : シリアルデータ出力端子に設定されます。
bit1
SCKE:
シリアルクロック入出
力許可ビット
シリアルクロックの入出力を切り換えます。
"0" に設定した場合 : 汎用入出力ポートまたはシリアルクロック入力端子
に設定されます。
"1" に設定した場合 : シリアルクロック出力端子に設定されます。
<注記>
1) SCK0 端子をシリアルクロック入力として使用する場合は , ポート方
向レジスタ (DDR) で端子を入力ポートに設定してください。また , ク
ロック入力ソース選択ビットによって外部クロックを選択 (SMR0: CS2
∼ CS0="111B") してください。
2) シリアルクロック出力として使用する場合は , クロック入力ソース選
択ビットを外部クロック以外 (SMR0: CS2 ∼ CS0="111B" 以外 ) に設定
してください。
bit2
予約 : 予約ビット
必ず "0" に設定してください。
bit3
∼
bit5
CS2 ∼ CS0:
クロック入力ソース選
択ビット
ボーレートのクロック入力ソースを設定します。
• クロック入力ソースは , 外部クロック (SCK0 端子 ) , 内部タイマ (16 ビッ
トリロードタイマ 0) , 専用ボーレートジェネレータから選択します。
• ボーレートジェネレータを選択する場合は , ボーレートを設定します。
bit6
bit7
MD1, MD0:
動作モード選択ビット
UART0 の動作モードを設定します。
<注記>
1) 動作モード 1 では , マスタ / スレーブ型通信の , マスタとしてのみ使
用できます。動作モード 1 は 9 ビット目のアドレス / データビットが受
信できないのでスレーブとしては使用できません。
2) 動作モード 1 ではパリティチェック機能は使用できないので , パリ
ティ付加許可ビットはパリティなし (SCR0: PEN=0) に設定してくださ
い。
450
FUJITSU SEMICONDUCTOR LIMITED
CM44-10114-7
第 14 章 UART0
14.3 UART0 の構成
MB90495G Series
シリアルステータスレジスタ 0 (SSR0)
14.3.3
シリアルステータスレジスタ 0 (SSR0) では , 送受信やエラーの状態の確認 , 割込み
の許可または禁止の設定を行います。
■ シリアルステータスレジスタ 0 (SSR0)
図 14.3-4 シリアルステータスレジスタ 0 (SSR0)
15
14
13
12
11
10
R
R
R
R
R
- R/W R/W
9
8
リセット値
00001X00B
bit8
TIE
0
1
bit9
RIE
0
1
bit11
TDRE
0
1
送信割込許可ビット
送信割込を禁止
送信割込を許可
受信割込許可ビット
受信割込を禁止
受信割込を許可
送信データ書込フラグビット
送信データあり(送信データの書込禁止)
送信データなし(送信データの書込許可)
bit12
受信データロードフラグビット
RDRF
受信データなし
0
受信データあり
1
R/W
R
X
-
:リード ・ライト 可能
:リードオンリー
:不定
:未定義
bit13
FRE
0
1
フレーミングエラーフラグビット
フレーミングエラーなし
bit14
ORE
0
1
オーバランエラーフラグビット
オーバランエラーなし
bit15
PE
0
1
パリティエラーフラグビット
パリティエラーなし
フレーミングエラーあり
オーバランエラーあり
パリティエラーあり
:リセット値
CM44-10114-7
FUJITSU SEMICONDUCTOR LIMITED
451
第 14 章 UART0
14.3 UART0 の構成
MB90495G Series
表 14.3-4 シリアルステータスレジスタ 0 (SSR0) の機能 ( 1 / 2 )
ビット名
機 能
bit8
TIE:
送信割込み許可ビット
送信割込みを許可または禁止します。
"1" に設定した場合 :
シリアル出力データレジスタ 0 に書き込まれたデータが送信用シフトレジ
スタに送信されると (SSR0: TDRE=1) , 送信割込み要求が発生します。
bit9
RIE:
受信割込み許可ビット
受信割込みを許可または禁止します。
"1" に設定した場合 : シリアル入力データレジスタ 0 に受信データがロー
ドされるか (SSR0: RDRF=1) , 受信エラーが発生すると
(SSR0: PE=1 または DRE=1 または FRE=1) , 受信割込
み要求が発生します。
bit10
未定義ビット
リードした場合 : 値は不定です。
ライトした場合 : 影響しません。
bit11
TDRE:
送信データ書込フラグ
ビット
シリアル出力データレジスタ 0 の状態を示します。
• シリアル出力データレジスタ 0 (SODR0) に送信データを書き込むと , "0"
にクリアされます。
• 送信用シフトレジスタにデータがロードされ送信が開始されると "1" が
セットされます。
• 送信割込みを許可した場合は (SSR0: TIE=1) , シリアル出力データレジス
タ 0 (SODR0) に書き込まれたデータが送信用シフトレジスタに送信され
る (SSR0: TDRE=1) と送信割込み要求が発生します。
bit12
RDRF:
受信データロードフラ
グビット
シリアル入力データレジスタ 0 の状態を示します。
• シリアル入力データレジスタ 0 (SIDR0) に受信データがロードされると ,
"1" がセットされます。
• シリアル入力レジスタ 0 (SIDR0) のデータを読み出すと "0" にクリアされ
ます。
• 受信割込みを許可した場合は (SSR0: RIE=1) , 受信データがシリアル入力
データレジスタ 0 (SIDR0) にロードされると , 受信割込み要求が発生しま
す。
bit13
FRE:
フレーミングエラーフ
ラグビット
受信データのフレーミングエラーを検出します。
• フレーミングエラーが発生すると "1" がセットされます。
• 受信エラーフラグクリアビット (SCR0: REC) に "0" を書き込むとクリア
されます。
• 受信割込みが許可されている場合は (SSR0: RIE=1) , フレーミングエラー
が発生すると受信割込み要求が発生します。
• フレーミングエラーフラグビットがセット (SSR0: FRE=1) された場合は ,
シリアル入力データレジスタ 0 のデータは無効です。
bit14
ORE:
オーバランエラーフラ
グビット
受信時のオーバランエラーを検出します。
• オーバランエラーが発生すると "1" がセットされます。
• 受信エラーフラグクリアビット (SCR0: REC) に "0" を書き込むとクリア
されます。
• 受信割込みが許可されている場合は (SSR0: RIE=1) , オーバランエラーが
発生すると受信割込み要求が発生します。
• オーバランエラーフラグビットがセットされた場合は (SSR0: ORE=1) , シ
リアル入力データレジスタ 0 のデータは無効です。
452
FUJITSU SEMICONDUCTOR LIMITED
CM44-10114-7
第 14 章 UART0
14.3 UART0 の構成
MB90495G Series
表 14.3-4 シリアルステータスレジスタ 0 (SSR0) の機能 ( 2 / 2 )
ビット名
bit15
PE:
パリティエラーフラグ
ビット
CM44-10114-7
機 能
受信データのパリティエラーを検出します。
• パリティエラーが発生すると "1" がセットされます。
• 受信エラーフラグクリアビット (SCR0: REC) に "0" を書き込むとクリア
されます。
• 受信割込みが許可されている場合は (SSR0: RIE=1) , パリティエラーが発
生すると受信割込み要求が発生します。
• パリティエラーフラグビットがセットされた場合は (SSR0: PE=1) , シリ
アル入力データレジスタ 0 のデータは無効です。
FUJITSU SEMICONDUCTOR LIMITED
453
第 14 章 UART0
14.3 UART0 の構成
14.3.4
MB90495G Series
シリアル入力データレジスタ 0 (SIDR0) /
シリアル出力データレジスタ 0 (SODR0)
シリアル入力データレジスタとシリアル出力データレジスタは同一アドレスに配置
されています。リードした場合は , シリアルデータ入力レジスタとして機能し , ライ
トした場合は , シリアルデータ出力レジスタとして機能します。
■ シリアル入力データレジスタ 0 (SIDR0)
図 14.3-5 シリアル入力データレジスタ 0 (SIDR0)
bit7
6
5
4
3
2
1
bit0
リセット値
D7
D6
D5
D4
D3
D2
D1
D0
XXXXXXXX B
R
R
R
R
R
R
R
R
R :リードオンリー
X :不定
シリアル入力データレジスタ 0 (SIDR0) は , シリアルデータ受信用のデータバッファレ
ジスタです。
• シリアル入力端子 (SIN0) に送られてきたシリアルデータ信号がシフトレジスタで
変換されて , シリアル入力データレジスタ 0 (SIDR0) に格納されます。
• データ長が 7 ビットの場合は , 上位 1 ビット (SIDR0: D7) は無効データとなります。
• 受信データが , シリアル入力データレジスタ 0 (SIDR0) に格納されると , 受信データ
ロードフラグビット (SSR0: RDRF) が "1" にセットされます。受信割込みが許可され
ている場合は (SSR0: RIE=1) , 受信割込み要求が発生します。
• シリアル入力データレジスタ 0 (SIDR0) は , 受信データロードフラグビット (SSR0:
RDRF) が "1" の状態で読み出してください。受信データロードフラグビット (SSR0:
RDRF) はシリアル入力データレジスタ 0 (SIDR0) を読み出すと , 自動的に "0" にクリ
アされます。
• 受信エラーが発生 (SSR0: PE, ORE, FRE のいずれかが "1") した場合 , シリアル入力
データレジスタ 0 (SIDR0) の受信データは無効となります。
454
FUJITSU SEMICONDUCTOR LIMITED
CM44-10114-7
第 14 章 UART0
14.3 UART0 の構成
MB90495G Series
■ シリアル出力データレジスタ 0 (SODR0)
図 14.3-6 シリアル出力データレジスタ 0 (SODR0)
7
6
5
4
3
2
1
bit0
リセット値
D7
D6
D5
D4
D3
D2
D1
D0
XXXXXXXX B
W
W
W
W
W
W
W
W
W :ライトオンリー
X :不定
シリアル出力データレジスタ 0 (SODR0) は , シリアルデータ送信用のデータバッファ
レジスタです。
• 送信動作が許可されている場合に (SCR0: TXE=1) , 送信するデータをシリアル出力
データレジスタ 0 (SODR0) に書き込むと , 送信データが送信用シフトレジスタに転
送され , シリアルデータに変換されて , シリアルデータ出力端子 (SOT0 端子 ) から
送出されます。
• データ長が 7 ビットの場合 , 上位 1 ビット (SODR0: D7) は無効データとなります。
• 送信データ書込フラグ (SSR0: TDRE) は , 送信データがシリアル出力データレジス
タ 0 (SODR0) に書き込まれると , "0" にクリアされます。
• 送信用シフトレジスタへの転送が終了すると , "1" がセットされます。
• 送信データ書込フラグ (SSR0: TDRE) が "1" の場合は , 次の送信用データを書き込む
ことができます。送信割込みが許可 (SSR0: TIE=1) されている場合は送信割込みが
発生します。次の送信データの書込みは , 送信データ書込フラグ (SCR0: TDRE) が
"1" の状態で行ってください。
<注意>
CM44-10114-7
シリアル出力データレジスタは書込専用のレジスタで , シリアル入力データレジス
タは読込専用のレジスタです。2 つのレジスタは同一アドレスに配置されているた
め書込値と読出値が異なります。したがって , INC/DEC 命令などリードモディファ
イライト (RMW) 動作をする命令は使用できません。
FUJITSU SEMICONDUCTOR LIMITED
455
第 14 章 UART0
14.3 UART0 の構成
MB90495G Series
通信プリスケーラ制御レジスタ 0 (CDCR0)
14.3.5
通信プリスケーラ制御レジスタ 0 (CDCR0) は , UART0 の専用ボーレートジェネ
レータのボーレートを設定します。
• 通信プリスケーラの起動または停止
• マシンクロックの分周比の設定
■ 通信プリスケーラ制御レジスタ 0 (CDCR0)
図 14.3-7 通信プリスケーラ制御レジスタ 0 (CDCR0)
7
6
5
4
3
2
1
0
リセット値
0XXX1111 B
R/W -
-
- R/W R/W R/W R/W
bit3 bit2 bit1 bit0
DIV3 DIV2 DIV1 DIV0 通信プリスケーラ分周比(div)ビット
1
1
1
1
設定禁止
1
1
1
0
2分周
1
1
0
1
3分周
1
1
0
0
4分周
1
0
1
1
5分周
1
0
1
0
6分周
1
0
0
1
7分周
1
0
0
0
8分周
bit7
MD
R/W :リード ・ライト 可能
X
:不定
- :未定義
:リセット値
通信プリスケーラ制御ビット
0
通信プリスケーラ動作停止
1
通信プリスケーラ動作許可
表 14.3-5 通信プリスケーラ制御レジスタ 0 (CDCR0) の機能
ビット名
機 能
bit0
∼
bit3
DIV3 ∼ DIV0:
通信プリスケーラ分周
比ビット
• マシンクロックの分周比を設定します。
<注記>
分周比を変更する場合は , クロック周波数を安定させるために , 次の通
信を開始するまで最低でも分周クロックの 2 周期分の時間をあけてくだ
さい。
bit4
∼
bit6
未定義ビット
リードした場合 : 値は不定です。
ライトした場合 : 影響しません。
bit7
MD:
通信プリスケーラ制御
ビット
通信プリスケーラの動作を許可または禁止します。
"0" に設定した場合 : 停止します。
"1" に設定した場合 : 起動します。
456
FUJITSU SEMICONDUCTOR LIMITED
CM44-10114-7
第 14 章 UART0
14.3 UART0 の構成
MB90495G Series
シリアルエッジ選択レジスタ 0 (SES0)
14.3.6
シリアルエッジ選択レジスタ 0 (SES0) は , インバータによって UART0 のクロック
信号を反転するレジスタです。UART0 に入ってきたシフトクロック信号を論理的に
"L" レベルから "H" レベルに , 立下りから立上りに , または "H" レベルから "L" レ
ベル , 立上りから立下りに反転します。反転処理は , シリアルクロックの出力にも作
用します。
■ シリアルエッジ選択レジスタ 0 (SES0)
図 14.3-8 シリアルエッジ選択レジスタ 0 (SES0)
15
14
13
12
11
10
9
-
-
-
-
-
-
- R/W
8
リセット値
XXXXXXX0B
- :未定義
R/W :リード ・ライト 可能
:リセット値
bit8
NT
0
1
クロック反転ビット
通常
シフトクロック信号を反転
表 14.3-6 シリアルエッジ選択レジスタ 0 (SES0) の機能
ビット名
機 能
bit8
NT:
クロック反転ビット
UART0 に入力されたクロック信号を反転します。
• "L" レベルの信号は "H" レベルに , "H" レベルの信号は "L" レベルに反転
します。
• 反転処理は , シリアルクロックの出力にも作用します。
bit9
∼
bit15
未定義ビット
リードした場合 : 値は不定です。
ライトした場合 : 影響しません。
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457
第 14 章 UART0
14.4 UART0 の割込み
14.4
MB90495G Series
UART0 の割込み
UART0 の割込みには , 受信割込みと送信割込みがあり , 次に示す要因で割込み要求
を発生することができます。
• 受信データがシリアル入力データレジスタ 0 (SIDR0) にロードされた場合
• 受信エラー ( パリティエラー , オーバランエラー , フレーミングエラー ) が発生し
た場合
• 送信データがシリアル出力データレジスタ 0 (SODR0) から送信用シフトレジスタ
に転送された場合
また , それぞれ拡張インテリジェント I/O サービス (EI2OS) に対応しています。
■ UART0 の割込み
UART0 の割込み制御ビットと割込み要因を表 14.4-1 に示します。
表 14.4-1 UART0 の割込み制御ビットと割込み要因
送受信
受信
送信
割込み要
求フラグ
ビット
動作モード
割込み要因
0
1
2
SSR0:
RDRF
○
○
○
受信データをシリ
アル入力データレ
ジスタ 0 (SIDR0)
へロード
SSR0:ORE
○
○
○
オーバランエラー
発生
SSR0:FRE
○
○
×
フレーミングエ
ラー発生
SSR0:PE
○
×
×
パリティエラー発
生
SSR0:
TDRE
○
○
○
シリアル出力デー
タレジスタ 0
(SODR0) が空
割込み要因許
可ビット
割込み要求フラ
グのクリア
受信データの読
出し
SSR0: RIE
受信エラーフラ
グクリアビット
(SSR0: REC) へ
の "0" の書込み
SSR0: TIE
送信データの書
込み
○ : 使用ビット
× : 未使用ビット
458
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第 14 章 UART0
14.4 UART0 の割込み
MB90495G Series
● 受信割込み
受信割込みが許可されている場合に (SSR0: RIE=1) , データ受信完了 (SSR0: RDRF=1) ,
オーバランエラー (SSR0: ORE=1) , フレーミングエラー (SSR0: FRE=1) , パリティエ
ラー (SSR0: PE=1) のいずれかが発生すると受信割込み要求が発生します。
受信データロードフラグ (SSR0: RDRF) は , シリアル入力データレジスタ 0 (SIDR0) を
読出すと , 自動的に "0" にクリアされます。各受信エラーフラグ (SSR0: PE, ORE, FRE)
は受信エラーフラグクリアビット (SCR0: REC) に "0" を書き込めば , すべて "0" にクリ
アされます。
<注記>
受信エラー ( パリティエラー , オーバランエラー , フレーミングエラー ) が発生した
場合は , 必要に応じてエラー処理を行った後 , 受信エラーフラグクリアビット
(SCR0: REC) に "0" を書き込んで , 各受信エラーフラグをクリアしてください。
● 送信割込み
送信データがシリアル出力データレジスタ 0 (SODR0) から送信用シフトレジスタに送
信されると , 送信データ書込フラグビット (SSR0: TDRE) に "1" がセットされます。
送信割込みが許可されている場合は (SSR0: TIE=1) , 送信割込み要求が発生します。
■ UART0 の割込みと EI2OS
<参照>
割込み番号 , 割込み制御レジスタ , 割込みベクタアドレスについては , 「3.5 割込
み」を参照してください。
■ UART0 の EI2OS 機能
UART0 は EI2OS 機能に対応しています。受信および送信の各割込みで別々に EI2OS を
起動することができます。
● 受信した場合
MB90495G シリーズでは , I2C インタフェースを内蔵していないので , 割込みベクタを
使用することはできません。
● 送信した場合
割込み制御レジスタ (ICR14) を , UART0 の送信割込みと共有しているので , UART0 の
送信で割込みを使用しない場合のみ , EI2OS を起動できます。
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459
第 14 章 UART0
14.4 UART0 の割込み
14.4.1
MB90495G Series
受信割込み発生とフラグセットのタイミング
受信時の割込みとしては , 受信完了 (SSR0: RDRF) , および受信エラーの発生
(SSR0: PE, ORE, FRE) があります。
■ 受信割込み発生とフラグセットのタイミング
● 受信データロードフラグと各受信エラーフラグのセット
データを受信する場合は , ストップビットの検出 ( 動作モード 0, 1) または , データの最
終ビット (SIDR0: D7) の検出 ( 動作モード 2) によって , 受信データがシリアル入力デー
タレジスタ 0 (SIDR0) に格納されます。受信エラーが発生した場合はエラーフラグ
(SSR0: PE, ORE, FRE) がセットされ , 受信データロードフラグ (SSR0: RDRF) がセット
されます。各動作モードともいずれかのエラーフラグがセットされた場合は , 受信した
シリアル入力データレジスタ 0 (SIDR0) の受信データは無効です。
動作モード 0 ( 非同期ノーマルモード )
ストップビットの検出時に , 受信データロードフラグビット (SSR0: RDRF) がセットさ
れます。受信エラーが発生すると , エラーフラグ (SSR0: PE, ORE, FRE) がセットされま
す。
動作モード 1 ( 非同期マルチプロセッサモード )
ストップビットを検出すると受信データロードフラグビット (SSR0: RDRF) がセット
されます。受信エラーが発生すると , エラーフラグ (SSR0: ORE, FRE) がセットされま
す。パリティエラー (SSR0: PE) は検出できません。
動作モード 2 ( クロック同期モード )
受信データの最終ビット (SIDR0: D7) を検出すると受信データロードフラグビット
(SSR0: RDRF) に "1" がセットされます。受信エラーが発生すると , エラーフラグ (SSR0:
ORE) がセットされます。パリティエラー (SSR0: PE) , およびフレーミングエラー
(SSR0: FRE) は検出できません。
460
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第 14 章 UART0
14.4 UART0 の割込み
MB90495G Series
受信動作とフラグセットのタイミングを , 図 14.4-1 に示します。
図 14.4-1 受信動作とフラグセットのタイミング
受信データ
(動作モード0)
ST
D0
D1
D5
D6
D7
SP
受信データ
(動作モード1)
ST
D0
D1
D6
D7
A/D
SP
D0
D1
D4
D5
D6
D7
受信データ
(動作モード2)
SSR0:PE, ORE, FRE*
SSR0:RDRF
受信割込発生
* :PEフラグは動作モード1では検出できません
PE, FREフラグは動作モード2では検出できません
ST :スタートビット
SP :ストップビット
A/D :動作モード2のアドレス/データ選択ビット ● 受信割込み要求発生のタイミング
受信割込みが許可されている場合に (SSR0: RIE=1) , 受信データロードフラグ (SSR0:
RDRF) , パリティエラーフラグ (SSR0: PE) , オーバランエラーフラグ (SSR0: ORE) , フ
レーミングエラーフラグ (SSR0: FRE) のいずれかがセットされると , 受信割込み要求
が発生します。
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461
第 14 章 UART0
14.4 UART0 の割込み
14.4.2
MB90495G Series
送信割込み発生とフラグセットのタイミング
送信時の割込みは , シリアル出力データレジスタ 0 (SODR0) が空になり , 次の送信
データの書込みが可能な状態になると発生します。
■ 送信割込み発生とフラグセットのタイミング
● 送信データエンプティフラグビットのセットとクリア
送 信 デ ー タ 書 込 フ ラ グ ビ ッ ト (SSR0: TDRE) は , シ リ ア ル 出 力 デ ー タ レ ジ ス タ 0
(SODR0) に書き込まれた送信データが, 送信用シフトレジスタに送信され , 次のデータ
が書込可能な状態になるとセットされます。シリアル出力データレジスタ 0 (SODR0)
に次の送信データを書き込むと送信データ書込フラグビット (SSR0: TDRE) は "0" にク
リアされます。
送信動作とフラグセットのタイミングを図 14.4-2 に示します。
図 14.4-2 送信動作とフラグセットのタイミング
[動作モード0, 1]
送信割込要求
送信割込発生
SODR0書込み
SSR0:TDRE
SOT0出力
[動作モード2]
SP SP ST D0 D1 D2 D3
ST D0 D1 D2 D3 D4 D5 D6 D7 A/D
送信割込発生
送信割込発生
SODR0書込み
SSR0:TDRE
SOT0出力
D0 D1 D2 D3 D4 D5 D6 D7 D0 D1 D2 D3 D4 D5 D6 D7
ST :スタートビット
D0~D7 :データビット
SP :ストップビット
A/D :アドレス/データ選択ビット
462
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第 14 章 UART0
14.4 UART0 の割込み
MB90495G Series
● 送信割込み要求発生のタイミング
送信割込みが許可 (SSR0: TIE=1) されている場合に , 送信データ書込フラグビット
(SSR0: TDRE) がセットされると送信割込み要求が発生します。
<注意>
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送信動作中に送信動作を禁止 (SCR0: TXE=0, 動作モード 1 での場合 , 受信動作禁止
RXE も含む ) すると , 送信データ書込フラグビットがセットされ (SSR0: TDRF=1) ,
送信用シフトレジスタのシフト動作が停止してから UART0 の通信動作が禁止され
ます。送信が停止する前にシリアル出力データレジスタ 0 (SODR0) に書き込まれて
いた送信データは送信されます。
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463
第 14 章 UART0
14.5 UART0 のボーレート
14.5
MB90495G Series
UART0 のボーレート
UART0 の送受信クロックは , 次のいずれかを選択します。
• 専用ボーレートジェネレータ
• 内部クロック (16 ビットリロードタイマ 0 出力 )
• 外部クロック (SCK 端子入力のクロック )
■ UART0 のボーレートの選択
UART0 のボーレート選択回路は , 図 14.5-1 のように構成されています。クロック入力
ソースは次の 3 種類の中から選択できます。
● 専用ボーレートジェネレータによるボーレート
• UART0 に内蔵されている専用ボーレートジェネレータをクロック入力ソースとし
て使用する場合は , 使用するボーレートに応じてシリアルモードレジスタの CS2 ∼
CS0 ビットを "000B" ∼ "100B" に設定します。
5 種類のボーレートから選択できます。
● 内部タイマによるボーレート
• 16 ビットリロードタイマ 0 から供給される内部クロックを , クロック入力ソースと
して使用する場合は , シリアルモードレジスタの CS2 ∼ CS0 ビットを "110B" に設
定します。
• ボーレートは , クロック同期の場合は 16 ビットリロードタイマ 0 から供給されるク
ロックの 2 分周 , 非同期の場合は供給されるクロックの 32 分周した値になります。
• 16 ビットリロードタイマ 0 の設定値によって , 自由にボーレートを設定できます。
● 外部クロックによるボーレート
• UART0 のクロック入力端子 (SCK0) から入力された外部クロックを , クロック入力
ソースとして使用する場合は, シリアルモードレジスタのCS2∼CS0ビットを"111B"
に設定します。
• ボーレートは , クロック同期の場合は外部から供給されるクロックのまま , 非同期
の場合は入力されたクロックを 16 分周した値になります。
• 外部クロック周波数には , 2MHz 以下であれば , 任意のボーレートが使用できます。
464
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第 14 章 UART0
14.5 UART0 のボーレート
MB90495G Series
図 14.5-1 UART0 ボーレート選択回路
SMR0:CS2~CS0
(クロック入力ソース
選択ビット)
クロックセレクタ
CS2~CS0="000B"~"100B"
[専用ボーレートジェネレータ]
φ/3,φ/4,
φ/5,φ/6,
φ/8
φ
通信プリスケーラ
(CDCR0:MD0,DIV3~DIV0)
[内部タイマ]
TMCSR0:CSL1, CSL0
クロックセレクタ
φ
ダウン UF
カウンタ
分周回路
【クロック同期】
1/2, 1/4, 1/8,1/16,
1/32分周のいずれか
選択
【非同期】
内部固定分周比を選択
CS2~CS0="110B"
1/2【クロック同期】
1/32【非同期】
ボーレート
φ/21 φ/23 φ/25
プリスケーラ
16ビットリロードタイマ0
CS2~CS0="111B"
[外部クロック]
SCK0
端子
φ :マシンクロック
UF:アンダフロー
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1/1【クロック同期】
1/16【非同期】
SMR0:MD1,MD0
(動作モード選択ビット)
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465
第 14 章 UART0
14.5 UART0 のボーレート
14.5.1
MB90495G Series
専用ボーレートジェネレータによるボーレート
UART0 の送受信クロックとして , 専用ボーレートジェネレータの出力クロックを選
択した場合のボーレートの設定を示します。
■ 専用ボーレートジェネレータによるボーレート
クロック入力ソース選択ビット (SMR0: CS2 ∼ CS0) を "000B" ∼ "100B" に設定するこ
とによって , 専用ボーレートジェネレータによるボーレートが設定されます。
専用ボーレートジェネレータで送受信クロックを生成する場合は , マシンクロック周
波数が通信プリスケーラで分周された後 , クロックセレクタで選択されるクロック入
力ソースに対して分周比を選択してボーレートを決定します。
通信プリスケーラによるマシンクロックの分周比は , 非同期とクロック同期ともに共
通ですが , ボーレート決定の分周比は , 非同期とクロック同期とで異なります。
専用ボーレートジェネレータによるボーレート選択回路を図 14.5-2 に示します。
図 14.5-2 専用ボーレートジェネレータによるボーレート選択回路
SMR0:CS2~CS0
(クロック入力ソース選択ビット)
クロックセレクタ
φ
φ/3,φ/4,
φ/5,φ/6,
φ/8
通信プリスケーラ
(CDCR0:MD0,DIV3~DIV0)
φ :マシンクロック周波数
分周回路
【クロック同期】
1/2, 1/4, 1/8,1/16,1/32
分周のいずれか選択
【非同期】
内部固定分周比を選択
ボーレート
SMR0:MD1,MD0
(動作モード選択ビット)
● ボーレート計算式
非同期ボーレート =φ × div × ( 非同期転送クロック分周比 )
クロック同期ボーレート =φ × div × ( クロック同期転送クロック分周比 )
φ : マシンクロック周波数
div: 通信プリスケーラ分周比
466
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第 14 章 UART0
14.5 UART0 のボーレート
MB90495G Series
● 通信プリスケーラによる分周比 ( 非同期 , クロック同期に共通 )
マシンクロックの分周比は , 通信プリスケーラレジスタの分周比選択ビット (CDCR0:
DIV3 ∼ DIV0) で設定します。
表 14.5-1 通信プリスケーラによる分周比
マシンクロック
φ (MHz)
分周比
div
4
通信プリスケーラ制御レジスタ 0
(CDCR0)
DIV3
DIV2
DIV1
DIV0
4
1
1
0
0
6
6
1
0
1
0
8
8
1
0
0
0
6
3
1
1
0
1
8
4
1
1
0
0
10
5
1
0
1
1
12
6
1
0
1
0
14
7
1
0
0
1
16
8
1
0
0
0
8
2
1
1
1
0
12
3
1
1
0
1
16
4
1
1
0
0
16
2
1
1
1
0
分周結果 φ /div
(MHz)
1
2
4
8
div: 通信プリスケーラ分周比
● ボーレート ( 非同期 )
非同期 / クロック同期ボーレートは , 通信プリスケーラの出力クロックを 2, 4, 8, 16, 32
分周して生成します。分周比はクロック入力ソース選択ビット (SMR0: CS2 ∼ CS0) で
設定します。
表 14.5-2 ボーレート ( 非同期 )
ボーレート選択ビット
ボーレート (bps)
算出式
CS2
CS1
CS0
φ/div=2MHz
φ/div=4MHz
φ/div=8MHz
0
0
0
9,615
19,230
38,460
(φ / div) / (8 × 13 × 2)
0
0
1
4,808
9,615
19,230
(φ / div) / (8 × 13 × 22)
0
1
0
2,404
4,808
9,615
(φ / div) / (8 × 13 × 23)
0
1
1
1,202
2,404
4,808
(φ / div) / (8 × 13 × 24)
1
0
0
31,250
62,500
-
(φ / div) /26
φ: マシンクロック周波数
div: 通信プリスケーラ分周比
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467
第 14 章 UART0
14.5 UART0 のボーレート
MB90495G Series
● ボーレート ( クロック同期 )
表 14.5-3 ボーレート ( クロック同期 )
ボーレート選択ビット
ボーレート (bps)
算出式
CS2
CS1
CS0
φ/div=2MHz
φ/div=4MHz
φ/div=8MHz
0
0
0
1M
2M
予約
(φ / div) / 2
0
0
1
500K
1M
2M
(φ / div) / 22
0
1
0
250K
500K
1M
(φ / div) / 23
0
1
1
125K
250K
500K
(φ / div) / 24
1
0
0
62.5K
125K
250K
(φ / div) /25
φ: マシンクロック周波数
div: 通信プリスケーラ分周比
468
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第 14 章 UART0
14.5 UART0 のボーレート
MB90495G Series
14.5.2
内部タイマ (16 ビットリロードタイマ 0) によるボー
レート
UART0 のクロック入力ソースとして , 16 ビットリロードタイマ 0 から供給される
内部クロックを選択する場合の設定とボーレートの計算式を示します。
■ 内部タイマ (16 ビットリロードタイマ 0 出力 ) によるボーレート
クロック入力ソース選択ビット (SMR0: CS2 ∼ CS0) を "110B" に設定することによって
内部タイマ (16 ビットリロードタイマ 0 出力 ) によるボーレートが設定されます。ボー
レートは , 16 ビットリロードタイマのカウントクロック分周比とリロード値を選択す
ることによって自由に設定できます。
内部タイマによるボーレートの選択回路を図 14.5-3 に示します。
• クロック入力ソースとして内部タイマ (16 ビットリロードタイマ ) を選択した (SMR0:
CS2∼CS0) 場合, 16ビットリロードタイマ出力端子 (TOT) は内部接続されているので,
外部クロック入力端子 (SCK0) に外部接続する必要はありません。
• 16 ビットリロードタイマ 0 出力端子 (TOT) は , 他で使用していなければ汎用入出力
ポートとして使用できます。
図 14.5-3 内部タイマ (16 ビットリロードタイマ出力 ) によるボーレート選択回路
SMR0:CS2~CS0="110B"
(クロック入力ソース選択ビット)
クロックセレクタ
16ビットリロードタイマ0出力
(カウントクロック分周比と
リロード値によって周波数指定)
1/2【クロック同期】
1/32【非同期】
ボーレート
SMR0:MD1,MD0
(動作モード選択ビット)
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469
第 14 章 UART0
14.5 UART0 のボーレート
MB90495G Series
● ボーレート計算式
φ
非同期ボーレート=
bps
X(n+1)×2×16
φ
クロック同期ボーレート=
bps
X(n+1)×2
φ: マシンクロック周波数
X : 16 ビットリロードタイマのカウントクロック分周比 (2, 8, 32)
n : 16 ビットリロードタイマの 16 ビットリロードレジスタ設定値 (0 ∼ 65,535)
● ボーレートとリロードレジスタ設定値の設定例 (マシンクロック周波数: 7.3728MHzの場合)
表 14.5-4 ボーレートとリロード値
リロード値
非同期 ( 調歩同期 )
ボーレート
(bps)
クロック同期
X=21 ( マシンク
ロックの 2 分周 )
X=23 ( マシンク
ロック 8 分周 )
X=21 ( マシンク
ロックの 2 分周 )
X=23 ( マシンク
ロックの 8 分周 )
38,400
2
−
47
11
19,200
5
−
95
23
9,600
11
2
191
47
4,800
23
5
383
95
2,400
47
11
767
191
1,200
95
23
1,535
383
600
191
47
3,071
767
300
383
95
6,143
1,535
X : 16 ビットリロードタイマのカウントクロック分周比
− : 設定不可
470
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第 14 章 UART0
14.5 UART0 のボーレート
MB90495G Series
14.5.3
外部クロックによるボーレート
UART0 の送受信クロックとして , 外部クロックを選択した場合の設定ついて説明し
ます。
■ 外部クロックによるボーレート
外部クロック入力によるボーレートを選択する場合は , 次の設定が必要です。
• シリアルモードレジスタのクロック入力ソース選択ビット (SMR0:CS2 ∼ CS0) を
"111B" に設定します。
• SCK0 端子をポート方向レジスタ (DDR) で入力ポートに設定します。
• SCK0 端子を外部クロック入力端子に設定するため , シリアルクロック入出力許可
ビットを (SMR0:SCKE) を "0" に設定します。
• SCK0 端子から入力された外部クロックをもとに , ボーレートを設定します。内部の
分周比は固定されているので , ボーレートを変更する場合は外部の入力クロックの
周期を変更する必要があります。
図 14.5-4 外部クロックによるボーレート選択回路
SMR0:CS2~CS0="111B"
(クロック入力ソース選択ビット)
クロックセレクタ
SCK0
1/1【クロック同期】
1/16【非同期】
端子
ボーレート
SMR0:MD1,MD0
(動作モード選択ビット)
● ボーレート計算式
非同期ボーレート = f/16
クロック同期ボーレート = f
f: 外部クロック周波数 (f は最大で 2MHz)
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471
第 14 章 UART0
14.6 UART0 の動作説明
MB90495G Series
UART0 の動作説明
14.6
UART0 には , 双方向シリアル通信機能 ( 動作モード 0, 2) と , マスタ / スレーブ型接
続の通信機能 ( 動作モード 1) があります。
■ UART0 の動作
● 動作モード
UART0 の動作モードは 3 種類があり , CPU 間の接続方式やデータ通信方式を設定する
ことができます。
UART0 の動作モードを , 表 14.6-1 に示します。
表 14.6-1 UART0 の動作モード
データ長
動作モード
同期方式
パリティなし
0
ノーマルモー
ド
パリティあり
7 ビットまたは
8 ビット
1
マルチプロ
セッサモード
8+1
2
クロック同期
モード
8
*1
非同期
ストップビット
長
1 ビットまたは 2
ビット* 2
−
非同期
−
クロック同
期
なし
− : 設定不可
*1: "+1" は通信制御に使用するアドレス / データビット (A/D) です
*2: 受信時のストップビットは 1 ビットのみ検出
<注意>
472
UART0 の動作モード 1 は , マスタ / スレーブ型接続時のマスタとしてのみ使用でき
ます。
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第 14 章 UART0
14.6 UART0 の動作説明
MB90495G Series
● CPU 間接続方式
CPU 間接続方式としては , 1 対 1 接続とマスタ / スレーブ型接続のどちらかを選択でき
ます。いずれの方式でも , データ長 , パリティ有無 , 同期方式は , すべての CPU 間で統
一しておく必要があります。動作モードは次のように選択します。
• 1 対 1 接続では , 2 つの CPU 間で動作モード 0, 2 のいずれか同じ方式を採用する必
要があります。非同期方式では動作モード 0 (SMR0: MD1, MD0="00B") を , クロック
同期方式では動作モード 2 (SMR0: MD1, MD0="10B") を設定してください。
• マスタ/スレーブ型接続では, 動作モード1 (SMR0: MD1, MD0="01B") を設定します。
動作モード 1 を設定した場合は , マスタとして使用してください。なお , この接続
ではパリティ無 , データ長 8 ビットに設定してください。
● 同期方式
非同期方式 ( 調歩同期 ) またはクロック同期方式を選択します。
● 信号方式
UART0 は , NRZ (Non Return to Zero) 形式のデータだけを扱えます。
● 送受信動作の開始
• シリアル制御レジスタの送信動作許可ビットを (SCR0: TXE) を"1"に設定すると, 送
信動作を開始します。
• シリアル制御レジスタの受信動作許可ビット (SCR0: RXE) を "1" に設定すると , 受
信動作を開始します。
● 送受信動作の停止
• シリアル制御レジスタの送信動作許可ビット (SCR0: TXE) を "0" に設定すると , 送
信動作を停止します。
• シリアル制御レジスタの受信動作許可ビット (SCR0: RXE) を "0" に設定すると , 受
信動作を停止します。
● 送受信中の停止
• 受信中
( 受信用シフトレジスタへのデータ入力中 )
に受信動作を禁止
(SCR0:
RXE=0) した場合は , 受信中のフレームの受信を完了して , シリアル入力データレジ
スタ 0 (SIDR0) に受信データを格納してから受信動作を停止します。
• 送信中 ( 送信用シフトレジスタからのデータが出力中 ) に送信動作を禁止 (SCR0:
TXE=0) した場合は, シリアル出力データレジスタ0 (SODR0) から送信用シフトレジ
スタに 1 フレームの送信が完了してから送信動作を停止します。
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473
第 14 章 UART0
14.6 UART0 の動作説明
MB90495G Series
非同期モード ( 動作モード 0, 1) での動作
14.6.1
UART0 を動作モード 0 ( ノーマルモード ) または動作モード 1 ( マルチプロセッサ
モード ) で使用する場合は , 通信方式は非同期となります。
■ 非同期モードでの動作
● 送受信データフォーマット
送受信は , 必ずスタートビット ("L" レベル ) から始まり , 指定されたデータビット長の
送受信が LSB ファーストで行われ , ストップビット ("H" レベル ) で終了します。
• 動作モード 0 では , データ長は 7 ビットまたは 8 ビットを選択します。パリティビッ
トは , あり / なしの選択ができます。
• 動作モード 1 では , データ長は 8 ビットに固定されます。パリティビットは付加さ
れません。9 ビット目に , アドレス / データビット (SMR0: A/D) が付加されます。
非同期モードの送受信データフォーマットを図 14.6-1 に示します。
図 14.6-1 送受信データフォーマット ( 動作モード 0, 1)
[動作モード0]
ST
D0
D1
D2
D3
D4
D5
D7
D8
SP SP
Pなし
ST
D0
D1
D2
D3
D4
D5
D7
D8
SP
ST
D0
D1
D2
D3
D4
D5
D7
D8
P
SP SP
ST
D0
D1
D2
D3
D4
D5
D7
D8
P
SP
ST
D0
D1
D2
D3
D4
D5
D7
SP SP
ST
D0
D1
D2
D3
D4
D5
D7
SP
ST
D0
D1
D2
D3
D4
D5
D7
P
SP SP
ST
D0
D1
D2
D3
D4
D5
D7
P
SP
データ8bit
Pあり
Pなし
データ7bit
Pあり
[動作モード1]
ST
D0
D1
D2
D3
D4
D5
D7
D8
A/D
SP SP
ST
D0
D1
D2
D3
D4
D5
D7
D8
A/D
SP
データ8bit
ST :スタートビット
SP :ストップビット
P :パリティビット
A/D:アドレス/データビット
474
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第 14 章 UART0
14.6 UART0 の動作説明
MB90495G Series
● 送信動作
• 送信データは , 送信データ書込フラグビット (SSR0: TDRE) に "1" がセットされてい
る状態で , シリアル出力データレジスタ 0 (SODR) に書き込みます。
• 送信データを書き込み , シリアル制御レジスタの送信動作許可ビット (SCR0: TXE)
を "1" に設定すると , 送信が開始されます。
• 送信データをシリアル出力データレジスタに書き込むと ,
送信データ書込フラグ
ビット (SSR0: TDRE) は , いったん "0" にクリアされます。
• 送信データをシリアル出力データレジスタ 0 (SODR0) から送信用シフトレジスタに
書き込むと , 送信データ書込フラグビット (SSR0: TDRE) は再度 "1" にセットされま
す。
• 送信割込み許可ビット (SSR0: TIE) を "1" に設定していた場合は , 送信データ書込フ
ラグビット (SSR0: TDRE) が "1" にセットされると , 送信割込み要求が発生します。
割込み処理において , 次の送信データをシリアル出力データレジスタ 0 (SODR0) に
書き込めます。
● 受信動作
• 受信動作は , 受信動作の許可が設定されている場合では (SCR0: RXE=1) , 常に行わ
れています。
• UART0は受信データのスタートビットを検出すると, シリアル制御レジスタ0 (SCR0)
に設定しているデータフォーマットに従って , 1 フレームのデータをシリアル入力
データレジスタ 0 (SIDR0) に受信します。
• 1 フレームのデータが受信完了すると , 受信データロードフラグビット (SSR0: RDRF)
が "1" にセットされます。
• 受信データを読み出す場合は , 1 フレームデータの受信完了後に , シリアルステータ
スレジスタ (SSR0) のエラーフラグの状態を確認し , 正常に受信が行われていれば ,
シリアル入力データレジスタ 0 (SIDR0) から受信データを読み出してください。受
信エラーが発生している場合は , エラー処理を行ってください。
• 受信データの読出しを行うと , 受信データロードフラグビット (SSR0: RDRF) は "0"
にクリアされます。
● スタートビットの検出方法
スタートビットを検出するには , 以下のように設定してください。
• 通信期間直前は通信線を必ず "H"( マークレベルを付加 ) にしてください。
• 通信線が "H"( マークレベル ) の期間に , 受信許可 (RXE=H) にしてください。
• 非通信期間中 ( マークレベルを除く ) は , 受信許可 (RXE=H) にしないでください。
正しいデータが受信できません。
• ストップビット検出後 (RDRF フラグが "1" にセットされた後 ) , 通信線が "H"( マー
クレベル ) の間に受信禁止 (RXE=L) にしてください。
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475
第 14 章 UART0
14.6 UART0 の動作説明
MB90495G Series
図 14.6-2 正常動作例
通信期間
非通信期間
マークレベル
SIN
スタートビット
ST
非通信期間
ストップビット
データ
D0
D1
D2
D3
D4
D5
D6
D7
SP
D7
SP
(01010101b送信)
RXE
受信クロック
サンプリングクロック
●受信クロック(8パルス)
マイコン側の認識
(01010101b受信)
ST
●受信クロックを16分周してサンプリングクロックを生成
D0
D1
D2
D3
D4
D5
D6
以下例のようなタイミングで受信許可に設定しますとマイコン側で入力データ (SIN)
が正しく認識されませんので注意してください。
• 通信線が "L" の期間に , 受信許可 (RXE=H) に設定した場合の動作例。
図 14.6-3 異常動作例
通信期間
非通信期間
マークレベル スタートビット
SIN
(01010101b送信)
RXE
非通信期間
ストップビット
データ
ST
D0
D1
D2
D3
D4
D5
D6
D7
D0
D1
D2
D3
D4
D5
D6
D7
SP
SP
受信クロック
サンプリングクロック
マイコン側の認識
(10101010b受信)
ST認識
PE,ORE,FRE
●受信エラー発生
● 送受信データフォーマット ( 動作モード 0, 1) ストップビット
1 ビットまたは 2 ビット長を選択できます。受信側では , 常に最初の 1 ビットだけを検
出します。
● エラー検出
• 動作モード 0 では , パリティエラー , オーバランエラー , フレームエラーが検出でき
ます。
• 動作モード 1 では , オーバランエラーとフレームエラーが検出できます。パリティ
エラーは検出できません。
476
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第 14 章 UART0
14.6 UART0 の動作説明
MB90495G Series
● パリティビット
パリティビットの付加は , 動作モード 0 の場合のみ設定できます。パリティ付加許可
ビット (SCR0: PEN) でパリティの有無を , パリティ選択ビット (SCR0: P) で偶数パリ
ティ / 奇数パリティを設定できます。
動作モード 1, 2 では , パリティビットは付加できません。
パリティビット有効時の送受信データを図 14.6-2 に示します。
図 14.6-4 パリティビット有効時の送受信データ
受信の場合
SIN0
ST
SP
1
送信の場合
SOT0
1
1
0
0
1
0
1
ST
1
送信の場合
SOT0
0
0
1
1
0
0
1
0
0
1
1
0
0
1
0
SP
偶数パリティでの送信
(SCR0:PEN=1,P=0)
SP
奇数パリティでの送信
(SCR0:PEN=1,P=1)
0
ST
1
偶数パリティでの受信で
パリティエラーが発生
(SCR0:PEN=1,P=0)
1
データ
パリティ
ST:スタートビット
SP:ストップビット
<注記>動作モード1, 2では,パリティビットは設定できません。
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477
第 14 章 UART0
14.6 UART0 の動作説明
14.6.2
MB90495G Series
クロック同期モード ( 動作モード 2) での動作
UART0 を動作モード 2 で使用する場合は , クロック同期方式で通信を行います。
■ クロック同期モードでの動作
● 送受信データフォーマット
クロック同期モードでは , 8 ビットのデータを LSB ファーストで送受信します。送受
信データには , スタートビット , ストップビットは付加されません。
クロック同期モードの送受信データフォーマットを図 14.6-3 に示します。
図 14.6-5 送受信データフォーマット ( 動作モード 2)
シリアルクロックを出力して送信する場合
マークレベル
SCK0出力
SOT0
(LSB)
1
0
1
1
0
0
1
0
(MSB)
送信データ
送信データ書込み
TXE
シリアルクロックを入力して受信する場合
マークレベル
SCK0入力
SIN0
(LSB)
1
0
1
1
0
0
1
0
(MSB)
受信データ
RXE
受信データ読出し
478
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第 14 章 UART0
14.6 UART0 の動作説明
MB90495G Series
● クロック供給
クロック同期方式では , 送受信を行うフレームのビット数に等しい数のクロックの供
給が必要になります。
• 内部クロック ( 専用ボーレートジェネレータまたは内部タイマ ) を選択している場
合 (SMR0: CS2 ∼ CS0="000B" ∼ "100B" または "110B") は , データを送信するとデー
タ受信用同期クロックが自動的に生成されます。
• 外部クロックを選択している場合 (SMR0: CS2 ∼ CS0="111B") は , UART0 のシリア
ル出力データレジスタ 0 (SODR0) に送信データがあること (SSR0: TDRE=0) を確認
してから , 正確に 1 バイト分のクロックを外部から供給する必要があります。また ,
送信前と送信後は , 必ずマークレベル ("H" レベル ) に戻る必要があります。
● エラー検出
オーバランエラーのみ検出できます。パリティエラー, フレーミングエラーは検出でき
ません。
● レジスタの設定
クロック同期モード ( 動作モード 2) を使用し , 送信側から受信側へシリアルデータを
送る場合の制御レジスタは表 14.6-2 のように設定します。
表 14.6-2 制御レジスタの設定
設定内容
レジスタ名
ビット名
シリアルモード
レジスタ 0
(SMR0)
MD1,MD0
CS2, CS1,
CS0
送信側
( シリアルクロックを出力 )
受信側
( シリアルクロックを入力 )
クロック同期モードを設定 (MD1, MD0="10B")
クロック入力ソースを設定
• 専用ボーレートジェネレータ (CS2
∼ CS0="000B" ∼ "100B")
クロック入力ソースを設定
• 外部クロック
(CS2 ∼ CS0="111B")
• 内部タイマ (CS2 ∼ CS0="110B")
シリアル制御レ
ジスタ 0 (SCR0)
SCKE
シリアルクロック出力を設定
(SCKE = 1)
シリアルクロック入力を設定
(SCKE = 0)
SOE
シリアルデータ出力端子に設定 (SOE
= 1)
汎用入出力ポートに設定 (SOE =0)
PEN
CL
REC
シリアルステー
タスレジスタ 0
(SSR0)
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パリティビットを付加しない (PEN = 0)
データ長 8 ビット (CL = 1)
エラーフラグの初期化 (REC = 0)
TXE
送信動作を許可 (TXE = 1)
送信動作を禁止 (TXE = 0)
RXE
受信動作を禁止 (RXE = 0)
受信動作を許可 (RXE = 1)
TIE
送信割込みを許可 (TIE = 1)
送信割込みを禁止 (TIE = 0)
RIE
受信割込みを禁止 (RIE = 0)
受信割込みを許可 (RIE = 1)
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479
第 14 章 UART0
14.6 UART0 の動作説明
MB90495G Series
● 通信開始
シリアル出力データレジスタ 0 (SODR0) に送信データを書き込むと , 通信が開始され
ます。受信のみ行う場合でも通信を開始するには , 必ず仮の送信データをシリアル出力
データレジスタ 0 (SODR0) に書き込む必要があります。
● 通信終了
1 フレームのデータ送受信が終了すると , 受信データロードフラグビット (SSR0:
RDRF) に "1" がセットされます。データを受信した場合は , オーバランエラーフラグ
ビット (SSR0: ORE) をチェックし , 通信が正常に行われたかどうかを判断してくださ
い。
480
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第 14 章 UART0
14.6 UART0 の動作説明
MB90495G Series
双方向通信機能 ( 動作モード 0, 2)
14.6.3
動作モード 0, 2 では , 1 対 1 接続のシリアル双方向通信ができます。同期方式は , 動
作モード 0 の場合は非同期 , 動作モード 2 の場合はクロック同期となります。
■ 双方向通信機能
UART0 を動作モード 0, 2 で使用するためには , 図 14.6-4 の設定が必要です。
図 14.6-6 UART0 の動作モード 0, 2 の設定
bit15 14
13
12
11
10
9 bit8 bit7 6
5
4
3
2
1 bit0
PEN P SBL CL AD REC RXE TXE MD1 MD0 CS2 CS1 CS0 予約 SCKE SOE
SCR0,SMR0
動作モード0
動作モード2
◎ ◎
0 ×
SSR0,
SIDR0/SODR0
動作モード0
動作モード2
◎
×
◎
1
×
×
0
0
◎
◎
◎
◎
PE ORE FRE RDRFTDRE - RIE TIE
◎ ◎
× ◎
◎
×
◎
◎
◎
◎
◎
◎
0
1
0
0
◎
◎
◎
◎
◎
◎
0
0
◎
◎
◎
◎
送信データを設定(ライトした場合)
/受信データを保持(リードした場合)
◎
◎
DDRポート方向レジスタ
-
◎
×
1
0
:未定義ビット
:使用ビット
:未使用ビット
:"1"を設定
:"0"を設定
SIN0入力端子,SCK0入力端子
として使用する端子に対応する
ビットを"0"に設定
● CPU 間の接続
2 つの CPU を接続します。
図 14.6-7 UART0 の双方向通信の接続例
SOT0
SOT0
SIN0
SCK0
SIN0
出力
入力
SCK0
CPU-1
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CPU-2
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481
第 14 章 UART0
14.6 UART0 の動作説明
MB90495G Series
● 通信手順
通信は , 送信データが準備できたときに任意のタイミングで送信側から開始します。送
信側はシリアル出力データレジスタ (SODR0) に送信データを設定し , シリアル制御レ
ジスタの送信動作許可ビット (SCR0: TXE) を "1" に設定して , 送信を開始してくださ
い。
正常に受信したことを送信側に示すために , 受信データを送信側に転送する例を , 図
14.6-6 に示します。
図 14.6-8 双方向通信フローの例
(送信側)
(受信側)
スタート
スタート
動作モード設定
(0,1,2いずれか)
動作モード設定
(送信側と合わす)
SODR0に1バイトデータ
をセットして通信
データ送信
受信データあり
NO
YES
受信データあり
受信データ読出し
と処理
NO
YES
受信データ読出し
と処理
482
データ送信
1バイトデータ送信
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第 14 章 UART0
14.6 UART0 の動作説明
MB90495G Series
マスタ / スレーブ型通信機能 ( マルチプロセッサモー
ド)
14.6.4
動作モード 1 では , 複数 CPU のマスタ / スレーブ型接続による通信が可能です。た
だし , マスタ側でだけ機能します。
■ マスタ / スレーブ型通信機能
UART0 を動作モード 1 で使用するためには , 図 14.6-7 の設定が必要です。
図 14.6-9 UART0 の動作モード 1 の設定
bit15 14
13
12
11
10
9 bit8 bit7 6
5
4
3
2
1 bit0
PEN P SBL CL AD REC RXE TXE MD1 MD0 CS2 CS1 CS0 予約 SCKE SOE
SCR0,SMR0
0
SSR0,
SIDR0/SODR0
×
◎
1
◎
0
◎
◎
PE ORE FRE RDRFTDRE - RIE TIE
× ◎
◎
◎
◎
◎
0
1
◎
◎
◎
0
0
◎
送信データを設定(ライトした場合)
/受信データを保持(リードした場合)
◎
DDRポート方向レジスタ
-
◎
×
1
0
:未定義ビット
:使用ビット
:未使用ビット
:"1"を設定
:"0"を設定
SIN0入力端子,SCK0入力端子
として使用する端子に対応する
ビットを"0"に設定
● CPU 間の接続
2 本の共通通信ラインに 1 つのマスタ CPU と , 複数のスレーブ CPU を接続して , 通信
システムを構成します。UART0 は , マスタ CPU としてのみ使用できます。
図 14.6-10 UART0 のマスタ / スレーブ型通信の接続例
SOT
SIN
マスタCPU
SOT
SIN
スレーブCPU #0
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SOT
SIN
スレーブCPU #1
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483
第 14 章 UART0
14.6 UART0 の動作説明
MB90495G Series
● 機能選択
マスタ / スレーブ型通信では , 動作モードとデータ転送方式を選択してください。
動作モード 1 では , パリティチェック機能は使用できないので , パリティ許可ビット
(SCR0: PEN) は "0" に設定してください。
表 14.6-3 マスタ / スレーブ型通信機能の選択
動作モード
マスタ
CPU
スレーブ
CPU
データ送
受信
484
パリティ
同期方式
ストップ
ビット
無
非同期
1 ビット
または 2
ビット
A/D="1"
+
8 ビットアドレス
アドレス
送受信
動作
モード 1
データ
−
A/D="0"
+
8 ビットデータ
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第 14 章 UART0
14.6 UART0 の動作説明
MB90495G Series
● 通信手順
通信はマスタ CPU 側がアドレスデータを送信することによって開始されます。
アドレスデータとは , A/D ビットを "1" としたデータで , アドレスデータビット
(SCR0:A/D) の付加によって通信先となるスレーブ CPU が選択されます。各スレーブ
CPU はプログラムでアドレスデータを判断し , 割り当てられたアドレスと一致する場
合に , マスタ CPU との通信が開始されます。
マスタ / スレーブ型通信のフローチャートを図 14.6-9 に示します。
図 14.6-11 マスタ / スレーブ型通信フローチャート
(マスタCPU)
スタート
動作モードを1とする
SIN端子をシリアルデータ
入力に設定
D0~D7にスレーブ
CPUを選択する1バイト
データ(アドレスデータ)
をセットして送信
(A/D=1)
A/Dに"0"をセット
受信動作許可
スレーブCPUと通信
通信終了?
NO
YES
他の
スレーブCPU
と通信
NO
YES
受信動作禁止
エンド
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485
第 14 章 UART0
14.7 UART0 使用上の注意
14.7
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UART0 使用上の注意
UART0 を使用する場合は , 以下の点に注意してください。
■ UART0 使用上の注意
● 送受信の動作許可
UART0 には , 送信 , 受信のそれぞれに対して送信動作許可ビット (SCR0: TXE) , 受信動
作許可ビット (SCR0: RXE) があります。
• リセット後の初期状態では , 送受信とも動作禁止に設定 (SCR0: TXE=0, RXE=0) さ
れているので , 送受信を行う前に動作を許可する必要があります。
• 送受信動作を禁止 (SCR0: TXE=0, RXE=0) して , 送受信を中止することができます。
● 動作モードの設定について
動作モードは, 送受信動作を禁止 (SCR0: TXE=0, RXE=0) してから, 設定してください。
送受信中に動作モードを切り換えた場合 , 送受信されたデータは保障されません。
● クロック同期モードについて
UART0 の動作モード 2 は , クロック同期方式として設定されます。送受信データにス
タートビット , ストップビットは付加されません。
● 送信割込み許可のタイミング
送信データ書込許可フラグビット (SSR0: TDRE) は初期値が "1" (送信データなし , 送信
データ書込許可 ) にセットされているので , 送信割込みを許可 (SSR0: TIE=1) したと同
時に , 送信割込み要求が発生します。必ず , 送信データを準備してから , 送信割込みを
許可 (SSR0: TIE=1) してください。
486
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第 15 章
UART1
この章は , UART1 の機能と動作について説明しま
す。
15.1 UART1 の概要
15.2 UART1 のブロックダイヤグラム
15.3 UART1 の構成
15.4 UART1 の割込み
15.5 UART1 のボーレート
15.6 UART1 の動作説明
15.7 UART1 使用上の注意
15.8 UART1 のプログラム例
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487
第 15 章 UART1
15.1 UART1 の概要
MB90495G Series
UART1 の概要
15.1
UART は , 外部装置と同期通信または非同期通信を行うための汎用のシリアルデー
タ通信インタフェースです。
• クロック同期 , クロック非同期の双方向通信機能を備えています。
• マスタ / スレーブ型通信機能 ( マルチプロセッサモード ) を備えています ( マスタ
側のみ使用可能 ) 。
• 送信 , 受信 , 受信エラー検出で , 割込み要求を発生できます。
• 拡張インテリジェント I/O サービス EI2OS に対応しています。
■ UART1 の機能
● UART1 の機能
UART1 は , 外部装置とシリアルデータを送受信するための汎用シリアルデータ通信イ
ンタフェースであり , 表 15.1-1 の機能を備えています。
表 15.1-1 UART1 の機能
機能
データバッファ
全 2 重ダブルバッファ
•
転送モード
•
•
ボーレート
7 ビット ( 非同期ノーマルモードのみ )
8 ビット
•
•
信号方式
NRZ (Non Return to Zero) 方式
割込み要求
マスタ / スレーブ型通信機能 ( 非同
期マルチプロセッサモード時 )
488
専用ボーレートジェネレータを内蔵 , 8 種類の値
を選択可
外部クロック入力可
内部タイマ (16 ビットリロードタイマ 1) から供給
されるクロックを利用可
データ長
受信エラー検出
<注意>
•
•
クロック同期 ( スタート / ストップビットなし ,
パリティビットなし )
クロック非同期 ( 調歩周期 )
•
•
•
フレーミングエラー
オーバランエラー
パリティエラー ( 動作モード 1 ( マルチプロセッ
サモード ) 時は検出不可 )
•
•
•
受信割込み ( 受信 , 受信エラー検出 )
送信割込み ( 送信 )
送受信とも拡張インテリジェント I/O サービス
(EI2OS) に対応
1 ( マスタ ) 対 n ( スレーブ ) 間の通信が可能 ( マスタ
としてのみ使用できます )
クロック同期転送時にスタートビット / ストップビットは付加されず , データのみ
を転送します。
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CM44-10114-7
第 15 章 UART1
15.1 UART1 の概要
MB90495G Series
表 15.1-2 UART1 の動作モード
データ長
動作モード
同期方式
パリティあり
0
ノーマルモード
1
マルチプロセッ
サモード
2
同期モード
パリティなし
7 ビットまたは 8 ビット
非同期
ストップ
ビット長
8+1*1
−
非同期
1 ビットまたは
2 ビット *2
8
−
同期
なし
− : 設定不可
* 1:"+1" は通信制御に使用するアドレス / データ選択ビット (SCR1 レジスタのビット 11 :
A/D) です。
* 2:受信時のストップビットは 1 ビットのみを検出します。
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489
第 15 章 UART1
15.2 UART1 のブロックダイヤグラム
15.2
MB90495G Series
UART1 のブロックダイヤグラム
UART1 は , 以下のブロックで構成されています。
■ UART1 のブロックダイヤグラム
図 15.2-1 UART1 のブロックダイヤグラム
制御バス
専用ボーレート
ジェネレータ
16ビット
リロードタイマ
受信割込
要求出力
送信割込
要求出力
送信クロック
クロック
セレクタ
受信クロック
受信制御回路
端子
SCK1
送信制御回路
スタートビット
検出回路
送信スタート
回路
受信ビット
カウンタ
送信ビット
カウンタ
受信パリティ
カウンタ
送信パリティ
カウンタ
端子
SOT1
送信用
シフトレジスタ
受信用
シフトレジスタ
端子
SIN1
受信終了
シリアル入力
データレジスタ1
シリアル出力
データレジスタ1
受信状態判定回路
送信開始
EI2OS用受信エラー
発生信号
(CPUへ)
内部データバス
通信
プリスケーラ
制御レジスタ
490
MD
DIV2
DIV1
DIV0
シリアル
モード
レジスタ
1
MD1
MD0
CS2
CS1
CS0
RST
SCKE
SOE
シリアル
制御
レジスタ
1
PEN
P
SBL
CL
A/D
REC
RXE
TXE
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シリアル
ステータス
レジスタ
1
PE
ORE
FRE
RDRF
TDRE
BDS
RIE
TIE
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第 15 章 UART1
15.2 UART1 のブロックダイヤグラム
MB90495G Series
● ブロックダイヤグラム中の端子などの詳細
UART1 の実際の端子名および割込み要求番号は以下のとおりです。
SIN1 端子:P40/SIN1
SCK1 端子:P41/SCK1
SOT1 端子:P42/SOT1
送信割込み番号 1:#38 (26H)
受信割込み番号 1:#37 (25H)
● クロックセレクタ
専用ボーレートジェネレータ , 外部入力クロック , 内部タイマ (16 ビットリロードタイ
マ ) から供給されるクロックからの送受信クロックを選択してください。
● 受信制御回路
受信制御回路は , 受信ビットカウンタ , スタートビット検出回路 , 受信パリティカウン
タで構成されます。受信ビットカウンタは受信データをカウントして , 指定されたデー
タ長の 1 フレームのデータ受信を完了すると , 受信割込み要求を出力します。
スタートビット検出回路は , シリアル入力信号からスタートビットを検出し , 受信デー
タをシリアル入力データレジスタへ指定された転送速度に応じて 1 ビットずつシフト
しながらシリアル入力データレジスタ (SIDR1) へ書込みます。受信パリティカウンタ
は , 受信データのパリティビットを検出します。
● 送信制御回路
送信制御回路は , 送信ビットカウンタ , 送信スタート回路 , 送信パリティカウンタで構
成されます。送信ビットカウンタは送信データをカウントして , 指定されたデータ長の
1 フレームのデータ送信を完了すると , 送信割込み要求を出力します。送信スタート回
路は , シリアル出力データレジスタ (SODR1) への書込みにより送信を開始します。送
信パリティカウンタは , 「パリティあり」の場合にパリティビットを生成します。
● 受信用シフトレジスタ
SIN 端子から入力された受信データを , 1 ビットずつシフトしながら取込み , 受信が終
了すると , シリアル入力データレジスタ (SIDR1) へ受信データを転送します。
● 送信用シフトレジスタ
シリアル出力データレジスタ (SODR1) に書き込まれたデータを送信用シフトレジス
タ自身へ転送し , 1 ビットずつシフトしながら SOT 端子へ出力します。
● シリアルモードレジスタ 1 (SMR1)
このレジスタは , 以下の動作を行います。
• 動作モードの選択
• クロック入力ソース ( ボーレート ) の選択
• 専用ボーレートジェネレータのセットアップ
• 専用ボーレートジェネレータを使用したときのクロック速度 ( クロック分周値 ) の
選択
• シリアルデータおよびクロック端子出力の許可または禁止を設定
• UART1 の初期化
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491
第 15 章 UART1
15.2 UART1 のブロックダイヤグラム
MB90495G Series
● シリアル制御レジスタ 1 (SCR1)
このレジスタは , 以下の動作を行います。
• パリティの有無の設定
• パリティの種類の選択
• ストップビット長の設定
• データ長の設定
• 動作モード 1 ( 非同期マルチプロセッサ ) 時におけるフレームデータ形式の選択
• エラーフラグのクリア
• 送信の許可または禁止の設定
• 受信の許可または禁止の設定
● シリアルステータスレジスタ 1 (SSR1)
送受信やエラーの状態を確認し , 送受信割込み要求の許可または禁止を設定します。
● シリアル入力データレジスタ 1 (SIDR1)
受信データを保持します。シリアル入力データは変換されてこのレジスタに格納され
ます。
● シリアル出力データレジスタ 1 (SODR1)
送信データを設定します。このレジスタに書き込まれたデータは , シリアル変換されて
出力されます。
● 通信プリスケーラ制御レジスタ (CDCR)
ボーレートジェネレータのボーレートを設定するレジスタです。通信プリスケーラの
起動 / 停止 , マシンクロックの分周比を設定します。
492
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第 15 章 UART1
15.3 UART1 の構成
MB90495G Series
UART1 の構成
15.3
UART1 の端子 , 割込み要因 , レジスタの一覧および詳細を記載します。
■ UART1 の端子
UART1 で使用する端子は , 汎用入出力ポートと共用します。
端子の機能と UART1 で使用する場合の設定を表 15.3-1 に示します。
表 15.3-1 UART1 の端子
端子名
SOT1
SCK1
SIN1
端子機能
UART1 の使用に必要な設定
汎用入出力ポート /
シリアルデータ出力
出力許可に設定
(SMR1 レジスタのビット 0:SOE = 1)
クロック入力時はポート方向レジスタ
(DDR) で入力ポートに設定
汎用入出力ポート /
シリアルクロック入出力
クロック出力時は出力許可に設定
(SMR1 レジスタのビット 1:SCKE = 1)
汎用入出力ポート /
シリアルデータ入力
ポート方向レジスタ (DDR) で入力ポート
に設定
■ UART1 の端子のブロックダイヤグラム
<参照>
端子のブロックダイヤグラムは , 「第 4 章 I/O ポート」を参照してください。
■ UART1 のレジスタ一覧
図 15.3-1 UART1 のレジスタと初期値の一覧
ビット
シリアル制御レジスタ1(SCR1)
ビット
シリアルモードレジスタ1(SMR1)
ビット
シリアルステータスレジスタ1(SSR1)
ビット
シリアル入力データレジスタ1(SIDR1)
/シリアル出力データレジスタ1(SODR1)
15
14
13
12
11
10
9
8
0
0
0
0
0
1
0
0
7
6
5
4
3
2
1
0
0
0
0
0
0
0
0
0
15
14
13
12
11
10
9
8
0
0
0
0
1
0
0
0
7
6
5
4
3
2
1
0
×
×
×
×
×
×
×
×
(注)読出しの場合はSIDR1として機能し,書込みの場合はSODR1として機能します。
ビット
通信プリスケーラコントロールレジスタ1
(CDCR1)
15
14
13
12
11
10
9
8
0
×
×
×
0
0
0
0
× :不定
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493
第 15 章 UART1
15.3 UART1 の構成
MB90495G Series
■ UART1 での割込み要求の発生
● 受信割込み
• 受信データがシリアル入力データレジスタ (SIDR1) へロードされると , シリアルス
テータスレジスタ (SSR1) の受信データロードフラグビット ( ビット 12:RDRF) に
"1" がセットされます。受信割込みが許可されている場合は ( ビット 9:RIE = 1) , 割
込みコントローラへ受信割込み要求を発生します。
• フレーミングエラー , オーバランエラー , パリティエラーのいずれかが発生すると ,
発生したエラーに応じてシリアルステータスレジスタ (SSR1) のフレーミングエ
ラーフラグビット ( ビット 13:FRE) , オーバランエラーフラグビット ( ビット 14:
ORE) , パリティエラーフラグビット ( ビット 15:PE) に "1" がセットされます。受
信割込みが許可されている場合は ( ビット 9:RIE = 1) , 割込みコントローラへ受信
割込み要求を発生します。
● 送信割込み
送信データがシリアル出力データレジスタ (SODR1) から送信用シフトレジスタに転
送されると , シリアルステータスレジスタ (SSR1) の送信データエンプティフラグビッ
トビット ( ビット 11:TDRE) に "1" がセットされます。送信割込みが許可されている
場合は ( ビット 8:TIE = 1) , 割込みコントローラへ割込み要求を発生します。
494
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CM44-10114-7
第 15 章 UART1
15.3 UART1 の構成
MB90495G Series
シリアル制御レジスタ 1 (SCR1)
15.3.1
シリアル制御レジスタ 1 (SCR1) は , パリティビットの設定 , ストップビット長や
データ長の選択 , 動作モード 1 ( 非同期マルチプロセッサモード ) 時のフレームデー
タ形式の選択 , 受信エラーフラグのクリア , 送受信の許可または禁止を設定します。
■ シリアル制御レジスタ 1 (SCR1)
図 15.3-2 シリアル制御レジスタ 1 (SCR1)
15
14
13
12
11
10
9
8
リセット値
00000100 B
R/W R/W R/W R/W R/W
W
R/W R/W
bit8
TXE
0
1
bit9
RXE
0
1
bit10
REC
0
1
bit11
A/D
0
1
bit12
CL
0
1
bit13
SBL
0
1
送信許可ビット
送信禁止
送信許可
受信許可ビット
受信禁止
受信許可
受信エラーフラグクリアビット
PE,ORE,FREビットをクリア
影響なし
アドレス/データ選択ビット
データフレーム
アドレスフレーム
データ長選択ビット
7ビット
8ビット
ストップビット長選択ビット
1ビット長
2ビット長
bit14
P
0
1
R/W :リード ・ライト 可能
W :ライトオンリ
:リセット値
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bit15
PEN
0
1
パリティ選択ビット
パリティありのとき(PEN = 1)のみ有効
偶数パリティ
奇数パリティ
パリティ付加許可ビット
パリティなし
パリティあり
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495
第 15 章 UART1
15.3 UART1 の構成
MB90495G Series
表 15.3-2 シリアル制御レジスタ 1 (SCR1) の機能
ビット名
機 能
bit8
TXE:
送信動作許可ビット
UART1 の送信を許可または禁止します。
"0" を設定した場合:送信は禁止されます。
"1" を設定した場合:送信は許可されます。
<注記>
送信中に送信を禁止に設定した場合は , シリアル出力データレジスタ
(SODR1) のデータの送信が完了した後に送信が停止します。
"0" を設定する場合は , シリアル出力データレジスタ (SODR1) にデータ
を書き込んだ後に非同期モードの場合であればボーレートの 1/16 時間 ,
同期モードの場合であればボーレートと同じ時間以上待ってから設定し
てください。
bit9
RXE:
受信動作許可ビット
UART1 の受信を許可または禁止します。
"0" を設定した場合:受信は禁止されます。
"1" を設定した場合:受信は許可されます。
<注記>
受信中に受信を " 禁止 " に設定した場合は , 受信中のデータをシリアル
入力データレジスタに格納した後に受信が停止します。
bit10
REC:
受信エラーフラグクリ
アビット
シリアルステータスレジスタ (SSR1) の受信エラーフラグ ( ビット 15 ∼
13:PE, ORE, FRE) を "0" にクリアします。
"0" を設定した場合:PE, ORE, FRE ビットがクリアされます。
"1" を設定した場合:影響しません。
リードした場合:常に "1" が読出されます。
<注記>
受信割込みを " 許可 " に設定していれば ( ビット 9:RIE = 1) , PE, ORE,
FRE ビットのいずれかが "1" にセットされている場合のみ , ビット 10:
REC に "0" を設定してください。
bit11
A/D:
アドレス / データ選択
ビット
動作モード 1 ( 非同期マルチプロセッサモード ) の場合に , 送受信するフ
レームのデータ形式を設定します。
"0" を設定した場合:" データフレーム " が設定されます。
"1" を設定した場合:" アドレスフレーム " が設定されます。
bit12
CL:
データ長選択ビット
送受信データのデータ長を設定します。
<注記>
"7 ビット " を選択できるのは , 動作モード 0 ( 非同期ノーマルモード )
の場合のみです。動作モード 1, 2 ( 非同期マルチプロセッサモード , ク
ロック同期モード ) の場合は , 必ず "8 ビット " を設定してください。
bit13
SBL:
ストップビット長選択
ビット
動作モード 0, 1 ( マルチプロセッサモード , 同期モード ) の場合のストップ
ビット ( 送信データのフレームエンドマーク ) のビット長を設定します。
<注記>
受信時は , 常にストップビットの 1 ビット目だけを検出します。
bit14
P:
パリティ選択ビット
" パリティビットあり " ( PEN=1) を設定した場合 , 奇数パリティか偶数パリ
ティのいずれかを設定してください。
bit15
PEN:
パリティ付加許可ビッ
ト
パリティビットの付加 ( 送信時 ) と検出 ( 受信時 ) を行うかどうかを設定し
ます。
<注記>
動作モード 1, 2 ( マルチプロセッサモード , 同期モード ) の場合 , パリ
ティビットは付加できません。必ず "0" を設定してください。
496
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第 15 章 UART1
15.3 UART1 の構成
MB90495G Series
シリアルモードレジスタ 1 (SMR1)
15.3.2
シリアルモードレジスタ 1 (SMR1) は , 動作モードおよびボーレートクロックの選
択 , シリアルデータとクロックの端子への出力の許可または禁止を設定します。
■ シリアルモードレジスタ 1 (SMR1)
図 15.3-3 シリアルモードレジスタ 1 (SMR1)
7
6
5
4
3
2
1
0
リセット値
00000000 B
R/W R/W R/W R/W R/W R/W R/W R/W
bit0
シリアルデータ出力許可ビット(SOT1端子)
SOE
汎用入出力ポートとする
0
UARTのシリアルデータの出力とする
1
bit1
SCKE
0
1
シリアルクロック入出力許可ビット(SCK1端子)
汎用入出力ポートまたはUARTのクロック入力端子とする
UARTのシリアルクロック出力端子とする
bit2
RST UART初期化ビット
0
影響なし
1
UARTのすべてのレジスタを初期化
bit5 bit4 bit3
CS2 CS1 CS0
クロック入力ソース選択ビット
"000B"~"101B"
専用ボーレートジェネレータによるボーレート
内部タイマ(16ビットリロードタイマ1)
"110B"
によるボーレート
外部クロックによるボーレート "111B"
bit7
bit6
MD1 MD0
R/W :リード ・ライト 可能
:リセット値
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動作モード選択ビット
モードNo.
動作モード
0
0
0
非同期モード(ノーマルモード)
0
1
1
マルチプロセッサモード
1
0
2
同期モード
1
1
ー
設定禁止
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497
第 15 章 UART1
15.3 UART1 の構成
MB90495G Series
表 15.3-3 シリアルモードレジスタ 1 (SMR1) の機能
ビット名
機 能
bit0
SOE:
シリアルデータ出力許
可ビット
シリアルデータの出力を許可または禁止します。
"0" を設定した場合:" 汎用入出力ポート " が設定されます。
"1" を設定した場合:" シリアルデータ出力端子 " が設定されます。
bit1
SCKE:
シリアルクロック入出
力許可ビット
シリアルクロックの入出力を切り換えます。
"0" を設定した場合:" 汎用入出力ポート " または " シリアルクロック入力
端子 " が設定されます。
"1" を設定した場合:" シリアルクロック出力端子 " が設定されます。
<注記>
1) SCK1 端子をシリアルクロック入力として使用する場合は , ポート方
向レジスタ (DDR) で端子を " 入力ポート " に設定してください。また ,
クロック入力ソース選択ビットによって外部クロックを選択 ( ビット 5
∼ 3:CS2 ∼ CS0 = 111B) してください。
2) シリアルクロック出力として使用する場合は , クロック入力ソース選
択ビットを外部クロック以外 ( ビット 5 ∼ 3:CS2 ∼ CS0 = 111B 以外 )
に設定してください。
bit2
RST:
UART1 初期化ビット
UART1 のすべてのレジスタを初期化します。
"0" を設定した場合:動作に影響ありません。
"1" を設定した場合:UART1 のすべてのレジスタを初期化します。
bit3
∼
bit5
CS0 ∼ CS2:
クロック入力ソース選
択ビット
ボーレートのクロック入力ソースを設定します。
• クロック入力ソースは , 外部クロック (SCK1 端子 ) , 内部タイマ (16 ビッ
トリロードタイマ ) , 専用ボーレートジェネレータから選択します。
• ボーレートジェネレータを選択する場合は , ボーレートを設定してくだ
さい。
bit6
bit7
MD0, MD1:
動作モード選択ビット
UART1 の動作モードを設定します。
<注記>
1)) 動作モード 1 ( 非同期マルチプロセッサモード ) では , マスタ / ス
レーブ型通信の , マスタとしてのみ使用できます。動作モード 1 は 9
ビット目のアドレス / データビットを受信できないので , スレーブとし
ては使用できません。
2) 動作モード 1 ( 非同期マルチプロセッサモード ) では , パリティ
チェック機能は使用できないので , パリティ付加許可ビットには " パリ
ティなし " (SCR1 レジスタのビット 15:PEN = 0) を設定してください。
<注意>
498
シリアルモードレジシタの RST ビットに "0" を書き込む際には , UART の割込みを
禁止してください。以下の (1) ∼ (3) の手順のいずれかで行ってください。
• 割込みの禁止方法
(1) RST ビットに "0" を書き込む前に , I フラグをクリアして全割込み要因を禁止
してください。
(2) RST ビットに "0" を書き込む前に , ILM レジスタで UART の割込みを禁止し
てください。
(3) RST ビットに "0" を書き込む場合は , UART の割込みレベルと同じ割込みレベ
ル , またはそれより優先度の高い割込み処理内で行ってください。
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第 15 章 UART1
15.3 UART1 の構成
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シリアルステータスレジスタ 1 (SSR1)
15.3.3
シリアルステータスレジスタ 1 (SSR1) は , 送受信やエラー状態の確認 , 割込みの許
可または禁止を設定します。
■ シリアルステータスレジスタ 1 (SSR1)
図 15.3-4 シリアルステータスレジスタ 1 (SSR1)
15
14
13
12
11
R
R
R
R
R
10
9
8
リセット値
00001000 B
R/W R/W R/W
bit8
TIE
0
1
bit9
RIE
0
1
bit10
BDS
0
1
bit11
TDRE
0
1
bit12
RDRF
0
1
R/W :リード ・ライト 可能
R
:リードオンリー
送信割込発生許可ビット
送信割込発生を禁止
送信割込発生を許可
受信割込発生許可ビット
受信割込発生を禁止
受信割込発生を許可
転送方向選択ビット
LSBファースト(最下位ビットから転送)
MSBファースト(最上位ビットから転送)
送信データ書込フラグビット
送信データあり(送信データの書込禁止)
送信データなし(送信データの書込許可)
受信データロードフラグビット
受信データなし
受信データあり
bit13
FRE
0
1
フレーミングエラーフラグビット
フレーミングエラーなし
bit14
ORE
0
1
オーバランエラーフラグビット
オーバランエラーなし
bit15
PE
0
1
パリティエラーフラグビット
パリティエラーなし
フレーミングエラーあり
オーバランエラーあり
パリティエラーあり
:リセット値
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499
第 15 章 UART1
15.3 UART1 の構成
MB90495G Series
表 15.3-4 シリアルステータスレジスタ 1 (SSR1) の機能
ビット名
機 能
bit8
TIE:
送信割込み発生
許可ビット
送信割込みを許可または禁止します。
"1" を設定した場合:シリアル出力データレジスタ 1 (SODR1) に書き込まれたデー
タが送信用シフトレジスタへロードされると ( ビット 11: TDRE = 1) , 送信割込み要
求を発生します。
bit9
RIE:
受信割込み発生
許可ビット
受信割込みを許可または禁止します。
"1" を設定した場合:シリアル入力データレジスタ 1 (SIDR1) に受信データがロード
されるか ( ビット 12:RDRF = 1) , 受信エラーが発生すると ( ビット 15:PE = 1 また
はビット 14:ORE = 1 またはビット 13:FRE = 1) , 受信割込み要求が発生します。
bit10
BDS:
転送方向選択ビット
シリアルデータの転送方向を設定します。
"0" を設定した場合:最下位ビット側から転送します (LSB ファースト ) 。
"1" を設定した場合:最上位ビット側から転送します (MSB ファースト ) 。
<注記>
シリアルデータレジスタへの読出しおよび書込み時にデータの上位側と下位側を
入換えるため , シリアルアウトプットデータレジスタ (SODR1) にデータを書き込
んだ後に , 転送方向選択ビット (BDS) を書換えた場合は , 書き込まれたデータは
無効になります。
bit11
TDRE:
送信データ書込フラグ
ビット
シリアル出力データレジスタ 1 の状態を示します。
• シリアル出力データレジスタ 1 (SODR1) へ送信データを書き込むと , "0" にクリア
されます。
• 送信用シフトレジスタにデータがロードされ送信が開始されると "1" がセットさ
れます。
• 送信割込みを許可した場合は ( ビット 8:TIE = 1) , シリアル出力データレジスタ 1
(SODR1) に書き込まれたデータが送信用シフトレジスタへロードされる ( ビット
11:TDRE = 1) と送信割込み要求を発生します。
bit12
RDRF:
受信データロードフラグ
ビット
シリアル入力データレジスタ 1 の状態を示します。
• シリアル入力データレジスタ 1 (SIDR1) へ受信データがロードされると , "1" が
セットされます。
• シリアル入力データレジスタ 1 (SIDR1) のデータを読出すと "0" にクリアされま
す。
• 受信割込みを許可した場合は ( ビット 9:RIE = 1) , 受信データがシリアル入力
データレジスタ 1 (SIDR1) へロードされると , 受信割込み要求が発生します。
bit13
FRE:
フレーミングエラーフラ
グビット
受信データのフレーミングエラーを検出します。
• フレーミングエラーが発生すると "1" がセットされます。
• 受信エラーフラグクリアビット (SCR1 レジスタのビット 10:REC) に "0" を書き
込むとクリアされます。
• 受信割込みの発生が許可されている場合は ( ビット 9:RIE = 1) , フレーミングエ
ラーが発生すると受信割込み要求を発生します。
• フレーミングエラーフラグビットがセット ( ビット 13:FRE = 1) された場合は ,
シリアル入力データレジスタ 1 (SIDR 1) のデータは無効です。
bit14
ORE:
オーバランエラーフラグ
ビット
受信時のオーバランエラーを検出します。
• オーバランエラーが発生すると "1" がセットされます。
• 受信エラーフラグクリアビット (SCR1 レジスタのビット 10:REC) に "0" を書き
込むとクリアされます。
• 受信割込みが許可されている場合は ( ビット 9:RIE = 1) , オーバランエラーが発
生すると受信割込み要求を発生します。
• オーバランエラーフラグビットがセットされた場合は ( ビット 14:ORE = 1) , シリ
アル入力データレジスタ 1 (SIDR 1) のデータは無効です。
bit15
PE:
パリティエラーフラグ
ビット
受信データのパリティエラーを検出します。
• パリティエラーが発生すると "1" がセットされます。
• 受信エラーフラグクリアビット (SCR1 レジスタのビット 10:REC) に "0" を書き
込むとクリアされます。
• 受信割込みが許可されている場合は ( ビット 9:RIE = 1) , パリティエラーが発生
すると受信割込み要求を発生します。
• パリティエラーフラグビットがセットされた場合は ( ビット 15:PE = 1) , シリア
ル入力データレジスタ 1 (SIDR 1) のデータは無効です。
500
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CM44-10114-7
第 15 章 UART1
15.3 UART1 の構成
MB90495G Series
15.3.4
シリアル入力データレジスタ 1 (SIDR1) /
シリアル出力データレジスタ 1 (SODR1)
シリアル入力データレジスタとシリアル出力データレジスタは同一アドレスに配置
されています。読出した場合は , シリアルデータ入力用レジスタとして機能し , 書き
込んだ場合は , シリアルデータ出力用レジスタとして機能します。
■ シリアル入力データレジスタ 1 (SIDR1)
図 15.3-5 シリアル入力データレジスタ 1 (SIDR1)
bit7
6
5
4
3
2
1
bit0
リセット値
D7
D6
D5
D4
D3
D2
D1
D0
XXXXXXXX B
R
R
R
R
R
R
R
R
R :リードオンリー
X :不定
シリアル入力データレジスタ 1 (SIDR1) は , シリアルデータ受信用のデータバッファレ
ジスタです。
• シリアルデータ入力端子 (SIN1) に送られてきたシリアルデータ信号はシフトレジ
スタで変換されて , シリアル入力データレジスタ 1 (SIDR1) へ格納されます。
• データ長が 7 ビットの場合は , 上位 1 ビット (SIDR1:D7) は無効データとなります。
• 受信データが , シリアル入力データレジスタ 1 (SIDR1) へ格納されると , 受信データ
ロードフラグビット (SSR1 レジスタのビット 12:RDRF) に "1" がセットされます。
受信割込みが許可されている場合は (SSR1 レジスタのビット 9:RIE = 1) 割込みコ
ントローラへ受信割込み要求を発生します。
• シリアル入力データレジスタ1 (SIDR1) は, 受信データロードフラグビット (SSR1レ
ジスタのビット 12:RDRF) が "1" の状態で読出してください。受信データロードフ
ラグビット (SSR1 レジスタのビット 12:RDRF) は , シリアル入力データレジスタ 1
(SIDR1) を読出すと , 自動的に "0" にクリアされます。
• 受信エラーが発生 (SSR1 レジスタのビット 15, 14, 13:PE, ORE, FRE のいずれかが
"1") した場合, シリアル入力データレジスタ1 (SIDR1) の受信データは無効となりま
す。
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501
第 15 章 UART1
15.3 UART1 の構成
MB90495G Series
■ シリアル出力データレジスタ 1 (SODR1)
図 15.3-6 シリアル出力データレジスタ 1 (SODR1)
7
6
5
4
3
2
1
bit0
リセット値
D7
D6
D5
D4
D3
D2
D1
D0
XXXXXXXX B
W
W
W
W
W
W
W
W
W :ライトオンリー
X :不定
シリアル出力データレジスタ 1 (SODR1) は , シリアルデータ送信用のデータバッファ
レジスタです。
• 送信動作が許可されている場合に (SCR1 レジスタのビット 8:TXE = 1) , 送信する
データをシリアル出力データレジスタ 1 (SODR1) へ書き込むと , 送信データが送信
用シフトレジスタに転送され , シリアルデータに変換されて , シリアルデータ出力
端子 (SOT1 端子 ) から送出されます。
• データ長が 7 ビットの場合 , 上位 1 ビット (SODR1 レジスタのビット 7: D7) は無
効データとなります。
• 送信データ書込フラグ (SSR1 レジスタのビット 11:TDRE) は , 送信データがシリア
ル出力データレジスタ 1 (SODR1) へ書き込まれると , "0" にクリアされます。
• 送信用シフトレジスタへの転送が終了すると , "1" がセットされます。
• 送信データ書込フラグ (SSR1 レジスタのビット 11:TDRE) が "1" の場合は , 次の送
信用データを書き込むことができます。送信割込みが許可 (SSR1 レジスタのビット
8:TIE = 1) されている場合は, 割込みコントローラへ送信割込み要求を発生します。
次の送信データの書込みは , 送信データ書込フラグ (SCR1 レジスタのビット 11:
TDRE) が "1" の状態で行ってください。
<注意>
502
シリアル出力データレジスタは書込専用のレジスタであり , シリアル入力データレ
ジスタは読出し専用のレジスタです。2 つのレジスタは同一アドレスに配置されて
いるため書込値と読出値が異なります。したがって , INC/DEC 命令などのリードモ
ディファイライト (RMW) 命令は使用できません。
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第 15 章 UART1
15.3 UART1 の構成
MB90495G Series
通信プリスケーラ制御レジスタ (CDCR1)
15.3.5
通信プリスケーラ制御レジスタ 1 (CDCR1) は , UART1 の専用ボーレートジェネ
レータのボーレートを設定します。
• 通信プリスケーラの起動または停止
• マシンクロックの分周比の設定
■ 通信プリスケーラ制御レジスタ 1 (CDCR1)
図 15.3-7 通信プリスケーラ制御レジスタ 1 (CDCR1)
15
14
13
12
11
10
9
8
R/W -
-
- R/W R/W R/W R/W
リセット値
0XXX0000 B
bit10 bit9 bit8
DIV2 DIV1 DIV0 通信プリスケーラ分周比(div)ビット
0
0
0
1分周
0
0
1
2分周
0
1
0
3分周
0
1
1
4分周
1
0
0
5分周
1
0
1
6分周
1
1
0
7分周
1
1
1
8分周
bit11
予約
0
bit15
MD
R/W :リード ・ライト 可能
X
:不定
- :未定義
:リセット値
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予約ビット
必ず"0"を設定してください
通信プリスケーラ制御ビット
0
通信プリスケーラ動作停止
1
通信プリスケーラ動作許可
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503
第 15 章 UART1
15.3 UART1 の構成
MB90495G Series
表 15.3-5 通信プリスケーラ制御レジスタ 1 (CDCR1) の機能
ビット名
機 能
bit8
∼
bit10
DIV0 ∼ DIV2:
通信プリスケーラ分周
比ビット
• マシンクロックの分周比を設定します。
<注記>
分周比を変更する場合は , クロック周波数を安定させるために , 次の通
信を開始するまで最低でも分周クロックの 2 周期分の時間をあけてくだ
さい。
bit11
予約:予約ビット
必ず "0" を設定してください。
bit12
∼
bit14
未定義ビット
リードした場合:値は不定です。
ライトした場合:影響しません。
bit15
MD:
通信プリスケーラ制御
ビット
通信プリスケーラの動作を許可または停止します。
504
"0" を設定した場合:停止します。
"1" を設定した場合:許可します。
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第 15 章 UART1
15.4 UART1 の割込み
MB90495G Series
15.4
UART1 の割込み
UART1 の割込みには , 受信割込みと送信割込みがあり , 以下に示す要因で割込み要
求を発生することができます。
• 受信データがシリアル入力データレジスタ 1 (SIDR1) にロードされた場合
• 受信エラー ( パリティエラー , オーバランエラー , フレーミングエラー ) が発生し
た場合
• 送信データがシリアル出力データレジスタ 1 (SODR1) から送信用シフトレジスタ
へ転送された場合
なお , それぞれの拡張インテリジェント I/O サービス (EI2OS) に対応しています。
■ UART1 の割込み
UART1 の割込み制御ビットと割込み要因を表 15.4-1 に示します。
表 15.4-1 UART1 の割込み制御ビットと割込み要因
送受信
受信
送信
割込み要
求フラグ
ビット
動作モード
割込み要因
0
1
2
SSR1:
RDRF
○
○
○
受信データをシリ
アル入力データレ
ジスタ 1 (SIDR1)
へロード
SSR1:ORE
○
○
○
オーバランエラー
発生
SSR1:FRE
○
○
×
フレーミングエ
ラー発生
SSR1:PE
○
×
×
パリティエラー発
生
○
シリアル出力デー
タレジスタ 1
(SODR1) から送信
データ転送終了
SSR1:
TDRE
○
○
割込み要因許
可ビット
割込み要求フラ
グのクリア
受信データの読
出し
SSR1: RIE
受信エラーフラ
グクリアビット
(SCR1 レジスタ
のビット 10:
REC) への "0"
書込み
SSR1: TIE
送信データの書
込み
○:有
×:無
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505
第 15 章 UART1
15.4 UART1 の割込み
MB90495G Series
● 受信割込み
受信割込みが許可されている場合に (SSR1 レジスタのビット 9:RIE = 1) , データ受信
完了 (SSR1 レジスタのビット 12:RDRF = 1) , オーバランエラー (SSR1 レジスタのビッ
ト 14:ORE = 1) , フレーミングエラー (SSR1 レジスタのビット 13:FRE = 1) , パリティ
エラー (SSR1 レジスタのビット 15:PE = 1) のいずれかが発生すると割込みコントロー
ラへ受信割込み要求を発生します。
受信データロードフラグ (SSR1 レジスタのビット 12:RDRF) は , シリアル入力データ
レジスタ 1 (SIDR1) を読出すと , 自動的に "0" にクリアされます。各受信エラーフラグ
(SSR1 レジスタのビット 15, 14, 13:PE, ORE, FRE) は受信エラーフラグクリアビット
(SCR1 レジスタのビット 10:REC) に "0" を書き込めば , すべて "0" にクリアされます。
<注意>
受信エラー ( パリティエラー , オーバランエラー , フレーミングエラー ) が発生した
場合は , 必要に応じてエラーを処理した後 , 受信エラーフラグクリアビット (SCR1
レジスタのビット 10:REC) に "0" を書込み , 各受信エラーフラグをクリアしてくだ
さい。
● 送信割込み
送信データがシリアル出力データレジスタ 1 (SODR1) から送信用シフトレジスタへ送
信されると , 送信データ書込フラグビット (SSR1 レジスタのビット 11:TDRE) に "1"
がセットされます。
送信割込みが許可されている場合は (SSR1 レジスタのビット 8:TIE = 1) , 割込みコン
トローラへ送信割込み要求を発生します。
■ UART1 の割込みと EI2OS
<参照>
割込み番号 , 割込み制御レジスタ , 割込みベクタアドレスについては , 「3.5 割込
み」をご参照ください。
■ UART1 の EI2OS 機能
UART1 は EI2OS 機能に対応しています。受信および送信の各割込みで別々に EI2OS を
起動することができます。
● 受信時
他のリソースの状態に関係なく , EI2OS を使用できます。
● 送信時
割込み制御レジスタ (ICR13, 14) を , UART1 の送信割込みと共有しているので , UART1
の受信で割込みを使用しない場合に , EI2OS を起動できます。
506
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第 15 章 UART1
15.4 UART1 の割込み
MB90495G Series
15.4.1
受信割込み発生とフラグセットのタイミング
受信時の割込みとしては , 受信完了 (SSR1 レジスタのビット 12:RDRF) , および受
信エラーの発生 (SSR1 レジスタのビット 15, 14, 13:PE, ORE, FRE) があります。
■ 受信割込み発生とフラグセットのタイミング
● 受信データロードフラグと各受信エラーフラグのセット
データを受信する場合は , ストップビットの検出 ( 動作モード 0, 1:非同期ノーマル
モード , 非同期マルチプロセッサモード ) または , データの最終ビット (SIDR1 レジス
タのビット 7:D7) の検出 ( 動作モード 2:クロック同期モード ) によって , 受信データ
がシリアル入力データレジスタ 1 (SIDR1) へ格納されます。受信エラーが発生した場合
はエラーフラグ (SSR1 レジスタのビット 15, 14, 13:PE, ORE, FRE) がセットされ , 受信
データロードフラグ (SSR1 レジスタのビット 12:RDRF) がセットされます。各動作
モードともいずれかのエラーフラグがセットされた場合は , 受信したシリアル入力
データレジスタ 1 (SIDR1) の受信データは無効です。
動作モード 0 ( 非同期ノーマルモード ) 時
ストップビットの検出時に , 受信データロードフラグビット (SSR1 レジスタのビット
12:RDRF) がセットされます。受信エラーが発生すると , エラーフラグ (SSR1 レジス
タのビット 15, 14, 13:PE, ORE, FRE) がセットされます。
動作モード 1 ( 非同期マルチプロセッサモード ) 時
ストップビットを検出すると , 受信データロードフラグビット (SSR1 レジスタのビッ
ト 12:RDRF) がセットされます。受信エラーが発生すると , エラーフラグ (SSR1 レジ
スタのビット 14, 13:ORE, FRE) がセットされます。パリティエラー (SSR1 レジスタ
のビット 15:PE) は検出できません。
動作モード 2 ( クロック同期モード ) 時
受信データの最終ビット (SIDR1 レジスタのビット 7:D7) を検出すると , 受信データ
ロードフラグビット (SSR1 レジスタのビット 12:RDRF) に "1" がセットされます。受
信エラーが発生すると , エラーフラグ (SSR1 レジスタのビット 14:ORE) がセットされ
ます。パリティエラー (SSR1 レジスタのビット 15:PE) , およびフレーミングエラー
(SSR1 レジスタのビット 13:FRE) は検出できません。
受信動作とフラグセットのタイミングを , 表 15.4-1 に示します。
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507
第 15 章 UART1
15.4 UART1 の割込み
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図 15.4-1 受信動作とフラグセットのタイミング
受信データ
(動作モード0)
ST
D0
D1
D5
D6
D7
SP
受信データ
(動作モード1)
ST
D0
D1
D6
D7
A/D
SP
D0
D1
D4
D5
D6
D7
受信データ
(動作モード2)
SSR1:PE, ORE, FRE*
SSR1:RDRF
受信割込発生
* :PEフラグは動作モード1では検出できません
PE, FREフラグは動作モード2では検出できません
ST :スタートビット
SP :ストップビット
A/D :動作モード2のアドレス/データ選択ビット ● 受信割込み要求発生のタイミング
受信割込みが許可されている場合に (SSR1 レジスタのビット 9:RIE = 1) , 受信データ
ロードフラグ (SSR1 レジスタのビット 12:RDRF) , パリティエラーフラグ (SSR1 レジ
スタのビット 15:PE) , オーバランエラーフラグ (SSR1 レジスタのビット 14:ORE) ,
フレーミングエラーフラグ (SSR1 レジスタのビット 13:FRE) のいずれかがセットさ
れると , 割込みコントローラへ受信割込み要求を発生します。
508
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第 15 章 UART1
15.4 UART1 の割込み
MB90495G Series
15.4.2
送信割込み発生とフラグセットのタイミング
送信割込みは , シリアル出力データレジスタ 1 (SODR1) が空になり , 次の送信デー
タの書込みが可能な状態になると発生します。
■ 送信割込み発生とフラグセットのタイミング
● 送信データエンプティフラグビットのセットとクリア
送信データ書込フラグビット (SSR1 レジスタのビット 11:TDRE) は , シリアル出力
データレジスタ 1 (SODR1) に書き込まれた送信データが , 送信用シフトレジスタへ
ロードされ , 次のデータが書込可能な状態になるとセットされます。シリアル出力デー
タレジスタ 1 (SODR1) に次の送信データを書き込むと送信データ書込フラグビット
(SSR1 レジスタのビット 11:TDRE) は "0" にクリアされます。
送信動作とフラグセットのタイミングを図 15.4-2 に示します。
図 15.4-2 送信動作とフラグセットのタイミング
[動作モード0, 1]
送信割込要求
送信割込発生
SODR1書込み
SSR1:TDRE
SP SP ST D0 D1 D2 D3
ST D0 D1 D2 D3 D4 D5 D6 D7 A/D
SOT1出力
[動作モード2]
送信割込発生
送信割込発生
SODR1書込み
SSR1:TDRE
SOT1出力
D0 D1 D2 D3 D4 D5 D6 D7 D0 D1 D2 D3 D4 D5 D6 D7
ST :スタートビット
D0~D7 :データビット
SP :ストップビット
A/D :アドレス/データ選択ビット
● 送信割込み要求発生のタイミング
送信割込みが許可 (SSR1 レジスタのビット 8:TIE = 1) されている場合に , 送信データ
書込フラグビット (SSR1 レジスタのビット 11:TDRE) がセットされると割込みコント
ローラへ送信割込み要求を発生します。
<注意>
CM44-10114-7
送信中に送信を禁止 (SCR1 レジスタのビット 8:TXE = 0, かつ動作モード 1 ( 非同
期マルチプロセッサモード ) 時の場合 , 受信禁止 ( ビット 9:RXE も含む ) すると ,
送信データ書込フラグビットがセットされ (SSR1 レジスタのビット 11:TDRF = 1) ,
送信用シフトレジスタのシフト動作が停止してから UART1 の通信が禁止されます。
送信が停止する前にシリアル出力データレジスタ 1 (SODR1) に書き込まれていた送
信データは送信されます。
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509
第 15 章 UART1
15.5 UART1 のボーレート
15.5
MB90495G Series
UART1 のボーレート
UART1 の送受信クロックとしては , 以下のいずれかを選択します。
• 専用ボーレートジェネレータ
• 内部クロック (16 ビットリロードタイマ出力 )
• 外部クロック (SCK1 端子入力のクロック )
■ UART1 のボーレートの選択
UART1 のボーレート選択回路は , 図 15.5-1 のように構成されています。クロック入力
ソースは以下の 3 種類の中から選択できます。
● 専用ボーレートジェネレータによるボーレート
UART1に内蔵されている専用ボーレートジェネレータをクロック入力ソースとして使
用する場合は , 使用するボーレートに応じてシリアルモードレジスタ (SMR1) のビッ
ト 5 ∼ 3:CS2 ∼ CS0 ビットに "000B" ∼ "101B" を設定してください。6 種類のボー
レートから選択できます。
● 内部タイマによるボーレート
• 16 ビットリロードタイマから供給される内部クロックを , クロック入力ソースとし
て使用する場合は , シリアルモードレジスタ (SMR1) のビット 5 ∼ 3:CS2 ∼ CS0
ビットに "110B" を設定してください。
• ボーレートは , クロック同期の場合は "16 ビットリロードタイマから供給されるク
ロックのまま ", 非同期の場合は " 供給されるクロックを 16 分周した値 " になります。
• 16 ビットリロードタイマの設定値によって , 自由にボーレートを設定できます。
● 外部クロックによるボーレート
• UART1 のクロック入力端子 (SCK1) から入力した外部クロックを , クロック入力
ソースとして使用する場合は , シリアルモードレジスタ (SMR1) のビット 5 ∼ 3:
CS2 ∼ CS0 ビットに "111B" を設定してください。
• ボーレートは , クロック同期の場合は " 外部から供給されるクロック " のまま , ク
ロック非同期の場合は " 入力されたクロックを 16 分周した値 " になります。
510
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第 15 章 UART1
15.5 UART1 のボーレート
MB90495G Series
図 15.5-1 UART1 ボーレート選択回路
SMR1:CS2~CS0
(クロック入力ソース選択ビット)
クロックセレクタ
CS2~CS0="000B"~"101B"
[専用ボーレートジェネレータ]
φ
φ/1,φ/2,φ/3,φ/4,
φ/5,φ/6,φ/7,φ/8
通信プリスケーラ
(CDCR1:MD0,DIV2~DIV0)
[内部タイマ]
TMCSR1:CSL1, CSL0
クロックセレクタ
φ
ダウン UF
カウンタ
分周回路
【クロック同期】
1/1,1/2,1/4,1/8,1/16,
1/32分周のいずれかを
選択
【非同期】
内部固定分周比を選択
CS2~CS0="110B"
1/1【クロック同期】
1/16【非同期】
ボーレート
φ/21 φ/23 φ/25
プリスケーラ
16ビットリロードタイマ1
CS2~CS0="111B"
[外部クロック]
SCK1
端子
φ :マシンクロック
UF:アンダフロー
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1/1【クロック同期】
1/16【非同期】
SMR1:MD1,MD0
(動作モード選択ビット)
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第 15 章 UART1
15.5 UART1 のボーレート
15.5.1
MB90495G Series
専用ボーレートジェネレータによるボーレート
UART1 の送受信クロックとして専用ボーレートジェネレータの出力クロックを選択
した場合のボーレートの設定を示します。
■ 専用ボーレートジェネレータによるボーレート
クロック入力ソース選択ビット (SMR1 レジスタのビット 5 ∼ 3:CS2 ∼ CS0) に "000B"
∼ "101B" を設定することによって , 専用ボーレートジェネレータによるボーレートが
設定できます。
専用ボーレートジェネレータで送受信クロックを生成する場合は , マシンクロック周
波数が通信プリスケーラで分周された後 , クロックセレクタで選択されたクロック入
力ソースに対して分周比を選択して , ボーレートを決定します。
通信プリスケーラによるマシンクロックの分周比は , 非同期とクロック同期ともに共
通ですが , ボーレート決定の分周比は , 非同期とクロック同期とで異なります。
専用ボーレートジェネレータによるボーレート選択回路を図 15.5-2 に示します。
図 15.5-2 専用ボーレートジェネレータによるボーレート選択回路
SMR1:CS2~CS0
(クロック入力ソース選択ビット)
クロックセレクタ
φ
φ/1,φ/2,φ/3,φ/4,
φ/5,φ/6,φ/7,φ/8
通信プリスケーラ
(CDCR1:MD0,DIV2~DIV0)
分周回路
【クロック同期】
1/1,1/2,1/4,1/8,
1/16,
1/32
分周のいずれかを選択
【非同期】
内部固定分周比を選択
ボーレート
SMR1:MD1, MD0
(動作モード選択ビット)
φ :マシンクロック
● ボーレート計算式
非同期ボーレート = φ × div × ( 非同期転送クロック分周比 )
クロック同期ボーレート = φ × div × ( クロック同期転送クロック分周比 )
φ :マシンクロック
div:通信プリスケーラ分周比
512
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第 15 章 UART1
15.5 UART1 のボーレート
MB90495G Series
● 通信プリスケーラによる分周比 ( 非同期 , クロック同期に共通 )
マシンクロックの分周比は , 通信プリスケーラレジスタの分周比選択ビット (CDCR1
レジスタのビット 10 ∼ 8:DIV2 ∼ DIV0) で設定します。
表 15.5-1 通信プリスケーラによる分周比
MD
DIV
DIV1
DIV0
div
0
-
-
-
停止
1
0
0
0
1 分周
1
0
0
1
2 分周
1
0
1
0
3 分周
1
0
1
1
4 分周
1
1
0
0
5 分周
1
1
0
1
6 分周
1
1
1
0
7 分周
1
1
1
1
8 分周
div:通信プリスケーラ分周比
● ボーレート ( 非同期 )
非同期モードのボーレートは , 通信プリスケーラの出力クロックを使用して生成され
ます。分周比は , クロック入力ソース選択ビット (SMR1 レジスタのビット 5 ∼ 3:CS2
∼ CS0) で設定してください。
表 15.5-2 ボーレート ( 非同期 )
CS2
CS1
CS0
非同期 ( スタート / ストップ同期 )
算出式
0
0
0
76,923bps
(φ / div) / (8 × 13 × 2)
0
0
1
38,461bps
(φ / div) / (8 × 13 × 4)
0
1
0
19,230bps
(φ / div) / (8 × 13 × 8)
0
1
1
9,615bps
(φ / div) / (8 × 13 × 16)
1
0
0
500Kbps
(φ / div) / (8 × 2 × 2)
1
0
1
250Kbps
(φ / div) / (8 × 2 × 4)
φ = 16MHz, div = 1 で算出しています。
φ: マシンクロック周波数
div: 通信プリスケーラ分周比
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第 15 章 UART1
15.5 UART1 のボーレート
MB90495G Series
● ボーレート ( 同期 )
ボーレート ( 同期 ) 同期モードのボーレートは , 通信プリスケーラの出力クロックを 1,
2, 4, 8, 16, 32 分周して生成されます。分周比は , クロック入力ソース選択ビット (SMR1
レジスタのビット 5 ∼ 3:CS2 ∼ CS0) で設定してください。
表 15.5-3 ボーレート ( クロック同期 )
CS2
CS1
CS0
CLK 同期
算出式
0
0
0
2Mbps
(φ / div) / 1
0
0
1
1Mbps
(φ / div) / 2
0
1
0
500Kbps
(φ / div) / 4
0
1
1
250Kbps
(φ / div) / 8
1
0
0
125Kbps
(φ / div) /16
1
0
1
62.5Kbps
(φ / div) /32
φ = 16MHz, div = 8 で算出しています。
φ: マシンクロック周波数
div: 通信プリスケーラ分周比
514
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第 15 章 UART1
15.5 UART1 のボーレート
MB90495G Series
15.5.2
内部タイマ (16 ビットリロードタイマ ) によるボー
レート
UART1 のクロック入力ソースとして , 16 ビットリロードタイマ 1 から供給される
内部クロックを選択する場合の設定とボーレートの計算式を示します。
■ 内部タイマ (16 ビットリロードタイマ出力 ) によるボーレート
クロック入力ソース選択ビット (SMR1 レジスタのビット 5 ∼ 3:CS2 ∼ CS0) に "110B"
を設定することによって , 内部タイマ (16 ビットリロードタイマ出力 ) によるボーレー
トを設定できます。ボーレートは , 16 ビットリロードタイマのカウントクロック分周
比とリロード値を選択することによって自由に設定できます。
内部タイマによるボーレートの選択回路を図 15.5-3 に示します。
• クロック入力ソースとして内部タイマ (16ビットリロードタイマ) を選択した (SMR
1 レジスタのビット 5 ∼ 3:CS2 ∼ CS0) 場合 , 16 ビットリロードタイマ出力端子
(TOT) は内部接続されているので , 外部クロック入力端子 (SCK) に外部接続する必
要はありません。
• 16 ビットリロードタイマ出力端子 (TOT) は , 他で使用していなければ汎用入出力
ポートとして使用できます。
図 15.5-3 内部タイマ (16 ビットリロードタイマ出力 ) によるボーレート選択回路
SMR1:CS2~CS0="110B"
(クロック入力ソース選択ビット)
クロックセレクタ
16ビットリロードタイマ出力
(カウントクロック分周比と
リロード値によって周波数指定)
1/1【クロック同期】
1/16 【非同期】
ボーレート
SMR1:MD1,MD0
(動作モード選択ビット)
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515
第 15 章 UART1
15.5 UART1 のボーレート
MB90495G Series
● ボーレート計算式
非同期ボーレート=
クロック同期ボーレート=
φ/N
bps
16×2×(n+1)
φ/N
bps
2×(n+1)
φ:マシンクロック周波数
N :16 ビットリロードタイマのプリスケーラによる分周比 (21, 23, 25)
n :16 ビットリロードタイマのリロード値 (0 ∼ 65, 535)
● ボーレートとリロードレジスタ設定値の設定例 ( マシンクロック周波数:7.3728MHz の場
合)
表 15.5-4 ボーレートとリロード値
リロード値
非同期 ( 調歩同期 )
ボーレート
(bps)
クロック同期
N=21 ( マシンク
ロックの 2 分周 )
N=23 ( マシンク
ロック 8 分周 )
N=21 ( マシンク
ロックの 2 分周 )
N=23 ( マシンク
ロックの 8 分周 )
38,400
2
−
47
11
19,200
5
−
95
23
9,600
11
2
191
47
4,800
23
5
383
95
2,400
47
11
767
191
1,200
95
23
1,535
383
600
191
47
3,071
767
300
383
95
6,143
1,535
N : 16 ビットリロードタイマのプリスケーラによる分周比
− : 設定不可
516
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第 15 章 UART1
15.5 UART1 のボーレート
MB90495G Series
15.5.3
外部クロックによるボーレート
UART1 の送受信クロックとして外部クロックを選択した場合の設定ついて説明しま
す。
■ 外部クロックによるボーレート
外部クロック入力によるボーレートを選択する場合は , 以下の設定が必要です。
• シリアルモードレジスタのクロック入力ソース選択ビット (SMR1 レジスタのビッ
ト 5 ∼ 3:CS2 ∼ CS0) に "111B" を設定します。
• SCK1 端子をポート方向レジスタ (DDR) で入力ポートに設定します。
• シリアルクロック入出力許可ビットを (SMR1 レジスタのビット 1:SCKE) に "0" を
設定します。
• SCK1 端子から入力された外部クロックをもとに , ボーレートを設定します。内部の
分周比は固定されているので , ボーレートを変更する場合は外部の入力クロックで
変更する必要があります。
図 15.5-4 外部クロックによるボーレート選択回路
SMR1:CS2~CS0="111B"
(クロック入力ソース選択ビット)
クロックセレクタ
SCK1
1/1【クロック同期】
1/16【非同期】
端子
ボーレート
SMR1:MD1,MD0
(動作モード選択ビット)
● ボーレート計算式
非同期ボーレート = f/16 bps
クロック同期ボーレート = f bps
f:外部クロック周波数 (f は最大で 2MHz)
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517
第 15 章 UART1
15.6 UART1 の動作説明
MB90495G Series
UART1 の動作説明
15.6
UART1 の機能には , 双方向シリアル通信機能 ( 動作モード 0, 2:非同期ノーマル
モード , クロック同期モード ) と , マスタ / スレーブ型接続の通信機能 ( 動作モード
1:非同期マルチプロセッサモード ) があります。
■ UART1 の動作
● 動作モード
UART1 の動作モードは 3 種類があり , CPU 間の接続方式やデータ通信方式を設定する
ことができます。
UART1 の動作モードを , 図 15.6-1 に示します。
表 15.6-1 UART1 の動作モード
データ長
動作モード
同期方式
パリティなし
0
ノーマルモー
ド
パリティあり
7 ビットまたは
8 ビット
非同期
ストップビット
長
1 ビットまたは 2
ビット* 2
1
マルチプロ
セッサモード
8+1 * 1
−
非同期
2
クロック同期
モード
8
−
クロック同
期
なし
− : 設定不可
*1:"+1" は通信制御に使用するアドレス / データ選択ビット (SCR1 レジスタのビット 11:
A/D) です
*2:受信時のストップビットは 1 ビットのみを検出します。
<注意>
518
UART1 の動作モード 1 ( 非同期マルチプロセッサモード ) は , マスタ / スレーブ型接
続時のマスタ時のみ使用できます。
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第 15 章 UART1
15.6 UART1 の動作説明
MB90495G Series
● CPU 間接続方式
CPU 間接続方式としては , 1 対 1 接続とマスタ / スレーブ型接続のどちらかを選択でき
ます。いずれの方式でも , データ長 , パリティ有無 , 同期方式は , すべての CPU 間で統
一しておく必要があります。動作モードは以下のように選択します。
• 1 対 1 接続では , 2 つの CPU 間で動作モード 0, 2 ( ノーマルモード , クロック同期
モード ) のいずれか同じ方式を採用する必要があります。非同期方式では動作モー
ド 1:非 同 期 マ ル チ プ ロ セ ッ サ モ ー ド (SMR1 レ ジ ス タ の ビ ッ ト 7, 6: MD1,
MD0="00B") を , クロック同期方式では動作モード 2:クロック同期モード (SMR1 レ
ジスタのビット 7, 6:MD1, MD0 = "10B") を設定してください。
• マスタ / スレーブ型接続では , 動作モード 1:非同期マルチプロセッサモード (SMR
1 レジスタのビット 7, 6:MD1, MD0 = "01B") を設定します。動作モード 1 ( 非同期
マルチプロセッサモード ) を設定した場合は , マスタとして使用してください。
なお , この接続時は , パリティなしとデータ長 (8 ビット ) を設定してください。
● 同期方式
非同期方式 ( 調歩同期 ) またはクロック同期方式を選択します。
● 信号方式
UART1 は , NRZ (Non Return to Zero) 形式のデータだけを扱えます。
● 送受信動作の開始
• シリアル制御レジスタの送信動作許可ビット (SCR1 レジスタのビット 8:TXE) に
"1" を設定すると , 送信動作を開始します。
• シリアル制御レジスタの受信動作許可ビット (SCR1 レジスタのビット 9:RXE) に
"1" を設定すると , 受信動作を開始します。
● 送受信動作の停止
• シリアル制御レジスタの送信動作許可ビット (SCR1 レジスタのビット 8:TXE) に
"0" を設定すると , 送信動作を停止します。
• シリアル制御レジスタの受信動作許可ビット (SCR1 レジスタのビット 9:RXE) に
"0" を設定すると , 受信動作を停止します。
● 送受信中の停止
• 受信中 ( 受信用シフトレジスタへのデータ入力中 ) に受信動作を禁止 (SCR1 レジス
タのビット 9:RXE = 0) した場合は , 受信中のフレームの受信を完了して , シリアル
入力データレジスタ1 (SIDR1) へ受信データを格納してから受信動作を停止します。
• 送信中 ( 送信用シフトレジスタからのデータが出力中 ) に送信動作を禁止 (SCR1 レ
ジスタのビット 8:TXE = 0) した場合は , シリアル出力データレジスタ 1 (SODR1)
から送信用シフトレジスタへ 1 フレームの送信が完了してから送信動作を停止しま
す。
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519
第 15 章 UART1
15.6 UART1 の動作説明
MB90495G Series
非同期モード ( 動作モード 0, 1) 時の動作
15.6.1
UART1 を動作モード 0 ( 非同期ノーマルモード ) または動作モード 1 ( 非同期マルチ
プロセッサモード ) で使用する場合は , 通信方式は非同期となります。
■ 非同期モードでの動作
● 送受信データフォーマット
送受信は , 必ずスタートビット ("L" レベル ) から始まり , 指定されたデータビット長の
送受信は LSB ファーストで行われ , ストップビット ("H" レベル ) で終了します。
• 動作モード 0 ( 非同期ノーマルモード ) 時は , データ長として 7 ビットまたは 8 ビッ
トを選択します。パリティビットは , あり / なしを選択できます。
• 動作モード 1 ( 非同期マルチプロセッサモード ) 時は , データ長は 8 ビットに固定さ
れます。パリティビットは付加されません。9 ビット目に , アドレス / データビット
(SCR1 レジスタのビット 11:A/D) が付加されます。
非同期モードの送受信データフォーマットを図 15.6-1 に示します。
図 15.6-1 送受信データフォーマット ( 動作モード 0, 1)
[動作モード0]
ST
D0
D1
D2
D3
D4
D5
D7
D8
SP SP
ST
D0
D1
D2
D3
D4
D5
D7
D8
SP
Pなし
データ8bit
ST
D0
D1
D2
D3
D4
D5
D7
D8
P
SP SP
ST
D0
D1
D2
D3
D4
D5
D7
D8
P
SP
ST
D0
D1
D2
D3
D4
D5
D7
SP SP
ST
D0
D1
D2
D3
D4
D5
D7
SP
ST
D0
D1
D2
D3
D4
D5
D7
P
SP SP
ST
D0
D1
D2
D3
D4
D5
D7
P
SP
Pあり
Pなし
データ7bit
Pあり
[動作モード1]
ST
D0
D1
D2
D3
D4
D5
D7
D8
A/D
SP SP
ST
D0
D1
D2
D3
D4
D5
D7
D8
A/D
SP
データ8bit
ST :スタートビット
SP :ストップビット
P :パリティビット
A/D:アドレス/データビット
520
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第 15 章 UART1
15.6 UART1 の動作説明
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● 送信動作
• 送信データは , 送信データ書込フラグビット (SSR1 レジスタのビット 11:TDRE) に
"1" がセットされている状態で , シリアル出力データレジスタ 1 (SODR1) へ書込みま
す。
• 送信データを書込み , シリアル制御レジスタの送信動作許可ビット (SCR1 レジスタ
のビット 8:TXE) に "1" を設定すると , 送信を開始します。
• 送信データをシリアル出力データレジスタ 1 (SODR1) へ書き込むと , 送信データ書
込フラグビット (SSR1 レジスタのビット 11:TDRE) は , いったん "0" にクリアされ
ます。
• 送信データをシリアル出力データレジスタ 1 (SODR1) から送信用シフトレジスタへ
書き込むと , 送信データ書込フラグビット (SSR1 レジスタのビット 11:TDRE) には
再度 "1" がセットされます。
• 送信割込み許可ビット (SSR1レジスタのビット8:TIE) に"1"を設定していた場合は,
送信データ書込フラグビット (SSR1 レジスタのビット 11:TDRE) に "1" がセットさ
れると , 送信割込み要求を発生します。割込み処理において , 次の送信データをシ
リアル出力データレジスタ 1 (SODR1) へ書き込むことができます。
● 受信動作
• 受信動作は , 受信動作の許可が設定されている場合は (SCR1 レジスタのビット 9:
RXE=1) , 常に行われています。
• UART1 は受信データのスタートビットを検出すると ,
シリアル制御レジスタ 1
(SCR1) に設定しているデータフォーマットに従って , 1 フレームのデータを受信し
シリアル入力データレジスタ 1 (SIDR1) にへ格納します。
• 1 フレームのデータの受信が完了すると , 受信データロードフラグビット (SSR1 レ
ジスタのビット 12:RDRF) に "1" がセットされます。
• 受信データを読出す場合は , 1 フレームデータの受信完了後に , シリアルステータス
レジスタ 1 (SSR1) のエラーフラグの状態を確認し , 正常に受信していれば , シリア
ル入力データレジスタ 1 (SIDR1) から受信データを読出してください。受信エラー
が発生している場合は , エラー処理を実行してください。
• 受信データを読出すと, 受信データロードフラグビット (SSR1レジスタのビット12:
RDRF) は "0" にクリアされます。
● スタートビットの検出方法
スタートビットを検出するには , 以下のように設定してください。
• 通信期間直前は通信線を必ず "H"( マークレベルを付加 ) にしてください。
• 通信線が "H"( マークレベル ) の期間に , 受信許可 (RXE=H) にしてください。
• 非通信期間中 ( マークレベルを除く ) は , 受信許可 (RXE=H) にしないでください。
正しいデータが受信できません。
• ストップビット検出後 (RDRF フラグが "1" にセットされた後 ) , 通信線が "H"( マー
クレベル ) の間に受信禁止 (RXE=L) にしてください。
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521
第 15 章 UART1
15.6 UART1 の動作説明
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図 15.6-2 正常動作例
通信期間
非通信期間
マークレベル
SIN
スタートビット
ST
非通信期間
ストップビット
データ
D0
D1
D2
D3
D4
D5
D6
D7
SP
D7
SP
(01010101b送信)
RXE
受信クロック
サンプリングクロック
●受信クロック(8パルス)
マイコン側の認識
(01010101b受信)
ST
●受信クロックを16分周してサンプリングクロックを生成
D0
D1
D2
D3
D4
D5
D6
以下例のようなタイミングで受信許可に設定しますとマイコン側で入力データ (SIN)
が正しく認識されませんので注意してください。
• 通信線が "L" の期間に , 受信許可 (RXE=H) に設定した場合の動作例。
図 15.6-3 異常動作例
通信期間
非通信期間
マークレベル スタートビット
SIN
(01010101b送信)
RXE
非通信期間
ストップビット
データ
ST
D0
D1
D2
D3
D4
D5
D6
D7
D0
D1
D2
D3
D4
D5
D6
D7
SP
SP
受信クロック
サンプリングクロック
マイコン側の認識
(10101010b受信)
ST認識
PE,ORE,FRE
●受信エラー発生
● ストップビット
1 ビットまたは 2 ビット長を選択できます。受信側では , 常に最初の 1 ビットだけを検
出します。
● エラー検出
• 動作モード 0 ( 非同期ノーマルモード ) 時は , パリティエラー , オーバランエラー ,
フレームエラーを検出できます。
• 動作モード 1 ( 非同期マルチプロセッサモード ) 時は , オーバランエラーとフレーム
エラーを検出できます。パリティエラーは検出できません。
522
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第 15 章 UART1
15.6 UART1 の動作説明
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● パリティビット
パリティビットの付加は , 動作モード 0 ( 非同期ノーマルモード ) の場合のみ設定でき
ます。パリティ付加許可ビット (SCR1 レジスタのビット 15:PEN) でパリティの有無
を , パリティ選択ビット (SCR1 レジスタのビット 14:P) で偶数パリティ/ 奇数パリティ
を設定できます。
動作モード 1 ( 非同期マルチプロセッサモード ) 時は , パリティビットは付加できませ
ん。
パリティビット有効時の送受信データを図 15.3-4 に示します。
図 15.6-4 パリティビット有効時の送受信データ
受信の場合
SIN1
ST
SP
1
送信の場合
SOT1
1
1
0
0
1
0
1
ST
1
送信の場合
SOT1
0
0
1
1
0
0
1
0
0
1
1
0
0
1
0
SP
偶数パリティでの送信
(SCR1:PEN=1,P=0)
SP
奇数パリティでの送信
(SCR1:PEN=1,P=1)
0
ST
1
偶数パリティでの受信で
パリティエラーが発生
(SCR1:PEN=1,P=0)
1
データ
パリティ
ST:スタートビット
SP:ストップビット
<注記>動作モード1では,パリティビットは設定できません。
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523
第 15 章 UART1
15.6 UART1 の動作説明
15.6.2
MB90495G Series
クロック同期モード ( 動作モード 2) 時の動作
UART1 を動作モード 2 で使用する場合は , クロック同期方式で通信を行います。
■ クロック同期モードでの動作
● 送受信データフォーマット
クロック同期モード時は , 8 ビットのデータを LSB ファーストで送受信します。送受
信データには , スタートビット , ストップビットは付加されません。
クロック同期モードの送受信データフォーマットを図 15.6-5 に示します。
図 15.6-5 送受信データフォーマット ( 動作モード 2)
シリアルクロックを出力して送信する場合
マークレベル
SCK1出力
SOT1
(LSB)
1
0
1
1
0
0
1
0
(MSB)
送信データ
送信データ書込み
TXE
シリアルクロックを入力して受信する場合
マークレベル
SCK1入力
SIN1
(LSB)
1
0
1
1
0
0
1
0
(MSB)
受信データ
RXE
受信データ読出し
524
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第 15 章 UART1
15.6 UART1 の動作説明
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● クロック供給
クロック同期方式では , 送受信を行うフレームのビット数に等しい数のクロックの供
給が必要になります。
• 内部クロック ( 専用ボーレートジェネレータまたは内部タイマ ) を選択している場
合 (SMR1 レジスタのビット 5 ∼ 3:CS2 ∼ CS0 = "000B" ∼ "101B" または "110B") は ,
データを送信するとデータ受信用同期クロックが自動的に生成されます。
• 外部クロックを選択している場合 (SMR1 レジスタのビット 5 ∼ 3:CS2 ∼ CS0 =
"111B") は , UART1 のシリアル出力データレジスタ 1 (SODR1) に送信データがある
こと (SSR1 レジスタのビット 11:TDRE = 0) を確認してから , 正確に 1 バイト分の
クロックを外部から供給する必要があります。また , 送信前と送信後は , 必ずマー
クレベル ("H" レベル ) に戻る必要があります。
● エラー検出
オーバランエラーのみ検出できます。パリティエラー, フレーミングエラーは検出でき
ません。
● レジスタの設定
クロック同期モード ( 動作モード 2) を使用し , 送信側から受信側へシリアルデータを
送る場合の制御レジスタは表 15.6-2 のように設定します。
表 15.6-2 制御レジスタの設定
設定内容
レジスタ名
ビット名
シリアルモード
レジスタ 1
(SMR1)
MD1,MD0
CS2, CS1,
CS0
送信側
( シリアルクロックを出力 )
受信側
( シリアルクロックを入力 )
クロック同期モードを設定 (MD1, MD0="10B")
クロック入力ソースを設定
• 専用ボーレートジェネレータ (CS2
∼ CS0="000B" ∼ "101B")
クロック入力ソースを設定
• 外部クロック
(CS2 ∼ CS0="111B")
• 内部タイマ (CS2 ∼ CS0="110B")
シリアル制御レ
ジスタ 1 (SCR1)
SCKE
シリアルクロック出力を設定
(SCKE = 1)
シリアルクロック入力を設定
(SCKE = 0)
SOE
シリアルデータ出力端子に設定 (SOE
= 1)
汎用入出力ポートに設定 (SOE =0)
PEN
CL
REC
シリアルステー
タスレジスタ 1
(SSR1)
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パリティビットを付加しない (PEN = 0)
データ長 8 ビット (CL = 1)
エラーフラグの初期化 (REC = 0)
TXE
送信動作を許可 (TXE = 1)
送信動作を禁止 (TXE = 0)
RXE
受信動作を禁止 (RXE = 0)
受信動作を許可 (RXE = 1)
TIE
送信割込みを許可 (TIE = 1)
送信割込みを禁止 (TIE = 0)
RIE
受信割込みを禁止 (RIE = 0)
受信割込みを許可 (RIE = 1)
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525
第 15 章 UART1
15.6 UART1 の動作説明
MB90495G Series
● 通信開始
シリアル出力データレジスタ 1 (SODR1) に送信データを書き込むと , 通信が開始しま
す。受信のみ行う場合でも通信を開始するには , 必ず仮の送信データをシリアル出力
データレジスタ 1 (SODR1) へ書き込む必要があります。
● 通信終了
1 つのフレームのデータ送受信が終了すると , 受信データロードフラグビット (SSR1 レ
ジスタのビット 12:RDRF) に "1" がセットされます。データを受信した場合は , オー
バランエラーフラグビット (SSR1 レジスタのビット 14:ORE) をチェックし , 通信が正
常に行われたかどうかを判断してください。
526
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第 15 章 UART1
15.6 UART1 の動作説明
MB90495G Series
双方向通信機能 ( 動作モード 0, 2)
15.6.3
動作モード 0, 2 ( 非同期ノーマルモード , クロック同期モード ) 時は , 1 対 1 接続の
シリアル双方向通信ができます。同期方式は , 動作モード 0 ( 非同期ノーマルモー
ド ) の場合は非同期 , 動作モード 2 ( クロック同期モード ) の場合はクロック同期と
なります。
■ 双方向通信機能
UART1 を動作モード 0, 2 ( 非同期ノーマルモード , クロック同期モード ) で使用するた
めには , 図 15.6-6 の設定が必要です。
図 15.6-6 UART1 の動作モード 0, 2 ( 非同期ノーマルモード , クロック同期モード ) の設定
bit15 14
13
12
11
10
9 bit8 bit7 6
5
4
3
2
1 bit0
PEN P SBL CL AD REC RXE TXE MD1 MD0 CS2 CS1 CS0 予約 SCKE SOE
SCR1,SMR1
動作モード0
動作モード2
◎ ◎
0 ×
SSR1,
SIDR1/SODR1
動作モード0
動作モード2
◎
×
◎
1
×
×
0
0
◎
◎
◎
◎
PE ORE FRE RDRFTDRE - RIE TIE
◎ ◎
× ◎
◎
×
◎
◎
◎
◎
◎
◎
0
1
0
0
◎
◎
◎
◎
◎
◎
0
0
◎
◎
◎
◎
送信データを設定(ライトした場合)
/受信データを保持(リードした場合)
◎
◎
DDRポート方向レジスタ
-
◎
×
1
0
:未定義ビット
:使用ビット
:未使用ビット
:"1"を設定
:"0"を設定
SIN1入力端子やSCK1入力端子
として使用する端子に対応する
ビットに"0"を設定
● CPU 間の接続
2 つの CPU を接続します。
図 15.6-7 UART1 の双方向通信の接続例
SOT
SOT
SIN
SCK
SIN
出力
入力
SCK
CPU-1
CM44-10114-7
CPU-2
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527
第 15 章 UART1
15.6 UART1 の動作説明
MB90495G Series
● 通信手順
通信は , 送信データが準備できたときに任意のタイミングで送信側から開始します。送
信側はシリアル出力データレジスタ (SODR1) に送信データを設定し , シリアル制御レ
ジスタの送信動作許可ビット (SCR1 レジスタのビット 8:TXE) に "1" を設定して , 送
信を開始してください。
正常に受信したことを送信側に示すために , 受信データを送信側に転送する例を , 図
15.6-6 に示します。
図 15.6-8 双方向通信フローの例
(送信側)
(受信側)
スタート
スタート
動作モード設定
(0, 2いずれか)
動作モード設定
(送信側と合わす)
SODRに1バイトデータを
セットして通信
データ送信
受信データあり
NO
YES
受信データあり
受信データ読出し
と処理
NO
YES
受信データ読出し
と処理
528
データ送信
1バイトデータ送信
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CM44-10114-7
第 15 章 UART1
15.6 UART1 の動作説明
MB90495G Series
マスタ / スレーブ型通信機能 ( マルチプロセッサモー
ド時 )
15.6.4
動作モード 1 ( 非同期マルチプロセッサモード ) 時は , 複数 CPU のマスタ / スレーブ
型接続による通信が可能です。ただし , マスタ側でのみ使用できます。
■ マスタ / スレーブ型通信機能
UART1 を動作モード 1 ( 非同期マルチプロセッサモード ) で使用するためには , 図 15.69 の設定が必要です。
図 15.6-9 UART1 の動作モード 1 ( 非同期マルチプロセッサモード ) の設定
bit15 14
13
12
11
10
9 bit8 bit7 6
5
4
3
2
1 bit0
PEN P SBL CL AD REC RXE TXE MD1 MD0 CS2 CS1 CS0 予約 SCKE SOE
SCR1,SMR1
0
SSR1,
SIDR1/SODR1
×
◎
1
◎
0
◎
◎
PE ORE FRE RDRFTDRE - RIE TIE
× ◎
◎
◎
◎
◎
0
1
◎
◎
◎
0
0
◎
送信データを設定(ライトした場合)
/受信データを保持(リードした場合)
◎
DDRポート方向レジスタ
-
◎
×
1
0
:未定義ビット
:使用ビット
:未使用ビット
:"1"を設定
:"0"を設定
SIN1入力端子やSCK1入力端子
として使用する端子に対応する
ビットに"0"を設定
● CPU 間の接続
2 本の共通通信ラインに 1 つのマスタ CPU と , 複数のスレーブ CPU を接続して , 通信
システムを構成します。UART1 は , マスタ CPU としてのみ使用できます。
図 15.6-10 UART1 のマスタ / スレーブ型通信の接続例
SOT1
SIN1
マスタCPU
SOT
SIN
スレーブCPU #0
CM44-10114-7
SOT
SIN
スレーブCPU #1
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529
第 15 章 UART1
15.6 UART1 の動作説明
MB90495G Series
● 機能選択
マスタ / スレーブ型通信では , 動作モードとデータ転送方式を選択してください。
動作モード 1 ( 非同期マルチプロセッサモード ) 時は , パリティチェック機能は使用で
きないので , パリティ付加許可ビット (SCR1 レジスタのビット 15:PEN) には "0" を設
定してください。
表 15.6-3 マスタ / スレーブ型通信機能の選択
動作モード
マスタ
CPU
スレーブ
CPU
データ送
受信
530
パリティ
同期方式
ストップ
ビット
なし
非同期
1 ビット
または 2
ビット
A/D="1"
+
8 ビットアドレス
アドレス
送受信
動作
モード 1
データ
−
A/D="0"
+
8 ビットデータ
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第 15 章 UART1
15.6 UART1 の動作説明
MB90495G Series
● 通信手順
通信は , マスタ CPU 側がアドレスデータを送信することによって開始します。
アドレスデータとは , A/D ビットが "1" のデータであり , アドレス / データ選択ビット
(SCR 1 レジスタのビット 11:A/D) の付加によって , 通信先となるスレーブ CPU が選
択されます。各スレーブ CPU はプログラムによりアドレスデータを判断し , 割り当て
られたアドレスと一致する場合に , マスタ CPU との通信が開始します。
マスタ / スレーブ型通信のフローチャートを図 15.6-11 に示します。
図 15.6-11 マスタ / スレーブ型通信フローチャート
(マスタCPU)
スタート
動作モード1
(非同期
マルチプロセッサ
モード)
を選択
D0~D7にスレーブ
CPUを選択する1バイト
データ(アドレスデータ)
をセットして送信
(A/D=1)
A/Dに"0"をセット
受信動作許可
スレーブCPUと通信
通信終了?
NO
YES
他の
スレーブCPU
と通信
NO
YES
受信動作禁止
エンド
CM44-10114-7
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531
第 15 章 UART1
15.7 UART1 使用上の注意
15.7
MB90495G Series
UART1 使用上の注意
UART1 を使用する場合は , 以下の点に注意してください。
■ UART1 使用上の注意
● 送受信の動作許可
UART1 には , 送信と受信のそれぞれに対して送信動作許可ビット (SCR1 レジスタの
ビット 8:TXE) と受信動作許可ビット (SCR1 レジスタのビット 9:RXE) があります。
• リセット後の初期状態では , 送受信とも動作禁止に設定 (SCR1 レジスタのビット 8:
TXE = 0, ビット 9:RXE = 0) されているので , 送受信を行う前に動作を許可する必
要があります。
• 送受信動作を禁止 (SCR1 レジスタのビット 8:TXE = 0, ビット 9:RXE = 0) して ,
送受信を中止することができます。
● 動作モードの設定
動作モードは , 送受信動作を禁止 (SCR1 レジスタのビット 8:TXE = 0, ビット 9:RXE
= 0) してから設定してください。送受信中に動作モードを切換えた場合 , 送受信された
データは保障されません。
● クロック同期モード
UART1 の動作モード 2 ( クロック同期モード ) は , クロック同期方式として設定されま
す。送受信データにスタートビットやストップビットは付加されません。
● 送信割込み許可のタイミング
送信データ書込許可フラグビット (SSR1 レジスタのビット 11:TDRE) は初期値が "1"
( 送信データなし , 送信データ書込許可 ) にセットされているので , 送信割込みを許可
(SSR1 レジスタのビット 8:TIE = 1) したと同時に , 送信割込み要求が発生します。必
ず , 送信データを準備してから , 送信割込みを許可 (SSR1 レジスタのビット 8:TIE =
1) してください。
532
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第 15 章 UART1
15.8 UART1 のプログラム例
MB90495G Series
15.8
UART1 のプログラム例
UART1 のプログラム例を示します。
■ UART1 のプログラム例
● 処理
シリアル送受信を行うために UART1 の双方向通信機能 ( ノーマルモード ) を使用しま
す。
• 通信には P40/SIN1 ピンと P42/SOT1 ピンを使用します。
• 専用ボーレートジェネレータを使用し , 約 9600 bps にボーレートを設定します。
• 文字 13H を SOT1 ピンから送信し , 割込みの発生により受信します。
• マシンクロック φ は 16 MHz と仮定します。
● コーディング例
ICR13
EQU
0000BDH
;UART1 送受信割込み制御レジスタ
DDR1
EQU
000011H
;ポート 1 データ方向レジスタ
CDCR1
EQU
00001BH
;通信プリスケーラレジスタ 1
SMR1
EQU
000024H
;モード制御レジスタ 1
SCR1
EQU
000025H
;制御レジスタ 1
SIDR1
EQU
000026H
;入力データレジスタ 1
SODR1
EQU
000026H
;出力データレジスタ 1
SSR1
EQU
000027H
;状態レジスタ 1
REC
EQU
SCR1:2
;受信エラーフラグクリアビット
;------- メインプログラム --------------------------------------------CODE
CSEG
ABS = 0FFH
START:
;
:
;スタックポインタ (SP) はすでに
;初期化されているものと仮定します
AND
CCR,#0BFH
;割込みをディセーブルにします
MOV
I:ICR13,#00H
;割込みレベル 0 ( 優先順位が最も高い )
MOV
I:DDR1,#00000000B ;SIN1 ピンを入力ピンとして設定します
MOV
I:CDCR1,#080H
;通信プリスケーラをイネーブルにします
MOV
I:SMR1,#00010001B ;動作モード 0 ( 非同期 )
;専用ボーレートジェネレータ
(9615 bps) を使用します
;クロックパルス出力をディセーブルに
し , データ出力をイネーブルにします
MOV
I:SCR1,#00010011B ;N パリティ無し。2 ストップビット
;8 データビットと受信エラーフラグを
クリアします
;送受信動作をイネーブルにします
MOV
I:SSR1,#00000010B ;送信割込みをディセーブルにし ,
受信割込みをイネーブルにします
MOV
I:SODR1,#13H
;送信データを書き込みます
MOV
ILM,#07H
;PS の ILM をレベル 7 に設定します
OR
CCR,#40H
;割込みをイネーブルにします
LOOP:
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MOV
A,#00H
;無限ループ
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533
第 15 章 UART1
15.8 UART1 のプログラム例
MB90495G Series
MOV
A,#01H
BRA
LOOP
;------ 割込みプログラム ---------------------------------------------WARI:
MOV
A,SIDR1
;受信データを読み込みます
CLRB
I:REC
;受信割込み要求フラグをクリアします
;
:
;
ユーザ処理
;
:
RETI
;割込みから復帰します
CODE
ENDS
;------- ベクトル設定 ------------------------------------------------VECT
CSEG
ABS=0FFH
ORG
0FF68H
;割込み #37 (25H) のベクトルを設定し
ます
DSL
WARI
ORG
0FFDCH
;リセットベクトルを設定します
DSL
START
DB
00H
;シングルチップモードを設定します
VECT
ENDS
534
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第 16 章
CAN コントローラ
この章では , CAN コントローラの機能と動作につ
いて説明します。
16.1 CAN コントローラの概要
16.2 CAN コントローラのブロックダイヤグラム
16.3 CAN コントローラの構成
16.4 CAN コントローラの割込み
16.5 CAN コントローラの動作説明
16.6 CAN コントローラの使用上の注意
16.7 CAN コントローラのプログラム例
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535
第 16 章 CAN コントローラ
16.1 CAN コントローラの概要
16.1
MB90495G Series
CAN コントローラの概要
CAN (Controller Area Network) は , CANVer2.0A および Ver2.0B に準拠したシリ
アル通信プロトコルです。標準フレームフォーマットおよび拡張フレームフォー
マットでの送受信が可能です。
■ CAN コントローラの特長
• CAN コントローラフォーマットは , CANVer2.0A および Ver2.0B に準拠しています。
• 標準フレームフォーマットと拡張フレームフォーマットでの送受信が可能です。
• リモートフレーム受信によるデータフレームの自動送信ができます。
• ボーレートは , 10Kbps ∼ 1Mbps です。1Mbps でご使用の場合 , マシンクロックは
8MHz 以上で動作する必要があります。
表 16.1-1 データ転送ボーレート
マシンクロック
ボーレート (MAX)
16MHz
1Mbps
12MHz
1Mbps
8MHz
1Mbps
4MHz
500Kbps
2MHz
250Kbps
• 8 個の送受信メッセージバッファを備えています。
• 標準フレームフォーマットでは ID11bit, 拡張フレームフォーマットではID29bitでの
送受信が可能です。
• メッセージデータは , 0 バイト∼ 8 バイトまで設定できます。
• マルチレベルのメッセージバッファ構成が可能です。
• CAN コントローラ内に 2 つのアクセプタンスマスクを内蔵しており , 2 つのアクセ
プタンスマスクは , 受信メッセージ ID に対してそれぞれ固有にマスク設定できま
す。
• 2 つのアクセプタンスマスクは , 標準フレームフォーマット , 拡張フレームフォー
マットでの受信が可能です。
• 全ビット比較 , 全ビットマスク , アクセプタンスマスクレジスタ 0/1 による部分的な
マスクの 4 種類が設定できます。
536
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第 16 章 CAN コントローラ
16.2 CAN コントローラのブロックダイヤグラム
MB90495G Series
CAN コントローラのブロックダイヤグラム
16.2
CAN コントローラは , CAN コントローラを制御するレジスタ , メッセージバッファ
を制御するレジスタで構成されます。
■ CAN コントローラのブロックダイヤグラム
図 16.2-1 CAN コントローラのブロックダイヤグラム
2
動作クロック(TQ)
F MC-16LXバス
CPU動作
クロック
PSC
TS1
BTR
TS2
RSJ
TOE
TS
RS
CSR HALT
NIE
NT
NS1,0
プリスケーラ
(1~64分周)
ノードステータス
遷移割込発生回路
ビットタイミング発生回路
バス状態
判定回路
ノードステータス
遷移割込信号
アイドル,割込み,
サスペンド,送信,受信,
エラー,オーバロード
エラー
制御回路
RTEC
送信/受信
シーケンサ
BVALR
TREQR
シンクセグメント
タイムセグメント1
タイムセグメント2
送信バッファ
送信バッファ
クリア
決定回路
送信
バッファ
エラーフレーム
発生回路
データ アクセプタンス
カウンタ フィルタ制御回路
オーバロード
フレーム発生回路
送信 受信 ID選択
DLC DLC
ビットエラー,スタッフエラー,
CRCエラー,フレームエラー,
ACKエラー
送信バッファ
TCANR
アービトレーション
ロスト
出力
端子 TX
ドライバ
TRTRR
TCR
送信バッファのセット,クリア
送信完了
割込信号
送信完了割込発生回路
TIER
RCR
RIER
RRTRR
ROVRR
AMR1
IDR0 to 7
DLCR0 to 7
DTR0 to 7
RAM
CRC
発生回路
送信DLC
ACK
発生回路
CRCエラー
スタッフ
受信DLC CRC発生回路/エラーチェック エラー
受信バッファのセット
受信完了
割込信号
受信バッファ,送信バッファのセット,クリア
受信完了割込発生回路
受信シフトレジスタ
デスタッフィング/
スタッフィングエラーチェック
受信バッファ ID選択
のセット
アービトレーションロスト
AMSR
AMR0
スタッフィング
送信シフトレジスタ
RFWTR
0
1
ビットエラー
アクセプタンス
フィルタ
受信バッファ
決定回路
受信バッファ
RAMアドレス
発生回路
アービトレーション
チェック
ビットエラー
チェック
ACKエラー
アクノレッジメント
エラーチェック
フォームエラー
フォーム
エラーチェック
入力
ラッチ
端子 RX
受信バッファ,送信バッファ,受信DLC,送信DLC,ID選択
IDER
LEIR
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537
第 16 章 CAN コントローラ
16.2 CAN コントローラのブロックダイヤグラム
MB90495G Series
ブロックダイヤグラム中の端子の名称は , 次のとおりです。
TX 端子 : P43/TX
RX 端子 : P44/RX
● ビットタイミングレジスタ (BTR)
CAN ビットタイミングを生成するための分周比を設定します。
● 制御ステータスレジスタ (CSR)
CAN コントローラの動作を制御します。送受信および CAN バスの状態表示 , 割込み制
御,
バス動作停止の制御および状態表示を行います。
● 送受信エラーカウンタレジスタ (RTEC)
送信エラーおよび受信エラーの発生回数を示します。メッセージの送信および受信時
にエラーが発生するとカウントアップし , 正常に送信および受信動作が行われるとカ
ウントダウンします。
● メッセージバッファ有効レジスタ (BVALR)
指定したメッセージバッファを有効または無効に設定します。また , 有効 / 無効の状態
を示します。
● IDE レジスタ (IDER)
メッセージバッファのフレームフォーマットを設定します。標準フレームフォーマッ
トまたは拡張フレームフォーマットの設定を行います。
● 送信要求レジスタ (TREQR)
メッセージバッファに対する送信要求を設定します。
● 送信キャンセルレジスタ (TCANR)
メッセージバッファに保留されている送信要求を取り消します。
● 送信 RTR レジスタ (TRTRR)
メッセージバッファに送信されるフレームフォーマットを選択します。データフレー
ムまたはリモートフレームを選択します。
● リモートフレーム受信待ちレジスタ (RFWTR)
データフレームの送信要求が設定された場合に , 送信を開始する条件を設定します。
● 送信完了レジスタ (TCR)
メッセージの送信を完了したメッセージバッファ番号に対応するビットがセットされ
ます。
538
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第 16 章 CAN コントローラ
16.2 CAN コントローラのブロックダイヤグラム
MB90495G Series
● 送信完了割込み許可レジスタ (TIER)
各メッセージバッファの送信完了時の割込み要求の発生を制御します。割込みを許可
している場合は , 送信完了時に割込み要求が発生します。
● 受信完了レジスタ (RCR)
メッセージの受信を完了したメッセージバッファ番号に対応するビットがセットされ
ます。
● 受信完了割込み許可レジスタ (RIER)
各メッセージバッファの受信完了時の割込み出力を制御します。割込み要求の出力を
許可している場合は , 受信完了時に割込み要求を出力します。
● 受信 RTR レジスタ (RRTRR)
リモートフレームがメッセージバッファに格納されると , そのメッセージバッファ番
号に対応するビットがセットされます。
● 受信オーバランレジスタ (ROVRR)
メッセージ受信時にオーバランしたメッセージバッファ番号に対応するビットがセッ
トされます。
● アクセプタンスマスク選択レジスタ (AMSR)
各メッセージバッファに対して受信メッセージのマスク方法を設定します。
● アクセプタンスマスクレジスタ (AMR0, 1)
受信するメッセージをフィルタリングする ID によるマスクを設定するレジスタです。
● ラストイベント表示レジスタ (LEIR)
最後に発生した動作状態を示します。ノードステータス遷移 , 送信完了 , 受信完了のい
ずれかが発生したことを示します。
● プリスケーラ
システムクロックを 1 ∼ 64 分周したビットタイミングクロックを発生します。
動作クロック (TQ) の設定を行います。
● ビットタイミング発生回路
ビットタイミングクロック信号を検出してシンクセグメント , タイムセグメント 1, タ
イムセグメント 2 を発生します。
● ノードステータス遷移割込み発生回路
ノードステータスが遷移した場合にノードステータス遷移割込み信号を発生します。
● バス状態判定回路
バス動作停止ビット (CSR: HALT) およびエラーフレーム発生回路の信号から CAN バ
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539
第 16 章 CAN コントローラ
16.2 CAN コントローラのブロックダイヤグラム
MB90495G Series
ス状態を判別します。
540
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第 16 章 CAN コントローラ
16.2 CAN コントローラのブロックダイヤグラム
MB90495G Series
● アクセプタンスフィルタ
受信メッセージ ID とアクセプタンスコードを比較して , 受信するメッセージを選択し
ます。
● 送信メッセージバッファ / 受信メッセージバッファ
メッセージバッファは 8 個備えています。送受信するメッセージを格納します。
● CRC 発生回路 /ACK 発生回路
データフレームまたはリモートフレーム送信時に CRC フィールド , ACK フィールドを
発生します。
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541
第 16 章 CAN コントローラ
16.3 CAN コントローラの構成
16.3
MB90495G Series
CAN コントローラの構成
CAN コントローラの端子 , 関連するレジスタ , および割込み要因を示します。
■ CAN コントローラの端子
表 16.3-1 CAN コントローラの端子
端子名
端子機能
CAN で使用する場合の端子の設定
TX
送信出力端子
汎用入出力ポート
送信出力端子に指定
(CSR レジスタの TOE ビットを "1"
に設定した場合 )
RX
受信入力端子
汎用入出力ポート
受信入力端子に指定
(DDR4 レジスタの bit4 を "0" に設
定した場合 )
■ CAN コントローラの端子のブロックダイヤグラム
<参照>
542
端子のブロックダイヤグラムは , 「第 4 章 I/O ポート」を参照してください。
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第 16 章 CAN コントローラ
16.3 CAN コントローラの構成
MB90495G Series
■ CAN コントローラのレジスタ
CAN コントローラのレジスタ一覧を図 16.3-1 , 図 16.3-2 , 図 16.3-3 に示します。
図 16.3-1 CAN コントローラのレジスタ ( 制御レジスタ )
CANコントローラ制御レジスタ
bit15
bit8
bit7
bit0
リセット値
*
BVALR(メッセージバッファ有効レジスタ)
00000000
B
*
TREQR(送信要求レジスタ)
00000000
B
予約領域*
TCANR(送信キャンセルレジスタ)
00000000
B
予約領域*
TCR(送信完了レジスタ)
00000000
B
予約領域*
RCR(受信完了レジスタ)
00000000
B
予約領域*
予約領域
予約領域
RRTRR(受信RTRレジスタ)
00000000
B
*
予約領域
ROVRR(受信オーバランレジスタ)
00000000
B
予約領域*
RIER(受信完了割込許可レジスタ)
00000000
B
bit15
bit8
bit7
bit0
CSR(制御ステータスレジスタ)
予約領域*
リセット値
00XXX000
B
LEIR(ラストイベント表示レジスタ)
0XXXX001
B
000XX000
B
RTEC(送受信エラーカウンタ)
00000000
B
00000000
B
BTR(ビットタイミングレジスタ)
X1111111
B
11111111
B
IDER(IDEレジスタ)
XXXXXXXX
B
TRTRR(送信RTRレジスタ)
00000000
B
*
RFWTR(リモートフレーム受信待ちレジスタ)
XXXXXXXX
B
*
TIER(送信完了割込許可レジスタ)
00000000
B
XXXXXXXX
B
*
予約領域
予約領域*
予約領域
予約領域
AMSR(アクセプタンスマスク選択レジスタ)
XXXXXXXX
B
予約領域*
AMR0(アクセプタンスマスクレジスタ0)
AMR1(アクセプタンスマスクレジスタ1)
XXXXXXXX
XXXXXXXX
XXXXXXXX
XXXXXXXX
B
B
B
B
XXXXXXXX
XXXXXXXX
XXXXXXXX
XXXXXXXX
B
B
B
B
*:予約領域は,システム内で使用するアドレスのため,使用禁止です。
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543
第 16 章 CAN コントローラ
16.3 CAN コントローラの構成
MB90495G Series
図 16.3-2 CAN コントローラのレジスタ (ID レジスタ , DLC レジスタ )
メッセージバッファ(IDレジスタ)
bit15
bit8
bit7
bit0
RAM(汎用RAM)(16byte)
XXXXXXXX
~
IDR0(IDレジスタ0)
XXXXXXXX
XXXXXXXX
XXXXXXXX
XXXXXXXX
IDR1(IDレジスタ1)
XXXXXXXX
XXXXXXXX
IDR2(IDレジスタ2)
IDR3(IDレジスタ3)
XXXXXXXX
XXXXXXXX
XXXXXXXX
XXXXXXXX
IDR4(IDレジスタ4)
IDR5(IDレジスタ5)
XXXXXXXX
XXXXXXXX
XXXXXXXX
XXXXXXXX
IDR6(IDレジスタ6)
XXXXXXXX
XXXXXXXX
IDR7(IDレジスタ7)
メッセージバッファ(DLCレジスタ)
bit15
bit8
bit7
リセット値
bit0
B
B
B
B
B
B
B
B
B
B
B
B
B
B
B
B
B
XXXXXXXX
XXXXXXXX
XXXXXXXX
XXXXXXXX
XXXXXXXX
XXXXXXXX
XXXXXXXX
XXXXXXXX
XXXXXXXX
XXXXXXXX
XXXXXXXX
XXXXXXXX
XXXXXXXX
XXXXXXXX
XXXXXXXX
XXXXXXXX
B
B
B
B
B
B
B
B
B
B
B
B
B
B
B
B
B
リセット値
*
DLC0(DLCレジスタ0)
XXXXXXXX B
予約領域*
DLC1(DLCレジスタ1)
XXXXXXXX B
予約領域*
DLC2(DLCレジスタ2)
XXXXXXXX B
予約領域*
DLC3(DLCレジスタ3)
XXXXXXXX B
予約領域*
DLC4(DLCレジスタ4)
XXXXXXXX B
*
予約領域
DLC5(DLCレジスタ5)
XXXXXXXX B
予約領域*
DLC6(DLCレジスタ6)
XXXXXXXX B
予約領域*
DLC7(DLCレジスタ7)
XXXXXXXX B
予約領域
~
XXXXXXXX
*:予約領域は,システム内で使用するアドレスのため,使用禁止です。
544
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第 16 章 CAN コントローラ
16.3 CAN コントローラの構成
MB90495G Series
図 16.3-3 CAN コントローラのレジスタ (DTR レジスタ )
メッセージバッファ(DTRレジスタ)
bit15
bit8
bit7
bit0
リセット値
DTR0(データレジスタ0)(8byte)
XXXXXXXX
~
DTR1(データレジスタ1)(8byte)
XXXXXXXX
~
DTR2(データレジスタ2)(8byte)
XXXXXXXX
~
DTR3(データレジスタ3)(8byte)
XXXXXXXX
~
DTR4(データレジスタ4)(8byte)
XXXXXXXX
~
DTR5(データレジスタ5)(8byte)
XXXXXXXX
~
DTR6(データレジスタ6)(8byte)
XXXXXXXX
~
DTR7(データレジスタ7)(8byte)
XXXXXXXX
~
B
B
B
B
B
B
B
B
~
XXXXXXXX
B
~
XXXXXXXX
B
~
XXXXXXXX
B
~
XXXXXXXX
B
~
XXXXXXXX
B
~
XXXXXXXX
B
~
XXXXXXXX
B
~
XXXXXXXX
B
予約領域*
(128byte)
*:予約領域は,システム内で使用するアドレスのため,使用禁止です。
■ CAN コントローラでの割込み要求の発生
CAN コントローラの割込みは , 送信完了割込み , 受信完了割込み , ノードステータス割
込みの 3 つの割込みがあり , それぞれ次の要因で割込み要求を発生します。
• メッセージバッファ (x) に対して送信完了割込みを許可した場合に (TIER: TIEx=1) ,
メッセージの送信が完了すると送信完了レジスタの TCx ビットに "1" がセットされ ,
送信完了割込み要求が発生します。
• メッセージバッファ (x) に対して受信完了割込みを許可した場合に (RIER: RIEx=1),
メッセージの受信が完了すると受信完了レジスタの RCx ビットに "1" がセットされ ,
受信完了割込み要求が発生します。
• ノードステータス遷移割込みを許可した場合に (CSR: NIE=1) , ノードステータスが
遷移すると CAN ステータスレジスタの NT に "1" がセットされ , ノードステータス
遷移割込み要求が発生します。
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545
第 16 章 CAN コントローラ
16.3 CAN コントローラの構成
MB90495G Series
制御ステータスレジスタ上位 (CSR: H)
16.3.1
制御ステータスレジスタ (CSR) は , CAN コントローラの動作を制御するレジスタで
す。制御ステータスレジスタ上位 (CSR: H) では , メッセージの送信および受信 , お
よびノードステータスの状態表示を行います。
■ 制御ステータスレジスタ上位 (CSR: H)
図 16.3-4 制御ステータスレジスタ上位 (CSR: H)
15
14
13
12
11
10
9
8
リセット値
00XXX000B
R
R
-
-
-
R/W
R
R
bit9 bit8
ノードステータスビット
NS1 NS0
0
0
エラーアクティブ
0
1
ワーニング(エラーアクティブ)
エラーパッシブ
1
0
バスオフ
1
1
bit10
NT
ノードステータス遷移フラグ
0
ノードステータス遷移なし
1
ノードステータス遷移あり
R/W
R X ー <注意>
546
:リード ・ライト 可能
:リード オンリー
:不定
:未定義
:リセット値
bit14
RS
受信ステータスビット
0
メッセージを受信していない
1
メッセージを受信中
bit15
TS
送信ステータスビット
0
メッセージを送信していない
1
メッセージを送信中
コントロールステータスレジスタ (CSR) の下位 8 ビットに対しては , ビット操作命
令 ( リードモディファイライト ) を実行することは禁止されております。ただし ,
HALT ビットが変化しないタイミング ( マクロの初期化など ) では , ビット操作命令
を使用しても問題ありません。
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第 16 章 CAN コントローラ
16.3 CAN コントローラの構成
MB90495G Series
表 16.3-2 制御ステータスレジスタ上位 (CSR: H) の機能
ビット名
bit8
bit9
NS1, NS0:
ノードステータスビッ
ト
機 能
NS1 ビットおよび NS2 ビットの組合せによって , 現在のノードステータス
を示します。
"00B" の場合 : エラーアクティブ
"01B" の場合 : ワーニング ( エラーアクティブ )
"10B" の場合 : エラーパッシブ
"11B" の場合 : バスオフ
<注記>
ワーニングは , ノードステータスとしては CAN 仕様ではエラーアク
ティブに含まれます。
bit10
NT:
ノードステータス遷移
フラグ
ノードステータスが遷移したことを示します。
ノードステータスが遷移した場合 : "1" がセットされます。
1) エラーアクティブ ("00B") →ワーニング ("01B")
2) ワーニング ("01B") →エラーパッシブ ("10B")
3) エラーパッシブ ("10B") →バスオフ ("11B")
4) バスオフ ("11B") → エラーアクティブ ("00B")
( () 内は NS1, NS2 ビットの値を示します )
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 設定できません。
リードモディファイライト系の命令でリードした場合 : 常に "1" が読み出さ
れます。
bit11
∼
bit13
未定義ビット
リードした場合 : 値は不定です。
ライトした場合 : 影響しません。
bit14
RS:
受信ステータスビット
メッセージが受信中かどうかを示します。
メッセージ受信中の場合 : "1" がセットされます。
• メッセージがバス上にある場合 , 例えばメッセージ送信中の場合でも ,
同様に "1" がセットされます。受信メッセージがアクセプタンスフィル
タを通過したかどうかには関係ありません。
エラーフレームまたはオーバロードフレームがバス上にある場合 :
"0" がセットされます。
• RS ビットが "0" の場合には , バス動作停止状態 (HALT=1) , インター
ミッション , バスアイドル状態の場合も含まれます。
TS:
送信ステータスビット
メッセージが送信中かどうかを示します。
メッセージ送信中の場合 : "1" がセットされます。
エラーフレームまたはオーバロードフレームが送信されている場合 :
"0" がセットされます。
bit15
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547
第 16 章 CAN コントローラ
16.3 CAN コントローラの構成
MB90495G Series
制御ステータスレジスタ下位 (CSR: L)
16.3.2
制御ステータスレジスタ (CSR) は , CAN コントローラの動作を制御するレジスタで
す。制御ステータスレジスタ下位 (CSR: L) では , 送信割込みおよびノードステータ
ス遷移割込みの許可および禁止 , バス動作停止の制御および状態表示を行います。
■ 制御ステータスレジスタ下位 (CSR: L)
図 16.3-5 制御ステータスレジスタ下位 (CSR: L)
7
6
5
4
3
2
R/W
-
-
-
-
R/W
1
0
リセット値
0XXXX001B
W R/W
bit0
HALT
0
1
バス動作停止ビット
バス動作停止を解除する
(バス動作が停止していない状態)
バス動作を停止する
(バス動作が停止している状態)
bit1
予約
0
予約ビット
必ず“0”を設定してください
bit2
NIE
0
1
ノードステータス遷移割込出力許可ビット
ノードステータス遷移での割込出力禁止
ノードステータス遷移での割込出力許可
bit7
R/W :リード ・ライト 可能
W :ライト オンリー
X :不定
ー :未定義
:リセット値
<注意>
548
TOE
0
1
送信出力許可ビット
汎用入出力ポートとして使用
送信端子TXとして使用
コントロールステータスレジスタ (CSR) の下位 8 ビットに対しては , ビット操作命
令 ( リードモディファイライト ) を実行することは禁止されております。ただし ,
HALT ビットが変化しないタイミング ( マクロの初期化など ) では , ビット操作命令
を使用しても問題ありません。
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第 16 章 CAN コントローラ
16.3 CAN コントローラの構成
MB90495G Series
表 16.3-3 制御ステータスレジスタ下位 (CSR: L) の機能 ( 1 / 2 )
ビット名
bit0
HALT:
バス動作停止ビット
機 能
バス動作停止を制御します。また , HALT ビットを読み出すことによって
バス動作の停止状態を確認できます。
ライトした場合
"0": バス動作停止を解除します。
"1": バス動作を停止します。
リードした場合
"0": バス動作は停止していません。
"1": バス動作は停止しています。
<注記>
・バスオフ時に HALT ビットに "0" を書き込む場合は , HALT ビットが "1"
になっていることを確認後 , "0" を書き込んでください。
参考プログラム例:
switch ( IO_CANCT0.CSR.bit.NS )
{
case 0 : /* error active */
break;
case 1 : /* warning */
break;
case 2 : /* error passive */
break;
default : /* bus off */
for (i= 0 ; ( i <=500 ) &&
( IO_CANCT0.CSR.bit.HALT == 0 ) ; i++);
IO_CANCT0.CSR.word = 0x0084; /* HALT = 0 */
break;
}
( 注意事項 ) 変数 i はフェイルセーフのために使用しています。
[ バス動作を停止する条件 ]
• ハードウェアリセット
• ノードステータスのバスオフへの遷移
• HALT ビットへの "1" の書き込み
[ バス動作を停止した時の動作について ]
メッセージ送信中の場合 : 送信動作が終了してから停止します。
メッセージ受信中の場合 : 直ちに停止します。
メッセージバッファ格納中の場合 : メッセージの格納が終了してから停止
します。
<注記>
• バス動作が停止しているかどうかを確認するには , HALT ビットの値を
読み出してください。
• 低消費電力モードに切り換える場合は , HALT ビットに "1" を書き込ん
だ後 , HALT ビットを読み出してバス動作が完全に停止 (CSR: HALT=1)
したことを確認してから切り換えてください。
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549
第 16 章 CAN コントローラ
16.3 CAN コントローラの構成
MB90495G Series
表 16.3-3 制御ステータスレジスタ下位 (CSR: L) の機能 ( 2 / 2 )
ビット名
機 能
bit0
HALT:
バス動作停止ビット
[ バス動作停止を解除する条件 ]
• ハードウェアリセットや HALT ビットに "1" を書き込むことによるバス
動作が停止した状態は , HALT ビットに "0" を書き込んで , 受信入力端子
(RX) に連続した 11 ビットの "H" レベル ( レセシブ ) を入力した後に解
除されます。
• バスオフ時のバス動作停止状態は , HALT ビットに "0" を書き込んで , 受
信入力端子 (RX) に連続した 11 ビットの "H" レベル ( レセシブ ) を 128
回入力した後に解除されます。
• 送信エラーカウンタ , および受信エラーカウンタの値は両方とも "0" に
戻り , ノードステータスはエラーアクティブに遷移します。
• バスオフ時に HALT ビットに "0" を書き込む場合は , HALT ビットが "1"
になっていることを確認後 , "0" を書き込んでください。
[ バス動作停止中の状態 ]
• 送受信動作は行われません。
• 送信出力端子 (TX) に "H" レベル ( レセシブ ) が出力されます。
• 他のレジスタ , エラーカウンタの値は変化しません。
<注記>
• ビットタイミングレジスタ (BTR) は , バス動作を停止してから設定して
ください。
bit1
予約 : 予約ビット
必ず "0" を設定してください。
リードした場合 : 値は常に "0" です。
bit2
NIE:
ノードステータス遷移
割込み出力許可ビット
ノードステータスが遷移した場合に (CSR: NT=1) , ノードステータス遷移割
込みの発生を制御します。
"0" を設定した場合 : 割込み発生を禁止します。
"1" を設定した場合 : 割込み発生を許可します。
bit3
∼
bit6
未定義ビット
リードした場合 : 値は不定です。
ライトした場合 : 影響しません。
bit7
TOE:
送信出力許可ビット
汎用入出力ポートと送信端子 TX を切り換えます。
"0" を設定した場合 : 汎用入出力ポートとして機能します。
"1" を設定した場合 : 送信端子 TX として機能します。
550
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第 16 章 CAN コントローラ
16.3 CAN コントローラの構成
MB90495G Series
ラストイベント表示レジスタ (LEIR)
16.3.3
ラストイベント表示レジスタ (LEIR) は , 最後に発生したイベントの状態を示すレジ
スタです。
■ ラストイベント表示レジスタ (LEIR)
図 16.3-6 ラストイベント表示レジスタ (LEIR)
bit7
6
5
4
3
2
1
0
リセット値
000XX000
R/W R/W R/W -
-
B
R/W R/W R/W
bit2
MBP2
0
0
0
0
1
1
1
1
bit1
MBP1
0
0
1
1
0
0
1
1
bit0
MBP0
0
1
0
1
0
1
0
1
メッセージバッファポインタビット
メッセージバッファ0
メッセージバッファ1
メッセージバッファ2
メッセージバッファ3
メッセージバッファ4
メッセージバッファ5
メッセージバッファ6
メッセージバッファ7
bit5
RCE
0
1
最終イベント=受信完了ビット
受信完了ではない
受信完了である
bit6
TCE
0
1
最終イベント=送信完了ビット
送信完了ではない
送信完了である
bit7
R/W :リード ・ライト 可能
X :不定
ー :未定義
:リセット値
<注意>
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NTE
0
1
最終イベント=ノードステータス遷移ビット
ノードステータス遷移ではない
ノードステータス遷移である
最終イベントに対応して最終イベント = ノードステータス遷移ビット (NTE) , 最終
イベント = 送信完了ビット (TCE) , 最終イベント = 受信完了ビット (RCE) のいずれ
か 1 つが "1" にセットされると , 他のビットは "0" になります。
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551
第 16 章 CAN コントローラ
16.3 CAN コントローラの構成
MB90495G Series
表 16.3-4 ラストイベント表示レジスタ (LEIR) の機能
ビット名
bit0
∼
bit2
機 能
MBP2 ∼ 0:
メッセージ
バッファ
ポインタビット
メッセージバッファポインタビット最終イベントが発生したメッセージバッファ番
号 (x) を示します。
受信完了の場合 : メッセージの受信を完了したメッセージバッファ番号 (x) を示します。
送信完了の場合 : メッセージの送信を完了したメッセージバッファ番号 (x) を示します。
ノードステータス遷移の場合 : MBP2 ∼ 0 の値は無効です。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 影響しません。
リードモディファイライト系の命令でリードした場合 : 常に "1" が読み出されます。
bit3
bit4
未定義ビット
リードした場合 : 値は不定です。
ライトした場合 : 動作に影響しません。
bit5
RCE:
最終イベント
受信完了ビット
最終イベントが受信完了であることを示します。
最終イベントが受信完了である場合 :
受信完了レジスタの RCx ビットがセットされると (RCR: RCx=1) , "1" がセットされ
ます。
• 受信完了割込み許可レジスタ (RIER) の設定には関係ありません。
• MBP2 ∼ 0 ビットに , 最終イベントとしてメッセージの受信を完了したメッセー
ジバッファ番号 (x) が示されます。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 影響しません。
リードモディファイライト系の命令でリードした場合 :
常に "1" が読み出されます。
bit6
TCE:
最終イベント
送信完了ビット
最終イベントが送信完了であることを示します。
最終イベントが送信完了である場合 :
送信完了レジスタの TCx ビットがセットされると (TCR: TCx=1) , "1" がセットされ
ます。
• 送信完了割込み許可レジスタ (TIER) の設定には関係ありません。
• MBP2 ∼ 0 ビットに , 最終イベントとしてメッセージの送信を完了したメッセー
ジバッファ番号 (x) が示されます。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 影響しません。
リードモディファイライト系の命令でリードした場合 :
常に "1" が読み出されます。
bit7
NTE:
最終イベント
ノードステータ
ス遷移ビット
最終イベントがノードステータス遷移であることを示します。
最終イベントがノードステータス遷移である場合 :
制御ステータスレジスタの NTx ビットがセットされると (CSR: NTx=1) , "1" がセッ
トされます。
• 送信完了レジスタ (TCR) の TCx ビットがセットされるのと同時に NTE ビットに
"1" がセットされます。
• 制御ステータスレジスタ (CSR) の NIE ビットの設定には関係ありません。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 影響しません。
リードモディファイライト系の命令でリードした場合 :
常に "1" が読み出されます。
<注意>
552
ラストイベント表示レジスタ (LEIR) を CAN コントローラの割込み処理内でアクセ
スした場合は , 割込みを発生させたイベントはラストイベント表示レジスタ (LEIR)
の示すものとは必ずしも一致しません。割込み要求が発生してから割込み処理でラ
ストイベント表示レジスタ (LEIR) をアクセスするまでの間に , 他のイベントが発生
することがあります。
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第 16 章 CAN コントローラ
16.3 CAN コントローラの構成
MB90495G Series
送受信エラーカウンタ (RTEC)
16.3.4
送受信エラーカウンタ (RTEC) は , メッセージの送信および受信のエラー発生回数を
示すレジスタです。送信または受信のエラーが発生した場合にカウントアップし ,
正常に行われた場合はカウントダウンします。
■ 送受信エラーカウンタ (RTEC)
図 16.3-7 送受信エラーカウンタ
bit15
14
13
12
11
10
9
8
リセット値
TEC7
TEC6
TEC5
TEC4
TEC3
TEC2
TEC1
TEC0
00000000B
R
R
R
R
R
R
R
R
7
6
5
4
3
2
1
0
リセット値
REC7
REC6
REC5
REC4
REC3
REC2
REC1
REC0
00000000B
R
R
R
R
R
R
R
R
R :リード オンリー
表 16.3-5 送受信エラーカウンタ (RTEC) の機能
ビット名
bit0
∼
bit7
REC7 ∼ 0:
受信エラーカウンタ
機 能
受信エラーカウンタ値が 96 以上になった場合 :
ノードステータスはワーニング (CSR: NS1, NS0= "01B") に遷移します。
受信エラーカウンタ値が 128 以上になった場合 :
ノードステータスはエラーパッシブ (CSR: NS1, NS0="10B") に遷移します。
受信エラーカウンタ値が 256 以上になった場合 :
カウントアップを停止します。ノードステータスはエラーパッシブ
(CSR:NS1, NS0="10B") を継続します。
bit8
∼
bit15
TEC7 ∼ 0:
送信エラーカウンタ
送信エラーカウンタ値が 96 以上になった場合 :
ノードステータスはワーニング (CSR: NS1, NS0= "01B") に遷移します。
送信エラーカウンタ値が 128 以上になった場合 :
ノードステータスはエラーパッシブ (CSR: NS1, NS0="10B") に遷移します。
送信エラーカウンタ値が 256 以上になった場合 :
カウントアップを停止します。ノードステータスはバスオフ (CSR: NS1,
NS0="11B") に遷移します。
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553
第 16 章 CAN コントローラ
16.3 CAN コントローラの構成
MB90495G Series
■ エラー発生によるノードステータス移行
CAN コントローラは , 送受信エラーカウンタ (RTEC) のエラーカウント数に応じて ,
ノードステータスが移行していきます。ノードステータスの移行を図 16.3-8 に示しま
す。
図 16.3-8 ノードステータス移行図
ハードウェアリセット
移行には,バス動作停止の解除が必要
エラー
アクティブ
REC:受信エラーカウンタ
TEC:送信エラーカウンタ
REC≧96
またはTEC≧96
REC<96
かつTEC<96
ワーニング
(エラー
アクティブ)
制御ステータスレジスタ(CSR)の
HALTビットに“0”を書き込んだ後,
連続した11ビットの“H”レベル
(レセシブ)が,受信入力端子(RX)
に128回入力されると移行
REC≧128
またはTEC≧128
REC<128
かつTEC<128
エラー
パッシブ
TEC≧256
バスオフ
(HALT=1)
表 16.3-6 ノードステータス
ノードステータス
エラーアクティブ
CAN バスの状態
正常な状態
ワーニング
バスに障害が発生
エラーパッシブ
バスオフ
554
通信不可。CAN バスから完全に切り離された状態
( この状態から正常な状態に復帰するには , 上図で示した手順
を踏む必要があります )
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第 16 章 CAN コントローラ
16.3 CAN コントローラの構成
MB90495G Series
ビットタイミングレジスタ (BTR)
16.3.5
ビットタイミングレジスタ (BTR) は , プリスケーラおよびビットタイミングの設定
を行うレジスタです。バス動作を停止させて (CSR: HALT=1) から設定してくださ
い。
■ ビットタイミングレジスタ (BTR)
図 16.3-9 ビットタイミングレジスタ (BTR)
14
13
12
11
10
9
8
リセット値
TS2.2
TS2.1
TS2.0
TS1.3
TS1.2
TS1.1
TS1.0
X1111111B
ー
R/W
R/W
R/W
R/W
R/W
R/W
R/W
7
6
5
4
3
2
1
0
リセット値
RSJ1
RSJ0
PSC5
PSC4
PSC3
PSC2
PSC1
PSC0
11111111B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit15
R/W :リード・ライト可能
X :不定
ー :未定義
表 16.3-7 ビットタイミングレジスタ (BTR) の機能
ビット名
機 能
bit0
∼
bit5
PSC5 ∼ 0:
プリスケーラ設定ビッ
ト5∼0
•
システムクロックを分周して , CAN コントローラのタイムクォンタム
(TQ) を決定します。
bit6
bit7
RSJ1, 0:
再同期ジャンプ幅設定
ビット 1, 0
•
再同期ジャンプ幅 (RSJW) の幅を設定します。
bit8
∼
bit11
TS1.3 ∼ 1.0:
タイムセグメント 1 設
定ビット 3 ∼ 0
•
タイムセグメント 1 (TSEG1) の時間を設定します。タイムセグメント 1
は , CAN 仕様のプロパゲーションセグメント (PROP_SEG) + フェーズ
バッファセグメント 1 (PHASE_SEG1) に相当します。
bit12
∼
bit14
TS2.2 ∼ 2.0:
タイムセグメント 2 設
定ビット 2 ∼ 0
•
タイムセグメント 2 (TSEG2) の時間を設定します。タイムセグメント 2
は , CAN 仕様のフェーズバッファセグメント 2 (PHASE_SEG2) に相当し
ます。
<注記>
ビットタイミングレジスタ (BTR) は , バス動作を停止させてから (CSR: HALT=1) 設定してください。ビッ
トタイミングレジスタ (BTR) の設定が終了したら , 制御ステータスレジスタの HALT ビットに "0" を書き
込んでバス動作停止を解除してください。
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第 16 章 CAN コントローラ
16.3 CAN コントローラの構成
MB90495G Series
■ ビットタイミングセグメントの定義
ビットタイミングは , ビットタイミングレジスタ (BTR) で設定します。公称ビットタ
イム ( メッセージ内の 1 ビット分の時間 ) およびビットタイミングレジスタの各区分を
図 16.3-10 , 図 16.3-11 に示します。
● 一般 CAN 仕様のビットタイム区分
図 16.3-10 CAN 仕様のビットタイム区分
公称ビットタイム
SYNC_SEG
PROP_SEG
PHASE_SEG1
PHASE_SEG2
(シンクセグメント) (プロパゲーションセグメント)(フェーズセグメント1)(フェーズセグメント2)
サンプリングポイント
• SYNC_SEG ( シンクセグメント ) : ビットタイムの短縮 , 延長のための同期化をとる
• PROP_SEG ( プロパゲーションセグメント ) : ネットワーク間の物理的ディレイを補
正する
• PHASE_SEG ( フェーズセグメント ) : 発振の誤差による位相のずれを補正する
● 富士通 CAN コントローラのビットタイム区分
プロパゲーションセグメント (PROP_SEG) とフェーズセグメント 1 (PHASE_SEG1) を
タイムセグメント 1 (TSEG1) として , 1 つのセグメントとして対応しています。フェー
ズセグメント2 (PHASE_SEG2) はタイムセグメント2 (TSEG2) として対応しています。
図 16.3-11 CAN コントローラのビットタイム区分
公称ビットタイム
SYNC_SEG
(シンクセグメント)
TSEG1
(タイムセグメント1)
TSEG2
(タイムセグメント2)
サンプリングポイント
• TSEG1 = PROP_SEG + PHASE_SEG1
• TSEG2 = PHASE_SEG2
556
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第 16 章 CAN コントローラ
16.3 CAN コントローラの構成
MB90495G Series
■ ビットタイミングの算出方法
入力クロック (CLK) , タイムクォンタム (TQ) , ビットタイム (BT) , 同期セグメント
(SYNC_SEG) , タイムセグメント 1, 2 (TSEG1, TSEG2) , 再同期ジャンプ幅 (RSJW) , 周
波数分周 (PSC) とした場合のビットタイミングの算出方法とビットタイミングの算出
例を図 16.3-12 , 図 16.3-13 に示します。
図 16.3-12 ビットタイミングの算出方法
・ TQ =(PSC + 1)× CLK
・ BT =SYNC_SEG + TSEG1 + TSEG2
=(1 +(TS1 + 1)+(TS2 + 1))×TQ
=(3 + TS1 + TS2)×TQ
・ RSJW =(RSJ + 1)×TQ
なお、それぞれのセグメントは,次の条件を満たす必要があります。
・PSCが1~63(2分周~64分周)の場合
TSEG1≧2TQ
TSEG1≧RSJW
TSEG2≧2TQ
TSEG2≧RSJW
・PSCが0(1分周)の場合
TSEG1≧5TQ
TSEG2≧2TQ
TSEG2≧RSJW
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557
第 16 章 CAN コントローラ
16.3 CAN コントローラの構成
MB90495G Series
図 16.3-13 ビットタイミングの算出例
例: 100Kbpsの時に1TQが1ビットタイミングの1/20にした場合の設定(1/100Kbps/20)
条件: (再同期ジャンプ幅が4TQ,遅延時間50us)
① 単位時間TQの算出 [TQ =(PSC + 1)× CLK]
マシンクロック(CLK)
4MHz(0.25us)
8MHz(0.125us)
16MHz(0.0625us)
(単位: us)
入力クロックの分周(PSC+1)
10 11 12 13 14 15
9
8
7
6
5
4
3
2
1
0.25 0.5 0.75 1 1.25 1.5 1.75 2 2.25 2.5 2.75 3 3.25 3.5 3.75
0.13 0.25 0.38 0.5 0.63 0.75 0.88 1 1.13 1.25 1.38 1.5 1.63 1.75 1.88
0.06 0.13 0.19 0.25 0.31 0.38 0.44 0.5 0.56 0.63 0.69 0.75 0.81 0.88 0.94
④ ビットタイミング(BT)の条件 [BT≧8TQ]
マシンクロック(CLK)
4MHz(0.25us)
8MHz(0.125us)
16MHz(0.0625us)
2
1
0.5
4
2
1
6
3
1.5
(単位: us)
8
4
2
10
5
2.5
12
6
3
14
7
3.5
8TQ
16 18
9
8
4.5
4
20
10
5
22
11
5.5
24
12
6
26
13
6.5
28
14
7
30
15
7.5
③ 再同期ジャンプ幅の設定(再同期ジャンプ幅が4TQの場合)
RSJ+1(TQの分周)
1
RSJW=(RSJ + 1)×TQ 0.5
2
1
3
1.5
4 (単位: TQ)
2 (単位: us)
2
2
1
3
3
1.5
4 (単位: TQ)
4 (単位: TQ)
2 (単位: us)
⑤ TSEG2の条件
RSJW=(RSJ + 1)×TQ 1
1
TSEG2≧RSJW
0.5
TSEG2≧RSJW
⑥ TSEG1の条件
TSEG1≧Delay time + RSJW (遅延時間を50nsと仮定する)×2 + 4TQ≧5TQ
TSEG1
5(単位:TQ)
② 上記設定および条件でのビットタイム(BT)の算出
BT=SYNC_SEG + TSEG1 + TSEG2
=(1 +(TS1 + 1)+(TS2+1))×TQ
=(3 + TS1 + TS2)×TQ
サンプルポイントの算出
SYNC_SEG + (TSEG1 + 1)TSEG2 + 1
(1)
(2)
(3)
(4)
(5)
16
15
14
13
12
4
5
6
7
8
SYNC_SEG TSEG 1 + 1 TSEG2 + 1
サンプルポイント
558
サンプル
ポイント
80%
TSEG1 + 1
75%
70%
65%
60%
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
1
667
500
400
333
286
250
222
200
182
167
154
143
133
125
118
111
2
500
400
333
286
250
222
200
182
167
154
143
133
125
118
111
105
3
400
333
286
250
222
200
182
167
154
143
133
125
118
111
105
100
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(単位: Kbps)
TSEG2 + 1
8
7
6
5
4
333 286 250 222 200
286 250 222 200 182
250 222 200 182 167
222 200 182 167 154
200 182 167 154 143
182 167 154 143 133
167 154 143 133 125
154 143 133 125 118
143 133 125 118 111
133 125 118 111 105
125 118 111 105 100
118 111 105 100 95.2
111 105 100 95.2 90.9
105 100 95.2 90.9 87
100 95.2 90.9 87 83.3
95.2 90.9 87 83.3 80
(1) (2) (3) (4) (5)
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第 16 章 CAN コントローラ
16.3 CAN コントローラの構成
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メッセージバッファ有効レジスタ (BVALR)
16.3.6
メッセージバッファ有効レジスタ (BVALR) は , メッセージバッファの有効または無
効の設定 , およびそれらの状態表示を行うレジスタです。
■ メッセージバッファ有効レジスタ (BVALR)
図 16.3-14 メッセージバッファ有効レジスタ (BVALR)
7
6
5
4
3
2
1
0
リセット値
00000000 B
R/W R/W R/W R/W R/W R/W R/W R/W
bit0
BVAL0
0
1
bit1
BVAL1
0
1
メッセージバッファ有効ビット0
メッセージバッファ0を無効にする
メッセージバッファ0を有効にする
メッセージバッファ有効ビット1
メッセージバッファ1を無効にする
メッセージバッファ1を有効にする
bit2
メッセージバッファ有効ビット2
BVAL2
メッセージバッファ2を無効にする
0
1
メッセージバッファ2を有効にする
bit3
BVAL3
0
1
bit4
BVAL4
0
1
bit5
BVAL5
0
1
bit6
BVAL6
0
1
bit7
BVAL7
R/W :リード ・ライト 可能
:リセット値
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0
1
メッセージバッファ有効ビット3
メッセージバッファ3を無効にする
メッセージバッファ3を有効にする
メッセージバッファ有効ビット4
メッセージバッファ4を無効にする
メッセージバッファ4を有効にする
メッセージバッファ有効ビット5
メッセージバッファ5を無効にする
メッセージバッファ5を有効にする
メッセージバッファ有効ビット6
メッセージバッファ6を無効にする
メッセージバッファ6を有効にする
メッセージバッファ有効ビット7
メッセージバッファ7を無効にする
メッセージバッファ7を有効にする
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559
第 16 章 CAN コントローラ
16.3 CAN コントローラの構成
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表 16.3-8 メッセージバッファ有効レジスタの機能
ビット名
bit0
∼
bit7
BVAL7 ∼ 0:
メッセージバッファ有
効ビット 7 ∼ 0
<注意>
560
機 能
メッセージバッファ有効ビット 7 ∼ 0 メッセージバッファ (x) に対して ,
メッセージの送信および受信動作を有効または無効に設定します。
"0" を設定した場合 : メッセージバッファ (x) に対して送信および受信はで
きません。
"1" を設定した場合 : メッセージバッファ (x) に対して送信および受信がで
きます。
[ メッセージバッファを無効に設定した場合 (BVALx=0) ]
送信動作中の場合 : メッセージの送信完了または送信エラー終了後に送信
および受信はできなくなります。
受信動作中の場合 : 直ちに送信および受信はできなくなります。ただし ,
メッセージバッファに受信メッセージを格納している
場合は , 格納後に送信および受信ができなくなります。
<注記>
BVALx ビットに "0" を書き込んで , 実際に "0" に設定されるまではリー
ドモディファイライト系命令は禁止されます。
CAN コントローラが CAN 通信に参加している状態 (CSR:HALT ビットの読み出し
値が "0" で , CAN コントローラが CAN バスの通信に参加しており送受信が可能な
状態 ) で , メッセージバッファを無効 (BVALR:BVAL=0) にする場合は , 「16.6 CAN
コントローラの使用上の注意」に従ってください。
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第 16 章 CAN コントローラ
16.3 CAN コントローラの構成
MB90495G Series
IDE レジスタ (IDER)
16.3.7
IDE レジスタ (IDER) は , 送受信中に使用されるメッセージバッファのフレーム
フォーマットを設定するレジスタです。標準フォーマット (ID11bit) と拡張フォー
マット (ID29bit) での送受信ができます。
■ IDE レジスタ (IDER)
図 16.3-15 IDE レジスタ (IDER)
7
6
5
4
3
2
1
0
リセット値
XXXXXXXXB
R/W R/W R/W R/W R/W R/W R/W R/W
bit0
IDE0
0
1
bit1
IDE1
0
1
bit2
IDE2
0
1
bit3
IDE3
0
1
bit4
IDE4
0
1
bit5
IDE5
0
1
bit6
IDE6
0
1
bit7
IDE7
X
:不定
R/W :リード ・ライト 可能
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0
1
IDフォーマット選択ビット0(メッセージバッファ0)
標準フォーマット(ID11bit)で使用する
拡張フォーマット(ID29bit)で使用する
IDフォーマット選択ビット1(メッセージバッファ1)
標準フォーマット(ID11bit)で使用する
拡張フォーマット(ID29bit)で使用する
IDフォーマット選択ビット2(メッセージバッファ2)
標準フォーマット(ID11bit)で使用する
拡張フォーマット(ID29bit)で使用する
IDフォーマット選択ビット3(メッセージバッファ3)
標準フォーマット(ID11bit)で使用する
拡張フォーマット(ID29bit)で使用する
IDフォーマット選択ビット4(メッセージバッファ4)
標準フォーマット(ID11bit)で使用する
拡張フォーマット(ID29bit)で使用する
IDフォーマット選択ビット5(メッセージバッファ5)
標準フォーマット(ID11bit)で使用する
拡張フォーマット(ID29bit)で使用する
IDフォーマット選択ビット6(メッセージバッファ6)
標準フォーマット(ID11bit)で使用する
拡張フォーマット(ID29bit)で使用する
IDフォーマット選択ビット7(メッセージバッファ7)
標準フォーマット(ID11bit)で使用する
拡張フォーマット(ID29bit)で使用する
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第 16 章 CAN コントローラ
16.3 CAN コントローラの構成
MB90495G Series
表 16.3-9 IDE レジスタ (IDER) の機能
ビット名
bit0
∼
bit7
IDE7 ∼ 0:
ID フォーマット選択
ビット 7 ∼ 0
<注意>
562
機 能
メッセージバッファ (x) の ID フォーマットを設定します。
"0" を設定した場合 : 標準フォーマット (ID11bit) で使用します。
"1" を設定した場合 : 拡張フォーマット (ID29bit) で使用します。
<注記>
IDE レジスタ (IDER) は , 設定するメッセージバッファ (x) を無効
(BVALR: BVALx=0) にしてから設定してください。メッセージバッ
ファ (x) が有効になっている状態で IDE レジスタ (IDER) を設定すると ,
不要な受信メッセージが格納される恐れがあります。
CAN コントローラが CAN 通信に参加している状態 (CSR:HALT ビットの読み出し
値が "0" で , CAN コントローラが CAN バスの通信に参加しており送受信が可能な
状態 ) で , メッセージバッファを無効 (BVALR:BVAL=0) にする場合は , 「16.6 CAN
コントローラの使用上の注意」に従ってください。
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第 16 章 CAN コントローラ
16.3 CAN コントローラの構成
MB90495G Series
送信要求レジスタ (TREQR)
16.3.8
送信要求レジスタ (TREQR) は , メッセージバッファごとの送信要求の設定 , および
送信要求状態を表示するレジスタです。
■ 送信要求レジスタ