7.5MB

本ドキュメントはCypress (サイプレス) 製品に関する情報が記載されております。
富士通マイクロエレクトロニクス
CONTROLLER MANUAL
CM44-10147-2
F2MC-16LX
16 ビット マイクロコントローラ
MB90820B Series
ハードウェアマニュアル
F2MC-16LX
16 ビット マイクロコントローラ
MB90820B Series
ハードウェアマニュアル
富士通マイクロエレクトロニクスのマイコンを効率的に開発するための情報を下記 URL にてご紹介いたします。
ご採用を検討中 , またはご採用いただいたお客様に有益な情報を公開しています。
開発における最新の注意事項に関しては , 必ず「Check Sheet」を参照してください。
「Check Sheet」はシステム開発において , 問題を未然に防ぐことを目的として , 最低限必要と思われるチェック
項目をリストにしたものです。
http://edevice.fujitsu.com/micom/jp-support/
富士通マイクロエレクトロニクス株式会社
はじめに
■ 本書の目的と対象読者
富士通マイクロエレクトロニクス製品につきまして , 平素より格別のご愛読を賜り厚
くお礼申し上げます。
MB90820B シリーズは , ASIC(Application Specific IC) 対応が可能なオリジナル 16 ビッ
ト・ワンチップマイクロコントローラである F2MC-16LX ファミリの汎用品の一つとし
て開発された製品です。
本書は , 実際にこの半導体を使って製品を設計する技術者の方を対象に , MB90820B シ
リーズの機能や動作について記載しています。本書をご一読ください。
■ 商標
F2MC は富士通マイクロエレクトロニクス株式会社の商標です。
本書に記載されている社名および製品名などの固有名詞は , 各社の商標または登録商
標です。
■ ライセンス
本製品には,お客様が Philips 社の定めた I2C 標準仕様書に従う I2C システムの中で使
用されることを条件に,Philips 社 I2C 特許がライセンスされております。
Purchase of Fujitsu I2C components conveys a license under the Philips I2C Patent Rights to
use,these components in an I2C system provided that the system conforms to the I2C Standard
Specification as defined by Philips.
■ 本書の全体構成
本書は , 以下に示す 23 の章 , および付録から構成されています。
第 1 章 概要
この章では , MB90820B シリーズの特長や基本的な仕様について示します。
第 2 章 CPU
この章では , MB90820B シリーズのメモリ空間について説明します。
第 3 章 リセット
この章では , リセットの機能と動作について説明します。
第 4 章 クロック
この章では , クロックの機能と動作について説明します。
第 5 章 クロックスーパバイザ
この章では , クロックスーパバイザの機能と動作について説明します。
第 6 章 低消費電力モード
この章では , 低消費電力モードの機能と動作について説明します。
第 7 章 割込み
この章では , 割込みと拡張インテリジェント I/O サービスについて説明します。
第 8 章 モード設定
この章では , 動作モードとメモリアクセスモード設定について説明します。
i
第 9 章 I/O ポート
この章では , I/O ポートの機能と動作について説明します。
第 10 章 タイムベースタイマ
この章では , タイムベースタイマの機能と動作について説明します。
第 11 章 ウォッチドッグタイマ
この章では , ウォッチドッグタイマの機能と動作について説明します。
第 12 章 16 ビットリロードタイマ
この章では , 16 ビットリロードタイマの機能と動作について説明します。
第 13 章 PWC タイマ
この章では , PWC タイマの機能と動作について説明します。
第 14 章 16 ビット PPG タイマ
この章では , 16 ビット PPG タイマの機能と動作について説明します。
第 15 章 多機能タイマ
この章では , 多機能タイマの機能と動作について説明します。
第 16 章 遅延割込み発生モジュール
この章では , 遅延割込み発生モジュールの機能と動作および使用上の注意について
説明します。
第 17 章 DTP/ 外部割込み回路
この章では, DTP/外部割込み回路の機能と動作および使用上の注意について説明し
ます。
第 18 章 8/10 ビット A/D コンバータ
この章では , 8/10 ビット A/D コンバータの機能と動作および使用上の注意について
説明します。
第 19 章 D/A コンバータ
この章では, D/Aコンバータの機能と動作および使用上の注意について説明します。
第 20 章 UART
この章では , UART の機能と動作および使用上の注意について説明します。
第 21 章 ROM 修正機能
この章では , ROM 修正機能の機能と動作 , 使用上の注意および応用例について説明
します。
第 22 章 ROM ミラー機能選択モジュール
この章では , ROM ミラー機能選択モジュールの機能と動作について説明します。
第 23 章 512K ビットフラッシュメモリ
この章では , 512K/1024 ビットフラッシュメモリについて説明します。
付録
付録 A, B, C では , I/O マップ , MB90F822B/F823B シリアル書込み接続例および命令
について示します。
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本資料の記載内容は , 予告なしに変更することがありますので , ご用命の際は営業部門にご確認くださ
い。
本資料に記載された動作概要や応用回路例は , 半導体デバイスの標準的な動作や使い方を示したもので ,
実際に使用する機器での動作を保証するものではありません。したがいまして , これらを使用するにあ
たってはお客様の責任において機器の設計を行ってください。これらの使用に起因する損害などについ
ては , 当社はその責任を負いません。
本資料に記載された動作概要・回路図を含む技術情報は , 当社もしくは第三者の特許権 , 著作権等の知的
財産権やその他の権利の使用権または実施権の許諾を意味するものではありません。また , これらの使用
について , 第三者の知的財産権やその他の権利の実施ができることの保証を行うものではありません。し
たがって , これらの使用に起因する第三者の知的財産権やその他の権利の侵害について , 当社はその責任
を負いません。
本資料に記載された製品は , 通常の産業用 , 一般事務用 , パーソナル用 , 家庭用などの一般的用途に使用
されることを意図して設計・製造されています。極めて高度な安全性が要求され , 仮に当該安全性が確保
されない場合 , 社会的に重大な影響を与えかつ直接生命・身体に対する重大な危険性を伴う用途(原子力
施設における核反応制御 , 航空機自動飛行制御 , 航空交通管制 , 大量輸送システムにおける運行制御 , 生
命維持のための医療機器 , 兵器システムにおけるミサイル発射制御をいう), ならびに極めて高い信頼性
が要求される用途(海底中継器 , 宇宙衛星をいう)に使用されるよう設計・製造されたものではありませ
ん。したがって , これらの用途にご使用をお考えのお客様は , 必ず事前に営業部門までご相談ください。
ご相談なく使用されたことにより発生した損害などについては , 責任を負いかねますのでご了承くださ
い。
半導体デバイスはある確率で故障が発生します。当社半導体デバイスが故障しても , 結果的に人身事故 ,
火災事故 , 社会的な損害を生じさせないよう , お客様は , 装置の冗長設計 , 延焼対策設計 , 過電流防止対策
設計 , 誤動作防止設計などの安全設計をお願いします。
本資料に記載された製品を輸出または提供する場合は , 外国為替及び外国貿易法および米国輸出管理関
連法規等の規制をご確認の上 , 必要な手続きをおとりください。
本書に記載されている社名および製品名などの固有名詞は , 各社の商標または登録商標です。
Copyright ©2008 FUJITSU MICROELECTRONICS LIMITED All rights reserved.
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iv
目次
第1章
1.1
1.2
1.3
1.4
1.5
1.6
1.7
1.8
第2章
2.1
概要 ............................................................................................................ 1
MB90820B シリーズの特長.................................................................................................... 2
MB90820B シリーズの品種構成............................................................................................. 5
MB90820B シリーズのブロックダイヤグラム ....................................................................... 7
端子配列図.............................................................................................................................. 8
外形寸法図............................................................................................................................ 10
端子機能説明 ........................................................................................................................ 13
入出力回路形式 .................................................................................................................... 17
デバイス取扱い上の注意 ...................................................................................................... 21
CPU の機能 .............................................................................................. 23
CPU ...................................................................................................................................... 24
2.2 メモリ空間............................................................................................................................ 25
2.3 メモリマップ ........................................................................................................................ 27
2.4 アドレス指定 ........................................................................................................................ 29
2.4.1
リニア方式によるアドレス指定 ................................................................................. 30
2.4.2
バンク方式によるアドレス指定 ................................................................................. 31
2.5 多バイト長データのメモリ配置 ........................................................................................... 33
2.6 レジスタ ............................................................................................................................... 35
2.7 専用レジスタ ........................................................................................................................ 36
2.7.1
アキュムレータ (A)..................................................................................................... 38
2.7.2
スタックポインタ (USP, SSP)................................................................................... 41
2.7.3
プロセッサステータス ............................................................................................... 43
2.7.4
コンディションコードレジスタ (PS:CCR) ................................................................ 44
2.7.5
レジスタバンクポインタ (PS:RP).............................................................................. 46
2.7.6
割込みレベルマスクレジスタ (PS:ILM)...................................................................... 47
2.7.7
プログラムカウンタ (PC)........................................................................................... 48
2.7.8
ダイレクトページレジスタ (DPR) ............................................................................. 49
2.7.9
バンクレジスタ (PCB, DTB, USB, SSB, ADB) .......................................................... 50
2.8 汎用レジスタ ........................................................................................................................ 51
2.9 プリフィックスコード.......................................................................................................... 53
2.9.1
バンクセレクトプリフィックス (PCB, DTB, ADB, SPB)........................................... 54
2.9.2
コモンレジスタバンクプリフィックス (CMR)........................................................... 56
2.9.3
フラグ変化抑止プリフィックス (NCC) ...................................................................... 57
2.9.4
プリフィックスコードに関する制約 .......................................................................... 58
第3章
3.1
3.2
3.3
3.4
3.5
3.6
リセット................................................................................................... 61
リセットの概要 .................................................................................................................... 62
リセット要因と発振安定待ち時間........................................................................................ 64
外部リセット端子 ................................................................................................................. 66
リセット動作 ........................................................................................................................ 67
リセット要因ビット ............................................................................................................. 69
リセットによる各端子の状態 ............................................................................................... 71
v
第4章
クロック................................................................................................... 73
4.1 クロック ............................................................................................................................... 74
4.2 クロック発生部のブロックダイヤグラム ............................................................................. 76
4.3 クロック選択レジスタ.......................................................................................................... 78
4.3.1
クロック選択レジスタ (CKSCR)................................................................................ 79
4.3.2
PLL クロック制御レジスタ (PCKCR) ........................................................................ 81
4.4 クロックモード .................................................................................................................... 83
4.5 発振安定待ち時間 ................................................................................................................. 85
4.6 振動子および外部クロックの接続........................................................................................ 86
第5章
クロックスーパバイザ ............................................................................. 87
5.1 クロックスーパバイザの概要 ............................................................................................... 88
5.2 クロックスーパバイザの構成 ............................................................................................... 89
5.3 クロックスーパバイザのレジスタ........................................................................................ 91
5.3.1
クロックスーパバイザ制御レジスタ (CSVCR) .......................................................... 92
5.4 クロックスーパバイザの動作説明........................................................................................ 94
5.5 クロックスーパバイザ使用上の注意 .................................................................................... 97
第6章
低消費電力モード .................................................................................... 99
6.1 低消費電力モードの概要 .................................................................................................... 100
6.2 低消費電力制御回路のブロックダイヤグラム.................................................................... 102
6.3 低消費電力モード制御レジスタ (LPMCR) ......................................................................... 104
6.4 CPU 間欠動作モード .......................................................................................................... 107
6.5 スタンバイモード ............................................................................................................... 108
6.5.1
スリープモード ........................................................................................................ 109
6.5.2
タイムベースタイマモード ...................................................................................... 112
6.5.3
ストップモード ........................................................................................................ 114
6.6 状態遷移図.......................................................................................................................... 116
6.7 スタンバイモード , リセット時の端子状態 ........................................................................ 119
6.8 低消費電力モード使用上の注意 ......................................................................................... 120
第7章
割込み .................................................................................................... 123
7.1 割込み ................................................................................................................................. 124
7.2 割込み要因と割込みベクタ................................................................................................. 126
7.3 割込み制御レジスタとリソース ......................................................................................... 130
7.3.1
割込み制御レジスタ (ICR00 ∼ ICR15) .................................................................... 132
7.3.2
割込み制御レジスタの機能 ...................................................................................... 134
7.4 ハードウェア割込み ........................................................................................................... 137
7.4.1
ハードウェア割込みの動作 ...................................................................................... 140
7.4.2
割込み動作時の処理 ................................................................................................. 142
7.4.3
ハードウェア割込み使用手順................................................................................... 143
7.4.4
複数の割込み ............................................................................................................ 144
7.4.5
ハードウェア割込み処理時間................................................................................... 146
7.5 ソフトウェア割込み ........................................................................................................... 148
7.6 拡張インテリジェント I/O サービス (EI2OS) の割込み ...................................................... 150
7.6.1
拡張インテリジェント I/O サービス (EI2OS) ディスクリプタ (ISD)........................ 152
7.6.2
EI2OS ディスクリプタ (ISD) のレジスタ ................................................................. 153
7.6.3
拡張インテリジェント I/O サービス (EI2OS) の動作 ............................................... 156
7.6.4
拡張インテリジェント I/O サービス (EI2OS) 使用手順............................................ 157
vi
7.6.5
拡張インテリジェント I/O サービス (EI2OS) 処理時間............................................ 158
7.7 例外処理割込み .................................................................................................................. 160
7.8 割込み処理のスタック動作................................................................................................. 161
第8章
8.1
8.2
8.3
モード設定 ............................................................................................. 163
モード設定.......................................................................................................................... 164
モード端子 (MD2 ∼ MD0).................................................................................................. 165
モードデータ ...................................................................................................................... 166
第9章
I/O ポート............................................................................................... 169
9.1 I/O ポートの概要 ................................................................................................................ 170
9.2 I/O ポートのレジスタ ......................................................................................................... 172
9.3 ポート 0 .............................................................................................................................. 173
9.3.1
ポート 0 のレジスタ (PDR0, DDR0, RDR0) ............................................................ 176
9.3.2
ポート 0 の動作説明 ................................................................................................. 178
9.4 ポート 1 .............................................................................................................................. 180
9.4.1
ポート 1 のレジスタ (PDR1, DDR1, RDR1) ............................................................ 183
9.4.2
ポート 1 の動作説明 ................................................................................................. 185
9.5 ポート 2 .............................................................................................................................. 187
9.5.1
ポート 2 のレジスタ (PDR2, DDR2, RDR2) ............................................................ 190
9.5.2
ポート 2 の動作 ........................................................................................................ 192
9.6 ポート 3 .............................................................................................................................. 194
9.6.1
ポート 3 のレジスタ (PDR3, DDR3, RDR3) ............................................................ 197
9.6.2
ポート 3 の動作説明 ................................................................................................. 199
9.7 ポート 4 .............................................................................................................................. 201
9.7.1
ポート 4 のレジスタ (PDR4, DDR4) ........................................................................ 204
9.7.2
ポート 4 の動作説明 ................................................................................................. 205
9.8 ポート 5 .............................................................................................................................. 207
9.8.1
ポート 5 のレジスタ (PDR5, DDR5) ........................................................................ 210
9.8.2
ポート 5 の動作説明 ................................................................................................. 211
9.9 ポート 6 .............................................................................................................................. 213
9.9.1
ポート 6 のレジスタ (PDR6, DDR6, ADER0) .......................................................... 215
9.9.2
ポート 6 の動作説明 ................................................................................................. 217
9.10 ポート 7 .............................................................................................................................. 219
9.10.1
ポート 7 のレジスタ (PDR7, DDR7, ADER1) .......................................................... 223
9.10.2
ポート 7 の動作説明 ................................................................................................. 225
9.11 ポート 8 .............................................................................................................................. 227
9.11.1
ポート 8 のレジスタ (PDR8, DDR8) ........................................................................ 230
9.11.2
ポート 8 の動作説明 ................................................................................................. 231
第 10 章
10.1
10.2
10.3
10.4
10.5
10.6
タイムベースタイマ............................................................................... 233
タイムベースタイマの概要................................................................................................. 234
タイムベースタイマの構成................................................................................................. 236
タイムベースタイマ制御レジスタ (TBTC) ......................................................................... 238
タイムベースタイマの割込み ............................................................................................. 240
タイムベースタイマの動作説明 ......................................................................................... 241
タイムベースタイマ使用上の注意...................................................................................... 243
vii
第 11 章
11.1
11.2
11.3
11.4
11.5
ウォッチドッグタイマ ........................................................................... 245
ウォッチドッグタイマの概要 ............................................................................................. 246
ウォッチドッグタイマの構成 ............................................................................................. 248
ウォッチドッグタイマ制御レジスタ (WDTC) .................................................................... 249
ウォッチドッグタイマの動作説明...................................................................................... 251
ウォッチドッグタイマ使用上の注意 .................................................................................. 253
第 12 章
16 ビットリロードタイマ ...................................................................... 255
12.1 16 ビットリロードタイマの概要 ........................................................................................ 256
12.2 16 ビットリロードタイマのブロックダイヤグラム ........................................................... 258
12.3 16 ビットリロードタイマの端子 ........................................................................................ 260
12.4 16 ビットリロードタイマのレジスタ................................................................................. 261
12.4.1
タイマ制御ステータスレジスタ , 上位 (TMCSRH0/TMCSRH1) .............................. 262
12.4.2
タイマ制御ステータスレジスタ , 下位 (TMCSRL0/TMCSRL1) ............................... 264
12.4.3
16 ビットタイマレジスタ (TMR0/TMR1)................................................................. 266
12.4.4
16 ビットリロードレジスタ (TMRDL0/TMRDL1, TMRDH0/TMRDH1) ................... 267
12.5 16 ビットリロードタイマの割込み .................................................................................... 268
12.6 16 ビットリロードタイマの動作説明................................................................................. 269
12.6.1
内部クロックモード ( リロードモード )................................................................... 271
12.6.2
内部クロックモード ( ワンショットモード )............................................................ 274
12.6.3
イベントカウントモード .......................................................................................... 277
12.7 16 ビットリロードタイマの使用上の注意.......................................................................... 279
第 13 章
PWC タイマ ........................................................................................... 281
13.1 PWC タイマの概要............................................................................................................. 282
13.2 PWC タイマのブロックダイヤグラム ................................................................................ 283
13.3 PWC タイマの端子............................................................................................................. 284
13.4 PWC タイマのレジスタ...................................................................................................... 287
13.4.1
PWC 状態制御レジスタ (PWCSH0/PWCSH1, PWCSL0/PWCSL1)........................ 288
13.4.2
PWC データバッファレジスタ (PWC0/PWC1)........................................................ 293
13.4.3
分周比制御レジスタ (DIV0/DIV1)............................................................................. 294
13.5 PWC タイマの割込み ......................................................................................................... 295
13.6 PWC タイマの動作............................................................................................................. 297
13.6.1
動作モードの選択..................................................................................................... 300
13.6.2
タイマとパルス幅測定の起動 / 停止とタイマクリア................................................ 302
13.6.3
タイマモード時の動作 ............................................................................................. 304
13.6.4
パルス幅測定モード時の動作................................................................................... 307
13.7 PWC タイマ使用上の注意 .................................................................................................. 313
第 14 章
16 ビット PPG タイマ ........................................................................... 315
14.1 16 ビット PPG タイマの概要 ............................................................................................. 316
14.2 16 ビット PPG タイマのブロックダイヤグラム ................................................................ 317
14.3 16 ビット PPG タイマの端子 ............................................................................................. 318
14.4 16 ビット PPG タイマのレジスタ...................................................................................... 320
14.4.1
PPG ダウンカウンタレジスタ (PDCR0 ∼ PDCR2) ................................................ 322
14.4.2
PPG 周期設定バッファレジスタ (PCSR0 ∼ PCSR2) ............................................. 323
14.4.3
PPG デューティ設定バッファレジスタ (PDUT0 ∼ PDUT2)................................... 324
14.4.4
PPG 状態制御レジスタ (PCNTL0 ∼ PCNTL2, PCNTH0 ∼ PCNTH2).................... 325
14.5 16 ビット PPG タイマの割込み ......................................................................................... 329
viii
14.6 16 ビット PPG タイマの動作説明...................................................................................... 331
14.7 16 ビット PPG タイマ使用上の注意 .................................................................................. 335
第 15 章
多機能タイマ.......................................................................................... 337
15.1 多機能タイマの概要 ........................................................................................................... 338
15.2 多機能タイマのブロックダイヤグラム............................................................................... 340
15.3 多機能タイマの端子 ........................................................................................................... 344
15.4 多機能タイマのレジスタ .................................................................................................... 347
15.4.1
コンペアクリアバッファレジスタ (CPCLRB) とコンペアクリアレジスタ (CPCLR)
................................................................................................................................. 351
タイマデータレジスタ (TCDT)................................................................................. 353
タイマ状態制御レジスタ (TCCSH, TCCSL) ............................................................ 354
アウトプットコンペアバッファレジスタ (OCCPB0 ∼ OCCPB5)/
アウトプットコンペアレジスタ (OCCP0 ∼ OCCP5).............................................. 360
15.4.5
コンペア制御レジスタ (OCS0 ∼ OCS5) ................................................................. 362
15.4.6
インプットキャプチャレジスタ (IPCP0 ∼ IPCP3).................................................. 367
15.4.7
インプットキャプチャ状態制御レジスタ (ICS23, PICS01) ..................................... 368
15.4.8
16 ビットタイマレジスタ (TMRR0 ∼ TMRR2) ....................................................... 375
15.4.9
16 ビットタイマ制御レジスタ (DTCR0 ∼ DTCR2)................................................. 376
15.4.10
波形制御レジスタ (SIGCR) ...................................................................................... 380
15.5 多機能タイマ割込み ........................................................................................................... 382
15.6 多機能タイマの動作 ........................................................................................................... 387
15.6.1
16 ビットフリーランタイマの動作 .......................................................................... 388
15.6.2
16 ビットアウトプットコンペアの動作 ................................................................... 395
15.6.3
16 ビットインプットキャプチャの動作 ................................................................... 401
15.6.4
波形ジェネレータの動作 .......................................................................................... 403
15.6.5
タイマモードの動作 ................................................................................................. 406
15.6.6
デッドタイムタイマモード時の動作 ........................................................................ 408
15.6.7
DTTI 端子制御の動作 ............................................................................................... 412
15.7 多機能タイマ使用上の注意................................................................................................. 414
15.4.2
15.4.3
15.4.4
第 16 章
16.1
16.2
16.3
16.4
遅延割込み発生モジュール .................................................................... 417
遅延割込み発生モジュールの概要...................................................................................... 418
遅延割込み発生モジュールのレジスタ............................................................................... 419
遅延割込み発生モジュールの動作説明............................................................................... 420
遅延割込み発生モジュールの使用上の注意 ....................................................................... 421
第 17 章
DTP/ 外部割込み .................................................................................... 423
17.1 DTP/ 外部割込みの概要...................................................................................................... 424
17.2 DTP/ 外部割込みのブロックダイヤグラム ......................................................................... 426
17.3 DTP/ 外部割込みの端子...................................................................................................... 428
17.4 DTP/ 外部割込み回路のレジスタ ....................................................................................... 430
17.4.1
DTP/ 外部割込み要因レジスタ (EIRR) ..................................................................... 431
17.4.2
DTP/ 外部割込み許可レジスタ (ENIR) ..................................................................... 432
17.4.3
要求レベル設定レジスタ (ELVR) ............................................................................. 434
17.5 DTP/ 外部割込みの動作説明............................................................................................... 436
17.5.1
外部割込み機能 ........................................................................................................ 439
17.5.2
DTP 機能 .................................................................................................................. 440
17.6 DTP/ 外部割込みの使用上の注意 ....................................................................................... 441
ix
第 18 章
8/10 ビット A/D コンバータ................................................................... 443
18.1 8/10 ビット A/D コンバータの概要 .................................................................................... 444
18.2 8/10 ビット A/D コンバータのブロックダイヤグラム........................................................ 446
18.3 8/10 ビット A/D コンバータの構成 .................................................................................... 449
18.3.1
A/D 制御ステータスレジスタ上位 (ADCS1) ............................................................ 451
18.3.2
A/D 制御ステータスレジスタ下位 (ADCS0) ............................................................ 455
18.3.3
A/D データレジスタ (ADCR0/ADCR1)..................................................................... 457
18.3.4
A/D セッティングレジスタ (ADSR0/ADSR1) .......................................................... 458
18.3.5
アナログ入力許可レジスタ (ADER0/ADER1) .......................................................... 463
18.4 8/10 ビット A/D コンバータの割込み................................................................................. 465
18.5 8/10 ビット A/D コンバータの動作説明 ............................................................................. 466
18.5.1
単発変換モード ........................................................................................................ 467
18.5.2
連続変換モード ........................................................................................................ 469
18.5.3
停止変換モード ........................................................................................................ 471
18.5.4
EI2OS 機能を使用した変換動作............................................................................... 473
18.5.5
A/D 変換データ保護機能 .......................................................................................... 474
18.6 8/10 ビット A/D コンバータ使用上の注意.......................................................................... 477
第 19 章
D/A コンバータ ...................................................................................... 479
19.1 D/A コンバータの概要 ........................................................................................................ 480
19.2 D/A コンバータのブロックダイヤグラム ........................................................................... 481
19.3 D/A コンバータの構成 ........................................................................................................ 482
19.4 D/A コンバータレジスタ .................................................................................................... 483
19.4.1
D/A コンバータレジスタ 1(DAT1)............................................................................ 484
19.4.2
D/A コンバータレジスタ 0(DAT0)............................................................................ 485
19.4.3
D/A 制御レジスタ 1(DACR1).................................................................................... 486
19.4.4
D/A 制御レジスタ 0(DACR0).................................................................................... 487
第 20 章
UART ..................................................................................................... 489
20.1 UART の概要 ...................................................................................................................... 490
20.2 UART のブロックダイヤグラム ......................................................................................... 492
20.3 UART の端子 ...................................................................................................................... 495
20.4 UART のレジスタ ............................................................................................................... 498
20.4.1
シリアル制御レジスタ (SCR0/SCR1) ...................................................................... 499
20.4.2
シリアルモードレジスタ (SMR0/SMR1).................................................................. 501
20.4.3
シリアルステータスレジスタ (SSR0/SSR1)............................................................ 503
20.4.4
シリアル入力データレジスタ (SIDR0/SIDR1), シリアル出力データレジスタ
(SODR0/SODR1) ..................................................................................................... 506
20.4.5
通信プリスケーラ制御レジスタ (CDCR) ................................................................. 508
20.5 UART の割込み................................................................................................................... 510
20.5.1
受信割込み要求の発生とフラグセットのタイミング............................................... 512
20.5.2
送信割込み要求の発生とフラグセットのタイミング............................................... 514
20.6 UART のボーレート ........................................................................................................... 516
20.6.1
専用ボーレートジェネレータによるボーレート ...................................................... 518
20.6.2
内部タイマ (16 ビットリロードタイマ ) によるボーレート..................................... 521
20.6.3
外部クロックによるボーレート ............................................................................... 523
20.7 UART の動作説明 ............................................................................................................... 524
20.7.1
非同期モード ( 動作モード 0, 1) での動作............................................................... 526
20.7.2
クロック同期モード ( 動作モード 2) での動作......................................................... 529
x
20.7.3
双方向通信機能 ( ノーマルモード ) .......................................................................... 531
20.7.4
マスタ / スレーブ型通信機能 ( マルチプロセッサモード )....................................... 533
20.8 UART 使用上の注意 ........................................................................................................... 536
第 21 章
ROM 修正機能........................................................................................ 537
21.1 ROM 修正機能の概要 ......................................................................................................... 538
21.2 ROM 修正機能のブロックダイヤグラム ............................................................................ 539
21.3 ROM 修正機能レジスタ...................................................................................................... 540
21.3.1
プログラムアドレス検出レジスタ (PADR0/PADR1) ............................................... 541
21.3.2
プログラムアドレス検出制御ステータスレジスタ (PACSR)................................... 542
21.4 ROM 修正機能の動作説明 .................................................................................................. 544
21.5 ROM 修正機能使用例 ......................................................................................................... 545
第 22 章
ROM ミラー機能選択モジュール........................................................... 549
22.1 ROM ミラー機能選択モジュールの概要 ............................................................................ 550
22.2 ROM ミラー機能選択レジスタ (ROMM) ............................................................................ 551
第 23 章
512K/1024K ビットフラッシュメモリ................................................... 553
23.1 512K/1024K ビットフラッシュメモリの概要..................................................................... 554
23.2 512K/1024K フラッシュメモリのレジスタとセクタ構成................................................... 556
23.3 フラッシュメモリ制御ステータスレジスタ (FMCS).......................................................... 558
23.4 フラッシュメモリ自動アルゴリズム起動方法.................................................................... 561
23.5 自動アルゴリズム実行状態の確認...................................................................................... 562
23.5.1
データポーリングフラグ (DQ7) ............................................................................... 564
23.5.2
トグルビットフラグ (DQ6) ...................................................................................... 566
23.5.3
タイミングリミット超過フラグ (DQ5) .................................................................... 567
23.5.4
セクタ消去タイマフラグ (DQ3) ............................................................................... 568
23.6 フラッシュメモリ書込み / 消去の詳細説明 ........................................................................ 569
23.6.1
フラッシュメモリを読出し / リセット状態にする ................................................... 570
23.6.2
フラッシュメモリへデータを書き込む .................................................................... 571
23.6.3
フラッシュメモリのデータを消去する ( チップ消去 ) ............................................. 573
23.6.4
フラッシュメモリの任意のデータを消去する ( セクタ消去 ) .................................. 574
23.6.5
フラッシュメモリのセクタ消去を一時停止する ...................................................... 576
23.6.6
フラッシュメモリのセクタ消去を再開する ............................................................. 577
23.7 フラッシュセキュリティの特長 ......................................................................................... 578
付録
付録 A
付録 B
B.1
B.2
B.3
B.4
B.5
付録 C
C.1
C.2
C.3
C.4
............................................................................................................... 579
I/O マップ ...................................................................................................................... 580
シリアル書込み例.......................................................................................................... 587
シリアルオンボード書込み ( 富士通標準 ) の基本構成 ............................................... 588
シリアル書込み接続例 ( ユーザ電源 ) ......................................................................... 591
シリアル書込み接続例 ( ライタ電源 ) ......................................................................... 593
フラッシュマイコンプログラマとの最小限の接続例 ( ユーザ電源 ) .......................... 595
フラッシュマイコンプログラマとの最小限の接続例 ( ライタ電源 ) .......................... 597
命令 ............................................................................................................................... 599
命令の種類 .................................................................................................................. 600
アドレッシング ........................................................................................................... 601
直接アドレッシング.................................................................................................... 603
間接アドレッシング.................................................................................................... 610
xi
C.5
C.6
C.7
C.8
C.9
索引
実行サイクル数 ........................................................................................................... 617
実効アドレスフィールド ............................................................................................ 619
命令一覧表の読み方.................................................................................................... 621
F2MC-16LX 命令一覧表 .............................................................................................. 624
命令マップ .................................................................................................................. 638
............................................................................................................... 661
xii
本版での主な変更内容
ページ
変更内容 ( 詳細は本文を参照してください。)
型格を追加 (MB90F828B)
「第 6 章 クロックスーパバイザ」を追加
パッケージを変更
(FPT-80P-M05 → FPT-80P-M21)
(FPT-80P-M11 → FPT-80P-M22)
―
―
7
第 1 章 概要
1.3 MB90820B シリーズ
のブロックダイヤグラム
図 1.3-1 MB90820B シリーズの全体ブロックダイヤグラムを変更
62
第 3 章 リセット
3.1 リセットの概要
表 3.1-1 リセット要因 に クロックスーパバイザリセットを追加
63
■リセット要因に ●クロックスーパバイザリセットを追加
64
第 3 章 リセット
3.2 リセット要因と
発振安定待ち時間
表 3.2-1 リセット要因と発振安定待ち時間にクロックスーパバイザ
リセットを追加
67
第 3 章 リセット
3.4 リセット動作
図 3.4-1 リセット動作フローに クロックスーパバイザリセットを追加
69
第 3 章 リセット
3.5 リセット要因ビット
図 3.5-1 リセット要因ビットのブロックダイヤグラムを変更
70
表 3.5-1 リセット要因フラグビットとリセット要因の対応 に クロック
スーパバイザリセットを追加
75
第 4 章 クロック
4.1 クロック
図 4.1-1 クロック供給マップ を変更
76
第 4 章 クロック
4.2 クロック生成部の
ブロックダイヤグラム
・クロックセレクタ → ・動作クロックセレクタ に変更
図 4.2-1 クロック生成部のブロックダイヤグラム を変更
77
第 4 章 クロック
4.2 クロック生成部のブ
ロックダイヤグラム
●クロックセレクタ → ●動作クロックセレクタ に変更
102
第 6 章 低消費電力モード
6.2 低消費電力制御回路
のブロックダイヤグラム
図 6.2-1 低消費電力制御回路のブロックダイヤグラム を変更
544
第 21 章 ROM 修正機能
21.4 ROM 修正機能の
動作説明
■ ROM 修正機能の動作説明に<注意事項>を追加
551
第 22 章 ROM ミラー機能
選択モジュール
22.2 ROM ミラー機能選
択レジスタ (ROMM)
■ ROM ミラー機能選択レジスタ (ROMM) のアドレス 1, アドレス 2 の
表を変更
xiii
ページ
584
599 ∼
659
付録
付録 A I/O マップ
付録
付録 C 命令
変更内容 ( 詳細は本文を参照してください。)
表 A-1 I/O マップ (5/7) のアドレス 00008AH を変更
「付録 C 命令」全体を変更
変更箇所は , 本文中のページ左側の│によって示しています。
xiv
第1章
概要
MB90820B シリーズの特長や基本的な仕様につい
て説明します。
1.1 MB90820B シリーズの特長
1.2 MB90820B シリーズの品種構成
1.3 MB90820B シリーズのブロックダイヤグラム
1.4 端子配列図
1.5 外形寸法図
1.6 端子機能説明
1.7 入出力回路形式
1.8 デバイス取扱い上の注意
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1
第 1 章 概要
1.1
1.1
MB90820B シリーズ
MB90820B シリーズの特長
MB90820B シリーズは , 高速リアルタイム処理を必要とするアプリケーション用に
設計された 16 ビット汎用マイクロコントローラであり , さまざまな工業用機械や
モータ ( 交流インダクションモータやブラシレス直流モータ ) の制御に適した製品で
す。このマイクロコントローラは , 交流 / 直流モータ制御用の多機能タイマと , さま
ざまな型の波形を生成できる直流モータ制御用のマルチパルスジェネレータから構
成されています。
命令セットは , コントローラのアプリケーションに対して最適化されるように設計
されており , かつ F2MC-16LX ファミリの AT アーキテクチャを継承していることに
より , 広範囲にわたる制御作業を効率的かつ高速で処理することを可能とします。
■ MB90820B シリーズの特長
● クロック
• 組込み PLL クロック逓倍回路
• 動作クロック (PLL クロック ) としては , 原発振の 2 分周かあるいは原発振の 1 から
4 または 6 逓倍した周波数 ( 原発振が 4MHz の場合は 4MHz から 16MHz または 24MHz)
から選択できます。
• 最小命令実行時間は42ns(原発振が4MHzの場合は, PLLクロックが6逓倍, Vccが 5.0V)
● 16M バイトの CPU アドレス空間
•
24 ビットの内部アドレス
● アプリケーションに対して最適化された命令セット
• 豊富なデータタイプ ( ビット , バイト , ワード , ロングワード )
• 豊富なアドレス指定モード (23 種類 )
• 高いコード効率
• 32 ビットアキュムレータにより実現される高精度演算
● 高級言語 (C) とマルチタスク処理用に設計された命令セット
• システムスタックポインタを採用
• 高度なポインタ間接命令
• バレルシフト命令
● プログラムパッチ機能 (2 アドレスポインタ )
● 向上した実行速度
4 バイト命令キュー
● 強力な割込み機能
• 優先順位を設定可能 : 8 レベル
• 32 の強力な割込み要因
2
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MB90820B シリーズ
第 1 章 概要
1.1
● CPU 動作に依存しない自動データ転送機能
• 拡張インテリジェント I/O サービス機能 (EI2OS)
• 最大 16 チャネル
●低消費電力モード ( スタンバイモード )
• スリープモード (CPU 動作クロックが停止しているモード )
• タイムベースタイマモード ( 発振とタイムベースタイマ以外が停止しているモード )
• ストップモード ( 発振が停止しているモード )
• CPU 間欠動作モード
● パッケージ
• LQFP-80 (FPT-80P-M21: 0.50mm ピッチ )
• LQFP-80 (FPT-80P-M22: 0.65mm ピッチ )
• QFP-80 (FPT-80P-M06: 0.80mm ピッチ )
● プロセス
CMOS
■ リソース
● I/O ポート
最大 66 ポート
● 18 ビットタイムベースカウンタ / ウォッチドッグタイマ :1 チャネル
● ウォッチドッグタイマ :1 チャネル
● PWC: 2 チャネル
● 16 ビットリロードタイマ : 2 チャネル
● 16 ビット PPG タイマ : 3 チャネル
● 多機能タイマ ( 交流 / 直流モータ制御用 ): 1 チャネル
• 16 ビットフリーランタイマ ( アップモードまたはアップ / ダウンモードの選択が可能
であり , バッファ付き ): 1 チャネル
• 16 ビットアウトプットコンペア ( バッファ付き ): 6 チャネル
• 16 ビットインプットキャプチャ : 4 チャネル
• 16 ビット PPG タイマ : 1 チャネル
• 波形ジェネレータ (16 ビットタイマ :3 チャネル , 3 位相波形またはデッドタイム )
● UART: 2 チャネル
• 全二重の二重バッファ (8 ビット長 ) を搭載
• クロック非同期転送またはクロック同期転送(スタートビットとストップビットを使
用 ) を選択的に使用可能
● DTP/ 外部割込み回路 : 8 チャネル
拡張インテリジェント I/O サービス (EI2OS) の起動 , および外部入力をトリガとする外
部割込み生成モジュール
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3
第 1 章 概要
1.1
MB90820B シリーズ
● 遅延割込み生成モジュール
タスク切換え割込み要求を生成
● 8/10 ビット A/D コンバータ :16 チャネル
8/10 ビット分解能選択可能
● 8 ビット D/A コンバータ :2 チャネル
● クロックスーパバイザ
4
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第 1 章 概要
1.2
MB90820B シリーズ
MB90820B シリーズの品種構成
1.2
MB90820B シリーズの品種は 3 種類あります。表 1.2-1 に品種構成に共通機能を示
します。
■ MB90820B シリーズの品種構成
表 1.2-1 MB90820B シリーズの品種構成 (1 / 2)
品種名
MB90V820B
MB90F822B
MB90F823B
MB90F828B
MB90822B
MB90823B
項目
分類
開発 / 評価
用製品
ROM 容量
―
RAM 容量
16K バイト
量産製品 ( フラッシュセキュリティ付き
フラッシュ ROM)
64K バイト
128K バイト
4K バイト
量産製品 ( マスク ROM)
64K バイト
8K バイト
128K バイト
4K バイト
CPU 機能
命令数
最小実行時間
アドレス指定モード
データビット長
最大メモリ空間
: 351
: 42ns/4MHz (PLL: 4MHz × 6)
: 23
: 1, 8, 16 ビット
: 16M バイト
I/O ポート
I/O ポート (CMOS)
: 66
PWC
パルス幅カウンタタイマ
: 2 チャネル
タイマ機能 (3 種類の内部クロックからカウンタタイマを選択可能 )
各種パルス幅計測機能 ("H" パルス幅 , "L" パルス幅 , ↑↓ 周期 , ↓↑ 周期 , ↑↑ 周期 , ↓↓ 周期 )
UART
UART
: 2 チャネル
全二重の二重バッファ (8 ビット ) を搭載
クロック非同期転送またはクロック同期転送 ( スタートビットとストップビット使用 ) を
選択的に使用可能
転送は 1 対 1( 双方向通信 ) または 1 対 n( マスタスレーブ通信 )
16 ビット
リロードタイマ
リロードタイマ
: 2 チャネル
リロードモード , シングルショットモードまたはイベントカウントモードを選択可能
16 ビット PPG
タイマ
PPG タイマ
: 3 チャネル
PWM モードまたはシングルショットモードを選択可能
多機能タイマと一緒に動作することが可能。または単独での動作も可能。
多機能タイマ
( 交流 / 直流モー
タ制御用 )
16 ビットフリーランタイマ
( アップモードまたはアップ / ダウンモード選択可能。バッファ付き )
: 1 チャネル
16 ビットアウトプットコンペア: 6 チャネル
16 ビットインプットキャプチャ: 4 チャネル
16 ビット PPG タイマ: 1 チャネル
波形ジェネレータ (16 ビットタイマ : 3 チャネル , 3 位相波形またはデッドタイム )
8/10 ビット A/D
コンバータ
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8/10 ビット分解能 (16 チャネル )
変換時間
: 最小 3µs(24 MHz 内部クロック , サンプル時間も含む )
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5
第 1 章 概要
1.2
MB90820B シリーズ
表 1.2-1 MB90820B シリーズの品種構成 (2 / 2)
品種名
MB90V820B
MB90F822B
MB90F823B
MB90F828B
MB90822B
MB90823B
項目
クロック
スーパバイザ
なし
あり
8 ビット D/A
コンバータ
8 ビット分解能 (2 チャネル )
DTP/ 外部割込み
独立した 8 チャネル
選択可能な要因 :↑, ↓, "L" レベルまたは "H" レベル
低消費電力
停止モード , スリープモード , CPU 間欠動作モード
パッケージ
動作電源電圧
PGA299
4.5V ∼ 5.5V
*1
LQFP-80 (FPT-80P-M21: 0.50mm ピッチ )
LQFP-80(FPT-80P-M22: 0.65mm ピッチ )
QFP-80(FPT-80P-M06: 0.80mm ピッチ )
3.5V ∼ 5.5V: A/D コンバータおよび D/A コンバータを使用していないときの
通常動作
4.0V ∼ 5.5V: D/A コンバータを使用していないときの通常動作
4.5V ∼ 5.5V: 通常動作
CMOS
プロセス
エミュレータ
専用電源 *2
なし
あり
―
*1: MB90V820B に対する保証は , 動作温度 0 ℃∼ +25 ℃にのみ適用されます。
*2: エミュレータ (MB2147-01) をご使用いただく際のジャンパスイッチ (TOOL, VCC) の設定です。詳細につきま
しては , MB2147-01 または MB2147-20 ハードウェアマニュアル (「3.3 エミュレータ専用電源切換え」) を参照
してください。
6
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第 1 章 概要
1.3
MB90820B シリーズ
MB90820B シリーズのブロックダイヤグラム
1.3
MB90820B シリーズの全体ブロックダイヤグラムを図 1.3-1 に示します。
■ MB90820B シリーズのブロックダイヤグラム
図 1.3-1 MB90820B シリーズの全体ブロックダイヤグラム
CR 発振回路 *2
X0
クロック
制御・監視回路 *2
X1
CPU
F2MC-16LX コア
タイムベースタイマ
リセット回路
( ウオッチドッグタイマ )
RSTX
その他の端子
Vss x 2, Vcc x 2, MD2 to MD0, C
遅延割込みジェネレータ
7
割込みコントローラ
P37/PPG0
16 ビット PPG
P51/INT7
(ch.0)
6
P45/SIN0
P44/SOT0
P43/SCK0
P72/SIN1/AN10
P73/SOT1/AN11
P74/SCK1/AN12
P40/PPG1
P50/PPG2
8
DTP/ 外部割込み
4
4
P76/IN0/AN14
P77/IN1/AN15
P80/IN2
P81/IN3
(ch.0 ∼ ch.3)
UART0
16 ビットフリーラン
タイマ
P75/FRCK/
AN13
UART1
P82/RTO0(U)*1
P83/RTO1(X)*1
P84/RTO2(V)*1
P85/RTO3(Y)*1
P86/RTO4(W)*1
P87/RTO5(Z)*1
16- ビット出力
コンペア
16 ビット PPG
(ch.1)
16 ビット PPG
(ch.2)
P46/PWI1
P47/PWO1
16 ビット入力
キャプチャ
PWC
(ch.1)
P42/TO0
P41/TIN0
16 ビットリロード
タイマ 0
P21/TO1
P20/TIN1
16 ビットリロード
タイマ 1
F2MC-16LX バス
P16/INT6 ∼
P11/INT1
P30 ∼ P36
多機能タイマ
(ch.0 ∼ ch.5)
波形ジェネレータ
P17
P06/PWI0*1
P07/PWO0*1
PWC
(ch.0)
6
CMOS I/O ポート 0, 1, 3, 7, 8
CMOS I/O ポート 6
A/D コンバータ
(8/10 ビット )
CMOS I/O ポート 1, 2, 4, 5, 7
RAM
16
P00 ∼ P05*1
P60/AN0
P61/AN1
P62/AN2
P63/AN3
P64/AN4
P65/AN5
P66/AN6
P67/AN7
AVR
AVCC
AVSS
ROM
8 ビット D/A コンバータ
ROM 補正
ROM ミラーリング
P10/INT0/DTTI
P70/DA0/AN8
P71/DA1/AN9
CMOS I/O ポート 7
( 注意事項 ) P00 ∼ P07, P10 ∼ P17, P20 ∼ P27 および P30 ∼ P37: 入力プルアップ抵抗として使用できる抵抗を内蔵し
ています。
*1: 大電流端子
*2:MB90F828B
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7
第 1 章 概要
1.4
1.4
MB90820B シリーズ
端子配列図
MB90820B シリーズの端子配列図を , 図 1.4-1, 図 1.4-2 に示します。
■ FPT-80P-M06 端子配列図
図 1.4-1 FPT-80P-M06 端子配列図
P76/IN0/AN14
P77/IN1/AN15
P80/IN2
P81/IN3
P82/RTO0(U)*
P83/RTO1(X)*
P84/RTO2(V)*
P85/RTO3(Y)*
P86/RTO4(W)*
P87/RTO5(Z)*
P74/SCK1/AN12
P75/FRCK/AN13
P73/SOT1/AN11
P72/SIN1/AN10
P71/DA1/AN9
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
P70/DA0/AN8
(TOP VIEW)
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
C
Vss
Vcc
P00*
P01*
P02*
P03*
P04*
P05*
P06/PWI0*
P07/PWO0*
P10/INT0/DTTI
P11/INT1
P12/INT2
P13/INT3
P14/INT4
P15/INT5
P16/INT6
P17
P20/TIN1
P21/TO1
P22
Vcc
P23
MD0
MD1
MD2
P40/PPG1
P37/PPG0
P36
P35
P34
P33
P32
P31
P30
P27
P26
P25
P24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
AVR
AVcc
AVss
P67/AN7
P66/AN6
P65/AN5
P64/AN4
P63/AN3
P62/AN2
P61/AN1
P60/AN0
P51/INT7
P50/PPG2
P47/PWO1
P46/PWI1
P45/SIN0
P44/SOT0
P43/SCK0
RST
P42/TO0
P41/TIN0
Vss
X0
X1
(FPT-80P-M06)
*: 大電流端子
8
FUJITSU MICROELECTRONICS LIMITED
CM44-10147-2
第 1 章 概要
1.4
MB90820B シリーズ
■ FPT-80P-M21/FPT-80P-M22 端子配列図
図 1.4-2 FPT-80P-M21/FPT-80P-M22 端子配列図
C
Vss
P86/RTO4(W)**
P87/RTO5(Z)
P76/IN0/AN14
P77/IN1/AN15
P80/IN2
P81/IN3
P82/RTO0(U)*
P83/RTO1(X)*
P84/RTO2(V)*
P85/RTO3(Y)*
P75/FRCK/AN13
P73/SOT1/AN11
P74/SCK1/AN12
P72/SIN1/AN10
P71/DA1/AN9
P70/DA0/AN8
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
AVcc
AVR
(TOP VIEW)
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
Vcc
P00*
P01*
P02*
P03*
P04*
P05*
P06/PWI0*
P07/PWO0*
P10/INT0/DTTI
P11/INT1
P12/INT2
P13/INT3
P14/INT4
P15/INT5
P16/INT6
P17
P20/TIN1
P21/TO1
P22
X0
X1
MD0
MD1
MD2
P40/PPG1
P37/PPG0
P36
P35
P34
P33
P32
P31
P30
P27
P26
P25
P24
P23
Vcc
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
AVss
P67/AN7
P66/AN6
P65/AN5
P64/AN4
P63/AN3
P62/AN2
P61/AN1
P60/AN0
P51/INT7
P50/PPG2
P47/PWO1
P46/PWI1
P45/SIN0
P44/SOT0
P43/SCK0
RST
P42/TO0
P41/TIN0
Vss
(FPT-80P-M21)
(FPT-80P-M22)
*: 大電流端子
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9
第 1 章 概要
1.5
MB90820B シリーズ
外形寸法図
1.5
MB90820B シリーズには , 3 種類のパッケージが用意されています。
図 1.5-1 ∼図 1.5-3 に外形寸法を示します。
■ FPT-80P-M21 の外形寸法図
図 1.5-1 FPT-80P-M21 の外形寸法図
プラスチック・LQFP, 80 ピン
(FPT-80P-M21)
プラスチック・LQFP, 80 ピン
(FPT-80P-M21)
リードピッチ
0.50 mm
パッケージ幅×
パッケージ長さ
12.0 mm × 12.0 mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
1.70 mm Max
質量
0.47 g
コード(参考)
P-LFQFP80-12×12-0.50
注 1)* 印寸法はレジン残りを含まず。
注 2)端子幅および端子厚さはメッキ厚を含む。
注 3)端子幅はタイバ切断残りを含まず。
14.00±0.20(.551±.008)SQ
* 12.00±0.10(.472±.004)SQ
60
0.145±0.055
(.006±.002)
41
61
40
0.08(.003)
Details of "A" part
+0.20
1.50 –0.10
+.008
.059 –.004
INDEX
0˚~8˚
80
(Mounting height)
0.10±0.05
(.004±.002)
(Stand off)
21
"A"
LEAD No.
1
20
0.50(.020)
0.20±0.05
(.008±.002)
0.08(.003)
0.50±0.20
(.020±.008)
0.60±0.15
(.024±.006)
0.25(.010)
M
©2006-2008
FUJITSU MICROELECTRONICS LIMITED F80035S-c-2-3
C
2006 FUJITSU LIMITED F80035S-c-2-2
単位:mm (inches)
注意:括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
10
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第 1 章 概要
1.5
MB90820B シリーズ
■ FPT-80P-M06 の外形寸法図
図 1.5-2 FPT-80P-M06 の外形寸法図
プラスチック・QFP, 80 ピン
リードピッチ
0.80mm
パッケージ幅×
パッケージ長さ
14.00 × 20.00mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
3.35mm MAX
コード(参考)
P-QFP80-14×20-0.80
(FPT-80P-M06)
プラスチック・QFP, 80 ピン
(FPT-80P-M06)
注 1)* 印寸法はレジン残りを含まず。
注 2)端子幅および端子厚さはメッキ厚を含む。
注 3)端子幅はタイバ切断残りを含まず。
23.90±0.40(.941±.016)
* 20.00±0.20(.787±.008)
64
41
40
65
0.10(.004)
17.90±0.40
(.705±.016)
* 14.00±0.20
(.551±.008)
INDEX
Details of "A" part
25
80
0.25(.010)
+0.30
3.05 –0.20
+.012
.120 –.008
(Mounting height)
1
24
0.80(.031)
0.37±0.05
(.015±.002)
0.16(.006)
0~8°
M
0.17±0.06
(.007±.002)
0.80±0.20
(.031±.008)
0.88±0.15
(.035±.006)
"A"
C
2002-2008 FUJITSU MICROELECTRONICS LIMITED F80010S-c-6-6
+0.10
0.30 –0.25
+.004
.012 –.010
(Stand off)
単位:mm (inches)
注意:括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
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第 1 章 概要
1.5
MB90820B シリーズ
■ FPT-80P-M22 の外形寸法図
図 1.5-3 FPT-80P-M22 の外形寸法図
プラスチック・LQFP, 80 ピン
(FPT-80P-M22)
プラスチック・LQFP, 80 ピン
(FPT-80P-M22)
リードピッチ
0.65 mm
パッケージ幅×
パッケージ長さ
14.00 mm × 14.00 mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
1.70 mm Max
質量
0.62 g
コード(参考)
P-LFQFP80-14×14-0.65
注 1)* 印寸法はレジン残りを含まず。
注 2)端子幅および端子厚さはメッキ厚を含む。
注 3)端子幅はタイバ切断残りを含まず。
16.00±0.20(.630±.008)SQ
* 14.00±0.10(.551±.004)SQ
60
0.145±0.055
(.006±.002)
41
40
61
0.10(.004)
Details of "A" part
+0.20
+.008
1.50 –0.10 .059 –.004
(Mounting height)
0.25(.010)
INDEX
0~8˚
21
80
1
"A"
20
0.65(.026)
0.32±0.05
(.013±.002)
0.13(.005)
0.50±0.20
(.020±.008)
0.60±0.15
(.024±.006)
0.10±0.10
(.004±.004)
(Stand off)
M
©2007-2008
FUJITSU MICROELECTRONICS LIMITED F80036S-c-1-2
C
2007 FUJITSU LIMITED F80036S-c-1-1
単位:mm (inches)
注意:括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
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第 1 章 概要
1.6
MB90820B シリーズ
端子機能説明
1.6
表 1.6-1 に入出力端子と端子ごとの機能を示します。また表 1.7-1 に入出力回路形式
を示します。
表 1.6-1 の " 入出力回路形式 " 欄にある文字は表 1.7-1 の " 分類 " にある文字を参照
しています。
■ I/O 端子と端子機能
表 1.6-1 端子機能 (1 / 4)
端子番号
端子名
入出力
リセット時の
回路
端子状態
*3
形式
LQFP*1
QFP*2
21, 22
23, 24
X0, X1
A
17
19
RST
B
59 ∼ 54
61 ∼ 56
P00 ∼ P05
C
53
55
発振中
汎用入出力ポート
汎用入出力ポート
C
PWI0
PWC 0 信号入力端子
P07
54
汎用入出力ポート
C
PWO0
PWC 0 信号出力端子
P10
汎用入出力ポート
割込み要求入力 ch.0 として使用可能です。スタンバ
イモード時に EN0 に "1" を設定した場合入力が有効
になります。
INT0
51
発振入力端子
リセット入力 外部リセット入力端子
P06
52
機能
53
D
DTTI
ポート入力
P11 ∼ P16
RTO0 ∼ RTO5 端子使用時のレベル固定入力端子で
す。波形ジェネレータで入力ビットを有効にすると ,
この機能は有効になります。
汎用入出力ポート
50 ∼ 45
52 ∼ 47
INT1 ∼
INT6
D
割込み要求入力 ch.1 ∼ ch.6 として使用可能です。ス
タンバイモード時に EN1 ∼ EN6 に "1" を設定した場
合入力が有効になります。
44
46
P17
D
汎用入出力ポート
43
45
P20
D
TIN1
リロードタイマ 1 用の外部クロック入力端子
P21
42
汎用入出力ポート
44
D
TO1
汎用入出力ポート
リロードタイマ 1 用のイベント出力端子
41, 39 ∼ 35
43, 41 ∼ 37
P22 ∼ P27
D
汎用入出力ポート
34 ∼ 28
36 ∼ 30
P30 ∼ P36
E
汎用入出力ポート
CM44-10147-2
FUJITSU MICROELECTRONICS LIMITED
13
第 1 章 概要
1.6
MB90820B シリーズ
表 1.6-1 端子機能 (2 / 4)
端子番号
LQFP*1
QFP*2
端子名
入出力
リセット時の
回路
端子状態
*3
形式
P37
27
汎用入出力ポート
29
E
PPG ch.0 用の出力端子。PPG ch.0 が出力を有効にした
場合 , この機能は有効になります。
PPG0
P40
26
汎用入出力ポート
28
F
PPG ch.1 用の出力端子。PPG ch.1 が出力を有効にした
場合 , この機能は有効になります。
PPG1
P41
19
21
汎用入出力ポート
F
TIN0
リロードタイマ 0 用の外部クロック入力端子。
P42
18
16
20
汎用入出力ポート
F
TO0
リロードタイマ 0 用のイベント出力端子。
P43
汎用入出力ポート
18
ch.0 用のシリアルクロック入出力端子。UART0 がク
ロック出力を有効にした場合この機能は有効になりま
す。
F
SCK0
P44
15
汎用入出力ポート
17
F
SOT0
P45
14
16
G
P46
15
F
PWI1
14
F
PWO1
13
F
P51
12
F
PPG ch.2 用の出力端子。PPG ch.2 が出力を有効にする
と場合 , この機能は有効になります。
H
11 ∼ 4
AN0 ∼ AN7
割込み要求入力 ch.7 として使用できます。スタンバ
イモード時に EN7 に "1" を設定した場合 , 入力が有効
になります。
汎用入出力ポート
P60 ∼ P67
14
汎用入出力ポート
汎用入出力ポート
INT7
9∼2
汎用入出力ポート
汎用入出力ポート
PPG2
10
ch.0 用のシリアルデータ入力端子。UART0 が入力動
作中は , シリアルデータ以外は入力しないでくださ
い。CMOS 入力はユーザプログラムで選択可能です。
PWC 1 信号出力端子
P50
11
ch.0 用のシリアルデータ出力端子。UART0 がデータ
出力を有効にすると , この機能は有効になります。
PWC 1 信号入力端子
P47
12
ポート入力
汎用入出力ポート
SIN0
13
機能
アナログ入力 A/D コンバータアナログ入力端子。アナログ入力
(ADER0) を有効にすると , この機能は有効になりま
す。
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CM44-10147-2
第 1 章 概要
1.6
MB90820B シリーズ
表 1.6-1 端子機能 (3 / 4)
端子番号
LQFP*1
QFP*2
端子名
入出力
リセット時の
回路
端子状態
*3
形式
P70, P71
汎用入出力ポート
DA0, DA1
78, 77
80, 79
I
P72
汎用入出力ポート
SIN1
UART1 用のシリアルデータ入力端子。UART1 入力動
作中は , シリアルデータ以外は入力しないでくださ
い。CMOS 入力はユーザプログラムで選択可能です。
78
J
A/D コンバータアナログ入力端子。アナログ入力
(ADER1) を有効にすると , この端子は有効になりま
す。
AN10
P73
汎用入出力ポート
SOT1
75
77
K
P74
汎用入出力ポート
SCK1
76
K
P75
汎用入出力ポート
FRCK
フリーランタイマ用の外部クロック入力端子。
75
K
AN13
72, 71
A/D コンバータアナログ入力端子。アナログ入力
(ADER1) を有効にすると , この端子は有効になりま
す。
P76, P77
汎用入出力ポート
IN0, IN1
インプットキャプチャチャネル 0, 1 のトリガ入力端
子。インプットキャプチャチャネル 0, 1 が入力動作に
使用された場合 , インプットキャプチャ以外には使用
しないでください。
74, 73
K
AN14, AN15
CM44-10147-2
UART1 用のシリアルクロック入出力端子。UART1 が
クロック出力を有効にすると , この機能は有効になり
アナログ入力 ます。
A/D コンバータアナログ入力端子。アナログ入力
(ADER1) を有効にすると , この端子は有効になりま
す。
AN12
73
UART1 用のシリアルデータ出力端子。UART1 がデー
タ出力を有効にすると , この機能は有効になります。
A/D コンバータアナログ入力端子。アナログ入力
(ADER1) を有効にすると , この機能は有効になりま
す。
AN11
74
アナログ入力
D/A コンバータアナログ出力端子。D/A コンバータを
有効にすると , この端子は有効になります。
A/D コンバータアナログ入力端子。アナログ入力
(ADER1) を有効にすると , この機能は有効になりま
す。
AN8, AN9
76
機能
A/D コンバータアナログ入力端子。アナログ入力
(ADER1) を有効にすると , この機能は有効になりま
す。
FUJITSU MICROELECTRONICS LIMITED
15
第 1 章 概要
1.6
MB90820B シリーズ
表 1.6-1 端子機能 (4 / 4)
端子番号
LQFP*1
QFP*2
端子名
入出力
リセット時の
回路
端子状態
*3
形式
P80, P81
70, 69
72, 71
機能
汎用入出力ポート
F
IN2, IN3
ポート入力
P82 ∼ P87
インプットキャプチャ ch.2, ch.3 のトリガ入力端子。
インプットキャプチャ ch.2, ch.3 が入力動作に使用さ
れた場合 , インプットキャプチャ以外には使用しない
でください。
汎用入出力ポート
波形ジェネレータ出力端子。これらの端子は , 波形
ジェネレータに指定した波形を出力します。波形ジェ
ネレータ出力を有効にすると生成されます。
68 ∼ 63
70 ∼ 65
RTO0 ∼
RTO5
L
23
25
MD0
M
動作モードの指定用入力端子。この端子を Vcc また
は Vss に直結してください。
アナログ回路用の Vcc 電源入力端子。
動作モードの指定用入力端子。この端子を Vcc また
は Vss に直結してください。
モード入力
24, 25
26, 27
MD1, MD2
N
80
2
AVCC
−
79
1
AVR
−
1
3
AVss
−
20, 61
22, 63
Vss
−
電源入力
A/D コンバータ用の Vref+ 入力端子。電圧は AVcc を
超えてはいけません。Vref- は AVss 固定です。
アナログ回路用の Vss 電源入力端子。
電源入力端子 (0 V)。
電源入力
40, 60
42, 62
Vcc
−
62
64
C
−
電源入力端子 (5 V)。
−
電源安定化のための容量端子です。約 0.1 µF セラ
ミックキャパシタに接続してください。
*1: FPT-80P-M21, FPT-80P-M22
*2: FPT-80P-M06
*3: 入出力回路形式については , 「1.7 入出力回路形式」を参照してください。
16
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CM44-10147-2
第 1 章 概要
1.7
MB90820B シリーズ
1.7
入出力回路形式
MB90820B シリーズの各端子の入出力回路形式を示します。
■ 入出力回路形式
表 1.7-1 に MB90820B シリーズの各端子の入出力回路形式を示します。
表 1.7-1 入出力回路形式 (1 / 4)
分類
A
回路
備考
X1
デジタル
出力
N-ch P-ch
P-ch
X0
メインクロック
( メインクロック水晶発振器 )
• 発振帰還抵抗 約 1MΩ
N-ch
スタンバイモード制御
B
R
•
•
ヒステリシス入力
プルアップ抵抗 約 50kΩ
•
•
•
CMOS 出力
ヒステリシス入力
選択可能プルアップ抵抗 約 50kΩ
ヒステリシス入力
C
R
P-ch
プルアップ制御
P-ch
デジタル出力
• IOL=12mA
デジタル出力
N-ch
ヒステリシス入力
スタンバイモード制御
D
R
P-ch
•
•
•
プルアップ制御
P-ch
N-ch
デジタル出力
CMOS 出力
ヒステリシス入力
選択可能プルアップ抵抗 約 50kΩ
• IOL=4mA
デジタル出力
ヒステリシス入力
スタンバイモード制御
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17
第 1 章 概要
1.7
MB90820B シリーズ
表 1.7-1 入出力回路形式 (2 / 4)
分類
回路
備考
E
R
P-ch
•
•
•
プルアップ制御
P-ch
N-ch
デジタル出力
CMOS 出力
CMOS 入力
選択可能プルアップ抵抗 約 50kΩ
• IOL=4mA
デジタル出力
CMOS 入力
スタンバイモード制御
F
P-ch
N-ch
デジタル出力
•
•
CMOS 出力
ヒステリシス入力
• IOL=4mA
デジタル出力
ヒステリシス入力
スタンバイモード制御
G
P-ch
N-ch
デジタル出力
デジタル出力
•
•
•
CMOS 出力
ヒステリシス入力
CMOS 入力 (UART0 データ入力端子
に選択可能 )
•
IOL=4mA
•
CMOS 出力
•
•
•
CMOS 入力
アナログ入力
IOL=4mA
ヒステリシス入力
CMOS 入力
スタンバイモード制御
H
P-ch
N-ch
デジタル出力
デジタル出力
CMOS 入力
アナログ入力制御
アナログ入力
18
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CM44-10147-2
第 1 章 概要
1.7
MB90820B シリーズ
表 1.7-1 入出力回路形式 (3 / 4)
分類
回路
備考
I
P-ch
N-ch
デジタル出力
デジタル出力
•
CMOS 出力
•
•
•
•
ヒステリシス入力
アナログ出力
アナログ入力
IOL=4mA
•
CMOS 出力
ヒステリシス入力
アナログ入出力制御
アナログ出力
アナログ入力
J
P-ch
N-ch
デジタル出力
デジタル出力
• ヒステリシス入力
• CMOS 入力 (UART1 データ入力端
子に選択可能 )
• IOL=4mA
ヒステリシス入力
CMOS 入力
アナログ入力制御
アナログ入力
K
•
P-ch
N-ch
デジタル出力
デジタル出力
CMOS 出力
• ヒステリシス入力
• アナログ入力
• IOL=4mA
ヒステリシス入力
アナログ入力制御
アナログ入力
L
•
P-ch
N-ch
デジタル出力
CMOS 出力
• ヒステリシス入力
• IOL=12mA
デジタル出力
ヒステリシス入力
スタンバイモード制御
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19
第 1 章 概要
1.7
MB90820B シリーズ
表 1.7-1 入出力回路形式 (4 / 4)
分類
回路
備考
M
マスク ROM/ 評価用製品
• ヒステリシス入力
ヒステリシス入力
•
選択可能プルアップ抵抗 約 50kΩ
フラッシュ製品
• CMOS 入力
• プルダウン抵抗なし
N
マスク ROM/ 評価用製品
• ヒステリシス入力
ヒステリシス入力
20
フラッシュ製品
• CMOS 入力
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MB90820B シリーズ
1.8
第 1 章 概要
1.8
デバイス取扱い上の注意
デバイスを取扱う際は , 下記項目について特に注意してください。
• ラッチアップの防止のために
• 供給電圧の安定化
• 電源投入の注意
• 未使用端子の処理
• A/D コンバータ , D/A コンバータの未使用端子の接続について
• 外部クロック使用時の注意
• 電源端子について (Vcc/Vss)
• A/D コンバータ , D/A コンバータのアナログ電源投入順序
• 初期化
• スタンバイ状態からの復帰
■ デバイスの取り扱いについて
● ラッチアップの防止のために
CMOS IC では , 次のような状態になるとラッチアップ現象が生じる場合があります。
• 入力端子や出力端子に , Vcc より高い電圧や Vss より低い電圧を印加
• Vcc と Vss の間に定格を超える電圧を印加
• Vcc 電源が供給される前に AVcc 電源を供給
ラッチアップが発生すると電源電流が激増し, 素子の熱破壊に至る場合があります。使
用に際しては , 最大定格を超えないようにしてください。
また , ラッチアップを避けるには , アナログ電源がデジタル電源を超えないようにして
ください。
● 供給電圧の安定化
•
Vcc 電源電圧の動作保証範囲内においても , 電源電圧が急激に変化した場合は , 誤
動作を起こしますので , Vcc 電源電圧を安定させてください。
•
安定化の基準としましては , 商用周波数 (50Hz ∼ 60Hz) での Vcc リプル変動 (peak to
peak 値 ) を標準 Vcc 電源電圧値の 10% 以下に , また電源の切換えを行う場合の瞬時
変化におきましては , 過渡変動率が 0.1V/ms 以下になるように電源電圧を安定させ
てください。
● 電源投入時の注意
内部降圧回路の誤動作を防止するために , 電源投入時の電圧立上り時間を 50µs 以上に
設定してください。
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21
第 1 章 概要
1.8
MB90820B シリーズ
● 未使用端子の処理
使用していない入力端子を開放のままにしておくと誤作動およびラッチアップによる
永久破壊の原因になります。未使用入力端子には最低 2kΩ の抵抗によりプルアップま
たはプルダウンの処置をしてください。
未使用入出力端子は出力状態に設定して開放するか , 入力状態に設定して入力端子と
同じ処理をしてください。
使用していない出力端子がある場合には , 開放としてください。各量産品において , ご
使用される発振子メーカに発振評価依頼をしてください。
● A/D コンバータ , D/A コンバータの未使用端子の接続について
A/D コンバータおよび D/A コンバータ電源の未使用端子は , AVcc = Vcc, AVss = AVR =
Vss となるよう接続してください
● 外部クロック使用時の注意
外部クロックを , 使用する際には , X0 端子のみを駆動し , X1 端子は開放としてくださ
い。
図 1.8-1 外部クロック使用例
X0
MB90820B シリーズ
開放
X1
● 電源端子について (Vcc/Vss)
Vcc または Vss が複数ある場合 , デバイス設計上はラッチアップなどの誤動作を防止す
るためにデバイス内部で同電位にすべきもの同士を接続してあります。不要輻射の低
減 , グランドレベルの上昇によるストローブ信号の誤動作防止 , 総出力電流規格を遵守
などのための , 必ずすべての Vcc と Vss を外部で電源およびグランドに接続してくだ
さい。また電流供給源と本デバイスの Vcc 端子と Vss 端子は , 低インピーダンスで接
続してください。
本デバイスの近くで Vcc 端子と Vss 端子との間に 0.1µF 程度のセラミックコンデンサ
をバイパスコンデンサとして接続することをお勧めします。
● A/D コンバータ , D/A コンバータのアナログ電源投入順序
A/D コンバータ電源 , D/A コンバータ電源 (AVcc, AVss, AVR) およびアナログ入力
(AN0 ∼ AN15) への印加は , 必ずデジタル電源 (Vcc) の投入後に行ってください。
また , デジタル電源を切断する場合は , 必ず A/D コンバータ電源 , D/A コンバータ電源
およびアナログ入力を切断した後で行ってください。
この場合 , AVR 電圧が AVcc 電圧を超えないようにしてください。
● 初期化
本デバイスには , パワーオンリセットによってのみ初期化する内部レジスタが含まれ
ています。これらのレジスタを初期化するには , 電源の再投入を行ってください。
● スタンバイ状態からの復帰
スタンバイ状態に入っているときに電源電圧がスタンバイ RAM 保持電圧より低下す
ると , デバイスはスタンバイ状態からの復帰に失敗する場合があります。このような場
合には , 外部リセット端子をノーマル状態にしてデバイスをリセットしてください。
22
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第2章
CPU の機能
MB90820B シリーズの CPU の機能と動作につい
て説明します
2.1 CPU
2.2 メモリ空間
2.3 メモリマップ
2.4 アドレス指定
2.5 多バイト長データのメモリ配置
2.6 レジスタ
2.7 専用レジスタ
2.8 汎用レジスタ
2.9 プリフィックスコード
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23
第 2 章 CPU の機能
2.1
2.1
MB90820B シリーズ
CPU
F2MC-16LX ファミリ CPU コアは , 民生用や車載用機器などの高速リアルタイム処
理が要求されるアプリケーション用に設計された 16 ビット CPU です。F2MC-16LX
ファミリ命令セットは制御アプリケーション用に設計されており , 各種制御の高速
かつ高効率処理が可能です。
F2MC-16LX ファミリ CPU コアは , 内部 32 ビットアキュムレータを搭載しているの
で 16 ビットだけでなく 32 ビット処理も可能です。メモリ空間は最大 16M バイトで
あり , このメモリ空間へはリニア方式およびバンク方式のいずれでもアクセス可能
です。また , 命令体系は , F2MC-8L ファミリの AT アーキテクチャをベースにして C
言語対応命令の追加 , アドレス指定モードの拡張 , 乗除算命令の強化 , ビット処理の
充実化により強化されています。以下に , F2MC-16LX ファミリ CPU の特長を示し
ます。
■ CPU の概要
● 最小命令実行時間 : 42 ns( 原発振 4MHz, PLL クロック 6 逓倍のとき )
● 最大メモリ空間 : 16M バイト , リニア / バンク方式アドレス指定にてアクセス
● コントローラ用途に最適化された命令体系
• データタイプ : ビット , バイト , ワード , ロングワード
• アドレス指定モード : 23 種類
• 32 ビットアキュムレータ採用による演算精度の強化
• 符号付き乗除算 , 拡張 RETI 命令
● 割込み機能の強化
8 つのプライオリティレベル ( プログラマブル )
● CPU に依存しない自動転送機能
最大 16 チャネルまでの拡張インテリジェント I/O サービス
● C 言語 , マルチタスクに対応した命令体系
システムスタックポイントの採用 , 命令セットの対称性 , バレルシフト命令
● 実行速度の向上 : 4 バイトの命令キュー
<注意事項>
MB90820B シリーズは , シングルチップモードによる使用となるため , 内蔵 ROM, 内蔵
RAM, リソースの空間のみへアクセスできほかへはアクセスできません。
24
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第 2 章 CPU の機能
2.2
MB90820B シリーズ
2.2
メモリ空間
F2MC-16LX ファミリの I/O, プログラムおよびデータは , 16M バイトのメモリ空間に
配置されます。メモリ空間の一部は拡張インテリジェント I/O サービス (EI2OS)
ディスクリプタ , 汎用レジスタおよびベクタテーブルなどに使用されます。
■ メモリ空間
すべての I/O, プログラムおよびデータは , F2MC-16LX ファミリ CPU が持つ 16M バイ
トのメモリ空間に配置されます。CPU は , 24 ビットのアドレスバスによって示される
メモリ空間のアドレスを通じて各リソースへアクセスできます。
MB90820B シリーズのメモリマップを図 2.2-1 に示します
図 2.2-1 F2MC-16LX システムとメモリマップとの関係例
FFFFFFH
ベクタテーブル領域
FFFC00H
プログラム
プログラム領域
ROM
領域
FF0000H*1
データ
F2MC-16LX
CPU
内
部
デ
|
タ
バ
ス
010000H
008000H
EI2OS
ROM 領域
(FF バンクイメージ )
004000H
001100H*2
リソース
000380H
データ領域
汎用ポートレジスタ
000180H
割込み
000100H
RAM
領域
EI2OS ディスクリプタ領域
外部領域 *3
リソース
汎用ポート
0000F0H
0000C0H
0000B0H
リソース制御
レジスタ
割込みコントローラ
I/O
領域
I/O ポートおよび
リソース制御レジスタ
F2MC-16LX デバイス
000000H
*1: 品種によって内部 ROM の容量が異なります。
*2: 品種によって内部 RAM の容量が異なります。
*3: シングルチップモード時にはアクセスできません。
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25
第 2 章 CPU の機能
2.2
MB90820B シリーズ
■ ROM 領域
● ベクタテーブル領域 ( アドレス : "FFFC00H ∼ FFFFFFH")
• ベクタコール命令 , 割込みベクタおよびリセットベクタの各々のベクタテーブルと
して使用します。
• ROM 領域の最上位アドレスに割当てられており , 対応する処理ルーチンの開始アド
レスをベクタコール命令 , 割込みベクタおよびリセットベクタのベクタテーブルの
アドレスにデータとして設定します。
● プログラム領域 ( アドレス : " ∼ FFFBFFH")
• ROM が内部プログラム領域として内蔵されています。
• 内蔵 ROM の容量は品種によって異なります。
■ RAM 領域
● データ領域 ( アドレス : "000100H ∼ ")
• スタティック RAM が内部データ領域として内蔵されています。
• 内蔵 RAM の容量は品種によって異なります。
● 汎用レジスタ領域 ( アドレス : "000180H ∼ 00037FH")
• 8 ビット , 16 ビット , 32 ビットの演算や転送に使用する汎用レジスタが配置されてい
ます。
• RAM 領域の一部として割当てられるので , 通常の RAM として使用できます。
• 汎用レジスタとして使用した場合 , 汎用レジスタアドレス指定は短い命令による高
速アクセスを可能とします。
● 拡張インテリジェント I/O サービス (EI2OS) ディスクリプタ領域 ( アドレス : "000100H ∼
00017FH")
• 拡張インテリジェント I/O サービス (EI2OS) の転送モード , I/O のアドレス , 転送数お
よびバッファアドレスを設定します。
• RAM 領域の一部として割当てられるので , 通常の RAM として使用できます。
■ I/O 領域
● 割込み制御レジスタ領域 ( アドレス : "0000B0H ∼ 0000BFH")
割込み制御レジスタ (ICR00 ∼ ICR15) は , 割込み機能を持つすべてのリソースに対応し
ています。これらのレジスタは割込みレベルと拡張インテリジェント I/O サービス
(EI2OS) を設定します。
● リソース制御レジスタ領域 ( アドレス : "000020H ∼ 0000AFH", "0000C0H ∼ 0000EFH")
これらのレジスタはリソースを制御し , かつデータを入出力します。I/O アドレスを指
定する命令 (MOV A, io) は 003FE0H ∼ 003FFFH レジスタ領域をサポートしていません。
● I/O ポート制御レジスタ領域 ( アドレス : "000000H ∼ 000001H")
これらのレジスタは I/O ポートを制御し , かつデータを入出力します。
26
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第 2 章 CPU の機能
2.3
MB90820B シリーズ
2.3
メモリマップ
MB90820B シリーズの各製品のメモリマップを示します。
■ メモリマップ
図 2.3-1 に MB90820B シリーズのメモリマップを示します。
図 2.3-1 メモリマップ
FFFFFFH
ROM 領域
アドレス #1
アドレス #1-1H
010000H
00FFFFH
アドレス #2
アドレス #2-1H
ROM 領域 *
: 内部アクセスメモリ
(FF バンクイメージ )
: アクセス不可
アドレス #3+1H
アドレス #3
000100H
0000FFH
0000F0H
0000EFH
000000H
RAM
領域
レジスタ
周辺領域
*: シングルチップモードミラー機能をサポートします。
製品番号
アドレス #1
アドレス #2
アドレス #3
MB90822B
FF0000H
008000H
0010FFH
MB90823B
FE0000H
008000H
0010FFH
MB90F822B
FF0000H
008000H
0010FFH
MB90F823B
FE0000H
008000H
0010FFH
MB90V820B
(FE0000H)
008000H
0040FFH
MB90F828B
FE0000H
008000H
0020FFH
<参考>
シングルチップモード (ROM ミラー機能なし ) を選択した場合 , 「第 22 章 ROM ミラー
機能 選択モジュール」をご参照ください。
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27
第 2 章 CPU の機能
2.3
MB90820B シリーズ
<注意事項>
FF バンクの ROM データは , 00 バンクの上位にイメージで見えるようになっており , C コ
ンパイラ・スモールモデルの効率的な使用を実現します。下位 16 ビットは同じアドレス
に割り当てられており , ポインタの宣言において "far" を指定せずに ROM 上のテーブルを
参照できます。
例えば , 00C000H へのアクセスを試みた場合 , 実際には FFC000H の ROM
の内容にアクセスすることになります。FF バンクの ROM 領域が 32K バイトを超えるの
で , 全領域を 00 バンクのイメージに反映することはできません。したがって , あたかも
FF8000H ∼ FFFFFFH の ROM データが 008000H ∼ 00FFFFH のイメージであるかのよう
に見えます。したがって , ROM データテーブルは FF8000H ∼ FFFFFFH の領域に格納し
てください。
28
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第 2 章 CPU の機能
2.4
MB90820B シリーズ
2.4
アドレス指定
アドレス指定には , リニア方式とバンク方式があります。
リニア方式は , 完備した 24 ビットアドレスを命令により直接指定します。
バンク方式は , 上位 8 ビットアドレスをバンクレジスタにより指定し , 下位 16 ビッ
トアドレスを命令により直接指定します。
F2MC-16LX ファミリは , 通常バンク方式を使用します。
■ リニア方式とバンク方式
リニア方式では , 連続アドレス空間として 16M バイト空間がアクセスされます。バン
ク方式では , 16M バイト空間は 256 の 64K バイトバンクとして分割され管理されます。
図 2.4-1 にリニア方式とバンク方式メモリ管理の概要を示します。
図 2.4-1 リニア方式およびバンク方式メモリ管理
リニア方式
FFFFFFH
123456 H
123456 H
000000H
04FFFFH
040000 H
03FFFFH
030000 H
02FFFFH
020000 H
01FFFFH
010000 H
00FFFFH
000000 H
123456 H
FF バンク
64 Kバイト
FE バンク
FD バンク
12 バンク
04 バンク
03 バンク
02 バンク
01 バンク
00 バンク
123456 H
全て命令で指定
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バンク方式
FFFFFFH
FF0000 H
FEFFFFH
FE0000 H
FDFFFFH
FD0000 H
命令で指定
用途に応じてバンクレジスタで指定
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29
第 2 章 CPU の機能
2.4
2.4.1
MB90820B シリーズ
リニア方式によるアドレス指定
リニア方式によるアドレス指定には , さらにオペランドで 24 ビットのアドレスを直
接指定する方法と , 32 ビット汎用レジスタの下位 24 ビットをアドレスとして引用指
定 ( 間接指定 ) する方法があります。
■ 24 ビットオペランドによるリニア方式アドレス指定
図 2.4-2 リニア方式による 24 ビット物理アドレスの直接指定例
JMPP 123456H
旧プログラムカウンタ
+ プログラムバンク
新プログラムカウンタ
+ プログラムバンク
17
12
17452DH
JMPP 123456H
123456H
次の命令
452D
3456
■ 32 ビット汎用レジスタの下位 24 ビットアドレス引用指定 ( 間接指定 )
図 2.4-3 リニア方式による 32 ビット汎用レジスタ ( 下位 24 ビットアドレス引用 ) 間接指定例
MOV A,@RL1+7
旧 AL
090700H
XXXX
3AH
+7
新 AL
003A
RL1
240906F9H
( 上位 8 ビットは無視 )
RL1: 32 ビット ( ロングワード ) 汎用レジスタ
30
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第 2 章 CPU の機能
2.4
MB90820B シリーズ
2.4.2
バンク方式によるアドレス指定
バンク方式は , 16M バイトのメモリ空間を 64K バイトごとの 256 バンクに分割し ,
各々の空間に対応するバンクアドレスをアドレスの上位 8 ビットを決めるバンクレ
ジスタによって指定します。下位 16 ビットアドレスは命令により直接指定します。
バンクレジスタには , 機能別に以下に示す 5 種類があります。
• プログラムバンクレジスタ (PCB)
• データバンクレジスタ (DTB)
• ユーザスタックバンクレジスタ (USB)
• システムスタックバンクレジスタ (SSB)
• アディショナルバンクレジスタ (ADB)
■ バンクレジスタとアクセス空間
各バンクレジスタのアクセス空間と主な機能について表 2.4-1 に示します。
表 2.4-1 各バンクレジスタのアクセス空間と主な機能
バンクレジスタ名
アクセス空間
主な機能
プログラムバンク プログラム (PC)
命令コード , ベクタテーブル , 即値データの格納用
レジスタ (PCB)
空間
データバンク
レジスタ (DTB)
ユーザスタック バ
ンクレジスタ
(USB)
システムスタック
バンクレジスタ
(SSB) *
リセット後の
初期値
FFH
データ (DT)
空間
読み書き可能なデータを格納。内外周辺の制御レジスタや
データレジスタへのアクセス用
00H
00H
スタック (SP)
空間
PUSH/POP 命令や , 割込みのレジスタ退避などのスタック
アクセス用。コンディションレジスタ内のスタックフラグ
(CCR : S) が "1" の場合は SSB レジスタを , "0" の場合は
USB レジスタを使用 *
アディショナル バ
アディショナル
データ (DT) 空間でオーバフローしたデータの格納用
ンクレジスタ
(AD) 空間
(ADB)
00H
00H
*: 割込み時のスタックには , 必ず SSB レジスタが使われます。
バンクレジスタの詳細は , 「2.7.9 バンクレジスタ (PCB, DTB, USB, SSB, ADB)」をご
参照ください。
メモリ空間の分割と各レジスタの関係を図 2.4-4 に示します。
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31
第 2 章 CPU の機能
2.4
MB90820B シリーズ
図 2.4-4 バンク方式によるアドレス指定例
FFFFFFH
プログラム空間
FF0000H
0FFFFFH
物
理
ア
ド
レ
ス
アディショナル空間
0F0000H
0DFFFFH
: PCB ( プログラムバンクレジスタ )
0FH
: ADB ( アディショナルバンクレジスタ )
0DH
: USB ( ユーザスタックバンクレジスタ )
0BH
: DTB ( データバンクレジスタ )
07H
: SSB ( システムスタックバンクレジスタ )
ユーザスタック空間
0D0000H
0BFFFFH
データ空間
0B0000H
7FFFFFH
FFH
システムスタック空間
070000H
000000H
■ バンク方式によるアドレス指定とデフォルト空間
命令のコード効率向上のために , 各命令には , アドレス指定方式ごとに表 2.4-2 に示す
ようなデフォルト空間が決められています。デフォルト以外の空間を使用したい場合
は , 各バンクに対応しているプリフィックスコードを , 命令に先行して設定してくださ
い。これにより , プリフィックスコードに対応したバンク空間へアクセスできます。プ
リフィックスコードの詳細は , 「2.9 プリフィックスコード」をご参照ください。
表 2.4-2 アドレス指定とデフォルト空間
デフォルト空間
アドレス指定
プログラム空間
PC 間接 , プログラムアクセス , 分岐系
データ空間
@RW0, @RW1, @RW4, @RW5, @A, addr16, dir を用いたアドレス指定
スタック空間
PUSHW, POPW, @RW3, @RW7 を用いたアドレス指定
アディショナル空間 @RW2, @RW6 を用いたアドレス指定
32
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第 2 章 CPU の機能
2.5
MB90820B シリーズ
多バイト長データのメモリ配置
2.5
多バイト長データは , 下位アドレスから順にメモリへ書き込まれます。多バイト長
データが 32 ビットであれば , 下位 16 ビットの次に上位 16 ビットの順に転送されま
す。ただし , 下位データを書き込んだ直後に外部リセット信号が入力された場合 , 上
位データが書き込まれない場合があります。
■ メモリ上の多バイト長データの格納状態
• メモリ上における多バイ長データの構成を図 2.5-1 に示します。
• データは下位 8 ビットが n 番地に , 次に n + 1 番地 , n + 2 番地 , n + 3 番地の順に配
置されます。
図 2.5-1 メモリ上の多バイト長データ構成
MSB
01010101B
H
LSB
11001100B
11111111B
00010100B
01010101B
11001100B
11111111B
‘n’ 番地
00010100B
L
■ 多バイト長オペランドの格納状態
メモリ上における多バイト長オペランドの構成を図 2.5-2 に示します。
図 2.5-2 メモリ上の多バイト長オペランド構成
JMPP 123456H
H
JMPP 12 34 56H
12H
34H
‘n’ 番地
56H
63H
L
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33
第 2 章 CPU の機能
2.5
MB90820B シリーズ
■ スタック上の多バイト長データの格納状態
スタック上の多バイト長データの構成を図 2.5-3 に示します。
図 2.5-3 スタック上の多バイト長データの構成
PUSHW RW1, RW3
H
PUSHW RW1,
RW3
(35A4H) (6DF0H)
SP
6DH
F0H
35H
‘n’ 番地
A4H
L
RW1: 35A4H
RW3: 6DF0H
*: PUSHW 命令実行後のスタック状態
■ 多バイト長のアクセス
• バイト長データのアクセスは , バンク内が基本です。多バイト長データへアクセスす
る命令を実行した場合は , "FFFFH" 番地の次のアドレスは同じバンクの "0000H" 番地
になります。
• バンクアドレス境界における多バイト長データへのアクセスを図 2.5-4 に示します。
図 2.5-4 バンクアドレス境界における多バイト長データへのアクセス
H
01H
……..
80FFFFH
800000H
実行前の AL
??
??
実行後の AL
23H
01H
23H
L
34
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第 2 章 CPU の機能
2.6
MB90820B シリーズ
2.6
レジスタ
F2MC-16LX ファミリのレジスタには , CPU に内蔵されている専用レジスタと , 内蔵
RAM 上に配置されている汎用レジスタがあります。
■ 専用レジスタと汎用レジスタ
•
専用レジスタは , CPU アーキテクチャ上で使用制限のある CPU 内にある専用ハー
ドウェアです。
•
汎用レジスタは , CPU アドレス空間上に RAM と共存しています。専用レジスタと
同じく , アドレス指定なしにアクセスできます。通常のメモリと同じように , ユー
ザ側でレジスタの使用方法を指定できます。
図 2.6-1 に専用レジスタおよび汎用レジスタの配置を示します。
図 2.6-1 専用レジスタと汎用レジスタ
CPU
RAM
専用レジスタ
RAM
アキュムレータ
汎用レジスタ
ユーザスタックポインタ
システムスタックポインタ
プロセスステータス
プログラムカウンタ
ダイレクトページレジスタ
プログラムバンクレジスタ
内
部
デ
|
タ
バ
ス
データバンクレジスタ
ユーザスタックバンクレジスタ
システムスタックバンクレジスタ
アディショナルデータバンクレジスタ
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35
第 2 章 CPU の機能
2.7
2.7
MB90820B シリーズ
専用レジスタ
専用レジスタは , 以下に示す 11 種類のレジスタで構成されています。
• アキュムレータ (A)
• システムスタックポインタ (SSP)
• プログラムカウンタ (PC)
• プログラムバンクレジスタ (PCB)
• ユーザスタックバンクレジスタ (USB)
• アディショナルデータバンクレジスタ (ADB)
• ユーザスタックポインタ (USP)
• プロセッサステータス (PS)
• ダイレクトページレジスタ (DPR)
• データバンクレジスタ (DTB)
• システムスタックバンクレジスタ (SSB)
■ 専用レジスタの構成
専用レジスタの構成を図 2.7-1 に示します。専用レジスタ初期値を表 2.7-1 に示します。
図 2.7-1 割込み要求と割込みベクタ
AH
AL
アキュムレータ (A)
USP
ユーザスタックポインタ (USP)
SSP
システムスタックポインタ (SSP)
PS
プロセッサステータス (PS)
PC
プログラムカウンタ (PC)
DPR
ダイレクトページレジスタ (DPR)
PCB
プログラムバンクレジスタ (PBR)
DTB
データバンクレジスタ (DTB)
USB
ユーザスタックバンクレジスタ (USB)
SSB
システムスタックバンクレジスタ (SSB)
ADB
アディショナルデータバンクレジスタ (ADB)
8 ビット
16 ビット
32 ビット
36
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第 2 章 CPU の機能
2.7
MB90820B シリーズ
表 2.7-1 専用レジスタの初期値
専用レジスタ
初期値
アキュムレータ (A)
不定
ユーザスタックポインタ (USP)
不定
システムスタックポインタ (SSP)
不定
プロセッサステータス (PS)
bit 15
PS
デフォルト値 →
13 12
ILM
000
8 7
RP
00000
0
CCR
-01xxxxx
リセットベクタ中の値 (FFFFDCH, FFFFDDH の値 )
プログラムカウンタ (PC)
ダイレクトページレジスタ (DPR)
01H
プログラムバンクレジスタ (PCB)
リセットベクタ中の値 (FFFFDEH の値 )
データバンクレジスタ (DTB)
00H
ユーザスタックバンクレジスタ (USB)
00H
システムスタックバンクレジスタ (SSB)
00H
アディショナルデータバンクレジスタ (ADB)
00H
-: 未使用
× : 不定
<注意事項>
上記の初期値は本製品の初期値であり , ICE( エミュレータなど ) 値とは異なります。
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37
第 2 章 CPU の機能
2.7
2.7.1
MB90820B シリーズ
アキュムレータ (A)
アキュムレータ (A) は , 2 つの 16 ビット長演算用レジスタ (AH/AL) から構成されて
います。演算結果やデータの一時記憶に使用されるレジスタです。
アキュムレータ (A) は , 32/16/8 ビットのレジスタとして使用できます。メモリとほ
かのレジスタ間 , あるいは上位側の 16 ビット長演算レジスタ (AH) と下位側の 16
ビット長演算レジスタ (AL) 間で演算できます。また , ワード長以下 (16 ビット長以
下 ) のデータを下位側の 16 ビット長演算レジスタ (AL) へ転送した場合 , それまでに
存在した下位側の 16 ビット長演算レジスタ (AL) のデータが , 上位側の 16 ビット長
演算レジスタ (AH) へ自動的に転送されるデータ保持機能があります ( 一部の命令で
はこの " データ保持機能 " は無効となります )。
■ アキュムレータ (A)
● アキュムレータへのデータ転送
アキュムレータは , 32 ビット長 ( ロングワード ), 16 ビット長 ( ワード ), 8 ビット長 ( バ
イト ) のデータを処理します。例外として , 4 ビットデータ転送命令 (MOVN) も 8 ビッ
トデータと同様に処理します。
• 32 ビットデータの処理時は , 上位演算用レジスタ (AH) と下位演算用レジスタ (AL)
が連結して使用されます。
• 16 ビットデータや 8 ビットデータの処理時は , 下位演算用レジスタ (AL) が使用され
ます。
• 下位演算用レジスタ (AL) へバイト長以下 (8 ビット長以下 ) のデータが転送された場
合は , そのデータは 16 ビット長へ符号拡張またはゼロ拡張され , 下位演算用レジス
タ (AL) へ格納されます。また , 下位演算用レジスタ (AL) へ格納されたデータは , 16
ビットデータまたは 8 ビットデータとして処理できます。
図 2.7-2 にアキュムレータへのデータ転送を示します。図 2.7-3 ∼図 2.7-6 に具体的な転
送例を示します。
図 2.7-2 アキュムレータへのデータ転送
32ビット
32ビットデータ転送
データ転送 データ転送
16ビットデータ転送
データ退避
データ転送
8ビットデータ転送
データ退避
00H or FFH *
データ転送
(ゼロ拡張または符号拡張)
*:4ビットの転送命令時は,"000H" または"FFFH" となります。
38
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2.7
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図 2.7-3 アキュムレータ (A) の AL-AH レジスタ間の転送例 (8 ビット即値 , ゼロ拡張 )
MOV A,3000H
(3000H 番地のデータをゼロ拡張し , 結果を AL レジスタに
格納する命令 )
MSB
A 実行前
XXXXH
2456H
DTB
A 実行後
2456H
AH
B53000H
LSB
メモリ空間
77H
88H
B5H
0088H
AL
図 2.7-4 アキュムレータ (A) の AL-AH レジスタ間の転送例 (8 ビット即値 , 符号拡張 )
MOVX A,3000H
(3000H 番地のデータを AL レジスタに格納する命令 )
MSB
A 実行前
XXXXH
2456H
DTB
A 実行後
2456H
AH
B53000H
メモリ空間
77H
LSB
88H
B5H
FF88H
AL
図 2.7-5 アキュムレータ (A) への 32 ビットデータ転送例 ( レジスタ間接 )
MOVL A,@RW1+6
(RW1 のデータ +8 ビット長オフセットの結果を番地として用い
ロングワード長リードを行い , そのリード値を A レジスタに
格納する命令 )
メモリ空間
MSB
A 実行前
XXXXH
XXXXH
DTB
A 実行後
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8F74H
AH
A6H
2B52H
AL
LSB
A61540H
8FH
74H
A6153EH
2BH
52H
RW1
15H
38H
+6
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第 2 章 CPU の機能
2.7
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図 2.7-6 アキュムレータ (A) の AL-AH レジスタ間の転送例 (16 ビット即値 , レジスタ間接 )
MOVW A,@RW1+6
(RW1 のデータ +8 ビット長オフセットの結果を番地として
ワード長リードを行い , そのリード値を A レジスタに格納する命令 )
メモリ空間
MSB
A 実行前
XXXXH
1234H
DTB
A 実行後
1234H
AH
A6H
2B52H
AL
LSB
A61540H
8FH
74H
A6153EH
2BH
52H
RW1
15H
38H
+6
● アキュムレータ (A) のバイト処理算術演算
バイト処理の算術演算命令を下位演算用レジスタ (AL) に対して実行した場合 , 演算前
の下位演算用レジスタ (AL) の上位 8 ビットは無視されます。演算結果の上位 8 ビット
はすべて 0 になります。
● アキュムレータ (A) の初期値
リセット後の初期値は不定です。
40
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第 2 章 CPU の機能
2.7
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スタックポインタ (USP, SSP)
2.7.2
スタックポインタには , ユーザスタックポインタ (USP) とシステムスタックポイン
タ (SSP) があります。これらのレジスタは , PUSH 命令や POP 命令 , およびサブ
ルーチンを実行する場合に , データの退避先や復帰先のメモリアドレスを示す 24
ビットのレジスタです。スタックアドレス (24 ビット ) の上位 8 ビットは , ユーザス
タックバンクレジスタ (USB) もしくはシステムスタックバンクレジスタ (SSB) で指
定されます。
コンディションコードレジスタ (CCR) の S フラグが "0" の場合は , ユーザスタック
ポインタ (USP) およびユーザスタックバンクレジスタ (USB) が有効になります。S
フラグが "1" の場合は , システムスタックポインタ (SSP) およびシステムスタック
バンクレジスタ (SSB) が有効になります。
■ スタックの設定
F2MC-16LX ファミリでは , システムスタックとユーザスタックの 2 種類のスタックを
使用できます。スタックアドレスは , プロセッサステータスレジスタ (PS : CCR) 内の S
フラグによって表 2.7-2 のように決定されます。
表 2.7-2 スタックアドレスの指定
スタックアドレス
S フラグ
上位 8 ビット
下位 16 ビット
0
ユーザスタックバンクレジスタ (USB)
ユーザスタックポインタ (USP)
1
システムスタックバンクレジスタ (SSB)
システムスタックポインタ (SSP)
: 初期値
リセットによって , S フラグは "1" に初期化されます。したがって初期設定ではシステ
ムスタックが使用されます。ただし , 割込みルーチンのスタック操作時はシステムス
タックが使用され , 割込みルーチン以外のスタック操作時にはユーザスタックが使用
されます。スタック空間を分割しないのであれば , システムスタックを使用してくださ
い。
<注意事項>
割込みが受付けられた場合 , S フラグに "1" がセットされ , システムスタックが使用され
ます。
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2.7
MB90820B シリーズ
スタック操作命令とスタックポインタを図 2.7-7 に示します。
図 2.7-7 スタック操作命令とスタックポインタ
S フラグが "0" の場合の PUSHW A
実行前 ⇒
AL
A624H
S flag
実行後 ⇒
AL
MSB
0
A624H
S flag
0
USB C6H
USP
F328H
SSB 56H
SSP
1234H
USB C6H
USP
F326H
SSB 56H
SSP
1234H
C6F326H
LSB
XXH
XXH
← S フラグが "0" であるため
ユーザスタックを使用
C6F326H
A6H
24H
S フラグが "1" の場合の PUSHW A
MSB
実行前 ⇒
AL
A624H
S flag
実行後 ⇒
AL
1
A624H
S flag
1
USB C6H
USP
F328H
SSB 56H
SSP
1234H
USB C6H
USP
F328H
SSB 56H
SSP
1232H
LSB
561232H
XXH
XXH
561232H
A6H
24H
← S フラグが "1" であるため
ユーザスタックを使用
<参考>
• スタックポインタにスタックアドレスを設定する場合は , 偶数アドレスを設定してく
ださい。奇数アドレスを設定した場合は , ワードアクセスが 2 回に分割され効率が低下
します。
• USP レジスタおよび SSP レジスタの初期値は不定です。
■ システムスタックポインタ (SSP)
システムスタックポインタ (SSP) を設定する場合は , プロセッサステータス (PS) のコ
ンディションコードレジスタ (CCR) 内の S フラグに "1" を設定してください。スタッ
クを操作する際に使用されるアドレスの上位8ビットは, システムスタックバンクレジ
スタ (SSB) により示されます。
■ ユーザスタックポインタ (USP)
ユーザスタックポインタ (USP) を設定する場合は , プロセッサステータス (PS) のコン
ディションコードレジスタ (CCR) 内の S フラグに "0" を設定してください。スタック
を操作する際に使用されるアドレスの上位8ビットは, ユーザスタックバンクレジスタ
(USB) により示されます。
42
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第 2 章 CPU の機能
2.7
MB90820B シリーズ
プロセッサステータス
2.7.3
プロセッサステータス (PS) は , CPU を制御するビットと CPU の状態を示すビット
から構成されています。プロセッサステータス (PS) は , 以下に示す 3 つのレジスタ
で構成されています。
• 割込みレベルマスクレジスタ (ILM)
• レジスタバンクポインタ (RP)
• コンディションコードレジスタ (CCR)
■ プロセッサステータスの構成
プロセッサステータス (PS) は , CPU を制御するビットと CPU の状態を示すビットから
構成されています。
図 2.7-8 にプロセッサステータス (PS) の構成を示します。
図 2.7-8 プロセッサステータス (PS) の構成
bit15
bit13 bit12
bit8
PS
デフォルト値 →
ILM
000
bit7
デフォルト値 →
bit6
I
0
bit5
S
1
bit4
T
x
bit3
N
x
B4
0
B3
0
B2
0
B1
0
B0
0
デフォルト値 →
デフォルト値 →
bit7
bit0
RP
00000
ILM2
0
ILM1
0
CCR
-01xxxxx
bit2
Z
x
bit1
V
x
bit0
C
x
: CCR
: RP
ILM0
0
: ILM
- : 未使用
x : 不定
● 割込みレベルマスクレジスタ (ILM)
CPU が現在受付けている割込みのレベルを示します。またリソースごとの割込み要求
に対応して設定されている割込み制御レジスタの割込みレベル設定ビット (ICR : IL0 ∼
IL2) 値と比較します。
● レジスタバンクポインタ (RP)
• RAM 領域の中で汎用レジスタとして使用するメモリブロック ( レジスタバンク ) の
先頭アドレスを設定するポインタです。
• 汎用レジスタは 32 バンクで構成されています。レジスタバンクポインタ (RP) に "0 ∼
31" の値を設定してバンクを指定してください。
● コンディションコードレジスタ (CCR)
命令実行結果や割込み出力によって "1" が設定または "0" にクリアされる各種フラグか
ら構成されています。
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43
第 2 章 CPU の機能
2.7
2.7.4
MB90820B シリーズ
コンディションコードレジスタ (PS:CCR)
コンディションコードレジスタ (CCR) は , 以下に示す 8 ビットで構成されています。
• 演算結果や転送データを示すビット
• 割込み要求の受付けを制御するビット
■ コンディションコードレジスタ (CCR) の構成
命令実行時のコンディションコードレジスタ (CCR) の状態については , 「F2MC-16LX
ファミリ プログラミングマニュアル」をご参照ください。
コンディションコードレジスタ (CCR) の構成を図 2.7-9 に示します。
図 2.7-9 コンディションコードレジスタ (CCR) の構成
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
デフォルト値 ⇒
−
I
S
T
N
Z
V
C
−
0
1
x
x
x
x
x
割込み許可フラグ
スタックフラグ
スティッキィビットフラグ
ネガティブフラグ
ゼロフラグ
オーバフローフラグ
キャリーフラグ
: CCR
- : 未使用
x : 不定
● 割込み許可フラグ (I)
割込み許可フラグ (I) に "1" が設定された場合はソフトウェア割込み以外の割込み要求
を許可し , 割込み許可フラグ (I) が "0" にクリアされた場合はソフトウェア割込み以外
の割込み要求を禁止します。リセットにより "0" にクリアされます。
● スタックフラグ (S)
スタック操作に用いられるポインタを示します。スタックフラグ (S) が "0" にクリアさ
れた場合はユーザスタックポインタ (USP) が有効になり , スタックフラグ (S) に "1" が
設定された場合はシステムスタックポインタ (SSP) が有効になります。割込みが受付
けられた場合 , またはリセットが発生した場合は , "1" が設定されます。
● スティッキィビットフラグ (T)
論理右シフト命令または算術右シフト命令を実行した場合 , キャリーからシフトアウ
トされたデータ内に "1" があればスティッキィビットフラグ (T) に "1" が設定され , "1"
がなければスティッキィビットフラグ (T) は "0" にクリアされます。また , シフト量が
ゼロの場合でも "0" にクリアされます。
44
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第 2 章 CPU の機能
2.7
● ネガティブフラグ (N)
演算の結果最上位ビット (MSB) が "1" の場合は , ネガティブフラグ (N) に "1" が設定さ
れます。演算の結果最上位ビット (MSB) が "0" の場合は , ネガティブフラグ (N) が "0"
にクリアされます。
● ゼロフラグ (Z)
演算結果の値がすべて "0" の場合は , ゼロフラグ (Z) に "1" が設定されます。それ以外
の場合は , ゼロフラグ (Z) は "0" にクリアされます。
● オーバフローフラグ (V)
演算の結果 , 符号付き数値としてオーバフローが発生した場合は , オーバフローフラグ
(V) に "1" が設定されます。オーバフローが発生しなかった場合は , オーバフローフラ
グ (V) は "0" にクリアされます。
● キャリーフラグ (C)
演算の結果 , 最上位ビットからの桁上りまたは最下位ビットからの桁下りが発生した
場合は , キャリーフラグ (C) に "1" が設定されます。発生しなかった場合は , キャリー
フラグ (C) は "0" にクリアされます。
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第 2 章 CPU の機能
2.7
2.7.5
MB90820B シリーズ
レジスタバンクポインタ (PS:RP)
レジスタバンクポインタ (RP) は , 現在使用している汎用レジスタバンクの先頭アド
レスを示すレジスタです。レジスタバンクポインタは , 汎用レジスタアドレス指定
を使用する場合 , リアルアドレス変換を行うために使用されます。
■ レジスタバンクポインタ (RP)
図 2.7-10 にレジスタバンクポインタ (RP) レジスタの構成を示します。
図 2.7-10 レジスタバンクポインタ (RP) の構成
B4
デフォルト値 → 0
B3
0
B2
0
B1
0
B0
0
: RP
■ 汎用レジスタ領域とレジスタバンクポインタ (RP)
レジスタバンクポインタ (RP) は , F2MC-16LX ファミリの汎用レジスタと , 汎用レジス
タのある内部 RAM のアドレスとの関係を示すポインタです。レジスタバンクポイン
タ(RP)のデータとリアルアドレスの関係に使用される変換規則を図 2.7-11に示します。
図 2.7-11 汎用レジスタ領域の物理アドレス変換規則
変換式 [000180H + (RP) X 10H]
RP = 10H の場合
000370H
000280H
レジスタバンク 31
レジスタバンク 16
000180H
レジスタバンク 0
• レジスタバンクポインタは "00H" ∼ "1FH" までの値を取るので , レジスタバンクの最
初のアドレスは "000180H" ∼ "000370H" までの範囲で設定可能です。
• アセンブラ命令では , レジスタバンクポインタ (RP) へ転送する 8 ビットの即値転送
命令を使用できます。ただし , 下位 5 ビットのデータが有効となります。
• リセット後のレジスタバンクポインタ (RP) の初期値は , "00H" となります。
46
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2.7
MB90820B シリーズ
2.7.6
割込みレベルマスクレジスタ (PS:ILM)
割込みレベルマスクレジスタ (ILM) は , 現在 CPU に受付けられている割込みレベル
を示す 3 ビットのレジスタです。
■ 割込みレベルマスクレジスタ (ILM)
割込みレベルマスクレジスタ (ILM) の構成を図 2.7-12 に示します。割込みの詳細は , 「第 7 章 割
込み」をご参照ください。
図 2.7-12 割込みレベルマスクレジスタ (ILM) の構成
デフォルト値 →
ILM2
0
ILM1
0
ILM0
0
:ILM
割込みレベルマスクレジスタ (ILM) は , 現在 CPU に受付けられている割込みレベルを
示します。このレベルは , リソース機能からの割込み要求に従って設定された割込み制
御レジスタ (ICR00 ∼ ICR15) の IL0 ∼ IL2 ビットの値と比較されます。割込み許可フ
ラグが許可されている場合(CCR:I = 1), 割込み要求の値(割込みレベル)がこれらのビッ
トで示された値より小さいときのみ CPU は処理を行います。
• 割込みが受付けられた場合 , 割込みレベル値は割込みレベルマスクレジスタ (ILM) に
設定されます。そのため , 同等または低いレベルの割込みは受付けられません。
• 割込みレベルは , リセットによって割込みレベルマスクレジスタ (ILM) がすべて "0"
に初期化されるため , 割込み禁止ステータスである最強レベルに設定されます。
• アセンブラ命令では , 割込みレベルマスクレジスタ (ILM) へ転送する 8 ビットの即値
転送命令を使用できます。ただし , 下位 3 ビットが有効となります。
表 2.7-3 割込みレベルマスクレジスタ (ILM) と割込みレベルの強弱
CM44-10147-2
ILM2
ILM1
ILM0
割込みレベル
割込みレベルの強弱
0
0
0
0
強 ( 割込み禁止 )
0
0
1
1
0
1
0
2
0
1
1
3
1
0
0
4
1
0
1
5
1
1
0
6
1
1
1
7
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弱
47
第 2 章 CPU の機能
2.7
MB90820B シリーズ
プログラムカウンタ (PC)
2.7.7
プログラムカウンタ (PC) は 16 ビットカウンタで , CPU が実行する次の命令コード
のメモリアドレスの下位 16 ビットを示します。
■ プログラムカウンタ (PC)
• CPU が実行する次の命令コードが格納されているアドレスの上位 8 ビットをプログ
ラムバンクレジスタ (PCB) で設定し , 下位 16 ビットをプログラムカウンタ (PC) で設
定します。使用以前は , 図 2.7-13 に示すように , 実際のアドレスは組み合わされ 24
ビットとなります。
• プログラムカウンタ (PC) は条件分岐命令 , サブルーチンコール命令 , 割込みやリセッ
トで内容が更新されます。
• オペランドを読み出す場合のバスポインタとしても使用できます。
図 2.7-13 プログラムカウンタ (PC)
上位 8 ビット
PCB
FEH
上位 16 ビット
PC ABCDH
FEABCDH
次に実行する命令
<注意事項>
プログラムカウンタ (PC) やプログラムバンクレジスタ (PCB) をプログラム (MOV PC お
よび #FF などの命令 ) で直接書き換えることはできません。
48
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第 2 章 CPU の機能
2.7
MB90820B シリーズ
2.7.8
ダイレクトページレジスタ (DPR)
ダイレクトページレジスタ (DPR) は , 短縮直接アドレス指定方式の命令実行時に ,
オペランドアドレスの bit8 ∼ bit15(addr8 ∼ addr15) を指定する 8 ビットレジスタ
です。
■ ダイレクトページレジスタ (DPR)
図 2.7-14 に示すように , ダイレクトページレジスタ (DPR) は , 短縮直接アドレス指定方
式の命令実行時に , オペランドアドレスの bit8 ∼ bit15(addr8 ∼ addr15) を指定します。
ダイレクトページレジスタ (DPR) は 8 ビット長で , リセットにより "01H" に初期化され
ます。命令を用いて読み出しおよび書き込みが可能です。
図 2.7-14 ダイレクトページレジスタ (DPR) による物理アドレスの生成
DTB レジスタ
DDR レジスタ
αααααααα
命令中の直接アドレス
ββββββββ
γγγγγγγγ
MSB
24 ビット物理アドレス
LSB
ααααααααββββββββγγγγγγγγ
ダイレクトページレジスタ (DPR) の設定とデータアクセス例を図 2.7-15 に示します。
図 2.7-15 ダイレクトページレジスタ (DPR) の設定とデータアクセス例
命令実行結果
メモリ空間
MOV S:56H, #5AH
上位
8 ビット
DTB レジスタ
12H
123458H
123456H
DPR レジスタ
34H
5AH
123454H
MSB
CM44-10147-2
下位
8 ビット
FUJITSU MICROELECTRONICS LIMITED
LSB
49
第 2 章 CPU の機能
2.7
MB90820B シリーズ
バンクレジスタ (PCB, DTB, USB, SSB, ADB)
2.7.9
バンクレジスタは , バンク方式アドレス指定の最上位 8 ビットアドレスを指定する
レジスタであり , 以下に示す 5 種類のレジスタで構成されます。
• プログラムバンクレジスタ (PCB)
• データバンクレジスタ (DTB)
• ユーザスタックバンクレジスタ (USB)
• システムスタックバンクレジスタ (SSB)
• アディショナルバンクレジスタ (ADB)
各バンクレジスタは , プログラム空間 , データ空間 , ユーザスタック空間 , システム
スタック空間およびアディショナル空間に配置されるメモリバンクを示します。
■ バンクレジスタ (PCB, DTB, USB, SSB, ADB)
● プログラムバンクレジスタ (PCB)
• プログラム (PC) 空間を指定するバンクレジスタです。
• ソフトウェア割込み命令が実行された場合 , 16M バイト空間内どこへも分岐する
JMPP, CALLP, RETP および RETI 命令が実行された場合 , およびハードウェア割込
みもしくは例外が発生した場合 , プログラムバンクレジスタ (PCB) は書き換えられ
ます。
● データバンクレジスタ (DTB)
データ (DT) 空間を指定するバンクレジスタです。
● ユーザスタックバンクレジスタ (USB)/ システムスタックバンクレジスタ (SSB)
スタック (SP) 空間を指定するバンクレジスタです。ユーザスタックバンクレジスタ
(USB) またはシステムスタックバンクレジスタ (SSB) が使用されるかは , プロセッサス
テータス (PS: CCR) の S フラグ値によります。詳細は ,「2.7.2 スタックポインタ (USP,
SSP)」をご参照ください。
● アディショナルバンクレジスタ (ADB)
アディショナル (AD) 空間を指定するバンクレジスタです。
● 各バンクの設定とデータアクセス
バンクレジスタは , バイト長です。リセットによりプログラムバンクレジスタ (PCB) は
"FFH" に初期化され , それ以外のレジスタは "00H" に初期化されます。プログラムバン
クレジスタ (PCB) は , 読出しは可能ですが書込みはできません。プログラムバンクレ
ジスタ (PCB) 以外のバンクレジスタは , 読み書き可能です。
<注意事項>
MB90820B シリーズは , デバイスに内蔵されるメモリ空間までをサポートします。
各レジスタ動作の詳細は , 「2.4.2 バンク方式によるアドレス指定」をご参照ください。
50
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第 2 章 CPU の機能
2.8
MB90820B シリーズ
2.8
汎用レジスタ
汎用レジスタは , RAM 上の "000180H ∼ 00037FH" に , 16 ビット× 8 本を 1 つのレ
ジスタバンクとして割当てたメモリブロックです。汎用の 8 ビットレジスタ ( バイ
トレジスタ R0 ∼ R7), 16 ビットレジスタ ( ワードレジスタ RW0 ∼ RW7) もしくは
32 ビットレジスタ ( ロングワードレジスタ RL0 ∼ RL3) として使用できます。
汎用レジスタへは , 短い命令で高速にアクセスできます。またレジスタバンクへブ
ロック化されているため , データの保護や機能単位の分割が容易です。また , ロング
ワードレジスタとして使用した場合は , 全空間へ直接アクセスするリニアポインタ
としても使用できます。
■ 汎用レジスタの構成
• すべての汎用レジスタは , RAM 上の "000180H ∼ 00037FH" に 32 バンク存在していま
す。レジスタバンクポインタ (RP) で汎用レジスタとして使用されるバンクを指定し ,
現在使用中のバンクを示します。
• レジスタバンクポインタ (RP) で設定するバンクの先頭アドレスは , 下式のようにな
ります。
汎用レジスタの先頭アドレス= 000180H +レジスタバンクポインタ (RP) × 10H
メモリ空間内における汎用レジスタの配置と構成を図 2.8-1 に示します。
図 2.8-1 メモリ空間内における汎用レジスタの配置と構成
内蔵 RAM
000380 H
レジスタバンク 31
000370 H
000360 H レジスタバンク 30
バイトアドレス
0002E0 H
レジスタバンク 21
0002D0 H
レジスタバンク 20
0002C0 H
レジスタバンク 19
0002B0 H
RP 14H
R6
R7
02CF H RW7
02CC H
R4
R5
02CD H RW6
02CA H
R2
R3
02CB H RW5
02C8 H
R0
R1
02C6 H
RW3
02C9 H RW4
02C7 H
02C4 H
RW2
02C5 H
02C2 H
RW1
02C3 H
02C0 H
RW0
02C1 H
LSB
0001B0 H
レジスタバンク 2
0001A0 H
レジスタバンク 1
000190 H
レジスタバンク 0
000180 H
バイトアドレス
02CE H
RL3
RL2
RL1
RL0
MSB
16ビット
変換式 [000180 H + RP x 10 H]
R0~R7:
RW0~RW7:
RL0~RL3
MSB:
LSB:
バイトレジスタ
ワードレジスタ
ロングワードレジスタ
最上位ビット
最下位ビット
<注意事項>
レジスタバンクポインタ (RP) は , リセット後 "00H" に初期化されます。
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51
第 2 章 CPU の機能
2.8
MB90820B シリーズ
■ レジスタバンク
レジスタバンクは , 種々の演算やポインタの汎用レジスタ ( バイトレジスタ R0 ∼ R7,
ワードレジスタ RW0 ∼ RW7, ロングワードレジスタ RL0 ∼ RL3) として使用できます。
ロングワードレジスタは , 全体のメモリ空間を直接アクセスできるリニアにポインタ
として使用することも可能です。
レジスタバンク内の汎用レジスタは , RAM と同様にリセットでは初期化されず , リ
セット前のデータを保持します。ただし , パワーオンリセット時には不定となります。
汎用レジスタの代表的な機能を表 2.8-1 に示します。
表 2.8-1 汎用レジスタの代表的な機能
52
レジスタ名
機能
R0 ∼ R7
各種命令のオペランドとして使用
( 注意事項 )
R0 はバレルシフトのカウンタおよびノーマライズ ( 正規化 ) 命令の
カウンタとしても使用
RW0 ∼ RW7
ポインタとして使用
各種命令のオペランドとして使用
( 注意事項 )
RW0 はストリング命令のカウンタとしても使用
RL0 ∼ RL3
ロングポインタとして使用
各種命令のオペランドとして使用
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MB90820B シリーズ
2.9
第 2 章 CPU の機能
2.9
プリフィックスコード
命令の前にプリフィックスコードを設定した場合は , プリフィックスコード直後の
命令動作を一部変更できます。プリフィックスコードには , 以下に示す 3 種類があ
ります。
• バンクセレクトプリフィックス (PCB, DTB, ADB, SPB)
• コモンレジスタバンクプリフィックス (CMR)
• フラグ変化抑止プリフィックス (NCC)
■ プリフィックスコード
● バンクセレクトプリフィックス (PCB, DTB, ADB, SPB)
バンクセレクトプリフィックスを命令の前に設定した場合は , アドレス指定方式とは
無関係に命令がアクセスするメモリ空間を設定できます。
● コモンレジスタバンクプリフィックス (CMR)
レジスタバンクにアクセスする命令の前にコモンレジスタバンクプリフィックスを設
定した場合は , レジスタバンクポインタ (RP) の値とは関係なく , 命令によってレジス
タアクセスを "000180H ∼ 00018FH" に存在するコモンバンク (RP = 00H の場合に設定
されるレジスタバンク ) へ変更できます。
● フラグ変化抑止プリフィックス (NCC)
命令の実行に伴うフラグ変化を抑止する命令の前に , フラグ変化抑止プリフィックス
コードを設定します。
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53
第 2 章 CPU の機能
2.9
2.9.1
MB90820B シリーズ
バンクセレクトプリフィックス (PCB, DTB, ADB,
SPB)
バンクセレクトプリフィックスを命令の前に設定した場合は , アドレス指定方式と
は無関係に , アクセスするメモリ空間を設定できます。
■ バンクセレクトプリフィックス (PCB, DTB, ADB, SPB)
データアクセスに使用されるメモリ空間は , アドレス指定方式ごとに定められていま
す。バンクセレクトプリフィックスを命令の前に設定した場合は , アドレス指定方式と
は無関係に , アクセスするメモリ空間を設定できます。バンクセレクトプリフィックス
コードと設定されるメモリ空間を表 2.9-1 に示します。
表 2.9-1 バンクセレクトプリフィックスコードと設定されるメモリ空間
バンクセレクトプリフィックス
設定される空間
PCB
プログラム空間
DTB
データ空間
ADB
アディショナル空間
SPB
コンディションコードレジスタ (CCR) の S フラグの値が "0"
の場合はユーザスタック空間が , "1" の場合はシステムス
タック空間が用いられます。
バンクセレクトプリフィックスを使用した場合 , 例外的な動作をする命令があります。
表 2.9-2 にバンクセレクトプリフィックスに影響を受けない命令を示します。表 2.9-3
にはバンクセレクトプリフィックスの使用時に注意すべき命令を示します。
表 2.9-2 バンクセレクトプリフィックスの影響を受けない命令
命令の種類
ストリング
命令
スタック
操作命令
命令
MOVS
SCEQ
FILS
PUSHW
MOV
MOVW
MOV
I/O アクセス MOV
MOVB
命令
SETB
BBC
WBTC
割込み
復帰命令
54
RETI
バンクセレクトプリフィックスの効果
MOVSW
SCWEQ
FILSW
プリフィックスの有無にかかわらず , オペランドで
指定されたバンクレジスタが使用されます。
POPW
プリフィックスの有無にかかわらず , S フラグが
"0" の場合はユーザスタックバンクレジスタ (USB)
が , S フラグが "1" の場合はシステムスタックバン
クレジスタ (SSB) が使用されます。
A
MOVX
A, io
io, A
MOVW
io, #imm8 MOVW
A, io : bp MOVB
io : bp
CLRB
io : bp, rel BBS
io, bp
WBTS
A, io
io, A
io, #imm16
io : bp, A
io : bp
io : bp, rel
io : bp
プリフィックスの有無にかかわらず , I/O 空間
("000000H" ∼ "0000FFH") がアクセスされます。
プリフィックスの有無にかかわらず , システムス
タックバンクレジスタ (SSB) が使用されます。
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第 2 章 CPU の機能
2.9
MB90820B シリーズ
表 2.9-3 バンクセレクトプリフィックスの使用時に注意すべき命令
命令の種類
命令
説明
フラグ変更命令
AND
OR
CCR, #imm8
CCR, #imm8
プリフィックスの効果は次の命令まで及びます。
ILM 設定命令
MOV
ILM, #imm8
プリフィックスの効果は次の命令まで及びます。
PS 復帰命令
POPW PS
CM44-10147-2
PS 復帰命令に対してはバンクセレクトプリフィッ
クスを付加しないでください。
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55
第 2 章 CPU の機能
2.9
2.9.2
MB90820B シリーズ
コモンレジスタバンクプリフィックス (CMR)
コモンレジスタバンクプリフィックス (CMR) を , レジスタバンクをアクセスする命
令の前に設定した場合は , レジスタバンクポインタ (RP) の値とは関係なく , レジス
タアクセスを "000180H ∼ 00018FH" に存在するコモンバンク (RP = "0" の場合に
設定されるレジスタバンク ) へ変更できます。
■ コモンレジスタバンクプリフィックス (CMR)
• 複数のタスク間におけるデータ交換を容易にするために , レジスタバンクポインタ
(RP)の値に関係なく, 比較的容易に固定レジスタバンクにアクセスする方法が必要で
す。そのため , F2MC-16LX ファミリではタスクで共通に使用できるコモンレジスタ
と呼ばれるコモンレジスタバンクを用意しています。コモンバンクは , "000180H ∼
00018FH" に存在します。
• コモンレジスタバンクプリフィックス (CMR) を , レジスタバンクにアクセスする命
令の前に設定した場合 , レジスタバンクポインタ (RP) の値とは関係なく , レジスタ
アクセスを "000180H ∼ 00018FH" に存在するコモンバンク (RP=0 の場合に設定され
るレジスタバンク ) へ変更できます。
ただし , コモンレジスタバンクプリフィクス (CMR) を使用する際は表 2.9-4 に示した命
令に注意してください。
表 2.9-4 コモンレジスタバンクプリフィックス (CMR) 使用時に注意すべき命令
命令の種類
命令
説明
ストリング命令
MOVS
SCEQ
FILS
フラグ変更命令
AND CCR, #imm8
PS 復帰命令
POPW PS
プリフィックスの効果は , 次の命令まで及びます。
ILM 設定命令
MOV ILM, #imm8
プリフィックスの効果は , 次の命令まで及びます。
56
MOVSW
SCWEQ
FILSW
OR CCR, #imm8
ストリング命令に対しては , CMR プリフィックスを
付加しないでください。
プリフィックスの効果は , 次の命令まで及びます。
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第 2 章 CPU の機能
2.9
MB90820B シリーズ
2.9.3
フラグ変化抑止プリフィックス (NCC)
実行に伴うフラグ変化を抑止する命令の前に , フラグ変化抑止プリフィックス
(NCC) を設定します。
■ フラグ変化抑止プリフィックス (NCC)
不要なフラグ変化を抑止するために , フラグ変化抑止プリフィックス (NCC) を用いま
す。命令の前にフラグ変化抑止プリフィックスが設定された場合 , 命令実行に伴うフラ
グ変化は抑止されます。フラグ変化の抑止対象となるフラグは T, N, Z, V, C です。
ただし , フラグ変化抑止プリフィックスを使用する際は表 2.9-5 に示した命令に注意し
てください。
表 2.9-5 フラグ変化抑止プリフィックス (NCC) の使用時に注意すべき命令
命令の種類
ストリング
命令
フラグ
変更命令
命令
MOVS
SCEQ
FILS
AND CCR, #imm8
説明
MOVSW
SCWEQ
FILSW
ストリング命令に対しては , NCC プリフィックス
を付加しないでください。
OR CCR, #imm8
プリフィックスの有無にかかわらず , コンディショ
ンコードレジスタ (CCR) は命令の仕様どおりに変
化します。プリフィックスの効果は , 次の命令まで
及びます。
PS 復帰命令
POPW PS
プリフィックスの有無にかかわらず , コンディショ
ンコードレジスタ (CCR) は命令の仕様どおりに変
化します。プリフィックスの効果は , 次の命令まで
及びます。
ILM 設定命令
MOV ILM, #imm8
プリフィックスの効果は , 次の命令まで及びます。
割込み命令 ,
割込み復帰
命令
INT #vct8 INT adder16
RETI
コンテキスト
スイッチ命令
[email protected]
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INT9
INTP addr24
プリフィックスの有無にかかわらず , コンディショ
ンコードレジスタ (CCR) は命令の仕様どおりに変
化します。
プリフィックスの有無にかかわらず , コンディショ
ンコードレジスタ (CCR) は命令の仕様どおりに変
化します。
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57
第 2 章 CPU の機能
2.9
2.9.4
MB90820B シリーズ
プリフィックスコードに関する制約
プリフィックスコードの使用には , 以下のような制約があります。
• プリフィックスコードや割込み / ホールド抑止命令の実行中は , 割込み / ホールド
要求を受付けません。
• 割込み / ホールド命令の前にプリフィックスコードを置いた場合 , プリフィックス
コードの効果は遅延します。
• 競合するプリフィックスコードが連続している場合は , 最後のプリフィックスコー
ドが有効となります。
■ プリフィックスコードと割込み抑止命令
プリフィックスコードと割込み抑止命令を表 2.9-6 に示します。
表 2.9-6 プリフィックスコードと割込み抑止命令サブスリープモード
プリフィックス
コード
PCB
DTB
ADB
SPB
CMR
NCC
割込みやホールド要求を受
付けない
割込み / ホールド抑止命令
( プリフィックスコードの効果を遅延させる命令 )
MOV
OR
AND
POPW
ILM, #imm8
CCR, #imm8
CCR, #imm8
PS
● 割込み / ホールドの抑止
図 2.9-1 に示すように , プリフィックスコードや割込み / ホールド命令の実行中に発生
した割込みやホールド要求は受付けられません。プリフィックスコードや割込み / ホー
ルド命令以外の最初の命令が実行されるまで割込み / ホールドは処理されません。
図 2.9-1 割込み / ホールドの抑止
割込み / ホールド抑止命令
…………
↑
割込み要求発生
58
(a) 普通の命令
……
(a)
↑
割込み受付け
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第 2 章 CPU の機能
2.9
MB90820B シリーズ
● プリフィックスコードの効果遅延
図 2.9-2 に示すように , 割込み / ホールド抑止命令の前にプリフィックスコードを設定
した場合 , プリフィックスコードの効果は , 割込み / ホールド抑止命令後の命令に対し
て有効となります。
図 2.9-2 割込み / ホールド抑止命令とプリフィックスコード
割込み抑止命令
MOV A, FFH
NCC
…
MOV ILM, #imm8
ADD A, 01H
CCR: XXX10XXB
CCR: XXX10XXB
NCC プリフィックスにより
CCR は変化しません。
■ プリフィックスコードの連続
競合するプリフィックスコード (PCB, ADB, DTB, SPB) が連続していた場合 , 最後のプ
ログラム空間 (PCB) に設定された値が有効になります。
図 2.9-3 プリフィックスコードの連続
プリフィックスコード
……
ADB
DTB
PCB
ADD A, 01H
……
↑PCBプリフィックスコードが
有効になります。
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59
第 2 章 CPU の機能
2.9
60
MB90820B シリーズ
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第3章
リセット
MB90820B シリーズの CPU の機能と動作につい
て説明します。
3.1 リセットの概要
3.2 リセット要因と発振安定待ち時間
3.3 外部リセット端子
3.4 リセット動作
3.5 リセット要因ビット
3.6 リセットによる各端子の状態
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61
第 3 章 リセット
3.1
MB90820B シリーズ
リセットの概要
3.1
リセット要因が発生した場合 , CPU は現在実行中の処理を中断し , リセット解除待
ち状態になります。リセット解除後は , リセットベクタが示すアドレスから処理を
開始します。
リセットには , 以下に示す 5 種類の要因があります。
• パワーオンリセットの発生
• ウォッチドッグタイマのオーバフロー
• RST 端子からの外部リセット要求
• ソフトウェアリセット要求
• クロックスーパバイザリセット要求(MB90F828B のみ)
■ リセット要因
表 3.1-1 にリセット要因を示します。
表 3.1-1 リセット要因
リセットの種類
発生要因
マシンクロック
ウォッチドッグ
タイマ
発振安定
待ち
外部リセット
RST 端子への "L" レベル入力
前の状態を保持
前の状態を保持
なし
ソフトウェア
リセット
低消費電力モード制御レジスタ
(LPMCR) の内部リセット信号発生
ビット (RST) に "0" を設定
前の状態を保持
前の状態を保持
なし
ウォッチドッグ
タイマリセット
ウォッチドッグタイマがオーバフ
ローした場合
メインクロック
(MCLK)
カウント停止
あり
パワーオン
リセット
電源投入時
メインクロック
(MCLK)
カウント停止
あり
クロック
スーパバイザ
リセット *
メインクロックの故障を検出した
場合
内蔵 CR 発振
クロック
停止
なし
MCLK: メインクロック周波数 ( 発振クロックの 2 分周クロック )
*: MB90F828B のみ
● 外部リセット
外部リセットは , 外部リセット端子 (RST 端子 ) に "L" レベルを入力すると発生します。
RST端子への"L"レベル入力最小必要時間は, 16マシンサイクル(16/φ)です。外部リセッ
トは発振安定待ち時間をとりません。
62
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MB90820B シリーズ
第 3 章 リセット
3.1
<参考>
RST端子からの外部リセット要求は, ライト動作中(MOVなどの転送系命令実行中)にリセッ
ト要因が発生した場合 , 命令が終了した後 CPU はリセットが解除されるまで待ちます。
したがって , リセットが同時に入力されても通常のライト動作は終了します。
しかし , ストリング系命令で指定したカウンタのデータ転送が終了する前に , リセット解
除待ち時間が開始するかもしれませんので注意してください。
● ソフトウェアリセット
ソフトウェアリセットは , 低消費電力モード制御レジスタ (LPMCR) の内部リセット信
号発生ビット (RST) に "0" を設定することにより , 3 マシンサイクル (3/φ) のリセット
を発生します。ソフトウェアリセット時は , 発振安定待ち時間を取りません。
● ウォッチドッグリセット
ウォッチドッグタイマ起動後設定した時間内に , ウォッチドッグタイマ制御レジスタ
(WDTC) のウォッチドッグ制御ビット (WTE) に "0" を設定しなかった場合に発生する
ウォッチドッグタイマオーバフローによって , ウォッチドッグリセットは発生します。
発振安定待ち時間は , クロック選択レジスタ (CKSCR) によって設定できます。
● パワーオンリセット
パワーオンリセットは , 電源投入時に発生するリセットです。
発振安定待ち時間は 216 発振クロックサイクル (216/HCLK) の固定です。発振安定待ち
時間が経過した後 , リセットが実行されます。
● クロックスーパバイザリセット
メインクロックの故障を検出するとリセットを発生します。
クロックスーパバイザリセットは発振安定待ち時間の経過を待ちません。
<参考>
• クロックの定義
HCLK : 発振クロック周波数 ( 発振端子から供給されるクロック )
MCLK : メインクロック周波数 ( 発振クロックの 2 分周クロック )
φ
: マシンクロック周波数 (CPU 動作クロック )
1/φ
: マシンサイクル (CPU 動作クロック周期 )
マシンクロックの詳細は , 「4.1 クロック」をご参照ください。
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63
第 3 章 リセット
3.2
3.2
MB90820B シリーズ
リセット要因と発振安定待ち時間
F2MC-16LX ファミリには 5 種類のリセット要因があり , リセット時の発振安定待ち
時間はリセット要因によって異なります。
■ リセット要因と発振安定待ち時間
表 3.2-1 にリセット要因と発振安定待ち時間を示します。
表 3.2-1 リセット要因と発振安定待ち時間
発振安定待ち時間
( ) 内は発振クロック周波数 4MHz 時
リセット要因
パワーオンリセット
216/HCLK ( 約 16.39ms)
ウォッチドッグタイマ
216/HCLK ( 約 16.39ms)
RST 端子からの外部リセット
なし (WS1, WS0 ビットは "11B" に初期化されます )
ソフトウェアリセット
なし (WS1, WS0 ビットは "11B" に初期化されます )
クロックスーパバイザリセット *
なし (WS1, WS0 ビットは "11B" に初期化されます )
HCLK: 発振クロック周波数
*: MB90F828B のみ
パワーオンリセットが発生した場合の発振安定待ち時間を図 3.2-1 に示します。
図 3.2-1 パワーオンリセットが発生した場合の発振安定待ち時間
Vcc
2 15 /HCLK
2 15 /HCLK
CLK
CPU 動作
降圧回路安定待ち時間
発振安定待ち時間
HCLK: 発振クロック
<注意事項>
セラミックや水晶などの振動子は , 発振を開始してから固有の振動数に安定するまで , 一
般に数 ms から数十 ms の発振安定待ち時間が必要です。そのため , 使用する振動子に合
わせた値を設定してください。詳細は , 「4.5 発振安定待ち時間」を参照してください。
64
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第 3 章 リセット
3.2
■ 発振安定待ちリセット状態
電源投入時のリセット , ストップモード , およびサブクロックモード中のリセットに対
するリセット動作は , タイムベースタイマによって作られる発振安定待ち時間が経過
してからとなります。このとき , 外部リセット入力が解除されていない場合は , 外部リ
セット解除後にリセット動作を行います。
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65
第 3 章 リセット
3.3
3.3
MB90820B シリーズ
外部リセット端子
外部リセット端子 (RST 端子 ) は , リセット入力専用端子で "L" レベルの入力によっ
て内部リセットを発生します。MB90820B シリーズのマイクロコントローラでは ,
CPU 動作クロックに同期してリセットがかかりますが , 外部端子のみ非同期でリ
セットがかかります。
■ 外部リセット端子のブロックダイヤグラム
外部リセット端子のブロックダイヤグラムを図 3.3-1 に示します。
図 3.3-1 外部リセット端子のブロックダイヤグラム
R
RST
P-ch
端子
N-ch
CPU 動作クロック
(HCLKの2分周の周波数を搭載するPLL逓倍回路)
同期化回路
HCLK: 発振クロック周波数
内部リセット信号
入力バッファ
<注意事項>
• 書込み動作中のリセットによるメモリ破壊を防ぐため, RST端子入力の受付けをメモリ
が破壊されないサイクルで行います。
また , 内部回路の初期化には , クロックが必要です。特に外部クロックで動作させる場
合は , リセット入力時にクロックを入力する必要があります。
66
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第 3 章 リセット
3.4
MB90820B シリーズ
3.4
リセット動作
リセットが解除されると , モード端子の設定でモードデータとリセットベクタの読
出し先を選択し , モードフェッチを行います。このモードフェッチで , CPU の動作
モードとリセット動作終了後の実行開始アドレスが決定されます。電源投入時 , ス
トップモードからのリセットによる復帰では , 発振安定待ち時間が経過してから
モードフェッチを行います。
■ リセット動作の概要
リセット動作フローを図 3.4-1 に示します。
図 3.4-1 リセット動作フロー
パワーオンリセット
ストップモードリセット
ウォッチドッグタイマリセット
外部リセットソフトウェアリセット
クロックスーパバイザリセット *
リセット中
発振安定待ちリセット状態
モードデータ取り込み
モード取り込み
( リセット動作 )
端子状態と機能は
外部バスモードと
関連して変化
リセットベクタ取り込み
通常動作
(RUN 状態 )
CPU は , リセットベクタが
示すアドレスから命令を
取り込み命令を実行
*: MB90F828B のみ
■ モード端子
モード端子 (MD0 ∼ MD2) は , リセットベクタとモードデータの取込み方法を指定しま
す。リセットベクタとモードデータの取込みは , リセットシーケンスで行います。モー
ド端子の詳細は「8.2 モード端子 (MD2 ∼ MD0)」を参照してください。
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67
第 3 章 リセット
3.4
MB90820B シリーズ
■ モードデータの取り込み
リセットが解除されると , CPU はリセットベクタとモードデータを CPU コア内の該当
レジスタ内にハードウェア転送します。リセットベクタとモードデータは , "FFFFDCH"
∼ "FFFFDFH" の 4 バイトに割り当てられています。CPU は , リセット解除で直ちにこ
れらのアドレスをバスに出力し , リセットベクタとモードデータを取り込みます。この
モードフェッチで , CPU はリセットベクタが指すアドレスから処理を開始します。図
3.4-2 にリセットベクタとモードデータの転送を示します。
図 3.4-2 リセットベクタとモードデータの転送
メモリ空間
モード
レジスタ
FFFFDFH
モードデータ
FFFFDEH
リセットベクタビット 23 ∼ 16
FFFFDDH
リセットベクタビット 15 ∼ 8
FFFFDCH
リセットベクタビット 7 ∼ 0
マイクロ ROM
リセットシーケンス
PCB
PC
● モードデータ ( アドレス : FFFFDFH)
モードレジスタの内容を変更できるのはリセット動作だけで , モードレジスタの設定
はリセット動作以降に有効となります。モードデータの詳細は , 「8.3 モードデータ」
を参照してください。
● リセットベクタ ( アドレス :FFFFDCH ∼ FFFFDEH)
リセット動作終了後の実行開始アドレスをリセットベクタとして書き込みます。この
内容のアドレスから実行を開始します。
68
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第 3 章 リセット
3.5
MB90820B シリーズ
3.5
リセット要因ビット
リセット発生要因は , ウォッチドッグタイマ制御レジスタ (WDTC) を読み出すこと
で識別することができます。
■ リセット要因ビット
図 3.5-1 に示すように , それぞれのリセット要因に対応したフリップフロップがありま
す。これらの内容は , ウォッチドッグタイマ制御レジスタ (WDTC) を読み出すと得ら
れます。リセット解除後にリセット発生要因を識別する必要がある場合には , ウォッチ
ドッグタイマ制御レジスタ (WDTC) の読出し値をソフトウェアで処理した上で , 適切
なプログラムへ分岐するようにしてください。
リセット要因ビットのブロック図を図 3.5-1 に示します。
図 3.5-1 リセット要因ビットのブロックダイヤグラム
RST
電源投入
端子
パワーオン
検出回路
RST = L
外部リセット
要求検出回路
クロックスーパ
バイザ回路 *
定期的なクリアなし
ウオッチドッグタイマ
リセット検出回路
RST ビットセット
LPMCR:RST ビット
ライト検出回路
ウォッチドッグタイマ
制御レジスタ
(WDTC)
S
R
F/F
Q
S
R
F/F
Q
S
R
F/F
Q
S
R
F/F
Q
遅延
回路
WDTC レジスタ
WDTC レジスタリード
F2MC-16LX 内部バス
S : セット
R : リセット
Q : 出力
F/F : フリップフロップ
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*: MB90F828B のみ
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69
第 3 章 リセット
3.5
MB90820B シリーズ
■ リセット要因フラグビットとリセット要因の対応
図 3.5-2 に , ウォッチドッグタイマ制御レジスタ (WDTC) のリセット要因フラグビット
の構成を , 表 3.5-1 にリセット要因フラグビットとリセット要因の対応を示します。
図 3.5-2 リセット要因フラグビットの構成 ( ウォッチドッグタイマ制御レジスタ )
bit7
ウォッチドッグタイマ制御レジスタ
(WDTC)
bit6
PONR
-
(R)
(-)
bit5
bit4
bit3
WRST ERST SRST
(R)
(R)
(R)
bit2
bit1
bit0
初期値
WTE
WT1
WT0
XXXXX111B
(R)
(R)
(R)
R: リードオンリ
W: ライトオンリ
X: 不定
表 3.5-1 リセット要因フラグビットとリセット要因の対応
PONR
WRST
ERST
SRST
パワーオンリセット
1
X
X
X
ウォッチドッグタイマオーバフロー
*
1
*
*
RST 端子からの外部リセット要求
クロックスーパバイザリセット
(MB90F828B のみ )
*
*
1
*
ソフトウェアリセット要求
*
*
*
1
リセット要因
*: 前の状態を保持
X: 不定
■ リセット要因ビットの注意事項
● 複数のリセット要因が発生した場合
リセット要因が複数発生する場合は , ウォッチドッグタイマ制御レジスタ (WDTC) の
対応するそれぞれのリセット要因ビットが "1" にセットされます。例えば , RST 端子か
らの外部リセット要求の発生とウォッチドッグタイマのオーバフローが同時に発生し
た場合 , ERST ビットと WRST ビットの両方が "1" になります。
● パワーオンリセットの場合
パワーオンリセットの場合には , PONR ビットが "1" にセットされますが , PONR ビッ
ト以外のリセット要因ビットは不定となります。このため , PONR ビットが "1" の場合
は, PONRビット以外のリセット要因ビットを無視するようにソフトウェアを作成して
ください。
● リセット要因ビットのクリア
リセット要因ビットは , ウォッチドッグタイマ制御レジスタ (WDTC) を読み出したと
きのみクリアされます。それぞれのリセット要因に対応するビットに生じたフラグは ,
その後ほかの要因でリセットが発生してもクリアされず , "1" のままとなります。
70
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MB90820B シリーズ
3.6
第 3 章 リセット
3.6
リセットによる各端子の状態
リセットによる各端子の状態について説明します。
■ リセット動作中の端子の状態
リセット中の端子の状態は , モード端子の設定によって決定されます。(MD2 ∼ MD0 =
011B)
● 内部ベクタモード設定時
I/O 端子 ( 周辺機能端子 ) はすべてハイインピーダンスになり , モードデータの読出し
先は内部 ROM になります。
■ モードデータ読出し後の端子の状態
モードデータ読み出し後の端子の状態は , モードデータによって決定されます。(M1 と
M0 = 00B)
● シングルチップモード選択時 (M1, M0 = 00B)
I/O 端子 ( 周辺機能端子 ) はすべてハイインピーダンスになり , モードデータの読出し
先は内部 ROM になります。
<注意事項>
リセット要因が発生したときハイインピーダンスとなる端子は , その端子に接続した機器
が誤動作しないように配慮してください。
リセット中の各端子状態は , 表 6.7-1 を参照してください。
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71
第 3 章 リセット
3.6
72
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第4章
クロック
クロックの機能と動作について説明します。
4.1 クロック
4.2 クロック発生部のブロックダイヤグラム
4.3 クロック選択レジスタ
4.4 クロックモード
4.5 発振安定待ち時間
4.6 振動子および外部クロックの接続
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73
第 4 章 クロック
4.1
4.1
MB90820B シリーズ
クロック
クロック発生部では , CPU と周辺機能の動作を制御する内部クロックを制御してい
ます。この内部動作クロックをマシンクロック (φ) とよび , その 1 周期がマシンサイ
クルです。
原発振から供給されるクロックを発振クロックといい , 内部の PLL 発振によって供
給されるクロックを PLL クロックといいます。
■ クロックの概要
• クロック発生部には , 発振クロックを生成する発振回路が含まれています。外部発振
器はこの回路に接続しています。発振クロックの供給は , クロック発生部に外部ク
ロックを入力することによっても行うことができます。
• またクロック発生部には , 発振クロックの倍数である 5 つのクロックを生成する PLL
クロック逓倍回路も含まれています。
• クロック発生部は , 発振安定待ち時間および PLL クロック逓倍を制御します。また ,
クロックセレクタでクロックを切換えることによって内部クロックの動作も制御し
ます。
● 発振クロック (HCLK)
発振回路に外部振動子を接続するか , または外部クロックの入力によって発生させた
クロックです。
● メインクロック (MCLK)
発振クロックの2分周クロックであり, タイムベースタイマおよびクロックセレクタへ
クロック入力を供給します。
● PLL クロック (PCLK)
発振クロックを , PLL 逓倍回路 (PLL 発振回路 ) により逓倍したクロックです。4 種類
のクロックから選択可能です。
● マシンクロック (φ)
CPU およびリソースの動作を制御するクロックです。1 クロック周期が 1 マシンサイ
クルとなります (1/φ)。マシンクロックは , メインクロック (2 分周されたソースクロッ
ク周波数から生成)および5種類のクロック(ソースクロックの倍数)から選択可能です。
<注意事項>
• 動作電圧が 5V の場合 , 発振クロックは 3MHz ∼ 48MHz を生成可能ですが , CPU およ
びリソース機能の最大動作周波数は 24MHz です。最大動作周波数を超える逓倍率を設
定した場合 , デバイスは正常に動作しません。例えば , 原発振が 12MHz の原発振が生
成された場合には , 2 逓倍だけが設定可能です。
• 4MHz ∼ 24MHz の PLL クロック発振が可能ですが , この範囲は動作電圧および逓倍数
によります。詳細は「データシート」をご参照ください。
74
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第 4 章 クロック
4.1
MB90820B シリーズ
● クロック供給マップ
• クロック発生部で生成したマシンクロックは , CPU やリソース機能の動作を制御す
るクロックとして供給しているため , CPU とリソース機能の動作は , メインクロッ
クと PLL クロック ( クロックモード ) の切換えや PLL クロック逓倍率の切換えに
よって影響を受けます。
• 一部のリソース機能には, タイムベースタイマから分周出力を受信しているため, リ
ソース部で動作に最適なクロックを選択可能です。
図 4.1-1 に , クロック供給マップを示します。
図 4.1-1 クロック供給マップ
リソース
4
ウォッチドッグ
タイマ
16ビット PPG
タイマ 0
16ビットPPG
タイマ 1
X0
端子
タイムベースタイマ
X1
端子
16ビットPPG
タイマ 2
クロック発生部
16ビットリロード
タイマ 0
1 2 3 4 6
PLL逓倍回路
システムクロック
発生回路
2分周
クロック
セレクタ
HCLK
内蔵CR
発振クロック
φ
UART0
MCLK
UART1
クロック
スーパバイザ
PPG1
端子
PPG2
端子
TIN0
端子
TO0
端子
SCK0,SIN0
端子
PCLK
クロックセレクタ
PPG0
端子
CPU
16ビットリロード
タイマ 1
波形生成部
SOT0
端子
SCK1,SIN1
端子
SOT1
端子
TIN1
端子
TO1
端子
DTTI
端子
RTO0 ~ RTO5
端子
16ビット出力
コンペア (0~5)
16ビットフリーラン
タイマ
16ビット入力
キャプチャ(0~3)
HCLK: 発振クロック
MCLK: メインクロック
PCLK: PLL クロック
: マシンクロック
8/10ビットA/D
コンバータ
8ビットD/A
コンバータ
DTP / 外部割込み
FRCK
端子
IN0 ~ IN3
端子
DA0
端子
DA1
端子
INT0 ~ INT7
端子
PWI0, PWI1
端子
PWC0, PWC1
3
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PWO0, PWO1
端子
発振安定待ち制御
75
第 4 章 クロック
4.2
MB90820B シリーズ
クロック発生部のブロックダイヤグラム
4.2
クロック発生部は , 次の 5 つのブロックで構成されています。
・システムクロック発生回路
・PLL 逓倍回路
・動作クロックセレクタ
・クロック選択レジスタ (CKSCR)
・発振安定待ち時間セレクタ
■ クロック発生部のブロックダイヤグラム
図 4.2-1 はクロック発生部のブロックダイヤグラムを示します。また , 図 4.2-1 はスタ
ンバイ制御回路およびタイムベースタイマ回路も含みます。
図 4.2-1 クロック発生部のブロックダイヤグラム
低消費電力モード制御レジスタ (LPMCR)
STP
SLP
RST TMDX CG1
SPL
CG0 RESV
RST 端子
端子ハイイン
ピーダンス
制御回路
端子ハイインピーダンス制御
内部リセット
発生回路
内部リセット
CPU間欠動作
セレクタ
間欠サイクル選択
CPUクロック
制御回路
解除リセット
3
ストップ/スリープ信号
スタンバイ
制御回路
割込み解除
CPUクロック
ストップ信号
マシンクロック
周辺クロック
制御回路
周辺クロック
発振安定待ち時間経過
クロック発生部
動作クロックセレクタ
発振安定待ち時間
セレクタ
3
2
x1 x2 x3 x4 x6
PLL 逓倍回路
RESV MCM WS1 WS0 RESV MCS
CS1
CS0
CS2
PLL クロック制御
レジスタ (PCKCR)
クロック選択レジスタ (CKSCR)
システムクロック
発生回路
X0 端子
X1 端子
内蔵CR発振クロック
76
クロック
セレクタ
2分周
512分周
2分周
4分周
メインクロック
2分周
2分周
タイムベースタイマ
クロックスーパバイザ
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第 4 章 クロック
4.2
● システムクロック発生回路
外部に接続した振動子によって発振クロック (HCLK) を発生します。その代わりに , 外
部クロックを入力できます。
● PLL 逓倍回路
PLL 発振により発振クロック (HCLK) を逓倍し , 周波数の逓倍であるクロックを CPU
クロックセレクタへ供給します。
● 動作クロックセレクタ
メインクロックと 5 種類の PLL クロックの中から , CPU クロック制御回路とリソース
クロック制御回路に供給するクロックを選択します。
● クロック選択レジスタ (CKSCR) と PLL クロック制御レジスタ (PCKCR)
発振クロックと PLL クロックの切換え , 発振安定待ち時間の選択 , および PLL クロッ
クの逓倍率の選択などを行います。
● 発振安定待ち時間セレクタ
• ストップモード解除時 , およびウォッチドッグタイマリセットが発生した場合の発
振クロックの発振安定待ち時間を選択する回路です。
• 3 種類のタイムベースタイマ出力から選択します。それ以外の場合は , 発振安定待ち
時間は選択されません。
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77
第 4 章 クロック
4.3
4.3
MB90820B シリーズ
クロック選択レジスタ
クロック選択レジスタは , クロック選択レジスタ (CKSCR) と PLL クロック制御レ
ジスタ (PCKCR) から構成されます。
■ クロック選択レジスタ
図 4.3-1 に , クロック選択レジスタ (CKSCR) と PLL クロック制御レジスタ (PCKCR) を
示します。
図 4.3-1 クロック選択レジスタ
CKSCR
PCKCR
R
W
R/W
−
78
bit15
RESV
(R/W)
bit14
MCM
(R)
bit13
WS1
(R/W)
bit12
WS0
(R/W)
bit11
RESV
(R/W)
bit10
MCS
(R/W)
bit9
CS1
(R/W)
bit8
CS0
(R/W)
初期値
11111100B
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
−
−
−
−
−
−
−
−
RESV
(W)
RESV
(W)
RESV
(W)
CS2
(W)
初期値
XXXX0000B
: リードオンリ
: ライトオンリ
: リード / ライト可能
: 未定義
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第 4 章 クロック
4.3
MB90820B シリーズ
クロック選択レジスタ (CKSCR)
4.3.1
クロック選択レジスタ (CKSCR) は , メインクロックと PLL クロックの切換え , 発振
安定待ち時間の選択 , および PLL クロックの逓倍率の選択などを行うレジスタです。
■ クロック選択レジスタ (CKSCR) の構成
図 4.3-2 はクロック選択レジスタ (CKSCR) の構成を示し , 表 4.3-1 にクロック選択レジ
スタ (CKSCR) の各ビットの機能について説明します。
図 4.3-2 クロック選択レジスタ (CKSCR) の構成
bit15
bit14
bit13
RESV MCM WS1
R/W
R
R/W
bit12
bit11
bit10
bit9
bit8
WS0 RESV MCS
CS1
CS0
R/W
R/W
R/W
bit9
bit8
R/W
R/W
bit7
bit0
(LPMCR)
初期値
11111100B
逓倍率選択ビット
CS1 CS0
0
0
0
1
PLLクロック制御レジスタ
1
0
(PCKCR)を参照
1
1
bit10
MCS
マシーンクロック選択ビット
0
PLLクロックを選択
1
メインクロックを選択
bit13, bit12
発振安定待ち時間選択ビット
WS1 WS0
10
0
0
2 / HCLK (約 0.256ms)
0
1
2 / HCLK (約 2.05ms)
1
0
14
2 / HCLK (約 4.10ms)
1
1
15
2 / HCLK (約 8.19ms)*
bit14
MCM
13
マシンクロック表示ビット
0
PLLクロックをマシンクロックとして使用
1
メインクロックをマシンクロックとして使用
bit15, bit11
RESV
HCLK: 発振クロック周波数
R/W: リード/ライト可能
R:
リードオンリ
-:
未使用
: 初期値
( )内は発振クロック周波数 4 MHzの場合
予約ビット
これらのビットには,必ず"1"を設定してください。
16
* パワーオンリセット時,発振安定待ち時間は 2 /HCLKになります。
<注意事項>
マシンクロック選択ビットが設定されていない場合 , メインクロックがマシンクロックと
して使用されます。
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79
第 4 章 クロック
4.3
MB90820B シリーズ
表 4.3-1 クロック選択レジスタ (CKSCR) の各ビットの機能説明
ビット名
bit15,
bit11
機能
( 注意事項 )
必ず "1" を設定してください。
RESV:
予約ビット
メインクロックか PLL クロックのどちらがマシンクロックとして動
作しているかを表示します。
MCM = 0 の場合 : PLL クロックが選択されています。
MCM = 1 の場合 : メインクロックが選択されています。
• MCS = 0 および MCM = 1 である場合 , PLL クロック発振安定待ち状態
です。
• 書込みは動作に影響しません。
•
bit14
MCM:
マシンクロック表示
ビット
ストップモード解除後 , 発振クロックの発振安定待ち時間を選択しま
す。
• すべてのリセット要因で "11B" に初期化されます。
( 注意事項 )
• 発振安定待ち時間は , 使用する振動子に合わせて適切な値を設定する
必要があります。「3.2 リセット要因と発振安定待ち時間」をご参照
ください。
•
bit13,
bit12
WS1, WS0:
発振安定待ち時間選
択ビット
( 参考 )
•
bit10
MCS:
マシンクロック選択
ビット
PLL クロック時の発振安定待ち時間は , 214/HCLK で固定です。
• メインクロックか PLL クロックのどちらをマシンクロックに選択する
かを設定します。
"0" に設定した場合 : PLL クロックを選択します。
"1" に設定した場合 : メインクロックを選択します。
• この MCS ビットが "1" のときに "0" を設定した場合は , PLL クロック
の発振安定待ち時間が発生するため , 自動的にタイムベースタイマが
クリアされ , 同時にタイムベースタイマ制御レジスタの TBOF ビット
もクリアされます。
• PLL クロックの発振安定待ち時間は , 214/HCLK で固定です ( 発振ク
ロック周波数 4MHz 時 , 発振安定待ち時間は約 2ms になります )。
• メインクロック選択時の動作クロック周波数は , 発振クロックを 2 分
周したクロックとなります ( 発振クロック周波数 4MHz 時 , 動作ク
ロックは 2MHz になります )。
• パワーオンかウォッチドッグリセットで "1" に初期化されます。
( 注意事項 )
MCS ビットが "1" のときに , タイムベースタイマ制御レジスタ
(TBTC) の TBIE ビットまたは割込みレベルレジスタ (ILM) に
よりタイムベースタイマ割込みがマスクされている場合のみ
"0" を書き込んでください。
bit9,
bit8
80
CS1, CS0:
逓倍率選択ビット
PCKCR の CS2 ビットと共に , PLL クロックの逓倍率を選択します。
5 種類の逓倍率から選択できます。
すべてのリセット要因で "00B" に初期化されます。
CS2, CS1 および CS0 ビットと PLL クロック逓倍率選択の関係につい
ては , PCKCR をご参照ください。
( 注意事項 )
MCS ビットが "0" のときには , 書込みは禁止です。MCS ビットを "1"
にした ( メインクロックモード ) 後に , CS1 と CS0 ビットに書き込ん
でください。
•
•
•
•
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第 4 章 クロック
4.3
MB90820B シリーズ
PLL クロック制御レジスタ (PCKCR)
4.3.2
PLL クロック制御レジスタは , CKSCR の CS1 と CS0 ビットと共に , PLL クロック
逓倍率を選択します。
■ PLL クロック制御レジスタ (PCKCR) の構成
図 4.3-3 に PLL クロック制御レジスタ (PCKCR) の構成を示します。図 4.3-3 に PLL クロック制
御レジスタ (PCKCR) の各ビットの機能を示します。
図 4.3-3 PLL クロック制御レジスタ (PCKCR) の構成
bit 15
PCKCR
bit 14
bit 13
bit 12
bit 11
− − − − RESV
−
−
−
(W)
−
bit 10
bit 9
RESV RESV
(W)
(W)
bit 8
CS2
(W)
初期値
XXXX0000B
bit 8
CS2
W
: ライトオンリ
−
: 未定義
逓倍率選択ビット
0
CKSCR の CS1 と CS0 ビットによって , 1 ∼ 4 倍の
振動子クロックとして PLL クロックを選択してくだ
さい。
1
CKSCR の CS1 と CS0 ビットによって , 6 倍の振動
子クロックを PLL クロックとして選択可能です。
: 初期値
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81
第 4 章 クロック
4.3
MB90820B シリーズ
表 4.3-2 PLL クロック制御レジスタ (PCKCR) の各ビットの機能説明
ビット名
機能
bit 15 ∼
bit 12
未定義ビット
• 読出し時 : 値は不定です。
• 書込み時 : 動作に影響を与えません。
bit 11 ∼
bit 9
予約ビット
• 読み出し時 : 値は不定です。
• 必ず "0" を設定してください。
•
•
•
•
•
bit8
CS2:
逓倍率選択
ビット
PCKCR の C2 ビットと共に , PLL クロック逓倍率を選びます。
5 つの異なる逓倍率から選択可能です。
すべてのリセット要因によって "0" に初期化されます。
読出し値は不定です。
CS2, CS1 および CS0 ビットの推奨設定
CS2
CS1
CS0
0
0
0
1 × HCLK (4 MHz)
0
0
1
2 × HCLK (8 MHz)
0
1
0
3 × HCLK (12 MHz)
0
1
1
4 × HCLK (16 MHz)
1
1
0
6 × HCLK (24 MHz)
( その他 )
PLL クロック複合時間
設定禁止
( 注意事項 )
CKSCR の MCS ビットが "0" の場合 , このビットへの書込みは禁止です。
CKSCR の MCS を "1" に設定した後に CS2 ビットに書込みをしてくださ
い。( メインクロックモード )
82
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4.4
第 4 章 クロック
4.4
クロックモード
クロックモードには , メインクロックモードと PLL クロックモードの 2 種類があり
ます。
■ メインクロックモード , PLL クロックモード
● メインクロックモード
メインクロックモードでは , CPU とリソース機能の動作クロックとして , 発振クロック
(HCLK) を 2 分周したメインクロックを使用し , PLL クロックは禁止になります。
● PLL クロック
PLL クロックモードでは , CPU とリソース機能の動作クロックとして , PLL クロックを
使用します。PLL クロックの逓倍率は , クロック選択レジスタ (CKSCR: CS1, CS0) およ
び PLL クロック制御レジスタ (PCKCR: CS2) により設定できます。
■ クロックモードの移行
クロック選択レジスタ (CKSCR) の MCS ビットへの書込みによって , メインクロック
モードと PLL クロックモードが切り換わります。
● メインクロックモードから PLL クロックモードへの移行
メインクロックモードの状態で , クロック選択レジスタ (CKSCR) の MCS ビットを "1"
から "0" に書き換えた場合には , PLL クロックの発振安定待ち期間 (214/HCLK) 後に , メ
インクロックから PLL クロックに切り換わります。
● PLL クロックモードからメインクロックモードへの移行
PLL クロックモードの状態で , クロック選択レジスタ (CKSCR) の MCS ビットを "0" か
ら "1" に書き換えた場合には , PLL クロックとメインクロックのエッジが一致するタイ
ミング (1 ∼ 12PLL クロック後 ) で PLL クロックからメインクロックに切り換わります。
<注意事項>
クロック選択レジスタ (CKSCR) の MCS ビットを書き換えても即座にマシンクロックの
切換えが行われません。マシンクロックに依存するリソースを操作する場合には , リソー
スの操作を行う前に , クロック選択レジスタ (CKSCR) の MCM ビットを参照してマシン
クロックの切換えが行われたことを確認してください。
■ PLL クロック逓倍率の選択
クロック選択レジスタ (CKSCR: CS1, CS0) および PLL クロック制御レジスタ (PCKCR:
CS2) ビットに "000B" ∼ "011B" または "110B" の値を設定することによって , 1 ∼ 5 逓
倍の 5 種類の PLL クロック逓倍率が選択できます。
■ マシンクロックの選択
PLL 逓倍回路から出力される PLL クロックまたは原発振の 2 分周クロックが , マシン
クロックとなります。
このマシンクロックが CPU およびリソース機能に供給されます。
メインクロック , PLL クロックは , クロック選択レジスタ (CKSCR) の MCS ビットへの
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83
第 4 章 クロック
4.4
MB90820B シリーズ
書込みにより選択できます。
図 4.4-1 に , マシンクロックの切換えによる状態遷移を示します。
図 4.4-1 マシンクロック選択の状態遷移図
パワーオン
(1)
メイン
MCS = 1
MCM = 1
(2)
PLLx (3)
(4)
(5)
(7) CS2, CS1, CS0 = xxx
(6)
メイン
MCS = 0
MCM = 1
CS2, CS1, CS0 = xxx
PLL1
メイン
(8) MCS = 1
MCM = 0
CS2, CS1, CS0 =000
メイン
(8) PLL2
MCS = 1
MCM = 0
PLL1: 1で逓倍
MCS = 0
(7) MCM = 0
CS2, CS1, CS0 =000
PLL2: 2で逓倍
MCS = 0
(7) MCM = 0
CS2, CS1, CS0 =001
(8)
(8)
PLL3
メイン
MCS = 1
MCM = 0
CS2, CS1, CS0 =001
PLL3: 3で逓倍
MCS = 0
(7) MCM = 0
CS2, CS1, CS0 =010
CS2, CS1, CS0 =010
PLL4
メイン
MCS = 1
MCM = 0
PLL4: 4で逓倍
MCS = 0
MCM = 0
CS2, CS1, CS0 =011
(8)
PLL6
メイン
MCS = 1
MCM = 0
CS2, CS1, CS0 =110
(7)
CS2, CS1, CS0 =011
PLL6: 6で逓倍
MCS = 0
(7) MCM = 0
CS2, CS1, CS0 =110
(1) MCSビットクリア
(2) PLLクロック発振安定待ち終了後,CS2, CS1および CS0 = 000
(3) PLLクロック発振安定待ち終了後,CS2, CS1および CS0 = 001
(4) PLLクロック発振安定待ち終了後,CS2, CS1および CS0 = 010
(5) PLLクロック発振安定待ち終了後,CS2, CS1および CS0 = 011
(6) PLLクロック発振安定待ち終了後,CS2, CS1および CS0 = 110
(7) MCSビットセット(ハードウェアスタンバイおよびウオッチドッグタイマリセットを含む)
(8) PLLクロック周波数とメインクロック周波数の同期タイミング
MCS:
クロック選択レジスタ(CKSCR)のマシンクロック選択ビット
MCM:
クロック選択レジスタ(CKSCR)のマシンクロック表示ビット
CS1, CS0: クロック選択レジスタ(CKSCR)の逓倍率選択ビット
CS2:
PLLクロック制御レジスタ(PCKCR )の逓倍率選択ビット
<注意事項>
マシンクロックの初期値は , メインクロック (CKSCR の MCS = 1) です。
84
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第 4 章 クロック
4.5
MB90820B シリーズ
4.5
発振安定待ち時間
電源投入時 , ストップモード解除時 , ウォッチドッグタイマリセット発生の場合は ,
発振クロックが開始しますが , 発振は当初不安定なため , 発振安定待ち時間をとる必
要があります。また , メインクロックから PLL クロックへ切換えるときも , PLL 発
振開始後に発振安定待ち時間が必要となります。
■ 発振安定待ち時間
• セラミックや水晶などの振動子は , 発振を開始してから固有の周波数で安定するま
でに , 一般的に数 ms から数十 ms の時間が必要です。
• このため , 発振開始直後は CPU の動作を禁止し , 発振安定待ち時間が経過して十分
発振が安定した時点で CPU にクロックを供給するようにします。
• 振動子の種類 ( 水晶 , セラミックなど ) によって発振が安定するまでの時間が異なる
ため , 使用する振動子に合わせて適切な発振安定待ち時間を選択する必要がありま
す。発振安定待ち時間は , クロック選択レジスタ (CKSCR) の設定で選択できます。
メインクロックから PLL クロックへ切り換える際は , PLL 発振安定待ち時間の間 , CPU
はメインクロックで動作し続け , その後 PLL クロックに切り換わります。図 4.5-1 に発
振開始直後の動作を示します。
図 4.5-1 発振開始直後の動作
振動子の発振時間
発振安定待ち時間
通常動作開始または
PLLクロックへの切換え
X1
発振開始
CM44-10147-2
発振安定
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85
第 4 章 クロック
4.6
4.6
MB90820B シリーズ
振動子および外部クロックの接続
MB90820B シリーズには , システムクロック発生回路が内蔵されており , この回路
に外部振動子を接続することでシステムクロックを発生できます。
また , 外部で生成したクロックを入力することもできます。
■ 振動子と外部クロックの接続
● 水晶振動子またはセラミック振動子の接続例
水晶振動子またはセラミック振動子は , 図 4.6-1 に示すように接続してください。
図 4.6-1 水晶振動子またはセラミック振動子の接続例
X0
MB90820B シリーズ
X1
● 外部クロックの接続例
図 4.6-2 に示すように , 外部クロックは , X0 端子に接続し , X1 端子は開放にしてくだ
さい。
図 4.6-2 外部クロックの接続例
X0
MB90820B シリーズ
開放
86
X1
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第5章
クロックスーパバイザ
クロックスーパバイザの機能と動作について説明
します。
(MB90F828B のみ本機能は使用可能です )
5.1 クロックスーパバイザの概要
5.2 クロックスーパバイザの構成
5.3 クロックスーパバイザのレジスタ
5.4 クロックスーパバイザの動作説明
5.5 クロックスーパバイザ使用上の注意
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87
第 5 章 クロックスーパバイザ
5.1
5.1
MB90820B シリーズ
クロックスーパバイザの概要
クロックスーパバイザは , メインクロックの発振を監視して発振停止となった場合
に , 内蔵の CR 発振回路で生成される CR クロックに切り換わることによって暴走す
ることを防止します。
■ クロックスーパバイザの概要
• メインクロック発振を監視して , 発振が停止したことを検出すると内部リセットを
発生し , 内蔵の CR クロックに切り換えます。
リセット要因が , クロックスーパバイザのリセットなのか , あるいは他のリセット
要因によるものかはリセット要因レジスタ (RSRR) にて確認できます。
• メインクロックの発振停止が検出されるのは , メインクロックの立上りエッジが ,
CR クロックで 4 サイクルの間検出されなかった場合です。したがって , メインク
ロックの周期が CR クロックの 4 サイクル以上の場合 , メインクロックの発振停止
を検出してしまう可能性があります。
• レジスタ設定によりリセット出力を禁止することが可能です。
• メインクロックのストップモード時はクロック停止となりますが , その間クロック
の監視は禁止状態 ( 監視禁止 ) となります。
<注意事項>
CR クロックの周期などはデータシートを参照してください。
88
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第 5 章 クロックスーパバイザ
5.2
MB90820B シリーズ
5.2
クロックスーパバイザの構成
クロックスーパバイザは , 以下のブロックで構成されています。
• 制御回路
• CR 発振回路
• メインクロック監視
• メインクロック選択
• CSV 制御レジスタ (CSVCR)
■ クロックスーパバイザのブロックダイヤグラム
クロックスーパバイザのブロックダイヤグラムを図 5.2-1 に示します。
図 5.2-1 クロックスーパバイザのブロックダイヤグラム
内部バス
CSV制御レジスタ(CSVCR)
制御回路
許可
許可
メイン
選択
メイン
クロック監視
CR発振回路
CRクロック
メインクロック
(X0/X1より)
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検出
内部リセット
メイン
クロック
選択
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内部メイン
クロック
PLL回路
セレクタ
89
第 5 章 クロックスーパバイザ
5.2
MB90820B シリーズ
● 制御回路
CSV 制御レジスタ (CSVCR) の情報により , 各種クロックおよびリセットなどの制御を
行います。
● CR 発振回路
内蔵 CR 発振回路です。制御回路の制御信号により発振 ON/OFF の制御が可能です。
クロック停止検出後の内部クロックとしても使用します。
● メインクロック監視
メインクロックの停止を監視します。
● メインクロック選択
メインクロックの停止を検出したときに , CR クロックを内部メインクロックとして出
力します。
● CSV 制御レジスタ (CSVCR)
クロックの監視および CR クロックの制御や停止検出の情報を確認します。
90
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第 5 章 クロックスーパバイザ
5.3
MB90820B シリーズ
5.3
クロックスーパバイザのレジスタ
クロックスーパバイザのレジスタについて説明します。
■ クロックスーパバイザのレジスタ一覧
クロックスーパバイザのレジスタを図 5.3-1 に示します。
図 5.3-1 クロックスーパバイザのレジスタ
クロックスーパバイザ制御レジスタ (CSVCR)
bit
アドレス
00008AH
7
6
5
4
3
2
1
0
予約
MM
予約
RCE
MSVE
予約
予約
予約
−
R
−
R/W
R/W
−
−
R/W
初期値
00011100B
R/W : リード / ライト可能
R
: リードオンリ
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91
第 5 章 クロックスーパバイザ
5.3
5.3.1
MB90820B シリーズ
クロックスーパバイザ制御レジスタ (CSVCR)
クロックスーパバイザ制御レジスタ (CSVCR) は , 各機能の許可および状態の確認を
行うレジスタです。
■ クロックスーパバイザ制御レジスタ (CSVCR)
図 5.3-2 クロックスーパバイザ制御レジスタ (CSVCR)
bit
7
アドレス
予約
00008AH
-
6
5
4
3
2
1
0
MM
予約
RCE
MSVE
予約
予約
予約
R
-
R/W
R/W
-
-
R/W
予約
0
予約ビット
必ず“0”に設定してください。
予約
0
予約ビット
必ず“0”に設定してください。
予約
0
予約ビット
必ず“0”に設定してください。
MSVE
0
1
初期値
00011100B
メインクロック監視許可ビット
メインクロック監視禁止
メインクロック監視許可
RCE
0
1
CRクロック発振許可
CRクロック発振停止
CRクロック発振許可
予約
0
予約ビット
必ず“0”に設定してください。
MM
0
1
メインクロック停止検出ビット
メインクロックの停止を未検出
メインクロックの停止を検出
予約
0
予約ビット
必ず“0”に設定してください。
R/W:リード/ライト可能
R :リードオンリ
予約:予約ビット
:初期値
92
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第 5 章 クロックスーパバイザ
5.3
MB90820B シリーズ
表 5.3-1 クロックスーパバイザ制御レジスタ (CSVCR) の各ビットの機能説明
ビット名
機 能
予約ビットです。
このビットへは必ず "0" を書き込んでください。また , 読出し値は常に "0" です。
bit7
予約ビット
bit6
読出し専用のビットでメインクロック発振の停止を検出したことを示すビットです。
MM:
"0" に設定された場合:メインクロック発振の停止を検出していない状態。
メインクロック "1" に設定された場合:メインクロック発振の停止を検出した状態。
停止検出ビット
このビットへの "1" の書込みは動作に影響を与えません。
bit5
予約ビット
予約ビットです。
このビットへは必ず "0" を書き込んでください。また , 読出し値は常に "0" です。
bit4
RCE:
CR 発振許可
ビット
CR 発振を許可するビットです。
"0" に設定した場合:発振禁止
"1" に設定した場合:発振許可
このビットに "0" を書き込む際は , あらかじめクロック監視機能が禁止となっており ,
かつ MM, SM ビットが "0" であることを確認してください。
bit3
メインクロック発振の監視を許可するビットです。
MSVE:
"0" に設定した場合:メインクロック監視の禁止。
メインクロック
"1" に設定した場合:メインクロック監視の許可。
監視許可ビット
このビットはパワーオンリセットでのみ "1" に設定されます。
bit2
∼
bit0
予約ビット
予約ビットです。
このビットへは必ず "0" を書き込んでください。また , 読出し値は常に "0" です。
<注意事項>
電源投入時 , クロックスーパバイザはメインクロックの発振安定待ち時間を経過した後 ,
監視を開始します。したがって , メインクロックの発振安定待ち時間以上動作していない
とクロックスーパバイザは動作しません。
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93
第 5 章 クロックスーパバイザ
5.4
5.4
MB90820B シリーズ
クロックスーパバイザの動作説明
クロックスーパバイザの動作を説明します。
■ クロックスーパバイザの動作
クロックスーパバイザはメインクロックの発振を監視し , 一定期間のクロック停止を
検出すると , 動作クロックを CR クロックに切り換え , リセットを発生します。
以下に , 各クロックモード時の動作について説明します。
● メインクロックモード時のメインクロック発振停止
メインクロックモード中にメインクロックの発振が停止と判断される条件は , メイン
クロックの立上りが CR クロックで 4 サイクルの期間検出されなかった場合です。
メインクロックの停止を検出するとリセットを発生し , メインクロックは CR クロック
に切り換わります。
メインクロックの発振停止の検出を CR クロックで行っているため , メインクロックが
低速 (CR クロックの 4 サイクル以上 ) になるとメインクロックの停止を検出してしま
う可能性があります。
また , ストップモード時はメインクロックの検出は行いません。
94
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第 5 章 クロックスーパバイザ
5.4
MB90820B シリーズ
■ クロックスーパバイザの動作フロー例
図 5.4-1 クロックスーパバイザの動作フロー例
電源投入
②
メインクロック発振
している?
NO
①
リセット状態
(発振安定待ち)
YES
発振再開
メインクロック
動作
④
NO
CRクロック
動作
YES
③
発振停止?
CSVリセット
発生
リセット解除
(CRクロック動作)
外部リセット
発生
⑤
CSV:クロックスーパバイザ
① 電源投入後は , メインクロックの発振による発振安定待ち時間が経過すると , メイ
ンクロック動作を開始します。
② 電源投入時にメインクロックが停止している場合は , リセット状態 ( 発振安定待ち
状態 ) で待機します。さらに , 発振が再開して発振安定待ち時間が経過後すると , メ
インクロック動作に遷移します。
③ メインクロック動作中に発振停止を検出した場合は , 動作クロックを CR クロック
に切り換え , リセットを発生します。
④ メイン発振が継続している ( 発振が停止していない ) 場合は , メインクロック動作
を継続します。
⑤ CRクロック動作中に外部リセットが発生した場合は, メインクロック動作に遷移し
ます。
ただし , このときに発振が停止していると , 再度 CSV リセットを発生して CR
クロック動作に戻ります。
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95
第 5 章 クロックスーパバイザ
5.4
MB90820B シリーズ
■ クロックスーパバイザ使用時のスタートアップフロー例
ユーザプログラムの先頭に , メインクロック停止検出ビット (CSVCR: MM) の判定を入
れることにより , ユーザプログラムでの Fail Safe ルーチン制御が可能となります。
図 5.4-2 に , クロックスーパバイザ使用時のスタートアップフロー例を示します。
図 5.4-2 クロックスーパバイザ使用時のスタートアップフロー例
リセット発生
CSVCR:MM=1 ?
NO
YES
YES
Fail Safeルーチン
(PLLは使用禁止)
PLLを使う?
NO
Mainルーチン
(PLLクロック)
96
Mainルーチン
(メインクロック)
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MB90820B シリーズ
5.5
第 5 章 クロックスーパバイザ
5.5
クロックスーパバイザ使用上の注意
クロックスーパバイザを使用する際の注意事項を説明します。
■ クロックスーパバイザ使用上の注意
クロックスーパバイザを使用する場合は , 以下の点にご注意ください。
• 電源投入時のクロックスーパバイザの動作について
電源投入後 , クロックスーパバイザはメインクロックの発振安定待ち時間が経過す
ると監視を開始します。したがって , メインクロックの発振安定待ち時間以上動作
していないとクロックスーパバイザは動作しません。
• CR クロックモードの遷移後について
CR クロックモード遷移後 , PLL を "ON" にしないでください。
PLL 回路の入力周波数の下限値を下回るため , PLL の動作は保証されません。
• CR 発振禁止の設定について
CR クロックモード中では , CR 発振許可ビット (CSVCR: RCE) による CR 発振禁止
の設定はしないでください。
内部クロックが停止するため , デッドロックを発生するおそれがあります。
• メインクロック停止検出ビットの初期化について
メインクロック停止検出ビット (CSVCR: MM) は , パワーオンリセットまたは外部
リセットのみで初期化されます。
ウォッチドッグリセット / ソフトウェアリセット /CSV リセットでは初期化されま
せん。そのため , CR クロックモードでこれらのリセットが発生しても , CR クロッ
クモードを継続します。
• クロックスーパバイザ機能によるリセット実行確認
クロック監視機能によってリセットが実行されたかを知るためには , ソフトウェア
で , WDTC レジスタをリードしてリセット要因をチェックします。ERST (WDTC の
bit4) がセットされている場合 , 外部端子からのリセットもしくはクロックスーパバ
イザリセットの発生が確認できます。MM bit (CSVCR の bit6) が "0" であるならリ
セット要因は外部リセットによるものです。MM が "1" のときはメインクロックが
喪失したことによるものです。
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97
第 5 章 クロックスーパバイザ
5.5
98
MB90820B シリーズ
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第6章
低消費電力モード
低消費電力モードの機能と動作について説明しま
す。
6.1 低消費電力モードの概要
6.2 低消費電力制御回路のブロックダイヤグラム
6.3 低消費電力モード制御レジスタ (LPMCR)
6.4 CPU 間欠動作モード
6.5 スタンバイモード
6.6 状態遷移図
6.7 スタンバイモード , リセット時の端子状態
6.8 低消費電力モード使用上の注意
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99
第 6 章 低消費電力モード
6.1
6.1
MB90820B シリーズ
低消費電力モードの概要
MB90820B シリーズでは , 動作クロックの選択とクロックの動作制御による , 次の
ような CPU 動作モードを備えています。
• クロックモード (PLL クロック / メインクロックモード )
• CPU 間欠動作モード (PLL クロック間欠動作 / メインクロック間欠動作モード )
• スタンバイモード ( スリープ , タイムベースタイマおよびストップの各モード )
PLL クロックモード以外は , すべて低消費電力モードになります。
■ CPU 動作モードおよび消費電流
CPU 動作モードと消費電流の関係を図 6.1-1 に示します。
図 6.1-1 CPU 動作モードと消費電流
消費電流
数十mA
CPU
動作モード
6逓倍クロック
PLLクロックモード
4逓倍クロック
Multiplied-by-three
3逓倍クロック clock
2逓倍クロック
1逓倍クロック
PLLクロック
間欠動作モード
6逓倍クロック
4逓倍クロック
3逓倍クロック
2逓倍クロック
1逓倍クロック
メインクロックモード (1/2 クロックモード)
メインクロック間欠動作モード
数mA
スタンバイモード
スリープモード
タイムベースタイマモード
ストップモード
数µA
低消費電流モード
(注意事項)
この図は,各モードの電流消費の度合いを示したもので,実際の消費電流値と異なる場合もあります。
100
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第 6 章 低消費電力モード
6.1
■ クロックモード
● PLL クロックモード
PLL クロックは , 発振クロック (HCLK) の逓倍クロックで , CPU およびリソースを動作
させます。
● メインクロックモード
メインクロックは , 発振クロック (HCLK) の 2 分周クロックで , CPU およびリソースを
動作させます。メインクロックモードでは , PLL 逓倍回路は停止します。
クロックモードについては , 「4.1 クロック」を参照してください。
■ CPU 間欠動作モード
CPU 間欠動作モード時は , CPU が間欠的に動作すると同時に , 高速クロックパルスが
リソースへ供給され , 消費電力が抑えられます。CPU 間欠動作モード時 , 間欠クロック
パルスが CPU に供給されるのは , レジスタ , 内部メモリ , リソース , または外部ユニッ
トをアクセスするときのみです。
■ スタンバイモード
スタンバイモードにおける低消費電力制御回路は , CPU へのクロック供給を停止 ( ス
リープモード ), または CPU およびリソースへのクロック供給を停止 ( タイムベースタ
イマモード ), または発振クロックを完全に停止 ( ストップモード ) することにより消費
電力を抑えます。
● PLL スリープモード
PLL スリープモードが起動され , PLL クロックモードになると CPU の動作クロックが
停止します。ほかのリソースは PLL クロックで動作を継続します。
● メインスリープモード
メインスリープモードが起動され , メインクロックモードになると CPU の動作クロッ
クが停止します。ほかのリソースはメインクロックで動作を継続します。
● PLL タイムベースタイマモード
PLL タイムベースタイマモード時は , 発振クロック , PLL クロックおよびタイムベース
タイマ以外の動作が停止します。タイムベースタイマ以外のすべての機能は停止しま
す。
● メインタイムベースタイマモード
メインタイムベースタイマモード時は , 発振クロック , メインクロックおよびタイム
ベースタイマ以外の動作が停止します。タイムベースタイマ以外のすべての機能は停
止します。
● ストップモード
ストップモード時は , 発振クロック (HCLK) が停止し , すべての機能が停止します。
<注意事項>
ストップモード時は原発振が停止するため , 最も低い消費電力でデータを保持できます。
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101
第 6 章 低消費電力モード
6.2
6.2
MB90820B シリーズ
低消費電力制御回路のブロックダイヤグラム
低消費電力制御回路は , 以下の 7 つのブロックで構成されています。
• CPU 間欠動作セレクタ
• スタンバイクロック制御回路
• CPU クロック制御回路
• 周辺クロック制御回路
• 端子ハイインピーダンス制御回路
• 内部リセット発生回路
• 低消費電力モード制御レジスタ (LPMCR)
■ 低消費電力制御回路のブロックダイヤグラム
図 6.2-1 に低消費電力制御回路のブロックダイヤグラムを示します。
図 6.2-1 低消費電力制御回路のブロックダイヤグラム
低消費電力モード制御レジスタ (LPMCR)
STP
SLP
SPL
RST TMDX CG1
CG0 RESV
RST 端子
端子ハイイン
ピーダンス
制御回路
端子ハイインピーダンス制御
内部リセット
発生回路
内部リセット
CPU間欠動作
セレクタ
間欠サイクル選択
CPUクロック
制御回路
解除リセット
3
ストップ/スリープ信号
スタンバイ
制御回路
割込み解除
CPUクロック
ストップ信号
マシンクロック
周辺クロック
制御回路
周辺クロック
発振安定待ち時間経過
クロック発生部
動作クロックセレクタ
発振安定待ち時間
セレクタ
3
2
x1 x2 x3 x4 x6
PLL 逓倍回路
RESV MCM WS1 WS0 RESV MCS
CS1
CS0
CS2
PLL クロック制御
レジスタ (PCKCR)
クロック選択レジスタ (CKSCR)
システムクロック
発生回路
X0 端子
X1 端子
内蔵CR発振クロック
102
クロック
セレクタ
2分周
512分周
2分周
4分周
メインクロック
2分周
2分周
タイムベースタイマ
クロックスーパバイザ
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第 6 章 低消費電力モード
6.2
● CPU 間欠動作セレクタ
CPU 間欠動作モード時に動作中の CPU 動作クロックの一時停止サイクル数を設定しま
す。
● スタンバイ制御回路
CPU クロック制御回路および周辺クロック制御回路を制御し , 低消費電力モードへの
移行と解除を行います。
● CPU クロック制御回路
CPU に供給するクロックを制御する回路です。この回路は , 周辺クロック制御のリソー
スに供給されるクロックを制御します。
● 周辺クロック制御回路
周辺機能に動作クロックを供給する回路です。
● 端子ハイインピーダンス制御回路
• タイムベースタイマモードおよびストップモードにおいて, 外部端子をハイインピー
ダンスにする回路です。
• プルアップオプションの選択された端子は , ストップモードではプルアップ抵抗を
切離します。
● 内部リセット発生回路
内部リセット信号を発生させる回路です。
● 低消費電力モード制御レジスタ (LPMCR)
スタンバイモードへの遷移と解除 , また CPU 間欠動作機能の設定などを行うレジスタ
です。
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103
第 6 章 低消費電力モード
6.3
MB90820B シリーズ
低消費電力モード制御レジスタ (LPMCR)
6.3
低消費電力モード制御レジスタ (LPMCR) は , 低消費電力モードへの遷移 / 解除 , お
よび CPU 間欠動作モードでの CPU クロック一時停止サイクル数を設定します。
■ 低消費電力モード制御レジスタ (LPMCR)
図 6.3-1 に低消費電力モード制御レジスタ (LPMCR) の構成を示します。
図 6.3-1 低消費電力モード制御レジスタ (LPMCR) の構成
bit15
(CKSCR)
bit7
bit6
bit5
bit4
STP
SLP
SPL
W
W
R/W
bit3
RST TMDX
W
W
bit2
bit1
CG1
CG0 RESV
R/W
R/W
bit0
初期値
00011000B
R/W
bit0
予約ビット
RESV
必ず"1"を設定してください。
bit2
bit1
CG1 CG0
CPU動作クロック停止サイクル数選択ビット
0
0
0サイクル (CPUクロック = 周辺クロック)
0
1
9 サイクル (CPUクロック: 周辺クロック = 1: 約3~4)
1
0
17 サイクル (CPUクロック: 周辺クロック = 1: 約5~6)
1
1
33 サイクル (CPUクロック: 周辺クロック = 1: 約9~10)
bit3
タイムベースタイマモードビット
TMDX
0
タイムベースタイマモードへの遷移
1
変化なし,動作に影響なし
bit4
内部リセット信号発生ビット
RST
0
3マシンサイクルの内部リセット信号を発生
1
変化なし,動作に影響なし
bit5
SPL
端子状態設定ビット (タイムベースタイマモード/ストップモード)
0
保持
1
ハイインピーダンス
bit6
SLP
スリープモードビット
0
変化なし,動作に影響なし
1
スリープモードへ遷移
bit7
R/W:
W:
104
リード/ライト可能
ライトオンリ
: 初期値
STP
ストップモードビット
0
変化なし,動作に影響なし
1
ストップモードへ遷移
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第 6 章 低消費電力モード
6.3
MB90820B シリーズ
表 6.3-1 低消費電力モード制御レジスタ (LPMCR) の機能
ビット名
機能
STP:
ストップモードビット
• ストップモードへの遷移を設定します。
"1" を書き込んだ場合 : ストップモードに遷移します。
"0" を書き込んだ場合 : 動作に影響しません。
• リセットまたはストップモード解除によって "0" にクリアされま
す。
• 読出し値は , 常に "0" です。
bit6
SLP:
スリープモードビット
• スリープモードへの遷移を設定します。
"1" を書き込んだ場合 : スリープモードに遷移します。
"0" を書き込んだ場合 : 動作に影響しません。
• リセットまたはスリープ解除で "0" にクリアされます。
• 読出し値は , 常に "0" です。
bit5
SPL:
端子状態指定ビット
( タイムベースタイマモード /
ストップモード )
• このビットはタイムベースタイマモードまたはストップモードの
場合だけ有効です。
"0" 設定の場合 : 外部端子のレベルを保持します。
"1" 設定の場合 : 外部端子をハイインピーダンスにします。
• リセットで "0" に初期化されます。
bit4
RST:
内部リセット信号発生ビット
• "0" を書き込んだ場合 : 3 マシンサイクルの内部リセット信号を
発生します。
• "1" を書き込んだ場合 : 動作に影響しません。
• 読出し値は , 常に "1" です。
TMDX:
タイマベースタイマモード
ビット
• タイムベースタイマモードへの遷移を指示するビットです。
• "0" を書き込んだ場合 : タイムベースタイマモードに遷移します。
• "1" を書き込んだ場合 : 動作に影響しません。
• リセットまたはタイムベースタイマモードの解除で "1" に設定さ
れます。
• 読出し値は , 常に "1" です。
bit7
bit3
bit2,
bit1
CG1, CG0:
CPU 一時停止クロック数選択
ビット
• CPU 間欠動作での CPU 動作クロックの一時停止サイクル数を設
定します。
• 一命令ごとに指定サイクル数 CPU クロック供給を停止します。
• 4 種類のクロック数から選択できます。
• 電源投入 , ウォッチドッグタイマリセットによって , "00B" に初期
化されます。ほかのリセットでは初期化できません。
bit0
RESV:
予約ビット
•
このビットには必ず "1" を書き込んでください。
STP ビットと SLP ビットに "1" を書き込み , TMDX ビットに "0" が同時に書き込まれた場合 , ストップモード
への遷移が最優先され , タイムベースタイマモードとスリープモードは優先順位が最下位になります。
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105
第 6 章 低消費電力モード
6.3
MB90820B シリーズ
■ 低消費電力モード制御レジスタへのアクセス
低消費電力モード制御レジスタへの書込みで , 低消費電力モード ( ストップモード , ス
リープモード , タイムベースタイマモード , 時計モード ) へ遷移しますが , 低消費電力
モードへの遷移に使用する命令は , 表 6.3-2 の命令を使用してください。
表 6.3-2 の命令による低消費電力モード遷移命令の直後には必ず下記
内の命令列
を配置してください。
MOV LPMCR,#H’xx
NOP
NOP
JMP $+3
MOV A,#H’10
; 表 6.3-2 の低消費電力モード遷移命令
; 次の命令へのジャンプ
; 任意の命令
内の命令以外が配置されると低消費電力モード解除後の動作は保証されません。
C 言語を使用して低消費電力モード制御レジスタをアクセスする場合は , 「6.8 低消費
電力モード使用上の注意」の「■ スタンバイモード遷移のための低消費電力モード制
御レジスタ (LPMCR) へアクセスする際の注意事項」を参照してください。
ワード長で低消費電力モード制御レジスタ (LPMCR) へ書き込む場合には , 偶数アドレ
スで書き込むようにしてください。奇数アドレスの書込みで低消費電力モードへ遷移
した場合には , 誤動作の原因となる場合があります。
表 6.3-2 に示す以外の機能を制御する場合には , どの命令を使用してもかまいません。
表 6.3-2 低消費電力モードへ遷移する場合に使用する命令一覧
MOV io, #imm8
MOV io, A
MOV @RLi+disp8, A
MOVW io, #imm16
MOVW io, A
MOVW @ RLi+disp8, A
SETB io:bp
CLRB io:bp
106
MOV dir, #imm8
MOV dir, A
MOV eam, #imm8
MOV addr16, A
MOV eam, Ri
MOV eam, A
MOVW dir, #imm16
MOVW dir, A
MOVW eam, #imm16
MOVW addr16, A
MOVW eam, RWi
MOVW eam, A
SETB dir:bp
CLRB dir:bp
SETB addr16:bp
CLRB addr16:bp
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第 6 章 低消費電力モード
6.4
MB90820B シリーズ
6.4
CPU 間欠動作モード
CPU 間欠動作モードは , 外部バスや周辺機能を高速動作させたまま CPU を間欠動作
させることで , 消費電力を抑えることができます。
■ CPU 間欠動作モード
CPU 間欠動作モードは , レジスタ , 内部メモリ (ROM, RAM), I/O, リソース , および外部
バスアクセスを行う場合 , CPU に供給するクロックを一命令実行ごとに一定期間停止
させ , 内部バスサイクルの起動を遅らせるモードです。リソースに高速の周辺クロック
を供給したまま , CPU の実行速度を下げると , 低消費電力で処理できます。
•
低消費電力モード制御レジスタ (LPMCR) の CG1 と CG0 は , CPU に供給するクロッ
クの一時停止サイクル当りのクロックパルス数を選択します。
•
外部バス動作は , リソースと同じクロックを使用します。
•
CPU 間欠モード時の命令実行時間は , 次のように算出できます。レジスタ , 内部メ
モリ , リソースおよび外部バスをアクセスする命令が実行された回数に , 一時停止
サイクル当りのクロックパルス数をかけることによって , 補正値が求められます。
この補正値を正常実行時間に加算します。
図 6.4-1 に CPU 間欠動作モード時の動作クロックを示します。
図 6.4-1 CPU 間欠動作時のクロック
周辺クロック
CPUクロック
一時停止サイクル
命令実行
サイクル
内部バス起動
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107
第 6 章 低消費電力モード
6.5
MB90820B シリーズ
スタンバイモード
6.5
スタンバイモードには , スリープ (PLL スリープ , メインスリープ ), タイムベースタ
イマ , ストップの各モードがあります。
■ スタンバイモードの動作状態
表 6.5-1 にスタンバイモードの動作状態を示します。
表 6.5-1 スタンバイモードの動作状態
スタンバイモード
スリープ
モード
PLL スリープ
モード
MCS = 0
SLP = 1
メインスリープ
モード
MCS = 1
SLP = 1
PLL タイム
ベースタイマ
モード (SPL = 0)
タイム
ベース
タイマ
モード
PLL タイム
ベースタイマ
モード (SPL = 1)
発振
クロック
CPU
リソース
端子
動作
動作
メイン /PLL ス
トップモード
(SPL = 0)
メイン /PLL ス
トップモード
(SPL = 1)
解除方法
保持
MCS = 0
TMDX = 0
動作
動作
Hi-Z
停止 *
メインタイム
ベースタイマ
モード (SPL = 0)
メインタイム
ベースタイマ
モード (SPL = 1)
ストップ
モード
遷移条件
停止
保持
リセット
または
割込み
MCS = 1
STP = 1
Hi-Z
保持
MCS = x
STP = 1
停止
停止
停止
Hi-Z
*
: タイムベースタイマのみは動作します。
SPL : 低消費電力モード制御レジスタ (LPMCR) の端子状態指定ビット
SLP : 低消費電力モード制御レジスタ (LPMCR) のスリープモードビット
STP : 低消費電力モード制御レジスタ (LPMCR) のストップモードビット
TMDX: 低消費電力モード制御レジスタ (LPMCR) のタイムベースタイマモードビット
MCS : クロック選択レジスタ (CKSCR) のマシンクロック選択ビット
Hi-Z : ハイインピーダンス
108
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第 6 章 低消費電力モード
6.5
スリープモード
6.5.1
スリープモードは , CPU の動作クロックを停止させるモードで , CPU 以外は動作を
続行します。低消費電力モード制御レジスタ (LPMCR) でスリープモードへの遷移を
表示すると , PLL クロックモードを設定している場合は PLL スリープモードへ遷移
し , メインクロックモードを設定している場合はメインスリープモードへ遷移しま
す。
■ スリープモードへの遷移
低消費電力モード制御レジスタ (LPMCR) の SLP ビットおよび TMDX ビットに "1" を ,
STP ビットに "0" を書き込むと , スリープモードに遷移します。このとき , クロック選
択レジスタ (CKSCR) の MCS ビットが "0" であれば PLL スリープモードに , MCS ビッ
トが "1" であれば , メインスリープモードに遷移します。
<注意事項>
SLP ビットと STP ビットへの "1" の書込みと TMDX ビットへの "0" の書込みが同時に行
われると , STP/TMDX ビット設定値は SLP ビット設定値を無効にするので , ストップモー
ドまたはタイムベースタイマモードへの切換えが発生します。
● データ保持機能
スリープモードでは , アキュムレータや内部 RAM などの専用レジスタのデータが保持
されます。
● 割込み要求時の動作
割込み要求時に , 低消費電力モード制御レジスタ (LPMCR) の SLP ビットに "1" を設定
しても , スリープモードへ遷移しません。CPU が割込みを受け付けない場合 , CPU は
次の命令を実行します。CPU が割込みを受け付けた場合 , 直ちに割込み処理ルーチン
に分岐します。
● 端子状態
スリープモード時は , すべての端子はスリープモードへの切換え直前の状態を保持し
ます。バス入出力またはバス制御に使用される端子は例外です。
■ スリープモードの解除
低消費電力制御回路は , リセット入力または割込みの発生によってスリープモードを
解除します。
● リセットによる復帰
スリープモード時がリセットにより解除されると , スリープモードから解除されると
リセット状態になります。
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109
第 6 章 低消費電力モード
6.5
MB90820B シリーズ
● 割込みによる復帰
スリープモード時にリソースからレベル7より高い割込み要求が発生されると, スリー
プモードが解除されます。スリープモードが解除されると , CPU はこの割込みをほか
の割込みと同様な方法で処理します。CPU はコンディションコードレジスタ (CCR), 割
込みレベルマスクレジスタ (ILM), および割込み制御レジスタ (ICR) の設定に従って処
理を実行します。この割込みが受付けられた場合は , CPU は割込み処理を実行します。
この割込みが受付けられなかった場合は , CPU はスリープモードへの切換えが指定さ
れている命令のすぐ次の命令を実行します。
割込みによるスリープモードの解除を図 6.5-1 に示します。
図 6.5-1 割込みの発生によるスリープモードの解除
リソース回路からの
割込み許可フラグ設定
スリープモード実行
INT 発生
(IL < 7)
NO
スリープモード継続
YES
YES
I=0
次の命令実行
スリープモード解除
NO
YES
ILM < IL
次の命令実行
NO
割込み実行
<注意事項>
割込み処理が正常に実行されると, CPUはまずスリープモードへの切換えが指定されてい
る命令のすぐ次の命令を実行します。その後 CPU は割込み処理に移ります。
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第 6 章 低消費電力モード
6.5
MB90820B シリーズ
● 外部リセットによる PLL スリープモードからノーマルモードへの復帰
PLL スリープモード時には , メインクロックと PLL クロックがクロックパルスを生成
します。外部リセットはクロック選択レジスタ (CKSCR) の MCS ビットを "1" に初期
化しないので , PLL ロックモードが選択された状態 (CKSCR の MCS = 0) のままとな
ります。外部リセットで PLL スリープモードからノーマルモードに復帰すると , PLL
スリープモードが解除された後 CPU は直ちに PLL クロックで動作を開始します。図
6.5-2 を参照してください。
図 6.5-2 PLL スリープモードの解除 ( 外部リセット )
RST 端子
スリープモード
メインクロック
発振
PLLクロック
発振
CPUクロック
PLLクロック
CPUの動作
停止
スリープモード解除
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リセットシーケンス
実行
リセット解除
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111
第 6 章 低消費電力モード
6.5
MB90820B シリーズ
タイムベースタイマモード
6.5.2
タイムベースタイマモードは , 原発振とタイムベースタイマ以外の動作を停止させ
るモードで , タイムベースタイマ以外すべての機能が停止します。
■ タイムベースタイマモードへの遷移
• 低消費電力モード制御レジスタ (LPMCR) の TMDX ビットと STP ビットに "0" を書
き込むと , タイムベースタイマモードへの切換えが発生します。
• このとき , クロック選択レジスタ (CKSCR) の MCS ビットに "0" が設定されている場
合 , PLL タイムベースタイマモードになり , クロック選択レジスタ (CKSCR) の MCS
ビットに "1" が設定されている場合は , メインタイムベースタイマモードになります。
<注意事項>
TMDX ビットと STP ビットへの "0" の書込みが同時に行われると , STP ビット設定値は
TMDX ビットの設定値を無効にするので , ストップモードへの切換えが発生します。
● データ保持機能
タイムベースタイマモード時は , アキュムレータや内部 RAM などの専用レジスタの
データを保持します。
● 割込み要求時の動作
割込み要求時に LPMCR の TMDX ビットに "0" を書き込んでも , タイムベースタイマ
モードへの切換えは発生しません。
● 端子状態
タイムベースタイマモードへの切換えが発生する直前の状態を外部端子に保持させる
か , またはこのモードへの切換えによって外部端子をハイインピーダンスに設定する
かの選択に関する制御は , LPMCR の SPL ビットで行うことができます。
■ タイムベースタイマモードの解除
低消費電力制御回路は , リセット入力または割込みでタイムベースタイマモードを解
除します。タイムベースタイマモードがリセットによって解除されると , 本マイコンは
タイムベースタイマモードから解除された後でリセット状態になります。
● リセットによるノーマルモードへの復帰
タイムベースタイマモードがリセットによって解除されると , 本マイコンはタイム
ベースタイマモードから解除された後でリセット状態になります。タイムベースタイ
マは , リセットによりメインクロックモードへと初期化されます。
外部リセットによるタイムベースタイマモードからノーマルモードへの復帰動作を図
6.5-3 に示します。
112
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第 6 章 低消費電力モード
6.5
MB90820B シリーズ
図 6.5-3 タイムベースタイマモードの解除 ( 外部リセットによる )
RST端子
タイムベース
タイマモード
メインクロック
発振
PLLクロック
メインクロック
CPUクロック
CPU動作
停止
リセットシーケンス
実行
リセット解除
タイムベースタイマモード解除
● 割込みによるノーマルモードへの復帰
タイムベースタイマモード中にリソース回路などから割込みレベルが 7 より高い割込
み要求が発生すると ( 割込み制御レジスタ ICR : IL2, IL1, IL0 が "111B" 以外 ), 低消費電
力制御回路はタイムベースタイマモードを解除します。タイムベースタイマモードの
解除後は , 通常の割込み処理と同じ扱いとなります。CPU は , コンディションコードレ
ジスタ (CCR) の I フラグ , 割込みレベルマスクレジスタ (ILM), および割込み制御レジ
スタ (ICR) の設定に従って処理を実行します。この割込みが受け付けられる場合は , 割
込み処理を実行します。割込みが受け付けられない場合は , タイムベースタイマモード
への切換えを指定する命令の次の命令から処理を実行します。
<注意事項>
割込み処理が正常に実行されると, CPUはまずスリープモードへの切換えが指定されてい
る命令のすぐ次の命令を実行します。その後 CPU は割込み処理に移ります。
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113
第 6 章 低消費電力モード
6.5
6.5.3
MB90820B シリーズ
ストップモード
ストップモードでは , すべての発振を停止させ , 全機能が停止します。したがって ,
最も少ない消費電力でデータを保持できます。
■ ストップモードへの移行
低消費電力モード制御レジスタ (LPMCR) の STP ビットに "1" を書き込むと , ストップ
モードに移行します。
この時点でクロック選択レジスタ (CKSCR) の MCS ビットに "0" が設定されている場
合は , PLL ストップモードになり , クロック選択レジスタ (CKSCR) の MCS ビットに
"1" が設定されている場合は , メインストップモードになります。
● データ保持機能
ストップモードでは , アキュムレータなどの専用レジスタと内部 RAM の内容が保持さ
れます。
● 割込み要求が発生している場合の動作
割込み要求が発生している最中に低消費電力モード制御レジスタ (LPMCR) の STP ビッ
トに "1" を設定した場合は , ストップモードに移行しません。
● 端子状態の設定
外部端子がストップモード遷移する直前の状態を保持するか , ハイインピーダンス状
態になるかは , 低消費電力モード制御レジスタ (LPMCR) の SPL ビットで制御できます。
■ ストップモードの解除
低消費電力制御回路は , リセット入力 , または割込みの発生によりストップモードを解
除します。ストップモードから復帰する前は動作クロックの発振が停止しているため ,
低消費電力制御回路はまず発振安定待ち状態に移行してから , ストップモードを解除
します。
● リセットによる復帰
リセット要因によるストップモード解除の場合は , ストップモードを解除した上で , 発
振安定待ちリセット状態になります。リセットシーケンスは発振安定待ち時間経過後
に移ります。
● 割込みによる復帰
ストップモード中に周辺回路などから割込みレベルが 7 より高い割込み要求が発生す
ると ( 割込み制御レジスタ ICR : IL2, IL1, IL0 が "111B" 以外 ), 低消費電力制御回路はス
トップモードを解除します。ストップモードの解除後は , CPU はこの割込みをほかの
割込みと同様な方法で処理します。ただし , CPU の起動は , クロック選択レジスタ
(CKSCR) の WS1, WS0 ビットで指定されたメインクロックの発振安定待ち時間を経過
した後で行われます。コンディションコードレジスタ (CCR) の I フラグ , 割込みレベル
マスクレジスタ (ILM), および割込み制御レジスタ (ICR) の設定に従って , CPU は処理
を実行します。この割込みが受付けられた場合は , CPU は割込み処理を実行します。こ
の割込みが受付けられなかった場合 , ストップモードへの切換えが指定されている命
令の次の命令を実行します。
114
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第 6 章 低消費電力モード
6.5
MB90820B シリーズ
<注意事項>
割込み処理が正常に実行されると, CPUはストップモードへの切換えが指定されている命
令の次の命令を実行します。次に CPU は割込み処理に移行します。
図 6.5-4 にストップモードからの復帰動作を示します。
図 6.5-4 ストップモードの解除 ( 外部リセット )
RST 端子
ストップモード
メインクロック
PLL クロック
発振安定待ち時間
発振中
発振安定待ち時間
発振中
メイン /PLL クロック
CPU クロック
停止中
CPU 動作
ストップモード解除
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リセット
シーケンス
実行
リセットクリア
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115
第 6 章 低消費電力モード
6.6
6.6
MB90820B シリーズ
状態遷移図
MB90820B シリーズの動作状態の遷移図と , 遷移条件について示します。
■ 状態遷移図
図 6.6-1 低消費電力モード状態遷移図
電源投入
メインクロックモード
[12]
メインクロック
リセット
[1]
原発振安定待ちと
リセット
[9]
メインタイム
ベースタイマ
[4]
[13]
ソースクロック
発振安定待ち
[8]
[2]
[6]
[3]
[11]
[10]
[7]
メイン
ストップ
[5]
[21]
[22]
[19]
PLL ストップ
メイン
スリープ
メインラン
<10>
[20]
<1>
PLL スリープ
PLL ラン
<3>
[14]
ソースクロック
発振安定待ち
[16]
[15]
[23]
[18]
原発振安定待ちと
リセット
[6]
[7]
<7>
<4>
<5>
PLL クロック
リセット
<8>
PLL タイムベース
タイマ
[17]
メインクロック
リセット
PLL クロックモード
116
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第 6 章 低消費電力モード
6.6
MB90820B シリーズ
■ 低消費電力モードの動作状態
表 6.6-1 に低消費電力モードの動作状態を示します。
表 6.6-1 低消費電力動作モードの動作状態
低消費電力モード
状態遷移
発生条件
発振
クロック
CPU
リソース
端子
解除
イベント
メインスリープ
MCS = 1
SLP = 1
動作
動作
停止
動作
動作
リセット
または
割込み
PLL スリープ
MCS = 0
SLP = 1
動作
動作
停止
動作
動作
リセット
または
割込み
メイン /PLL
タイムベースタイマ
(SPL = 0)
MCS = x
TMDX = 0
動作
動作
停止
停止
保持
リセット
または
割込み
メイン /PLL
タイムベースタイマ
(SPL = 1)
MCS = x
TMDX = 0
動作
動作
停止
停止
Hi-Z
リセット
または
割込み
メイン /PLL
ストップ (SPL = 0)
MCS = x
STP = 1
停止
停止
停止
停止
保持
リセット
または
割込み
メイン /PLL
ストップ (SPL = 1)
MCS = x
STP = 1
停止
停止
停止
停止
Hi-Z
リセット
または
割込み
● クロックモードへの切換えおよび解除 ( スタンバイモードは除く )
クロックモードへの切換えおよびクロックモードの解除を表 6.6-2 に示します。
表 6.6-2 クロックモードへの切替えおよびクロックモードの解除
状態遷移
状態遷移発生条件
パワーオン後 , メインラン状態
への遷移
[1] ソースクロック発振安定化待ち時間が終了します ( タイムベースタイマ
出力 )。
[2] リセット入力が解除される。
メインラン状態時のリセット
[3] 外部リセット , ソフトリセット , またはウォッチドッグタイマリセット
メインラン状態から PLL ラン
状態への遷移
[19]MCS = 0(PLL クロック発振安定化待ち時間後 , PLL クロック動作 ) *
PLL ラン状態からメインラン状
態への復帰
[20]MCS = 1 (PLL クロックが停止します )
PLL ラン状態におけるリセット
[6] 外部リセットまたはソフトリセット ([7]: リセット後に PLL ラン状態に
復帰します )
[13] ウォッチドッグリセット ([2]: リセット後にメインラン状態に復帰しま
す)
*: PLL クロック発振安定化待ち状態の間は , メインクロックで動作します。
● スタンバイモードへの切換えおよびスタンバイモードの解除
表 6.6-3 にスタンバイモードへの切換えおよびスタンバイモードの解除を示します。
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第 6 章 低消費電力モード
6.6
MB90820B シリーズ
表 6.6-3 スタンバイモードへの切換えおよびスタンバイモードの解除
状態遷移
状態遷移発生条件
メインスリープモードへの遷移
[21] SLP = 1, MCS = 1 ( メインラン状態から遷移 )
[2]SLP = 1, MCS = 1 (PLL ラン状態から遷移 )
メインスリープモードの解除
[22] 割込み入力
[4] 外部リセット
メインストップモードへの遷移
[5]STP = 1, MCS = 1 ( メインラン状態から遷移 )
PLL ストップモードへの遷移
<10>STP = 1, MCS = 0(PLL ラン状態から遷移 )
メインストップモードの解除
[7] 割込み入力 ([10] 発振安定化待ち後にメインラン状態に復帰します )
[8] 外部リセット ([9] 発振安定化待ち状態において外部リセットが発生
します )
PLL ストップモードの解除
[14] 割込み入力 ([15] 発振安定化待ち後に PLL ラン状態に復帰します )
[16] 外部リセット ([18] 発振安定化待ち状態において外部リセットが発
生します )
PLL スリープモードへの遷移
<1> SLP = 1, MCS = 0 (PLL ラン状態から遷移 )
<2> SLP = 1, MCS = 0 ( メインラン状態から遷移。PLL クロック発振安
定化待ち後に PLL クロックへの切換え )*
PLL スリープモードの解除
<3> 割込み入力
<4> 外部リセット
メインタイムベースタイマモード
への遷移
[6] STP = 1, MCS = 1( メインラン状態から遷移 )
PLL タイムベースタイマモードへ
の遷移
<5> STP = 1, MCS = 0 (PLL ラン状態から遷移 )
メインタイムベースタイマモード
の解除
[11] 割込み入力
[12] 外部リセット ([2] リセット後にメイン実行状態に復帰します )
PLL タイムベースタイマモードの
解除
<7> 割込み入力
<8> 外部リセット ([7] リセット後に PLL 実行状態に復帰します )
*: PLL クロック発振安定化待ち状態の間は , メインクロックで動作します。
118
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第 6 章 低消費電力モード
6.7
MB90820B シリーズ
6.7
スタンバイモード , リセット時の端子状態
スタンバイモード , リセット時の端子の状態を , 各メモリアクセスモードごとに示し
ます。
■ ソフトウェアプルアップ抵抗
ソフトウェアでプルアップ抵抗を選択している端子は , "L" レベル出力時にはプルアッ
プ抵抗は切断されます。
■ シングルチップモード時の端子状態
表 6.7-1 にシングルチップモード時の各端子状態について示します。
表 6.7-1 シングルチップモード時の各端子状態
スタンバイモード
端子名
スリープ
モード
P00 ∼ P07,
P17,
P20 ∼ P27,
P30 ∼ P37,
P40 ∼ P47,
P50,
P60 ∼ P63,
P70 ∼ P77,
P80 ∼ P87,
直前の状態を
保持* 2
P10 ∼ P16,
P63
ストップモード
SPL = 0
SPL = 1
直前の状態を
保持* 2
入力遮断* 3/
出力 Hi-Z * 3
リセット時
出力 Hi-Z * 3
入力可* 1
*1 : " 入力可 " とは , 対応する外部割込み端子を許可している場合に入力機能が可能な
状態であることを意味します。プルアップまたはプルダウンオプションを選択して
ください。または外部からの入力が必要です。出力ポートとして使用している端子
はほかのポートと同じです。
*2 : " 直前の状態を保持 " とは , このモードになる直前に出力していた状態をそのまま
保持することを意味します。ただし , 入力状態であった場合は入力不可となるので
注意してください。
•" 出力していた状態をそのまま保持 " とは , 出力のある内部リソースが動作中であ
ればその値を , ポートとして出力している場合にはその値をそれぞれ保持する
ことを意味します。
•" 入力不可 " とは , 端子からすぐの入力ゲート動作は許可状態にあるが , 内部回路
が動作していないため , 端子への入力値が内部で受け付けられない状態を意味
します。
*3 : 入力遮断状態では , 入力はマスクされ "L" レベルが内部に伝わります。" 出力 HiZ" とは端子駆動用トランジスタを駆動禁止状態にして端子をハイインピーダンス
にすることを意味します。
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119
第 6 章 低消費電力モード
6.8
6.8
MB90820B シリーズ
低消費電力モード使用上の注意
低消費電力モードを使用する場合には , 以下の点に関して注意が必要です。
・スタンバイモードへの移行と割込み
・割込みによるスタンバイモードの解除
・スタンバイモードの設定
・ストップモードの解除
・タイムベースタイマモードの解除
・発振安定待ち時間
・スタンバイモード遷移のための低消費電力モード制御レジスタ (LPMCR) へアクセ
スする際の注意事項
■ スタンバイモードへの移行と割込み
周辺機能から CPU に対しての割込み要求発生中は , 低消費電力モード制御レジスタ
(LPMCR) のストップモードビット (STP) やスリープモードビット (SLP) に "1" が設定
されている場合でも , CPU これらのビットを無視します。従って , スタンバイモードへ
は移行しません ( 割込み処理後でも , スタンバイモードへの移行は行われません )。割
込みレベルが 7 より高い場合は , この動作は割込み要求が CPU に受け付けられるかど
うかには関係しません。
しかし , CPU による割込み処理中であっても , その割込み要求フラグビットがクリアさ
れておりほかに割込み要求がない場合には , スタンバイモードへ移行できます。
■ 割込みによるスタンバイモードの解除
• スリープ , タイムベースタイマ , またはストップモード中に , 周辺機能などから割込
みレベルが 7 より高い割込み要求が発生した場合 , スタンバイモードは解除されま
す。これは CPU が割込みを受け付けるかどうかには関係しません。
• スタンバイモード解除後 , 通常の割込み動作が行われます。割込みレベル設定ビッ
ト (ICR : IL2, IL1, IL0) で示された割込み要求優先順位が , 割込みレベルマスクレジ
スタ (ILM) より高く , コンディションコードレジスタ (CCR) の割込み許可フラグ (I)
が "1"( 許可 ) に設定されている場合は , CPU は割込み処理ルーチンへ分岐します。
割込みが受付けられない場合は , スタンバイモードへの遷移が指定されている命令
の次の命令を実行します。
• 割込み処理が正常に実行されると , CPU は先ずスタンバイモードへの遷移を指定さ
れた命令の次の命令を実行し , その後割込み処理に移ります。スタンバイモードに
移行する際の条件によって , CPU は次の命令を実行する前に割込み処理に移ること
があります。
• スタンバイモードから通常モードへ復帰した直後に CPU が割込み処理ルーチンへ
分岐しない場合は , スタンバイモードが設定される前に割込みを禁止する処置を行
わなければなりません。
120
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第 6 章 低消費電力モード
6.8
MB90820B シリーズ
■ スタンバイモードの設定
LPMCR の STP ビットと SLP ビットに同時に "1" を書き込むと , スタンバイモードへの
遷移が実行されます。クロック選択レジスタ (CKSCR) の MCS ビットが "0" の場合は ,
タイムベースタイマモードへの切換えが実行されます。このビットが "1" の場合 , ス
トップモードへの切換えが実行されます。
■ ストップモード解除
ストップモード解除のために外部割込みを使用する場合 , システムがストップモード
に入る前に割込み入力要因として設定された入力を使用してください。入力要因とし
て "H" レベル , "L" レベル , 立上りエッジまたは立下りエッジを選択できます。
■ タイムベースタイマモードの解除
• タイムベースタイマモードが解除される場合 , PLL クロック発振安定化待ち状態に
なります。PLL クロックを使用しない場合は , リセット直後または割込みからの復
帰時に実行される命令によって , クロック選択レジスタ (CKSCR) の MCS ビットを
"1" に書換えてください。
• 外部割込みを使用してタイムベースタイマモードを解除する場合には , 入力要因と
して "H" レベル , "L" レベル , 立上りエッジまたは立下りエッジを選択できます。
■ 発振安定待ち時間
●
発振クロックの発振安定待ち時間
ストップモード時は , 原発振用の発振子が停止しているため , 発振安定待ち時間をとる
必要があります。クロック選択レジスタ (CKSCR) の WS0 と WS1 ビットで選択された
時間幅は発振安定化待ち時間として使用されます。
●
PLL クロック発振安定待ち時間
• CPU がメインクロックで動作する場合には , PLL クロックは停止することもありま
す。CPU およびリソースが PLL クロックで動作するモードに移行する場合 , PLL ク
ロックは当初発振安定化待ち状態になり , CPU は依然としてメインクロックで動作
します。
• PLLクロック発振安定待ち時間は, 214/HCLK(HCLK : 発振クロック周波数)固定です。
• ただし, PLLクロック発振安定化待ち状態になる前にタイムベースタイマがクリアさ
れなかった場合 , タイムベースタイマの状態によって待ち時間は 214/HCLK から 2 ×
214/HCLKの範囲で変化します (例えば, 外部リセットによるタイムベースタイマモー
ドから PLL モードへの復帰が生じます )。
■ スタンバイモード遷移のための低消費電力モード制御レジスタ (LPMCR) へアクセ
スする際の注意事項
● アセンブラ言語を使用して低消費電力モード制御レジスタ (LPMCR) へアクセスする場合
低消費電力モード制御レジスタ (LPMCR) において低消費電力モードに移行する設定を
行う場合は , 表 6.3-2 の命令を使用してください。
表 6.3-2 の命令による低消費電力モード遷移命令の直後には必ず下記 内の命令
列を配置してください。
MOV LPMCR,#H’xx
; 表 6.3-2 の低消費電力モード遷移命令
NOP
NOP
JMP $+3
MOV A,#H’10
; 次の命令へのジャンプ
; 任意の命令
内の命令以外が配置されると低消費電力モード解除後の動作は保証されません。
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121
第 6 章 低消費電力モード
6.8
MB90820B シリーズ
● C 言語を使用して低消費電力モード制御レジスタ (LPMCR) にアクセスする場合
低消費電力モード制御レジスタ (LPMCR) においてスタンバイモードに移行する設定を
行う場合は , 以下の (1) から (3) のいずれかの方法でアクセスしてください。
(1) スタンバイモードに遷移させる命令を関数化し , スタンバイモード遷移命令の後
に _wait_nop() のビルトイン関数を 2 個挿入してください。関数内で , スタンバイ
復帰の割込みが発生する可能性がある場合は , コンパイル時に最適化を実施し ,
LINK/UNLINK 命令の発生を抑止してください。
例 ( 時計モードまたはタイムベースタイマモード遷移関数の場合 )
void enter_watch(){
IO_LPMCR.byte = 0x10:
_wait_nop();
_wait_nop();
}
/* LPMCR の TMDX ビットに "0" をセット */
(2) スタンバイモードに遷移させる命令を _asm 文で記述し , スタンバイモード遷移命
令の後に 2 個の NOP と JMP 命令を挿入してください。
例 ( スリープモード遷移の場合 )
_asm("
_asm("
_asm("
_asm("
MOV I:_IO_LPMCR, #H’58"); /* LPMCR の SLP ビットに "1" をセット */
NOP");
NOP");
JMP $+3");
/* 次の命令へのジャンプ
*/
(3) スタンバイモードに遷移させる命令を #pragma asm ∼ #pragma endasm 間に記述し ,
スタンバイモード遷移命令の後に 2 個の NOP と JMP 命令を挿入してください。
例 ( ストップモード遷移の場合 )
#pragma asm
MOV I:_IO_LPMCR, #H’98
NOP
NOP
JMP $+3
#pragma endasm
122
/* LPMCR の STP ビットに "1" をセット */
/* 次の命令へのジャンプ
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*/
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第7章
割込み
MB90820B シリーズの割込みおよび拡張インテリ
ジェント I/O サービス (EI2OS) の機能と動作につい
て説明します。
7.1 割込み
7.2 割込み要因と割込みベクタ
7.3 割込み制御レジスタとリソース
7.4 ハードウェア割込み
7.5 ソフトウェア割込み
7.6 拡張インテリジェント I/O サービス (EI2OS) の割込み
7.7 例外処理割込み
7.8 割込み処理のスタック動作
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123
第 7 章 割込み
7.1
MB90820B シリーズ
割込み
7.1
MB90820B シリーズの割込みおよび拡張インテリジェント I/O サービス (EI2OS) の
機能と動作について説明します。
・ハードウェア割込み
・ソフトウェア割込み
・拡張インテリジェント I/O サービス (EI2OS) による割込み
・例外処理
■ 割込みの種類と機能
● ハードウェア割込み
ハードウェア割込みは , リソースからの割込み要求に対して , ユーザ定義の割込み処理
プログラムへ制御を移します。
● ソフトウェア割込み
ソフトウェア割込みは , 専用ソフトウェア割込み命令 (INT 命令など ) の実行により起
動されたユーザ定義の割込み処理プログラムへ制御を移します。
●
拡張インテリジェント I/O サービス (EI2OS) による割込み
• 拡張インテリジェント I/O サービス (EI2OS) は , リソースとメモリ間の自動データ転
送機能です。通常割込み処理プログラムで行っていたデータ転送をダイレクトメモ
リアクセス (DMA) のように行うことができます。指定回数のデータ転送処理が終了
すると , 自動的に割込み処理プログラムを実行します。
• EI2OS による割込みは , ハードウェア割込みの一種です。
●
例外処理
例外処理は , 基本的には割込みと同じものであり , 命令の境界で例外事項 ( 未定義命令
の実行 ) が発生したことを検出した場合 , 通常処理を中断して行われます。ソフトウェ
ア割込み命令の "INT10" と等価です。
124
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第 7 章 割込み
7.1
MB90820B シリーズ
■ 割込み動作
4 種類の割込み機能の , 起動および復帰処理を図 7.1-1 に示します。
図 7.1-1 割込み動作の概略フロー
スタート
メインプログラム
YES
有効なハードウェア
割込み要求が存在
するか?
ストリング系(*1)
命令が実行中
割込みの起動と復帰処理
NO
次の命令を取出し,
デコードする
EI2OS?
YES
EI2OS
YES
INT命令?
NO
EI2OS処理
ソフトウェア
割込み/
例外処理
システムスタックへ
専用レジスタを退避する
ハードウェア割込みの
受付けを無効にする
("1" → "0")
ハードウェア
割込み
YES
システムスタックへ
専用レジスタを退避する
指定された回数に
達したか?
または,リソースから
終了要求が
あったか?
NO
CPU割込み処理レベル
(ILM)を更新する
YES
RETI命令?
割込み
復帰処理
Read
the interrupt
割込みベクタを読み出し,
PCとPCBを更新し,
PCB, and branch to
割込みルーチンへ分岐する
NO
通常命令を実行する
instruction
システムスタックから
専用レジスタを戻し,
割込みルーチンを呼出す
前のルーチンへ戻る
ストリング系*
命令の反復は完了
したか?
YES
PCを更新してポインタを
次の命令へ移動する
*: ストリング系命令の実行中は,1ステップごとに割込みが判定されます。
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125
第 7 章 割込み
7.2
MB90820B シリーズ
割込み要因と割込みベクタ
7.2
F2MC-16LX には , 256 種類の割込み要因に対応する機能があり , 256 の割込みベク
タテーブルは最上位アドレスのメモリに割り当てられています。この割込みベクタ
はすべての割込みで共有します。
ソフトウェア割込みは , このすべての割込み (INT0 ∼ INT255) を使用できますが , ソ
フトウェア割込みは , 同じ割込みベクタをハードウェア割込みや例外処理割込みと
共用します。ハードウェア割込みは , 各リソースの固定割込みベクタと割込み制御
レジスタ (ICR) を使用します。
■ 割込みベクタ
● 割込みベクタ
割込み処理のときに参照される割込みベクタテーブルは , メモリ領域の最上位アドレ
ス ("FFFC00H" ∼ "FFFFFFH") に割り当てられています。また , 割込みベクタは , EI2OS,
例外処理 , ハードウェアおよびソフトウェア割込みと同じ領域を共用しています。
割込み番号と割込みベクタの割当てを表 7.2-1 に示します。
表 7.2-1 割込みベクタ
ソフトウェア
割込み命令
ベクタ
アドレス
L
ベクタ
アドレス
M
ベクタ
アドレス
H
モードデータ
割込み
番号
ハードウェア割込み
INT0
FFFFFCH
FFFFFDH
FFFFFEH
未使用
#0
なし
:
:
:
:
:
:
:
INT7
FFFFE0H
FFFFE1H
FFFFE2H
未使用
#7
なし
INT8
FFFFDCH
FFFFDDH
FFFFDEH
FFFFDFH
#8
( リセットベクタ )
INT9
FFFFD8H
FFFFD9H
FFFFDAH
未使用
#9
なし
INT10
FFFFD4H
FFFFD5H
FFFFD6H
未使用
#10
<例外処理>
INT11
FFFFD0H
FFFFD1H
FFFFD2H
未使用
#11
ハードウェア割込み番号 0
INT12
FFFFCCH
FFFFCDH
FFFFCEH
未使用
#12
ハードウェア割込み番号 1
INT13
FFFFC8H
FFFFC9H
FFFFCAH
未使用
#13
ハードウェア割込み番号 2
INT14
FFFFC4H
FFFFC5H
FFFFC6H
未使用
#14
ハードウェア割込み番号 3
:
:
:
:
:
:
:
INT254
FFFC04H
FFFC05H
FFFC06H
未使用
#254
なし
INT255
FFFC00H
FFFC01H
FFFC02H
未使用
#255
なし
126
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第 7 章 割込み
7.2
<参考>
使用されない割込みベクタも , 例外処理などのアドレスに設定することを推奨します。
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127
第 7 章 割込み
7.2
MB90820B シリーズ
■ 割込み要因と割込みベクタ・割込み制御レジスタ
表 7.2-2 に割込み要因 ( ソフトウェア割込みを除く ), 割込みベクタおよび割込み制御レ
ジスタの関係を示します。
表 7.2-2 割込み要因と割込みベクタ・割込み制御レジスタ
EI2OS
対応
割込み要因
割込みベクタ
番号
割込み制御レジスタ
アドレス
ICR
アドレス
リセット
×
#08
08H
FFFFDCH
-
-
INT9 命令
×
#09
09H
FFFFD8H
-
-
例外処理
×
#10
0AH
FFFFD4H
-
-
A/D コンバータによる変換終了
○
#11
0BH
FFFFD0H
○
#12
0CH
FFFFCCH
ICR00
アウトプットコンペア 0 一致
0000B0H*1
PWC0 タイマ測定終了 ,
PWC0 タイマオーバフロー
○
#13
0DH
FFFFC8H
ICR01
0000B1H*1
16 ビット PPG タイマ 0
○
アウトプットコンペア 1 一致
ICR02
0000B2H*1
ICR03
0000B3H*1
ICR04
0000B4H*1
ICR05
0000B5H*1
ICR06
0000B6H*1
ICR07
0000B7H*1
ICR08
0000B8H*1
ICR09
0000B9H*1
ICR10
0000BAH*1
ICR11
0000BBH*1
ICR12
0000BCH*1
ICR13
0000BDH*1
ICR14
0000BEH*1
ICR15
0000BFH*1
高い
FFFFC4H
#14
0EH
○
#15
0FH
FFFFC0H
16 ビット PPG タイマ 1
○
#16
10H
FFFFBCH
アウトプットコンペア 2 一致
○
#17
11H
FFFFB8H
16 ビットリロードタイマ 1 アンダフロー
○
#18
12H
FFFFB4H
アウトプットコンペア 3 一致
○
#19
13H
FFFFB0H
DTP/ 外部割込み 0, 1 検出
○
#20
14H
FFFFACH
DTTI
Δ
アウトプットコンペア 4 一致
○
#21
15H
FFFFA8H
DTP/ 外部割込み 2, 3 検出
○
#22
16H
FFFFA4H
アウトプットコンペア 5 一致
○
#23
17H
FFFFA0H
PWC1 タイマ測定終了 /
PWC1 タイマオーバフロー
○
#24
18H
FFFF9CH
DTP/ 外部割込み 4 検出
○
#25
19H
FFFF98H
DTP/ 外部割込み 5 検出
○
#26
1AH
FFFF94H
DTP/ 外部割込み 6 検出
○
#27
1BH
FFFF90H
DTP/ 外部割込み 7 検出
○
#28
1CH
FFFF8CH
波形生成部 16 ビットタイマ 0/1/2 アンダフロー
Δ
#29
1DH
FFFF88H
16 ビットリロードタイマ 0 アンダフロー
○
#30
1EH
FFFF84H
16 ビットフリーランタイマ 0 検出
Δ
#31
1FH
FFFF80H
16 ビット PPG タイマ 2
○
#32
20H
FFFF7CH
インプットキャプチャ 0, 1
○
#33
21H
FFFF78H
16 ビットフリーランタイマコンペアクリア
Δ
#34
22H
FFFF74H
インプットキャプチャ 2, 3
○
#35
23H
FFFF70H
タイムベースタイマ
Δ
#36
24H
FFFF6CH
UART1 受信完了
◎
#37
25H
FFFF68H
UART1 送信開始
Δ
#38
26H
FFFF64H
UART0 受信完了
◎
#39
27H
FFFF60H
UART0 送信開始
Δ
#40
28H
FFFF5CH
フラッシュメモリステータス
Δ
#41
29H
FFFF58H
遅延割込み発生モジュール
Δ
#42
2AH
FFFF54H
128
優先度
(*2)
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低い
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第 7 章 割込み
7.2
○ : EI2OS は使用可能であり , 割込み要求フラグは EI2OS 割込みクリア信号によってク
リアされます。
× : EI2OS は使用不可。
◎ : EI2OS は使用可能であり , EI2OS 停止要求もサポートされます。
△ : EI2OS は , ICR を共用する割込み要因を使用しない場合は使用可能です。
*1 : - ICR レジスタを共用している周辺機能は , 割込みレベルが同一になります。
- ICR レジスタを共用している周辺機能で拡張インテリジェント I/O サービスを
使用する場合は , どちらか一方しか利用できません。EI2OS クリアがサポートさ
れると, 両方の割込み要因の割込み要求フラグがEI2OS割込みクリア信号によっ
てクリアされます。EI2OS 使用中にどちらかの割込み要求をマスクすることを
お薦めします。
- EI2OS サービスは同時に複数回使用できません。EI2OS 動作中に動作割込み以
外の割込みがマスクされます。EI2OS 使用中にどちらかの割込み要求をマスク
することをお薦めします。
*2 : 同時に同じレベルの割込みが発生した場合の優先度です。
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129
第 7 章 割込み
7.3
7.3
MB90820B シリーズ
割込み制御レジスタとリソース
割込み制御レジスタ (ICR00 ∼ ICR15) は , 割込みコントローラ内にあり , 割込み機
能を持つすべてのリソースに対応しています。これらのレジスタは , 割込みと拡張
インテリジェント I/O サービス (EI2OS) を制御します。
■ 割込み制御レジスタ一覧
表 7.3-1 に , 割込み制御レジスタと対応するリソースの一覧を示します。
表 7.3-1 割込み制御レジスタ一覧
アドレス
0000B0H
レジスタ
略語
対応するリソース
0000B1H
0000B2H
割込み制御レジスタ 00
割込み制御レジスタ 01
割込み制御レジスタ 02
ICR00
ICR01
ICR02
A/D コンバータ変換停止 , アウトプットコンペア 0
PWC0 による計測終了 /PWC0 オーバフロー
アウトプットコンペア 1 一致 , 16 ビット PPG タイマ 1
0000B3H
割込み制御レジスタ 03
ICR03
アウトプットコンペア 2 一致 , 16 ビットリロードタイマ
1 アンダフロー
0000B4H
割込み制御レジスタ 04
ICR04
アウトプットコンペア 3 一致 , DTP/ 外部割込み 0/1 検出 ,
DTTI
0000B5H
割込み制御レジスタ 05
ICR05
アウトプットコンペア 4 一致 , DTP/ 外部割込み 2/3 検出
0000B6H
割込み制御レジスタ 06
ICR06
0000B7H
0000B8H
割込み制御レジスタ 07
割込み制御レジスタ 08
ICR07
ICR08
0000B9H
割込み制御レジスタ 09
ICR09
0000BAH
割込み制御レジスタ 10
ICR10
0000BBH
割込み制御レジスタ 11
ICR11
0000BCH
0000BDH
0000BEH
割込み制御レジスタ 12
割込み制御レジスタ 13
割込み制御レジスタ 14
ICR12
ICR13
ICR14
0000BFH
割込み制御レジスタ 15
ICR15
アウトプットコンペア 5 一致 , PWC1 による計測終了 /
PWC1 オーバフロー
DTP/ 外部割込み 4/5 検出
DTP/ 外部割込み 6/7 検出
波形生成部 16 ビットリロードタイマ 0/1/2 アンダフロー,
16 ビットリロードタイマ 0 アンダフロー
16 ビットフリーランタイマ 0 検出 ,
16 ビット PPG タイマ 2
インプットキャプチャ 0/1,
16 ビットフリーランタイマコンペアクリア
インプットキャプチャ 2/3, タイムベースタイマ
UART1 受信 , UART1 送信
UART0 受信 , UART0 送信
フラッシュメモリステータス , 遅延割込みジェネレータ
モジュール
■ 割込み制御レジスタ機能
すべての割込み制御レジスタ (ICR) は , 以下の処理を行います。
•
•
•
•
対応するリソースの割込みレベルを設定する。
対応するリソースの割込みとして , " 通常割込み " または " 拡張インテリジェント I/
O サービス " を選択する。
拡張インテリジェント I/O サービス (EI2OS) のチャネルを選択する。
拡張インテリジェント I/O サービス (EI2OS) の状態を表示する。
割込み制御レジスタ (ICR) は , 図 7.3-1 と図 7.3-2 に示すように , 書込み時と読出し時で
一部機能が異なります。
130
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CM44-10147-2
MB90820B シリーズ
第 7 章 割込み
7.3
<注意事項>
割込み制御レジスタ (ICR) へアクセスする際 , 正常に動作しなくなりますのでリードモ
ディファイライト命令は行わないでください。
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131
第 7 章 割込み
7.3
7.3.1
MB90820B シリーズ
割込み制御レジスタ (ICR00 ∼ ICR15)
割込み制御レジスタは , 割込み機能を持つすべてのリソースに対応し , 割込み要求発
生時の処理を制御します。割込み制御レジスタは , 書込み時と読出し時で一部機能
が異なります。
■ 割込み制御レジスタ (ICR00 ∼ ICR15)
図 7.3-1 割込み制御レジスタ (ICR00 ∼ ICR15) 書込み機能
bit7
bit6
ICS3
ICS2
W
W
bit5
bit4
bit2
bit1
bit0
ICS1
ICS0
ISE
IL2
IL1
IL0
W
R/W
R/W
R/W
R/W
W
bit3
初期値
00000111B
bit2
bit1
bit0
IL2
IL1
IL0
割込みレベル設定ビット
0
0
0
割込みレベル 0 (優先度が最も高い)
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
割込みレベル7 (割込みなし)
bit3
ISE
0
1
bit7
EI2OS 許可ビット
割込み発生時,割込みシーケンスをアクティブにする
割込み発生時, EI2OSをアクティブにする
bit6
bit5
bit4
ICS3 ICS2 ICS1 ICS0
0
R/W:
W:
132
リード/ライト可能
ライトオンリ
: 初期値
0
0
EI2OSチャネル選択ビット
チャネル
ディスクリプタアドレス
0
0
000100H
000108H
0
0
0
1
1
0
0
1
0
2
000110H
0
0
1
1
3
000118H
0
1
0
0
4
000120H
0
1
0
1
5
000128H
0
1
1
0
6
000130H
0
1
1
1
7
000138H
1
0
0
0
8
000140H
1
0
0
1
9
000148H
1
0
1
0
10
000150H
000158H
1
0
1
1
11
1
1
0
0
12
000160H
1
1
0
1
13
000168H
1
1
1
0
14
000170H
1
1
1
1
15
000178H
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第 7 章 割込み
7.3
MB90820B シリーズ
図 7.3-2 割込み制御レジスタ (ICR00 ∼ ICR15) 読出し機能
bit7
bit6
bit5
-
-
S1
-
-
R
bit4
bit2
bit1
bit0
S0
ISE
bit3
IL2
IL1
IL0
R
R/W
R/W
R/W
R/W
初期値
XX000111B
bit2
bit1
bit0
IL2
IL1
IL0
割込みレベル設定ビット
0
0
0
割込みレベル 0 (優先度が最も高い)
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
割込みレベル 7 (割込みなし)
bit3
EI2OS 許可ビット
ISE
0
1
R/W: リード/ライト可能
R:
リードオンリ
-:
未定義
X:
不定
: 初期値
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割込み発生時に,割込みシーケンスをアクティブにする
割込み発生時に,EI2OSをアクティブにする
bit5
bit4
S1
S0
0
0
EI2OSが動作中か,アクティブになっていない
0
1
カウント終了のため停止
1
0
予約
1
1
リソースからの要求が発生したため停止
EI2OS ステータスビット
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133
第 7 章 割込み
7.3
MB90820B シリーズ
割込み制御レジスタの機能
7.3.2
割込み制御レジスタ (ICR00 ∼ ICR15) は , 以下の 4 つの機能ビットから構成されて
います。
• 割込みレベル設定ビット (IL2 ∼ IL0)
• 拡張インテリジェント I/O サービス (EI2OS) 許可ビット (ISE)
• 拡張インテリジェント I/O サービス (EI2OS) チャネル選択ビット (ICS3 ∼ ICS0)
• 拡張インテリジェント I/O サービス (EI2OS) ステータスビット (S1, S0)
■ 割込み制御レジスタ (ICR) のビット構成
割込み制御レジスタ (ICR) のビット構成を図 7.3-3 に示します。
図 7.3-3 割込み制御レジスタ (ICR) の構成
割込み制御レジスタ
(ICR) への書込み
割込み制御レジスタ
(ICR) の読出し
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
ICS3
ICS2
ICS1
ICS0
ISE
IL2
IL1
IL0
00000111B
W
W
W
W
W
W
W
W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
-
-
S1
S0
ISE
IL2
IL1
IL0
XX000111B
-
-
R
R
R
R
R
R
R: リードオンリ
W: ライトオンリ
- : 未定義
<注意事項>
• ICS3 ∼ ICS0 ビットは , 拡張インテリジェント I/O サービス (El2OS) がアクティブな場
合のみ有効となります。El2OS を起動する場合は El2OS 許可ビット (ISE) を "1" に設定
し , 起動しない場合は El2OS 許可ビットを "0" に設定してください。El2OS を起動しな
い場合は , ICS3 ∼ ICS0 の設定はオプションです。
• ICS1, ICS0 は書込みのみ有効であり , S1 と S0 は読出しのみ有効となります。
134
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第 7 章 割込み
7.3
MB90820B シリーズ
■ 割込み制御レジスタの機能
● 割込みレベル設定ビット (IL2 ∼ IL0)
これらのビットは , 対応するリソースの割込みレベルを設定します。リセットによりレ
ベル 7( 割込みなし ) に初期化されます。
表 7.3-2 に割込みレベル設定ビットと割込みレベルとの関係を示します。
表 7.3-2 割込みレベル設定ビットと割込みレベルの関係
IL2
IL1
IL0
割込みレベル
0
0
0
0( 優先度 : 最高 )
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
6( 優先度 : 最低 )
1
1
1
7( 割込みなし )
● 拡張インテリジェント I/O サービス (EI2OS) 許可ビット (ISE)
割込み要求生成時にこのビットが "1" の場合は , EI2OS が起動されます。割込み要求発
生時にこのビットが "0" の場合は , 割込みシーケンスが起動されます。EI2OS の終了条
件が成立した場合 ( ステータスビット S1, S0 が "00B" 以外 ) は , ISE ビットがクリアさ
れます。対応するリソースに EI2OS 機能がない場合 , ソフトウェアにより ISE ビット
を "0" に設定してください。ISE ビットは , リセットにより "0" に初期化されます。
● 拡張インテリジェント I/O サービス (EI2OS) チャネル選択ビット (ICS3 ∼ ICS0)
これら書込み専用のビットは , EI2OS のチャネルを指定します。EI2OS ディスクリプタ
のアドレスは , これらのビット値に基づいて決定されます。ICS ビットは , リセットに
より "0000B" に初期化されます。
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135
第 7 章 割込み
7.3
MB90820B シリーズ
表 7.3-3 に EI2OS チャネル選択ビットとディスクリプタアドレスの対応を示します。
表 7.3-3 EI2OS チャネル選択ビットとディスクリプタアドレスの対応
ICS3
ICS2
ICS1
ICS0
セレクトされるチャネル
ディスクリプタアドレス
0
0
0
0
0
000100H
0
0
0
1
1
000108H
0
0
1
0
2
000110H
0
0
1
1
3
000118H
0
1
0
0
4
000120H
0
1
0
1
5
000128H
0
1
1
0
6
000130H
0
1
1
1
7
000138H
1
0
0
0
8
000140H
1
0
0
1
9
000148H
1
0
1
0
10
000150H
1
0
1
1
11
000158H
1
1
0
0
12
000160H
1
1
0
1
13
000168H
1
1
1
0
14
000170H
1
1
1
1
15
000178H
● 拡張インテリジェント I/O サービス (EI2OS) ステータスビット (S1, S0)
これらは読出し専用ビットです。EI2OS 終了時にこの値をチェックすると , 動作状態と
終了状態を区別できます。これらのビットは , リセットにより "00B" に初期化されます。
EI2OS ステータスビット (S1, S0) と EI2OS ステータスの関係を表 7.3-4 に示します。
表 7.3-4 EI2OS ステータスビットと EI2OS ステータスの関係
136
EI2OS ステータス
S1
S0
0
0
EI2OS が動作中あるいはアクティブになっていない
0
1
カウント終了のため停止
1
0
予約
1
1
リソースからの要求のため停止
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7.4
第 7 章 割込み
7.4
ハードウェア割込み
ハードウェア割込み機能は , リソースからの割込み信号に応じて , CPU が実行中の
プログラムを一時中断し , ユーザ定義の割込み処理プログラムへ制御を移します。
拡張インテリジェント I/O サービス (EI2OS) や外部割込みなどは , ハードウェア割込
みの一種として実行されます。
■ ハードウェア割込み
● ハードウェア割込み機能
• ハードウェア割込み機能は , リソースから出力された割込み要求信号の割込みレベ
ルを , CPU のプロセッサステータス (PS) の割込みレベルマスクレジスタ (ILM) と比
較します。そして , ハードウェアを介してプロセッサステータス (PS) の I フラグの値
を参照し , 割込みが受付け可能か否かを決定します。
• ハードウェア割込みが受け付けられた場合 , CPU 内部のレジスタは自動的にシステ
ムスタックへ退避されます。現在要求されている割込みレベルは , 割込みレベルマス
クレジスタ (ILM) に格納され , ハードウェア割込み機能は対応する割込みベクタへ分
岐します。
● 複数の割込み
複数のハードウェア割込みを起動できます。
● 拡張インテリジェント I/O サービス (EI2OS)
EI2OS は , メモリと I/O 間の自動転送機能です。指定された転送数が完了すると , ハー
ドウェア割込みが起動されます。複数の EI2OS の起動は発生しません。EI2OS 処理中
は , ほかの割込み要求と EI2OS 要求はすべて保留されます。
● 外部割込み
外部割込み ( ウェイクアップ割込みも含む ) は , ハードウェア割込みとしてリソース
( 割込み要求検出回路 ) から受け付けられます。
● 割込みベクタ
割込処理中に参照される割込みベクタテーブルは , "FFFC00H" ∼ "FFFFFFH" までのメ
モリに割当てられており , これらのテーブルはソフトウェア割込みと共用されます。
割込み番号と割込みベクタの割当てについては , 「7.2 割込み要因と割込みベクタ」を
参照してください。
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137
第 7 章 割込み
7.4
MB90820B シリーズ
■ ハードウェア割込みの構造
表 7.4-1 にハードウェア割込みに使用される 4 つの機構を示します。これら 4 つの機構
は , ハードウェア割込みを使用する前にプログラムに組込まれていなければなりませ
ん。
表 7.4-1 ハードウェア割込みに関連する機構
ハードウェア割込みに関する機構
機能
リソース
割込み許可ビット , 割込み要求ビット
リソースからの割込み要求の制御
割込みコントローラ
割込み制御レジスタ (ICR)
割込みレベルの設定および El2OS の制御
割込み許可フラグ (I)
割込み許可状態の識別
割込みレベルマスクレジスタ (ILM)
要求割込みレベルと現割込みレベルの
比較
マイクロコード
割込み処理ルーチンの実行
割込みベクタテーブル
割込み処理の分岐先のアドレスを格納
CPU
メモリ上の "FFFC00H" ∼
"FFFFFFH"
■ ハードウェアの割込みの抑止
以下の条件において , ハードウェア割込みの受付けは抑制されます。
● リソース制御レジスタ領域への書込み中のハードウェア割込み抑止
リソース制御レジスタへのデータ書込み中 , ハードウェア割込み要求は受け付けられ
ません。これにより , CPU の誤動作を防ぎます。リソースの割込み制御レジスタへの
書込み時に割込み要求が生成された場合 , この誤動作が発生する場合があります。リ
ソース制御レジスタ領域は , "000000H" ∼ "0000FFH" の I/O アドレス指定領域ではなく ,
リソース制御レジスタとデータレジスタに割当てられた領域のことです。
図 7.4-1 に内蔵リソース領域への書込み時のハードウェア割込み動作を示します。
図 7.4-1 周辺機能制御レジスタへの書込み命令実行中のハードウェア割込み要求
リソース制御レジスタ領域への書込み命令
・・・・・
MOV A,#08
MOV io,A
割込み要求が
ここで生成される
138
割込み処理
MOV A,2000H
割込みへ
分岐しない
割込みへ
分岐する
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第 7 章 割込み
7.4
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● 割込み抑止命令実行中のハードウェア割込抑止
表 7.4-2 に示す 10 種類のハードウェア割込み抑止命令は , ハードウェア割込み要求の
有無の検出をせず , 割込み要求を無視します。
表 7.4-2 ハードウェア割込抑止命令
プリフィックス
コード
割込みを受け付けず ,
要求を保持しない命令
PCB
DTB
ADB
SPB
CMR
NCC
割込み / ホールド抑止命令
( プリフィックスコードの効果を遅延させ
る命令 )
MOV
OR
AND
POPW ILM, #imm8
CCR, #imm8
CCR, #imm8
PS
これらいずれかの抑止命令を実行中に有効なハードウェア割込み要求が生成されても,
この割込みは , 別種類の命令が初めて実行されるまで処理されません。
● ソフトウェア割込の実行中
ソフトウェア割込みが起動した場合は , I フラグが "0" にクリアされますので , ほかの
割込み要求を受付けることはできません。
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139
第 7 章 割込み
7.4
7.4.1
MB90820B シリーズ
ハードウェア割込みの動作
ここでは , ハードウェア割込み要求発生から割込み処理完了までのハードウェア割
込み動作について説明します。
■ ハードウェア割込みの起動
● リソースの動作 ( 割込み要求の発生 )
ハードウェア割込み要求機能を持つリソースは , 割込み要求が存在することを示す割
込み要求フラグと , 割込み要求の許可 / 禁止を判定する割込み許可フラグがあります。
割込み要求フラグは , リソース固有のイベントが発生した場合に設定されます。
● 割込みコントローラの動作 ( 割込み要求の制御 )
割込みコントローラは , 同時に受け取った割込み要求の割込みレベル (IL) を比較し , 最
も高いレベル (IL 値の最も小さい ) の要求を選択し , それを CPU へ通知します。複数
の要求の割込みレベルが同じ場合は , 割込み番号の小さい要求が最も高い優先度とな
ります。
● CPU の動作 ( 割込み要求の受付けと割込み処理 )
CPU は , 受け取った割込みレベル (ICR : IL2 ∼ IL0) と割込みレベルマスクレジスタ
(ILM) の値を比較します。割込みレベル (IL) が割込みレベルマスクレジスタ (ILM) の
値よりも小さく , 割込みが許可 (PS : CCR: I = 1) されている場合に , 現在実行中の命令
が終了した後 , 割込み処理マイクロコードを起動します。
CPU は , 割込み処理マイクロコードの先頭で , El2OS 許可ビット (ISE) を参照し , ISE
ビットが "0" の場合 , 引き続き割込処理を実行します (ISE ビットが "1" の場合 , EI2OS
が起動されます )。
割込み処理では , 専用レジスタ (A, DPR, ADB, DTB, PCB, PC, PS を含む 12 バイト ) の
値がシステムスタック (SSB と SSP の示すシステムスタック空間 ) へ退避されます。
次に CPU は , 割込みベクタプログラムカウンタ (PCB, PC) へデータをロードし , 割込み
レベルマスクレジスタ (ILM) を更新し , スタックフラグを設定します (CCR:S = 1 を設
定し , システムスタックを起動する )。
■ ハードウェア割込みからの復帰
割込み処理プログラムでは , 割込み要因を発生したリソースの割込み要求フラグがク
リアされて RETI 命令が実行されると , システムスタックに退避した 12 バイトデータ
が専用レジスタへ復元され , 割込み分岐前に実行していた処理を再開します。
割込み要求フラグがクリアされると , リソースが割込みコントローラへ出力した割込
み要求は自動的にキャンセルされます。
140
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第 7 章 割込み
7.4
MB90820B シリーズ
■ ハードウェア割込みの動作
ハードウェア割込みの発生から割込み処理完了までの動作を図 7.4-2 に示します。
図 7.4-2 ハードウェア割込みの動作
内部データバス
PS, PC ・ ・
(7)
PS
マイクロコード
I
IR
F2MC-16LX CPU
(6)
チェック
(5)
ILM
比較器
(4)
(3)
その他のリソース
割込み要求を生成したリソース
レベル
比較器
有効F/F
(8)
要因F/F
(1)
AND
割込み
レベルIL
(2)
割込みコントローラ
RAM
IL: 割込み制御レジスタ(ICR)の割込みレベル設定ビット
PS: プロセッサ状態
I:
割込み許可フラグ
ILM: 割込みレベルマスクレジスタ
IR: 命令レジスタ
F/F : フリップフロップ
1. 割込み要求がリソース内部で発生します。
2. リソースの割込み許可ビットが参照され , 割込み許可ビットが割込み許可に設定さ
れている場合は , 割込み要求がリソースから割込みコントローラへ出力されます。
3. 割込み要求を受け取る割込みコントローラは , 同時に受け取った割込み要求の優先
度を決定し, 対応する割込み要求に一致する割込みレベル(IL)をCPUへ転送します。
4. CPU は , 割込みコントローラにより要求された割込みレベル (IL) を割込みレベルマ
スクレジスタ (ILM) と比較します。
5. 比較の結果 , 当該割込みレベルの優先度が現割込み処理レベルよりも高いことを示
している場合は, CPUはコンディションコードレジスタの(CCR)のIフラグをチェッ
クします。
6. 上記 5 のチェックにおいて I フラグが割込み許可 (I = 1) されている場合 , CPU は現
在実行中の命令が終了するまで待ちます。終了後 , CPU は要求されたレベル (IL) を
割込みレベルマスクレジスタ (ILM) に設定します。
7. レジスタが退避され , 処理は割込み処理ルーチンへ分岐します。
8. 上記 1 で発生した割込み要因は , 割込み処理ルーチンによりソフトウェア的にクリ
アされます。RETI 命令を実行すると , 割込み処理は終了します。
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141
第 7 章 割込み
7.4
MB90820B シリーズ
割込み動作時の処理
7.4.2
リソースにより割込み要求が発生すると , 割込みコントローラは割込みレベルを CPU に
送信し , CPU が割込みを受付ける可能な場合は , 現在実行中の命令を一時中断します。
そして割込みコントローラは , 割込み処理ルーチンの実行または , 拡張インテリジェン
ト I/O サービス (EI2OS) を起動します。
ソフトウェア割込みが INT 命令により生成された場合 , CPU の状態に関係なく割込み処
理ルーチンが実行されます。この場合 , ハードウェア割込みは許可されません。
■ 割込み動作時の処理
図 7.4-3 に割込み動作時の処理フローを示します。
図 7.4-3 割込み動作時の処理
スタート
メインプログラム
ストリング系 (*1)
命令実行中
I&IF&IF=1
AND
LM>IL
YES
割込みの起動/復帰処理
NO
ISE = 1
次の命令を取出しデコードする
YES
EI2OS
NO
YES
INT命令?
システムスタックへ
専用レジスタを退避する
NO
EI2OS 処理
ソフトウェア
割込み/例外処理
I <- 0
(ハードウェア割込みの禁止)
ハードウェア
割込み
YES
指定回数終了?
または,リソースから
終了要求があったか?
システムスタックへ
専用レジスタを退避する
NO
ILM <- IL
(受付けられた割込み要求の
割込みレベルを ILMへ転送)
YES
RETI 命令?
NO
通常命令を実行する
(割込み処理を含む)
NO
割込み
復帰処理
システムスタックから
専用レジスタが復帰し,
割込みルーチン呼出し
前のルーチンへ復帰
S <- 1 (システムスタック
を有効にする)
PCB, PC <- 割込みベクタ
(割込み処理ルーチンへ分岐)
ストリング系* 命令
の反復は完了したか?
YES
PCの更新によりポインタを
次の命令へ移動する
*: ストリング系命令実行中は,1ステップごとに割込みが判定されます。
I:
コンディションコードレジスタの(CCR)割込み許可フラグ
IF:
リソースの割込み要求フラグ
IE: リソースの割込み許可フラグ
ILM: 割込みレベルマスクレジスタ (PS内)
ISE: 割込み制御レジスタ(ICR)のEI²OS 許可フラグ
IL:
割込み制御レジスタ(ICR)の割込みレベル設定ビット
142
S:
コンディションコードレジスタ(CCR)のスタックフラグ
PCB: プログラムバンクレジスタ
PC: プログラムカウンタ
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第 7 章 割込み
7.4
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ハードウェア割込み使用手順
7.4.3
ハードウェア割込みを使用する前に , システムスタック領域 , リソース , および割込
制御レジスタ (ICR) を設定する必要があります。
■ ハードウェア割込み使用手順
図 7.4-4 にハードウェア割込みの使用手順の一例を示します。
図 7.4-4 ハードウェア割込み使用手順
スタート
(1) システムスタック領域の設定
割込処理プログラム
(2) 周辺機能の割込みを設定
(3) 割込みコントローラ内の
ICRを設定
(4) 周辺機能の動作開始設定
割込み許可ビットを許可
に設定
(5)
PS内のILM,Iを設定
スタック処理
割込みベクタへ分岐
(7)
ハードウェア
による処理
(8) 周辺機能への割込み
に対する処理(割込処理
ルーチンの実行)
(9)
割込要求のクリア
(10)
割込復帰命令(RETI)
メインプログラム
(6)
割込み要求発生
メインプログラム
1. システムスタック領域を設定してください。
2. 割込み要求を発生できるリソースを初期化してください。
3. 割込みコントローラの割込み制御レジスタ (ICR) を設定してください。
4. リソースを動作開始状態にし , 割込み許可ビットを " 許可 " に設定してください。
5. 割込みレベルマスクレジスタ (ILM) と割込み許可フラグ (I) を割込み受付け可能に
設定してください。
6. リソースにおいて発生した割込みによりハードウェア割込み要求が発生されます。
7. 割込み処理ハードウェアがレジスタを退避し , 割込み処理プログラムへ分岐します。
8. 割込み処理プログラムは , 発生した割込みに対するリソースを処理します。
9. リソースからの割込み要求をクリアしてください。
10. 割込み復帰命令を実行し , 分岐する前のプログラムに復帰します。
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第 7 章 割込み
7.4
MB90820B シリーズ
複数の割込み
7.4.4
リソースからの複数の割込み要求が発生した場合 , 割込みレベル設定ビット (IL0 ∼
IL2) に異なる割込みレベルを設定することで , 複数のハードウェア割込みを実行で
きます。ただし , 拡張インテリジェント I/O サービスで複数の割込みを使用すること
はできません。
■ 複数の割込み
● 複数の割込み動作
• 割込み処理ルーチンの実行中に, 優先度がより高い割込みレベルが発生すると, 現在
の割込み処理が中断され , より高い割込み優先度を持つ割込み要求を受付けます。こ
の割込み要求が終了すると , CPU は中断されていた割込み処理を再開します。
• 割込みレベル (IL) としては "0" から "7" までを設定できますが , レベル 7 を設定する
と CPU は割込み要求を受け付けません。
• 割込み処理実行中に , 割込み優先順位が同じかまたは低いレベルの割込み要求が生
成されると , コンディションコードレジスタ (CCR) の I フラグまたは割込みレベル
マスクレジスタ (ILM) が変更されない限り , 現在の割込み処理が復帰するまで新し
い割込み要求は保留されます。
• 割込み処理ルーチンのコンディションコードレジスタ (CCR) の I フラグを割込み禁
止 (I = 0) にするか , または割込みレベルマスクレジスタ (ILM) を割込み禁止 (ILM =
000B) に設定すると , 割込み中に起動予定であるほかの複数の割込みを一時的に禁止
できます。
<注意事項>
拡張インテリジェント I/O サービス (EI2OS) を使用して複数の割込みを起動することはで
きません。拡張インテリジェント I/O サービス (EI2OS) の処理中は , ほかの割込み要求お
よび拡張インテリジェント I/O サービス要求はすべて保留されます。
● 複数の割込み処理例
複数の割込み処理例では , タイマ割込みの優先度が A/D コンバータ割込みの優先度よ
りも高いものと仮定します。この例では , A/D コンバータの割込みレベルとして "2" が
設定されており , タイマ割込みレベルとして "1" が設定されています。A/D コンバータ
の割込み処理中にタイマ割込みが発生すると , 図 7.4-5 に示すような処理が実行されま
す。
144
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第 7 章 割込み
7.4
MB90820B シリーズ
図 7.4-5 多重割込みの例
メインプログラム
タイマ割込み処理
A/D割込み処理
割込みレベル2
(ILM=010)
リソースの初期化(1)
割込みレベル1
(ILM=001)
(3) タイマ割込み発生
A/D 割込み発生 (2)
中断
(4)タイマ割込み処理
再開
メイン処理再開 (8)
(6)A/D割込み処理
(5)タイマ割込み復帰
(7)A/D割込み復帰
(1) A/D 割込み発生
A/D コンバータの割込み処理が開始されると , 割込みレベルマスクレジスタ (ILM)
には自動的に A/D コンバータの割込みレベル (ICR: IL2 ∼ IL0) と同じ値 ( 例では 2)
が設定されます。レベルが "1" または "0" の割込み要求が発生した場合は , これら
の割込み処理が優先されます。
(2) 割込み処理の終了
割込み処理が終了し, 復帰命令(RETI)が実行されると, 専用レジスタ(A, DPR, ADB,
DTB, PCB, PC, PS) の値がスタックから戻され , 割込みレベルマスクレジスタ (ILM)
には , 割込み発生前の値が設定されます。
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145
第 7 章 割込み
7.4
7.4.5
MB90820B シリーズ
ハードウェア割込み処理時間
ハードウェア割込み要求が発生してから割込み処理ルーチンが実行されるまでには ,
現在実行中の命令を終了するまでの時間と , 割込みを処理するための時間が必要で
す。
■ ハードウェア割込みの処理時間
ハードウェア割込み要求が発生してから割込みを受付け , 割込み処理ルーチンを実行
するまでには , 割込み要求をサンプリングするための待ち時間と割込みを処理するた
めの時間 ( 割込み処理準備に要する時間 ) が必要です。図 7.4-6 に , 割込み処理時間を
示します。
図 7.4-6 ハードウェア割込み処理時間
通常命令実行
CPU 動作
割込み待ち時間
割込み処理
割込み処理ルーチン
割込み処理時間
割込み要求
サンプリング 待ち時間 (θ マシンサイクル) (*)
割込み要求発生
: 最後の命令サイクルは,割込み要求をここでサンプリングします。
* : 1マシンサイクルは,1マシンクロック(φ)に相当します。
●
割込み要求サンプリング待ち時間
• 割込み要求サンプリング待ち時間は , 割込み要求が生成されてから現在実行中の命
令が終了するまでの時間です。
• 割込み要求が発生したか否かは , 最後の命令サイクルの割込み要求命令をサンプリ
ングして判断されます。そのため , 各命令の実行中において CPU は割込み要求を
識別できず , 待ち時間が発生します。
• 割込み要求サンプリング待ち時間は , 実行時間が最も長い POPW RW0, ... RW7 命令
(45 マシンサイクル ) 開始された直後に割込み要求が発生した時点で最大となりま
す。
146
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第 7 章 割込み
7.4
MB90820B シリーズ
●
割込み処理時間 (θ マシンサイクル )
CPU は , 割込み要求を受け取ると , システムスタックに専用レジスタを退避し , 割込み
ベクタを読み出します。割込み処理時間は , θ マシンサイクルです。割込み処理時間は ,
以下の式で算出されます。
割込み起動時 : θ = 24 + 6 × Z マシンサイクル
割込みから制御が復帰した時 : θ = 15 + 6 × Z マシンサイクル (RETI 命令 )
割込み処理時間は , スタックポインタが指す各アドレスによって異なります。表 7.4-3
に割込み処理時間の補間値 (Z) を示します。
表 7.4-3 割込みハンドリング時間の補間値 (Z)
スタックポインタが指すアドレス
補間値 (Z)
偶数番号の内部アドレス
0
奇数番号の内部アドレス
+2
<参考>
1 マシンサイクルは , マシンクロック (φ) の 1 クロック周期に相当します。
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147
第 7 章 割込み
7.5
7.5
MB90820B シリーズ
ソフトウェア割込み
ソフトウェア割込み命令 (INT 命令 ) を実行すると , ソフトウェア割込み機能は ,
CPU で実行中のプログラムからユーザ定義した割込み処理プログラムへ制御を移し
ます。ソフトウェア割込みの実行中は , ハードウェア割込みは禁止されます。
■ ソフトウェア割込みの起動
● ソフトウェア割込みの起動
INT 命令は , ソフトウェア割込みを起動するために使用します。ソフトウェア割込み要
求には , 割込み要求フラグおよび割込み許可フラグは存在しません。INT 命令を実行す
ると , 割込み要求が常に発生します。
● ハードウェア割込みの抑止
INT 命令は割込みレベルを持たないので , 割込みレベルマスクレジスタ (ILM) は更新さ
れません。INT 命令の実行中 , コンディションコードレジスタ (CCR) の割込み許可フ
ラグ (I) が "0" に設定され , ハードウェア割込みがマスクされます。
ソフトウェア割込み処理中にハードウェア割込みを許可する場合は , ソフトウェア割
込み処理ルーチンにおいて , I フラグに "1" に設定してください。
● ソフトウェア割込みの動作
CPU が INT 命令を取込むと , ソフトウェア割込み処理マイクロコードが起動されます。
マイクロコードは , 内部 CPU レジスタをシステムスタックに退避し , ハードウェア割
込みをマスクし (CCR : I = 0), 対応する割込みベクタへ分岐します。
■ ソフトウェア割込みからの復帰
割込み処理プログラムにおいて , 割込み復帰命令 (RETI 命令 ) を実行すると , システム
スタックに退避されている 12 バイトデータが専用レジスタに復元され , 割込みへ分岐
する前に実行していた処理を再開します。
148
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第 7 章 割込み
7.5
MB90820B シリーズ
■ ソフトウェア割込み動作
図 7.5-1 にソフトウェア割込みの発生から割込み処理完了までの動作を示します。
図 7.5-1 ソフトウェア割込み動作
(1)
レジスタ
ファイル
PS
(2) マイクロ
コード
I
S
B ユニット
IR
キュー
F2 MC-16LX CPU
フェッチ
(3)
退避
F2MC-16LX バス
命令バス
RAM
PS : プロセッサ状態
I
: 割込み許可フラグ
IR
: 命令レジスタ
B ユニット : バスインタフェースユニット
1. ソフトウェア割込み命令が実行されます。
2.ソフトウェア割込み命令に対応するマイクロコードに従って, 専用レジスタは退避さ
れ , ほかの必要な処理が実行されます。次に分岐処理が行われます。
3. ユーザの割込み処理ルーチン内の RETI 命令で割込み処理が終了します。
<注意事項>
プログラムバンクレジスタ (PCB) が "FFH" の場合 , CALLV 命令のベクタ領域は INT #vct8
命令のテーブルとオーバラップします。ソフトウェアを作成する場合は , CALLV 命令と
INT #vct8 命令のアドレス重複に注意してください。
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149
第 7 章 割込み
7.6
7.6
MB90820B シリーズ
拡張インテリジェント I/O サービス (EI2OS) の割込み
拡張インテリジェント I/O サービス (EI2OS) は , 周辺機能 (I/O) とメモリとの間で自
動データ転送を行う機能です。データ転送が終了した場合は , ハードウェア割込み
を発生します。
■ 拡張インテリジェント I/O サービス (EI2OS)
拡張インテリジェント I/O サービスは , ハードウェア割込みの一種です。拡張インテリ
ジェント I/O サービスは , 自動的にリソース (I/O) とメモリの間においてデータ転送を
行います。従来 , リソース (I/O) とメモリの間におけるデータ転送は , 割込み処理プロ
グラムで行っていました。EI2OS は , DMA( ダイレクト メモリ アクセス ) と同じ方法
でデータを転送します。終了時に EI2OS は終了条件を設定し , 自動的に割込み処理ルー
チンへ分岐します。ユーザは , EI2OS 起動および終了するためのプログラムのみを作成
する必要があり , データ転送プログラムの作成は不要です。
● 拡張インテリジェント I/O サービス (EI2OS) の利点
割込み処理ルーチンで実行されるデータ転送と比較すると, EI2OSは以下の利点があり
ます。
• データ転送プログラムをコード化する必要がなく , プログラムサイズを小さくする
ことが可能です。
• データ転送はリソース (I/O) の状態によって停止できるので , 不要なデータ転送を削
除することが可能です。
• バッファアドレスを更新するかまたは更新しないかの選択ができます。
• I/O レジスタアドレスの更新または更新しないかの選択ができます。
● 拡張インテリジェント I/O サービス (EI2OS) の終了割込み
EI2OS によるデータ転送が終了すると , 終了条件は割込み制御レジスタ (ICR) の S1, S0
ビットに設定され , 処理は自動的に割込み処理ルーチンへ分岐します。
EI2OS 終了要因は , 割込処理プログラムで EI2OS 状態 (ICR : S1, S0) をチェックするこ
とで決定できます。
割込み番号と割込みベクタは , 各リソースに対して固定されています。詳細は「7.2 割
込み要因と割込みベクタ」をご参照ください。
● 割込み制御レジスタ (ICR)
割込みコントローラ内に存在するこのレジスタは , EI2OS の起動 , EI2OS のチャネル指
定 , および EI2OS 終了状態を表示します。
● 拡張インテリジェント I/O サービス (EI2OS) のディスクリプタ (ISD)
このディスクリプタは , "000100H" から "00017FH" までの内部 RAM に配置され , 転送
モード , I/O アドレス , 転送数およびバッファアドレスを保持する 8 バイト× 16 チャネ
ルで構成されています。チャネルは , 割込み制御レジスタ (ICR) で指定します。
150
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第 7 章 割込み
7.6
MB90820B シリーズ
<注意事項>
拡張インテリジェント I/O サービス (EI2OS) 動作中の場合は , CPU プログラムは停止しま
す。
■ 拡張インテリジェント I/O サービス (EI2OS) の動作
EI2OS の動作を図 7.6-1 に示します。
図 7.6-1 拡張インテリジェント I/O サービス (EI2OS) の動作
IOA が指定する
メモリ空間
I/O レジスタ
F2MC-16LX
CPU
…………
I/O レジスタ リソース (I/O)
(5)
割込み要求 (1)
(3)
ISD
ICS が
指定する
(2)
(3)
割込み制御レジスタ (ICR)
割込みコントローラ
BAP が
指定する
(4)
バッファ
DCT が示す
ISD: EI2OS ディスクリプタ
IOA: I/O アドレスポインタ
BAP: バッファアドレスポインタ
ICS: ICR の EI2OS チャネル選択ビット
DCT: データカウンタ
1. I/O が転送を要求します。
2. 割込みコントローラがディスクリプタを選択します。
3. ディスクリプタから転送元と転送先が読み出されます。
4. I/O とメモリの間で転送が行われます。
5. 割込み要因が自動的にクリアされます。
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151
第 7 章 割込み
7.6
7.6.1
MB90820B シリーズ
拡張インテリジェント I/O サービス (EI2OS) ディスク
リプタ (ISD)
拡張インテリジェント I/O サービス (EI2OS) のディスクリプタ (ISD) は , "000100H"
から "00017FH" までの内部 RAM に存在します。ISD は , 8 バイト× 16 チャネルで
構成されています。
■ 拡張インテリジェント I/O サービス (EI2OS) ディスクリプタ (ISD) の構成
ISD は , 8 バイト× 16 チャネルで構成されており , 各 ISD は図 7.6-2 に示すような構成
になっています。チャネル番号と ISD のアドレスの対応を表 7.6-1 に示します。
図 7.6-2 EI2OS ディスクリプタ (ISD) の構成
データカウンタの上位8bit(DCTH)
"H"
データカウンタの下位8bit(DCTL)
I/Oアドレスポインタの上位8bit(IOAH)
I/Oアドレスポインタの下位8bit(IOAL)
EI2OSステータスレジスタ(ISCS)
バッファアドレスポインタの上位8bit(BAPH)
バッファアドレスポインタの中位8bit(BAPM)
000100H+8×ICS
ISD先頭アドレス
バッファアドレスポインタの下位8bit(BAPL)
"L"
表 7.6-1 チャネル番号と ISD のアドレスの対応
152
チャネル
ディスクリプタアドレス
0
000100H
1
000108H
2
000110H
3
000118H
4
000120H
5
000128H
6
000130H
7
000138H
8
000140H
9
000148H
10
000150H
11
000158H
12
000160H
13
000168H
14
000170H
15
000178H
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第 7 章 割込み
7.6
MB90820B シリーズ
7.6.2
EI2OS ディスクリプタ (ISD) のレジスタ
• データカウンタ (DCT)
• I/O レジスタアドレスポインタ (IOA)
• EI2OS ステータスレジスタ (ISCS)
• バッファアドレスポインタ (BAP)
リセット後の各レジスタの初期値は不定なので注意してください。
■ データカウンタ (DCT)
データカウンタ (DCT) は , データ転送数のカウンタとしての役割を果たす 16 ビットの
レジスタです。各データ転送が実行されると , カウンタは一つデクリメントします。カ
ウンタが "0" になると , EI2OS は終了します。
データカウンタ (DCT) の構成を図 7.6-3 に示します。
図 7.6-3 データカウンタ (DCT) の構成
データカウンタの
上位バイト DCTH
データカウンタの
下位バイト DCTL
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
初期値
B15
B14
B13
B12
B11
B10
B09
B08
XXXXXXXXB
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
B07
B06
B05
B04
B03
B02
B01
B00
XXXXXXXXB
■ I/O アドレスポインタ (IOA)
IOA は , バッファへ ( から ) データを転送するために使用される , I/O レジスタの下位
アドレス (A15 ∼ A00) を示す 16 ビットのレジスタです。上位アドレス (A23 ∼ A16) は
すべて "0" であり , "000000H" から "00FFFFH" までの領域は , すべてアドレスで指定で
きます。
IOA の構成を図 7.6-4 に示します。
図 7.6-4 I/O アドレスポインタ (IOA) の構成
上位アドレスポインタ
IOAH
bit15
A15
bit14
A14
bit13
A13
bit12
A12
bit11
A11
bit10
A10
bit9
A09
bit8
A08
初期値
XXXXXXXXB
下位アドレスポインタ
IOAL
bit7
A07
bit6
A06
bit5
A05
bit4
A04
bit3
A03
bit2
A02
bit1
A01
bit0
A00
初期値
XXXXXXXXB
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153
第 7 章 割込み
7.6
MB90820B シリーズ
■ 拡張インテリジェント I/O サービス (EI2OS) ステータスレジスタ (ISCS)
ISCS は , 8 ビットのレジスタです。バッファアドレスポインタと I/O アドレスポインタ
を更新するか否か , 転送データ形式 ( バイト / ワード ), および転送方向を示します。
EI2OS ステータスレジスタ (ISCS) のビット構成を図 7.6-5 に示します。
図 7.6-5 EI2OS ステータスレジスタ (ISCS) の構成
bit7
bit6
bit5
RESV RESV RESV
R/W
R/W
R/W
bit4
bit3
bit2
bit1
bit0
IF
BW
BF
DIR
SE
R/W
R/W
R/W
R/W
R/W
初期値
XXXXXXXXB
bit0
2
EI OS 終了制御ビット
SE
0
リソースからの要求で終了されない
1
リソースからの要求で終了される
bit1
DIR
データ転送方向指定ビット
0
I/Oアドレスポインタ→バッファアドレスポインタ
1
バッファアドレスポインタ→ I/Oアドレスポインタ
bit2
BF
BAP 更新/固定選択ビット
0
データ転送後, バッファアドレスポインタが更新される (*1)
1
データ転送後, バッファアドレスポインタが更新されない
bit3
転送データ長指定ビット
BW
0
バイト
1
ワード
bit4
IF
IOA 更新/固定選択ビット
0
データ転送後, I/Oアドレスポインタが更新される(*2)
1
データ転送後, I/Oアドレスポインタが更新されない
bit7~bit5
予約ビット
RESV
これらのビットには"0"を書き込む必要があります
R/W: リード/ライト可能 X:
不定
*1 バッファアドレスポインタの下位16ビットのみが変化します。
バッファアドレスポインタは,インクリメントのみ可能です。
*2 I/Oアドレスポインタはインクリメントのみ可能です。
154
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第 7 章 割込み
7.6
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■ バッファアドレスポインタ (BAP)
BAP は , 次の転送で EI2OS が使用するアドレスを保持する 24 ビットレジスタです。各
EI2OS チャネルには 1 つの独立した BAP が存在するので , 各 EI2OS チャネルは 16M バ
イト空間内のアドレスとI/Oとの間でデータを転送できます。
EI2OS状態レジスタ(ISCS)
の BF ビット (BAP 更新 / 固定選択ビット ) で " 更新 " と設定した場合 , BAP の下位 16
ビット (BAPM, BAPL) のみが変化し , 上位 8 ビット (BAPH) は変化しません。図 7.6-6
に BAP の構成を示します。
図 7.6-6 バッファアドレスポインタ (BAP) の構成
bit23
BAP
bit16
∼
BAPH
(R/W)
bit15
∼
BAPM
(R/W)
bit8
bit7
∼
BAPL
(R/W)
bit0
初期値
xxxxxxH
R/W: リード / ライト可能
x: 不定
<参考>
• I/O アドレスポインタ (IOA) で指定できる領域は , "000000H" ∼ "00FFFFH" です。
• バッファアドレスポインタ (BAP) で指定できる領域は , "000000H" ∼ "FFFFFFH" です。
• データカウンタ (DCT) で指定できる最大転送回数は , 65,536 回 (64K バイト ) です。
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第 7 章 割込み
7.6
7.6.3
MB90820B シリーズ
拡張インテリジェント I/O サービス (EI2OS) の動作
割込み要求がリソースにて発生し , 対応する割込み制御レジスタ (ICR) で EI2OS の
起動が設定され , CPU は EI2OS を使用してデータ転送を行います。指定されたデー
タ転送数が終了すると , ハードウェア割込みが自動的に処理されます。
■ 拡張インテリジェント I/O サービス (EI2OS) の処理手順
図 7.6-7 に CPU 内部のマイクロコードによる , EI2OS の動作フローを示します。
図 7.6-7 拡張インテリジェント I/O サービス (EI2OS) の動作フロー
リソースにより割込み要求
が生成される
NO
ISE = 1
YES
割込みシーケンス
ISD/ISCSを読み出す
リソースから
終了要求が発生したか?
YES
YES
SE = 1
NO
NO
YES
DIR = 1
NO
IOAで示されるデータ
(データ転送)
BAPで示されるメモリ
BAPで示されるデータ
(データ転送)
IOAで示されるメモリ
YES
IF = 0
NO
BWに基づく
更新値
IOAを更新する
BWに基づく
更新値
BAPを更新する
YES
BF = 0
NO
DCTをデクリメントする
(-1)
YES
DCT = 00
EI2OS終了処理
NO
S1とS0に"00"を設定する
S1とS0に"01"を設定する
リソースからの割込み要求
をクリアする
CPU動作へ戻る
ISD:
ISCS:
IF:
BW:
BF:
DIR:
SE:
156
EI²OSディスクリプタ
EI²OSステータスレジスタ
EI²OSステータスレジスタ(ISCS)のIOA更新/固定選択ビット
EI²OSステータスレジスタ(ISCS)の転送データ長指定ビット
EI²OSステータスレジスタ(ISCS)のBAP更新/固定選択ビット
EI²OSステータスレジスタ(ISCS)のデータ転送方向指定ビット
EI²OSステータスレジスタ(ISCS)のEI²OS終了制御ビット
S1とS0に"11"を設定する
ISEを"0"にクリアする
割込みシーケンス
DCT:
データカウンタ
IOA:
I/Oレジスタアドレスポインタ
BAP:
バッファアドレスポインタ
ISE:
割込み制御レジスタ (ICR)の
EI²OS許可ビット
S1, S0: 割込み制御レジスタ (ICR)の
EI²OSステータスビット
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第 7 章 割込み
7.6
MB90820B シリーズ
拡張インテリジェント I/O サービス (EI2OS) 使用手順
7.6.4
拡張インテリジェント I/O サービス (EI2OS) を使用する前に , システムスタック領域 ,
拡張インテリジェント I/O サービス (EI2OS) ディスクリプタ , 割込み機能 , および割
込み制御レジスタ (ICR) などの設定が必要です。
■ 拡張インテリジェント I/O サービス (EI2OS) の使用手順
図 7.6-8 に EI2OS ソフトウェアとハードウェア処理を示します。
図 7.6-8 拡張インテリジェント I/O サービス (EI2OS) 使用手順
ソフトウェアによる処理
ハードウェアによる処理
スタート
システムスタック領域の設定
初
期
化
設
定
EI2OSディスクリプタの設定
リソースの初期化
割込み制御レジスタ(ICR)
の設定
内蔵リソースの動作開始
割込み許可ビットの設定
PS内のILMとIの設定
ユーザプログラムの設定
(割込み要求)
と(ISE = "1")
S1, S0 = 00
データ転送
カウント終了またはリソース
で要求された割込みへの分岐
か判定
(割込みベクタへ分岐)
拡張インテリジェントI/O
サービスの再設定
(チャネル切換え)
NO
YES
S1, S0 = 01 または
S1, S0 = 11
バッファ中のデータ処理
RETI
ISE: 割込み制御レジスタ(ICR)のEI2OS許可ビット
S1, S0: 割込み制御レジスタ(ICR)のEI2OSステータスビット
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第 7 章 割込み
7.6
7.6.5
MB90820B シリーズ
拡張インテリジェント I/O サービス (EI2OS) 処理時間
拡張インテリジェント I/O サービス (EI2OS) の処理に要する時間は , 以下の要素に
よって変化します。
• EI2OS ステータスレジスタ (ISCS) の設定
• I/O レジスタアドレスポインタ (IOA) の示すアドレス ( 領域 )
• バッファアドレスポインタ (BAP) の示すアドレス ( 領域 )
• 外部アクセス用の外部データバス幅
• 転送データのデータ長
2
EI OS によるデータ転送が終了すると , ハードウェア割込みが起動するので , 割込み
処理時間が追加されます。
■ 拡張インテリジェント I/O サービス (EI2OS) 処理時間 (1 回の転送時間 )
● データ転送を継続する場合
データ転送を継続する場合の EI2OS 処理時間を表 7.6-2 に示します。(EI2OS ステータ
スレジスタ (ISCS) 設定に基づいています )。
表 7.6-2 拡張インテリジェント I/O サービス実行時間
リソースからの終了要求
により終了
El2OS 終了制御ビット (SE) の設定
IOA 更新 / 固定選択ビット (IF) の設定
BAP アドレス更新 / 固定選択ビット
(BF) の設定
リソースからの終了要求
を無視
固定
更新
固定
更新
固定
32
34
33
35
更新
34
36
35
37
単位 : マシンサイクル (1 マシンサイクルは , マシンクロック (φ) の 1 クロック周期に相当します。)
表 7.6-3 に示すように , EI2OS 実行状態によっては補間する必要があります。
表 7.6-3 EI2OS 実行時間のデータ転送の補間値
内部アクセス
外部アクセス
I/O レジスタアドレスポインタ
B/ 偶数
奇数
B/ 偶数
8/ 奇数
B/ 偶数
0
+2
+1
+4
奇数
+2
+4
+3
+6
B/ 偶数
+1
+3
+2
+5
8/ 奇数
+4
+6
+5
+8
内部アクセス
バッファアドレス
ポインタ
外部アクセス
B: バイトデータ転送
8: 外部バス幅 8 ビットでワード転送
偶数 : 偶数番号アドレスのワード転送
奇数 : 奇数番号アドレスのワード転送
158
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第 7 章 割込み
7.6
MB90820B シリーズ
● データカウンタ (DCT) のカウント終了時 ( 最終回のデータ転送時 )
EI2OSによるデータ転送が終了するとハードウェア割込みが起動するため, 割込み処理
時間が加算されます。
カウント終了時のEI2OSの処理時間は, 以下の式で算出されます。
カウント終了時の EI2OS 処理時間=
データ転送時の EI2OS 処理時間+ (21 + 6 × Z) マシンサイクル
↑
割込み処理時間
割込み処理時間は , スタックポインタが指す各アドレスによって異なります。表 7.6-4
に割込み処理時間の補間値 (Z) を示します。
表 7.6-4 割込みハンドリング時間の補間値 (Z)
スタックポインタが指すアドレス
補間値 (Z)
外部 8 ビット
+4
偶数番号の外部アドレス
+1
奇数番号の外部アドレス
+4
偶数番号の内部アドレス
0
奇数番号の内部アドレス
+2
● リソース (I/O) からの終了要求によって終了する場合
リソース (I/O) からの終了要求による停止前に EI2OS によるデータ転送を終了した場合
(ICR : S1, S0 = 11B), データ転送されず , ハードウェア割込みが起動します。EI2OS 処理
時間は , 以下の式で算出されます。式中の Z は , 割込み処理時間の補間値を示します。
( 表 7.6-4)
データ転送を終了させるために要する EI2OS 処理時間 = 36 + 6 × Z マシンサイクル
<参考>
1 マシンサイクルは , マシンクロック (φ) の 1 サイクルに相当します。
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159
第 7 章 割込み
7.7
7.7
MB90820B シリーズ
例外処理割込み
F2MC-16LX では , 未定義命令を実行すると , その結果例外処理が発生します。
例外処理は , 基本的には割込みと同じものであり , 命令と命令の間で例外処理の発生
が検出された場合 , 通常処理を中断して例外処理が実行されます。
一般的に , 例外処理は予想外の動作の結果として発生しますので , デバッグ時や緊急
時に必要となる復帰ソフトウェアを起動する場合のみに使用してください。
■ 例外処理
● 例外処理の動作
F2MC-16LX では , 命令マップで未定義命令として定義されていないコードをすべて扱
います。未定義命令を実行した場合 , INT #10 ソフトウェア割込み命令に相当する処理
が実行されます。
例外処理が割込みルーチンへ分岐する前に , 以下の処理が行われます。
• A, DPR, ADB, DTB, PCB, PC, PS レジスタがシステムスタックへ退避されます。
• コンディションコードレジスタ (CCR) の I が "0" にクリアされ , ハードウェア割込み
がマスクされます。
• コンディションコードレジスタ (CCR ) のシステムフラグ (S) に "1" が設定され , シス
テムスタックが起動されます。
システムスタックに退避されたプログラムカウンタ (PC) の値は , 未定義命令が格納さ
れるアドレスです。2 バイト以上の命令コードの場合 , 未定義として識別されたコード
はこのアドレスに格納されます。例外処理ルーチン内で例外要因の種類を判定する必
要がある場合は , この PC 値を使用してください。
● 例外処理からの復帰
RETI 命令で例外処理から制御が復帰すると , プログラムカウンタ (PC) が未定義命令を
指しているので , 例外処理が再開されます。ソフトウェアリセットを行うなどの対策を
用いて解決してください。
160
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第 7 章 割込み
7.8
MB90820B シリーズ
割込み処理のスタック動作
7.8
割込みがいったん受付けられると , 割込み処理へ分岐する前に専用レジスタの値が
自動的にシステムスタックへ退避されます。割込み処理が終了すると , 専用レジス
タの値はシステムスタックから自動的に復元されます。
■ 割込み処理開始時のスタック動作
割込みがいったん受け付けられると , CPU は現在の専用レジスタの値を , 以下に示す順
番で自動的にシステムスタックに退避します。
• アキュムレータ (A)
• ダイレクトページレジスタ (DPR)
• アディショナルデータバンクレジスタ (ADB)
• データバンクレジスタ (DTB)
• プログラムバンクレジスタ (PCB)
• プログラムカウンタ (PC)
• プロセッサステータス (PS)
割込み処理開始時のスタック動作を図 7.8-1 に示します。
図 7.8-1 割込処理開始時のスタック動作
割込み直前
SSB
アドレス
08FF H
08FEH
00 H
SSP
08FEH
A
0000 H
AH
08FEH
AL
DPR 01 H
ADB 00 H
00 H
PCB FF H
DTB
PC
803FH
PS
20E0H
割込み直後
メモリ
08F2H
SSB
アドレス
00 H
08FF H
08FEH
SP
XX H
XX H
XX H
XX H
XX H
XX H
XX H
XX H
XX H
XX H
XX H
XX H
H
L
SSP
08F2H
A
0000H
AH
08FEH
AL
DPR 01 H
ADB 00 H
00 H
PCB FF H
DTB
PC
803FH
PS
20E0H
メモリ
バイト 08F2H
00H
00H
08H
FEH
01H
00H
00H
FF H
80H
3F H
20H
E0 H
バイト
更新前
のSP
AH
AL
DPR
ADB
DTB
PCB
PC
PS
更新後
のSP
■ 割込み処理からの復帰時のスタック動作
割込み処理終了時に割込み復帰命令 (RETI) を実行すると , 専用レジスタ値が退避時と
は逆の順序 (PS, PC, PCB, DTB, ADB, DPR, A) でスタックから復帰します。専用レジス
タは , 割込み開始直前の状態に戻ります。
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161
第 7 章 割込み
7.8
MB90820B シリーズ
■ スタック領域
● スタック領域の割当て
スタック領域は , 割込み処理以外にサブルーチンコール命令 (CALL) やベクタコール命
令 (CALLV) の実行時にもプログラムカウンタ (PC) の退避や復元するために使用され
ます。スタック領域は , PUSHW 命令や POPW 命令でレジスタを一時的に退避または
復元するためにも使用されます。
スタック領域は , RAM のデータ領域と一緒に割当てられます。図 7.8-2 にスタック領
域を示します。
図 7.8-2 スタック領域
ベクタテーブル
( リセットするための
割込みベクタコール命令 )
FFFFFFH
FFFC00H
ROM 領域
FF0000H*1
001100H*2
内蔵
RAM 領域
スタック
領域
000380H
000180H
汎用レジスタ
バンク 領域
000100H
0000F0H
内蔵 I/O 領域
000000H
*
1:
*
内部 ROM は , 製品型格によって異なります。
2: 内部 RAM は , 製品型格によって異なります。
<注意事項>
• 一般的に , 偶数番号のアドレスはスタックポインタ (SSP, USP) へ設定してください。
• オーバラップが発生しないようにシステムスタック領域 , ユーザスタック領域 , および
データ領域を割当ててください。
● システムスタックとユーザスタック
システムスタック領域は , 割込み処理に使用されます。割込みが発生すると , 使用中の
ユーザスタック領域は強制的にシステムスタックに切換えられます。主にユーザス
タック領域を使用するシステムであっても , システムスタック領域を正しく設定しな
ければなりません。
スタック空間を分割する必要が特にない場合は , システムスタックのみを使用してく
ださい。
162
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第8章
モード設定
MB90820B シリーズにサポートされる動作モード
とメモリアクセスモードについて説明します。
8.1 モード設定
8.2 モード端子 (MD2 ∼ MD0)
8.3 モードデータ
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163
第 8 章 モード設定
8.1
8.1
MB90820B シリーズ
モード設定
F2MC-16LX には , アクセスメソッドおよびアクセス領域のモードをサポートしてい
ます。リセット時のモード端子とモードフェッチされたモードデータの設定に基づ
いてモードが設定されます。
■ モード設定
F2MC-16LX は , アクセスメソッドおよびアクセス領域のモードをサポートしており ,
本モジュールでは図 8.1-1 のような分類になっています。
図 8.1-1 モード分類
動作モード
RUN モード
フラッシュ 書込み モード
バスモード
シングルチップモード
■ 動作モード
動作モードは , デバイスの動作状態を制御し , モード設定用端子 (MDx) とモードデー
タ内の Mx ビットの値で指定されます。
● バスモード
バスモードは , 内部 ROM の動作と外部アクセス機能の動作を制御するモードで , モー
ド設定用端子 (MDx) とモードデータ内の Mx ビットの値で指定されます。モード設定
用端子 (MDx) は , リセットベクタおよびモードデータを読み出すときのバスモードを
指定するもので , モードデータ内の Mx ビットは , 通常動作時のバスモ―ドを指定する
ものです。
● RUN モード
RUN モードは , CPU 動作モードのことをいいます。RUN モードには , メインクロック
モードや PLL クロックモードのほかに , 各種の低消費電力モードがあります。詳細は ,
「第 6 章 低消費電力モード」を参照してください。
164
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第 8 章 モード設定
8.2
MB90820B シリーズ
8.2
モード端子 (MD2 ∼ MD0)
3 本の外部モード端子は , リセットベクタとモードデータを取込み方法を設定するの
に使用します。
■ CPU モード端子 (MD2 ∼ MD0)
モード端子で , リセットベクタの読出しを , 外部データバスとするか内部データバスと
するかの選択および外部データバス選択時のバス幅の選択を行います。
フラッシュメモリ内蔵品の場合は , 内蔵フラッシュメモリにプログラムなどを書き込
む間に使用され , フラッシュ書込みモードの指定もモード端子で行います。
モード端子の設定を表 8.2-1 に示します。
表 8.2-1 モード端子の設定
リセットベクタ
アクセス領域
外部データ
バス幅
備考
モードデータ
リセットシーケ
ンス以降はモー
ドデータで制御
MD2
MD1
MD0
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
フラッシュシリア
ル書込みモード *
−
−
−
1
1
1
フラッシュメモリ
モード
−
−
パラレルライタ
使用時のモード
です。
モード名
設定禁止
内部ベクタモード
内部
設定禁止
0 = Vss, 1 = Vcc としてください。
*: フラッシュシリアル書込みは , モード端子の設定だけでは書込みが行えません。ほかの端子の設定も必要
です。
フラッシュシリアル書込みについての詳細は , 「付録 B」を参照してください。
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165
第 8 章 モード設定
8.3
8.3
MB90820B シリーズ
モードデータ
モードデータは , "FFFFDFH" 番地のメモリ上にあり , リセットシーケンス後の動作
を指定します。モードデータは , モードフェッチで CPU に自動的に取り込まれま
す。
■ モードデータ
リセットシーケンス実行中に , "FFFFDFH" 番地のモードデータを CPU 内のモードデー
タレジスタに取り込みます。CPU は , モードデータでメモリアクセスモードを設定し
ます。
• モードデータレジスタの内容を変更できるのは , リセットシーケンスだけです。
• モードデータで設定されたメモリアクセスモードは , リセットシーケンス終了後に
有効となります。
図 8.3-1 にモードデータの構成を示します。
図 8.3-1 モードデータの構成
モードデータ
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
M1
M0
0
0
0
0
0
0
機能拡張ビット (予約領域)
バスモード設定ビット
■ バスモード設定ビット
リセットシーケンス終了後の動作モードの指定を行うビットです。各ビットと機能の
関係は , 表 8.3-1 のようになっています。
表 8.3-1 バスモード設定ビットとその機能
M1
M0
機能
0
0
シングルチップモード
0
1
1
0
1
1
( 設定禁止 )
<注意事項>
MB90820B シリーズでは , シングルチップモードのみでの使用となりますので , MD2,
MD1, MD0 は "011B" に , M1, M0 は "00B" に設定してください。
166
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第 8 章 モード設定
8.3
MB90820B シリーズ
シングルチップモード時のアクセス領域と物理アドレスの対応を図 8.3-2 に示します。
図 8.3-2 シングルチップモードによるアクセス領域と物理アドレスの関係
FFFFFFH
ROM
Model#1
FF0000H
00FFFFH
ROM ミラー機能選択時
ROM
Model #2
Model #3
RAM
000100H
: 内部アクセスメモリ
0000F0H
I/O
000000H
: アクセス禁止
( 注意事項 ) Model#x はモデル依存のアドレスになります。
■ モード端子とモードデータの関係
表 8.3-2 にモード端子とモードデータの関係を示します。
表 8.3-2 モード端子とモードデータの関係
モード端子
モードデータ
モード
シングルチップモード
MD2
MD1
MD0
M1
M0
0
1
1
0
0
<注意事項>
MB90820B シリーズでは , シングルチップモードのみでの使用となります。
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第 8 章 モード設定
8.3
168
MB90820B シリーズ
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第9章
I/O ポート
I/O ポートの機能と動作について説明します。
9.1 I/O ポートの概要
9.2 I/O ポートのレジスタ
9.3 ポート 0
9.4 ポート 1
9.5 ポート 2
9.6 ポート 3
9.7 ポート 4
9.8 ポート 5
9.9 ポート 6
9.10 ポート 7
9.11 ポート 8
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169
第 9 章 I/O ポート
9.1
9.1
MB90820B シリーズ
I/O ポートの概要
I/O ポートは , すべて 汎用入出力ポート ( パラレル入出力ポート ) として使用できま
す。MB90820B シリーズでは 9 ポート (66 本 ) あります。これらのポートは , リ
ソース入出力端子 ( 周辺機能の入出力端子 ) と兼用になっています。
■ 入出力ポート機能
各入出力ポートは , ポートデータレジスタ (PDR) を介して CPU からのデータを I/O 端
子に出力したり , I/O 端子から CPU に信号を取り込んだりします。ポート方向レジス
タ (DDR) によって , 各 I/O 端子のデータの入出力方向をビット単位で指定できます。
各ポートの機能と兼用されるリソース I/O を以下に示します。
• ポート 0: 汎用入出力ポート / リソース (PWC)
• ポート 1: 汎用入出力ポート / リソース (DTP/ 多機能タイマ )
• ポート 2: 汎用入出力ポート / リソース (16 ビットリロードタイマ )
• ポート 3: 汎用入出力ポート / リソース (16 ビット PPG タイマ )
• ポート 4: 汎用入出力ポート / リソース (16 ビット PPG タイマ /16 ビットリロード
タイマ /UART/PWC)
• ポート 5: 汎用入出力ポート / リソース (16 ビット PPG タイマ /DTP)
• ポート 6: 汎用入出力ポート / リソース (8/10 ビット A/D コンバータ )
• ポート 7: 汎用入出力ポート / リソース (8/10 ビット A/D コンバータ /8 ビット D/A
コンバータ/UART/16ビットフリーランタイマ/16ビット入力キャプチャ)
• ポート 8: 汎用入出力ポート / リソース (16 ビット入力キャプチャ / 多機能タイマ )
170
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第 9 章 I/O ポート
9.1
MB90820B シリーズ
表 9.1-1 に各ポートの機能一覧を示します。
表 9.1-1 ポートの機能一覧
ポート
端子
ポート0
P00~P07/
PWO0
出力
形式
入力形式
機能
ポート2
P60/
ポート6 AN0~P67/
AN7
CMOS
CMOS
P70/DA0/
AN8
ポート7
~
P77/IN1/
CMOS
AN15 (ヒステリシス)
P80/
ポート8 IN2~P87/
RTO5
bit4
bit3
bit2
bit1
bit0
P06
P05
P04
P03
P02
P01
P00
–
–
–
–
–
–
–
–
–
–
–
–
P07
–
–
–
–
–
–
–
PWO0 PWI0
P17
P16
P15
P14
P13
P12
P11
P10
–
–
–
–
–
–
–
–
INT6 INT5 INT4 INT3 INT2 INT1
INT0
DTTI
–
–
–
–
–
–
–
–
P21
P20
–
–
–
–
–
–
–
–
–
P27
P26
P25
P24
P23
P22
–
–
–
–
–
–
–
–
–
–
–
–
–
–
P37
P36
P35
P34
P33
P32
P31
P30
–
–
–
–
–
–
–
–
PPG0
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
汎用I/Oポート
–
–
–
–
–
–
–
–
P47
P46
P45
P44
P43
P42
P41
P40
アナログ出力
–
–
–
–
–
–
–
–
PWO1 PWI1 SIN0* SOT0 SCK0 TO0 TIN0 PPG1
汎用I/Oポート
–
–
–
–
–
–
P51
P50
–
–
–
–
–
–
–
リソース
–
–
–
–
–
–
INT7 PPG2
–
–
–
–
–
–
–
–
汎用I/Oポート
–
–
–
–
–
–
–
P67
P66
P65
P64
P63
P62
P61
P60
AN0
リソース
P40/
ポート4 PPG1~
P47/PWO1 CMOS
P50/ (ヒステリシス)
ポート5
PPG2~
P51/INT7
bit5
–
汎用I/Oポート
CMOS
bit6
–
リソース
PPG0
bit7
–
プルアップ
抵抗を
汎用I/Oポート
選択可
ポート3 P30~P37/
bit8
リソース
P10/INT0/
CMOS
DTTI~
(ヒステリシス) CMOS リソース
P17
P20/
TIN1~P27
bit9
汎用I/Oポート
汎用I/Oポート
ポート1
bit15 bit14 bit13 bit12 bit11 bit10
–
TO1 TIN1
–
アナログ入力
–
–
–
–
–
–
–
–
AN7
AN6
AN5
AN4
AN3
AN2
AN1
汎用I/Oポート
P77
P76
P75
P74
P73
P72
P71
P70
–
–
–
–
–
–
–
–
リソース
IN1
IN0
FRCK SCK1 SOT1 SIN1*
–
–
–
–
–
–
–
–
–
–
–
–
DA1
DA0
–
–
–
–
–
–
–
–
AN9
AN8
–
–
–
–
–
–
–
–
P87
P86
P85
P84
P83
P82
P81
P80
IN3
IN2
アナログ出力
アナログ入力
–
–
–
–
AN15 AN14 AN13 AN12 AN11 AN10
汎用I/Oポート
–
–
–
–
–
–
–
–
リソース
–
–
–
–
–
–
–
–
RTO5 RTO4 RTO3 RTO2 RTO1 RTO0
* : UART0/UART1 データ入力端子 SIN0 と SIN1 は , ユーザプログラムにより CMOS 入力として選択
可能です。
<注意事項>
ポート 6 およびポート 7 は , アナログ入力端子と兼用になっています。汎用入出力ポート
として使用する場合は , 必ずアナログ入力許可レジスタ (ADER0/ADER1) の対応するビッ
トを "0" に設定してください。
MCU のリセットによって , ADER0/ADER1 レジスタのビッ
トは "1" に設定されます。
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171
第 9 章 I/O ポート
9.2
9.2
MB90820B シリーズ
I/O ポートのレジスタ
I/O ポートの設定に関連するレジスタの一覧を示します。
■ I/O ポートのレジスタ一覧
表 9.2-1 に各ポートに対応するレジスタの一覧を示します。
表 9.2-1 各ポートのレジスタ一覧
リードライト
アドレス
初期値
ポート 0 データレジスタ (PDR0)
R/W
000000H
XXXXXXXXB
ポート 1 データレジスタ (PDR1)
R/W
000001H
XXXXXXXXB
ポート 2 データレジスタ (PDR2)
R/W
000002H
XXXXXXXXB
ポート 3 データレジスタ (PDR3)
R/W
000003H
XXXXXXXXB
ポート 4 データレジスタ (PDR4)
R/W
000004H
XXXXXXXXB
ポート 5 データレジスタ (PDR5)
R/W
000005H
XXXXXXXXB
ポート 6 データレジスタ (PDR6)
R/W
000006H
XXXXXXXXB
ポート 7 データレジスタ (PDR7)
R/W
000007H
XXXXXXXXB
ポート 8 データレジスタ (PDR8)
R/W
000008H
XXXXXXXXB
ポート 0 データ方向レジスタ (DDR0)
R/W
000010H
00000000B
ポート 1 データ方向レジスタ (DDR1)
R/W
000011H
00000000B
ポート 2 データ方向レジスタ (DDR2)
R/W
000012H
00000000B
ポート 3 データ方向レジスタ (DDR3)
R/W
000013H
00000000B
ポート 4 データ方向レジスタ (DDR4)
R/W
000014H
00000000B
ポート 5 データ方向レジスタ (DDR5)
R/W
000015H
XXXXXX00B
ポート 6 データ方向レジスタ (DDR6)
R/W
000016H
00000000B
ポート 7 データ方向レジスタ (DDR7)
R/W
000017H
00000000B
ポート 8 データ方向レジスタ (DDR8)
R/W
000018H
00000000B
アナログ入力許可レジスタ 0(ADER0)
R/W
0000C5H
11111111B
アナログ入力許可レジスタ 1(ADER1)
R/W
0000D0H
11111111B
ポート 0 プルアップ抵抗設定レジスタ (RDR0)
R/W
00008CH
00000000B
ポート 1 プルアップ抵抗設定レジスタ (RDR1)
R/W
00008DH
00000000B
ポート 2 プルアップ抵抗設定レジスタ (RDR2)
R/W
00008EH
00000000B
ポート 3 プルアップ抵抗設定レジスタ (RDR3)
R/W
00008FH
00000000B
レジスタ名
R/W: リード / ライト可能
X: 不定
172
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CM44-10147-2
第 9 章 I/O ポート
9.3
MB90820B シリーズ
9.3
ポート 0
ポート 0 は汎用入出力ポートで , リソース入出力と兼用となっています。各ポート
の端子は , 入出力ポートとリソース入出力との間で切換えることができます。ここ
では , 汎用入出力ポートの機能を中心に , ポート 0 の構成 , 端子の一覧と端子のブ
ロックダイヤグラム , また対応するレジスタについても説明します。
■ ポート 0 の構成
ポート 0 は , 以下から構成されています。
• 汎用入出力端子 / リソース入出力端子 (P00 ∼ P07/PWO0)
• ポート 0 データレジスタ (PDR0)
• ポート 0 データ方向レジスタ (DDR0)
• ポート 0 プルアップ抵抗設定レジスタ (RDR0)
■ ポート 0 の端子配列
ポート0入出力端子はリソース入出力端子としても使用されるため, リソース入出力端
子として使用する場合は , 汎用入出力ポート端子として使用できません。
表 9.3-1 にポート 0 の端子一覧を示します。
表 9.3-1 ポート 0 の端子
ポート
入出力形式
端子名
ポート機能
( シングルチップモード )
P00
P00
−
−
P01
P01
−
−
P02
P02
−
−
P03
P03
−
−
−
−
ポート 0
入力
出力
入出力
回路
形式
CMOS
( ヒステリシス )
CMOS
C
リソース機能
汎用入出力
P04
P04
P05
P05
−
−
P06/PWI0
P06
PWI0
PWC0 入力
P07/PWO0
P07
PWO0
PWC0 出力
入出力回路形式については「1.7 入出力回路形式」を参照してください。
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173
第 9 章 I/O ポート
9.3
MB90820B シリーズ
■ ポート 0 の端子のブロックダイヤグラム
P00 ∼ P06/PWI0 端子のブロックダイヤグラムを図 9.3-1 に示します。
図 9.3-1 P00 ∼ P06/PWI0 の端子のブロックダイヤグラム
スタンバイ制御 (SPL=1)
RDR
リソース入力
ポートデータレジスタ (PDR)
プルアップ抵抗
約50k
内
部
デ
|
タ
バ
ス
PDR リード
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL=1)
P07/PWO0 端子のブロックダイヤグラムを図 9.3-2 に示します。
図 9.3-2 P07/PWO0 端子のブロックダイヤグラム
スタンバイ制御 (SPL=1)
RDR
リソース出力
ポートデータレジスタ (PDR)
リソース入力
リソース出力許可
プルアップ抵抗
約50k
内
部
デ
|
タ
バ
ス
PDR リード
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL=1)
リソース出力許可ビットが設定された場合, DDR0レジスタの値に関係なくポートは強
制的にリソース出力として機能します。
174
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第 9 章 I/O ポート
9.3
MB90820B シリーズ
■ ポート 0 のレジスタ
ポート 0 のレジスタには , PDR0, DDR0 および RDR0 があります。各レジスタを構成し
ているビットは , ポート 0 の端子に 1 対 1 で対応しています。
表 9.3-2 にポート 0 の端子との対応するレジスタビットを示します。
表 9.3-2 ポート 0 の端子と対応レジスタビット
ポート名
関連するレジスタのビットと対応する端子
PDR0, DDR0, RDR0
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
対応する端子
P07
P06
P05
P04
P03
P02
P01
P00
ポート 0
入出力回路形式については「1.7 入出力回路形式」を参照してください。
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175
第 9 章 I/O ポート
9.3
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ポート 0 のレジスタ (PDR0, DDR0, RDR0)
9.3.1
ポート 0 のレジスタについて説明します。
■ ポート 0 のレジスタの機能
● ポート 0 データレジスタ (PDR0)
ポート 0 データレジスタは , ポート 0 の各端子の状態を示します。
● ポート 0 データ方向レジスタ (DDR0)
DDR0 レジスタは , ポート 0 の各端子 ( ビット ) のデータ入出力方向を指定します。
DDR0 レジスタのいずれかのビットが "1" の場合は , 対応するポート ( 端子 ) は出力ポー
トとして設定されます。いずれかのビットが "0" の場合は , ポート ( 端子 ) は入力ポー
トとして設定されます。
<注意事項>
• 出力端子と兼用しているリソースを使用する場合は , その端子に対応するリソース出
力許可ビットが許可に設定されている限り, DDR0レジスタの値とは無関係にポートは
リソース出力端子として機能します。
• 入力端子と兼用しているリソースを使用するには ,
各リソース入力端子に対応する
DDR0 レジスタのビットに "0" を設定しポートを入力モードにしてください。ポート 0
レジスタの機能を表 9.3-3 に示します。
<参考>
MCU がリセットされた場合 , DDR0 レジスタは , 汎用 I/O ポート入力用に "0" にクリアさ
れます。
● ポート 0 プルアップ抵抗設定レジスタ (RDR0)
RDR0 レジスタは , ポート 0 の各端子 ( ビット ) のプルアップ抵抗を選択します。RDR0
レジスタのいずれかのビットが "1" の場合 , 対応するポート ( 端子 ) にプルアップ抵抗
が選択され , ビットが "0" の場合は , プルアップ抵抗が切断されます。
176
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第 9 章 I/O ポート
9.3
MB90820B シリーズ
表 9.3-3 にポート 0 のレジスタの機能を示します。
表 9.3-3 ポート 0 のレジスタの機能
レジスタ名
データ
読出し時
端子は
"L" レベル
出力ラッチに "0" をロードし ,
端子が出力ポートとして機能
する場合は , 端子に "L" レベ
ルが設定されます
1
端子は
"H" レベル
出力ラッチに "1" をロードし ,
端子が出力ポートとして機能
する場合は , 端子に "H" レベ
ルが設定されます
0
方向ラッチ
は "0"
出力バッファが " オフ " にな
り , ポートが入力モードにな
ります
1
方向ラッチ
は "1"
出力バッファが " オン " にな
り , ポートが出力モードにな
ります
0
設定ラッチ
は "0"
プルアップ抵抗が遮断され ,
入力モードにてポートは Hi-Z
状態になります
設定ラッチ
は "1"
プルアップ抵抗が設定され ,
入力モードにてポートは "H"
レベルを保持します
0
ポート 0
データレジスタ
(PDR0)
ポート 0
データ方向レジ
スタ (DDR0)
ポート 0
プルアップ抵抗
設定レジスタ
(RDR0)
書込み時
1
リード /
ライト
アドレス
初期値
R/W
000000H
XXXXXXXXB
R/W
000010H
00000000B
R/W
00008CH
00000000B
R/W: リード / ライト可能
X: 不定
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177
第 9 章 I/O ポート
9.3
MB90820B シリーズ
ポート 0 の動作説明
9.3.2
ポート 0 の動作について説明します。
■ ポート 0 の動作
● 出力モード時のポート動作
• DDR0 レジスタのいずれかのビットに "1" を設定すると , 対応するポート端子は出力
モードになります。
• 出力モード時に PDR0 レジスタに書き込まれたデータは , PDR の出力ラッチに保持
され , そのまま端子に出力されます。
• PDR0 レジスタを読み出すと , ポート端子における値 (PDR の出力ラッチと同じ値 )
を読み出すことができます。
<注意事項>
リードモディファイライト系命令 ( ビット設定命令など ) を PDR0 に対して使用すると ,
ターゲットビットには書き込んだ値が設定されます。DDR レジスタによって出力に設定
されているビットは影響を受けませんが , 入力に設定されているビットの場合は , 端子か
らの入力値は出力ラッチに書き込まれ, そのまま出力されます。したがって, ビットのモー
ドを入力から出力に切換える前に , 出力データを PDR レジスタに書き込み , DDR レジス
タを出力モードに設定してください。
● 入力ポートの動作
• DDR0 レジスタのビットに "0" を設定すると , 対応するポート端子は入力モードにな
ります。
• 入力モード時は , 出力バッファは "OFF" になり , 端子はハイインピーダンス状態に
なります。
• ただし , RDR0 レジスタの対応するビットに "1" を設定しプルアップ抵抗を選択する
と , 端子は "H" レベルを保持します。
• 入力モード時において PDR0 レジスタに書き込まれたデータは , PDR の出力ラッチ
にて保持されますが , 端子には出力されません。
• PDR0 レジスタを読み出すと , 端子のレベル値 ("0" または "1") を読み出せます。
● リソース出力としてのポートの動作
リソース出力許可ビットを " 許可 " にすると , ポートはリソース出力として使用できま
す。入力と出力の切換えを指定する場合 , リソース許可ビットの状態が優先されます。
すなわち , たとえ DDR0 レジスタのいずれかのビットが "0" であっても , リソース出力
が許可になっている場合は , そのビットに対応する端子はリソース出力として使用さ
れます。リソース出力が許可であっても端子の値を読み出すことはできるので , リソー
スの出力値を読み出すことができます。
178
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第 9 章 I/O ポート
9.3
MB90820B シリーズ
● リソース入力としてポートの動作
ポートをリソース入力として使用する場合 , 端子の値は常にリソースの入力値となり
ます。リソースの外部信号として使用する場合は , DDR0 レジスタの対応するビットに
"0" を設定しポートを入力モードにしてください。
● リセット後のポート動作
• MCU がリセットされた場合 , DDR0 および PDR0 レジスタは "0" に初期化されます。
その結果 , 出力バッファが " オフ " になり (I/O モードは " 入力 " に変化 ), プルアップ
抵抗が遮断され , 端子はハイインピーダンス状態になります。
• PDR0 レジスタは , MCU がリセットされても初期化されません。したがって , ポー
トを出力モードで使用するには , 出力データを PDR0 レジスタに設定した後に , 出力
モードで DDR0 レジスタを設定しなければなりません。
● ストップモードまたはタイムベースタイマモード時のポート動作
ストップモードまたはタイムベースタイマモードに遷移されたときに低消費電力モー
ド制御レジスタ (LPMCR) の端子状態指定ビット (SPL) がすでに "1" の場合は , ポート
端子はハイインピーダンス状態になります。これは , 出力バッファが DDR0 レジスタ
の値とは無関係に "OFF" さられるからです。
なお , 開放回路によるリークを防ぐため , 入力は "H" または "L" レベルに固定してあり
ます。ポート 0 の端子状態を表 9.3-4 に示します。
表 9.3-4 ポート 0 の端子状態
端子
通常動作
スリープモード
ストップモードか
タイムベースタイマ
モード
(SPL= 0)
P00 ∼ P07/
PWO0
汎用 I/O ポート
汎用 I/O ポート
汎用 I/O ポート
ストップモードか
タイムベースタイマ
モード
(SPL=1, RDR=0)
ストップモードか
タイムベースタイマ
モード
(SPL=1, RDR=1)
入力禁止 / 出力は Hi-Z
状態
入力禁止 /"H" レベル
で保持
SPL: 低消費電力モード制御レジスタ状態指定ビット (LPMCR)
Hi-Z: ハイインピーダンス
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179
第 9 章 I/O ポート
9.4
9.4
MB90820B シリーズ
ポート 1
ポート 1 は汎用入出力ポートですが , リソース入力と兼用しています。各ポートの
端子は , 汎用ポートとリソース入力を切換えることができます。本節では , 汎用入出
力ポート機能を中心に , ポート 1 の構成 , 端子一覧 , 端子のブロックダイヤグラムを
示し , 対応するレジスタについて説明します。
■ ポート 1 の構成
ポート 1 は , 以下から構成されています。
• 汎用入出力端子 / リソース入力端子 (P10/INT0/DTTI ∼ P17)
• ポート 1 データレジスタ (PDR1)
• ポート 1 データ方向レジスタ (DDR1)
• ポート 1 プルアップ抵抗設定レジスタ (RDR1)
■ ポート 1 の端子
ポート 1 入出力端子は , リソースの入力端子としても使用します。したがって , これら
の端子がリソース入力端子として使用された場合 , 汎用入出力ポートとしては使用で
きません。
表 9.4-1 にポート 1 の端子一覧を示します。
表 9.4-1 ポート 1 の端子
入出力形式
ポート
ポート 1
端子
ポート機能
P10/INT0/
DTTI
P10
INT0/
DTTI
外部割込み入力 /
波形ジェネレータ入力
P11/INT1
P11
INT1
外部割込み入力
P12/INT2
P12
INT2
外部割込み入力
P13/INT3
P13
INT3
外部割込み入力
P14/INT4
P14
INT4
外部割込み入力
P15/INT5
P15
INT5
外部割込み入力
P16/INT6
P16
INT6
外部割込み入力
P17
P17
−
汎用入出力
入力
出力
入出力
回路
形式
CMOS
( ヒステ
リシス )
CMOS
D
リソース機能
−
入出力回路形式については「1.7 入出力回路形式」を参照してください。
180
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9.4
MB90820B シリーズ
■ ポート 1 の端子のブロックダイヤグラム
図 9.4-1 に P10/INT0/DTTI ∼ P16/INT6 端子のブロックダイヤグラムを示します。
図 9.4-1 P10/INT0/DTTI ∼ P16/INT6 端子のブロックダイヤグラム
スタンバイ制御 (SPL=1)
RDR
リソース入力
ポートデータレジスタ (PDR)
プルアップ抵抗
約50kΩ
内
部
デ
|
タ
バ
ス
PDRリード
出力ラッチ
PDRライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
外部割込み
許可
DDRライト
DDRリード
スタンバイ制御 (SPL=1)
図 9.4-2 に P17 端子のブロックダイヤグラムを示します。
図 9.4-2 P17 端子のブロックダイヤグラム
スタンバイ制御 (SPL=1)
RDR
リソース入力
ポートデータレジスタ (PDR)
プルアップ抵抗
約50kΩ
PDRリード
内
部
デ
|
タ
バ
ス
出力ラッチ
PDRライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDRライト
DDRリード
スタンバイ制御 (SPL=1)
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181
第 9 章 I/O ポート
9.4
MB90820B シリーズ
■ ポート 1 のレジスタ
ポート 1 のレジスタには , PDR1, DDR1 および RDR1 があります。各レジスタを構成す
るビットは , ポート 1 の端子に 1 対 1 で対応しています。
表 9.4-2 にポート 1 の端子と対応するレジスタビットを示します。
表 9.4-2 ポート 1 の端子と対応するレジスタビット
ポート名
レジスタビットと対応するポート端子
PDR1, DDR1, RDR1
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
対応する端子
P17
P16
P15
P14
P13
P12
P11
P10
ポート 1
182
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第 9 章 I/O ポート
9.4
MB90820B シリーズ
ポート 1 のレジスタ (PDR1, DDR1, RDR1)
9.4.1
ポート 1 のレジスタについて説明します。
■ ポート 1 のレジスタの機能
● ポート 1 データレジスタ (PDR1)
ポート 1 データレジスタは , ポート 1 の各端子の状態を示します。
● ポート 1 データ方向レジスタ (DDR1)
DDR1 レジスタは , ポート 1 の各端子 ( ビット ) のデータ入出力方向を指定します。
DDR1 レジスタのいずれかのビットが "1" の場合 , そのビットに対応するポート ( 端子 )
は出力ポートとして設定されます。ビットが "0" の場合は , 対応するポート ( 端子 ) は
入力ポートとして設定されます。
<注意事項>
リソースの入力と兼用している端子を使用する場合は , 各入力端子に対応する DDR1 レジ
スタのビットに "0" を設定してポートを入力モードにしてください。
MCU がリセットされた場合は , DDR1 レジスタは "0" にクリアされ汎用入出力ポート
となります。
● ポート 1 プルアップ抵抗設定レジスタ (RDR1)
RDR1 レジスタは , ポート 1 の各端子 ( ビット ) のプルアップ抵抗を選択します。RDR1
レジスタのいずれかのビットが "1" の場合 , 対応するポート ( 端子 ) にプルアップ抵抗
が選択され , ビットが "0" の場合は , プルアップ抵抗が切断されます。
表 9.4-3 にポート 1 のレジスタの機能を示します。
表 9.4-3 ポート 1 のレジスタの機能 (1 / 2)
レジスタ名
データ
読出し時
書込み時
端子は "L" レベル
出力ラッチへ "0" がロードされ ,
端子が出力ポートとして機能す
ると , 端子は "L" レベルに設定
されます
1
端子は "H" レベ
ル
出力ラッチへ "1" がロードされ ,
端子が出力ポートとして機能す
ると , 端子は "H" レベルに設定
されます
0
方向ラッチは "0"
出力バッファを "OFF" し , ポー
トが入力モードになります
1
方向ラッチは "1"
出力バッファを "ON" し , ポー
トが出力モードになります
0
ポート 1
データレジスタ
(PDR1)
ポート 1
データ方向レジ
スタ (DDR1)
CM44-10147-2
リード
ライト
アドレス
初期値
R/W
000001H
XXXXXXXXB
R/W
000011H
00000000B
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183
第 9 章 I/O ポート
9.4
MB90820B シリーズ
表 9.4-3 ポート 1 のレジスタの機能 (2 / 2)
レジスタ名
データ
読出し時
書込み時
ポート 1
プルアップ抵抗
設定レジスタ
(RDR1)
0
設定ラッチは "0"
プルアップ抵抗が遮断され , 入
力モードでポートが Hi-Z 状態
になります
設定ラッチは "1"
プルアップ抵抗が選択され , 入
力モードでポートが H レベル
で保持されます
1
リード
ライト
アドレス
初期値
R/W
00008DH
00000000B
R/W: リード / ライト可能
X: 不定
184
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第 9 章 I/O ポート
9.4
ポート 1 の動作説明
9.4.2
ポート 1 の動作について説明します。
■ ポート 1 の動作
● 出力モード時のポート動作
• DDR1 レジスタのいずれかのビットに "1" を設定すると , ビットに対応するポートの
端子は出力モードになります。
• 出力モードにおいて PDR1 レジスタに書き込まれたデータは , PDR1 の出力ラッチに
おいて保持され , そのまま端子へ出力されます。
• PDR1 レジスタを読み出すと , ポート端子における値 (PDR1 の出力ラッチと同じ値 )
を読み出すことができます。
<注意事項>
リードモディファイライト命令 ( ビット設定命令など ) を PDR レジスタと共に使用する
と , このレジスタのターゲットビットは指定された値に設定されます。DDR レジスタで
出力に指定されているビットは影響を受けませんが , 入力に指定されているビットは , 端
子からの入力値は出力ラッチへ書き込まれ , そのまま出力されます。したがって , ビット
のモードを入力から出力に切換える前に , 出力データを PDR レジスタに書き込み , 次に
DDR レジスタを出力モードに設定してください。
● 入力ポートの動作
• DDR1 レジスタのいずれかのビットを "0" に設定すると , 対応するポートの端子は入
力モードになります。
• 入力モード時は , 出力バッファは "OFF" になり , 端子はハイインピーダンス状態に
なります。
• ただし , RDR1 レジスタのいずれかのビットに "1" を設定してプルアップ抵抗を選択
すると , 端子は "H" レベルで保持されます。
• 入力モードで PDR1 レジスタに書き込まれたデータは , PDR1 の出力ラッチで保持さ
れますが , ポートの端子へは出力されません。
• PDR1 レジスタを読み出すとポートの端子レベル ("0" または "1") を読み出すことが
できます。
● リソース出力としてのポート動作
ポートをリソース入力として使用する場合 , 端子の値が常にリソースの入力値となり
ます。リソース用に外部信号を使用するには , DDR1 レジスタの対応するビットに "0"
を設定し , ポートを入力モードにしてください。
● リセット後のポート動作
• MCU がリセットされた場合 , DDR1 レジスタは "0" に初期化されます。その結果 , 出
力バッファが "OFF" になり ( 入出力モードは , 入力に変化 ), 端子はハイインピーダ
ンス状態になります。
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185
第 9 章 I/O ポート
9.4
MB90820B シリーズ
• PDR1 レジスタは , MCU がリセットされても初期化されません。したがって , ポー
トを出力モード時に使用する場合は , 出力データを PDR1 レジスタに設定した後 , 出
力モードは DDR1 レジスタにおいて設定しなければなりません。
● ストップモードまたはタイムベースタイマモード時のポート動作
ストップモードまたはタイムベースタイマモードに遷移されたときに低消費電力モー
ド制御レジスタ (LPMCR) の端子状態指定ビット (SPL) がすでに "1" の場合は , 端子は
ハイインピーダンス状態になります。これは , 出力バッファが DDR1 レジスタの値と
は無関係に "OFF" されるからです。なお , 開放回路によるリークを防ぐため , 入力は
"H" または "L" レベルに固定してあります。
表 9.4-4 にポート 1 の端子状態を示します。
表 9.4-4 ポート 1 の端子状態
端子
通常動作
スリープモード
ストップモード ,
タイムベースタイ
マモード
(SPL = 0)
ストップモード ,
タイムベースタイ
マモード (SPL =
1, RDR = 0)
ストップモード , タイ
ムベースタイマモード
(SPL = 1, RDR = 1)
P10/INT0/
DTTI ∼
P16/INT6
汎用 I/O ポート
汎用 I/O ポート
汎用 I/O ポート
入力許可 */ 出力
は Hi-Z 状態
入力許可 */ "H" レベル
で保持
P17
汎用 I/O ポート
汎用 I/O ポート
汎用 I/O ポート
入力禁止 / 出力は
Hi-Z 状態
入力禁止 / "H" レベル
で保持
SPL: 低消費電力モード制御レジスタ状態指定ビット (LPMCR)
Hi-Z: ハイインピーダンス
*: 入力は , P10/INT0/DTTI ∼ P16/INT6 を外部割込み端子として構成した場合のみ有効になり , それ以外の場合
は遮断されます。
186
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第 9 章 I/O ポート
9.5
MB90820B シリーズ
9.5
ポート 2
ポート 2 は汎用入出力ポートですが , リソース入出力と兼用しています。各ポート
の端子は , 入出力ポートとリソース入出力の間で切換えることができます。本節で
は , 汎用入出力ポート機能を中心に , ポート 2 の構成と端子一覧 , 端子のブロックダ
イヤグラムを示し , 対応するレジスタについて説明します。
■ ポート 2 の構成
ポート 2 は , 以下から構成されています。
• 汎用入出力ポート / リソース入出力端子 (P20/TIN1 ∼ P27)
• ポート 2 データレジスタ (PDR2)
• ポート 2 データ方向レジスタ (DDR2)
• ポート 2 プルアップ抵抗設定レジスタ (RDR2)
■ ポート 2 の端子
ポート 2 入出力 端子は , リソースの入出力端子としても使用します。したがって , これ
らの端子がリソースの入出力端子として使用されているときは , 汎用入出力ポートと
しては使用できません。ポート 2 の端子一覧を表 9.5-1 に示します。
表 9.5-1 ポート 2 の端子
入出力形式
ポート
ポート 2
端子
ポート機能
P20/TIN1
P20
TIN1
16 ビットリロード
タイマ 1 入力
P21/TO1
P21
TO1
16 ビットリロード
タイマ 1 出力
P22
P22
P23
P23
P24
−
−
−
−
P24
−
−
P25
P25
−
−
P26
P26
−
−
P27
P27
−
−
汎用入出力
入力
出力
入出力
回路
形式
CMOS
( ヒステリシス )
CMOS
D
リソース機能
入出力回路形式については「1.7 入出力回路形式」を参照してください。
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187
第 9 章 I/O ポート
9.5
MB90820B シリーズ
■ ポート 2 の端子のブロックダイヤグラム
ポート 2 端子 (P21/TO1 を除く ) のブロックダイヤグラムを図 9.5-1 に示します。
図 9.5-1 ポート 2 の端子 (P21/TO1 を除く ) のブロックダイヤグラム
スタンバイ制御 (SPL=1)
RDR
リソース入力
ポートデータレジスタ (PDR)
プルアップ抵抗
約50k
PDRリード
内
部
デ
|
タ
バ
ス
出力ラッチ
PDRライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDRライト
DDRリード
スタンバイ制御 (SPL=1)
P21/TO1 端子のブロックダイヤグラムを図 9.5-2 に示します。
図 9.5-2 P21/TO1 端子のブロックダイヤグラム
スタンバイ制御 (SPL=1)
RDR
リソース出力
ポートデータレジスタ (PDR)
リソース入力
リソース出力許可
プルアップ抵抗
約50k
PDRリード
内
部
デ
|
タ
バ
ス
出力ラッチ
PDRライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDRライト
DDRリード
スタンバイ制御 (SPL=1)
リソース出力許可ビットを設定すると , ポートは , DDR2 レジスタの値に関係なくリ
ソースの出力端子として機能します。
188
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CM44-10147-2
第 9 章 I/O ポート
9.5
MB90820B シリーズ
■ ポート 2 のレジスタ
ポート 2 のレジスタには , PDR2, DDR2 と RDR2 があります。各レジスタを構成してい
るビットは , ポート 2 の端子に 1 対 1 で対応しています。
表 9.5-2 にポート 2 の端子との対応するレジスタビットを示します。
表 9.5-2 ポート 2 のレジスタと端子の対応
ポート名
関連するレジスタのビットと対応する端子
PDR2, DDR2, RDR2
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
対応する端子
P27
P26
P25
P24
P23
P22
P21
P20
ポート 2
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189
第 9 章 I/O ポート
9.5
MB90820B シリーズ
ポート 2 のレジスタ (PDR2, DDR2, RDR2)
9.5.1
ポート 2 のレジスタについて説明します。
■ ポート 2 のレジスタの機能
● ポート 2 データレジスタ (PDR2)
ポート 2 データレジスタは , ポート 2 の各端子の状態を示します。
● ポート 2 データ方向レジスタ (DDR2)
DDR2 レジスタは , ポート 2 の各端子 ( ビット ) のデータ入出力方向を指定します。
DDR2 レジスタのいずれかのビットが "1" の場合は , 対応するポート ( 端子 ) は出力ポー
トとして設定されます。ビットが "0" の場合は , 対応するポート ( 端子 ) は入力ポート
として設定されます。
<注意事項>
• リソースの出力と兼用している端子は , その端子に対応するリソース出力許可ビット
が設定されている限り , ポートは DDR2 レジスタの値とは無関係にリソースの出力端
子として機能します。
• 入力端子と兼用しているリソースを使用するには ,
各リソース入力端子に対応する
ポート方向レジスタのビットに "0" を設定して , ポートを入力モードにしてください。
● ポート 2 プルアップ抵抗設定レジスタ (RDR2)
RDR2 レジスタは , ポート 2 の各端子 ( ビット ) のプルアップ抵抗を選択します。RDR2
レジスタのいずれかのビットが "1" の場合 , プルアップ抵抗はそのビットに対応する
ポート ( 端子 ) に対して選択され , いずれかのビットが "0" の場合は , ビットに対応す
るプルアップ抵抗は選択されません 。
表 9.5-3 にポート 2 のレジスタの機能を示します。
表 9.5-3 ポート 2 のレジスタの機能
レジスタ名
データ
読出し時
書込み時
0
端子は "L" レベル
出力ラッチへ "0" がロードされ ,
端子が出力ポートとして機能す
る場合は , 端子は "L" レベルに
設定されます
1
端子は "H" レベル
出力ラッチへ "1" がロードされ ,
端子が出力ポートとして機能す
る場合は , 端子は "H" レベルに
設定されます
0
方向ラッチは "0"
出力バッファが "OFF" され ,
ポートが入力モードになります
1
方向ラッチは "1"
出力バッファが "ON" され ,
ポートが出力モードになります
ポート 2
データレジスタ
(PDR2)
ポート 2
データ方向レジ
スタ (DDR2)
190
リード
ライト
アドレス
初期値
R/W
000002H
XXXXXXXXB
R/W
000012H
00000000B
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9.5
MB90820B シリーズ
表 9.5-3 ポート 2 のレジスタの機能
レジスタ名
ポート 2
プルアップ
抵抗設定
レジスタ
(RDR2)
データ
0
1
読出し時
書込み時
設定ラッチは "0"
プルアップ抵抗が遮断され , 入
力モードでポートは Hi-Z 状態
になります
設定ラッチは "1"
プルアップ抵抗が選択され , 入
力モードでポートは H レベルに
保持されます
リード
ライト
アドレス
初期値
R/W
00008EH
00000000B
R/W: リード / ライト可能
X: 不定
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191
第 9 章 I/O ポート
9.5
MB90820B シリーズ
ポート 2 の動作
9.5.2
ポート 2 の動作を説明します。
■ ポート 2 の動作
● 出力モード時のポート動作
• DDR2 レジスタのいずれかのビットに "1" を設定すると , 対応するポートの端子は出
力モードになります。
• 出力モード時に PDR2 レジスタに書き込まれたデータは , PDR2 の出力ラッチに保持
され , 端子へ出力されます。
• PDR2 レジスタを読み出すと , ポート端子における値 (PDR2 の出力ラッチと同じ値 )
を読み出すことができます。
<注意事項>
リードモディファイライト命令 ( ビット設定命令など ) を PDR レジスタと共に使用する
と , このレジスタのターゲットビットは指定された値に設定されます。DDR レジスタで
出力に指定されているビットは影響を受けませんが , 入力に指定されているビットは , 端
子からの入力値は出力ラッチへ書き込まれ , そのまま出力されます。したがって , ビット
のモードを入力から出力に切換える前に , 出力データを PDR レジスタに書き込み , 次に
DDR レジスタを出力モードに設定してください。
● 入力モード時のポート動作
• DDR2 レジスタのいずれかのビットを "0" に設定すると , 対応するポートの端子は入
力モードになります。
• 入力モード時は , 出力バッファは "OFF" になり , 端子はハイインピーダンス状態に
なります。
• ただし , RDR2 レジスタのいずれかのビットに "1" を設定してプルアップ抵抗を選択
すると , 端子は "H" レベルで保持されます。
• 入力モードで PDR1 レジスタに書き込まれたデータは , PDR2 の出力ラッチで保持さ
れますが , ポートの端子へは出力されません。
• PDR2 レジスタを読み出すとポートの端子レベル ("0" または "1") を読み出すことが
できます。
● リソース出力としてのポート動作
リソース出力許可ビットを許可にすると , ポートはリソース出力として使用できます。
入力と出力の切換えを指定する場合 , リソース許可ビットの状態が優先されます。すな
わち , たとえ DDR2 レジスタのいずれかのビットが "0" であっても , リソース出力が許
可になっている場合は , 対応するポートの端子はリソース出力として使用されます。リ
ソース出力が許可であっても端子の値を読み出すことはできるので , リソースの出力
値を読み出すことができます。
192
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9.5
MB90820B シリーズ
● リソース入力としてのポート動作
ポートをリソース入力として使用する場合 , 端子の値は常にリソースの入力値となり
ます。リソースの外部信号として使用するには , DDR2 レジスタに "0" を設定し , ポー
トを入力モードにしてください。
● リセット後のポート動作
• MCU がリセットされた場合 , DDR2 レジスタは "0" に初期化されます。その結果 , 出
力バッファが "OFF" になり ( 入出力モードは , 入力に変化 ), 端子はハイインピーダ
ンス状態になります。
• PDR2 レジスタは , MCU がリセットされても初期化されません。したがって , ポー
トを出力モード時に使用する場合は , 出力データを PDR2 レジスタに設定した後 , 出
力モードは DDR2 レジスタにおいて設定しなければなりません。
● ストップモードまたはタイムベースタイマモードの動作
ストップモードまたはタイムベースタイマモードに遷移されたときに低消費電力モー
ド制御レジスタ (LPMCR) の端子状態指定ビット (SPL) がすでに "1" の場合は , 端子は
ハイインピーダンス状態になります。これは , 出力バッファが DDR2 レジスタの値と
は無関係に "OFF" されるからです。なお , 開放回路によるリークを防ぐため , 入力は
"H" または "L" レベルに固定してあります。
表 9.5-4 にポート 2 の端子状態を示します。
表 9.5-4 ポート 2 の端子状態
端子
通常動作
P20/TIN1 ∼
P27
汎用 I/O ポート
スリープモード
汎用 I/O ポート
ストップモード ,
タイムベースタイ
マモード
(SPL = 0)
ストップモード ,
タイムベースタイ
マモード (SPL =
1, RDR = 0)
ストップモード , タイ
ムベースタイマモード
(SPL = 1, RDR = 1)
汎用 I/O ポート
入力禁止 /
出力は Hi-Z 状態
入力禁止 /
H レベル保持
SPL: 低消費電力モード制御レジスタ状態指定ビット (LPMCR)
Hi-Z: ハイインピーダンス
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193
第 9 章 I/O ポート
9.6
9.6
MB90820B シリーズ
ポート 3
ポート 3 は汎用入出力ポートですが , リソース出力と兼用しています。各ポートの
端子は , 入出力ポートとリソース出力の間で切換えることができます。本節では , 汎
用入出力ポート機能を中心に , ポート 3 の構成と端子一覧 , 端子のブロックダイヤグ
ラムを示し , 対応するレジスタについて説明します。
■ ポート 3 の構成
ポート 3 は , 以下から構成されています。
• 汎用入出力端子 / リソース出力端子 (P30 ∼ P37/PPG0)
• ポート 3 データレジスタ (PDR3)
• ポート 3 データ方向レジスタ (DDR3)
• ポート 3 プルアップ抵抗設定レジスタ (RDR3)
■ ポート 3 の端子配列
ポート 3 は , リソースの出力端子としても使用します。したがって , これらの端子は ,
リソースの入出力端子として使用した場合 , 汎用入出力ポートとしては使用できませ
ん。
表 9.6-1 にポート 3 の端子配列を示します。
表 9.6-1 ポート 3 の端子
入出力形式
ポート
端子
ポート機能
リソース機能
P30
P30
−
−
P31
P31
−
−
P32
P32
−
−
P33
P33
−
−
−
−
ポート 3
汎用入出力
P34
P34
P35
P35
−
−
P36
P36
−
−
P37/PPG0
P37
PPG0
入力
出力
入出力
回路
形式
CMOS
CMOS
E
PPG0 出力
入出力回路形式については「1.7 入出力回路形式」を参照してください。
194
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第 9 章 I/O ポート
9.6
MB90820B シリーズ
■ ポート 3 の端子のブロックダイヤグラム
ポート 3 の端子のブロックダイヤグラムを図 9.6-1 に示します。
図 9.6-1 ポート 3 の端子 (P37/PPG0 を除く ) のブロックダイヤグラム
スタンバイ制御 (SPL=1)
RDR
ポートデータレジスタ (PDR)
プルアップ抵抗
約50k
内
部
デ
|
タ
バ
ス
PDRリード
出力ラッチ
PDRライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDRライト
DDRリード
スタンバイ制御 (SPL=1)
P37/PPG0 端子のブロックダイヤグラムを図 9.6-2 に示します。
図 9.6-2 ポート 3 の端子のブロックダイヤグラム
スタンバイ制御 (SPL=1)
RDR
リソース出力
ポートデータレジスタ (PDR)
リソース出力許可
プルアップ抵抗
約50k
内
部
デ
|
タ
バ
ス
PDRリード
出力ラッチ
PDRライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDRライト
DDRリード
スタンバイ制御 (SPL=1)
リソース出力許可ビットを設定すると , ポートは , DDR3 レジスタの値に関係なくリ
ソースの出力端子として機能します。
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195
第 9 章 I/O ポート
9.6
MB90820B シリーズ
■ ポート 3 のレジスタ
ポート 3 のレジスタには , PDR3, DDR3 および RDR3 があります。各レジスタを構成し
ているビットは , ポート 3 の端子に 1 対 1 で対応しています。
表 9.6-2 にポート 3 の端子と対応するレジスタビットを示します。
表 9.6-2 ポート 3 のレジスタと端子の対応
ポート名
関連するレジスタのビットと対応する端子
PDR3, DDR3, RDR3
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
対応する端子
P37
P36
P35
P34
P33
P32
P31
P30
ポート 3
196
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第 9 章 I/O ポート
9.6
MB90820B シリーズ
ポート 3 のレジスタ (PDR3, DDR3, RDR3)
9.6.1
ポート 3 のレジスタについて説明します。
■ ポート 3 のレジスタの機能
● ポート 3 データレジスタ (PDR3)
PDR3 レジスタは , ポート 3 の各端子の状態を示します。
● ポート 3 データ方向レジスタ (DDR3)
DDR3 レジスタは , ポート 3 の各端子 ( ビット ) のデータ入出力方向を指定します。
DDR3 レジスタのいずれかのビットが "1" の場合は , 対応するポート ( 端子 ) は出力ポー
トとして設定されます。ビットが "0" の場合は , 対応するポート ( 端子 ) は入力ポート
として設定されます。
<注意事項>
リソースの出力と兼用している端子は , その端子に対応するリソース出力許可ビットが許
可に設定されている限り , ポートは DDR3 レジスタの値とは無関係にリソースの出力端子
として機能します。
● ポート 3 プルアップ抵抗設定レジスタ (RDR3)
RDR3 レジスタは , ポート 3 の各端子 ( ビット ) のプルアップ抵抗を選択します。RDR3
レジスタのいずれかのビットが "1" の場合 , プルアップ抵抗はそのビットに対応する
ポート ( 端子 ) に対して選択され , いずれかのビットが "0" の場合は , ビットに対応す
るプルアップ抵抗は選択されません 。
表 9.6-3 にポート 3 のレジスタ機能を示します。
表 9.6-3 ポート 3 のレジスタ機能
レジスタ名
データ
読出し時
書込み時
端子は "L" レベル
出力ラッチへ "0" がロードされ ,
端子が出力ポートとして機能す
る場合は , 端子は "L" レベルに
設定されます
1
端子は "H" レベル
出力ラッチへ "1" がロードされ ,
端子が出力ポートとして機能す
る場合は , 端子は "H" レベルに
設定されます
0
方向ラッチは "0"
出力バッファが "OFF" され ,
ポートが入力モードになります
方向ラッチは "1"
出力バッファが "ON" され ,
ポートが出力モードになります
0
ポート 3
データレジスタ
(PDR3)
ポート 3
データ方向レジ
スタ (DDR3)
CM44-10147-2
1
リード
ライト
アドレス
初期値
R/W
000002H
XXXXXXXXB
R/W
000013H
00000000B
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197
第 9 章 I/O ポート
9.6
MB90820B シリーズ
表 9.6-3 ポート 3 のレジスタ機能
レジスタ名
ポート 3
プルアップ
抵抗設定
レジスタ
(RDR3)
データ
0
1
読出し時
書込み時
設定ラッチは "0"
プルアップ抵抗が遮断され , 入
力モードでポートは Hi-Z 状態
になります
設定ラッチは "1"
プルアップ抵抗が選択され , 入
力モードでポートは H レベルに
保持されます
リード
ライト
アドレス
初期値
R/W
00008FH
00000000B
R/W: リード / ライト可能
X: 不定
198
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MB90820B シリーズ
第 9 章 I/O ポート
9.6
ポート 3 の動作説明
9.6.2
ポート 3 の動作について説明します。
■ ポート 3 の動作
● 出力モード時のポート動作
• DDR3 レジスタのいずれかのビットに "1" を設定すると , 対応するポートの端子は出
力モードになります。
• 出力モード時において PDR3 レジスタに書き込まれたデータは , PDR3 の出力ラッチ
にて保持され , 端子へ出力されます。
• PDR3 レジスタを読み出すと , ポート端子における値 (PDR3 の出力ラッチと同じ値 )
を読み出すことができます。
<注意事項>
リードモディファイライト命令 ( ビット設定命令など ) を PDR レジスタと共に使用する
と , このレジスタのターゲットビットは指定された値に設定されます。DDR レジスタで
出力に指定されているビットは影響を受けませんが , 入力に指定されているビットは , 端
子からの入力値は出力ラッチへ書き込まれ , そのまま出力されます。したがって , ビット
のモードを入力から出力に切換える前に , 出力データを PDR レジスタに書き込み , 次に
DDR レジスタを出力モードに設定してください。
● 入力モード時のポート動作
• DDR3 レジスタのいずれかのビットを "0" に設定すると , 対応するポートの端子は入
力モードになります。
• 入力モード時は , 出力バッファは "OFF" になり , 端子はハイインピーダンス状態に
なります。
• ただし , RDR3 レジスタのいずれかのビットに "1" を設定してプルアップ抵抗を選択
すると , 端子は "H" レベルで保持されます。
• 入力モードで PDR3 レジスタに書き込まれたデータは , PDR3 の出力ラッチで保持さ
れますが , ポートの端子へは出力されません。
•
PDR3 レジスタを読み出すとポートの端子レベル ("0" または "1") を読み出すことが
できます。
● リソース出力としてのポート動作
リソース出力許可ビットを許可にすると , ポートはリソース出力として使用できます。
入力と出力の切換えを指定する場合 , リソース許可ビットの状態が優先されます。すな
わち , たとえ DDR3 レジスタのいずれかのビットが "0" であっても , リソース出力が許
可になっている場合は , 対応するポートの端子はリソース出力として使用されます。リ
ソース出力が許可であっても端子の値を読み出すことはできるので , リソースの出力
値を読み出すことができます。
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199
第 9 章 I/O ポート
9.6
MB90820B シリーズ
● リセット後のポート動作
• MCU がリセットされた場合 , DDR3 レジスタは "0" に初期化されます。その結果 , 出
力バッファが "OFF" になり ( 入出力モードは , 入力に変化 ), 端子はハイインピーダ
ンス状態になります。
• PDR3 レジスタは , MCU がリセットされても初期化されません。したがって , ポー
トを出力モード時に使用する場合は , 出力データを PDR3 レジスタに設定した後 , 出
力モードは DDR3 レジスタにおいて設定しなければなりません。
● ストップモードまたはタイムベースタイマモードの動作
ストップモードまたはタイムベースタイマモードに遷移されたときに低消費電力モー
ド制御レジスタ (LPMCR) の端子状態指定ビット (SPL) がすでに "1" の場合は , 端子は
ハイインピーダンス状態になります。これは , 出力バッファが DDR3 レジスタの値と
は無関係に "OFF" されるからです。なお , 開放回路によるリークを防ぐため , 入力は
"H" または "L" レベルに固定してあります。ポート 3 の端子状態を表 9.6-4 に示します。
表 9.6-4 ポート 3 の端子状態
端子
通常動作
P30 ∼ P37/
PPG0
汎用 I/O ポート
スリープモード
汎用 I/O ポート
ストップモード ,
タイムベースタイ
マモード
(SPL = 0)
ストップモード ,
タイムベースタイ
マモード (SPL =
1, RDR = 0)
ストップモード , タイ
ムベースタイマモード
(SPL = 1, RDR = 1)
汎用 I/O ポート
入力禁止 / 出力は
Hi-Z 状態
入力禁止 /
"H" レベル保持
SPL: 低消費電力モード制御レジスタ状態指定ビット (LPMCR)
Hi-Z: ハイインピーダンス
200
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第 9 章 I/O ポート
9.7
MB90820B シリーズ
9.7
ポート 4
ポート 4 は汎用入出力ポートですが , リソース入出力と兼用しています。各ポート
の端子は , 入出力ポートとリソース入出力の間で切換えることができます。本節は ,
汎用入出力ポート機能を中心に , ポート 4 の構成と端子一覧 , 端子のブロックダイヤ
グラム , 対応するレジスタについて説明します。
■ ポート 4 の構成
ポート 4 は , 以下から構成されています。
• 汎用入出力端子 / リソース / 入出力端子 (P40 / PPG1 ∼ P47/PWO1)
• ポート 4 データレジスタ (PDR4)
• ポート 4 データ方向レジスタ (DDR4)
■ ポート 4 の端子
ポート 4 は , リソースの入出力端子としても使用します。したがって , これらの端子は ,
リソースの入出力端子として使用した場合は , 汎用入出力ポートとしては使用できませ
ん。
表 9.7-1 にポート 4 の端子一覧を示します。
表 9.7-1 ポート 4 の端子
入出力形式
ポート
端子
ポート機能
リソース機能
P40/PPG1
P40
PPG1
PPG1 出力
P41/TIN0
P41
TIN0
16 ビットリロードタイマ 0 入力
P42/TO0
P42
TO0
16 ビットリロードタイマ 0 出力
P43/SCK0
P43
SCK0
UART0 シリアルクロック I/O
P44/SOT0
P44
SOT0
UART0 データ出力
P45/SIN0
P45
SIN0
UART0 データ入力
P46/PWI1
P46
PWI1
PWC1 入力
P47/PWO1
P47
PWO1
PWC1 出力
ポート 4
汎用
入出力
入力
出力
入出力
回路
形式
F
CMOS
( ヒステ
リシス )
CMOS
G
F
入出力回路形式については「1.7 入出力回路形式」を参照してください。
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201
第 9 章 I/O ポート
9.7
MB90820B シリーズ
■ ポート 4 の端子のブロックダイヤグラム
図 9.7-1 にポート 4 の端子 (P41/TIN0, P45/SIN0, P46/PWI1 を除く ) のブロックダイヤグ
ラムを示します。
図 9.7-1 ポート 4 の端子 (P41/TIN0, P45/SIN0, P46/PWI1 を除く ) のブロックダイヤグラム
リソース出力
ポートデータレジスタ (PDR)
内
部
デ
|
タ
バ
ス
リソース入力
リソース出力許可
PDRリード
出力ラッチ
PDRライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDRライト
DDRリード
スタンバイ制御 (SPL=1)
リソース出力許可ビットを設定すると , ポートは , DDR4 レジスタの値に関係なくリ
ソースの出力端子として機能します。
図 9.7-2 も P41/TIN0 および P46/PWI1 端子のブロックダイヤグラムを示します。
図 9.7-2 P41/TIN0 および P46/PWI1 端子のブロックダイヤグラム
リソース入力
ポートデータレジスタ (PDR)
内
部
デ
|
タ
バ
ス
PDRリード
出力ラッチ
PDRライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDRライト
DDR リード
202
スタンバイ制御 (SPL=1)
FUJITSU MICROELECTRONICS LIMITED
CM44-10147-2
第 9 章 I/O ポート
9.7
MB90820B シリーズ
図 9.7-3 に P45/SIN0 端子のブロックダイヤグラムを示します。
図 9.7-3 P45/SIN0 端子のブロックダイヤグラム
UART0データ入力
UART0 データ入力
レベル選択ビット
ポートデータレジスタ (PDR)
内
部
デ
|
タ
バ
ス
PDRリード
出力ラッチ
PDRライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDRライト
DDRリード
スタンバイ制御 (SPL=1)
■ ポート 4 のレジスタ
ポート 4 のレジスタには , PDR4 と DDR4 があります。各レジスタを構成しているビッ
トは , ポート 4 の端子に 1 対 1 で対応しています。
表 9.7-2 にポート 4 のレジスタと端子の対応を示します。
表 9.7-2 ポート 4 端子と対応するレジスタビット
ポート名
関連するレジスタのビットと対応する端子
PDR4, DDR4
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
対応する端子
P47
P46
P45
P44
P43
P42
P41
P40
ポート 4
CM44-10147-2
FUJITSU MICROELECTRONICS LIMITED
203
第 9 章 I/O ポート
9.7
MB90820B シリーズ
ポート 4 のレジスタ (PDR4, DDR4)
9.7.1
ポート 4 のレジスタについて説明します。
■ ポート 4 のレジスタの機能
● ポート 4 データレジスタ (PDR4)
PDR4 レジスタは , ポート 4 の各端子の状態を示します。
● ポート 4 データ方向レジスタ (DDR4)
DDR4 レジスタは , ポート 4 の各端子 ( ビット ) のデータ入出力方向を指定します。
DDR4 レジスタのいずれかのビットが "1" の場合は , 対応するポート ( 端子 ) は出力ポー
トとして設定されます。いずれかのビットが "0" の場合は , 対応するポート ( 端子 ) は
入力ポートとして設定されます。
<注意事項>
• リソースの出力と兼用している端子は , その端子に対応するリソース出力許可ビット
が設定されている限り , ポートは DDR4 レジスタの値とは無関係にリソースの出力端
子として機能します。
• 入力端子と兼用しているリソースを使用するには ,
各リソース入力端子に対応する
ポート方向レジスタのビットに "0" を設定して , ポートを入力モードにしてください。
表 9.7-3 にポート 4 のレジスタ機能を示します。
表 9.7-3 ポート 4 のレジスタ機能
レジスタ名
データ
読出し時
端子は "L"
レベル
出力ラッチへ "0" がロードされ ,
端子が出力ポートとして機能する
場合は , 端子は "L" レベルに設定
されます
1
端子は "H"
レベル
出力ラッチへ "1" がロードされ ,
端子が出力ポートとして機能する
場合は , 端子は "H" レベルに設定
されます
0
方向ラッチ
は "0"
出力バッファが "OFF" され , ポー
トが入力モードになります
1
方向ラッチ
は "1"
出力バッファが "ON" され , ポー
トが出力モードになります
0
ポート 4
データレジスタ
(PDR4)
ポート 4
データ方向レジ
スタ (DDR4)
書込み時
リード
ライト
アドレス
初期値
R/W
000004H
XXXXXXXXB
R/W
000014H
00000000B
R/W: リード / ライト可能
X: 不定
204
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CM44-10147-2
MB90820B シリーズ
第 9 章 I/O ポート
9.7
ポート 4 の動作説明
9.7.2
ポート 4 の動作を説明します。
■ ポート 4 の動作
● 出力モード時のポート動作
• DDR4 レジスタのいずれかのビットに "1" を設定すると , 対応するポートの端子は出
力モードになります。
• 出力モード時において PDR4 レジスタに書き込まれたデータは , PDR4 の出力ラッチ
にて保持され , 端子へ出力されます。
• PDR4 レジスタを読み出すと , ポート端子における値 (PDR4 の出力ラッチと同じ値 )
を読み出すことができます。
<注意事項>
リードモディファイライト命令 ( ビット設定命令など ) を PDR レジスタと共に使用する
と , このレジスタのターゲットビットは指定された値に設定されます。DDR レジスタで
出力に指定されているビットは影響を受けませんが , 入力に指定されているビットは , 端
子からの入力値は出力ラッチへ書き込まれ , そのまま出力されます。したがって , ビット
のモードを入力から出力に切換える前に , 出力データを PDR レジスタに書き込み , 次に
DDR レジスタを出力モードに設定してください。
● 入力モード時のポート動作
• DDR4 レジスタのいずれかのビットを "0" に設定すると , 対応するポートの端子は入
力モードになります。
• 入力モード時は , 出力バッファは "OFF" になり , 端子はハイインピーダンス状態に
なります。
• 入力モードで PDR4 レジスタに書き込まれたデータは , PDR4 の出力ラッチで保持さ
れますが , ポートの端子へは出力されません。
•
PDR4 レジスタを読み出すとポートの端子レベル ("0" または "1") を読み出すことが
できます。
● リソース出力としてのポート動作
リソース出力許可ビットを許可にすると , ポートはリソース出力として使用できます。
入力と出力の切換えを指定する場合 , リソース許可ビットの状態が優先されます。すな
わち , たとえ DDR4 レジスタのいずれかのビットが "0" であっても , リソース出力が許
可になっている場合は , 対応するポートの端子はリソース出力として使用されます。リ
ソース出力が許可であっても端子の値を読み出すことはできるので , リソースの出力
値を読み出すことができます。
CM44-10147-2
FUJITSU MICROELECTRONICS LIMITED
205
第 9 章 I/O ポート
9.7
MB90820B シリーズ
● リソース入力としてのポート動作
ポートをリソース入力として使用する場合 , 端子の値は常にリソースの入力値となり
ます。リソースの外部信号として使用するには , DDR4 レジスタに "0" を設定し , ポー
トを入力モードにしてください。
● リセット後のポート動作
• MCU がリセットされた場合 , DDR4 レジスタは "0" に初期化されます。その結果 , 出
力バッファが "OFF" になり ( 入出力モードは , 入力に変化 ), 端子はハイインピーダ
ンス状態になります。
• PDR4 レジスタは , MCU がリセットされても初期化されません。したがって , ポー
トを出力モード時に使用する場合は , 出力データを PDR4 レジスタに設定した後 , 出
力モードは DDR4 レジスタにおいて設定しなければなりません。
● ストップモードまたはタイムベースタイマモード時のポート動作
ストップモードまたはタイムベースタイマモードに遷移されたときに低消費電力モー
ド制御レジスタ (LPMCR) の端子状態指定ビット (SPL) がすでに "1" の場合は , 端子は
ハイインピーダンス状態になります。これは , 出力バッファが DDR4 レジスタの値と
は無関係に "OFF" されるからです。なお , 開放回路によるリークを防ぐため , 入力は
"H" または "L" レベルに固定してあります。
表 9.7-4 にポート 4 の端子状態を示します。
表 9.7-4 ポート 4 の端子状態
端子
通常動作
スリープ
モード
ストップモード ,
タイムベースタイマモード
(SPL = 0)
ストップモード ,
タイムベースタイマモード
(SPL = 1)
P40/PPG1 ∼
P47/PWO1
汎用入出力
ポート
汎用入出力
ポート
汎用入出力ポート
入力禁止 / 出力は Hi-Z 状態
SPL: 低消費電力モード制御レジスタ状態指定ビット (LPMCR)
Hi-Z: ハイインピーダンス
206
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第 9 章 I/O ポート
9.8
MB90820B シリーズ
9.8
ポート 5
ポート 5 は汎用入出力ポートですが , リソース入出力と兼用しています。各ポート
の端子は , 入出力ポートとリソース入出力の間で切換えることができます。本節は ,
汎用入出力ポート機能を中心に , ポート 5 の構成と端子一覧 , 端子のブロックダイヤ
グラム , 対応するレジスタについて説明します。
■ ポート 5 の構成
ポート 5 は , 以下から構成されています。
• 汎用入出力端子 / リソース入出力端子 (P50 /PPG2 と P51/INT7)
• ポート 5 データレジスタ (PDR5)
• ポート 5 データ方向レジスタ (DDR5)
■ ポート 5 の端子
ポート 5 は , リソースの入出力端子としても使用します。したがって , これらの端子は ,
リソースの入出力端子として使用した場合は , 汎用入出力ポートとしては使用できませ
ん。
表 9.8-1 にポート 5 の端子一覧を示します。
表 9.8-1 ポート 5 の端子
入出力形式
ポート
端子
ポート機能
P50/PPG2
P50
P51/INT7
P51
ポート 5
汎用
入出力
リソース機能
PPG2
PPG2 出力
INT7
外部割込み 入力
入力
出力
入出力
回路
形式
CMOS
( ヒステ
リシス )
CMOS
F
入出力回路形式については「1.7 入出力回路形式」を参照してください。
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207
第 9 章 I/O ポート
9.8
MB90820B シリーズ
■ ポート 5 の端子のブロックダイヤグラム
図 9.8-1 に P50/PPG2 端子のブロックダイヤグラムを示します。
図 9.8-1 P50/PPG2 端子のブロックダイヤグラム
リソース出力
リソース入力
リソース出力許可
ポートデータレジスタ (PDR)
PDR リード
内
部
デ
|
タ
バ
ス
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL=1)
図 9.8-2 に P51/INT7 端子のブロックダイヤグラムを示します。
図 9.8-2 P51/INT7 端子のブロックダイヤグラム
リソース入力
ポートデータレジスタ (PDR)
PDR リード
内
部
デ
|
タ
バ
ス
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
外部割込み
許可
DDR ライト
DDR リード
スタンバイ制御 (SPL=1)
リソース出力許可ビットを設定すると , ポートは , DDR5 レジスタの値に関係なくリ
ソースの出力端子として機能します。
208
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第 9 章 I/O ポート
9.8
MB90820B シリーズ
■ ポート 5 のレジスタ
ポート 5 のレジスタには , PDR5 と DDR5 があります。各レジスタを構成しているビッ
トは , ポート 5 の端子に 1 対 1 で対応しています。
表 9.8-2 にポート 5 のレジスタと端子の対応を示します。
表 9.8-2 ポート 5 のレジスタと端子の対応
ポート
レジスタビットと対応するポートの端子
PDR5, DDR5
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
対応する端子
-
-
-
-
-
-
P51
P50
ポート 5
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209
第 9 章 I/O ポート
9.8
MB90820B シリーズ
ポート 5 のレジスタ (PDR5, DDR5)
9.8.1
ポート 5 のレジスタについて説明します。
■ ポート 5 のレジスタの機能
● ポート 5 データレジスタ (PDR5)
ポート 5 データレジスタは , 端子の状態を示します。
● ポート 5 データ方向レジスタ (DDR5)
DDR5 レジスタは , ポート 5 の各端子 ( ビット ) のデータ入出力方向を指定します。
DDR5 レジスタのいずれかのビットが "1" の場合は , 対応するポート ( 端子 ) は出力ポー
トとして設定されます。いずれかのビットが "0" の場合は , 対応するポート ( 端子 ) は
入力ポートとして設定されますします。
<注意事項>
• リソースの出力と兼用している端子は , その端子に対応するリソース出力許可ビット
が設定されている限り , ポートは DDR5 レジスタの値とは無関係にリソースの出力端
子として機能します。
• 入力端子と兼用しているリソースを使用するには ,
各リソース入力端子に対応する
ポート方向レジスタのビットに "0" を設定して , ポートを入力モードにしてください。
表 9.8-3 にポート 5 のレジスタの機能を示します。
表 9.8-3 ポート 5 のレジスタの機能
レジスタ名
データ
読出し時
書込み時
端子は "L" レベル
出力ラッチへ "0" がロードされ ,
端子が出力ポートとして機能す
る場合は , 端子は "L" レベルに
設定されます
1
端子は "H" レベル
出力ラッチへ "1" がロードされ ,
端子が出力ポートとして機能す
る場合は , 端子は "H" レベルに
設定されます
0
方向ラッチは "0"
出力バッファが "OFF" され ,
ポートが入力モードになります
方向ラッチは "1"
出力バッファが "ON" され ,
ポートが出力モードになります
0
ポート 5
データレジスタ
(PDR5)
ポート 5
データ方向レジ
スタ (DDR5)
1
リード
ライト
アドレス
初期値
R/W
000005H
XXXXXXXXB
R/W
000015H
XXXXXX00B
R/W: リード / ライト可能
X: 不定
210
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第 9 章 I/O ポート
9.8
ポート 5 の動作説明
9.8.2
ポート 5 の動作について説明します。
■ ポート 5 の動作
● 出力モード時のポート動作
• DDR5 レジスタのいずれかのビットに "1" を設定すると , 対応するポートの端子は出
力モードになります。
• 出力モード時において PDR5 レジスタに書き込まれたデータは , PDR5 の出力ラッチ
にて保持され , 端子へ出力されます。
• PDR5 レジスタを読み出すと , ポート端子における値 (PDR5 の出力ラッチと同じ値 )
を読み出すことができます。
<注意事項>
リードモディファイライト命令 ( ビット設定命令など ) を PDR レジスタと共に使用する
と , このレジスタのターゲットビットは指定された値に設定されます。DDR レジスタで
出力に指定されているビットは影響を受けませんが , 入力に指定されているビットは , 端
子からの入力値は出力ラッチへ書き込まれ , そのまま出力されます。したがって , ビット
のモードを入力から出力に切換える前に , 出力データを PDR レジスタに書き込み , 次に
DDR レジスタを出力モードに設定してください。
● 入力モード時のポート動作
• DDR5 レジスタのいずれかのビットを "0" に設定すると , 対応するポートの端子は入
力モードになります。
• 入力モード時は , 出力バッファは "OFF" になり , 端子はハイインピーダンス状態に
なります。
• 入力モードで PDR5 レジスタに書き込まれたデータは , PDR5 の出力ラッチで保持さ
れますが , ポートの端子へは出力されません。
• PDR5 レジスタを読み出すとポートの端子レベル ("0" または "1") を読み出すことが
できます。
● リソース出力としてポート動作
リソース出力許可ビットを許可にすると , ポートはリソース出力として使用できます。
入力と出力の切換えを指定する場合 , リソース許可ビットの状態が優先されます。すな
わち , たとえ DDR5 レジスタのいずれかのビットが "0" であっても , リソース出力が許
可になっている場合は , 対応するポートの端子はリソース出力として使用されます。リ
ソース出力が許可であっても端子の値を読み出すことはできるので , リソースの出力
値を読み出すことができます
CM44-10147-2
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211
第 9 章 I/O ポート
9.8
MB90820B シリーズ
● リソース入力としてのポート動作
ポートをリソース入力として使用する場合 , 端子の値は常にリソースの入力値となり
ます。リソースの外部信号として使用するには , DDR5 レジスタに "0" を設定し , ポー
トを入力モードにしてください
● リセット後のポート動作
• MCU がリセットされた場合 , DDR5 レジスタは "0" に初期化されます。その結果 , 出
力バッファが "OFF" になり ( 入出力モードは入力に変化 ), 端子はハイインピーダン
ス状態になります。
• PDR5 レジスタは , MCU がリセットされても初期化されません。したがって , ポー
トを出力モード時に使用する場合は , 出力データを PDR5 レジスタに設定した後 , 出
力モードは DDR5 レジスタにおいて設定しなければなりません。
● ストップモードまたはタイムベースタイマモード時のポート動作
ストップモードまたはタイムベースタイマモードに遷移されたときに低消費電力モー
ド制御レジスタ (LPMCR) の端子状態指定ビット (SPL) がすでに "1" の場合は , 端子は
ハイインピーダンス状態になります。これは , 出力バッファが DDR5 レジスタの値と
は無関係に "OFF" されるからです。なお , 開放回路によるリークを防ぐため , 入力は
"H" または "L" レベルに固定してあります。
表 9.8-4 にポート 5 の端子状態を示します。
表 9.8-4 ポート 5 の端子状態
通常動作
スリープ
モード
ストップモード ,
タイムベースタイマモード
(SPL = 0)
ストップモード ,
タイムベースタイマモード
(SPL = 1)
P50 / PPG2
汎用入出力
ポート
汎用入出力
ポート
汎用入出力ポート
入力禁止 / 出力は Hi-Z 状態
P51 /INT7
汎用入出力
ポート
汎用入出力
ポート
汎用入出力ポート
入力許可 */ 出力は Hi-Z 状態
端子
SPL: 低消費電力モード制御レジスタ状態指定ビット (LPMCR)
Hi-Z: ハイインピーダンス
*: P51/INT7 を外部割込み端子として構成した場合のみ有効になり , それ以外の場合は禁止されます。
212
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第 9 章 I/O ポート
9.9
MB90820B シリーズ
9.9
ポート 6
ポート 6 は汎用入出力ポートですが , A/D コンバータアナログ入力と兼用していま
す。ポートの端子は , 入出力ポートとアナログ入力機能の間で切換えることができ
ます。本節では , 汎用入出力ポート機能を中心に , ポート 6 の構成と端子一覧 , 端子
のブロックダイヤグラム , 対応するレジスタについて説明します。
■ ポート 6 の構成
ポート 6 は , 以下から構成されています。
• 汎用入出力ポート , アナログ入力端子 (P60/AN0 ∼ P67/AN7)
• ポート 6 データレジスタ (PDR6)
• ポート 6 データ方向レジスタ (DDR6)
• アナログ入力許可レジスタ (ADER0)
■ ポート 6 の端子
ポート 6 は , アナログの入力端子としても使用します。したがって , これらの端子は ,
アナログ入力として使用した場合 , 汎用入出力ポートとしては使用できません。
表 9.9-1 にポート 6 の端子一覧を示します。
表 9.9-1 ポート 6 の端子
入出力形式
ポート
端子
ポート機能
リソース機能
P60/AN0
P60
AN0
アナログ入力 0
P61/AN1
P61
AN1
アナログ入力 1
P62/AN2
P62
AN2
アナログ入力 2
P63/AN3
P63
AN3
アナログ入力 3
P64/AN4
P64
AN4
アナログ入力 4
P65/AN5
P65
AN5
アナログ入力 5
P66/AN6
P66
AN6
アナログ入力 6
P67/AN7
P67
AN7
アナログ入力 7
ポート 6
汎用
入出力
入力
アナログ /
CMOS
出力
入出力
回路
形式
CMOS
H
入出力回路形式については「1.7 入出力回路形式」を参照してください。
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213
第 9 章 I/O ポート
9.9
MB90820B シリーズ
■ ポート 6 の端子のブロックダイヤグラム
図 9.9-1 にポート P60/AN0 ∼ P67/AN7 のブロックダイヤグラムを示します。
図 9.9-1 ポート 6 の端子のブロックダイヤグラム
アナログ入力
A/Dコンバータチャネル選択ビット
ポートデータレジスタ (PDR)
PDR リード
内
部
デ
|
タ
バ
ス
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL=1)
ADER
アナログ入力許可ビットを許可すると , DDR6 レジスタの値にかかわらず強制的に A/D
コンバータ入力端子となります。
■ ポート 6 のレジスタ
ポート 6 のレジスタには , PDR6, DDR6, ADER0 があります。各レジスタを構成してい
るビットは , ポート 6 の端子に 1 対 1 で対応しています。
表 9.9-2 にポート 6 の端子と対応するレジスタビット示します。
表 9.9-2 ポート 6 の端子と対応するレジスタビット
ポート名
関連するレジスタのビットと対応する端子
PDR6, DDR6, ADER0
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
対応する端子
P67
P66
P65
P64
P63
P62
P61
P60
ポート 6
214
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MB90820B シリーズ
第 9 章 I/O ポート
9.9
ポート 6 のレジスタ (PDR6, DDR6, ADER0)
9.9.1
ポート 6 のレジスタについて説明します。
■ ポート 6 のレジスタの機能
● ポート 6 データレジスタ (PDR6)
PDR6 レジスタは , ポート 6 の各端子の状態を示します。
● ポート 6 データ方向レジスタ (DDR6)
DDR6 レジスタは , ポート 6 の各端子 ( ビット ) のデータ入出力方向を指定します。
DDR6 レジスタのいずれかのビットが "1" の場合は , 対応するポート ( 端子 ) は出力ポー
トとして設定されます。いずれかのビットが "0" の場合は , 対応するポート ( 端子 ) は
入力ポートとして設定されます。
<注意事項>
• A/D 入力許可ビットが設定された場合 , DDR6 レジスタの設定値に関係なく , 対応する
ポートは A/D コンバータ入力端子となります。
• 汎用入出力ポートとして使用するには , 対応する A/D コンバータ入力許可レジスタの
ビットに "0" を設定し , 汎用入出力ポートとしてください。
● アナログ入力許可レジスタ 0(ADER0)
ADER0 レジスタの各ビットは , 対応するポート 6 端子を汎用入出力ポートとして使用
するかアナログ入力端子として使用するかを指定します。ADE ビットに "1" を設定す
ると , 対応する端子をアナログ入力として使用します。ADE ビットに "0" を設定する
と , 対応する端子を汎用入出力として使用します。
<注意事項>
ポートを入力モードに設定して中間レベルの信号が入力されると , 入力リーク電流が発生
します。したがって , 端子をアナログ入力として使用する場合は , 対応する ADE ビット
には必ず "1" を設定してください。
<参照>
MCU がリセットされた場合 , DDR6 レジスタは "0" にクリアされ , ADER0 レジスタには
"1"( アナログ入力として使用する ) が設定されます。
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215
第 9 章 I/O ポート
9.9
MB90820B シリーズ
表 9.9-3 にポート 6 のレジスタの機能を示します。
表 9.9-3 ポート 6 のレジスタ機能
レジスタ
データ
読出し時
書込み時
端子は "L" レベル
出力ラッチへ "0" がロードさ
れ , 端子が出力ポートとして
機能する場合は , 端子は "L"
レベルに設定されます。
1
端子は "H" レベル
出力ラッチへ "1" がロードさ
れ , 端子が出力ポートとして
機能する場合は , 端子は "H"
レベルに設定されます。
0
方向ラッチは "0"
出力バッファが "OFF" され ,
ポートが入力モードになりま
す。
1
方向ラッチは "1"
出力バッファが "ON" され ,
ポートが出力モードになりま
す。
0
ポート入出力モード
1
アナログ入力モード
0
ポート 6
データレジスタ
(PDR6)
ポート 6
データ方向レジ
スタ (DDR6)
A/D 入力許可
レジスタ 0
(ADER0)
リード
ライト
アドレス
初期値
R/W
000006H
XXXXXXXXB
R/W
000016H
00000000B
R/W
0000C5H
11111111B
R/W: リード / ライト可能
X: 不定
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第 9 章 I/O ポート
9.9
ポート 6 の動作説明
9.9.2
ポート 6 の動作について説明します。
■ ポート 6 の動作
● 出力モード時のポート動作
• ADER0 レジスタのいずれかのビットに "0" を設定すると , 対応するポートの端子は
ポート入出力モードになります。
• DDR6 レジスタのいずれかのビットに "1" を設定すると , 対応するポートの端子は出
力モードになります。
• 出力モード時において PDR6 レジスタに書き込まれたデータは , PDR6 の出力ラッチ
において保持され , ポート端子へ出力されます。
• PDR6 レジスタを読み出すと , ポート端子における値 (PDR6 の出力ラッチと同じ値 )
を読み出すことができます。
<注意事項>
リードモディファイライト命令 ( ビット設定命令など ) を PDR レジスタと共に使用する
と , このレジスタのターゲットビットは指定された値に設定されます。DDR レジスタで
出力に指定されているビットは影響を受けませんが , 入力に指定されているビットは , 端
子からの入力値は出力ラッチへ書き込まれ , そのまま出力されます。したがって , ビット
のモードを入力から出力に切換える前に , 出力データを PDR レジスタに書き込み , 次に
DDR レジスタを出力モードに設定してください。
● 入力モード時のポート動作
• ADER0 レジスタのいずれかのビットを "0" に設定すると , 対応するポートの端子は
ポート入出力モードになります。
• DDR6 レジスタのいずれかのビットを "0" に設定すると , 対応するポートの端子は入
力モードになります。
• 入力モード時は , 出力バッファは "OFF" になり , 端子はハイインピーダンス状態に
なります。
• 入力モードで PDR6 レジスタに書き込まれたデータは , PDR6 の出力ラッチで保持さ
れますが , ポートの端子へは出力されません。
• PDR6 レジスタを読み出すとポートの端子レベル ("0" または "1") を読み出すことが
できます。
● アナログ入力としてのポート動作
ポート端子をアナログ入力として使用する場合は , 対応する ADE ビットに "1" を書き
込んでください。それによって , 端子は汎用ポート端子としては動作せず , アナログ入
力端子として動作します。この状態で PDR6 レジスタを読み出すと "0" が読み出されま
す。
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第 9 章 I/O ポート
9.9
MB90820B シリーズ
● リセット後のポート動作
• MCU がリセットされた場合 , DDR6 レジスタは "0" に ADER0 レジスタは "1" に初期
化され , ポートはアナログ入力モードになります 。汎用ポートとして使用する場合
は , 事前に ADER0 レジスタに "0" を書き込んでポート入出力モードにしてください。
• MCU がリセットされた場合 , DDR6 レジスタは "0" に初期化されます。その結果 , 出
力バッファが "OFF" になり ( 入出力モードは , 入力に変化 ), 端子はハイインピーダ
ンス状態になります。
• PDR6 レジスタは , MCU がリセットされても初期化されません。したがって , ポー
トを出力モード時に使用する場合は , 出力データを PDR6 レジスタに設定した後 , 出
力モードは DDR6 レジスタにおいて設定しなければなりません。
● ストップモード , タイムベースタイマモードの動作
ストップモードまたはタイムベースタイマモードに遷移されたときに低消費電力モー
ド制御レジスタ (LPMCR) の端子状態指定ビット (SPL) がすでに "1" の場合は , 端子は
ハイインピーダンス状態になります。これは , 出力バッファが DDR6 レジスタの値と
は無関係に "OFF" されるからです。なお , 開放回路によるリークを防ぐため , 入力は
"H" または "L" レベルに固定してあります。
表 9.9-4 にポート 6 の端子状態を示します。
表 9.9-4 ポート 6 の端子状態
端子
通常動作
スリープ
モード
ストップモード ,
タイムベースタイマモード
(SPL = 0)
ストップモード ,
タイムベースタイマモード
(SPL = 1)
P60/AN0 ∼
P67/AN7
汎用入出力
ポート
汎用入出力
ポート
汎用入出力ポート
入力禁止 / 出力は Hi-Z 状態
SPL: 低消費電力モード制御レジスタ状態指定ビット (LPMCR)
Hi-Z: ハイインピーダンス
218
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第 9 章 I/O ポート
9.10
MB90820B シリーズ
9.10
ポート 7
ポート 7 は汎用入出力ポートですが , リソース入出力と兼用しています。各ポート
の端子は , 入出力ポートとリソース入出力の間で切換えることができます。本節は ,
汎用入出力ポート機能を中心に , ポート 7 の構成と端子一覧 , 端子のブロックダイヤ
グラム , 対応するレジスタについて説明します。
■ ポート 7 の構成
ポート 7 は , 以下から構成されています。
• 汎用入出力端子 / リソース入出力端子 (P70/DA0/AN8 ∼ P77/IN1/AN15)
• ポート 7 データレジスタ (PDR7)
• ポート 7 データ方向レジスタ (DDR7)
• アナログ入力許可レジスタ 1(ADER1)
■ ポート 7 の端子
ポート 7 は , リソースの入出力端子としても使用します。したがって , これらの端子は ,
リソースの入出力端子として使用した場合は , 汎用入出力ポートとしては使用できませ
ん。
表 9.10-1 にポート 7 の端子一覧を示します。
表 9.10-1 ポート 7 の端子
入出力形式
ポート
端子
ポート機能
リソース機能
P70
DA0/
AN8
D/A コンバータ出力 0/
A/D コンバータチャネル 8 入力
P71/DA1/
AN9
P71
DA1/
AN9
D/A コンバータ出力 1/
A/D コンバータチャネル 9 入力
P72/SIN1/
AN10
P72
SIN1/
AN10
UART1 データ入力 /
A/D コンバータチャネル 10 入力
P73/SOT1/
AN11
P73
SOT1/
AN12
UART1 データ出力 /
A/D コンバータチャネル 11 入力
UART1 シリアルクロック入力 /
A/D コンバータチャネル 12 入力
P70/DA0/
AN8
入力
出力
入出力
回路
形式
I
汎用
入出力
ポート 7
P74/SCK1/
AN12
P74
SCK1/
AN12
P75/FRCK/
AN13
P75
FRCK/
AN13
フリーランタイマクロック入力 /
A/D コンバータチャネル 13 入力
P76/IN0/
AN14
P76
IN0/
AN14
入力キャプチャチャネル 0 入力 /
A/D コンバータチャネル 14 入力
P77/IN1/
AN15
P77
IN1/
AN15
入力キャプチャチャネル 1 入力 /
A/D コンバータチャネル 15 入力
J
CMOS/
( ヒステ
リシス )/
アナログ
CMOS
K
入出力回路形式については「1.7 入出力回路形式」を参照してください。
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219
第 9 章 I/O ポート
9.10
MB90820B シリーズ
■ ポート 7 の端子のブロックダイヤグラム
図 9.10-1 に P70/DA0/AN8 および P71/DA1/AN9 端子のブロックダイヤグラムを示しま
す。
図 9.10-1 P70/DA0/AN8 および P71/DA1/AN9 端子のブロックダイヤグラム
A/D コンバータチャネル選択ビット
A/Dコンバータ入力
D/Aコンバータ出力
ポートデータレジスタ (PDR)
PDR リード
内
部
デ
|
タ
バ
ス
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL=1)
ADER
D/Aコンバータ出力許可ビット
D/A コンバータ出力許可ビットもしくはアナログ入力許可ビットを許可すると , DDR7
レジスタの値にかかわらず , ポートは強制的に D/A コンバータ出力端子または A/D コ
ンバータ入力端子となります。
220
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第 9 章 I/O ポート
9.10
MB90820B シリーズ
図 9.10-2 に P72/SIN1/AN10 のブロックダイヤグラムを示します。
図 9.10-2 P72/SIN1/AN10 のブロックダイヤグラム
A/D コンバータチャネル選択ビット
A/Dコンバータ入力
UART1 データ入力
UART1データ入力
レベル選択ビット
ポートデータレジスタ (PDR)
PDR リード
内
部
デ
|
タ
バ
ス
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL=1)
ADER
アナログ入力許可ビットを許可すると , DDR7 レジスタの値にかかわらず , ポートは強
制的に A/D コンバータ入力端子となります。
図 9.10-3 にポート 7(P73/SOT1/AN11, P74/SCK1/AN12) 端子のブロックダイヤグラムを
示します。
図 9.10-3 P73/SOT1/AN11, P74/SCK1/AN12 端子のブロックダイヤグラム
A/Dコンバータ入力
A/D コンバータチャネル選択ビット
リソース入力
リソース出力
ポートデータレジスタ (PDR)
リソース出力許可
PDR リード
内
部
デ
|
タ
バ
ス
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL=1)
ADER
リソース出力許可ビットを許可すると , DDR7 レジスタの値にかかわらず , ポートは強
制的にリソース出力端子となります。
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221
第 9 章 I/O ポート
9.10
MB90820B シリーズ
図 9.10-4 に P75/FRCK/AN13 ∼ P77/IN1/AN15 端子のブロックダイヤグラムを示します。
図 9.10-4 P75/FRCK/AN13 ∼ P77/IN1/AN15 端子のブロックダイヤグラム
A/Dコンバータ入力
A/D コンバータチャネル選択ビット
リソース入力
ポートデータレジスタ (PDR)
PDR リード
内
部
デ
|
タ
バ
ス
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL=1)
ADER
■ ポート 7 のレジスタ
ポート 7 のレジスタには , PDR7, DDR7, ADER1 があります。各レジスタを構成してい
るビットは , ポート 7 の端子に 1 対 1 で対応しています。
表 9.10-2 にポート 7 のレジスタと端子の対応を示します。
表 9.10-2 ポート 7 のレジスタと端子の対応
ポート名
ポート 7
222
関連するレジスタのビットと対応する端子
PDR7, DDR7
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
ADER1
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
対応する端子
P77
P76
P75
P74
P73
P72
P71
P70
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MB90820B シリーズ
第 9 章 I/O ポート
9.10
ポート 7 のレジスタ (PDR7, DDR7, ADER1)
9.10.1
ポート 7 のレジスタについて説明します。
■ ポート 7 のレジスタの機能
● ポート 7 データレジスタ (PDR7)
PDR7 レジスタは , ポート 7 の各端子の状態を示します。
● ポート 7 データ方向レジスタ (DDR7)
DDR7 レジスタは , ポート 7 の各端子 ( ビット ) のデータ入出力方向を指定します。
DDR7 レジスタのいずれかのビットが "1" の場合は , 対応するポート ( 端子 ) は出力ポー
トとして設定されます。いずれかのビットが "0" の場合は , 対応するポート ( 端子 ) は
入力ポートとして設定されますします。
<注意事項>
• D/A コンバータ出力許可ビットまたは A/D 入力許可ビットが設定された場合 , DDR7 レ
ジスタの設定値に関係なく , 対応するポートは D/A コンバータ出力端子または A/D コ
ンバータ入力端子となります。
• 汎用入出力ポートとして使用するには , 対応する A/D コンバータ入力許可レジスタの
ビットに "0" を設定し , 汎用入出力ポートとしてください。
● アナログ入力許可レジスタ 1(ADER1)
ADER1 レジスタの各ビットは , 対応するポート 7 端子を汎用入出力ポートとして使用
するかアナログ入力端子として使用するかを指定します。ADE ビットに "1" を設定す
ると , 対応する端子をアナログ入力として使用します。ADE ビットに "0" を設定する
と , 対応する端子を汎用入出力として使用します。
<注意事項>
ポートを入力モードに設定して中間レベルの信号が入力されると , 入力リーク電流が発生
します。したがって , 端子をアナログ入力として使用する場合は , 対応する ADE ビットに
は必ず "1" を設定してください。
<参考>
MCU がリセットされた場合 , DDR7 レジスタは "0" にクリアされ , ADER0 レジスタには
"1"( アナログ入力として使用する ) が設定されます。
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223
第 9 章 I/O ポート
9.10
MB90820B シリーズ
表 9.10-3 にポート 7 のレジスタの機能を示します。
表 9.10-3 ポート 7 のレジスタの機能
レジスタ
データ
読出し時
書込み時
端子は "L" レベル
出力ラッチへ "0" がロードさ
れ , 端子が出力ポートとして
機能する場合は , 端子は "L"
レベルに設定されます
1
端子は "H" レベル
出力ラッチへ "1" がロードさ
れ , 端子が出力ポートとして
機能する場合は , 端子は "H"
レベルに設定されます
0
方向ラッチは "0"
出力バッファが "OFF" され ,
ポートが入力モードになりま
す
1
方向ラッチは "1"
出力バッファが "ON" され ,
ポートが出力モードになりま
す
0
ポート入出力モード
1
アナログ入力モード
0
ポート 7
データレジスタ
(PDR7)
ポート 7
データ方向レジ
スタ (DDR7)
A/D 入力許可
レジスタ 1
(ADER1)
リード
ライト
アドレス
初期値
R/W
000007H
XXXXXXXXB
R/W
000017H
00000000B
R/W
0000D0H
11111111B
R/W: リード / ライト可能
X: 不定
224
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MB90820B シリーズ
第 9 章 I/O ポート
9.10
ポート 7 の動作説明
9.10.2
ポート 7 の動作を説明します。
■ ポート 7 の動作
● 出力モード時のポート動作
• ADER1 レジスタのいずれかのビットに "0" を設定すると , 対応するポートの端子は
ポート入出力モードになります。
• DDR7 レジスタのいずれかのビットに "1" を設定すると , 対応するポートの端子は出
力モードになります。
• 出力モード時において PDR7 レジスタに書き込まれたデータは , PDR7 の出力ラッチ
において保持され , ポート端子へ出力されます。
• PDR7 レジスタを読み出すと , ポート端子における値 (PDR7 の出力ラッチと同じ値 )
を読み出すことができます。
<注意事項>
リードモディファイライト命令 ( ビット設定命令など ) を PDR レジスタと共に使用する
と , このレジスタのターゲットビットは指定された値に設定されます。DDR レジスタで
出力に指定されているビットは影響を受けませんが , 入力に指定されているビットは , 端
子からの入力値は出力ラッチへ書き込まれ , そのまま出力されます。したがって , ビット
のモードを入力から出力に切換える前に , 出力データを PDR レジスタに書き込み , 次に
DDR レジスタを出力モードに設定してください。
● 入力モード時のポート動作
• ADER1 レジスタのいずれかのビットを "0" に設定すると , 対応するポートの端子は
ポート入出力モードになります。
• DDR7 レジスタのいずれかのビットを "0" に設定すると , 対応するポートの端子は入
力モードになります。
• 入力モード時は , 出力バッファは "OFF" になり , 端子はハイインピーダンス状態に
なります。
• 入力モードで PDR7 レジスタに書き込まれたデータは , PDR7 の出力ラッチで保持さ
れますが , ポートの端子へは出力されません。
• PDR7 レジスタを読み出すとポートの端子レベル ("0" または "1") を読み出すことが
できます。
● アナログ入力としてのポート動作
ポート端子をアナログ入力として使用する場合は , 対応する ADE ビットに "1" を書き
込んでください。それによって , 端子は汎用ポート端子としては動作せず , アナログ入
力端子として動作します。この状態で PDR7 レジスタを読み出すと "0" が読み出されま
す。
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225
第 9 章 I/O ポート
9.10
MB90820B シリーズ
● リソース出力としてのポート動作
リソース出力許可ビットを許可にすると , ポートはリソース出力として使用できます。
入力と出力の切換えを指定する場合 , リソース許可ビットの状態が優先されます。すな
わち , たとえ DDR7 レジスタのいずれかのビットが "0" であっても , リソース出力が許
可になっている場合は , 対応するポートの端子はリソース出力として使用されます。リ
ソース出力が許可であっても端子の値を読み出すことはできるので , リソースの出力
値を読み出すことができます。
● リソース入力としてのポート動作
ポートをリソース入力として使用する場合 , 端子の値は常にリソースの入力値となり
ます。リソースの外部信号として使用するには , DDR7 レジスタに "0" を設定し , ポー
トを入力モードにしてください。
● リセット後のポート動作
• MCU がリセットされた場合 , DDR7 レジスタは "0" に ADER1 レジスタは "1" に初期
化され , ポートはアナログ入力モードになります 。汎用ポートとして使用する場合
は , 事前に ADER1 レジスタに "0" を書き込んでポート入出力モードにしてください。
• MCU がリセットされた場合 , DDR7 レジスタは "0" に初期化されます。その結果 , 出
力バッファが "OFF" になり ( 入出力モードは , 入力に変化 ), 端子はハイインピーダ
ンス状態になります。
• PDR7 レジスタは , MCU がリセットされても初期化されません。したがって , ポー
トを出力モード時に使用する場合は , 出力データを PDR7 レジスタに設定した後 , 出
力モードは DDR7 レジスタにおいて設定しなければなりません。
● ストップモード , タイムベースタイマモードの動作
ストップモードまたはタイムベースタイマモードに遷移されたときに低消費電力モー
ド制御レジスタ (LPMCR) の端子状態指定ビット (SPL) がすでに "1" の場合は , 端子は
ハイインピーダンス状態になります。これは , 出力バッファが DDR7 レジスタの値と
は無関係に "OFF" されるからです。なお , 開放回路によるリークを防ぐため , 入力は
"H" または "L" レベルに固定してあります。
表 9.10-4 にポート 7 の端子状態を示します。
表 9.10-4 ポート 7 の端子状態
端子
通常動作
スリープ
モード
ストップモード ,
タイムベースタイマモード
(SPL = 0)
ストップモード ,
タイムベースタイマモード
(SPL = 1)
P70/DA0/AN8 ∼
P77/IN1/AN15
汎用入出
力ポート
汎用入出力
ポート
汎用入出力ポート
入力禁止 / 出力は Hi-Z 状態
SPL: 低消費電力モード制御レジスタ状態指定ビット (LPMCR)
Hi-Z: ハイインピーダンス
226
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CM44-10147-2
第 9 章 I/O ポート
9.11
MB90820B シリーズ
9.11
ポート 8
ポート 8 は汎用入出力ポートですが , リソース入出力と兼用しています。各ポート
の端子は , 入出力ポートとリソース入出力の間で切換えることができます。本節は ,
汎用入出力ポート機能を中心に , ポート 8 の構成と端子一覧 , 端子のブロックダイヤ
グラム , 対応するレジスタについて説明します。
■ ポート 8 の構成
ポート 8 は , 以下から構成されています。
• 汎用入出力端子 / リソース入出力端子 (P80 / IN2 ∼ P87/RTO5)
• ポート 8 データレジスタ (PDR8)
• ポート 8 データ方向レジスタ (DDR8)
■ ポート 8 の端子
ポート 8 は , リソースの入出力端子としても使用します。したがって , これらの端子は ,
リソースの入出力端子として使用した場合は , 汎用入出力ポートとしては使用できませ
ん。
表 9.11-1 にポート 8 の端子一覧を示します。
表 9.11-1 ポート 8 の端子
入出力形式
ポート
端子
ポート機能
リソース機能
P80/IN2
P80
IN2
入力キャプチャチャネル 2
P81/TIN3
P81
IN3
入力キャプチャチャネル 3
P82/RTO0
P82
RTO0
波形ジェネレータ 出力 0
P83/RTO1
P83
RTO1
波形ジェネレータ 出力 1
P84/RTO2
P84
RTO2
波形ジェネレータ 出力 2
P85/RTO3
P85
RTO3
波形ジェネレータ 出力 3
P86/RTO4
P86
RTO4
波形ジェネレータ 出力 4
P87/RTO5
P87
RTO5
波形ジェネレータ 出力 5
入力
出力
入出力
回路
形式
F
ポート 8
汎用
入出力
CMOS
( ヒステ
リシス )
CMOS
L
入出力回路形式については「1.7 入出力回路形式」を参照してください。
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227
第 9 章 I/O ポート
9.11
MB90820B シリーズ
■ ポート 8 の端子のブロックダイヤグラム
図 9.11-1 に P80/IN2 および P81/IN3 端子のブロックダイヤグラムを示します。
図 9.11-1 P80/IN2 および P81/IN3 端子のブロックダイヤグラム
リソース入力
ポートデータレジスタ (PDR)
内
部
デ
|
タ
バ
ス
PDR リード
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL=1)
図 9.11-2 に P82/RTO0 ∼ P87/RTO5 端子のブロックダイヤグラムを示します。
図 9.11-2 P82/RTO0 ∼ P87/RTO5 端子のブロックダイヤグラム
リソース出力
ポートデータレジスタ (PDR)
内
部
デ
|
タ
バ
ス
リソース入力
リソース出力許可
PDR リード
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL=1)
リソース出力許可ビットを設定すると , ポートは , DDR8 レジスタの値に関係なくリ
ソースの出力端子として機能します。
228
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第 9 章 I/O ポート
9.11
MB90820B シリーズ
■ ポート 8 のレジスタ
ポート 8 のレジスタには , PDR8 と DDR8 があります。各レジスタを構成しているビッ
トは , ポート 8 の端子に 1 対 1 で対応しています。
表 9.11-2 にポート 8 のレジスタと端子の対応を示します。
表 9.11-2 ポート 8 の端子と対応するレジスタビット
ポート名
関連するレジスタのビットと対応する端子
PDR8, DDR8
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
対応する端子
P87
P86
P85
P84
P83
P82
P81
P80
ポート 8
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229
第 9 章 I/O ポート
9.11
MB90820B シリーズ
ポート 8 のレジスタ (PDR8, DDR8)
9.11.1
ポート 8 のレジスタについて説明します。
■ ポート 8 のレジスタの機能
● ポート 8 データレジスタ (PDR8)
PDR8 レジスタは , ポート 8 の各端子の状態を示します。
● ポート 8 データ方向レジスタ (DDR8)
DDR8 レジスタは , ポート 8 の各端子 ( ビット ) のデータ入出力方向を指定します。
DDR8 レジスタのいずれかのビットが "1" の場合は , 対応するポート ( 端子 ) は出力ポー
トとして設定されます。いずれかのビットが "0" の場合は , 対応するポート ( 端子 ) は
入力ポートとして設定されます。
<注意事項>
• リソースの出力と兼用している端子は,その端子に対応するリソース出力許可ビットが
設定されている限り , ポートは DDR8 レジスタの値とは無関係にリソースの出力端子
として機能します。
• 入力端子と兼用しているリソースを使用するには,各リソース入力端子に対応するポー
ト方向レジスタのビットに "0" を設定して , ポートを入力モードにしてください。
表 9.11-3 にポート 8 のレジスタの機能を示します。
表 9.11-3 ポート 8 のレジスタの機能
レジスタ名
データ
ポート 8
データレジスタ
(PDR8)
0
ポート 8
データ方向レジ
スタ (DDR8)
読出し時
書込み時
端子は "L" レベル
出力ラッチへ "0" がロードされ ,
端子が出力ポートとして機能す
る場合は , 端子は "L" レベルに
設定されます
1
端子は "H" レベル
出力バッファが "OFF" され ,
ポートが入力モードになります
0
方向ラッチは "0"
出力バッファが "OFF" され ,
ポートが入力モードになります
1
方向ラッチは "1"
出力バッファが "OFF" され ,
ポートが入力モードになります
リード
ライト
アドレス
初期値
R/W
000008H
XXXXXXXXB
R/W
000018H
00000000B
R/W: リード / ライト可能
X: 不定
230
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MB90820B シリーズ
第 9 章 I/O ポート
9.11
ポート 8 の動作説明
9.11.2
ポート 8 の動作を説明します。
■ ポート 8 の動作
● 出力モード時のポート動作
• DDR8 レジスタのいずれかのビットに "1" を設定すると , 対応するポートの端子は出
力モードになります。
• 出力モード時において PDR8 レジスタに書き込まれたデータは , PDR8 の出力ラッチ
にて保持され , 端子へ出力されます。
• PDR8 レジスタを読み出すと , ポート端子における値 (PDR8 の出力ラッチと同じ値 )
を読み出すことができます。
<注意事項>
リードモディファイライト命令 ( ビット設定命令など ) を PDR レジスタと共に使用する
と , このレジスタのターゲットビットは指定された値に設定されます。DDR レジスタで
出力に指定されているビットは影響を受けませんが , 入力に指定されているビットは , 端
子からの入力値は出力ラッチへ書き込まれ , そのまま出力されます。したがって , ビット
のモードを入力から出力に切換える前に , 出力データを PDR レジスタに書き込み , 次に
DDR レジスタを出力モードに設定してください。
● 入力モード時のポート動作
• DDR8 レジスタのいずれかのビットを "0" に設定すると , 対応するポートの端子は入
力モードになります。
• 入力モード時は , 出力バッファは "OFF" になり , 端子はハイインピーダンス状態に
なります。
• 入力モードで PDR8 レジスタに書き込まれたデータは , PDR8 の出力ラッチで保持さ
れますが , ポートの端子へは出力されません。
•
PDR8 レジスタを読み出すとポートの端子レベル ("0" または "1") を読み出すことが
できます。
● リソース出力としてのポート動作
リソース出力許可ビットを許可にすると , ポートはリソース出力として使用できます。
入力と出力の切換えを指定する場合 , リソース許可ビットの状態が優先されます。すな
わち , たとえ DDR8 レジスタのいずれかのビットが "0" であっても , リソース出力が許
可になっている場合は , 対応するポートの端子はリソース出力として使用されます。リ
ソース出力が許可であっても端子の値を読み出すことはできるので , リソースの出力
値を読み出すことができます。
CM44-10147-2
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231
第 9 章 I/O ポート
9.11
MB90820B シリーズ
● リソース入力としてのポート動作
ポートをリソース入力として使用する場合 , 端子の値は常にリソースの入力値となり
ます。リソースの外部信号として使用するには , DDR8 レジスタに "0" を設定し , ポー
トを入力モードにしてください。
● リセット後のポート動作
• MCU がリセットされた場合 , DDR8 レジスタは "0" に初期化されます。その結果 , 出
力バッファが "OFF" になり ( 入出力モードは , 入力に変化 ), 端子はハイインピーダ
ンス状態になります。
• PDR8 レジスタは , MCU がリセットされても初期化されません。したがって , ポー
トを出力モード時に使用する場合は , 出力データを PDR8 レジスタに設定した後 , 出
力モードは DDR8 レジスタにおいて設定しなければなりません。
● ストップモードまたはタイムベースタイマモード時のポート動作
ストップモードまたはタイムベースタイマモードに遷移されたときに低消費電力モー
ド制御レジスタ (LPMCR) の端子状態指定ビット (SPL) がすでに "1" の場合は , 端子は
ハイインピーダンス状態になります。これは , 出力バッファが DDR8 レジスタの値と
は無関係に "OFF" されるからです。なお , 開放回路によるリークを防ぐため , 入力は
"H" または "L" レベルに固定してあります。
表 9.11-4 にポート 8 の端子状態を示します。
表 9.11-4 ポート 8 の端子状態
端子
通常動作
スリープ
モード
P80/IN2 ∼
P87/RTO5
汎用入出力
ポート
汎用入出力
ポート
ストップモード ,
タイムベースタイマモード
(SPL = 0)
ストップモード ,
タイムベースタイマモード
(SPL = 1)
汎用入出力ポート
入力禁止 / 出力は Hi-Z 状態
SPL: 低消費電力モード制御レジスタの端子状態指定ビット (LPMCR)
Hi-Z: ハイインピーダンス
232
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第 10 章
タイムベースタイマ
タイムベースタイマの機能と動作について説明し
ます。
10.1 タイムベースタイマの概要
10.2 タイムベースタイマの構成
10.3 タイムベースタイマ制御レジスタ (TBTC)
10.4 タイムベースタイマの割込み
10.5 タイムベースタイマの動作説明
10.6 タイムベースタイマ使用上の注意
CM44-10147-2
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233
第 10 章 タイムベースタイマ
10.1
10.1
MB90820B シリーズ
タイムベースタイマの概要
タイムベースタイマは , 内部カウントクロック ( 原発振を 2 分周したもの ) に同期し
てカウントアップする 18 ビットフリーランカウンタ ( タイムベースカウンタ ) です。
タイムベースタイマは , 4 つのインターバル時間を選択できるインターバルタイマ機
能を備えています。
またタイムベースタイマは , 発振安定待ち時間用のタイマおよびウォッチドッグタ
イマへクロックを供給するための機能も備えています。
■ インターバルタイマ機能
インターバルタイマ機能は , 割込み要求をある一定のインターバルで繰り返し生成し
ます。
• タイムベースカウンタのインターバルタイマビットがオーバフローすると , 割込み
要求が発生します。
• インターバル時間ビットは , 4 種類から選択できます。表 10.1-1 にタイムベースタ
イマのインターバル時間を示します。
表 10.1-1 タイムベースタイマのインターバル時間
内部カウントクロック周期
インターバル時間
212/HCLK( 約 1.0ms)
214/HCLK( 約 4.1ms)
2/HCLK(0.5µs)
216/HCLK( 約 16.4ms)
219/HCLK( 約 131.1ms)
HCLK: 発振クロック周波数
( ) 内の数値は , 発振クロック周波数 4MHz で動作させた場合のインターバル時間です。
234
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第 10 章 タイムベースタイマ
10.1
MB90820B シリーズ
■ クロック供給機能
クロック供給機能は , 発振安定待ち時間用のタイマおよび一部のリソースへクロック
を供給します。
タイムベースタイマから各リソースへ供給されるクロック周期を表 10.1-2 に示しま
す。
表 10.1-2 タイムベースタイマから供給されるクロック周期
クロック供給先
クロック周期
213/HCLK( 約 2.0 ms)
発振安定待ち時間
備考
セラミック振動子の発振安定待ち時間
215/HCLK( 約 8.2 ms)
218/HCLK( 約 65.4 ms)
水晶振動子の発振安定待ち時間
212/HCLK( 約 1.0 ms)
214/HCLK( 約 4.1 ms)
ウォッチドッグタイマ
216/HCLK(
約 16.4 ms)
ウォッチドッグタイマのカウントアップ
クロック
219/HCLK( 約 131.1ms)
HCLK: 発振クロック周波数
( ) 内は発振クロック周波数が 4MHz で動作時の算出例です。
発振開始時は発振周期が不安定なので , 上記の発振安定待ち時間は目安として使用し
てください。
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235
第 10 章 タイムベースタイマ
10.2
10.2
MB90820B シリーズ
タイムベースタイマの構成
タイムベースタイマは , 以下の 4 つのブロックで構成されています。
• タイムベースタイマカウンタ
• カウンタクリア回路
• インターバルタイマセレクタ
• タイムベースタイマ制御レジスタ (TBTC)
■ タイムベースタイマのブロックダイヤグラム
図 10.2-1 にタイムベースタイマのブロックダイヤグラムを示します。
図 10.2-1 タイムベースタイマのブロックダイヤグラム
ウォッチドッグ
タイマへ
タイムベース
タイマカウンタ
2 分周した
HCLK
× 21 × 22 × 23 . . .
. . . × 28 × 29 × 210 × 211 × 212 × 213 × 214 × 215 × 216 × 217 × 218
OF
OF
OF
OF
カウンタクリア
パワーオンリセット
ストップモード開始
CKSCR: MCS = 1 → 0(*1)
カウンタ
クリア回路
OF
クロック制御部
の発振設定時間
セレクタへ
インターバル
タイマセレクタ
TBOF クリア
TBOF設定
タイムベースタイマ
割込み信号 #36
(24H)(*2)
-
RESV
OF: オーバフロー
HCLK: 発振クロック
*1: マシンクロックを発振クロックから PLL クロックへ切換え
*2: 割込み番号
236
-
TBIE TBOF
TBR TBC1 TBC0
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タイムベースタイマ
制御レジスタ (TBTC)
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MB90820B シリーズ
第 10 章 タイムベースタイマ
10.2
● タイムベースタイマカウンタ
18 ビットのアップカウンタは , 発振クロック (HCLK) の 2 分周クロックをカウントク
ロックとして使用します。
● カウンタクリア回路
TBTC の TBR ビットへの "0" 書込み , パワーオンリセットおよびストップモードへの
遷移 (LPMCR : STP = 1) でカウンタをクリアするのに使用される回路です。
● インターバルタイマセレクタ
タイムベースタイマカウンタの 4 種類の出力から 1 つを選択します。選択したビット
のオーバフローが割込み要因となります。
● タイムベースタイマ制御レジスタ (TBTC)
インターバル時間の選択 , タイムベースタイマのカウンタのクリア , 割込み要求の制御
および状態確認を行います。
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237
第 10 章 タイムベースタイマ
10.3
10.3
MB90820B シリーズ
タイムベースタイマ制御レジスタ (TBTC)
タイムベースタイマ制御レジスタ (TBTC) では , インターバル時間の選択 , カウンタ
のクリア , 割込み要求の制御 , および状態の確認を行います。
■ タイムベースタイマ制御レジスタ (TBTC)
図 10.3-1 タイムベースタイマ制御レジスタ (TBTC)
bit15
bit14
bit13 bit12 bit11 bit10 bit9
bit7
bit8
RESV
-
-
TBIE TBOF TBR
TBC1 TBC0
R/W
-
-
R/W
R/W
R/W
W
bit0
初期値
(WDTC)
1XX00100B
R/W
bit9
bit8
TBC1 TBC0
インターバル時間選択ビット
0
0
212/HCLK (約 1.0 ms)
0
1
214/HCLK (約 4.1 ms)
1
0
216/HCLK (約 16.4 ms)
1
1
219/HCLK (約 131 ms)
( )内は発振クロック周波数が4MHzで動作時の算出例です。
bit10
タイムベースタイマ初期化ビット
TBR
0
1
読出し時
書込み時
タイムベースタイマカウンタ
とTBOFビットをクリアする
-
常に"1"が読み出されます
変化なし,他のビットへの影響なし
bit11
TBOF
割込み要求フラグビット
書込み時
読出し時
0
指定したビットのオーバ
フローなし
このTBOFビットのクリア
1
指定したビットのオーバ
フローあり
変化なし,他のビットへの影響なし
bit12
TBIE
割込要求許可ビット
0
割込み要求出力の禁止
1
割込み要求出力の許可
bit15
RESV
R/W: リード/ライト可能
W: ライトオンリ
- : 未定義
x : 不定
初期値
238
予約ビット
必ず"1"に設定してください
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第 10 章 タイムベースタイマ
10.3
MB90820B シリーズ
表 10.3-1 タイムベースタイマ制御レジスタ (TBTC) の各ビットの機能説明
ビット名
機能
bit15
RESV: 予約ビット
( 注意事項 )
このビットには必ず "1" に設定してください。
bit13,
bit14
未定義ビット
読み出した場合 : 値は不定です。
書き込んだ場合 : 動作への影響はありません。
bit12
TBIE:
割込み要求許可ビット
CPU への割込み要求を許可または禁止します。
このビットと割込み要求フラグビット (TBOF) ビットが "1" の場合 ,
割込み要求を出力します。
bit11
TBOF:
割込み要求フラグビット
このビットは , タイムベースタイマカウンタの指定するビットが
オーバフローすると , "1" にセットされます。
このビットと割込み要求許可ビット (TBIE) が "1" に設定されている
場合 , 割込み要求が発生します。
"0" に設定した場合 : この TBOF ビットはクリアされます。
"1" に設定した場合 : 変化せず , 動作に影響しません。
( 注意事項 )
• TBOF ビットをクリアするには , TBIE ビットまたはプロセッサス
テータス (PS) の ILM ビットの指定でタイムベースタイマ割込みを
禁止してください。
• TBOF ビットのクリアは , "0" 書込み , ストップモードへの遷移 ,
TBR ビットによるタイムベースタイマのクリア , またはリセット
によりクリアされます。
bit10
TBR:
タイムベースタイマ初期化
ビット
タイムベースタイマカウンタをクリアします。
"0" に設定した場合 : タイムベースタイマカウンタがクリアされ ,
TBOF ビットもクリアされます。
"1" に設定した場合 : 変化せず , 動作に影響しません。
リードした場合 : 常に "1" が読み出されます。
bit9,
bit8
TBC1, TBC0:
インターバル時間選択
ビット
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インターバル時間を選択します。
•
•
タイムベースタイマカウンタのインターバルタイマ用のビットが
指定されます。
4 種類のインターバル時間が選択できます。
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239
第 10 章 タイムベースタイマ
10.4
10.4
MB90820B シリーズ
タイムベースタイマの割込み
タイムベースタイマは , タイムベースタイマカウンタを指定するビットがオーバフ
ローする場合 , 割込み要求を発生できます。
■ タイムベースタイマの割込み
割込み要求フラグビット (TBTC : TBOF) に "1" が設定されるのは , タイムベースタイマ
カウンタが内部カウントクロックでカウントアップし , 選択されたインターバルタイマ
ビットのオーバフローが発生した場合です。割込み要求フラグビットに "1" が設定され
たとき , 割込み要求許可ビットが許可になっている (TBTC : TBIE = 1) 場合は , 割込み要
求 (#36) が CPU で生成されます。割込み処理ルーチンで TBOF ビットに "0" を書き込む
と , 割込み要求はクリアされます。指定されたビットのオーバフローが発生すると ,
TBIE ビット値とは無関係に TBOF ビットが "1" に設定されます。
<注意事項>
割込み要求フラグビット(TBTC : TBOF)のクリアは, TBIEビットまたはプロセッサステー
タス(PS)ILMビットの設定によりタイムベースタイマ割込みを禁止している間に行ってく
ださい。
<参考>
TBOF ビットが "1" で , TBIE ビットの状態が禁止から許可に遷移する ("0" → "1") と , 割込
み要求が直ちに発生します。
■ タイムベースタイマの割込みと EI2OS の対応
表 10.4-1 にタイムベースタイマの割込みと EI2OS を示します。
表 10.4-1 タイムベースタイマの割込みと EI2OS
割込みレベル設定レジスタ
ベクタテーブルのアドレス
EI2OS
割込み番号
#36(24H)
レジスタ名
アドレス
下位
中位
上位
ICR12
0000BCH
FFFF6CH
FFFF6DH
FFFF6EH
∆
∆ : ICR を共有する割込み要因を使用しない場合に使用可能になります。
<注意事項>
ICR12 は , タイムベースタイマ割込みとインプットキャプチャチャネル 2/3 割込みに共用
されます。割込みは 2 つのアプリケーションに対して使用できますが , これらの割込みレ
ベルは同一です。
240
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第 10 章 タイムベースタイマ
10.5
MB90820B シリーズ
10.5
タイムベースタイマの動作説明
タイムベースタイマは , インターバルタイマ機能とクロック供給機能 ( 各リソースへ
クロックを供給する ) を備えています。
■ インターバルタイマ機能 ( タイムベースタイマ )
インターバルタイマ機能は , 割込み要求を各インターバルで生成します。
すべてのタイマをインターバルタイマとして動作させるには , 図 10.5-1 のように設定
する必要があります。
図 10.5-1 タイムベースタイマの設定
bit15
TBTC RESV
1
bit14
bit13
bit12
bit11
bit10
bit9
bit8
−
−
TBIE
◎
TBOF
0
TBR
0
TBC1
◎
TBC0
◎
bit7 bit0
WDTC
◎ : 使用
0 : "0" 設定
1 : "1" 設定
• タイムベースタイマカウンタは , クロックが発振されている限り内部クロック ( 発振
クロックを 2 分周したもの ) と同期してカウントアップを継続します。
• カウンタがクリアされると (TBR = 0), カウンタは "0" からカウントアップを開始し
ます。インターバルタイマビットのオーバフローが発生すると , 割込み要求フラグ
ビット (TBOF) に "1" が設定されます。このとき割込み要求出力がすでに許可になっ
ている場合は (TBIE = 1), クリアされた時間を基準に選択された各インターバルで
割込みを生成します。
• タイムベースタイマがクリアされるため , インターバル時間は設定された時間より
長くなることがあります。
■ 発振安定待ち時間用タイマの機能
タイムベースタイマは , 発振クロックおよび PLL クロックの発振安定待ち時間のタイ
マとしても使用されます。
発振安定待ち時間は , カウンタが "0"( カウントクリア ) からカウントアップを開始して
から発振安定待ち時間ビットのオーバフローが発生するまでの時間をインターバルと
して設定されます。タイムベースタイマモードから PLL クロックモードに制御が復帰
すると , タイムベースタイマカウンタはクリアされていないので , 発振安定待ち時間は
カウントの途中から開始します。タイムベースタイマカウンタのクリアと , 発振安定待
ち時間を表 10.5-1 に示します。
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241
第 10 章 タイムベースタイマ
10.5
MB90820B シリーズ
表 10.5-1 タイムベースタイマカウンタのクリア動作と発振安定待ち時間
カウンタ
のクリア
TBOF の
クリア
○
○
-
○
○
発振クロック発振安定待ち時間
ストップモードの解除
○
○
発振クロック発振安定待ち時間 ( メインクロック
モード復帰時 )
発振クロックモードから PLL
クロックモードへの移行
(MCS = 1 → 0)
○
○
PLL クロック発振安定待ち時間
タイムベースタイマモードの
解除
×
×
PLL クロック発振安定待ち時間 (PLL クロック
モード復帰時 )
スリープモードの解除
×
×
なし
動作
TBTC :TBR への "0" 書込み
発振安定待ち時間
パワーオンリセット
ウォッチドッグリセット
○ : あり
× : なし
■ 動作クロック供給
タイムベースタイマは , ウォッチドッグタイマへクロックを供給します。タイムベース
カウンタのクリアは , ウォッチドッグタイマの動作に影響を与えます。
242
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10.6
第 10 章 タイムベースタイマ
10.6
タイムベースタイマ使用上の注意
割込み要求のクリアおよびタイムベースタイマカウンタのクリアによるリソース機
能への影響などの注意点を示します。
■ タイムベースタイマ使用上の注意
● 割込み要求のクリア
タイムベースタイマ制御レジスタの TBOF ビットは , タイムベースタイマ割込みが ,
TBIE ビットまたはプロセッサステータス (PS) の割込みレベルマスクレジスタ (ILM) に
よってマスクされている間にクリアしなければなりません。
● タイムベースタイマのクリアによる影響
タイムベースタイマカウンタをクリアすると , 以下が影響を受けます。
•
タイムベースタイマで使用中のインターバルタイマ機能 ( インターバル割込み )
•
使用中のウォッチドッグタイマ
● 発振安定待ち時間用タイマとしてのタイムベースタイマの使用
パワーオンすると , メインクロックの原発振はメインストップモード時で停止します。
発振子の動作開始後 , タイムベースタイマから供給される動作クロックはメインク
ロックの発振安定待ち時間を設けるために使用されます。適切な発振安定待ち時間を ,
メインクロック発振子 ( クロック生成部 ) に接続されている発振子のタイプに基づいて
選択しなければなりません。詳細については ,「4.5 発振安定待ち時間」をご参照くだ
さい。
● タイムベースタイマからクロックが供給されるリソースについての注意
メインクロックソース発振が停止しているモード時は , タイムベースタイマカウンタ
がクリアされ , タイムベースタイマ動作が停止します。タイムベースタイマカウンタが
クリアされると , タイムベースタイマから供給されるクロックはタイムベースタイマ
の初期状態から供給されます。その結果 , "H" レベルが 1/2 サイクル短くなり , "L" レベ
ルが 1/2 サイクル長くなります。ウォッチドッグタイマへのクロックもタイムベース
タイマの初期状態から供給されますが , ウォッチドッグタイマは正常サイクルで動作
します。ウォッチドッグタイマカウンタのクリアが , タイムベースタイマカウンタのク
リアと同時に行われるためです。
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243
第 10 章 タイムベースタイマ
10.6
MB90820B シリーズ
■ タイムベースタイマの動作
以下の動作を図 10.6-1 に示します。
•
パワーオンリセットの発生
•
インターバルタイマ機能動作時のスリープモードへの遷移
•
カウンタクリア要求の発生
ストップモードに入ると , タイムベースタイマがクリアされ , タイムベースタイマの動
作が停止します。ストップモードから復帰すると , タイムベースタイマが直ちに発振安
定待ち時間のカウントを開始します。
図 10.6-1 タイムベースタイマの動作
カウンタの値
3FFFFH
ストップモードへの遷移
発生によるクリア
発振安定化遅延
オーバフロー
00000H
CPU 動作開始
パワーオンリセット
( オプション )
カウンタのクリア
(TBTC: TBR = 0)
インターバルサイクル
(TBTC: TBC1, TBC0 = 11B)
割込み処理ルーチンによる
クリア
TBOF ビット
スリープモード
TBIE ビット
SLP ビット
(LPMCR レジスタ )
STP ビット
(LPMCR レジスタ )
ストップ
インターバル割込みによるスリープの解除
外部割込みによるストップの解除
タイムベースタイマ制御レジスタのインターバル選択ビット
(TBTC : TBC1, TBC0) に "11B" が設定されているとき
: 発振安定待ち時間を示します。
244
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第 11 章
ウォッチドッグタイマ
ウォッチドッグタイマの機能と動作について説明
します。
11.1 ウォッチドッグタイマの概要
11.2 ウォッチドッグタイマの構成
11.3 ウォッチドッグタイマ制御レジスタ (WDTC)
11.4 ウォッチドッグタイマの動作説明
11.5 ウォッチドッグタイマ使用上の注意
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245
第 11 章 ウォッチドッグタイマ
11.1
11.1
MB90820B シリーズ
ウォッチドッグタイマの概要
ウォッチドッグタイマは , タイムベースタイマから供給されるクロックをカウント
クロックとして使用する 2 ビットカウンタです。ウォッチドッグタイマが起動され
てからある一定時間内にウォッチドッグタイマがクリアされない場合は , CPU がリ
セットされます。
■ ウォッチドッグタイマ機能
ウォッチドッグタイマは , プログラムの暴走に対処するためのカウンタです。ウォッチ
ドッグタイマはいったん起動されると , ある一定時間ごとに定期的にクリアする必要が
あります。プログラムが無限ループに入ってしまいウォッチドッグタイマがある一定時
間経過後もクリアされない場合は , CPU にウォッチドッグリセットが生成されます。
表 11.1-1 にウォッチドッグタイマのインターバル時間を示します。ウォッチドッグタイ
マがクリアされない場合は , 最小時間と最大時間の範囲内でウォッチドッグリセットが
発生します。カウンタは , この表に示されている最小時間内でクリアしてください。
表 11.1-1 ウォッチドッグタイマのインターバル時間
インターバル時間
最小 *
最大 *
発振クロックサイクルカウント
約 3.58 ms
約 4.61 ms
214 ± 211
約 14.33 ms
約 18.3 ms
216 ± 213
約 57.23 ms
約 73.73 ms
218 ± 215
約 458.75 ms
約 589.82 ms
221 ± 218
*: 発振クロック周波数 4MHz で動作させた場合のインターバル時間です。
ウォッチドッグタイマの最大および最小インターバル時間と発振クロックサイクル数
は , ウォッチドッグタイマのクリアのタイミングによって異なります。
インターバル時間は , カウントクロック ( タイムベースタイマから供給されるクロック )
のサイクルの 3.5 ∼ 4.5 倍になります。詳細については , 「11.4 ウォッチドッグタイマ
の動作説明」をご参照ください。
<注意事項>
ウォッチドッグタイマは , タイムベースタイマの桁上り信号をカウントクロックとする 2
ビットカウンタにより構成されます。タイムベースタイマがクリアされると , ウォッチ
ドッグリセットの発生時間は , 設定された時間より長くなる場合があります。
246
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第 11 章 ウォッチドッグタイマ
11.1
<参考>
ウォッチドッグタイマは , 起動されるとパワーオンリセットまたはウォッチドッグリセッ
トで初期化された後停止状態になります。ウォッチドッグタイマは , 外部端子リセット ,
ソフトリセット , WTE ビット ( ウォッチドッグタイマ制御レジスタ ) への書込み , スリー
プモードまたはストップモードへの遷移によりクリアされます。ただし , ウォッチドッグ
タイマはクリアされても停止状態にはなりません。
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247
第 11 章 ウォッチドッグタイマ
11.2
11.2
MB90820B シリーズ
ウォッチドッグタイマの構成
ウォッチドッグタイマは , 以下の 5 つのブロックで構成されています。
• カウントクロックセレクタ
• ウォッチドッグカウンタ (2 ビットカウンタ )
• ウォッチドッグリセット発生回路
• カウンタクリア制御回路
• ウォッチドッグタイマ制御レジスタ (WDTC)
■ ウォッチドッグタイマのブロックダイヤグラム
図 11.2-1 ウォッチドッグタイマのブロックダイヤグラム
ウォッチドッグタイマ制御レジスタ (WDTC)
PONR
-
WRST ERST SRST WTE
WT1
WT0
ウォッチドッグタイマ 2
スリープモード開始
ホールド状態開始
ストップモード開始
カウンタ
クリア
制御回路
クリア
クリアと
起動
オーバ
2ビット フロー ウォッチドッグ
リセット
カウンタ
カウント
クロック
セレクタ
発生回路
内部リセット
発生回路へ
CLR
クリア
4
(タイムベースタイマカウンタ)
発振クロック(2分周)
×21 ×22 … ×28 ×29 ×210×211×212×213×214×215×216×217×218
HCLK: 発振クロック
● カウントクロックセレクタ
この回路は , 4 種類のタイムベースタイマ出力からウォッチドッグタイマのカウントク
ロックを選択するのに使用されます。これにより , ウォッチドッグリセットの発生時間
が決まります。
● ウォッチドッグタイマ (2 ビットカウンタ )
この2ビットアップカウンタは, タイムベースタイマ出力をカウントクロックとして使
用します。
● ウォッチドッグリセット発生回路
ウォッチドッグカウンタのオーバフローによって , リセット信号を発生します。
● カウンタクリア回路
ウォッチドッグカウンタのクリアと , カウンタの動作または停止を制御します。
● ウォッチドッグタイマ制御レジスタ (WDTC)
ウォッチドッグタイマの起動やクリアを行い , リセット発生要因の保持を行います。
248
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第 11 章 ウォッチドッグタイマ
11.3
MB90820B シリーズ
11.3
ウォッチドッグタイマ制御レジスタ (WDTC)
ウォッチドッグタイマ制御レジスタ (WDTC) は , ウォッチドッグタイマの起動 , クリ
ア , およびリセット要因の表示を行います。
■ ウォッチドッグタイマ制御レジスタ (WDTC)
図 11.3-1 にウォッチドッグタイマ制御レジスタ (WDTC) を示します。表 11.1-1 には
ウォッチドッグタイマ制御レジスタ (WDTC) の各ビットの機能説明を示します。
図 11.3-1 ウォッチドッグタイマ制御レジスタ (WDTC)
bit15
bit8
(TBTC)
bit7
bit6
PONR
-
R
-*
bit5
bit4
bit2
bit1
bit0
WRST ERST SRST WTE
WT1
WT0
W
W
R
bit3
R
R
bit1
bit0
W
初期値
XXXXX111B
インターバル時間選択ビット(HCLK: 4 MHzの場合)
WT1
インターバル時間
WT0
最小
最大
発振クロック
サイクルカウント
0
0
約 3.58 ms
約 4.61 ms
214 ± 211
0
1
約 14.33 ms
約 18.3 ms
216 ± 213
1
0
約 57.23 ms
約 73.73 ms
218 ± 215
1
1
約 458.75 ms
約 589.82 ms
221 ± 218
HCLK: 発振クロック
bit2
ウォッチドッグタイマ制御ビット
WTE
0
- ウォッチドッグタイマを起動
(リセット後,1回目の設定時)
- ウォッチドッグタイマをクリア
(リセット後,2回目以降の設定時)
1
動作なし
bit7
bit5
bit4
bit3
リセット要因ビット
リセット要因
PONR WRST ERST SRST
R: リードオンリ
W: ライトオンリ
X: 未定義ビット
*: 前の状態を保持
: 初期値
1
X
X
X
パワーオンリセット
*
1
*
*
ウォッチドッグタイマリセット
*
*
1
*
外部端子 (RST入力)
*
*
*
1
RSTビット(ソフトウェアリセット)
インターバル時間はカウントクロック ( タイムベースタイマの出力値 ) のサイクルの
3.5 ∼ 4.5 倍となります。詳細は「11.4 ウォッチドッグタイマの動作説明」をご参照く
ださい。
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249
第 11 章 ウォッチドッグタイマ
11.3
MB90820B シリーズ
表 11.3-1 ウォッチドッグタイマ制御レジスタ (WDTC) の機能
ビット名
機能
bit7,
bit5,
bit4,
bit3
PONR, WRST,
ERST, SRST:
リセット要因ビット
• リセット要因を示すリードオンリのビットです。複数のリセット
要因が発生した場合は , 各リセット要因に対応するビットに "1"
が設定されます。
• リセット要因ビットは , ウォッチドッグタイマ制御レジスタ
(WDTC) をリードした後 , "0" にクリアされます。
• パワーオン時 , PONR ビット以外のビットの値は保証されません。
PONR ビットが "1" の場合 , この PONR ビット以外のビットの値
は無視してください。
bit6
未定義
読み込んだ場合 : 値は不定です。
書き込んだ場合 : 動作に影響はありません。
bit2
WTE:
ウォッチドッグタイマ
制御ビット
"0" を設定した場合 : ウォッチドッグタイマが起動する ( リセット後
の最初の書込み ) か , または 2 ビットカウンタ
がクリアされます。( リセット後の 2 番目以降
の書込み )
"1" を設定した場合 : 動作に影響しません。
bit1,
bit0
WT1, WT0:
インターバル時間選択
ビット
250
• ウォッチドッグタイマのインターバル時間を選択します。
• ウォッチドッグタイマの起動時のデータのみが有効です。
ウォッチドッグタイマ起動後の設定は無視されます。
• これらのビットは , ライトオンリです。
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第 11 章 ウォッチドッグタイマ
11.4
MB90820B シリーズ
ウォッチドッグタイマの動作説明
11.4
ウォッチドッグタイマは , ウォッチドッグカウンタのオーバフローによりウォッチ
ドッグリセットを生成します。
■ ウォッチドッグタイマの動作
ウォッチドッグタイマを動作させるには , 図 11.4-1 の設定が必要です。
図 11.4-1 ウォッチドッグタイマの設定
WDTC
bit15 bit8 bit 7
TBTC
PONR
bit 6
−
bit 5
bit 4
WRST ERST
bit 3
bit 2
bit 1
bit 0
SRST
WTE
0
WT1
◎
WT0
◎
◎ : 使用ビット
0 : "0" を設定
1 : "1" を設定
● ウォッチドッグタイマの起動
• ウォッチドッグタイマは , ウォッチドッグタイマ制御レジスタ (WDTC) の WTE ビッ
トにリセット後の最初の "0" 書込みを行うと起動されます。インターバル時間を設
定するには , ウォッチドッグタイマ制御レジスタの WT1 ビットと WT0 ビットを同
時に設定してください。
• ウォッチドッグタイマがいったん起動すると , パワーオンリセットまたはウォッチ
ドッグリセットでしかウォッチドッグタイマを停止できません。
● ウォッチドッグタイマのクリア
• 2 番目以降の "0" 書込みを WTE ビットに行うと , ウォッチドッグタイマの 2 ビット
カウンタはクリアされます。このカウンタが指定インターバル時間内にクリアされ
ない場合は , オーバフローが発生し , ウォッチドッグリセットが発生します。
• ウォッチドッグカウンタは , リセットの生成 , スリープモードへの遷移 , ストップ
モードへの遷移 , またはクロックモードへの遷移によりリセットされます。
● ウォッチドッグタイマのインターバル
図 11.4-2 にウォッチドッグタイマのクリアタイミングとインターバル時間の関係を示
します。ウォッチドッグタイマのインターバル時間は , ウォッチドッグタイマのクリア
タイミングに従って変化し , またカウントクロックサイクルの 3.5 倍∼ 4.5 倍の長さを
必要とします。
● リセット要因の確認
リセット要因は , リセット後のウォッチドッグタイマ制御レジスタ (WDTC) の PONR,
WRST, ERST, SRST ビットを確認することで判断できます。
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251
第 11 章 ウォッチドッグタイマ
11.4
MB90820B シリーズ
図 11.4-2 ウォッチドッグタイマのクリアタイミングとインターバル時間
[ウォッチドッグタイマブロック図] 2ビットカウンタ
a
クロック
セレクタ
2分周回路
b
2分周回路
c
リセット回路
d
リセット
信号
カウント許可とクリア
WTEビット
カウント許可
出力回路
[最小インターバル時間]カウントクロックの立上り直前にWTEビットをクリアした場合
カウントスタート
カウンタクリア
カウントクロックa
2分周値b
2分周値c
カウント許可
リセット信号d
7 ×(カウントクロック周期/2)
WTEビットクリア
ウォッチドッグ リセット発生
[最大インターバル時間]カウントクロックの立上り直後にWTEビットをクリアした場合
カウントスタート
カウンタクリア
カウントクロックa
2分周値b
2分周値c
カウント許可
リセット信号
9 ×(カウントクロック周期/2)
WTEビットクリア
252
ウォッチドッグリセット発生
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MB90820B シリーズ
11.5
第 11 章 ウォッチドッグタイマ
11.5
ウォッチドッグタイマ使用上の注意
ウォッチドッグタイマを使用する場合は , 以下の点にご注意ください。
■ ウォッチドッグタイマ使用上の注意
● ウォッチドッグタイマの停止について
ウォッチドッグタイマはいったん起動されると , パワーオンリセットまたはウォッチ
ドッグリセットが発生するまで停止できません。ウォッチドッグタイマカウンタは , 外
部リセットまたはソフトリセットでクリアされます。ただし , カウンタがクリアされて
もウォッチドッグタイマは停止状態にはなりません。
● インターバル時間について
タイムベースタイマの桁上り信号をインターバルカウントクロックとして使用するの
で , ウォッチドッグタイマのインターバル時間は , タイムベースタイマがクリアされる
と , 設定された時間より長くなる場合があります。
● インターバル時間の選択について
インターバルは , ウォッチドッグタイマが起動されたとき選択できます。起動以外の動
作時に書き込まれたデータは無視されます。
● プログラム作成上の注意
メインループ内でウォッチドッグタイマを繰り返しクリアするプログラムを作成する
場合 , メインループの処理時間 ( 割込み処理を含む ) は , ウォッチドッグタイマの最小
インターバル時間に等しいかまたはそれ未満でなければなりません。
● タイムベースタイマモード中のウォッチドッグタイマ動作
タイムベースタイマは , タイムベースタイマモードが設定されている間動作します。た
だし , ウォッチドッグタイマは一時的に停止状態になります。
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253
第 11 章 ウォッチドッグタイマ
11.5
254
MB90820B シリーズ
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第 12 章
16 ビットリロードタイマ
16 ビットリロードタイマの機能と動作について説
明します。
12.1 16 ビットリロードタイマの概要
12.2 16 ビットリロードタイマのブロックダイヤグラム
12.3 16 ビットリロードタイマの端子
12.4 16 ビットリロードタイマのレジスタ
12.5 16 ビットリロードタイマの割込み
12.6 16 ビットリロードタイマの動作説明
12.7 16 ビットリロードタイマの使用上の注意
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255
第 12 章 16 ビットリロードタイマ
12.1
12.1
MB90820B シリーズ
16 ビットリロードタイマの概要
16 ビットリロードタイマにおいては , 以下の 2 つのクロックモードと 2 つのカウン
タ動作モードを選択できます。
• 内部クロックモード : 3 種類の内部クロックから選択した 1 つのクロックに同期
してカウントダウン
• イベントカウントモード : 外部端子におけるパルスエッジの検出によってカウン
トダウン
タイマは , カウント値が "0000H" → "FFFFH" へ変更されたときにアンダフロー条件
結果を定義します。すなわち , アンダフローは [ リロードレジスタ設定値+ 1] の後 ,
発生することになります。
• リロードモード : カウント設定値を再リロードしてカウントを繰り返す
• ワンショットモード : アンダフローによってカウントを停止
カウンタアンダフローは , 割込みを生成することもでき , 拡張インテリジェント I/O
サービス (EI2OS) に対応しています。
■ 16 ビットリロードタイマの動作モード
表 12.1-1 に 16 ビットリロードタイマの動作モードを示します。
表 12.1-1 16 ビットリロードタイマの動作モード
クロックモード
カウンタ動作モード
リロードモード
内部クロックモード
ワンショットモード
イベントカウントモード ( 外
部クロックモード )
動作モード
ソフトウェアトリガ動作
外部トリガ入力動作
外部ゲート入力動作
リロードモード
ソフトウェアトリガ動作
ワンショットモード
■ 内部クロックモード
以下の動作を行う場合 , 3 種類の内部クロックモードから 1 種類のカウンタクロックを
選択できます。
● ソフトウェアトリガ動作
タイマ制御ステータスレジスタ (TMCSR0/TMCSR1) の TRG ビットに "1" が設定してカ
ウントを開始させます。TRG ビットによるトリガ入力は , 外部トリガ入力および外部
ゲート入力に対し有効です。
● 外部トリガ動作
選択されたエッジ ( 立上り , 立下り , 両エッジ ) が TIN0/TIN1 端子へ入力されると , カ
ウントを開始します。
● 外部ゲート入力動作
選択された信号レベル ("L" または "H") が TIN0/TIN1 端子へ入力されると , カウントを
継続します。
256
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第 12 章 16 ビットリロードタイマ
12.1
MB90820B シリーズ
■ イベントカウントモード ( 外部クロックモード )
選択された有効エッジ ( 立上り , 立下り , 両エッジ ) が TIN0/TIN1 端子へ入力されると ,
カウントダウンを開始します。一定周期の外部クロックを使用する場合 , インターバ
ルタイマとしても使用できます。
■ カウンタ動作
● リロードモード
カウントダウンでアンダフロー ("0000H" → "FFFFH") が発生すると , カウント設定値が
リロードされカウント動作を継続します。また , アンダフローにより発生した割込み要
求は , インターバルタイマとして使用することも可能です。
また , アンダフローごとに反転するトグル波形は , TO0/TO1 端子から出力されます。16
ビットリロードタイマ用インターバル時間を表 12.1-2 に示します。
表 12.1-2 16 ビットリロードタイマのインターバル時間
カウントクロック
内部カウントクロック
外部カウントクロック
カウントクロック周期
インターバル時間
21/φ (0.125µs)
0.125µs ∼ 8.192 ms
23/φ (0.5µs)
0.5µs ∼ 32.768 ms
25/φ (2.0µs)
2.0µs ∼ 131.1 ms
23/φ (0.5µs) 以上
0.5µs 以上
φ : マシンクロック。( )内はマシンクロックが16MHzでFSELビットが"1"の場合のクロックイ
ンターバル時間です。
表 12.1-3 16 ビットリロードタイマのインターバル時間
カウントクロック
内部カウントクロック
外部カウントクロック
カウントクロック周期
インターバル時間
21/φ (0.167µs)
0.167µs ∼ 10.923 ms
23/φ (0.667µs)
0.667µs ∼ 43.690 ms
25/φ (2.667µs)
2.667µs ∼ 174.760 ms
23/φ (0.667µs) 以上
0.667µs 以上
φ : マシンクロック。( ) 内はマシンクロックが 24MHz で FSEL ビットが "0" の場合のクロック
インターバル時間です。
● ワンショットモード
カウントダウンがアンダフロー ("0000H" → "FFFFH") が発生した場合 , カウント動作は
停止し , アンダフロー発生のために割込みが発生します。カウンタ動作中 , カウンタが
進行中であることを示す矩形波を TO0/TO1 端子から出力できます。
<参考>
• 16 ビットリロードタイマは , UART のボーレート生成に使用されます。
• 16 ビットリロードタイマは , A/D コンバータの起動トリガに使用することもできます。
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257
第 12 章 16 ビットリロードタイマ
12.2
12.2
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16 ビットリロードタイマのブロックダイヤグラム
16 ビットリロードタイマは , 以下の 7 種類のブロックで構成されています。
• カウントクロック生成回路
• リロード制御回路
• 出力制御回路
• 動作制御回路
• 16 ビットタイマレジスタ (TMRH0/TMRH1)
• 16 ビットリロードレジスタ (TMRDL0/TMRDL1, TMRDH0/TMRDH1)
• タイマ制御ステータスレジスタ (TMCSRL0/TMCSRL1, TMCSRH0/TMCSRH1)
■ 16 ビットリロードタイマのブロックダイヤグラム
図 12.2-1 に 16 ビットリロードタイマのブロックダイヤグラムを示します。
図 12.2-1 16 ビットリロードタイマのブロックダイヤグラム
内部データバス
TMRD0*1
TMRD1*2
16ビットリロードタイマ
リロード信号
TMR0*1
TMR1*2
リロード
制御回路
16-ビットタイマレジスタ (ダウンカウンタ) UF
CLK
クロック 1
セレクタ
0
1ビット
ダウンカウンタ
FSEL: 初期値"1"
マシン
クロック
φ
ゲート
入力
プリ
スケーラ
3
有効
クロック
判定回路
クリア
入力制御
回路
P41/TIN0*1
P20/TIN1*2
出力制御回路
クロック
セレクタ
反転
出力信号
発生回路
端子
_
_
2
セレクト
信号
FSEL CSL1 CSL0 MOD2 MOD1 MOD0 OUTE OUTL RELD INTE
動作
制御回路
UF CNTE TRG
タイマ制御ステータスレジスタ (TMCSR0) *1
(TMCSR1) *2
*1: ch.0に使用されます。
*2: ch.1に使用されます。
258
P42/TO0* 1
P21/TO1*2
EN
外部クロック
カウントクロック発生回路
3
機能選択
_
UART0* 1
UART1, A/Dコンバータ*2
CLK
内部
クロック
端子
ウェイト信号
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割込み要求信号
割込み番号:#30*1
#18*2
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第 12 章 16 ビットリロードタイマ
12.2
● カウントクロック生成回路
マシンクロックまたは外部入力クロックから 16 ビットリロードタイマ用のカウントク
ロックを生成します。
● リロード制御回路
タイマ起動とアンダフロー発生時にリロード動作を制御します。
● 出力制御回路
16 ビットリロードタイマのアンダフローによる TO0/TO1 端子出力の反転制御と , TO0/
TO1 端子出力の許可 / 禁止を制御します。
● 動作制御回路
16 ビットリロードタイマを起動または停止します。
● 16 ビットタイマレジスタ (TMRL0/TMRL1, TMRH0/TMRH1)
これらのレジスタは , 16 ビットダウンカウンタの現カウンタ値を読み出すのに使用さ
れます。
● 16 ビットリロードレジスタ (TMRDL0/TMRDL1, TMRDH0/TMRDH1)
16 ビットリロードタイマのインターバル時間を設定するレジスタです。このレジスタ
の設定値は 16 ビットタイマレジスタにロードされ , ダウンカウントします。
● タイマ制御ステータスレジスタ (TMCSRL0/TMCSRL1, TMCSRH0/TMCSRH1)
このレジスタは, 16ビットリロードタイマのカウントクロックと動作モードの選択, 動
作条件の設定 , ソフトウェアによる起動 , カウントの許可 / 禁止 , リロードまたはワン
ショットモードおよび端子出力レベルの選択 , タイマ出力の許可 / 禁止 , クロック分割
と割込みの制御 , 状態の確認を行います。
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259
第 12 章 16 ビットリロードタイマ
12.3
12.3
MB90820B シリーズ
16 ビットリロードタイマの端子
16 ビットリロードタイマの端子について説明します。
■ 16 ビットリロードタイマの端子
16 ビットリロードタイマの端子は , 汎用入出力ポートと兼用になっています。
表 12.3-1 に 16 ビットリロードタイマとして使用する場合の端子機能 , 入出力形式およ
び必要な設定を示します。
表 12.3-1 16 ビットリロードタイマの端子
端子名
端子機能
P41/TIN0
ポート 4 の I/O
とタイマ入力
P42/TO0
ポート 4 の I/O
とタイマ出力
入出力形式
プルアップ
オプション
スタンバイ
制御
入力ポートに設定 (DDR4:
bit1 = 0)
タイマ出力許可に設定
(TMCSRL0 : OUTE = 1)
サウンドジェネレータ
出力禁止
なし
P20/TIN1
ポート 2 の I/O
とタイマ入力
端子設定
CMOS 出力 /
CMOS ヒステ
リシス入力
あり
入力ポートに設定 (DDR2:
bit0 = 0)
PPG1 出力禁止
選択可
P21/TO1
タイマ出力許可に設定
(TMCSRL1 : OUTE = 1)
PPG4 出力禁止
ポート 2 の I/O
とタイマ出力
端子ブロックダイヤグラムについては ,「 第 9 章 I/O ポート」をご参照ください。
260
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第 12 章 16 ビットリロードタイマ
12.4
MB90820B シリーズ
12.4
16 ビットリロードタイマのレジスタ
16 ビットリロードタイマのレジスタ一覧を示します。
■ 16 ビットリロードタイマのレジスタ
図 12.4-1 に 16 ビットリロードタイマのレジスタ一覧を示します。
図 12.4-1 16 ビットリロードタイマのレジスタ
アドレス
bit8
bit7
000082H
-
TMCSR0 (タイマ制御ステータスレジスタ)
000084H
-
TMR0/TMRD0 (16ビットタイマレジスタ/16ビットリロードレジスタ)*
000086H
-
TMCSR1 (タイマ制御ステータスレジスタ)
000088H
-
TMR1/TMRD1 (16ビットタイマレジスタ/16ビットリロードレジスタ)*
16ビットリロードタイマ 0
16ビットリロードタイマ 1
bit15
bit0
* : リード時は16ビットタイマレジスタ (TMR)として,ライト時は16ビットリロードレジスタ (TMRLR)として機能します。
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261
第 12 章 16 ビットリロードタイマ
12.4
12.4.1
MB90820B シリーズ
タイマ制御ステータスレジスタ , 上位 (TMCSRH0/
TMCSRH1)
タイマ制御ステータスレジスタ (TMCSRH0/TMCSRH1) の上位 bit12 ∼ bit8 と下位
bit7 は 16 ビットリロードタイマの動作モードの選択 , 動作条件の設定をします。下
位 bit7(MOD0 ビット ) の使用も説明します。
■ タイマ制御ステータスレジスタ上位ビットおよび bit7(TMCSRH0/TMCSRH1)
図 12.4-2 タイマ制御ステータスレジスタ上位 (TMCSRH0/TMCSRH1) の上位ビットおよび bit7
bit15 bit14 bit13 bit12 bit11 bit10 bit9
-
-
-
-
-
-
bit8
bit7 bit6
bit0
(TMCSRL)
初期値
XXX100000 B
R/W R/W R/W R/W R/W R/W
bit9
bit8
bit7
MOD2 MOD1 MOD0
0
0
0
0
0
1
0
1
0
0
1
1
1
X
0
1
bit9
X
bit8
1
bit7
MOD2 MOD1 MOD0
X
0
0
X
0
1
X
1
0
X
1
bit11 bit10
CSL1 CSL0
0
0
0
1
動作モード選択ビット
(内部クロックモード時)
入力端子機能
トリガ無効
トリガ入力
ゲート入力
有効エッジ,レベル
-
立上りエッジ
立下りエッジ
両エッジ
"L"レベル
"H"レベル
動作モード選択ビット
(イベントカウントモード時)
入力端子機能
有効エッジ
-
-
トリガ入力
1
立上りエッジ
立下りエッジ
両エッジ
カウントクロック選択ビット
カウントクロック
機能
21/φ (0.125 µs)
内部クロックモード
23/φ (0.5 µs)
25/φ (2.0 µs)
1
1 イベントカウントモード 外部イベント入力
bit12
FSEL
カウントクロック分周選択ビット
0
2分周
1
0
R/W : リード/ライト可能
: 未定義
1分周
x : 不定
: 初期値
φ : マシンクロック。( )はマシンクロック16 MHz時で カウントクロック分周比が
"1"の時の値を示します (FSELビットが "1")。
262
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第 12 章 16 ビットリロードタイマ
12.4
表 12.4-1 タイマ制御ステータスレジスタの上位ビットおよび bit7 の機能 (TMCSRH0/TMCSRH1)
ビット名
機能
bit15,
bit14,
bit13
未定義ビット
bit12
FSEL:
カウントクロック分周選択
ビット
bit11,
bit10
読み出した場合 : 値は不定です。
書き込んだ場合 : 値は常に "1" となります。
CSL1, CSL0:
カウントクロック選択ビット
• カウントクロック分周比を設定します。
• FSEL ビットが "0" に設定された場合 , カウントクロック選択ビッ
ト (CSL1 および CSL0) で指定されたカウントクロックは , 2 分周と
なります。
• 16 ビットリロードタイマのカウントクロックを選択します。
"11B" 以外に設定した場合 : 内部クロックモードが選択され , 内部ク
ロックをカウントします。
"11B" に設定した場合 : イベントカウントモードが選択され , 外部ク
ロックのエッジをカウントします。
bit9,
bit8,
bit7
MOD2, MOD1, MOD0:
動作モード選択ビット
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<内部クロックモード>
MOD2 ビットで入力端子の機能を選択します。
MOD2 ビットが "0" の場合 :
• 入力端子は , トリガ入力端子として機能します。
• 有効エッジが入力されると , 16 ビットリロードレジスタの内容を
カウンタへロードし , カウント動作を継続します。MOD1/MOD0
ビットで有効エッジの種類を選択します。
MOD2 ビットが "1" の場合 :
• 入力端子はゲート入力となり , 有効レベル信号が入力されている
間のみカウントします。MOD0 ビットによって , 有効レベルを選
択します。
• MOD1 ビットの値は動作に影響しないので , 任意の値 ("0" か "1")
を設定してください。
<イベントカウントモード>
• MOD2 ビットの値は動作に影響しないので , 任意の値 ("0" か "1")
を設定してください。
• 入力端子はイベント入力用のトリガ入力端子となり , 有効エッジ
は MOD1/MOD0 ビットで設定されます。
( 注意事項 )
動作モード選択は , カウンタ動作停止モードにしてください。
(TMCSRL0/TMCSRL1: CNTE = 0)
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263
第 12 章 16 ビットリロードタイマ
12.4
12.4.2
MB90820B シリーズ
タイマ制御ステータスレジスタ , 下位 (TMCSRL0/
TMCSRL1)
タイマ制御ステータスレジスタ (TMCSRL0/TMCSRL1) の下位 7 ビット ( 下位ビット
の一部 ) は , 16 ビットリロードタイマの動作条件の設定 , カウント動作の許可 / 禁止
の設定 , 割込み制御 , および動作の状態を確認する機能があります。
■ タイマ制御ステータスレジスタ下位 (TMCSRL0/TMCSRL1)
図 12.4-3 タイマ制御ステータスレジスタ下位 (TMCSRL0/TMCSRL1)
bit15
bit8
*
bit7
bit6
bit5
bit4
bit3
bit2
bit1
初期値
bit0
00000000B
(TMCSRH)
R/W
R/W
R/W
bit0
TRG
0
1
bit1
CNTE
0
1
R/W
R/W
R/W
R/W
R/W
ソフトウェアトリガビット
変化せず,動作に影響しません
リロード後カウントを開始します
カウント許可ビット
カウント停止
カウント許可 (起動トリガ待ち)
bit2
0
アンダフロー割込み要求フラグビット
読出し時
書込み時
カウンタアンダフローなし
ビットクリア
1
カウンタアンダフローあり
UF
bit3
INTE
0
1
bit4
RELD
0
1
bit5
変化せず,動作に影響しません
割込み要求許可ビット
割込み要求の出力を禁止
割込み要求の出力を許可
リロード選択ビット
ワンショットモード
リロードモード
端子出力レベル選択ビット
OUTL
0
1
ワンショットモード
(RELD=0)
カウント中"H"レベルの
矩形波出力
カウント中"L"レベルの
矩形波出力
リロードモード
(RELD=1)
カウント開始時"L"レベルの
トグル出力
カウント開始時"L"レベルの
トグル出力
bit6
OUTE
タイマ出力許可ビット
各レジスタに対応するレジスタと端子
端子機能
TMCSRL0
TMCSRL1
0
汎用入出力ポート
P42
P21
1
タイマ出力
TO0
TO1
R/W : リード/ライト可能
*:
264
: 初期値
MOD0 (bit7) については , 「12.4.1 タイマ制御ステータスレジスタ , 上位 (TMCSRH0/TMCSRH1)」をご参照ください。
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第 12 章 16 ビットリロードタイマ
12.4
表 12.4-2 タイマ制御ステータスレジスタの下位ビットの機能 (TMCSRL0/TMCSRL1)
ビット名
機能
bit6
OUTE:
タイマ出力許可ビット
• タイマ出力端子への出力を許可または禁止します。
"0" に設定した場合 : 汎用入出力ポートとして機能します。
"1" に設定した場合 : タイマ出力端子として機能します。
• タイマ出力端子の出力波形は , リロードモードではトグル波形を出
力し , ワンショットモードでは , カウント動作中を示す矩形波を出
力します。
bit5
OUTL:
端子出力レベル選択ビット
• タイマ出力端子への出力レベルを設定するビットです。
• このビットに "0" を設定した場合と "1" を設定した場合では , 端子
出力レベルが逆になります。
bit4
RELD:
リロード選択ビット
• リロード動作を設定します。
"1" に設定した場合 : リロードモードとなり , アンダフローの発生
と同時に , 16 ビットリロードレジスタに設定
された値が 16 ビットカウンタにロードされ ,
カウント動作を継続します。
"0" に設定した場合 : ワンショットモードになり , アンダフローが発
生した場合は , カウント動作を停止します。
bi3
INTE:
割込み要求許可ビット
• 割込み要求を許可または禁止できます。
• このビットと割込み要求フラグビット (UF) が "1" にセットされる
と , タイマは割込み要求を出力します。
bit2
UF:
アンダフロー割込み要求
フラグビット
• 16 ビットカウンタのアンダフローにより , "1" にセットされます。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 動作に影響しません。
• このビットは , EI2OS の起動時も クリアされます。
bit1
CNTE:
カウント許可ビット
• カウント動作を許可または禁止できます。
"1" に設定した場合 : 起動トリガ待ち状態になります。トリガの発
生により , 実カウントを開始します。
TRG:
ソフトウェアトリガビット
• このビットは , インターバルタイマ機能またはカウンタ機能をソフ
トウェアで起動します。
"0" に設定した場合 : 動作に影響しません。
"1" に設定した場合 : ソフトウェアトリガとなり , 16 ビットリロー
ドレジスタに設定した内容がカウンタにリ
ロードされ , カウント動作を開始します。
• CNTE ビットに "1" が設定された場合 , 動作モードに関わりなくト
リガ入力は常に許可されます。
• リードした場合 : 常に "0" が読み出されます。
bit0
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265
第 12 章 16 ビットリロードタイマ
12.4
MB90820B シリーズ
16 ビットタイマレジスタ (TMR0/TMR1)
12.4.3
16 ビットタイマレジスタ (TMR0/TMR1) は , 16 ビットダウンカウンタのカウント値
を読み出すことができます。
■ 16 ビットタイマレジスタ (TMR0/TMR1)
図 12.4-4 に 16 ビットタイマレジスタ (TMR0/TMR1) のビット構成を示します。
図 12.4-4 16 ビットタイマレジスタ (TMR0/TMR1)
TMR0/TMR1
bit 15
D15
R
bit 14
D14
R
bit 13
D13
R
bit 12
D12
R
bit 11
D11
R
bit 10
D10
R
bit 9
D9
R
bit 8
D8
R
初期値
XXXXXXXXB
TMR0/TMR1
bit 7
D7
R
bit 6
D6
R
bit 5
D5
R
bit 4
D4
R
bit 3
D3
R
bit 2
D2
R
bit 1
D1
R
bit 0
D0
R
初期値
XXXXXXXXB
R: リードオンリ
X: 不定
16 ビットタイマレジスタは 16 ビットダウンカウンタのカウント値を読み出すことがで
きます。カウント開始にあたりカウントが許可 (TMCSR0/TMCSR1: CNTE = 1) されてい
る場合 , 16 ビットリロードレジスタに書き込まれた値はこのレジスタへリロードされ ,
カウントダウンを開始します。このレジスタ値はカウンタ停止状態 (TMCSR0/TMCSR1:
CNTE = 0) のときに格納されます。
<注意事項>
• このレジスタはカウント中でも値を読み出すことが可能です。読出し時は必ずワード
転送命令 (MOVW A, 003AH など ) をご使用ください。
• 16 ビットタイマレジスタ (TMR0/TMR1) は読出し専用のレジスタであり , 書込み専用
の 16 ビットリロードレジスタ (TMRDL0/TMRDL1, TMRDH0/TMRDH1) の同一アドレ
スに配置されています。したがって , このレジスタへの書込みは TMR レジスタの値へ
影響しませんが , TMRDL0/TMRDL1 と TMRDH0/TMRDH1 レジスタへの書込みは実行
されます。
• TMR0/TMR1 レジスタへはワードアクセスで必ず行ってください。
266
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第 12 章 16 ビットリロードタイマ
12.4
MB90820B シリーズ
12.4.4
16 ビットリロードレジスタ (TMRDL0/TMRDL1,
TMRDH0/TMRDH1)
16 ビットリロードレジスタ (TMRDL0/TMRDL1, TMRDH0/TMRDH1) は , 16 ビット
ダウンカウンタへのリロード値を設定するレジスタです。16 ビットリロードレジス
タに設定された値は , 16 ビットダウンカウンタにリロードされ , ダウンカウントし
ます。
■ 16 ビットリロードレジスタ (TMRDL0/TMRDL1, TMRDH0/TMRDH1)
図 12.4-5 に 16 ビットリロードレジスタ (TMRDL0/TMRDL1, TMRDH0/TMRDH1) のビッ
ト構成を示します。
図 12.4-5 16 ビットリロードレジスタのビット構成 (TMRDL0/TMRDL1, TMRDH0/TMRDH1)
TMRDH0/TMRDH1
TMRDL0/TMRDL1
bit 15
bit 14
bit 13
bit 12
bit 11
bit 10
bit 9
bit 8
D15
W
D14
W
D13
W
D12
W
D11
W
D10
W
D9
W
D8
W
bit 7
D7
W
bit 6
D6
W
bit 5
D5
W
bit 4
D4
W
bit 3
D3
W
bit 2
D2
W
bit 1
D1
W
bit 0
D0
W
初期値
XXXXXXXXB
初期値
XXXXXXXXB
W: ライトオンリ
X: 不定
• 16 ビットリロードタイマのモードに関係なく , カウンタ動作が禁止 (TMCSR0/TMCSR1:
CNTE = 0) のときは , カウンタの初期値がこのレジスタに設定されます。カウントが許
可 (TMCSR0/TMCSR1: CNTE = 1) でカウントを開始した場合 , レジスタに書き込まれた
値からカウントダウンを開始します。
• アンダフローが発生した場合に , リロードモード時にて 16 ビットリロードレジスタ
(TMRDL0/TMRDL1, TMRDH0/TMRDH1) に設定された値はカウンタへリロードされ ,
その後カウントダウンは継続します。ワンショットモード時は , アンダフローが発生
するとカウンタは "FFFFH " で停止します。
• 16 ビットリロードレジスタへ値を設定する場合は , カウント動作を停止 (TMCSR0/
TMCSR1 : CNTE = 0) してください。また , 必ずワード転送命令 (MOVW 003AH, A) を
使用して書き込んでください。
• 16 ビットリロードレジスタ (TMRDL0/TMRDL1, TMRDH0/TMRDH1) は , 機能的に書
込み専用のレジスタで , 読込み専用の 16 ビットタイマレジスタ (TMR0/TMR1) と同
一アドレスに配置されています。したがって , 読出し値は TMR0/TMR1 の値となるた
め , INC/DEC 命令などリードモディファイライト (RMW) 動作をする命令は使用でき
ません。
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267
第 12 章 16 ビットリロードタイマ
12.5
12.5
MB90820B シリーズ
16 ビットリロードタイマの割込み
16 ビットリロードタイマは , 16 ビットダウンカウンタのアンダフロー時に割込み要
求を出力します。拡張インテリジェント I/O サービス (EI2OS) に対応しています。
■ 16 ビットリロードタイマの割込み
表 12.5-1 に 16 ビットリロードタイマの割込み制御ビットと割込み要因を示します。
表 12.5-1 16 ビットリロードタイマの割込み制御ビットと割込み要因
タイマ制御ステータスレジスタの下位ビット (TMCSRL0/TMCSRL1)
割込み要因
割込みフラグビット
割込み許可ビット
UF
INTE
16 ビットダウンカウンタの
アンダフロー (TMR0/TMR1)
(0000H → FFFFH)
割込みフラグのクリア
• UF ビットに "0" を書込み
• リセット
• EI2OS を開始
表 12.5-1 にある割込み要因が生成された場合 , 16 ビットリロードタイマの割込みフラ
グビットが "1" に設定されます。割込みフラグビットが "1" に設定されていて , 16 ビッ
トリロードタイマの割込み許可ビットが "1" の場合 , 割込み要求を割込みコントローラ
へ出力します。
■ 16 ビットリロードタイマの割込みと EI2OS
表 12.5-2 に 16 ビットリロードタイマの割込みと EI2OS の関係を示します。
表 12.5-2 16 ビットリロードタイマの割込みと EI2OS
割込み制御レジスタ
割込み
番号
チャネル
ベクタテーブルのアドレス
EI2OS
レジスタ名
アドレス
下位
上位
バンク
16 ビットリロード
タイマ 0
#30 (1EH)
ICR09
0000B9H
FFFF84H
FFFF85H
FFFF86H
*
16 ビットリロード
タイマ 1
#18 (12H)
ICR03
0000B3H
FFFFB4H
FFFFB5H
FFFFB6H
*
* : ICR03, ICR09 または割込みベクタと共用の割込み要因を使用しない場合は可能
■ 16 ビットリロードタイマの EI2OS 機能
16 ビットリロードタイマには EI2OS に対応する回路がありますので , アンダフロー発
生によりカウンタが EI2OS を起動します。ただし EI2OS は , 割込み制御レジスタ (ICR)
を共用するリソース機能が割込みを使用していない場合のみ使用可能です。16 ビット
リロードタイマ 0 で EI2OS を使用する場合には , 波形ジェネレータの割込みは禁止し
なければなりません。16 ビットリロードタイマ 1 で EI2OS を使用する場合には , 出力
コンペア 2 の割込みを禁止する必要があります。
268
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第 12 章 16 ビットリロードタイマ
12.6
MB90820B シリーズ
16 ビットリロードタイマの動作説明
12.6
16 ビットリロードタイマの設定とカウンタの動作状態について説明します。
■ 16 ビットリロードタイマの設定
● 内部クロックモードの設定
インターバルタイマとして動作させるには , 図 12.6-1 のように設定する必要がありま
す。
図 12.6-1 内部クロックモードの設定
bit15 bit14 bit13 bit12 bit11 bit10
TMCSR
−
−
−
FSEL
CSL1
CSL0
◎
bit9
bit8
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
MOD2
MOD1
MOD0
OUTE
OUTL
RELD
INTE
UF
CNTE
TRG
◎
◎
◎
◎
◎
◎
◎
◎
1
◎
"11" 以外
TMRD
カウンタの初期値 ( リロード値 ) を設定
◎ : 使用ビット
1 : "1" を設定
● イベントカウントモードの設定
イベントカウンタとして動作させるには , 図 12.6-2 のように設定する必要があります。
図 12.6-2 イベントカウントモードの設定
bit15 bit14 bit13 bit12 bit11 bit10
TMCSR
-
TMRD
-
-
bit9
bit8
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
FSEL
CSL1
CSL0
MOD2
MOD1
MOD0
OUTE
OUTL
RELD
INTE
UF
CNTE
TRG
◎
1
1
◎
◎
◎
◎
◎
◎
◎
◎
1
◎
カウンタの初期値 ( リロード値 ) を設定
DDR5
△
DDR0
△
: 使用ビット
1 : "1" を設定
△ : 入力端子を使用する場合 "0" を設定
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269
第 12 章 16 ビットリロードタイマ
12.6
MB90820B シリーズ
■ カウンタの動作状態
カウンタの状態は , タイマ制御ステータスレジスタ (TMCSRL0/TMCSRL1, TMCSRH0/
TMCSRH1) の CNTE ビットと内部 WAIT 信号で決まります。STOP 状態 ( 停止状態 ),
起動トリガ待ち状態 (WAIT 状態 ), および動作状態 (RUN 状態 ) が設定可能です。図
12.6-3 にカウンタの状態遷移図を示します。
図 12.6-3 カウンタの動作状態の遷移図
STOP状態
TIN端子 :入力禁止
TO端子 :汎用入出力ポート
リセット
カウンタ:停止時の値を保持
リセット直後は不定
CNTE= 0
CNTE= 0
CNTE= 1
TRG= 0
CNTE= 1
TRG= 1
RUN状態
CNTE=1, WAIT=0
TIN端子 :TIN端子として機能
TO端子 :TO端子として機能
WAIT状態
CNTE=1, WAIT=1
TIN端子:トリガ入力のみ許可
TO端子 :初期値出力
UF= 1
カウンタ:停止時の値を保持.リセット RELD= 0
直後ロードするまでは不定 (ワンショットモード)
カウンタ:動作
UF= 1
RELD= 1
(リロードモード)
TRG= 1
(ソフトトリガ)
TIN端子からの外部トリガ
LOAD
CNTE=1, WAIT=0
リロードレジスタ値をカウンタへロード
TRG= 1
(ソフトウェアトリガ)
ロード終了
:ハードウェアによる状態遷移
:レジスタアクセスによる状態遷移
WAIT :内部信号のWAIT信号(内部信号)
TRG
:タイマ制御ステータスレジスタ(TMCSR)のソフトウェアトリガビット
CNTE :タイマ制御ステータスレジスタ(TMCSR)のカウント許可ビット
UF :タイマ制御ステータスレジスタ(TMCSR)のアンダーフロー割込み要求フラグビット
RELD :タイマ制御ステータスレジスタ(TMCSR)のリロード選択ビット
270
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第 12 章 16 ビットリロードタイマ
12.6
MB90820B シリーズ
12.6.1
内部クロックモード ( リロードモード )
内部カウントクロックに同期して , 16 ビットカウンタをダウンカウントし , カウン
タのアンダフローのために , CPU への割込み要求を発生します。また , タイマ出力
端子からトグル波形を出力できます。
■ 内部クロックモード ( リロードモード ) の動作
カウント動作が許可の場合 (TMCSR0/TMCSR1: CNTE = 1) で , ソフトウェアトリガビッ
ト (TMCSR: TRG) あるいは外部トリガによりタイマを開始すると , 16 ビットリロード
レジスタ (TMRDL0/TMRDL1, TMRDH0/TMRDH1) に設定した値が 16 ビットダウンカ
ウンタにリロードされ , カウント動作を開始します。カウント許可ビットとソフトウェ
アトリガビットが同時に "1" を設定された場合 , カウント動作が許可されると同時にカ
ウントを開始します。
16 ビットカウンタ値のアンダフロー ("0000H" → "FFFFH") により , 16 ビットリロード
レジスタ (TMRDL0/TMRDL1, TMRDH0/TMRDH1) に設定した値が 16 ビットカウンタ
にリロードされ , カウントを継続します。アンダフロー割込み要求フラグビット (UF)
とアンダフロー割込み要求許可ビット (INTE) に "1" が設定された場合 , 割込み要求を
出力します。
TO 端子からは , アンダフローごとに反転するトグル波形を出力できます。
● ソフトウェアトリガ動作
タイマ制御ステータスレジスタ (TMCSRL0/TMCSRL1, TMCSRH0/TMCSRH1) の TRG
ビットが "1" に設定されている場合 , カウントを開始します。
図 12.6-4 にリロードモード時のソフトウェアトリガの動作を示します。
図 12.6-4 リロードモードのカウント動作 ( ソフトウェアトリガ動作 )
カウントクロック
カウンタ
データロード信号
-1
リロードデータ
0000H
-1
リロードデータ
0000H
-1
リロードデータ
0000H
-1
リロードデータ
UFビット
CNTEビット
TRGビット
TO端子
1マシンサイクル*
*:トリガ入力からリロードデータロードまで,1マシンサイクルの時間がかかります。
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271
第 12 章 16 ビットリロードタイマ
12.6
MB90820B シリーズ
● 外部トリガ入力動作
有効エッジ ( 立上り , 立下り , 両エッジから選択可能 ) が TIN 端子に入力されると , カ
ウントを開始します。
図 12.6-5 にリロードモード時における外部トリガ動作を示します。
図 12.6-5 リロードモードのカウント動作 ( 外部トリガ入力動作 )
カウントクロック
-1
カウンタ
リロードデータ
データロード信号
0000H
-1
リロードデータ
0000H
-1
0000H
リロードデータ
-1
リロードデータ
UFビット
CNTEビット
TIN端子
2~2.5マシンサイクル*
TO端子
*:外部トリガ入力からリロードデータロードまで,2~2.5マシンサイクルの時間がかかります。
<注意事項>
TIN 端子へ入力するトリガパルス幅は 2/φ (φ : マシンクロック ) 以上としてください。
● ゲート入力動作
有効レベル ("L" または "H" を選択可能 ) が TIN 端子に入力されると同時に , カウント
を開始します。
図 12.6-6 にリロードモード時におけるゲート入力を示します。
272
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第 12 章 16 ビットリロードタイマ
12.6
MB90820B シリーズ
図 12.6-6 リロードモード時のカウント動作 ( ソフトウェアトリガとゲート入力動作 )
カウントクロック
カウンタ
リロードデータ
-1
-1
-1
0000H
-1
-1
リロードデータ
データロード信号
UFビット
CNTEビット
TRGビット
TIN端子
1マシンサイクル*
TO端子
*:トリガ入力からリロードデータロードまで,1マシンサイクルの時間がかかります。
<注意事項>
TIN 端子へ入力するトリガパルス幅は 2/φ (φ : マシンクロック ) 以上としてください。
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273
第 12 章 16 ビットリロードタイマ
12.6
12.6.2
MB90820B シリーズ
内部クロックモード ( ワンショットモード )
内部カウントクロックに同期して , 16 ビットカウンタをカウントダウンし , カウン
タのアンダフローが発生したときに CPU に対する割込み要求を出力します。また ,
TO0/TO1 端子から , カウント中を示す矩形波を出力します。
■ 内部クロックモード ( ワンショットモード )
カウントが許可の場合 (TMCSR0/TMCSR1: CNTE = 1) に , ソフトウェアトリガビット
(TMCSR0/TMCSR1: TRG) あるいは外部トリガによりタイマを開始すると , カウント動
作を開始します。カウント許可ビットとソフトウェアトリガビットが "1" に設定され
ている場合 , カウント動作を許可すると 同時にカウントを開始します。
16 ビットカウンタ値のアンダフロー ("0000H" → "FFFFH") により , 16 ビットカウンタ
は "FFFFH" の状態でカウントを停止し , アンダフロー割込みフラグビット (UF) は "1"
に設定されます。割込み要求許可ビット (INTE) に "1" が設定されると , 割込み要求を
出力します。
また , TO 端子からは , カウント中を示す矩形波を出力できます。
● ソフトウェアトリガ動作
タイマ制御ステータスレジスタ (TMCSRL0/TMCSRL1, TMCSRH0/TMCSRH1) の TRG
ビットが "1" に設定されると同時にカウントを開始します。
図 12.6-7 にワンショットモード時におけるソフトウェアトリガ動作を示します。
図 12.6-7 ワンショットモードのカウント動作 ( ソフトウェアトリガ動作 )
カウントクロック
カウンタ
データロード信号
-1
0000H FFFFH
リロードデータ
-1
0000H FFFFH
リロードデータ
UFビット
CNTEビット
TRGビット
1マシンサイクル*
TO端子
起動トリガ入力待ち
*:トリガ入力からリロードデータロードまで,1マシンサイクルの時間がかかります。
274
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第 12 章 16 ビットリロードタイマ
12.6
MB90820B シリーズ
● 外部トリガ入力動作
有効エッジ ( 立上り , 立下り , 両エッジから選択可能 ) が TIN0/TIN1 端子に入力される
と , カウントを開始します。
図 12.6-8 にワンショットモード時における外部トリガ動作を示します。
図 12.6-8 ワンショットモードのカウント動作 ( 外部トリガ動作 )
カウントクロック
カウンタ
-1
リロードデータ
データロード信号
0000H
FFFFH
-1
0000H
FFFFH
リロードデータ
UFビット
CNTEビット
TIN端子
2~2.5マシンサイクル*
TO端子
起動トリガ入力待ち
*:外部トリガ入力からリロードデータロードまで,2~2.5マシンサイクルの時間がかかります。
<注意事項>
TIN 端子へ入力するトリガパルス幅は 2/φ (φ : マシンクロック ) 以上としてください。
● ゲート入力動作
有効レベル ("L" または "H" を選択可能 ) が TIN 端子に入力された場合 , カウントを開
始します。
図 12.6-9 にワンショットモード時におけるゲート入力を示します。
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275
第 12 章 16 ビットリロードタイマ
12.6
MB90820B シリーズ
図 12.6-9 ワンショットモードのカウント動作 ( ソフトウェアトリガ動作と外部ゲート入力動作 )
カウントクロック
カウンタ
-1
データロード信号
リロードデータ
0000H
FFFFH
-1
0000H
FFFFH
リロードデータ
UFビット
CNTEビット
TRG端子
1マシンサイクル*
TO端子
起動トリガ入力待ち
*:トリガ入力からリロードデータロードまで,1マシンサイクルの時間がかかります。
<注意事項>
TIN 端子へ入力するトリガパルス幅は 2/φ (φ : マシンクロック ) 以上としてください。
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第 12 章 16 ビットリロードタイマ
12.6
MB90820B シリーズ
イベントカウントモード
12.6.3
TIN 端子からの入力エッジをカウントして , 16 ビットカウンタをダウンカウントし ,
カウンタのアンダフローにより , CPU への割込み要求を出力します。また , TO0/
TO1 端子からトグル波形または矩形波を出力できます。
■ イベントカウントモード
カウント動作を許可 (TMCSR0/TMCSR1: CNTE = 1) し , カウンタを起動 (TMCSR0/
TMCSR1: TRG = 1) すると , 16 ビット リロードレジスタ (TMRDL0/TMRDL1, TMRDH0/
TMRDH1) の値がカウンタにロードされます。TIN0/TIN1 端子に入力されたパルス ( 外
部カウントクロック ) の有効エッジ ( 立上り , 立下り , 両エッジ選択可 ) を検出するご
とにカウントダウンします。
カウント許可ビットとソフトウェアトリガビットを同時に "1" にセットすれば , カウン
ト許可と同時にカウントを開始します。
● リロードモードの動作
カウンタ値がアンダフロー ("0000H" → "FFFFH") すると , リロードレジスタ (TMRDL0/
TMRDL1, TMRDH0/TMRDH1) の値をカウンタにロードして , カウント動作を継続しま
す。このとき , アンダフロー割込みフラグビットとアンダフロー割込み許可ビット
(TMCSR0/TMCSR1: INTE) が "1" であれば , 割込み要求を発生します。
また , TO0/TO1 端子からは , アンダフローごとに反転するトグル波形を出力できます。
図 12.6-10 リロード時におけるカウント動作を示します。
<注意事項>
TIN 端子へ入力されるクロックの "H" 幅および "L" 幅は , 4/φ (φ : マシンクロック ) 以上と
してください。
図 12.6-10 リロードモードのカウント動作 ( イベントカウントモード )
TIN端子
カウンタ
データロード信号
-1
リロードデータ
0000H
-1
リロードデータ
0000H
-1
リロードデータ
0000H
-1
リロードデータ
UFビット
CNTEビット
TRGビット
TO端子
1マシンサイクル*
*:トリガ入力からリロードデータロードまで,1マシンサイクルの時間がかかります。
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277
第 12 章 16 ビットリロードタイマ
12.6
MB90820B シリーズ
● ワンショットモードの動作
カウンタ値がアンダフロー("0000H" → "FFFFH") 時は , 16 ビットカウンタは "FFFFH" の
状態で停止します。このとき , アンダフロー割込みフラグビット (UF) を "1" にセット
し , 割込み要求許可ビット (INTE) が "1" であれば , 割込み要求を発生します。
また , TO0/TO1 端子からは , カウント中を示す矩形波を出力できます。
図 12.6-11 にワンショットモード時におけるカウント動作を示します。
図 12.6-11 ワンショットモードのカウンタ動作 ( イベントカウントモード )
TIN端子
-1
カウンタ
データロード信号
0000H
FFFFH
リロードデータ
-1
0000H
FFFFH
リロードデータ
UFビット
CNTEビット
TRGビット
1マシンサイクル*
TO端子
起動トリガ入力待ち
*:トリガ入力からリロードデータロードまで,1マシンサイクルの時間がかかります。
<注意事項>
TIN 端子へ入力されるクロックの "H" 幅および "L" 幅は , 4/φ (φ : マシンクロック ) 以上と
してください。
278
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12.7
第 12 章 16 ビットリロードタイマ
12.7
16 ビットリロードタイマの使用上の注意
16 ビットリロードタイマを使用上の注意を以下に示します。
■ 16 ビットリロードタイマの使用上の注意
● プログラム設定上の注意
• 16 ビットリロードレジスタ (TMRDL0/TMRDL1, TMRDH0/TMRDH1) に値を設定す
る場合は , カウントを停止 (TMCSR0/TMCSR1: CNTE = 0) させてください。カウン
タ動作中でも 16 ビットタイマレジスタ (TMR0/TMR1) を読出しできますが , この場
合は必ずワード転送命令 (MOVW A, dir など ) を使用してください。
• タイマ制御ステータスレジスタ (TMCSRL0/TMCSRL1, TMCSRH0/TMCSRH1) の
FSEL/CSL1/ CSL0/MOD2/MOD1/MOD0 ビットのデータを変更する場合は , カウント
を停止 (TMCSRL0/TMCSRL1: CNTE = 0) してください。
● 割込みに関連する注意
• タイマ制御ステータスレジスタ (TMCSRL0/TMCSRL1, TMCSRH0/TMCSRH1) の UF
ビットが "1" に設定され , 割込み要求許可された状態 (TMCSRL0/TMCSRL1: INTE =
1) では , 割込み処理から復帰できません。UF ビットは 必ずクリアしてください。
• 16 ビットリロードタイマは , 波形ジェネレータおよび出力コンペア 2 と割込みベク
タを共用しているため , 割込みを使用する場合には , 割込み処理ルーチンで割込み
要因をチェックする必要があります。
• 16 ビットリロードタイマが EI2OS を使用する場合 , 共用するリソースの割込みは禁
止されなければなりません。
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279
第 12 章 16 ビットリロードタイマ
12.7
280
MB90820B シリーズ
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CM44-10147-2
第 13 章
PWC タイマ
16 ビット PWC タイマの起動と動作について説明
します。
13.1 PWC タイマの概要
13.2 PWC タイマのブロックダイヤグラム
13.3 PWC タイマの端子
13.4 PWC タイマのレジスタ
13.5 PWC タイマの割込み
13.6 PWC タイマの動作
13.7 PWC タイマ使用上の注意
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281
第 13 章 PWC タイマ
13.1
13.1
MB90820B シリーズ
PWC タイマの概要
PWC( パルス幅測定 ) タイマはリロード機能を備えた多機能 16 ビットアップカウン
タであり , 入力信号のパルス幅を算出する機能も備えています。
PWC タイマは , 16 ビットカウンタ , 入力パルス分周器 , 分周比制御レジスタ , カウ
ント入力端子 , パルス出力端子 , および 16 ビット制御レジスタから構成されていま
す。
■ PWC タイマ
MB90820B シリーズは 2 つの PWC タイマチャネルを装備しており , PWC タイマは以
下の特性を備えています。
● タイマ機能
• 指定された時間間隔で割込み要求が生成されます。
• タイマ周期と同期したパルス信号を生成できます。
• 3 つの内部クロックからカウンタクロックを選択できます。
● パルス幅測定機能
• 外部パルス入力イベント間の時間を測定できます。
• 3 つの内部クロックからカウンタクロックを選択できます。
• カウントモード
• "H" パルス幅 ( 立上りエッジから立下りエッジまでの幅 ), "L" パルス幅 ( 立下り
エッジから立上りエッジまでの幅 )
• 立上りエッジ周期(立上りエッジから立上りエッジまでの周期), 立下りエッジ周
期 ( 立下りエッジから立下りエッジまでの周期 )
• 中間エッジカウント(立上りまたは立下りエッジから立下りエッジまたは立上り
エッジまでのカウント )
• 8 ビット入力分周器を使用して入力パルスを 22, 24, 26 または 28 で分周して周期を測
定します。
• カウント完了時に割込み要求が生成されます。
• 単一カウントまたは連続カウントを選択できます。
■ PWC タイマの動作
PWC タイマは , 16 ビットアップカウントタイマを中核とした多機能タイマであり , カ
ウント入力端子と 8 ビット入力分周器を備えています。PWC タイマは 2 つの主要機能
( タイマ機能とパルス幅測定機能 ) を備えており , これらの機能はそれぞれ 2 種類のカ
ウントクロックを選択できます。
282
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CM44-10147-2
第 13 章 PWC タイマ
13.2
MB90820B シリーズ
13.2
PWC タイマのブロックダイヤグラム
PWC タイマのブロックダイヤグラムを図 13.2-1 に示します。
■ PWC タイマのブロックダイヤグラム
図 13.2-1 PWC タイマのブロックダイヤグラム
PWC 読出し
エラー検出
ERR
16
PWC
16
16
オーバフロー
書込み許可
リロード
データ転送
P07/PWO0
P47/PWO1
F.F.
16
クロック
オーバフロー
22
16 ビットアップカウントタイマ
23
タイマクリア
カウント有効
カウントビット出力
フラグ設定
F2MC-16LX バス
制御回路
開始エッジ選択
内部クロック
( マシンクロック /4)
分周器 ON/OFF
P06/PWI0
P46/PWI1
エッジ検出
カウント開始エッジ
オーバフロー割込み要求
PWCS
8 ビット
分周器
CKS1
ERR CKS0
分周比選択
2
CM44-10147-2
CKS1/CKS0
分周器クリア
カウント
終了エッジ
カウント終了割込み要求
15
終了エッジ選択
クロック
Clock
分周器
DIV1,
DIV0
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283
第 13 章 PWC タイマ
13.3
13.3
MB90820B シリーズ
PWC タイマの端子
PWC タイマの端子について説明します。また端子のブロックダイヤグラムも示しま
す。
■ PWC タイマの端子
PWC タイマの端子は , 汎用入出力ポートと共用されます。端子機能と入出力形式 , PWC
タイマを使用するために必要な設定を表 13.3-1 に示します。
表 13.3-1 PWC タイマの端子
端子名
P06/PWI0
端子機能
入出力形式
プルアップ
オプション
待機制御
ポート 0 入出力 /
タイマ入力
P07/PWO0
ポート 0 入出力 /
タイマ出力
P46/PWI1
ポート 4 入出力 /
タイマ入力
設定
入力ポートの設定
(DDR0: bit6= 0)
CMOS 出力 /
CMOS 入力
選択可能
タイマ有効の設定
(PWCSL0: MOD2 ∼ MOD0
が 0 ではない )
使用可能
P47/PWO1
ポート 4 入出力 /
タイマ出力
CMOS 出力 /
CMOS ヒステ
リシス入力
入力ポートの設定
(DDR4: bit6= 0)
なし
タイマ有効の設定
(PWCSL1: MOD2 ∼ MOD0
が 0 ではない )
■ PWC タイマ端子のブロックダイヤグラム
図 13.3-1 に PWC タイマ 0 入力端子 (PWI0) のブロックダイヤグラムを示します。
図 13.3-1 PWC タイマ 0 入力端子 (PWI0) のブロックダイヤグラム
RDR
リソース入力
ポートデータレジスタ (PDR)
プルアップ抵抗
約 50Ω
PDR リード
内
部
デ
|
タ
バ
ス
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
284
スタンバイ制御 (SPL=1)
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第 13 章 PWC タイマ
13.3
MB90820B シリーズ
図 13.3-2 に PWC タイマ 0 の出力端子 (PWO0) のブロックダイヤグラムを示します。
図 13.3-2 PWC タイマ 0 の出力端子 (PWO0) のブロックダイヤグラム
RDR
リソース出力
ポートデータレジスタ (PDR)
リソース入力
リソース出力許可
プルアップ抵抗
約 50 kΩ
PDR リード
内
部
デ
|
タ
バ
ス
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL=1)
図 13.3-3 に PWC タイマ 1 の入力端子 (PWI1) のブロックダイヤグラムを示します。
図 13.3-3 PWC タイマ 1 の入力端子 (PWI1) のブロックダイヤグラム
リソース入力
ポートデータレジスタ (PDR)
PDR リード
内
部
デ
|
タ
バ
ス
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
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スタンバイ制御 (SPL=1)
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285
第 13 章 PWC タイマ
13.3
MB90820B シリーズ
図 13.3-4 に PWC タイマ 1 の出力端子 (PWO1) のブロックダイヤグラムを示します。
図 13.3-4 PWC タイマ 1 の出力端子 (PWO1) のブロックダイヤグラム
リソース出力
ポートデータレジスタ (PDR)
リソース入力
リソース出力許可
PDR リード
内
部
デ
|
タ
バ
ス
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
286
スタンバイ制御 (SPL=1)
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第 13 章 PWC タイマ
13.4
MB90820B シリーズ
13.4
PWC タイマのレジスタ
PWC タイマのレジスタ一覧を示します。
■ PWC タイマのレジスタ
図 13.4-1 PWC タイマのレジスタ
bit 14
bit 13
bit 12
bit 11
bit 10
bit 9
bit 8
PWC 状態制御レジスタ ( 上位 )
PWCSH0, PWCSH1
STRT STOP
R/W
R/W
bit 15
EDIR
W
EDIE
R/W
OVIR
R/W
OVIE
R/W
ERR
W
POUT
R/W
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
PWC 状態制御レジスタ ( 下位 )
PWCSL0, PWCSL1
CKS1 CKS0
R/W
R/W
予約
R/W
予約
R/W
S/C
R/W
MOD2 MOD1 MOD0
R/W
R/W
R/W
bit 15
bit 13
bit 12
bit 11
bit 10
bit 7
PWC データバッファレジスタ ( 上位 )
PWC0, PWC1
分周比制御レジスタ DIV0, DIV1
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bit 14
bit 9
bit 8
PW15 PW14 PW13 PW12 PW11 PW10 PW09 PW08
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit 7
PWC データバッファレジスタ ( 下位 )
PWC0, PWC1
bit 6
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
PW07 PW06 PW05 PW04 PW03 PW02 PW01 PW00
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
−
−
−
−
−
−
−
−
−
−
−
−
DIV1
R/W
DIV0
R/W
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初期値
00000000B
初期値
00000000B
初期値
XXXXXXXXB
初期値
XXXXXXXXB
初期値
XXXXXX00B
287
第 13 章 PWC タイマ
13.4
13.4.1
MB90820B シリーズ
PWC 状態制御レジスタ (PWCSH0/PWCSH1,
PWCSL0/PWCSL1)
PWC 状態制御レジスタ (PWCSH0/PWCSH1, PWCSL0/PWCSL1) は , PWC タイマ
の動作を制御し , PWC タイマの状態を読み出します。
■ PWC 状態制御レジスタ , 上位バイト (PWCSH0/PWCSH1)
図 13.4-2 PWC 状態制御レジスタ (PWCSH0/PWCSH1)
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
STRT
STOP
EDIR
EDIE
OVIR
OVIE
ERR
POUT
R/W
R/W
R
R/W
R/W
R/W
R
R/W
初期値
00000000B
bit 8
パルス出力ビット
POUT
0
前の値が"1"でタイマがオーバフローした場合
1
前の値が"0"でタイマがオーバフローした場合
bit 9
エラーフラグビット
ERR
0
カウント結果は上書きされない
1
前の値が読み出される前にカウント結果が上書きされる
bit 10
オーバフロー割込み要求許可ビット
OVIE
0
オーバフロー割込み要求を禁止する
1
オーバフロー割込み要求を許可する
bit 11
オーバフロー割込み要求ビット
OVIR
書込み時
読出し時
0
タイマオーバフローなし
クリア
1
タイマオーバフローあり
影響なし
bit 12
測定終了割込み許可ビット
EDIE
0
測定終了割込み要求を禁止する
1
測定終了割込み要求を許可する
bit 13
測定終了割込み要求フラグビット
EDIR
0
1
bit 15
パルス幅の測定中
パルス幅の測定終了
bit 14
起動/停止ビット
STRT STOP
X
:不定
R/W :リード/ライト可能
R
288
:リードオンリ
:初期値
読出し時
タイマ停止(タイマが起動
されず,またカウントが終了)
書込み時
機能なし。動作は影響を受けない
0
0
0
1
意味なし
タイマが起動または再起動する
(カウントを有効にする)
1
0
意味なし
タイマが起動または再起動する
(カウントを有効にする)
1
1
タイマのカウント動作が進行中
機能なし。動作は影響を受けない
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第 13 章 PWC タイマ
13.4
MB90820B シリーズ
表 13.4-1 PWC 状態制御レジスタ (PWCSH0/PWCSH1) (1 / 2)
ビット名
bit15,
bit14
bit13
bit12
機能
STRT, STOP:
起動 / 停止ビット
• これらのビットは , 16 ビットアップカウントタイマを起動 / 再起動および停
止するために使用します。
• これらのビットを読み出すと , タイマ動作状態が復帰します。
• これらのビットは , リード / ライト可能です。これらのビットの意味は , リー
ドまたはライトにより異なります。
• リードモディファイライト動作時は , 必ず "11B" が読み出されます。
• STRT, STOP ビットを書き込んでタイマを起動 / 停止する場合 , ビット操作命
令 ( ビットクリア命令など ) が使用可能です。ただし , 動作状態 ( タイマが動
作中であることなどを必ず示す ) の読出し時には , ビット操作命令を使用す
ることはできません。
EDIR:
測定終了割込み
要求フラグビット
• このビットは , パルス幅測定モードでの測定が終了したことを示します。
• パルス幅測定が終了すると , このビットは設定されます (PWC0/PWC1 に測定
結果が含まれます )。
• PWC データバッファレジスタ内の測定結果や PWC0/PWC1 を読み出した場
合に , このビットは自動的にクリアされます。
• タイマモードでは , このビットは意味を持ちません。
• このビットは読出し専用ビットであり , ライトは意味を持ちません。
EDIE:
測定終了割込み
許可ビット
• このビットは , パルス幅カウントモード時の測定終了割込み要求を制御する
ために使用します。
• このビットが "1" で , かつ EDIR ビットに "1" が設定されたとき , 測定終了割
込み要求が CPU に対して生成されます。
• タイマモード時はこのビットには必ず "0" を設定してください。
• このビットは , 16 ビットアップカウントタイマのオーバフローがいつ発生す
るかを指定するために使用します。動作はすべてのモードに影響を与えま
す。
• タイマオーバフローが ("FFFFH" から "0000H") 発生すると , ビットは設定さ
bit11
OVIR:
オーバフロー
割込み要求ビット
bit10
OVIE:
オーバフロー
割込み要求許可
ビット
CM44-10147-2
れます。
"0" を設定した場合 : このビットはクリアされます。
"1" を設定した場合 : 影響はありません。
• リードモディファイライト動作時は , 必ず "1" 読み出されます。
( 注意事項 )
"H"/"L" パルス幅カウントモード時は , パルス幅時間測定にこのビットを使用
しないでください。
• このビットは , タイマオーバフロー割込み要求を許可するために使用しま
す。
• このビットが "1" で , かつ OVIR が "1" に設定された場合 , オーバフロー割
込み要求が CPU に対して生成されます。
( 注意事項 )
"H"/"L" パルス幅カウントモード時は , このビットを "0" に設定してください。
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289
第 13 章 PWC タイマ
13.4
MB90820B シリーズ
表 13.4-1 PWC 状態制御レジスタ (PWCSH0/PWCSH1) (2 / 2)
ビット名
bit9
bit8
ERR:
エラー
フラグビット
POUT:
パルス出力ビット
機能
• このビットは , パルス幅カウントモードで連続カウントするために使用しま
す。このフラグは , 前のカウント結果が PWC0/PWC1 レジスタから読み出さ
れる前に次のカウント動作が完了していることを示します。この状態が発生
すると , PWC0/PWC1 レジスタは新しいカウント結果で上書きされ , 前のカウ
ント結果は失われます。カウント動作はこのビット値とは無関係に継続しま
す。
• このビットは読出し専用ビットであり , このビットへのライトは意味を持ち
ません。
• 読み出されていないカウント結果が次のカウント結果で上書きされると , こ
のビットが設定されます。
• PWC データバッファレジスタ内の測定結果や PWC0/PWC1 を読み出したと
き , このビットは自動的にクリアされます。
• タイマモード時で 16 ビットアップカウントタイマオーバフローが発生する
と , このビットは反転します。
• パルス幅カウントモード時は , このビットは意味を持ちません。
• このビットは , リード / ライト可能です。ただし , このビットへの書込みは ,
タイマが停止した場合 (bit15 : STRT と bit14 : STOP の両方に "0" が設定 ) に
限り可能です。タイマ動作中 (bit15 : STRT と bit14 : STOP の両方に "1" が設
定 ) にこのビットに値を書き込んでも , ビットの値は変化しません。
• POUT 値が "0" であり , かつタイマオーバフローが "FFFFH" から "0000H" の
範囲において発生した場合 , またタイマが停止し "1" が書き込まれた場合 ,
このビットは設定されます。
• POUT 値が "1" であり , かつタイマオーバフローが "FFFFH" から "0000H" の
範囲において発生した場合 , またはタイマが停止し "0" が書き込まれた場合 ,
このビットはクリアされます。このビットはリセットでもクリアされます。
290
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第 13 章 PWC タイマ
13.4
MB90820B シリーズ
■ PWC 状態制御レジスタ , 下位バイト (PWCSL0/PWCSL1)
図 13.4-3 PWC 状態制御レジスタ , 下位バイト (PWCSL0/PWCSL1)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
CKS1
CKS0
−
−
S/C
MOD2
MOD1
MOD0
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit 2
bit 1
bit 0
MOD2
MOD1
MOD0
0
0
0
タイマモード , パルス出力なし
0
0
1
タイマモード , パルス出力あり (PWO 端子が有効 ): リ
ロードモードのみ
0
1
0
全エッジ間パルス幅測定モード ( 立上りエッジ / 立下り
エッジから立下りエッジ / 立上りエッジまでの幅 )
0
1
1
分周周期測定モード ( 入力分周器が使用された場合 )
1
0
0
立上りエッジ間周期測定モード ( 立上りエッジから次
の立上りエッジまでの周期 )
1
0
1
"H" パルス幅測定モード ( 立上りエッジから立下りエッ
ジまでの幅 )
1
1
0
"L" パルス幅測定モード ( 立下りエッジから立上りエッ
ジまでの幅 )
1
1
1
立下りエッジ間周期測定モード ( 立下りエッジから次
の立下りエッジまでの周期 )
動作モード選択 / カウントエッジ選択
bit 3
S/C
0
1
x
カウントモード選択
単一測定モード
リロードなし
( ワンショット )
単一測定後に停止
連続測定モード
リロードあり ( リロード
タイマ ) バッファレジス
タが有効
連続測定 : バッファレ
ジスタが有効
bit 7
bit 6
CKS1
CKS0
0
0
0
1
16 分周されたマシンクロック
(24MHz マシンサイクルの場合 , 0.67µs)
1
0
32 分周されたマシンクロック
(24MHz マシンサイクルの場合 , 1.33µs)
1
1
設定禁止 ( 出力は不定 )
: 初期値
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カウントクロック選択ビット
4 分周されたマシンクロック
(24MHz マシンサイクルの場合 , 0.17µs)
: 不定
R/W : リード / ライト可能
パルス幅カウント
モード
タイマモード
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291
第 13 章 PWC タイマ
13.4
MB90820B シリーズ
表 13.4-2 PWC 状態制御レジスタ (PWCSL0/PWCSL1)
ビット名
機能
• CKS1, CKS0 ビットは , 内部カウントクロックを選択するために使用します。
• リセット後 , これらのビットは "00B" に初期化されます。これらのビットは
bit7,
bit6
CKS1, CKS0:
リード / ライト可能です。ただし , "11B" を設定することはできません。
クロック選択ビット ( 注意事項 )
タイマ起動後にこの設定を変更することは禁止されています。これらのビット
への書込みは , タイマ起動前またはタイマ停止後に行ってください。
bit5,
bit4
予約ビット
bit3
• このビットは , カウントモードを選択するために使用します。
• リセット後 , このビットは "0" に初期化されます。このビットはリード / ラ
S/C:
イト可能です。
カウントモード選択
( 注意事項 )
ビット
タイマ起動後にこの設定を変更することは禁止されています。このビットへの
書込みは , タイマ起動前またはタイマ停止後に行ってください。
• これらのビットは未定義ビットです。必ず "00B" を書き込んでください。
• これらのビットに値を設定すると , 動作モードの選択 , およびパルス幅カウ
ントに適したパルスエッジの選択が可能になります。
• リセット後 , これらのビットは "000B" に初期化されます。これらのビット
bit2,
bit1,
bit0
292
MOD2, MOD1,
はリード / ライト可能です。
MOD0:
( 注意事項 )
動作モード選択 /
• タイマ起動後にこの設定を変更することは禁止されています。これらのビッ
カウントエッジ選択
トへの書込みは , タイマ起動前またはタイマ停止後に行ってください。
ビット
• 連続測定モードを * マーク ( 前ページ ) が付いた設定に対して設定すると ,
エッジ総数が算出され , 内部カウントクロックの分周器はカウント終了時に
クリアされません。ほかのすべてのモード時は , 内部カウントクロックの分
周器はカウント終了時にクリアされます。
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第 13 章 PWC タイマ
13.4
MB90820B シリーズ
PWC データバッファレジスタ (PWC0/PWC1)
13.4.2
PWC データバッファレジスタ (PWC0/PWC1) は , PWC タイマの動作モードに依存
する機能を備えています。
■ PWC データバッファレジスタ (PWC0/PWC1)
図 13.4-4 PWC データバッファレジスタ (PWC0/PWC1)
PWC データバッファレジスタ ( 上位 )
bit15 bit14
bit13
bit12
PW15 PW14 PW13 PW12
R/W
R/W
R/W
R/W
bit11
bit10
bit9
bit8
PW11 PW10 PW09 PW08
R/W
R/W
R/W
R/W
初期値
XXXXXXXXB
PWC データバッファレジスタ ( 下位 )
bit7
bit6
bit5
bit4
PWC0, PWC1
PW07 PW06 PW05 PW04
R/W
R/W
R/W
R/W
bit3
bit 2
bit1
bit0
PW03 PW02 PW01 PW00
R/W
R/W
R/W
R/W
初期値
XXXXXXXXB
PWC0, PWC1
● タイマモード
リロードタイマ動作モード (PWCSL0/PWCSL1: S/C = 1) 時は , このレジスタはリロード
値を格納します。このレジスタは , リード / ライト可能です。
単一タイマ動作モード (PWCSL0/PWCSL1: S/C = 0) 時は , このレジスタへ直接アクセス
するとアップカウントタイマがアクセスされます。
このモード時は, このレジスタはリー
ド / ライト可能です。ただし , このレジスタへの書込みは , タイマが停止した場合のみ
行われます。このレジスタの読出しは常に可能であり , 読出し値は現タイマ値です。
● パルス幅測定モード ( リード専用 )
連続測定モード (PWCSL0/PWCSL1: S/C = 1) 時は , このレジスタはバッファレジスタと
して機能し , 前のカウント結果を格納します。このレジスタはリード専用レジスタであ
り , 値を書き込んでもレジスタ値は変化しません。
単一測定モード (PWCSL0/PWCSL1: S/C = 0) 時は , このレジスタへ直接アクセスすると
アップカウントタイマがアクセスされます。このモード時も , このレジスタはリード専
用レジスタであり , 値を書き込んでもレジスタ値は変化しません。このレジスタの読出
しは常に可能で , 読出し値は現タイマ値です。カウントが実行されると , レジスタはカ
ウント結果を格納します。
<注意事項>
このレジスタへアクセスする場合は , 必ずワード転送命令をご使用ください。
リセット後 , このレジスタは "0000H" に初期化されます。
CM44-10147-2
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293
第 13 章 PWC タイマ
13.4
MB90820B シリーズ
13.4.3 分周比制御レジスタ (DIV0/DIV1)
分周比制御レジスタ (DIV0/DIV1) は , 分周周期測定モード (PWCSL:MOD2 ∼
MOD0 = 011B) 時に使用します。このレジスタは , ほかのモード時は意味を持ちませ
ん。
■ 分周比制御レジスタ (DIV0/DIV1)
図 13.4-5 分周比制御レジスタ (DIV0/DIV1)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
DIV0
XXXXXX00B
R/W
−
−
−
−
−
−
DIV1
−
−
−
−
−
−
R/W
bit 1
bit 0
DIV1 DIV0
x
0
0
22 = 4 分周
0
1
24 = 16 分周
1
0
26 = 64 分周
1
1
28 = 256 分周
: 不定
R/W : リード / ライト可能
: 初期値
−
分周比選択ビット
: 未定義
表 13.4-3 分周比制御レジスタ (DIV0/DIV1)
ビット名
bit7 ∼
bit2
bit1,
bit0
294
機能
未定義ビット
• 読出し値は不定です。
• これらのビットへライトは , 動作に影響を与えません。
DIV1, DIV0:
分周比選択ビット
• 分周範囲測定モード時は , このレジスタは測定端子からのパルス入力を分周
し , 分周後の 1 周期幅を測定するために使用します。
• リセット後 , これらのビットは "00B" に初期化されます。これらのビットは ,
リード / ライト可能です。
( 注意事項 )
タイマ起動後にこの設定を変更することはできません。これらのビットへの
書込みは , タイマ起動前またはタイマ停止後に行ってください。
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第 13 章 PWC タイマ
13.5
MB90820B シリーズ
13.5
PWC タイマの割込み
PWC タイマは , カウンタオーバフローが発生した場合 , またはパルス幅測定モード
で測定が終了した場合に , 割込み要求を生成できます。また , PWC タイマは拡張イ
ンテリジェント I/O サービス (EI2OS) とも連係しています。
■ PWC タイマの割込み
表 13.5-1 に PWC タイマの割込み制御ビットと割込み要因を示します。
表 13.5-1 PWC タイマの割込み制御ビットと割込み要因
PWC タイマ 0
PWC タイマ 1
割込み要求フラグビット
PWCSL0: OVIR
PWCSL0: EDIR
PWCSL1: OVIR
PWCSL1: EDIR
割込み要求許可ビット
PWCSL0: OVIE
PWCSL0: EDIE
PWCSL1: OVIE
PWCSL1: EDIE
割込み要因
16 ビットアップ
カウンタの
オーバフロー
パルス幅測定
モード時の測定
終了
16 ビットアップ
カウンタの
オーバフロー
パルス幅測定
モード時の測定
終了
PWC タイマでは PWC 状態制御レジスタ (PWCSL) の OVIR ビットは , アップカウンタ
のオーバフロー ("FFFFH" から "0000H") によって "1" に設定されます。この状態におい
て割込み要求が許可 (PWCSL: OVIE = 1) になると , 割込み要求が割込みコントローラへ
出力されます。
PWC 状態制御レジスタ (PWCSL) の EDIR ビットは , パルス幅測定モード時の測定終了
によって "1" にセットされます。この状態において割込み要求が許可 (PWCSL: EDIE =
1) になると , 割込み要求が割込みコントローラへ出力されます。
■ PWC タイマ割込みと EI2OS
表 13.5-2 に PWC タイマ割込みと EI2OS を示します。
表 13.5-2 16 ビット PPG タイマ割込みと EI2OS
チャネル
割込み
番号
割込み制御レジスタ
ベクタテーブルアドレス
EI2OS
レジスタ
アドレス
下位
中位
上位
PWC タイマ 0*1
#13 (0DH)
ICR01
0000B1H
FFFFC8H
FFFFC9H
FFFFCAH
PWC タイマ 1*2
#24 (18H)
ICR06
0000B6H
FFFF9CH
FFFF9DH
FFFF9EH
○
*1:
*
16 ビット PPG タイマ 0 の割込み番号と同じ番号が PWC タイマ 0 に割当てられます。
2: アウトプットコンペア ch.5 一致の割込み番号と同じ番号が PWC タイマ 1 に割当てられます。
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295
第 13 章 PWC タイマ
13.5
MB90820B シリーズ
■ PWC タイマの EI2OS 機能
PWC タイマは EI2OS と連係する回路を持っているので , カウンタは , オーバフローま
たは測定終了が発生すると EI2OS を起動できます。
ただし EI2OS は , 割込み制御レジスタ (ICR) を共用するほかのリソースが割込みを使用
しない場合に限り使用可能です。例えば , PWC タイマ 0 が EI2OS を使用している場合 ,
16 ビット PPG タイマ 0 の割込みは禁止する必要があります。
296
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第 13 章 PWC タイマ
13.6
MB90820B シリーズ
13.6
PWC タイマの動作
PWC タイマは , 16 ビットアップカウントタイマを中核とした多機能タイマであり ,
カウント入力端子と 8 ビット入力分周器を備えています。PWC タイマは 2 つの主要
機能 ( タイマ機能とパルス幅測定機能 ) を備えており , これらの機能はそれぞれ 2 種
類のカウントクロックを選択できます。
■ タイマ機能
• タイマ機能は , 単一モードまたはリロードモード時の動作選択を有効にするアップ
カウントタイマです。
• タイマが起動すると , 各カウントクロックでタイマはカウントします。
• "FFFFH" から "0000H" の範囲においてオーバフローが発生すると , 割込み要求が送出
されます。
オーバフローが発生すると , 以下のイベントが発生します。
• 単一モード時は , カウントは停止します ( 図 13.6-1 を参照 )。
• リロードモード時は , リロードレジスタの値がタイマにリロードされ , カウントが再
起動します ( 図 13.6-2 を参照 )。
図 13.6-1 タイマ動作 ( 単一モード )
タイマカウント値
オーバフロー
オーバフロー
FFFFH
( 再起動は無効 )
PWC への
書込み
0000H
タイマ起動
タイマ起動
OVIR フラグ設定 , タイマ停止
OVIR フラグ設定 , タイマ停止
時間
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297
第 13 章 PWC タイマ
13.6
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図 13.6-2 タイマ動作 ( リロードモード )
オーバフロー
オーバフロー
オーバフロー
オーバフロー
オーバフロー
タイマカウント値
FFFFH
( 再開始は無効 )
PWC 書込み値
リロード
リロード
リロード
リロード
リロード
リロード
0000H
PWC への書込み
リロード
再起動
タイマ停止
タイマ起動
OVIR フラグ設定
時間
POUT ビット
タイマが "L" レベルで起動された場合 , タイマが再起動されてもレベルは切り換えられません
( オーバフロー発生時を除く )。
■ パルス幅測定機能
• パルス幅測定機能は , 入力パルスに関係する指定されたイベント間の時間を算出し
ます。
• この機能が起動されると , 指定されたカウント開始エッジが入力された後にカウント
が開始します。カウンタが "0000H" にクリアされると , カウントは開始エッジ検出時
に開始され , 次に停止エッジが検出されます。この期間中のカウント値は , パルス幅
としてレジスタに保持されます。
測定終了時またはオーバフロー発生時に , 割込み要求を生成できます。測定が完了する
と以下のイベントが発生します。
• 単一測定モード
動作が停止します ( 図 13.6-3 を参照 )。
• 連続測定モード
タイマ値がバッファレジスタへ転送され , 次のエッジが入力されるまでタイマはフ
リーラン状態になります ( 図 13.6-4 を参照 )。
298
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第 13 章 PWC タイマ
13.6
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図 13.6-3 パルス幅測定動作 ( 単一測定モード , "H" 幅測定モード )
( 実線はタイマカウント値を示す )
PWC 入力測定パルス
タイマカウント値
FFFFH
タイマ
クリア
0000H
測定開始
タイマ
起動
タイマ
停止
EDIR フラグ設定 ( 測定終了 )
時間
図 13.6-4 パルス幅測定動作 ( 連続測定モード , "H" 幅測定モード )
( 実線はタイマカウント値を示す )
PWC 入力測定パルス
タイマカウント値
PWC へのデータ
転送
PWC へのデータ
転送
FFFFH
タイマ
クリア
タイマ
クリア
0000H
測定開始
タイマ
起動
OVIR
タイマ
フラグ設定 起動
EDIR フラグ設定
OVIR フラグ
設定
EDIR フラグ設定
( 測定終了 )
時間
*
*: この期間中のタイマ値は保証されません ( タイマオーバフローが発生すると , OVIR が設定されることがあります )。
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第 13 章 PWC タイマ
13.6
13.6.1
MB90820B シリーズ
動作モードの選択
動作モードとカウントモードは , PWCSL レジスタの設定に従って選択されます。
■ 動作モードの選択
以下のレジスタは , 動作モードとカウントモードの選択を設定するために使用されま
す。
● 動作モードの設定 : PWCSL : MOD2, MOD1, MOD0 ビット
カウント動作の制御を指定するには , タイマモードまたはパルス幅測定モードを選択
してください。
● カウントモードの設定 : PWCSL : S/C ビット
単一測定 , 連続測定 , リロード動作 , またはワンショット動作を選択してください。
表 13.6-1 に動作モードビットで選択された動作モードを示します。
表 13.6-1 動作モードの選択
S/C
MOD2
MOD1
MOD0
ワンショットタイマ
0
0
0
0
リロードタイマ
1
0
0
0/1
設定禁止
0
0
0
1
動作モード
タイマ
パルス幅測定
立上りエッジか立下り
エッジから立下りエッ
ジか立上りエッジまで :
全エッジ間測定
単一測定 : バッファは無効
0
0
1
0
連続測定 : バッファは有効
1
0
1
0
分周カウント : 4 分周か
ら 256 分周まで
単一測定 : バッファは無効
0
0
1
1
連続測定 : バッファは有効
1
0
1
1
立上りエッジから次の
立上りエッジまで :
立上りエッジから次の
立上りエッジまでの周
期測定
単一測定 : バッファは無効
0
1
0
0
連続測定 : バッファは有効
1
1
0
0
立上りエッジから立下
りエッジまで :
"H" パルス幅測定
単一測定 : バッファは無効
0
1
0
1
連続測定 : バッファは有効
1
1
0
1
立下りエッジから立上
りエッジまで :
"L" パルス幅測定
単一測定 : バッファは無効
0
1
1
0
単一測定 : バッファは無効
1
1
1
0
立下りエッジから次の
立下りエッジまで :
立下りエッジから次の
立下りエッジまでの周
期測定
単一測定 : バッファは無効
0
1
1
1
連続測定 : バッファは有効
1
1
1
1
リセット後 , ワンショットタイマが初期値として選択されます。
300
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第 13 章 PWC タイマ
13.6
<注意事項>
タイマを起動する前に , 必ず動作モードを選択してください。
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301
第 13 章 PWC タイマ
13.6
13.6.2
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タイマとパルス幅測定の起動 / 停止とタイマクリア
タイマとパルス幅測定を起動 , 再起動 , 強制的に停止するには , PWCSH0/
PWCSH1 : STRT および PWCSH0/PWCSH1 : STOP を使用してください。
16 ビットアップカウントタイマは , リセット時 , 測定開始エッジ検出時 , またはパル
ス幅測定モード時のカウント開始時に "0000H" にクリアされます。
■ タイマとパルス幅測定の起動 / 停止
PWCSH0/PWCSH1: STRT ビットに "0" を書き込むと , 動作が起動または再起動され ,
PWCSH0/PWCSH1: STOP ビットに "0" を書き込むと , 動作が停止します。ただし , これ
ら2つのビットに書き込まれる値が同じである限り, これらのビットは動作を実行しま
せん。ビット操作命令以外の命令 ( バイト命令またはワード命令 ) を使用した場合は ,
値の書込みは以下のビット組合せに対してのみ行われます。
表 13.6-2 パルス幅測定動作 ( 単一測定モード , "H" 幅測定モード )
STRT
STOP
タイマまたはパルス幅測定を起動 / 再起動する
0
1
タイマまたはパルス幅測定を停止する
1
0
機能
ビット操作命令のクリアビット命令を使用する場合 , ハードウェアは自動的に上記の
値の組合せを書き込みます。ユーザは , どの値を書き込むべきかについて意識する必要
はありません。
● 起動後の動作
タイマモード :
カウント動作を直ちに開始します。
パルス幅測定モード : 測定は , 測定開始エッジが入力された後に開始します。測定開始
エッジが検出されると , 16 ビットアップカウントタイマは
"0000H" にクリアされカウントを開始します。
● タイマの再起動
タイマモードまたはパルス幅測定モード時にタイマを起動し , その後にタイマ動作が
継続されている間にタイマを再起動する (PWCSH0/PWCSH1: STRT ビットに "0" を書
き込む ) ことを , 「タイマ再起動」と呼びます。再起動中に実行される動作は , 以下に
示すモードによって異なります。
ワンショットモード :
動作は影響を受けません。
リロードタイマモード : リロードが実行され , 動作は継続します。オーバフロー発生
時にタイマが再起動されると ,
オーバフローフラグ
(PWCSH0/PWCSH1: OVIR) が設定され , POUT ビットが反転
されます。
パルス幅測定モード :
302
測定開始エッジ待ち状態時は , 動作は影響を受けません。測
定中 , カウントは停止しタイマ状態は「測定開始エッジ待ち」
状態へ戻ります。測定終了時にタイマが再起動されると , 測
定終了フラグ (PWCSH0/PWCSH1: EDIR ビット ) が設定され ,
連続測定モード時に測定結果はが PWC へ転送されます。
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第 13 章 PWC タイマ
13.6
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● タイマの停止
ワンショットタイマモードまたは単一測定モード時は , 測定はタイマオーバフロー発
生時またはカウント終了時に自動的に停止します。ユーザは , タイマが停止したか否か
を意識する必要はありません。ただし , ほかのモード時をタイマは停止しなければなり
ません。これはタイマが自動的に停止する前にタイマを停止する場合も含みます。
● 動作状態の検査
既述の STRT ビットと STOP ビットは , 読出し中 , タイマの動作状態を示すビットとし
て機能します。
表 13.6-3 に動作状態指示ビットの機能を示します。
表 13.6-3 動作状態指示ビットの機能
STRT
STOP
動作状態
0
0
タイマは停止している ( 測定開始エッジ待ち状態を除く )。
これらのビットは , タイマが起動されていないか , あるいは測定が終了し
ていることを示します。
1
1
測定開始エッジ待ち状態またはタイマカウント動作
読出し中 , STRT ビットと STOP ビットは両方とも同じ値となります。ただし , リード
モディファイライト命令を使用しての読出し中は , これらのビットの値は常に "11B" に
なります。リードモディファイライト命令を使用して , これらのビットの値を読み出さ
ないでください。
■ タイマクリア
以下の場合 , 16 ビットアップカウントタイマは "0000H" にクリアされます。
• リセット時
• パルス幅測定モードでカウント開始エッジが検出された後でカウントが開始した時
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303
第 13 章 PWC タイマ
13.6
13.6.3
MB90820B シリーズ
タイマモード時の動作
タイマモードには , ワンショット動作モードとリロード動作モードがあります。
■ ワンショット動作モード
このモード時にタイマが起動すると , カウンタはカウントクロックごとにインクリメ
ントされます。タイマは , オーバフローが "FFFFH" から "0000H" で発生すると自動的に
停止します。
タイマが起動される前に PWC0/PWC1 が設定されると , カウントはこの設定値から開
始します。
オーバフローが発生すると, 設定値が削除され, 現カウント値がPWC0/PWC1
に残ります。
オーバフローが発生すると , PWCSH0/PWCSH1: POUT は反転します。
■ リロード動作モード
このモード時にタイマが起動すると , PWC0/PWC1 のリロード値がタイマへ設定され ,
カウンタがカウントクロックごとにインクリメントされます。タイマが "FFFFH" から
"0000H" までをカウントしている間にオーバフローが発生すると , PWC0/PWC1 のリ
ロード値がタイマへ再び設定され , PWCSH0/PWCSH1: POUT ビットが反転し , カウン
ト動作が反復します。PWCSH0/PWCSH1: STOP ビット ( タイマを停止する ) に値が書
き込まれるか , リセットが発生するまでは , タイマは停止しません。ポートビットは ,
パルス出力モードが指定されると , PWO0/PWO1 端子に出力されます。
タイマが起動される前に PWC0/PWC1 に設定されたリロード値は , カウント時に格納
されます。タイマが起動または再起動し , オーバフローが発生すると , タイマにリロー
ド値が必ず設定されます。カウント時に設定された値が変更されると , 新しいリロード
値は , 次のオーバフローが発生した場合 , またはタイマが再起動された時に有効になり
ます。
■ タイマ値とリロード値
ワンショット動作モード時で , PWC レジスタへ直接アクセスするとアップカウントタ
イマにアクセスされます。PWC0/PWC1 に値が書き込まれると , この値はタイマへ直接
書き込まれます。カウント動作時に PWC0/PWC1 が読み出されると , 現タイマ値が読
み出されます。タイマが起動される前に値が PWC に設定されると , タイマは指定され
た値からカウントを開始します。
リロード動作モード時は , アップカウントタイマはアクセスできず , PWC0/PWC1 はリ
ロードレジスタ ( リロード値を格納する ) として機能します。タイマが起動または再起
動し , オーバフローが発生すると , PWC に書き込まれた値は必ずタイマへ設定されま
す。PWC0/PWC1 が読み出されると , 格納されたリロード値が読み出されます。
PWC 値とタイマ値は , リロードモード時に停止された後でタイマがワンショットモー
ドに設定されると , 不定となります。したがって , 必ずタイマを使用する前に値を設定
してください。
PWC 値は , ワンショット動作モード時に強制停止された後でタイマがリロードモード
に設定されると , 不定となります。したがって , 必ずタイマを使用する前に値を設定し
てください。
304
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第 13 章 PWC タイマ
13.6
MB90820B シリーズ
■ 割込み要求の生成
タイマモード時の動作時に , オーバフローによって割込み要求の生成が可能になりま
す。タイマカウントのインクリメントによりオーバフローが発生した場合 , オーバフ
ローフラグが設定され , オーバフロー割込み要求がイネーブルになり , 割込み要求が生
成されます。
■ タイマ周期
PWC0/PWC1に"0000H"が設定された後にタイマがワンショットモードで起動された場
合 , カウントが 65536 を超えると , タイマオーバフローが発生し , カウントは停止しま
す。以下の公式を使用してタイマの起動から停止までの時間を計算します。
T1 = (65536-n1) x t
{
T1 ...... タイマの起動から停止までの時間 (µs)
n1 ...... タイマ起動時に PWC に設定されたタイマ値
t ...... カウントクロック周期 (µs)
PWC0/PWC1 に "0000H" が設定された後にタイマが起動されると , カウントが 65536 を
超えるたびにタイマオーバフローが発生します。以下の公式を使用してリロード周期
と PWO 端子出力パルス周期を計算します。
TR = (65536-NR) x t
{
TR............ リロード周期 ( オーバフロー周期 )(µs)
TPOUT ...... PWO0/PWO1 端子出力パルス周期 (µs)
NR .........
PWC0/PWC1 に格納されたリロード値 (µs)
t ............ タイマの起動から停止までの時間 (µs)
■ カウントクロック周期と最大周期
タイマモード時は , PWC0/PWC1 に "0000H" が設定されると , 最大周期を発生します。
表 13.6-4 にマシンクロック 24 MHz( 表中では φ で表示 ) に対応するカウントクロック
周期とタイマ最大周期を示します。
表 13.6-4 カウントクロック周期と最大周期
カウントクロック選択
カウントクロック周期
タイマ最大周期
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CKS1, CKS0 = 00B
CKS1, CKS0 = 01B
CKS1, CKS0 = 10B
の場合 (φ/4)
の場合 (φ/16)
の場合 (φ/32)
0.17 µs
0.67µs
1.33 µs
10.92 ms
43.69 ms
87.38 ms
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305
第 13 章 PWC タイマ
13.6
MB90820B シリーズ
■ タイマモード動作のフローチャート
図 13.6-5 タイマモード動作のフローチャート
設定
- カウントクロックを選択する
- 動作モードとタイマモードを選択する
- 割込みフラグをクリアする
- 割込みを許可する
- パルス出力初期値を設定する
PWC に値を設定する
再起動する
STRT ビットで起動する
リロード動作モード
単一動作モード
タイマに PWC 値をリロードする
カウントを開始する
カウントを開始する
加算
加算
オーバフローが発生
OVIR フラグを設定
POUT ビット値を反転
オーバフローが発生
OVIR フラグを設定
POUT ビット値を反転
カウントを停止する
動作を停止する
306
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第 13 章 PWC タイマ
13.6
パルス幅測定モード時の動作
13.6.4
パルス幅を測定するための信号が PWI 端子から入力されます。
パルス幅測定モードには , 1 回のみカウントする単一測定モードと , パルス幅が連続
的に測定される連続測定モードがあります。
■ 単一測定モードと連続測定モード
単一測定モードと連続測定モードの違いを以下に示します。
● 単一測定モード
先頭のカウント終了エッジが入力されると , タイマはカウントを停止し , PWCSH0/
PWCSH1レジスタのカウント終了フラグ(EDIR)が設定され, 以降測定は行われません。
ただし , タイマの再起動も指定されると , タイマ状態は測定開始エッジ待ち状態に変化
します。
● 連続測定モード
["H"/"L" パルス幅測定モード ]
カウント終了エッジが入力されると , PWCSH0/PWCSH1 レジスタのカウン
ト終了フラグ (EDIR) が設定され , タイマカウント結果が PWC に転送され ,
タイマはフリーラン状態でカウントのインクリメントを継続できます。次
のカウント開始エッジが入力されると , タイマは "0000H" にクリアされ , パ
ルス幅カウントを開始します。
<注意事項>
カウント終了エッジが入力され , タイマがフリーラン状態になることにより , タイマが
オーバフローすることがあり , OVIR フラグがセットされることがありますので , "H"/"L"
パルス幅測定モードでは, OVIRフラグを用いたパルス幅時間測定は行わないでください。
[ 全エッジ間パルス幅測定モード , 分周周期測定モード , 立上りエッジ間
周期測定モード , 立下りエッジ間周期測定モード ]
カウント終了エッジ ( カウント開始エッジ ) が入力されると , PWCSH0/
PWCSH1 レジスタのカウント終了フラグ (EDIR) が設定され , タイマカウン
ト結果が PWC0/PWC1 へ転送され , タイマは "0000H" にクリアされ , カウン
トは再び開始します。
■ 測定結果データ
測定結果 , タイマの値 , PWC0/PWC1 機能に対する処理は , 単一測定モードと連続測定
モード時では以下のように異なります。
● 単一測定モード
タイマ動作時に PWC0/PWC1 が読み出されると , 現タイマ値が読み出されます。
測定終了後に PWC0/PWC1 が読み出されると , 測定結果が読み出されます。
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307
第 13 章 PWC タイマ
13.6
MB90820B シリーズ
● 連続測定モード
測定終了時にタイマ測定結果が PWC0/PWC1 へ転送されます。
PWC 読出し時には , 前の測定結果が読み出されます。測定が進行中の場合は , 前の測
定結果が PWC0/PWC1 に格納されます。測定時には , タイマ値を読み出すことはでき
ません。
連続測定モード時は , 次の測定が完了する前に前の測定結果を読み出さない場合は除
き , 既存の値は新しい測定結果で上書きされます。この場合 , PWCSH0/PWCSH1 レジ
スタのエラーフラグビット (ERR) が設定されます。PWC0/PWC1 が読み出されると , エ
ラーフラグビット (ERR) は自動的にクリアされます。
■ 最小入力パルス幅
下記の最小入力パルス幅よりも長いパルスをパルス幅カウント入力端子 (PWI0/PWI1)
へ入力する必要があります。
パルス幅 : 2 マシンサイクル ( マシンクロック 24MHz の場合 , 83.3ns 以上 )
ただし , 上記の仕様よりも短い入力パルスも有効パルスとして認識されることもあり
ます。
■ パルス幅 / 周期の算出
測定オブジェクトのパルス幅またはパルス周期は , 以下のように , カウント終了時に
PWC0/PWC1 から読み出されたカウント結果に基づいて算出されます。
TW = n x t / Div (µs)
{
TW...... 測定されたパルス幅またはパルス周期 (µs)
n ...... PWC0/PWC1 に格納されている測定結果
t ...... カウントクロック周期 (µs)
Div ...... 分周比レジスタ (DIV0/DIV1) に設定されている分周比
( 値 "1" は , 分周カウントモード以外のモードで使用されます )
■ パルス幅 / 周期測定範囲
測定可能なパルス幅 / 周期の範囲は , 入力分周器のカウントクロックと分周比によって
異なります。
表 13.6-5 にマシンサイクル 24MHz 時の (φ で表示 ) の測定範囲を示します。
表 13.6-5 パルス幅測定範囲
分周比
DIV1,
DIV0
分周なし
-
83.3 ns ∼ 10.92ms [0.17µs]
83.3 ns ∼ 43.7ms [0.67µs]
83.3 ns ∼ 87.38ms [1.33µs]
4 分周
00B
83.3 ns ∼ 2.73ms [41.7 ns]
83.3 ns ∼ 10.92ms [0.17µs]
83.3 ns ∼ 21.85ms [333 ns]
16 分周
01B
83.3 ns ∼ 682.7µs [10.4 ns]
83.3 ns ∼ 2.73ms [41.7 ns]
83.3 ns ∼ 5.46ms [83.3 ns]
64 分周
10B
83.3 ns ∼ 170.7µs [2.60 ns]
83.3 ns ∼ 682.7µs [10.4 ns]
83.3 ns ∼ 1.37ms [20.83 ns]
256 分周
11B
83.3 ns ∼ 42.7µs [0.65 ns]
83.3 ns ∼ 170.7µs [2.60 ns]
83.3 ns ∼ 0.34ms [5.21 ns]
CKS1, CKS0 = 00B (φ/4)
CKS1, CKS0 = 01B (φ/16)
CKS1, CKS0 = 10B (φ/32)
( 注意事項 ) [ ] 内の数字はビット当りの分解能を示します。
308
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第 13 章 PWC タイマ
13.6
■ 割込み要求の生成
パルス幅測定モード時は , 以下の 2 つの割込み要求を生成できます。
● タイマオーバフロー割込み要求
カウント時にオーバフローが発生すると , オーバフローフラグが設定されます。オーバ
フロー割込み要求が許可されると , 割込み要求が生成されます。
● 測定終了割込み要求
測定終了エッジが検出されると , PWCSH0/PWCSH1 レジスタのカウント終了フラグ
(EDIR) が設定されます。測定終了割込みが許可されると , 割込み要求が生成されます。
測定終了割込み要求フラグビット (EDIR) は , PWC0/PWC1 が読み出されると自動的に
クリアされます。
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309
第 13 章 PWC タイマ
13.6
MB90820B シリーズ
■ 測定モードと測定動作
表 13.6-6 に測定モード時における動作を示します。
表 13.6-6 測定モード時における動作
測定モード
MOD2 MOD1 MOD0
測定動作
w
測定開始
"H" パルス幅測定
1
0
w
測定終了
測定終了
開始
1
"H" 周期幅が測定されます
測定開始 : 立上りエッジが検出されたとき
測定終了 : 立下りエッジが検出されたとき
w
測定開始
"L" パルス幅測定
1
1
w
測定終了
測定終了
開始
0
"L" 周期幅が測定されます
測定開始 : 立上りエッジが検出されたとき
測定終了 : 立下りエッジが検出されたとき
w
測定開始
立上りエッジ間
周期測定
1
0
w
終了
開始
0
w
測定終了
終了
開始
立上りエッジ間時間が測定されます
測定開始 : 立上りエッジが検出されたとき
測定終了 : 立下りエッジが検出されたとき
w
w
w
測定終了
測定開始
立下りエッジ間
周期測定
終了
開始
1
1
1
終了
開始
立下りエッジ間時間が測定されます
測定開始 : 立上りエッジが検出されたとき
測定終了 : 立下りエッジが検出されたとき
w
測定開始
全エッジパルス
幅測定
0
1
0
w
w
測定終了
開始
終了
開始
終了
連続入力エッジ間の幅が測定されます
測定開始 : 立上りエッジが検出されたとき
測定終了 : 立下りエッジが検出されたとき
310
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第 13 章 PWC タイマ
13.6
MB90820B シリーズ
表 13.6-6 測定モード時における動作
測定モード
MOD2 MOD1 MOD0
測定動作
f
w
w
w
測定終了
測定開始
開始
0
分周測定
1
終了
1
( 上記の例では 4 分周されている )
入力パルスは分周比レジスタ (DIV0/DIV1) に設定されている分周
比で分周され , 測定周期が求められる。
測定開始 : 動作が起動された後 , 立下りエッジが検出されます
測定終了 : 分周信号の 1 周期が終了する
W: 測定されるパルス幅
すべてのモードにおいて , 測定が開始されてから測定開始エッジが入力されるまでの
間 , タイマはカウントを開始しません。測定開始エッジが入力されると , タイマは
"0000H" にクリアされ , カウントは測定終了エッジが入力されるまでカウントクロック
ごとにインクリメントされます。
測定終了エッジが入力されると , 以下の動作が実行されます。
(1)
PWCSH0/PWCSH1 レジスタのカウント終了フラグ (EDIR) が設定されます。
(2)
タイマがカウント動作を停止します ( タイマが測定終了エッジ入力時と同時に再起動された場合 ,
または "H"/"L" パルス幅測定の連続測定モードが使用された場合は除きます )。
(3)
連続測定モード : タイマ値 ( 測定結果 ) が PWC0/PWC1 へ転送されます。
(4)
単一測定モード : 測定が終了する ( タイマが測定終了エッジ入力時と同時に再起動された場合は
除く )。
連続測定モードで全エッジ間パルス幅測定 , 周期測定 , 立下りエッジ間周期測定 , また
は立上りエッジ間周期測定が行われる場合 , 終了エッジが次の測定開始エッジになり
ます。
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311
第 13 章 PWC タイマ
13.6
MB90820B シリーズ
■ パルス幅測定動作のフローチャート
図 13.6-6 パルス幅測定動作のフローチャート
設定
- カウントクロックを選択する
- 動作モードとタイマモードを選択する
- 割込みフラグをクリアする
- 割込みを許可する
再起動する
STRT ビットで起動する
連続測定モード
単一動作モード
カウント開始エッジを検出する
カウント開始エッジを検出する
タイマをクリアする
タイマをクリアする
カウントを開始する
カウントを開始する
加算
加算
オーバフローが
発生する
OVIR フラグを設定
オーバフローが
発生する。
OVIR フラグを設定
カウント終了エッジを検出する
カウント終了エッジを検出する
EDIR フラグを設定する
カウントを停止する *
EDIR フラグを設定する
カウントを停止する *
PWC へタイマ値を転送する
動作を停止する
* : "H"/"L" パルス幅測定の連続測定モードは除く。
312
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13.7
第 13 章 PWC タイマ
13.7
PWC タイマ使用上の注意
PWC タイマ使用の上の注意点を以下に示します。
■ PWC タイマ使用上の注意
● プログラム設定上の注意
• 以下の PWCS0/PWCS1 レジスタのビット値は , タイマ動作時に変更することは禁止
されています。これらのビット値の変更は , タイマが起動される前かまたは動作が停
止された後でのみ行われます。
[bit7, bit6] CKS1, CKS0: カウントクロック選択ビット
[bit3] S/C: 測定モード ( 単一または連続 ) 選択ビット
[bit2 ∼ bit0] MOD2, MOD1, MOD0: 動作モードおよび測定エッジ選択ビット
タイマ動作時にパルス出力レベル表示ビット (POUT: bit8) に値が書き込まれても , この
ビットの値は変化しませんのでご注意ください。
• タイマ動作時における DIV0/DIV1 値の変更は禁止されています。DIV0/DIV1 レジス
タ値の変更はタイマが起動される前かまたは動作が停止された後で行ってくださ
い。
• PWC 態制御レジスタ (PWCSL0/PWCSL1) のカウントクロック選択ビット (CKS1,
CKS0) に "11B" を設定することは禁止されています。
• PWC0/PWC1 の値とタイマ値は , タイマがワンショットモードで設定されたとき , ま
たは動作がリロードタイマモードで終了した後に決定されます。したがって , これら
の値の設定は必ずタイマを使用した後で行ってください。
• PWC0/PWC1 の値は , 動作がワンショットモードで停止された後にタイマがリロード
タイマモードで設定されると不定となります。したがって , PWC 値は必ずタイマを
使用する前に設定してください。
• モードをパルス幅測定モードからタイマモードへ変更する場合は , PWC0/PWC1 への
値は必ずタイマが起動される前に設定してください。
• パルス幅測定モード時に分周周期測定モードが使用されると , 入力パルスは分周さ
れます。カウント結果から算出されたパルス幅は平均値になるので注意してくださ
い。
• パルス幅測定モード時に連続測定が実行されている間は , 内部カウントクロックの
分周回路はクリアされず , カウントクロックよりも小さいエッジ数がカウント結果に
加算されます。
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313
第 13 章 PWC タイマ
13.7
MB90820B シリーズ
● プログラムで状態を検査する際の注意
• タイマモード時は , PWCSH0/PWCSH1 レジスタの測定終了割込み要求フラグビット
(EDIR) の値は意味がありません。したがって , PWCSH0/PWCSH1 レジスタの測定終
了割込み許可ビット (EDIE) に必ず "0" を設定してください。
• PWC 状態制御レジスタ上位 (PWCSH0/PWCSH1) の STRT ビットと STOP ビットの動
作は , 読出し時と書込み時では異なります ( レジスタの詳細を参照 )。リードモディ
ファイライト命令では , これらのビットは必ず "11B" に読み出されます。したがって ,
ビット操作命令を使用して動作状態を読み出すことはできません。
ただし , ビット操作命令 ( ビットクリア命令 ) は , STRT ビットまたは STOP ビットに
値を書き込むことによってタイマを起動または停止する際には使用できます。
• パルス幅測定モード時は , 測定開始エッジによってタイマはクリアされます。また ,
前のタイマデータは意味がありません。
● パルス幅測定入力端子に入力されるパルスに関する注意
• 最小パルス幅は , マシンサイクルを 2 分周した幅です ( マシンサイクルが 24MHz の
場合は 83.33 ns 以上 )。
• 最大入力周波数は , マシンサイクルを 4 分周した幅です ( マシンクロックが 24MHz
の場合は 4MHz 未満 )。
• 上記よりも小さいパルス幅または上記よりも大きい周波数が入力されると , タイマ
動作は保証されません。上記の制約を超える入力信号のノイズは , 低減する必要があ
ります。
● 動作時のタイマ再起動に関する注意
• リロードタイマモード時にオーバフローが発生すると , タイマが再起動しますが , オー
バフローフラグ (OVIR) が設定され , POUT ビットが反転します ( つまり , 通常のオーバ
フローの場合と同じ動作になります )。
• ワンショットパルス幅測定モード時に終了エッジが検出されると , タイマが再起動
し , 測定開始エッジ待ち状態になりますが , 測定終了フラグ (EDIR) も設定されます。
• 連続パルス幅測定モード時に測定終了エッジが検出されると , タイマが再起動し , 測
定開始エッジ待ち状態になり , カウント終了フラグ (EDIR) が設定され , 測定結果が
PWC0/PWC1 へ転送されます。
• 動作時にタイマを再起動する場合は , 割込み生成およびほかの制御用フラグビット
(OVIR, EDIR) の動作に注意してください。
● 割込みについての注意
• PWC 状態制御レジスタ (PWCSH0/PWCSH1) の OVIR ビットに "1" を設定し , 割込み
要求を許可にすると (PWCSH0/PWCSH1: OVIE = 1), 制御は割込み処理から復帰でき
ません。OVIR ビットは必ずクリアしてください。
• PWC 状態制御レジスタ (PWCSH0/PWCSH1) の EDIR ビットに "1" を設定し , 割込み
要求を許可にすると (PWCSH0/PWCSH1: EDIE = 1), 制御は割込み処理から復帰でき
ません。OVIR ビットは必ずクリアしてください。
• PWC タイマは割込みベクタをほかのリソースと共用するので , 割込みを使用する場
合は , 割込み処理ルーチンで割込み要因を注意深くチェックしなければなりません。
また , PWC タイマで EI2OS を使用する場合は , 共用リソース割込みを禁止しなけれ
ばなりません。
314
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第 14 章
16 ビット PPG タイマ
16 ビット PPG タイマの起動と動作について説明
します。
14.1 16 ビット PPG タイマの概要
14.2 16 ビット PPG タイマのブロックダイヤグラム
14.3 16 ビット PPG タイマの端子
14.4 16 ビット PPG タイマのレジスタ
14.5 16 ビット PPG タイマの割込み
14.6 16 ビット PPG タイマの動作説明
14.7 16 ビット PPG タイマ使用上の注意
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315
第 14 章 16 ビット PPG タイマ
14.1
14.1
MB90820B シリーズ
16 ビット PPG タイマの概要
16 ビット PPG タイマは , 16 ビットダウンカウンタ , プリスケーラ , 16 ビット周期
設定レジスタ , 16 ビットデューティ設定レジスタ , 16 ビット制御レジスタおよび
PPG 出力端子から構成されています。
■ 16 ビット PPG タイマ ( × 3)
16 ビット PPG タイマは , 16 ビットダウンカウンタ , プリスケーラ , 16 ビット周期設定
レジスタ , 16 ビットデューティ設定レジスタ , 16 ビット制御レジスタおよび PPG 出力
端子から構成されています。このモジュールを使用すると , 多機能タイマからのソフト
ウェアトリガ , または GATE 信号で同期化されたパルスを出力できます。多機能タイ
マについての詳細は , 「第 15 章 多機能タイマ」をご参照ください。
• カウンタ動作クロックは , 8 種類 (φ, φ/2, φ/4, φ/8, φ/16, φ/32, φ/64, φ/128) の中から選択
できます (φ はマシンクロック )。
• 割込みは , トリガまたはカウンタボローが発生した場合 , もしくは PPG 立上り ( 通常
極性 )/PPG 立下り ( 反転極性 ) が発生した場合に生成されます。
• PPG 出力動作 :
16 ビット PPG タイマは , 周期およびデューティ比が可変のパルス波形を出力できます。
また, 16ビットPPGタイマは, 外付け回路によりD/Aコンバータとしても使用できます。
316
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第 14 章 16 ビット PPG タイマ
14.2
MB90820B シリーズ
14.2
16 ビット PPG タイマのブロックダイヤグラム
16 ビット PPG タイマのブロックダイヤグラムを示します。
■ 16 ビット PPG タイマのブロックダイヤグラム
図 14.2-1 16 ビット PPG タイマのブロックダイヤグラム
デューティ設定バッファレジスタ 0/1/2
周期設定バッファレジスタ 0/1/2
プリスケーラ
CKS2 CKS1
CKS0
周期設定レジスタ 0/1/2
1/1
1/2
1/4
1/8
1/16
1/32
1/64
1/128
デューティ設定レジスタ 0/1/2
コンパレータ
CLK
LOAD
16 ビットダウンカウンタ
MDSE PGMS OSEL POEN
STOP
START
BORROW
P37/PPG0
または
P40/PPG1
または
P50/PPG2
マシンクロック φ
F2MC-16LX バス
ダウンカウンタレジスタ 0/ 1/2
端子
S
Q
PPG0( 多機能タイマ )
または
PPG1( マルチパルスジェネレータ )
または
PPG2
R
割込み選択
割込み #14/#16/#32
多機能タイマからの GATE
(PPG チャネル 0 の場合のみ )
IRS1
エッジ検出
IRS0
IRQF IREN
(PPG チャネル 1&2 の場合 )
STGR CNTE RTRG
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317
第 14 章 16 ビット PPG タイマ
14.3
14.3
MB90820B シリーズ
16 ビット PPG タイマの端子
16 ビット PPG タイマの端子について説明します。また端子のブロックダイヤグラ
ムも示します。
■ 16 ビット PPG タイマの端子
16 ビット PPG タイマの端子は , 汎用入出力ポートと共用されます。表 14.3-1 に端子の
機能や入出力形式 , 端子の設定 (16 ビット PPG タイマを使用するために必要な設定 ) を
示します。
表 14.3-1 16 ビット PPG タイマの端子
端子機能
入出力形式
プルアップ
オプション
P37/PPG0
ポート 3 入出力 /
PPG0 出力
CMOS 出力 /
CMOS 入力
選択可能
P40/PPG1
ポート 4 入出力 /
PPG1 出力
端子名
P50/PPG2
スタンバイ
制御
PPG0 タイマ出力設定
(PNCTL0 : POEN = 1)
使用可能
CMOS 出力 /CMOS
ヒステリシス入力
ポート 5 入出力 /
PPG2 出力
端子設定
PPG1 タイマ出力設定
(PNCTL1 : POEN = 1)
なし
PPG2 タイマ出力設定
(PNCTL2 : POEN = 1)
■ 16 ビット PPG タイマ端子のブロックダイヤグラム
図 14.3-1 16 ビット PPG タイマ端子 (PPG1, PPG2) のブロックダイヤグラム
リソース出力
ポートデータレジスタ (PDR)
内
部
デ
|
タ
バ
ス
リソース入力
リソース出力許可
PDR リード
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
318
スタンバイ制御 (SPL=1)
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第 14 章 16 ビット PPG タイマ
14.3
MB90820B シリーズ
図 14.3-2 16 ビット PPG タイマ 0 端子 (PPG0) のブロックダイヤグラム
RDR
リソース出力
ポートデータレジスタ (PDR)
リソース出力許可
プルアップ抵抗
約50kΩ
内
部
デ
|
タ
バ
ス
PDR リード
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL=1)
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319
第 14 章 16 ビット PPG タイマ
14.4
14.4
MB90820B シリーズ
16 ビット PPG タイマのレジスタ
16 ビット PPG タイマのレジスタ一覧を示します。
■ 16 ビット PPG タイマのレジスタ
図 14.4-1 16 ビット PPG タイマのレジスタ
PPG ダウンカウンタレジスタ ( 上位 )
bit15 bit14
PDCR0 ∼ PDCR2
R
PPG ダウンカウンタレジスタ ( 下位 )
bit 7
初期値
bit8
R
R
R
R
R
bit6
bit5
bit4
bit3
bit2
bit1
R
R
bit14
W
PPG 周期設定バッファレジスタ ( 下位 )
R
bit13
W
bit 7
11111111B
bit0
bit12
R
bit11
R
bit10
W
bit6
W
bit5
W
bit4
R
bit9
W
bit3
W
W
PPG デューティ設定バッファレジスタ ( 上位 )
bit15 bit14
W
bit13
W
初期値
bit8
XXXXXXXXB
W
bit2
bit12
W
bit11
bit1
bit0
W
bit10
W
W
W
PPG デューティ設定バッファレジスタ ( 下位 )
bit7
bit6
W
bit5
W
W
bit9
bit4
W
bit3
初期値
bit8
XXXXXXXXB
W
bit2
bit1
DU07 DU06 DU05 DU04 DU03 DU02 DU01 DU00
W
W
W
W
W
W
初期値
XXXXXXXXB
DU15 DU14 DU13 DU12 DU11 DU10 DU09 DU08
W
初期値
11111111B
CS07 CS06 CS05 CS04 CS03 CS02 CS01 CS00
W
PDUT0 ∼ PDUT2
bit9
CS15 CS14 CS13 CS12 CS11 CS10 CS09 CS08
W
PDUT0 ∼ PDUT2
bit10
R
R
PPG 周期設定バッファレジスタ ( 上位 )
bit15
PCSR0 ∼ PCSR2
bit11
DC07 DC06 DC05 DC04 DC03 DC02 DC01 DC00
R
PCSR0 ∼ PCSR2
bit12
DC15 DC14 DC13 DC12 DC11 DC10 DC09 DC08
R
PDCR0 ∼ PDCR2
bit13
W
bit0
初期値
XXXXXXXXB
W
(続く)
320
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第 14 章 16 ビット PPG タイマ
14.4
MB90820B シリーズ
(続き )
PPG 状態制御レジスタ ( 上位 )
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
初期値
00000000B
PCNTH0 ∼ PCNTH2
CNTE STGR MDSE RTRG CKS2 CKS1 CKS0 PGMS
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PPG 状態制御レジスタ ( 下位 )
bit7
PCNTL0 ∼ PCNTL2
-
CM44-10147-2
-
bit6
bit5
bit4
bit3
bit2
IREN
IRQF
IRS1
IRS0
POEN OSEL
R/W
R/W
R/W
R/W
R/W
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bit1
bit0
初期値
XX000000B
R/W
321
第 14 章 16 ビット PPG タイマ
14.4
14.4.1
MB90820B シリーズ
PPG ダウンカウンタレジスタ (PDCR0 ∼ PDCR2)
PPG ダウンカウンタレジスタ (PDCR0 ∼ PDCR2) は , 16 ビット PPG ダウンカウン
タのカウント値を読み出すために使用する 16 ビットレジスタです。
■ PPG ダウンカウンタレジスタ (PDCR0 ∼ PDCR2)
図 14.4-2 PPG ダウンカウンタレジスタ (PDCR0 ∼ PDCR2)
PPG ダウンカウンタレジスタ ( 上位 )
bit15
PDCR0 ∼ PDCR2
bit14
bit13
bit12
bit11
bit10
bit9
初期値
bit8
11111111B
DC15
DC14
R
R
DC13 DC12
DC11
DC10
DC09
DC08
R
R
R
R
R
R
bit7
bit6
bit5
bit4
bit3
bit2
bit1
DC06
DC05 DC04
DC03
DC02
DC01
DC00
PPG ダウンカウンタレジスタ ( 下位 )
PDCR0 ∼ PDCR2
bit0
初期値
11111111B
DC07
R
R
R
R
R
R
R
R
これらのレジスタは , 16 ビットダウンカウンタの値を格納するために使用する 16 ビッ
トレジスタです。これらのレジスタの初期値は , すべて "1" です。これらのレジスタへ
アクセスする場合は , ワードアクセス命令をご使用ください。これらのレジスタは 読
出し専用レジスタです。
322
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第 14 章 16 ビット PPG タイマ
14.4
MB90820B シリーズ
PPG 周期設定バッファレジスタ (PCSR0 ∼ PCSR2)
14.4.2
PPG 周期設定バッファレジスタは , PPG で生成される出力パルスの周期を設定する
ために使用します。
図 14.4-3 PPG 周期設定バッファレジスタ (PCSR0 ∼ PCSR2)
PPG 周期設定バッファレジスタ ( 上位 )
bit15
PCSR0 ∼ PCSR2
bit14
CS15
CS14
W
W
bit13
bit12
CS13 CS12
W
bit11
bit10
bit9
CS11
CS10
CS09
CS08
W
W
W
W
W
初期値
bit8
XXXXXXXXB
PPG 周期設定バッファレジスタ ( 下位 )
PCSR0 ∼ PCSR2
bit7
bit6
CS07
CS06
CS05 CS04
W
W
W
bit5
W
bit4
bit3
bit2
bit1
CS03
CS02
CS01
CS00
W
W
W
bit0
初期値
XXXXXXXXB
W
これらのレジスタは , PPG で生成される出力パルスの周期を設定するために使用する
16 ビットレジスタです。これらのレジスタの初期値は不定なので , 動作を開始する前
にレジスタに値を設定しなければなりません。これらのレジスタへアクセスする場合
は , ワードアクセス命令をご使用ください。これらのレジスタは書込み専用レジスタで
す。
PPG 周期設定バッファレジスタから周期設定レジスタへのデータ転送は , カウンタボ
ローまたはトリガまたは再トリガが発生した場合に実行されます。
<注意事項>
PPG 周期設定バッファレジスタを更新する場合は , この PPG 周期設定バッファレジスタ
を更新した後に , 更新値をデューティ設定バッファレジスタに書き込まなければなりませ
ん。すなわち , PPG 周期設定バッファレジスタのみの更新は禁止されています。
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323
第 14 章 16 ビット PPG タイマ
14.4
MB90820B シリーズ
14.4.3 PPG デューティ設定バッファレジスタ (PDUT0 ∼
PDUT2)
PPG デューティ設定バッファレジスタは , PPG で生成される出力パルスのデュー
ティ比を制御するために使用します。
図 14.4-4 PPG デューティ設定バッファレジスタ (PDUT0 ∼ PDUT2)
PPG デューティ設定バッファレジスタ ( 上位 )
bit15
PDUT0 ∼ PDUT2
DU15
bit14
DU14
W
bit13
bit12
DU13 DU12
W
bit10
bit9
初期値
bit8
DU11
DU10
DU09
DU08
W
W
W
W
W
W
bit11
XXXXXXXXB
PPG デューティ設定バッファレジスタ ( 下位 )
bit7
bit6
bit5
DU06
DU05 DU04
bit 4
bit3
bit2
bit1
DU03
DU02
DU01
DU00
W
W
W
bit0
初期値
XXXXXXXXB
PDUT0 ∼ PDUT2
DU07
W
W
W
W
W
これらのレジスタは , PPG で生成される出力パルスのデューティ比を制御するために
使用する 16 ビットレジスタです。これらのレジスタの初期値は不定なので , 動作を開
始する前にレジスタに値を設定しなければなりません。これらのレジスタへアクセス
する場合は , ワードアクセス命令をご使用ください。これらのレジスタは書込み専用レ
ジスタです。
PPG デューティ設定バッファレジスタからデューティ設定レジスタへのデータ転送は ,
カウンタボローまたはトリガまたは再トリガが発生した場合に実行されます。
PPG 周期設定レジスタとデューティ設定レジスタに同じ値を設定すると , 通常極性の
場合はすべて "H" を出力し , 反転極性の場合はすべて "L" を出力します。
PPG の出力は , "PCSR < PDUT" の場合は不定です。
<注意事項>
PPG 周期設定バッファレジスタを更新しない場合には , PPG デューティ設定バッファレ
ジスタへの書込みが可能です。
324
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第 14 章 16 ビット PPG タイマ
14.4
MB90820B シリーズ
PPG 状態制御レジスタ (PCNTL0 ∼ PCNTL2,
PCNTH0 ∼ PCNTH2)
14.4.4
PPG 状態制御レジスタは , 16 ビット PPG タイマの許可 / 禁止 , ソフトウェアトリガ ,
再トリガ制御割込み , および出力極性に関する動作状態を設定するために使用します。
また状態チェックのためにも使用します。
■ PPG 状態制御レジスタ , 上位 (PCNTH0 ∼ PCNTH2)
図 14.4-5 PPG 状態制御レジスタ , 上位 (PCNTH0 ∼ PCNTH2)
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
初期値
CNTE
STGR
MDSE
RTRG
CKS2
CKS1
CKS0
PGMS
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit 8
PGMS
PPG 出力マスク許可ビット
0
PPG 出力マスクを禁止する
1
PPG 出力マスクを許可する
bit 11
bit 10
bit 9
CKS2 CKS1 CKS0
カウンタクロック選択ビット
0
0
0
φ (41.7 ns, φ = 24 MHz)
0
0
1
φ/2 (83.3 ns, φ = 24 MHz)
0
1
0
φ/4 (167 ns, φ = 24 MHz)
0
1
1
φ/8 (333 ns, φ = 24 MHz)
1
0
0
φ/16 (0.67 µs, φ = 24 MHz)
1
0
1
φ/32 (1.33 µs, φ = 24 MHz)
1
1
0
φ/64 (2.67 µs, φ = 24 MHz)
1
1
1
φ/128 (5.33 µs, φ = 24 MHz)
bit 12 φ: マシンクロック
RTRG
再トリガ許可ビット
0
再トリガを禁止する
1
再トリガを許可する
bit 13
MDSE
モード選択ビット
0
PWM モード
1
ワンショットモード
bit 14
STGR
ソフトウェアトリガビット
読出し時
0
ソフトウェアトリガ OFF
1
ソフトウェアトリガ ON
書込み時
常に "0" を読み出す
bit 15
R/W : リード / ライト可能
: 初期値
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CNTE
タイマ許可ビット
0
PPG タイマを停止する
1
PPG タイマを許可する
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325
第 14 章 16 ビット PPG タイマ
14.4
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表 14.4-1 PPG 状態制御レジスタ , 上位 (PCNTH0 ∼ PCNTH2) ビット
ビット名
機能
bit15
CNTE: タイマ許可ビット
• このビットは , PPG タイマ動作を許可するために使用します。
"0" を設定した場合 : 動作が停止します。
"1" を設定した場合 : PPG 動作が " 許可 " になり , PPG 動作がトリ
ガによって開始されるのを待ちます。
bit14
STGR: ソフトウェアトリガ
ビット
• このビットは , PPG をソフトウェアで起動するために使用しま
す。
"1" を設定した場合 : PPG がソフトウェアで起動します。
• このビットからは必ず "0" が読み出されます。
bit13
MDSE: モード選択ビット
"0" を設定した場合 : PPG は PWM モードで動作します。
"1" を設定した場合 : PPG はワンショットモードで動作します。
bit12
RTRG: 再トリガ許可ビット
• このビットは , 動作中に PPG の再トリガ機能を許可するために使
用します。
"0" を設定した場合 : 再トリガ機能を禁止します。
"1" を設定した場合 : 再トリガ機能を許可します。
bit11,
bit10,
bit9
CKS2, CKS1, CKS0:
カウンタクロック選択ビット
• これらのビットは , 16 ビット PPG タイマの動作クロックを選択
するために使用します。
PGMS: PPG 出力マスク
許可ビット
• このビットは , モード設定 (PCNTH : MDSE), 周期設定 (PCSR) ま
たはデューティ設定 (PDUT) とは無関係に , 特定レベルへの PPG
出力をマスクするために使用します。
"0" を設定した場合 : PPG 出力マスク機能を禁止します。
"1" を設定した場合 : PPG 出力は , 極性設定が " 通常 "(PCNTL :
OSEL = 0) の場合は必ず " L" がマスクされま
す。
"1" を設定した場合 : PPG 出力は , 極性設定が " 反転 "(PCNTL :
OSEL = 1) の場合は必ず "H" がマスクされま
す。
( 注意事項 )
PPG 周期設定バッファレジスタ (PCSR) と PPG デューティ設定バッ
ファレジスタ (PDUT) に同じ値を設定すると , このビットが "1" の
場合 , 通常極性の場合はオール "H" を出力でき , 反転極性の場合は
オール "L" を出力できます。
bit8
326
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14.4
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■ PPG 状態制御レジスタ , 下位 (PCNTL1 ∼ PCNTL3)
図 14.4-6 PPG 状態制御レジスタ (PCNTL1 ∼ PCNTL3)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
―
―
IREN
IRQF
RS1
RS0
POEN
OSEL
XX000000B
―
―
R/W
R/W
R/W
R/W
R/W
R/W
bit 0
OSEL
出力反転ビット
0
通常極性
1
反転極性
bit 1
POEN
出力許可ビット
0
汎用入出力端子 (P37/P40/P50)
1
PPG 出力端子 (PPG0/PPG1/PPG2)
bit 3
bit 2
IRS1
IRS0
割込み選択ビット
0
0
ゲートトリガ (ch.0 のみ )/ ソフトウェアトリガ /
再トリガ
0
1
カウンタボロー
1
0
通常極性での PPG 出力立上り , または反転極性での
PPG 出力立下り ( デューティ一致 )
1
1
カウンタボロー / 通常極性での PPG 出力立上り /
反転極性での PPG 出力立下り
bit 4
PPG 割込みフラグビット
IRQF
読出し時
書込み時
0
PPG 割込みが生成されない
クリアする
1
PPG 割込みが生成されます
影響なし
bit 5
R/W : リード / ライト可能
-
: 未定義
IREN
PPG 割込み要求許可ビット
0
割込み要求を禁止にする
1
割込み要求を許可にする
: 初期値
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14.4
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表 14.4-2 PPG 状態制御レジスタ (PCNTL1 ∼ PCNTL3)
ビット名
機能
bit7,
bit6
未定義ビット
読み出した場合 : 値は不定です。
書き込んだ場合 : 動作に影響しません。
bit5
IREN:
PPG 割込み要求許可ビット
• このビットは , CPU への PPG 割込み要求を許可または禁止します。
• このビットと割込みフラグ (IRQF) ビットが "1" の場合 , PPG は割込み
要求を出力します。
bit4
IRQF:
PPG 割込みフラグビット
• このビットは , PPG 割込みが発生すると "1" に設定されます。
"0" を設定した場合 : クリアされます。
"1" を設定した場合 : 影響を受けません。
• リードモディファイライト動作時は必ず "1" が読み出されます。
• このビットは , EI2OS がアクティブになった場合にもクリアされます。
bit3,
bit2
IRS1, IRS0:
割込み選択ビット
• これらのビットは , PPG タイマの割込み動作を選択するために使用し
ます。
bit1
POEN:
出力許可ビット
• このビットは , PPG 出力端子からの出力を許可または禁止します。
"0" を設定した場合 : 端子は汎用ポートとして機能します。
"1" を設定した場合 : 端子は PPG タイマ出力端子として機能します。
OSEL:
出力反転ビット
• このビットは , PPG 出力端子の極性を選択します。
"0" を設定した場合 : 通常極性が選択されます。PPG は , 16 ビットダウ
ンカウント値が PDUT よりも大きい場合は "L" を
出力し , 16 ビットダウンカウント値が PDUT 以下
の場合は "H" を出力します。
"1" を設定した場合 : PPG 出力は反転します。
bit0
328
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第 14 章 16 ビット PPG タイマ
14.5
MB90820B シリーズ
14.5
16 ビット PPG タイマの割込み
16 ビット PPG タイマは , 以下の場合に割込み要求を生成できます。
・トリガまたはカウンタボローが発生した場合
・通常極性で PPG 立上りが発生した場合
・反転極性で PPG 立下りが発生した場合
これらの割込み動作は , PCNTL: IRS1, IRS0 で設定されます。
また 16 ビット PPG タイマは , 拡張インテリジェント I/O サービス (EI2OS) とも連
係しています。
■ 16 ビット PPG タイマの割込み
表 14.5-1 に 16 ビット PPG タイマの割込み制御ビットと割込み要因を示します。
表 14.5-1 16 ビット PPG タイマの割込み制御ビットと割込み要因
16 ビット PPG タイマ 0
16 ビット PPG タイマ 1
16 ビット PPG タイマ 2
割込みフラグビット
PCNTL0: IRQF
PCNTL1: IRQF
PCNTL2: IRQF
割込み要求許可ビット
PCNTL0: IREN
PCNTL1: IREN
PCNTL2: IREN
割込み種類選択ビット
PCNTL0: IRS1, IRS0
PCNTL1: IRS1, IRS0
PCNTL2: IRS1 ,IRS0
PCNTL0: IRS1, IRS0= 00
16 ビットダウンカウンタ
0 のゲートトリガ / ソフ
トウェアトリガ /
再トリガ
PCNTL1: IRS1, IRS0= 00
16 ビットダウンカウンタ 1
のソフトウェアトリガ /
再トリガ
PCNTL2: IRS1, IRS0= 00
16 ビットダウンカウンタ
2 のソフトウェアトリガ /
再トリガ
PCNTL0: IRS1, IRS0= 01
16 ビットダウンカウンタ
0 のカウンタボロー
PCNTL1: IRS1, IRS0= 01
16 ビットダウンカウンタ 1
のカウンタボロー
PCNTL2: IRS1, IRS0= 01
16 ビットダウンカウンタ
2 のカウンタボロー
PCNTL0: IRS1, IRS0= 10
通常極性での PPG0 出力
立上り , または反転極性
での PPG0 出力立下り
PCNTL1: IRS1, IRS0= 10
通常極性での PPG1 出力立
上り / 反転極性での PPG1
出力立下り
PCNTL2: IRS1, IRS0= 10
通常極性での PPG2 出力
立上り / 反転極性での
PPG2 出力立下り
PCNTL0 :IRS1, IRS0= 11
16 ビットダウンカウンタ
0 のカウンタボロー / 通
常極性での PPG0 出力立
上り / 反転極性での
PPG0 出力立下り
PCNTL0: IRS1, IRS0= 11
16 ビットダウンカウンタ 1
のカウンタボロー / 通常極
性での PPG1 出力立上り /
反転極性での PPG1 出力立
下り
PCNTL0: IRS1, IRS0= 11
16 ビットダウンカウンタ
2 のカウンタボロー / 通
常極性での PPG2 出力立
上り / 反転極性での PPG2
出力立下り
割込み要因
16 ビット PPG タイマでは , PPG 状態制御レジスタ (PCNTL) の IRQF ビットは "1" に設
定され , 割込み要求が許可されると (PCNTL : IREN = 1), 割込み要求が割込みコント
ローラへ出力されます。
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329
第 14 章 16 ビット PPG タイマ
14.5
MB90820B シリーズ
■ 16 ビット PPG タイマ割込みと EI2OS
表 14.5-2 に 16 ビット PPG タイマ割込みと EI2OS を示します。
表 14.5-2 16 ビット PPG タイマ割込みと EI2OS
割込み制御レジスタ
チャネル
ベクトルテーブルアドレス
EI2OS
割込み番号
レジスタ
アドレス
下位
中位
上位
16 ビット PPG
タイマ 0*1
#14 (0EH)
ICR01
0000B1H
FFFFC4H
FFFFC5H
FFFFC6H
16 ビット PPG
タイマ 1*2
#16 (10H)
ICR02
0000B2H
FFFFBCH
FFFFBDH
FFFFBEH
16 ビット PPG
タイマ 2*3
#32 (20H)
ICR10
0000BAH
FFFF7CH
FFFF7DH
FFFF7EH
O
*1: 16 ビット PPG タイマ 0 に割り当てられた割込み制御レジスタと同じレジスタが PWC タイマ 0 に割り当てら
れます。
*2: 16 ビット PPG タイマ 1 に割り当てられた割込み制御レジスタと同じレジスタが 16 ビットアウトプットコン
ペアチャネル 1 一致に割り当てられます。
*3: 16 ビット PPG タイマ 2 に割り当てられた割込み制御レジスタと同じレジスタが 16 ビットフリーランタイマ
0 検出に割り当てられます。
■ 16 ビット PPG タイマの EI2OS 機能
16 ビット PPG タイマは EI2OS と連係する回路を持っているので , カウンタは , PPG 割
込みが発生すると EI2OS を起動できます。
ただし , EI2OS は割込み制御レジスタ (ICR) を共用するほかのリソースが割込みを使用
しない場合に限り使用可能です。例えば , 16 ビット PPG タイマ 0 が EI2OS を使用して
いる場合 , 出力コンペアチャネル 0 の一致は 禁止にしなければなりません。
330
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第 14 章 16 ビット PPG タイマ
14.6
MB90820B シリーズ
16 ビット PPG タイマの動作説明
14.6
16 ビット PPG タイマは , PWM モードまたはワンショットモードで動作します。ま
た , 16 ビット PPG タイマでは再トリガを使用することもできます。
■ PWM モード (PCNTL : MDSE = 0)
PWM 動作の場合 , 16 ビットダウンカウンタは , PCSR 値がロードされ有効なトリガが
検出された後 , カウントを開始します。16 ビットダウンカウンタは "0" に達したら ,
PCSR 値がリロードされ , カウントを反復します。PPG 出力は , 16 ビットダウンカウン
タが再リロードされますとトグルされます。出力パルスの周期は PCSR レジスタを設
定することで制御でき , デューティ比は PDUT レジスタを設定することで制御できま
す。
(a) 再トリガを無効にする (PCNTH : RTRG = 0)
図 14.6-1 PWM モードにおいて再トリガを無効にする
カウンタ値
m
n
0
時間
立上りエッジが検出されます
トリガが無視されます
ソフトウェアトリガ
PPG
( 通常極性 )
PPG
( 反転極性 )
(1)
(2)
(1) = (n+1) × T ns
(2) = (m+1) × T ns
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T: カウントクロック周期
m: PCSR 値
n: PDUT 値
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331
第 14 章 16 ビット PPG タイマ
14.6
MB90820B シリーズ
(b) 再トリガを有効にする (PCNTH : RTRG = 1)
図 14.6-2 PWM モードにおいて再トリガを有効にする
カウンタ値
m
n
時間
0
立上りエッジが検出されます
トリガで再起動されます
ソフトウェアトリガ
PPG
( 通常極性 )
PPG
( 反転極性 )
(1)
(2)
T: カウントクロック周期
m: PCSR 値
n: PDUT 値
(1) = (n+1) × T ns
(2) = (m+1) × T ns
■ ワンショットモード (PCNTL : MDSE = 1)
ワンショット動作の場合 , 指定された幅の単一パルスを有効なトリガで出力できます。
再トリガを有効にすると , 動作中にエッジが検出された場合 , カウンタは再リロードさ
れます。
(a) 再トリガを無効にする (PCNTH : RTRG = 0)
図 14.6-3 シングルショットモードにおいて再トリガを無効にする
カウンタ値
m
n
時間
0
立上りエッジが検出されます
トリガが無視されます
ソフトウェアトリガ
PPG
( 通常極性 )
PPG
( 反転極性 )
(1)
(2)
(1) = (n+1) × T ns
(2) = (m+1) × T ns
332
T: カウントクロック周期
m: PCSR 値
n: PDUT 値
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第 14 章 16 ビット PPG タイマ
14.6
MB90820B シリーズ
(b) 再トリガを有効にする (PCNTH : RTRG = 1)
図 14.6-4 ワンショットモードにおいて再トリガを有効にする
カウンタ値
m
n
0
時間
立上りエッジが検出されます
トリガで再起動されます
ソフトウェアトリガ
PPG
( 通常極性 )
PPG
( 反転極性 )
(1)
(1) = (n+1) × T ns
(2) = (m+1) × T ns
(2)
T: カウントクロック周期
m: PCSR 値
n: PDUT 値
■ ゲートトリガ (PPG チャネル 0 の場合のみ )
ゲートトリガを使用した場合 , PPG はゲートトリガの立上りエッジが検出されると動
作を開始し , ゲートトリガの立下りエッジが検出されると動作を停止します。PPG は ,
その次の立上りエッジで動作を再開します。
図 14.6-5 再トリガを有効にした場合の PWM モードにおけるゲートトリガ
カウンタ値
m
n
0
時間
立上りエッジが検出されます
立下りエッジが検出されます
ゲートトリガ
PPG
( 通常極性 )
PPG
( 反転極性 )
(1)
(2)
(1) = (n+1) × T ns
(2) = (m+1) × T ns
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T: カウントクロック周期
m: PCSR 値
n: PDUT 値
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333
第 14 章 16 ビット PPG タイマ
14.6
MB90820B シリーズ
■ PPG 割込み
割込み種類選択ビット(PCNTL : IRS1, IRS0)で選択された1つの割込みフラグ( PCNTL :
IRQF ) を共用する割込みとしては , 以下の 4 種類があります。
•
ゲートトリガ (PPG ch.0 のみ ), ソフトウェアトリガまたは再トリガ
•
カウンタボロー
•
デューティ一致 ( 通常極性において PPG 出力立上りが発生した場合 , または反転極
性において PPG 出力立下りが発生した場合 )
•
カウンタボローまたはデューティ一致
図 14.6-6 PPG 割込みタイミング
ソフトウェア
トリガ
ロード
カウントクロック
カウンタ値
0002H
0001H
0000H
0002H
PPG 出力
( 通常極性 )
割込み
( ソフトウェアトリガ
による )
割込み
( デューティ一致による )
割込み
( カウンタボローによる )
334
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14.7
第 14 章 16 ビット PPG タイマ
14.7
16 ビット PPG タイマ使用上の注意
16 ビット PPG タイマを使用上の注意を以下に示します。
■ 16 ビット PPG タイマ使用上の注意
● プログラム設定上の注意
• PPG 周期設定バッファレジスタ (PCSR) を更新する場合は , この PPG 周期設定バッ
ファレジスタを更新した後 , この更新値を PPG デューティ設定バッファレジスタ
(PDUT) に書き込まなければなりません。すなわち , PCSR レジスタのみの更新は禁
止されています。ワード転送命令 (MOVW A, dir など ) で PCSR と PDUT へアクセ
スしてください。
• PPG デューティ設定バッファレジスタ (PDUT) へは , 必ず PPG 周期設定バッファレ
ジスタ (PCSR) 以下の値を設定してください。PCSR の値よりも大きい値を設定する
と , PPG 出力は不定になります。
• PPG が停止したとき (PCNTH : CNTE = 0) は , PPG 状態制御レジスタ (PCNTH) の
CKS2, CKS1, CKS0 ビットを変更してください。
● 割込みについての注意
• PPG 状態制御レジスタ (PCNTL) の IRQF ビットが "1" に設定され , 割込み要求を有
効にすると (PCNTL : IREN = 1), 制御は割込み処理から戻ることができません。
IRQF ビットは必ずクリアしてください。
• 16 ビット PPG タイマは割込みベクタをほかのリソースと共用するので , 割込みを使
用する場合は , 割込み処理ルーチンで割込み要因を注意深くチェックしなければな
りません。
また , 16 ビット PPG タイマで EI2OS を使用する場合は , 共用リソース割込みを無効
にしなければなりません。
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335
第 14 章 16 ビット PPG タイマ
14.7
336
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第 15 章
多機能タイマ
多機能タイマの機能と動作について説明します。
15.1 多機能タイマの概要
15.2 多機能タイマのブロックダイヤグラム
15.3 多機能タイマの端子
15.4 多機能タイマのレジスタ
15.5 多機能タイマ割込み
15.6 多機能タイマの動作
15.7 多機能タイマ使用上の注意
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337
第 15 章 多機能タイマ
15.1
15.1
MB90820B シリーズ
多機能タイマの概要
多機能タイマは , 1 つの 16 ビットフリーランタイマ , 6 つの 16 ビットアウトプット
コンペア , 4 つの 16 ビットインプットキャプチャ , 1 チャネルの 16 ビット PPG タ
イマ , および 1 つの波形ジェネレータから構成されています。この波形ジェネレー
タを使用すると , 12 個の別々の波形を 16 ビットフリーランタイマから出力でき , ま
た入力パルス幅と外部クロックサイクルを測定することもできます。
■ 16 ビットフリーランタイマ ( × 1)
•
16 ビットフリーランタイマは , 16 ビットアップ / アップダウンカウンタ , タイマ制
御ステータスレジスタ, 16ビットコンペアクリアレジスタ(バッファレジスタを持っ
ています ), およびプリスケーラから構成されています。
•
8 種類のカウンタ動作クロック (φ, φ/2, φ/4, φ/8, φ/16, φ/32, φ/64, φ/128) を選択できま
す (φ はマシンクロック )。
•
コンペアクリア割込みは , コンペアクリアレジスタと 16 ビットフリーランタイマが
比較され , 一致した場合に生成されます。ゼロ検出割込みは , 16 ビットフリーラン
タイマがカウント値 "0" を検出している間に生成されます。
•
コンペアクリアレジスタは, 選択可能なバッファレジスタを持っています(このバッ
ファレジスタに書き込まれたデータはコンペアクリアレジスタへ転送されます)。
16
ビットフリーランタイマが停止し , バッファにデータが書き込まれると , 転送は直
ちに実行されます。16 ビットフリーランタイマの動作中にタイマ値 "0" が検出され
ると , バッファからデータが転送されます。
•
アップカウントモードにおいてリセットやソフトウェアクリア , あるいはコンペア
クリアレジスタとのコンペア一致が発生すると , カウンタ値は "0000H" にリセット
されます。
•
このカウンタの出力値は , 多機能タイマのアウトプットコンペアとインプットキャ
プチャのクロックカウントとして使用できます。
■ 16 ビットアウトプットコンペア ( × 6)
•
16 ビットアウトプットコンペアは , 6 つの 16 ビット出力コンペアレジスタ ( 選択可
能なバッファレジスタを持っています ), コンペア出力ラッチ , コンペア制御レジス
タから構成されています。16 ビットフリーランタイマ値と出力コンペアレジスタが
一致すると , 割込みが生成され , 出力レベルが反転します。
•
6 つの出力コンペアレジスタは , 別々に動作させることができます。
出力端子と割込みフラグは , 各出力コンペアレジスタに対応しています。
•
2 つの出力コンペアレジスタを対 ( ペア ) にして出力端子を制御できます。
2 つの出力コンペアレジスタを一緒に使用することによって出力端子を反転させま
す。
•
各出力端子の初期値を設定できます。
•
割込みは , アウトプットコンペアレジスタが 16 ビットフリーランタイマと一致した
場合に生成されます。
338
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第 15 章 多機能タイマ
15.1
■ 16 ビットインプットキャプチャ ( × 4)
インプットキャプチャは , 4 つの独立した外部入力端子と , この端子に対応する入力
キャプチャデータレジスタおよび入力キャプチャ制御レジスタから構成されていま
す。外部端子において入力信号のエッジを検出すると , 16 ビットフリーランタイマの
値をキャプチャレジスタへ格納でき , また割込みも同時に生成されます。
•
外部入力信号の 3 種類のトリガエッジ ( 立上りエッジ , 立下りエッジ , およびその両
方のエッジ ) を選択でき , またトリガエッジが立上りエッジであるか立下りエッジ
であるかを示すビットを持っています。
•
4 つの入力キャプチャを別々に動作させることができます。
•
割込みは , 外部入力からの有効なエッジが検出されると生成されます。
•
ch.0 と ch.1 は , 割込み #33 を共用します。
•
ch.2 と ch.3 は , 割込み #35 を共用します。
■ 16 ビット PPG タイマ ( × 1)
16 ビット PPG タイマ 0 は , 波形ジェネレータへ PPG 信号を供給するために使用しま
す。16 ビット PPG タイマ 0 の詳細については , 「第 14 章 16 ビット PPG タイマ」を
ご参照ください。
■ 波形ジェネレータ
波形ジェネレータは , 3 つの 16 ビットタイマレジスタ , 3 つのタイマ制御レジスタ , お
よび 1 つの 16 ビット波形制御レジスタから構成されています。
波形ジェネレータは , リアルタイム出力 , 16 ビット PPG 波形出力 , ノンオーバラップ 3
相波形出力 ( インバータ制御用 ), DC チョッパ波形出力を生成できます。
•
16 ビットタイマのデッドタイムに基づいてノンオーバラップ波形出力を生成でき
ます ( デッドタイムタイマ機能 )。
•
2 チャネルモード時にリアルタイムアウトプットを動作させることにより ,
ノン
オーバラップ波形出力を生成できます ( デッドタイムタイマ機能 )。
•
リアルタイムアウトプットコンペア一致を検出すると , GATE 信号が生成され , こ
の信号により PPG タイマの動作が開始または停止します (GATE 機能 )。
•
リアルタイムアウトプットコンペア一致が検出されると , 16 ビットタイマが起動に
なり , PPG 動作の制御用 GATE 信号を生成することによって , PPG タイマを容易に
開始または停止させることができます (GATE 機能 )。
•
CM44-10147-2
DTTI 端子入力を使用することによって強制的に停止を制御できます。
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339
第 15 章 多機能タイマ
15.2
15.2
MB90820B シリーズ
多機能タイマのブロックダイヤグラム
多機能タイマのブロックダイヤグラムを示します。
■ 多機能タイマのブロックダイヤグラム
図 15.2-1 多機能タイマのブロックダイヤグラム
リアルタイム I/O
16 ビットアウト
プットコンペア
割込み #12
割込み #15
割込み #17
割込み #19
割込み #21
割込み #23
アウトプットコンペア 0
アウトプットコンペア 1
アウトプットコンペア 2
アウトプットコンペア 3
アウトプットコンペア 4
アウトプットコンペア 5
RT0 ∼ RT5
F2MC-16LX バス
RTO1
端子 P83/RTO1 (X)
RTO2
端子 P84/RTO2 (V)
RTO3
端子 P85/RTO3 (Y)
RTO4
端子 P86/RTO4 (W)
RTO5
端子 P87/RTO5 (Z)
DTTI
端子 P10/INT0/DTTI
カウンタ値
16 ビット
フリーラン
タイマ
割込み #31
割込み #34
ゼロ検出
コンペアクリア
A/D トリガ
A/D トリガ
EXCK
カウンタ値
割込み #33
割込み #35
16 ビットインプッ
トキャプチャ
340
端子 P82/RTO0(U)
RT0 ∼ RT5
波形
ジェネレータ
バッファからの
データ転送
RTO0
割込み #29
16 ビットタイマ 0, 1, 2
アンダフロー
割込み #20
DTTI 立下りエッジ検出
PPG0
PPG0
GATE
GATE
端子 P75/FRCK/AN13
インプットキャプチャ 0, 1
インプットキャプチャ 2, 3
IN0
端子 P76/IN0/AN14
IN1
端子 P77/IN1/AN15
IN2
端子 P80/IN2
IN3
端子 P81/IN3
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第 15 章 多機能タイマ
15.2
MB90820B シリーズ
■ 16 ビットフリーランタイマのブロックダイヤグラム
図 15.2-2 16 ビットフリーランタイマのブロックダイヤグラム
φ
STOP
STOP
MODE
SCLR
UP/UP-DOWN
CLK2
CLK1
CLK0
プリスケーラ
CLR
16 ビットフリーランタイマ
ゼロ検出 ( アウトプットコンペアへ )
ゼロ検出回路
CK
F2MC-16LX バス
インプットキャプチャおよび
アウトプットコンペアへ
転送
16 ビットコンペアクリア
レジスタ
コンペア回路
コンペアクリア一致
( アウトプットコンペアへ )
16 ビットコンペアクリア
バッファレジスタ
I0
I1
I1
I0
O
割込み #34 (22H)
セレクタ
セレクタ
O
I0
I1
マスク回路
O
割込み #31 (1FH)
セレクタ
A/D トリガ
MSI2
MSI1
MSI0
ICLR
ICRE
IRQZF
IRQZE
I1
O
I0
セレクタ
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341
第 15 章 多機能タイマ
15.2
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■ 16 ビットアウトプットコンペアのブロックダイヤグラム
図 15.2-3 16 ビットアウトプットコンペアのブロックダイヤグラム
フリーランタイマからのカウント値
BTS0
BUF0
F2MC-16LX バス
出力コンペアバッファレジスタ 0/ 2/ 4
フリーランタイマからの
ゼロ検出
フリーランタイマからの
コンペアクリア一致
I0
転送
出力コンペアレジスタ 0/2/ 4
O
I1
セレクタ
BTS1
BUF1
コンペア回路
I0
O
出力コンペアバッファレジスタ 1/3/5
転送
出力コンペアレジスタ 1/3/ 5
I1
セレクタ
Q
T
CMOD
RT0/RT2/RT4
( 波形ジェネレータ )
コンペア回路
Q
T
RT1/RT3/RT5
( 波形ジェネレータ )
IOP1
IOP0
IOE1
IOE0
割込み
#12, #17, #21
#15, #19, #23
■ 16 ビットインプットキャプチャのブロックダイヤグラム
図 15.2-4 16 ビットインプットキャプチャのブロックダイヤグラム
フリーランタイマからのカウント値
F2MC-16LX バス
IN0/IN2
エッジ検出
インプットキャプチャレジスタ 0/2
EG11
EG10 EG01
エッジ検出
インプットキャプチャレジスタ 1/3
ICP0
ICP1
ICE0
EG00
IEI1
IEI0
IN1/IN3
ICE1
割込み
#33, #35
#33, #35
342
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第 15 章 多機能タイマ
15.2
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■ 波形ジェネレータのブロックダイヤグラム
図 15.2-5 波形ジェネレータのブロックダイヤグラム
DCK2 DCK1 DCK0 NRSL DTIF DTIE NWS1 NWS0
φ
DTTI 制御回路
分周器
PICSH01
DTCR0 TMD2
TMD1
TMD0
SIGCR
ノイズキャンセル
DTTI
PGEN1 PGEN0
GTEN1 GTEN0
GATE 0/1
GATE
(PPG0 へ )
TO0
波形制御
RT0
セレクタ
16 ビット
タイマ 0
コンペア回路
セレクタ
出力制御
TO1
RT1
RTO1 (X)
U
16 ビットタイマレジスタ 0
RTO0 (U)
デッドタイムジェネレータ
X
F2MC-16LX バス
DTCR1 TMD2
TMD1
TMD0
PICSH01
GTEN1 GTEN0
GATE 2/3
PGEN3 PGEN2
TO2
波形制御
RT2
TO3
セレクタ
16 ビット
タイマ 1
コンペア回路
セレクタ
出力制御
RT3
RTO3 (Y)
V
16 ビットタイマレジスタ 1
RTO2 (V)
デッドタイムジェネレータ
Y
DTCR2 TMD2
TMD1
TMD0
GTEN1 GTEN0
GATE 4/5
PICSH01 PGEN5 PGEN4
TO4
波形制御
RT4
TO5
セレクタ
16 ビット
タイマ 2
コンペア回路
セレクタ
W
16 ビットタイマレジスタ 2
出力制御
RT5
RTO4 (W)
RTO5 (Z)
デッドタイムジェネレータ
PPG0
Z
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343
第 15 章 多機能タイマ
15.3
15.3
MB90820B シリーズ
多機能タイマの端子
多機能タイマの端子について説明します。また端子のブロックダイヤグラムも示し
ます。
■ 多機能タイマの端子
表 15.3-1 多機能タイマの端子
端子名
入出力
形式
端子機能
プルアップ
オプション
スタンバイ
制御
端子設定
P10/INT0/
DTTI
ポート 1 入出力 /
外部割込み入力 /
DTTI
P75/FRCK/
AN13
ポート 7 入出力 /
外部クロック
端子を入力ポートとして設定
する (DDR7: bit13 = 0)
P76/IN0/AN14
ポート 7 入出力 /
インプット
キャプチャ 0
端子を入力ポートとして設定
する (DDR7: bit14 = 0)
P77/IN1/AN15
ポート 7 入出力 /
インプット
キャプチャ 1
端子を入力ポートとして設定
する (DDR7: bit15 = 0)
P80/IN2
ポート 8 入出力 /
インプット
キャプチャ 2
端子を入力ポートとして設定
する (DDR8: bit0 = 0)
P81/IN3
ポート 8 入出力 /
インプット
キャプチャ 3
端子を入力ポートとして設定
する (DDR1: bit8 = 0)
選択可能
CMOS 出
力 /CMOS
ヒステリ
シス入力
あり
端子を入力ポートとして設定
する (DDR8: bit1 = 0)
なし
P82/RTO0 (U)
ポート 8 入出力 /
RTO0
RTO0 出力を設定する
(OCS1: OTE0 = 1)
P83/RTO1 (X)
ポート 8 入出力 /
RTO1
RTO1 出力を設定する
(OCS1:OTE1 = 1)
P84/RTO2 (V)
ポート 8 入出力 /
RTO2
RTO2 出力を設定する
(OCS3:OTE0 = 1)
P85/RTO3 (Y)
ポート 8 入出力 /
RTO3
RTO3 出力を設定する
(OCS3:OTE1 = 1)
P86/RTO4 (W)
ポート 8 入出力 /
RTO4
RTO4 出力を設定する
(OCS5:OTE0 = 1)
P87/RTO5 (Z)
ポート 8 入出力 /
RTO5
RTO5 出力を設定する
(OCS5:OTE1 = 1)
344
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第 15 章 多機能タイマ
15.3
MB90820B シリーズ
■ 多機能タイマ端子のブロックダイヤグラム
図 15.3-1 P10/INT0/DTTI のブロックダイヤグラム
RDR
リソース入力
ポートデータレジスタ (PDR)
プルアップ抵抗
50kΩ
PDR リード
内
部
デ
|
タ
バ
ス
出力ラッチ
PDR ライト
端子
ポートデータ方向レジスタ (DDR)
方向ラッチ
DDR ライト
外部割込み許可
DDR リード
スタンバイ制御 (SPL=1)
図 15.3-2 P75/FRCK/AN13 ∼ P77/IN1/AN15 のブロックダイヤグラム
A/D コンバータ入力
A/D コンバータチャネル選択ビット
リソース入力
ポートデータレジスタ (PDR)
内
部
デ
|
タ
バ
ス
PDR リード
出力ラッチ
PDR ライト
端子
ポートデータ方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL=1)
ADER
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345
第 15 章 多機能タイマ
15.3
MB90820B シリーズ
図 15.3-3 P80/IN2 および P81/IN3 のブロックダイヤグラム
リソース入力
ポートデータレジスタ (PDR)
PDR リード
内
部
デ
|
タ
バ
ス
出力ラッチ
PDR ライト
端子
ポートデータ方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL=1)
図 15.3-4 P82/RTO0 ∼ P87/RTO5 のブロックダイヤグラム
リソース出力
ポートデータレジスタ (PDR)
リソース入力
リソース出力許可
PDR リード
内
部
デ
|
タ
バ
ス
出力ラッチ
PDR ライト
端子
ポートデータ方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
346
スタンバイ制御 (SPL=1)
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第 15 章 多機能タイマ
15.4
MB90820B シリーズ
15.4
多機能タイマのレジスタ
多機能タイマのレジスタについて説明します。
■ 16 ビットフリーランタイマのレジスタ
図 15.4-1 16 ビットフリーランタイマのレジスタ
コンペアクリアバッファレジスタ / コンペアクリアレジスタ ( 上位 )
CPCLRB/
CPCLR
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
CL15
R/W
CL14
R/W
CL13
R/W
CL12
R/W
CL11
R/W
CL10
R/W
CL09
R/W
CL08
R/W
初期値
11111111B
コンペアクリアバッファレジスタ / コンペアクリアレジスタ ( 下位 )
CPCLRB/
CPCLR
bit7
bit6
bit5
bit4
bit3
bit 2
bit1
bit0
CL07
R/W
CL06
R/W
CL05
R/W
CL04
R/W
CL03
R/W
CL02
R/W
CL01
R/W
CL00
R/W
初期値
11111111B
タイマデータレジスタ ( 上位 )
TCDT
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
T15
R/W
T14
R/W
T13
R/W
T12
R/W
T11
R/W
T10
R/W
T09
R/W
T08
R/W
初期値
00000000B
タイマデータレジスタ ( 下位 )
TCDT
bit7
bit6
bit5
bit4
bit3
bit 2
bit1
bit0
T07
R/W
T06
R/W
T05
R/W
T04
R/W
T03
R/W
T02
R/W
T01
R/W
T00
R/W
初期値
00000000B
タイマ状態制御レジスタ ( 上位 )
bit15
TCCSH
bit13
bit12
bit11
bit10
bit9
bit8
ECKE IRQZF IRQZE
R/W
R/W
R/W
bit14
MSI2
R/W
MSI1
R/W
MSI0
R/W
ICLR
R/W
ICRE
R/W
bit4
bit3
初期値
00000000B
タイマ状態制御レジスタ ( 下位 )
TCCSL
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bit7
bit6
−
−
BFE
R/W
bit5
STOP MODE SCLR
R/W
R/W
R/W
bit 2
bit1
bit0
CLK2
R/W
CLK1
R/W
CLK0
R/W
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初期値
X0100000B
347
第 15 章 多機能タイマ
15.4
MB90820B シリーズ
■ 16 ビットアウトプットコンペアのレジスタ
図 15.4-2 16 ビットアウトプットコンペアのレジスタ
アウトプットコンペアバッファレジスタ / アウトプットコンペアレジスタ ( 上位 )
bit15
OCCPB/OCCP
bit14
bit13
bit12
bit11
bit10
bit9
bit8
初期値
XXXXXXXXB
OP15
R/W
OP14 OP13 OP12
OP11 OP10
R/W
R/W
R/W
R/W
OP09 OP08
R/W
R/W
R/W
アウトプットコンペアバッファレジスタ / アウトプットコンペアレジスタ ( 下位 )
bit7
bit6
bit5
bit4
bit 3
bit 2
bit1
bit 0
OCCPB/OCCP
OP07
R/W
OP06 OP05 OP04
R/W
R/W
R/W
OP03 OP02
R/W
XXXXXXXXB
OP01 OP00
R/W
R/W
初期値
R/W
コンペア制御レジスタ ( 上位 )
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
OCS1/OCS3/OCS5
初期値
X1100000B
BTS1 BTS0 CMOD OTE1 OTE0
R/W
-
R/W
R/W
R/W
R/W
OTD1 OTD0
R/W
R/W
コンペア制御レジスタ ( 下位 )
OCS0/OCS2/OCS4
IOP1
R/W
348
bit7
bit6
bit5
bit4
IOP0
IOE1
IOE0
BUF1
R/W
R/W
R/W
R/W
bit 3
bit 2
bit1
BUF0 CST1 CST0
R/W
R/W
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bit 0
初期値
00001100B
R/W
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第 15 章 多機能タイマ
15.4
MB90820B シリーズ
■ インプットキャプチャのレジスタ
図 15.4-3 16 ビットインプットキャプチャのレジスタ
インプットキャプチャデータレジスタ ( 上位 )
IPCP0 ∼ IPCP3
bit15
CP15
bit14
CP14
R
R
bit13
bit12
bit11
CP13
CP12
R
R
R
bit 5
bit 4
bit10
CP11 CP10
bit9
bit8
CP09
CP08
R
R
R
bit3
bit2
bit1
初期値
XXXXXXXXB
インプットキャプチャデータレジスタ ( 下位 )
bit 7
IPCP0 ∼ IPCP3
bit 6
CP07
CP06
CP05
CP04
R
R
R
R
CP03 CP02
R
CP01
bit0
CP00
初期値
XXXXXXXXB
R
R
R
bit8
IEI2
R
初期値
XXXXXX00B
bit0
EG20
R/W
初期値
00000000B
インプットキャプチャ状態制御レジスタ (ch.2/ch.3)( 上位 )
ICSH23
bit15
bit14
bit13
bit12
bit11
bit10
−
−
−
−
−
−
−
−
−
−
−
−
bit9
IEI3
R
bit 2
EG30
R/W
bit1
EG21
R/W
インプットキャプチャ状態制御レジスタ (ch.2/ch.3)( 下位 )
ICSL23
bit7
ICP3
R/W
bit6
ICP2
R/W
bit5
ICE3
R/W
bit4
ICE2
R/W
bit3
EG31
R/W
PPG アウトプット制御 / インプットキャプチャ状態制御レジスタ (ch.0/ch.1)( 上位 )
bit15
PICSH01
bit14
bit13
bit12
bit11
bit10
R/W
R/W
R/W
bit9
bit8
IEI0
R
bit0
EG00
R/W
R/W
R/W
IEI1
R
bit3
EG11
R/W
bit 2
EG10
R/W
bit1
EG01
R/W
PGEN5 PGEN4 PGEN3 PGEN2 PGEN1 PGEN0
R/W
初期値
00000000B
インプットキャプチャ制御レジスタ (ch.0/ch.1)( 下位 )
PICSL01
CM44-10147-2
bit7
ICP1
R/W
bit6
ICP0
R/W
bit5
ICE1
R/W
bit4
ICE0
R/W
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初期値
00000000B
349
第 15 章 多機能タイマ
15.4
MB90820B シリーズ
■ 波形ジェネレータのレジスタ
図 15.4-4 波形ジェネレータのレジスタ
16 ビットタイマレジスタ ( 上位 )
bit15
TMRR0/TMRR1/
TMRR2
TR15
TR14
R/W
R/W
bit 14
bit 13
TR13
bit12
TR12
R/W
bit11
TR11
R/W
TR10
R/W
R/W
bit10
bit9
TR09
bit8
XXXXXXXXB
TR08
R/W
初期値
R/W
16 ビットタイマレジスタ ( 下位 )
bit7
TMRR0/TMRR1/
TMRR2
bit6
bit5
bit4
bit3
TR07
TR06
TR05
TR04
TR03
TR02
R/W
R/W
R/W
R/W
R/W
R/W
bit2
bit1
TR01
bit0
XXXXXXXXB
TR00
R/W
初期値
R/W
16 ビットタイマ制御レジスタ
bit15
bit 14
bit 13
bit12
bit11
bit10
bit9
bit8
DTCR1
初期値
00000000B
DMOD GTEN1 GTEN0 TMIF
R/W
R/W
R/W
TMIE
R/W
TMD2 TMD1 TMD0
R/W
R/W
R/W
R/W
16 ビットタイマ制御レジスタ
bit7
DTCR0/DTCR2
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000000B
DMOD GTEN1 GTEN0 TMIF
R/W
R/W
R/W
R/W
TMIE
R/W
TMD2 TMD1 TMD0
R/W
R/W
R/W
波形制御レジスタ
SIGCR
350
bit15
DTIE
R/W
bit14
DTIF
R/W
bit13
NRSL
R/W
bit12
DCK2
R/W
bit11
DCK1
R/W
bit10
bit9
bit8
DCK0 NWS1 NWS0
R/W
R/W
R/W
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初期値
00000000B
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第 15 章 多機能タイマ
15.4
MB90820B シリーズ
15.4.1
コンペアクリアバッファレジスタ (CPCLRB) と
コンペアクリアレジスタ (CPCLR)
コンペアクリアバッファレジスタ (CPCLRB) は , コンペアクリアレジスタ (CPCLR)
に存在する 16 ビットバッファレジスタです。CPCLRB レジスタと CPCLR レジス
タは , 両方とも同じアドレスに存在します。
■ コンペアクリアバッファレジスタ (CPCLRB)
図 15.4-5 コンペアクリアバッファレジスタ (CPCLRB)
コンペアクリアバッファレジスタ / コンペアクリアレジスタ ( 上位 )
bit15
CL15
W
bit14
CL14
W
bit13
CL13
W
bit12
CL12
W
bit11
CL11
W
bit10
CL10
W
bit9
CL09
W
bit8
CL08
W
初期値
11111111B
bit1
CL01
W
bit0
CL00
W
初期値
11111111B
コンペアクリアバッファレジスタ / コンペアクリアレジスタ ( 下位 )
bit7
CL07
W
bit6
CL06
W
bit5
CL05
W
bit4
CL04
W
bit3
CL03
W
bit 2
CL02
W
コンペアクリアバッファレジスタは , コンペアクリアレジスタのバッファレジスタで
す。バッファ機能が無効になるか (TCCSL : BFE = 0), またはフリーランタイマが停止す
ると , コンペアクリアバッファレジスタの値が直ちにコンペアクリアレジスタへ転送
されます。バッファ機能が有効になると , 16 ビットフリーランタイマのカウント値 "0"
が検出されたときに値がコンペアクリアレジスタへ転送されます。
このレジスタへアクセスする場合は , ワードアクセス命令をご使用ください。
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351
第 15 章 多機能タイマ
15.4
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■ コンペアクリアレジスタ (CPCLR)
図 15.4-6 コンペアクリアレジスタ (CPCLR)
コンペアクリアバッファレジスタ / コンペアクリアレジスタ ( 上位 )
bit15
CL15
R
bit14
CL14
R
bit13
CL13
R
bit12
CL12
R
bit11
CL11
R
bit10
CL10
R
bit9
CL09
R
bit8
CL08
R
初期値
11111111B
bit1
CL01
R
bit0
CL00
R
初期値
11111111B
コンペアクリアバッファレジスタ / コンペアクリアレジスタ ( 下位 )
bit7
CL07
R
bit6
CL06
R
bit5
CL05
R
bit4
CL04
R
bit3
CL03
R
bit 2
CL02
R
コンペアクリアレジスタは , 16 ビットフリーランタイマのカウント値と比較されるた
めに使用します。アップカウントモード時は , このレジスタが 16 ビットフリーランタ
イマのカウント値と一致すると , 16 ビットフリーランタイマは "0000H" にリセットさ
れます。アップダウンカウントモード時は , このレジスタが 16 ビットフリーランタイ
マのカウント値と一致すると , 16 ビットフリーランタイマは "0" 検出時にアップカウ
ントからダウンカウントに変わるか , またはダウンカウントからアップカウントに変
わります。
このレジスタへアクセスする場合は , ワードアクセス命令をご使用ください。
352
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第 15 章 多機能タイマ
15.4
MB90820B シリーズ
15.4.2
タイマデータレジスタ (TCDT)
タイマデータレジスタ (TCDT) は , 16 ビットフリーランタイマのカウント値を読み
出すために使用します。
■ タイマデータレジスタ (TCDT)
図 15.4-7 タイマデータレジスタ (TCDT)
タイマデータレジスタ ( 上位 )
bit15
T15
R/W
bit14
T14
R/W
bit13
T13
R/W
bit12
T12
R/W
bit11
T11
R/W
bit10
T10
R/W
bit9
T09
R/W
bit8
T08
R/W
初期値
00000000B
bit5
T05
R/W
bit4
T04
R/W
bit3
T03
R/W
bit 2
T02
R/W
bit1
T01
R/W
bit0
T00
R/W
初期値
00000000B
タイマデータレジスタ ( 下位 )
bit7
T07
R/W
bit6
T06
R/W
タイマデータレジスタは , 16 ビットフリーランタイマのカウント値を読み出すために
使用します。カウンタ値は , リセットが発生すると直ちに "0000H" にクリアされます。
タイマ値は , このレジスタへ値を書き込むことで設定できます。ただし , 値の書込みは
タイマの停止中 (STOP = 1) でなければなりません。タイマデータレジスタへアクセス
する場合は , ワードアクセス命令をご使用ください。
16 ビットフリーランタイマは , 以下の要因が発生すると直ちに初期化されます。
•
リセット
•
タイマ状態制御レジスタのクリアビット (SCLR)
•
アップカウントモード (TCCSL : MODE = 0) 時におけるコンペアクリアレジスタと
タイマカウンタ値の一致
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353
第 15 章 多機能タイマ
15.4
MB90820B シリーズ
タイマ状態制御レジスタ (TCCSH, TCCSL)
15.4.3
タイマ状態制御レジスタ (TCCS) は , 16 ビットフリーランタイマの動作を制御する
ために使用する 16 ビットレジスタです。
■ タイマ状態制御レジスタ , 上位バイト (TCCSH)
図 15.4-8 タイマ状態制御レジスタ , 上位バイト (TCCSH)
bit15
bit14
bit13
bit12
ECKE IRQZF IRQZE MSI2
R/W
R/W
R/W
R/W
bit11
bit10
bit9
bit8
MSI1
MSI0
ICLR
ICRE
R/W
R/W
R/W
R/W
初期値
00000000B
bit 8
ICRE
コンペアクリア割込み要求許可ビット
0
割込み要求を禁止する
1
割込み要求を許可する
bit 9
コンペアクリア割込みフラグビット
ICLR
0
1
bit 12
bit 11
読出し時
書込み時
コンペアクリア一致なし
クリアされる
コンペアクリア一致あり
影響なし
bit 10
MSI2 MSI1 MSI0
割込みマスク選択ビット
0
0
0
1 回目の一致が発生したときに割込みが生成される
0
0
1
2 回目の一致が発生したときに割込みが生成される
0
1
0
3 回目の一致が発生したときに割込みが生成される
0
1
1
4 回目の一致が発生したときに割込みが生成される
1
0
0
5 回目の一致が発生したときに割込みが生成される
1
0
1
6 回目の一致が発生したときに割込みが生成される
1
1
0
7 回目の一致が発生したときに割込みが生成される
1
1
1
8 回目の一致が発生したときに割込みが生成される
bit 13
IRQZE
ゼロ検出割込み要求許可ビット
0
割込み要求を禁止にする
1
割込み要求を許可する
bit 14
IRQZF
ゼロ検出割込みフラグビット
読出し時
書込み時
0
ゼロが検出されない
クリアされる
1
ゼロが検出される
影響なし
bit 15
R/W : リード / ライト可能
: 初期値
354
ECKE
クロック選択ビット
0
内部クロック
1
外部クロック
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15.4
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表 15.4-1 タイマ状態制御レジスタ , 上位バイト (TCCSH) (1 / 2)
ビット名
bit15
ECKE:
クロック選択
ビット
機能
このビットは , 内部クロックまたは外部クロックを 16 ビットフリーランタイ
マのカウントクロックとして選択するために使用します。
"0" に設定した場合 : 内部クロックが選択されます。カウントクロック周波
数を選択するためには , TCCSL レジスタのクロック周
波数選択ビット (CLK2 ∼ CLK0) も設定しなければな
りません。
"1" に設定した場合 : 外部クロックが選択されます。外部クロックは , "P75/
FRCK/AN13" 端子から入力されます。したがって ,
ポート方向レジスタ (DDR1) の bit7 へ "0" を書き込ん
で外部クロック入力を有効にしなければなりません。
( 注意事項 )
カウントクロックは , このビットが設定されると直ちに変更されます。した
がって , このビットの変更は , アウトプットコンペアとインプットキャプ
チャが停止している間でなければなりません。
このビットは , 割込みフラグのゼロ検出です。
16 ビットフリーランタイマのカウント値が "0000H" のとき , このビットには
bit14
IRQZF:
ゼロ検出割込み
フラグビット
"1" がセットされます。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 影響しません。
リードモディファイライト時は , 必ず "1" が読み出されます。
( 注意事項 )
• ソフトウェアクリア (TCCSL : SCLR = 1 書込み ) では , このビットは設定
されません。
• アップダウンカウントモード (MODE = 1) 時は , 割込みマスク選択ビット
(MSI2 ∼ MSI0 が "000B" 以外 ) で設定した割込みが発生したときに , この
ビットに "1" が設定されます。割込みが発生しないときは , このビットに
"1" は設定されません。
• アップカウントモード (MODE = 0) 時は , MSI2 ∼ MSI0 の値とは無関係に ,
このビットはゼロ検出が発生するたびに設定されます。
bit13
bit12
∼
bit10
IRQZE:
ゼロ検出割込み
要求許可ビット
このビットは , ゼロ検出の割込み要求許可ビットです。
このビットと割込みフラグビット (IRQZF : bit14) に "1" が設定されると , CPU
に対する割込み要求が生成されます。
MSI2 ∼ MSI0:
割込みマスク選択
ビット
これらのビットは , アップカウントモード (MODE = 0) 時はコンペアクリア
割込みのマスク回数を設定するために使用します。アップダウンカウント
モード (MODE = 1) 時は , ゼロ検出割込みのマスク回数を設定するために使
用します。
"0" に設定した場合 : 割込み要因はマスクされません。
( 注意事項 )
割込み要因を 2 回マスク , 3 回目の割込みを処理する際には , これらのビット
に "010B" を設定しなければなりません。
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355
第 15 章 多機能タイマ
15.4
MB90820B シリーズ
表 15.4-1 タイマ状態制御レジスタ , 上位バイト (TCCSH) (2 / 2)
ビット名
bit9
ICLR:
コンペアクリア
割込みフラグ
ビット
機能
このビットは , コンペアクリアの割込みフラグです。
コンペアクリア値と 16 ビットフリーランタイマ値が一致すると , このビット
には "1" が設定されます。
"0" に設定した場合 : このビットはクリアされます。
"1" に設定した場合 : このビットは影響を受けません。
リードモディファイライト時は , 必ず "1" が読み出されます。
( 注意事項 )
• アップダウンカウントモード (MODE = 0) 時は , 割込みマスク選択ビット
(MSI2 ∼ MSI0 が "000B" 以外 ) で設定した割込みが発生したときに , この
ビットに "1" が設定されます。割込みが発生しないときは , このビットに
"1" は設定されません。
• アップダウンカウントモード (MODE = 1) 時は , MSI2 ∼ MSI0 ビットの値
とは無関係に , このビットはコンペアクリアが発生するたびに設定されま
す。
bit8
356
ICRE:
コンペアクリア
割込み要求
許可ビット
このビットは , コンペアクリアの割込み要求許可ビットです。
このビットとコンペアクリア割込みフラグビット (ICLR : bit9) に "1" が設定
されると , CPU に対する割込み要求が生成されます。
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第 15 章 多機能タイマ
15.4
MB90820B シリーズ
■ タイマ状態制御レジスタ , 下位バイト (TCCSL)
図 15.4-9 タイマ状態制御レジスタ , 下位バイト (TCCSL)
bit7
bit6
−
BFE
R/W
bit5
bit4
bit3
bit2
bit1
bit0
STOP MODE SCLR CLK2 CLK1 CLK0
R/W
R/W
R/W
bit 2
R/W
R/W
R/W
bit 0
bit 1
CLK2 CLK1
初期値
X0100000B
クロック周波数選択ビット
CLK0 カウント
φ=
φ=
φ=
φ=
4MHz
クロック 24MHz 16MHz 8MHz
φ=
1MHz
41.7ns 62.5 ns 125 ns 0.25µs
1 µs
0.5 µs
2 µs
0.17 µs 0.25 µs 0.5 µs
1 µs
4 µs
φ/8
0.33 µs
0.5 µs
1 µs
2 µs
8 µs
φ/16
0.67 µs
1 µs
2 µs
4 µs
16 µs
φ/32
1.33 µs
2 µs
4 µs
8 µs
32 µs
0
φ/64
2.67 µs
4 µs
8 µs
16 µs
64 µs
1
φ/128
5.33 µs
8 µs
16 µs
32 µs
128 µs
0
0
0
φ
0
0
1
φ/2
83.3ns
0
1
0
φ/4
0
1
1
1
0
0
1
0
1
1
1
1
1
125 ns 0.25µs
φ : マシンサイクル
bit 3
タイマクリアビット
SCLR
書込み時
読出し時
0
クリアされます
1
カウンタを "0000H" に初期化する
常に "0" を読み出す
bit 4
MODE
タイマカウントモードビット
0
アップカウントモード
1
アップダウンカウントモード
bit 5
STOP
タイマ許可ビット
0
カウントを許可する ( カウントを開始する )
1
カウントを禁止する ( カウントを停止する )
bit 6
R/W : リード / ライト可能
: 初期値
−
BFE
コンペアクリアバッファ有効ビット
0
コンペアクリアバッファを無効にする
1
コンペアクリアバッファを有効にする
: 未定義
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357
第 15 章 多機能タイマ
15.4
MB90820B シリーズ
表 15.4-2 タイマ状態制御レジスタ , 下位バイト (TCCSL) (1 / 2)
ビット名
bit7
bit6
bit5
機能
未定義ビット
読み出した場合 : 値は不定です。
書き込んだ場合 : 影響しません。
BFE:
コンペアクリアバッ
ファ有効ビット
このビットは , コンペアクリアバッファを有効にするために使用します。
"0" に設定した場合 : コンペアクリアバッファは無効になります。したがっ
てコンペアクリアレジスタに直接書き込むことが可能
です。
"1" に設定した場合 : コンペアクリアバッファは有効になります。コンペア
クリアバッファに書き込まれ保持されていたデータ
は , 16 ビットフリーランタイマのカウント値 "0" が検
出されると , コンペアクリアレジスタへ転送されます。
STOP:
タイマ許可ビット
このビットは , 16 ビットフリーランタイマのカウントを停止 / 開始するため
に使用します。
"0" に設定した場合 : 16 ビットフリーランタイマのカウントは開始します。
"1" に設定した場合 : 16 ビットフリーランタイマのカウントは停止します。
• 16 ビットフリーランタイマが停止すると , アウトプットコンペアの動作
も停止します。
このビットは , 16 ビットフリーランタイマのカウントモードを選択するため
に使用します。
"0" に設定した場合 : アップカウントモードが選択されます。タイマは , カ
ウンタ値がコンペアクリアレジスタと一致して
"0000H" にリセットされるまでカウントアップし , そ
bit4
MODE:
タイマカウント
モードビット
の後 , 再びカウントアップします。
"1" に設定した場合 : アップダウンカウントモードが選択されます。
アップダウンカウントモードでは , タイマデータレジ
スタはゼロ検出時にタイマカウントモードはアップカ
ウントにリセットされます。
タイマは , カウンタ値がコンペアクリアレジスタと一
致すると , カウントモードは変わります。
このビットは , タイマが動作中であっても停止されて
いても書き込みが可能です。タイマが動作中の場合
は , このビットに書き込まれた値はバッファに入れら
れ , その後 , タイマ値が "0000H" になるとバッファの値
によりカウントモードが変わります。
( 注意事項 )
アップダウンカウントモード (MODE = 1) では , コンペア一致検出時にカウ
ントモードは変わるため , タイマがダウンカウントしているとき , コンペア
クリアレジスタとタイマデータレジスタの設定に注意してください。
このビットは , 16 ビットフリーランタイマを "0000H" に初期化するために使
用します。
"0" に設定した場合 : このビットは "1" であれば , "0" にクリアされます。
"1" に設定した場合 : 16 ビットフリーランタイマは , その次のカウントク
ロックで "0000H" に初期化されます。
bit3
SCLR:
タイマ
クリアビット
リードした場合 : 常に "0" が読み出されます。
( 注意事項 )
• このビットは , タイマが停止しているとき (STOP = 1) にタイマを初期化す
るためには使用できません。タイマデータレジスタ (TCDT) に "0000H" を
•
•
書き込むと , タイマを初期化できます。
このビットに "1" を書き込んでも , ゼロ検出割込みは生成されません。
タイマは "0000H" に初期化された後 , このビットがハードウェアによって
クリアされます。タイマは初期化される前に "0" に設定した場合 , この
ビットがクリアされ , タイマも初期化されません。
358
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第 15 章 多機能タイマ
15.4
MB90820B シリーズ
表 15.4-2 タイマ状態制御レジスタ , 下位バイト (TCCSL) (2 / 2)
ビット名
bit2
∼
bit0
CLK2 ∼ CLK0:
クロック周波数
選択ビット
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機能
このビットは , 16 ビットフリーランタイマのカウントクロック周波数を選択
するために使用します。
カウントクロックは , これらのビットが設定されると直ちに変更されます。
したがって , これらのビットの変更は , アウトプットコンペアとインプット
キャプチャが停止している間でなければなりません。
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359
第 15 章 多機能タイマ
15.4
15.4.4
MB90820B シリーズ
アウトプットコンペアバッファレジスタ (OCCPB0 ∼
OCCPB5)/ アウトプットコンペアレジスタ (OCCP0 ∼
OCCP5)
アウトプットコンペアバッファレジスタ (OCCPB) は , アウトプットコンペアレジス
タ (OCCP) 用の 16 ビットバッファレジスタです。OCCPB レジスタと OCCP レジ
スタは , 両方とも同じアドレスに存在します。
■ アウトプットコンペアバッファレジスタ (OCCPB0 ∼ OCCPB5)
図 15.4-10 アウトプットコンペアバッファレジスタ (OCCPB0 ∼ OCCPB5)
アウトプットコンペアバッファレジスタ ( 上位 )
bit15
OP15
bit14
bit13
OP14 OP13
W
W
W
bit12
OP12
bit11
bit10
OP11 OP10
W
bit9
bit8
XXXXXXXXB
OP09 OP08
W
W
W
W
bit4
bit3
bit2
bit1
初期値
アウトプットコンペアバッファレジスタ ( 下位 )
bit7
bit6
bit5
bit0
初期値
XXXXXXXXB
OP07
W
OP06 OP05 OP04
W
W
W
OP03 OP02
W
W
OP01 OP00
W
W
アウトプットコンペアバッファレジスタは , アウトプットコンペアレジスタ (OCCP) 用
のバッファレジスタです。バッファ機能が無効になるか (OCS0/OCS2/OCS4 : BUF0/
BUF1 = 1), またはフリーランタイマが停止すると , アウトプットコンペアバッファレ
ジスタの値は , 直ちにアウトプットコンペアレジスタへ転送されます。バッファ機能が
有効になると (OCS0/OCS2/OCS4 : BUF0/BUF1 = 0), 値はコンペア制御レジスタ (OCS1/
OCS3/OCS5)の転送選択ビット(BTS)に従ってコンペアクリア一致時またはゼロ検出時
に転送されます。
このレジスタへアクセスする場合は , ワードアクセス命令をご使用ください。
360
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第 15 章 多機能タイマ
15.4
MB90820B シリーズ
■ アウトプットコンペアレジスタ (OCCP0 ∼ OCCP5)
図 15.4-11 アウトプットコンペアレジスタ (OCCP0 ∼ OCCP5)
アウトプットコンペアレジスタ ( 上位 )
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
初期値
XXXXXXXXB
OP15
OP14 OP13
R
R
OP12
R
OP11 OP10
R
OP09 OP08
R
R
R
R
bit4
bit3
bit2
bit1
アウトプットコンペアレジスタ ( 下位 )
bit7
bit 6
bit5
bit0
初期値
XXXXXXXXB
OP07
R
OP06 OP05
R
R
OP04
R
OP03 OP02
R
R
OP01 OP00
R
R
アウトプットコンペアレジスタは , 16 ビットフリーランタイマのカウント値と比較す
るために使用する 16 ビットレジスタです。アウトプットコンペアレジスタの初期値は
不定なので , タイマの動作を有効にする前にアウトプットコンペアバッファレジスタ
(OCCPB) に値を設定しなければなりません。
アウトプットコンペアレジスタの値が16ビットフリーランタイマのカウント値と一致す
ると , コンペア信号が生成され , アウトプットコンペア割込みフラグビット (OCS0/OCS2/
OCS4:IOP0/IOP1) が設定されます。出力レベルが設定されると (OCS1/OCS3/OCS5 :OTD0/
OTD1), アウトプットコンペアレジスタ (OCCP0 ∼ OCCP5) に対応する出力レベル波形
ジェネレータ RT0 ∼ RT5 を反転させることができます。
このレジスタへアクセスする場合は , ワードアクセス命令をご使用ください。
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361
第 15 章 多機能タイマ
15.4
15.4.5
MB90820B シリーズ
コンペア制御レジスタ (OCS0 ∼ OCS5)
コンペア制御レジスタは , RTO0 ∼ RTO5 の出力レベル , 出力許可 , 出力レベル反転
モード , コンペア動作許可 , コンペア一致割込み許可 , コンペア一致割込みフラグを制
御するために使用します。
■ コンペア制御レジスタ , 上位バイト (OCS1/OCS3/OCS5)
図 15.4-12 コンペア制御レジスタ , 上位バイト (OCS1/OCS3/OCS5)
bit15
−
−
bit14
bit13
bit12
bit11
bit10
bit9
bit8
初期値
BTS1 BTS0 CMOD OTE1 OTE0 OTD1 OTD0 X1100000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit 8
出力レベルビット
OTD0
書込み時
読出し時
0
RT0/RT2/RT4 が "0" を出力する
1
RT0/RT2/RT4 が "1" を出力する
RT0/RT2/RT4 の現出力値
bit 9
出力レベルビット
OTD1
書込み時
読出し時
0
RT1/RT3/RT5 が "0" を出力する
1
RT1/RT3/RT5 が "1" を出力する
RT1/RT3/RT5 の現出力値
bit 10
OTE0
出力許可ビット
0
汎用入出力ポート (P82/P84/P86)
1
アウトプットコンペア出力端子 (RTO0/RTO2/RTO4)
bit 11
OTE1
出力許可ビット
0
汎用入出力ポート (P83/P85/P87)
1
アウトプットコンペア出力端子 (RTO1/RTO3/RTO5)
bit 12
CMOD
出力レベル反転モードビット
0
RT0/RT2/RT4: レベルは , コンペアレジスタ 0/2/4 との一致が発生すると直ちに反転する
RT1/RT3/RT5: レベルは , コンペアレジスタ 1/3/5 との一致が発生すると直ちに反転する
1
RT0/RT2/RT4: レベルは , コンペアレジスタ 0/2/4 との一致が発生すると直ちに反転する
RT1/RT3/RT5: レベルは , コンペアレジスタ (0 または 1)(2 または 3)(4 または 5) との一致が発生すると直ちに反転する
bit 13
R/W : リード / ライト可能
: 初期値
−
362
: 未定義
BTS0
バッファ転送選択ビット
0
ゼロ検出が発生すると , 転送が起動する (ch.0/ch.2/ch.4)
1
コンペアクリア一致が発生すると , 転送が起動する (ch.0/ch.2/ch.4)
bit 14
BTS1
バッファ転送選択ビット
0
ゼロ検出が発生すると , 転送が起動する (ch.1/ch.3/ch.5)
1
コンペアクリア一致が発生すると , 転送が起動する (ch.1/ch.3/ch.5)
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第 15 章 多機能タイマ
15.4
MB90820B シリーズ
表 15.4-3 コンペア制御レジスタ , 上位バイト (OCS1, 3, 5) (1 / 2)
ビット名
機能
読み出した場合 : 値は不定です。
書き込んだ場合 : 影響しません。
bit15
未定義ビット
bit14
このビットは , アウトプットコンペアバッファレジスタ (OCCP1/OCCP3/OCCP5) か
らアウトプットコンペアレジスタ (OCCP1/OCCP3/OCCP5) へのデータ転送時期を
BTS1 :
選択するために使用します。
バッファ転送選択 "0" に設定した場合 : データ転送は , 16 ビットフリーランタイマのカウント値 "0"
ビット
が検出されると起動します。
"1" を設定した場合 : データ転送は , 16 ビットフリーランタイマでコンペアクリア
一致が発生すると起動します。
bit13
このビットは , アウトプットコンペアバッファレジスタ (OCCPB0/OCCPB2/
OCCPB4) からアウトプットコンペアレジスタ (OCCP0/OCCP2/OCCP4) へのデータ
BTS0 :
転送時期を選択するために使用します。
バッファ転送選択 "0" を設定した場合 : データ転送は , 16 ビットフリーランタイマのカウント値 "0"
ビット
が検出されると起動します。
"1" を設定した場合 : データ転送は , 16 ビットフリーランタイマでコンペアクリア
一致が発生すると起動します。
bit12
このビットは , 端子出力が有効の間 (OTE1 = 1 または OTE0 = 1) に一致が発生した
場合に端子出力レベル反転モードを直ちに切換えるために使用します。
"0" を設定した場合 : 端子の出力レベルは , 対応するコンペアレジスタとの一致
が発生すると直ちに反転します。
RT0/RT2/RT4: レベルは , 16 ビットフリーランタイマとコンペアレジスタ 0/2/4 が一
致すると直ちに反転します。
RT1/RT3/RT5: レベルは , 16 ビットフリーランタイマとコンペアレジスタ 1/3/5 が一
致すると直ちに反転します。
"1" を設定した場合 : コンペアレジスタに対応する RT0/RT2/RT4 の出力レベルは ,
本ビットが "0" の場合と同様に反転します。ただし , コンペ
アレジスタ 1/3/5 に対応する RT1/RT3/RT5 の出力レベルは ,
コンペアレジスタ 0/2/4 または 1/3/5 で一致が発生すると反
転します。コンペアレジスタ 0/ 2/4 と 1/ 3/5 が同じ値の場合
は , ただ 1 つのコンペアレジスタが使用される場合と同じ動
作になります。
RT0/RT2/RT4: レベルは , 16 ビットフリーランタイマとコンペアレジスタ 0/2/4 が一
致すると直ちに反転します。
RT1/RT3/RT5: レベルは , 16 ビットフリーランタイマとコンペアレジスタ (0 または
1)(2 または 3)(4 または 5) が一致すると直ちに反転します。
bit11
CMOD:
出力レベル反転
モードビット
OTE1:
出力許可ビット
このビットは , ポートへの波形ジェネレータ出力 (RTO1/RTO3/RTO5 ∼ P83/P85/
P87) を許可するために使用します。
このビットの初期値は "0" です。
( 注意事項 )
波形ジェネレータが無効 (DTCR : TMD2 ∼ TMD0 = 000B) の場合は , RTO1/
RTO3/RTO5 はアウトプットコンペアと同じ値を出力します。
bit10
OTE0:
出力許可ビット
このビットは , ポートへの波形ジェネレータ出力 (RTO0/2/4 ∼ P82/P84/P86) を許可
するために使用します。
このビットの初期値は "0" です。
( 注意事項 )
波形ジェネレータが無効 (DTCR : TMD2 ∼ TMD0 = 000B) の場合は , RTO0/
RTO2/RTO4 はアウトプットコンペアと同じ値を出力します。
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363
第 15 章 多機能タイマ
15.4
MB90820B シリーズ
表 15.4-3 コンペア制御レジスタ , 上位バイト (OCS1, 3, 5) (2 / 2)
ビット名
機能
bit9
このビットは , アウトプットコンペア 1/3/5(RT1/RT3/RT5) の端子出力レベルを変更
するために使用します。
OTD1:
コンペア端子出力の初期値は "0" です。
出力レベルビット
値を書き込む場合は , 必ず前もってコンペア動作を停止させてください。このビッ
トの読出し値は , RT1/RT3/RT5 におけるアウトプットコンペア値を示します。
bit8
このビットは , アウトプットコンペア 0/2/4(RT0/RT2/RT4) の端子出力レベルを変更
するために使用します。
OTD0:
コンペア端子出力の初期値は "0" です。
出力レベルビット
値を書き込む場合は , 必ず前もってコンペア動作を停止させてください。このビッ
トの読出し値は , RT0/RT2/RT4 におけるアウトプットコンペア値を示します。
364
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第 15 章 多機能タイマ
15.4
MB90820B シリーズ
■ コンペア制御レジスタ , 下位バイト (OCS0/OCS2/OCS4)
図 15.4-13 コンペア制御レジスタ , 下位バイト (OCS0/OCS2/OCS4)
bit7
bit6
bit5
bit4
IOP1
IOP0
IOE1
IOE0
R/W
R/W
R/W
R/W
bit3
bit2
bit1
bit0
初期値
BUF1 BUF0 CST1 CST0
R/W
R/W
R/W
00001100B
R/W
bit 0
CST0
コンペア動作許可ビット
0
コンペアレジスタ 0/2/4 のコンペア動作を禁止する
1
コンペアレジスタ 0/2/4 のコンペア動作を許可する
bit 1
CST1
コンペア動作許可ビット
0
コンペアレジスタ 1/3/5 のコンペア動作を禁止する
1
コンペアレジスタ 1/3/5 のコンペア動作を許可する
bit 2
BUF0
コンペアバッファ無効ビット
0
コンペアレジスタ 0/2/4 のコンペアバッファを有効にする
1
コンペアレジスタ 0/2/4 のコンペアバッファを無効にする
bit 3
BUF1
コンペアバッファ無効ビット
0
コンペアレジスタ 1/3/5 のコンペアバッファを有効にする
1
bit 4
IOE0
コンペアレジスタ 1/3/5 のコンペアバッファを無効にする
コンペア一致割込み許可ビット
0
コンペアレジスタ 0/2/4 のコンペア一致割込みを禁止にする
1
コンペアレジスタ 0/2/4 のコンペア一致割込みを許可にする
bit 5
IOE1
コンペア一致割込み許可ビット
0
コンペアレジスタ 1/3/5 のコンペア一致割込みを禁止にする
1
コンペアレジスタ 1/3/5 のコンペア一致割込みを許可にする
bit 6
IOP0
コンペア一致割込みフラグビット
読出し時
書込み時
0
コンペアレジスタ 0/2/4 のコンペア一
致割込みが発生しない
クリアされる
1
コンペアレジスタ 0/2/4 のコンペア一
致割込みが発生する
影響なし
bit 7
IOP1
コンペア一致割込みフラグビット
読出し時
書込み時
0
コンペアレジスタ 1/3/5 のコンペア一
致割込みが発生しない
クリアされる
1
コンペアレジスタ 1/3/5 のコンペア一
致割込みが発生する
影響なし
R/W : リード / ライト可能
: 初期値
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365
第 15 章 多機能タイマ
15.4
MB90820B シリーズ
表 15.4-4 コンペア制御レジスタ , 下位バイト (OCS0/OCS2/OCS4)
ビット名
機能
IOP1:
コンペア一致割込み
フラグビット
このビットは , コンペアレジスタ 1/3/5 が 16 ビットフリーランタイマの値と一
致したことを示す割込みフラグです。
このビットは , コンペアレジスタ値が 16 ビットフリーランタイマ値に一致し
た場合に "1" が設定されます。
コンペア一致割込み許可ビット (IOE1) が " 許可 " になっている間にこのビッ
トが設定されると , アウトプットコンペア割込みが発生します。
"0" を設定した場合 : クリアされます。
"1" を設定した場合 : 影響しません。
リードモディファイライト時は , 必ず "1" が読み出されます。
bit6
IOP0:
コンペア一致割込み
フラグビット
このビットは , コンペアレジスタ 0/2/4 が 16 ビットフリーランタイマの値と一
致したことを示す割込みフラグです。
このビットは , コンペアレジスタ値が 16 ビットフリーランタイマ値に一致し
た場合に "1" が設定されます。
コンペア一致割込み許可ビット (IOE0) が " 許可 " になっている間にこのビッ
トが設定されると , アウトプットコンペア割込みが発生します。
"0" を設定した場合 : クリアされます。
"1" を設定した場合 : 影響しません。
リードモディファイライト時は , 必ず "1" が読み出されます。
bit5
IOE1:
コンペア一致割込み
許可ビット
このビットは , コンペアレジスタ 1/3/5 のアウトプットコンペア割込みを " 許
可 " にするために使用します。
このビットに "1" が書き込まれている間にコンペア一致割込みフラグビット
(IOP1) が設定されると , アウトプットコンペア割込みが発生します。
bit4
IOE0:
コンペア一致割込み
許可ビット
このビットは , コンペアレジスタ 0/2/4 のアウトプットコンペア割込みを " 許
可 " にするために使用します。
このビットに "1" が書き込まれている間にコンペア一致割込みフラグビット
(IOP0) が設定されると , アウトプットコンペア割込みが発生します。
bit3
BUF1:
コンペアバッファ
無効ビット
このビットは , アウトプットコンペアレジスタ 1/3/5 のバッファ機能を無効に
するために使用します。
"0" を設定した場合 : バッファ機能が有効になります。
bit2
BUF0:
コンペアバッファ
無効ビット
このビットは , アウトプットコンペアレジスタ 0/2/4 のバッファ機能を無効に
するために使用します。
"0" を設定した場合 : バッファ機能が有効になります。
CST1:
コンペア動作許可
ビット
このビットは , 16 ビットフリーランタイマとコンペアレジスタ 1/3/5 の間のコ
ンペア動作を許可にするために使用します。
コンペア動作を許可にする場合は , 必ず前もってコンペアレジスタとタイマ
データレジスタに値を書き込んでください。
( 注意事項 )
アウトプットコンペアは 16 ビットフリーランタイマクロックと同期化され
るので , 16 ビットフリーランタイマを停止すると , コンペア動作も停止しま
す。
CST0:
コンペア動作許可
ビット
このビットは , 16 ビットフリーランタイマとコンペアレジスタ 0/2/4 の間のコ
ンペア動作を許可にするために使用します。
コンペア動作を許可にする場合は , 必ず前もってコンペアレジスタとタイマ
データレジスタに値を書き込んでください。
( 注意事項 )
アウトプットコンペアは 16 ビットフリーランタイマクロックと同期化され
るので , 16 ビットフリーランタイマを停止するとゼロ検出 , コンペア動作も
停止します。
bit7
bit1
bit0
366
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15.4
MB90820B シリーズ
15.4.6
インプットキャプチャレジスタ (IPCP0 ∼ IPCP3)
インプットキャプチャレジスタは , 入力波形の有効エッジが検出されたときの 16
ビットタイマのカウント値を保持するために使用します。
■ インプットキャプチャレジスタ (IPCP0 ∼ IPCP3)
図 15.4-14 インプットキャプチャデータレジスタ (IPCP0 ∼ IPCP3)
インプットキャプチャデータレジスタ ( 上位 )
bit15
CP15
bit14
CP14
CP13
CP12
R
R
R
R
bit13
bit12
bit11
bit10
CP11 CP10
R
R
bit4
bit3
bit9
bit8
CP09
CP08
R
R
bit2
bit1
初期値
XXXXXXXXB
インプットキャプチャデータレジスタ ( 下位 )
bit7
bit6
bit 5
bit0
初期値
XXXXXXXXB
CP07
CP06
R
R
CP05
R
CP04
R
CP03 CP02
R
R
CP01
CP00
R
R
このレジスタは , 対応する外部端子入力波形の有効エッジが検出されたときの 16 ビッ
トタイマ値を格納するために使用します ( このレジスタへアクセスする場合は , ワード
アクセス命令をご使用ください。このレジスタにデータを書き込むことはできません )。
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367
第 15 章 多機能タイマ
15.4
MB90820B シリーズ
インプットキャプチャ状態制御レジスタ
(ICS23, PICS01)
15.4.7
インプットキャプチャ状態制御 (ICS23, PICS01) は , エッジ選択 , 割込み要求許可 ,
割込み要求フラグを制御するために使用します。またインプットキャプチャ 0 ∼ 3
において検出された有効なエッジを示すためにも使用します。
■ インプットキャプチャ状態制御レジスタ , 上位バイト (ICSH23)
図 15.4-15 インプットキャプチャ状態制御レジスタ , 上位バイト (ICSH23)
bit15
−
bit14
−
bit13
−
bit12
−
bit11
−
bit10
bit9
bit8
−
IEI3
IEI2
R
R
初期値
XXXXXX00B
bit 8
IEI2
有効エッジ指示ビット ( インプットキャプチャ 2)
0
立下りエッジが検出される
1
立上りエッジが検出される
bit 9
IEI3
有効エッジ指示ビット ( インプットキャプチャ 3)
: 未定義
0
立下りエッジが検出される
: 初期値
1
立上りエッジが検出される
R
: リードオンリ
-
表 15.4-5 インプットキャプチャ状態制御レジスタ , 上位バイト (ICSH23)
ビット名
bit15
∼
bit10
bit9
bit8
368
機能
未定義ビット
読み出した場合 : 値は不定です。
書き込んだ場合 : 影響しません。
IEI3:
有効エッジ指示
ビット ( インプット
キャプチャ 3)
このビットは , キャプチャレジスタ 3 の有効エッジ指示ビットであり , 立上り
エッジまたは立下りエッジが検出されたことを示します。
立下りエッジが検出されると , このビットに "0" が書き込まれます。
立上りエッジが検出されると , このビットに "1" が書き込まれます。
このビットは読出し専用ビットです。
( 注意事項 )
EG31, EG30 = 00B の場合 , 読出し値は意味がありません。
IEI2:
有効エッジ指示
ビット ( インプット
キャプチャ 2)
このビットは , キャプチャレジスタ 2 の有効エッジ指示ビットであり , 立上り
エッジまたは立下りエッジが検出されたことを示します。
立下りエッジが検出されると , このビットに "0" が書き込まれます。
立上りエッジが検出されると , このビットに "1" が書き込まれます。
このビットは読出し専用ビットです。
( 注意事項 )
EG21, EG20 = 00B の場合 , 読出し値は意味がありません。
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第 15 章 多機能タイマ
15.4
MB90820B シリーズ
■ インプットキャプチャ状態制御レジスタ , 下位バイト (ICSL23)
図 15.4-16 インプットキャプチャ状態制御レジスタ , 下位バイト (ICSL23)
bit7
bit6
bit5
bit4
ICP3
ICP2
ICE3
ICE2
R/W
R/W
R/W
R/W
bit3
bit2
bit1
bit0
初期値
EG31 EG30 EG21 EG20 00000000B
R/W
R/W
R/W
bit 1
EG21
R/W
bit 0
EG20
エッジ選択ビット ( インプットキャプチャ 2)
0
0
エッジは検出されない ( 停止 )
0
1
立上りエッジが検出される
1
0
立下りエッジが検出される
1
1
両方のエッジが検出される
bit 3
EG31
bit 2
EG30
エッジ選択ビット ( インプットキャプチャ 3)
0
0
エッジは検出されない ( 停止 )
0
1
立上りエッジが検出される
1
0
立下りエッジが検出される
1
1
両方のエッジが検出される
bit 4
ICE2
割込み要求許可ビット ( インプットキャプチャ 2)
0
割込み要求を禁止する
1
割込み要求を許可する
bit 5
ICE3
割込み要求許可ビット ( インプットキャプチャ 3)
0
割込み要求を禁止する
1
割込み要求を許可する
bit 6
ICP2
割込み要求フラグビット ( インプットキャプチャ 2)
読出し時
書込み時
0
有効なエッジが検出されない
クリアされる
1
有効なエッジが検出される
影響なし
bit 7
ICP3
R/W : リード / ライト可能
割込み要求フラグビット ( インプットキャプチャ 3)
読出し時
書込み時
0
有効なエッジが検出されない
クリアされる
1
有効なエッジが検出される
影響なし
: 初期値
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369
第 15 章 多機能タイマ
15.4
MB90820B シリーズ
表 15.4-6 インプットキャプチャ状態制御レジスタ , 下位バイト (ICSL23)
ビット名
機能
bit7
このビットは , インプットキャプチャ 3 の割込み要求フラグとして使用し
ます。
このビットは , 外部入力端子の有効エッジが検出されると直ちに "1" が設
ICP3:
定されます。
割込み許可ビット (ICE3) が設定されている間に有効エッジが検出されると ,
割込み要求フラグビット
( インプットキャプチャ 3) 直ちに割込みを生成できます。
"0" を設定した場合 : クリアされます。
"1" を設定した場合 : 影響しません。
リードモディファイライト時は , 必ず "1" が読み出されます。
bit6
このビットは , インプットキャプチャ 2 の割込み要求フラグとして使用し
ます。
このビットは , 外部入力端子の有効エッジが検出されると直ちに "1" が設
ICP2:
定されます。
割込み許可ビット (ICE2) が設定されている間に有効エッジが検出されると ,
割込み要求フラグビット
( インプットキャプチャ 2) 直ちに割込みを生成できます。
"0" を設定した場合 : クリアされます。
"1" を設定した場合 : 影響しません。
リードモディファイライト時は , 必ず "1" が読み出されます。
bit5
このビットは , インプットキャプチャ 3 のインプットキャプチャ割込み要
ICE3:
求を許可にするために使用します。
割込み要求許可ビット
このビットに "1" が設定されている間に割込みフラグ (ICP3) が設定される
( インプットキャプチャ 3)
と , インプットキャプチャ割込みが生成されます。
bit4
このビットは , インプットキャプチャ 2 のインプットキャプチャ割込み要
ICE2:
求を許可にするために使用します。
割込み要求許可ビット
このビットに "1" が設定されている間に割込みフラグ (ICP2) が設定される
( インプットキャプチャ 2)
と , インプットキャプチャ割込みが生成されます。
bit3,
bit2
これらのビットは , インプットキャプチャ 3 の外部入力の有効エッジ極性
EG31, EG30:
を指定するために使用します。
エッジ選択ビット
これらのビットは , インプットキャプチャ動作を有効にするためにも使用
( インプットキャプチャ 3)
します。
bit1,
bit0
これらのビットは , インプットキャプチャ 2 の外部入力の有効エッジ極性
EG21, EG20:
を指定するために使用します。
エッジ選択ビット
これらのビットは , インプットキャプチャ動作を有効にするためにも使用
( インプットキャプチャ 2)
します。
370
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第 15 章 多機能タイマ
15.4
MB90820B シリーズ
■ PPG 出力制御 / インプットキャプチャ状態制御レジスタ , 上位バイト (PICSH01)
図 15.4-17 PPG 出力制御 / インプットキャプチャ状態制御レジスタ , 上位バイト (PICSH01)
bit15
bit14
bit13
bit12
bit11
bit10
PGEN5 PGEN4 PGEN3 PGEN2 PGEN1 PGEN0
R/W
R/W
R/W
R/W
R/W
bit9
bit8
初期値
IEI1
IEI0
00000000B
R
R
R/W
bit 8
IEI0
有効エッジ指示ビット ( インプットキャプチャ 0)
0
立下りエッジが検出される
1
bit 9
IEI1
立上りエッジが検出される
有効エッジ指示ビット ( インプットキャプチャ 1)
0
立下りエッジが検出される
1
立上りエッジが検出される
bit 10
PGEN0
PPG 出力許可ビット
0
RTO0 への PPG0 出力を禁止する
1
RTO0 への PPG0 出力を許可する
bit 11
PGEN1
PPG 出力許可ビット
0
RTO1 への PPG0 出力を禁止する
1
RTO1 への PPG0 出力を許可する
bit 12
PGEN2
PPG 出力許可ビット
0
RTO2 への PPG0 出力を禁止する
1
RTO2 への PPG0 出力を許可する
bit 13
PGEN3
PPG 出力許可ビット
0
RTO3 への PPG0 出力を禁止する
1
RTO3 への PPG0 出力を許可する
bit 14
PGEN4
PPG 出力許可ビット
0
RTO4 への PPG0 出力を禁止する
1
RTO4 への PPG0 出力を許可する
bit 15
R
: リードオンリ
PGEN5
PPG 出力許可ビット
0
RTO5 への PPG0 出力を禁止する
1
RTO5 への PPG0 出力を許可する
R/W : リード / ライト可能
: 初期値
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371
第 15 章 多機能タイマ
15.4
MB90820B シリーズ
表 15.4-7 PPG 出力制御 / インプットキャプチャ状態制御レジスタ , 上位バイト (PICSH01)
bit15
∼
bit10
bit9
bit8
372
ビット名
機能
PGEN5 ∼ PGEN0:
PPG 出力許可ビット
これらのビットは , RTO0 ∼ RTO5 への PPG0 出力を選択するために使用し
ます。
IEI1:
有効エッジ指示ビット
( インプットキャプチャ 1)
このビットは , キャプチャレジスタ 1 の有効エッジ指示ビットであり , 立
上りエッジまたは立下りエッジが検出されたことを示します。
立下りエッジが検出されると , このビットに "0" が書き込まれます。
立上りエッジが検出されると , このビットに "1" が書き込まれます。
このビットは読出し専用ビットです。
( 注意事項 )
EG11, EG10 = 00B の場合 , 読出し値は意味がありません。
IEI0:
有効エッジ指示ビット
( インプットキャプチャ 0)
このビットは , キャプチャレジスタ 0 の有効エッジ指示ビットであり , 立
上りエッジまたは立下りエッジが検出されたことを示します。
立下りエッジが検出されると , このビットに "0" が書き込まれます。
立上りエッジが検出されると , このビットに "1" が書き込まれます。
このビットは読出し専用ビットです。
( 注意事項 )
EG01, EG00 = 00B の場合 , 読出し値は意味がありません。
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第 15 章 多機能タイマ
15.4
MB90820B シリーズ
■ インプットキャプチャ状態制御レジスタ , 下位バイト (PICSL01)
図 15.4-18 インプットキャプチャ状態制御レジスタ , 下位バイト (PICSL01)
bit7
bit6
bit5
bit4
ICP1
ICP0
ICE1
ICE0
R/W
R/W
R/W
R/W
bit3
bit2
bit1
bit0
初期値
EG11 EG10 EG01 EG00 00000000B
R/W
R/W
R/W
R/W
bit 1
EG01
bit 0
EG00
エッジ選択ビット ( インプットキャプチャ 0)
0
0
エッジは検出されない ( 停止 )
0
1
立上りエッジが検出される
1
0
立下りエッジが検出される
1
1
両方のエッジが検出される
bit 3
EG11
bit 2
EG10
エッジ選択ビット ( インプットキャプチャ 1)
0
0
エッジは検出されない ( 停止 )
0
1
立上りエッジが検出される
1
0
立下りエッジが検出される
1
1
両方のエッジが検出される
bit 4
ICE0
割込み要求許可ビット ( インプットキャプチャ 0)
0
割込み要求を禁止する
1
割込み要求を許可する
bit 5
ICE1
割込み要求許可ビット ( インプットキャプチャ 1)
0
割込み要求を禁止する
1
割込み要求を許可する
bit 6
ICP0
割込み要求フラグビット ( インプットキャプチャ 0)
読出し時
書込み時
0
有効なエッジが検出されない
クリアされる
1
有効なエッジが検出される
影響なし
bit 7
ICP1
R/W : リード / ライト可能
割込み要求フラグビット ( インプットキャプチャ 1)
読出し時
書込み時
0
有効なエッジが検出されない
クリアされる
1
有効なエッジが検出される
影響なし
: 初期値
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373
第 15 章 多機能タイマ
15.4
MB90820B シリーズ
表 15.4-8 インプットキャプチャ状態制御レジスタ , 下位バイト (PICSL01)
ビット名
機能
ICP1:
割込み要求フラグ
ビット
( インプットキャプ
チャ 1)
このビットは , インプットキャプチャ 1 の割込み要求フラグとして使用しま
す。
このビットは , 外部入力端子の有効エッジが検出されると直ちに "1" が設定さ
れます。
割込み許可ビット (ICE1) が設定されている間に有効エッジが検出されると ,
直ちに割込みが生成されます。
"0" を設定した場合 : クリアされます。
"1" を設定した場合 : 影響しません。
リードモディファイライト時は , 必ず "1" が読み出されます。
bit6
ICP0:
割込み要求フラグ
ビット
( インプットキャプ
チャ 0)
このビットは , インプットキャプチャ 0 の割込み要求フラグとして使用しま
す。
このビットは , 外部入力端子の有効エッジが検出されると直ちに "1" が設定さ
れます。
割込み許可ビット (ICE0) が設定されている間に有効エッジが検出されると ,
直ちに割込みが生成されます。
"0" を設定した場合 : クリアされます。
"1" を設定した場合 : 影響しません。
リードモディファイライト時は , 必ず "1" が読み出されます。
bit5
ICE1:
割込み要求
許可ビット
( インプットキャプ
チャ 1)
このビットは , インプットキャプチャ 1 のインプットキャプチャ割込み要求を
許可するために使用します。
このビットに "1" が設定されている間に割込みフラグ (ICP1) が設定されると ,
インプットキャプチャ 1 割込みが生成されます。
bit4
ICE0:
割込み要求
許可ビット
( インプットキャプ
チャ 0)
このビットは , インプットキャプチャ 0 のインプットキャプチャ割込み要求を
許可するために使用します。
このビットに "1" が設定されている間に割込みフラグ (ICP0) が設定されると ,
インプットキャプチャ 0 割込みが生成されます。
bit3,
bit2
EG11, EG10:
エッジ選択ビット
( インプットキャプ
チャ 1)
これらのビットは , インプットキャプチャ 1 の外部入力の有効エッジ極性を指
定するために使用します。
これらのビットは , インプットキャプチャ 1 の動作を有効にするためにも使用
します。
bit1,
bit0
EG01, EG00:
エッジ選択ビット
( インプットキャプ
チャ 0)
これらのビットは , インプットキャプチャ 0 の外部入力の有効エッジ極性を指
定するために使用します。
これらのビットは , インプットキャプチャ 0 の動作を有効にするためにも使用
します。
bit7
374
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第 15 章 多機能タイマ
15.4
MB90820B シリーズ
16 ビットタイマレジスタ (TMRR0 ∼ TMRR2)
15.4.8
16 ビットタイマレジスタは , 16 ビットタイマのコンペア値を保持します。
■ 16 ビットタイマレジスタ (TMRR0 ∼ TMRR2)
図 15.4-19 16 ビットタイマレジスタ (TMRR0 ∼ TMRR2)
16 ビットタイマレジスタ ( 上位 )
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
初期値
XXXXXXXXB
TR15
TR13
TR12
TR11
TR10
TR09
TR08
R/W
R/W
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
TR07
TR06
TR05
TR04
TR03
TR02
TR01
TR00
R/W
R/W
R/W
TR14
R/W
16 ビットタイマレジスタ ( 下位 )
bit0
初期値
XXXXXXXXB
R/W
R/W
R/W
R/W
R/W
R/W
これらのレジスタは , 16 ビットタイマの比較値を格納するために使用します。これら
のレジスタ値は , 16 ビットタイマが動作を開始するとリロードされます。タイマ動作
中にこれらのレジスタに値が再書込みされると , この新しい値は次回のタイマ開始 / 動
作時に有効になります。
デッドタイムタイマモード時は , これらのレジスタはノンオーバラップ時間を設定す
るために使用します。
ノンオーバラップ時間 = ( 設定値 + 1) × 選択されたクロック
<注意事項>
• "0000H" を設定することはできません。
• ノンオーバラップ時間の最大オフセットは , " 設定値− 1" のカウンタ値です。
タイマモード時は , これらのレジスタは PPG0 タイマ動作の GATE 時間を設定するため
に使用します。
GATE 時間 = ( 設定値 + 1) × 選択されたクロック
<注意事項>
• "0000H" を設定することはできません。最大オフセットは , " 設定値− 1" のカウンタ値
です。
• GATE 時間の最大オフセットは , " 設定値− 1" のカウンタ値です。
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375
第 15 章 多機能タイマ
15.4
MB90820B シリーズ
16 ビットタイマ制御レジスタ (DTCR0 ∼ DTCR2)
15.4.9
16 ビットタイマ制御レジスタ (DTCR0 ∼ DTCR2) は , 波形ジェネレータの動作モー
ド , 割込み要求許可 , 割込み要求フラグ , GATE 信号許可 , 出力レベル極性を制御す
るため使用します。
■ 16 ビットタイマ制御レジスタ (DTCR0 ∼ DTCR2)
図 15.4-20 16 ビットタイマ制御レジスタ (DTCR0 ∼ DTCR2)
bit7
bit6
bit5
bit4
bit3
DMOD GTEN1 GTEN0 TMIF
R/W
R/W
R/W
bit2
bit1
bit0
初期値
TMIE TMD2 TMD1 TMD0 00000000B
R/W
R/W
R/W
R/W
R/W
bit 2 bit 1
bit 0
TMD2 TMD1 TMD0
動作モードビット
0
0
0
波形ジェネレータが停止する
0
0
1
RT 信号が "H" の間に PPG0 タイマがパルスを出力
する
0
1
0
各 RT 信号の立上りエッジがトリガとなり , 16 ビッ
トタイマが起動する。PPG0 タイマは , 16 ビットタ
イマが停止するまでパルスを出力する ( タイマモー
ド )。
1
0
0
RT 信号でノンオーバラップ信号を生成する
( デッドタイムタイマモード )。
1
1
1
PPG0 タイマでノンオーバラップ信号を生成する
( デッドタイムタイマモード )。
その他
禁止
bit 3
TMIE
割込み要求許可ビット , ソフトウェアトリガビット
0
16 ビットタイマでアンダフローが発生されても , 割込みを生成しない。
1
16 ビットタイマでアンダフローが発生されると , 割込みを生成する。
bit 4
TMIF
割込み要求フラグビット
読出し時
書込み時
0
カウンタのアンダフローが検出されない
クリアされる
1
カウンタのアンダフローが検出される
影響なし
bit 5
GTEN0
GATE 信号制御ビット 0
0
GATE 信号は , RT0/4 で制御されない ( 非同期モード )
1
GATE 信号は , RT0/4 で制御される ( 同期モード )
bit 6
GTEN1
GATE 信号制御ビット 1
0
GATE 信号は , RT1/5 で制御されない ( 非同期モード )
1
GATE 信号は , RT1/5 で制御される ( 同期モード )
bit 7
R/W : リード / ライト可能
: 初期値
376
DMOD
出力極性制御ビット
0
通常極性出力
1
反転極性出力
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第 15 章 多機能タイマ
15.4
MB90820B シリーズ
表 15.4-9 16 ビットタイマ制御レジスタ (DTCR0/DTCR2)
ビット名
機能
このビットは , デッドタイムタイマモードにおいて U/V/W の出力極性を設
定するために使用します。
このビットを設定すると , U/V/W の出力極性は反転します。
( 注意事項 )
このビットは , デッドタイムタイマモードが選択されていない場合
(TMD2 : bit2 = 0) は意味がありません。
bit7
DMOD:
出力極性制御ビット
bit6
GTEN1:
このビットは , RT1/RT5 で PPG0 タイマの GATE 信号出力を制御するため
GATE 信号制御ビット 1 に使用します。
bit5
GTEN0:
このビットは , RT0/RT4 で PPG0 タイマの GATE 信号出力を制御するため
GATE 信号制御ビット 0 に使用します。
bit4
TMIF:
割込み要求フラグ
ビット
このビットは , 16 ビットタイマの割込み要求フラグとして使用します。
このビットは , 16 ビットタイマ 0/2 でアンダフローが発生すると "1" が設
定されます。
"0" を設定した場合 : クリアされます。
"1" を設定した場合 : 影響しません。
リードモディファイライト時は , 必ず "1" が読み出されます。
( 注意事項 )
• このビットは , TMD2 ∼ TMD0 が "000B" または "001B" の場合のみ機
能し , ほかの値の場合は必ず "0" になります。
• ソフトウェアクリア ("0" 書込み ) とハードウェアセット (16 ビットタ
イマ 0/2 でアンダフローが発生する ) が同時に発生した場合は , ソフト
ウェアクリアがハードウェアセットよりも優先され , このビットはク
リアされます。
このビットは , 16 ビットタイマ 0/2 のソフトウェアトリガビットおよび割
込み許可ビットとして使用されます。
TMD2 ∼ TMD0 : bit2 ∼ bit0 が "000B" または "001B" の場合 , このビットは
bit3
16 ビットタイマのソフトウェアトリガとして使用されます。このビットを
TMIE:
"0" から "1" へ変更すると , 16 ビットタイマがトリガとなり , 値がリロード
割込み要求許可
され , ダウンカウントが開始します。
ビット , ソフトウェアト
このビットが "1" であり , 割込み要求フラグビット (TMIF : bit4) が "1" の場
リガビット
合 , 割込み要求が CPU へ送られます。
( 注意事項 )
16 ビットタイマを再度トリガとする場合には , このビットに "1" を書き
込む前に必ず "0" を書き込んでください。
これらのビットは , 波形ジェネレータの動作モードを選択するために使用
します。
TMD2 ∼ TMD0 が "000B" の場合 , アウトプットコンペアの RT0/RT4 と
RT1/RT5 の信号は , RTO0/RTO4 と RTO1/RTO5 のそれぞれに出力されます。
また , 16 ビットタイマはリロードタイマとしても使用できます。
TMD2 ∼ TMD0 が "001B" の場合 , アウトプットコンペアの RT0/RT4 と
bit2
∼
bit0
TMD2 ∼ TMD0:
動作モードビット
RT1/RT5 の信号は , PPG0 出力が禁止 (PICSH01 : PGEN0/PGEN4 = 0,
PGEN1/PGEN5 = 0) になると , RTO0/RTO4 と ROT1/ROT5 のそれぞれに出
力されます。また , 16 ビットタイマはリロードタイマとしても使用できま
す。
( 注意事項 )
• デッドタイムタイマモードで波形ジェネレータを動作させるには , 必
ず RT1/RT5 に対して 2 チャネルモード (OCS1/OCS5 : CMOD = 1) を選
択してください。
• TMD2 ∼ TMD0 = 111B の場合 , RTO0/RTO4 出力と RTO1/RTO5 出力は ,
PICSH01 : PGEN0/PGEN4 , PGEN1/PGEN5 の設定に依存しません。
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377
第 15 章 多機能タイマ
15.4
MB90820B シリーズ
■ 16 ビットタイマ制御レジスタ (DTCR1)
図 15.4-21 16 ビットタイマ制御レジスタ (DTCR1)
bit15
bit14
bit13
bit12
bit11
DMOD GTEN1 GTEN0 TMIF
R/W
R/W
R/W
R/W
bit10
bit9
bit8
初期値
TMIE TMD2 TMD1 TMD0 00000000B
R/W
R/W
bit 10
bit 9
R/W
R/W
bit 8
TMD2 TMD1 TMD0
動作モードビット
0
0
0
0
0
1
RT 信号が "H" の間に PPG0 タイマがパルスを出力する
波形ジェネレータが停止する
0
1
0
各 RT 信号の立上りエッジがトリガとなり , 16 ビット
タイマが起動する。PPG0 タイマは , 16 ビットタイマ
が停止するまでパルスを出力する ( タイマモード )。
1
0
0
RT 信号でノンオーバラップ信号を生成する
( デッドタイムタイマモード )。
1
1
1
PPG0 タイマでノンオーバラップ信号を生成する
( デッドタイムタイマモード )。
その他
bit 11
TMIE
禁止
割込み要求許可ビット , ソフトウェアトリガビット
0
16 ビットタイマでアンダフローが発生されても , 割込みを生成しない。
1
16 ビットタイマでアンダフローが発生されると , 割込みを生成する。
bit 12
TMIF
R/W : リード / ライト可能
: 初期値
378
割込み要求フラグビット
読出し時
書込み時
0
カウンタのアンダフローが検出されない
クリアされる
1
bit 13
GTEN0
カウンタのアンダフローが検出される
影響なし
GATE 信号制御ビット 0
0
GATE 信号は , RT2 で制御されない ( 非同期モード )
1
bit 14
GTEN1
GATE 信号は , RT2 で制御される ( 同期モード )
0
GATE 信号は , RT3 で制御されない ( 非同期モード )
1
GATE 信号は , RT3 で制御される ( 同期モード )
bit 15
DMOD
出力極性制御ビット
0
通常極性出力
1
反転極性出力
GATE 信号制御ビット 1
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第 15 章 多機能タイマ
15.4
MB90820B シリーズ
表 15.4-10 16 ビットタイマ制御レジスタ (DTCR1)
ビット名
機能
bit15
DMOD:
出力極性制御ビット
このビットは , デッドタイムタイマモードにおいて U/V/W の出力極性を設
定するために使用します。
このビットを設定すると , U/V/W の出力極性は反転します。
( 注意事項 )
このビットは , デッドタイムタイマモードが選択されていない場合
(TMD2 : bit10 = 0) は意味がありません。
bit14
GTEN1:
GATE 信号
制御ビット 1
このビットは , RT3 で PPG0 タイマの GATE 信号出力を制御するために使用
します。
bit13
GTEN0:
GATE 信号制御ビット 0
このビットは , RT2 で PPG0 タイマの GATE 信号出力を制御するために使用
します。
bit12
このビットは , 16 ビットタイマの割込み要求フラグとして使用します。
このビットは , 16 ビットタイマ 1 でアンダフローが発生すると "1" が設定
されます。
"0" を設定した場合 : クリアされます。
"1" を設定した場合 : 影響しません。
リードモディファイライト時は , 必ず "1" が読み出されます。
TMIF:
( 注意事項 )
割込み要求フラグビット
• このビットは , TMD2 ∼ TMD0 が "000B" または "001B" の場合のみ機能
し , ほかの値の場合は必ず "0" になります。
• ソフトウェアクリア ("0" 書込み ) とハードウェアセット (16 ビットタイ
マ 1 でアンダフローが発生する ) が同時に発生した場合は , ソフトウェ
アクリアがハードウェアセットよりも優先され , このビットはクリアさ
れます。
このビットは , 16 ビットタイマのソフトウェアトリガビットおよび割込み
許可ビットとして使用されます。
TMD2 ∼ TMD0 が "000B" または "001B" の場合 , このビットは 16 ビットタ
bit11
TMIE:
割込み要求許可ビット ,
ソフトウェア
トリガビット
イマのソフトウェアトリガとして使用されます。このビットを "0" から "1"
へ変更すると , 16 ビットタイマがトリガとなり , 値がリロードされ , ダウン
カウントが開始します。
このビットが "1" であり , 割込み要求フラグビット (TMIF : bit12) が "1" の
場合 , 割込み要求が CPU へ送られます。
( 注意事項 )
16 ビットタイマを再度トリガとする場合には , このビットに "1" を書き
込む前に必ず "0" を書き込んでください。
これらのビットは , 波形ジェネレータの動作モードを選択するために使用
します。
TMD2 ∼ TMD0 が "000B" の場合 , アウトプットコンペアの RT2 と RT3 の信
号は , RTO2 と RTO3 のそれぞれに出力されます。また , 16 ビットタイマは
リロードタイマとしても使用できます。
TMD2 ∼ TMD0 が "001B" の場合 , アウトプットコンペアの RT2 と RT3 の信
bit10
∼
bit8
TMD2 ∼ TMD0:
動作モードビット
号は , PPG0 出力が禁止 (PICSH01 : PGEN2 = 0, PGEN3 = 0) になると , RTO2
と ROT3 のそれぞれに出力されます。また , 16 ビットタイマはリロードタイ
マとしても使用できます。
( 注意事項 )
• デッドタイムタイマモードで波形ジェネレータを動作させるには , 必ず
RT3 に対して 2 チャネルモード (OCS3 : CMOD = 1) を選択してくださ
い。
• TMD2 ∼ TMD0 = 111B の場合 , RTO2 出力と RTO3 出力は , PICSH01 :
PGEN2 , PGEN3 の設定に依存しません。
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379
第 15 章 多機能タイマ
15.4
MB90820B シリーズ
波形制御レジスタ (SIGCR)
15.4.10
波形制御レジスタは , 動作クロック周波数 , ノイズキャンセル機能有効 , DTTI 入力
有効 , DTTI 割込みを制御するために使用します。
■ 波形制御レジスタ (SIGCR)
図 15.4-22 波形制御レジスタ (SIGCR)
bit15
bit14
DTIE
DTIF
R/W
R/W
bit13
bit12
bit11
bit10
bit9
bit8
初期値
NRSL DCK2 DCK1 DCK0 NWS1 NWS0 00000000B
R/W
R/W
R/W
R/W
R/W
R/W
bit 8
bit 9
NWS1
NWS0
DTTI ノイズ幅選択ビット
0
0
4 サイクルノイズをキャンセルする
0
1
8 サイクルノイズをキャンセルする
1
0
16 サイクルノイズをキャンセルする
1
1
32 サイクルノイズをキャンセルする
bit 12 bit 11 bit 10
DCK2 DCK1 DCK0
動作クロック選択ビット
0
0
0
φ (41.7ns, φ = 24MHz)
0
0
1
φ/2 (83.3ns, φ = 24MHz)
0
1
0
φ/4 (167ns, φ = 24MHz)
0
1
1
φ/8 (333ns, φ = 24MHz)
1
0
0
φ/16 (0.67 µ s, φ = 24MHz)
1
0
1
φ/32 (1.33 µ s, φ = 24MHz)
1
1
0
φ/64 (2.67 µs, φ = 24MHz)
1
1
1
禁止
φ: マシンサイクル
bit 13
NRSL
ノイズキャンセル機能有効ビット
0
DTTI 入力のノイズキャンセル回路が無効
1
DTTI 入力のノイズキャンセル回路が有効
bit 14
DTTI 割込みフラグビット
DTIF
R/W : リード / ライト可能
: 初期値
380
読出し時
書込み時
0
割込み要求なし
クリアされる
1
割込み要求あり
影響なし
bit 15
DTIE
DTTI 入力有効ビット
0
DTTI 入力を無効にする
1
DTTI 入力を有効にする
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第 15 章 多機能タイマ
15.4
MB90820B シリーズ
表 15.4-11 波形制御レジスタ (SIGCR)
ビット名
機能
DTIE:
DTTI 入力
有効ビット
このビットは , RTO0 ∼ RTO5 端子の出力レベル制御用 DTTI 端子を有効に
するために使用します。
DTIF:
DTTI 割込みフラグ
ビット
このビットは , DTTI の割込みフラグです。
DTTI 入力が有効になり (DTIE = 1), DTTI の "L" レベルが検出されると , こ
のビットが設定され , 割込み要求が CPU へ送られます。
"0" を設定した場合 : クリアされます。
"1" を設定した場合 : 影響しません。
リードモディファイライト時では , 必ず "1" が読み出されます。
( 注意事項 )
• ノイズキャンセル機能が有効になった場合 (NRSL = 1), ノイズパルス幅が
渡されると , このビットには "1" が設定されます。
• ソフトウェアクリア ("0" 書込み ) とハードウェアセット (DTTI の "L" レ
ベル検出 ) が同時に発生した場合は , ソフトウェアクリアがハードウェア
リセットよりも優先され , このビットはクリアされます。
bit13
NRSL:
ノイズキャンセル
機能有効ビット
このビットは , ノイズキャンセル機能を有効にするために使用します。
ノイズキャンセル回路は , カウンタでオーバフローが発生するまで "L" レベ
ルが保持されると , DTTI 入力信号を受け取ります。カウンタは , "L" レベル
入力で操作される n ビットカウンタです。n は , NWS1,NWS0 ビット の設定
に基づいて 2, 3, 4 または 5 のいずれかの値になります。
( 注意事項 )
• ノイズパルス幅をキャンセルするには , 約 2n マシンサイクルが必要にな
ります。
• ノイズキャンセル回路を選択すると , 内部クロックが停止するモード ( 停
止モードなど ) 時は入力が無効になります。
bit12
∼
bit10
DCK2 ∼ DCK0:
動作クロック選択
ビット
これらのビットは , 16 ビットタイマの動作クロックを選択するために使用
します。
bit9,
bit8
NWS1, NWS0:
DTTI ノイズ幅選択
ビット
これらのビットは , 除去する DTTI 端子ノイズパルス幅を選択するために使
用します。
bit15
bit14
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381
第 15 章 多機能タイマ
15.5
15.5
MB90820B シリーズ
多機能タイマ割込み
多機能タイマは , 16 ビットフリーランタイマ割込み , 16 ビットアウトプットコンペ
ア割込み , 16 ビットインプットキャプチャ割込み , および波形ジェネレータ割込み
を生成できます。
■ 16 ビットフリーランタイマ割込み
16 ビットフリーランタイマの割込み制御ビットと割込み要因を表 15.5-1 に示します。
表 15.5-1 16 ビットフリーランタイマの割込み制御ビットと割込み要因
16 ビットフリーランタイマ
コンペアクリア
ゼロ検出
割込み要求フラグビット
タイマ状態レジスタ上位
(TCCSH) の ICLR : bit9
タイマ状態レジスタ上位
(TCCSH) の IRQZF : bit14
割込み要求許可ビット
タイマ状態レジスタ上位
(TCCSH) の ICRE : bit8
タイマ状態レジスタ上位
(TCCSH) の IRQZE : bit13
割込み要因
16 ビットフリーランタイマ
値がコンペアクリアレジスタ
(CPCLR) と一致する
16 ビットフリーランタイマ値
が "0" になる
16 ビットフリーランタイマの値がコンペアクリアレジスタ (CPCLR) と一致すると , タ
イマ状態制御レジスタ (TCCSH) の ICLR : bit9 に "1" が設定されます。この状態におい
て割込み要求が許可 (TCCSH レジスタの ICRE : bit8 = 1) になると , 割込み要求が割込
みコントローラへ出力されます。
タイマ値が "0000H" になると , タイマ状態制御レジスタ (TCCSH) の IRQZF : bit14 に "1"
が設定されます。この状態において割込み要求が許可 (TCCSH レジスタの IRQZE : bit13 =
1) になると , 割込み要求が割込みコントローラへ出力されます。
■ 16 ビットフリーランタイマ割込みと EI2OS
16 ビットフリーランタイマ割込みと EI2OS を表 15.5-2 に示します。
表 15.5-2 16 ビットフリーランタイマ割込みと EI2OS
割込み制御レジスタ
チャネル
割込み番号
ベクタテーブルアドレス
EI2OS
レジスタ
名
アドレス
下位
中位
上位
コンペアクリア *1
#34 (22H)
ICR11
0000BBH
FFFF74H
FFFF75H
FFFF76H
ゼロ検出 *2
#31 (1FH)
ICR10
0000BAH
FFFF80H
FFFF81H
FFFF82H
△
*1: 16 ビットフリーランタイマコンペアクリアの割込み制御レジスタと同じ値が 16
ビット入力キャプチャチャネル 0/1 に割当てられます。
*2: 16 ビットフリーランタイマ 0 検出の割込み制御レジスタと同じ値が 16 ビット PPG
タイマ 2 に割当てられます。
382
FUJITSU MICROELECTRONICS LIMITED
CM44-10147-2
第 15 章 多機能タイマ
15.5
MB90820B シリーズ
■ 16 ビットアウトプットコンペア割込み
16 ビットアウトプットコンペアの割込み制御ビットと割込み要因を表 15.5-3 に示しま
す。
表 15.5-3 16 ビットアウトプットコンペア 0 ∼ 5 の割込み制御ビットと割込み要因
16 ビットアウトプット
コンペア 0/1
16 ビットアウトプット
コンペア 2/3
16 ビットアウトプット
コンペア 4/5
コンペア制御レジスタ下位
割込み要求フラグ
(OCS0) の IOP1/IOP0
ビット
(bit7, bit6)
コンペア制御レジスタ下位
(OCS2) の IOP1/IOP0
(bit7, bit6)
コンペア制御レジスタ下位
(OCS4) の IOP1/IOP0
(bit7, bit6)
割込み要求許可
ビット
コンペア制御レジスタ下位
(OCS0) の IOE1/IOE0
(bit5, bit4)
コンペア制御レジスタ下位
(OCS2) の IOE1/IOE0
(bit5, bit4)
コンペア制御レジスタ下位
(OCS4) の IOE1/IOE0
(bit5, bit4)
割込み原因
16 ビットフリーランタイマ
値がアウトプットコンペアレ
ジスタ (OCCP0/OCCP1) と一
致する
16 ビットフリーランタイマ
値がアウトプットコンペアレ
ジスタ (OCCP2/OCCP3) と一
致する
16 ビットフリーランタイマ
値がアウトプットコンペアレ
ジスタ (OCCP4/OCCP5) と一
致する
16 ビットフリーランタイマ値がアウトプットコンペアレジスタ (OCCP0 ∼ OCCP5) と
一致すると , コンペア制御レジスタ下位 (OCS0/OCS2/OCS4) の IOP1/IOP0 : bit7, bit6 に
"1" に設定されます。この状態において割込み要求が許可 (OCS0/OCS2/OCS4 レジスタ
の IOE1/IOE0 : bit5, bit4 = 1) になると , 割込み要求が割込みコントローラへ出力されま
す。
■ 16 ビットアウトプットコンペア割込みと EI2OS
16 ビットアウトプットコンペア割込みと EI2OS を表 15.5-4 に示します。
表 15.5-4 16 ビットアウトプットコンペア割込みと EI2OS
割込み制御レジスタ
チャネル
ベクタテーブルアドレス
割込み番号
レジスタ名
アドレス
下位
中位
上位
出力コンペア 0 一致 *1
#12 (0CH)
ICR00
0000B0H
FFFFCCH
FFFFCDH
FFFFCEH
出力コンペア 1 一致 *2
#15 (0FH)
ICR02
0000B2H
FFFFC0H
FFFFC1H
FFFFC2H
出力コンペア 2
一致 *3
#17 (11H)
ICR03
0000B3H
FFFFB8H
FFFFB9H
FFFFBAH
出力コンペア 3
一致 *4
#19 (13H)
ICR04
0000B4H
FFFFB0H
FFFFB1H
FFFFB2H
出力コンペア 4 一致 *5
#21 (15H)
ICR05
0000B5H
FFFFA8H
FFFFA9H
FFFFAAH
出力コンペア 5 一致 *6
#23 (17H)
ICR06
0000B6H
FFFFA0H
FFFFA1H
FFFFA2H
EI2OS
○
*1: 16 ビットアウトプットコンペア 0 の割込み制御レジスタと同じ値が A/D 変換終了
に割当てられています。
*2: 16 ビットアウトプットコンペア 1 の割込み制御レジスタと同じ値が 16 ビット PPG
タイマ 1 に割当てられています。
*3: 16 ビットアウトプットコンペア 2 の割込み制御レジスタと同じ値が 16 ビットリ
ロードタイマ 1 アンダフローに割当てられています。
*4: 16 ビットアウトプットコンペア 3 の割込み制御レジスタと同じ値が DTP, 外部割込
み 0, 1 検出 , DTTI に割当てられています。
*5: 16 ビットアウトプットコンペア 4 の割込み制御レジスタと同じ値が DTP, 外部割込
み 2, 3 検出 , DTTI に割当てられています。
*6: 16 ビットアウトプットコンペア 5 の割込み制御レジスタと同じ値が PWC タイマ 1
に割当てられています。
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383
第 15 章 多機能タイマ
15.5
MB90820B シリーズ
■ 16 ビットインプットキャプチャ割込み
16 ビットインプットキャプチャの割込み制御ビットと割込み要因を表 15.5-5 に示しま
す。
表 15.5-5 16 ビットインプットキャプチャ 0 ∼ 3 の割込み制御ビットと割込み要因
16 ビットインプットキャプチャ 16 ビットインプットキャプチャ
0/1
2/3
割込み要求フラグビット
インプットキャプチャ状態制御 インプットキャプチャ状態制御
レジスタ下位 (PICSL01) の ICP1/ レジスタ下位 (ICSL23) の ICP3/
ICP0 (bit7, bit6)
ICP2 (bit7, bit6)
割込み要求許可ビット
インプットキャプチャ状態制御 インプットキャプチャ状態制御
レジスタ下位 (PICSL01) の ICE1/ レジスタ下位 (ICSL23) の ICP3/
ICP0 (bit5, bit4)
ICP2 (bit5, bit4)
割込み要因
有効なエッジが IN0/IN1 端子で
検出される
有効なエッジが IN2/IN3 端子で
検出される
16 ビットインプットキャプチャでは , 有効なエッジが IN0/IN1/ IN2/IN3 端子で検出さ
れると , インプットキャプチャ状態制御レジスタ (PICSL01/ ICSL23) の ICP3/ICP2/ ICP1/
ICP0 : 共に bit7, bit6 に "1" が設定されます。この状態において割込み要求が許可
(PICSL01/ICSL23 レジスタの ICE1/ICE0 : 共に bit5, bit4 = 1) になると , 割込み要求は割
込みコントローラへ出力されます。
■ 16 ビットインプットキャプチャ割込みと EI2OS
16 ビットインプットキャプチャ割込みと EI2OS を表 15.5-6 に示します。
表 15.5-6 16 ビットインプットキャプチャ割込みと EI2OS
割込み制御レジスタ
チャネル
ベクタテーブルアドレス
割込み番号
レジスタ名 アドレス
インプットキャプチャ
0/1*1
#33 (21H)
ICR11
0000BBH
下位
FFFF78H
中位
EI2OS
上位
FFFF79H FFFF7AH
○
インプットキャプチャ
2/3*2
#35 (23H)
ICR12
0000BCH
FFFF70H
FFFF71H
FFFF72H
*1: 16 ビットインプットキャプチャ 0/1 の割込み制御レジスタと同じ値が 16 ビットフ
リーランタイマコンペアクリアに割当てられています。
*2: 16 ビットインプットキャプチャ2/3 の割込み制御レジスタと同じ値がタイムベース
タイマに割当てられています。
384
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第 15 章 多機能タイマ
15.5
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■ 波形ジェネレータ割込み
波形ジェネレータの割込み制御ビットと割込み要因を表 15.5-7 に示します。
表 15.5-7 波形ジェネレータの割込み制御ビットと割込み要因
波形ジェネレータ
DTTI
16 ビットデッドタイマ 0/1/2
割込み要求フラグビット
16 ビットタイマ制御レジスタ
上位 , 下位 (DTCR0 ∼ DTCR2)
の TMIF( 上位は bit12, 下位は
bit4)
割込み要求許可ビット
16 ビットタイマ制御レジスタ
上位 , 下位 (DTCR0 ∼ DTCR2)
の TMIE( 上位は bit11, 下位は
bit3)
割込み要因
16 ビットタイマ 0/1/2 アンダフ
ロー
波形制御レジスタ (SIGCR) の
DTIF(bit14)
−
DTTI で "L" レベルが検出され
る
波形ジェネレータでは , 16 ビットタイマのアンダフローが発生し , かつ DTCR0 ∼
DTCR2 レジスタの TMD2 ∼ TMD0( 上位は bit10 ∼ bit8, 下位は bit2 ∼ bit0) が "000B"
または "001B" のとき , 16 ビットタイマ制御レジスタ (DTCR0 ∼ DTCR2) の TMIF( 上位
は bit12, 下位は bit4) には "1" が設定されます。この状態において割込み要求が許可
(DTCR0 ∼ DTCR2 レジスタの TMIE ( 上位は bit11, 下位は bit3) = 1) になると , 割込み
要求は割込みコントローラへ出力されます。
■ 波形ジェネレータ割込みと EI2OS
波形ジェネレータ割込みと EI2OS を表 15.5-8 に示します。
表 15.5-8 波形ジェネレータ割込みと EI2OS
割込み制御レジスタ
チャネル
16 ビットタイマ
0/1/2 アンダフロー
割込み番号
ベクタテーブルアドレス
EI2OS
レジスタ
名
アドレス
下位
中位
上位
#29 (1DH)
ICR09
0000B9H
FFFF88H
FFFF89H
FFFF8AH
#20 (14H)
ICR04
0000B4H
FFFFACH
FFFFADH
FFFFAEH
*1
DTTI *2
*1: 16 ビットタイマ 0/1/2 アンダフローの割込み制御レジスタと同じ値が 16 ビットリロードタイマ 0 ア
ンダフローに割当てられています。
*2: DTTI の割込み制御レジスタと同じ値が多機能タイマの DTP, 外部割込み 0, 1 検出 , 16 ビットアウト
プットコンペア 3 に割当てられています。
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385
第 15 章 多機能タイマ
15.5
MB90820B シリーズ
■ 多機能タイマの EI2OS 機能
多機能タイマは EI2OS と連係する回路を持っているので , 割込みが発生すると EI2OS
を起動できます。
ただし , EI2OS は , 割込み制御レジスタ (ICR) を共用するほかのリソースが割込みを使
用しない場合に限り使用可能です。例えば , 16 ビットフリーランタイマのコンペアク
リアが EI2OS を使用している場合 , 16 ビットインプットキャプチャ ch.0/ch.1 割込みを
禁止しなければなりません。
386
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15.6
第 15 章 多機能タイマ
15.6
多機能タイマの動作
多機能タイマの動作について説明します。
■ 多機能タイマの動作
● 16 ビットフリーランタイマ
16 ビットフリーランタイマは , リセット解除後 , タイマデータレジスタ (TCDT) に設定
されている値からカウントアップを開始します。カウンタ値は , 16 ビットアウトプッ
トコンペアと 16 ビットインプットキャプチャの基準時間として使用されます。
● 16 ビットアウトプットコンペア
16 ビットアウトプットコンペアは , " 指定されたアウトプットコンペアレジスタに設定
されている値 " と "16 ビットフリーランタイマ値 " の比較に使用します。一致が検出さ
れた場合は , 割込みフラグが設定され , 出力レベルは反転します。
● 16 ビットインプットキャプチャ
16 ビットインプットキャプチャは , 指定された有効なエッジを検出するために使用し
ます。有効なエッジが検出されると , 割込みフラグが設定され , 16 ビットフリーランタ
イマ値が取出され , インプットキャプチャデータレジスタへ格納されます。
● 波形ジェネレータ
波形ジェネレータは , リアルタイム出力 (RTO0 ∼ RTO5), 16 ビット PPG タイマ 0, 16
ビットタイマを使用してさまざまな波形 ( デッドタイムを含む ) を生成します。
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387
第 15 章 多機能タイマ
15.6
MB90820B シリーズ
16 ビットフリーランタイマの動作
15.6.1
16 ビットフリーランタイマは , リセット完了後 , タイマデータレジスタ (TCDT) に
設定されている値からカウントアップを開始します。カウンタ値は , 16 ビットアウ
トプットコンペアと 16 ビットインプットキャプチャの基準時間として使用されま
す。
■ タイマクリア
16 ビットフリーランタイマのカウンタ値は , 下記のいずれかの場合にクリアされます。
•
アップカウントモード (TCCSL : MODE = 0) によってコンペアクリアレジスタとの
一致が検出された場合
•
動作中に TCCSL レジスタの SCLR ビットに "1" が書き込まれた場合。タイマは , カ
ウントクロックの有効なエッジにクリアされます。
<注意事項>
カウントクロックの有効なエッジの前に SCLR ビットに "0" が書き込まれた場合 , SCLR
ビットはクリアされます。タイマが "0000H" にクリアされません。
•
停止中に TCDT レジスタに "0000H" が書き込まれた場合
•
リセットされた場合
リセットされると , カウンタは直ちにクリアされます。ソフトウェアクリアされた場合 ,
またはコンペアクリアレジスタとの一致が発生した場合は , カウンタはカウントタイミ
ングと同期してクリアされます。
図 15.6-1 16 ビットフリーランタイマのクリアタイミング
φ
コンペア
レジスタ値
N
コンペア一致
ハードウェアにクリア
"1" 書込み
"0" 書込み
"0" 書込み
TCCSL : SCLR
カウンタ値
388
N -1
N
0000
0001
0000
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0001
0002
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第 15 章 多機能タイマ
15.6
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■ タイマモード
16 ビットフリーランタイマでは , 以下のどちらかのモードを選択できます。
•
アップカウントモード (TCCSL レジスタの MODE : bit4 = 0)
•
アップダウンカウントモード (TCCSL レジスタの MODE : bit4 = 1)
アップカウントモード時は , カウンタは事前に設定されているタイマデータレジスタ
(TCDT) からカウントを開始し , カウンタ値がコンペアクリアレジスタ (CPCLR) の値と
一致するまでカウントアップし , 次にカウンタは "0000H" にクリアされ , 次に再びカウ
ントアップします。
アップダウンカウントモード時は , カウンタは事前に設定されているタイマデータレ
ジスタ (TCDT) からカウントを開始し , カウンタ値がコンペアクリアレジスタ (CPCLR)
の値と一致するまでカウントアップし , 次にカウンタがアップカウントからダウンカ
ウントに変わり , カウンタ値が "0000H" に達するまでカウントダウンし , 次に再びカウ
ントアップします。
モードビット (TCCSL レジスタの MODE : bit4) には , タイマが動作中であろうと停止
していようといつでも値を書き込むことができます。タイマ動作中にこのビットに書
き込まれた値はバッファに入れられ , カウントモードはタイマ値が "0000H" になると変
わります。
図 15.6-2 タイマ動作中にタイマモードを変える
カウンタ値
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
リセット
コンペアクリア
バッファレジスタ
タイマの動作開始
アップモードに変わる
アップダウンモードに変わる
BFFFH
TCCSL:MODE
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389
第 15 章 多機能タイマ
15.6
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■ コンペアクリアバッファ
コンペアクリアレジスタ (CPCLR) には , 有効または無効にできるバッファ機能が存在
します。バッファ機能が有効 (TCCSL レジスタの BFE : bit6 = 1) の場合は , コンペアク
リアバッファレジスタ (CPCLRB) に書き込まれたデータは , 16 ビットフリーランタイ
マ値 "0" が検出されると CPCLR レジスタに転送されます。バッファ機能が無効 (TCCSL
ビットの BFE : bit6 = 0) の場合は , CPCLRB レジスタは透過であり , データは CPCLR レ
ジスタに直接書き込むことができます。
図 15.6-3 コンペアクリアバッファが無効 (TCCSL レジスタの BFE : bit6 = 0) 時の
アップカウントモードによる動作
カウンタ値
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
タイマ動作開始
ゼロ検出
ゼロ検出
リセット
コンペアクリア
バッファレジスタ値
BFFFH
BFFFH
コンペアクリア
レジスタ値
FFFFH
7FFFH
FFFFH
7FFFH
図 15.6-4 コンペアクリアバッファが有効 (TCCSL レジスタの BFE : bit6 = 1) 時の
アップカウントモードによる動作
カウンタ値
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
タイマの動作開始
リセット
コンペアクリア
バッファ
レジスタ値
コンペアクリア
レジスタ値
390
ゼロ検出
ゼロ検出
BFFFH
BFFFH
FFFFH
7FFFH
7FFFH
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FFFFH
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第 15 章 多機能タイマ
15.6
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図 15.6-5 コンペアクリアバッファが有効 (TCCSL レジスタの BFE :bit6 = 1) 時の
アップダウンカウントモードによる動作
カウンタ値
コンペアクリア一致
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
ゼロ検出
タイマの動作開始
リセット
コンペアクリア
バッファ
レジスタ値
BFFFH
コンペアクリア
レジスタ値
BFFFH
7FFFH
FFFFH
7FFFH
FFFFH
■ タイマ割込み
16 ビットフリーランタイマでは , 以下の 2 つの割込みを生成できます。
•
コンペアクリア割込み
•
ゼロ検出割込み
コンペアクリア割込みは , タイマ値がコンペアクリアレジスタ (CPCLR) の値と一致す
ると生成されます。
ゼロ検出割込みは , タイマ値が "0000H" に達すると生成されます。
<注意事項>
ソフトウェアクリア (TCCSL レジスタの SCLR : bit3 = 1) は , ゼロ検出割込みを生成しま
せん。
図 15.6-6 アップカウントモード (TCCSL レジスタの MODE :bit4 = 0) で生成された割込み
カウンタ値
N-1
N
0
1
コンペアクリア割込み
ゼロ検出割込み
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15.6
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図 15.6-7 アップダウンカウントモード
(TCCSL レジスタの MODE : bit4 = 1) で生成された割込み
カウンタ値
N-1
N
N-1
0
コンペアクリア割込み
ゼロ検出割込み
■ 割込みマスク機能
TCCSH レジスタの MSI2 ∼ MSI0 : bit12 ∼ bit10 を設定すると , 割込み要求をマスクで
きます。MSI2 ∼ MSI0 ビットは , カウント値が "000B" に達すると値をリロードする 3
ビットリロードダウンカウンタです。カウント値は , MSI2 ∼ MSI0 ビットに直接書き
込むことによってもロードできます。マスクカウントは , MSI2 ∼ MSI0 ビットに設定
された値です。MSI2∼MSI0ビットが"000B"になると, 割込み要因はマスクされません。
割込み要因は , カウントモード (TCCSL レジスタの MODE : bit4) によって異なります。
アップカウントモード時は , コンペアクリア割込みのみをマスクでき , ゼロ検出割込み
は "0" が検出されるたびに生成されます。アップダウンカウントモード時は , ゼロ検出
割込みのみをマスクでき , コンペアクリア割込みはコンペアクリアが検出されるたび
に生成されます。
<注意事項>
ソフトウェアクリア (TCCSL レジスタの SCLR : bit3 = 1) は , ゼロ検出割込みを生成しま
せん。
392
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15.6
MB90820B シリーズ
図 15.6-8 アップカウントモードでマスクされるコンペアクリア割込み
コンペアクリア一致
カウンタ値
2 回目
1 回目
3 回目
4 回目
5 回目
6 回目
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
タイマの動作開始
リセット
ゼロ検出割込み
ソフトウェア
TCCSH レジスタ MSI2 ∼ MSI0 = 000B クリア
コンペアクリア
割込み
TCCSH レジスタ MSI2 ∼ MSI0 = 001B
TCCSH レジスタ MSI2 ∼ MSI0 = 010B
( 注意事項 ) ゼロ検出割込みとコンペアクリア割込みの両方はソフトウェアによりクリアされます。
図 15.6-9 アップダウンカウントモードでマスクされるゼロ検出割込み
コンペアクリア一致
カウンタ値
FFFFH
1 回目
2 回目
3 回目
4 回目
5 回目
6 回目
BFFFH
↓
↓
↓
↓
↓
↓
7FFFH
3FFFH
時間
0000H
タイマの動作開始
2 回目
1 回目
リセット
コンペアクリア
割込み
3 回目
ゼロ検出
4 回目
5 回目
6 回目
ソフトウェア
クリア
ゼロ検出 TCCSH レジスタ MSI2 ∼ MSI0=000
B
割込み
TCCSH レジスタ MSI2 ∼ MSI0=001B
TCCSH レジスタ MSI2 ∼ MSI0=010B
( 注意事項 ) ゼロ検出割込みとコンペアクリア割込みの両方はソフトウェアによりクリアされます。
■ 選択された外部カウントクロック
16 ビットフリーランタイマは , 入力クロック ( 内部クロックまたは外部クロック ) に基
づいてインクリメントされます。外部クロックが選択されると , 外部クロックモード
(TCCSH レジスタの ECKE : bit15 = 1) が選択された後 , 16 ビットフリーランタイマは外
部入力の初期値が "1" のとき立上りエッジでカウントアップするか , または外部入力の
初期値が "0" のとき立下りエッジでカウントアップします。
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第 15 章 多機能タイマ
15.6
MB90820B シリーズ
図 15.6-10 16 ビットフリーランタイマのカウントタイミング
φ
外部クロック入力
TCCSH レジスタ
ECKE ビット
カウントクロック
カウンタ値
394
N
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N+1
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15.6
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16 ビットアウトプットコンペアの動作
15.6.2
アウトプットコンペアは , " 指定されたコンペアレジスタに設定されている値 " と
"16 ビットフリーランタイマの値 " の比較に使用します。一致が検出された場合は ,
割込みフラグが設定され , 出力レベルが反転します。
■ 16 ビットアウトプットコンペアの動作
(a) コンペア動作は , 各チャネル ( コンペア制御レジスタ (OCS1/OCS3/OCS5) の CMOD :
bit12 = 0) において実行できます。
図 15.6-11 出力初期値が "0" のときにコンペアレジスタ 0 とコンペアレジスタ 1 を
別々に使用した際の出力波形例 ( フリーランタイマはアップカウントモード )
カウンタ値
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
リセット
コンペアレジスタ 0 値
コンペアレジスタ 1 値
BFFFH
7FFFH
RT0
RT1
コンペア 0 割込み
コンペア 1 割込み
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15.6
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図 15.6-12 出力初期値が "0" のときにコンペアレジスタ 0 とコンペアレジスタ 1 を別々に使用した際
の出力波形例 ( フリーランタイマはアップダウンカウントモード )
カウンタ値
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
リセット
コンペアレジスタ 0 値
BFFFH
コンペアレジスタ 1 値
7FFFH
RT0
RT1
コンペア 0 割込み
コンペア 1 割込み
(b) 出力レベルは , 一対のコンペアレジスタ ( コンペア制御レジスタ (OCS1/OCS3/OCS5) の
CMOD : bit12 = 1) を使用して変更できます。
図 15.6-13 出力初期値が "0" のときにコンペアレジスタ 0 とコンペアレジスタ 1 をペアで使用した際
の出力波形例 ( フリーランタイマはアップカウントモード )
カウンタ値
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
リセット
コンペアレジスタ 0 値
BFFFH
コンペアレジスタ 1 値
7FFFH
RT0
コンペア 0 に対応付けられて
いる
RT1
コンペア 0 と 1 に対応付けら
れている
コンペア 0 割込み
コンペア 1 割込み
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15.6
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図 15.6-14 出力初期値が "0" のときにコンペアレジスタ 0 とコンペアレジスタ 1 を一緒に使用した際
の出力波形例 ( フリーランタイマはアップダウンカウントモード )
カウンタ値
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
リセット
コンペアレジスタ 0 値
BFFFH
コンペアレジスタ 1 値
7FFFH
コンペア 0 に対応付けられている
RT0
コンペア 0 と 1 に対応付けられて
いる
RT1
コンペア 0 割込み
コンペア 1 割込み
(c) コンペアバッファが無効になったときの出力レベル
図 15.6-15 コンペアバッファが無効になっているときの出力波形例
( フリーランタイマはアップカウントモード )
カウンタ値
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
タイマの動作開始
リセット
コンペアバッファ
レジスタ 0 値
コンペア
レジスタ 0 値
コンペアクリア一致
コンペアクリア一致
BFFFH
3FFFH
BFFFH
BFFFH
3FFFH
BFFFH
RT0
割込み
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第 15 章 多機能タイマ
15.6
MB90820B シリーズ
(d) コンペアクリア一致発生時にコンペアバッファが選択された際の出力レベル
図 15.6-16 コンペアバッファが有効になったときの出力波形例
( フリーランタイマはアップダウンカウントモード )
カウンタ値
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
ゼロ検出
タイマの動作開始
コンペアクリア一致
リセット
コンペアバッファ
レジスタ 0 値
コンペア
レジスタ 0 値
BFFFH
BFFFH
3FFFH
BFFFH
3FFFH
3FFFH
BFFFH
RT0
割込み
398
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MB90820B シリーズ
第 15 章 多機能タイマ
15.6
■ 16 ビットアウトプットコンペアタイミング
フリーランタイマがコンペアレジスタ値と一致すると , アウトプットコンペアはコン
ペア一致信号を生成して出力を反転し , 割込みを生成します。コンペア一致が発生する
と , 出力はカウンタのカウントタイミングと同期して反転します。
<注意事項>
コンペアレジスタが更新されると , カウンタ値とは比較されません。
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FUJITSU MICROELECTRONICS LIMITED
399
第 15 章 多機能タイマ
15.6
MB90820B シリーズ
図 15.6-17 コンペアレジスタが更新されたときのコンペア動作
カウンタ値
N
N+1
N+2
N+3
一致信号は生成されない
コンペア
レジスタ 0 値
N+1
M
コンペア
レジスタ 0 書込み
コンペア
レジスタ 1 値
L
N+3
コンペア
レジスタ 1 書込み
コンペア 0 停止
コンペア 1 停止
図 15.6-18 コンペア割込みタイミング
φ
N
カウンタ値
N+1
コンペア
レジスタ値
N
コンペア一致
割込み
図 15.6-19 出力端子変更タイミング
カウンタ値
コンペア
レジスタ値
N
N+1
N
N+1
N
コンペア一致信号
端子出力
400
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CM44-10147-2
第 15 章 多機能タイマ
15.6
MB90820B シリーズ
16 ビットインプットキャプチャの動作
15.6.3
インプットキャプチャは , 指定された有効なエッジを検出するために使用します。
有効なエッジが検出されると , 割込みフラグが設定され , 16 ビットフリーランタイ
マの値がキャプチャレジスタへロードされます。
■ 16 ビットインプットキャプチャの動作
図 15.6-20 インプットキャプチャタイミング例
カウンタ値
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
リセット
IN0
IN1
IN 例
キャプチャレジスタ 0
不定
キャプチャレジスタ 1
不定
キャプチャレジスタ例
不定
3FFFH
7FFFH
BFFFH
3FFFH
キャプチャ0 での割込み
キャプチャ1 での割込み
キャプチャ例での割込み
割込みは , 別の有効な
エッジで生成される
( 注意事項 )
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キャプチャ 0: 立上りエッジ
キャプチャ 1: 立下りエッジ
キャプチャ例 : 両方のエッジ
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割込みは , ソフトウェアで
クリアされる
401
第 15 章 多機能タイマ
15.6
MB90820B シリーズ
■ 16 ビットインプットキャプチャ入力タイミング
図 15.6-21 入力信号に対する 16 ビットインプットキャプチャタイミング
マシンクロック
φ
カウンタ値
インプット
キャプチャ入力
N
N+1
有効なエッジ
キャプチャ信号
キャプチャレジスタ
N+1
割込み
402
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第 15 章 多機能タイマ
15.6
MB90820B シリーズ
波形ジェネレータの動作
15.6.4
波形ジェネレータは , リアルタイム出力 (RTO0 ∼ RTO5), 16 ビット PPG タイマ 0, 16
ビットタイマ 0/1/2 を使用してさまざまな波形 ( デッドタイムを含む ) を生成できます。
■ RTO0 ∼ RTO5 と GATE の出力状態
表 15.6-1 RTO0 ∼ RTO5/GATE 出力状態とビット設定
TMD2 TMD1
RTOx*2
TMD0 GTENx PGENx
GATE
0
0
0
X
X
リアルタイム出力 , RTx
常に "0"
0
0
1
X
0
リアルタイム出力 , RTx
OR(RTx &
GTENx)
0
0
1
0
1
RTx が "H" の期間に PPG0 のパルスを出力
常に "0"
0
0
1
1
1
RTx が "H" の期間に GATE 信号により起動された PPG0 のパルス
OR(RTx)
を出力
RTx の立上りエッジにより 16 ビットタイマ 0 がアンダフローす
るまで "H" を出力 (x = 0, 1)
0
1
0
X
0
RTx の立上りエッジにより 16 ビットタイマ 1 がアンダフローす
るまで "H" を出力 (x = 2, 3)
OR(RTOx &
GTENx)
RTx の立上りエッジにより 16 ビットタイマ 2 がアンダフローす
るまで "H" を出力 (x = 4, 5)
RTx の立上りエッジにより 16 ビットタイマ 0 がアンダフローす
るまで PPG0 のパルスを出力 (x = 0, 1)
0
1
0
0
1
RTx の立上りエッジにより 16 ビットタイマ 1 がアンダフローす
るまで PPG0 のパルスを出力 (x = 2, 3)
常に "0"
RTx の立上りエッジにより 16 ビットタイマ 2 がアンダフローす
るまで PPG0 のパルスを出力 (x = 4, 5)
RTx の立上りエッジにより 16 ビットタイマ 0 がアンダフローす
るまで GATE 信号により起動された PPG0 のパルスを出力
(x = 0, 1)
0
1
0
1
1
RTx の立上りエッジにより 16 ビットタイマ 1 がアンダフローす
るまで GATE 信号により起動された PPG0 のパルスを出力
(x = 2, 3)
RTx の立上りエッジにより 16 ビットタイマ 2 がアンダフローす
るまで GATE 信号により起動された PPG0 のパルスを出力
(x = 4, 5)
OR(RTx/y/z の立
上りエッジによ
りタイマ 0/1/2
がアンダフロー
するまで "H" を
出力
x = 0, 1
y = 2, 3
z = 4, 5
RT1 でノンオーバラップ信号を生成 (x = 0, 1)*1
1
0
0
X
X
RT3 でノンオーバラップ信号を生成 (x = 2, 3)*1
常に "0"
RT5 でノンオーバラップ信号を生成 (x = 4, 5)*1
1
1
1
0
X
PPG0 でノンオーバラップ信号を生成
常に "0"
1
1
1
1
X
GATE 信号により起動された PPG0 でノンオーバラップ信号を生
成
OR(RTx)
常に "0"
常に "0"
その他
*1: ノンオーバラップ信号を生成するには , 必ず RT1/RT3/RT5 に対して 2 チャネルモード
( コンペア制御レジスタ (OCS1/OCS3/OCS5) の CMOD : bit12 = 1) を選択してください。
*2: RTO0/RTO1 は 16 ビットタイマ制御レジスタ下位 (DTCR0) の TMD2 ∼ TMD0 : bit2 ∼ bit0 により ,
RTO2/RTO3 は (DTCR1) 上位レジスタの TMD2 ∼ TMD0 : bit10 ∼ bit8 により , RTO4/RTO5 は下位
レジスタ (DTCR2) の TMD2 ∼ TMD0 : bit2 ∼ bit0 により制御されます。
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403
第 15 章 多機能タイマ
15.6
MB90820B シリーズ
■ PPG0 出力制御
RTO0 ∼ RTO5 端子への PPG0 出力は , PPG 出力制御 / インプットキャプチャ状態制御
レジスタ上位 (PICSH01) の PGEN5 ∼ PGEN0 : bit15 ∼ bit10 で許可にできます。
■ ゲートトリガされた PPG0 出力
波形ジェネレータではリアルタイム出力 RT0 ∼ RT5 により GATE 信号を生成でき , 16
ビットタイマ 0/1/ 2 では PPG0 カウントをトリガとして動作できます。1 つの 16 ビッ
トタイマ 0/1/2 で 2 つのリアルタイム出力 (RT0/RT2/RT4, RT1/RT3/RT5) が操作され , 6
つの別々のゲート信号が生成されます。これら 6 つのゲート信号は論理和がとられて
GATE 信号を生成し , PPG0 カウントのトリガとなります。
また , PGEN0 ∼ PGEN5 信号を使用すると , PPG0 のみを使用することで RTO0 ∼ RTO5
端子に 6 つの異なる波形を出力できます。
■ GTENxがアクティブであり各RTxが"H"であるとき(16ビットタイマ制御レジスタ
(DTCR0 ∼ DTCR2) の TMD2 ∼ TMD0( 上位は bit10 ∼ bit8, 下位は bit2 ∼ bit0)
が "001B" または "111B") の GATE 信号生成
図 15.6-22 RTx が "H" である時の GATE 信号の生成
16 ビットフリーランタイマ
FFFFH
BFFFH
カウント値
7FFFH
3FFFH
時間
0000H
コンペアレジスタ 0 値
BFFFH
コンペアレジスタ 1 値
7FFFH
RT0
RT1
GATE0
GATE1
GATE
404
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第 15 章 多機能タイマ
15.6
MB90820B シリーズ
■ GTENx がアクティブ (DTCR0 ∼ DTCR2 レジスタの TMD2 ∼ TMD0 = 010B) である
ときの RTx 立上りエッジから 16 ビットタイマ 0/1/2 アンダフローまでにおける
GATE 信号の生成
図 15.6-23 RTx 立上りエッジから 16 ビットタイマアンダフローまでにおける
GATE 信号の生成
16 ビットフリーランタイマ
FFFFH
BFFFH
カウント値
7FFFH
3FFFH
時間
0000H
コンペアレジスタ 0 値
BFFFH
コンペアレジスタ 1 値
7FFFH
RT0
RT1
GATE0
GATE1
16 ビットタイマ 0
の時間
16 ビットタイマ 0
の時間
GATE
<注意事項>
各 16 ビットタイマは , 2 つの RT に対して使用されます。すなわち , 16 ビットタイマ 0 は
RT0 と RT1 に対して使用され , 16 ビットタイマ 1 は RT2 と RT3 に対して使用され , 16
ビットタイマ 2 は RT4 と RT5 に対して使用されます。したがって , RT を使用して , すで
に動作中のタイマの起動を試みてはなりません。このような試みを行った場合は , GATE
信号出力が拡張され , その結果 , 誤動作が発生する場合があります。
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405
第 15 章 多機能タイマ
15.6
15.6.5
MB90820B シリーズ
タイマモードの動作
RT0 ∼ 5 端子の立上りエッジが検出されると , 16 ビットタイマに値がリロードされ
て 16 ビットタイマがダウンカウントを開始します。PPG タイマ 0 は 16 ビットタイ
マでアンダフローが発生するまで RTO0 ∼ RTO5 端子へ出力し続けます。
406
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第 15 章 多機能タイマ
15.6
MB90820B シリーズ
■ RT 立上りエッジから 16 ビットタイマアンダフローまでにおける PPG0 出力パルス
(DTCR0/1/2 レジスタの TMD2 ∼ TMD0 ( 上位は bit10 ∼ bit8, 下位は bit2 ∼
bit0) = 010B)
図 15.6-24 TMD2 ∼ TMD0
( 上位は bit10 ∼ bit8, 下位は bit2 ∼ bit0) が "010B" のときに生成される波形
レジスタの設定
• TCDT
: 0000H
• PCSR
• TCCSL
: XXXXXXXXXX0X0XXXB
• PDUT
: XXXXH
• CPCLR
: XXXXH ( サイクルの設定 )
• PCNT
: XXXXH
• PICS01
: XXH (PPG0 出力選択 )
• OCCP0 ∼ OCCP5 : XXXXH ( コンペア値 )
• OCS0 ∼ OCS5
: XXXXH
: -XX0XXXXXXXXXX11B
• DTCR0 ∼ DTCR2 : 011XX010B
• TMRR0 ∼ TMRR2 : XXXXH ( ノンオーバラップタイミングの設定 )
• SIGCR
: XXXXXX00B (DTTI 入力と 16 ビットタイマカウントクロック設定 )
( 注意事項 ) "X" 動作に従って設定しなければならない。
16 ビットフリーランタイマ
FFFFH
カウント値
BFFFH
7FFFH
3FFFH
0000H
時間
PPG0
コンペアレジスタ 0 値
BFFFH
コンペアレジスタ 1 値
7FFFH
RT0
RT1
GATE
RTO0
RTO1
16 ビットタイマ 0
の時間
16 ビットタイマ 0
の時間
<注意事項>
各 16 ビットタイマは , 2 つの RT に対して使用されます。すなわち , 16 ビットタイマ 0 は
RT0 と RT1 に対して使用され , 16 ビットタイマ 1 は RT2 と RT3 に対して使用され , 16
ビットタイマ 2 は RT4 と RT5 に対して使用されます。したがって , RT を使用して , すで
に動作中の PPG0 の起動を試みてはなりません。このような試みを行った場合は , GATE
信号出力が拡張され , その結果 , 誤動作が発生する場合があります。
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407
第 15 章 多機能タイマ
15.6
MB90820B シリーズ
デッドタイムタイマモード時の動作
15.6.6
デッドタイムジェネレータは , リアルタイム出力 (RT1/RT3/RT5), もしくは PPG0 タ
イマパルス出力を入力し , 外部端子 (RTO0 ∼ RTO5) へノンオーバラップ信号 ( 反転
信号 ) を出力します。
■ 通常極性の RT1/RT3/RT5によるノンオーバラップ信号生成 (16ビットタイマ制御レ
ジスタ (DTCR0 ∼ DTCR2) の TMD2 ∼ TMD0( 上位は bit10 ∼ bit8, 下位は bit2 ∼
bit0) = 100B)
DTCR0 ∼ DTCR2 レジスタの DMOD が "0"( 通常極性 ) であるノンオーバラップ信号を
選択すると , 16 ビットタイマレジスタ (TMRR0 ∼ TMRR2) に設定されているノンオー
バラップ時間に相当する遅延が適用されます。この遅延は , RT1/RT3/RT5 端子の立上
りエッジまたは立下りエッジで適用されます。RT1/RT3/RT5 パルス幅が , 設定されて
いるノンオーバラップ時間より小さい場合は , 16 ビットタイマはその次の RT エッジ
の TMRR0 ∼ TMRR2 レジスタ値からダウンカウントを再開します。
図 15.6-25 通常極性の RT1/RT3/RT5 によるノンオーバラップ信号生成
レジスタの設定
• TCDT
: 0000H
• CPCLR
: XXXXH ( サイクルの設定 )
• TCCS
: X--XXXXXX0X0XXXB
• OCS0 ∼ OCS5
: -XX1XXXXXXXXXX11B
• OCCP0 ∼ OCCP5
: XXXXH ( コンペア値 )
• TMRR0 ∼ TMRR2
• DTCR0 ∼ DTCR2: 0XXXX100B
: XXXXH ( ノンオーバラップタイミングの設定 )
• SIGCR
: XXXXXXXXB (DTTI 入力と 16 ビットタイマカウントクロック設定 )
( 注意事項 )"X" は動作に従って設定しなければならない。
16 ビットタイマ 0
TMRR0 設定値
カウント値
RT1
RTO0 (U)
RTO1 (X)
1 マシンサイクル
端子名
408
1.5 マシンサイクル
出力信号
RTO0 (U)
遅延された信号が RT1 立上りエッジで適用される
RTO2 (V)
遅延された信号が RT3 立上りエッジで適用される
RTO4 (W)
遅延された信号が RT5 立上りエッジで適用される
RTO1 (X)
遅延された反転信号が RT1 立下りエッジで適用される
RTO3 (Y)
遅延された反転信号が RT3 立下りエッジで適用される
RTO5 (Z)
遅延された反転信号が RT5 立下りエッジで適用される
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第 15 章 多機能タイマ
15.6
MB90820B シリーズ
■ 反転極性の RT1/RT3/RT5によるノンオーバラップ信号生成 (16ビットタイマ制御レ
ジスタ (DTCR0 ∼ DTCR2) の TMD2 ∼ TMD0( 上位は bit10 ∼ bit8, 下位は bit2 ∼
bit0) = 100B)
DTCR0 ∼ DTCR2 レジスタの DMOD( 上位は bit15, 下位は bit7) が "1"( 反転極性 ) であ
るノンオーバラップ信号を選択すると , 16 ビットタイマレジスタ (TMRR0 ∼ TMRR2)
に設定されているノンオーバラップ時間に相当する遅延が適用されます。この遅延は ,
RT1/RT3/RT5 の立上りエッジまたは立下りエッジで適用されます。RT1/RT3/RT5 パル
ス幅が, 設定されているノンオーバラップ時間より小さい場合は, 16ビットタイマはそ
の次の RT エッジの TMRR0 ∼ TMRR2 値からダウンカウントを再開します。
図 15.6-26 反転極性の RT1/RT3/RT5 によるノンオーバラップ信号生成
レジスタの設定
• TCDT
: 0000H
• CPCLR
: XXXXH( サイクルの設定 )
• TCCS
: XXXXXXXXXX0X0XXXB
• OCS0 ∼ OCS5
: -XX1XXXXXXXXXX11B
• OCCP0 ∼ OCCP5
: XXXXH( コンペア値 )
• DTCR0 ∼ DTCR2: 1XXXX100B
• TMRR0 ∼ TMRR2
: XXXXH( ノンオーバラップタイミングの設定 )
• SIGCR
: XXXXXXXXB(DTTI 入力と 16 ビットタイマカウントクロック設定 )
( 注意事項 )"X" は動作に従って設定しなければならない。
16 ビットタイマ 0
TMRR0 設定値
カウント値
RT1
RTO0 (U)
RTO1 (X)
1 マシンサイクル
端子名
CM44-10147-2
1.5 マシンサイクル
出力信号
RTO0 (U)
遅延された反転信号が RT1 立上りエッジで適用される
RTO2 (V)
遅延された反転信号が RT3 立上りエッジで適用される
RTO4 (W)
遅延された反転信号が RT5 立上りエッジで適用される
RTO1 (X)
遅延された信号が RT1 立下りエッジで適用される
RTO3 (Y)
遅延された信号が RT3 立下りエッジで適用される
RTO5 (Z)
遅延された信号が RT5 立下りエッジで適用される
FUJITSU MICROELECTRONICS LIMITED
409
第 15 章 多機能タイマ
15.6
MB90820B シリーズ
■ 通常極性の PPG によるノンオーバラップ信号生成 (16 ビットタイマ制御レジスタ
(DTCR0 ∼ DTCR2) の TMD2 ∼ TMD0( 上位は bit10 ∼ bit8, 下位は bit2 ∼ bit0) =
111B)
DTCR0 ∼ DTCR2 レジスタの DMOD( 上位は bit15, 下位は bit7) が "0"( 通常極性 ) であ
るノンオーバラップ信号を選択すると , 16 ビットタイマレジスタ (TMRR0 ∼ TMRR2)
に設定されているノンオーバラップ時間に相当する遅延が適用されます。この遅延は ,
PPG0 タイマパルス信号または反転信号の立上りエッジで適用されます。PPG タイマパ
ルス幅が, 設定されているノンオーバラップ時間より小さい場合は, 16ビットタイマは
PPG0 パルスのその次のエッジの TMRR0 ∼ TMRR2 値からダウンカウントを再開しま
す。
図 15.6-27 通常極性の PPG タイマ 0 によるノンオーバラップ信号生成
レジスタの設定
• TCDT
: 0000H
• PCSR : XXXXH
• TCCS
: XXXXXXXXXX0X0XXXB
• PDUT : XXXXH
• CPCLR
: XXXXH ( サイクルの設定 )
• PCNT : XXXXH
• OCCP0 ∼ OCCP5
: XXXXH( コンペア値 )
• OCS0 ∼ OCS5
: -XX1XXXXXXXXXX11B
• DTCR0 ∼ DTCR2
: 0XXXX111B
• TMRR0 ∼ TMRR2
: XXXXH( ノンオーバラップタイミングの設定 )
• SIGCR
: XXXXXXXXB(DTTI 入力と 16 ビットタイマカウントクロック設定 )
( 注意事項 )"X" は動作に従って設定しなければならない。
16 ビットタイマ 0
TMRR0 設定値
カウント値
PPG0
RTO0 (U)
RTO1 (X)
1 マシンサイクル
端子名
410
1.5 マシンサイクル
出力信号
RTO0 (U)
遅延された信号が PPG0 立上りエッジで適用される
RTO2 (V)
遅延された信号が PPG0 立上りエッジで適用される
RTO4 (W)
遅延された信号が PPG0 立上りエッジで適用される
RTO1 (X)
遅延された反転信号が PPG0 立下りエッジで適用される
RTO3 (Y)
遅延された反転信号が PPG0 立下りエッジで適用される
RTO5 (Z)
遅延された反転信号が PPG0 立下りエッジで適用される
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第 15 章 多機能タイマ
15.6
MB90820B シリーズ
■ 反転極性の PPG によるノンオーバラップ信号生成 (16 ビットタイマ制御レジスタ
(DTCR0 ∼ DTCR2) の TMD2 ∼ TMD0( 上位は bit10 ∼ bit8, 下位は bit2 ∼ bit0) =
111B)
DTCR0 ∼ DTCR2 ビットの DMOD( 上位は bit15, 下位は bit7) が "1"( 反転極性 ) である
ノンオーバラップ信号を選択すると , 16 ビットタイマレジスタ (TMRR0 ∼ TMRR2) に
設定されているノンオーバラップ時間に相当する遅延が適用されます。この遅延は ,
PPG0 タイマパルス信号または反転信号の立上りエッジで適用されます。PPG0 タイマ
パルス幅が, 設定されているノンオーバラップ時間より小さい場合は, 16ビットタイマ
は PPG0 パルスのその次のエッジの TMRR0 ∼ TMRR2 値からダウンカウントを再開し
ます。
図 15.6-28 反転極性の PPG タイマ 0 によるノンオーバラップ信号生成
レジスタの設定
• TCDT
: 0000H
• PCSR : XXXXH
• TCCS
: XXXXXXXXXX0X0XXXB
• PDUT : XXXXH
• CPCLR
: XXXXH( サイクルの設定 )
• PCNT : XXXXH
• OCCP0 ∼ OCCP5 : XXXXH( コンペア値 )
• OCS0 ∼ OCS5
: -XX1XXXXXXXXXX11B
• DTCR0 ∼ DTCR2 : 1XXXX111B
• TMRR0 ∼ TMRR2 : XXXXH ( ノンオーバラップタイミングの設定 )
• SIGCR
: XXXXXXXXB (DTTI 入力と 16 ビットタイマカウントクロック設定 )
( 注意事項 )"X" は動作に従って設定しなければならない。
16 ビットタイマ 0
TMRR0 設定値
カウント値
PPG0
RTO0 (U)
RTO1 (X)
1 マシンサイクル
端子名
1.5 マシンサイクル
出力信号
RTO0 (U)
遅延された反転信号が PPG0 立上りエッジで適用される
RTO2 (V)
遅延された反転信号が PPG0 立上りエッジで適用される
RTO4 (W)
遅延された反転信号が PPG0 立上りエッジで適用される
RTO1 (X)
遅延された信号が PPG0 立下りエッジで適用される
RTO3 (Y)
遅延された信号が PPG0 立下りエッジで適用される
RTO5 (Z)
遅延された信号が PPG0 立下りエッジで適用される
CM44-10147-2
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411
第 15 章 多機能タイマ
15.6
15.6.7
MB90820B シリーズ
DTTI 端子制御の動作
波形制御レジスタ (SIGCR) の DTIE : bit15 に "1" を設定すると , RTO0 ∼ RTO5 出
力を DTTI 端子で制御できます。DTTI 端子の "L" レベルが検出されると , RTO0 ∼
RTO5 出力は , 割込みフラグ (SIGCR レジスタの DTIF : bit14) がクリアされるまで
非動作レベルに固定されます。RTO0 ∼ RTO5 の非動作レベルは , これらの端子を共
用しているポートデータレジスタ (PDR8) を使ってソフトウェア的に設定できます。
■ DTTI 端子入力の動作
DTTI 端子入力の "L" が検出された場合でも , タイマは波形ジェネレータが動作してい
る間は動作を継続しますが , 波形は外部端子 P82/RTO0 ∼ P87/RTO5 へは出力されませ
ん。
図 15.6-29 DTTI 入力が有効のときの動作
レジスタの設定
• TCDT
: 0000H
• CPCLR
: XXXXH ( サイクルの設定 )
• OCS0 ∼ OCS5
: -XX1XXXXXXXXXX11B
• TCCS
: XXXXXXXXXX0X0XXXB
• OCCP0 ∼ OCCP5
: XXXXH ( コンペア値 )
• PDR3
: XXXXXX00B ( 非動作レベルの設定 )
• DTCR0 ∼ DTCR2 : 0XXXX100B
• TMRRL0 ∼ TMRRL2: XXXXH( ノンオーバラップタイミングの設定 )
• SIGCR
: 1XXXXXXXB (DTTI 入力と 16 ビットタイマカウントクロック設定 )
( 注意事項 )"X" は動作に従って設定しなければならない。
16 ビットフリーランタイマ
FFFFH
カウント値
BFFFH
7FFFH
3FFFH
時間
0000H
コンペアレジスタ 0 値
BFFFH
コンペアレジスタ 1 値
7FFFH
RT1
RTO0
RTO1
DTTI0
DTIF
出力非動作
ソフトウェアクリア
412
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第 15 章 多機能タイマ
15.6
MB90820B シリーズ
■ DTTI 端子ノイズキャンセル機能
波形制御レジスタ (SIGCR) の NRSL : bit13 に "1" を設定すると , DTTI 端子入力のノイ
ズキャンセル機能が有効になります。ノイズキャンセル機能が有効になると , 出力端子
(RTO0 ∼ RTO5) を非動作レベルに固定するために要する時間が 4, 8, 16 または 32 マシ
ンサイクル (SIGCR レジスタの NWS1, NWS0 : bit9, bit8 で選択 ) だけ遅延します。ノイ
ズキャンセル回路はリソースを使用するので, 発振が停止するモード(停止モードなど)
時において DTTI 入力が有効になった場合でも入力は無効になります。
■ DTTI 割込み
DTTI の "L" レベルが検出されると , ノイズキャンセル時間が経過した後で DTTI 割込
みフラグ (SIGCR レジスタの DTIF : bit14) に "1" が設定され , 割込み要求は割込みコン
トローラへ送信されます。
図 15.6-30 DTTI 割込みタイミング
DTTI
SIGCR レジスタ
DTIF ビット
SIGCR レジスタの NWS1, NWS0 ビットで
制御されるノイズキャンセル時間
SIGCR レジスタの DTIF ビットに
ソフトウェアで "0" を書き込む
<注意事項>
• ノイズキャンセル時間内に SIGCR レジスタの NWS1, NWS0 ビットの値が変化した場
合は , さらに大きな (NWS1, NWS0) ノイズサイクル値が有効になります。
• SIGCR レジスタの DTIF : bit14 は , ソフトウェアでのみクリアできます。
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413
第 15 章 多機能タイマ
15.7
15.7
MB90820B シリーズ
多機能タイマ使用上の注意
多機能タイマ使用上の注意を以下に示します。
■ 16 ビットフリーランタイマ使用上の注意
● プログラムによる設定上の注意
•
リセットを実行すると , タイマが有効 (TCCSL レジスタの STOP : bit5 = 0) になった
後 , その次のカウントクロックでタイマ値が "0000H" になり , ゼロ検出割込みフラ
グに "1" が設定されます。
•
タイマモードビット (TCCSL レジスタの MODE : bit4) はバッファを持っているので ,
その次のカウントサイクルでタイマモードの変更は有効になります。ゼロ検出割込
みは , タイマモードがアップカウントモードからアップダウンカウントモードに変
わると必ず生成されます。
•
ソフトウェアクリア(TCCSLレジスタの SCLR : bit3 = 1)はタイマを初期化しますが,
ゼロ検出割込みを生成しません。
● 割込みの注意
•
タイマ状態制御レジスタ上位 (TCCSH) の IRQZF : bit14 に "1" を設定し , 次に割込み
要求を許可にすると (TCCSH レジスタの IRQZE : bit13 = 1), 制御は割込み処理から
戻ることができません。IRQZF : bit14 は , 必ずクリアしてください。
•
タイマ状態制御レジスタ上位 (TCCSH) の ICLR : bit9 に "1" を設定し , 次に割込み要
求を許可にすると(TCCSH レジスタのICRE : bit8 = 1), 制御は割込み処理から戻るこ
とができません。ICLR : bit9 は , 必ずクリアしてください。
•
16 ビットフリーランタイマは割込みベクタをほかのリソースと共用しますので , 割
込みを使用する場合は , 割込み処理ルーチンで割込み要因を注意深くチェックしな
ければなりません。
また , 16 ビットフリーランタイマで EI2OS を使用する場合は , 共用リソース割込み
を禁止にしなければなりません。
■ 16 ビットアウトプットコンペアの使用上の注意
● 割込みの注意
•
コンペア制御レジスタ (OCS0/OCS2/OCS4) の IOP1, 0 : bit7, bit6 に "1" を設定し , 次
に割込み要求を許可にすると (OCS0/OCS2/OCS4 レジスタの IOE1, 0 : bit6, bit5 = 1),
制御は割込み処理から戻ることができません。IOP0, IOP1 ビットは , 必ずクリアし
てください。
•
16 ビットアウトプットコンペアは , 割込みベクタをほかのリソースと共用するので ,
割込みを使用する場合は , 割込み処理ルーチンで割込み要因を注意深くチェックし
なければなりません。
また , 16 ビットアウトプットコンペアで EI2OS を使用する場合は , 共用リソース割
込みを禁止にしなければなりません。
414
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第 15 章 多機能タイマ
15.7
■ 16 ビットインプットキャプチャ使用上の注意
● 割込みの注意
•
インプットキャプチャ状態制御レジスタ下位 (PICSL01/ ICSL23) の ICP3, ICP2( 共に
bit7, bit6) に "1" を設定し , 次に割込み要求を許可にすると (PICSL01/ ICSL23 レジス
タの ICE3, ICE2( 共に bit5, bit4) = 1), 制御は割込み処理から戻ることができません。
ICP3, ICP2 ( 共に bit7, bit6) は , 必ずクリアしてください。
•
インプットキャプチャ端子 (IN) レベルが , ICP3, ICP2 ビットが設定されてから割込
みルーチンが処理されるまでの間に切換わると , 有効エッジ指示ビット (ICSH23 レ
ジスタの IEI3, IEI2 : bit9, bit8 または PICSH01 レジスタの IEI1, IEI0 : bit9, bit8) は , 検
出された最新のエッジを示します。
•
16 ビットインプットキャプチャは割込みベクタをほかのリソースと共用するので ,
割込みを使用する場合は , 割込み処理ルーチンで割込み要因を注意深くチェックし
なければなりません。
また , 16 ビットインプットキャプチャで EI2OS を使用する場合は , 共用リソース割
込みを禁止にしなければなりません。
■ 波形ジェネレータ使用上の注意
● プログラムによる設定上の注意
•
波形ジェネレータが動作中 (DTCR0/1/2 レジスタの TMD2 ∼ TMD0 が "001B", "010B",
"100B" または "111B") に , 16 ビットタイマ制御レジスタ (DTCR0/1/2) の TMD2 ∼
TMD0( 上位は bit10 ∼ bit8, 下位は bit2 ∼ bit0) ビット値を変更する場合は , トリガ
ソースおよび 16 ビットタイマがカウント中でないことを必ず確認してください。こ
の操作を行わない場合は , 以前のトリガでスケジュールされた出力が原因となり予
期しない波形が RTO 端子から出力されます。ただし , RTO 出力は , タイマでアンダ
フローが発生したり , 新しいトリガソースで再トリガされたりすると , 正常動作に
戻ります。
トリガソースとは , DTCR0 ∼ DTCR2 レジスタの TMD2 ∼ TMD0( 上位は bit10 ∼
bit8, 下位は bit2 ∼ bit0) が "001B" の場合は "RT の "H" レベル " であり , TMD2 ∼
TMD0 ビットが "010B" の場合は "RT の立上りエッジ " であり , TMD2 ∼ TMD0 ビッ
トが "100B" の場合は "RT の立上りエッジまたは立下りエッジ " であり , TMD2 ∼
TMD0 ビットが "111B" の場合は "PPG0 の立上りエッジまたは立下りエッジ " です。
例えば , TMD2 ∼ TMD0 ビットが "100B" から "111B" へ変更すると , 下記の手順を
実行できます。
(1)16 ビットタイマレジスタ (TMRR0 ∼ TMRR2) に "0001H" のような非常に小さな
値を設定する。
(2)RT1/RT3/RT5 の出力を "L" または "H" に設定し , タイマ 0/1/2 でアンダフローが
発生するまで待つ。
(3) モードビット (TMD2 ∼ TMD0), および対応する設定を変更する。
(4) 修正された出力波形が 1 マシンサイクル後 RTO 端子に現れる。
•
タイマがカウント中に 16 ビットタイマレジスタ (TMRR0 ∼ TMRR2) に値が書き込
まれると , この新しい値は次のタイマトリガ時に有効になります。タイマレジスタ
へアクセスする場合は, 必ずワード転送命令(MOVW A, dirなど)をご使用ください。
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415
第 15 章 多機能タイマ
15.7
•
MB90820B シリーズ
タイマがカウントしていない場合のみ , 波形制御レジスタ (SIGCR) の DCK2 ∼
DCK0 : bit12 ∼ bit10 を変更してください。
•
ノイズキャンセル機能が無効になった場合のみ (SIGCR : NRSL = 0), 波形制御レジ
スタ (SIGCR) の NWS1, NWS0 : bit9, bit8 を変更してください。
● 割込みの注意
•
16 ビットタイマ制御レジスタ (DTCR0/1/2) の TMIF( 上位は bit12, 下位は bit4) に "1"
を設定し , 次に割込み要求を許可にすると (DTCR0/1/2 レジスタの TMIE( 上位は
bit11, 下位は bit3 = 1), 制御は割込み処理から戻ることができません。TMIF ビット
は , 必ずクリアしてください。
•
波形制御レジスタ (SIGCR) の DTIF : bit14 に "1" を設定すると , 制御は割込み処理か
ら戻ることができません。DTIF ビットは , 必ずクリアしてください。
•
波形ジェネレータは割込みベクタをほかのリソースと共用するので , 割込みを使用
する場合は , 割込み処理ルーチンで割込み要因を注意深くチェックしなければなり
ません。
また, 波形ジェネレータでEI2OSを使用する場合は, 共用リソース割込みをディセー
ブルにしなければなりません。
416
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第 16 章
遅延割込み発生モジュール
遅延割込み発生モジュールの機能と動作について
説明します。
16.1 遅延割込み発生モジュールの概要
16.2 遅延割込み発生モジュールのレジスタ
16.3 遅延割込み発生モジュールの動作説明
16.4 遅延割込み発生モジュールの使用上の注意
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417
第 16 章 遅延割込み発生モジュール
16.1
16.1
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遅延割込み発生モジュールの概要
遅延割込み発生モジュールは , タスク切換え用の割込みを発生するためのモジュー
ルです。
ソフトウェアで , ハードウェア割込み要求を発生 , または解除できます。
■ 遅延割込み発生モジュールのブロックダイヤグラム
F2MC-16LX バス
図 16.1-1 遅延割込み発生モジュールのブロックダイヤグラム
418
遅延割込み要因発生 / 解除デコーダ
割込み要因ラッチ
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第 16 章 遅延割込み発生モジュール
16.2
MB90820B シリーズ
16.2
遅延割込み発生モジュールのレジスタ
遅延割込み発生モジュールのレジスタを記述します。
■ 遅延割込み発生モジュールレジスタ (DIRR)
図 16.2-1 遅延割込み発生モジュールレジスタ (DIRR)
X
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
初期値
−
−
−
−
−
−
−
R0
XXXXXXX0B
−
−
−
−
−
−
−
R/W
: 不定
bit 8
R0
遅延割込み要求
0
遅延割込み要求クリア
1
遅延割込み要求発生
R/W : リード / ライト可能
: 初期値
−
: 未定義
表 16.2-1 遅延割込み要求出力 / 解除レジスタ (DIRR) の機能
ビット名
bit 15
∼
bit 9
bit 8
機能
予約ビット
"0" および "1" がこれらの予約ビットに書き込まれる可能性が
あります。動作に影響はありません。
R0:
遅延割込み
要求ビット
遅延割込み要求の発生および解除を制御するビットです。
"0" を設定した場合 : 遅延割込み要求を解除します。
"1" を設定した場合 : 遅延割込み要求を発生します。
レジスタはリセット時にクリアされます。
"0" および "1" が予約ビット領域に書き込まれる可能性があり
ます。ただし , 設定ビットとクリアビット命令を用いて , 将来
の拡張に備えるためにレジスタにアクセスする必要がありま
す。
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419
第 16 章 遅延割込み発生モジュール
16.3
16.3
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遅延割込み発生モジュールの動作説明
遅延割込み発生モジュールには , ソフトウェアによって DIRR の R0 ビットに "1" を
設定した場合 , 割込み要求ラッチが設定され , 割込みコントローラに対して割込み要
求を発生します。
■ 遅延割込み発生モジュールの動作
• 遅延割込み発生モジュールレジスタの R0 ビットに "1" を設定した場合 , 割込み要求
ラッチが設定され , 割込みコントローラに対して , 割込み要求を発生します。
• 割込みコントローラで , ほかの割込み要求よりも割込み優先順位が高いまたはほか
の割込み要求がないと判定された場合は, F2MC-16LX CPUに対して割込み要求が発
生します。
•
F2MC-16LX CPU 側では , コンディションコードレジスタの割込みレベルマスク
ビット (CCR: ILM) と割込み要求が比較され , 割込み要求レベルが ILM より高かっ
た場合は , 現在実行中の命令の終了後に , 遅延割込み処理が実行されます。
• 割込み処理ルーチン内で , ユーザプログラムの R0 ビットに "0" を設定して , 割込み
要求を解除し , タスクの切換えを行います。
図 16.3-1 に遅延割込み発生モジュールの動作を示します。
図 16.3-1 遅延割込み発生モジュールの動作
F2MC-16LX CPU
遅延割込みコントローラ
遅延割込み発生モジュール
ライト
ほかの割込み要求
ICR yy
IL
CMP
CMP
DIRR
ICR xx
ILM
INTA
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16.4
第 16 章 遅延割込み発生モジュール
16.4
遅延割込み発生モジュールの使用上の注意
遅延割込み発生モジュールを使用する場合は , 以下の点に注意してください。
■ 遅延割込み要求ラッチの使用上の注意
遅延割込み発生モジュールレジスタのR0ビットに"1"を設定した場合, 割込み要求ラッ
チが設定され , "0" を設定した場合 , クリアされます。割込み処理ルーチン内で , ソフ
トウェアによって要因をクリアするように設定した場合 , 割込み処理から復帰したと
きに再度割込み処理を起動します。
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421
第 16 章 遅延割込み発生モジュール
16.4
422
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第 17 章
DTP/ 外部割込み
DTP/ 外部割込みの機能と動作について説明しま
す。
17.1 DTP/ 外部割込みの概要
17.2 DTP/ 外部割込みのブロックダイヤグラム
17.3 DTP/ 外部割込みの端子
17.4 DTP/ 外部割込み回路のレジスタ
17.5 DTP/ 外部割込みの動作説明
17.6 DTP/ 外部割込みの使用上の注意
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第 17 章 DTP/ 外部割込み
17.1
17.1
MB90820B シリーズ
DTP/ 外部割込みの概要
DTP/ 外部割込みは , 外部の周辺装置と F2MC-16LX CPU の間にあり , 外部の周辺装
置が発生する割込み要求 , またはデータ転送要求を CPU に伝達することで割込み要
求を発生します。また , 拡張インテリジェント I/O サービス EI2OS を起動すること
もできます。
■ DTP/ 外部割込み機能
外部の周辺装置が発生する割込み要求を検出し , 周辺機能の割込みと同じ手順で CPU
に割込み要求を出力し , 割込みを発生させます。また , 拡張インテリジェント I/O サー
ビス (EI2OS) を起動させることもできます。
割込み要求が CPU に受け付けられたとき , 割込み制御レジスタで拡張インテリジェン
ト I/O サービス (EI2OS) を禁止に設定している場合は (ICR: ISE=0), 外部割込み機能が
有効になり , 割込み処理へ分岐します。
EI2OS をあらかじめ許可に設定している場合は (ICR: ISE=1), DTP 機能が有効となり ,
EI2OSによる自動データ転送が行われ, 指定回数のデータ転送終了後に割込み処理へ分
岐します。
表 17.1-1 に DTP/ 外部割込みの概要について示します。
表 17.1-1 DTP/ 外部割込みの概要
DTP 機能
外部割込み
入力端子
8 本 (P10/INT0/DTTI ∼ P16/INT6, P51/INT7)
要求レベル設定レジスタ (ELVR) にて , 端子ごとにレベルまたはエッジを設
定
割込み要因
"H" レベル /"L" レベル /
立上りエッジ / 立下りエッジの入力
"H" レベル /"L" レベルの入力
割込み番号
#20(14H), #22(16H), #25(19H), #26(1AH), #27(1BH), #28(1CH)
割込み制御
DTP/ 外部割込み許可レジスタ (ENIR) による , 割込み要求出力の許可また
は禁止
割込みフラグ
DTP/ 外部割込み要因レジスタ (EIRR) による , 割込み要因の保持
処理選択
EI2OS を禁止に設定 (ICR*: ISE=0)
EI2OS を許可に設定 (ICR*: ISE=1)
処理
外部割込み処理へ分岐
EI2OS によるデータ自動転送 ,
指定回数処理後 , 割込み処理へ分岐
*: ICR: 割込み制御レジスタ
424
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第 17 章 DTP/ 外部割込み
17.1
MB90820B シリーズ
■ DTP/ 外部割込み機能および EI2OS の割込み
表 17.1-2 DTP/ 外部割込み機能および EI2OS の割込み
割込み制御レジスタ
チャネル
割込み番号
ベクタテーブルアドレス
EI2OS
レジスタ
名
アドレス
下位
中位
上位
INT0/INT1
#20 (14H)
ICR04
0000B4H
FFFFACH
FFFFADH
FFFFAEH
INT2/INT3
#22 (16H)
ICR05
0000B5H
FFFFA4H
FFFFA5H
FFFFA6H
INT4
#25 (19H)
FFFF98H
FFFF99H
FFFF9AH
ICR07
0000B7H
FFFF94H
FFFF95H
FFFF96H
FFFF90H
FFFF91H
FFFF92H
FFFF8CH
FFFF8DH
FFFF8EH
INT5
#26 (1AH)
INT6
#27 (1BH)
ICR08
INT7
#28 (1CH)
○*
0000B8H
*: ○ : 使用可能 , EI2OS 割込みクリア信号により割込み要求フラグがクリアされます。
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425
第 17 章 DTP/ 外部割込み
17.2
17.2
MB90820B シリーズ
DTP/ 外部割込みのブロックダイヤグラム
DTP/ 外部割込みは , 4 つのブロックによって構成されます。図 17.2-1 にブロックダ
イヤグラムを示します。
■ DTP/ 外部割込みのブロックダイヤグラム
図 17.2-1 DTP/ 外部割込みのブロックダイヤグラム
要求レベル設定レジスタ(ELVR)
LB7 LA7 LB6 LA6 LB5 LA5 LB4 LA4 LB3 LA3 LB2 LA2 LB1 LA1 LB0 LA0
2
端子
2
2
2
2
2
2
セレクタ
セレクタ
P51/INT7
端子
P10/INT0/DTTI
端子
内 部 デ ー タ バ ス
2
セレクタ
セレクタ
P16/INT6
端子
P11/INT1
セレクタ
端子
セレクタ
P15/INT5
端子
P12/INT2
セレクタ
端子
端子
セレクタ
P14/INT4
P13/INT3
ER7
ER6
ER5
ER4
ER3
ER2
ER1
ER0
割込み要求番号
#20(14H)
#22(16H)
#25(19H)
#26(1AH)
#27(1BH)
#28(1CH)
EN7
426
EN6
EN5
EN4
EN3
EN2
EN1
EN0
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第 17 章 DTP/ 外部割込み
17.2
● DTP/ 外部割込み入力検出回路
端子ごとに割込み要求レベル設定レジスタ (ELVR) で選択したレベル , またはエッジの
検出をして , 端子に対応する DTP/ 外部割込み要因レジスタ (EIRR) の IR ビットに "1"
をセットします。
● 要求レベル設定レジスタ (ELVR)
端子ごとに有効レベルまたはエッジを選択するレジスタです。
● DTP/ 外部割込み要因レジスタ (EIRR)
DTP/ 外部割込みの要因を保持するレジスタです。
DTP/ 外部割込み端子に信号の入力があった場合に , 対応する DTP/ 外部割込み要求フ
ラグビットに "1" をセットします。
● DTP/ 外部割込み許可レジスタ (ENIR)
DTP/ 外部割込み許可レジスタ (ENIR) では , 外部周辺装置の DTP/ 外部割込み要求を ,
許可または禁止に設定します。
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427
第 17 章 DTP/ 外部割込み
17.3
17.3
MB90820B シリーズ
DTP/ 外部割込みの端子
DTP/ 外部割込みの端子 , 端子のブロックダイヤグラムを示します。
■ DTP/ 外部割込みの端子
DTP/ 外部割込みで使用する端子は , 汎用入出力ポートと兼用しています。
端子の機能と DTP/ 外部割込みで使用する場合の設定を表 17.3-1 に示します。
表 17.3-1 DTP/ 外部割込みの端子
端子名
端子機能
入出力形式
プルアップ
設定
スタンバイ
制御
端子の使用に必要な設定
P10/INT0/
DTTI
ポート方向レジスタ
(DDR1: bit8 = 0) により
" 入力ポート " に設定
P11/INT1
ポート方向レジスタ
(DDR1: bit9 = 0) により
" 入力ポート " に設定
P12/INT2
ポート方向レジスタ
(DDR1: bit10 = 0) により
" 入力ポート " に設定
P13/INT3
ポート 1 入出力 /
外部割込み入力 /
リソース入出力
P14/INT4
CMOS 出力 /
CMOS
ヒステリシス
入力
ポート方向レジスタ
(DDR1: bit11 = 0) により
" 入力ポート " に設定
選択可能
あり
ポート方向レジスタ
(DDR1: bit12 = 0) により
" 入力ポート " に設定
P15/INT5
ポート方向レジスタ
(DDR1: bit13 = 0) により
" 入力ポート " に設定
P16/INT6
ポート方向レジスタ
(DDR1: bit14 = 0) により
" 入力ポート " に設定
P51/INT7
428
ポート 5 入出力 /
外部割込み入力
なし
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ポート方向レジスタ
(DDR5: bit9 = 0) により
" 入力ポート " に設定
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第 17 章 DTP/ 外部割込み
17.3
MB90820B シリーズ
■ 端子のブロックダイヤグラム
図 17.3-1 DTP/ 外部割込み回路の端子 (INT0 ∼ INT6) のブロックダイヤグラム
RDR
リソース入力
ポートデータレジスタ (PDR)
内部データバス
プルアップ抵抗
約50k
PDR リード
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
外部割込み許可
DDR リード
スタンバイ制御 (SPL = 1)
図 17.3-2 DTP/ 外部割込み回路の端子 (INT7) のブロックダイヤグラム
リソース入力
内部データバス
ポートデータレジスタ (PDR)
PDR リード
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL = 1)
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429
第 17 章 DTP/ 外部割込み
17.4
17.4
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DTP/ 外部割込み回路のレジスタ
DTP/ 外部割込み回路の端子のレジスタを記載します。
図 17.4-1 DTP/ 外部割込み回路の端子のレジスタ
DTP / 割込み要因レジスタ
bit15
ER7
R/W
bit14
ER6
R/W
bit13
ER5
R/W
bit12
ER4
R/W
bit11
ER3
R/W
bit10
ER2
R/W
bit9
ER1
R/W
bit8
ER0
R/W
初期値
XXXXXXXXB
bit6
EN6
R/W
bit5
EN5
R/W
bit4
EN4
R/W
bit3
EN3
R/W
bit2
EN2
R/W
bit1
EN1
R/W
bit0
EN0
R/W
初期値
00000000B
bit13
LB6
R/W
bit12
LA6
R/W
bit11
LB5
R/W
bit10
LA5
R/W
bit9
LB4
R/W
bit8
LA4
R/W
初期値
00000000B
bit5
LB2
R/W
bit4
LA2
R/W
bit3
LB1
R/W
bit2
LA1
R/W
bit1
LB0
R/W
bit0
LA0
R/W
初期値
00000000B
DTP / 割込み許可レジスタ
bit7
EN7
R/W
要求レベル設定レジスタ ( 上位 )
bit15
LB7
R/W
bit14
LA7
R/W
要求レベル設定レジスタ ( 下位 )
bit7
LB3
R/W
430
bit6
LA3
R/W
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第 17 章 DTP/ 外部割込み
17.4
MB90820B シリーズ
DTP/ 外部割込み要因レジスタ (EIRR)
17.4.1
DTP/ 外部割込みの要因を保持とクリアするレジスタです。
■ DTP/ 外部割込み要因レジスタ (EIRR)
図 17.4-2 DTP/ 外部割込み要因レジスタ (EIRR)
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
ER7
ER6
ER5
ER4
ER3
ER2
ER1
ER0
R/W R/W
R/W R/W R/W R/W
bit7
bit0 初期値
(ENIR)
XXXXXXXXB
R/W R/W
bit15~bit8
外部割込み要求フラグビット
ER7
ER0
0
R/W : リード/ライト可能
1
書込み時
読出し時
DTP/外部割込み入力なし
DTP/外部割込み入力あり
ERビットをクリア
影響なし
表 17.4-1 DTP/ 外部割込み要因レジスタ (EIRR) の機能
ビット名
bit15
∼
bit8
機能
ER7 ∼ ER0:
DTP/ 外部割込み要求フラ
グビット
CM44-10147-2
DTP/ 外部割込み端子に , 要求レベル設定レジスタ (ELVR) の LB7,
LA7 ∼ LB0, LA0 ビットで選択されたエッジまたはレベル信号が入
力された場合は , "1" にセットされます ( 割込み要因の保持 )。
"1" がセットされた場合 : このビットと対応する DTP/ 外部割込み要
求許可ビット (ENIR) の EN7 ∼ EN0 ビット
を "1" に設定している場合は , CPU へ割込
み要求を出力します。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 影響しません。
( 注意事項 )
複数の外部割込み要求が許可されている場合は (ENIR : EN7 ∼
EN0 = 1), 割込み (ER7 ∼ ER0 ビットを "1" に設定 ) を受け付けた
チャネルのビットだけをクリアしてください。(EIRR : ER = 0) そ
れ以外のビットをクリアしないでください。
( 参考 )
拡張インテリジェント I/O サービス (EI2OS) が起動された場合は ,
1 データの転送が終了した時点で , 対応する外部割込み要求フラ
グビットが自動的にクリアされます。
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431
第 17 章 DTP/ 外部割込み
17.4
MB90820B シリーズ
DTP/ 外部割込み許可レジスタ (ENIR)
17.4.2
DTP/ 外部割込み許可レジスタ (ENIR) では , 外部周辺装置の DTP/ 外部割込み要求を
許可または禁止に設定します。
■ DTP/ 外部割込み許可レジスタ (ENIR)
図 17.4-3 DTP/ 外部割込み許可レジスタ (ENIR)
bit8
bit15
bit7
EN7
(EIRR)
bit6
EN6
bit5
EN5
bit4
bit3
EN4
EN3
bit2
EN2
bit1
bit0
EN1
EN0
初期値
0 0 0 0 0 0 00B
R/W R/W R/W R/W R/W R/W R/W R/W
bit7~bit0
EN7
R/W
: リード/ライト可能 :初期値
外部割込み要求許可ビット
EN0
0
外部割込み要求禁止
1
外部割込み要求許可
表 17.4-2 DTP/ 外部割込み許可レジスタ (ENIR) の機能
ビット名
bit7
∼
bit0
機能
EN7 ∼ EN0:
DTP/ 外部割込み要求許可
ビット
CPU に対して , 割込み要求出力の許可 / 禁止をするビットです。
DTP/ 外部割込み要求許可ビット (ENIR: EN7 ∼ EN0) に "1" を設定し
ている場合に , DTP/ 外部割込み要求フラグビット (EIRR: ER7 ∼
ER0) に "1" がセットされると , 対応する DTP/ 外部割込み端子の割込
み要求を発生します。
( 参考 )
DTP/ 外部割込み端子を使用する場合に , ポート方向レジスタの対応
するビットに "0" を書き込み , 端子を入力ポートに設定してくださ
い。
外部割込み要求許可ビットの設定にかかわらず , DTP/ 外部割込み端
子の状態は , ポートデータレジスタにより , 読み出せます。
DTP/ 割込み要因レジスタ (EIRR) の ER7 ∼ ER0 ビットは外部割込み
要求許可ビットの値に関係なく , 割込み要因を検出すると "1" にセッ
トされます。
<注意事項>
• DTP/ 外部割込み要求フラグビット (EIRR:ER) の値は , 対応する DTP/ 外部割込み要求
許可ビット (ENIR:EN) が "1" に設定されているときのみ有効です。DTP/ 外部割込みが
許可されていない状態 (ENIR:EN=0) では , DTP/ 外部割込み要因の有無にかかわらず
DTP/ 外部割込要因ビットがセットされる可能性があります。
• DTP/ 外部割込みを許可 (ENIR:EN=1) する直前に , 対応する DTP/ 外部割込み要求フラ
グビット (EIRR:ER) をクリアしてください。
432
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第 17 章 DTP/ 外部割込み
17.4
MB90820B シリーズ
表 17.4-3 DTP/ 外部割込み端子と割込み要求フラグビット , 割込み許可ビットの対応
DTP/ 外部割込み端子
割込み番号
DTP/ 外部割込み要求
フラグビット
DTP/ 外部割込み要求
許可ビット
P51/INT7
#28 (1CH)
ER7
EN7
P16/INT6
#27 (1BH)
ER6
EN6
P15/INT5
#26 (1AH)
ER5
EN5
P14/INT4
#25 (19H)
ER4
EN4
ER3
EN3
ER2
EN2
ER1
EN1
ER0
EN0
P13/INT3
#22 (16H)
P12/INT2
P11/INT1
#20 (14H)
P10/INT0/DTTI
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433
第 17 章 DTP/ 外部割込み
17.4
MB90820B シリーズ
要求レベル設定レジスタ (ELVR)
17.4.3
要求レベル設定レジスタ (ELVR) では , DTP/ 外部割込み端子のうち , 割込み要因と
なる入力信号レベルまたはエッジを設定します。
■ 要求レベル設定レジスタ (ELVR)
図 17.4-4 要求レベル設定レジスタ (ELVR)
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000000B
R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W 00000000B
bit15,13,11, bit14,12,10,
bit9,7,5,3,1 bit8,6,4,2,0
R/W : リード/ライト可能
: 初期値
LB 7
LB 0
LA 7
LA 0
0
0
0
1
1
0
1
1
外部割込み要求検出選択ビット
"L"レベル検出
"H"レベル検出
立上りエッジ検出
立下りエッジ検出
表 17.4-4 要求レベル設定レジスタ (ELVR) の機能
ビット名
bit15
∼
bit0
機能
LB7, LA0 ∼ LB7, LA0:
要求条件選択ビット
DTP/ 外部割込み端子に対して , 割込み要因の発生の条件となる , 外
部周辺装置からの入力信号のレベルまたはエッジを設定します。
• 外部割込みの場合は 2 種類のレベル 2 種類のエッジから , EI2OS
の場合は , 2 種類のレベルから選択します。
( 参考 )
設定した検出信号が , DTP/ 外部割込み端子に入力されると ,
DTP/ 外部割込み要求を禁止に設定していても (ENIR: EN=0),
DTP/ 外部割込み要求フラグビットに "1" がセットされます。
<注意事項>
DTP/ 外部割込みを許可 (ENIR:EN=1) する直前に , 対応する DTP/ 外部割込み要求フラグ
ビット (EIRR:ER) をクリアしてください。
434
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第 17 章 DTP/ 外部割込み
17.4
MB90820B シリーズ
表 17.4-5 要求レベル設定レジスタ上位と各チャネルの対応
DTP/ 外部割込み端子
割込み番号
ビット名
P51/INT7
#28 (1CH)
LB7, LA7
P16/INT6
#27 (1BH)
LB6, LA6
P15/INT5
#26 (1AH)
LB5, LA5
P14/INT4
#25 (19H)
LB4, LA4
LB3, LA3
P13/INT3
#22 (16H)
P12/INT2
LB2, LA2
LB1, LA1
P11/INT1
#20 (14H)
P10/INT0/DTTI
CM44-10147-2
LB0, LA0
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435
第 17 章 DTP/ 外部割込み
17.5
17.5
MB90820B シリーズ
DTP/ 外部割込みの動作説明
DTP/ 外部割込みには , 外部割込み機能と DTP 機能があります。各機能の設定と動
作について説明します。
■ DTP/ 外部割込みの設定
DTP/ 外部割込みを使用するには , 図 17.5-1 の設定が必要です。
図 17.5-1 DTP/ 外部割込みの設定
bit15 bit14 bit13 bit12 bit11 bit10
ICR08/ICR07
または ICS3 ICS2 ICS1 ICS0
ICR05/ICR04
外部割込み機能
DTP 機能
EIRR/ENIR
ELVR
DDR1
bit9
bit8
bit7
ICS3 ICS2 ICS1 ICS0
ISE
IL2
IL1
IL0
bit6
bit5
bit4
bit3
bit2
bit1
bit0
ISE
IL2
IL1
IL0
◆
◆
◆
◆
0
1
◆
◆
◆
◆
◆
◆
◆
◆
◆
◆
0
1
◆
◆
◆
◆
◆
◆
ER7
ER6
ER5
ER4
ER3
ER2
ER1
ER0
EN7
EN6
EN5
EN4
EN3
EN2
EN1
EN0
◆
◆
◆
◆
◆
◆
◆
◆
◇
◇
◇
◇
◇
◇
◇
◇
LB7
LA7
LB6
LA6
LB5
LA5
LB4
LA4
LB3
LA3
LB2
LA2
LB1
LA1
LB0
LA0
◆
◆
◆
◆
◆
◆
◆
◆
◆
◆
◆
◆
◆
◆
◆
◆
P16
P15
P14
P13
P12
P11
P10
△
△
△
△
△
△
△
P63
DDR6
△
◆
◇
△
0
1
: 使用ビット
: 使用する端子に対応するビットに "1" を設定
: 使用する端子に対応するビットに "0" を設定
: "0" を設定
: "1" を設定
● 設定の手順
DTP/ 外部割込みを使用する場合は , 次の手順で各レジスタの設定を行ってください。
1. 外部割込み入力として使用する端子と兼用する汎用入出力ポートを入力ポートに
設定します。
2. DTP/ 外部割込み許可レジスタ (ENIR) のビットの内 , 使用する DTP/ 外部割込みチャ
ネルに対応する割込み要求許可ビットを禁止状態にします。
3. 要求レベル設定レジスタ (ELVR) のビットの内 , 使用する DTP/ 外部端子に対応する
検出条件選択ビットを設定します。
4. DTP/ 外部割込み要因レジスタ (EIRR) のビットの内 , 使用する DTP/ 外部割込みチャ
ネルに対応する割込み要求フラグビットをクリアします。
5. DTP/ 外部割込み許可レジスタ (ENIR) のビットの内 , 使用する DTP/ 外部割込みチャ
ネルに対応する割込み要求許可ビットを許可にします。
436
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第 17 章 DTP/ 外部割込み
17.5
MB90820B シリーズ
• DTP/ 外部割込みのレジスタの設定は , 外部割込み要求を禁止に (ENIR: EN7 ∼
EN0 = 0) 設定してから行ってください。
• DTP/ 外部割込み要求を許可 (ENIR: EN7 ∼ EN0 = 1) する場合は , 先に対応する DTP/
外部割込み要求フラグビットをクリア (ENIR: EN7 ∼ EN0 = 0) してください。レジ
スタ設定時に誤って割込み要求が発生するのを防ぐためです。
● 外部割込み機能と DTP 機能の選択
外部割込み機能と DTP 機能のどちらが実行されるかは , 対応する割込み制御レジスタ
の EI2OS 許可ビット (ICR: ISE) の設定によって決まります。
ISE ビットを "1" に設定した場合は , 拡張インテリジェント I/O サービス (EI2OS) が許
可され , DTP 機能が実行されます。
ISEビットを"0"に設定した場合は, EI2OSは禁止され, 外部割込み機能が実行されます。
<注意事項>
• 1 つの割込み制御レジスタに割り当てられている割込み要求は , すべて割込みレベル
(IL2 ∼ IL0) が同じになります。
• 1 つの割込み制御レジスタに複数の割込み要求が割り当てられている場合 , そのうちの
1 つで EI2OS を使用した場合 , ほかの割込み要求は使用できません。
■ DTP/ 外部割込み動作
DTP/ 外部割込みの制御ビットと割込み要因を表 17.5-1 に示します。
表 17.5-1 DTP/ 外部割込みの制御ビットと割込み要因
DTP/ 外部割込み
割込み要求フラグビット
EIRR: ER7 ∼ ER0
割込み要求許可ビット
ENIR: EN7 ∼ EN0
割込み要因
INT7 ∼ INT0 端子への , 有効エッジ / レベルの入力
DTP/ 外部割込みの割込み要求が割込みコントローラに対して出力された場合 , 割込み
制御レジスタ (ICR) の EI2OS 許可ビット (ISE : bit11) に "0" を設定している場合は , 割込
み処理が実行されます。"1" を設定している場合は , 拡張インテリジェント I/O サービ
ス (EI2OS) が実行されます。
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437
第 17 章 DTP/ 外部割込み
17.5
MB90820B シリーズ
図 17.5-2 に DTP/ 外部割込みの動作を示します。
図 17.5-2 DTP/ 外部割込みの動作
DTP/外部割込み回路
ほかの要求 割込みコントローラ
ELVR ICR YY
EIRR
CMP
ICR XX
ENIR
要因
CPU
IL
CMP
割込み処理
マイクロプログラム
ILM
DTP処理ルーチン
(EI2OS起動)
DTP/外部割込み
要求発生
メモリ 周辺データ転送 ディスクリプタ更新
割込みコントローラ
受付け判定
ディスクリプタ
データカウンタ
CPU割込み
受付け判定
=0
≠0
割込み処理
マイクロプログラム
起動
割込み処理ルーチン
再設定または停止
DTP処理ルーチンから復帰
CPU処理へ復帰
1
ICR:ISE
0
外部割込みフラグを起動
割込みフラグクリア処理
外部割込みから復帰
438
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第 17 章 DTP/ 外部割込み
17.5
外部割込み機能
17.5.1
DTP/ 外部割込み機能には , DTP/ 外部割込み端子での信号 ( エッジまたはレベル ) の
検出により , 割込み要求を発生させる外部割込み機能があります。
■ 外部割込み機能
• DTP/ 外部割込み端子に , 要求レベル設定レジスタ (ELVR) で設定した信号 ( エッジ
またはレベル ) が検出されると , DTP/ 外部割込み要因レジスタの割込み要求フラグ
ビット (EIRR: ER7 ∼ ER0) に "1" がセットされます。
• 割込み要求フラグビットに "1" がセットされた場合に , DTP/ 外部割込み許可レジス
タの割込み要求許可ビットを許可に設定していますと (ENIR: EN7 ∼ EN0 = 1), 割込
みコントローラに対して , 割込み要求の発生を通知します。
• 割込みコントローラで , ほかの割込み要求よりも割込み優先順位が高いと判定され
た場合は , 割込み要求が発生します。
• CPU では , プロセッサステータス (PS) の割込みレベルマスクレジスタ (PS: ILM) と
割込み要求のレベル (ICR: IL) が比較され , 割込み要求レベルが ILM より高く , 割込
み要求許可ビットが許可に設定されていた場合は (PS: CCR: I=1), 実行中の命令の終
了後に , 割込み処理が実行され , 割込み処理へ分岐します。
• 割込み処理で対応する DTP/ 外部割込み要求フラグビットを "0" に設定し , DTP/ 外
部割込み要求を "0" にクリアしてください。
<注意事項>
• DTP/ 外部割込み要求フラグビット (EIRR: ER) は , 対応する DTP/ 外部割込み要求許可
ビット (ENIR: EN) の設定にかかわらず , DTP/ 外部割込み起動要因が発生すると "1" が
セットされます。
• 割込み処理が起動された場合は , 起動要因となった DTP/ 外部割込み要求フラグビット
を "0" にクリアしてください。DTP/ 外部割込み要求フラグビットが "1" のままでは割
込みから復帰できません。"0" にクリアする場合は , 受け付けられている DTP/ 外部割
込み要因以外のフラグビットをクリアしないでください。
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439
第 17 章 DTP/ 外部割込み
17.5
MB90820B シリーズ
DTP 機能
17.5.2
DTP/ 外部割込みには , 外部の周辺装置からの信号を DTP/ 外部割込端子から検出し ,
拡張インテリジェント I/O サービスを起動する DTP 機能があります。
■ DTP 機能
•
DTP 機能は , メモリと周辺の間で , 外部の周辺装置からのデータ転送要求信号を検
出し , データを自動転送する機能です。
•
レベル検出の外部割込み機能で拡張インテリジェント I/O サービス (EI2OS) を起動
します。CPU に割込み要求が受け付けられるまでは , 外部割込み機能と同様の動作
をしますが , EI2OS の動作が許可 (ICR : ISE = 1) されていれば , 割込み要求が受け付
けられた時点で , EI2OS を起動し , データ転送を開始します。1 データの転送が終了
するとディスクリプタの更新が行われ , 割込み要求フラグビットがクリアされて ,
DTP/ 外部割込み端子からの次の要求に備えます。EI2OS による転送がすべて終了す
ると , 割込み処理ルーチンに分岐します。
•
外部周辺装置は最初の転送が開始されてから 3 マシンサイクル以内にデータ転送要
求信号 (DTP 外部割込み要因 ) のレベルだけを取り下げてください。
図 17.5-3 外部周辺装置とのインタフェース例
立上りエッジ要求または "H" レベル要求 (ELVR: LB0, LA0 = 01B)
INT0 端子への入力
*I/O レジスタからメモリへの
(DTP/ 外部 割込み要因 )
インテリジェント I/O サービスデータ転送
ディスクリプタ
CPU の内部動作
選択と読出し
( マイクロプログラム )
ライトアドレス
リード アドレス
アドレスバス端子
データバス端子
ディスクリプタ更新
リードデータ
ライト データ
リード信号
ライト信号
*1
内部バス
レジスタ
外部周辺
データ , アドレスバス
IRQ
データ
転送要求
リード動作
DTP/ 外部
割込み要因 *1
INT
ライト
動作 *2
*1
DTP/ 外部
割込み回路
割込み
要求
CPU
(EI2OS)
内部
メモリ
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*1 : 転送開始後 , 3 マシンサイクル以内に取り下げください。
*2 : 拡張インテリジェント I/O サービス が " 周辺 -> メモリ転送モード " の場合
440
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第 17 章 DTP/ 外部割込み
17.6
MB90820B シリーズ
17.6
DTP/ 外部割込みの使用上の注意
DTP/ 外部割込みを使用する場合 , 以下の点にご注意ください。
■ 使用上の注意
● DTP 機能を使用する場合の外部に接続する周辺装置の条件
• DTP 機能を使用する場合は , 転送が行われたことにより自動的にデータ転送要求を
クリアする周辺装置であることが必要です。
• 転送を開始してから 3 マシンクロック以内で転送要求信号をインアクティブにして
ください。アクティブの場合 , DTP/ 外部割込みでは , 次の転送要求が発生したもの
として扱ってしまいます。
● 外部割込みの入力極性について
• 要求レベル設定レジスタ (ELVR) でエッジ検出を設定している場合は , エッジを検
出するためのパルス幅は最小 3 マシンクロックが必要です。
• 検出レベル設定レジスタでレベル検出を設定している場合は , 割込み要因となるレ
ベルが入力されると , DTP/ 外部割込み要因レジスタ (EIRR) 内部の要因 F/F に "1" が
セットされ , 図 17.6-1 に示すように , 要因が保持されます。
要因 F/F に要因が保持された場合は , DTP/ 外部割込み要求が取り下げられても , 割
込み要求許可状態 (ENIR: EN=1) であれば , 割込みコントローラへの要求はアクティ
ブを保持します。割込みコントローラへの要求を取り下げるには割込み要求フラグ
ビット (EIRR: ER) をクリアして , 図 17.6-2 に示すように要因 F/F をクリアしてくだ
さい。
図 17.6-1 レベル設定の場合の要因保持回路のクリア
DTP/
外部割込み要因
DTP/割込み入力
検出回路
要因F/F
(EIRRレジスタ)
許可ゲート
割込み
コントローラへ
(割込み要求)
クリアしない限り要因を保持し続ける
図 17.6-2 割込み要求許可の場合の DTP/ 外部割込み要因と割込み要求
DTP/外部割込み要因
(Hレベル検出の場合)
"H"レベル
割込み要因の取下げ
割込みコントローラ
への割込み要求
要求F/Fのクリアによって無効となる
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441
第 17 章 DTP/ 外部割込み
17.6
MB90820B シリーズ
● 割込みに関する注意
• 外部割込み機能として使用している場合は, DTP/外部割込み要求フラグビットに"1"
がセットされ (EIRR: ER), DTP/ 外部割込み要求を許可に設定した場合 (ENIR: EN=1)
では , 割込み処理から復帰できません。割込み処理内で必ず DTP/ 外部割込み要求フ
ラグビットを "0" に設定してください。(EIRR: ER)
• 要求レベル設定レジスタでレベル検出を設定している場合は , 割込み要因となるレ
ベルが入力された状態を保持していれば , DTP/ 外部割込み要求フラグビットをクリ
アしても (EIRR: ER=0), すぐに再セットされます。必要に応じて DTP/ 外部割込み要
求を禁止するか (ENIR: EN=0), または割込み要因そのものを解消してください。
442
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第 18 章
8/10 ビット A/D コンバータ
この章では , 8/10 ビット A/D コンバータの機能と
動作について説明します。
18.1 8/10 ビット A/D コンバータの概要
18.2 8/10 ビット A/D コンバータのブロックダイヤグラム
18.3 8/10 ビット A/D コンバータの構成
18.4 8/10 ビット A/D コンバータの割込み
18.5 8/10 ビット A/D コンバータの動作説明
18.6 8/10 ビット A/D コンバータ使用上の注意
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443
第 18 章 8/10 ビット A/D コンバータ
18.1
18.1
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8/10 ビット A/D コンバータの概要
8/10 ビット A/D コンバータは , RC 型逐次比較変換方式によって , アナログ入力電圧
を 8 ビットまたは 10 ビットのデジタル値に変換します。
• 入力信号は , 最大 16 チャネルのアナログ入力端子から選択します。
• 起動トリガは , ソフトウェアトリガ , 内部タイマ出力 , 外部トリガから選択できま
す。
■ 8/10 ビット A/D コンバータの機能
アナログ入力端子に入力されたアナログ電圧 ( 入力電圧 ) を 8 ビットまたは 10 ビット
のデジタル値に変換します (A/D 変換 ) 。
8/10 ビット A/D コンバータには以下の機能があります。
• A/D 変換時間は , サンプリング時間を含めて 1 チャネルで最小 1.9 µs* です。
• サンプリング時間は , 1 チャネルで最小 0.5 µs *です。
• 変換方式は , サンプル & ホールド回路付き RC 型逐次変換比較方式です。
• 8 ビットまたは 10 ビットの分解能を設定できます。
• アナログ入力端子は , 最大 16 チャネルまで使用できます。
• A/D 変換結果を A/D データレジスタに格納することにより , 割込み要求を発生でき
ます。
• 割込み要求が発生した場合に EI2OS を起動することができます。
• 起動トリガは , ソフトウェア , 内部タイマ出力 (16 ビットリロードタイマ 1, 16 ビッ
トフリーランタイマ 0 検出または , コンペアクリア ) から選択できます。
*: マシンクロック周波数 24MHz, AVCC ≧ 4.5 V で動作している場合
444
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第 18 章 8/10 ビット A/D コンバータ
18.1
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■ 8/10 ビット A/D コンバータの変換モード
8/10 ビット A/D コンバータの変換モードには , 次の種類があります。
表 18.1-1 8/10 ビット A/D コンバータの変換モード
CM44-10147-2
変換モード
内容
単発変換モード
開始チャネルから終了チャネルまで順次 A/D 変換を行います。
終了チャネルの A/D 変換が終了すると , A/D 変換機能を停止し
ます。
連続変換モード
開始チャネルから終了チャネルまで順次 A/D 変換を行います。
終了チャネルの A/D 変換が終了すると , 開始チャネルに戻って
A/D 変換動作を継続します。
停止変換モード
1 チャネルごとに停止しながら A/D 変換を行います。終了チャ
ネルの A/D 変換が終了すると , 開始チャネルに戻って A/D 変換
と停止を繰り返します。
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445
第 18 章 8/10 ビット A/D コンバータ
18.2
18.2
MB90820B シリーズ
8/10 ビット A/D コンバータのブロックダイヤグラム
8/10 ビット A/D コンバータは , 以下のブロックで構成されています。
■ 8/10 ビット A/D コンバータのブロックダイヤグラム
図 18.2-1 8/10 ビット A/D コンバータのブロックダイヤグラム
割込み要求出力
A/D制御
ステータス
レジスタ
BUSY INT INTE PAUS STS1 STS0 STRT ― MD1 MD0 S10 ―
(ADCS0/
ADCS1)
2
16ビット
フリーランタイマ
ゼロ検出
IRQZF
TO1
16ビット
リロードタイマ1から
起動
セレクタ
―
―
―
予約
ソフトウェア
起動
2
φ
サンプル&
ホールド回路
AN0~AN7
AN15~AN8
コンパレータ
コントロール回路
アナログ
チャネル
セレクタ
AVR
AVcc
AVss
D/Aコンバータ
逐次比較回路
SAR
3
3
A/Dデータ
レジスタ
D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
(ADCR0/
ADCR1)
デコーダ
10
A/Dセッティング
レジスタ
ST2 ST1 ST0 CT2 CT1 CT0 ANS4 ANS3 ANS2 ANS1 ANS0 ANE4 ANE3 ANE2 ANE1 ANE0
(ADSR0/
ADSR1)
TO :内部タイマ出力
- :未定義
予約 :必ず"0"に設定してください
φ
:マシンクロック
446
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第 18 章 8/10 ビット A/D コンバータ
18.2
MB90820B シリーズ
● ブロックタイヤグラム中の端子などの詳細
8/10 ビット A/D コンバータの実際の端子名および割込み要求番号を表 18.2-1 に示しま
す。
表 18.2-1 ブロックダイヤグラムの端子および割込み要求番号
ブロックダイヤグラム中の端子名 / 割込み要求番号
実際の端子名 / 割込み要求番号
TO1
内部タイマ出力
16 ビットリロードタイマ 1 の出力
IRQZF
内部タイマ出力
16 ビットフリーランタイマ 0 検出または
コンペアクリア
AN0 ∼ AN7
アナログ入力端子 ch.0 ∼ ch.7
P60/AN0 ∼ P67/AN7
AN8 ∼ AN15
アナログ入力端子 ch.8 ∼ ch.15
P70/AN8 ∼ P77/AN15
AVR
Vref 入力端子
AVR
AVCC
VCC 入力端子
AVCC
AVSS
VSS 入力端子
AVSS
割込み要求出力
割込み要求出力
#29 (1DH)
● A/D 制御ステータスレジスタ (ADCS)
ソフトウェアによる A/D 変換機能の起動 , A/D 変換機能の起動トリガの選択 , 変換モー
ドの選択 , 割込み要求の許可または禁止 , 割込み要求フラグの確認とクリア , A/D 変換
動作の一時停止および変換中の状態確認 , 分解能の選択を行います。
● 逐次比較回路 (SAR)
1 ビットずつ逐次比較を実行し , 変換結果を格納します。次の A/D 変換が開始されると
本回路内の A/D 変換結果は破壊されます。
● A/D データレジスタ (ADCR)
A/D 変換結果は A/D 変換実行時に逐次比較回路に 1bit ずつ格納され , A/D 変換が終了
して変換結果が確定した時点で本レジスタに格納されます。本レジスタから A/D 変換
結果をリードする事ができます。
● A/D セッティングレジスタ (ADSR)
A/D 変換の開始チャネルおよび終了チャネルの設定 , A/D 変換のコンペア時間 , サンプ
リング時間の設定を行います。
● 起動セレクタ
A/D 変換を起動するトリガを選択します。起動トリガには , 内部タイマ出力または外部
端子入力を設定できます。
● デコーダ
A/D セッティングレジスタの A/D 変換開始チャネル選択ビット (ADSR: ANS3 ∼ ANS0)
および A/D 変換終了チャネル選択ビット (ADSR: ANE3 ∼ ANE0) の設定から , A/D 変
換に使用するアナログ入力端子を選択します。
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447
第 18 章 8/10 ビット A/D コンバータ
18.2
MB90820B シリーズ
● アナログチャネルセレクタ
デコーダからの信号を受けて , 16 チャネルのアナログ入力端子から A/D 変換に使用す
る端子を選択します。
● サンプル & ホールド回路
アナログチャネルセレクタで選択された入力電圧を保持します。A/D 変換を開始した
直後の入力電圧を保持することによって, A/D変換中の入力電圧の変動の影響を受けず
に変換できます。
● D/A コンバータ
サンプル & ホールド回路で保持された入力電圧と比較するための , 基準電圧を発生し
ます。
● コンパレータ
サンプル & ホールド回路で保持された入力電圧と , D/A コンバータの出力電圧を比較
して電圧の大小を判定します。
● コントロール回路
コンパレータからの大小信号を受けて , A/D 変換値を決定します。変換結果が確定する
と , 変換結果のデータを A/D データレジスタに格納します。割込み要求が許可されて
いる場合は , 割込みが発生します。
448
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第 18 章 8/10 ビット A/D コンバータ
18.3
MB90820B シリーズ
18.3
8/10 ビット A/D コンバータの構成
A/D コンバータの端子 , レジスタ , 割込み要因を示します。
■ 8/10 ビット A/D コンバータの端子
8/10 ビット A/D コンバータの端子は , 汎用入出力ポートと兼用です。端子の機能 , 8/10
ビット A/D コンバータを使用する場合の設定を表 18.3-1 に示します。
表 18.3-1 8/10 ビット A/D コンバータの端子
機能名
端子名
端子機能
ch.0
P60/AN0
ch.1
P61/AN1
ch.2
P62/AN2
ch.3
P63/AN3
ch.4
P64/AN4
ch.5
P65/AN5
ch.6
P66/AN6
ch.7
P67/AN7
ch.8
P70/DA0/AN8
ch.9
P71/DA1/AN9
ch.10
P72/SIN1/AN10
ch.11
P73/SOT1/AN11
ch.12
P74/SCK1/AN12
汎用入出力ポート /
アナログ入力
アナログ信号の入力許可 (ADER0:
ADE7 ∼ ADE0 の対応するビットを
"1" に設定 )
汎用入出力ポート /
アナログ入力 /
D/A コンバータ出力
ch.13
P75/FRCK/AN13
ch.14
P76/IN0/AN14
ch.15
P77/IN1/AN15
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8/10 ビット A/D コンバータを
使用した場合の設定
汎用入出力ポート /
アナログ入力 /
UART1 入出力
汎用入出力ポート /
アナログ入力 /
フリーランタイマ
クロック入力
アナログ信号の入力許可 (ADER1:
ADE15 ∼ ADE8 の対応するビットを
"1" に設定 )
汎用入出力ポート /
アナログ入力 /
外部割込み入力
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449
第 18 章 8/10 ビット A/D コンバータ
18.3
MB90820B シリーズ
■ 8/10 ビット A/D コンバータのレジスタと初期値の一覧
図 18.3-1 8/10 ビット A/D コンバータのレジスタと初期値の一覧
A/D制御ステータスレジスタ上位 ADCS1
bit 15
14
13
BUSY INT
R/W
12
11
10
9
8
初期値
0000000XB
INTE PAUS STS1 STS0 STRT
R/W
R/W
A/D制御ステータスレジスタ下位 ADCS0
7
6
bit
R/W
R/W
R/W
4
3
2
5
W
1
0
MD1 MD0
S10
予約
R/W
R/W
R/W
データレジスタ上位 ADCR1
bit 15
R/W
14
データレジスタ下位 ADCR0
7
bit
13
12
11
10
9
8
D9
R
D8
R
初期値
6
5
4
3
2
1
0
D7
D6
D5
D4
D3
D2
D1
D0
R
R
R
R
R
R
R
R
A/Dセッティングレジスタ上位 ADSR1
bit 15
14
13
ST2
R/W
ST1
R/W
ST0
R/W
12
11
CT2 CT1
R/W R/W
10
CT0
R/W
9
8
予約 ANS3
R/W
R/W
450
R/W
R/W
R/W
R/W
R/W
R/W
XXXXXXXXB
初期値
XXXXXXXXB
初期値
00000000B
R/W
A/Dセッティングレジスタ下位 ADSR0
7
6
5
4
3
2
1
0
bit
ANS2 ANS1 ANS0 予約 ANE3 ANE2 ANE1 ANE0
R/W
R
W
―
X
初期値
000XXXX0B
初期値
00000000B
R/W
:リード/ライト可能
:リードオンリ
:ライトオンリ
:未定義ビット
:不定
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第 18 章 8/10 ビット A/D コンバータ
18.3
MB90820B シリーズ
A/D 制御ステータスレジスタ上位 (ADCS1)
18.3.1
A/D 制御ステータスレジスタ上位 (ADCS1) では , 次の設定ができます。
• ソフトウェアによる A/D 変換機能の起動
• A/D 変換機能の起動トリガの選択
• A/D データレジスタへの A/D 変換結果格納による割込み要求の許可または禁止
• A/D データレジスタへの A/D 変換結果格納による割込み要求フラグの確認とクリア
• A/D 変換動作の一時停止および変換中の状態確認
■ A/D 制御ステータスレジスタ上位 (ADCS1)
図 18.3-2 A/D 制御ステータスレジスタ上位 (ADCS1)
bit 15
14
13
12
11
10
9
BUSY INT INTE PAUS STS1 STS0 STRT
R/W
R/W
R/W
R/W
R/W R/W
W
8
初期値
-
0000000XB
bit8
-
未定義ビット
リード値は常に1です
bit9
STRT
0
1
A/D変換ソフトウェア起動ビット
A/D変換機能を起動しない
A/D変換機能を起動する
bit11 bit10
A/D変換起動トリガ選択ビット
STS1 STS0
0
0
ソフトウェア起動
ソフトウェア起動または16ビットフリーランタイマ0検出
0
1
またはコンペアクリア
1
0
1
1
ソフトウェア起動または16ビットリロードタイマ1
ソフトウェア起動,16ビットフリーランタイマ0検出起動,
または16ビットリロードタイマ
bit12
一時停止フラグビット
PAUS
(EI2OSが使用されている場合のみ有効)
リードした場合
0
1
ライトした場合
変換は一時停止していない
"0"にクリア
変換は一時停止している
設定禁止
bit13
割込要求許可ビット
INTE
割込み要求の禁止
0
割込み要求の許可
1
bit14
INT
0
1
割込要求フラグビット
リードした場合
A/D変換未終了
ライトした場合
"0"にクリア
A/D変換終了
影響なし
bit15
R/W
W
―
X
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:リード/ライト可能
:ライトオンリ
:未定義ビット
:不定
:初期値
BUSY
0
1
A/D変換動作中フラグビット
リードした場合
A/D変換終了(非起動状態)
ライトした場合
A/D変換機能の強制終了
A/D変換動作中
影響なし
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451
第 18 章 8/10 ビット A/D コンバータ
18.3
MB90820B シリーズ
表 18.3-2 A/D 制御ステータスレジスタ上位 (ADCS1) の機能 (1 / 3)
ビット名
bit15
bit14
bit13
452
機能
BUSY:
A/D 変換動作中
フラグビット
8/10 ビット A/D コンバータを強制終了します。リードした場合は ,
8/10 ビット A/D コンバータが動作中か停止中かを示します。
"0" に設定した場合 : 8/10 ビット A/D コンバータを強制終了しま
す。
"1" に設定した場合 : 影響しません。
リードした場合 : 8/10 ビット A/D コンバータが動作中であれば "1"
が , 停止中であれば "0" が読み出されます。停止
変換モードの " 停止状態 " では "1" が読み出され
ます。
<注意事項>
• RMW 系命令では "1" が読み出されます。
• 単発変換モードでは A/D 変換終了でクリアされます。
• 連続変換モード , 停止変換モードでは "0" 書込みで停止するま
でクリアされません。
• A/D コンバータの強制終了 (BUSY=0) と起動
( ソフト (STRT=1) / タイマのいずれも ) は同時に行わないでく
ださい。
INT:
割込み要求フラグ
ビット
割込み要求が発生したことを示します。
• A/D 変換が終了して , A/D 変換結果が A/D データレジスタ
(ADCR) に格納されると INT ビットに "1" がセットされます。
• 割込み要求を許可した場合に (INTE=1), 割込み要求フラグビット
がセットされると (INT=1), 割込み要求が発生します。
• 本ビットは "0" を書き込んだ場合にクリアされます。また , EI2OS
による A/D 変換結果データの転送が完了すると自動的にクリアさ
れます。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 影響しません。
<注意事項>
• RMW 系命令では "1" が読み出されます。
INTE:
割込み要求許可
ビット
割込み要求の出力を許可または禁止します。
• 割込み要求を許可した場合に (INTE=1), 割込み要求フラグビット
がセットされると (INT=1) 割込み要求が発生します。
<注意事項>
EI2OS で A/D 変換結果を転送する場合は , 必ず "1" に設定してくだ
さい。
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MB90820B シリーズ
第 18 章 8/10 ビット A/D コンバータ
18.3
表 18.3-2 A/D 制御ステータスレジスタ上位 (ADCS1) の機能 (2 / 3)
ビット名
機能
PAUS ビットは A/D 変換データ保護機能が働いたことを示します。
PAUS ビットは割込み要求の出力を許可 (ADCS:INTE=1) に設定して
いる場合のみ有効です。
A/D 変換データ保護機能が働いた場合 :
"1" にセットされます。
"0" に設定した場合 : "0" にクリアされます。
"1" に設定した場合 : "1" にセットされます。
bit12
PAUS:
一時停止フラグ
ビット
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• 割込み要求の出力を許可 (ADCS:INTE=1) に設定して A/D 変換を
実行した場合 , A/D 変換が 1 回終了すると割込み要求フラグビッ
ト (ADCS:INT) がセットされると同時に割込み要求が発生します。
割込み要求フラグビット (ADCS:INT) をクリアしないまま次の
A/D 変換が終了した場合 , 前データが上書き破壊されることを防
ぐために A/D 変換動作が一時停止します (A/D 変換データ保護
機能 )。
A/D 変換動作が一時停止すると PAUS ビットが "1" にセットされ
ます。
• 割込み要求フラグビット (ADCS:INT) がクリアされると , 8/10
ビット A/D コンバータは一時停止状態を解除し , A/D 変換動作を
再開します。
• 割込み要求フラグビット (ADCS:INT) は "0" を書き込むことでク
リアされます。また , EI2OS で
A/D 変換結果を A/D データレジスタから転送する設定の場合は ,
A/D 変換結果の転送が完了した時点で割込み要求フラグビット
(ADCS:INT) は EI2OS によってクリアされます。
<注意事項>
• A/D 変換データ保護機能に関しては「18.5.5 A/D 変換データ保護
機能」を参照してください。
• 一時停止状態が解除されても PAUS ビットは自動的にはクリアさ
れません。PAUS ビットをクリアするためには "0" をライトして
ください。
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453
第 18 章 8/10 ビット A/D コンバータ
18.3
MB90820B シリーズ
表 18.3-2 A/D 制御ステータスレジスタ上位 (ADCS1) の機能 (3 / 3)
ビット名
機能
8/10 ビット A/D コンバータを起動するトリガ ( 起動トリガ ) を選択
します。
• 00B : ソフト起動
• 01B : 16 ビットフリーランタイマ 0 検出またはコンペアクリア /
ソフト起動
• 10B : 16 ビットリロードタイマ / ソフト起動
• 11B : 16 ビットフリーランタイマ 0 検出またはコンペアクリア /
16 ビットリロードタイマ / ソフト起動
bit11,
bit10
STS1, STS0:
A/D 変換起動トリ
ガ選択ビット
<注意事項>
• 16 ビットフリーランタイマ 0 検出またはコンペアクリアが選択さ
れた場合 (01B, 11B), 16 ビットフリーランタイマ 0 検出されると
A/D 変換を開始します。
• 16 ビットリロードタイマを選択した場合
(10B, 11B), 16 ビットリロードタイマ 1 の出力が "1" になると
A/D 変換を開始します。
<注意事項>
• 起動トリガを複数に設定した場合
(STS1, STS0=00B 以外 ), 8/10 ビット A/D コンバータは最初に
発生した起動トリガで起動します。
• 起動トリガの設定を変更する場合は , 起動トリガを発生させる
周辺機能の動作が停止している状態 ( トリガがインアクティブ
の状態 ) で設定してください。
bit9
STRT:
A/D 変換
ソフトウェア起動
ビット
bit8
未定義ビット
454
8/10 ビット A/D コンバータをソフトウェアで起動します。
"1" に設定した場合 : 8/10 ビット A/D コンバータが起動します。
• 停止変換モードで A/D 変換動作が一時停止している場合は , STRT
ビットに "1" を書き込むことによって A/D 変換動作を再開しま
す。
"0" に設定した場合 : 無効です。変化しません。
<注意事項>
• RMW 系命令では "0" が読み出されます。
• RMW 系命令以外で読んだ場合は , 書き込んだ値ではなく "1" が
読み出されます。
• 8/10 ビット A/D コンバータの強制終了
(BUSY=0) とソフトウェア起動 (STRT=1) は同時に行わないでく
ださい。
• 読み出した場合 : 常に "1" が読み出されます。
• 書き込んだ場合 : 影響しません。
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第 18 章 8/10 ビット A/D コンバータ
18.3
MB90820B シリーズ
A/D 制御ステータスレジスタ下位 (ADCS0)
18.3.2
A/D 制御ステータスレジスタ下位 (ADCS0) では , 次の設定ができます。
• A/D 変換モードの選択
• A/D 変換の開始チャネルおよび終了チャネルの選択
■ A/D 制御ステータスレジスタ下位 (ADCS0)
図 18.3-3 A/D 制御ステータスレジスタ下位 (ADCS0)
bit
7
6
5
4
3
2
1
0
MD1 MD0 S10
-
-
-
-
予約
R/W R/W
-
-
-
-
R/W
R/W
初期値
000XXXX0B
bit0
予約
0
bit5
S10
0
1
R/W
X
:リード/ライト可能
:未定義ビット
:不定
:初期値
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予約ビット
常に"0"を書き込んでください
分解能選択ビット
A/D変換の分解能を10ビットに設定します
A/D変換の分解能を8ビットに設定します
bit7 bit6
MD1 MD0
0
0
0
1
1
0
1
1
A/D変換モード選択ビット
単発変換モード1
単発変換モード2
連続変換モード
停止変換モード
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455
第 18 章 8/10 ビット A/D コンバータ
18.3
MB90820B シリーズ
表 18.3-3 A/D 制御ステータスレジスタ下位 (ADCS0) の機能
ビット名
bit7,
bit6
bit5
456
機能
MD1, MD0:
A/D 変換モード
選択ビット
A/D 変換の変換モードを設定します。
各モードの使用方法の詳細につきましては「18.5 8/10 ビット A/D コン
バータの動作説明 」を参照してください。
単発変換モード 1 および単発変換モード 2 の場合 :
• 開始チャネル (ADSR0/1: ANS3 ∼ ANS0) から終了チャネル (ADSR0/1:
ANE3 ∼ ANE0) までのアナログ入力を連続して A/D 変換していきま
す。
• 終了チャネルの A/D 変換が終了すると , A/D 変換動作を停止します。
• 単発変換モード 1, 単発変換モード 2 の違いについては「18.5 8/10
ビット A/D コンバータの動作説明」を参照してください。
連続変換モードの場合 :
• 開始チャネル (ADSR0/1: ANS3 ∼ ANS0) から終了チャネル (ADSR0/1:
ANE3 ∼ ANE0) までのアナログ入力を連続して A/D 変換していきま
す。
• 終了チャネルの A/D 変換が終了すると , 開始チャネルのアナログ入力
に戻って A/D 変換を継続して行います。
停止変換モードの場合 :
• 開始チャネル (ADSR0/1: ANS3 ∼ ANS0) から A/D 変換が開始されま
す。1 チャネルの A/D 変換が終了すると , A/D 変換動作は停止します。
A/D 変換動作が停止している間に起動トリガを入力すると , 次のチャ
ネルの A/D 変換が行われます。
• 終了チャネルの A/D 変換が終了すると , A/D 変換動作は停止します。
A/D 変換動作が停止している間に起動トリガを入力すると , 開始チャ
ネルのアナログ入力に戻って A/D 変換を継続します。
<注意事項>
• 変換モードを変更する場合は , A/D 変換を開始する前の停止状態で
行ってください。
S10:
分解能選択
ビット
A/D 変換の分解能を設定します。
"0" に設定した場合 : A/D 変換の分解能を A/D 変換データビット D9 ∼
D0 までの 10 ビットに設定します。
"1" に設定した場合 : A/D 変換の分解能を A/D 変換データビット D7 ∼
D0 までの 8 ビットに設定します。
<注意事項>
S10 ビットを変更する場合は , A/D 変換を開始する前の停止状態で
行ってください。A/D 変換開始後に S10 ビットを変更すると , A/D 変
換データビット (D9 ∼ D0) に格納された変換結果は無効になります。
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第 18 章 8/10 ビット A/D コンバータ
18.3
MB90820B シリーズ
A/D データレジスタ (ADCR0/ADCR1)
18.3.3
データレジスタ (ADCR0/ADCR1) は , 変換の結果として生成されたデジタル値を記
憶するために使用されます。ADCR0 は下位 8 ビットを記憶し , ADCR1 は変換結果
の最上位の 2 ビットを記憶します。本レジスタは変換が完了するたびに書き換えら
れ , 通常は最後の変換値が記憶されています。
■ A/D データレジスタ (ADCR0/ADCR1)
図 18.3-4 A/D データレジスタ (ADCR0/ADCR1)
データレジスタ上位
bit 15
-
ADCR1
データレジスタ下位
ADCR0
R :リードオンリ
X :不定
―:未定義ビット
14
bit
13
-
7
12
-
6
11
-
5
10
-
4
9
-
3
初期値
8
D9
D8
R
R
2
1
0
D7
D6
D5
D4
D3
D2
D1
D0
R
R
R
R
R
R
R
R
XXXXXXXXB
初期値
XXXXXXXXB
表 18.3-4 A/D データレジスタ (ADCR0/ADCR1) の機能
ビット名
bit15
∼
bit10
bit9
∼
bit0
未定義ビット
D9 ∼ D0:
A/D 変換データ
ビット
機能
リード時は常に "1" が読み出されます。
A/D 変換の結果を格納します。
分解能を 10 ビットに設定した場合 (S10=0) :
変換データは D9 ∼ D0 までの 10 ビットに格納されます。
分解能を 8 ビットに設定した場合 (S10=1) :
変換データは D7 ∼ D0 までの 8 ビットに格納されます。この
とき , D9 ∼ D8 のリード値は "1" となります。
<注意事項>
• 本レジスタへの書込みは禁止です
• A/D 変換データビット (D9 ∼ D0) に格納された変換結果を読み
出す場合は , ワード命令 (MOVW) を使用してください。
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457
第 18 章 8/10 ビット A/D コンバータ
18.3
MB90820B シリーズ
A/D セッティングレジスタ (ADSR0/ADSR1)
18.3.4
A/D セッティングレジスタ (ADSR0/ADSR1) では , 次の設定ができます。
• A/D 変換時間 ( サンプリング時間 , コンペア時間 ) の設定
• サンプリングチャネル ( 開始チャネル , 終了チャネル ) の設定
• 現在のサンプリングチャネルを表示
■ A/D セッティングレジスタ (ADSR0/ADSR1)
図 18.3-5 A/D セッティングレジスタ (ADSR0/ADSR1)
bit 15
14
13
12
11
10
ST2
ST1
ST0
CT2
CT1
CT0
R/W
R/W
R/W
R/W
R/W R/W
9
7
8
6
5
4
3
2
1
0
予約 ANS3 ANS2 ANS1 ANS0 予約 ANE3 ANE2 ANE1 ANE0
R/W
R/W R/W
R/W
R/W
bit3~bit0
ANE3~ANE0
1111B~0000B
(初期値 :0000B)
bit4
予約
0
R/W
R/W R/W
R/W
初期値
0000000000000000B
R/W
A/D変換終了チャネル選択ビット
AN15端子~AN0端子
予約ビット
常に"0"を書き込んでください。
bit8~bit5
A/D変換開始チャネル選択ビット
ANS3~ANS0
書込み
(非起動状態)
1111B~0000B
AN15端子~
AN0端子
(初期値:0000B)
bit9
予約
0
458
変換中の
直前に変換した
チャネル番号 チャネル番号
予約ビット
0
0
0
コンペア時間選択ビット
22/φ(φ=20MHz: 1.1µs)
0
0
0
1
0
1
1
0
1
0
1
0
33/φ(φ=24MHz: 1.4µs)
44/φ(φ=24MHz: 1.8µs)
66/φ(φ=24MHz: 2.75µs)
88/φ(φ= 8MHz:11.0µs)
1
0
1
132/φ(φ=16MHz: 8.25µs)
1
1
1
1
0
1
176/φ(φ=20MHz: 8.8µs)
264/φ(φ=24MHz:11.0µs)
bit15 bit14 bit13
ST2
ST1
ST0
:リード/ライト可能
:マシンクロック
:初期値
停止変換モード
で一時停止中の
読出し
常に"0"を書き込んでください。
bit12 bit11 bit10
CT2
CT1
CT0
R/W
φ
変換中の
読出し
サンプリング時間選択ビット
4/φ(φ= 8MHz:0.5µs)
0
0
0
0
0
1
1
1
0
1
6/φ(φ= 8MHz:0.75µs)
8/φ(φ=16MHz:0.5µs)
12/φ(φ=24MHz:0.5µs)
0
0
0
1
1
1
0
1
24/φ(φ= 8MHz:3.0µs)
36/φ(φ=16MHz:2.25µs)
0
0
1
1
1
1
48/φ(φ=16MHz:3.0µs)
128/φ(φ=24MHz:5.3µs)
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第 18 章 8/10 ビット A/D コンバータ
18.3
表 18.3-5 A/D セッティングレジスタ (ADSR0/ADSR1) の機能 (1 / 2)
ビット名
機能
bit15
∼
bit13
ST2, ST1, ST0:
サンプリング時間
選択ビット
A/D 変換のサンプリング時間を設定します。
• A/D 変換を開始してから , 入力されたアナログ電圧がサンプル &
ホールド回路でサンプリングされ , 保持されるまでの時間を設定
します。
• 本ビットの設定については表 18.3-6 を参照してください。
bit12
∼
bit10
CT2, CT1, CT0:
コンペア時間選択
ビット
A/D 変換のコンペア時間 ( 比較時間 ) を設定します。
• アナログ入力を A/D 変換してデータビット (D9 ∼ D0) に格納す
るまでの時間を設定します。
• 本ビットの設定については表 18.3-7 を参照してください。
A/D 変換を開始するチャネルを設定します。リードした場合は ,
A/D 変換中であれば現在変換中のチャネル番号 , A/D 変換終了後ま
たは停止中であれば最後に A/D 変換したチャネル番号が確認でき
ます。
また , 本ビットに値を設定した場合でも , A/D 変換が開始されるま
では , 設定した値ではなく , 前回に A/D 変換したチャネル番号が読
み出されます。リセット時は , "0000B" に初期化されます。
bit8
∼
bit5
ANS3 ∼ ANS0:
A/D 変換開始
チャネル選択ビット
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開始チャネル < 終了チャネルの場合 :
A/D 変換開始チャネル選択ビット (ANS3 ∼ ANS0) で設定された
チャネルから A/D 変換を開始し , A/D 変換終了チャネル選択ビッ
ト (ANE3 ∼ ANE0) で設定されたチャネルで A/D 変換を終了しま
す。
開始チャネル = 終了チャネルの場合 :
A/D 変換開始 (= 終了 ) チャネル選択ビット (ANS3 ∼
ANS0=ANE3 ∼ ANE0) で設定された 1 チャネルのみ A/D 変換を
行います。
連続変換モード , 停止変換モードの場合 :
A/D 変換終了チャネル選択ビット (ANE3 ∼ ANE0) に設定された
チャネルで A/D 変換が終了すると , A/D 変換開始チャネル選択
ビット (ANS3 ∼ ANS0) で設定されたチャネルに戻ります。
リードした場合 ( 停止変換モード以外 ) :
A/D 変換中のチャネル番号 (15 ∼ 0) が読み出されます。
リードした場合 ( 停止変換モード ) :
停止中にリードすると , 停止直前に A/D 変換したチャネル番号が
読み出されます。
<注意事項>
• 開始チャネル>終了チャネルとなるような設定は行わないでく
ださい。
• A/D 変換中は , A/D 変換開始チャネルビット (ANS3 ∼ ANS0) の
設定は行わないでください。
• 本ビットへの書込みは Word アクセスで行ってください。Byte
ライトやビット操作を行った場合は意図しないチャネルから
A/D 変換が開始される可能性があります。
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459
第 18 章 8/10 ビット A/D コンバータ
18.3
MB90820B シリーズ
表 18.3-5 A/D セッティングレジスタ (ADSR0/ADSR1) の機能 (2 / 2)
ビット名
機能
A/D 変換を終了するチャネルを設定します。
開始チャネル < 終了チャネルの場合 :
A/D 変換開始チャネル選択ビット (ANS3 ∼ ANS0) で設定された
チャネルから A/D 変換を開始し , A/D 変換終了チャネル選択ビッ
ト (ANE3 ∼ ANE0) で設定されたチャネルで A/D 変換を終了しま
す。
開始チャネル = 終了チャネルの場合 :
A/D 変換開始 (= 終了 ) チャネル選択ビット (ANS3 ∼
ANS0=ANE3 ∼ ANE0) で設定された 1 チャネルのみ A/D 変換を
行います。
連続変換モード , 停止変換モードの場合 :
A/D 変換終了チャネル選択ビット (ANE3 ∼ ANE0) に設定された
チャネルで A/D 変換が終了すると , A/D 変換開始チャネル選択
ビット (ANS3 ∼ ANS0) で設定されたチャネルに戻ります。
bit3
∼
bit0
460
ANE3 ∼ ANE0:
A/D 変換終了
チャネル選択ビット
<注意事項>
• 開始チャネル>終了チャネルとなるような設定は行わないでく
ださい。
• A/D 変換中は , A/D 変換終了チャネルビット (ANE3 ∼ ANE0) の
設定は行わないでください。
• A/D 変換開始チャネル選択ビット (ANS3, ANS2, ANS1, ANS0) を
設定した後に , サンプリング時間選択ビット (ST2, ST1, ST0), コ
ンペア時間選択ビット (CT2, CT1, CT0) および A/D 変換終了チャ
ネル選択ビット (ANE3, ANE2, ANE1, ANE0) をリードモディ
ファイライト系命令で設定しないでください。ANS3, ANS2,
ANS1, ANS0 ビットは A/D 変換動作が開始するまでは前回の変
換チャネルが読み出されるため , ANS3, ANS2, ANS1, ANS0 ビッ
ト設定後に ST2, ST1, ST0 ビット , CT2, CT1, CT0 ビットおよび
ANE3, ANE2, ANE1, ANE0 ビットをリードモディファイ系命令
で設定した場合 , ANS3, ANS2, ANS1, ANS0 ビットの値が書き換
わる可能性があります。
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第 18 章 8/10 ビット A/D コンバータ
18.3
MB90820B シリーズ
■ サンプリング時間の設定 (ST2 ∼ ST0 ビット )
表 18.3-6 ST2 ∼ ST0 ビットとサンプリング時間の関係
ST2
ST1
ST0
サンプリング時間設定
0
0
0
4 マシンサイクル
φ= 8MHz : 0.5µs
0
0
1
6 マシンサイクル
φ= 8MHz : 0.75µs
0
1
0
8 マシンサイクル
φ= 16MHz : 0.5µs
0
1
1
12 マシンサイクル
φ= 24MHz : 0.5µs
1
0
0
24 マシンサイクル
φ= 8MHz : 3µs
1
0
1
36 マシンサイクル
φ= 16MHz : 2.25µs
1
1
0
48 マシンサイクル
φ= 16MHz : 3.0µs
1
1
1
128 マシンサイクル
φ= 24MHz : 5.3µs
設定例 (φ: 内部動作周波数 )
サンプリング時間は , アナログ入力に接続される駆動インピーダンス Rext に応じて設
定する必要があります。下記の条件を満たさない場合は変換精度が保証されません。
• Rext ≦ 1.5kΩ の場合 :
・4.5V ≦ AVCC < 5.5V : サンプリング時間を 0.5 µs 以上に設定してください。
・4.0V ≦ AVCC < 4.5V : サンプリング時間を 1.2 µs 以上に設定してください。
• Rext > 1.5kΩ の場合 : サンプリング時間を下式の Tsamp 以上に設定してください。
フラッシュメモリ品
・4.5V
≦ AVCC < 5.5V : Tsamp = (2kΩ+Rext) × 16pF × 7
・4.0V
≦ AVCC < 4.5V : Tsamp = (8.2kΩ+Rext) × 16pF × 7
マスク ROM 品
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・4.5V
≦ AVCC < 5.5V : Tsamp = (2kΩ+Rext) × 14.4pF × 7
・4.0V
≦ AVCC < 4.5V : Tsamp = (8.2kΩ+Rext) × 14.4pF × 7
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461
第 18 章 8/10 ビット A/D コンバータ
18.3
MB90820B シリーズ
■ コンペア時間の設定 (CT2 ∼ CT0 ビット )
表 18.3-7 CT2 ∼ CT0 ビットとコンペア時間の関係
CT2
CT1
CT0
コンペア時間設定
設定例 (φ: 内部動作周波数 )
0
0
0
22 マシンサイクル
φ= 20MHz : 1.1µs
0
0
1
33 マシンサイクル
φ= 24MHz : 1.4µs
0
1
0
44 マシンサイクル
φ= 24MHz : 1.8µs
0
1
1
66 マシンサイクル
φ= 24MHz : 2.75µs
1
0
0
88 マシンサイクル
φ= 8MHz : 11.0µs
1
0
1
132 マシンサイクル
φ= 16MHz : 8.25µs
1
1
0
176 マシンサイクル
φ= 20MHz : 8.8µs
1
1
1
264 マシンサイクル
φ= 24MHz : 11.0µs
コンペア時間は , アナログ電源電圧 AVCC に応じて設定する必要があります。下記の条
件を満たさない場合は変換精度が保証されません。
• 4.5V ≦ AVCC < 5.5 V : コンペア時間を 1.00µs 以上に設定してください。
• 4.0V ≦ AVCC < 4.5 V : コンペア時間を 2.00µs 以上に設定してください。
462
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第 18 章 8/10 ビット A/D コンバータ
18.3
MB90820B シリーズ
アナログ入力許可レジスタ (ADER0/ADER1)
18.3.5
8/10 ビット A/D コンバータで使用するアナログ入力端子を許可または禁止します。
■ アナログ入力許可レジスタ (ADER0/ADER1)
図 18.3-6 アナログ入力許可レジスタ (ADER0/ADER1)
bit
ADER1
7
6
5
4
3
2
1
0
ADE15 ADE14 ADE13 ADE12 ADE11 ADE10 ADE9 ADE8
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
11111111B
R/W
bit7~bit0
ADE15~ADE8
0
1
bit
ADER0
7
R/W
R/W
5
6
4
3
2
1
0
ADE7 ADE6 ADE5 ADE4 ADE3 ADE2 ADE1 ADE0
R/W
R/W
:リード/ライト可能
:初期値
R/W
R/W
R/W
R/W
アナログ入力許可ビット7~0(AN15~AN8)
アナログ入力を禁止する
アナログ入力を許可する
初期値
11111111B
R/W
bit7~bit0
ADE7~ADE0
0
アナログ入力を禁止する
1
アナログ入力を許可する
アナログ入力許可ビット7~0(AN7~AN0)
表 18.3-8 ポート 5 アナログ入力許可レジスタ (ADER1) の機能
ビット名
bit7
∼
bit0
ADE15 ∼ ADE8:
アナログ入力許可
ビット 7 ∼ 0
機能
ポート 5 上に配置された A/D 変換アナログ入力端子 AN15 ∼ AN8
のアナログ入力を許可または禁止します。
"0" に設定した場合 : アナログ入力を禁止します。
"1" に設定した場合 : アナログ入力を許可します。
表 18.3-9 ポート 6 アナログ入力許可レジスタ (ADER0) の機能
ビット名
bit7
∼
bit0
ADE7 ∼ ADE0:
アナログ入力許可
ビット 7 ∼ 0
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機能
ポート 6 上に配置された A/D 変換アナログ入力端子 AN7 ∼ AN0
のアナログ入力を許可または禁止します。
"0" に設定した場合 : アナログ入力を禁止します。
"1" に設定した場合 : アナログ入力を許可します。
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463
第 18 章 8/10 ビット A/D コンバータ
18.3
MB90820B シリーズ
< 注意事項 >
• アナログ入力端子として使用する場合は , 使用する端子に対応するアナログ入力許可
レジスタ (ADER0/ADER1) のビットに "1" を書き込んで , アナログ入力に設定してくだ
さい。
• アナログ信号入力時にアナログ入力端子を ADEx=0 に設定することは禁止します。常
に ADEx=1 に設定してください。
• 各アナログ入力端子は,汎用入出力ポートおよび周辺機能の入出力と兼用になっていま
す。ADEx=1 に設定された端子は , ポート方向レジスタ (DDR6/DDR7) および , 各周辺
機能の入出力設定にかかわらず強制的にアナログ入力端子になり,それ以外の使用はで
きなくなります。
464
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18.4
第 18 章 8/10 ビット A/D コンバータ
18.4
8/10 ビット A/D コンバータの割込み
8/10 ビット A/D コンバータでは , A/D 変換が終了して変換結果が A/D データレジス
タ (ADCR) に格納されると , 割込み要求が発生します。拡張インテリジェント I/O
サービス (EI2OS) が利用できます。
■ A/D コンバータの割込み
アナログ入力電圧の A/D 変換が終了して , A/D 変換結果が A/D データレジスタ (ADCR)
に格納されると , A/D 制御ステータスレジスタの割込み要求フラグビット (ADCS: INT)
に "1" がセットされます。割込み要求の出力が許可されている場合に (ADCS: INTE=1),
割込み要求フラグビットがセットされると (ADCS: INT=1), 割込み要求が発生します。
■ 8/10 ビット A/D コンバータの割込みと EI2OS
<参照>
割込み番号 , 割込み制御レジスタ , 割込みベクタアドレスについては , 「第 7 章 割込み」
を参照してください。
■ 8/10 ビット A/D コンバータの EI2OS
8/10 ビット A/D コンバータでは , EI2OS を使用して , A/D 変換結果を A/D データレジ
スタ (ADCR) からメモリに転送することができます。EI2OS 機能の使用方法につきま
しては「18.5.4 EI2OS 機能を使用した変換動作」, および , 「18.5.5 A/D 変換データ保
護機能」を参照してください。
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465
第 18 章 8/10 ビット A/D コンバータ
18.5
18.5
MB90820B シリーズ
8/10 ビット A/D コンバータの動作説明
8/10 ビット A/D コンバータの A/D 変換動作には , 次の変換モードがあります。A/D
制御ステータスレジスタの A/D 変換モード選択ビット (ADCS: MD1, MD0) の設定に
よって , 各モードを設定します。
• 単発変換モード
• 連続変換モード
• 停止変換モード
■ 単発変換モード (ADCS: MD1, MD0=00B または 01B)
• 起動トリガを入力すると , 開始チャネル (ADSR: ANS3 ∼ ANS0) から終了チャネル
(ADSR: ANE3 ∼ ANE0) までのアナログ入力を連続して A/D 変換していきます。
• 終了チャネルの A/D 変換が終了すると , A/D 変換動作を停止します。
< 注意事項 >
• 単発変換モード 1 (ADCS:MD1, MD0=00B) では A/D 変換中または一時停止状態 * のと
きに起動トリガが入力されると , 8/10 ビット A/D コンバータが再起動する場合があり
ますので , A/D 変換中または一時停止状態のときは起動トリガを入力しないでくださ
い。
単発変換モード 2 (ADCS:MD1, MD0=01B) では A/D 変換中または一時停止状態 * のと
きに起動トリガが入力されても , 8/10 ビット A/D コンバータが再起動することはあり
ません。
• 単発変換モード 1, 単発変換モード 2 いずれの場合も再起動する場合は「18.5.1 単発変
換モード」に示す手順で再起動を行ってください。
* : 一時停止状態は A/D 変換保護機能が動作して変換が一時停止している状態です。詳細
は「18.5.5 A/D 変換データ保護機能」を参照してください。
■ 連続変換モード (ADCS: MD1, MD0=10B)
• 起動トリガを入力すると , 開始チャネル (ADSR: ANS3 ∼ ANS0) から終了チャネル
(ADSR: ANE3 ∼ ANE0) までのアナログ入力を連続して A/D 変換していきます。
• 終了チャネルの A/D 変換が終了すると , 開始チャネルのアナログ入力に戻って A/D
変換を継続して行います。
■ 停止変換モード (ADCS: MD1, MD0=11B)
• 起動トリガを入力すると , 開始チャネル (ADSR: ANS3 ∼ ANS0) の A/D 変換が開始
されます。1 チャネルの A/D 変換が終了すると , A/D 変換動作は停止します。この
状態を " 停止状態 " といいます。A/D 変換動作が停止している間に起動トリガを入
力すると , 次のチャネルの A/D 変換が行われます。
• 終了チャネルの A/D 変換が終了すると , A/D 変換動作は停止します。A/D 変換動作
が停止している間に起動トリガを入力すると , 開始チャネルのアナログ入力に戻っ
て A/D 変換を継続します。
466
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第 18 章 8/10 ビット A/D コンバータ
18.5
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単発変換モード
18.5.1
単発変換モードでは , 開始チャネルから終了チャネルまで順次 A/D 変換を行います。
終了チャネルの A/D 変換が終了すると , A/D 変換動作を停止します。
■ 単発変換モードの設定
8/10 ビット A/D コンバータを単発変換モードで動作させるには , 図 18.5-1 の設定が必
要です。
図 18.5-1 単発変換モードの設定
bit15 14 13 12 11 10
ADCS
ADSR
-
-
◎
○
0
4
3
◎
◎
◎
◎
0
- -
◎
2
1 bit0
- - 予約
◎
0
D9~D0(変換結果を保持)
ST2 ST1 ST0 CT2 CT1 CT0 予約 ANS3 ANS2 ANS1 ANS0 予約 ANE3 ANE2 ANE1 ANE0
◎
◎
◎
◎
0
◎
◎
◎
◎
0
◎
◎
◎
◎
ADE15ADE14ADE13ADE12ADE11ADE10 ADE9 ADE8
○
ADER0
◎
- - -
◎ ◎
ADER1
5
BUSY INT INTE PAUS STS1 STS0 STRT - MD1 MD0 S10 - -
◎ ◎
ADCR
9 bit8 bit7 6
○
○
○
○
○
○
○
ADE7 ADE6 ADE5 ADE4 ADE3 ADE2 ADE1 ADE0
○ ○ ○ ○ ○ ○ ○ ○
:未定義
:使用ビット
:アナログ入力端子として使用する端子に対応するビットに"1"を設定
:"0"を設定
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467
第 18 章 8/10 ビット A/D コンバータ
18.5
MB90820B シリーズ
■ 単発変換モードの動作と使用方法
• 起動トリガを入力すると , A/D 変換開始チャネル選択ビット (ANS3 ∼ ANS0) で設定
されたチャネルから A/D 変換を開始し , A/D 変換終了チャネル選択ビット
(ANE3 ∼ ANE0) で設定されたチャネルまで連続して A/D 変換を行います。
• A/D 変換終了チャネル選択ビット (ANE3 ∼ ANE0) で設定されたチャネルの A/D 変
換が終了すると , A/D 変換動作を停止します。
•
A/D 変換動作を強制終了するには , A/D 制御ステータスレジスタの A/D 変換動作中
フラグビット (ADCS:BUSY) に "0" を書き込みます。
[ 開始チャネルと終了チャネルが同じ場合 ]
• 開始チャネルと終了チャネルを同じチャネル番号に設定した場合は (ADSR:
ANS3 ∼ ANS0=ADSR: ANE3 ∼ ANE0), 開始チャネル (= 終了チャネル ) として設定
した 1 チャネルだけを 1 回だけ A/D 変換して終了します。
[ 単発変換モードでの変換順序 ]
単発変換モードでの変換順序の例を表 18.5-1 に示します。
表 18.5-1 単発変換モードでの変換順序
開始チャネル
終了チャネル
単発変換モードでの変換順序
AN0 端子
(ADSR: ANS=0000B)
AN3 端子
(ADSR: ANE=0011B)
AN0 → AN1 → AN2 → AN3 →終了
AN3 端子
(ADSR: ANS=0011B)
AN3 端子
(ADSR: ANE=0011B)
AN3 →終了
[ 再起動について ]
A/D 変換実行中および , 一時停止状態中に A/D 変換を再起動する場合は , 変換をいった
ん強制終了させてから再度起動させます。以下の手順で実施してください。
1) A/D 変換動作中フラグビット (ADCS:BUSY) をクリア
2) 割込み要求フラグビット (ADCS:INT) をクリア
3)A/D 変換ソフトウェア起動ビット (ADCS:STRT) をセット
468
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第 18 章 8/10 ビット A/D コンバータ
18.5
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連続変換モード
18.5.2
連続変換モードでは , 開始チャネルから終了チャネルまで順次 A/D 変換を行います。
終了チャネルの A/D 変換が終了すると , 開始チャネルに戻って A/D 変換動作を継続
します。
■ 連続変換モードの設定
8/10 ビット A/D コンバータを連続変換モードで動作させるには , 図 18.5-2 の設定が必
要です。
図 18.5-2 連続変換モードの設定
bit15 14 13 12 11 10
ADCS
ADSR
-
-
◎
○
1
0
4
3
◎
◎
◎
◎
1
- -
0
2
1 bit0
- - 予約
◎
0
D9~D0(変換結果を保持)
ST2 ST1 ST0 CT2 CT1 CT0 予約 ANS3 ANS2 ANS1 ANS0 予約 ANE3 ANE2 ANE1 ANE0
◎
◎
◎
◎
0
◎
◎
◎
◎
0
◎
◎
◎
◎
ADE15ADE14ADE13ADE12ADE11ADE10 ADE9 ADE8
○
ADER0
◎
- - -
◎ ◎
ADER1
5
BUSY INT INTE PAUS STS1 STS0 STRT - MD1 MD0 S10 - -
◎ ◎
ADCR
9 bit8 bit7 6
○
○
○
○
○
○
○
ADE7 ADE6 ADE5 ADE4 ADE3 ADE2 ADE1 ADE0
○ ○ ○ ○ ○ ○ ○ ○
:未定義
:使用ビット
:アナログ入力端子として使用する端子に対応するビットに"1"を設定
:"1"を設定
:"0"を設定
■ 連続変換モードの動作と使用方法
• 起動トリガを入力すると , A/D 変換開始チャネル選択ビット (ANS3 ∼ ANS0) で設定
されたチャネルから A/D 変換を開始し , A/D 変換終了チャネル選択ビット
(ANE3 ∼ ANE0) で設定されたチャネルまで連続して A/D 変換を行います。
• A/D 変換終了チャネル選択ビット (ANE3 ∼ ANE0) で設定されたチャネルの A/D 変
換が終了すると , A/D 変換開始チャネル選択ビット (ANS3 ∼ ANS0) で設定された
チャネルに戻って A/D 変換を継続します。
•
A/D 変換動作を強制終了するには , A/D 制御ステータスレジスタの A/D 変換動作中
フラグビット (ADCS:BUSY) に "0" を書き込みます。
[ 開始チャネルと終了チャネルが同じ場合 ]
• 開始チャネルと終了チャネルを同じチャネルに設定した場合は (ADSR: ANS3 ∼
ANS0=ADSR: ANE3∼ ANE0), 開始チャネル (=終了チャネル) として設定した1チャ
ネルの A/D 変換を繰り返して行います。
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469
第 18 章 8/10 ビット A/D コンバータ
18.5
MB90820B シリーズ
[ 連続変換モードでの変換順序 ]
連続変換モードでの変換順序の例を表 18.5-2 に示します。
表 18.5-2 連続変換モードでの変換順序
開始チャネル
終了チャネル
連続変換モードでの変換順序
AN0 端子
(ADSR: ANS=0000B)
AN3 端子
(ADSR: ANE=0011B)
AN0 → AN1 → AN2 → AN3 → AN0
→繰返し
AN3 端子
(ADSR: ANS=0011B)
AN3 端子
(ADSR: ANE=0011B)
AN3 → AN3 →繰返し
[ 再起動について ]
A/D 変換実行中および , 一時停止状態中に A/D 変換を再起動する場合は , 変換をいった
ん強制終了させてから再度起動させます。以下の手順で実施してください。
1) A/D 変換動作中フラグビット (ADCS:BUSY) をクリア
2) 割込み要求フラグビット (ADCS:INT) をクリア
3)A/D 変換ソフトウェア起動ビット (ADCS:STRT) をセット
470
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第 18 章 8/10 ビット A/D コンバータ
18.5
MB90820B シリーズ
停止変換モード
18.5.3
停止変換モードでは , 1 チャネルごとに停止と起動を繰り返しながら A/D 変換を行
います。終了チャネルの A/D 変換が終了して A/D 変換動作が停止した後 , 起動トリ
ガを入力すると開始チャネルに戻って A/D 変換を継続します。
■ 停止変換モードの設定
8/10 ビット A/D コンバータを停止変換モードで動作させるには , 図 18.5-3 の設定が必
要です。
図 18.5-3 停止変換モードの設定
bit15 14 13 12 11 10
ADCS
ADSR
-
-
◎
○
1
0
4
3
◎
◎
◎
◎
1
- -
1
2
1 bit0
- - 予約
◎
0
D9~D0(変換結果を保持)
ST2 ST1 ST0 CT2 CT1 CT0 予約 ANS3 ANS2 ANS1 ANS0 予約 ANE3 ANE2 ANE1 ANE0
◎
◎
◎
◎
0
◎
◎
◎
◎
0
◎
◎
◎
◎
ADE15ADE14ADE13ADE12ADE11ADE10 ADE9 ADE8
○
ADER0
◎
- - -
◎ ◎
ADER1
5
BUSY INT INTE PAUS STS1 STS0 STRT - MD1 MD0 S10 - -
◎ ◎
ADCR
9 bit8 bit7 6
○
○
○
○
○
○
○
ADE7 ADE6 ADE5 ADE4 ADE3 ADE2 ADE1 ADE0
○ ○ ○ ○ ○ ○ ○ ○
:未定義
:使用ビット
:アナログ入力端子として使用する端子に対応するビットに"1"を設定
:"1"を設定
:"0"を設定
■ 停止変換モードの動作と使用方法
• 起動トリガを入力すると , A/D 変換開始チャネル選択ビット (ANS3 ∼ ANS0) で設定
されたチャネルから A/D 変換を開始します。1 チャネルの A/D 変換が終了すると A/D
変換動作は停止します。A/D 変換動作が停止している間に起動トリガを入力すると ,
次のチャネルの A/D 変換を行います。
• A/D 変換終了チャネル選択ビット (ANE3 ∼ ANE0) で設定されたチャネルの A/D 変
換が終了すると , A/D 変換動作は停止します。A/D 変換動作が停止している間に起
動トリガを入力すると , A/D 変換開始チャネル選択ビット (ANS3 ∼ ANS0) で設定さ
れたチャネルに戻って A/D 変換を継続します。
• A/D 変換動作を強制終了するには , A/D 制御ステータスレジスタの A/D 変換動作中
フラグビット (ADCS:BUSY) に "0" を書き込みます。
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471
第 18 章 8/10 ビット A/D コンバータ
18.5
MB90820B シリーズ
[ 開始チャネルと終了チャネルが同じ場合 ]
開 始 チ ャ ネ ル と 終 了 チ ャ ネ ル を 同 じ チ ャ ネ ル に 設 定 し た 場 合 は (ADSR:ANS3 ∼
ANS0=ADSR: ANE3 ∼ ANE0), 開始チャネル (= 終了チャネル ) として設定した 1 チャ
ネルの A/D 変換と停止を繰り返します。
[ 停止変換モードでの変換順序 ]
停止変換モードでの変換順序の例を表 18.5-3 に示します。
表 18.5-3 停止変換モードでの変換順序
開始チャネル
終了チャネル
単発変換モードでの変換順序
AN0 端子
(ADSR: ANS=0000B)
AN3 端子
(ADSR: ANE=0011B)
AN0 →停止・起動→ AN1 →停止・起動→
AN2 →停止・起動→ AN3 →停止・起動→
AN0 →繰返し
AN3 端子
(ADSR: ANS=0011B)
AN3 端子
(ADSR: ANE=0011B)
AN3 →停止・起動→ AN3 →停止・起動→
繰返し
[ 再起動について ]
A/D 変換実行中および , 一時停止状態中に A/D 変換を再起動する場合は , 変換をいった
ん強制終了させてから再度起動させます。以下の手順で実施してください。
1) A/D 変換動作中フラグビット (ADCS:BUSY) をクリア
2) 割込み要求フラグビット (ADCS:INT) をクリア
3)A/D 変換ソフトウェア起動ビット (ADCS:STRT) をセット
472
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第 18 章 8/10 ビット A/D コンバータ
18.5
MB90820B シリーズ
18.5.4
EI2OS 機能を使用した変換動作
8/10 ビット A/D コンバータでは , EI2OS 機能を使用して , A/D 変換結果をメモリに
転送することができます。
■ EI2OS 機能を使用した変換動作
EI2OS 機能を使用した場合の変換動作のフローを図 18.5-4 に示します。
図 18.5-4 EI2OS 機能を使用した場合の変換動作のフロー
A/Dコンバータ起動
サンプル&ホールド
A/D変換開始
A/D変換終了
割込み発生
EI2OS起動
変換結果転送
指定回数終了か*
NO
割込みクリア
YES
割込処理
*:EI2OSの設定で決定されます。
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473
第 18 章 8/10 ビット A/D コンバータ
18.5
18.5.5
MB90820B シリーズ
A/D 変換データ保護機能
割込み要求の出力を許可した状態で A/D 変換を実行すると , データ保護機能が働き
ます。
■ 8/10 ビット A/D コンバータの A/D 変換データ保護機能の説明
A/D 変換データ保護機能は A/D 変換データの取りこぼしを防ぐ機能です。
8/10 ビット A/D コンバータには , 変換データ格納用の A/D データレジスタ (ADCR1/
ADCR0)1 個と現在 A/D 変換中のデータを格納する逐次比較回路 1 個があります。
A/D 変換実行中 , 8/10 ビット A/D コンバータは変換データを 1 ビットずつ逐次比較回
路に格納し , A/D 変換が完了すると A/D 変換結果を A/D データレジスタに格納します。
A/D 変換データ保護機能を使用する場合 , 使用しない場合によって , 8/10 ビット A/D コ
ンバータの動作は下記のようになります。
• 割込み要求許可ビット (ADCS:INTE) = 0 に設定すると , データ保護機能は無効にな
ります。この場合 , A/D 変換が連続して行われると , 8/10 ビット A/D コンバータは
変換が終了するたびに A/D データレジスタに変換結果を格納します。( 常に最新の
変換データが格納されることになります。)
• 割込み要求許可ビット (ADCS:INTE) = 1 に設定すると , データ保護機能が有効にな
ります。この状態で A/D 変換が連続して行われると , はじめの変換が終了したとき
に割込み要求フラグビット : ADCS:INT = 1 になります。さらに , 次の A/D 変換が行
われ , INT= 1 の状態で変換終了すると , 変換結果を逐次比較回路から A/D データレ
ジスタに転送する直前で 8/10 ビット A/D コンバータは " 一時停止状態 " となり ,
変換データの上書きを防ぎます。このとき , A/D 制御ステータスレジスタの一時停
止フラグビット (ADCS: PAUS) に "1" がセットされます。一時停止状態中に割込み
要求フラグビット (ADCS:INT) を "0" にクリアすると逐次比較回路に格納されてい
るデータは A/D データレジスタへ転送されます ( 図 18.5-5 を参照 )。
図 18.5-5 A/D 変換データ保護機能の動作
A/D①変換時間
サンプリング時間 コンペア時間
A/D②変換時間
サンプリング時間 コンペア時間
A/D変換データレジスタADCR
A/D変換割込み(INT bit)
A/D③変換時間
サンプリング時間
A/D②変換結果
A/D①変換結果
INTクリア
INT = 0 INT = 1
A/D変換データ保護機能(PAUS bit)
474
A/D変換データ
保護機能動作
PAUS = 0
PAUS = 1
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第 18 章 8/10 ビット A/D コンバータ
18.5
● CPU で A/D 変換結果を読み出す場合の A/D 変換データ保護機能
• アナログ入力が A/D 変換された後 , A/D 変換結果が A/D データレジスタ (ADCR) に
格納されると , A/D 制御ステータスレジスタの割込み要求フラグビット (ADCS:
INT) に "1" がセットされます。
• 次の回の A/D 変換が終了した時点で , 前回の A/D 変換終了時にセットされた 割込み
要求フラグビット (ADCS: INT) がセットされたままの場合 , 割込み要求が許可され
ていれば (ADCS: INTE=1), A/D 変換動作は新しいデータを A/D データレジスタに上
書きする直前でデータ保護のため一時停止状態となります。
• A/D 制御ステータスレジスタの割込み要求が許可されているため (ADCS: INTE=1),
INT ビットがセットされると割込み要求が発生します。INT ビットをクリアする
と , A/D 変換動作の一時停止状態が解除されます。
• 連続して A/D 変換を行っている場合 , 8/10 ビット A/D コンバータは次の A/D 変換動
作を開始します。このとき , 一時停止フラグビット (ADCS: PAUS) は自動的には "0"
にクリアされません。クリアするためには同ビットに "0" を書き込んでください。
< 注意事項 >
• 一時停止状態中に割込み要求の出力を禁止すると (ADCS:INTE=0), A/D 変換が開始され ,
A/D データレジスタのデータが書き換えられてしまう場合があります。
• 複数回の A/D 変換を連続実行する場合 , 割込み要求フラグビット (ADCS:INT) をクリア
する前に必ず A/D データレジスタに格納されたデータを読み出してください。A/D 変
換が一時停止の状態で A/D データレジスタに格納されたデータを読み出す前に割込み
要求フラグビット (ADCS:INT) をクリアすると最初に格納された変換データが次の変
換データによって上書きされ破壊されます。
● EI2OS で A/D 変換結果を転送する場合の A/D 変換データ保護機能
EI2OS 機能を利用して , A/D 変換後 , A/D 変換結果を A/D データレジスタからメモリに
転送している間に次の回の A/D 変換が終了した場合 , データ保護のため A/D 変換動作
は新しいデータを A/D データレジスタに上書きする直前で一時停止状態になります。
A/D 変換動作が停止すると , A/D 制御ステータスレジスタの一時停止フラグビット
(ADCS: PAUS) に "1" がセットされます。
EI2OS 機能による A/D 変換結果のメモリ転送が終了すると , A/D 変換の一時停止状態
が解除されます。連続して A/D 変換を行っている場合は , A/D 変換動作が再開されま
す。このとき , 一時停止フラグビット (ADCS: PAUS) は自動的には "0" にクリアされま
せん。クリアする場合は同ビットに "0" を書き込んでください。
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475
第 18 章 8/10 ビット A/D コンバータ
18.5
MB90820B シリーズ
< 注意事項 >
• EI2OS 機能によって A/D 変換結果がメモリ転送されている場合 , CPU から割込み要求
フラグビットをクリア (ADCS: INT=0) しないでください。転送中の A/D データレジス
タのデータが書き換えられてしまう場合があります。
• EI2OS 機能によって A/D 変換結果がメモリ転送されている場合 , 割込み要求の出力を
禁止しないでください。一時停止中に割込み要求の出力を禁止すると (ADCS:INTE=0),
A/D 変換が開始され , 転送中の A/D データレジスタのデータが書き換えられてしまう場
合があります。
• EI2OS 機能によって A/D 変換結果がメモリ転送されている場合に再起動をかけないで
ください。A/D変換一時停止中に再起動をかけると , 変換結果が壊れる場合があります。
● EI2OS を使用した場合の A/D 変換データ保護機能の処理フロー
EI2OS を使用した場合の A/D 変換データ保護機能の処理フローを図 18.5-6 に示します。
図 18.5-6 EI2OS を使用した場合の A/D 変換データ保護機能の処理フロー
EI2OS設定
A/D連続変換起動
1回目変換終了
A/Dデータレジスタに格納
EI2OS起動
2回目変換終了
EI2OS終了
NO
A/D一時停止
YES
A/Dデータレジスタに格納
3回目変換
EI2OS起動
続く
すべて変換終了
EI2OS終了
NO
A/D一時停止
YES
EI2OS起動
割込処理
A/D変換停止
(注意事項)A/Dコンバータ動作停止時のフローは省略
476
終了
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18.6
第 18 章 8/10 ビット A/D コンバータ
18.6
8/10 ビット A/D コンバータ使用上の注意
8/10 ビット A/D コンバータを使用する場合は , 次の点に注意してください。
■ 8/10 ビット A/D コンバータ使用上の注意
● アナログ入力端子について
• アナログ入力端子は , ポート 6, 7 の汎用入出力ポートと兼用になっています。アナ
ログ入力端子として使用する場合はアナログ入力許可レジスタ (ADER0/ADER1) の
設定によってアナログ入力端子に切り換えてください。
• アナログ入力端子として使用する場合は , 使用する端子に対応するアナログ入力許
可レジスタ (ADER0/ADER1) のビットに "1" を書き込んで, アナログ入力許可に設定
してください。
• 汎用入出力ポートに設定したままで中間レベルの信号が入力されると , ゲートに入
力リーク電流が流れます。アナログ入力端子として使用する場合は , 必ずアナログ
入力許可に設定して使用してください。
● 内部タイマまたは外部トリガで起動する場合の注意
8/10 ビット A/D コンバータを内部タイマ出力または外部トリガで起動するように
A/D 制御ステータスレジスタの A/D 起動トリガ選択ビット (ADCS: STS1, STS0) を設定
する場合は, タイマ出力および外部トリガのレベルをインアクティブ側 ( 外部トリガの
場合は "H" 側 ) に設定してください。起動トリガの入力値をアクティブ側に設定して
おくと, A/D制御ステータスレジスタのA/D起動トリガ選択ビット (ADCS: STS1, STS0)
の設定と同時に動作を開始するおそれがあります。
● 8/10 ビット A/D コンバータの電源・アナログ入力の投入順序
• 8/10 ビット A/D コンバータの電源 , アナログ入力 (AN0 ∼ AN15 端子 ) の印加は , 必
ずデジタル電源 (VCC) の投入後に行ってください。
• 電源切断時は , 8/10 ビット A/D コンバータの電源およびアナログ入力の遮断の後で
デジタル電源の遮断を行ってください。
• AVR は , AVCC を超えないように投入および切断を行ってください ( アナログ電源
とデジタル電源を同時に投入 , 遮断することは問題ありません ) 。
● 8/10 ビット A/D コンバータの電源電圧について
ラッチアップ防止のため , 8/10 ビット A/D コンバータの電源 (AVCC) は , デジタル電源
(VCC) の電圧を超えないように注意してください。
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477
第 18 章 8/10 ビット A/D コンバータ
18.6
478
MB90820B シリーズ
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第 19 章
D/A コンバータ
D/A コンバータの機能と動作について説明します。
19.1 D/A コンバータの概要
19.2 D/A コンバータのブロックダイヤグラム
19.3 D/A コンバータの構成
19.4 D/A コンバータレジスタ
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479
第 19 章 D/A コンバータ
19.1
19.1
MB90820B シリーズ
D/A コンバータの概要
D/A コンバータは , 8 ビットデジタル入力を , R-2R 方式によってアナログ出力に変
換をします。
D/A コンバータは 2 チャネルを内蔵しており , D/A 制御レジスタによって各チャネ
ルごと個々に出力を制御できます。
■ D/A コンバータの機能と動作
D/A コンバータは , 8 ビットデジタル入力からアナログ出力を発生させる回路です。D/A
制御レジスタ (DACR) の許可ビットに "1" を設定すると , 対応する D/A 出力チャネルが
許可されます。したがって , このビットに "0" を設定すると , チャネルは禁止されます。
D/A 出力が禁止された場合 , D/A コンバータチャネルの出力部に直列に挿入されたアナ
ログスイッチがオフになります。D/A コンバータでは , ビットは "0" にクリアされ , 直
流電流の流れる経路が遮断されます。また , 停止モードでも同様になります。
D/A コンバータの出力電圧の範囲は , 0V ∼ 255/256 × AVcc です。出力電圧の範囲を
変更するには , AVcc 電圧を外部で調節してください。
D/A コンバータの出力には , バッファアンプを内蔵していません。また , 出力部にアナ
ログスイッチ (= 100Ω) が直列に内蔵されていますので , 外部の出力負荷には , 十分な安
定時間を考慮してください。
D/A コンバータの出力電圧の理論値を , 表 19.1-1 に示します。
表 19.1-1 D/A コンバータの出力電圧の理論値
480
DA07 ∼ DA00, DA17 ∼ DA10 に書き込んだ値
出力電圧の理論値
00H
0/256 × AVcc(= 0V)
01H
1/256 × AVcc
02H
2/256 × AVcc
:
:
FDH
253/256 × AVcc
FEH
254/256 × AVcc
FFH
255/256 × AVcc
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第 19 章 D/A コンバータ
19.2
MB90820B シリーズ
19.2
D/A コンバータのブロックダイヤグラム
D/A コンバータのブロックダイヤグラムを示します。
■ D/A コンバータのブロックダイヤグラム
図 19.2-1 D/A コンバータのブロックダイヤグラム
F 2 MC-16LXバス
DA DA DA DA DA DA DA DA
17 16 15 14 13 12 11 10
DA DA DA DA DA DA DA DA
07 06 05 04 03 02 01 00
DVR
DVR
DA17
DA07
2R
2R
R
DA16
R
DA06
2R
2R
R
R
DA15
DA05
DA11
DA01
2R
2R
R
DA10
R
DA00
2R
2R
2R
DAE1
スタンバイ制御
DA 出力 ch.1
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2R
DAE0
スタンバイ制御
DA 出力 ch.0
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481
第 19 章 D/A コンバータ
19.3
19.3
MB90820B シリーズ
D/A コンバータの構成
D/A コンバータの端子 , ブロックダイヤグラムを示します。
■ D/A コンバータの端子
D/A コンバータで使用する端子は , 汎用入出力ポートと兼用端子になっています。
端子の機能 , 入出力形式および D/A コンバータで使用する場合の設定を表 19.3-1 に示
します。
表 19.3-1 D/A コンバータの端子
端子機能
入出力形式
ポート 7 入出力 /
アナログ /
D/A コンバータ端子
アナログ /CMOS
出力 /CMOS
ヒステリシス入力
端子名
P70/DA0/
AN8
P71/DA1/
AN9
プルアップ
設定
スタンバイ
D/A コンバータの
使用に必要な設定
DACR0 : DAE0 = 1
なし
あり
DACR1 : DAE1 = 1
■ 端子のブロックダイヤグラム
図 19.3-1 D/A コンバータの端子のブロックダイヤグラム
A/D コンバータチャネル選択ビット
A/D コンバータ入力
ポートデータレジスタ (PDR)
D/A コンバータ出力
PDR リード
出力ラッチ
内
部
デ
|
タ
バ
ス
PDR ライト
端子
ポート方向レジスタ(DDR)
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL = 1)
ADER
D/A コンバータ出力許可ビット
482
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第 19 章 D/A コンバータ
19.4
MB90820B シリーズ
19.4
D/A コンバータレジスタ
D/A コンバータには , 2 種類のレジスタがあります。
• D/A コンバータレジスタ (DAT0, DAT1)
• D/A 制御レジスタ (DACR0, DACR1)
■ D/A コンバータレジスタ
図 19.4-1 D/A コンバータレジスタ
D/A データレジスタ 1
bit15
DA17
R/W
bit14
DA16
R/W
bit13
DA15
R/W
bit12
DA14
R/W
bit11
DA13
R/W
bit10
DA12
R/W
bit9
DA11
R/W
bit8
DA10
R/W
初期値
XXXXXXXXB
D/A データレジスタ 0
bit7
DA07
R/W
bit6
DA06
R/W
bit5
DA05
R/W
bit4
DA04
R/W
bit3
DA03
R/W
bit2
DA02
R/W
bit1
DA01
R/W
bit0
DA00
R/W
初期値
XXXXXXXXB
bit15
bit14
bit13
bit12
bit11
bit10
bit9
−
−
−
−
−
−
−
−
−
−
−
−
−
−
bit8
DAE1
R/W
初期値
-------0B
bit7
bit6
bit5
bit4
bit3
bit2
bit1
−
−
−
−
−
−
−
−
−
−
−
−
−
−
bit0
DAE0
R/W
初期値
-------0B
D/A 制御レジスタ 1
D/A 制御レジスタ 0
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483
第 19 章 D/A コンバータ
19.4
19.4.1
MB90820B シリーズ
D/A コンバータレジスタ 1(DAT1)
D/A コンバータレジスタ 1(DAT1) は , アナログ出力に変換されるデジタル入力デー
タを ch.1 に設定するレジスタです。
■ D/A コンバータレジスタ 1(DAT1)
図 19.4-2 D/A コンバータレジスタ 1(DAT1)
D/A コンバータレジスタ 1
bit15
DA17
R/W
bit14
DA16
R/W
bit13
DA15
R/W
bit12
DA14
R/W
bit11
DA13
R/W
bit10
DA12
R/W
bit9
DA11
R/W
bit8
DA10
R/W
初期値
XXXXXXXXB
R/W: リード / ライト可能
X : 不定
484
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第 19 章 D/A コンバータ
19.4
MB90820B シリーズ
19.4.2
D/A コンバータレジスタ 0(DAT0)
D/A コンバータレジスタ 0(DAT0) は , ch.0 にアナログ出力に変換されるデジタル入
力データを設定するレジスタです。
■ D/A コンバータレジスタ 0(DAT0)
図 19.4-3 D/A コンバータレジスタ 0(DAT0)
D/A コンバータレジスタ 0
bit7
bit6
DA07 DA06
R/W
R/W
bit5
DA05
R/W
bit4
DA04
R/W
bit3
DA03
R/W
bit2
DA02
R/W
bit1
DA01
R/W
bit0
DA00
R/W
初期値
XXXXXXXXB
R/W: リード / ライト可能
X : 不定
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485
第 19 章 D/A コンバータ
19.4
MB90820B シリーズ
D/A 制御レジスタ 1(DACR1)
19.4.3
D/A 制御レジスタ 1 は , ch.1 に出力許可信号を保持します。
■ D/A 制御レジスタ 1(DACR1)
図 19.4-4 D/A 制御レジスタ 1(DACR1)
bit15
bit14
bit13
bit12
bit11
bit10
bit9
−
−
−
−
−
−
−
−
−
−
−
−
−
−
bit8
初期値
DAE1 XXXXXXX0B
R/W
bit 8
DAE1
ch.1 の D/A 出力許可ビット
0
禁止
1
許可
R/W : リード / ライト可能
-
: 未定義
X
: 不定
: 初期値
表 19.4-1 D/A 制御レジスタ 1(DACR1)
ビット名
bit15
∼
bit9
bit8
486
機能
未定義ビット
読み出した場合 : 値は不定です。
書き込んだ場合 : 影響しません。
DAE1:
ch.1 の D/A 出力許可ビット
D/A コンバータ出力を許可または禁止に設定します。DAE1 は
ch.1 に使用されます。
"1" に設定した場合 : D/A 出力が許可されます。
"0" に設定した場合 : D/A 出力が禁止されます。
リセットの場合 : "0" に初期化されます。
リードとライト可能です。
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第 19 章 D/A コンバータ
19.4
MB90820B シリーズ
D/A 制御レジスタ 0(DACR0)
19.4.4
D/A 制御レジスタ 0 は , ch.0 に出力許可信号を保持します。
■ D/A 制御レジスタ 0(DACR0)
図 19.4-5 D/A 制御レジスタ 0(DACR0)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
−
−
−
−
−
−
−
−
−
−
−
−
−
−
bit0
初期値
DAE0 XXXXXXX0B
R/W
bit 0
R/W : リード / ライト可能
-
: 未定義
X
: 不定
: 初期値
DAE0
ch.0 の D/A 出力許可ビット
0
禁止
1
許可
表 19.4-2 D/A 制御レジスタ 0(DACR0)
ビット名
bit7
∼
bit1
bit0
機能
未定義ビット
読み出した場合 : 値は不定です。
書き込んだ場合 : 影響しません。
DAE0:
ch.0 の D/A 出力許可ビット
D/A コンバータ出力を許可または禁止に設定します。DAE0 は
ch.0 に使用されます。
"1" に設定した場合 : D/A 出力が許可されます。
"0" に設定した場合 : D/A 出力が禁止されます。
リセットの場合 : "0" に初期化されます。
リードとライト可能です。
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487
第 19 章 D/A コンバータ
19.4
488
MB90820B シリーズ
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第 20 章
UART
UART の機能の動作について説明します。
20.1 UART の概要
20.2 UART のブロックダイヤグラム
20.3 UART の端子
20.4 UART のレジスタ
20.5 UART の割込み
20.6 UART のボーレート
20.7 UART の動作説明
20.8 UART 使用上の注意
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489
第 20 章 UART
20.1
20.1
MB90820B シリーズ
UART の概要
UART は , 外部と同期通信または非同期通信 ( 調歩同期 ) を行うための , 汎用シリア
ルデータ通信インタフェースです。
• クロック同期 , 双方向通信機能 ( ノーマルモード ) を備えています。
• マスタ / スレーブ型通信機能 ( マルチプロセッサモード ) を備えています ( マスタ
側のみ使用可能 )。
■ UART の機能 ( × 2)
● UART の機能
UART は , ほかの CPU および外部装置とシリアルデータの送受信を行うための汎用シ
リアルデータ通信インタフェースで , 表 20.1-1 の機能を備えています。
表 20.1-1 UART の機能
機能
データバッファ
全二重ダブルバッファ
•
•
クロック同期
クロック非同期 ( 調歩同期 )
•
•
•
専用ボーレートジェネレータ使用可能 , 8 種類の値を選択可。
外部クロック入力可能
内部クロック (16 ビットリロードタイマ 0, 1 から供給されるクロックに
ついては , UART0 には 16 ビットリロードタイマ 0 のクロックを供給 ,
UART1 には 16 ビットリロードタイマ 1 のクロックが供給されます。
データ長
•
•
7 ビット ( 非同期ノーマルモードのみ )
8 ビット
信号方式
NRZ(Non Return to Zero) 方式
転送モード
ボーレート
受信エラー検出
•
•
•
フレーミングエラー
オーバランエラー
パリティエラー ( マルチプロセッサモード時は検出不可 )
割込み要求
•
•
•
受信割込み ( 受信完了 , 受信エラー検出 )
送信割込み ( 送信完了 )
送受信とも拡張インテリジェント I/O サービス (EI2OS) に対応
マスタ / スレーブ型通信機能
( マルチプロセッサモード )
1( マスタ ) 対 n( スレーブ ) 間の通信が可能
( マスタとしてのみ使用できます。)
<注意事項>
クロック同期転送時にスタートビット / ストップビットは付加されず , データのみを転送
します。
490
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第 20 章 UART
20.1
MB90820B シリーズ
表 20.1-2 UART の動作モード
データ長
動作モード
パリティあり
0
ノーマルモード
1
マルチプロセッサ
モード
2
ノーマルモード
ストップ
ビット長
同期方式
パリティなし
7 ビットまたは 8 ビット
8+1*1
ビット
8 ビット
非同期
−
非同期
−
同期
1 ビットまたは
2 ビット *2
なし
− : 設定不可
*1 : "+1" は通信制御に使用するアドレス / データ選択ビット (AD ビット ) です。
*2 : 受信時のストップビットは 1 ビットのみを検出します。
■ UART 割込みおよび EI2OS
表 20.1-3 UART 割込みおよび EI2OS
割込み要因
割込み
番号
割込み制御レジスタ
レジスタ
アドレス
ベクタテーブルアドレス
下位
上位
バンク
EI2OS
UART1 受信
割込み
#37(25H)
ICR13
0000BDH
FFFF68H
FFFF69H
FFFF6AH
◎
UART1 送信
割込み
#38(26H)
ICR13
0000BDH
FFFF64H
FFFF65H
FFFF66H
Δ
UART0 受信
割込み
#39(27H)
ICR14
0000BEH
FFFF60H
FFFF61H
FFFF62H
◎
UART0 送信
割込み
#40(28H)
ICR14
0000BEH
FFFF5CH
FFFF5DH
FFFF5EH
Δ
◎ :EI2OS は UART 受信エラー検出 , EI2OS 停止要求もサポートされています。
Δ: EI2OS は , 割込みベクタを共用する ICR13, ICR14 あるいは割込み要因を使用しない場合 , 使用可能です。
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491
第 20 章 UART
20.2
MB90820B シリーズ
UART のブロックダイヤグラム
20.2
UART のブロックダイヤグラムを以下に示します。
■ UART のブロックダイヤグラム
図 20.2-1 UART のブロックダイヤグラム
通信
プリスケーラから
受信割込み
#39 (27H)*
<#37 (25H)*>
専用ボーレート
ジェネレータ
受信クロック
回路
受信制御回路
外部クロック
P45/SIN0
<P72/SIN1>
スタートビット
検出回路
送信スタート
回路
受信ビット
カウンタ
送信ビット
カウンタ
受信パリティ
カウンタ
受信パリティ
カウンタ
受信用シフトレジスタ
受信状態判断回路
送信制御回路
SIDR0/SIDR1
送信開始
制御バス
P43/SCK0
<P74/SCK1>
送信割込み
#40 (28H)*
<#38 (26H)*>
送信クロック
受信終了
16 ビットリロードタイマ
クロック
セレクタ
P44/SOT0
<P73/SOT1>
送信用シフトレジスタ
SODR0/SODR1
EI2OS 受信エラー
発生信号 (CPU へ )
F2MC-16LX バス
SMR0/SMR1
レジスタ
MD1
MD0
CS2
CS1
CS0
RST
SCKE
SOE
SCR0/SCR1
レジスタ
PEN
P
SBL
CL
AD
REC
RXE
TXE
SSR0/SSR1
レジスタ
*: 割込み番号
492
PE
ORE
FRE
RDRF
TDRE
BDS
RIE
TIE
制御信号
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MB90820B シリーズ
第 20 章 UART
20.2
● クロックセレクタ
専用ボーレートジェネレータ , 外部入力クロック , 内部タイマ出力のクロック (16 ビッ
トリロードタイマから供給されるクロック ) から選択できます。
● 受信制御回路
受信制御回路は , 受信ビットカウンタ , スタートビット検出回路 , 受信パリティカウン
タで構成されます。
受信ビットカウンタは受信データをカウントして , 1 フレームのデータ受信が終了した
場合に , 受信割込み要求を発生します。
スタートビット検出回路は , シリアル入力信号からスタートビットを検出し , 受信デー
タをシリアル入力データレジスタへ指定された転送速度に応じて 1 ビットずつシフト
しながらシリアル入力データレジスタ (SIDR0/SIDR1) へ書き込みます。受信パリティ
カウンタは , 受信データのパリティビットを検出します。
● 送信制御回路
送信制御回路は , 送信ビットカウンタ , 送信スタート回路 , 送信パリティカウンタで構
成されます。
送信ビットカウンタは送信データをカウントして , 1 フレームのデータ送信が終了した
場合に , 送信割込み要求を発生します。
送信スタート回路は , シリアル出力データレジスタ (SODR0/SODR1) への書込みにより
送信を開始します。送信パリティカウンタは , " パリティあり " の場合にパリティビッ
トを生成します。
● 受信用シフトレジスタ
SIN 端子から入力された受信データを , 1 ビットずつシフトしながら取り込み , 受信が
終了すると , シリアル入力データレジスタ (SIDR0/SIDR1) へ受信データを転送します。
● 送信用シフトレジスタ
シリアル出力データレジスタ (SODR0/SODR1) に書き込まれたデータを送信用シフト
レジスタ自身へ転送し , 1 ビットずつシフトしながら SOT 端子へ出力します。
● モード制御レジスタ (SMR0/SMR1)
このレジスタは , 以下の動作を行います。
・UART 動作モードの選択
・クロック入力ソースの選択
・専用ボーレートジェネレータのセットアップ
・専用ボーレートジェネレータを使用したときのクロック速度(クロック分周値)の選択
・シリアルデータ出力の端子出力許可または禁止を設定
・クロックの端子出力の許可または禁止を設定
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493
第 20 章 UART
20.2
MB90820B シリーズ
● 制御レジスタ (SCR0/SCR1)
• このレジスタは , 以下の動作を行います。
• パリティの有無の設定
• パリティの種類の選択
• ストップビット長の設定
• データ長の設定
• 動作モード 1 時におけるフレームデータ形式の選択
• エラーフラグのクリア
• 送信の許可または禁止の設定
• 受信の許可または禁止の設定
● シリアルステータスレジスタ (SSR0/SSR1)
送受信の状態やエラーの状態の確認 , 送受信割込み要求の許可 / 禁止を設定できます。
● シリアル入力データレジスタ (SIDR0/SIDR1)
受信データを保持するレジスタです。シリアル入力データは変換されてこのレジスタ
に格納されます。
● シリアル出力データレジスタ (SODR0/SODR1)
送信データを設定します。このレジスタに書き込まれたデータは , シリアル変換されて
出力されます。
494
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第 20 章 UART
20.3
MB90820B シリーズ
20.3
UART の端子
UART の端子およびブロックダイヤグラムを記載します。
■ UART の端子
UART で使用する端子は , 汎用入出力ポートと兼用端子です。
UART 機能を使用する場合の端子機能と必要な設定を , 表 20.3-1 に示します。
表 20.3-1 UART の端子
端子名
端子機能
入出力形式
プルアップ
スタンバイ
制御
UART の使用に必要な
設定
P45/SIN0
ポート 4 入出力 /
シリアルデータ入力
ポート方向レジスタで
入力ポートに設定
(DDR4: bit5 = 0)
P44/SOT0
ポート 4 入出力 /
シリアルデータ出力
出力許可に設定
(SMR0: SOE=1)
P43/SCK0
CMOS 出力およ
び CMOS ヒス
テリシス入力
なし
あり
ポート 4 入出力 /
シリアルクロック
入出力
シリアルクロック入力
時はポート方向レジス
タで入力ポートに設定
(DDR4: bit3 = 0)
シリアルクロック出力
時は出力許可に設定
(SMR0: SCKE=1)
P72/SIN1
ポート 7 入出力 /
シリアルデータ入力
ポート方向レジスタで
入力ポートに設定
(DDR7: bit10 = 0)
P73/SOT1
ポート 7 入出力 /
シリアルデータ出力
出力許可に設定
(SMR1: SOE=1)
P74/SCK1
CMOS 出力およ
び CMOS ヒス
テリシス入力
なし
あり
ポート 7 入出力 /
シリアルクロック
入出力
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シリアルクロック入力
時はポート方向レジス
タで入力ポートに設定
(DDR7: bit12 = 0)
シリアルクロック出力
時は出力許可に設定
(SMR1: SCKE=1)
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495
第 20 章 UART
20.3
MB90820B シリーズ
■ UART の端子のブロックダイヤグラム
図 20.3-1 UART シリアルデータ入力端子 (P45/SIN0) のブロックダイヤグラム
UART0 データ入力
UART0 データ入力
レベル選択ビット
ポートデータレジスタ (PDR)
内
部
デ
|
タ
バ
ス
PDR リード
出力ラッチ
PDR ライト
端子
ポートデータ方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL=1)
図 20.3-2 UART シリアルデータ入出力端子 (P43/SCK0) およびシリアルデータ出力端子 (P44/SOT0)
のブロックダイヤグラム
リソース出力
ポートデータレジスタ (PDR)
内
部
デ
|
タ
バ
ス
リソース入力
リソース出力許可
PDR リード
出力ラッチ
PDR ライト
端子
ポートデータ方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
496
スタンバイ制御 (SPL=1)
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第 20 章 UART
20.3
MB90820B シリーズ
図 20.3-3 UART シリアルデータ入力端子 (P72/SIN1) のブロックダイヤグラム
A/D コンバータチャネル 選択ビット
A/D コンバータ入力
UART1 データ入力
UART1 データ入力
レベル選択ビット
ポートデータレジスタ (PDR)
内
部
デ
|
タ
バ
ス
PDR リード
出力ラッチ
PDR ライト
端子
ポートデータ方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL=1)
ADER
図 20.3-4 UART シリアルデータ入出力端子 (P74/SCK1) およびシリアルデータ出力端子 (P73/SOT1)
のブロックダイヤグラム
A/D コンバータ入力
A/D コンバータチャネル選択ビット
リソース出力
リソース入力
ポートデータレジスタ (PDR)
内
部
デ
|
タ
バ
ス
リソース出力許可
PDR リード
出力ラッチ
PDR ライト
端子
ポートデータ方向レジスタ (DDR)
方向ラッチ
DDR ライト
DDR リード
スタンバイ制御 (SPL=1)
ADER
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497
第 20 章 UART
20.4
20.4
MB90820B シリーズ
UART のレジスタ
UART のレジスタを記載します。
■ UART のレジスタ
図 20.4-1 UART のレジスタ
シリアル制御レジスタ
bit15
SCR0/SCR1
bit14
bit13
bit12
bit11
bit10
bit9
PEN
P
SBL
CL
AD
REC
RXE
TXE
R/W
R/W
R/W
R/W
R/W
W
R/W
R/W
シリアルモードレジスタ
SMR0/SMR1
bit7
bit6
bit5
bit4
bit3
bit2
bit1
MD1
MD0
CS2
CS1
CS0
RST
SCKE
SOE
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
シリアルステータスレジスタ
bit15
SSR0/SSR1
bit14
bit13
bit12
bit11
bit10
bit9
bit8
初期値
00000100B
bit0
初期値
00000000B
bit8
初期値
00001000B
PE
ORE
FRE
R
R
R
RDRF TDRE
R
R
BDS
RIE
TIE
R/W
R/W
R/W
シリアル入力データレジスタ / シリアル出力データレジスタ
SIDR0, SODR0/
SIDR1, SODR1
bit7
bit6
bit4
bit3
bit2
bit1
D7
D6
D5
D4
D3
D2
D1
D0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
クロック分周制御レジスタ
bit15
CDCR0/CDCR1
498
bit5
bit14
bit13
bit12
bit11
bit10
bit9
MD
ILS
DIV2
DIV1
DIV0
R/W
R/W
R/W
R/W
R/W
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bit0
初期値
XXXXXXXXB
bit8
初期値
00XXX000B
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第 20 章 UART
20.4
MB90820B シリーズ
シリアル制御レジスタ (SCR0/SCR1)
20.4.1
シリアル制御レジスタ (SCR0/SCR1) は , パリティビットの設定 , ストップビット長
やデータ長の選択 , 動作モード 1 でのフレームデータ形式の選択 , 受信エラーフラグ
のクリア , 送受信動作の許可 / 禁止を設定できます。
■ シリアル制御レジスタ (SCR0/SCR1)
図 20.4-2 シリアル制御レジスタ (SCR0/SCR1)
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8
PEN
P
SBL CL
初期値
AD REC RXE TXE
R/W R/W R/W R/W R/W
W
00000100B
R/W R/W
bit 8
TXE
0
1
bit 9
RXE
0
1
送信動作許可ビット
送信禁止
送信許可
受信動作許可ビット
受信禁止
受信許可
bit 10
受信エラーフラグクリアビット
REC
PE,ORE,FREビットをクリア
0
1
影響なし
bit 11
アドレス/データ選択ビット
AD
データフレーム
0
1
アドレスフレーム
bit 12
CL
7ビット
0
1
8ビット
bit 13
SBL
1ビット長
0
1
2ビット長
データ長選択ビット
ストップビット長選択ビット
bit 14
P
0
1
R/W :リード/ライト可能
W :ライトオンリ
:初期値
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パリティ選択ビット
"パリティあり"のとき(PEN = 1)のみ有効
偶数パリティ
奇数パリティ
bit 15
PEN
パリティなし
0
1
パリティあり
パリティ付加許可ビット
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499
第 20 章 UART
20.4
MB90820B シリーズ
表 20.4-1 シリアル制御レジスタ (SCR0/SCR1) の機能
ビット名
機能
bit15
PEN:
パリティ付加許可ビット
パリティビットの付加 ( 送信時 ) と検出 ( 受信時 ) を行うか行わな
いかを設定します。
( 注意事項 )
動作モード 1, 2 ではパリティビットは付加できません。必ず
"0" に設定してください。
bit14
P:
パリティ選択ビット
パリティビットあり (PEN=1) に設定した場合に , 奇数パリティか偶
数パリティのいずれかを設定します。
bit13
SBL:
ストップビット長選択ビット
非同期転送モードの場合のストップビットまたは送信データのフ
レームエンドマークのビット長を設定します。
( 注意事項 )
受信時は , 常にストップビットの 1 ビット目のみを検出します。
bit12
CL:
データ長選択ビット
送受信データのデータ長を設定します。
( 注意事項 )
7 ビットを選択できるのは , 動作モード 0 だけです ( 非同期 )。
動作モード 1( マルチプロセッサモード ) と動作モード 2( 同期 )
は , 必ず 8 ビット長 (CL=1) に設定してください。
bit11
AD:
アドレス / データ選択ビット
マルチプロセッサモード ( 動作モード 1) で , 送受信するフレームの
データ形式を設定します。
"0" に設定した場合 : データフレームに設定。
"1" に設定した場合 : アドレスデータのフレームに設定。
REC:
受信エラーフラグクリア
ビット
シリアルステータスレジスタの受信エラーフラグ (SSR0/SSR1: FRE,
ORE, PE) を "0" にクリアします。
"0" に設定した場合 : FRE, ORE, PE フラグがクリアされます。
"1" に設定した場合 : 影響しません。
( 注意事項 )
受信割込みを許可に設定した場合 , FRE, ORE, PE フラグのいず
れかが "1" にセットされた場合のみ , この REC ビットを "0" に
設定してください。
RXE:
受信動作許可ビット
UART の受信動作を許可または禁止します。
"0" に設定した場合 : 受信動作が禁止されます。
"1" に設定した場合 : 受信動作が許可されます。
( 注意事項 )
受信中に受信動作を禁止に設定した場合は , そのフレームの受信
を完了し , 受信データをシリアル入力データレジスタ (SIDR0/
SIDR1) に格納した後に受信動作を停止します。
TXE:
送信動作許可ビット
UART の送信動作を許可または禁止します。
"0" に設定した場合 : 送信動作が禁止されます。
"1" に設定した場合 : 送信動作が許可されます。
( 注意事項 )
送信中に送信動作を禁止に設定した場合は , シリアル出力デー
タレジスタ (SODR0/SODR1) のデータの送信が完了した後に送
信動作が停止します。
bit10
bit9
bit8
500
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CM44-10147-2
第 20 章 UART
20.4
MB90820B シリーズ
シリアルモードレジスタ (SMR0/SMR1)
20.4.2
シリアルモードレジスタ (SMR0/SMR1) は , 動作モードの選択 , ボーレートクロック
の選択 , シリアルデータとクロックの端子への出力許可 / 禁止を設定できます。
■ シリアルモードレジスタ (SMR0/SMR1)
図 20.4-3 シリアルモードレジスタ (SMR0/SMR1)
bit8 bit7
bit15
(SCR)
bit6 bit5 bit4 bit3 bit2 bit1 bit0
MD1 MD0 CS2 CS1 CS0 RST SCKE SOE
初期値
00000000B
R/W R/W R/W R/W R/W R/W R/W R/W
bit 0
SOE
汎用入出力ポートとする
0
UARTのシリアルデータの出力とする
1
bit 1
SCKE
シリアルクロック入出力許可ビット
汎用入出力ポートまたはUARTのクロック入力端子とする
0
1
UARTのクロック出力端子とする
bit 2
RST
0
1
UARTリセットビット
影響なし
UARTをリセット
bit 5~bit 3
クロック入力ソース選択ビット
CS2~ CS0
"000B"~"100B"
"101B"
専用ボーレートジェネレータによるボーレート
設定禁止
"110B"
内部タイマ(16ビットリロードタイマ)
によるボーレート
"111B"
外部クロックによるボーレート bit 7, bit 6
動作モード選択ビット
MD1 MD0
0
0
0
動作モード
非同期モード(ノーマルモード)
0
1
1
非同期モード(マルチプロセッサモード)
1
0
2
同期モード(ノーマルモード)
1
1
ー
設定禁止
R/W :リード /ライト可能
:初期値
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501
第 20 章 UART
20.4
MB90820B シリーズ
表 20.4-2 シリアルモードレジスタ (SMR0/SMR1) の機能
ビット名
bit7,
bit6
bit5
∼
bit3
bit2
bit1
bit0
502
機能
MD1, MD0:
動作モード選択ビット
UART の動作モードを設定します。
( 注意事項 )
動作モード 1( マルチプロセッサモード ) では , マスタスレーブ型通
信のマスタとしてのみ使用できます。UART は , 受信時に 9 ビット
目のアドレス / データビットが受信できないためスレーブとしては
使用できません。
CS2 ∼ CS0:
クロック入力ソース選択
ビット
ボーレートクロックソースを選択します。専用ボーレートジェネレー
タを選択した場合には , 同時にボーレートも決定されます。
• 専用ボーレートジェネレータを選択する場合は , 6 ボーレートから
選択し , 同期 / 非同期転送モードを設定してください。内部および
外部タイマによって生成されたボーレートは , 全部で 8 ボーレート
が設定できます。
• クロック入力ソースは , 外部クロック (SCK0/SCK1 端子 ), 16 ビット
リロードタイマ 0, 専用ボーレートジェネレータから選択します。
( 注意事項 )
• 同期転送時に専用ボーレートジェネレータを使用する場合 , 以下の
設定は禁止です
1) CS2 ∼ CS0 = 000B
2) CS2 ∼ CS0 = 001B かつ , DIV2 ∼ DIV0 = 000B
RST:
UART リセットビット
UART および CDCR0/CDCR1, SSR0/SSR1, SCR0/SCR1 レジスタにリ
セットをかけます。
"0" に設定した場合 : 影響しません。
"1" に設定した場合 : UART および CDCR0/CDCR1, SSR0/SSR1, SCR0/
SCR1 レジスタにリセットをかけます。リセット
動作後自動的にクリアされます。
リードした場合 : 値は常に "0" です。
( 注意事項 )
"1" を書き込んだ後で UART および CDCR0/CDCR1. SSR0/SSR1,
SCR0/SCR1 レジスタの設定を再度初期化する必要があります。
SCKE:
シリアルクロック入出力
許可ビット
SCK0/SCK1 端子のシリアルクロック入出力を制御します。
"0" に設定した場合 : P43/SCK0 および P74/SCK1 端子は , 汎用入出力
ポート (P43, P74) またはシリアルクロック入力端
子に設定されます。
"1" に設定した場合 : シリアルクロック出力端子に設定されます。
( 注意事項 )
1) P43/SCK0 および P74/SCK1 端子をシリアルクロック入力端子と
して使用する場合は (SCKE=0), P43 および P74 端子を入力ポート
に設定してください。また , クロック選択ビットを外部クロック
の設定にしてください (SMR0/SMR1: CS2 ∼ CS0=111B)
2) シリアルクロック出力端子として使用する場合は (SCKE=1), ク
ロック選択ビットを外部タイマ以外に設定してください。
(SMR0/SMR1: CS2 ∼ CS0=111B 以外 )
( 参考 )
SCK0/SCK1 端子をシリアルクロック出力端子 (SCKE=1) に設定し
た場合は , 汎用入出力ポートの設定にかかわらずシリアルクロック
出力端子として機能します。
SOE:
シリアルデータ出力許可
ビット
シリアルデータ出力を許可または禁止します。
"0" に設定した場合 : P44/SOT0 および P73/SOT1 端子を汎用入出力
ポート (P44, P73) に設定されます。
"1" に設定した場合 : P44/SOT0 および P73/SOT1 端子をシリアルデー
タ出力端子 (SOT0/SOT1) に設定されます。
( 参考 )
シリアルデータ出力端子に設定した場合は (SOE=1), 汎用入出力ポート
(P44, P73) の設定にかかわらず SOT0/SOT1 端子として機能します。
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第 20 章 UART
20.4
MB90820B シリーズ
シリアルステータスレジスタ (SSR0/SSR1)
20.4.3
シリアルステータスレジスタ (SSR0/SSR1) は , 送受信の状態やエラーの状態の確認 ,
割込みの許可 / 禁止を設定できます。
■ シリアルステータスレジスタ (SSR0/SSR1)
図 20.4-4 シリアルステータスレジスタ (SSR0/SSR1)
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 bit7
PE ORE FRE RDRF TDRE BDS RIE TIE
R
R
R
R
R
R/W R/W R/W
bit0
(SIDR/SODR)
bit 8
TIE
0
1
初期値
0 0 0 0 1 0 00B
送信割込み許可ビット
送信割込み要求の出力を禁止
送信割込み要求の出力を許可
bit 9
RIE
0
受信割込み要求の出力を禁止
1
受信割込み要求の出力を許可
受信割込み許可ビット
bit 10
転送方向選択ビット
BDS
0
LSBファースト(最下位ビットから転送)
1
MSBファースト(最上位ビットから転送)
bit 11
TDRE
0
1
送信データエンプティフラグビット
送信データあり(送信データの書込み禁止)
送信データなし(送信データの書込み許可)
bit 12
受信データフルフラグビット
RDRF
受信データなし
0
受信データあり
1
bit 13
フレーミングエラーフラグビット
FRE
フレーミングエラーなし
0
フレーミングエラーあり
1
bit 14
オーバランエラーフラグビット
ORE
オーバランエラーなし
0
1
オーバランエラーあり
-
:未定義
bit 15
パリティエラーフラグビット
PE
パリティエラーなし
0
1
パリティエラーあり
R/W :リード /ライト可能
R
:リードオンリ
:初期値
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20.4
MB90820B シリーズ
表 20.4-3 シリアルステータスレジスタ (SSR0/SSR1) の機能 (1 / 2)
ビット名
bit15
bit14
bit13
bit12
bit11
504
機能
PE:
パリティエラーフラグ
ビット
受信時のパリティエラーの有無を示すフラグです。
• 受信時にパリティエラーが発生した場合 , "1" にセットされます。受信
エラーフラグクリアビットを "0" に設定した場合 (SCR0/SCR1: REC=0),
"0" にクリアされます。
• 受信割込みを許可に設定し (RIE=1), パリティエラーが発生した場合 , 受
信割込み要求を発生します。
• この PE ビットがセットされた場合は , シリアル入力データレジスタ
(SIDR0/SIDR1) のデータは無効です。
ORE:
オーバランエラー
フラグビット
受信時のオーバランエラーの有無を示すフラグです。
• 受信時にオーバランエラーが発生した場合 , "1" にセットされます。受
信エラーフラグクリアビットを "0" に設定した場合 (SCR0/SCR1:
REC=0), "0" にクリアされます。
• 受信割込みを許可に設定し (RIE=1), オーバランエラーが発生した場合 ,
受信割込み要求を発生します。
• この ORE ビットがセットされた場合は , シリアル入力データレジスタ
(SIDR0/SIDR1) のデータは無効です。
FRE:
フレーミングエラー
フラグビット
受信時のフレーミングエラーの有無を示すフラグです。
• 受信時にフレーミングエラーが発生した場合 , "1" にセットされます。
受信エラーフラグクリアビットを "0" に設定した場合 (SCR0/SCR1:
REC=0), "0" にクリアされます。
• 受信割込みを許可に設定し (SSR0/SSR1: RIE=1), フレーミングエラーが
発生した場合 , 受信割込み要求を発生します。
• この FRE ビットがセットされた場合は , シリアル入力データレジスタ
(SIDR0/SIDR1) のデータは無効です。
RDRF:
受信データフル
フラグビット
シリアル入力データレジスタ (SIDR0/SIDR1) の状態を示すフラグです。
• シリアル入力データレジスタ (SIDR0/SIDR1) に受信データがロードされ
た場合は , "1" にセットされます。
• シリアル入力データレジスタ (SIDR0/SIDR1) のデータを読み出した場合
は "0" にクリアされます。
• 受信割込みを許可に設定し (SSR0/SSR1: RIE=1), 受信データがシリアル
入力データレジスタにロードされた場合 , 受信割込み要求を発生しま
す。
TDRE:
送信データエンプティ
フラグビット
シリアル出力データレジスタ (SODR0/SODR1) の状態を示すフラグです。
• シリアル出力データレジスタ (SODR0/SODR1) に送信データを設定した
場合 , "0" にクリアされます。
• シリアル出力データレジスタ (SODR0/SODR1) のデータが送信用シフト
レジスタにロードされ , 送信が開始された場合 , "1" にセットされます。
• 送信割込みを許可に設定し (SSR0/SSR1: TIE=1), シリアル出力データレ
ジスタに設定されたデータが送信された場合 , 送信割込み要求を発生し
ます。
( 注意事項 )
初期化により , この TDRE ビットは "1"( 送信データなし ) にセットされ
ます。
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20.4
MB90820B シリーズ
表 20.4-3 シリアルステータスレジスタ (SSR0/SSR1) の機能 (2 / 2)
ビット名
機能
BDS:
転送方向選択ビット
シリアルデータの転送方向を設定します。
"0" に設定した場合 : 最下位ビット側から転送します (LSB ファースト )。
"1" に設定した場合 : 最上位ビット側から転送します (MSB ファースト )。
( 注意事項 )
シリアルデータレジスタへの読出しおよび書込み時にデータの上位側と
下位側を入れ替えるため , シリアル出力データレジスタ (SODR0/
SODR1) にデータを書き込んだ後に , 転送方向選択ビット (BDS) を書き
換えた場合は , 書き込まれたデータは無効になります。
bit9
RIE:
受信割込み許可ビット
受信割込みを許可または禁止します。
• 受信割込みを許可に設定し (SSR0/SSR1: RIE=1), 受信データがシリアル
入力データレジスタにロードされるか (RDRF=1) または受信エラーが発
生した場合 (PE, ORE, FRE のいずれか 1 つ以上のエラーフラグが "1"), 受
信割込み要求を発生します。
bit8
TIE:
送信割込み許可ビット
送信割込みを許可または禁止します。
• 送信割込みを許可に設定し (SSR0/SSR1: TIE=1), シリアル出力データレ
ジスタに書き込まれたデータが送信用シフトレジスタにロードされた場
合 (TDRE=1), 送信割込み要求を発生します。
bit10
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第 20 章 UART
20.4
20.4.4
MB90820B シリーズ
シリアル入力データレジスタ (SIDR0/SIDR1), シリア
ル出力データレジスタ (SODR0/SODR1)
シリアル入力データレジスタ (SIDR0/SIDR1) は , シリアルデータ受信用レジスタで ,
シリアル出力データレジスタ (SODR0/SODR1) は , シリアルデータ送信用レジスタ
です。
SIDR0/SIDR1 レジスタと SODR0/SODR1 レジスタは同一アドレスに配置されてい
ます。
■ シリアル入力データレジスタ (SIDR0/SIDR1)
シリアル入力データレジスタのビット構成を図 20.4-5 に示します。
図 20.4-5 シリアル入力データレジスタ (SIDR0/SIDR1)
シリアル入力データレジスタ
bit7
D7
(R)
bit6
D6
(R)
bit5
D5
(R)
bit4
D4
(R)
bit3
D3
(R)
bit2
D2
(R)
bit
D1
(R)
bit0
D0
(R)
初期値
XXXXXXXXB
シリアル入力データレジスタは , シリアルデータ受信用のデータバッファレジスタで
す。
• シリアル入力データレジスタには , SIN0/SIN1 端子に入力されたシリアルデータ信
号がシフトレジスタで変換されて格納されます。
• シリアル入力データレジスタの上位 1 ビット (D7) は , データ長が 7 ビットに設定さ
れている場合 , 無効なデータになります。
• シリアル入力データレジスタに受信データが格納された場合は , 受信データフルフ
ラグが "1" にセットされます (SSR0/SSR1: RDRF=1)。このとき , 受信割込みを許可
に設定している場合は (SSR0/SSR1: RIE=1), 受信割込み要求を発生します。
• シリアル入力データレジスタの受信データは , 受信データフルフラグが "1" にセッ
トされている状態で (SSR0/SSR1: RDRF=1) 読み出してください。シリアル入力デー
タレジスタのデータを読み出した場合は , 受信データフルフラグが "0" にクリアさ
れます。
• 受信エラーが発生した場合は (SSR0/SSR1:PE, ORE, FRE のいずれか 1 つ以上のエ
ラーフラグが "1"), シリアル入力データレジスタのデータは無効です。
506
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第 20 章 UART
20.4
MB90820B シリーズ
■ シリアル出力データレジスタ (SODR0/SODR1)
シリアル出力データレジスタのビット構成を図 20.4-6 に示します。
図 20.4-6 シリアル出力データレジスタ (SODR0/SODR1)
シリアル出力データレジスタ
bit7
D7
(W)
bit6
D6
(W)
bit5
D5
(W)
bit4
D4
(W)
bit3
D3
(W)
bit2
D2
(W)
bit
D1
(W)
bit0
D0
(W)
初期値
XXXXXXXXB
シリアル出力データレジスタは , シリアルデータ送信用のデータバッファレジスタで
す。
• シリアル出力データレジスタに送信データを設定した場合 , 送信動作があらかじめ
許可されている場合は , 送信データが送信用シフトレジスタに転送され , シリアル
データ出力端子 (SOT0/SOT1 端子 ) から出力されます。
• シリアル出力データレジスタの上位 1 ビット (D7) は , データ長を 7 ビットに設定し
ている場合 , 無効なデータになります。
• シリアル出力データレジスタに送信データを設定した場合 , 送信データエンプティ
フラグは "0" にクリアされます (SSR0/SSR1: TDRE=0)。またシリアル出力データレ
ジスタから送信用シフトレジスタへの転送が終了した場合は , 送信データエンプ
ティフラグは "1" にセットされ (SSR0/SSR1: TDRE=1), 送信データの設定が可能にな
ります。
• 送信割込みを許可に設定し (SSR0/SSR1: TIE=1), 送信割込み要求を発生します。次の
送信データの書込みは , 送信割込み要求を発生したまたは送信データエンプティフ
ラグ (SSR0/SSR1: TDRE=1) が "1" の状態で行ってください。
<注意事項>
シリアル出力データレジスタは書込み専用のレジスタで , シリアル入力データレジスタは
読込み専用のレジスタです。ただし同一アドレスに配置されているため書込み値と読出し
値が異なります。そのため , INC/DEC 命令などリードモディファイライト (RMW) 動作を
する命令は使用できません。
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507
第 20 章 UART
20.4
20.4.5
MB90820B シリーズ
通信プリスケーラ制御レジスタ (CDCR)
通信プリスケーラ制御レジスタ (CDCR) は , マシンクロックの分周比を設定します。
■ 通信プリスケーラ制御レジスタ (CDCR)
UART の動作クロックは , マシンクロックを分周することにより得られます。この通信
プリスケーラによって , 種々のマシンクロックに対して一定のボーレートを得られる
ように設計されています。通信プリスケーラからの出力は , I/O 拡張シリアルインタ
フェースの動作クロックに使用されます。
図 20.4-7 通信プリスケーラ制御レジスタ (CDCR)
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8
-
-
- DIV2 DIV1 DIV0
R/W R/W -
-
- R/W R/W R/W
MD ILS
初期値
0XXXX000B
bit 10 bit 9 bit 8
DIV2 DIV1 DIV0
0
0
0
通信プリスケーラ分周比ビット
1分周
0
0
1
2分周
0
1
0
3分周
0
1
1
4分周
1
0
0
5分周
1
0
1
6分周
1
1
0
7分周
1
1
1
8分周
bit 14
ILS
SIN入力レベル選択ビット
0
データ入力(SIN)をヒステリシスレベルとして使用する
1
データ入力(SIN)をCMOSレベルとして使用する
bit 15
R/W :リード /ライト可能
X :不定
- :未定義
:初期値
508
MD
マシンクロック分周モード選択ビット
0
通信プリスケーラ動作停止
1
通信プリスケーラ動作起動
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第 20 章 UART
20.4
MB90820B シリーズ
表 20.4-4 通信プリスケーラ制御レジスタ (CDCR)
ビット名
機能
bit15
MD: マシンクロック分
周モード選択ビット
通信プリスケーラの動作を許可または停止します。
"0" に設定した場合 : 停止します。
"1" に設定した場合 : 許可します。
bit14
ILS: SIN 入力レベル
選択ビット
UART データ入力端子 (SIN) の入力レベル選択ビット。
"0" に設定した場合 : ヒステリシス入力レベルを選択します。
"1" に設定した場合 : CMOS レベルを選択します。
bit13,
bit12
予約ビット
リードした場合 : 値は常に "0" です。
マシンクロックの分周比を設定するビットです。
MD ビットは "1" にセットされた場合のみ分周比を選択できます。
• 分周比は変更されると , 通信開始までに 2 サイクルを待ちます。
bit10
∼
bit8
DIV2, DIV1, DIV0: 2 ∼ 0
通信プリスケーラ分周比
ビット
( 注意事項 )
•
同期転送時に専用ボーレートジェネレータを使用する場合 , 以下の設
定は禁止です。
1) CS2 ∼ CS0 = 000B
2) CS2 ∼ CS0 = 001B かつ , DIV2 ∼ DIV0 = 000B
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第 20 章 UART
20.5
20.5
MB90820B シリーズ
UART の割込み
UART には , 受信割込みと送信割込みがあり , 次の要因で割込み要求を発生できま
す。
• 受信データがシリアル入力データレジスタ (SIDR0/SIDR1) に設定された場合 , ま
たは受信エラーが発生した場合。
• 送信データがシリアル出力データレジスタ (SODR0/SODR1) から送信用シフトレ
ジスタに転送された場合。
すべての割込みが , 拡張インテリジェント I/O サービス (EI2OS) 機能に対応していま
す。
■ UART の割込み
UART の割込み制御ビットと割込み要因を表 20.5-1 に示します。
表 20.5-1 UART の割込み制御ビットと割込み要因
送受信
受信
送信
割込み要
求フラグ
動作モード
割込み要因
0
1
2
RDRF
○
○
○
受信データをシリアル入力
データレジスタ (SIDR0/
SIDR1) へロード
ORE
○
○
○
オーバランエラー発生
FRE
○
○
×
フレーミングエラー発生
PE
○
×
×
パリティエラー発生
TDRE
○
○
○
シリアル出力データレジスタ
(SODR0/SODR1) が空
割込み出力
許可ビット
割込み要求フラグのクリア
受信データの読出し
SSR0/SSR1:
RIE
SSR0/SSR1:
TIE
受信エラーフラグクリア
ビット (SSR0/SSR1: REC)
への "0" の書込み
送信データの書込み
○:有
×:無
● 受信割込み
受信割込みを許可に設定し (SSR0/SSR1: RIE=1), 以下のいずれかを検出した場合 , 割込
み要求を発生します。
• データ受信完了 (SSR0/SSR1: RDRF=1)
• オーバランエラー発生 (SSR0/SSR1: ORE=1)
• フレームエラー発生 (SSR0/SSR1: FRE=1)
• パリティエラー発生 (SSR0/SSR1: PE=1)
受信割込みを許可に設定し (SSR0/SSR1: RIE=1), 以上のいずれかのフラグが "1" にセッ
トされた場合 , 受信割込み要求を割込みコントローラに出力します。
受信データフルフラグ (SSR0/SSR1: RDRF) は , シリアル入力データレジスタ (SIDR0/
SIDR1)を読み出すと, 自動的に"0"にクリアされます。各受信エラーフラグ(SSR0/SSR1 :
PE, ORE, FRE) は , REC ビットに "0" を書き込めば , すべて "0" にクリアされます。
510
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第 20 章 UART
20.5
MB90820B シリーズ
● 送信割込み
送信データがシリアル出力データレジスタから送信用シフトレジスタに転送された場
合 , 送信データエンプティフラグが "1" にセットされます (SSR0/SSR1: TDRE=1)。
• 送信割込みを許可に設定した (SSR0/SSR1: TIE=1) 場合 , 送信割込み要求を割込みコ
ントローラに出力します。
■ UART の割込みと EI2OS
表 20.5-2 UART の割込みと EI2OS
割込み要因
割込み番号
UART1
受信割込み
割込み制御レジスタ
ベクタテーブルアドレス
EI2OS
レジスタ名
アドレス
下位
中位
上位
#37(25H)
ICR13
0000BDH
FFFF68H
FFFF69H
FFFF6AH
◎
UART1
送信割込み
#38(26H)
ICR13
0000BDH
FFFF64H
FFFF65H
FFFF66H
△
UART0
受信割込み
#39(27H)
ICR14
0000BEH
FFFF60H
FFFF61H
FFFF62H
◎
UART0
送信割込み
#40(28H)
ICR14
0000BEH
FFFF5CH
FFFF5DH
FFFF5EH
△
◎ : UART の受信エラー検出による EI2OS 停止機能付き
△ : ICR13, ICR14 または割込みベクタを共有する割込み要因を使用しないとき使用可能
■ UART の EI2OS 機能
UART は EI2OS 機能に対応しており , 受信 / 送信の各割込み要因で EI2OS を起動できま
す。
● 受信時
ほかのリソースの状態に関係なく , EI2OS を使用できます。
● 送信時
割込み制御レジスタ(ICR13, ICR14)を, UARTの受信割込みと共有しているので, UART
の受信で割込みを使用しない場合に , EI2OS を起動できます。
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第 20 章 UART
20.5
20.5.1
MB90820B シリーズ
受信割込み要求の発生とフラグセットのタイミング
受信動作中に発生する割込みには , 受信完了 (SSR0/SSR1: RDRF) と受信エラーの
発生 (SSR0/SSR1: PE, ORE, FRE) があります。
■ 受信割込み要求の発生とフラグセットのタイミング
● 受信データロードフラグと各受信エラーフラグのセット
受信データは , 動作モード 0, 1 ではストップビットが検出された場合に , 動作モード 2
では最終ビット (D7) が検出された場合に, シリアル入力データレジスタ (SIDR0/SIDR1)
へ格納されます。
受信データを格納した時点で受信エラーが発生していた場合は , 受信エラーの内容によ
り対応するエラーフラグ (SSR0/SSR1: PE, ORE, FRE) が "1" にセットされ , その後 , 受信
データフルフラグが "1" にセットされます (SSR0/SSR1: RDRF=1)。
どの動作モードの場合でも , いずれかのエラーフラグが "1" にセットされている場合は ,
シリアル入力データレジスタの受信データは無効です。
動作モード 0( 非同期ノーマルモード )
• ストップビットを検出した場合 , 受信データフルフラグが "1" にセットされます
(SSR0/SSR1: RDRF=1)。
• 受信エラーが発生した場合 , エラーフラグが "1" にセットされます (SSR0/SSR1: PE,
ORE, FRE)。
動作モード 1( 非同期マルチプロセッサモード )
• ストップビットを検出した場合 , 受信データフルフラグが "1" にセットされます
(SSR0/SSR1: RDRF=1)。
• 受信エラーが発生した場合, エラーフラグが"1"にセットされます(SSR0/SSR1: ORE,
FRE)。パリティエラーは検出されません。
動作モード 2( 同期ノーマルモード )
• 受信データの最終ビットを検出した場合 , 受信データフルフラグが "1" にセットさ
れます (SSR0/SSR1: RDRF=1)。
• 受信エラーが発生した場合 , エラーフラグがセットされます (SSR0/SSR1: ORE) パリ
ティエラーとフレーミングエラーは検出されません。
512
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第 20 章 UART
20.5
MB90820B シリーズ
受信動作とフラグセットのタイミングを , 図 20.5-1 に示します。
図 20.5-1 受信動作とフラグセットのタイミング
受信データ
(動作モード0)
ST
D0
D1
D5
D6 D7/P SP
受信データ
(動作モード1)
ST
D0
D1
D6
D7
AD
SP
D0
D1
D4
D5
D6
D7
受信データ
(動作モード2)
PE, ORE, FRE*
RDRF
受信割込み発生
* :PEフラグは動作モード1では検出できません
PE, FREフラグは動作モード2では検出できません
ST :スタートビット
SP :ストップビット
AD :動作モード2(マルチプロセッサモード)のアドレス/データ選択ビット ● 受信割込み要求発生のタイミング
受信割込み許可ビットを "1" に設定し (SSR0/SSR1: RIE=1), シリアルステータスレジス
タの受信データフルフラグかエラーフラグのいずれかのビットが "1" にセットされた
場合 (SSR0/SSR1: RDRF, PE, ORE, FRE), 受信割込み要求 (#37, #39) を発生します。
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513
第 20 章 UART
20.5
MB90820B シリーズ
送信割込み要求の発生とフラグセットのタイミング
20.5.2
送信動作中の割込み要求は , シリアル出力データレジスタ (SODR0/SODR1) に , 次
の送信データの書込みが可能な状態になった場合に発生します。
■ 送信割込み要求の発生とフラグセットのタイミング
● 送信データエンプティフラグのセットとクリア
送信データエンプティフラグは , シリアル出力データレジスタの送信データが送信用
シフトレジスタに転送され,次の送信データの書込みが可能な状態になった場合に, "1"
にセットされます (SSR0/SSR1: TDRE=1)。送信データエンプティフラグは , シリアル出
力データレジスタに送信データを書き込んだ場合 , "0" にクリアされます。
送信動作とフラグセットのタイミングを , 図 20.5-2 に示します。
図 20.5-2 送信動作とフラグセットのタイミング
[ 動作モード 0 , 1]
SODR 書込み
TDRE
CPU へ割込み要求発生
SOT 割込み
SOT 出力
ST D0 D1 D2 D3 D4 D5 D6 D7 SP SP ST D0 D1 D2 D3
AD
[ 動作モード 2]
SODR 書込み
TDRE
CPU へ割込み要求発生
SOT 割込み
SOT 出力
ST: スタートビット
D0 D1 D2 D3 D4 D5 D6 D7 D0 D1 D2 D3 D4 D5 D6 D7
D0 ∼ D7: データビット
SP: ストップビット
AD: アドレス / データマルチプレクサ
● 送信割込み要求発生のタイミング
送信割込み許可ビットを "1" に設定し (SSR0/SSR1: TIE=1), 送信データエンプティフラ
グが "1" にセットされた場合 , 送信割込み要求 (#38, #40) を発生します。
514
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MB90820B シリーズ
第 20 章 UART
20.5
<注意事項>
初期状態で TDRE ビットが "1" のため , 送信割込みを許可 (TIE = 1) すると直ちに送信完
了割込みが発生します。TDRE ビットはリードオンリビットで , シリアル出力データレジ
スタ (SODR0/SODR1) に新規データを書き込むしかクリアする方法がありません。送信
割込み許可タイミングの設定に注意してください。
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515
第 20 章 UART
20.6
20.6
MB90820B シリーズ
UART のボーレート
UART の送受信クロックは , 次のいずれかを選択します。
• 専用ボーレートジェネレータ
• 内部クロック (16 ビットリロードタイマ )
• 外部クロック (SCK 端子入力のクロック )
■ UART のボーレートの選択
ボーレートの選択回路は図 20.6-1 に示すように , ボーレートは次の 3 種類の中から 1 種
類を選択できます。
● 専用ボーレートジェネレータによるボーレート
UART に内蔵されている専用ボーレートジェネレータがあります。モード制御レジス
タ (SMR0/SMR1) で , 8 種類のボーレートから 1 種類を選択できます。
マシンクロックの周波数とモード制御レジスタ (SMR0/SMR1) の CS2 ∼ CS0 ビットに
よって , 非同期または同期ボーレートを選択します。
● 内部タイマによるボーレート
16 ビットリロードタイマから供給される内部クロックを , そのまま ( 同期 ) もしくは
16 分周 ( 非同期 ) して , ボーレートとして使用します。リロード値の設定で任意のボー
レートを設定できます。
● 外部クロックによるボーレート
UART のクロック入力端子 (P43/SCK0, P74/SCK1) から入力されたクロックを , そのま
ま ( 同期 ) もしくは 16 分周 ( 非同期 ) して , ボーレートとして使用します。外部で任意
のボーレートを設定できます。
516
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第 20 章 UART
20.6
MB90820B シリーズ
図 20.6-1 UART ボーレート選択回路
SMR0/SMR1 : CS2 ∼ CS0
( クロック選択ビット )
[ 専用 ボーレート ジェネレータ ]
3
クロックセレクタ
CDCR0/CDCR1 : MD, DIV2 ∼ DIV0
( プリスケーラ許可&選択ビット )
000B ∼ 101B
のとき
4
φ
分周回路
( 同期 )
分周回路
( 非同期 )
内部固定分周比を選択
マシンクロックプリスケーラ
[ 内部タイマ ]
TMCSR0/TMCSR1 : CSL1, CSL0
2
110B のとき
クロックセレクタ
φ
ダウン
カウンタ
UF
1/1 ( 同期 )
1/16 ( 非同期 )
ボーレート
SCKI
φ/21 φ/23 φ/25
プリスケーラ
16 ビットリロードタイマ
[ 外部クロック ]
111B のとき
P43/SCK0, P74/SCK1
端子
1/1 ( 同期 )
1/16 ( 非同期 )
SMR0/SMR1 : MD1, MD0
( 同期 または非同期 クロック選択 )
φ : マシンクロック周波数
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517
第 20 章 UART
20.6
20.6.1
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専用ボーレートジェネレータによるボーレート
UART の送受信クロックとして , 専用ボーレートジェネレータの出力クロックを選択
した場合の設定について説明します。
■ 専用ボーレートジェネレータによるボーレート
専用ボーレートジェネレータで送受信クロックを生成する場合は , マシンクロックが
マシンクロックプリスケーラで分周された後 , クロックセレクタによって選択された
転送クロック分周比で再び分周されます。
マシンクロック分周比は , 非同期 / 同期共通ですが , 転送クロック分周比は , 非同期と
同期で , 別々に内部設定された値を選択するようになっています。
したがって実際の転送レートは , 次式で与えられます。
非同期ボーレート = φ × ( プリスケーラ分周比 ) × ( 非同期転送クロック分周比 )
同期転ボーレート = φ × ( プリスケーラ分周比 ) × ( 同期転送クロック分周比 )
φ : マシンクロック周波数
● 通信プリスケーラによる分周比 ( 非同期 , 同期に共通 )
マシンクロックの分周比は , 通信プリスケーラレジスタの分周比選択ビットで (CDCR:
DIV2 ∼ DIV0), 表 20.6-1 に示すように設定できます。
表 20.6-1 通信プリスケーラの出力周波数
518
MD
DIV2
DIV1
DIV0
分周比
0
-
-
-
停止
1
0
0
0
1
1
0
0
1
2
1
0
1
0
3
1
0
1
1
4
1
1
0
0
5
1
1
0
1
6
1
1
1
0
7
1
1
1
1
8
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第 20 章 UART
20.6
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● 同期ボーレート分周比
分周比はシリアルモードレジスタ (SMR0/SMR1) の CS2 ∼ CS0 ビットで , 表 20.6-2 に
示すように設定できます。
表 20.6-2 周期ボーレート分周比の選択
CS2
CS1
CS0
CLK 同期
算出式
0
0
0
2MHz
(φ ÷ div) / 1
0
0
1
1MHz
(φ ÷ div) / 2
0
1
0
500kHz
(φ ÷ div) / 4
0
1
1
250kHz
(φ ÷ div) / 8
1
0
0
125kHz
(φ ÷ div) /16
1
0
1
62.5kHz
(φ ÷ div) / 32
φ ( マシンクロック ) : 16MHz
div( マシンクロック分周比 ) = 8
最大ボーレート : 1/8 マシンクロックと仮定した場合。
● 非同期ボーレート分周比
分周比はシリアルモードレジスタ (SMR0/SMR1) の CS2 ∼ CS0 ビットで , 表 20.6-3 に
示すように設定できます。
表 20.6-3 非周期ボーレート分周比の選択
CS2
CS1
CS0
非同期
( 調歩同期 )
算出式
0
0
0
76923Hz
(φ ÷ div) / (8 × 13 × 2)
0
0
1
38461Hz
(φ ÷ div) / (8 × 13 × 4)
0
1
0
19230Hz
(φ ÷ div) / (8 × 13 × 8)
0
1
1
9615Hz
(φ ÷ div) / (8 × 13 × 16)
1
0
0
500kHz
(φ ÷ div) / (8 × 2 × 2)
1
0
1
250kHz
(φ ÷ div) / (8 × 2 × 4)
φ ( マシンクロック ) : 16MHz
div( マシンクロック分周比 ) = 1 と仮定した場合。
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519
第 20 章 UART
20.6
MB90820B シリーズ
● 内部タイマ
CS2 ∼ CS0 を "110B" に設定して内部タイマを選択した場合のボーレート計算 ( リロー
ドタイマ使用 )
非同期 ( 調歩同期 ): (φ ÷ N)/(16 × 2 × (n + 1))
: (φ ÷ N)/(2 × (n + 1))
CLK 同期
N : 16 ビットリロードタイマのプリスケーラによる分周比
n : 16 ビットリロードタイマのリロード値
<注意事項>
モード 2(CLK 同期モード ) では , SCK0/SCK1 は SCKI より最大 3 クロック遅れます。論
理上達成可能転送速度は , システムクロック周波数の 1/3 です。ただし , 実仕様にはシス
テムクロック周波率の 1/4 をお奨めします。
● 外部クロック
CS2 ∼ CS0 を "111B" に設定して外部タイマを選択した場合 , 外部クロック周波数を f
と指定すれば , 以下のボーレートを仮定します。
非同期 ( 調歩同期 ): f/16
CLK 同期 : f
ただし , 最大外部クロック周波数 f は , 2MHz です。
520
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第 20 章 UART
20.6
MB90820B シリーズ
内部タイマ (16 ビットリロードタイマ ) によるボー
レート
20.6.2
UART の送受信クロックとして , 16 ビットリロードタイマから供給される内部ク
ロックを選択する場合の設定について説明します。
■ 内部タイマ (16 ビットリロードタイマ ) によるボーレート
内部タイマによるボーレートを選択する場合は , シリアルモードレジスタのクロック
入力ソース選択ビット (SMR0/SMR1: CS2 ∼ CS0) を "110B" に設定します。
ボーレートは , 16 ビットリロードタイマでプリスケーラによる分周比とリロード値に
より , 自由に設定できます。
内部タイマによるボーレートの選択回路を図 20.6-2 に示します。
図 20.6-2 内部タイマ (16 ビットリロードタイマ出力 ) によるボーレート選択回路
SMR0/SMR1:CS2~CS0=110B
(内部タイマの選択)
クロックセレクタ
16ビットリロードタイマ出力
(プリスケーラ分周比と
リロード値によって周波数指定)
1/1【クロック同期】
1/16 【非同期】
ボーレート
SCKI
SMR0/SMR1:MD0, MD1
(同期または非同期クロックの選択)
● ボーレート計算式
非同期ボーレート=
φ
bps
X(n+1)× 2 × 16
同期ボーレート=
φ
bps
X(n+1)× 2
φ: マシンクロック周波数
X : 16 ビットリロードタイマのプリスケーラによる分周比 (21, 23, 25)
n : 16 ビットリロードタイマのリロード値 (0 ∼ 65535)
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521
第 20 章 UART
20.6
MB90820B シリーズ
● ボーレートとリロードレジスタ設定値の設定例 ( マシンクロック : 7.3728MHz の場合 )
表 20.6-4 ボーレートとリロードレジスタ設定値
リロードレジスタ設定値
非同期 ( 調歩同期 )
ボーレート
(bps)
クロック同期
X=21( マシン
クロックの 2 分周 )
X=23( マシン
クロックの 8 分周 )
X=21( マシン
クロックの 2 分周 )
X=23( マシン
クロックの 8 分周 )
38400
2
−
47
11
19200
5
−
95
23
9600
11
2
191
47
4800
23
5
383
95
2400
47
11
767
191
1200
95
23
1535
383
600
191
47
9071
767
300
383
95
6143
1535
X : 16 ビットリロードタイマのプリスケーラによる分周比
− : 設定不可
<注意事項>
クロック同期時 , 以下の設定は禁止です。
N = 1, n = 0
522
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第 20 章 UART
20.6
MB90820B シリーズ
20.6.3
外部クロックによるボーレート
UART の送受信クロックとして , 外部クロックを選択した場合の設定について説明し
ます。
■ 外部クロックによるボーレート
外部クロック入力によるボーレートを選択する場合は , 以下のように設定してくださ
い。
• シリアルモードレジスタのクロック入力ソース選択ビットを "111B" に設定します。
(SMR0/SMR1: CS2 ∼ CS0=111B)
• P43/SCK0およびP74/SCK1端子をポート方向レジスタ(DDR4: bit3 = 0, DDR7 : bit12 =
0) で入力ポートに設定します
• 端子を外部クロック入力端子にするため , シリアルクロック入出力切換えビットを
"0" に設定します (SMR0/SMR1: SCKE=0)。
図 20.6-3 に示すように SCK1 端子から入力された外部クロックをもとに , ボーレート
を設定します。内部の分周比は固定されています。ボーレートを変更する場合は外部
の入力クロック周期を変更してください。
図 20.6-3 外部クロックによるボーレート選択回路
SMR0/SMR1:CS2~CS0=111B
(外部タイマの選択)
クロックセレクタ
P43/SCK0
P74/SCK1
1/1【クロック同期】
1/16 【非同期】
端子
ボーレート
SCKI
SMR0/SMR1:MD0, MD1
(同期または非同期クロックの選択)
● ボーレート計算式
非同期ボーレート = f/16
クロック同期ボーレート = f
f: 外部クロック周波数 (f は最大で 2MHz)
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第 20 章 UART
20.7
20.7
MB90820B シリーズ
UART の動作説明
UART 機能には , 双方向シリアル通信機能 ( 動作モード 0, 2) と , マスタ・スレーブ
型接続の通信機能 ( 動作モード 1) があります。
■ UART の動作
● 動作モード
UART の動作モードにはモード 0 ∼ 2 の 3 種類があります。表 20.7-1 に示すように接
続方式やデータ通信方式に適合したものを選択できます。
表 20.7-1 UART の動作モード
データ長
動作モード
0
パリティ
なし
パリティ
あり
7 ビットまたは
8 ビット
ノーマルモード
1
マルチプロセッサモード
2
ノーマルモード
同期モード
非同期
8+1 ビット *1
−
非同期
8 ビット
−
同期
ストップビット
1 ビットまたは 2 ビット *2
なし
− : 設定不可
*1: "+1" は通信制御に使用するアドレス / データ選択ビット (AD) です。
*2: 受信時のストップビットは 1 ビットのみを検出します。
<注意事項>
UART の動作モード 1 は , マスタ / スレーブ型接続のマスタ側のみ使用できます。
● CPU 間接続方式
CPU 間接続方式としては , 1 対 1 接続 ( ノーマルモード ) とマスタ / スレーブ型接続 ( マ
ルチプロセッサモード ) のどちらかを選択できます。いずれの方式でも , データ長 , パ
リティ有無 , 同期方式は , すべての CPU 間で統一しておく必要があります。動作モード
は以下のように選択します。
• 1 対 1 接続では , 2 つの CPU 間で動作モード 0, 2 のいずれか同じ方式を採用する必
要があります。非同期方式の場合 , 動作モード 0 を , クロック同期方式の場合 , 動作
モード 2 を設定してください。
• マスタ / スレーブ型接続では , 動作モード 1 を選択し , マスタとして使用できます。
なお , この接続時は , パリティなしを設定してください。
● 同期方式
非同期方式 ( 調歩同期 ) またはクロック同期方式に設定してください。
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第 20 章 UART
20.7
● 信号方式
UART は , NRZ(Non Return to Zero) 形式のデータだけを扱えます。
● 動作許可ビット
UART は , TXE( 送信 ), RXE( 受信 ) の動作許可ビットによって , 送受信動作を制御でき
ます。
どちらかの動作が禁止された場合 , 次のように停止してください。
• 受信中 ( 受信用シフトレジスタにデータが入力されているとき ) に受信動作を禁止し
たときには , そのフレームの受信を完了し , シリアル入力データレジスタ (SIDR0/
SIDR1) に受信データを格納したところで受信動作を停止します。
• 送信中 ( 送信用シフトレジスタからデータが出力されているとき ) に送信動作を禁
止したときは , シリアル出力データレジスタ (SODR0/SODR1) にデータがなくなっ
た後に送信動作を停止します。
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525
第 20 章 UART
20.7
20.7.1
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非同期モード ( 動作モード 0, 1) での動作
UART を動作モード 0( ノーマルモード ) または動作モード 1( マルチプロセッサモー
ド ) で使用する場合は , 非同期方式で通信を行うことができます。
■ 非同期モードでの動作
● 送受信データフォーマット
送受信は , 必ずスタートビット ("L" レベル ) から始まり , 指定されたデータビット長
の送受信は LSB ファーストで行われ , ストップビット ("H" レベル ) で終了します。
•
動作モード 0 のノーマルモードでは , データ長は 7 ビットまたは 8 ビットに設定可
能です。
•
動作モード 1 時は , データ長は 8 ビットに固定されます。パリティビットは付加さ
れません。そのかわりアドレス / データ選択ビット (AD) が付加されます。
非同期モードの送受信データフォーマットを図 20.7-1 に示します。
図 20.7-1 送受信データフォーマット ( 動作モード 0, 1)
[動作モード0]
ST
D0
D1
D2
D3
D4
D5
D6
*
D7/P
SP
[動作モード1]
ST
D0
D1
D2
D3
D4
D5
D6
D7
AD
SP
*:D7(ビット7)パリティなしの時
P(パリティ)パリティありの時
ST :スタートビット
SP :ストップビット
AD :動作モード1(マルチプロセッサモード)のアドレス/データ選択ビット
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第 20 章 UART
20.7
● 送信動作
•
送信データは, 送信データエンプティフラグが"1"にセットされている場合に(SSR0/
SSR1:TDRE=1), シリアル出力データレジスタに書き込むことができます。シリアル
制御レジスタの送信動作許可ビットを "1" に設定した場合 (SCR0/SCR1:TXE=1), 送
信動作を開始します。
•
送信データが送信用シフトレジスタに転送され , 送信が開始されると TDRE フラグ
が再び "1" にセットされ , 次の送信データをセットできるようになります。このと
き送信割込み要求が許可 (SSR0/SSR1:TIE=1) されていれば , 送信割込み要求を出力
して SODR0/SODR1 に送信データをセットするように要求します。TDRE フラグは ,
SODR0/SODR1 に送信データを書き込むと "0" にクリアされます。
● 受信動作
• 受信動作が許可 (SCR0/SCR1:RXE=1) されていると , 常に受信動作が行われていま
す。スタートビットを検出すると , 制御レジスタ (SCR0/SCR1) で決められたデータ
フォーマットに従って 1 フレームデータの受信が行われます。1 フレームの受信が
終わると , エラーが発生した時にはエラーフラグがセットが行われた後 , 受信デー
タフルフラグビット (SSR0/SSR1:RDRF) が "1" にセットされます。このとき受信割
込み要求が許可 (SSR0/SSR1:TIE=1) されていれば受信割込み要求を出力します。
• 入力データレジスタ (SIDR0/SIDR1) の各フラグの状態を確認し , 正常受信なら入力
データレジスタ (SIDR0/SIDR1) をリードして , エラーが発生していればエラー処理
を行うようにしてください。RDRF フラグは , SIDR0/SIDR1 から受信データをリー
ドすると "0" にクリアされます。
● ストップビット
1 ビットまたは 2 ビットを選択できます。受信側では , 常に最初の 1 ビットだけを検出
します。
● エラー検出
• 動作モード 0 では , パリティエラー , オーバランエラー , フレームエラーが検出でき
ます。
• 動作モード 1 では , オーバランエラーとフレームエラーが検出できます。
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第 20 章 UART
20.7
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● パリティビット
パリティは , 動作モード 0( 非同期 , ノーマルモード ) の場合のみ付加できます。制御レ
ジスタ (SCR0/SCR1) の PEN ビットでパリティの有無を , P ビットで偶数 / 奇数パリティ
を設定できます。
動作モード 1( 非同期 , マルチプロセッサモード ), および動作モード 2
( 同期 , ノーマルモード ) では , パリティビットは付加できません。
パリティビットを付加した場合の送受信データを図 20.7-2 に示します。
図 20.7-2 パリティビットを付加した場合の送受信データ
SIN0/SIN1
SP
ST
1
SOT0/SOT1
1
1
0
0
0
偶数パリティでの送信
(SCR0/SCR1:P=0)
ST
1
SOT0/SOT1
0
偶数パリティでの受信で
パリティエラーが発生
(SCR0/SCR1:P=0)
0
1
1
0
0
1 SP
SP
ST
1
0
1
1
0
0
奇数パリティでの送信
(SCR0/SCR1:P=1)
0
パリティ
データ
ST :スタートビット
SP :ストップビット
(注意事項)動作モード1, 2では,パリティビットは設定できません。
528
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20.7
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クロック同期モード ( 動作モード 2) での動作
20.7.2
UART を動作モード 2 で使用する場合は , クロック同期方式で通信を行います。
■ クロック同期モードでの動作
● 送受信データフォーマット
クロック同期モードでは , 8 ビットのデータを LSB ファーストで送受信します。送受
信データには , スタートビット , ストップビットは付加できません。
クロック同期モードの送受信データフォーマットを図 20.7-3 に示します。
図 20.7-3 送受信データフォーマット ( 動作モード 2)
送受信データ書込み
マークレベル
送信/受信クロック
RXE,TXE
送信/受信データ
1
0
1
1
LSB
0
0
1
0
MSB......(モード2)
01001101Bは転送された
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20.7
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● クロック供給
クロック同期 (I/O 拡張シリアル ) 方式では , 送受信ビット数に等しい数のクロックの供
給が必要になります。
•
内部クロック ( 専用ボーレートジェネレータまたは , 内部タイマ ) を選択している
ときは , データ送信を行う場合に , データ受信用同期クロックが自動的に生成され
ます。
•
外部クロックを選択しているときは送信側 UART の出力データレジスタ (SODR0/
SODR1) にデータがあること , (SSR0/SSR1: TDRE=0) にデータがあることを確認し
た後に , 1 バイト分のクロックを外部から供給する必要があります。
なお , 送信前と送信後は , 必ずマークレベル ("H") に戻してください
● エラー検出
オーバランエラーのみ検出できます。パリティエラー, フレーミングエラーは検出でき
ません。
● 初期化
同期モードを使用する場合に , 各制御レジスタの設定値を示します。
[ シリアルモードレジスタ (SMR0/SMR1)]
MD1, MD0 : "10B"
CS2, CS1, CS0 : クロックセレクタのクロック入力を指定
SCKE : 専用ボーレートジェネレータまたは内部タイマの場合 "1", クロック出力 , 外部
クロック ( クロック入力 ) の場合 "0"
SOE : 送信する場合 "1", 受信だけの場合 "0"
[ シリアル制御レジスタ (SCR0/SCR1)]
PEN : "0"
P, SBL, AD : これらのビットは意味を持ちません
CL : "1"(8 ビットデータ )
REC : "0"( 初期化するため , エラーフラグクリア )
RXE, TXE : 少なくとも , どちらか一方を "1"
[ シリアルステータスレジスタ (SSR0/SSR1)]
RIE : 割込みを使用する場合 "1", 割込みを使用しない場合 "0"
TIE : 割込みを使用する場合 "1", 割込みを使用しない場合 "0"
● 通信開始
シリアル出力データレジスタ (SODR0/SODR1) に送信データを書き込んだ場合 , 送信動
作が開始されます。受信のみ行う場合でも通信を開始する場合には , 仮の送信データを
シリアル出力データレジスタに書き込んでください。
● 通信終了
1 フレームデータの送受信が終了した場合は , 受信データフルフラグが "1" にセットさ
れます (SSR0/SSR1: RDRF=1)。受信データを読み出す場合は , オーバランエラーフラグ
をチェックし (SSR0/SSR1: ORE), 通信が正常に行われたか確認してください。
530
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CM44-10147-2
第 20 章 UART
20.7
MB90820B シリーズ
20.7.3
双方向通信機能 ( ノーマルモード )
動作モード 0, 2 では , 通常のシリアル双方向通信 (1 対 1 接続 ) が可能です。
動作モード 0 の場合は非同期方式で , 動作モード 2 の場合はクロック同期方式で通
信を行います。
■ 双方向通信機能
UART を動作モード 0, 2( ノーマルモード ) で使用する場合は , 図 20.7-4 に示すような
設定を行ってください。
図 20.7-4 UART の動作モード 0, 2 の設定
SCR0/SCR1,
SMR0/SMR1
モード 0 →
モード 2 →
SSR0/SSR1,
SIDR0/SIDR1,
SODR0/SODR1
モード 0 →
モード 2 →
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
PEN
P
SBL
CL
AD
REC
RXE
TXE
MD1
MD0
CS2
CS1
CS0
RST
SCKE
SOE
◎
0
◎
X
◎
X
◎
1
X
X
0
0
◎
◎
◎
◎
0
1
0
0
◎
◎
◎
◎
◎
◎
X
X
◎
◎
◎
◎
PE
ORE
FRE
RDRF
TDRE
BDS
RIE
TIE
◎
X
◎
◎
◎
X
◎
◎
◎
◎
◎
◎
◎
◎
◎
◎
変換データを設定 ( 書き込んだ場合 ) /
受信データを保持 ( 読み出した場合 )
DDR4 (UART0)
△
△
△
△
DDR6 (UART1)
◎
X
1
0
△
: 使用ビット
: 未使用ビット
: "1" を設定
: "0" を設定
: 使用する端子に対応するビットに "0" を設定
● CPU 間の接続
図 20.7-5 に示すように , 2 つの CPU を接続します。
図 20.7-5 UART の双方向通信の接続例
SOT
SOT
SIN
SCK
CPU-1
CM44-10147-2
SIN
出力
入力
SCK
CPU-2
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531
第 20 章 UART
20.7
MB90820B シリーズ
● 通信手順
通信は任意なタイミングで , 送信データが準備できたときに送信側から開始します。受
信側で送信データを受け取ると定期的に ANS( 本例では , 1 バイトごと ) を返します。
双方向通信フローの例を , 図 20.7-6 に示します。
図 20.7-6 双方向通信フローの例
(送信側)
(受信側)
スタート
スタート
動作モード設定
(0, 2いずれか)
動作モード設定
(送信側と合わす)
SODRに1バイトデータを
セットして通信
データ送信
受信データあり
NO
YES
受信データあり
受信データ読出し
と処理
NO
YES
受信データ読出し
と処理
532
データ送信
1バイトデータ送信
(ANS)
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第 20 章 UART
20.7
MB90820B シリーズ
20.7.4
マスタ / スレーブ型通信機能 ( マルチプロセッサモー
ド)
動作モード 1 では , 複数の CPU をマスタ / スレーブ型に接続して通信を行うことが
できます。ただし , マスタ側のみ機能します。
■ マスタ / スレーブ型通信機能
UART を動作モード 1( マルチプロセッサモード ) で使用する場合は , 図 20.7-7 に示す
設定を行ってください。
図 20.7-7 UART の動作モード 1 の設定
SCR0/SCR1,
SMR0/SMR1
SSR0/SSR1,
SIDR0/SIDR1,
SODR0/SODR1
bit15 bit14 bit13 bit12 bit11 bit10
bit9
bit8
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
PEN
P
SBL
CL
AD
REC
RXE
TXE
MD1
MD0
CS2
CS1
CS0
RST
SCKE
SOE
◎
X
◎
1
◎
0
◎
◎
0
1
◎
◎
◎
X
0
◎
PE
ORE
FRE
RDRF
TDRE
BDS
RIE
TIE
X
◎
◎
◎
◎
◎
◎
◎
送信データを設定 ( 書き込んだ場合 ) /
受信データを保持 ( 読み出した場合 )
DDR4 (UART0)
△
△
△
△
DDR6 (UART1)
◎
X
1
0
△
: 使用ビット
: 未使用ビット
: "1" を設定
: "0" を設定
: 使用する端子に対応するビットに "0" を設定
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533
第 20 章 UART
20.7
MB90820B シリーズ
● CPU 間の接続
2 本の共通通信ラインに 1 つのマスタ CPU と , 複数のスレーブ CPU を接続します。
UART は , マスタ側でのみ使用できます。接続例を図 20.7-8 に示します。
図 20.7-8 UART のマスタ / スレーブ型通信の接続例
SOT0/SOT1
SIN0/SIN1
マスタCPU
SOT
SIN
スレーブCPU #0
SOT
SIN
スレーブCPU #1
● 機能選択
マスタ / スレーブ型通信での , 動作モードと通信方式を表 20.7-2 に示します。
表 20.7-2 マスタ / スレーブ型通信機能の選択
動作モード
マスタ
CPU
スレーブ
CPU
データ
送受信
534
パリティ
同期方式
ストップ
ビット
なし
非同期
1 ビット
または
2 ビット
AD=1
+
8 ビットアドレス
アドレス
送受信
動作
モード 1
データ
−
AD=0
+
8 ビットデータ
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第 20 章 UART
20.7
MB90820B シリーズ
● 通信手順
通信は , マスタ CPU 側がアドレスデータを送信することによって開始します。
アドレスデータとは , AD ビットが "1" のデータであり , アドレス / データ選択ビット
(SCR0/SCR1 レジスタの AD: bit11) の付加によって , 通信先となるスレーブ CPU が選択
されます。各スレーブ CPU はプログラムによりアドレスデータを判断し , 割り当てら
れたアドレスと一致する場合に , マスタ CPU との通信 ( 通常データ ) が開始します。
マスタ / スレーブ型通信のフローチャートを図 20.7-9 に示します。
図 20.7-9 マスタ / スレーブ型通信フローチャート
(マスタCPU)
スタート
動作モード1
D0~D7にスレーブ
CPUを選択する1バイト
データ(アドレスデータ)
をセットして送信
(AD=1 )
AD に"0"を設定
受信動作許可
スレーブCPUと通信
通信終了?
NO
YES
ほかの
スレーブCPU
と通信
NO
YES
受信動作禁止
エンド
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535
第 20 章 UART
20.8
20.8
MB90820B シリーズ
UART 使用上の注意
UART を使用するときは , 以下の点に注意してください。
■ UART 使用上の注意
● 動作許可
UART には , 送信と受信のそれぞれに対して送信動作許可ビット (SCR0/SCR1:TXE) と
受信動作許可ビット (SCR0/SCR1:RXE) があります。
• リセット後の初期状態は , 送受信とも動作禁止になっているため , 送受信を行う前
に動作許可ビットを "1" に設定する必要があります。
• 送受信の動作許可ビットを禁止に設定した場合 , 送受信を中止できます。
● 動作モードの設定について
• 動作モードの設定は , 動作許可ビットを禁止に設定し , 動作停止中に行ってくださ
い。
• 送受信中に動作モードを切り換えた場合は , 送受信データを保証できません。
● 同期モードについて
UART のクロック同期モード ( 動作モード 2) は , クロック制御 (I/O 拡張シリアル ) 方
式を採用しており , スタートビット , ストップビットはデータに付加されません。
● 送信割込み許可のタイミング
送信データ書込み許可フラグビット (SSR0/SSR1:TRE) は初期値が "1"( 送信データなし
, 送信データ書込み許可 ) にセットされているので , 送信割込みを許可 (SSR0/SSR1:TIE=
1) したと同時に , 送信割込み要求が発生します。必ず , 送信データを準備してから , 送
信割込みを許可 (SSR0/SSR1:TIE=1) してください。
536
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CM44-10147-2
第 21 章
ROM 修正機能
ROM 修正機能の機能と動作について説明します。
21.1 ROM 修正機能の概要
21.2 ROM 修正機能のブロックダイヤグラム
21.3 ROM 修正機能レジスタ
21.4 ROM 修正機能の動作説明
21.5 ROM 修正機能使用例
CM44-10147-2
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537
第 21 章 ROM 修正機能
21.1
21.1
MB90820B シリーズ
ROM 修正機能の概要
対応するアドレスがプログラムアドレス検出レジスタに設定された値と等しい場合 ,
CPU で読み出される命令コードは INT9 命令コードと強制的に置き換えられます。
プログラムパッチアプリケーション機能は , INT#9 割込みルーチンで処理することで
実行します。
■ プログラムアドレス検出レジスタ ( × 2)
プログラムアドレス検出レジスタは 2 種類あり (PADR0/PADR1), それぞれ割込み許可
ビットと割込みフラグがあります。
■ ROM 修正割込み
割込み許可ビットが "1" の場合 , プログラムアドレス検出レジスタの設定値はアドレス
と比較されます。その値がアドレスと一致した場合 , 割込みフラグビットに "1" が設定
され, CPUに読み出される命令コードがINT9命令コードと強制的に置き換えられます。
割込みフラグビットは , 命令を用いて "0" を書き込むことによって "0" にクリアされま
す。
538
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CM44-10147-2
第 21 章 ROM 修正機能
21.2
MB90820B シリーズ
21.2
ROM 修正機能のブロックダイヤグラム
ROM 修正機能のブロックダイヤグラムを以下に示します。
■ ROM 修正機能のブロックダイヤグラム
図 21.2-1 ROM 修正機能のブロックダイヤグラム
アドレスラッチ
コンパレータ
INT9
コマンド
F2MC-16LX バス
プログラムアドレス検出レジスタ 0/1
F2MC-16LX
AD0E/AD1E AD0D/AD1D
CM44-10147-2
PACSR
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CPU
539
第 21 章 ROM 修正機能
21.3
21.3
MB90820B シリーズ
ROM 修正機能レジスタ
ROM 修正機能レジスタを示します。
■ ROM 修正機能レジスタ
図 21.3-1 ROM 修正機能のレジスタ
プログラムアドレス検出レジスタ 0/1
上位バイト
中位バイト
下位バイト
PADRH0
PADRM0
PADRL0
PADRH1
PADRM1
PADRL1
(R/W)
(R/W)
(R/W)
(XXXXXXXXB) (XXXXXXXXB) (XXXXXXXXB)
リード / ライト→
初期値→
PADR0
PADR1
プログラムアドレス検出制御ステータスレジスタ
540
bit7
bit6
bit5
bit4
−
(−)
−
(−)
−
(−)
−
(−)
bit3
AD1E
(R/W)
bit2
AD1D
(R/W)
bit1
AD0E
(R/W)
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bit0
AD0D
(R/W)
初期値
XXXX0000B
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第 21 章 ROM 修正機能
21.3
MB90820B シリーズ
21.3.1
プログラムアドレス検出レジスタ (PADR0/PADR1)
プログラムアドレス検出レジスタ (PADR0/PADR1) は 24 ビットのレジスタで , 内部
アドレスバスと比較されるアドレスを格納します。
■ プログラムアドレス検出レジスタ 0/1(PADR0/PADR1)
図 21.3-2 プログラムアドレス検出レジスタ
プログラムアドレス検出レジスタ 0/1
リード / ライト→
初期値→
上位バイト
中位バイト
下位バイト
PADRH0
PADRM0
PADRL0
PADRH1
PADRM1
PADRL1
(R/W)
(R/W)
(R/W)
(XXXXXXXXB) (XXXXXXXXB) (XXXXXXXXB)
PADR0
PADR1
このレジスタに書き込まれた値は目標アドレスと比較されます。この値がアドレスと
一致し , PACSR レジスタの対応する割込み許可ビットが "1" の場合 , INT9 命令を生成
することを CPU に要求するために , 対応する割込みビットを "1" に設定されます。こ
の対応する割込み許可ビットが "0" の場合 , 動作は行われません。
表 21.3-1 にプログラムアドレス検出レジスタと PACSR の対応を示します。
表 21.3-1 プログラムアドレス検出レジスタと PACSR の対応
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プログラムアドレス検出レジスタ
割込み許可ビット
割込みビット
PADR0
AD0E
AD0D
PADR1
AD1E
AD1D
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541
第 21 章 ROM 修正機能
21.3
MB90820B シリーズ
プログラムアドレス検出制御ステータスレジスタ
(PACSR)
21.3.2
プログラムアドレス検出制御ステータスレジスタ (PACSR) は 8 ビットレジスタで
ROM 修正機能の動作を制御します。
■ プログラムアドレス検出制御ステータスレジスタ (PACSR)
図 21.3-3 プログラムアドレス検出制御ステータスレジスタ
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
−
−
−
−
AD1E
AD1D
AD0E
AD0D
XXXX0000B
−
−
−
−
R/W
R/W
R/W
R/W
bit0
アドレス検出フラグ 0 ビット
AD0D
読出し時
書込み時
0
アドレスの比較一致なし
"0" にクリア
1
アドレスの比較一致
影響なし
bit1
AD0E
アドレス検出レジスタ 0 許可ビット
0
割込み要求禁止
1
割込み要求許可
bit2
アドレス検出フラグ 1 ビット
AD1D
読出し時
書込み時
0
アドレス比較一致なし
"0" にクリア
1
アドレス比較一致
影響なし
bit3
アドレス検出レジスタ 1 許可ビット
×
: 不定
R/W : リード・ライト可能
: 初期値
−
542
: 未定義
AD1E
読出し時
0
割込み要求禁止
1
割込み要求許可
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書込み時
CM44-10147-2
第 21 章 ROM 修正機能
21.3
MB90820B シリーズ
表 21.3-2 プログラムアドレス検出制御ステータスレジスタ
ビット名
機能
bit7
∼
bit4
予約ビット
必ず "0" に設定してください。
bit3
AD1E:
アドレス検出
レジスタ 1 許可ビット
PADR1 動作許可ビット
"1" に設定した場合 : PADR1 レジスタの設定値とアドレスが比較され , 2
つの値が等しければ , INT9 命令が発生し , AD1D
ビットを "1" に設定されます。
bit2
AD1D:
アドレス検出
フラグ 1 ビット
PADR1 アドレス一致検出ビット
このビットを "1" に設定すると , PADR1 レジスタの設定値がアドレスと一
致したことを示します。
"0" に設定した場合 : "0" にクリアされます。
"1" に設定した場合 : 影響しません。
bit1
AD0E:
アドレス検出
レジスタ 0 許可ビット
PADR0 動作許可ビット
"1" に設定した場合 : PADR0 レジスタの設定値はアドレスと比較されま
す。2 つの値が等しければ , INT9 命令が発生し ,
AD0D ビットを "1" に設定されます。
bit0
AD0D:
アドレス検出
フラグ 0 ビット
PADR0 アドレス一致検出ビット
このビットを "1" に設定すると , PADR0 レジスタの設定値がアドレスと
一致することを示します。
"0" に設定した場合 : "0" にクリアされます。
"1" に設定した場合 : 影響しません。
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543
第 21 章 ROM 修正機能
21.4
21.4
MB90820B シリーズ
ROM 修正機能の動作説明
プログラムカウンタが , プログラムアドレス検出レジスタ (PADR) と同じアドレス
を指定する場合 , INT9 命令が実行されます。ROM 修正機能は , INT9 命令ルーチン
を処理することで作動します。
■ ROM 修正機能の動作説明
•
対応するアドレスがアドレス検出レジスタの設定値と等しい場合 , CPU によって読
み込まれる命令コードは , INT9 命令コード (01H) と強制的に置換させられます。そ
のため , 設定した命令を実行するときに , CPU は INT9 命令を実行します。
•
INT#9 割込みルーチンで処理することによって , プログラムパッチアプリケーショ
ン機能が実行されます。
•
アドレス検出レジスタには 2 つあり , それぞれ割込み許可ビットと割込みフラグが
備え付けられています。アドレスがアドレス検出レジスタに設定した値と等しく ,
割込み許可ビットが "1" の場合 , 次のように仮定します :
割込みフラグが "1" に設定され , CPU によって読み込まれる命令コードは , INT9 命
令コードと強制的に置換させられます。インストラクションを用いて "0" を書き込
むことで , 割込みフラグは "0" にクリアされます。
<注意事項>
• アドレス検出レジスタにインストラクションの第 1 バイト以降のアドレスが設定され
た場合 , アドレス一致検出機能は働かなくなります。設定したアドレスの値が "01H" と
置換されるので , 間違った命令が実行されるか無効なアドレスがアクセスされます。ア
ドレス検出レジスタに設定した値を変更する前に , 割込み許可ビットを "0" に設定して
ください。割込み許可ビットが "1" のときにデータが書き込まれた場合 , 書込み動作中
にアドレスが誤って検出され , 誤動作を起こす原因になります。
• プログラムアドレス検出レジスタは 001FF0H ∼ 001FF5H にレジスタをもっているた
め , MB90F828B の RAM 領域と重なりますので , MB90F828B 使用時 , 本機能をご使用
の場合には RAM アクセスを行わないようにしてください。
544
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CM44-10147-2
第 21 章 ROM 修正機能
21.5
MB90820B シリーズ
21.5
ROM 修正機能使用例
アドレス一致検出機能使用例を示します。
■ システム構成
図 21.5-1 システム構成例
E2PROM
MCU
F2MC-16LX
プルアップ抵抗
コネクタ (UART)
SIN
■ E2PROM メモリマップ
表 21.5-1 に E2PROM メモリマップを示します。
表 21.5-1 E2PROM メモリマップ
アドレス
意味
0000H
パッチプログラム番号 0 のバイト数
(0 : プログラムエラーはなし )
0001H
プログラムアドレス番号 0 の bit 7 ∼ bit 0
0002H
プログラムアドレス番号 0 の bit 15 ∼ bit 8
0003H
プログラムアドレス番号 0 の bit 24 ∼ bit 26
0004H
パッチプログラム番号 1 のバイト数
(0 : プログラムエラーはなし )
0005H
プログラムアドレス番号 1 の bit 7 ∼ bit 0
0006H
プログラムアドレス番号 1 の bit 15 ∼ bit 8
0007H
プログラムアドレス番号 1 の bit 24 ∼ bit 16
0008H ∼ 0010H+
パッチプログラム番号 0 のバイト数
パッチプログラム番号 0 の本体
■ 初期状態
E2PROM のデータはすべて "0" です。
CM44-10147-2
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545
第 21 章 ROM 修正機能
21.5
MB90820B シリーズ
■ プログラムエラーが発生した場合
パッチプログラムの本体とそのアドレスは , コネクタ (UART) を通じて MCU に転送さ
れます。MCU は E2PROM へ情報を書き込みます。
■ リセットシーケンス
リセットシーケンスが終了した後 , MCU は E2PROM の値を読み出します。パッチプロ
グラムのバイト数が "0" でない場合 , MCU はパッチプログラム ( 本体 ) を読み出し ,
RAM へ書き込みます。そして MCU はプログラムアドレスを PADR0 または PADR1 に
設定し , プログラムを動作させます。RAM に書き込まれるプログラムの最初のアドレ
スは , 各アドレス検出レジスタの指定のように RAM に配置されます。
■ INT9 割込み
割込みルーチン実行中に , 割込みに許可されたアドレスの割込みフラグをチェックし ,
対応するプログラムへ分岐します。割込みによってスタックされた情報は破棄されま
す。割込みフラグもクリアされます。
図 21.5-2 システム構成の例
MB90820B シリーズ
FFFFFFH
(3)
ROM
(1)
PC = トリガアドレス
異常プログラム
外部 E2PROM
ROM 修正への
レジスタ設定
• プログラムバイト数
• 割込みトリガアドレス
• 修正プログラム
UART を通じて送られたデータ
RAM
修正プログラム
(2)
000000H
546
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第 21 章 ROM 修正機能
21.5
MB90820B シリーズ
図 21.5-3 プログラムパッチ処理のフローチャート
リセット
E2PROM の 00H をリード
INT9
YES
0000H (E2PROM) = 0
NO
割込みプログラムをクリア
アドレスをリード
0001H ∼ 0003H (E2PROM)
MOV
PADR0 (MCU)
プログラムをパッチする
JMP 000400H
パッチプログラムをリード
0010H ∼ 0090H (E2PROM)
MOV
パッチプログラム実行
000400H ∼ 000480H
000400H ∼ 000480H (MCU)
比較を許可
パッチプログラム終了
JMP FF0050H
MOV PACSR, #02H
通常プログラムを実行
MB90820B シリーズ
FFFFFFH
PC = PADR0
NO
YES
INT9
FF0050H
2
E PROM
ROM
異常プログラム
FFFFH
FF0000H
0090H
FE0000H
パッチプログラム
0010H
001100H
スタック領域
下位プログラムアドレス : 00
RAM 領域
0003H
中位プログラムアドレス : 00
0002H
上位プログラムアドレス : 00
0001H
0000H
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バイト内のパッチ
プログラムサイズ : 80
RAM
000480H
パッチプログラム
000400H
RAM / レジスタ領域
000100H
I/O 領域
000000H
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547
第 21 章 ROM 修正機能
21.5
548
MB90820B シリーズ
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第 22 章
ROM ミラー機能
選択モジュール
MB90820B シリーズの ROM ミラー機能選択モ
ジュールの機能と動作について説明します。
22.1 ROM ミラー機能選択モジュールの概要
22.2 ROM ミラー機能選択レジスタ (ROMM)
CM44-10147-2
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549
第 22 章 ROM ミラー機能 選択モジュール
22.1
22.1
MB90820B シリーズ
ROM ミラー機能選択モジュールの概要
ROM ミラー機能選択モジュールでは , レジスタを設定することで 00 バンクから
ROM に配置されている FF バンクにアクセスできます。
■ ROM ミラー機能選択モジュールのレジスタ
図 22.1-1 ROM ミラー機能選択モジュールのレジスタ
ROM ミラー機能選択レジスタ
bit15
bit14
bit13
bit12
bit11
bit10
bit9
−
(−)
−
(−)
−
(−)
−
(−)
−
(−)
−
(−)
−
(−)
bit8
MI
(W)
初期値
.XXXXXXX1B
■ ROM ミラー機能選択モジュールブロックダイヤグラム
図 22.1-2 ROM ミラー機能選択モジュールブロックダイヤグラム
F2MC-16LX バス
ROM ミラーレジスタ
アドレス領域
FF バンク
00 バンク
ROM
550
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第 22 章 ROM ミラー機能 選択モジュール
22.2
MB90820B シリーズ
ROM ミラー機能選択レジスタ (ROMM)
22.2
ROM ミラー機能選択レジスタ (ROMM) は , ミラー機能を許可します。
■ ROM ミラー機能選択レジスタ (ROMM)
図 22.2-1 ROM ミラー機能選択レジスタ (ROMM)
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
初期値
XXXXXXX1B
−
−
−
−
−
−
−
MI
(−)
(−)
(−)
(−)
(−)
(−)
(−)
W
bit 8
MI
X
: 不定
W
: ライトオンリ
ミラー許可ビット
0
ミラー機能禁止
1
ミラー機能許可
: 初期値
−
: 未定義
表 22.2-1 ROM ミラー機能選択レジスタ (ROMM) の機能
ビット名
機能
bit15
∼
bit9
未定義ビット
読み出した場合 : 値は不定です。
書き込んだ場合 : 影響しません。
bit8
MI:
ミラー許可ビット
"0" に設定した場合 : バンク 00 において機能が禁止されます。書込み専
用です。
"1" に設定した場合 : バンク FF の ROM データは , バンク 00 から読み出
されます。
<参考>
バンク 00 は , "008000H" ∼ "00FFFFH" 番地から "FF8000H" ∼ "FFFFFFH" 番地にアクセ
スしますので , "FFF000H" ∼ "FF7FFFH" 番地のアドレスは , ROM ミラー機能を設定して
もアクセスできません。
MB90822B
MB90823B
MB90F822B
MB90F823B
MB90F828B
MB90V820B
アドレス 1
FF0000H
FE0000H
FF0000H
FE0000H
FE0000H
FE0000H
アドレス 2
0010FFH
0010FFH
0010FFH
0010FFH
0020FFH
0040FFH
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551
第 22 章 ROM ミラー機能 選択モジュール
22.2
MB90820B シリーズ
図 22.2-2 メモリスペース
アドレス
FFFFFFH
アドレス 1
ROM 領域
ROM 領域
010000H
ROM 領域
008000H
アドレス 2
RAM 領域
RAM 領域
I/O 領域
I/O 領域
000100H
0000F0H
000000H
MI = 1 の場合
552
内部
領域
MI = 0 の場合
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第 23 章
512K/1024K ビット
フラッシュメモリ
512K/1024K ビットフラッシュメモリの機能および
動作について説明します。
23.1 512K/1024K ビットフラッシュメモリの概要
23.2 512K/1024K フラッシュメモリのレジスタとセクタ構成
23.3 フラッシュメモリ制御ステータスレジスタ (FMCS)
23.4 フラッシュメモリ自動アルゴリズム起動方法
23.5 自動アルゴリズム実行状態の確認
23.6 フラッシュメモリ書込み / 消去の詳細説明
23.7 フラッシュセキュリティの特長
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553
第 23 章 512K/1024K ビット フラッシュメモリ
23.1
23.1
MB90820B シリーズ
512K/1024K ビットフラッシュメモリの概要
512K/1024K フラッシュメモリへのデータ書込み / 消去の方法には , 以下の 3 とおり
の方法があります。
1. パラレルライタ ( ミナトエレクトロニクス製モデル 1890A)
2. シリアル専用ライタ ( 横河ディジタルコンピュータ株式会社製 AF200 )
3. プログラム実行による書込み / 消去
以下に , 「3. プログラム実行による書込み / 消去」について解説します。
■ 512K/1024K ビットフラッシュメモリの概要
512K ビットフラッシュメモリは , CPU メモリマップ上の FF バンクに配置され , 1024K
ビットフラッシュメモリは , CPU メモリマップ上の FE および FF バンクに配置されま
す。フラッシュメモリインタフェース回路の機能により , マスク ROM と同様に CPU
からのリードアクセスおよびプログラムアクセスができます。
フラッシュメモリへの書込み / 消去は , フラッシュメモリインタフェース回路を介して
CPU からの命令で行えるため , 実装状態での書換えができ , プログラムやデータの改善
が効率よく行うことができます。ただし , 許可セクタプロテクタなどのセレクタ動作を
使用できません。
■ 512K/1024K ビットフラッシュメモリの特長
• 512K ビット : 64K ワード× 8 ビット /32K ワード× 16 ビット (16K+8K+8K+32K)
セクタ構成
• 1024Kビット: 128Kワード×8ビット/64Kワード×16ビット(64K+16K+8K+8K+32K)
セクタ構成
• 自動プログラムアルゴリズム (Embedded Algorithm: MBM29F400TA と同様 )
• 消去一時停止 / 消去再開機能の搭載
• データポーリング , トグルビットによる書込み / 消去完了検出
• CPU 割込みによる書込み / 消去の完了検出
• JEDEC 標準タイプコマンドとの互換性
• セクタごとの消去が可能 ( セクタ組合せ自由 )
• 書込み / 消去回数 ( 最小 ) 10,000 回
• フラッシュセキュリティの特長
■ フラッシュメモリ書込み / 消去
• フラッシュメモリは , 書込みと読出しを同時に行うことはできません。
• フラッシュメモリにデータの書込み / 消去動作を行う場合には , フラッシュメモリ
上にあるプログラムをいったん RAM にコピーし , RAM にコピーしたプログラムを
実行することにより , フラッシュメモリへの書込みを行うことができます。
554
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第 23 章 512K/1024K ビット フラッシュメモリ
23.1
MB90820B シリーズ
■ フラッシュメモリのレジスタ
図 23.1-1 フラッシュメモリ制御ステータスレジスタ (FMCS)
bit7
INTE
(R/W)
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bit6
RDYINT
(R/W)
bit5
WE
(R/W)
bit4
RDY
(R)
bit3
bit2
bit1
bit0
予約
(-)
予約
(-)
予約
(-)
予約
(-)
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初期値
000X0000B
555
第 23 章 512K/1024K ビット フラッシュメモリ
23.2
23.2
MB90820B シリーズ
512K/1024K フラッシュメモリのレジスタとセクタ構成
図 23.2-1 および図 23.2-2 に 512K ビットフラッシュメモリのセクタ構成を示しま
す。図中アドレスには , 各セクタの上位アドレスと下位アドレスを示します。
■ セクタ構成
CPU から 512K ビットフラッシュメモリをアクセスする場合 FF バンクレジスタに
SA0 ∼ SA3 が配置されています。
図 23.2-1 512K ビットフラッシュメモリのセクタ構成
フラッシュメモリ
CPUアドレス
ライタアドレス*
FFFFFFH
7FFFFH
FFC000H
7C000H
FFBFFFH
7BFFFH
FFA000H
7A000H
FF9FFFH
79FFFH
SA3(16Kバイト)
SA2(8Kバイト)
SA1(8Kバイト)
FF8000H
78000H
FF7FFFH
77FFFH
FF0000H
70000H
SA0(32Kバイト)
*: ライタアドレスとは , フラッシュメモリにパラレルライタでデータ 書込みを行う場合 ,
CPU アドレスに相当するアドレスです。汎用ライタを使用し書込み / 消去を行う場合
は , このライタアドレスで書込み / 消去を行います。
556
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第 23 章 512K/1024K ビット フラッシュメモリ
23.2
MB90820B シリーズ
CPU から 1024K ビットフラッシュメモリをアクセスする場合 FE および FF バンクレジ
スタに SA0 ∼ SA4 が配置されています。
図 23.2-2 1024K ビットフラッシュメモリのセクタ構成
フラッシュメモリ
CPUアドレス
FFFFFFH
ライタアドレス*
7FFFFH
SA4(16Kバイト)
FFC000H
7C000H
FFBFFFH
7BFFFH
FFA000H
7A000H
FF9FFFH
79FFFH
FF8000H
78000H
FF7FFFH
77FFFH
FF0000H
70000H
FEFFFFH
6FFFFH
FE0000H
60000H
SA3(8Kバイト)
SA2(8Kバイト)
SA1(32Kバイト)
SA0(64Kバイト)
*: ライタアドレスとは , フラッシュメモリにパラレルライタでデータ 書込みを行う場合 ,
CPU アドレスに相当するアドレスです。汎用ライタを使用し書込み / 消去を行う場合
は , このライタアドレスで書込み / 消去を行います。
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557
第 23 章 512K/1024K ビット フラッシュメモリ
23.3
23.3
MB90820B シリーズ
フラッシュメモリ制御ステータスレジスタ (FMCS)
フラッシュメモリ制御ステータスレジスタ (FMCS) の機能を図 23.3-1 に示します。
■ フラッシュメモリ制御ステータスレジスタ (FMCS)
図 23.3-1 フラッシュメモリ制御ステータスレジスタ (FMCS)
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
INTE RDYINT WE RDY
-
-
-
-
R/W R/W R/W
-
-
-
-
R
初期値
000X0000B
bit3~bit0
予約ビット
予約
0
必ず"0"に設定してください
bit4
フラッシュメモリ書込み/消去ステータスビット
RDY
0
書込み/消去の実行中
1
書込み/消去の終了
bit5
WE
0
1
フラッシュメモリ書込み/消去許可ビット
フラッシュメモリ領域の書込み/消去禁止
フラッシュメモリ領域の書込み/消去許可
bit6
RDYINT
0
1
フラッシュメモリ動作フラグビット
書込み/消去の実行中
書込み/消去の終了
bit7
フラッシュメモリ書込み/消去割込み許可ビット
INTE
0
割込み禁止
1
割込み許可
R/W :リード/ライト可能
R :リードオンリ
:未定義
:初期値
558
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MB90820B シリーズ
第 23 章 512K/1024K ビット フラッシュメモリ
23.3
表 23.3-1 フラッシュメモリ制御ステータスレジスタ (FMCS) の機能
ビット名
bit7
bit6
bit5
bit4
bit3
∼
bit0
機能
INTE:
フラッシュメモリ書込み /
消去割込み許可ビット
フラッシュメモリの書込み / 消去の終了で CPU に割込みを発生させる
ビットです。
INTE ビットが "1" でかつ RDYINT ビットが "1" のときに CPU へ割り込み
が発生します。INTE ビットが "0" であれば割込みは発生しません。
"0" に設定した場合 : 書込み / 消去終了での割込み許可
"1" に設定した場合 : 書込み / 消去終了での割込み禁止
RDYINT:
フラッシュメモリ動作
フラグビット
フラッシュメモリの動作状態を示すビットです。
フラッシュメモリの書込み / 消去が終了した場合 "1" となります。フラッ
シュメモリ書込み / 消去後このビットが "0" の間は , フラッシュメモリへ
の書込み / 消去はできません。書込み / 消去が終了して "1" に設定された
後は , フラッシュメモリへの書込み / 消去が可能になります。
"0" 書込みによって "0" にクリアされ , "1" の書込みは無視されます。フ
ラッシュメモリ自動アルゴリズム (「23.4 フラッシュメモリ自動アルゴリ
ズム起動方法」参照 ) 終了タイミングで , "1" にセットされます。リード
モディファイライト (RMW) 命令を使用した場合は , 必ず "1" が読み出さ
れます。
"0" に設定した場合 : 書込み / 消去動作実行中
"1" に設定した場合 : 書込み / 消去動作終了 ( 割込み要求発生 )
WE:
フラッシュメモリ書込み /
消去許可ビット
フラッシュメモリ領域へのライトイネーブルビットです。
このビットが "1" のとき , FF バンクへのコマンドシーケンス (「23.4 フ
ラッシュメモリ自動アルゴリズム起動方法」参照 ) 発行後の書込みは , フ
ラッシュメモリ領域への書込みになります。本ビットが "0" のとき , 書込
み / 消去の信号は発生されません。このビットはフラッシュメモリの書込
み / 消去のコマンドを起動する際に使用します。
"0" に設定した場合 : フラッシュメモリ書込み / 消去禁止
"1" に設定した場合 : フラッシュメモリ書込み / 消去許可
RDY:
フラッシュメモリ書込み /
消去ステータスビット
フラッシュメモリの書込み / 消去許可ビットです。
• この RDY ビットが "0" の場合は , フラッシュメモリへの書込み / 消去
はできません。
• この RDY ビットが "0" の場合でも , 読出し / リセットコマンド , セクタ
消去一時停止コマンドは受け付けることができます。
"0" に設定した場合 : 書込み / 消去動作実行中
"1" に設定した場合 : 書込み / 消去動作終了 ( 次データ書込み / 消去許可 )
予約 :
予約ビット
必ず "0" に設定してください。
<注意事項>
フラッシュメモリ動作フラグビット (RDYINT) とフラッシュメモリ書込み / 消去ステータ
スビット (RDY) は同時には変化しません。どちらかのビットで書込み / 消去の終了を判定
するようにプログラムを作成してください。
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559
第 23 章 512K/1024K ビット フラッシュメモリ
23.3
MB90820B シリーズ
自動アルゴリズム
終了タイミング
RDYINTビット
RDYビット
1マシンサイクル
560
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第 23 章 512K/1024K ビット フラッシュメモリ
23.4
MB90820B シリーズ
フラッシュメモリ自動アルゴリズム起動方法
23.4
フラッシュメモリの自動アルゴリズムを起動するコマンドには , 読出し / リセット ,
書込み , チップ消去 , セクタ消去の 4 種類があり , セクタ消去については一時停止と
再開の制御ができます。
■ コマンドシーケンス表
表 23.4-1 に , フラッシュメモリの書込み / 消去時に使用するコマンドの一覧を示しま
す。コマンドレジスタにライトするデータはすべてバイト長ですが , ワードアクセス
で書き込んでください。ワードアクセスで書き込んだ場合の上位バイトのデータは無
視されます。
表 23.4-1 コマンドシーケンス表
1st バスライト
サイクル
コマンド
シーケン
ス
バスラ
イトア
クセス
読出し /
リセット *
1
YYYXXXH XXF0H
読出し /
リセット *
4
書込み
2nd バスライトサ
イクル
3rd バスライト
サイクル
4th バスライト
サイクル
5th バスライト
サイクル
6th バスライト
サイクル
アドレス データ アドレス データ アドレス データ アドレス データ アドレス データ アドレス データ
−
−
−
−
−
−
−
−
−
−
YYYAAAH XXAAH YYY554H XX55H YYYAAAH XXF0H
RA
RD
−
−
−
−
4
YYYAAAH XXAAH YYY554H XX55H YYYAAAH XXA0H
PA
PD
−
−
−
−
チップ消去
6
YYYAAAH XXAAH YYY554H XX55H YYYAAAH XX80H YYYAAAH XXAAH YYY554H
XX55H YYYAAAH XX10H
セクタ消去
6
YYYAAAH XXAAH YYY554H XX55H YYYAAAH XX80H YYYAAAH XXAAH YYY554H
XX55H
SA
XX30H
セクタ消去一時停止 アドレス YYYXXXH, データ "XXB0H" 入力で , セクタ消去中の消去一時停止
セクタ消去再開
アドレス YYYXXXH, データ "XX30H" 入力で , セクタ消去一時停止後 , 消去開始
RA : 読出しアドレス
PA : 書込みアドレス
SA : セクタアドレス ( セクタ内の任意の 1 アドレスを指定 )
RD : 読出しデータ
PD : 書込みデータ
YYY: フラッシュメモリ領域中の , 任意のアドレスの上位 12 ビット
*
: 2 種類の読出し / リセットコマンドはどちらもフラッシュメモリを読出しモードにリセットすることができます。
<注意事項>
表中のアドレスは , CPU メモリマップ上の値です。アドレスおよびデータはすべて 16 進
数で表記しています。ただし , "X" は任意の値です。
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561
第 23 章 512K/1024K ビット フラッシュメモリ
23.5
23.5
MB90820B シリーズ
自動アルゴリズム実行状態の確認
フラッシュメモリでは , 書込み / 消去のフローを自動アルゴリズムで行うため , フ
ラッシュメモリ内部の動作状態や動作完了した事を知らせるハードウェアを持ちま
す。この自動アルゴリズムは , 下記のハードウェアシーケンスフラグによって内蔵
フラッシュメモリの動作状態の確認ができます。
■ ハードウェアシーケンスフラグ
ハードウェアシーケンスフラグは , DQ7, DQ6, DQ5, DQ3 の 4 ビットの出力で構成され
ます。それぞれがデータポーリングフラグ (DQ7), トグルビットフラグ (DQ6), タイミン
グリミット超過フラグ (DQ5), セクタ消去タイマフラグ (DQ3) の機能を持ちます。これ
により , 書込み / チップ・セクタ消去終了 , 消去コードライトが有効かを確認できます。
ハードウェアシーケンスフラグを参照するには , コマンドシーケンス (「23.4 フラッ
シュメモリ自動アルゴリズム起動方法」) 設定後にフラッシュメモリ内部の対象セクタ
のアドレスにリードアクセスすることで参照できます。
表 23.5-1 にハードウェアシーケンスフラグのビット割当てを示します。
表 23.5-1 ハードウェアシーケンスフラグのビット割当て
ビット No.
ハードウェアシーケンスフラグ
7
6
5
4
3
2
1
0
DQ7
DQ6
DQ5
−
DQ3
−
−
−
• 自動書込み / チップ・セクタ消去が実行中か , 終了しているか判断するためには ,
ハードウェアシーケンスフラグを確認するか , またはフラッシュメモリ制御ステー
タスレジスタのフラッシュメモリ書込み / 消去ステータスビット (FMCS : RDY) を
確認してください。書込み / 消去の終了後は , 読出し / リセット状態に戻ります。
• 書込み / 消去プログラムを作成する場合には , いずれかのフラグで自動書込み / 消去
の終了を確認後に , データの読出しの処理を行ってください。
• 2回目以降のセクタ消去コードライトが有効であるかについても,ハードウェアシー
ケンスフラグによって確認できます。
562
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MB90820B シリーズ
第 23 章 512K/1024K ビット フラッシュメモリ
23.5
表 23.5-2 に , ハードウェアシーケンスフラグ機能の一覧を示します。
表 23.5-2 ハードウェアシーケンスフラグ機能の一覧
DQ7
DQ6
DQ5
DQ3
DQ7 →
DATA: 7
Toggle →
DATA: 6
0→
DATA: 5
0→
DATA: 3
チップ・セクタ消去
→消去完了
0→1
Toggle →
Stop
0→1
1
セクタ消去ウェイト
→消去開始
0
Toggle
0
0→1
消去→セクタ消去一時停止
( 消去中のセクタ )
0→1
Toggle →
1
0
1→0
セクタ消去一時停止→
消去再開
( 消去中のセクタ )
1→0
1→
Toggle
0
0→1
DATA: 7
DATA: 6
DATA: 5
DATA: 3
DQ7
Toggle
1
0
0
Toggle
1
1
状態
書込み→書込み完了
( 書込みアドレス指定時 )
正常動作時の
状態変化
セクタ消去一時停止中
( 消去中ではないセクタ )
書込み
異常動作
チップ・セクタ消去
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563
第 23 章 512K/1024K ビット フラッシュメモリ
23.5
MB90820B シリーズ
データポーリングフラグ (DQ7)
23.5.1
データポーリングフラグ (DQ7) は , 自動アルゴリズム実行が進行中もしくは終了状
態であることをデータポーリング機能によって知らせるハードウェアシーケンスフ
ラグです。データポーリングフラグの状態遷移を表 23.5-3 と表 23.5-4 に示します。
■ 書込みの場合
• 自動書込みアルゴリズム実行中にリードアクセスした場合 , 指定したリードアドレ
スに関係なく , 最後に書き込まれたデータの bit7 を反転させた値を出力します。
• 自動書込みアルゴリズム終了時にリードアクセスを行った場合 , フラッシュメモリ
はリードアクセスを行ったアドレスの bit7 を出力します。
■ チップ消去 / セクタ消去の場合
• チップ消去 / セクタ消去のアルゴリズム実行中に現在消去しているセクタをリード
アクセスし , チップ消去実行中に指定したアドレスに関係なく , フラッシュメモリ
は "0" を出力します。チップ消去 / セクタ消去が終了すると , フラッシュメモリは
"1" を出力します。
■ セクタ消去一時停止の場合
• セクタ消去一時停止状態でリードアクセスを行った場合 , フラッシュメモリは , リー
ドアドレスが消去中のセクタであれば , "1" を出力します。消去中のセクタでなけれ
ば , リードアドレスの読出し値の bit7(DATA : 7) を出力します。
• トグルビットフラグ (DQ6) とともに参照することで , セクタ一時停止状態であるか ,
どのセクタが消去中であるかを判定できます。
<注意事項>
自動アルゴリズム起動した場合は , 指定したアドレスへのリードアクセスは無視されま
す。データの読出しは , データポーリングフラグ (DQ7) の終了を受けてほかのビットの出
力が可能となります。自動アルゴリズム終了後のデータの読出しは , データポーリング終
了を確認したリードアクセスの後に行ってください。
表 23.5-3 と表 23.5-4 に , データポーリングフラグの状態遷移を示します。
表 23.5-3 データポーリングフラグの状態遷移 ( 正常動作時の状態変化 )
動作状態
書込み
→
書込み完了
チップ・
セクタ消去
→
消去完了
DQ7
DQ7 →
DATA: 7
0→1
564
セクタ消去
ウェイト
→
消去開始
セクタ消去
→
セクタ消去
一時停止
( 消去中の
セクタ )
セクタ消去
一時停止
→
消去再開
( 消去中の
セクタ )
0
0→1
1→0
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セクタ消去
一時停止中
( 消去中では
ないセクタ )
DATA: 7
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第 23 章 512K/1024K ビット フラッシュメモリ
23.5
MB90820B シリーズ
表 23.5-4 データポーリングフラグの状態遷移 ( 異常動作時の状態変化 )
動作状態
書込み
チップ・セクタ消去
DQ7
DQ7
0
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565
第 23 章 512K/1024K ビット フラッシュメモリ
23.5
23.5.2
MB90820B シリーズ
トグルビットフラグ (DQ6)
トグルビットフラグ (DQ6) は , 自動アルゴリズム実行が進行中 , もしくは終了状態
であることをトグルビット機能によって知らせるハードウェアシーケンスフラグで
す。データポーリングフラグの状態遷移を表 23.5-5 と表 23.5-6 に示します。
■ 書込みとチップ消去 / セクタ消去の場合
•
自動書込みアルゴリズムおよびチップ消去 / セクタ消去のアルゴリズム実行中に ,
リードアクセスを連続して行った場合 , フラッシュメモリは , 指定したリードアド
レスに関係なく , リードを行うごとに "1" と "0" を交互にトグル出力します。
• 自動書込みアルゴリズムおよびチップ消去 / セクタ消去のアルゴリズムが終了した
あとに , リードアクセスを連続して行った場合 , フラッシュメモリは bit6 のトグル
動作を停止し , リードアドレスの読出し値の bit6(DATA: 6) を出力します。
■ セクタ消去一時停止の場合
セクタ消去一時停止状態でリードアクセスを行った場合 , フラッシュメモリは , 指定し
たリードアドレスが消去中のセクタであるならば , "1" を出力します。消去中のセクタ
でなければ , リードアドレスの読出し値の bit6(DATA: 6) を出力します。
<参考>
書込みを行うセクタが書換え保護されている場合は , 約 2µs 間トグル出力を行った後 ,
データを書き換えることなくトグル出力を終了します。
消去を行うすべてのセクタが書換え保護されている場合 , トグルビットフラグ (DQ6) は ,
約 100µs の間トグル出力を行った後 , データを書き換えることなく読出し / リセット状態
に戻ります。
表 23.5-5 と表 23.5-6 に , トグルビットフラグの状態遷移を示します。
表 23.5-5 トグルビットフラグの状態遷移 ( 正常動作時の状態変化 )
動作状態
書込み
→
書込み完了
チップ・
セクタ消去
→
消去完了
セクタ消去
ウェイト
→
消去開始
セクタ消去
→
セクタ消去
一時停止
( 消去中の
セクタ )
セクタ消去
一時停止
→
消去再開
( 消去中の
セクタ )
セクタ消去
一時停止中
( 消去中では
ないセクタ )
DQ6
Toggle→
DATA: 6
Toggle → Stop
Toggle
Toggle → 1
1 → Toggle
DATA: 6
表 23.5-6 トグルビットフラグの状態遷移 ( 異常動作時の状態変化 )
動作状態
書込み
チップ・セクタ消去
DQ6
Toggle
Toggle
566
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第 23 章 512K/1024K ビット フラッシュメモリ
23.5
MB90820B シリーズ
タイミングリミット超過フラグ (DQ5)
23.5.3
タイミングリミット超過フラグ (DQ5) は , 自動アルゴリズムの実行がフラッシュメ
モリ内部に規定時間 ( 内部パルスカウントなど ) を超えてしまったことを知らせる
ハードウェアシーケンスフラグです。タイミングリミット超過フラグの状態遷移を
表 23.5-7 と表 23.5-8 に示します。
■ 書込みとチップ消去 / セクタ消去の場合
• 書込み , またはチップ消去 / セクタ消去の自動アルゴリズム起動後にリードアクセ
スを行った場合 , 規定時間 ( 書込み / 消去に要する時間 ) 内であれば "0" を , 規定時
間を超えている場合は "1" を出力します。
• タイミングリミット超過フラグ (DQ5) は , 自動アルゴリズムが実行中か終了状態に
かかわらず , 書込み / 消去の成功または , 失敗の判定を行うことができます。タイミ
ングリミット超過フラグ (DQ5) が "1" を出力した場合 , データポーリング機能 , また
はトグルビット機能により自動アルゴリズムが実行中であれば , 書込みが失敗して
いると判断できます。
• 例えば "0" が書き込まれているフラッシュメモリアドレスを "1" に設定した場合は ,
フラッシュメモリはロックされ , 自動アルゴリズムは終了せず , データポーリング
フラグ (DQ7) から有効なデータが出力されません。またトグルビットフラグ (DQ6)
はトグル動作を終了せず , タイムリミットを超えてしまい , タイミングリミット超
過フラグ (DQ5) は "1" を出力します。タイミングリミット超過フラグ (DQ5) が "1"
を出力した場合は , フラッシュメモリが不良ではなく , 正しく使用されなかったこ
とを示していますので , リセットコマンドを実行してください。
表 23.5-7 と表 23.5-8 に , タイミングリミット超過フラグの状態遷移を示します。
表 23.5-7 タイミングリミット超過フラグの状態遷移 ( 正常動作時の状態変化 )
動作状態
書込み
→
書込み完了
チップ・
セクタ消去
→
消去完了
DQ5
0 → DATA: 5
0→1
セクタ消去
ウェイト
→
消去開始
セクタ消去
→
セクタ消去
一時停止
( 消去中の
セクタ )
セクタ消去
一時停止
→
消去再開
( 消去中の
セクタ )
0
0
0
セクタ消去
一時停止中
( 消去中では
ないセクタ )
DATA: 5
表 23.5-8 タイミングリミット超過フラグの状態遷移 ( 異常動作時の状態変化 )
動作状態
書込み
チップ・セクタ消去
DQ5
1
1
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567
第 23 章 512K/1024K ビット フラッシュメモリ
23.5
23.5.4
MB90820B シリーズ
セクタ消去タイマフラグ (DQ3)
セクタ消去タイマフラグ (DQ3) は , セクタ消去コマンド起動後セクタ消去ウェイト
期間中であるか否かを知らせるハードウェアシーケンスフラグです。セクタ消去タ
イマフラグの状態遷移を表 23.5-9 と表 23.5-10 に示します。
■ セクタ消去の場合
•
セクタ消去コマンド起動後にリードアクセスを行った場合に , セクタ消去ウェイト
期間中であれば , コマンドを入力したセクタでのアドレス信号に指定されたリード
アドレスに関係なく , "0" を出力します。セクタ消去ウェイト期間を超えている場合
は "1" を出力します。
• データポーリング機能やトグルビット機能により消去アルゴリズムが実行中を示
している場合 , セクタ消去タイマフラグ (DQ3) が "1" であれば , 内部制御消去動作を
行っています。続けて消去一時停止以外のコマンドを設定した場合は , 消去が終了
されるまで無視されます。
• セクタ消去タイマフラグ (DQ3) が "0" であった場合 , フラッシュメモリはセクタ消
去コマンドを受け付けることができます。セクタ消去コマンドを書き込む場合は ,
セクタ消去タイマフラグ (DQ3) が "0" であることを確認してください。セクタ消去
タイマ (DQ3) が "1" であった場合 , 一時停止のセクタ消去コマンドが受け付けられ
ない場合があります。
● セクタ消去一時停止の場合
• セクタ消去一時停止状態でリードアクセスを行った場合 , フラッシュメモリは , 指
定したリードアドレスが消去中のセクタであるならば , "1" を出力します。消去中の
セクタでなければ , 指定したリードアドレスの読出し値の bit3(DATA: 3) を出力しま
す。
表 23.5-9 と表 23.5-10 に , セクタ消去タイマフラグの状態遷移を示します。
表 23.5-9 セクタ消去タイマフラグの状態遷移 ( 正常動作時の状態変化 )
動作状態
書込み
→
書込み完了
チップ・
セクタ消去
→
消去完了
セクタ消去
ウェイト
→
消去開始
セクタ消去
→
セクタ消去
一時停止
( 消去中の
セクタ )
セクタ消去
一時停止
→
消去再開
( 消去中の
セクタ )
セクタ消去
一時停止中
( 消去中では
ないセクタ )
DQ3
0 → DATA: 3
1
0→1
1→0
0→1
DATA: 3
表 23.5-10 セクタ消去タイマフラグの状態遷移 ( 異常動作時の状態変化 )
動作状態
書込み
チップ・セクタ消去
DQ3
0
1
568
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MB90820B シリーズ
23.6
第 23 章 512K/1024K ビット フラッシュメモリ
23.6
フラッシュメモリ書込み / 消去の詳細説明
自動アルゴリズムを起動するコマンドを入力し , フラッシュメモリに読出し / リセッ
ト , 書込み , チップ消去 , セクタ消去 , セクタ消去一時停止 , セクタ消去再開のそれ
ぞれの動作を行う手順を説明します。
■ フラッシュメモリ書込み / 消去の詳細説明
自動アルゴリズムは , 読出し / リセット , 書込み , チップ消去 , セクタ消去 , セクタ消去
一時停止 , 消去再開のコマンドシーケンス ( 詳細は ,「23.4 フラッシュメモリ自動アル
ゴリズム起動方法」を参考にしてください ) を CPU からフラッシュメモリに書き込む
ことにより起動できます。CPU からフラッシュメモリへの書込みは , 必ず連続して行っ
てください。また , 自動アルゴリズムはデータポーリング機能により終了状態を確認で
きます。正常終了後は読出し / リセット状態に戻ります。
各動作について , 下記の順に説明します。
• フラッシュメモリを読出し / リセット状態にする
• フラッシュメモリへデータを書き込む
• フラッシュメモリのデータを消去する ( チップ消去 )
• フラッシュメモリの任意のデータを消去する ( セクタ消去 )
• フラッシュメモリのセクタ消去を一時停止する
• フラッシュメモリのセクタ消去を再開する
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569
第 23 章 512K/1024K ビット フラッシュメモリ
23.6
23.6.1
MB90820B シリーズ
フラッシュメモリを読出し / リセット状態にする
読出し / リセットコマンドを入力し , フラッシュメモリを読出し / リセット状態にす
る手順について説明します。
■ フラッシュメモリを読出し / リセット状態にする
• フラッシュメモリを読出し / リセット状態にするには , コマンドシーケンス表 ( 詳細
は , 「23.4 フラッシュメモリ自動アルゴリズム起動方法」を参考にしてください )
の読出し / リセットコマンドを CPU からフラッシュメモリの目的のセクタへ連続し
てコードを送ってください。
• 読出し / リセットコマンドには 1 回と 3 回のバス動作を行う 2 通りのコマンドシー
ケンスがありますが , 違いはありません。
• 読出し / リセット状態はフラッシュメモリの初期状態ですので , 電源投入後 , コマン
ドの正常終了後は常に読出し / リセット状態になります。読出し / リセット状態は ,
コマンドの入力待ち状態でもあります。
• 読出し / リセット状態では , フラッシュメモリへ , リードアクセスコマンドを行うこ
とによりデータを読み出すことができます。マスク ROM と同様に CPU からのプロ
グラムアクセスができます。フラッシュメモリへ , リードアクセスを行う場合は , 読
出し / リセットコマンドは必要ありません。コマンドが正常に終了しなかった場合
は , 自動アルゴリズムを初期化するために , 読出し / リセットコマンドを使用してく
ださい。
570
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23.6.2
第 23 章 512K/1024K ビット フラッシュメモリ
23.6
フラッシュメモリへデータを書き込む
書込みコマンドを入力し , フラッシュメモリへデータを書き込む手順について説明
します。図 23.6-1 にフラッシュメモリ書込み手順の例を示します。
■ フラッシュメモリへデータを書き込む
• フラッシュメモリのデータ書込み自動アルゴリズムを起動するためには , コマンド
シーケンス表 ( 詳細は , 「23.4 フラッシュメモリ自動アルゴリズム起動方法」を参
考にしてください ) の書込みコマンドを CPU からフラッシュメモリの目的のセクタ
へ連続して送ってください。
• 4 サイクル目に目的のアドレスへのデータ書込みが終了した場合 , 自動アルゴリズ
ムが起動され自動書込みを開始します。
■ アドレス指定方法
• 書込みデータサイクルで指定する書込みアドレスは , 偶数アドレスのみ設定できま
す。奇数アドレスを設定した場合は , 正しく書き込むことができません。偶数アド
レスへワードデータ単位で書込みを行ってください。
• 書込みはどのようなアドレスの順番でも , セクタの境界を超えても行えます。1 回
の書込みコマンドによって書き込まれるデータは 1 ワードのみです。
■ データ書込み上の注意
• 書込みによって , ビットデータを "0" から "1" に戻すことはできません。ビットデー
タ "0" にビットデータ "1" を書き込むと , データポーリングアルゴリズム (DQ7) また
は , トグル動作 (DQ6) が終了せず , フラッシュメモリ素子が不良と判定され , 書込み
規定時間を超えてタイミングリミット超過フラグ (DQ5) がエラーと判定します。"1"
の書込みは可能ですが , 実際には行いません。
• 読出し / リセット状態でデータを読み出した場合 , ビットデータは "0" のままです。
ビットデータを"0"から"1"に戻すには, フラッシュメモリの消去を行ってください。
• 自動書込み実行中は , すべてのコマンドが無視されます。書込み中にハードウェアリ
セットが起動された場合は , 書込みアドレスのデータは保証されません。
■ フラッシュメモリ書込み手順
• 図 23.6-1 にフラッシュメモリ書込み手順の例を示します。ハードウェアシーケンス
フラグ (「23.5 自動アルゴリズム実行状態の確認」を参考にしてください ) を用い
ることでフラッシュメモリ内部の自動アルゴリズムの状態を判定できます。ここで
は , フラッシュメモリへの書込み終了の確認にデータポーリングフラグ (DQ7) を用
いています。
• フラグチェックのために読み込むデータは , 最後に書込みを行ったアドレスからの
読込みとなります。
• データポーリングフラグ (DQ7) は , タイミングリミット超過フラグ (DQ5) と同時に
変化するので , タイミングリミット超過フラグ (DQ5) が "1" であった場合でもデー
タポーリングフラグビット (DQ7) を確認してください。
• トグルビットフラグ (DQ6) も , タイミングリミット超過フラグビット (DQ5) が "1"
に変化するのと同時にトグル動作を止めますので , トグルビットフラグ (DQ6) を確
認してください。
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571
第 23 章 512K/1024K ビット フラッシュメモリ
23.6
MB90820B シリーズ
図 23.6-1 フラッシュメモリ書込み手順の例
書込み開始
FMCS:WE(bit5)
フラッシュメモリ書込み許可
書込みコマンドシーケンス
①YYYAAA ← XXAA
②YYY554 ← XX55
③YYYAAA ← XXA0
④書込みアドレス←書込みデータ
内部アドレスリード
データポーリング
(DQ7)
次アドレス
Data
Data
0
タイミングリミット
(DQ5)
1
内部アドレスリード
Data
データポーリング
(DQ7)
Data
書込みエラー
最終アドレス
FMCS:WE(bit5)
フラッシュメモリ書込み禁止
書込み完了
YYY : フラッシュメモリ領域中の,フラッシュメモリ
書込みコントロールレジスタFWR0/FWR1で"0"設定
(書込み禁止/誤書込み防止)されていない任意の
アドレスの上位12ビット
X
: 任意の値
ハードウェアシーケンスフラグによる確認
572
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MB90820B シリーズ
23.6.3
第 23 章 512K/1024K ビット フラッシュメモリ
23.6
フラッシュメモリのデータを消去する ( チップ消去 )
チップ消去コマンドを入力し , フラッシュメモリの全データを消去する手順につい
て説明します。
■ フラッシュメモリのデータを消去する ( チップ消去 )
• フラッシュメモリからすべてのデータを消去するためには , コマンドシーケンス表
(「23.4 フラッシュメモリ自動アルゴリズム起動方法」を参照 ) のチップ消去コマン
ドを CPU からフラッシュメモリの目的のセクタへ連続して送ってください。
• チップ消去コマンドは 6 回のバス動作で行われ , 6 サイクル目の書込みが完了した
時点でチップ消去動作を開始します。
• チップ消去では , 消去前にユーザがフラッシュメモリに書込みを行う必要はありま
せん。自動消去アルゴリズム実行中に , フラッシュメモリはすべてのセルを消去す
る前に "0" を自動的に書き込んでから消去します。
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573
第 23 章 512K/1024K ビット フラッシュメモリ
23.6
23.6.4
MB90820B シリーズ
フラッシュメモリの任意のデータを消去する
( セクタ消去 )
セクタ消去コマンドを入力し , フラッシュメモリの任意のセクタを消去する ( セクタ
消去 ) 手順について説明します。セクタごとの消去が可能であり , 複数のセクタを同
時に指定することもできます。
■ フラッシュメモリの任意のデータを消去する ( セクタ消去 )
フラッシュメモリの任意のセクタを消去するためには , コマンドシーケンス表「23.4
(
フ
ラッシュメモリ自動アルゴリズム起動方法」を参照 ) のセクタ消去コマンドを CPU か
らフラッシュメモリの目的のセクタへ連続して送ってください。
● セクタ指定方法
• セクタ消去コマンドは 6 回のバス動作で行われます。6 サイクル目のアドレスを目
的のセクタ内の偶数アドレスに設定し , データにセクタ消去コード (30H) を書き込
むことにより 50µs のセクタ消去ウェイトが開始します。
• 複数のセクタ消去を行う場合は , 上記に続き消去する目的のセクタ内のアドレスに
消去コード (30H) を書き込みます。
■ 複数のセクタを指定する場合の注意
• 最後のセクタ消去コードの書込みから50µsのセクタ消去ウェイト期間終了により消
去が開始します。
• 複数のセクタを同時に消去する場合は , 消去セクタのアドレスと消去コード ( コマ
ンドシーケンス 6 サイクル目 ) を 50µs 以内に入力してください。50µs を超えて消
去コードを入力した場合は , 受け付けられません。
• 連続したセクタ消去コードの書込みが有効であるかは , セクタ消去タイマフラグ
(DQ3) によって確認できます。
• セクタ消去タイマフラグ (DQ3) をリードする場合のアドレスは , 消去しようとして
いるセクタを指定してください。
■ フラッシュメモリのセクタ消去手順
• ハードウェアシーケンスフラグ (「23.5 自動アルゴリズム実行状態の確認」を参照 )
を用いることでフラッシュメモリ内部の自動アルゴリズムの状態を判定できます。
図 23.6-2 にフラッシュメモリセクタの消去手順の例を示します。ここでは , 消去終
了の確認にトグルビットフラグ (DQ6) を用いています。フラグを確認するデータは ,
消去しようとしているセクタから読み込むことに注意してください。
• トグルビットフラグ (DQ6) は , タイミングリミット超過フラグ (DQ5) が "1" に変化
するのと同時にトグル動作を終了します。タイミングリミット超過フラグ (DQ5) が
"1" の場合でも , トグルビットフラグ (DQ6) を確認してください。
• データポーリングフラグ (DQ7) は , タイミングリミット超過フラグ (DQ5) と同時に
変化するので , データポーリングフラグ (DQ7) を確認してください。
574
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第 23 章 512K/1024K ビット フラッシュメモリ
23.6
MB90820B シリーズ
図 23.6-2 フラッシュメモリのセクタ消去手順の例
消去開始
FMCS:WE(bit5)
フラッシュメモリ消去許可
消去コマンドシーケンス
①YYYAAA ← XXAA
②YYY554 ← XX55
③YYYAAA ← XX80
④YYYAAA ← XXAA
⑤YYY554 ← XX55
1
セクタ消去タイマ
(DQ3)
0
⑥消去セクタへコード入力(30H)
YES
内部アドレスリード
消去セクタが他に
あるか
NO
内部アドレスリード1
内部アドレスリード2
トグルビット(DQ6)
データ1(DQ6)=データ2(DQ6)
次セクタ
YES
NO
0
タイミングリミット
(DQ5)
1
内部アドレスリード1
内部アドレスリード2
NO
トグルビット(DQ6)
データ1(DQ6)=データ2(DQ6)
YES
消去エラー
最終セクタ
NO
YES
FMCS:WE(bit5)
フラッシュメモリ消去禁止
ハードウェアシーケンス
フラグによる確認
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消去完了
YYY : フラッシュメモリ領域中の,フラッシュメモリ
書込みコントロールレジスタFWR0/FWR1で"0"設定
(書込み禁止/誤書込み防止)されていない任意の
アドレスの上位12ビット
X
: 任意の値
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575
第 23 章 512K/1024K ビット フラッシュメモリ
23.6
23.6.5
MB90820B シリーズ
フラッシュメモリのセクタ消去を一時停止する
セクタ消去一時停止コマンドを入力し , フラッシュメモリセクタ消去の一時停止を
行う手順について説明します。消去中でないセクタから , データを読み出すことが
可能です。
■ フラッシュメモリのセクタ消去を一時停止する
• フラッシュメモリのセクタ消去を一時停止するためには , コマンドシーケンス表
(「23.4 フラッシュメモリ自動アルゴリズム起動方法」を参照 ) のセクタ消去一時停
止コマンドを CPU からフラッシュメモリの目的のセクタへ送ってください。
• セクタ消去一時停止コマンドは , セクタ消去中に消去を一時停止し , 消去中でない
セクタからデータを読み出すことができます。セクタ消去一時停止状態では , 読出
しのみが可能で書込みはできません。
• セクタ消去一時停止コマンドは , 消去ウェイト時間を含むセクタ消去中のみ有効で ,
チップ消去中や書込み中は無視されます。
• セクタ消去一時停止コマンドは , 消去一時停止コード (B0H) を書き込むことで実行
されます。このときのアドレスは , フラッシュメモリ内の任意のアドレスを設定し
てください。消去一時停止中に再度 , 消去一時停止コマンドを実行した場合 , 再度
入力したコマンドは無視されます。
• セクタ消去ウェイト期間中に , セクタ消去一時停止コマンドを入力した場合 , 直ち
にセクタ消去ウェイトを終了し , 消去動作を中断して消去停止状態になります。
• セクタ消去ウェイト期間後のセクタ消去中に消去一時停止コマンドを入力した場
合 , 最大 20µs 後に , 消去一時停止状態になります。セクタ消去一時停止コマンドは ,
セクタ消去コマンドあるいはセクタ消去再開コマンド発行後 , 20µs 以上後に行って
ください。
■ 注意
一時停止コマンドを発行する場合は , セクタ消去コマンド発行後 20 ms 以上経過した後
発行するか , あるいは , セクタ消去再開コマンドの発行後 20 ms 以上経過した後発行し
てください。または , 発行回数は数回にとどめてください。
576
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MB90820B シリーズ
23.6.6
第 23 章 512K/1024K ビット フラッシュメモリ
23.6
フラッシュメモリのセクタ消去を再開する
セクタ消去再開コマンドを入力し , 一時停止したフラッシュメモリセクタ消去を再
開する手順について説明します。
■ フラッシュメモリのセクタ消去を再開する
• 一時停止したセクタ消去を再開させるためには , コマンドシーケンス表 (「23.4 フ
ラッシュメモリ自動アルゴリズム起動方法」を参照 ) のセクタ消去再開コマンドを
CPU からフラッシュメモリの目的のセクタへ送ってください。
• セクタ消去再開コマンドは , セクタ消去一時停止コマンドによるセクタ消去一時停
止状態から , セクタ消去を再開するためのコマンドです。セクタ消去再開コマンド
は消去再開コード (30H) の書込みを行うことで実行されますが , アドレスはフラッ
シュメモリ内の任意のアドレスを指定します。
• セクタ消去中のセクタ消去再開コマンドの入力は無視されます。
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577
第 23 章 512K/1024K ビット フラッシュメモリ
23.7
23.7
MB90820B シリーズ
フラッシュセキュリティの特長
フラッシュセキュリティコントローラ機能により , フラッシュメモリの内容を外部
端子から読み出されることを防止できます。
•
事前定義されたフラッシュメモリのアドレスが ,
フラッシュセキュリティコント
ローラ (MB90F822B: FF0001H; MB90F823B: FE0001H) に割り当てられます。このア
ドレスに保護コード "01H" が書き込まれるとフラッシュメモリへのアクセスが制限
されます。フラッシュメモリが一度保護されると , チップ消去を行うまで , 機能の
ロックを解除することはできません。ロックを解除しない限り , いずれの外部端子
からもフラッシュメモリへの読出し / 書込みはできません。
•
この機能は , フラッシュメモリに格納される自己完結型プログラムやデータの
セキュリティを必要とするアプリケーションに適しています。マイクロコントロー
ラの外部に位置するプログラム部分を対象アプリケーションが必要とする場合に
は , フラッシュセキュリティコントローラは , 目的の機能を提供できません。この
ため , 保護コードを設定した場合は , 外部ベクタフェッチモードは使用しません。
•
標準パラレルプログラマによるフラッシュマイクロコントローラのプログラミン
グには , 独特のセットアップが必要になることがあります。例えば , ミナトエレク
トロニクスのプログラマでは , デバイスチェックを切断する必要があります。保護
コードは , フラッシュプログラミングの終わりにコーディングすることを推奨しま
す。これは , プログラミング中の不要な保護を回避するためです。
•
一度保護されたフラッシュメモリを再度プログラムするには , チップ消去操作を行
う必要があります。
詳細については , 営業部門担当者にお問い合わせください。
578
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付録
付録 A, B, C では , I/O マップ , MB90F822B/F823B
シリアル書込み接続例および命令について示しま
す。
付録 A I/O マップ
付録 B シリアル書込み例
付録 C 命令
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579
付録
付録 A I/O マップ
付録 A
MB90820B シリーズ
I/O マップ
MB90820B シリーズでは , 周辺機能のレジスタに割当てられているアドレスを表 A1 に示します。
■ I/O マップ
表 A-1 I/O マップ (1 / 7)
レジスタ
バイト
ワード
アクセス アクセス
アドレス
略称
リソース名
初期値
000000H
PDR0
ポート 0 データレジスタ
R/W
R/W
ポート 0
XXXXXXXXB
000001H
PDR1
ポート 1 データレジスタ
R/W
R/W
ポート 1
XXXXXXXXB
000002H
PDR2
ポート 2 データレジスタ
R/W
R/W
ポート 2
XXXXXXXXB
000003H
PDR3
ポート 3 データレジスタ
R/W
R/W
ポート 3
XXXXXXXXB
000004H
PDR4
ポート 4 データレジスタ
R/W
R/W
ポート 4
XXXXXXXXB
000005H
PDR5
ポート 5 データレジスタ
R/W
R/W
ポート 5
XXXXXXXXB
000006H
PDR6
ポート 6 データレジスタ
R/W
R/W
ポート 6
XXXXXXXXB
000007H
PDR7
ポート 7 データレジスタ
R/W
R/W
ポート 7
XXXXXXXXB
000008H
PDR8
ポート 8 データレジスタ
R/W
R/W
ポート 8
XXXXXXXXB
000009H
∼
00000FH
使用禁止
000010H
DDR0
ポート 0 データ方向レジスタ
R/W
R/W
ポート 0
00000000B
000011H
DDR1
ポート 1 データ方向レジスタ
R/W
R/W
ポート 1
00000000B
000012H
DDR2
ポート 2 データ方向レジスタ
R/W
R/W
ポート 2
00000000B
000013H
DDR3
ポート 3 データ方向レジスタ
R/W
R/W
ポート 3
00000000B
000014H
DDR4
ポート 4 データ方向レジスタ
R/W
R/W
ポート 4
00000000B
000015H
DDR5
ポート 5 データ方向レジスタ
R/W
R/W
ポート 5
XXXXXX00B
000016H
DDR6
ポート 6 データ方向レジスタ
R/W
R/W
ポート 6
00000000B
000017H
DDR7
ポート 7 データ方向レジスタ
R/W
R/W
ポート 7
00000000B
000018H
DDR8
ポート 8 データ方向レジスタ
R/W
R/W
ポート 8
00000000B
000019H
∼
00001FH
使用禁止
000020H
SMR0
シリアルモードレジスタ 0
000021H
SCR0
シリアル制御レジスタ 0
000022H
SIDR0 /
SODR0
000023H
SSR0
580
R/W
R/W
00000000B
W,R/W
W,R/W
00000100B
シリアル入力データレジスタ 0 /
シリアル出力データレジスタ 0
R/W
R/W
XXXXXXXXB
シリアルステータスレジスタ 0
W,R/W
W,R/W
00001000B
UART0
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付録
付録 A I/O マップ
MB90820B シリーズ
表 A-1 I/O マップ (2 / 7)
アドレス
略称
000024H
SMR1
シリアルモードレジスタ 1
000025H
SCR1
シリアル制御レジスタ 1
000026H
SIDR1 /
SODR1
000027H
SSR1
000028H
PWCSL1
000029H
PWCSH1
00002AH
00002BH
00002CH
レジスタ
シリアル入力データレジスタ 1 /
シリアル出力データレジスタ 1
ステータスレジスタ 1
PWC 制御ステータスレジスタ 1
PWC1
PWC データバッファレジスタ 1
DIV1
分周比制御レジスタ 1
00002DH,
00002EH
バイト
ワード
アクセス アクセス
R/W
00000000B
W,R/W
W,R/W
00000100B
R/W
R/W
XXXXXXXXB
R,R/W
R,R/W
00001000B
R/W
R/W
00000000B
R,R/W
R,R/W
00000000B
-
R/W
R/W
R/W
UART 1
PLL クロック制御レジスタ
W
W
000030H
ENIR
DTP / 割込み許可レジスタ
R/W
R/W
000031H
EIRR
DTP / 割込み要因レジスタ
R/W
R/W
000032H
ELVRL
要求レベル設定レジスタ ( 下位 )
R/W
R/W
000033H
ELVRH
要求レベル設定レジスタ ( 上位 )
R/W
R/W
000034H
000039H
00003AH
00003BH
00003CH
00003DH
CDCR0
クロック分周制御レジスタ 0
000044H