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本ドキュメントはCypress (サイプレス) 製品に関する情報が記載されております。
富士通マイクロエレクトロニクス
CONTROLLER MANUAL
CM26-10121-3
F2MC®-8FX
8 ビット・マイクロコントローラ
MB95160/MA Series
ハードウェアマニュアル
F2MC®-8FX
8 ビット・マイクロコントローラ
MB95160/MA Series
ハードウェアマニュアル
富士通マイクロエレクトロニクスのマイコンを効率的に開発するための情報を下記 URL にてご紹介いたします。
ご採用を検討中 , またはご採用いただいたお客様に有益な情報を公開しています。
開発における最新の注意事項に関しては , 「デザインレビューシート」を参照してください。
「デザインレビューシート」はシステム開発において , 問題を未然に防ぐことを目的として , 最低限必要と思わ
れるチェック項目をリストにしたものです。
http://edevice.fujitsu.com/micom/jp-support/
富士通マイクロエレクトロニクス株式会社
はじめに
■ 本書の目的と対象読者
富士通マイクロエレクトロニクス製品につきまして , 平素より格別のご愛顧を賜り厚
くお礼申し上げます。
MB95160/MAシリーズは, ASIC (Application Specific IC) 対応が可能なオリジナル8 ビッ
ト・ワンチップ・マイクロコントローラである F2MC®-8FX ファミリの汎用品の 1 つと
して開発された製品です。携帯機器をはじめ民生機器から産業機器まで幅広く使用で
きます。
本書は , 実際に MB95160/MA シリーズ・マイクロコントローラを使用して製品を開発
される技術者を対象に , MB95160/MA シリーズの機能や動作について解説したもので
す。本書をご一読ください。
なお , 各種命令の詳細については , 「F2MC-8FX プログラミングマニュアル」をご参照
ください。
■ 商標
F2MC は , FUJITSU Flexible Microcontroller の略で , 富士通マイクロエレクトロニクス株
式会社の登録商標です。
その他の記載されている社名および製品名などの固有名詞は , 各社の商標または登録
商標です。
■ サンプルプログラム
F2MC-8FX ファミリの周辺機能を動作させるためのサンプルプログラムを無償で提供
しております。当社マイコンの動作仕様や使用方法の確認などにお役立てください。
マイコンサポート情報
http://edevice.fujitsu.com/micom/jp-support/
サンプルプログラムについては , 予告なしに変更することがあります。本ソフトは , 標
準的な動作や使い方を示したものですので , お客様のシステム上でご使用の際には十
分評価の上でご使用ください。また , これらの使用に起因し生じた損害については , 当
社は一切その責任を負いません。
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本資料の記載内容は , 予告なしに変更することがありますので , ご用命の際は営業部門にご確認くださ
い。
本資料に記載された動作概要や応用回路例は , 半導体デバイスの標準的な動作や使い方を示したもので ,
実際に使用する機器での動作を保証するものではありません。したがいまして , これらを使用するにあ
たってはお客様の責任において機器の設計を行ってください。これらの使用に起因する損害などについ
ては , 当社はその責任を負いません。
本資料に記載された動作概要・回路図を含む技術情報は , 当社もしくは第三者の特許権 , 著作権等の知的
財産権やその他の権利の使用権または実施権の許諾を意味するものではありません。また , これらの使用
について , 第三者の知的財産権やその他の権利の実施ができることの保証を行うものではありません。し
たがって , これらの使用に起因する第三者の知的財産権やその他の権利の侵害について , 当社はその責任
を負いません。
本資料に記載された製品は , 通常の産業用 , 一般事務用 , パーソナル用 , 家庭用などの一般的用途に使用
されることを意図して設計・製造されています。極めて高度な安全性が要求され , 仮に当該安全性が確保
されない場合 , 社会的に重大な影響を与えかつ直接生命・身体に対する重大な危険性を伴う用途(原子力
施設における核反応制御 , 航空機自動飛行制御 , 航空交通管制 , 大量輸送システムにおける運行制御 , 生
命維持のための医療機器 , 兵器システムにおけるミサイル発射制御をいう), ならびに極めて高い信頼性
が要求される用途(海底中継器 , 宇宙衛星をいう)に使用されるよう設計・製造されたものではありませ
ん。したがって , これらの用途にご使用をお考えのお客様は , 必ず事前に営業部門までご相談ください。
ご相談なく使用されたことにより発生した損害などについては , 責任を負いかねますのでご了承くださ
い。
半導体デバイスはある確率で故障が発生します。当社半導体デバイスが故障しても , 結果的に人身事故 ,
火災事故 , 社会的な損害を生じさせないよう , お客様は , 装置の冗長設計 , 延焼対策設計 , 過電流防止対策
設計 , 誤動作防止設計などの安全設計をお願いします。
本資料に記載された製品を輸出または提供する場合は , 外国為替及び外国貿易法および米国輸出管理関
連法規等の規制をご確認の上 , 必要な手続きをおとりください。
本書に記載されている社名および製品名などの固有名詞は , 各社の商標または登録商標です。
Copyright ©2008-2009 FUJITSU MICROELECTRONICS LIMITED All rights reserved.
ii
目次
第1章
1.1
1.2
1.3
1.4
1.5
1.6
1.7
1.8
第2章
2.1
第3章
概要 ............................................................................................................ 1
MB95160/MA シリーズの特長................................................................................................ 2
MB95160/MA シリーズの品種構成......................................................................................... 4
品種間の相違点と品種選択時の注意事項 ............................................................................... 7
MB95160/MA シリーズのブロックダイヤグラム ................................................................... 9
端子配列図............................................................................................................................ 10
外形寸法図............................................................................................................................ 11
端子機能説明 ........................................................................................................................ 13
入出力回路形式 .................................................................................................................... 17
デバイス使用上の注意 ............................................................................. 21
デバイス使用上の注意.......................................................................................................... 22
メモリ空間 ............................................................................................... 27
3.1 メモリ空間............................................................................................................................ 28
3.1.1
特定用途の領域 .......................................................................................................... 30
3.2 メモリマップ ........................................................................................................................ 31
第4章
4.1
第5章
メモリアクセスモード ............................................................................. 33
メモリアクセスモード.......................................................................................................... 34
CPU.......................................................................................................... 35
5.1 専用レジスタ ........................................................................................................................ 36
5.1.1
レジスタバンクポインタ (RP).................................................................................... 38
5.1.2
ダイレクトバンクポインタ (DP) ................................................................................ 39
5.1.3
コンディションコードレジスタ (CCR) ...................................................................... 41
5.2 汎用レジスタ ........................................................................................................................ 43
5.3 16 ビットデータのメモリ上の配置 ...................................................................................... 45
第6章
クロック制御部 ........................................................................................ 47
6.1 クロック制御部の概要.......................................................................................................... 48
6.2 発振安定待ち時間 ................................................................................................................. 55
6.3 システムクロック制御レジスタ (SYCC) .............................................................................. 57
6.4 PLL 制御レジスタ (PLLC)..................................................................................................... 59
6.5 発振安定待ち時間設定レジスタ (WATR) ............................................................................. 62
6.6 スタンバイ制御レジスタ (STBC) ......................................................................................... 65
6.7 クロックモード .................................................................................................................... 68
6.8 低消費電力モード ( スタンバイモード ) の動作 ................................................................... 73
6.8.1
スタンバイモード使用上の注意 ................................................................................. 74
6.8.2
スリープモード .......................................................................................................... 78
6.8.3
ストップモード .......................................................................................................... 79
6.8.4
タイムベースタイマモード ........................................................................................ 80
6.8.5
時計モード ................................................................................................................. 81
6.9 クロック発振回路 ................................................................................................................. 82
iii
6.10
6.11
6.12
6.13
プリスケーラの概要 ............................................................................................................. 84
プリスケーラの構成 ............................................................................................................. 85
プリスケーラの動作説明 ...................................................................................................... 86
プリスケーラ使用上の注意................................................................................................... 87
第7章
リセット................................................................................................... 89
7.1
7.2
7.3
第8章
リセット動作 ........................................................................................................................ 90
リセット要因レジスタ (RSRR) ............................................................................................ 94
リセット使用上の注意.......................................................................................................... 97
割込み ...................................................................................................... 99
8.1 割込み ................................................................................................................................. 100
8.1.1
割込みレベル設定レジスタ (ILR0 ∼ ILR5) .............................................................. 102
8.1.2
割込み動作時の処理 ................................................................................................. 103
8.1.3
多重割込み ............................................................................................................... 105
8.1.4
割込み処理時間 ........................................................................................................ 106
8.1.5
割込み処理時のスタック動作................................................................................... 107
8.1.6
割込み処理のスタック領域 ...................................................................................... 108
第9章
I/O ポート............................................................................................... 109
9.1 I/O ポートの概要 ................................................................................................................ 110
9.2 ポート 0 .............................................................................................................................. 111
9.2.1
ポート 0 のレジスタ ................................................................................................. 114
9.2.2
ポート 0 の動作説明 ................................................................................................. 115
9.3 ポート 1 .............................................................................................................................. 118
9.3.1
ポート 1 のレジスタ ................................................................................................. 120
9.3.2
ポート 1 の動作説明 ................................................................................................. 121
9.4 ポート 2 .............................................................................................................................. 124
9.4.1
ポート 2 のレジスタ ................................................................................................. 126
9.4.2
ポート 2 の動作説明 ................................................................................................. 127
9.5 ポート 6 .............................................................................................................................. 129
9.5.1
ポート 6 のレジスタ ................................................................................................. 131
9.5.2
ポート 6 の動作説明 ................................................................................................. 132
9.6 ポート 9 .............................................................................................................................. 135
9.6.1
ポート 9 のレジスタ ................................................................................................. 137
9.6.2
ポート 9 の動作説明 ................................................................................................. 138
9.7 ポート A.............................................................................................................................. 140
9.7.1
ポート A のレジスタ ................................................................................................ 142
9.7.2
ポート A の動作説明 ................................................................................................ 143
9.8 ポート B.............................................................................................................................. 145
9.8.1
ポート B のレジスタ ................................................................................................ 147
9.8.2
ポート B の動作説明 ................................................................................................ 148
9.9 ポート C ............................................................................................................................. 150
9.9.1
ポート C のレジスタ ................................................................................................ 152
9.9.2
ポート C の動作説明 ................................................................................................ 153
9.10 ポート G ............................................................................................................................. 155
9.10.1
ポート G のレジスタ ................................................................................................ 156
9.10.2
ポート G の動作説明 ................................................................................................ 157
iv
第 10 章
タイムベースタイマ............................................................................... 159
10.1 タイムベースタイマの概要................................................................................................. 160
10.2 タイムベースタイマの構成................................................................................................. 161
10.3 タイムベースタイマのレジスタ ......................................................................................... 163
10.3.1
タイムベースタイマ制御レジスタ (TBTC)............................................................... 164
10.4 タイムベースタイマの割込み ............................................................................................. 166
10.5 タイムベースタイマの動作説明と設定手順例.................................................................... 168
10.6 タイムベースタイマ使用上の注意...................................................................................... 171
第 11 章
ウォッチドッグタイマ ........................................................................... 173
11.1 ウォッチドッグタイマの概要 ............................................................................................. 174
11.2 ウォッチドッグタイマの構成 ............................................................................................. 175
11.3 ウォッチドッグタイマのレジスタ...................................................................................... 177
11.3.1
ウォッチドッグタイマ制御レジスタ (WDTC).......................................................... 178
11.4 ウォッチドッグタイマの動作説明と設定手順例 ................................................................ 180
11.5 ウォッチドッグタイマ使用上の注意 .................................................................................. 182
第 12 章
時計プリスケーラ .................................................................................. 183
12.1 時計プリスケーラの概要 .................................................................................................... 184
12.2 時計プリスケーラの構成 .................................................................................................... 185
12.3 時計プリスケーラのレジスタ ............................................................................................. 187
12.3.1
時計プリスケーラ制御レジスタ (WPCR)................................................................. 188
12.4 時計プリスケーラの割込み................................................................................................. 190
12.5 時計プリスケーラの動作説明と設定手順例 ....................................................................... 192
12.6 時計プリスケーラ使用上の注意 ......................................................................................... 194
12.7 時計プリスケーラのサンプルプログラム ........................................................................... 195
第 13 章
時計カウンタ.......................................................................................... 197
13.1 時計カウンタの概要 ........................................................................................................... 198
13.2 時計カウンタの構成 ........................................................................................................... 199
13.3 時計カウンタのレジスタ .................................................................................................... 201
13.3.1
時計カウンタデータレジスタ (WCDR) .................................................................... 202
13.3.2
時計カウンタ制御レジスタ (WCSR) ........................................................................ 203
13.4 時計カウンタの割込み........................................................................................................ 205
13.5 時計カウンタの動作説明と設定手順例............................................................................... 206
13.6 時計カウンタ使用上の注意................................................................................................. 208
13.7 時計カウンタのサンプルプログラム .................................................................................. 209
第 14 章
ワイルドレジスタ .................................................................................. 211
14.1 ワイルドレジスタの概要 .................................................................................................... 212
14.2 ワイルドレジスタの構成 .................................................................................................... 213
14.3 ワイルドレジスタのレジスタ ............................................................................................. 215
14.3.1
ワイルドレジスタデータ設定レジスタ (WRDR0 ∼ WRDR2) ................................. 217
14.3.2
ワイルドレジスタアドレス設定レジスタ (WRAR0 ∼ WRAR2) .............................. 218
14.3.3
ワイルドレジスタアドレス比較許可レジスタ (WREN) ........................................... 219
14.3.4
ワイルドレジスタデータテスト設定レジスタ (WROR)........................................... 220
14.4 ワイルドレジスタの動作説明 ............................................................................................. 221
14.5 一般的なハードウェア接続例 ............................................................................................. 222
v
第 15 章
8/16 ビット複合タイマ........................................................................... 223
15.1 8/16 ビット複合タイマの概要 ............................................................................................ 224
15.2 8/16 ビット複合タイマの構成 ............................................................................................ 226
15.3 8/16 ビット複合タイマのチャネル ..................................................................................... 229
15.4 8/16 ビット複合タイマの端子 ............................................................................................ 230
15.5 8/16 ビット複合タイマのレジスタ ..................................................................................... 233
15.5.1
8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 0 (T00CR0/T01CR0) ........ 234
15.5.2
8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 1 (T00CR1/T01CR1) ........ 237
15.5.3
8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ (TMCR0) ....................... 240
15.5.4
8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR).............................. 243
15.6 8/16 ビット複合タイマの割込み......................................................................................... 246
15.7 インターバルタイマ機能 ( ワンショットモード ) の動作説明............................................ 248
15.8 インターバルタイマ機能 ( 連続モード ) の動作説明 .......................................................... 250
15.9 インターバルタイマ機能 ( フリーランモード ) の動作説明 ............................................... 252
15.10 PWM タイマ機能 ( 周期固定モード ) の動作説明............................................................... 254
15.11 PWM タイマ機能 ( 周期可変モード ) の動作説明............................................................... 256
15.12 PWC タイマ機能の動作説明 .............................................................................................. 258
15.13 インプットキャプチャ機能の動作説明............................................................................... 260
15.14 ノイズフィルタの動作説明................................................................................................. 262
15.15 動作中の各モードでの状態................................................................................................. 263
15.16 8/16 ビット複合タイマ使用上の注意 ................................................................................. 265
第 16 章
8/16 ビット PPG .................................................................................... 267
16.1 8/16 ビット PPG の概要..................................................................................................... 268
16.2 8/16 ビット PPG の構成..................................................................................................... 269
16.3 8/16 ビット PPG のチャネル.............................................................................................. 271
16.4 8/16 ビット PPG の端子..................................................................................................... 272
16.5 8/16 ビット PPG のレジスタ.............................................................................................. 274
16.5.1
8/16 ビット PPG タイマ 01 制御レジスタ ch.0 (PC01) ........................................... 275
16.5.2
8/16 ビット PPG タイマ 00 制御レジスタ ch.0 (PC00) ........................................... 277
16.5.3
8/16 ビット PPG タイマ 00/01 周期設定バッファレジスタ (PPS01), (PPS00)....... 279
16.5.4
8/16 ビット PPG タイマ 00/01 デューティ設定バッファレジスタ
(PDS01), (PDS00) .................................................................................................... 280
16.5.5
8/16 ビット PPG 起動レジスタ (PPGS)................................................................... 281
16.5.6
8/16 ビット PPG 出力反転レジスタ (REVC) ........................................................... 282
16.6 8/16 ビット PPG の割込み ................................................................................................. 283
16.7 8/16 ビット PPG の動作説明と設定手順例 ........................................................................ 284
16.7.1
8 ビット PPG 独立モード ........................................................................................ 285
16.7.2
8 ビットプリスケーラ+ 8 ビット PPG モード........................................................ 287
16.7.3
16 ビット PPG モード.............................................................................................. 289
16.8 8/16 ビット PPG 使用上の注意 .......................................................................................... 291
16.9 8/16 ビット PPG タイマのサンプルプログラム................................................................. 292
第 17 章
17.1
17.2
17.3
17.4
17.5
16 ビット PPG タイマ ........................................................................... 295
16 ビット PPG タイマの概要 ............................................................................................. 296
16 ビット PPG タイマの構成 ............................................................................................. 297
16 ビット PPG タイマのチャネル...................................................................................... 299
16 ビット PPG タイマの端子 ............................................................................................. 300
16 ビット PPG タイマのレジスタ...................................................................................... 301
vi
17.5.1
17.5.2
17.5.3
16 ビット PPG ダウンカウンタレジスタ上位 , 下位 (PDCRH0, PDCRL0) ............. 302
16 ビット PPG 周期設定バッファレジスタ上位 , 下位 (PCSRH0, PCSRL0) .......... 303
16 ビット PPG デューティ設定バッファレジスタ上位 , 下位
(PDUTH0, PDUTL0) ................................................................................................. 304
17.5.4
16 ビット PPG 状態制御レジスタ上位 , 下位 (PCNTH0, PCNTL0)......................... 305
17.6 16 ビット PPG タイマ割込み ............................................................................................. 309
17.7 16 ビット PPG タイマの動作説明と設定手順例 ................................................................ 310
17.8 16 ビット PPG タイマ使用上の注意 .................................................................................. 314
17.9 16 ビット PPG タイマのサンプルプログラム.................................................................... 315
第 18 章
外部割込み回路 ...................................................................................... 319
18.1 外部割込み回路の概要........................................................................................................ 320
18.2 外部割込み回路の構成........................................................................................................ 321
18.3 外部割込み回路のチャネル................................................................................................. 322
18.4 外部割込み回路の端子........................................................................................................ 323
18.5 外部割込み回路のレジスタ................................................................................................. 324
18.5.1
外部割込み制御レジスタ (EIC00)............................................................................. 325
18.6 外部割込み回路の割込み .................................................................................................... 327
18.7 外部割込み回路の動作説明と設定手順例 ........................................................................... 328
18.8 外部割込み回路使用上の注意 ............................................................................................. 330
18.9 外部割込み回路のサンプルプログラム............................................................................... 331
第 19 章
割込み端子選択回路............................................................................... 333
19.1 割込み端子選択回路の概要................................................................................................. 334
19.2 割込み端子選択回路の構成................................................................................................. 335
19.3 割込み端子選択回路の端子................................................................................................. 336
19.4 割込み端子選択回路のレジスタ ......................................................................................... 337
19.4.1
割込み端子選択回路制御レジスタ (WICR)............................................................... 338
19.5 割込み端子選択回路の動作説明 ......................................................................................... 341
19.6 割込み端子選択回路使用上の注意...................................................................................... 342
第 20 章
UART/SIO .............................................................................................. 343
20.1 UART/SIO の概要 ............................................................................................................... 344
20.2 UART/SIO の構成 ............................................................................................................... 345
20.3 UART/SIO のチャネル........................................................................................................ 347
20.4 UART/SIO の端子 ............................................................................................................... 348
20.5 UART/SIO のレジスタ........................................................................................................ 350
20.5.1
UART/SIO シリアルモード制御レジスタ 1 (SMC10)............................................... 351
20.5.2
UART/SIO シリアルモード制御レジスタ 2 (SMC20)............................................... 353
20.5.3
UART/SIO シリアルステータスアンドデータレジスタ (SSR0) .............................. 355
20.5.4
UART/SIO シリアル入力データレジスタ (RDR0).................................................... 357
20.5.5
UART/SIO シリアル出力データレジスタ (TDR0) .................................................... 358
20.6 UART/SIO の割込み ........................................................................................................... 359
20.7 UART/SIO の動作説明と設定手順例 .................................................................................. 360
20.7.1
動作モード 0 の動作説明.......................................................................................... 361
20.7.2
動作モード 1 の動作説明.......................................................................................... 368
20.8 UART/SIO のサンプルプログラム...................................................................................... 374
vii
第 21 章
UART/SIO 専用ボーレートジェネレータ .............................................. 379
21.1 UART/SIO 専用ボーレートジェネレータの概要 ................................................................ 380
21.2 UART/SIO 専用ボーレートジェネレータのチャネル ......................................................... 381
21.3 UART/SIO 専用ボーレートジェネレータのレジスタ ......................................................... 382
21.3.1
UART/SIO 専用ボーレートジェネレータプリスケーラ選択レジスタ (PSSR0) ...... 383
21.3.2
UART/SIO 専用ボーレートジェネレータボーレート設定レジスタ (BRSR0).......... 384
21.4 UART/SIO 専用ボーレートジェネレータの動作説明 ......................................................... 385
第 22 章
LIN-UART .............................................................................................. 387
22.1 LIN-UART の概要 ............................................................................................................... 388
22.2 LIN-UART の構成 ............................................................................................................... 390
22.3 LIN-UART の端子 ............................................................................................................... 395
22.4 LIN-UART のレジスタ ........................................................................................................ 397
22.4.1
LIN-UART シリアル制御レジスタ (SCR) ................................................................. 398
22.4.2
LIN-UART シリアルモードレジスタ (SMR) ............................................................. 400
22.4.3
LIN-UART シリアルステータスレジスタ (SSR)....................................................... 402
22.4.4
LIN-UART 受信データレジスタ / 送信データレジスタ (RDR/TDR) ......................... 404
22.4.5
LIN-UART 拡張ステータス制御レジスタ (ESCR) .................................................... 406
22.4.6
LIN-UART 拡張通信制御レジスタ (ECCR)............................................................... 408
22.4.7
LIN-UART ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) .......................... 410
22.5 LIN-UART の割込み............................................................................................................ 411
22.5.1
受信割込み発生とフラグセットのタイミング.......................................................... 415
22.5.2
送信割込み発生とフラグセットのタイミング.......................................................... 417
22.6 LIN-UART のボーレート..................................................................................................... 419
22.6.1
ボーレート設定 ........................................................................................................ 421
22.6.2
リロードカウンタ..................................................................................................... 425
22.7 LIN-UART の動作説明と設定手順例................................................................................... 427
22.7.1
非同期モード ( 動作モード 0, 1) の動作 ................................................................... 429
22.7.2
同期モード ( 動作モード 2) の動作........................................................................... 433
22.7.3
LIN 機能 ( 動作モード 3) の動作 ............................................................................... 437
22.7.4
シリアル端子直接アクセス ...................................................................................... 440
22.7.5
双方向通信機能 ( ノーマルモード ) .......................................................................... 441
22.7.6
マスタ / スレーブ型通信機能 ( マルチプロセッサモード )....................................... 443
22.7.7
LIN 通信機能............................................................................................................. 446
22.7.8
LIN-UART の LIN 通信フローチャート例 ( 動作モード 3) ........................................ 447
22.8 LIN-UART 使用上の注意..................................................................................................... 449
22.9 LIN-UART のサンプルプログラム ...................................................................................... 454
第 23 章
I2C .......................................................................................................... 459
23.1 I2C の概要........................................................................................................................... 460
23.2 I2C の構成........................................................................................................................... 461
23.3 I2C のチャネル.................................................................................................................... 464
23.4 I2C のバスインタフェースの端子....................................................................................... 465
23.5 I2C のレジスタ.................................................................................................................... 467
23.5.1
I2C バス制御レジスタ (IBCR00, IBCR10) ................................................................ 468
23.5.2
I2C バスステータスレジスタ (IBSR0) ...................................................................... 475
23.5.3
I2C データレジスタ (IDDR0) .................................................................................... 478
23.5.4
I2C アドレスレジスタ (IAAR0)................................................................................. 479
23.5.5
I2C クロック制御レジスタ (ICCR0) ......................................................................... 480
viii
23.6 I2C の割込み ....................................................................................................................... 482
23.7 I2C の動作説明と設定手順例 .............................................................................................. 485
23.7.1
l2C インタフェース .................................................................................................. 486
23.7.2
MCU スタンバイモードに対するウェイクアップ機能............................................. 493
23.8 I2C 使用上の注意 ................................................................................................................ 495
23.9 l2C のサンプルプログラム.................................................................................................. 497
第 24 章
8/10 ビット A/D コンバータ................................................................... 501
24.1 8/10 ビット A/D コンバータの概要 .................................................................................... 502
24.2 8/10 ビット A/D コンバータの構成 .................................................................................... 503
24.3 8/10 ビット A/D コンバータの端子 .................................................................................... 505
24.4 8/10 ビット A/D コンバータのレジスタ ............................................................................. 507
24.4.1
8/10 ビット A/D コンバータ制御レジスタ 1 (ADC1)................................................ 508
24.4.2
8/10 ビット A/D コンバータ制御レジスタ 2 (ADC2)................................................ 510
24.4.3
8/10 ビット A/D コンバータデータレジスタ上位 / 下位 (ADDH, ADDL) ................. 512
24.5 8/10 ビット A/D コンバータの割込み................................................................................. 513
24.6 8/10 ビット A/D コンバータの動作説明と設定手順例........................................................ 514
24.7 8/10 ビット A/D コンバータ使用上の注意.......................................................................... 517
24.8 8/10 ビット A/D コンバータのサンプルプログラム ........................................................... 518
第 25 章
LCD コントローラ ................................................................................. 521
25.1 LCD コントローラの概要 ................................................................................................... 522
25.2 LCD コントローラの構成 ................................................................................................... 523
25.2.1
LCD コントローラの内部分割抵抗........................................................................... 526
25.2.2
LCD コントローラの外部分割抵抗........................................................................... 528
25.3 LCD コントローラの端子 ................................................................................................... 530
25.4 LCD コントローラのレジスタ ............................................................................................ 534
25.4.1
LCDC 制御レジスタ (LCDCC).................................................................................. 535
25.4.2
LCDC 許可レジスタ 1 (LCDCE1)............................................................................. 537
25.4.3
LCDC 許可レジスタ 2 ∼ 5 (LCDCE2 ∼ LCDCE5).................................................. 539
25.4.4
LCDC ブリンキング設定レジスタ 1/2 (LCDCB1/LCDCB2) ..................................... 540
25.5 LCD コントローラの表示用 RAM....................................................................................... 541
25.6 LCD コントローラの動作説明 ............................................................................................ 542
25.6.1
LCD コントローラ動作時の出力波形 (1/2 デューティ ) ........................................... 544
25.6.2
LCD コントローラ動作時の出力波形 (1/3 デューティ ) ........................................... 546
25.6.3
LCD コントローラ動作時の出力波形 (1/4 デューティ ) ........................................... 548
25.7 LCD コントローラの使用上の注意..................................................................................... 550
第 26 章
26.1
26.2
26.3
26.4
低電圧検出リセット回路........................................................................ 551
低電圧検出リセット回路の概要 ......................................................................................... 552
低電圧検出リセット回路の構成 ......................................................................................... 553
低電圧検出リセット回路の端子 ......................................................................................... 554
低電圧検出リセット回路の動作説明 .................................................................................. 555
第 27 章
クロックスーパバイザ ........................................................................... 557
27.1 クロックスーパバイザの概要 ............................................................................................. 558
27.2 クロックスーパバイザの構成 ............................................................................................. 559
27.3 クロックスーパバイザのレジスタ...................................................................................... 561
27.3.1
クロックスーパバイザ制御レジスタ (CSVCR) ........................................................ 562
ix
27.4 クロックスーパバイザの動作説明...................................................................................... 564
27.5 クロックスーパバイザ使用上の注意 .................................................................................. 567
第 28 章
480K ビットフラッシュメモリ .............................................................. 569
28.1 480K ビットフラッシュメモリの概要 ................................................................................ 570
28.2 フラッシュメモリのセクタ構成 ......................................................................................... 571
28.3 フラッシュメモリのレジスタ ............................................................................................. 572
28.3.1
フラッシュメモリステータスレジスタ (FSR).......................................................... 573
28.4 フラッシュメモリ自動アルゴリズム起動方法.................................................................... 575
28.5 自動アルゴリズム実行状態の確認...................................................................................... 577
28.5.1
データポーリングフラグ (DQ7) ............................................................................... 579
28.5.2
トグルビットフラグ (DQ6) ...................................................................................... 580
28.5.3
タイミングリミット超過フラグ (DQ5) .................................................................... 581
28.6 フラッシュメモリ書込み / 消去 .......................................................................................... 582
28.6.1
フラッシュメモリを読出し / リセット状態にする ................................................... 583
28.6.2
フラッシュメモリへデータを書き込む .................................................................... 584
28.6.3
フラッシュメモリの全データを消去する ( チップ消去 ).......................................... 586
28.7 フラッシュセキュリティ .................................................................................................... 587
第 29 章
256K ビットフラッシュメモリ .............................................................. 589
29.1 256K ビットフラッシュメモリの概要 ................................................................................ 590
29.2 フラッシュメモリのセクタ構成 ......................................................................................... 591
29.3 フラッシュメモリのレジスタ ............................................................................................. 592
29.3.1
フラッシュメモリステータスレジスタ (FSR).......................................................... 593
29.4 フラッシュメモリ自動アルゴリズム起動方法.................................................................... 595
29.5 自動アルゴリズム実行状態の確認...................................................................................... 597
29.5.1
データポーリングフラグ (DQ7) ............................................................................... 599
29.5.2
トグルビットフラグ (DQ6) ...................................................................................... 600
29.5.3
タイミングリミット超過フラグ (DQ5) .................................................................... 601
29.6 フラッシュメモリ書込み / 消去 .......................................................................................... 602
29.6.1
フラッシュメモリを読出し / リセット状態にする ................................................... 603
29.6.2
フラッシュメモリへデータを書き込む .................................................................... 604
29.6.3
フラッシュメモリの全データを消去する ( チップ消去 ).......................................... 606
29.7 フラッシュセキュリティ .................................................................................................... 607
第 30 章
シリアル書込み接続例 ........................................................................... 609
30.1 フラッシュメモリ品シリアル書込み接続の基本構成 ......................................................... 610
30.2 シリアル書込み時の接続例................................................................................................. 613
30.3 フラッシュマイコンプログラマとの最小限の接続例 ......................................................... 615
付録
付録 A
付録 B
付録 C
付録 D
付録 E
付録 F
付録 G
................................................................................................................617
I/O マップ ....................................................................................................................... 618
割込み要因のテーブル.................................................................................................... 623
メモリマップ .................................................................................................................. 624
MB95160/MA シリーズの端子状態................................................................................. 625
命令概要 ......................................................................................................................... 628
マスクオプション........................................................................................................... 645
パラレルライタによる FLASH マイコンの書込み ......................................................... 646
x
索引
................................................................................................................649
レジスタ索引............................................................................................................664
端子機能索引............................................................................................................667
割込みベクタ索引 ....................................................................................................668
xi
xii
本版での主な変更内容
ページ
変更内容(詳細は本文を参照してください。
22
2.1 デバイス使用上の注意
■ デバイス使用上の注意
81
6.8.5 時計モード
要約文を全面変更
94
7.2 リセット要因レジスタ
(RSRR)
■ リセット要因レジスタ
(RSRR) の構成
図 7.2-1
・bit0 ∼ bit5 のビット属性を訂正 (6 箇所 )
R/WX
→
R,W
・bit0 ∼ bit5 の書込み時の説明を訂正 (6 箇所 )
動作に影響しません
→
書込み動作によりビットは "0" になります。
・凡例を訂正
R/WX :リードオンリ ( 読出しは可能 , 書込みは動作に
影響なし )
→
R, W :リード / ライト可能
95
表 7.2-1
bit5 の説明文を訂正
クロックスーパバイザが搭載されている品種のみ , この
ビットが変化します。
→
読出し動作または書込み動作 (0 または 1) により , ビッ
トは "0" になります。
「● シリアル通信について」を追加
bit4 ∼ bit1 の以下の説明文を訂正
読出し動作により , ビットは "0" になります。
→
読出し動作または書込み動作 (0 または 1) により , ビッ
トは "0" になります。
bit0 の説明文を訂正
読出し動作またはパワーオンリセットにより , ビットは
"0" になります。
→
読出し動作 , 書込み動作 (0 または 1) またはパワーオン
リセットにより , ビットは "0" になります。
bit5 ∼ bit0 の下記説明文を削除
「このビットは読出し専用です。書込みは動作に影響を
与えません。
xiii
ページ
変更内容(詳細は本文を参照してください。
116
9.2 ポート 0
■ ポート 0 の動作
117
9.2.2 ポート 0 の動作説明
■ポート 0 の動作
表 9.2-4
122
9.3 ポート 1
■ ポート 1 の動作
「● プルアップ制御レジスタの動作」の説明文を変更
PUL レジスタに "1" を設定すると , 端子のプルアップ抵
抗が許可されます。ただし , 汎用出力ポートや兼用する
周辺リソース出力に設定したときは PUL レジスタの値に
よらずプルアップ抵抗は禁止されます。
→
PUL レジスタに "1" を設定すると、端子のプルアップ抵
抗が接続されます。
ただし , 汎用出力ポートや兼用する周辺リソースが "L"
レベル出力のときは PUL レジスタの値によらずプルアッ
プ抵抗は切断されます。
128
9.4 ポート 2
「● プルアップ制御レジスタの動作」の説明文を変更
PUL レジスタに "1" を設定すると , 端子のプルアップ抵
抗が許可されます。ただし , 汎用出力ポートや兼用する
周辺リソース出力に設定したときは PUL レジスタの値に
よらずプルアップ抵抗は禁止されます。
→
PUL レジスタに "1" を設定すると、端子のプルアップ抵
抗が接続されます。
ただし , 汎用出力ポートや兼用する周辺リソースが "L"
レベル出力のときは PUL レジスタの値によらずプルアッ
プ抵抗は切断されます。
134
9.5.2 ポート 6 の動作説明
■ポート 6 の動作
表 9.5-4
「● プルアップ制御レジスタの動作」の説明文を変更
PUL レジスタに "1" を設定すると , 端子のプルアップ抵
抗が許可されます。ただし , 汎用出力ポートや兼用する
周辺リソース出力に設定したときは PUL レジスタの値に
よらずプルアップ抵抗は禁止されます。
→
PUL レジスタに "1" を設定すると、端子のプルアップ抵
抗が接続されます。
ただし , 汎用出力ポートや兼用する周辺リソースが "L"
レベル出力のときは PUL レジスタの値によらずプルアッ
プ抵抗は切断されます。
表 9.2-4 下の注釈を変更
*: " 入力可能 " とは , 入力機能が可能な状態であることを
意味するので , プルアップ , プルダウン処理をするか ,
または外部からの入力によりリークの発生を防ぐ必要
があります。出力ポートとして使用している場合には
ほかのポートと同じです。
→
*: " 入力不可 " とは , 端子からすぐの入力ゲート動作が禁
止状態にあることを意味します。
表 9.5-4 下の注釈を変更
*: " 入力可能 " とは , 入力機能が可能な状態であることを
意味します。リセット後は内蔵プルップを設定するか ,
出力に設定することを推奨します。
→
*: " 入力不可 " とは , 端子からすぐの入力ゲート動作が禁
止状態にあることを意味します。
xiv
ページ
136
変更内容(詳細は本文を参照してください。
9.6 ポート 9
■ ポート 9 のブロックダイ
ヤグラム
図 9.6-1
図 9.6-1 を訂正
・LCD 入出力→ LCD 電源
・LCD 許可→ LCD 電源許可
図 9.6-2
図 9.6-2 ポート 9 のブロックダイヤグラム (P94, P95) を追
加
157
9.10 ポート G
■ ポート G の動作
230
15.4 8/16 ビット複合タイマの
端子
■ 8/16 ビット複合タイマに
関連する端子
● TO01 端子
説明文を訂正
T00CR1:OE=1 →
T01CR1:OE=1
236
15.5.1 8/16 ビット複合タイマ
00/01 制御ステータス
レジスタ 0 (T00CR0/T01CR0)
■ 8/16 ビット複合タイマ 00/
01 制御ステータスレジスタ0
(T00CR0/T01CR0)
表 15.5-1
bit3 ∼ bit0 の機能内の表を訂正
0 1 1 1 PWC タイマ ( 周期=立上り∼立下り )
1 0 0 0 PWC タイマ ( 周期=立下り∼立上り )
→
0 1 1 1 PWC タイマ ( 周期=立上り∼立上り )
1 0 0 0 PWC タイマ ( 周期=立下り∼立下り )
261
15.13 インプットキャプチャ
機能の動作説明
■ インプットキャプチャ機
能の動作
説明文を追加
265
15.16 8/16 ビット複合タイマ
使用上の注意
■ 8/16 ビット複合タイマ使
用上の注意
説明文を追加
269
16.2 8/16 ビット PPG の構成
■ 8/16 ビット PPG のブロッ
クダイヤグラム
図 16.2-1
図 16.2-1 を訂正
283
16.6 8/16 ビット PPG の割込
み
■ 8/16 ビット PPG の割込み
に関連するレジスタとベク
タテーブル
表 16.6-2
割込み要因の項目を訂正
ch.0 ( 上位 )
ch.0 ( 下位 )
→
ch.0 ( 下位 )
ch.0 ( 上位 )
「● プルアップ制御レジスタの動作」の説明文を変更
PUL レジスタに "1" を設定すると , 端子のプルアップ抵
抗が許可されます。ただし , 汎用出力ポートや兼用する
周辺リソース出力に設定したときは PUL レジスタの値に
よらずプルアップ抵抗は禁止されます。
→
PUL レジスタに "1" を設定すると、端子のプルアップ抵
抗が接続されます。
ただし , 汎用出力ポートや兼用する周辺リソースが "L"
レベル出力のときは PUL レジスタの値によらずプルアッ
プ抵抗は切断されます。
xv
ページ
変更内容(詳細は本文を参照してください。
285
16.7.1 8 ビット PPG 独立モー
ド
■ 8 ビット独立モードの設定
図 16.7-1
PDS00 の列の表記を訂正
DH7 ∼ DH0 → DL7 ∼ DL0
287
16.7.2 8 ビットプリスケーラ
+ 8 ビット PPG モード
■ 8 ビットプリスケーラ+ 8
ビット PPG モードの設定
図 16.7-3
PDS00 の列の表記を訂正
DH7 ∼ DH0 → DL7 ∼ DL0
■ 8 ビットプリスケーラ+ 8
ビット PPG モードの動作
説明文を訂正
PPG タイマ 00 (ch.1) ダウンカウンタ動作許可ビット
(PEN01)
→
PPG タイマ 01 (ch.0) ダウンカウンタ動作許可ビット
(PEN01)
289
16.7.3 16 ビット PPG モード
■ 16 ビット PPG モードの設
定
図 16.7-5
PDS00 の列の表記を訂正
DH7 ∼ DH0 → DL7 ∼ DL0
292
16.9 8/16 ビット PPG タイマ
のサンプルプログラム
■ プログラム例以外の設定
方法
● PPG 動作を許可 / 停止す
る方法
説明文を訂正
(PPGS:PEN00 または PPGS:PEN01)
→
(PPGS:PEN00 または PPGS:PEN10)
・表内の文章を訂正
PPG 動作許可ビット (PPGS:PEN00 または PPGS:PEN01)
→
PPG 動作許可ビット (PPGS:PEN00 または PPGS:PEN10)
・説明文の訂正
(PPGS:PEN00 または PPGS:PEN01)
→
(PPGS:PEN01 または PPGS:PEN11)
・表内の文章を訂正
PPG 動作許可ビット (PPGS:PEN00 または PPGS:PEN01)
→
PPG 動作許可ビット (PPGS:PEN01 または PPGS:PEN11)
297
313
17.2 16 ビット PPG タイマの
構成
■ 16 ビット PPG タイマのブ
ロックダイヤグラム
図 17.2-1
図内の表記を訂正
MCLK/27 → FCH/27
17.7 16 ビット PPG タイマの
動作説明と設定手順例
■ ハードウェアトリガ
説明文を訂正
TRTG ビット =1 の場合 → RTRG ビット =1 の場合
MCLK/28 → FCH/28
xvi
ページ
350
変更内容(詳細は本文を参照してください。
20.5 UART/SIO のレジスタ
■ UART/SIO に関連する
レジスタ
図 20.5-1
SMC20 の bit5 の属性を訂正
R/W → R1/W
353
20.5.2 UART/SIO シリアル
モード制御レジスタ 2
(SMC20)
■ UART/SIO シリアルモード
制御レジスタ 2 (SMC20)
図 20.5-3
RERC のビット説明を訂正
このビットの変化およびほかへの影響なし
→
動作への影響なし
354
20.5.2 UART/SIO シリアル
モード制御レジスタ 2
(SMC20)
■ UART/SIO シリアルモード
制御レジスタ 2 (SMC20)
表 20.5-2
bit5 の機能説明文を訂正
"1" に設定した場合:受信エラーフラグをクリアします。
→
"1" に設定した場合:動作に影響を与えません。
399
22.4.1 LIN-UART シリアル制
御レジスタ (SCR)
■ LIN-UART シリアル制御
レジスタ (SCR)
表 22.4-1
bit5 の機能説明文の<注意事項>を削除
412
22.5 LIN-UART の割込み
■ 受信割込み
● 受信割込み
<注意事項>の内容を訂正
428
22.7 LIN-UART の動作説明と
設定手順例
■ 設定手順例
● 初期設定
1) ポートの入力設定を訂正
DDR1 →
DDR6
450
∼
453
22.8 LIN-UART 使用上の注意 「●フレーミングエラー対処方法」を追加
図 22.8-1 ∼図 22.8-3 を追加
■ LIN-UART 使用上の注意
454
22.9 LIN-UART のサンプル
プログラム
■ プログラム例以外の
設定方法
● SCK 端子 , SIN 端子 , SOT
端子を制御する方法
表の内容を訂正
DDR6:P05 = 0 → DDR6:P65 = 0
DDR6:P07 = 0 → DDR6:P67 = 0
469
23.5.1 I2C バス制御レジスタ
(IBCR00, IBCR10)
■ I2C バス制御レジスタ 0
(IBCR00)
表 23.5-1
bit7 の機能説明文を訂正
このビットへは , 次のどちらかの方法で "1" を書き込んで
ください。
→
このビットの書き換えは , 次のどちらかの方法で行って
ください。
凡例を訂正
R1/W:リード / ライト可能 ( 読出し値は常に " 1 ") を追加
bit2 の機能説明文の<注意事項>の内容を訂正
xvii
ページ
変更内容(詳細は本文を参照してください。
471
■ I2C バス制御レジスタ 0
(IBCR00)
<注意事項>内の文章を訂正
バスエラーが発生 (IBSR0:BER=1) した場合→
バスエラーが発生 (IBCR10:BER=1) した場合
474
■ I2C バス制御レジスタ 1
(IBCR10)
<注意事項>内の文章を訂正
バスエラーの発生 (IBSR0:BER=1) により→
バスエラーの発生 (IBCR10:BER=1) により
489
23.7.1 l2C インタフェース
■ ゼネラルコールアドレス
図 23.7-2
・
「(a) スレーブモード時のゼネラルコール動作」の説明
文に「ACK が与えられ IBSR0:GCA が設定される」を
追加
・
「(b) マスタモード時のゼネラルコール動作 (AL なし , GACKE=1 からスタート )」の説明文に「ACK が与えら
れ IBSR0:GCA が設定される」を追加
516
24.6 8/10 ビット A/D コン
バータの動作説明と設定手
順例
■ 設定手順例
● 初期設定
1) ポートの入力設定を訂正
DDR1 →
DDR0
531
25.3 LCD コントローラの
端子
■ LCD に関連する端子の
ブロックダイヤグラム
図 25.3-1
図 25.3-1 を訂正
554
26.3 低電圧検出リセット回路
の端子
■ 低電圧検出リセット回路
に関連する端子
● RST 端子
説明文に「ただし , クロックスーパバイザ機能を搭載し
ている品種 ( 詳細は , 「1.2 品種構成」を参照してくださ
い ) については , 低電圧検出リセット信号はマイコン内部
のみに発生し , 本端子への出力は行われません。」を追加
574
28.3.1 フラッシュメモリス
テータスレジスタ (FSR)
■ フラッシュメモリステー
タスレジスタ (FSR)
表 28.3-1
bit1 の機能説明文を訂正
説明文の 1 項目を削除
575
28.4 フラッシュメモリ自動ア 注釈を訂正
・U : RA, PA, SA と同じ上位 4 ビット→
ルゴリズム起動方法
・U : RA, PA と同じ上位 4 ビット
■ コマンドシーケンス表
表 28.4-1
<注意事項>
2 カラム目の文章を訂正
・表中のアドレス "U" は任意ではなくアドレス (15 ビット
∼ 12 ビット ) の 4 ビットは RA, PA, SA と同じ値にして
ください。
→
・表中のアドレス "U" は任意ではなくアドレス (bit15 ∼
bit12 ) の 4 ビットは RA, PA と同じ値にしてください。
xviii
ページ
577
変更内容(詳細は本文を参照してください。
28.5 自動アルゴリズム実行状 説明文を訂正
・
「ハードウェアシーケンスフラグは , 次の 5 ビットの出
態の確認
力で構成されます。」→
■ ハードウェアシーケンス
「ハードウェアシーケンスフラグは , 次の 3 ビットの出
フラグ
力で構成されます。
」
● ハードウェアシーケンス
・
「・トグルビット 2 フラグ (DQ2)」を削除
フラグの概要
・
「ただし , ハードウェアシーケンスフラグはコマンド発
行された側のバンクのみ出力されます。」を削除
・DQ7, DQ6, DQ5, DQ3 → DQ7, DQ6, DQ5
表 28.5-1
bit2 を訂正
DQ2 →−
578
28.5 自動アルゴリズム実行状 「DQ2」列を削除
態の確認
表末の * 注釈文を削除
■ ハードウェアシーケンス
フラグ
● ハードウェアシーケンス
フラグの説明
表 28.5-2
581
28.5.4 トグルビット 2 フラグ
(DQ2)
28.5.4 項全体を削除
590
第 29 章 256K ビット フラッ
シュメモリ
29.1 256K ビットフラッシュ
メモリの概要
要約文を全面変更
■ 256K ビットフラッシュメ
モリの概要
説明文を全面変更
29.4 フラッシュメモリ自動
アルゴリズム起動方法
■ コマンドシーケンス表
表 29.4-1
"U" の注釈文を変更
U : RA, PA, SA と同じ上位 4 ビット →
U : RA, PA と同じ上位 4 ビット
29.4 フラッシュメモリ自動
アルゴリズム起動方法
■ コマンドシーケンス表
<注意事項>の 2 カラム目の文章を訂正
・表中のアドレス "U" は任意ではなくアドレス (15 ビット∼
12 ビット ) の 4 ビットは RA, PA, SA と同じ値にしてく
ださい。
→
・表中のアドレス "U" は任意ではなくアドレス (bit15 ∼
bit12) の 4 ビットは RA, PA と同じ値にしてください。
595
597
29.5 自動アルゴリズム実行状 説明文を変更
5 ビットの出力で構成 → 3 ビットの出力で構成
態の確認
■ ハードウェアシーケンスフ 「· トグルビット 2 フラグ (DQ2)」を削除
ラグ
「ただし , ハードウェアシーケンスフラグはコマンド発行
● ハードウェアシーケンス
された側のバンクのみに出力されます。」の文を削除
DQ7, DQ6, DQ5, DQ2 → DQ7, DQ6, DQ5
フラグの概要
表 29.5-1
ビット 2 を変更
DQ2 → −
xix
ページ
598
表 29.5-2
601
29.5.4 トグルビット 2 フラグ
(DQ2)
変更内容(詳細は本文を参照してください。
「DQ2」列を削除
表末の * 注釈文を削除
29.5.4 項全体を削除
変更箇所は , 本文中のページ左側の│によって示しています。
xx
第1章
概要
MB95160/MA シリーズの特長や基本的な仕様につ
いて説明します。
1.1 MB95160/MA シリーズの特長
1.2 MB95160/MA シリーズの品種構成
1.3 品種間の相違点と品種選択時の注意事項
1.4 MB95160/MA シリーズのブロックダイヤグラム
1.5 端子配列図
1.6 外形寸法図
1.7 端子機能説明
1.8 入出力回路形式
CM26-10121-3
FUJITSU MICROELECTRONICS LIMITED
1
第 1 章 概要
1.1 MB95160/MA シリーズの特長
1.1
MB95160/MA シリーズ
MB95160/MA シリーズの特長
MB95160/MA シリーズは , コンパクトな命令体系に加えて , 豊富な周辺機能を内蔵
した汎用ワンチップマイクロコントローラです。
■ MB95160/MA シリーズの特長
● F2MC-8FX CPU コア
コントローラに最適な命令体系
• 乗除算命令
• 16 ビット演算
• ビットテストによるブランチ命令
• ビット操作命令など
● クロック
• メインクロック
• メイン PLL クロック
• サブクロック
• サブ PLL クロック
● タイマ
• 8/16 ビット複合タイマ× 2 チャネル
• 8/16 ビット PPG × 2 チャネル
• 16 ビット PPG
• タイムベースタイマ
• 時計プリスケーラ
● LIN-UART
• 全二重ダブルバッファ
• クロック非同期またはクロック同期のシリアルデータ転送が使用可能
● UART/SIO
• 全二重ダブルバッファ
• クロック非同期またはクロック同期のシリアルデータ転送が使用可能
● I2C
ウェイクアップ機能内蔵
● 外部割込み
• エッジ検出による割込み ( 立上り , 立下り , または両エッジから選択可能 )
• 低消費電力 ( スタンバイ ) モードからの解除としても使用可能
● 8/10 ビット A/D コンバータ
8 ビットまたは 10 ビット分解能の選択が可能
2
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CM26-10121-3
MB95160/MA シリーズ
第 1 章 概要
1.1 MB95160/MA シリーズの特長
● LCD コントローラ・ドライバ
• 32SEG × 4COM( 最大 128 画素 )
• 24SEG × 4COM( 最大 96 画素 )
• ブリンキング機能あり
● 低消費電力 ( スタンバイモード )
• ストップモード
• スリープモード
• 時計モード
• タイムベースタイマモード
● I/O ポート最大 53 本
• 汎用入出力ポート (N-ch オープンドレイン )
: 2本
• 汎用入出力ポート (CMOS)
:51 本
● ポートの入力電圧レベルを変更可能
オートモーティブ入力レベル /CMOS 入力レベル / ヒステリシス入力レベル
● フラッシュメモリセキュリティ機能
フラッシュメモリ内容を保護 ( フラッシュメモリデバイスのみ )
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FUJITSU MICROELECTRONICS LIMITED
3
第 1 章 概要
1.2 MB95160/MA シリーズの品種構成
MB95160/MA シリーズ
MB95160/MA シリーズの品種構成
1.2
MB95160/MA シリーズの品種は 2 種類あります。表 1.2-1 に品種構成を , 表 1.2-2
に CPU と周辺機能を示します。
■ MB95160/MA シリーズの品種構成
表 1.2-1 MB95160/MA シリーズの品種構成
分類
型格
MB95FV100D-101
ROM/RAM
60KB/3.75KB
電圧
3V
オプション
クロック系統
1 系統
2 系統
1 系統
評価用品 *1
MB95FV100D-103
60KB/3.75KB
5V
2 系統
MB95F168MA
フラッシュ
メモリ品
5V 品
マスク
ROM 品
3V 品
MB95F168NA
60KB/2KB
MB95F168JA
MB95168MA
フラッシュ
メモリ品
MB95F166D
マスク
ROM 品
MB95166D
5V
2 系統
60KB/2KB
32KB/1KB
3V
2 系統
LVD
CSV
リセット
出力
なし
なし
なし
なし
なし
あり
あり
なし
あり
あり
あり
なし
なし
なし
あり
あり
なし
あり
あり
あり
なし
なし
なし
あり
あり
なし
あり
あり
あり
なし
なし
なし
あり
あり
なし
あり
あり
あり
なし
なし
なし
なし
LVD : 低電圧検出リセット
CSV : クロックスーパバイザ
*1
4
: 評価用品では , 1/2 系統および LVD, CSV のなし / ありを MCU ボード上のスイッチで切り換え
てください (LVD なし , CSV ありの指定はできません )。
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MB95160/MA シリーズ
第 1 章 概要
1.2 MB95160/MA シリーズの品種構成
表 1.2-2 MB95160/MA のシリーズの CPU と周辺機能 (1 / 2)
項 目
CPU 機能
ポート
タイムベースタイマ
基本命令数 :136 命令
命令ビット長 :8 ビット
命令長 :1 ∼ 3 バイト
データビット長 :1, 8, 16 ビット長
最小命令実行時間 :61.5ns( マシンクロック 16.25MHz 時 )
割込み処理時間 :0.6μs( マシンクロック 16.25MHz 時 )
汎用入出力ポート (N-ch オープンドレイン )
汎用入出力ポート (CMOS)
合計
リセット発生周期
メインクロック 10MHz 時 :最小 105ms
サブクロック 32.768kHz 時 :最小 250ms
ワイルドレジスタ
3 バイト分の ROM データ置き換え可能。
バス
:2本
:51 本
:53 本 ( 最大 )
割込み周期 0.5ms, 2.1ms, 8.2ms, 32.8ms ( 外部 4MHz)
ウォッチドッグタイマ
I2C
周
辺
機
能
仕 様
マスタ / スレーブ送受信。
バスエラー機能 , アービトレーション機能。転送方向検出機能。
スタートコンディションの繰り返し発生および検出機能。
ウェイクアップ機能内蔵
UART/SIO
UART/SIO でのデータ転送可能
全二重ダブルバッファ , 可変データ長 (5/6/7/8 ビット ), ボーレートジェネ
レータ内蔵
NRZ 方式転送フォーマット , エラー検出機能
LSB ファースト /MSB ファースト選択可能
クロック同期 (SIO), クロック非同期 (UART) のシリアルデータ転送可能
LIN UART
専用リロードタイマによって広範囲の通信速度設定が可能
全二重ダブルバッファ
クロック同期 , クロック非同期のシリアルデータ転送可能
LIN 機能は LIN マスタおよび LIN スレーブとして使用可能
8/10 ビット A/D コンバータ 8 チャネル。8 ビットまたは 10 ビット分解能の選択が可能
8/16 ビット
複合タイマカウンタ
16 ビット PPG
8/16 ビット PPG
時計カウンタ
2 チャネル。タイマ 1 チャネルにつき 8 ビットタイマ× 2 チャネルまたは ,
16 ビットタイマ× 1 チャネルとして使用可能。
タイマ機能 , PWC 機能 , PWM 機能 , キャプチャ機能内蔵
カウントクロック:内部クロック 7 種類または外部クロックから選択可能。
方形波出力あり。
PWM モードまたはワンショットモードを選択可能。
カウンタ動作クロック : 8 種類のクロックソースから選択可能
外部トリガ起動対応
2 チャネル。PPG1 チャネルにつき 8 ビット PPG × 2 チャネルか , 16 ビット
PPG × 1 チャネルとして使用可能
カウンタ動作クロック : 8 種類のクロックソースから選択可能
カウントクロック : 4 種類のクロックソース (125ms, 250ms, 500ms, 1s) から選
択可能。
カウンタ値は 0 ∼ 63 まで設定可能 ( クロックソース 1 秒を選択し , カウンタ
値を 60 に設定した場合 , 1 分カウント可能 )
時計プリスケーラ
4 種類のインターバル時間 (125ms, 250ms, 500ms, 1s) から選択可能。
LCD コントローラ
ドライバ
最大 32SEG × 4COM
ブリンキング機能
外部割込み
CM26-10121-3
8 チャネル。エッジ検出による割込み。( 立上り , 立下り , 両エッジを選択 )
スタンバイモードからの解除としても使用可能。
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5
第 1 章 概要
1.2 MB95160/MA シリーズの品種構成
MB95160/MA シリーズ
表 1.2-2 MB95160/MA のシリーズの CPU と周辺機能 (2 / 2)
項 目
周
辺
機
能
フラッシュメモリ
仕 様
自動プログラミング , Embedded Algorithm
書込み / 消去 / 消去一時停止 / 消去再開コマンドをサポート
アルゴリズム完了を示すフラグ
消去サイクルの数 : 10000 回
データ保持期間 : 20 年間
各ブロックで消去を実行可能
外部プログラミング電圧によるブロック保護
フラッシュメモリセキュリティ
スタンバイモード
6
スリープ , ストップ , 時計 (2 系統クロック品のみ ), タイムベースタイマ
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MB95160/MA シリーズ
1.3
第 1 章 概要
1.3 品種間の相違点と品種選択時の注意事項
品種間の相違点と品種選択時の注意事項
MB95160/MA シリーズの品種間の相違点と品種選択時の注意事項について説明しま
す。
■ 品種間の相違点と品種選択時の注意事項
● 評価用品使用時の注意
評価用品は F2MC-8FX ファミリの複数のシリーズおよび品種のソフトウェア開発をサ
ポートするため , ターゲットとする品種の機能だけでなくほかの品種の機能も搭載し
ています。このためターゲット品種で使用しない周辺機能の I/O アドレスはアクセス
禁止になっています。
このアクセス禁止アドレスに対して読み書きを行うと , 本来使用しない周辺機能が動
作する場合があり , ハードウェアやソフトウェアの予想外の誤動作を招く危険があり
ます。
特に , 奇数バイトアドレスのアクセス禁止領域に対して , ワードアクセスを行わないで
ください ( 行った場合 , 意図せず読み書きが行われることがあります )。
また , 評価用品とフラッシュメモリ品またはマスク ROM 品では禁止アドレスの読出し
値が異なりますので , その値はプログラムで使用しないでください。
マスク ROM 品 , フラッシュメモリ品の品種によっては 1 バイトのレジスタの中で一部
のビットの機能がサポートされていない場合がありますが,これらのビットに対しては
読み書き動作を行ってもハードウェアの誤動作は発生しません。また評価用品とまっ
たく同じ動作を行うようになっていますので特に注意する必要はありません。
● メモリ空間の相違
評価用品とターゲットとするフラッシュメモリ品またはマスク ROM 品で搭載するメ
モリ容量が異なる場合は , 実際に使用する品種との容量の差をよくご確認の上 , ソフト
ウェア開発を行ってください。
● 8/10 ビット A/D コンバータ
8/10 ビット A/D コンバータのアナログ入力端子のアナログ特性は評価用品とフラッ
シュメモリ品 , マスク ROM 品で若干異なります。データシートに記載されているアナ
ログ入力外部インピーダンスの値の差をよくご確認の上 , 外部回路の設計を行ってく
ださい。
● 消費電流
一般にフラッシュメモリ搭載品種の消費電流は , マスク ROM 搭載品種より多くなりま
す。
消費電流の詳細については 「データシート」
,
の電気的特性を参照してご確認ください。
● パッケージ
各パッケージの詳細は ,「1.6 外形寸法図」を参照してください。
● 動作電圧
品種によって動作電圧が異なる場合があります。詳細については ,「データシート」に
てご確認ください。
● RST/MOD 端子の相違
マスク ROM 品では , RST 端子と MOD 端子の入力タイプがヒステリシス入力となりま
す。また , MOD 端子にはプルダウン抵抗がつきます。
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7
第 1 章 概要
1.3 品種間の相違点と品種選択時の注意事項
MB95160/MA シリーズ
■ パッケージと品種対応
MB95F168MA
MB95F168NA
MB95F168JA
MB95F166D
MB95FV100D-101
MB95FV100D-103
MB95168MA
MB95166D
FPT-64P-M23
○
×
○
FPT-64P-M24
○
×
○
BGA-224P-M08
×
○
×
品種
パッケージ
○:使用可能
×:使用不可能
8
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CM26-10121-3
第 1 章 概要
1.4 MB95160/MA シリーズのブロックダイヤグラム
MB95160/MA シリーズ
1.4
MB95160/MA シリーズのブロックダイヤグラム
MB95160/MA シリーズの全体ブロックダイヤグラムを図 1.4-1 に示します。
■ MB95160/MA シリーズの全体ブロックダイヤグラム
図 1.4-1 MB95160/MA シリーズの全体ブロックダイヤグラム
F2MC-8FX CPU
RST
X0,X1
X0A,X1A
PG0/C*
リセット制御
ROM/Flash
RAM
クロック制御
割込み制御
時計プリスケーラ
ワイルドレジスタ
時計カウンタ
P00/INT00~P07/INT07
外部割込み
8/16ビット PPG ch.1
P10/UI0
P11/UO0
UART/SIO
8/16ビット
複合タイマ ch.1
P12/UCK0
P13/TRG0/ADTG
P20/PPG00
P21/PPG01
P62/S18/TO10
P63/S19/TO11
P65/S21/SCK
LIN-UART
8/16ビット PPG ch.0
P66/S22/SOT
P67/S23/SIN
P90/V3~P93/V0
P22/TO00
8/16ビット
複合タイマ ch.0
P23/TO01/SCL0
P24/EC0/SDA0
P61/S17/PPG11
P64/S20/EC1
16ビット PPG
内部バス
P14/PPG0
P60/S16/PPG10
P94, P95
LCDC
PA0/COM0~PA3/COM3
PB0/SEG 00~PB7/SEG07
PC0/SEG 08~PC7/SEG 15
I 2C
(P00/SEG 31~P07/ SEG 24)
(P00/AN00~P07/AN07)
AVCC
AVSS
8/10ビット
A/Dコンバータ
AVR
ポート
ポート
その他の端子
MOD, VCC, VSS
CM26-10121-3
*: 5V品はC端子となります。
FUJITSU MICROELECTRONICS LIMITED
9
第 1 章 概要
1.5 端子配列図
1.5
MB95160/MA シリーズ
端子配列図
MB95160/MA シリーズの端子配列図を図 1.5-1 に示します。
■ MB95160/MA シリーズの端子配列図
図 1.5-1 MB95160/MA シリーズの端子配列図
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
AVSS
P00/INT00/AN00/SEG31
P01/INT01/AN01/SEG30
P02/INT02/AN02/SEG29
P03/INT03/AN03/SEG28
P04/INT04/AN04/SEG27
P05/INT05/AN05/SEG26
P06/INT06/AN06/SEG25
P07/INT07/AN07/SEG24
P67/SEG23/SIN
P66/SEG22/SOT
P65/SEG21/SCK
P64/SEG20/EC1
P63/SEG19/TO11
P62/SEG18/TO10
P61/SEG17/PPG11
(TOP VIEW)
AVCC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
P60/SEG16/PPG10
PC7/SEG15
PC6/SEG14
PC5/SEG13
PC4/SEG12
PC3/SEG11
PC2/SEG10
PC1/SEG09
PC0/SEG08
PB7/SEG07
PB6/SEG06
PB5/SEG05
PB4/SEG04
PB3/SEG03
PB2/SEG02
PB1/SEG01
PA2 /COM2
PA3 /COM3
PB0/SEG00
X1A
X0A
RST
P90/V3
P91/V2
P92/V1
P93/V0
P94
P95
PA0 /COM0
PA1 /COM1
VCC
PG0/C*
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
AVR
P14/PPG0
P13/TRG0/ADTG
P12/UCK0
P11/UO0
P10/UI0
P24/EC0/SDA0
P23/TO01/SCL0
P22/T O00
P21/PPG01
P20/PPG00
MOD
X0
X1
VSS
*: 5V品はC端子となります。
(FPT-64P-M23)
(FPT-64P-M24)
10
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CM26-10121-3
第 1 章 概要
1.6 外形寸法図
MB95160/MA シリーズ
1.6
外形寸法図
MB95160/MA シリーズには , 2 種類のパッケージが用意されています。
■ FPT-64P-M23 の外形寸法図
図 1.6-1 FPT-64P-M23 の外形寸法図
プラスチック・LQFP, 64 ピン
リードピッチ
0.65mm
パッケージ幅×
パッケージ長さ
12.0 × 12.0mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
1.70mm MAX
コード(参考)
P-LFQFP64-12×12-0.65
(FPT-64P-M23)
プラスチック・LQFP, 64 ピン
(FPT-64P-M23)
注 1)* 印寸法はレジン残りを含まず。
注 2)端子幅および端子厚さはメッキ厚を含む。
注 3)端子幅はタイバ切断残りを含まず。
14.00±0.20(.551±.008)SQ
*12.00±0.10(.472±.004)SQ
48
0.145±0.055
(.0057±.0022)
33
49
32
0.10(.004)
Details of "A" part
+0.20
1.50 –0.10
+.008
(Mounting height)
.059 –.004
0.25(.010)
INDEX
0~8˚
64
17
1
"A"
16
0.65(.026)
0.32±0.05
(.013±.002)
0.13(.005)
0.50±0.20
(.020±.008)
0.60±0.15
(.024±.006)
0.10±0.10
(.004±.004)
(Stand off)
M
©2003-2008
FUJITSU MICROELECTRONICS LIMITED F64034S-c-1-2
C
2003 FUJITSU LIMITED F64034S-c-1-1
単位:mm (inches)
注意:括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
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FUJITSU MICROELECTRONICS LIMITED
11
第 1 章 概要
1.6 外形寸法図
MB95160/MA シリーズ
■ FPT-64P-M24 の外形寸法図
図 1.6-2 FPT-64P-M24 の外形寸法図
プラスチック・LQFP, 64 ピン
(FPT-64P-M24)
リードピッチ
0.50 mm
パッケージ幅×
パッケージ長さ
10.0 × 10.0 mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
1.70 mm MAX
質量
0.32 g
コード(参考)
P-LFQFP64-10×10-0.50
プラスチック・LQFP, 64 ピン
(FPT-64P-M24)
注 1)* 印寸法はレジン残りを含まず。
注 2)端子幅および端子厚さはメッキ厚を含む。
注 3)端子幅はタイバ切断残りを含まず。
12.00±0.20(.472±.008)SQ
* 10.00±0.10(.394±.004)SQ
48
0.145±0.055
(.006±.002)
33
49
32
Details of "A" part
0.08(.003)
+0.20
1.50 –0.10
+.008
.059 –.004
INDEX
64
0˚~8˚
17
(Mounting height)
0.10±0.10
(.004±.004)
(Stand off)
"A"
LEAD No.
1
16
0.50(.020)
0.20±0.05
(.008±.002)
0.08(.003)
M
0.50±0.20
(.020±.008)
0.60±0.15
(.024±.006)
©2005-2008 FUJITSU MICROELECTRONICS LIMITED F64036S-c-1-2
C
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0.25(.010)
単位:mm (inches)
注意:括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
12
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第 1 章 概要
1.7 端子機能説明
MB95160/MA シリーズ
1.7
端子機能説明
表 1.7-1 に端子機能説明を示します。また , 表 1.7-1 の入出力回路形式欄のアルファ
ベットは , 表 1.8-1 の分類欄のアルファベットに対応しています。
■ 端子機能説明
表 1.7-1 端子機能説明 (1 / 4)
端子
番号
端子名
入出力
回路形式 *1
1
AVCC
⎯
A/D コンバータの電源端子です。
2
AVR
⎯
A/D コンバータのリファレンス入力端子です。
3
P14/PPG0
汎用入出力ポートです。
16 ビット PPG ch.0 出力 (PPG0) との兼用端子となります。
4
P13/TRG0/
ADTG
汎用入出力ポートです。
16 ビット PPG ch.0 トリガ入力 (TRG0) と A/D トリガ入力 (ADTG)
との兼用端子となります。
H
5
P12/UCK0
6
P11/UO0
7
P10/UI0
8
P24/EC0/
SDA0
機 能
汎用入出力ポートです。
UART/SIO ch.0 クロック入出力 (UCK0) との兼用端子となります。
汎用入出力ポートです。
UART/SIO ch.0 データ出力 (UO0) との兼用端子となります。
G
汎用入出力ポートです。
UART/SIO ch.0 データ入力 (UI0) との兼用端子となります。
汎用入出力ポートです。
8/16 ビット複合タイマ ch.0 クロック入力 (EC0) と I2C ch.0 データ
入出力 (SDA0) との兼用端子となります。
I
9
P23/TO01/
SCL0
汎用入出力ポートです。
8/16 ビット複合タイマ ch.0 出力 (TO01) と I2C ch.0 クロック入出
力 (SCL0) との兼用端子となります。
10
P22/TO00
汎用入出力ポートです。
8/16 ビット複合タイマ ch.0 出力 (TO00) との兼用端子となりま
す。
11
P21/PPG01
12
P20/PPG00
13
MOD
14
X0
H
汎用入出力ポートです。
8/16 ビット PPG ch.0 出力 (PPG00) との兼用端子となります。
B
A
15
X1
CM26-10121-3
汎用入出力ポートです。
8/16 ビット PPG ch.0 出力 (PPG01) との兼用端子となります。
動作モード指定端子です。
メインクロック用入力発振端子です。
メインクロック用出力発振端子です。
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13
第 1 章 概要
1.7 端子機能説明
MB95160/MA シリーズ
表 1.7-1 端子機能説明 (2 / 4)
端子
番号
端子名
入出力
回路形式 *1
16
VSS
⎯
電源 (GND) 端子です。
17
VCC
⎯
電源端子です。
18
PG0/C
H/⎯
19
PG2/X1A
機 能
汎用入出力ポートです (3V 品 )。
容量接続端子です (5V 品 )。
1 系統クロック品は汎用ポート (PG2) となります。
2 系統クロック品はサブクロック用出力発振端子となります
(32 kHz) 。
A
20
PG1/X0A
21
RST
22
P90/V3
23
P91/V2
24
P92/V1
25
P93/V0
26
P94
27
P95*2
28
PA0/COM0
29
PA1/COM1
30
PA2/COM2
31
PA3/COM3
32
PB0/SEG00
33
PB1/SEG01
34
PB2/SEG02
35
PB3/SEG03
36
PB4/SEG04
37
PB5/SEG05
38
PB6/SEG06
39
PB7/SEG07
14
1 系統クロック品は汎用ポート (PG1) となります。
2 系統クロック品はサブクロック用入出力発振端子となります
(32 kHz) 。
B’
リセット端子です。
R
汎用入出力ポートです。
LCDC 駆動用電源端子との兼用端子となります。
S
汎用入出力ポートです。
M
汎用入出力ポートです。
LCDC COM 出力との兼用端子となります。
M
汎用入出力ポートです。
LCDC SEG 出力との兼用端子となります。
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CM26-10121-3
第 1 章 概要
1.7 端子機能説明
MB95160/MA シリーズ
表 1.7-1 端子機能説明 (3 / 4)
端子
番号
端子名
40
PC0/SEG08
41
PC1/SEG09
42
PC2/SEG10
43
PC3/SEG11
入出力
回路形式 *1
M
機 能
汎用入出力ポートです。
LCDC SEG 出力との兼用端子となります。
44
PC4/SEG12
45
PC5/SEG13
46
PC6/SEG14
47
PC7/SEG15
48
P60/SEG16/
PPG10
49
P61/SEG17/
PPG11
50
P62/SEG18/
TO10
汎用入出力ポートです。
8/16 ビット複合タイマ ch.1 出力 (TO10) と LCDC SEG 出力
(SEG18) との兼用端子となります。
51
P63/SEG19/
TO11
汎用入出力ポートです。
8/16 ビット複合タイマ ch.1 出力 (TO11) と LCDC SEG 出力
(SEG19) との兼用端子となります。
52
P64/SEG20/
EC1
汎用入出力ポートです。
8/16 ビット複合タイマ ch.1 クロック入力 (EC1) と LCDC SEG 出
力 (SEG20) との兼用端子となります。
汎用入出力ポートです。
8/16 ビット PPG ch.1 出力 (PPG10, PPG11) と LCDC SEG 出力
(SEG16, SEG17) との兼用端子となります。
M
M
53
P65/SEG21/
SCK
汎用入出力ポートです。
LIN-UART クロック入出力 (SCK) と LCDC SEG 出力 (SEG21) と
の兼用端子となります。
54
P66/SEG22/
SOT
汎用入出力ポートです。
LIN-UART データ出力 (SOT) と LCDC SEG 出力 (SEG22) との兼用
端子となります。
55
P67/SEG23/
SIN
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N
汎用入出力ポートです。
LIN-UART データ入力 (SIN) と LCDC SEG 出力 (SEG23) との兼用
端子となります。
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15
第 1 章 概要
1.7 端子機能説明
MB95160/MA シリーズ
表 1.7-1 端子機能説明 (4 / 4)
端子
番号
端子名
56
P07/INT07/
AN07/SEG24
57
P06/INT06/
AN06/SEG25
58
P05/INT05/
AN05/SEG26
59
P04/INT04/
AN04/SEG27
60
P03/INT03/
AN03/SEG28
61
P02/INT02/
AN02/SEG29
62
P01/INT01/
AN01/SEG30
63
P00/INT00/
AN00/SEG31
64
AVSS
入出力
回路形式 *1
機 能
F
汎用入出力ポートです。
外部割込み入力 (INT00 ∼ INT07) と A/D アナログ入力 (AN00 ∼
AN07) と LCDC SEG 出力 (SEG24 ∼ SEG31) との兼用端子となり
ます。
⎯
A/D コンバータの電源 (GND) 端子です。
*1 :入出力回路形式については , 「1.8 入出力回路形式」を参照してください。
*2 :MB95F168MA/MB95F168NA/MB95F168JA/MB95168MAでは, P07をLCDCのセグメント出力(SEG24)
として使用する場合 , P95 は出力ポートとしては使用できません。入力ポートとしてのみ使用可能
になります。
16
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第 1 章 概要
1.8 入出力回路形式
MB95160/MA シリーズ
1.8
入出力回路形式
表 1.8-1 に入出力回路形式を示します。また , 表 1.8-1 の分類欄のアルファベットは ,
表 1.7-1 の入出力回路形式欄のアルファベットに対応しています。
■ 入出力回路形式
表 1.8-1 入出力回路形式 (1 / 3)
分類
回 路
備 考
X1 (X1A)
A
クロック入力
X0 (X0A)
N-ch
・発振回路
・高速側
帰還抵抗:約 1 MΩ
・低速側
帰還抵抗:約 10 MΩ
スタンバイ制御
モード入力
B
リセット入力
B’
・ヒステリシス入力
・マスク ROM 品の MOD 端子のみ
プルダウン抵抗あり
・ヒステリシス入力
・リセット出力 (5V 品のみ )
リセット出力
N-ch
P-ch
デジタル出力
デジタル出力
N-ch
アナログ入力
F
・CMOS 出力
・LCD 出力
・ヒステリシス入力
・アナログ入力
・オートモーティブ入力
LCD 出力
ヒステリシス入力
A/D 制御
LCD 制御
スタンバイ制御
外部割込み制御
CM26-10121-3
オートモーティブ入力
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17
第 1 章 概要
1.8 入出力回路形式
MB95160/MA シリーズ
表 1.8-1 入出力回路形式 (2 / 3)
分類
回 路
R
P-ch
備 考
プルアップ制御
P-ch
デジタル出力
デジタル出力
G
・CMOS 出力
・CMOS 入力
・ヒステリシス入力
・ヒステリシス入力
・オートモーティブ入力
N-ch
CMOS 入力
ヒステリシス入力
オートモーティブ入力
スタンバイ制御
R
P-ch
プルアップ制御
P-ch
H
N-ch
デジタル出力
・CMOS 出力
・ヒステリシス入力
・プルアップ制御あり
・オートモーティブ入力
デジタル出力
ヒステリシス入力
オートモーティブ入力
スタンバイ制御
N-ch
デジタル出力
CMOS 入力
I
・N-ch オープンドレイン出力
・CMOS 入力
・ヒステリシス入力
・オートモーティブ入力
ヒステリシス入力
オートモーティブ入力
スタンバイ制御
P-ch
デジタル出力
デジタル出力
N-ch
M
・CMOS 出力
・LCD 出力
・ヒステリシス入力
・オートモーティブ入力
LCD 出力
ヒステリシス入力
LCD 制御
スタンバイ制御
オートモーティブ入力
P-ch
デジタル出力
デジタル出力
N-ch
N
・CMOS 出力
・LCD 出力
・CMOS 入力
・ヒステリシス入力
・オートモーティブ入力
LCD 出力
CMOS 入力
LCD 制御
スタンバイ制御
18
ヒステリシス入力
オートモーティブ入力
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CM26-10121-3
第 1 章 概要
1.8 入出力回路形式
MB95160/MA シリーズ
表 1.8-1 入出力回路形式 (3 / 3)
分類
回 路
P-ch
備 考
デジタル出力
デジタル出力
N-ch
R
・CMOS 出力
・LCD 電源
・ヒステリシス入力
・オートモーティブ入力
LCD 電源入力
ヒステリシス入力
スタンバイ制御
LCD 制御
オートモーティブ入力
P-ch
デジタル出力
デジタル出力
・CMOS 出力
・ヒステリシス入力
・オートモーティブ入力
N-ch
S
ヒステリシス入力
スタンバイ制御
CM26-10121-3
オートモーティブ入力
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19
第 1 章 概要
1.8 入出力回路形式
20
MB95160/MA シリーズ
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CM26-10121-3
第2章
デバイス使用上の注意
本シリーズを使用する際の注意事項について説明
します。
2.1 デバイス使用上の注意
管理番号 : CM26-00101-2
CM26-10121-3
FUJITSU MICROELECTRONICS LIMITED
21
第 2 章 デバイス使用上の注意
2.1 デバイス使用上の注意
2.1
MB95160/MA シリーズ
デバイス使用上の注意
デバイスの電源電圧 , 端子の処理など , デバイスに共通の注意事項を記載します。
シリーズによって搭載している機能が異なりますのでご注意ください。
■ デバイス使用上の注意
● ラッチアップの防止
使用に際して , 最大定格電圧を超えることのないようにしてください。
CMOS IC では , 中・高耐圧以外の入力端子や出力端子に Vcc より高い電圧や Vss より
低い電圧が印加された場合 , または Vcc 端子と Vss 端子の間に定格を超える電圧が印
加された場合 , ラッチアップ現象が発生することがあります。
ラッチアップ現象が発生すると電源電流が激増し , 素子が熱破壊する恐れがあります。
アナログ系の電源投入時または切断時においても , アナログ電源電圧 (AVcc) とアナロ
グ入力電圧は , デジタル電源電圧 (Vcc) を超えないようにしてください。
● 供給電圧の安定化
供給電圧は , 安定させてください。
Vcc電源電圧の動作保証範囲内において, 電源電圧の急激な変化があると誤動作を生じ
ることがあります。
安定化の基準として , 商用周波数 (50 Hz/60 Hz) での Vcc リプル変動 (P-P 値 ) は , 標準
Vcc 値の 10% 以下に , また , 電源の切換え時などの瞬時変化においては , 過渡変動率が
0.1 V/ms 以下になるように電圧変動を抑えてください。
● 外部クロック使用時の注意
外部クロック使用時において , パワーオンリセット , サブクロックモードまたはストッ
プモード解除時には , 発振安定待ち時間が発生します。
● シリアル通信について
シリアル通信においては , ノイズなどにより間違ったデータを受信する可能性があり
ます。そのため , ノイズを抑えるボードの設計をしてください。また , 万が一ノイズな
どの影響により誤ったデータを受信した場合を考慮し , 最後にデータのチェックサム
などを付加してエラー検出を行ってください。エラーが検出された場合には , 再送を行
うなどの処理をしてください。
■ デバッグ時の注意
評価用デバイス (MCU ボードに実装されています ) を用いてソフトウェアを開発する
際 , お使いになるデバイスと動作が異なる場合があります。下記にデバッグ時の注意事
項を記載します。
● SYCC レジスタの設定について
デバッグ中に SYCC レジスタの DIV1, DIV0 ビットがユーザ設定と異なる値を示してい
る場合があります。これは CPU がブレーク中に BGM アダプタと評価用デバイスとの
間で通信速度を最適化するように補正しているためです。
この現象を避ける場合は , 応答速度最適化を無効に設定する必要があります。
本情報は「F2MC-8L/8FX ファミリ SOFTUNE Workbench 機能説明書」の「2.3.1 動作環
境の設定」に記載されていますのであわせてご参照ください。
22
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CM26-10121-3
MB95160/MA シリーズ
第 2 章 デバイス使用上の注意
2.1 デバイス使用上の注意
● フラッシュメモリの容量 , および種類について
評価用デバイスは , 複数の量産品 ( シリーズ ) のデバッグが可能になっております。使
用予定の製品の ROM/RAM 容量をご確認の上プログラム開発を行ってください。
また , 評価用デバイスは , デュアルオペレーションフラッシュが搭載されています。一
方, 製品によってはセクタが1つしか存在しないフラッシュメモリ品を搭載しているも
のもあります。評価用デバイスとの構成が異なりますので特にフラッシュ自己書換え
のプログラム開発の際にはご考慮の上ご使用ください。
● フラッシュメモリの内容不一致について
F2MC-8FXファミリのデバッガでは, ブレークポイントをソフトウェアブレーク命令で
実現しています。ブレークポイントを設定後連続実行 / ステップ実行を行うと評価用
デバイスのフラッシュメモリのブレーク対象アドレスにソフトウェアブレーク命令が
書き込みされます。
したがって , デバッガにてソフトウェアブレークを設定している状態でのフラッシュ
メモリの内容と , コンパイラから出力されたプログラムデータの内容は一致しません。
チェックサムを行う場合は一度ブレークポイントをすべて解除後 ,「フラッシュメモリ
の同期」を実行する必要があります。
● 評価用デバイスのフラッシュメモリに対する制限事項について
F2MC-8FX ファミリの評価用デバイスでは , 下記の制限事項があります。
(1) 下位バンク ( アドレス 1000H ∼ 3FFFH) への書き込み / 消去はできません。
デバッグを行う際は , 量産されているフラッシュメモリ品にて行ってください。
(2) 評価用デバイスのフラッシュメモリに , チップ消去コマンドを発行しないでくださ
い。デバッグを行う際は , 量産されているフラッシュメモリ品にて行ってください。
● ブレーク時の周辺機能の動作について
F2MC-8FX ファミリのデバッガでは , CPU ブレーク時には CPU 機能動作 ( 命令コード
フェッチ , デコード , 命令実行 , PC 進行など ) は停止しますが , 周辺機能 (PPG タイマ ,
UART, A/D コンバータなど ) は停止せず動作したままになります。
以下に現象例を示します。
(1) CPU がブレーク中にタイマカウントオーバフローフラグが立ち , ブレーク後の実行
再開時に , 割込みが許可されているとすぐに割込みルーチンに飛びます。
(2) ブレーク中に , タイマカウントオーバフローフラグをメモリウィンドなどからクリ
アしても , すぐに , フラグが立つので , クリアできないように見えます。
● 未定義 I/O のアドレスに対するアクセス禁止について
F2MC-8FX ファミリのデバッグには , 品種共通の評価用デバイスを利用します。この評
価用デバイスには , デバッグ対象のすべての周辺機能を内蔵しています。お使いの品種
にない周辺のレジスタをアクセスすると , 本来使用しない周辺機能が動作し , 異常動作
になる場合がありますので , 未定義アドレス領域はアクセスしないでください。
CM26-10121-3
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23
第 2 章 デバイス使用上の注意
2.1 デバイス使用上の注意
MB95160/MA シリーズ
■ 端子接続について
● 未使用端子の処理
入力に用いる未使用端子を開放のままにしておくと , 誤動作およびラッチアップ現象
による永久破壊の原因になることがあります。使用していない入力端子は 2 kΩ 以上の
抵抗を介してプルアップまたはプルダウンの処理をしてください。
使用していない入出力端子は , 出力状態に設定して開放とするか , 入力状態に設定して
入力端子と同じ処理をしてください。使用していない出力端子は開放としてください。
● A/D コンバータの電源端子処理
A/D コンバータを使用しない場合には , AVCC = VCC, AVSS = VSS となるように接続し
てください。
AVCC に載るノイズにより精度が悪化する恐れがありますので , 本デバイスの近くで ,
AVCC 端子と AVSS 端子の間に 0.1 μF 程度のセラミックコンデンサをバイパスコンデン
サとして接続することをお勧めいたします。
● 電源端子
VCC 端子または VSS 端子が複数ある場合 , デバイス設計上はラッチアップなどの誤動
作を防止するためにデバイス内部で同電位にすべきものどうしを接続してあります。
不要輻射の低減 , グランドレベルの上昇によるストローブ信号の誤動作の防止 , 総出力
電流規格を遵守などのために , 必ずすべての VCC 端子と VSS 端子を外部で電源とグラ
ンドに接続してください。また , 電流供給源と本デバイスの VCC 端子と VSS 端子は低
インピーダンスで接続してください。
本デバイスの近くで , VCC 端子と VSS 端子の間に 0.1 μF 程度のセラミックコンデンサ
をバイパスコンデンサとして接続することをお勧めいたします。
● モード端子 (MOD)
モード端子を VCC または VSS に直接接続してください。
ノイズによってデバイスが意図せずにテストモードに入るのを防止するため,モード端
子から VCC または VSS への距離を最小にし , 低インピーダンスで接続するようにプリ
ント基板を配置してください。
● C 端子
セラミックコンデンサまたは同程度の周波数特性のコンデンサを使用してください。
VCC 端子のバイパスコンデンサは CS より大きい容量値のコンデンサを接続してくださ
い。平滑コンデンサ CS の接続は図 2.1-1 を参照してください。
図 2.1-1 C 端子接続図
C
CS
24
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第 2 章 デバイス使用上の注意
2.1 デバイス使用上の注意
● NC 端子の処理
NC 端子は , 必ず開放にして使用してください。
● アナログ電源
VCC > AVCC の場合には , ア
AVCC 端子は常に VCC 端子と同電位で使用してください。
ナログ入力端子 (AN) を通して電流が流れる場合があります。
CM26-10121-3
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25
第 2 章 デバイス使用上の注意
2.1 デバイス使用上の注意
26
MB95160/MA シリーズ
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CM26-10121-3
第3章
メモリ空間
メモリ空間について説明します。
3.1 メモリ空間
3.2 メモリマップ
管理番号 : CM26-00126-1
固有箇所 : 31
CM26-10121-3
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27
第 3 章 メモリ空間
3.1 メモリ空間
3.1
MB95160/MA シリーズ
メモリ空間
F2MC-8FX ファミリのメモリ空間は 64K バイトで , I/O 領域 , 拡張 I/O 領域 , データ
領域 , プログラム領域によって構成されます。メモリ空間の中には汎用レジスタ , ベ
クタテーブルなど特定の用途に使用される領域があります。
■ メモリ空間の構成
● I/O 領域 ( アドレス :0000H ∼ 007FH)
• 内蔵する周辺機能の制御レジスタ , データレジスタなどが配置されています。
• I/O 領域はメモリ空間の一部に割り当てられているため , メモリと同様にアクセスで
きます。また , ダイレクトアドレッシング命令を用いることで , より高速にアクセ
スできます。
● 拡張 I/O 領域 ( アドレス :0F80H ∼ 0FFFH)
• 内蔵する周辺機能の制御レジスタ , データレジスタなどが配置されています。
• 拡張 I/O 領域はメモリ空間の一部に割り当てられているため , メモリと同様にアク
セスできます。
● データ領域
• 内部データ領域としてスタティック RAM が内蔵されています。
• 内部 RAM 容量は品種によって異なります。
• 0080H ∼ 047FH は拡張ダイレクトアドレッシング領域です。ダイレクトバンクポイ
ンタの設定により , ダイレクトアドレッシング命令による高速アクセスができます
( 初期値:0080H ∼ 00FFH)。
• 0100H ∼ 01FFH までを汎用レジスタ領域として使用できます。
● プログラム領域
• 内部プログラム領域として ROM が内蔵されています。
• 内部 ROM 容量は品種によって異なります。
• FFC0H ∼ FFFFH はベクタテーブルとして使用します。
28
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CM26-10121-3
第 3 章 メモリ空間
3.1 メモリ空間
MB95160/MA シリーズ
■ メモリマップ
図 3.1-1 メモリマップ
0000H
I/O 領域
0080H
0100H
レジスタバンク
( 汎用レジスタ領域 )
ダイレクトアドレッシング領域
拡張ダイレクトアドレッシング領域
0200H
047FH
データ領域
0F80H
拡張 I/O 領域
0FFFH
プログラム領域
FFC0H
FFFFH
CM26-10121-3
ベクタテーブル領域
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29
第 3 章 メモリ空間
3.1 メモリ空間
3.1.1
MB95160/MA シリーズ
特定用途の領域
特定の用途の領域には , 汎用レジスタ領域とベクタテーブル領域があります。
■ 汎用レジスタ領域 ( アドレス :0100H ∼ 01FFH)
• 8 ビットの演算や転送に使用する補助的なレジスタが配置されています。
• RAM 領域の一部に割り当てられており , 通常の RAM として使用することもできま
す。
• 汎用レジスタとして使用すると , 汎用レジスタアドレッシングによって , 短い命令
で高速にアクセスできます。
詳細は ,「5.1.1 レジスタバンクポインタ (RP)」および「5.2 汎用レジスタ」を参照し
てください。
■ ベクタテーブル領域 ( アドレス :FFC0H ∼ FFFFH)
• ベクタコール命令 (CALLV), 割込み , およびリセットのベクタテーブルとして使用
します。
• ROM 領域の最上部に割り当てられており , それぞれのベクタテーブルのアドレスに ,
対応する処理ルーチンの開始アドレスをデータとして設定します。
表 8.1-1 に , ベクタコール命令 , 割込み , およびリセットに対応して参照されるベクタ
テーブルのアドレスを示します。
詳細は ,「第 8 章 割込み」,「第 7 章 リセット」および「付録 E.2 特殊な命令につい
て」の「■特殊な命令について」の「● CALLV #vct」を参照してください。
30
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第 3 章 メモリ空間
3.2 メモリマップ
MB95160/MA シリーズ
3.2
メモリマップ
本シリーズのメモリマップを示します。
■ メモリマップ
図 3.2-1 メモリマップ
MB95FV100D101
MB95FV100D103
MB95F168MA
MB95F168NA
MB95F168JA
0000H
0000H
I/O
0080H
RAM
3.75K バイト
0100H レジ
スタ
0200H
MB95F166D
0000H
I/O
0080H
RAM
2K バイト
0100H レジ
スタ
0200H
MB95168MA
0000H
I/O
0080H
RAM
1K バイト
0100H レジ
スタ
0200H
0000H
I/O
0080H
RAM
2K バイト
0100H レジ
スタ
0200H
0480H
0880H
0F80H
0F80H
拡張 I/O
1000H
0F80H
拡張 I/O
1000H
I/O
0080H
0880H
0100H レジ
スタ
0200H
アクセス
禁止
アクセス
禁止
0F80H
拡張 I/O
1000H
0F80H
拡張 I/O
拡張 I/O
1000H
1000H
アクセス
禁止
Flash
Flash
60K バイト
60K バイト
FFFFH
FFFFH
RAM
1K バイト
0480H
アクセス
禁止
アクセス
禁止
MB95166D
アクセス
禁止
8000H
ROM
8000H
60K バイト
FFFFH
Flash
ROM
32K バイト
32K バイト
FFFFH
FFFFH
Flash :フラッシュメモリ
ROM :マスク ROM
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31
第 3 章 メモリ空間
3.2 メモリマップ
32
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第4章
メモリアクセスモード
メモリアクセスモードについて説明します。
4.1 メモリアクセスモード
管理番号 : CM26-00102-1
CM26-10121-3
FUJITSU MICROELECTRONICS LIMITED
33
第 4 章 メモリアクセスモード
4.1 メモリアクセスモード
4.1
MB95160/MA シリーズ
メモリアクセスモード
本シリーズのメモリアクセスは , シングルチップモードのみです。
■ シングルチップモード
シングルチップモードは , 内部の RAM と ROM のみを使用するモードです。外部バス
アクセスは行いません。
● モードデータ
モードデータは CPU のメモリアクセスモードを決定するデータです。
モードデータのアドレスは FFFDH に固定されています (FFFCH 番地の値は , 任意の値
で構いません )。
内部 ROM のモードデータは必ず "00H" に設定してシングルチップモー
ドを選択してください。
図 4.1-1 モードデータの設定
アドレス
FFFDH
bit7
bit6
bit5
bit4
データ
00H
00H 以外
bit3
bit2
bit1
bit0
動作
シングルチップモード選択
予約済み , 設定しないでください
リセット解除後に CPU は最初にモードデータにフェッチします。
CPU はモードデータの次にリセットベクタをフェッチします。リセットベクタで設定
されたアドレスから実行を開始します。
● モード端子 (MOD)
モード端子 (MOD) は必ず VSS に設定してください。
34
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CM26-10121-3
第5章
CPU
CPU の機能と動作について説明します。
5.1 専用レジスタ
5.2 汎用レジスタ
5.3 16 ビットデータのメモリ上の配置
管理番号 : CM26-00103-1
CM26-10121-3
FUJITSU MICROELECTRONICS LIMITED
35
第 5 章 CPU
5.1 専用レジスタ
5.1
MB95160/MA シリーズ
専用レジスタ
CPU には専用レジスタがあります。専用レジスタはプログラムカウンタ (PC), 2 つ
の演算用レジスタ (A, T), 3 つのアドレスポインタ (IX, EP, SP) およびプログラムス
テータス (PS) によって構成されています。各レジスタは 16 ビット長です。PS はレ
ジスタバンクポインタ (RP), ダイレクトポインタ (DP) およびコンディションコード
レジスタ (CCR) から構成されています。
■ 専用レジスタの構成
CPU 内の専用レジスタは , 7 つの 16 ビットレジスタによって構成されています。その
中で , アキュムレータ (A) とテンポラリアキュムレータ (T) については下位 8 ビットの
みの使用もできます。
図 5.1-1 に , 専用レジスタの構成を示します。
図 5.1-1 専用レジスタの構成
初期値
16 ビット
FFFDH
PC
:プログラムカウンタ
現在の命令格納位置を示します。
0000H
AH
AL
:アキュムレータ (A)
0000H
TH
TL
:テンポラリアキュムレータ (T)
演算や転送などの一時記憶レジスタです。
アキュムレータとの間で演算を行います。
0000H
IX
:インデックスレジスタ
インデックスアドレスを示すレジスタです。
0000H
EP
0000H
SP
:エクストラポインタ
メモリアドレスを示すポインタです。
:スタックポインタ
現在のスタック位置を示します。
0030H
RP
DP
CCR
PS
:プログラムステータス
レジスタバンクポインタ , ダイレクトバンクポインタ
やコンディションコードを格納するレジスタです。
■ 専用レジスタの機能
● プログラムカウンタ (PC)
プログラムカウンタは , 16 ビット長のカウンタで , CPU が現在実行している命令のメ
モリアドレスを示します。プログラムカウンタは , 命令の実行 , 割込み , リセットなど
により , その内容が更新されます。リセット動作時の初期値はモードデータの読出しア
ドレス (FFFDH) です。
● アキュムレータ (A)
アキュムレータは , 16 ビット長の演算用レジスタで , メモリ上のデータやテンポラリア
キュムレータ (T) など , ほかのレジスタ内のデータと各種の演算や転送を行います。ア
キュムレータ内のデータは , ワード長 (16 ビット ) としてもバイト長 (8 ビット ) として
も扱えます。バイト長の演算や転送を行うと , アキュムレータの下位 8 ビット (AL) の
みが使用され , 上位 8 ビット (AH) は変化しません。リセット後の初期値は "0000H" です。
36
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MB95160/MA シリーズ
第 5 章 CPU
5.1 専用レジスタ
● テンポラリアキュムレータ (T)
テンポラリアキュムレータは , 16 ビット長の演算補助用レジスタで , アキュムレータ
(A) 内のデータと各種の演算を行います。テンポラリアキュムレータ内のデータは , ア
キュムレータ (A) に対する演算がワード長 (16 ビット ) の場合はワード長で , バイト長
(8 ビット ) の場合はバイト長で扱われます。バイト長の演算が行われると , テンポラリ
アキュムレータの下位8ビット(TL)のみが使用され,上位8ビット(TH)は使われません。
アキュムレータ (A) に転送系の命令でデータを転送すると , 転送前のアキュムレータ内
のデータがテンポラリアキュムレータに自動的に転送されます。このときも , バイト長
の転送の場合は , テンポラリアキュムレータの上位 8 ビット (TH) は変化しません。リ
セット後の初期値は "0000H" です。
● インデックスレジスタ (IX)
インデックスレジスタは , 16 ビット長のレジスタで , インデックスアドレスを保持しま
す。インデックスレジスタは , 1 バイトのオフセット (-128 ∼ +127) と組み合せて使用
され , インデックスアドレスにオフセット値を加算することによって , データをアクセ
スするためのメモリアドレスを生成します。リセット後の初期値は "0000H" です。
● エクストラポインタ (EP)
エクストラポインタは , 16 ビット長のレジスタで , このレジスタの値がデータをアクセ
スするためのメモリアドレスとなります。リセット後の初期値は "0000H" です。
● スタックポインタ (SP)
スタックポインタは , 16 ビット長のレジスタで , 割込みやサブルーチンの呼出し , ス
タック退避 / 復帰命令などで参照するアドレスを保持します。プログラム実行中のス
タックポインタの値は,スタック内に退避した最新のデータが格納されているアドレス
になっています。リセット後の初期値は "0000H" です。
● プログラムステータス (PS)
プログラムステータスは , 16 ビット長の制御用レジスタです。上位 8 ビットがレジス
タバンクポインタ (RP) とダイレクトバンクポインタ (DP), 下位 8 ビットがコンディショ
ンコードレジスタ (CCR) となっています。
上位 8 ビットの中で , 上位 5 ビットがレジスタバンクポインタで , 汎用レジスタバンク
のアドレスを示すために使用されます。下位 3 ビットがダイレクトバンクポインタで ,
ダイレクトアドレッシングによる高速アクセスできる領域を指定します。
下位8ビットは, CPUの状態を示す各種のフラグにより構成されるコンディションコー
ドレジスタ (CCR) です。
プログラムステータスをアクセスすることができる命令は , MOVW A,PS か MOVW
PS,A です。また , プログラムステータスの中でレジスタバンクポインタ (RP), ダイレク
トバンクポインタ (DP) をアクセスするにはミラーアドレス 0078H にアクセスすること
でも読出し , 書込みができます。
なお , コンディションコードレジスタ (CCR) は , プログラムステータスの一部であり ,
コンディションコードレジスタのみのアクセスはできません。
専用レジスタの使用方法についての詳細は ,「F2MC-8FX プログラミングマニュアル」
を参照してください。
CM26-10121-3
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37
第 5 章 CPU
5.1 専用レジスタ
MB95160/MA シリーズ
レジスタバンクポインタ (RP)
5.1.1
プログラムステータス (PS) の bit15 ∼ bit11 であるレジスタバンクポインタ (RP) は ,
現在使用している汎用レジスタバンクのアドレスを示し , 汎用レジスタアドレッシン
グ時に実アドレスに変換されます。
■ レジスタバンクポインタ (RP) の構成
図 5.1-2 に , レジスタバンクポインタの構成を示します。
図 5.1-2 レジスタバンクポインタの構成
RP
DP
CCR
bit15 bit14 bit13 bit12 bit11 bit10 bit9
PS
R4
R3
R2
R1
R0
bit8
DP2 DP1 DP0
bit7
bit6
bit5
bit4
bit3
bit2
bit1
H
I
IL1
IL0
N
Z
V
bit0 RP 初期値
00000B
C
レジスタバンクポインタは , 現在使用しているレジスタバンクのアドレスを示します。
レジスタバンクポインタの内容と実アドレスの関係は , 図 5.1-3 に示す変換規則になっ
ています。
図 5.1-3 汎用レジスタ領域の実アドレス変換規則
オペコード
下位
RP 上位
固定値
"0"
"0"
"0"
"0"
"0"
"0"
"0"
"1"
R4
R3
R2
R1
R0
b2
b1
b0
↓
↓
↓
↓
↓
↓
↓
↓
↓
↓
↓
↓
↓
↓
↓
↓
発生アドレス A15 A14 A13 A12 A11 A10 A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
レジスタバンクポインタは , RAM 領域の中で汎用レジスタとして使用するレジスタバ
ンクを指定します。レジスタバンクは全部で 32 個あり , レジスタバンクポインタの上
位 5 ビットに 0 ∼ 31 の値を設定することにより指定します。1 つのレジスタバンクに
は, 8つの8ビット長の汎用レジスタがあり,オペコードの下位3ビットで選択されます。
このレジスタバンクポインタによって , 0100H ∼ 01FFH ( 最大 ) までを汎用レジスタ領
域として使用できます。ただし , 品種によっては使用可能な領域に制限があります。リ
セット後の初期値は "0000H" です。
■ レジスタバンクポインタ・ダイレクトバンクポインタのミラーアドレス
レジスタバンクポインタ (RP), ダイレクトバンクポインタ (DP) は "MOVW A,PS" 命令
によるプログラムステータス (PS) への書込みと "MOVW PS,A" 命令によるプログラム
ステータス (PS) の読出しができます。また , レジスタバンクポインタのミラーアドレ
ス 0078H へのアクセスによっても直接読出し / 書込み可能です。
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第 5 章 CPU
5.1 専用レジスタ
MB95160/MA シリーズ
ダイレクトバンクポインタ (DP)
5.1.2
プログラムステータス (PS) の bit10 ∼ bit8 であるダイレクトバンクポインタ (DP)
は , ダイレクトアドレッシングでアクセスする領域を指定します。
■ ダイレクトバンクポインタ (DP) の構成
図 5.1-4 に , ダイレクトバンクポインタの構成を示します。
図 5.1-4 ダイレクトバンクポインタの構成
RP
DP
bit15 bit14 bit13 bit12 bit11 bit10 bit9
PS
R4
R3
R2
R1
R0
CCR
bit8
DP2 DP1 DP0
bit7
bit6
bit5
bit4
bit3
bit2
bit1
H
I
IL1
IL0
N
Z
V
bit0 DP 初期値
000B
C
ダイレクトアドレッシングによるアクセスは 0000H ∼ 007FH と 0080H ∼ 047FH の領域
に対して行うことができます。0000H ∼ 007FH へのアクセスはオペランドで指定しま
す。ダイレクトバンクポインタの値は関係しません。0080H ∼ 047FH へのアクセスは
ダイレクトバンクポインタの値とオペランドによって指定します。
表 5.1-1 に , ダイレクトバンクポインタとアクセス領域を , 表 5.1-2 に , ダイレクトアド
レッシング命令一覧を示します。
表 5.1-1 ダイレクトバンクポインタとアクセス領域
ダイレクトバンクポインタ (DP) [2:0]
オペランド指定 dir
アクセス領域
XXXB ( マッピングに影響しません )
0000H ∼ 007FH
0000H ∼ 007FH
000B ( 初期値 )
0080H ∼ 00FFH
001B
0100H ∼ 017FH
010B
0180H ∼ 01FFH
011B
100B
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0080H ∼ 00FFH
0200H ∼ 027FH
0280H ∼ 02FFH
101B
0300H ∼ 037FH
110B
0380H ∼ 03FFH
111B
0400H ∼ 047FH
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39
第 5 章 CPU
5.1 専用レジスタ
MB95160/MA シリーズ
表 5.1-2 ダイレクトアドレッシング命令一覧
対象命令
CLRB dir:bit
SETB dir:bit
BBC dir:bit,rel
BBS dir:bit,rel
MOV A,dir
CMP A,dir
ADDC A,dir
SUBC A,dir
MOV dir,A
XOR A,dir
AND A,dir
OR A,dir
MOV dir,#imm
CMP dir,#imm
MOVW A,dir
MOVW dir,A
40
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第 5 章 CPU
5.1 専用レジスタ
MB95160/MA シリーズ
コンディションコードレジスタ (CCR)
5.1.3
プログラムステータス (PS) の下位 8 ビットであるコンディションコードレジスタ
(CCR) は , 演算結果や転送データの内容を示すビット (H, N, Z, V, C) と , 割込み要求
の受付けを制御するビット (I, IL1, IL0) によって構成されます。
■ コンディションコードレジスタ (CCR) の構成
図 5.1-5 コンディションコードレジスタの構成
RP
DP
bit15 bit14 bit13 bit12 bit11 bit10 bit9
PS
R4
R3
R2
R1
R0
CCR
bit8
DP2 DP1 DP0
bit7
bit6
bit5
bit4
bit3
bit2
bit1
H
I
IL1
IL0
N
Z
V
bit0 CCR 初期値
00110000B
C
ハーフキャリフラグ
割込み許可フラグ
割込みレベルビット
ネガティブフラグ
ゼロフラグ
オーバフローフラグ
キャリフラグ
コンディションコードレジスタは , プログラムステータス (PS) の一部です。コンディ
ションコードレジスタのみを独立にアクセスすることはできません。
■ 演算結果を示すビット
● ハーフキャリフラグ (H)
演算の結果 , bit3 から bit4 への繰上げ ( キャリ ) や bit4 から bit3 への借越し ( ボロー )
が発生したときは "1" になり , それ以外のときは "0" になります。このフラグは 10 進
補正命令用のため , 加減算以外の用途に使用しないでください。
● ネガティブフラグ (N)
演算の結果 , 最上位ビットが "1" のときは "1" になり , "0" のときは "0" になります。
● ゼロフラグ (Z)
演算の結果が "0" であれば "1" になり , それ以外のときは "0" になります。
● オーバフローフラグ (V)
演算に用いたオペランドを2の補数で表現される整数とみなして演算の結果, オーバフ
ローが発生したかどうかを示します。オーバフローが発生すると "1" になり , それ以外
の場合は "0" になります。
CM26-10121-3
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41
第 5 章 CPU
5.1 専用レジスタ
MB95160/MA シリーズ
● キャリフラグ (C)
演算の結果 , bit7 からの繰上げ ( キャリ ) や bit7 への借越し ( ボロー ) が発生したとき
は "1" になり , 発生しなかったときは "0" になります。また , シフト命令ではシフトア
ウトした値になります。
図 5.1-6 に , シフト命令によるキャリフラグの変化を示します。
図 5.1-6 シフト命令によるキャリフラグの変化
・左シフトの場合 (ROLC)
・右シフトの場合 (RORC)
bit7
bit0
bit7
bit0
C
C
■ 割込みの受付けを制御するビット
● 割込み許可フラグ (I)
このフラグが "1" のときは割込みが許可され , CPU は割込みを受け付けます。"0" のと
きは割込みが禁止され , CPU は割込みを受け付けません。
リセット後の初期値は "0" になります。
SETI 命令で "1" になり , CLRI 命令で "0" になります。
● 割込みレベルビット (IL1, IL0)
このビットは , CPU が現在受け付けている割込みのレベルを示します。
各周辺機能の割込み要求 (IRQ0 ∼ IRQ23) に対応して設定されている割込みレベル設定
レジスタ (ILR0 ∼ ILR5) の値と比較されます。
割込み許可フラグが許可 (CCR:I=1) 状態で , このビットが示す値より小さい値の割込み
レベルの割込み要求があった場合のみ , CPU は割込み処理を行います。割込みレベル
の優先順位は , 表 5.1-3 に示すとおりです。また , リセット後の初期値は "11B" になり
ます。
表 5.1-3 割込みレベル
IL1
IL0
割込みレベル
優先順位
0
0
0
高い
0
1
1
1
0
2
1
1
3
低い ( 割込みなし )
CPU が割込み処理中でないとき ( メインプログラム実行中 ) は , 割込みレベルビット
(IL1, IL0) は "11B" となります。
割込みの詳細については ,「8.1 割込み」を参照してください。
42
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第 5 章 CPU
5.2 汎用レジスタ
MB95160/MA シリーズ
5.2
汎用レジスタ
汎用レジスタは , 8 ビット× 8 個を 1 バンクとするメモリブロックです。全部で 32
バンクまで使用できます。バンクの指定には , レジスタバンクポインタ (RP) を使用
します。
割込み処理 , ベクタコール処理およびサブルーチンの呼出しに使用すると有効です。
■ 汎用レジスタの構成
• 汎用レジスタは 8 ビット長のレジスタで , 汎用レジスタ領域 (RAM 上 ) のレジスタ
バンク内にあります。
• 1 バンクあたり 8 つのレジスタ (R0 ∼ R7) があり , 全部で 32 バンクまで使用できます。
• 現在使用しているレジスタバンクはレジスタバンクポインタ (RP) で指定され , オペ
コードの下位 3 ビットが汎用レジスタ 0(R0) ∼汎用レジスタ 7(R7) を示します。
図 5.2-1 に , レジスタバンクの構成を示します。
図 5.2-1 レジスタバンクの構成
8 ビット
1F8H
ここのアドレス = 0100H + 8 × (RP)
アドレス 100H
R0
R0
R0
R1
R2
R3
R4
R5
R6
107H
R1
R2
R3
R4
R5
R6
R7
R1
R2
R3
R4
R5
R6
R7
1FFH
バンク 31
R7
バンク 0
32 バンク
使用できる RAM 容量に
よって , バンク数は制限
されます。
メモリ領域
各品種で使用できる汎用レジスタ領域については「3.1.1 特定用途の領域」を参照して
ください。
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43
第 5 章 CPU
5.2 汎用レジスタ
MB95160/MA シリーズ
■ 汎用レジスタの特長
汎用レジスタには , 次のような特長があります。
• 短い命令で高速に RAM をアクセスできる ( 汎用レジスタアドレッシング )。
• レジスタバンクによってブロック化されており , 内容の保護や機能単位の分割がし
やすい。
汎用レジスタは , 割込み処理ルーチンやベクタコール (CALLV #0 ∼ #7) 処理ルーチン
に対して , それぞれ専用のレジスタバンクを固定的に割り当てることができます。例え
ば「2 番目の割込みには 4 番目のレジスタバンクを使う」という使い方ができます。
割込み処理ルーチンの先頭で専用のレジスタバンクを指定するだけで割込み前の汎用
レジスタを保存したことになります。これによって , 汎用レジスタをスタックなどに退
避する必要がなくなり , 高速に割込みを受け付けられます。
<注意事項>
割込み処理ルーチン中で , レジスタバンクポインタ (RP) を書き換えて , レジスタバンクを
指定するとき , コンディションコードレジスタの割込みレベルビット (CCR:IL1, IL0) の値
を変化させないように以下のどちらか一方のようにプログラミングする必要があります。
• RP 書込みの前に割込みレベルビットを読み出して保存する。
• RP のミラーアドレス "0078H" へ直接書き込んで RP を書き換える。
44
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第 5 章 CPU
5.3 16 ビットデータのメモリ上の配置
MB95160/MA シリーズ
5.3
16 ビットデータのメモリ上の配置
16 ビットデータのメモリ上の格納状態について説明します。
■ 16 ビットデータのメモリ上の配置
● RAM 上の 16 ビットデータの格納状態
メモリに 16 ビットデータを書き込んだ場合 , アドレス値の小さい方にデータの上位バ
イトが , その次のアドレスにデータの下位バイトがそれぞれ格納されます。読出しの場
合も同様に扱われます。
図 5.3-1 に , メモリ上の 16 ビットデータの配置を示します。
図 5.3-1 メモリ上の 16 ビットデータの配置
A 1234H
A 1234H
12H
34H
● オペランドが 16 ビットの場合の格納状態
命令中のオペランドで 16 ビット指定をする場合も , オペコード ( 命令 ) に近いアドレ
スに上位バイトが , その次のアドレスに下位バイトが格納されます。
これはオペランドがメモリアドレスを示す場合でも , 16 ビットのイミディエート ( 即
値 ) データの場合でも同じです。
図 5.3-2 に , 命令中の 16 ビットデータの配置を示します。
図 5.3-2 命令中の 16 ビットデータの配置
アセンブルすると
● スタックの 16 ビットデータの格納状態
割込みなどで , スタックに退避した 16 ビット長のレジスタのデータも同じように , ア
ドレス値の小さい方に上位バイトが格納されます。
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45
第 5 章 CPU
5.3 16 ビットデータのメモリ上の配置
46
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第6章
クロック制御部
クロック制御部の機能と動作について説明します。
6.1 クロック制御部の概要
6.2 発振安定待ち時間
6.3 システムクロック制御レジスタ (SYCC)
6.4 PLL 制御レジスタ (PLLC)
6.5 発振安定待ち時間設定レジスタ (WATR)
6.6 スタンバイ制御レジスタ (STBC)
6.7 クロックモード
6.8 低消費電力モード ( スタンバイモード ) の動作
6.9 クロック発振回路
6.10 プリスケーラの概要
6.11 プリスケーラの構成
6.12 プリスケーラの動作説明
6.13 プリスケーラ使用上の注意
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47
第 6 章 クロック制御部
6.1 クロック制御部の概要
6.1
MB95160/MA シリーズ
クロック制御部の概要
F2MC-8FX ファミリは消費電力の最適な制御を行うクロック制御部を搭載していま
す。メインクロックとサブクロックの両方をサポートする 2 系統クロック品と , メ
インクロックだけをサポートする 1 系統クロック品があります。
クロック制御部はクロック発振の許可・停止 , 内部回路へのクロック供給の許可・
停止 , クロック源の選択および PLL と分周回路の制御を行います。
■ クロック制御部の概要
クロック制御部はクロック発振の許可・停止 , 内部回路へのクロック供給の許可・停止 ,
クロック源の選択および PLL と分周回路の制御を行います。
クロック制御部では , クロックモードの設定 , スタンバイモードの設定およびリセット
動作に従い内部のクロックを制御します。クロックモードにより内部動作クロックの
選択が行われ , スタンバイモードによりクロック発振と供給の許可・停止を選択しま
す。
クロックモードとスタンバイモードの組み合わせにより最適な消費電力と機能の選択
が可能です。
2 系統クロック品には , メインクロックを 2 分周したメインクロック , サブクロックを
2 分周したサブクロック , メインクロックを PLL 逓倍したメイン PLL クロックおよび
サブクロックを PLL 逓倍したサブ PLL クロックの 4 種類のソースクロックがあります。
1 系統クロック品には , メインクロックを 2 分周したメインクロックおよびメインク
ロックを PLL 逓倍したメイン PLL クロックの 2 種類のソースクロックがあります。
48
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第 6 章 クロック制御部
6.1 クロック制御部の概要
MB95160/MA シリーズ
■ クロック制御部のブロックダイヤグラム
図 6.1-1 にクロック制御部のブロックダイヤグラムを示します。
図 6.1-1 クロック制御部のブロックダイヤグラム
PLL制御レジスタ(PLLC)
MPEN
スタンバイ制御レジスタ(STBC)
MPMC1 MPMC0 MPRDY SPEN
SPMC1 SPMC0 SPRDY
STP
SLP
SRST
SPL
TMD
-
-
-
ストップ信号
スリープ信号
時計プリスケーラ用
クロック
時計または
タイムベースタイマ
システムクロックセレクタ
②FCL
④
2分周
サブクロック
発振回路
サブPLL ⑥
発振回路
サブクロック制御
①
メインクロック F
CH
⑦ 分周なし
4分周
8分周
16分周
③
2分周
発振回路
メインPLL
発振回路
メインクロック制御
プリスケーラ
CPUへの供給
⑧
クロック
制御回路
周辺機能への供給
⑤
ソースクロック
選択制御回路
タイムベースタイマ用
クロック
タイムベースタイマより
214/FCH~21/FCH
時計プリスケーラより
215/FCL~21/FCL
発振安定
待ち回路
SCM1
SCM0
SCS1
SCS0
SRDY
SUBS
DIV1
DIV0
システムクロック制御レジスタ(SYCC)
①:メインクロック(FCH)
②:サブクロック(FCL)
③:メインクロック
④:サブクロック
CM26-10121-3
SWT3
SWT2
SWT1
SWT0
MWT3
MWT2
MWT1
MWT0
発振安定待ち時間設定レジスタ(WATR)
⑤:メインPLLクロック
⑥:サブPLLクロック
⑦:ソースクロック
⑧:マシンクロック(MCLK)
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49
第 6 章 クロック制御部
6.1 クロック制御部の概要
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クロック制御部は以下のブロックで構成されています。
● メインクロック発振回路
メインクロックの発振回路です。
● サブクロック発振回路 (2 系統クロック品 )
サブクロックの発振回路です。
● メイン PLL 発振回路
メイン PLL の発振回路です。
● サブ PLL 発振回路 (2 系統クロック品 )
サブ PLL クロックの発振回路です。
● システムクロックセレクタ
クロックモードに対応してメインクロック , サブクロック , メイン PLL クロックおよ
びサブ PLL クロックの 4 種類のソースクロックから 1 種類のクロックを選択します。
選択したソースクロックをプリスケーラにより分周したクロックをマシンクロックと
よび , クロック制御回路へ供給します。
● クロック制御回路
CPU と各周辺機能へのマシンクロックの供給をスタンバイモードまたは発振安定待ち
時間に対応して制御します。
● 発振安定待ち回路
タイムベースタイマで作られる 14 種類のメインクロック用発振安定信号と , 時計プリ
スケーラで作られる 15 種類のサブクロック用発振安定信号から各クロックの発振安定
待ち時間の信号を出力します。
● システムクロック制御レジスタ (SYCC)
現在のクロックモードの表示 , クロックモードの選択 , マシンクロックの分周比の選択
およびメインクロックモード時とメイン PLL クロックモード時のサブクロックの発振
制御を行います。
● スタンバイ制御レジスタ (STBC)
RUN 状態からスタンバイモードへの移行 , ストップモード , タイムベースタイマモー
ドまたは時計モード時の端子状態の設定およびソフトウェアリセット発生制御を行い
ます。
● PLL 制御レジスタ (PLLC)
メイン PLL クロックとサブ PLL クロックの発振 , 停止の制御 , 逓倍率の設定 , PLL の
発振安定状態を示すレジスタです。
● 発振安定待ち時間設定レジスタ (WATR)
メインクロックとサブクロックの発振安定待ち時間を設定するレジスタです。
50
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第 6 章 クロック制御部
6.1 クロック制御部の概要
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■ クロックモード
クロックモードには , メインクロックモード , メイン PLL クロックモード , サブクロッ
クモード , サブ PLL クロックモードがあります。
表 6.1-1 に , クロックモードとマシンクロックの選択を示します。
表 6.1-1 クロックモードとマシンクロックの選択
クロックモード
マシンクロック
メインクロックモード
マシンクロックはメインクロック ( メインクロックの 2 分周 ) から生成しま
す。
メイン PLL クロックモード
マシンクロックはメイン PLL クロック ( メインクロックを PLL 逓倍 ) から生
成します。
サブクロックモード
(2 系統クロック品のみ )
マシンクロックはサブクロック ( サブクロックの 2 分周 ) から生成します。
サブ PLL クロックモード
(2 系統クロック品のみ )
マシンクロックはサブ PLL クロック ( サブクロックを PLL 逓倍 ) から生成し
ます。
いずれのクロックモードにおいても , さらに選択したクロックの分周を行うことが可
能です。また , PLL クロックを使用するモードではクロック周波数の逓倍率の設定も
行うことができます。
■ クロックモードの影響を受けない周辺機能
下表に示す周辺機能は , クロックモード , 分周の設定および PLL 逓倍率の設定の影響
を受けません。表 6.1-2 に , クロックモードの影響を受けない周辺機能を示します。
表 6.1-2 クロックモードの影響を受けない周辺機能
周辺機能
タイムベースタイマ
ウォッチドッグタイマ
動作クロック
メインクロック (21/FCH: メインクロックの 2 分周 )
メインクロック ( タイムベースタイマの出力選択時 )
サブクロック ( 時計プリスケーラの出力選択時 ) (2 系統クロック品のみ )
時計プリスケーラ
(2 系統クロック品のみ )
サブクロック (21/FCL: サブクロックの 2 分周 )
時計カウンタ
(2 系統クロック品のみ )
サブクロック ( 時計プリスケーラの出力 )
上記以外の一部の周辺機能で , カウントクロックとしてタイムベースタイマおよび時
計プリスケーラの出力を選択可能な場合があります。各周辺機能の説明で確認してく
ださい。
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6.1 クロック制御部の概要
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■ スタンバイモード
スタンバイモードによりクロック発振の許可・停止 , 内部へのクロック供給の許可・停
止を選択できます。タイムベースタイマモードと時計モードを除き , クロックモードの
設定と独立に設定可能です。
表 6.1-3 に , スタンバイモードとクロック供給の状態を示します。
表 6.1-3 スタンバイモードとクロック供給の状態
スタンバイモード
スリープモード
クロック供給の状態
CPU とウォッチドッグタイマへのクロック供給が停止します。この結果 , CPU は
動作を停止しますが , ほかの周辺機能は動作を継続します。
タイムベースタイマ , 時計プリスケーラと時計カウンタへのみクロックを供給し ,
ほかの回路へのクロック供給を停止します。この結果 , タイムベースタイマ , 時計
プリスケーラ , 時計カウンタ , 外部割込み , 低電圧検出リセット ( オプション ) を除
タイムベースタイマモード
くすべての機能は停止します。
タイムベースタイマモードはメインクロックモードまたはメイン PLL クロック
モードのときのみのスタンバイモードです。
時計モード
(2 系統クロック品のみ )
メインクロック発振を停止し , 時計プリスケーラと時計カウンタへのみクロックを
供給し , ほかの回路へのクロック供給を停止します。この結果 , 時計プリスケーラ ,
時計カウンタ , 外部割込みと低電圧検出リセット ( オプション ) を除くすべての機
能は停止します。
時計モードはサブクロックモードまたはサブ PLL クロックモードのときのみのス
タンバイモードです。
ストップモード
メインクロック発振とサブクロック発振を停止し , すべてのクロック供給を停止し
ます。この結果 , 外部割込みと低電圧検出リセット ( オプション ) を除くすべての
機能は停止します。
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6.1 クロック制御部の概要
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■ クロックモードとスタンバイモードの組合せ
表 6.1-4 に , スタンバイモードとクロックモードの組合せおよび内部動作状態を示しま
す。
表 6.1-4 スタンバイモードとクロックモードの組合せおよび内部動作状態
RUN
機能
サブ
クロッ
ク
メイン
メイン PLL モード
クロッ クロッ (2 系統
クロッ
ク
ク
モード モード ク品 )
メイン
クロック
メイン PLL
クロック
動作
停止
サブ
クロック
サブ PLL
クロック
CPU
*1
停止
動作 *2
動作
停止
*3
時計
(2 系統
クロック品 )
サブ
サブ
サブ
PLL
PLL
PLL
サブ
サブ
クロッ
クロッ クロッ
クロッ クロッ
ク
ク
ク
ク
ク
メイン
メイン
モード メイン PLL モード モード メイン PLL モード モード
(2 系統 クロッ クロッ (2 系統 (2 系統 クロッ クロッ (2 系統 (2 系統
クロッ
クロッ クロッ
クロッ クロッ
ク
ク
ク
ク
ク品 ) モード モード ク品 ) ク品 ) モード モード ク品 ) ク品 )
停止
動作
停止 *3
タイムベース
タイマ
スリープ
動作
動作
停止
*1
動作
動作 *2
停止 *3
メイン
(PLL)
クロッ
ク
モード
サブ
(PLL)
クロッ
ク
モード
(2 系統
クロッ
ク品 )
停止
動作
停止
停止
停止
停止
停止 *1
停止
停止
停止
動作
動作 *2
動作
停止
*3
ストップ
動作
停止 *3
停止
*3
動作
動作
*2
停止
停止
*3
停止
動作
動作
停止
停止
停止
停止
停止
停止
動作
動作
値保持
値保持
値保持
値保持
値保
持
値保
持
I/O ポート
動作
動作
出力保持
出力保持
出力保持 /
Hi-Z
出力保持 /
Hi-Z
タイムベース
タイマ
動作
停止
動作
停止
動作
停止
時計
プリスケーラ
動作 *2
動作
動作 *2
動作
動作 *2
動作
時計
カウンタ
動作 *2
動作
動作 *2
動作
動作 *2
動作
外部割込み
動作
動作
動作
動作
動作
ウォッチ
ドッグタイマ
動作
動作
停止
停止
低電圧検出
リセット
動作
動作
動作
その他の
周辺機能
動作
動作
動作
ROM
RAM
*1:
出力 出力
保持 / 保持 /
Hi-Z Hi-Z
停止
動作
*2
動作
停止
停止
*4
停止
動作
動作
動作
停止
停止
停止
停止
動作
動作
動作
動作
動作
動作
停止 *5
停止 *5
停止
*5
停止
PLL 制御レジスタのメイン PLL クロック発振許可ビット (PLLC:MPEN) を "1" に設定すると動作
します。
*2:
システムクロック制御レジスタのサブクロック発振停止ビット (SYCC:SUBS) を "1" に設定する
と停止します。
*3:
PLL 制御レジスタのサブ PLL クロック発振許可ビット (PLLC:SPEN) を "1" に設定すると動作し
ます。
*4:
時計カウンタはカウント動作を続けますが , 割込みは発生しません。また , システムクロック制
御レジスタのサブクロック発振停止ビット (SYCC:SUBS) を "1" に設定すると時計カウンタは停
止します。
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第 6 章 クロック制御部
6.1 クロック制御部の概要
*5:
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LCD コントローラはレジスタの設定により動作させることが可能です。
詳細は「第 25 章 LCD コントローラ」をご参照ください。
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6.2 発振安定待ち時間
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6.2
発振安定待ち時間
発振安定待ち時間とは発振回路が発振停止状態から振動子が固有の振動数で安定し
て発振するまでの時間です。クロック制御部は , 発振クロックを所定の回数までカ
ウントすることにより , 発振安定待ち時間を確保し , その間 , 内部回路へのクロック
供給を抑止します。
■ 発振安定待ち時間
クロック制御部は , 発振クロックを所定の回数までカウントすることにより , 発振開始
直後の発振安定待ち時間を確保し , その間 , 内部回路へのクロック供給を抑止します。
電源投入時に加え , リセット , スタンバイモード時の割込みおよびソフトウェアによる
クロックモードの変更により , 発振停止状態から発振を開始する状態遷移要求が発生
した場合 , クロック制御部は自動的にメインクロックまたはサブクロックの発振安定
待ち時間の経過を待ってから次の状態へ遷移させます。
図 6.2-1 に , 発振開始直後の発振の動作を示します。
図 6.2-1 発振開始直後の発振器の動作
振動子の発振時間
通常動作
ストップモードからの
復帰またはリセット動作
( )
発振安定待ち時間
X1
↑
発振開始
発振安定
発振安定
メインクロック発振安定待ち時間はタイムベースタイマを使用してカウントされま
す。サブクロック発振安定待ち時間は時計プリスケーラを使用してカウントされます。
カウント数は発振安定待ち時間設定レジスタ (WATR) で設定します。振動子の特性に
合わせて指定してください。
パワーオンリセットの場合 , 発振安定待ち時間は初期値に固定されます。ただし , マス
ク ROM 品 (3V 品のみ ) ではマスク ROM 発注時に発振安定待ち時間の初期値を指定で
きます。
表 6.2-1 に , 発振安定待ち時間を示します。
表 6.2-1 発振安定待ち時間
クロック
要因
パワーオンリセット
メインクロック
サブクロック
(2 系統クロック品 )
発振安定待ち時間
初期値:(214-2)/FCH,
FCH はメインクロック周波数
( マスク ROM 品 (3V 品のみ ) は ROM 発注時に指定 )
パワーオンリセット以外
レジスタ設定値 (WATR:MWT3, MWT2, MWT1, MWT0)
パワーオンリセット
初期値:(215-2)/FCL, FCL はサブクロック周波数
パワーオンリセット以外
レジスタ設定値 (WATR:SWT3, SWT2, SWT1, SWT0)
サブクロックの発振待ち時間測定は,メインクロックの発振安定待ち時間が終了した後
に開始されます。
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6.2 発振安定待ち時間
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■ PLL クロックの発振安定待ち時間
クロック制御部は , 振動子の発振安定待ち時間と同様に , スタンバイモード時の割込み
やソフトウェアによるクロックモードの変更により PLL 発振停止状態から発振を開始
する状態遷移要求が発生すると自動的に PLL 発振安定待ち時間の経過を待ちます。
なお , PLL クロックの発振安定待ち時間は , PLL の起動タイミングにより変化します。
表 6.2-2 に , PLL 発振安定待ち時間を示します。
表 6.2-2 PLL 発振安定待ち時間
PLL 発振安定待ち時間
備考
最小時間
最大時間
・211/FCH の 2 カウント ( 最小 ) から 3 カウント ( 最大 )
メイン PLL クロック
サブ PLL クロック
(2 系統クロック品 )
211/FCH
×2
211/F
×2
28/FCL
CH
×3
の時間 , 発振安定待ち時間の経過を待ちます。
・FCH はメインクロック周波数です。
・28/FCL の 2 カウント ( 最小 ) から 3 カウント ( 最大 )
28/F
CL
×3
の時間 , 発振安定待ち時間の経過を待ちます。
・FCL はサブクロック周波数です。
■ 発振安定待ち時間とクロックモード・スタンバイモードの遷移
クロック制御部は , 動作状態の遷移が発生すると必要に応じて自動的に発振安定待ち
時間の経過を待ちますが , 動作状態の遷移によっては発振安定待ち時間の経過を待つ
場合と待たない場合があります。
状態遷移の詳細については「6.7 クロックモード」と「6.8 低消費電力モード ( スタン
バイモード ) の動作」を参照してください。
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第 6 章 クロック制御部
6.3 システムクロック制御レジスタ (SYCC)
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6.3
システムクロック制御レジスタ (SYCC)
システムクロック制御レジスタ (SYCC) は , 現在のクロックモードの表示と切換え , マ
シンクロックの分周比の選択およびメインクロックモード時とメイン PLL クロック
モード時のサブクロックの発振制御を行います。
■ システムクロック制御レジスタ (SYCC) の構成
図 6.3-1 システムクロック制御レジスタ (SYCC) の構成
アドレス
0007H
bit7
bit6
SCM1 SCM0
R/WX R/WX
bit5
SCS1
R/W
bit4
SCS0
R/W
bit3
bit2
SRDY SUBS
R/WX R/W
DIV1
0
0
1
1
DIV0
0
1
0
1
bit1
DIV1
R/W
bit0
DIV0
R/W
初期値
1010x011B
マシンクロック分周比選択ビット
ソースクロック
ソースクロック / 4
ソースクロック / 8
ソースクロック /16
SUBS
0
1
サブクロック発振停止ビット
サブクロックを発振
サブクロックの停止
SRDY
サブクロック発振安定ビット
サブクロック発振安定待ち状態または
サブクロック発振停止中
サブクロック発振安定状態
0
1
SCS1
0
0
1
1
SCS0
0
1
0
1
クロックモード選択ビット
サブクロックモード
サブPLL クロックモード
メインクロックモード
メインPLL クロックモード
SCM1
0
0
1
1
SCM0
0
1
0
1
クロックモードモニタビット
サブクロックモード
サブPLLクロックモード
メインクロックモード
メインPLLクロックモード
R/W :リード/ライト可能(読出し値は書込み値)
R/WX :リードオンリ(読出しは可能, 書込みは動作に影響なし)
X
:不定
:初期値
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6.3 システムクロック制御レジスタ (SYCC)
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表 6.3-1 システムクロック制御レジスタ (SYCC) の各ビットの機能説明
ビット名
機 能
現在のクロックモードを示します。
"00B" に設定した場合:サブクロックモードを示します。
bit7,
bit6
SCM1, SCM0:
クロックモード
モニタビット
"01B" に設定した場合:サブ PLL クロックモードを示します。
"10B" に設定した場合:メインクロックモードを示します。
"11B" に設定した場合:メイン PLL クロックモードを示します。
このビットは読出し専用です。書込み値は動作に影響を与えません。
クロックモードを指定します。
"00B" に設定した場合:サブクロックモードへ移行します
(2 系統クロック品のみ )。
"01B" に設定した場合:サブ PLL クロックモードへ移行します
bit5,
bit4
SCS1, SCS0:
クロックモード
選択ビット
(2 系統クロック品のみ )。
"10B" に設定した場合:メインクロックモードへ移行します。
"11B" に設定した場合:メイン PLL クロックモードへ移行します。
SCS1, SCS0 ビットによりクロックモードを選択した後 , 選択したクロックモードへ
の移行が完了するまでは , SCS1, SCS0 ビットの書込みは無視されます。
1 系統クロック品で "00B" または "01B" を書き込んでも無視され , これらのビット
の値は変化しません。
bit3
サブクロックの発振安定を示します。
SRDY:
• SRDY ビットが "1" のとき , サブクロックの発振安定待ち時間が完了していること
サブクロック発振 を示します。
安定ビット
• SRDY ビットが "0" のとき , サブクロックの発振安定待ち状態または発振の停止を
(2 系統クロック品 示します。
のみ )
このビットは読出し専用です。書込み値は動作に影響を与えません。
1 系統クロック品では , このビットの値は意味がありません。
bit2
メインクロックモードまたはメイン PLL クロックモードのときにサブクロックの
発振停止を設定します。
"0" に設定した場合:サブクロックを発振します。
"1" に設定した場合:サブクロックを停止します。
SUBS:
( 注意事項 )
サブクロック発振
• サブクロックモードまたはサブ PLL クロックモードのときは , ストップモードの
停止ビット
場合を除き , このビットの値に関係なくサブクロックが発振します。
(2 系統クロック品
• メインクロックモードまたはメイン PLL クロックモードのときにも , PLL 制御レ
のみ )
ジスタのサブ PLL クロック発振許可ビット (PLLC:SPEN) によりサブ PLL クロッ
クを発振させる場合 , このビットの値に関係なくサブクロックは発振します。
• SYCC: SCS1 ビットと本ビットは , 同時に書き換えないでください。
• 1 系統クロック品では , このビット値は動作に影響しません。
• ソースクロックに対するマシンクロックの分周比を選択します。
• これらのビットで設定された分周比によりソースクロックからマシンクロックを
発生します。
bit1,
bit0
58
DIV1, DIV0:
マシンクロック
分周比選択ビット
マシンクロック分周比選択ビット SCM1, SCM0=10B の場合
DIV1
DIV0
0
0
ソースクロック ( 分周なし )
メインクロックの 2 分周
0
1
ソースクロック / 4
メインクロックの 8 分周
1
0
ソースクロック / 8
メインクロックの 16 分周
1
1
ソースクロック /16
メインクロックの 32 分周
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6.4 PLL 制御レジスタ (PLLC)
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6.4
PLL 制御レジスタ (PLLC)
PLL 制御レジスタは , メイン PLL クロックとサブ PLL クロックを制御します。
■ PLL 制御レジスタ (PLLC) の構成
図 6.4-1 PLL 制御レジスタ (PLLC) の構成
アドレス
0006H
bit7
bit3
bit5
bit1
bit6
bit2
bit4
bit0
MPEN MPMC1 MPMC0 MPRDY SPEN SPMC1 SPMC0 SPRDY
R/W
R /W
R/W
R/W
R/W
R/W
R/W
R/W
SPRDY
0
1
サブ PLLクロック発振安定ビット
サブPLLクロック発振安定待ち状態, または
サブPLLクロック発振停止中
サブPLLクロック発振安定状態
SPMC1 SPMC0
0
0
0
1
1
0
1
1
SPEN
0
1
MPRDY
0
1
初期値
00000000 B
サブPLLクロック逓倍率設定ビット
設定禁止
サブクロック × 2
サブクロック × 3
サブクロック × 4
サブPLLクロック発振許可ビット
サブPLLクロックの停止
サブPLLクロックの発振
メインPLLクロック発振安定ビット
メインPLLクロック発振安定待ち状態, または
メインPLLクロック発振停止中
メインPLLクロック発振安定状態
MPMC1 MPMC0 メインPLLクロック逓倍率設定ビット
0
0
メインクロック × 1
0
1
メインクロック × 2
1
0
メインクロック × 2.5
1
1
メインクロック × 4
MPEN
0
1
メインPLLクロック発振許可ビット
メインPLLクロックの停止
メインPLLクロックの発振
R/W:リード/ライト可能(読出し値は書込み値)
:初期値
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第 6 章 クロック制御部
6.4 PLL 制御レジスタ (PLLC)
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表 6.4-1 PLL 制御レジスタ (PLLC) の各ビットの機能説明 (1 / 2)
ビット名
機 能
メインクロックモードのとき , またはタイムベースタイマモードのとき , メイン PLL
クロックの発振 / 停止を制御します。
MPEN:
"0" に設定した場合:メイン PLL クロックは停止します。
bit7 メイン PLL クロック
"1" に設定した場合:メイン PLL クロックは発振します。
発振許可ビット
メイン PLL クロックモードで , かつ RUN 状態またはスリープモードのとき , メイン
PLL クロックは , このビットの値に関係なく発振します。
メイン PLL クロックの逓倍率を設定します。
MPMC1, MPMC0:
bit6,
メイン PLL クロック
bit5
逓倍率設定ビット
MPMC1
MPMC0
メイン PLL クロック逓倍率設定ビット
0
0
メインクロック× 1
0
1
メインクロック× 2
1
0
メインクロック× 2.5
1
1
メインクロック× 4
( 注意事項 ) メイン PLL クロックが停止中のみ , このビットの値は変更できます。し
たがって , このビットはメイン PLL クロック発振許可ビット (MPEN) が
"1" またはシステムクロック制御レジスタのクロックモード選択ビット
(SYCC:SCS1, SCS0) が "11B" のときは変更しないでください (MPEN を
"1" に設定すると同時に , このビットを設定することも可能です ) 。
メイン PLL クロックの発振安定を示します。
• このビットが "1" のとき , メイン PLL クロックのメイン PLL クロック発振安定待ち
MPRDY:
時間が完了していることを示します。
bit4 メイン PLL クロック
• このビットが "0" のとき , メイン PLL クロックのメイン PLL クロック発振安定待ち
発振安定ビット
状態か , メイン PLL クロック発振停止中かを示します。
このビットは読出し専用です。書込み値は意味を持たず , 動作に影響しません。
SPEN:
サブ PLL クロック
bit3 発振許可ビット
(2 系統クロック品
のみ )
60
メインクロックモード , メイン PLL クロックモード , サブクロックモード , または時
計モードのとき , サブ PLL クロックの発振 / 停止を設定します。
"0" に設定した場合:サブ PLL クロックは停止します。
"1" に設定した場合:サブ PLL クロックは発振します。
サブ PLL クロックモードでは , 時計モード時を除き , このビットの値に関係なく発
振します。
サブ PLL クロックモードでストップモードのときは , このビットの値に関係なく停
止します。
1 系統クロック品では , このビット値は動作に影響しません。
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第 6 章 クロック制御部
6.4 PLL 制御レジスタ (PLLC)
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表 6.4-1 PLL 制御レジスタ (PLLC) の各ビットの機能説明 (2 / 2)
ビット名
機 能
サブ PLL クロックの逓倍率を設定します。
SPMC1, SPMC0:
サブ PLL クロック
bit2,
逓倍率設定ビット
bit1
(2 系統クロック品
のみ )
SPMC1
SPMC0
0
0
0
1
サブクロック× 2
1
0
サブクロック× 3
1
1
サブクロック× 4
サブ PLL クロック逓倍率設定ビット
設定禁止。PLL を使用する前に , 必ず
この値以外を書き込んでください。
1 系統クロック品では , このビット値は動作に影響しません。
( 注意事項 )
• このビットの初期値は "00B" ですが , この値では PLL は正常動作しません。サブ
PLL クロック発振許可ビット (SPEN) を "1" に設定する前 , またはシステムクロック
制御レジスタのクロックモード選択ビット (SYCC:SCS1, SCS0) を "01B" に設定する
前に , 必ずこのビットを "00B" 以外の値に設定してください。
• サブ PLL クロックが停止中のみ , このビットの値は変更できます。したがって , こ
のビットはサブ PLL クロック発振許可ビット (SPEN) が "1" またはシステムクロッ
ク制御レジスタのシステムクロック選択ビット (SYCC:SCS1, SCS0) が "01B" のとき
は変更しないでください (SPEN を "1" に設定すると同時に , このビットを設定する
ことも可能です )。
SPRDY:
サブ PLL クロック
bit0 発振安定ビット
(2 系統クロック品
のみ )
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サブ PLL クロックの発振安定を示します。
• このビットが "1" のとき , サブ PLL クロックのサブ PLL クロック発振安定待ち時間
が完了していることを示します。
• このビットが "0" のとき , サブ PLL クロックのサブ PLL クロック発振安定待ち状態
か , サブ PLL クロック発振停止中を示します。
このビットは読出し専用です。書込み値は動作に影響を与えません。
1 系統クロック品では , このビットの値は意味がありません。
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61
第 6 章 クロック制御部
6.5 発振安定待ち時間設定レジスタ (WATR)
6.5
MB95160/MA シリーズ
発振安定待ち時間設定レジスタ (WATR)
発振安定待ち時間を設定するレジスタです。
■ 発振安定待ち時間設定レジスタ (WATR) の構成
図 6.5-1 発振安定待ち時間設定レジスタ (WATR) の構成
アドレス
0005H
bit7
SWT3
R/W
bit4
SWT0
R/W
bit3
MWT3
R/W
bit2
MWT2
R/W
bit1
MWT1
R/W
bit0
MWT0
R/W
初期値
11111111B
bit6
SWT2
R/W
bit5
SWT1
R/W
MWT3
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
MWT2
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
MWT1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
MWT0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
サイクル数
SWT3
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
SWT2
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
SWT1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
SWT0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
サイクル数 サブクロック FCL=32.768kHzの場合
メインクロック FCH=4MHzの場合
214-2
213-2
(214-2)/FCH
(213-2)/FCH
約4.10ms
約2.05ms
212-2
211-2
210-2
(212-2)/FCH
(211-2)/FCH
(210-2)/FCH
約1.02ms
511.5 s
255.5 s
29-2
28-2
27-2
26-2
25-2
24-2
23-2
22-2
(29-2)/FCH
(28-2)/FCH
(27-2)/FCH
(26-2)/FCH
(25-2)/FCH
(24-2)/FCH
(23-2)/FCH
(22-2)/FCH
127.5 s
63.5 s
31.5 s
15.5 s
7.5 s
3.5 s
1.5 s
0.5 s
21-2
21-2
21-2
(21-2)/FCH
(21-2)/FCH
(21-2)/FCH
0.0 s
0.0 s
0.0 s
215-2
214-2
213-2
212-2
211-2
210-2
29-2
28-2
27-2
26-2
25-2
24-2
23-2
22-2
21-2
21-2
(215-2)/FCL
(214-2)/FCL
(213-2)/FCL
(212-2)/FCL
(211-2)/FCL
(210-2)/FCL
(29-2)/FCL
(28-2)/FCL
(27-2)/FCL
(26-2)/FCL
(25-2)/FCL
(24-2)/FCL
(23-2)/FCL
(22-2)/FCL
(21-2)/FCL
(21-2)/FCL
約1.00s
約0.5s
約0.25s
約0.125s
約62.44ms
約31.19ms
約15.56ms
約7.75ms
約3.85ms
約1.89ms
約915.5 s
約427.2 s
約183.1 s
約61.0 s
0.0 s
0.0 s
R/W:リード/ライト可能(読出し値は書込み値)
:初期値 (マスクROM品(3V品のみ)では,発振安定待ち時間の初期値はROM発注時に指定した時間になるため,初期値が
11111111Bでも発振安定待ち時間が(214-2)/FCHとならない場合があります。)
62
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6.5 発振安定待ち時間設定レジスタ (WATR)
表 6.5-1 発振安定待ち時間設定レジスタ (WATR) の各ビットの機能説明 (1 / 2)
ビット名
機 能
サブクロック発振安定待ち時間を設定します。
bit7
∼
bit4
SWT3, SWT2,
SWT1, SWT0:
サブクロック
発振安定待ち時間
選択ビット
サブクロック
FCL=32.768kHz の場合
SWT3 SWT2 SWT1 SWT0
サイクル数
1111B
215-2
(215-2) /FCL
約 1.0s
1110B
214-2
(214-2) /FCL
約 0.5s
1101B
213-2
(213-2) /FCL
約 0.25s
1100B
212-2
(212-2) /FCL
約 0.125s
1011B
211-2
(211-2) /FCL
約 62.44ms
1010B
210-2
(210-2) /FCL
約 31.19ms
9-2)
1001B
29-2
(2
1000B
28-2
(28-2) /FCL
約 7.75ms
0111B
27-2
(27-2) /FCL
約 3.85ms
0110B
26-2
(26-2) /FCL
約 1.89ms
/FCL
約 15.56ms
0101B
25-2
(2
/FCL
約 915.5 μs
0100B
24-2
(24-2) /FCL
約 427.2 μs
0011B
23-2
(23-2) /FCL
約 183.1 μs
0010B
22-2
(22-2) /FCL
約 61.0 μs
0001B
21-2
(2
/FCL
0.0 μs
0000B
21-2
(21-2) /FCL
0.0 μs
5-2)
1-2)
1 系統クロック品では , このビットの値は意味がありません。
上記表のサイクル数は最小値であり , 最大値は上記表のサイクル数 +1/FCL
( 注意事項 ) このビットはサブクロック発振安定待ち時間中には書き換えないでく
ださい。システムクロック制御レジスタのサブクロック発振安定ビッ
ト (SYCC:SRDY) が "1" のときか , サブクロックモードまたはサブ PLL
クロックモードの状態で書き換えてください。メインクロックモード ,
メイン PLL クロックモードでシステムクロック制御レジスタのサブク
ロック発振停止ビット (SYCC:SUBS) を "1" にしてサブクロックを停止
しているときにも書換え可能です。
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63
第 6 章 クロック制御部
6.5 発振安定待ち時間設定レジスタ (WATR)
MB95160/MA シリーズ
表 6.5-1 発振安定待ち時間設定レジスタ (WATR) の各ビットの機能説明 (2 / 2)
ビット名
機 能
メインクロック発振安定待ち時間を設定します。
MWT3 MWT2 MWT1 MWT0 サイクル数
bit3
∼
bit0
MWT3, MWT2,
MWT1, MWT0:
メインクロック
発振安定待ち時間
選択ビット
メインクロック
FCH=4MHz の場合
1111B
214-2
(214-2) /FCH
約 4.10ms
1110B
213-2
(213-2) /FCH
約 2.05ms
1101B
212-2
(212-2) /FCH
約 1.02ms
1100B
211-2
(211-2) /FCH
511.5 μs
1011B
210-2
(210-2) /FCH
255.5 μs
1010B
29-2
(29-2) /FCH
127.5 μs
1001B
28-2
(28-2) /FCH
63.5 μs
1000B
27-2
(27-2)
/FCH
31.5 μs
0111B
26-2
(26-2) /FCH
15.5 μs
0110B
25-2
(25-2) /FCH
7.5 μs
0101B
24-2
(24-2) /FCH
3.5 μs
0100B
23-2
(23-2)
/FCH
1.5 μs
0011B
22-2
(22-2) /FCH
0.5 μs
0010B
21-2
(21-2) /FCH
0.0 μs
0001B
21-2
(21-2) /FCH
0.0 μs
21-2
(21-2)
0.0 μs
0000B
/FCH
サイクル数は最小値であり , 最大値はプラス 1/FCH
( 注意事項 ) このビットはメインクロック発振安定待ち時間中には書き換えないで
ください。メインクロックモードまたはメイン PLL クロックモードの
状態で書き換えてください。サブクロックモードのときにも書換え可
能です。
64
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第 6 章 クロック制御部
6.6 スタンバイ制御レジスタ (STBC)
MB95160/MA シリーズ
6.6
スタンバイ制御レジスタ (STBC)
スタンバイ制御レジスタ (STBC) は , RUN 状態からスリープモード / ストップモー
ド / タイムベースタイマモード / 時計モードへの移行 , ストップモード中 / タイム
ベースタイマモード中 / 時計モード中の端子状態の設定およびソフトウェアリセット
発生制御を行います。
■ スタンバイ制御レジスタ (STBC)
図 6.6-1 スタンバイ制御レジスタ (STBC)
アドレス bit7
0008H
STP
R0,W
bit6
SLP
R0,W
TMD
0
1
SRST
0
1
SPL
0
1
SLP
0
1
STP
0
1
bit5
SPL
R/W
bit4
SRST
R0,W
bit3
TMD
R0,W
bit1
bit0
初期値
-
R0/WX
-
R0/WX
-
R0/WX
00000000B
時計ビット
書込み時
読出し時
常 に "0"が 読 み
出されます
-
bit2
動作に影響しません
メインクロックモード
メインPLLクロックモード
タイムベースタイマモード
に移行
サブクロックモード
サブPLLクロックモード
時計モードに移行
ソフトウェアリセットビット
読出し時
書込み時
常に"0"が読み出されます
動作に影響しません
3マシンクロックのリセット信号の発生
-
端子状態指定ビット
ストップモードまたはタイムベースタイマモード,時計モード時,外部端子
を直前の状態に保持します
ストップモードまたはタイムベースタイマモード,時計モード時,外部端子
をハイインピーダンスにします
スリープビット
読出し時
常に"0"が読み出されます
-
書込み時
動作に影響しません
スリープモードに移行
ストップビット
読出し時
常に"0"が読み出されます
-
書込み時
動作に影響しません
ストップモードに移行
R/W :リード/ライト可能(読出し値は書込み値)
R0,W :ライトオンリ(書込みは可能,読出し値は"0")
R0/WX :未定義ビット(読出し値は"0",書込みは動作に影響なし)
-
:未定義
:初期値
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65
第 6 章 クロック制御部
6.6 スタンバイ制御レジスタ (STBC)
MB95160/MA シリーズ
表 6.6-1 スタンバイ制御レジスタ (STBC) の各ビットの機能説明
ビット名
bit7
bit6
機 能
STP:
ストップビット
ストップモードへの移行を設定します。
"0" に設定した場合:動作に影響を与えません。
"1" に設定した場合:ストップモードに移行します。
このビットを読み出した場合は , 常に "0" が読み出されます。
( 注意事項 ) このビットに "1" を書き込んだときに割込み要求が発生していると , この
ビットの書込みは無視されます。詳細は「6.8.1 スタンバイモード使用上
の注意」を参照してください。
SLP:
スリープビット
スリープモードへの移行を設定します。
"0" に設定した場合:動作に影響を与えません。
"1" に設定した場合:スリープモードに移行します。
このビットを読み出した場合は , 常に "0" が読み出されます。
( 注意事項 ) このビットに "1" を書き込んだときに割込み要求が発生していると , この
ビットの書込みは無視されます。詳細は「6.8.1 スタンバイモード使用上
の注意」を参照してください。
SPL:
bit5 端子状態指定
ビット
ストップモード , タイムベースタイマモードおよび時計モード時の外部端子の状態を設
定します。
"0" に設定した場合:ストップモード , タイムベースタイマモード , 時計モード時に外
部端子の状態 ( レベル ) を保持します。
"1" に設定した場合:ストップモード , タイムベースタイマモード , 時計モード時に外
部端子はハイインピーダンスになります ( プルアップ設定レジス
タでプルアップ抵抗ありを選択している端子はプルアップ状態
になります )。
SRST:
bit4 ソフトウェア
リセットビット
ソフトウェアリセットを設定します。
"0" に設定した場合:動作に影響を与えません。
"1" に設定した場合:3 マシンクロックのリセット信号を発生します。
このビットを読み出した場合は , 常に "0" が読み出されます。
bit3
TMD:
時計ビット
bit2
∼ 未定義ビット
bit0
66
2 系統クロック品ではタイムベースタイマモードまたは時計モードへの移行を設定しま
す。
1 系統クロック品ではタイムベースタイマモードへの移行を設定します。
• メインクロックモードおよびメイン PLL クロックモードのとき , このビットに "1" を
書き込むと , タイムベースタイマモードに移行します。
• サブクロックモードおよびサブ PLL クロックモードのとき , このビットに "1" を書き
込むと , 時計モードに移行します。
• このビットに "0" を書き込んでも , 動作に影響を与えません。
• このビットを読み出した場合は , 常に "0" が読み出されます。
( 注意事項 ) このビットに "1" を書き込んだときに割込み要求が発生していると , この
ビットの書込みは無視されます。詳細は「6.8.1 スタンバイモード使用上
の注意」を参照してください。
読出し時の値は常に "0" です。未定義ビットです。
このビットは読出し専用です。書込み値は動作に影響を与えません。
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MB95160/MA シリーズ
第 6 章 クロック制御部
6.6 スタンバイ制御レジスタ (STBC)
<注意事項>
• システムクロック制御レジスタのクロックモードモニタビット (SYCC:SCM1, SCM0)
とクロックモード設定ビット (SYCC:SCS1, SCS0) の値を比較してクロックモードの
移行が完了していることを確認した後 , スタンバイモードを設定してください。
• ストップビット (STP), スリープビット (SLP), ソフトウェアリセットビット (SRST), 時
計ビット (TMD) の複数のビットに対して , 同時に "1" を書き込んだ場合の優先順位は次
のとおりです。
①ソフトウェアリセットビット (SRST)
②ストップビット (STP)
③時計ビット (TMD)
④スリープビット (SLP)
スタンバイモードが解除されると , 通常動作状態に復帰します。
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67
第 6 章 クロック制御部
6.7 クロックモード
6.7
MB95160/MA シリーズ
クロックモード
クロックモードには , メインクロックモード , サブクロックモード , メイン PLL ク
ロックモードおよびサブ PLL クロックモードがあり , システムクロック制御レジス
タ (SYCC) の設定によって相互に移行します。
1 系統クロック品ではサブクロックモードとサブ PLL クロックモードはありません。
■ メインクロックモードの動作
メインクロックモードは , CPU と周辺機能のマシンクロックとしてメインクロックを
使用します。
タイムベースタイマはメインクロックで動作します。
時計プリスケーラと時計カウンタはサブクロックで動作します (2 系統クロック品 ) 。
メインクロックモードで動作中にスタンバイモードを設定すると , スリープモード , ス
トップモードまたはタイムベースタイマモードに移行できます。
リセット前のクロックモードによらず , リセット後は常にメインクロックモードにな
ります。
■ サブクロックモードの動作 (2 系統クロック品 )
サブクロックモードは , メインクロックの発振を停止し , CPU と周辺機能のマシンク
ロックとしてサブクロックを使用します。タイムベースタイマはメインクロックを使
用しているため停止しています。
サブクロックモードで動作中にスタンバイモードを設定すると , スリープモード , ス
トップモードまたは時計モードへ移行できます。
■ メイン PLL クロックモードの動作
メイン PLL クロックモードは , CPU と周辺機能のマシンクロックとしてメイン PLL ク
ロックを使用します。タイムベースタイマとウォッチドッグタイマはメインクロック
で動作します。
時計プリスケーラと時計カウンタはサブクロックで動作します (2 系統クロック品 ) 。
メイン PLL クロックモードで動作中にスタンバイモードを設定すると , スリープモー
ド , ストップモードまたはタイムベースタイマモードに移行できます。
■ サブ PLL クロックモードの動作 (2 系統クロック品 )
サブ PLL クロックモードは , メインクロックの発振を停止させ , CPU と周辺機能のマ
シンクロックとしてサブ PLL クロックを使用します。タイムベースタイマはメインク
ロックを使用しているため停止しています。時計プリスケーラと時計カウンタはサブ
クロックで動作します。
サブ PLL クロックモードで動作中にスタンバイモードを設定すると , スリープモード ,
ストップモードまたは時計モードに移行できます。
68
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CM26-10121-3
第 6 章 クロック制御部
6.7 クロックモード
MB95160/MA シリーズ
■ クロックモードの状態遷移図
クロックモードには , メインクロックモード , メイン PLL クロックモード , サブクロッ
クモードおよびサブ PLL クロックモードがあり , システムクロック制御レジスタ
(SYCC) の設定によって移行できます。
図 6.7-1 クロックモードの状態遷移図 (2 系統クロック品 )
電源投入
各ステートでリセット発生
リセット状態
(1)
(2)
メインクロック
発振安定待ち時間
⑦
メイン
クロックモード
メインPLL
クロックモード
⑥
⑤
メインPLLクロック
発振安定待ち時間
⑧
②
③
①
⑨
サブクロック
発振安定待ち時間
⑪
⑩
サブクロック/
サブPLLクロック
発振安定待ち時間
④
メインクロック/
メインPLLクロック
発振安定待ち時間
メインクロック
発振安定待ち時間
⑰
⑫
⑱
⑮
⑭
サブ
クロックモード
CM26-10121-3
サブPLLクロック
発振安定待ち時間
⑬
⑯
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サブPLL
クロックモード
69
第 6 章 クロック制御部
6.7 クロックモード
MB95160/MA シリーズ
図 6.7-2 クロックモードの状態遷移図 (1 系統クロック品 )
電源投入
各ステートでリセット発生
リセット状態
(1)
(2)
メインクロック
発振安定待ち時間
メイン
クロックモード
⑦
⑥
⑤
70
メインPLL
クロックモード
メインPLLクロック
発振安定待ち時間
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第 6 章 クロック制御部
6.7 クロックモード
MB95160/MA シリーズ
表 6.7-1 クロックモードの状態遷移表 (1 / 2)
現在の状態
次の状態
(1)
(2)
リセット
状態
メイン
クロック
説明
リセット後, メインクロック発振安定待ち時間の経過を待ってからメインク
ロックモードに遷移します。ただし , リセット前の状態がメインクロック
モードまたはメイン PLL クロックモードの場合で , ウォッチドッグリセット ,
ソフトウェアリセットまたは外部リセットの場合はメインクロック発振安
定待ち時間の経過を待ちません。
システムクロック制御レジスタのシステムクロック選択ビット
(SYCC:SCS1, SCS0) に "00B" を設定すると , サブクロックモードに移行しま
①
サブ
クロック
②
す。
ただし , メインクロックモードの状態で , システムクロック制御レジスタの
サブクロック発振停止ビット (SYCC:SUBS) の設定によりサブクロックが停
止していた場合, または電源投入直後でサブクロック発振安定待ち時間がま
だ完了していなかった場合は, サブクロック発振安定待ち時間の経過を待っ
てからサブクロックモードに遷移します。
システムクロック制御レジスタのシステムクロック選択ビット
(SYCC:SCS1, SCS0) に "01B" を設定すると , サブ PLL クロック発振安定待ち
③
メイン
クロック
④
⑤
⑥
CM26-10121-3
時間の経過を待ってからサブ PLL クロックモードに移行します。ただし , メ
インクロックモードの状態で PLL 制御レジスタのサブ PLL クロック発振許
可ビット (PLLC:SPEN) の設定によりサブ PLL クロックが発振している場合 ,
サブ PLL クロック発振安定待ち時間の経過を待ちません 。また , メインク
サブ
PLL クロック ロックモードの状態で, システムクロック制御レジスタのサブクロック発振
停止ビット (SYCC:SUBS) の設定によりサブクロックが停止している場合 ,
または電源投入直後でサブクロック発振安定待ち時間がまだ完了していな
かった場合は , サブクロック発振安定待ち時間の経過を待ってからサブ PLL
クロックモードに遷移します。
サブクロック発振安定待ち時間とサブ PLL クロック発振安定待ち時間の両
方の経過を待つ場合 , いずれか長い方の時間の経過を待ちます。
システムクロック制御レジスタのシステムクロック選択ビット
(SYCC:SCS1, SCS0) に "11" を設定すると , メイン PLL クロック発振安定待
ち時間の経過を待ってからメイン PLL クロックモードに移行します。ただ
メイン
PLL クロック し , PLL 制御レジスタのメイン PLL クロック発振許可ビット (PLLC:MPEN)
の設定によりメイン PLL クロックが発振している場合 , メイン PLL クロッ
ク発振安定待ち時間の経過を待ちません 。
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71
第 6 章 クロック制御部
6.7 クロックモード
MB95160/MA シリーズ
表 6.7-1 クロックモードの状態遷移表 (2 / 2)
現在の状態
次の状態
メイン
クロック
⑦
システムクロック制御レジスタのシステムクロック選択ビット
(SYCC:SCS1, SCS0) に "10B" を設定すると , メインクロックモードに移行し
ます。
システムクロック制御レジスタのシステムクロック選択ビット
(SYCC:SCS1, SCS0) に "00B" を設定すると , サブクロックモードに移行しま
⑧
サブ
クロック
⑨
メイン
PLL クロック
⑩
す。
メイン PLLクロックモードの状態で , システムクロック制御レジスタのサブ
クロック発振停止ビット (SYCC:SUBS) の設定によりサブクロックが停止し
ていた場合, または電源投入直後でサブクロック発振安定待ち時間がまだ完
了していなかった場合は, サブクロック発振安定待ち時間の経過を待ってか
らサブクロックモードに遷移します。
システムクロック制御レジスタのシステムクロック選択ビット
(SYCC:SCS1, SCS0) に "01B" を設定すると , サブ PLL クロック発振安定待ち
時間の経過を待ってからサブ PLL クロックモードに移行します。ただし , メ
イン PLL クロックモードの状態で , PLL 制御レジスタのサブ PLL クロック
発振許可ビット (PLLC:SPEN) の設定によりサブ PLL クロックが発振してい
る場合 , サブ PLL クロック発振安定待ち時間の経過を待ちません 。
サブ
メイン PLLクロックモードの状態で, システムクロック制御レジスタのサブ
PLL クロック
クロック発振停止ビット (SYCC:SUBS) の設定によりサブクロックが停止し
ていた場合, または電源投入直後でサブクロック発振安定待ち時間がまだ完
了していなかった場合は, サブクロック発振安定待ち時間の経過を待ってか
らサブ PLL クロックモードに遷移します。
サブクロック発振安定待ち時間とサブ PLL クロック発振安定待ち時間の両
方の経過を待つ場合 , いずれか長い方の時間の経過を待ちます。
⑪
メイン
クロック
⑫
システムクロック制御レジスタのシステムクロック選択ビット
(SYCC:SCS1, SCS0) に "10B" を設定すると , メインクロック発振安定待ち時
間の経過を待ってからメインクロックモードに移行します。
システムクロック制御レジスタのシステムクロック選択ビット
(SYCC:SCS1, SCS0) に "01B" を設定すると , サブ PLL クロック発振安定待ち
⑬
⑭
説明
サブ
クロック
時間の経過を待ってからサブ PLL クロックモードに移行します。ただし , サ
サブ
PLL クロック ブクロックモードの状態で , PLL 制御レジスタのサブ PLL クロック発振許
可ビット (PLLC:SPEN) の設定によりサブ PLL クロックが発振している場合 ,
サブ PLL クロック発振安定待ち時間の経過を待ちません 。
⑮
システムクロック制御レジスタのシステムクロック選択ビット
(SYCC:SCS1, SCS0) に "11B" を設定すると , メイン PLL クロック発振安定待
メイン
PLL クロック ち時間またはメインクロック発振安定待ち時間のいずれか長い方の時間の
経過を待ってからメイン PLL クロックモードに移行します。
⑯
サブ
クロック
⑰
⑱
72
システムクロック制御レジスタのシステムクロック選択ビット
(SYCC:SCS1, SCS0) に "00B" を設定すると , サブクロックモードに移行しま
す。
システムクロック制御レジスタのシステムクロック選択ビット
(SYCC:SCS1, SCS0) に "11B" を設定すると , メイン PLL クロック発振安定待
メイン
サブ
PLL クロック PLL クロック ち時間またはメインクロック発振安定待ち時間のいずれか長い方の時間の
経過を待ってからメイン PLL クロックモードに移行します。
メイン
クロック
システムクロック制御レジスタのシステムクロック選択ビット
(SYCC:SCS1, SCS0) に "10B" を設定すると , メインクロック発振安定待ち時
間の経過を待ってからメインクロックモードに移行します。
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6.8
第 6 章 クロック制御部
6.8 低消費電力モード ( スタンバイモード ) の動作
低消費電力モード ( スタンバイモード ) の動作
スタンバイモードには , スリープモード , ストップモード , タイムベースタイマモー
ドおよび時計モードがあります。
■ スタンバイモードの移行と復帰の概要
スタンバイモードには , スリープモード , ストップモード , タイムベースタイマモード
および時計モードがあります。スタンバイモードへは スタンバイ制御レジスタ (STBC)
の設定によって移行します。
スタンバイモードの解除は , 割込み , またはリセットにより行われ , 通常動作に移行す
るとき , 必要に応じて発振安定待ち時間の経過を自動的に待ちます。
リセットによりスタンバイモードから復帰する場合は , クロックモードはメインク
ロックモードに戻りますが , 割込みによりスタンバイモードから復帰する場合 , スタン
バイモードに入る前のクロックモードに復帰します。
■ スタンバイモード時の端子の状態
スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) によって , ストップモード ,
タイムベースタイマモードおよび時計モード時の I/O ポート / 周辺機能端子の状態を直
前の状態保持またはハイインピーダンスに設定できます。
スタンバイモード時の全端子の状態については ,「付録 D MB95160/MA シリーズの端
子状態」を参照してください。
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73
第 6 章 クロック制御部
6.8 低消費電力モード ( スタンバイモード ) の動作
6.8.1
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スタンバイモード使用上の注意
スタンバイ制御レジスタ (STBC) にスタンバイモードを設定しても , 周辺機能から割
込み要求が発生しているとスタンバイモードに移行しません。また , 割込みによって
スタンバイモードから通常動作状態へ復帰する場合は , 割込み要求が受け付けられる
かどうかによって復帰後の動作が異なります。
■ スタンバイモード設定を行う命令の直後に NOP 命令を 3 命令以上入れてください
スタンバイ制御レジスタに設定した後 , スタンバイモードへ移行するまでに 4 マシンク
ロックの時間が必要となります。その間 , CPU はプログラムを実行します。このスタ
ンバイ移行までのプログラム実行を回避するために,スタンバイ移行命令の直後にNOP
命令を 3 命令以上入れてください。
NOP 命令以外を配置しても正常に動作しますが , その場合は , スタンバイモード解除後
に実行するはずの命令がスタンバイモードに入る前に実行される可能性があることと,
命令実行の途中でスタンバイモードに入り , スタンバイ解除後に途中から再開 ( 命令実
行サイクル数が延長 ) される可能性があることに注意してください。
■ スタンバイモード設定前にクロックモードの移行が完了していることを確認して
ください
スタンバイモードの設定は , システムクロック制御レジスタのクロックモードモニタ
ビット (SYCC:SCM1, SCM0) とクロックモード設定ビット (SYCC:SCS1, SCS0) の値を
比較してクロックモードの移行が完了していることを確認した後に行ってください。
■ 割込み要求によりスタンバイモードへの移行が抑止されることがあります
スタンバイモードの設定を行うとき , 割込みレベルが "11B" より強い割込み要求が発生
しているとスタンバイ制御レジスタへの書込みは無視され,スタンバイモードへ移行せ
ずに命令の実行を続けます。割込み処理後にも,スタンバイモードへの移行はしません。
この動作は CPU のコンディションコードレジスタの割込み許可フラグ (CCR:I) とコン
ディションコードレジスタの割込みレベルビット (CCR:IL1, IL0) がその割込みを許可
しない設定になっている場合も同様です。
■ スタンバイモードは CPU が割込みを受け付けない場合も解除されます
スタンバイモード中に割込みレベルが "11B" より強い割込み要求が発生すると , CPU の
コンディションコードレジスタの割込み許可フラグ (CCR:I) とコンディションコード
レジスタの割込みレベルビット (CCR:IL1, IL0) の設定に関係なく , スタンバイモードは
解除されます。
解除後は , CPU のコンディションコードレジスタの設定が割込みを受け付けられる状
態のときは割込み処理を実行し , 受け付けられないときは , スタンバイモードに移行す
る直前に実行した命令の次の命令から処理を実行します。
74
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第 6 章 クロック制御部
6.8 低消費電力モード ( スタンバイモード ) の動作
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■ スタンバイモードの状態遷移図
図 6.8-1 と図 6.8-2 にスタンバイモードの状態遷移図を示します。
図 6.8-1 スタンバイモードの状態遷移図 (2 系統クロック品 )
電源投入
リセット状態
各ステートでリセット発生
(2)
(1)
メインクロック
発振安定待ち時間
③
ストップモード
④
メインクロック/
メインPLLクロック
サブクロック/
サブPLLクロック
発振安定待ち時間
⑧
通常動作
(RUN状態)
⑤
⑨
サブPLLクロック
発振安定待ち時間
時計モード
⑩
①
⑥
タイムベース
タイマモード
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⑦
メインPLLクロック
発振安定待ち時間
②
スリープモード
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75
第 6 章 クロック制御部
6.8 低消費電力モード ( スタンバイモード ) の動作
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図 6.8-2 スタンバイモードの状態遷移図 (1 系統クロック品 )
電源投入
リセット状態
各ステートでリセット発生
(2)
(1)
メインクロック
発振安定待ち時間
③
ストップモード
④
メインクロック/
メインPLLクロック
発振安定待ち時間
通常動作
(RUN状態)
⑤
①
⑥
タイムベース
タイマモード
76
⑦
メインPLLクロック
発振安定待ち時間
②
スリープモード
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6.8 低消費電力モード ( スタンバイモード ) の動作
表 6.8-1 状態遷移図 ( スタンバイモードへの移行と解除 )
状態遷移
説明
リセット状態から通常動作
リセット後 , メインクロックモードに遷移します。
パワーオンリセットの場合 , 常にメインクロック発振安定待ち時間の経過を
待ちます。
リセット前のクロックモードがサブクロックモードまたはサブ PLL クロック
モードの場合 , メインクロック発振安定待ち時間の経過を待ちます。また , ス
タンバイモードがストップモードの場合にもメインクロック発振安定待ち時
間の経過を待ちます。
リセット前のクロックモードがメインクロックモードまたはメイン PLL ク
ロックモードで , スタンバイモードがストップモード以外の場合に , ウォッチ
ドッグリセット , ソフトウェアリセットまたは外部リセットでリセット状態
に遷移した場合は , メインクロック発振安定待ち時間の経過を待ちません。
(1)
(2)
①
スタンバイ制御レジスタのスリープビット (STBC:SLP) に "1" を書き込むとス
リープモードに移行します。
スリープモード
②
周辺機能からの割込みにより RUN 状態に復帰します。
③
スタンバイ制御レジスタのストップビット (STBC:STP) に "1" を書き込むとス
トップモードに移行します。
④
外部割込みにより , クロックモードに応じた必要な発振安定待ち時間の経過
を待ってから RUN 状態に復帰します。
PLL 発振安定待ち時間の経過を待つ場合 , 対応する発振安定待ち時間と PLL
発振安定待ち時間の長い方の時間の経過を待ちます。
⑤
メインクロックモードおよびメイン PLL クロックモードで , スタンバイ制御
レジスタの時計ビット (STBC:TMD) に "1" を書き込むとタイムベースタイマ
モードに移行します。
ストップモード
⑥ タイムベースタイマモード
⑦
サブクロックモードまたはサブ PLL クロックモードで , スタンバイ制御レジ
スタの時計ビット (STBC:TMD) に "1" を書き込むと時計モードに移行します。
⑧
⑨
タイムベースタイマの割込み , 時計プリスケーラ , 時計カウンタの割込みまた
は外部割込みにより , RUN 状態に復帰します。
メイン PLL クロックモードの場合 , メイン PLL クロック発振安定待ち時間の
経過を待ちます。ただし , メイン PLL クロックモードであっても PLL 制御レ
ジスタのメイン PLL 発振許可ビット (PLLC:MPEN) が "1" に設定されていた場
合はメイン PLL クロック発振安定待ち時間の経過を待ちません。
時計モード
⑩
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時計プリスケーラ , 時計カウンタの割込みまたは外部割込みにより , 通常動作
に復帰します。
サブ PLL クロックモードの場合 , サブ PLL クロック発振安定待ち時間の経過
を待ちます。ただし , サブ PLL クロックモードであっても PLL 制御レジスタ
のサブ PLL 発振許可ビット (PLLC:SPEN) が "1" に設定されていた場合はサブ
PLL クロック発振安定待ち時間の経過を待ちません。
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第 6 章 クロック制御部
6.8 低消費電力モード ( スタンバイモード ) の動作
6.8.2
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スリープモード
スリープモードは CPU とウォッチドッグタイマの動作を停止させます。
■ スリープモードの動作
スリープモードは CPU とウォッチドッグタイマの動作クロックを停止させます。CPU
はスリープモード移行直前のレジスタと RAM の内容を保持して停止しますが , ウォッ
チドッグタイマを除く周辺機能は動作を続けます。
● スリープモードへの移行
スタンバイ制御レジスタのスリープビット (STBC:SLP) に "1" を書き込むことにより ,
スリープモードに移行します。
● スリープモードの解除
スリープモードは , リセットまたは周辺機能からの割込みによって解除されます。
78
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6.8 低消費電力モード ( スタンバイモード ) の動作
ストップモード
6.8.3
ストップモードは , メインクロックを停止させます。
■ ストップモードの動作
ストップモードはメインクロックを停止させます。ストップモード移行直前のレジス
タおよび RAM の内容を保持して , 外部割込みと低電圧検出リセットを除くすべての機
能が停止します。
メインクロックモード , およびメイン PLL クロックモードの場合 , システムクロック制
御レジスタのサブクロック発振停止ビット (SYCC:SUBS) の設定によりサブクロックの
発振 / 停止ができます。サブクロックが発振する場合 , 時計プリスケーラと時計カウン
タは動作します。
● ストップモードへの移行
スタンバイ制御レジスタのストップビット (STBC:STP) に "1" を書き込むことにより ,
ストップモードに移行します。このとき , スタンバイ制御レジスタの端子状態指定ビッ
ト (STBC:SPL) が "0" の場合には外部端子の状態を保持し , "1" の場合には外部端子の
状態はハイインピーダンスになります ( プルアップ設定レジスタでプルアップ抵抗あ
りを選択している端子はプルアップ状態になります )。
メインクロックモード , およびメイン PLL クロックモードの場合 , 割込みによるストッ
プモード解除後のメインクロック発振安定待ち中にタイムベースタイマの割込み要求
が発生することがあります。タイムベースタイマの割込みインターバル時間がメイン
クロック発振安定待ち時間より短い場合は , ストップモードへ移行する前に必ずタイ
ムベースタイマの割込み要求出力を禁止して , 予想外の割込み発生を抑止することを
お勧めします。
サブクロックモード , サブ PLL クロックモードでストップモードへ移行する場合も同
様に , 時計プリスケーラの時計割込み要求出力を禁止することをお勧めします。
● ストップモードの解除
ストップモードはリセットまたは外部割込みによって解除されます。
メインクロックモード , およびメイン PLL クロックモードの場合 , システムクロック
制御レジスタのサブクロック発振停止ビット (SYCC:SUBS) の設定によりサブクロック
の発振 / 停止ができます。サブクロックが発振する場合 , 時計プリスケーラと時計カウ
ンタの割込みによりストップモードを解除することも可能です。
<注意事項>
• ストップモードが割込みによって解除されると,動作途中でストップモードとなった周
辺機能は動作を途中から再開します。このため , インターバルタイマ機能の初回のイン
ターバル時間などが不定となります。ストップモードからの復帰後 , 必要に応じて各周
辺機能を初期化してください。
• LCD コントローラはレジスタの設定により動作させることが可能です。
詳細は「第 25 章 LCD コントローラ」をご参照ください。
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79
第 6 章 クロック制御部
6.8 低消費電力モード ( スタンバイモード ) の動作
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タイムベースタイマモード
6.8.4
タイムベースタイマモードは , メインクロック発振 , サブクロック発振 , タイムベー
スタイマおよび時計プリスケーラのみを動作させます。CPU と周辺機能の動作ク
ロックは停止します。
■ タイムベースタイマモードの動作
タイムベースタイマモードはタイムベースタイマ以外へのメインクロックの供給を停
止させるモードです。
タイムベースタイマモードへ移行直前のレジスタおよび RAM の
内容を保持して , タイムベースタイマ , 外部割込みと低電圧検出リセットを除くすべて
の機能が停止します。
システムクロック制御レジスタのサブクロック発振停止ビット (SYCC:SUBS) の設定に
よりサブクロックの発振 / 停止ができます。サブクロックが発振する場合 , 時計プリス
ケーラと時計カウンタは動作します。
● タイムベースタイマモードへの移行
シ ステ ム クロ ッ ク制 御 レジ ス タの シ ステ ム クロ ッ クモ ニ タビ ッ ト (SYCC:SCM1,
SCM0)が"10B"または"11B"の場合,スタンバイ制御レジスタの時計ビット(STBC:TMD)
に "1" を書き込むことにより , タイムベースタイマモードに移行します。
タイムベースタイマモードへは,メインクロックモードおよびメインPLLクロックモー
ドのときのみ移行できます。
タイムベースタイマモードに移行するとき , スタンバイ制御レジスタの端子状態指定
ビット (STBC:SPL) が "0" の場合には外部端子の状態を保持し , "1" の場合には外部端
子の状態をハイインピーダンス ( プルアップ設定レジスタで " プルアップ抵抗あり " を
選択している端子はプルアップ状態 ) になります。
● タイムベースタイマモードの解除
タイムベースタイマモードは , リセット , タイムベースタイマ割込み , または外部割込
みによって解除されます。
システムクロック制御レジスタのサブクロック発振停止ビット (SYCC:SUBS) の設定に
よりサブクロックの発振 / 停止ができます。サブクロックが発振する場合 , 時計プリス
ケーラと時計カウンタの割込みによりタイムベースタイマモードを解除できます。
<注意事項>
• タイムベースタイマモードが割込みによって解除されると , 動作途中でタイムベース
タイマモードとなった周辺機能は動作を途中から再開します。このため , インターバル
タイマ機能の初回のインターバル時間などが不定となります。タイムベースタイマ
モードからの復帰後 , 必要に応じて各周辺機能を初期化してください。
• LCD コントローラはレジスタの設定により動作させることが可能です。
詳細は「第 25 章 LCD コントローラ」をご参照ください。
80
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第 6 章 クロック制御部
6.8 低消費電力モード ( スタンバイモード ) の動作
時計モード
6.8.5
時計モードは CPU と周辺回路の動作クロックを停止させます。時計モード移行直前
のレジスタおよび RAM の内容を保持して , 時計プリスケーラ , 時計カウンタ , 外部
割込みと低電圧検出リセットを除くすべての機能が停止します。
■ 時計モードの動作
時計モードは CPU と周辺回路の動作クロックを停止させます。時計モード移行直前の
レジスタおよび RAM の内容を保持して , 時計プリスケーラ , 時計カウンタ , 外部割込
みと低電圧検出リセットを除くすべての機能が停止します。
● 時計モードへの移行
シ ステ ム クロ ッ ク制 御 レジ ス タの シ ステ ム クロ ッ クモ ニ タビ ッ ト (SYCC:SCM1,
SCM0)が"00B"または"01B"の場合,スタンバイ制御レジスタの時計ビット(STBC:TMD)
に "1" を書き込むことにより時計モードに移行します。
時計モードへは , サブクロックモード , サブ PLL クロックモードのときのみ移行できま
す。時計モードに移行するとき , スタンバイ制御レジスタの端子状態指定ビット
(STBC:SPL) が "0" の場合には外部端子の状態を保持し , "1" の場合には外部端子の状態
をハイインピーダンス ( プルアップ設定レジスタでプルアップ抵抗ありを選択している
端子はプルアップ状態 ) になります。
● 時計モードの解除
時計モードは , リセット , 時計割込みおよび外部割込みによって解除されます。
<注意事項>
• 時計モードが割込みによって解除されると , 動作途中で時計モードとなった周辺機能
は動作を途中から再開します。このため , インターバルタイマ機能の初回のインターバ
ル時間などが不定となります。時計モードからの復帰後 , 必要に応じて各周辺機能を初
期化してください。
• LCD コントローラはレジスタの設定により動作させることが可能です。
詳細は「第 25 章 LCD コントローラ」をご参照ください。
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81
第 6 章 クロック制御部
6.9 クロック発振回路
6.9
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クロック発振回路
クロック発振回路は , クロック発振端子に振動子を接続するか , クロック信号を入力
することで内部クロックを生成します。
■ クロック発振回路
● 水晶振動子またはセラミック振動子の場合
図 6.9-1 のように接続してください。
図 6.9-1 水晶振動子とセラミック振動子の接続例
2系統クロック品
メインクロック
発振回路
X0
X1
C
1系統クロック品
サブクロック
発振回路
メインクロック
発振回路
X 0A
X1A
X0
C
C
C
C
X1 63/INT13/X0A P64/X1A
C
● 外部クロックの場合
図 6.9-2 のように外部クロックは X0 端子に接続し , X1 端子は開放にしてください。ま
た , サブクロックを外部から供給する場合 , 外部クロックは X0A 端子に接続し , X1A 端
子は開放にしてください。
図 6.9-2 外部クロックの接続例
2系統クロック品
メインクロック
発振回路
X0
X1
開放
82
1系統クロック品
サブクロック
発振回路
X 0A
X1A
開放
メインクロック
発振回路
X0
X1
開放
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第 6 章 クロック制御部
6.9 クロック発振回路
<注意事項>
2 系統クロック品で , サブクロック発振を使用せずにメインクロックだけを使用した場合 ,
何らかの理由でサブクロックモードに陥るとクロック供給がないため動作を回復する方
法がありません。したがって , メインクロックのみを使用する場合 , 必ず 1 系統クロック
品を選択してください。
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83
第 6 章 クロック制御部
6.10 プリスケーラの概要
6.10
MB95160/MA シリーズ
プリスケーラの概要
プリスケーラは , マシンクロック (MCLK) とタイムベースタイマから出力されるカ
ウントクロックより , 各周辺機能へ供給するカウントクロックソースを生成します。
■ プリスケーラ
プリスケーラは , CPU の動作するマシンクロック (MCLK) とタイムベースタイマから
出力されるカウントクロック (27/FCH および 28/ FCH) より , 各周辺機能へ供給するカウ
ントクロックソースを生成します。このカウントクロックソースは , プリスケーラで分
周されたクロックもしくはバッファされたクロックであり , 以下の周辺機能がこのプ
リスケーラのクロックをカウントクロックソースとして使用しています。
なお , 本プリスケーラには制御用のレジスタはなく , マシンクロック (MCLK) およびタ
イムベースタイマのカウントクロック (27/ FCH および 28/ FCH) にて常に動作します。
• 8/16 ビット複合タイマ 0, 1
• 8/16 ビット PPG タイマ 0, 1
• 16 ビット PPG タイマ 0
• UART/SIO 専用ボーレートジェネレータ 0
• 8/10 ビット A/D コンバータ
84
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第 6 章 クロック制御部
6.11 プリスケーラの構成
MB95160/MA シリーズ
6.11
プリスケーラの構成
図 6.11-1 に , プリスケーラのブロックダイヤグラムを示します。
■ プリスケーラのブロックダイヤグラム
図 6.11-1 プリスケーラのブロックダイヤグラム
プリスケーラ
2/MCLK
MCLK(マシンクロック)
8/MCLK
5ビット
カウンタ
出力制御回路
16/MCLK
32/MCLK
27/FCH
タイムベースタイマから
28/FCH
各周辺機能へ
4/MCLK
カウンタ値
27/FCH
28/FCH
MCLK: マシンクロック(内部動作周波数)
• 5 ビットカウンタ
マシンクロック (MCLK) を 5 ビットカウンタでカウントし , 出力制御回路へカウン
ト値を出力します。
• 出力制御回路
5 ビットカウンタのカウンタ値を基に , マシンクロック (MCLK) を 2 分周 , 4 分周 ,
8 分周 , 16 分周 , 32 分周したクロックを各周辺機能へ供給します。また , タイムベー
スタイマ (27/ FCH, 28/ FCH) からのクロックをバッファリングして各周辺機能へ供給
します。
■ 入力クロック
プリスケーラは , マシンクロックまたはタイムベースタイマの出力クロックを入力ク
ロックとして使用します。
■ 出力クロック
プリスケーラは 8/10 ビット複合タイマ , 8/16 ビット PPG タイマ , 16 ビット PPG タイマ ,
UART/SIO 専用ボーレートジェネレータ , 8/10 ビット A/D コンバータにクロックを供給
しています。
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第 6 章 クロック制御部
6.12 プリスケーラの動作説明
6.12
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プリスケーラの動作説明
プリスケーラは , 各周辺機能へ供給するカウントクロックソースを生成します。
■ プリスケーラの動作
プリスケーラは , マシンクロック (MCLK) の分周クロック , およびタイムベースタイマ
(27/ FCH, 28/ FCH) のバッファ信号からカウントクロックソースを生成して各周辺機能
へ供給します。また , マシンクロックおよびタイムベースタイマのクロックが供給され
ている間は常に動作します。
表 6.12-1 に , プリスケーラの生成するカウントクロックソースを示します。
表 6.12-1 プリスケーラの生成するカウントクロックソース
カウントクロッ
クソース周期
86
周期 (FCH =10MHz,
周期 (FCH =16MHz,
周期 (FCH =16.25MHz,
MCLK=10MHz 時 )
MCLK=16MHz 時 )
MCLK=16.25MHz 時 )
2/MCLK
MCLK/2
(5MHz)
MCLK/2
(8MHz)
MCLK/2
(8.125MHz)
4/MCLK
MCLK/4
8/MCLK
MCLK/8
(2.5MHz)
MCLK/4
(4MHz)
MCLK/4
(4.0625MHz)
(1.25MHz)
MCLK/8
(2MHz)
MCLK/8
(2.0313MHz)
16/MCLK
32/MCLK
MCLK/16
(0.625MHz)
MCLK/16
(1MHz)
MCLK/16
(1.0156MHz)
MCLK/32
(0.3125MHz)
MCLK/32
(0.5MHz)
MCLK/32
(0.5078MHz)
27/ FCH
FCH /27
(78kHz)
FCH /27
(125kHz)
FCH /27
(127kHz)
28/ FCH
FCH /28
(39kHz)
FCH /28
(62.5kHz)
FCH /28
(63.5kHz)
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第 6 章 クロック制御部
6.13 プリスケーラ使用上の注意
MB95160/MA シリーズ
6.13
プリスケーラ使用上の注意
プリスケーラ使用上の注意を以下に示します。
プリスケーラは , マシンクロックおよびタイムベースタイマのクロックにより動作し ,
クロックが供給されている間は常に動作します。したがって , 各周辺機能を起動した直
後の動作は , プリスケーラの出力値によって , 周辺機能側のクロック取込みに最大 1 ク
ロックリソース分の誤差が発生します。
図 6.13-1 周辺機能起動直後のクロック取込み誤差
プリスケーラ
の出力
リソース起動
リソース側の
クロック取込み
リソース起動直後の
クロック取込み誤差
以下の機能は , プリスケーラのカウント値の影響を受けます。
• UART/SIO
• 8/16 ビット複合タイマ
• 8/16 ビット PPG
• 16 ビット PPG
• 8/10 ビット A/D コンバータ
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87
第 6 章 クロック制御部
6.13 プリスケーラ使用上の注意
88
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第7章
リセット
リセット動作について説明します。
7.1 リセット動作
7.2 リセット要因レジスタ (RSRR)
7.3 リセット使用上の注意
管理番号 : CM26-00104-1
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89
第 7 章 リセット
7.1 リセット動作
7.1
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リセット動作
CPU は , リセット要因が発生した場合 , 現在実行中の処理を直ちに中断してリセッ
ト解除待ち状態になります。リセットが解除されると , モードデータとリセットベク
タを内部 ROM から読み出します ( モードフェッチ )。電源投入時 , サブクロック
モード , サブ PLL クロックモードおよびストップモードからのリセットによる復帰
では , 発振安定待ち時間が経過した後にモードフェッチを行います。
■ リセット要因
リセットには 5 つのリセット要因があります。
表 7.1-1 リセット要因
リセット要因
リセット条件
外部リセット端子に "L" レベルを入力する
外部リセット
スタンバイ制御レジスタのソフトウェアリセットビット (STBC:SRST) に
"1" を書き込む
ソフトウェアリセット
ウォッチドッグリセット
ウォッチドッグタイマのオーバフロー
パワーオンリセット /
低電圧検出リセット
電源の投入。電源電圧が検出電圧より低下 ( オプション )
クロックスーパバイザリセット
クロック発振の異常停止 ( オプション )
● 外部リセット
外部リセット端子 (RST) に "L" レベルを入力することによって , 外部リセットを発生し
ます。
外部から入力されたリセット信号は , 内部のノイズフィルタを通して非同期で受け付
けられてマシンクロックに同期して,内部リセット信号を発生して内部回路を初期化し
ます。したがって , 内部回路の初期化のためにクロックが必要です。このため , 外部ク
ロックで動作させる場合 , クロックを入力する必要があります。ただし , 外部端子 (I/O
ポートと周辺機能を含む ) は非同期でリセットされます。また , 外部リセット入力には
パルス幅の規格値があります。この規格値以下の場合 , リセットが受け付けられない場
合があります。
なお , 規格値はデータシートに記載していますので , 規格値を満足するように外部のリ
セット回路を設計してください。
● ソフトウェアリセット
スタンバイ制御レジスタのソフトウェアリセットビット (STBC:SRST) に "1" を書き込
むことによってソフトウェアリセットを発生します。
● ウォッチドッグリセット
ウォッチドッグタイマの起動後,定められた時間内にウォッチドッグタイマのクリア操
作が行われないとき , ウォッチドッグリセットを発生します。
90
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第 7 章 リセット
7.1 リセット動作
● パワーオンリセット / 低電圧検出リセット ( オプション )
電源投入によって , パワーオンリセットを発生します。
5V 品では低電圧検出リセット回路 ( オプション ) を搭載している品種があります。
低電圧検出リセット回路は,電源電圧が定められた電圧より低下したときにリセットを
発生します。
低電圧検出リセットの論理機能はパワーオンリセットと同じです。本マニュアルのパ
ワーオンリセットに関する記述はすべて低電圧検出リセットにも当てはまります。
低電圧検出リセットの詳細については「第 26 章 低電圧検出リセット回路」を参照し
てください。
● クロックスーパバイザリセット ( オプション )
5V 品ではクロックスーパバイザ ( オプション ) を搭載している品種があります。
クロックスーパバイザは , メインクロックとサブクロックを監視し , 所定の状態遷移に
よらず , 何らかの異常で発振が停止するとリセットを発生させます。リセット後 , 内蔵
する CR 発振回路で発生するクロックを内部に供給します。
クロックスーパバイザの詳細については「第 27 章 クロックスーパバイザ」を参照し
てください。
■ リセット中の時間
ソフトウェアリセットとウォッチドッグリセットの場合 , リセット中の時間はリセッ
ト前に選択しているマシンクロック周波数の 1 マシンクロックとリセット後初期設定
マシンクロック周波数 ( メインクロック周波数の 1/32) の 2 マシンクロックで合計 3 マ
シンクロックとなります。ただし , このリセット中の時間は RAM アクセス中のリセッ
トを抑止する RAM アクセス保護機能により , リセット前に選択している周波数のマシ
ンクロック単位で延長されることがあります。また , メインクロック発振安定待ち時間
の経過を待つ場合 , 発振安定待ち時間の間 , リセット中の時間はさらに延長されます。
外部リセットおよびリセットの場合も同様に RAM アクセス保護機能とメインクロッ
ク発振安定待ち時間の影響を受けます。
パワーオンリセット / 低電圧検出リセットの場合 , リセットは発振安定待ち時間の間 ,
継続します。
■ リセット出力
5V 品でリセット出力あり品 ( 詳細については , 表 7.1-1 を参照 ) の RST 端子は , リセッ
ト中の時間の間 , "L" レベルを出力します。ただし , 外部リセットの場合 , リセット端
子は "L" レベルを出力しません。
3V 品と 5V 品のリセット出力なし品の RST 端子には出力機能はありません。
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91
第 7 章 リセット
7.1 リセット動作
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■ リセット動作の概要
図 7.1-1 リセット動作フロー
ソフトウェアリセット
ウォッチドッグリセット
RAMアクセス中
リセット抑止
RAMアクセス中
リセット抑止
リセット中
NO
NO
サブクロックモード
サブPLLクロックモード
で動作中
YES
メインクロック
発振安定待ち時間
リセット状態
パワーオンリセット/
低電圧検出リセット
外部リセット入力
クロックスーパバイザリセット
サブクロックモード,
サブPLLクロックモード
またはストップ
モード中
YES
メインクロック
発振安定待ち時間
リセット状態
メインクロック
発振安定待ち時間
リセット状態
NO
外部リセット解除
YES
モードデータ取込み
(アドレス:FFFDH)
モードフェッチ
リセットベクタ取込み
通常動作
(RUN状態)
(アドレス:FFFEH, FFFFH)
リセットベクタが示すアドレスから
命令コードを取り込み,命令を実行
パワーオンリセット / 低電圧検出リセットの場合およびサブクロックモード中 , サブ
PLL クロックモード中 , ストップモード中のリセットの場合 , モードフェッチは , メイ
ンクロック発振安定待ち時間が経過した後に実行されます。発振安定待ち時間が経過
しても外部リセット入力が解除されていなければ,外部リセット入力が解除された後に
モードフェッチを行います。
■ RAM 内容のリセットによる影響
リセットが発生すると , CPU は現在実行中の命令の動作を中断し , リセット状態になり
ます。ただし , RAM アクセス実行中の場合は , RAM へのアクセス保護のため , RAM ア
クセス終了後 , マシンクロックに同期して内部リセット信号を発生します。この機能に
より , ワードデータの書込み動作がリセットにより途中のバイトで中断されることが
防止されます。
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第 7 章 リセット
7.1 リセット動作
■ リセット中の端子の状態
リセットが発生するとリセット解除後 , ソフトウェアによる設定が行われるまで , I/O
ポート / 周辺機能端子は , すべてハイインピーダンスになります。
<注意事項>
リセット時にハイインピーダンスとなる端子に対して , その端子に接続した機器が誤動作
しないようにプルアップ抵抗を接続するなどの対処をしてください。
リセット中の全端子の状態は「付録 D 端子状態」を参照してください。
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93
第 7 章 リセット
7.2 リセット要因レジスタ (RSRR)
7.2
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リセット要因レジスタ (RSRR)
リセット要因レジスタは , リセットが発生した場合のリセット発生要因を示します。
■ リセット要因レジスタ (RSRR) の構成
図 7.2-1 リセット要因レジスタ (RSRR)
アドレス
0009H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
-
R0/WX
-
R0/WX
CSVR
R,W
EXTS
R,W
WDTR
R,W
PONR
R,W
HWR
R,W
SWR
R,W
SWR
0
1
HWR
0
1
PONR
0
1
WDTR
0
1
EXTS
0
1
CSVR
0
1
初期値
XXXXXXXXB
ソフトウェアリセットフラグビット
読出し時
書込み時
-
書込み動作により
要因がソフトウェアリセット ビットは"0"になります。
ハードウェアリセットフラグビット
書込み時
読出し時
-
書込み動作により
要因がハードウェアリセット ビットは"0"になります。
パワーオンリセットフラグビット
書込み時
読出し時
-
書込み動作により
ビットは"0"になります。
要因がパワーオンリセット
ウォッチドッグリセットフラグビット
書込み時
読出し時
-
書込み動作により
要因がウォッチドッグリセット ビットは"0"になります。
外部リセットフラグビット
書込み時
読出し時
-
書込み動作により
ビットは"0"になります。
要因が外部リセット
クロックスーパバイザリセットフラグビット
書込み時
読出し時
-
書込み動作により
要因がクロックスーパバイザ ビットは"0"になります。
リセット
R, W :リード/ライト可能
R0/WX:未定義ビット(読出し値は”0”,書込みは動作に影響なし)
-
:未定義
X
:不定
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第 7 章 リセット
7.2 リセット要因レジスタ (RSRR)
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表 7.2-1 リセット要因レジスタ (RSRR) の各ビットの機能説明
ビット名
機能
bit7,
bit6
未定義ビット
読出し時の値は常に "0" です。
このビットは読出し専用です。書込み値は動作に影響を与えません。
bit5
CSVR:
クロックスーパバ
イザリセット
フラグビット
このビットが "1" になると , クロックスーパバイザリセットが発生したことを示し
ます。
それ以外では , クロックスーパバイザリセット発生前の値を保持します。
• 読出し動作または書込み動作 (0 または 1) により , ビットは "0" になります。
• クロックスーパバイザが搭載されていない品種は , このビット値は常に "0" です。
書込みは動作に影響を与えません。
bit4
EXTS:
外部リセット
フラグビット
このビットが "1" になると , 外部リセットが発生したことを示します。
それ以外では , リセット発生前の値を保持します。
• 読出し動作または書込み動作 (0 または 1) により , ビットは "0" になります。
bit3
WDTR:
ウォッチドッグ
リセットフラグ
ビット
このビットが "1" になると , ウォッチドッグリセットが発生したことを示します。
それ以外では , リセット発生前の値を保持します。
• 読出し動作または書込み動作 (0 または 1) により , ビットは "0" になります。
bit2
PONR:
パワーオン
リセットフラグ
ビット
このビットが "1" になると , パワーオンリセット / 低電圧検出リセット ( オプショ
ン ) が発生したことを示します。
それ以外では , リセット発生前の値を保持します。
• 低電圧検出リセット機能のありなしは品種の選択により決定します。
• 読出し動作または書込み動作 (0 または 1) により , ビットは "0" になります。
bit1
HWR:
ハードウェア
リセットフラグ
ビット
このビットが "1" になると , ソフトウェアリセット以外のリセットが発生したこと
を示します。したがって , bit2 ∼ bit5 のいずれかのビットが "1" になると , このビッ
トも "1" になります。
それ以外では , リセット発生前の値を保持します。
• 読出し動作または書込み動作 (0 または 1) により , ビットは "0" になります。
bit0
SWR:
ソフトウェア
リセットフラグ
ビット
このビットが "1" になると , ソフトウェアリセットが発生したことを示します。
それ以外では , リセット発生前の値を保持します。
• 読出し動作 , 書込み動作 (0 または 1) またはパワーオンリセットにより , ビットは
"0" になります。
<注意事項>
リセット要因レジスタは , 一度読み出すとクリアされるため , リセット要因レジスタの内
容を演算に使用する場合は , RAM にリセット要因レジスタの内容を移してください。
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95
第 7 章 リセット
7.2 リセット要因レジスタ (RSRR)
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■ リセット要因レジスタ (RSRR) の状態
表 7.2-2 リセット要因レジスタの状態
−
−
CSVR
EXTS
WDTR
PONR
HWR
SWR
パワーオンリセット /
低電圧検出リセット
−
−
×
×
×
1
1
0
ソフトウェアリセット
−
−
△
△
△
△
△
1
ウォッチドッグリセット
−
−
△
△
1
△
1
△
外部リセット
−
−
△
1
△
△
1
△
クロックスーパバイザ
リセット
−
−
1
△
△
△
1
△
リセット要因
1
:フラグセット
△
:前の状態を保持
×
:不定
CSVR :本ビットが "1" の場合 , クロックスーパバイザリセットが発生したことを示します
( クロックスーパバイザオプションがない場合 , 常に "0" となります )。
EXTS :本ビットが "1" の場合 , 外部リセットが発生したことを示します。
WDTR :本ビットが "1" の場合 , ウォッチドッグタイマリセットが発生したことを示します。
PONR :本ビットが "1" の場合 , パワーオンリセットもしくは低電圧検出リセット ( オプション ) が発
生したことを示します。
HWR :本ビットが "1" の場合 , CSVR/EXTS/WDTR/PONR のいずれかのリセット要因が発生したこと
を示します。
SWR :本ビットが "1" の場合 , ソフトウェアリセットが発生したことを示します。
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7.3
第 7 章 リセット
7.3 リセット使用上の注意
リセット使用上の注意
リセットを使用する場合は , 以下の点にご注意ください。
■ リセット使用上の注意
● クロックスーパバイザのメインクロック停止検出ビットの初期化について
クロックスーパバイザのメインクロック停止検出ビット (CSVCR:MM) は , パワーオン
リセットおよび外部リセットのみで初期化されます。
ウォッチドッグリセット / ソフトウェアリセット / クロックスーパバイザリセットでは
初期化されません。そのため , CR クロックモードでこれらのリセットが発行されても ,
CR クロックモードを継続します。
● リセット要因によるレジスタおよびビットの初期化について
リセット要因によって , 初期化されないレジスタやビットがあります。
リセット要因レジスタ (RSRR)はリセット要因によって初期化されるビットが異なりま
す。
• クロックスーパバイザのメインクロック停止検出ビット (CSVCR:MM) は , パワーオ
ンリセット / 外部リセットのみで初期化されます。
• クロックスーパバイザの CR 発振許可ビット (CSVCR:RCE) は , パワーオンリセット /
外部リセットのみで初期化されます。
• クロックスーパバイザのメインクロック監視許可ビット (CSVCR:MSVE) は , パワー
オンリセットのみで初期化されます。
• クロック制御部の発振安定待ち時間設定レジスタ (WATR) は , パワーオンリセット
のみで初期化されます。
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97
第 7 章 リセット
7.3 リセット使用上の注意
98
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第8章
割込み
割込みについて説明します。
8.1 割込み
管理番号 : CM26-00105-1
CM26-10121-3
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99
第 8 章 割込み
8.1 割込み
8.1
MB95160/MA シリーズ
割込み
割込みについて説明します。
■ 割込みの概要
F2MC-8FX ファミリには , 周辺機能に対応する 24 本の割込み要求入力があり , それぞ
れ独立に割込みレベルを設定できます。
周辺機能で割込み要求が発生した場合,割込み要求が 割込みコントローラに出力されま
す。割込みコントローラは , その割込み要求の割込みレベルを判定し , CPU に割込みの
発生を伝えます。CPU は割込みの受付け状態に従って割込み動作を行います。また , 割
込み要求によりスタンバイモードが解除され , 命令実行を再開します。
■ 周辺機能からの割込み要求
周辺機能に対応する割込み要求を表 8.1-1 に示します。割込みが受け付けられると , 割
込み要求に対応する割込みベクタテーブルアドレスの内容を分岐先のアドレスとして
割込み処理ルーチンへ分岐します。
各割込み要求は , 割込みレベル設定レジスタ (ILR0 ∼ ILR5) によって割込み処理の優先
順位を 4 段階に設定することができます。
割込み処理ルーチン実行中の同一レベル以下の割込み要求は,現在の割込み処理ルーチ
ンが終了した後に処理されます。また , 同一レベルに設定された割込み要求が同時に発
生した場合の優先順位は , IRQ0 が最高になります。
100
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第 8 章 割込み
8.1 割込み
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表 8.1-1 割込み要求と割込みベクタ
ベクタテーブルのアドレス
割込み要求
割込みレベル設定
レジスタのビット名
( リセットベクタ )
上位
FFFEH
下位
FFFFH
( モードデータ )
-
FFFDH
-
IRQ0
FFFAH
FFFBH
L00 [1:0]
IRQ1
FFF8H
FFF9H
L01 [1:0]
IRQ2
FFF6H
FFF7H
L02 [1:0]
IRQ3
FFF4H
FFF5H
L03 [1:0]
IRQ4
FFF2H
FFF3H
L04 [1:0]
IRQ5
FFF0H
FFF1H
L05 [1:0]
IRQ6
FFEEH
FFEFH
L06 [1:0]
IRQ7
FFECH
FFEDH
L07 [1:0]
IRQ8
FFEAH
FFEBH
L08 [1:0]
IRQ9
FFE8H
FFE9H
L09 [1:0]
IRQ10
FFE6H
FFE7H
L10 [1:0]
IRQ11
FFE4H
FFE5H
L11 [1:0]
IRQ12
FFE2H
FFE3H
L12 [1:0]
同一レベル
優先順位 ( 同時発生時 )
-
IRQ13
FFE0H
FFE1H
L13 [1:0]
IRQ14
FFDEH
FFDFH
L14 [1:0]
IRQ15
FFDCH
FFDDH
L15 [1:0]
IRQ16
FFDAH
FFDBH
L16 [1:0]
IRQ17
FFD8H
FFD9H
L17 [1:0]
IRQ18
FFD6H
FFD7H
L18 [1:0]
IRQ19
FFD4H
FFD5H
L19 [1:0]
IRQ20
FFD2H
FFD3H
L20 [1:0]
IRQ21
FFD0H
FFD1H
L21 [1:0]
IRQ22
FFCEH
FFCFH
L22 [1:0]
IRQ23
FFCCH
FFCDH
L23 [1:0]
高い
低い
割込み要因については ,「付録 B 割込み要因のテーブル」を参照してください。
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101
第 8 章 割込み
8.1 割込み
8.1.1
MB95160/MA シリーズ
割込みレベル設定レジスタ (ILR0 ∼ ILR5)
割込みレベル設定レジスタ (ILR0 ∼ ILR5) には , 周辺機能からの割込み要求に対応し
た 2 ビットのデータが 24 組割り当てられています。これらの 2 ビットデータ ( 割込
みレベル設定ビット ) に , それぞれの割込みレベルを設定します。
■ 割込みレベル設定レジスタ (ILR0 ∼ ILR5) の構成
図 8.1-1 割込みレベル設定レジスタの構成
レジスタ
ILR0
アドレス
00079H
bit7
L03
bit6
[1:0]
bit5
L02
bit4
[1:0]
bit3
L01
bit2
[1:0]
bit1
L00
bit0
[1:0]
初期値
R/W 11111111B
ILR1
0007AH
L07
[1:0]
L06
[1:0]
L05
[1:0]
L04
[1:0]
R/W 11111111B
ILR2
0007BH
L11
[1:0]
L10
[1:0]
L09
[1:0]
L08
[1:0]
R/W 11111111B
ILR3
0007CH
L15
[1:0]
L14
[1:0]
L13
[1:0]
L12
[1:0]
R/W 11111111B
ILR4
0007DH
L19
[1:0]
L18
[1:0]
L17
[1:0]
L16
[1:0]
R/W 11111111B
ILR5
0007EH
L23
[1:0]
L22
[1:0]
L21
[1:0]
L20
[1:0]
R/W 11111111B
割込みレベル設定レジスタは , 各割込み要求に対して 2 ビットずつ割り当てられていま
す。これらのレジスタに設定された割込みレベル設定ビットの値が割込み処理の優先
順位 ( 割込みレベル 0 ∼ 3) です。
割込みレベル設定ビットは , コンディションコードレジスタの割込みレベルビット
(CCR:IL1, IL0) と比較されます。
割込みレベル 3 を設定した場合は , CPU は割込み要求を受け付けません。
表 8.1-2 に , 割込みレベル設定ビットと割込みレベルの関係を示します。
表 8.1-2 割込みレベル設定ビットと割込みレベルの関係
LXX[1:0]
割込みレベル
優先順位
00
0
高い
01
1
10
2
11
3
低い ( 割込みなし )
XX:00 ∼ 23 対応する割込み番号
メインプログラム実行中は , コンディションコードレジスタの割込みレベルビット
(CCR:IL1, IL0) は通常 "11B" です。
102
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第 8 章 割込み
8.1 割込み
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割込み動作時の処理
8.1.2
周辺機能から割込み要求が発生すると , 割込みコントローラは割込みレベルを CPU
に伝達します。CPU は割込みを受け付けられる状態になっていると , 現在実行中の
プログラムを一時中断し , 割込み処理ルーチンを実行します。
■ 割込み動作時の処理
割込み動作の手順は , 周辺機能の割込み要因の発生 , メインプログラムの実行 , 割込み
要求フラグビットの設定 , 割込み要求許可ビットの判定 , 割込みレベル (ILR0 ∼ ILR5
および CCR:IL1, IL0) の判定 , 同一レベルの同時要求の判定 , 割込み許可フラグ (CCR:I)
の判定の順で行われます。
図 8.1-2 に , 割込み動作時の処理を示します。
図 8.1-2 割込み動作時の処理
内部データバス
コンディションコードレジスタ(CCR)
I
CPU
IL
チェック
(7)
比較器
(5)
START
ストップ解除
スリープ解除
RAM
タイムベースタイマ/
周辺の初期化
時計モード解除
(6)
割込み要求フラグ
周辺の
割込みあり?
NO
YES
周辺の割込み
要求出力は許可されて
いるか?
NO
AND
割込み要求許可
(3)
(4)
(3)
レベル比較器
(1)
各周辺
(4)
割込み
コント
ローラ
YES
割込みの優先順位を判定し
該当レベルをCPUへ転送
(5)
該当レベルとPS内の
ILビットを比較
該当レベル
がILより強い?
YES
NO
(2)
Iフラグ=1?
メインプログラム
の実行
YES
NO
割込み処理ルーチン
割込み要求クリア
(7)
PCとPSをスタックに退避
PCとPSを復帰
割込み処理の実行
(6)
RETI
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PC←割込みベクタ
PS内のILの更新
103
第 8 章 割込み
8.1 割込み
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(1) リセット後は , すべての割込み要求は禁止状態になっています。周辺機能の初期化
プログラムで割込みを発生する各周辺機能を初期化し , 該当する割込みレベル設定
レジスタ (ILR0 ∼ ILR5) に割込みレベルを設定してから周辺機能を動作させます。
割込みレベルは , 0, 1, 2, 3 のいずれかを設定できます。レベル 0 が最も優先され , レ
ベル 1 がその次に優先されます。レベル 3 に設定した場合は , 該当する周辺機能の
割込みは禁止されます。
(2) メインプログラム ( 多重割込みの場合は , 割込み処理ルーチン ) を実行します。
(3) 周辺機能で割込み要因が発生したとき , 周辺機能の割込み要求フラグビットが "1"
になります。このとき , 周辺機能の割込み要求許可ビットが許可されていると , 割
込みコントローラへ割込み要求を出力します。
(4) 割込みコントローラは , 各周辺機能からの割込み要求を常に監視しており , 現在発
生している割込み要求に対応する割込みレベルの中から , 最も優先された割込みレ
ベルを CPU に伝達します。このとき , 同一の割込みレベルで同時に要求があった場
合の優先順位も判定されます。
(5) CPU は受け取った割込みレベルがコンディションコードレジスタの割込みレベル
ビット (CCR:IL1, IL0) に設定されているレベルより優先度が優先される ( レベルが
低い ) 場合 , 割込み許可フラグ (CCR:I) の内容をチェックして , 割込み許可 (CCR:I=1)
になっていれば割込みを受け付けます。
(6) CPU はプログラムカウンタ (PC) とプログラムステータス (PS) の内容をスタックに
退避し , 該当する割込みベクタテーブルから割込み処理ルーチンの先頭アドレスを
取り込み , コンディションコードレジスタの割込みレベルビット (CCR:IL1, IL0) の
値を受け付けた割込みレベルの値に変更した後 , 割込み処理ルーチンの実行を開始
します。
(7) CPU は最後に RETI 命令でスタックに退避しておいたプログラムカウンタ (PC) とプ
ログラムステータス (PS) の値を復帰して , 割込み直前に実行した命令の次の命令か
ら処理を実行します。
<注意事項>
周辺機能の割込み要求フラグビットは , 割込み要求が受け付けられても自動的には "0" に
ならないため , 割込み処理ルーチンでプログラム ( 割込み要求フラグビットへの "0" の書
込み ) によって , "0" にする必要があります。
低消費電力モード ( スタンバイモード ) は割込みによって解除されます。詳細は ,「6.8
低消費電力モード ( スタンバイモード ) の動作」を参照してください。
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第 8 章 割込み
8.1 割込み
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多重割込み
8.1.3
周辺機能からの複数の割込み要求に対して , 割込みレベル設定レジスタ (ILR0 ∼
ILR5) に異なる割込みレベルを設定することにより , 多重割込みを行います。
■ 多重割込み
割込み処理ルーチン実行中に,より優先される割込みレベルに設定された割込み要求が
発生すると,現在の割込み処理を中断して,より優先される割込み要求を受け付けます。
割込みレベルは 0 ∼ 3 まで設定できますが , レベル 3 に設定した場合は , CPU は割込み
要求を受け付けません。
【例 : 多重割込み】
多重割込み処理の例として , タイマ割込みより外部割込みを優先させる場合を想定し ,
タイマ割込みのレベルを 2 に , 外部割込みのレベルを 1 に設定します。このとき , タイ
マ割込み処理中に外部割込みが発生すると , 図 8.1-3 のような処理を行います。
図 8.1-3 多重割込みの例
メインプログラム
タイマ割込み処理
割込みレベル2
(CCR:IL1,IL0=10B)
周辺初期化(1)
タイマ割込み発生(2)
外部割込み処理
割込みレベル1
(CCR:IL1,IL0=01B)
(3)外部割込み発生
(4)外部割込み処理
中断
再開
メイン再開(8)
(6)タイマ割込み処理
(5)外部割込み復帰
(7)タイマ割込み復帰
• タイマ割込み処理中は,コンディションコードレジスタの割込みレベルビット(CCR:
IL1, IL0) は , タイマ割込みに対応する割込みレベル設定レジスタ (ILR0 ∼ ILR5) の
値と同じ値 ( 例では 2) になります。このとき , より優先される割込みレベル ( 例で
は 1) に設定された割込み要求が発生すると , その割込み処理を優先して行います。
• タイマ割込み中に多重割込みを一時的に禁止したい場合は , コンディションコード
レジスタ内の割込み許可フラグを割込み禁止 (CCR:I=0) に設定するか , 割込みレベ
ルビット (CCR:IL1, IL0) を "00B" にします。
• 割込み処理が終了して割込み復帰命令 (RETI) を実行すると , スタックに退避してい
たプログラムカウンタ (PC) とプログラムステータス (PS) の値を復帰して , 割り込ま
れたプログラムの処理に戻ります。また , コンディションコードレジスタ (CCR) は ,
プログラムステータス (PS) が復帰されることにより , 割込み前の値となります。
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105
第 8 章 割込み
8.1 割込み
8.1.4
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割込み処理時間
割込み要求が発生して割込み処理ルーチンに制御が移行するまでには , 現在実行中の
命令が終了するまでの時間と割込みハンドリング時間 ( 割込み処理準備に要する時
間 ) の合計時間を必要とします。この時間は , 最大で 26 マシンクロックとなります。
■ 割込み処理時間
割込み要求が発生してから割込みが受け付けられて,割込み処理ルーチンが実行される
までには割込み要求サンプル待ち時間と割込みハンドリング時間が必要です。
● 割込み要求サンプル待ち時間
割込み要求が発生しているかどうかは,各命令の最後のサイクルで割込み要求をサンプ
ルリングして判断します。そのため , 各命令の実行中 , CPU は割込み要求を認識できま
せん。この待ち時間は , 最も実行サイクルの長い DIVU 命令 (17 マシンクロック ) の実
行開始直後に割込み要求が発生した場合に最大となります。
● 割込みハンドリング時間
CPU は割込みを受け付けてから , 以下の割込み処理準備を行うために 9 マシンクロッ
クを必要とします。
• プログラムカウンタ (PC) とプログラムステータス (PS) の退避
• 割込み処理ルーチンの先頭アドレス ( 割込みベクタ ) を PC に設定
• プログラムステータス (PS) 内の割込みレベルビット (PS:CCR:IL1, IL0) の更新
図 8.1-4 割込み処理時間
通常命令実行
割込みハンドリング
割込み処理ルーチン
CPUの動作
割込み待ち時間
割込み要求
サンプル待ち時間
割込みハンドリング時間
(9マシンクロック)
割込み要求発生
:命令最終サイクル,ここで割込み要求をサンプルする
最も実行サイクルの長い DIVU 命令 (17 マシンクロック ) の実行開始直後に割込み要求
が発生した場合 , 17+9=26 マシンクロックの割込み処理時間がかかります。
マシンクロックは , クロックモードおよびメインクロックの速度切換え ( ギア機能 ) に
よって変化します。詳細は「第 6 章 クロック制御部」を参照してください。
106
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第 8 章 割込み
8.1 割込み
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割込み処理時のスタック動作
8.1.5
割込み処理時のレジスタの退避と復帰について説明します。
■ 割込み処理開始時のスタック動作
割込みが受け付けられると , CPU は現在のプログラムカウンタ (PC) とプログラムス
テータス (PS) の内容を自動的にスタックに退避します。
図 8.1-5 に , 割込み処理開始時のスタック動作を示します。
図 8.1-5 割込み処理開始時のスタック動作
割込み直前
PS
0870H
PC
E000H
SP
0280H
割込み直後
アドレス メモリ
027CH
027DH
027EH
027FH
0280H
0281H
××H
××H
××H
××H
××H
××H
SP
PS
0870H
PC
E000H
アドレス メモリ
027CH
027CH
027DH
027EH
027FH
0280H
0281H
0 8
7 0
H
H
E 0 H
0 0 H
××H
××H
}
}
PS
PC
■ 割込み復帰時のスタック動作
割込み処理終了時に割込み復帰命令 (RETI) を実行すると , 割込み処理開始時と反対に
プログラムステータス (PS), プログラムカウンタ (PC) の順にスタックから復帰します。
これによって , PS, PC は割込み開始直前の状態に戻ります。
<注意事項>
アキュムレータ (A) とテンポラリアキュムレータ (T) は , 自動的にスタックに退避されま
せんので , PUSHW, POPW 命令で A, T の値を退避 , 復帰させてください。
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107
第 8 章 割込み
8.1 割込み
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割込み処理のスタック領域
8.1.6
割込み処理の実行には , RAM 上のスタック領域を使用します。スタックポインタ
(SP) の内容が , スタック領域の先頭アドレスとなります。
■ 割込み処理のスタック領域
スタック領域は , サブルーチンコール命令 (CALL) やベクタコール命令 (CALLV) を実
行するときのプログラムカウンタ (PC) の退避 / 復帰や , PUSHW, POPW 命令による一
時的なレジスタ類の退避 / 復帰にも使われます。
• スタック領域は , データ領域とともに RAM 上に確保されます。
• スタックポインタ (SP) は RAM アドレスの最大値を示すように初期設定し , データ
領域は , RAM アドレスの小さい方から配置してください。
図 8.1-6 に , 割込み処理のスタック領域の設定例を示します。
図 8.1-6 割込み処理のスタック領域の設定例
0000
H
I/O
0080
H
データ領域
RAM
0100
H
汎用
レジスタ
スタック領域
0200
H
0280
H
SPの推奨設定値
(RAMアドレスの最大値が
0280Hの場合)
アクセス禁止
ROM
FFFF
H
<注意事項>
スタック領域は , 割込み , サブルーチンコール , PUSHW 命令などにより , アドレス値の大
きい方から小さい方に向かって使用され , 復帰命令 (RETI, RET), POPW 命令などにより
大きい方に向かってスタック領域を開放します。多重の割込みやサブルーチンコールに
よって , 使用されるスタック領域のアドレス値が小さくなったとき , ほかのデータを保持
しているデータ領域や汎用レジスタ領域に重なり合わないようにしてください。
108
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第9章
I/O ポート
I/O ポートの機能と動作について説明します。
9.1 I/O ポートの概要
9.2 ポート 0
9.3 ポート 1
9.4 ポート 2
9.5 ポート 6
9.6 ポート 9
9.7 ポート A
9.8 ポート B
9.9 ポート C
9.10 ポート G
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109
第 9 章 I/O ポート
9.1 I/O ポートの概要
9.1
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I/O ポートの概要
I/O ポートは汎用入出力端子の制御に使用します。
■ I/O ポートの概要
I/O ポートは , ポートデータレジスタ (PDR) によって , CPU からのデータを出力したり ,
入力された信号を CPU に取り込んだりする機能があります。また , ポート方向レジスタ
(DDR) によって I/O 端子の入出力の方向をビット単位で任意に設定することができます。
各ポートのレジスタ一覧を表 9.1-1 に示します。
表 9.1-1 各ポートのレジスタ一覧
レジスタ名
リード / ライト
初期値
ポート 0 データレジスタ
(PDR0)
R,RM/W
00000000B
ポート 0 方向レジスタ
(DDR0)
R/W
00000000B
ポート 1 データレジスタ
(PDR1)
R,RM/W
00000000B
ポート 1 方向レジスタ
(DDR1)
R/W
00000000B
ポート 2 データレジスタ
(PDR2)
R,RM/W
00000000B
ポート 2 方向レジスタ
(DDR2)
R/W
00000000B
ポート 6 データレジスタ
(PDR6)
R,RM/W
00000000B
ポート 6 方向レジスタ
(DDR6)
R/W
00000000B
ポート 9 データレジスタ
(PDR9)
R,RM/W
00000000B
ポート 9 方向レジスタ
(DDR9)
R/W
00000000B
ポート A データレジスタ
(PDRA)
R,RM/W
00000000B
ポート A 方向レジスタ
(DDRA)
R/W
00000000B
ポート B データレジスタ
(PDRB)
R,RM/W
00000000B
ポート B 方向レジスタ
(DDRB)
R/W
00000000B
ポート C データレジスタ
(PDRC)
R,RM/W
00000000B
ポート C 方向レジスタ
(DDRC)
R/W
00000000B
ポート G データレジスタ
(PDRG)
R,RM/W
00000000B
ポート G 方向レジスタ
(DDRG)
R/W
00000000B
ポート 1 プルアップ制御レジスタ
(PUL1)
R/W
00000000B
ポート 2 プルアップ制御レジスタ
(PUL2)
R/W
00000000B
ポート G プルアップ制御レジスタ
(PULG)
R/W
00000000B
A/D 入力禁止レジスタ下位
(AIDRL)
R/W
00000000B
入力レベル選択レジスタ
(ILSR)
R/W
00000000B
入力レベル選択レジスタ 2*
(ILSR2)
R/W
00000000B
R/W
:リード / ライト可能 ( 読出し値は書込み値 )
R,RM/W :リード / ライト可能 ( 読出し値と書込み値が異なる , リードモディファイライト命令時は書
込み値が読み出される )
*
110
:5V 品を選択した場合のみ有効なレジスタです。
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9.2
第 9 章 I/O ポート
9.2 ポート 0
ポート 0
ポート 0 は , 汎用入出力ポートです。
汎用入出力ポートとしての機能を中心に説明します。
周辺機能についてはそれぞれの周辺機能の章を参照してください。
■ ポート 0 の構成
ポート 0 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 0 データレジスタ (PDR0)
• ポート 0 方向レジスタ (DDR0)
• A/D 入力禁止レジスタ下位 (AIDRL)
• 入力レベル選択レジスタ 2 (ILSR2)
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111
第 9 章 I/O ポート
9.2 ポート 0
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■ ポート 0 の端子
ポート 0 には 8 本の入出力端子があります。
ポート 0 の端子を表 9.2-1 に示します。
表 9.2-1 ポート 0 の端子
入出力形式
端子名
機能
兼用周辺機能
AN00 アナログ入力
P00/INT00/
AN00/SEG31
P00 汎用入出力
INT00 外部割込み入力
SEG31 LCDC SEG31 出力
AN01 アナログ入力
P01/INT01/
AN01/SEG30
P01 汎用入出力
INT01 外部割込み入力
SEG30 LCDC SEG30 出力
AN02 アナログ入力
P02/INT02/
AN02/SEG29
P02 汎用入出力
INT02 外部割込み入力
SEG29 LCDC SEG29 出力
AN03 アナログ入力
P03/INT03/
AN03/SEG28
P03 汎用入出力
INT03 外部割込み入力
SEG28 LCDC SEG28 出力
AN04 アナログ入力
P04/INT04/
AN04/SEG27
P04 汎用入出力
INT04 外部割込み入力
SEG27 LCDC SEG27 出力
AN05 アナログ入力
P05/INT05/
AN05/SEG26
P05 汎用入出力
INT05 外部割込み入力
SEG26 LCDC SEG26 出力
AN06 アナログ入力
P06/INT06/
AN06/SEG25
P06 汎用入出力
INT06 外部割込み入力
SEG25 LCDC SEG25 出力
AN07 アナログ入力
P07/INT07/
AN07/SEG24
P07 汎用入出力
INT07 外部割込み入力
SEG24 LCDC SEG24 出力
入力 *
出力
ヒステリシス /
アナログ /
オートモーティブ
CMOS/
LCD
-
-
ヒステリシス /
アナログ /
オートモーティブ
CMOS/
LCD
-
-
ヒステリシス /
アナログ /
オートモーティブ
CMOS/
LCD
-
-
ヒステリシス /
アナログ /
オートモーティブ
CMOS/
LCD
-
-
ヒステリシス /
アナログ /
オートモーティブ
CMOS/
LCD
-
-
ヒステリシス /
アナログ /
オートモーティブ
CMOS/
LCD
-
-
ヒステリシス /
アナログ /
オートモーティブ
CMOS/
LCD
-
-
ヒステリシス /
アナログ /
オートモーティブ
CMOS/
LCD
-
-
OD PU
OD : オープンドレイン , PU: プルアップ
*
: 5V 品の場合 , ヒステリシス入力とオートモーティブ入力を切り換えることができます。それ以外
の場合はヒステリシス入力になります。
112
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第 9 章 I/O ポート
9.2 ポート 0
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■ ポート 0 のブロックダイヤグラム
図 9.2-1 ポート 0 のブロックダイヤグラム
LCD出力
周辺機能入力
周辺機能入力許可
A/Dアナログ入力
LCD出力許可
ヒステリシス
0
0
1
1
PDRリード
オート
モーティブ
端子
PDR
PDRライト
ビット操作命令時
内部バス
DDRリード
DDR
DDRライト
ストップ,時計(SPL=1)
AIDRリード
AIDR
AIDRライト
ILSR2リード
ILSR2
ILSR2ライト
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第 9 章 I/O ポート
9.2 ポート 0
9.2.1
MB95160/MA シリーズ
ポート 0 のレジスタ
ポート 0 に関するレジスタについて説明します。
■ ポート 0 のレジスタの機能
ポート 0 のレジスタの機能を表 9.2-2 に示します。
表 9.2-2 ポート 0 のレジスタの機能
レジスタ名
データ
読出し時
リードモディファイライト読出し時
書込み時
0
端子状態が
"L" レベル
PDR レジスタの値が "0"
出力ポート時は
"L" レベルを出力
1
端子状態が
"H" レベル
PDR レジスタの値が "1"
出力ポート時は
"H" レベルを出力
PDR0
DDR0
AIDRL
ILSR2*
0
ポート入力許可
1
ポート出力許可
0
アナログ入力許可
1
ポート入力許可
0
ヒステリシス入力レベル選択
1
オートモーティブ入力レベル選択
*:5V 品のみ有効なレジスタです。
ポート 0 の端子と各レジスタのビットの関係を表 9.2-3 に示します。
表 9.2-3 ポート 0 のレジスタと端子の対応
関連するレジスタのビットと対応する端子
端子名
P07
P06
P05
P04
P03
P02
P01
P00
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
PDR0
DDR0
AIDRL
ILSR2*
bit0
*:5V 品のみ有効なレジスタです。
114
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9.2.2
第 9 章 I/O ポート
9.2 ポート 0
ポート 0 の動作説明
ポート 0 の動作について説明します。
■ ポート 0 の動作
● 出力ポート時の動作
• 対応する DDR レジスタのビットを "1" に設定すると出力ポートになります。
• 端子を兼用する周辺機能においてはその出力を禁止してください。
• LCD 兼用端子を出力ポートとして使用する場合 , LCDC 許可レジスタ (LCDCE1 ∼
LCDCE5) で対応するコモン / セグメント選択ビットに "0" を設定して入出力ポート
機能を選択したあと , LCDC 許可レジスタ (LCDCE1) のポート入力制御ビット
(PICTL) を "1" に設定してください。
• 出力ポート時は PDR レジスタの値が端子に出力されます。
• PDR レジスタにデータを書き込むと , 出力ラッチに値が保持され , そのまま端子に
出力されます。
• PDR レジスタを読み出すと , PDR レジスタの値が読み出せます。
● 入力ポート時の動作
• 対応する DDR レジスタのビットを "0" に設定すると入力ポートになります。
• 端子を兼用する周辺機能においてはその出力を禁止してください。
• LCD 兼用端子を入力ポートとして使用する場合 , LCDC 許可レジスタ (LCDCE1 ∼
LCDCE5) で対応するコモン / セグメント選択ビットに "0" を設定して入出力ポート
機能を選択したあと , LCDC 許可レジスタ (LCDCE1) のポート入力制御ビット
(PICTL) を "1" に設定してください。
• PDR レジスタにデータを書き込むと , 出力ラッチに値が保持されますが , 端子には
出力されません。
• PDR レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファ
イライト系の命令では PDR レジスタの値を読み出します。
● 周辺機能入力時の動作
• 周辺機能の入力端子に対応する , DDR レジスタのビットを "0" に設定して入力ポー
トにします。
• 周辺機能が入力端子を使用しているかどうかにかかわらず , PDR レジスタを読み出
すと端子の値が読み出せます。ただし, リードモディファイライト系の命令ではPDR
レジスタの値を読み出します。
● リセット時の動作
CPU がリセットされると , DDR レジスタの値は "0" に初期化され , ポート入力が許可
された状態になります。
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115
第 9 章 I/O ポート
9.2 ポート 0
MB95160/MA シリーズ
● ストップモードおよび時計モードの動作
• ストップモードもしくは時計モードに移行した時点で , スタンバイ制御レジスタの
端子状態指定ビット (STBC:SPL) が "1" に設定されていると , DDR レジスタの値に
関係なく強制的に端子はハイインピーダンスになります。なお , 入力開放による
リークを防ぐため入力は "L" に固定され遮断されます。ただし , 外部割込み 回路の
外部割込み制御レジスタ (EIC) と , 外部割込み選択回路の割込み端子選択回路制御
レジスタ (WICR) により , 割込み入力が許可されている場合は , 入力可能になり入力
遮断されません。
• 端子状態指定ビットが "0" の場合は , ポート入出力または周辺機能入出力の状態の
ままになり , 出力レベルは維持されます。
● 外部割込み入力端子の動作
• 外部割込み入力端子に対応する DDR レジスタのビットを "0" に設定します。
• 外部割込み回路には常に端子の値が入力されています。端子を割込み以外の機能に
使用する場合 , 対応する外部割込みを禁止してください。
● アナログ入力時の動作
• アナログ入力端子に対応する DDR レジスタのビットに "0" を , AIDRL レジスタの
ビットに "0" を設定してください。
• 対応する PUL レジスタのビットに "0" を設定してください。
● プルアップ制御レジスタの動作
PUL レジスタに "1" を設定すると , 端子のプルアップ抵抗が接続されます。
ただし , 汎用出力ポートや兼用する周辺リソースが "L" レベル出力のときは PUL レジ
スタの値によらずプルアップ抵抗は切断されます。
● LCDC セグメント出力時の動作
• LCDC セグメント出力端子に対応する DDR レジスタのビットに "0" を設定します。
• 端子を兼用するほかの周辺機能においてはその出力を禁止してください。
• LCDC 許可レジスタ (LCDCE1 ∼ LCDCE5) で対応するコモン / セグメント選択ビッ
トに "1" を設定してコモン / セグメント出力を選択した後 , LCDC 許可レジスタ
(LCDCE1) のポート入力制御ビット (PICTL) を "1" に設定してください。
<注意事項>
MB95F168MA/MB95F168NA/MB95F168JA/MB95168MA では , P07 を LCDC のセグメン
ト出力(SEG24)として使用する場合 , P95 は出力ポートとしては使用できません。
入力ポートとしてのみ使用可能になります。
● 入力レベル選択レジスタ 2 の動作
• ILSR2 レジスタは , 5V 品のみ有効なレジスタです。
• ILSR2 レジスタの bit0 に "1" を設定すると , ポート 0 の入力レベルがヒステリシス
入力レベルから , オートモーティブ入力レベルへ変わります。ILSR2 レジスタの bit0
が "0" のときは , ヒステリシス入力レベルになります。
• ポート 0 の入力レベルを切り換える場合には , 周辺機能入力が停止している状態で
切り換えてください。
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第 9 章 I/O ポート
9.2 ポート 0
MB95160/MA シリーズ
ポートの端子状態を表 9.2-4 に示します。
表 9.2-4 ポート 0 の端子状態
動作状態
通常動作
スリープ
ストップ (SPL=0)
時計 (SPL=0)
ストップ (SPL=1)
時計 (SPL=1)
リセット時
I/O ポート /
周辺機能入出力
Hi-Z
入力遮断
( ただし外部割込み許可の場合 ,
外部割込み入力可能 )
Hi-Z
入力不可 *
端子状態
SPL : スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL)
Hi-Z : ハイインピーダンス
*
: " 入力不可 " とは , 端子からすぐの入力ゲート動作が禁止状態にあることを意味します。
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第 9 章 I/O ポート
9.3 ポート 1
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ポート 1
9.3
ポート 1 は , 汎用入出力ポートです。
汎用入出力ポートとしての機能を中心に説明します。
周辺機能についてはそれぞれの周辺機能の章を参照してください。
■ ポート 1 の構成
ポート 1 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 1 データレジスタ (PDR1)
• ポート 1 方向レジスタ (DDR1)
• ポート 1 プルアップ制御レジスタ (PUL1)
• 入力レベル選択レジスタ (ILSR)
• 入力レベル選択レジスタ 2 (ILSR2)
■ ポート 1 の端子
ポート 1 には 5 本の入出力端子があります。
ポート 1 の端子を表 9.3-1 に示します。
表 9.3-1 ポート 1 の端子
端子名
P10/UI0
機能
兼用周辺機能
P10 汎用入出力 UI0 UART/SIO ch.0 データ入力
P11/UO0 P11 汎用入出力 UO0 UART/SIO ch.0 データ出力
P12/
UCK0
P12 汎用入出力 UO0 UART/SIO ch.0 クロック入出力
P13/
TRG0/
ADTG
P13 汎用入出力
TRG0 16 ビット PPG ch.0 トリガ入力
ADTG A/D トリガ起動入力
P14/PPG0 P14 汎用入出力 PPG0 16 ビット PPG ch.0 出力
入出力形式
入力 *
出力
OD PU
ヒステリシス /
CMOS
CMOS/
オートモーティブ
-
○
ヒステリシス /
CMOS
オートモーティブ
-
○
ヒステリシス /
CMOS
オートモーティブ
-
○
ヒステリシス /
CMOS
オートモーティブ
-
○
ヒステリシス /
CMOS
オートモーティブ
-
○
OD : オープンドレイン , PU: プルアップ
*
: 5V 品の場合 , ヒステリシス入力とオートモーティブ入力を切り換えることができます。それ以外
の場合はヒステリシス入力または CMOS 入力になります。
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第 9 章 I/O ポート
9.3 ポート 1
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■ ポート 1 のブロックダイヤグラム
図 9.3-1 ポート 1 のブロックダイヤグラム
ヒステリシス
P10のみ
選択可
周辺機能入力
周辺機能入力許可
周辺機能出力許可
周辺機能出力
0
1
オート
モーティブ
プルアップ
0
1
1
PDRリード
0
CMOS
P-ch
1
端子
PDR
0
PDRライト
P10,P12,P13
のみ選択可
ビット操作命令時
DDRリード
内部バス
DDR
DDRライト
ストップ,時計(SPL=1)
PULリード
PUL
PULライト
ILSRリード
ILSR
ILSRライト
P10のみ選択可
ILSR2リード
ILSR2
ILSR2ライト
CM26-10121-3
FUJITSU MICROELECTRONICS LIMITED
119
第 9 章 I/O ポート
9.3 ポート 1
9.3.1
MB95160/MA シリーズ
ポート 1 のレジスタ
ポート 1 に関するレジスタについて説明します。
■ ポート 1 のレジスタの機能
ポート 1 のレジスタの機能を表 9.3-2 に示します。
表 9.3-2 ポート 1 のレジスタの機能
レジスタ名
データ
読出し時
リードモディファイライト読出し時
書込み時
0
端子状態が
"L" レベル
PDR レジスタの値が "0"
出力ポート時は
"L" レベルを出力
1
端子状態が
"H" レベル
PDR レジスタの値が "1"
出力ポート時は
"H" レベルを出力
PDR1
DDR1
PUL1
ILSR
ILSR2*
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
0
ヒステリシス入力レベル選択
1
CMOS 入力レベル選択
0
ヒステリシス入力レベル選択
1
オートモーティブ入力レベル選択
*:5V 品のみ有効なレジスタです。
ポート 1 の端子と各レジスタのビットの関係を表 9.3-3 に示します。
表 9.3-3 ポート 1 のレジスタと端子の対応
関連するレジスタのビットと対応する端子
端子名
−
−
−
PDR1
−
−
−
DDR1
−
−
−
PUL1
−
−
−
ILSR
−
−
−
ILSR2*
−
−
−
P14
P13
P12
P11
P10
bit4
bit3
bit2
bit1
bit0
−
−
−
bit1
−
bit0
*:5V 品のみ有効なレジスタです。
120
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CM26-10121-3
MB95160/MA シリーズ
9.3.2
第 9 章 I/O ポート
9.3 ポート 1
ポート 1 の動作説明
ポート 1 の動作について説明します。
■ ポート 1 の動作
● 出力ポート時の動作
• 対応する DDR レジスタのビットを "1" に設定すると出力ポートになります。
• 端子を兼用する周辺機能においてはその出力を禁止してください。
• 出力ポート時は PDR レジスタの値が端子に出力されます。
• PDR レジスタにデータを書き込むと , 出力ラッチに値が保持され , そのまま端子に
出力されます。
• PDR レジスタを読み出すと , PDR レジスタの値が読み出せます。
● 入力ポート時の動作
• 対応する DDR レジスタのビットを "0" に設定すると入力ポートになります。
• 端子を兼用する周辺機能においてはその出力を禁止してください。
• PDR レジスタにデータを書き込むと , 出力ラッチに値が保持されますが , 端子には
出力されません。
• PDR レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファ
イライト系の命令では PDR レジスタの値を読み出します。
● 周辺機能出力時の動作
• 周辺機能の出力許可ビットを許可に設定すると , 対応する端子が周辺機能出力にな
ります。
• 周辺機能の出力を許可したときでも , PDR レジスタによって端子の値を読み出すこ
とができます。したがって , PDR レジスタの読出し動作により , 周辺機能の出力値
を読み出すことができます。ただし , リードモディファイライト系の命令では PDR
レジスタの値を読み出します。
● 周辺機能入力時の動作
• 周辺機能の入力端子に対応する , DDR レジスタのビットを "0" に設定して入力ポー
トにします。
• 周辺機能が入力端子を使用しているかどうかにかかわらず , PDR レジスタを読み出
すと端子の値が読み出せます。ただし, リードモディファイライト系の命令ではPDR
レジスタの値を読み出します。
● リセット時の動作
CPU がリセットされると , DDR レジスタの値は "0" に初期化され , ポート入力が許可
された状態になります。
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121
第 9 章 I/O ポート
9.3 ポート 1
MB95160/MA シリーズ
● ストップモードおよび時計モードの動作
• ストップモードもしくは時計モードに移行した時点で , スタンバイ制御レジスタの
端子状態指定ビット (STBC:SPL) が "1" に設定されていると , DDR レジスタの値に
関係なく強制的に端子はハイインピーダンスになります。なお , 入力開放による
リークを防ぐため入力は "L" に固定され遮断されます。ただし , 外部割込み 回路の
外部割込み制御レジスタ (EIC) と , 外部割込み選択回路の割込み端子選択回路制御
レジスタ (WICR) により , P10/UI0, P12/UCK0, P13/TRG0/ADTG ポートの割込み入力
が許可されている場合は , 入力可能になり入力遮断されません。
• 端子状態指定ビットが "0" の場合は , ポート入出力または周辺機能入出力の状態の
ままになり , 出力レベルは維持されます。
● プルアップ制御レジスタの動作
PUL レジスタに "1" を設定すると , 端子のプルアップ抵抗が接続されます。
ただし , 汎用出力ポートや兼用する周辺リソースが "L" レベル出力のときは PUL レジ
スタの値によらずプルアップ抵抗は切断されます。
● 入力レベル選択レジスタの動作
• ILSR レジスタの bit0 に "1" を設定すると , P10 のみ入力レベルがヒステリシス入力
レベルから , CMOS 入力レベルへ変わります。ILSR レジスタの bit0 が "0" のときは ,
ヒステリシス入力レベルとなります。
• P10 以外の端子は , CMOS 入力レベルの選択はできず , ヒステリシス入力レベルまた
はオプションのオートモーティブ入力レベルのみとなります。
• P10の入力レベルを切り換える場合は, 周辺機能 (UART/SIO) が停止している状態で
切り換えてください。
● 入力レベル選択レジスタ 2 の動作
• ILSR2 レジスタは , 5V 品のみ有効なレジスタです。
• ILSR2 レジスタの bit1 に "1" を設定すると , ポート 1 の入力レベルがヒステリシス
入力レベルから , オートモーティブ入力レベルへ変わります。ILSR2 レジスタの bit1
が "0" のときは , ヒステリシス入力レベルになります。
• P10 は , ILSR レジスタの bit0 が "0" のときのみ , オートモーティブ入力レベルにな
ります。P10 のみ ILSR2 レジスタよりも ILSR レジスタの bit0 の "1" の設定が優先
されます。
• ポート 1 の入力レベルを切り換える場合には , 周辺機能 (UART/SIO) が停止してい
る状態で切り換えてください。
ポートの端子状態を表 9.3-4 に示します。
122
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第 9 章 I/O ポート
9.3 ポート 1
MB95160/MA シリーズ
表 9.3-4 ポート 1 の端子状態
動作状態
通常動作
スリープ
ストップ (SPL=0)
時計 (SPL=0)
端子状態
I/O ポート /
周辺機能入出力
ストップ (SPL=1)
時計 (SPL=1)
リセット時
Hi-Z
Hi-Z
入力可能 *
( ただしプルアップの設定は有効 )
( ただし機能しない )
入力遮断
SPL : スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL)
Hi-Z : ハイインピーダンス
*
: " 入力可能 " とは , 入力機能が可能な状態であることを意味します。リセット後は内蔵プルップ
を設定するか , 出力に設定することを推奨します。
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123
第 9 章 I/O ポート
9.4 ポート 2
MB95160/MA シリーズ
ポート 2
9.4
ポート 2 は , 汎用入出力ポートです。
汎用入出力ポートとしての機能を中心に説明します。
周辺機能についてはそれぞれの周辺機能の章を参照してください。
■ ポート 2 の構成
ポート 2 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 2 データレジスタ (PDR2)
• ポート 2 方向レジスタ (DDR2)
• ポート 2 プルアップ制御レジスタ (PUL2)
• 入力レベル選択レジスタ (ILSR)
• 入力レベル選択レジスタ 2 (ILSR2)
■ ポート 2 の端子
ポート 2 には 5 本の入出力端子があります。
ポート 2 の端子を表 9.4-1 に示します。
表 9.4-1 ポート 2 の端子
端子名
機能
兼用周辺機能
入出力形式
入力 *
出力
OD PU
P20/PPG00 P20 汎用入出力
PPG00 8/16 ビット PPG0 ch.0
データ出力
ヒステリシス /
オートモーティブ
CMOS
-
○
P21/PPG01 P21 汎用入出力
PPG01 8/16 ビット PPG0 ch.1
データ出力
ヒステリシス /
オートモーティブ
CMOS
-
○
P22/TO00
TO00 8/16 ビット複合タイマ 00
クロック出力
ヒステリシス /
オートモーティブ
CMOS
-
○
TO01 8/16 ビット複合タイマ 01
P23/
P23 汎用入出力 クロック出力
TO01/SCL0
SCL0 I2C ch.0 クロック入出力
ヒステリシス /
CMOS/
オートモーティブ
CMOS ○
-
EC0 8/16 ビット複合タイマ ch.0
P24 汎用入出力 外部クロック入力
SDA0 I2C ch.0 データ入出力
ヒステリシス /
CMOS/
オートモーティブ
CMOS ○
-
P24/
EC0/SDA0
P22 汎用入出力
OD : オープンドレイン , PU: プルアップ
*
: 5V 品の場合 , ヒステリシス入力とオートモーティブ入力を切り換えることができます。それ以外
の場合はヒステリシス入力になります。
124
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CM26-10121-3
第 9 章 I/O ポート
9.4 ポート 2
MB95160/MA シリーズ
■ ポート 2 のブロックダイヤグラム
図 9.4-1 ポート 2 のブロックダイヤグラム (P20 ∼ P22)
周辺機能出力許可
周辺機能出力
ヒステリシス
0
0
1
PDRリード
プルアップ
1
P-ch
オート
モーティブ
1
端子
PDR
0
PDRライト
ビット操作命令時
内部バス
DDRリード
DDR
DDRライト
ストップ,時計(SPL=1)
PULリード
PUL
PULライト
ILSR2リード
ILSR2
ILSR2ライト
図 9.4-2 ポート 2 のブロックダイヤグラム (P23, P24)
ヒステリシス
0
周辺機能入力
周辺機能入力許可
周辺機能出力許可
周辺機能出力
ヒステリシス
01
オートモーティブ
1
0
0
オート
CMOS モーティブ
1
1
PDRリード
1
PDR
CMOS
0
端子
OD
PDRライト
ビット操作命令時
内部バス
DDRリード
DDR
DDRライト
ストップ,時計(SPL=1)
ILSRリード
ILSR
ILSRライト
ILSR2リード
ILSR2
ILSR2ライト
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125
第 9 章 I/O ポート
9.4 ポート 2
9.4.1
MB95160/MA シリーズ
ポート 2 のレジスタ
ポート 2 に関するレジスタについて説明します。
■ ポート 2 のレジスタの機能
ポート 2 のレジスタの機能を表 9.4-2 に示します。
表 9.4-2 ポート 2 のレジスタの機能
レジスタ名
データ
読出し時
リードモディファイライト読出し時
書込み時
0
端子状態が
"L" レベル
PDR レジスタの値が "0"
出力ポート時は
"L" レベルを出力
1
端子状態が
"H" レベル
PDR レジスタの値が "1"
出力ポート時は
"H" レベルを出力 *1
PDR2
DDR2
PUL2
ILSR
ILSR2*2
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
0
ヒステリシス入力レベル選択
1
CMOS 入力レベル選択
0
ヒステリシス入力レベル選択
1
オートモーティブ入力レベル選択
*1:N-ch オープンドレインの端子の場合は Hi-Z となります。
*2:5V 品のみ有効なレジスタです。
ポート 2 の端子と各レジスタのビットの関係を表 9.4-3 に示します。
表 9.4-3 ポート 2 のレジスタと端子の対応
関連するレジスタのビットと対応する端子
端子名
−
−
−
−
−
−
PDR2
DDR2
PUL2
ILSR
−
−
−
ILSR2*
−
−
−
P24
P23
bit4
bit3
−
bit4
−
bit3
P22
P21
P20
bit2
bit1
bit0
−
bit2
−
−
*:5V 品のみ有効なレジスタです。
126
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CM26-10121-3
MB95160/MA シリーズ
9.4.2
第 9 章 I/O ポート
9.4 ポート 2
ポート 2 の動作説明
ポート 2 の動作について説明します。
■ ポート 2 の動作
● 出力ポート時の動作
• 対応する DDR レジスタのビットを "1" に設定すると出力ポートになります。
• 端子を兼用する周辺機能においてはその出力を禁止してください。
• 出力ポート時は PDR レジスタの値が端子に出力されます。
• PDR レジスタにデータを書き込むと , 出力ラッチに値が保持され , そのまま端子に
出力されます。
• PDR レジスタを読み出すと , PDR レジスタの値が読み出せます。
● 入力ポート時の動作
• 対応する DDR レジスタのビットを "0" に設定すると入力ポートになります。
• 端子を兼用する周辺機能においてはその出力を禁止してください。
• PDR レジスタにデータを書き込むと , 出力ラッチに値が保持されますが , 端子には
出力されません。
• PDR レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファ
イライト系の命令では PDR レジスタの値を読み出します。
● 周辺機能出力時の動作
• 周辺機能の出力許可ビットを許可に設定すると , 対応する端子が周辺機能出力にな
ります。
• 周辺機能の出力を許可したときでも , PDR レジスタによって端子の値を読み出すこ
とができます。したがって , PDR レジスタの読出し動作により , 周辺機能の出力値
を読み出すことができます。ただし , リードモディファイライト系の命令では PDR
レジスタの値を読み出します。
● 周辺機能入力時の動作
• 周辺機能の入力端子に対応する , DDR レジスタのビットを "0" に設定して入力ポー
トにします。
• 周辺機能が入力端子を使用しているかどうかにかかわらず , PDR レジスタを読み出
すと端子の値が読み出せます。ただし, リードモディファイライト系の命令ではPDR
レジスタの値を読み出します。
● リセット時の動作
CPU がリセットされると , DDR レジスタの値は "0" に初期化され , ポート入力が許可
された状態になります。
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127
第 9 章 I/O ポート
9.4 ポート 2
MB95160/MA シリーズ
● ストップモードおよび時計モードの動作
• ストップモードもしくは時計モードに移行した時点で , スタンバイ制御レジスタの
端子状態指定ビット (STBC:SPL) が "1" に設定されていると , DDR の値に関係なく
強制的に端子はハイインピーダンスになります。なお , 入力開放によるリークを防
ぐため入力は "L" に固定され遮断されます。ただし , 外部割込み 回路の外部割込み
制御レジスタ (EIC) と , 外部割込み選択回路の割込み端子選択回路制御レジスタ
(WICR) により , P24/EC0 ポートの割込み入力が許可されている場合は , 入力可能に
なり入力遮断されません。
• 端子状態指定ビットが "0" の場合は , ポート入出力または周辺機能入出力の状態の
ままになり , 出力レベルは維持されます。
● プルアップレジスタの動作
PUL レジスタに "1" を設定すると , 端子のプルアップ抵抗が接続されます。
ただし , 汎用出力ポートや兼用する周辺リソースが "L" レベル出力のときは PUL レジ
スタの値によらずプルアップ抵抗は切断されます。
● 入力レベル選択レジスタの動作
• ILSR レジスタの bit4, bit3 に "1" を設定すると , P24, P23 の入力レベルがヒステリシ
ス入力レベルから , CMOS 入力レベルへ変わります。ILSR レジスタの bit4, bit3 が
"0" のときは , ヒステリシス入力レベルとなります。
• P24, P23 の入力レベルを切り換える場合は , 周辺機能 (I2C ch.0) が停止している状態
で切り換えてください。
● 入力レベル選択レジスタ 2 の動作
• ILSR2 レジスタは , 5V 品のみ有効なレジスタです。
• ILSR2 レジスタの bit2 に "1" を設定すると , ポート 2 の入力レベルがヒステリシス
入力レベルから , オートモーティブ入力レベルへ変わります。ILSR2 レジスタの bit2
が "0" のときは , ヒステリシス入力レベルになります。
• ポート 2 の入力レベルを切り換える場合には , 周辺機能入力が停止している状態で
切り換えてください。
ポートの端子状態を表 9.4-4 に示します。
表 9.4-4 ポート 2 の端子状態
動作状態
通常動作
スリープ
ストップ (SPL=0)
時計 (SPL=0)
ストップ (SPL=1)
時計 (SPL=1)
リセット時
端子状態
I/O ポート /
周辺機能入出力
Hi-Z
( ただしプルアップの設定は有効 )
入力遮断
Hi-Z
入力可能 *
( ただし機能しない )
SPL : スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL)
Hi-Z : ハイインピーダンス
*
: " 入力可能 " とは , 入力機能が可能な状態であることを意味します。リセット後は内蔵プルップ
を設定するか , 出力に設定することを推奨します。
128
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CM26-10121-3
第 9 章 I/O ポート
9.5 ポート 6
MB95160/MA シリーズ
ポート 6
9.5
ポート 6 は , 汎用入出力ポートです。
汎用入出力ポートとしての機能を中心に説明します。
周辺機能についてはそれぞれの周辺機能の章を参照してください。
■ ポート 6 の構成
ポート 6 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 6 データレジスタ (PDR6)
• ポート 6 方向レジスタ (DDR6)
• 入力レベル選択レジスタ (ILSR)
• 入力レベル選択レジスタ 2 (ILSR2)
■ ポート 6 の端子
ポート 6 には 8 本の入出力端子があります。
ポート 6 の端子を表 9.5-1 に示します。
表 9.5-1 ポート 6 の端子
入出力形式
端子名
機能
兼用周辺機能
入力 *
出力
OD PU
PPG10 8/16 PPG1 ch.0 出力
P60/
P60 汎用入出力
PPG10/SEG16
SEG16 LCDC SEG16 出力
CMOS/
ヒステリシス /
オートモーティブ LCD
-
-
PPG11 8/16 PPG1 ch.1 出力
P61/
P61 汎用入出力
PPG11/SEG17
SEG17 LCDC SEG17 出力
CMOS/
ヒステリシス /
オートモーティブ LCD
-
-
CMOS/
ヒステリシス /
オートモーティブ LCD
-
-
CMOS/
ヒステリシス /
オートモーティブ LCD
-
-
CMOS/
ヒステリシス /
オートモーティブ LCD
-
-
CMOS/
ヒステリシス /
オートモーティブ LCD
-
-
CMOS/
ヒステリシス /
オートモーティブ LCD
-
-
ヒステリシス /
CMOS/
CMOS/
LCD
オートモーティブ
-
-
TO10 8/16 複合タイマ 10 出力
P62/
TO10/SEG18
P62 汎用入出力
P63/
TO11/SEG19
P63 汎用入出力
P64/
EC1/SEG20
EC1 8/16 複合タイマ ch.1
P64 汎用入出力 クロック入力
SEG20 LCDC SEG20 出力
P65/
SCK/SEG21
P65 汎用入出力
P66/
SOT/SEG22
P66 汎用入出力
P67
SIN/SEG23
P67 汎用入出力
SEG18 LCDC SEG18 出力
TO11 8/16 複合タイマ 11 出力
SEG19 LCDC SEG19 出力
LIN UART クロック入出力
SEG21 LCDC SEG21 出力
LIN UART データ出力
SEG22 LCDC SEG22 出力
LIN UART データ入力
SEG23 LCDC SEG23 出力
OD : オープンドレイン , PU: プルアップ
*
: 5V 品の場合 , ヒステリシス入力とオートモーティブ入力を切り換えることができます。それ以外
の場合はヒステリシス入力または CMOS 入力になります。
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129
第 9 章 I/O ポート
9.5 ポート 6
MB95160/MA シリーズ
■ ポート 6 のブロックダイヤグラム
図 9.5-1 ポート 6 のブロックダイヤグラム
LCD出力
LCD出力許可
ヒステリシス
P67のみ
選択可
周辺機能入力
周辺機能入力許可
周辺機能出力許可
周辺機能出力
0
0
0
1
オート
モーティブ
1
CMOS
1
PDRリード
1
端子
PDR
0
PDRライト
ビット操作命令時
内部バス
DDRリード
DDR
DDRライト
ストップ,時計(SPL=1)
ILSRリード
ILSR
ILSRライト
P67のみ選択可
ILSR2リード
ILSR2
ILSR2ライト
130
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CM26-10121-3
第 9 章 I/O ポート
9.5 ポート 6
MB95160/MA シリーズ
ポート 6 のレジスタ
9.5.1
ポート 6 に関するレジスタについて説明します。
■ ポート 6 のレジスタの機能
ポート 6 のレジスタの機能を表 9.5-2 に示します。
表 9.5-2 ポート 6 のレジスタの機能
レジスタ名
データ
読出し時
リードモディファイライト読出し時
書込み時
0
端子状態が
"L" レベル
PDR レジスタの値が "0"
出力ポート時は
"L" レベルを出力
1
端子状態が
"H" レベル
PDR レジスタの値が "1"
出力ポート時は
"H" レベルを出力
PDR6
DDR6
ILSR
ILSR2*
0
ポート入力許可
1
ポート出力許可
0
ヒステリシス入力レベル選択
1
CMOS 入力レベル選択
0
ヒステリシス入力レベル選択
1
オートモーティブ入力レベル選択
*:5V 品のみ有効なレジスタです。
ポート 6 の端子と各レジスタのビットの関係を表 9.5-3 に示します。
表 9.5-3 ポート 6 のレジスタと端子の対応
関連するレジスタのビットと対応する端子
端子名
PDR6
DDR6
ILSR
ILSR2
P67
P66
P65
P64
P63
P62
P61
P60
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
bit2
−
−
−
−
−
−
−
*
bit3
*:5V 品のみ有効なレジスタです。
CM26-10121-3
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131
第 9 章 I/O ポート
9.5 ポート 6
9.5.2
MB95160/MA シリーズ
ポート 6 の動作説明
ポート 6 の動作について説明します。
■ ポート 6 の動作
● 出力ポート時の動作
• 対応する DDR レジスタのビットを "1" に設定すると出力ポートになります。
• 端子を兼用する周辺機能においてはその出力を禁止してください。
• LCD 兼用端子を出力ポートとして使用する場合 , LCDC 許可レジスタ (LCDCE1 ∼
LCDCE5) で対応するコモン / セグメント選択ビットに "0" を設定して入出力ポート
機能を選択したあと , LCDC 許可レジスタ (LCDCE1) のポート入力制御ビット
(PICTL) を "1" に設定してください。
• 出力ポート時は PDR レジスタの値が端子に出力されます。
• PDR レジスタにデータを書き込むと , 出力ラッチに値が保持され , そのまま端子に
出力されます。
• PDR レジスタを読み出すと , PDR レジスタの値が読み出せます。
● 入力ポート時の動作
• 対応する DDR レジスタのビットを "0" に設定すると入力ポートになります。
• 端子を兼用する周辺機能においてはその出力を禁止してください。
• LCD 兼用端子を入力ポートとして使用する場合 , LCDC 許可レジスタ (LCDCE1 ∼
LCDCE5) で対応するコモン / セグメント選択ビットに "0" を設定して入出力ポート
機能を選択したあと , LCDC 許可レジスタ (LCDCE1) のポート入力制御ビット
(PICTL) を "1" に設定してください。
• PDR レジスタにデータを書き込むと , 出力ラッチに値が保持されますが , 端子には
出力されません。
• PDR レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファ
イライト系の命令では PDR レジスタの値を読み出します。
● 周辺機能出力時の動作
• 周辺機能の出力許可ビットを許可に設定すると , 対応する端子が周辺機能出力にな
ります。
• 出力ポート時の動作と同様に , LCD 兼用端子をその他の周辺機能出力として使用す
る場合は , 出力ポートとして動作するように設定してください。
• 周辺機能の出力を許可したときでも , PDR レジスタによって端子の値を読み出すこ
とができます。したがって , PDR レジスタの読出し動作により , 周辺機能の出力値
を読み出すことができます。ただし , リードモディファイライト系の命令では PDR
レジスタの値を読み出します。
132
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CM26-10121-3
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第 9 章 I/O ポート
9.5 ポート 6
● 周辺機能入力時の動作
• 周辺機能の入力端子に対応する , DDR レジスタのビットを "0" に設定して入力ポー
トにします。
• 入力ポート時の動作と同様に , LCD 兼用端子をその他の周辺機能入力として使用す
る場合は , 入力ポートとして動作するように設定してください。
• 周辺機能が入力端子を使用しているかどうかにかかわらず , PDR レジスタを読み出
すと端子の値が読み出せます。ただし, リードモディファイライト系の命令ではPDR
レジスタの値を読み出します。
● リセット時の動作
CPU がリセットされると , DDR レジスタの値は "0" に初期化され , ポート入力が許可
された状態になります。なお , LCD 出力と兼用となる端子は , LCDC 許可レジスタ
(LCDCE1) のポート入力制御ビット (PICTL) が "0" に初期化されるため , ポート入力は
禁止された状態になります。
● ストップモードおよび時計モードの動作
• ストップモードもしくは時計モードに移行した時点で , スタンバイ制御レジスタの
端子状態指定ビット (STBC:SPL) が "1" に設定されていると , DDR レジスタの値に
関係なく強制的に端子はハイインピーダンスになります。なお , 入力開放による
リークを防ぐため入力は "L" に固定され遮断されます。ただし , 外部割込み 回路の
外部割込み制御レジスタ (EIC) と , 外部割込み選択回路の割込み端子選択回路制御
レジスタ (WICR) により , P65/SCK, P67/SIN ポートの割込み入力が許可されている
場合は , 入力可能になり入力遮断されません。
• 端子状態指定ビットが "0" の場合は , ポート入出力または周辺機能入出力の状態の
ままになり , 出力レベルは維持されます。
● LCDC セグメント出力時の動作
• LCDC セグメント出力端子に対応する DDR レジスタのビットに "0" を設定します。
• 端子を兼用するほかの周辺機能においてはその出力を禁止してください。
• LCDC 許可レジスタ (LCDCE1 ∼ LCDCE5) で対応するコモン / セグメント選択ビッ
トに "1" を設定してコモン / セグメント出力を選択した後 , LCDC 許可レジスタ
(LCDCE1) のポート入力制御ビット (PICTL) を "1" に設定してください。
● 入力レベル選択レジスタの動作
• ILSR レジスタの bit2 に "1" を設定すると , P67 のみ入力レベルがヒステリシス入力レ
ベルから , CMOS 入力レベルへ変わります。ILSR レジスタの bit2 が "0" のときは , ヒ
ステリシス入力レベルとなります。
• P67 以外の端子は , CMOS 入力レベルの選択はできず , ヒステリシス入力レベルまた
はオートモーティブ入力レベルのみとなります。
• P67の入力レベルを切り換える場合は, 周辺機能 (LIN-UART) が停止している状態で
切り換えてください。
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133
第 9 章 I/O ポート
9.5 ポート 6
MB95160/MA シリーズ
● 入力レベル選択レジスタ 2 の動作
• ILSR2 レジスタは , 5V 品のみ有効なレジスタです。
• ILSR2 レジスタの bit6 に "1" を設定すると , ポート 6 の入力レベルがヒステリシス
入力レベルから , オートモーティブ入力レベルへ変わります。ILSR2 レジスタの bit6
が "0" のときは , ヒステリシス入力レベルになります。
• ポート 6 の入力レベルを切り換える場合には , 周辺機能 (LIN-UART) が停止してい
る状態で切り換えてください。
• P67 は , ILSR レジスタの bit2 が "0" のときのみ , オートモーティブ入力レベルにな
ります。P67 のみ , ILSR2 レジスタよりも ILSR レジスタの bit2 の "1" の設定が優先
されます。
ポートの端子状態を表 9.5-4 に示します。
表 9.5-4 ポート 6 の端子状態
動作状態
通常動作
スリープ
ストップ (SPL=0)
時計 (SPL=0)
ストップ (SPL=1)
時計 (SPL=1)
リセット時
端子状態
I/O ポート /
周辺機能入出力
Hi-Z
入力遮断
Hi-Z
入力不可 *
SPL : スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL)
Hi-Z : ハイインピーダンス
*
134
: " 入力不可 " とは , 端子からすぐの入力ゲート動作が禁止状態にあることを意味します。
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第 9 章 I/O ポート
9.6 ポート 9
MB95160/MA シリーズ
ポート 9
9.6
ポート 9 は , 汎用入出力ポートです。
汎用入出力ポートとしての機能を中心に説明します。
周辺機能についてはそれぞれの周辺機能の章を参照してください。
■ ポート 9 の構成
ポート 9 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 9 データレジスタ (PDR9)
• ポート 9 方向レジスタ (DDR9)
• 入力レベル選択レジスタ 2 (ILSR2)
■ ポート 9 の端子
ポート 9 には 6 本の入出力端子があります。
ポート 9 の端子を表 9.6-1 に示します。
表 9.6-1 ポート 9 の端子
入出力形式
端子名
機能
兼用周辺機能
P90/V3
P90 汎用入出力
V3 LCDC V3 端子
ヒステリシス /
CMOS
オートモーティブ
-
-
P91/V2
P91 汎用入出力
V2 LCDC V2 端子
ヒステリシス /
CMOS
オートモーティブ
-
-
P92/V1
P92 汎用入出力
V1 LCDC V1 端子
ヒステリシス /
CMOS
オートモーティブ
-
-
P93/V0
P93 汎用入出力
V0 LCDC V0 端子
ヒステリシス /
CMOS
オートモーティブ
-
-
P94
P94 汎用入出力
-
ヒステリシス /
CMOS
オートモーティブ
-
-
P95
P95 汎用入出力
-
ヒステリシス /
CMOS
オートモーティブ
-
-
入力 *
出力
OD PU
OD : オープンドレイン , PU: プルアップ
*
: 5V 品の場合 , ヒステリシス入力とオートモーティブ入力を切り換えることができます。それ以外
の場合はヒステリシス入力になります。
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135
第 9 章 I/O ポート
9.6 ポート 9
MB95160/MA シリーズ
■ ポート 9 のブロックダイヤグラム
図 9.6-1 ポート 9 のブロックダイヤグラム (P90 ∼ P93)
LCD電源
LCD電源許可
ヒステリシス
0
0
1
1
PDRリード
オート
モーティブ
PDR
端子
PDRライト
ビット操作命令時
内部バス
DDRリード
DDR
DDRライト
ストップ,時計(SPL=1)
ILSR2リード
ILSR2
ILSR2ライト
図 9.6-2 ポート 9 のブロックダイヤグラム (P94, P95)
ヒステリシス
0
0
1
1
PDRリード
オート
モーティブ
PDR
端子
PDRライト
ビット操作命令時
内部バス
DDRリード
DDR
DDRライト
ストップ,時計(SPL=1)
ILSR2リード
ILSR2
ILSR2ライト
136
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第 9 章 I/O ポート
9.6 ポート 9
MB95160/MA シリーズ
9.6.1
ポート 9 のレジスタ
ポート 9 に関するレジスタについて説明します。
■ ポート 9 のレジスタの機能
ポート 9 のレジスタの機能を表 9.6-2 に示します。
表 9.6-2 ポート 9 のレジスタの機能
レジスタ名
データ
読出し時
リードモディファイライト読出し時
書込み時
0
端子状態が
"L" レベル
PDR レジスタの値が "0"
出力ポート時は
"L" レベルを出力
1
端子状態が
"H" レベル
PDR レジスタの値が "1"
出力ポート時は
"H" レベルを出力
PDR9
DDR9
ILSR2*
0
ポート入力許可
1
ポート出力許可
0
ヒステリシス入力レベル選択
1
オートモーティブ入力レベル選択
*:5V 品のみ有効なレジスタです。
ポート 9 の端子と各レジスタのビットの関係を表 9.6-3 に示します。
表 9.6-3 ポート 9 のレジスタと端子の対応
関連するレジスタのビットと対応する端子
端子名
PDR9
DDR9
ILSR2*
−
−
P95
P94
P93
P92
P91
P90
−
−
bit5
bit4
bit3
bit2
bit1
bit0
−
−
bit4
*:5V 品のみ有効なレジスタです。
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137
第 9 章 I/O ポート
9.6 ポート 9
9.6.2
MB95160/MA シリーズ
ポート 9 の動作説明
ポート 9 の動作について説明します。
■ ポート 9 の動作
● 出力ポート時の動作
• 対応する DDR レジスタのビットを "1" に設定すると出力ポートになります。
• LCD 兼用端子を出力ポートとして使用する場合 , LCDC 許可レジスタ (LCDCE1) の
V0 ∼ V3 選択ビット (VE2, VE1) を "0" に設定してください。
• 出力ポート時は PDR レジスタの値が端子に出力されます。
• PDR レジスタにデータを書き込むと , 出力ラッチに値が保持され , そのまま端子に
出力されます。
• PDR レジスタを読み出すと , PDR レジスタの値が読み出せます。
<注意事項>
MB95F168MA/MB95F168NA/MB95F168JA/MB95168MA では , P07 を LCDC のセグメン
ト出力(SEG24)として使用する場合 , P95 は出力ポートとしては使用できません。
入力ポートとしてのみ使用可能になります。
● 入力ポート時の動作
• 対応する DDR レジスタのビットを "0" に設定すると入力ポートになります。
• LCD 兼用端子を入力ポートとして使用する場合 , LCDC 許可レジスタ (LCDCE1) の
V0 ∼ V3 選択ビット (VE2, VE1) を "0" に設定してください。
• PDR レジスタにデータを書き込むと , 出力ラッチに値が保持されますが , 端子には
出力されません。
• PDR レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファ
イライト系の命令では PDR レジスタの値を読み出します。
● リセット時の動作
• P93 ∼ P90 は CPU がリセットされると , DDR レジスタの値は "0" に , また LCDCE1
レジスタの VE2, VE1 ビットは "1" に初期化され , ポート入力は禁止された状態にな
ります。
• P95, P94 は CPU がリセットされると , DDR レジスタの値は "0" に初期化され , ポー
ト入力が許可された状態になります。
● ストップモードおよび時計モードの動作
• ストップモードもしくは時計モードに移行した時点で , スタンバイ制御レジスタの
端子状態指定ビット (STBC:SPL) が "1" に設定されていると , DDR レジスタの値に
関係なく強制的に端子はハイインピーダンスになります。なお , 入力開放による
リークを防ぐため入力は "L" に固定され遮断されます。
• 端子状態指定ビットが "0" の場合は , ポート入出力または周辺機能入出力の状態の
ままになり , 出力レベルは維持されます。
138
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第 9 章 I/O ポート
9.6 ポート 9
MB95160/MA シリーズ
● LCDC 端子の動作
• LCDC 専用端子に対応する DDR レジスタのビットに "0" を設定します。
• LCDC 許可レジスタ (LCDCE1) の V0 ∼ V3 端子選択ビット (VE2, VE1) を "1" に設定
してください。
● 入力レベル選択レジスタ 2 の動作
• ILSR2 レジスタは , 5V 品のみ有効なレジスタです。
• ILSR2 レジスタの bit4 に "1" を設定すると , ポート 9 の入力レベルがヒステリシス
入力レベルから , オートモーティブ入力レベルへ変わります。ILSR2 レジスタの bit4
が "0" のときは , ヒステリシス入力レベルになります。
ポートの端子状態を表 9.6-4 に示します。
表 9.6-4 ポート 9 の端子状態
動作状態
端子状態
通常動作
スリープ
ストップ (SPL=0)
時計 (SPL=0)
ストップ (SPL=1)
時計 (SPL=1)
リセット時
Hi-Z
入力遮断
Hi-Z
入力不可 *1
(P95, P94 は入力可能 *2。
ただし機能しない )
I/O ポート /
周辺機能入出力
SPL : スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL)
Hi-Z : ハイインピーダンス
*1
:" 入力不可 " とは , 端子からすぐの入力ゲート動作が禁止状態にあることを意味します。
*2
: " 入力可能 " とは , 入力機能が可能な状態であることを意味します。リセット後は内蔵プルップ
を設定するか , 出力に設定することを推奨します。
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139
第 9 章 I/O ポート
9.7 ポート A
MB95160/MA シリーズ
ポート A
9.7
ポート A は , 汎用入出力ポートです。
汎用入出力ポートとしての機能を中心に説明します。
周辺機能についてはそれぞれの周辺機能の章を参照してください。
■ ポート A の構成
ポート A は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート A データレジスタ (PDRA)
• ポート A 方向レジスタ (DDRA)
• 入力レベル選択レジスタ 2 (ILSR2)
■ ポート A の端子
ポート A には 4 本の入出力端子があります。
ポート A の端子を表 9.7-1 に示します。
表 9.7-1 ポート A の端子
端子名
機能
兼用周辺機能
入出力形式
入力 *
出力
OD PU
PA0/
COM0
PA0 汎用入出力 COM0 LCDC COM0 出力
ヒステリシス /
オートモーティブ
CMOS/LCD
-
-
PA1/
COM1
PA1 汎用入出力 COM1 LCDC COM1 出力
ヒステリシス /
オートモーティブ
CMOS/LCD
-
-
PA2/
COM2
PA2 汎用入出力 COM2 LCDC COM2 出力
ヒステリシス /
オートモーティブ
CMOS/LCD
-
-
PA3/
COM3
PA3 汎用入出力 COM3 LCDC COM3 出力
ヒステリシス /
オートモーティブ
CMOS/LCD
-
-
OD : オープンドレイン , PU: プルアップ
*
: 5V 品の場合 , ヒステリシス入力とオートモーティブ入力を切り換えることができます。それ以外
の場合はヒステリシス入力になります。
140
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第 9 章 I/O ポート
9.7 ポート A
MB95160/MA シリーズ
■ ポート A のブロックダイヤグラム
図 9.7-1 ポート A のブロックダイヤグラム
LCD出力
LCD出力許可
ヒステリシス
0
1
PDRリード
0
1
オート
モーティブ
PDR
端子
内部バス
PDRライト
ビット操作命令時
DDRリード
DDR
DDRライト
ストップ,時計(SPL=1)
ILSR2リード
ILSR2
ILSR2ライト
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141
第 9 章 I/O ポート
9.7 ポート A
9.7.1
MB95160/MA シリーズ
ポート A のレジスタ
ポート A に関するレジスタについて説明します。
■ ポート A のレジスタの機能
ポート A のレジスタの機能を表 9.7-2 に示します。
表 9.7-2 ポート A のレジスタの機能
レジスタ名
データ
読出し時
リードモディファイライト読出し時
書込み時
0
端子状態が
"L" レベル
PDR レジスタの値が "0"
出力ポート時は
"L" レベルを出力
1
端子状態が
"H" レベル
PDR レジスタの値が "1"
出力ポート時は
"H" レベルを出力
PDRA
DDRA
ILSR2*
0
ポート入力許可
1
ポート出力許可
0
ヒステリシス入力レベル選択
1
オートモーティブ入力レベル選択
*:5V 品のみ有効なレジスタです。
ポート A の端子と各レジスタのビットの関係を表 9.7-3 に示します。
表 9.7-3 ポート A のレジスタと端子の対応
関連するレジスタのビットと対応する端子
端子名
PDRA
DDRA
ILSR2*
−
−
−
−
PA3
PA2
PA1
PA0
−
−
−
−
bit3
bit2
bit1
bit0
−
−
−
−
bit5
*:5V 品のみ有効なレジスタです。
142
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CM26-10121-3
MB95160/MA シリーズ
9.7.2
第 9 章 I/O ポート
9.7 ポート A
ポート A の動作説明
ポート A の動作について説明します。
■ ポート A の動作
● 出力ポート時の動作
• 対応する DDR レジスタのビットを "1" に設定すると出力ポートになります。
• LCD 兼用端子を出力ポートとして使用する場合 , LCDC 許可レジスタ (LCDCE1 ∼
LCDCE5) で対応するコモン / セグメント選択ビットに "0" を設定して入出力ポート
機能を選択したあと , LCDC 許可レジスタ (LCDCE1) のポート入力制御ビット
(PICTL) を "1" に設定してください。
• 出力ポート時は PDR レジスタの値が端子に出力されます。
• PDR レジスタにデータを書き込むと , 出力ラッチに値が保持され , そのまま端子に
出力されます。
• PDR レジスタを読み出すと , PDR レジスタの値が読み出せます。
● 入力ポート時の動作
• 対応する DDR レジスタのビットを "0" に設定すると入力ポートになります。
• LCD 兼用端子を入力ポートとして使用する場合 , LCDC 許可レジスタ (LCDCE1 ∼
LCDCE5) で対応するコモン / セグメント選択ビットに "0" を設定して入出力ポート
機能を選択したあと , LCDC 許可レジスタ (LCDCE1) のポート入力制御ビット
(PICTL) を "1" に設定してください。
• PDR レジスタにデータを書き込むと , 出力ラッチに値が保持されますが , 端子には
出力されません。
• PDR レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファ
イライト系の命令では PDR レジスタの値を読み出します。
● リセット時の動作
CPU がリセットされると , DDR レジスタの値は "0" に初期化され , ポート入力が許可
された状態になります。なお , LCD 出力と兼用となる端子は , LCDC 許可レジスタ
(LCDCE1) のポート入力制御ビット (PICTL) が "0" に初期化されるため , ポート入力は
禁止された状態になります。
● ストップモードおよび時計モードの動作
• ストップモードもしくは時計モードに移行した時点で , スタンバイ制御レジスタの
端子状態指定ビット (STBC:SPL) が "1" に設定されていると , DDR レジスタの値に
関係なく強制的に端子はハイインピーダンスになります。なお , 入力開放による
リークを防ぐため入力は "L" に固定され遮断されます。
• 端子状態指定ビットが "0" の場合は , ポート入出力または周辺機能入出力の状態の
ままになり , 出力レベルは維持されます。
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FUJITSU MICROELECTRONICS LIMITED
143
第 9 章 I/O ポート
9.7 ポート A
MB95160/MA シリーズ
● LCDC コモン出力時の動作
• LCDC コモン出力端子に対応する DDR レジスタのビットに "0" を設定します。
• LCDC 許可レジスタ (LCDCE1 ∼ LCDCE5) で対応するコモン / セグメント選択ビッ
トに "1" を設定してコモン / セグメント出力を選択したあと , LCDC 許可レジスタ
(LCDCE1) のポート入力制御ビット (PICTL) を "1" に設定してください。
● 入力レベル選択レジスタ 2 の動作
• ILSR2 レジスタの bit5 に "1" を設定すると , ポート A の入力レベルがヒステリシス
入力レベルから , オートモーティブ入力レベルへ変わります。ILSR2 レジスタの bit5
が "0" のときは , ヒステリシス入力レベルになります。
• ILSR2 レジスタは , 5V 品のみ有効なレジスタです。
ポートの端子状態を表 9.7-4 に示します。
表 9.7-4 ポート A の端子状態
動作状態
通常動作
スリープ
ストップ (SPL=0)
時計 (SPL=0)
ストップ (SPL=1)
時計 (SPL=1)
リセット時
端子状態
I/O ポート /
周辺機能入出力
Hi-Z
入力遮断
Hi-Z
入力不可 *
SPL : スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL)
Hi-Z : ハイインピーダンス
*
144
:" 入力不可 " とは , 端子からすぐの入力ゲート動作が禁止状態にあることを意味します。
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第 9 章 I/O ポート
9.8 ポート B
MB95160/MA シリーズ
ポート B
9.8
ポート B は , 汎用入出力ポートです。
汎用入出力ポートとしての機能を中心に説明します。
周辺機能についてはそれぞれの周辺機能の章を参照してください。
■ ポート B の構成
ポート B は以下の要素から構成されます。
• 汎用入出力端子 / リソース入出力端子
• ポート B データレジスタ (PDRB)
• ポート B 方向レジスタ (DDRB)
• 入力レベル選択レジスタ 2 (ILSR2)
■ ポート B の端子
ポート B には 8 本の入出力端子があります。
ポート B の端子を表 9.8-1 に示します。
表 9.8-1 ポート B の端子
端子名
機能
兼用リソース
入出力形式
入力 *
出力
OD PU
PB0/
SEG00
PB0 汎用入出力 SEG00 LCDC SEG00 出力
ヒステリシス /
オートモーティブ
CMOS/LCD
-
-
PB1/
SEG01
PB1 汎用入出力 SEG01 LCDC SEG01 出力
ヒステリシス /
オートモーティブ
CMOS/LCD
-
-
PB2/
SEG02
PB2 汎用入出力 SEG02 LCDC SEG02 出力
ヒステリシス /
オートモーティブ
CMOS/LCD
-
-
PB3/
SEG03
PB3 汎用入出力 SEG03 LCDC SEG03 出力
ヒステリシス /
オートモーティブ
CMOS/LCD
-
-
PB4/
SEG04
PB4 汎用入出力 SEG04 LCDC SEG04 出力
ヒステリシス /
オートモーティブ
CMOS/LCD
-
-
PB5/
SEG05
PB5 汎用入出力 SEG05 LCDC SEG05 出力
ヒステリシス /
オートモーティブ
CMOS/LCD
-
-
PB6/
SEG06
PB6 汎用入出力 SEG06 LCDC SEG06 出力
ヒステリシス /
オートモーティブ
CMOS/LCD
-
-
PB7/
SEG07
PB7 汎用入出力 SEG07 LCDC SEG07 出力
ヒステリシス /
オートモーティブ
CMOS/LCD
-
-
OD : オープンドレイン , PU: プルアップ
*
: 5V 品の場合 , ヒステリシス入力とオートモーティブ入力を切り換えることができます。それ以外
の場合はヒステリシス入力になります。
CM26-10121-3
FUJITSU MICROELECTRONICS LIMITED
145
第 9 章 I/O ポート
9.8 ポート B
MB95160/MA シリーズ
■ ポート B のブロックダイヤグラム
図 9.8-1 ポート B のブロックダイヤグラム
LCD出力
LCD出力許可
ヒステリシス
0
1
PDRリード
0
1
オート
モーティブ
PDR
端子
内部バス
PDRライト
ビット操作命令時
DDRリード
DDR
DDRライト
ストップ,時計(SPL=1)
ILSR2リード
ILSR2
ILSR2ライト
146
FUJITSU MICROELECTRONICS LIMITED
CM26-10121-3
第 9 章 I/O ポート
9.8 ポート B
MB95160/MA シリーズ
9.8.1
ポート B のレジスタ
ポート B に関するレジスタについて説明します。
■ ポート B のレジスタの機能
ポート B のレジスタの機能を表 9.8-2 に示します。
表 9.8-2 ポート B のレジスタの機能
レジスタ名
データ
読出し時
リードモディファイライト読出し時
書込み時
0
端子状態が
"L" レベル
PDR レジスタの値が "0"
出力ポート時は
"L" レベルを出力
1
端子状態が
"H" レベル
PDR レジスタの値が "1"
出力ポート時は
"H" レベルを出力
PDRB
DDRB
ILSR2*
0
ポート入力許可
1
ポート出力許可
0
ヒステリシス入力レベル選択
1
オートモーティブ入力レベル選択
*:5V 品のみ有効なレジスタです。
ポート B の端子と各レジスタのビットの関係を表 9.8-3 に示します。
表 9.8-3 ポート B のレジスタと端子の対応
関連するレジスタのビットと対応する端子
端子名
PDRB
DDRB
PB7
PB6
PB5
PB4
PB3
PB2
PB1
PB0
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
ILSR2*
bit6
*:5V 品のみ有効なレジスタです。
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147
第 9 章 I/O ポート
9.8 ポート B
9.8.2
MB95160/MA シリーズ
ポート B の動作説明
ポート B の動作について説明します。
■ ポート B の動作
● 出力ポート時の動作
• 対応する DDR レジスタのビットを "1" に設定すると出力ポートになります。
• LCD 兼用端子を出力ポートとして使用する場合 , LCDC 許可レジスタ (LCDCE1 ∼
LCDCE5) で対応するコモン / セグメント選択ビットに "0" を設定して入出力ポート
機能を選択したあと , LCDC 許可レジスタ (LCDCE1) のポート入力制御ビット
(PICTL) を "1" に設定してください。
• 出力ポート時は PDR レジスタの値が端子に出力されます。
• PDR レジスタにデータを書き込むと , 出力ラッチに値が保持され , そのまま端子に
出力されます。
• PDR レジスタを読み出すと , PDR レジスタの値が読み出せます。
● 入力ポート時の動作
• 対応する DDR レジスタのビットを "0" に設定すると入力ポートになります。
• LCD 兼用端子を入力ポートとして使用する場合 , LCDC 許可レジスタ (LCDCE1 ∼
LCDCE5) で対応するコモン / セグメント選択ビットに "0" を設定して入出力ポート
機能を選択したあと , LCDC 許可レジスタ (LCDCE1) のポート入力制御ビット
(PICTL) を "1" に設定してください。
• PDR レジスタにデータを書き込むと , 出力ラッチに値が保持されますが , 端子には
出力されません。
• PDR レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファ
イライト系の命令では PDR レジスタの値を読み出します。
● リセット時の動作
CPU がリセットされると , DDR レジスタの値は "0" に初期化され , ポート入力が許可
された状態になります。なお , LCD 出力と兼用となる端子は LCDC 許可レジスタ
(LCDCE1) のポート入力制御ビット (PICTL) が "0" に初期化されるため , ポート入力は
禁止された状態になります。
● ストップモードおよび時計モードの動作
• ストップモードもしくは時計モードに移行した時点で , スタンバイ制御レジスタの
端子状態指定ビット (STBC:SPL) が "1" に設定されていると , DDR レジスタの値に
関係なく強制的に端子はハイインピーダンスになります。なお , 入力開放による
リークを防ぐため入力は "L" に固定され遮断されます。
• 端子状態指定ビットが "0" の場合は , ポート入出力または周辺機能入出力の状態の
ままになり , 出力レベルは維持されます。
148
FUJITSU MICROELECTRONICS LIMITED
CM26-10121-3
第 9 章 I/O ポート
9.8 ポート B
MB95160/MA シリーズ
● LCDC セグメント出力時の動作
• LCDC セグメント出力端子に対応する DDR レジスタのビットに "0" を設定します。
• LCDC 許可レジスタ (LCDCE1 ∼ LCDCE5) で対応するコモン / セグメント選択ビッ
トに "1" を設定してコモン / セグメント出力を選択したあと , LCDC 許可レジスタ
(LCDCE1) のポート入力制御ビット (PICTL) を "1" に設定してください。
● 入力レベル選択レジスタ 2 の動作
• ILSR2 レジスタは , 5V 品のみ有効なレジスタです。
• ILSR2 レジスタの bit6 に "1" を設定すると , ポート B の入力レベルがヒステリシス
入力レベルから , オートモーティブ入力レベルへ変わります。ILSR2 レジスタの bit6
が "0" のときは , ヒステリシス入力レベルになります。
ポートの端子状態を表 9.8-4 に示します。
表 9.8-4 ポート B の端子状態
動作状態
通常動作
スリープ
ストップ (SPL=0)
時計 (SPL=0)
ストップ (SPL=1)
時計 (SPL=1)
リセット時
端子状態
I/O ポート /
周辺機能入出力
Hi-Z
入力遮断
Hi-Z
入力不可 *
SPL : スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL)
Hi-Z : ハイインピーダンス
*
:" 入力不可 " とは , 端子からすぐの入力ゲート動作が禁止状態にあることを意味します。
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FUJITSU MICROELECTRONICS LIMITED
149
第 9 章 I/O ポート
9.9 ポート C
MB95160/MA シリーズ
ポート C
9.9
ポート C は , 汎用入出力ポートです。
汎用入出力ポートとしての機能を中心に説明します。
周辺機能についてはそれぞれの周辺機能の章を参照してください。
■ ポート C の構成
ポート C は以下の要素から構成されます。
• 汎用入出力端子 / リソース入出力端子
• ポート C データレジスタ (PDRC)
• ポート C 方向レジスタ (DDRC)
• 入力レベル選択レジスタ 2 (ILSR2)
■ ポート C の端子
ポート C には 8 本の入出力端子があります。
ポート C の端子を表 9.9-1 に示します。
表 9.9-1 ポート C の端子
端子名
機能
兼用リソース
入出力形式
入力 *
出力
OD PU
PC0/
SEG08
PC0 汎用入出力 SEG08 LCDC SEG08 出力
ヒステリシス /
オートモーティブ
CMOS/LCD
-
-
PC1/
SEG09
PC1 汎用入出力 SEG09 LCDC SEG09 出力
ヒステリシス /
オートモーティブ
CMOS/LCD
-
-
PC2/
SEG10
PC2 汎用入出力 SEG10 LCDC SEG10 出力
ヒステリシス /
オートモーティブ
CMOS/LCD
-
-
PC3/
SEG11
PC3 汎用入出力 SEG11 LCDC SEG11 出力
ヒステリシス /
オートモーティブ
CMOS/LCD
-
-
PC4/
SEG12
PC4 汎用入出力 SEG12 LCDC SEG12 出力
ヒステリシス /
オートモーティブ
CMOS/LCD
-
-
PC5/
SEG13
PC5 汎用入出力 SEG13 LCDC SEG13 出力
ヒステリシス /
オートモーティブ
CMOS/LCD
-
-
PC6/
SEG14
PC6 汎用入出力 SEG14 LCDC SEG14 出力
ヒステリシス /
オートモーティブ
CMOS/LCD
-
-
PC7/
SEG15
PC7 汎用入出力 SEG15 LCDC SEG15 出力
ヒステリシス /
オートモーティブ
CMOS/LCD
-
-
OD : オープンドレイン , PU: プルアップ
*
: 5V 品の場合 , ヒステリシス入力とオートモーティブ入力を切り換えることができます。それ以外
の場合はヒステリシス入力になります。
150
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CM26-10121-3
第 9 章 I/O ポート
9.9 ポート C
MB95160/MA シリーズ
■ ポート C のブロックダイヤグラム
図 9.9-1 ポート C のブロックダイヤグラム
LCD出力
LCD出力許可
ヒステリシス
0
1
PDRリード
0
1
オート
モーティブ
PDR
端子
内部バス
PDRライト
ビット操作命令時
DDRリード
DDR
DDRライト
ストップ,時計(SPL=1)
ILSR2リード
ILSR2
ILSR2ライト
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151
第 9 章 I/O ポート
9.9 ポート C
9.9.1
MB95160/MA シリーズ
ポート C のレジスタ
ポート C に関するレジスタについて説明します。
■ ポート C のレジスタの機能
ポート C のレジスタの機能を表 9.9-2 に示します。
表 9.9-2 ポート C のレジスタの機能
レジスタ名
データ
読出し時
リードモディファイライト読出し時
書込み時
0
端子状態が
"L" レベル
PDR レジスタの値が "0"
出力ポート時は
"L" レベルを出力
1
端子状態が
"H" レベル
PDR レジスタの値が "1"
出力ポート時は
"H" レベルを出力
PDRC
DDRC
ILSR2*
0
ポート入力許可
1
ポート出力許可
0
ヒステリシス入力レベル選択
1
オートモーティブ入力レベル選択
*:5V 品のみ有効なレジスタです。
ポート C の端子と各レジスタのビットの関係を表 9.9-3 に示します。
表 9.9-3 ポート C のレジスタと端子の対応
関連するレジスタのビットと対応する端子
端子名
PDRC
DDRC
PC7
PC6
PC5
PC4
PC3
PC2
PC1
PC0
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
ILSR2*
bit7
*:5V 品のみ有効なレジスタです。
152
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CM26-10121-3
MB95160/MA シリーズ
9.9.2
第 9 章 I/O ポート
9.9 ポート C
ポート C の動作説明
ポート C の動作について説明します。
■ ポート C の動作
● 出力ポート時の動作
• 対応する DDR レジスタのビットを "1" に設定すると出力ポートになります。
• LCD 兼用端子を出力ポートとして使用する場合 , LCDC 許可レジスタ (LCDCE1 ∼
LCDCE5) で対応するコモン / セグメント選択ビットに "0" を設定して入出力ポート
機能を選択したあと , LCDC 許可レジスタ (LCDCE1) のポート入力制御ビット
(PICTL) を "1" に設定してください。
• 出力ポート時は PDR レジスタの値が端子に出力されます。
• PDR レジスタにデータを書き込むと , 出力ラッチに値が保持され , そのまま端子に
出力されます。
• PDR レジスタを読み出すと , PDR レジスタの値が読み出せます。
● 入力ポート時の動作
• 対応する DDR レジスタのビットを "0" に設定すると入力ポートになります。
• LCD 兼用端子を入力ポートとして使用する場合 , LCDC 許可レジスタ (LCDCE1 ∼
LCDCE5) で対応するコモン / セグメント選択ビットに "0" を設定して入出力ポート
機能を選択したあと , LCDC 許可レジスタ (LCDCE1) のポート入力制御ビット
(PICTL) を "1" に設定してください。
• PDR レジスタにデータを書き込むと , 出力ラッチに値が保持されますが , 端子には
出力されません。
• PDR レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファ
イライト系の命令では PDR レジスタの値を読み出します。
● リセット時の動作
CPU がリセットされると , DDR レジスタの値は "0" に初期化され , ポート入力が許可
された状態になります。なお , LCD 出力と兼用となる端子は , LCDC 許可レジスタ
(LCDCE1) のポート入力制御ビット (PICTL) が "0" に初期化されるため , ポート入力は
禁止された状態になります。
● ストップモードおよび時計モードの動作
• ストップモードもしくは時計モードに移行した時点で , スタンバイ制御レジスタの
端子状態指定ビット (STBC:SPL) が "1" に設定されていると , DDR レジスタの値に
関係なく強制的に端子はハイインピーダンスになります。なお , 入力開放による
リークを防ぐため入力は "L" に固定され遮断されます。
• 端子状態指定ビットが "0" の場合は , ポート入出力または周辺機能入出力の状態の
ままになり , 出力レベルは維持されます。
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153
第 9 章 I/O ポート
9.9 ポート C
MB95160/MA シリーズ
● LCDC セグメント出力時の動作
• LCDC セグメント出力端子に対応する DDR レジスタのビットに "0" を設定します。
• LCDC 許可レジスタ (LCDCE1 ∼ LCDCE5) で対応するコモン / セグメント選択ビッ
トに "1" を設定してコモン / セグメント出力を選択したあと , LCDC 許可レジスタ
(LCDCE1) のポート入力制御ビット (PICTL) を "1" に設定してください。
● 入力レベル選択レジスタ 2 の動作
• ILSR2 レジスタは , 5V 品のみ有効なレジスタです。
• ILSR2 レジスタの bit7 に "1" を設定すると , ポート C の入力レベルがヒステリシス
入力レベルから , オートモーティブ入力レベルへ変わります。ILSR2 レジスタの bit7
が "0" のときは , ヒステリシス入力レベルになります。
ポートの端子状態を表 9.9-4 に示します。
表 9.9-4 ポート C の端子状態
動作状態
通常動作
スリープ
ストップ (SPL=0)
時計 (SPL=0)
ストップ (SPL=1)
時計 (SPL=1)
リセット時
端子状態
I/O ポート /
周辺機能入出力
Hi-Z
入力遮断
Hi-Z
入力不可 *
SPL : スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL)
Hi-Z : ハイインピーダンス
*
154
:" 入力不可 " とは , 端子からすぐの入力ゲート動作が禁止状態にあることを意味します。
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第 9 章 I/O ポート
9.10 ポート G
MB95160/MA シリーズ
ポート G
9.10
ポート G は , 汎用入出力ポートです。
汎用入出力ポートとしての機能を中心に説明します。
■ ポート G の構成
ポート G は以下の要素から構成されます。
• 汎用入出力端子
• ポート G データレジスタ (PDRG)
• ポート G 方向レジスタ (DDRG)
• ポート G プルアップ制御レジスタ (PULG)
■ ポート G の端子
ポート G には 1 本の入出力端子があります。
ポート G の端子を表 9.10-1 に示します。
表 9.10-1 ポート G の端子
端子名
PG0/C
*
機能
兼用周辺機能
PG0 汎用入出力
兼用なし
入出力形式
入力
出力
ヒステリシス CMOS
OD PU
-
○
OD : オープンドレイン , PU: プルアップ
*:5V 品は C 端子となります。
■ ポート G のブロックダイヤグラム
図 9.10-1 ポート G のブロックダイヤグラム
0
1
PDRリード
PDR
プルアップ
P-ch
端子
PDRライト
ビット操作命令時
内部バス
DDRリード
DDR
DDRライト
ストップ,時計(SPL=1)
PULリード
PUL
PULライト
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155
第 9 章 I/O ポート
9.10 ポート G
9.10.1
MB95160/MA シリーズ
ポート G のレジスタ
ポート G に関するレジスタについて説明します。
■ ポート G のレジスタの機能
ポート G のレジスタの機能を表 9.10-2 に示します。
表 9.10-2 ポート G のレジスタの機能
レジスタ名
データ
読出し時
リードモディファイライト読出し時
書込み時
0
端子状態が
"L" レベル
PDR レジスタの値が "0"
出力ポート時は
"L" レベルを出力
1
端子状態が
"H" レベル
PDR レジスタの値が "1"
出力ポート時は
"H" レベルを出力
PDRG
DDRG
PULG
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
ポート G の端子と各レジスタのビットの関係を表 9.10-3 に示します。
表 9.10-3 ポート G のレジスタと端子の対応
関連するレジスタのビットと対応する端子
端子名
−
−
−
−
−
−
−
PG0
−
−
−
−
−
−
−
bit0
PDRG
DDRG
PULG
156
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CM26-10121-3
MB95160/MA シリーズ
9.10.2
第 9 章 I/O ポート
9.10 ポート G
ポート G の動作説明
ポート G の動作について説明します。
■ ポート G の動作
● 出力ポート時の動作
• 対応する DDR レジスタのビットを "1" に設定すると出力ポートになります。
• 出力ポート時は PDR レジスタの値が端子に出力されます。
• PDR レジスタにデータを書き込むと , 出力ラッチに値が保持され , そのまま端子に
出力されます。
• PDR レジスタを読み出すと , PDR レジスタの値が読み出せます。
● 入力ポート時の動作
• 対応する DDR レジスタのビットを "0" に設定すると入力ポートになります。
• PDR レジスタにデータを書き込むと , 出力ラッチに値が保持されますが , 端子には
出力されません。
• PDR レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファ
イライト系の命令では PDR レジスタの値を読み出します。
● リセット時の動作
CPU がリセットされると , DDR レジスタの値は "0" に初期化され , ポート入力が許可
された状態になります。
● ストップモードおよび時計モードの動作
• ストップモードもしくは時計モードに移行した時点で , スタンバイ制御レジスタの
端子状態指定ビット (STBC:SPL) が "1" に設定されていると , DDR レジスタの値に
関係なく強制的に端子はハイインピーダンスになります。なお , 入力開放による
リークを防ぐため入力は "L" に固定され遮断されます。
• 端子状態指定ビットが "0" の場合は , ポート入出力の状態のままになり , 出力レベル
は維持されます。
● プルアップ制御レジスタの動作
PUL レジスタに "1" を設定すると , 端子のプルアップ抵抗が接続されます。
ただし , 汎用出力ポートや兼用する周辺リソースが "L" レベル出力のときは PUL レジ
スタの値によらずプルアップ抵抗は切断されます。
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157
第 9 章 I/O ポート
9.10 ポート G
MB95160/MA シリーズ
ポートの端子状態を表 9.10-4 に示します。
表 9.10-4 ポート G の端子状態
動作状態
通常動作
スリープ
ストップ (SPL=0)
時計 (SPL=0)
ストップ (SPL=1)
時計 (SPL=1)
リセット時
I/O ポート
Hi-Z
入力遮断
Hi-Z
入力可能 *
( ただし機能しない )
端子状態
SPL : スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL)
Hi-Z : ハイインピーダンス
*
: " 入力可能 " とは , 入力機能が可能な状態であることを意味します。リセット後は内蔵プルップ
を設定するか , 出力に設定することを推奨します。
158
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CM26-10121-3
第 10 章
タイムベースタイマ
タイムベースタイマの機能と動作について説明し
ます。
10.1 タイムベースタイマの概要
10.2 タイムベースタイマの構成
10.3 タイムベースタイマのレジスタ
10.4 タイムベースタイマの割込み
10.5 タイムベースタイマの動作説明と設定手順例
10.6 タイムベースタイマ使用上の注意
管理番号 : CM26-00122-1
固有箇所 :161, 162
CM26-10121-3
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159
第 10 章 タイムベースタイマ
10.1 タイムベースタイマの概要
10.1
MB95160/MA シリーズ
タイムベースタイマの概要
タイムベースタイマは , メインクロックの 2 分周に同期してカウントダウンする 22
ビットのフリーランカウンタで , 一定の時間間隔で繰り返し割込み要求を発生させ
るインターバルタイマ機能があります。
■ インターバルタイマ機能
インターバルタイマ機能は , メインクロックの 2 分周をカウントクロックとして一定の
時間間隔で繰り返し割込み要求を発生させる機能です。
• タイムベースタイマのカウンタがカウントダウンを行い , 選択したインターバル時
間が経過するごとに割込み要求を発生します。
• インターバル時間は , 次の 4 種類の中から選択できます。
表 10.1-1 に , タイムベースタイマのインターバル時間を示します。
表 10.1-1 タイムベースタイマのインターバル時間
内部カウントクロック周期
インターバル時間
210
2/FCH(0.5 μs)
× 2/FCH(512.0 μs)
212 × 2/FCH(2.05ms)
214 × 2/FCH(8.19ms)
216 × 2/FCH(32.77ms)
FCH: メインクロック
( ) 内はメインクロック 4MHz 動作時の値です。
160
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第 10 章 タイムベースタイマ
10.2 タイムベースタイマの構成
MB95160/MA シリーズ
10.2
タイムベースタイマの構成
タイムベースタイマは , 以下のブロックから構成されています。
• タイムベースタイマカウンタ
• カウンタクリア回路
• インターバルタイマセレクタ
• タイムベースタイマ制御レジスタ (TBTC)
■ タイムベースタイマのブロックダイヤグラム
図 10.2-1 タイムベースタイマのブロックダイヤグラム
タイムベースタイマカウンタ
FCHの
2分周
プリスケーラへ
ウォッチドッグタイマへ
クロック制御部へ
(メインPLL発振安定待ち)
×21 ×22 ×23 ×24 ×25 ×26 ×27 ×28 ×29 ×210 ×211 ×212 ×213 ×214 ×215 ×216 ×217 ×218 ×219 ×220 ×221 ×222
カウンタクリア
(214-2)/FCH~(21-2)/FCH
クロック制御部
発振安定待ち
時間セレクタへ
ウォッチドッグタイマ
クリア
リセット,
メインクロックの発振停止
カウンタ
クリア回路
インターバル
タイマセレクタ
タイムベースタイマ
割込み
TBIF
TBIE
-
-
-
タイムベースタイマ制御レジスタ(TBTC)
TBC1
TBC0
TCLR
FCH :メインクロック
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161
第 10 章 タイムベースタイマ
10.2 タイムベースタイマの構成
MB95160/MA シリーズ
● タイムベースタイマカウンタ
メインクロックの 2 分周をカウントクロックとする 22 ビットのダウンカウンタです。
● カウンタクリア回路
タイムベースタイマのカウンタのクリアを制御します。
● インターバルタイマセレクタ
タイムベースタイマカウンタ中 22 ビットの内の 4 ビットからインターバルタイマ用の
1 ビットを選択する回路です。
● タイムベースタイマ制御レジスタ (TBTC)
インターバル時間の選択,カウンタのクリア,割込み制御および状態の確認を行います。
■ 入力クロック
タイムベースタイマは , メインクロックを 2 分周したクロックを入力クロック ( カウン
トクロック ) として使用します。
■ 出力クロック
タイムベースタイマは , メインクロック発振安定待ち時間用タイマ , ウォッチドッグタ
イマ , プリスケーラおよび LCD コントローラにクロックを供給しています。
162
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第 10 章 タイムベースタイマ
10.3 タイムベースタイマのレジスタ
MB95160/MA シリーズ
10.3
タイムベースタイマのレジスタ
図 10.3-1 にタイムベースタイマのレジスタを示します。
■ タイムベースタイマのレジスタ
図 10.3-1 タイムベースタイマに関連するレジスタ
タイムベースタイマ制御レジスタ (TBTC)
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
000AH
TBIF
TBIE
−
−
−
TBC1
TBC0
TCLR
00000000B
R(RM1),W
R/W
R/W
R/W
R0,W
R0/WX R0/WX R0/WX
R/W
:リード / ライト可能 ( 読出し値は書込み値 )
R(RM1),W :リード / ライト可能 ( 読出し値と書込み値が異なる , リードモディファイライト (RMW)
系命令時は "1" 読出し )
R0,W
:ライトオンリ ( 書込みは可能 , 読出し値は "0")
R0/WX
:未定義ビット ( 読出し値は "0", 書込みは動作に影響なし )
−
:未定義
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163
第 10 章 タイムベースタイマ
10.3 タイムベースタイマのレジスタ
10.3.1
MB95160/MA シリーズ
タイムベースタイマ制御レジスタ (TBTC)
タイムベースタイマ制御レジスタ (TBTC) は , インターバル時間の選択 , カウンタの
クリア , 割込み制御および状態の確認を行うレジスタです。
■ タイムベースタイマ制御レジスタ (TBTC)
図 10.3-2 タイムベースタイマ制御レジスタ (TBTC)
アドレス
bit7
000AH
TBIF
R(RM1),W
bit6
TBIE
R/W
bit5
-
R0/WX
bit4
-
R0/WX
bit3
-
R0/WX
TCLR
0
1
bit2
TBC1
R/W
TBC0
0
0
1
1
0
1
0
1
TBIF
0
1
bit0
TCLR
R0,W
初期値
00000000B
タイムベースタイマ初期化ビット
読出し時
書込み時
常に"0"が読み出されま
変化しません,
す
動作に影響しません
タイムベースタイマの
-
カウンタをクリアします
TBC1
TBIE
0
1
bit1
TBC0
R/W
インターバル時間選択ビット
(メインクロック FCH=4MHzの場合)
210×2/FCH(512.0 s)
212×2/FCH(2.05ms)
214×2/FCH(8.19ms)
216×2/FCH(32.77ms)
タイムベースタイマ割込み要求許可ビット
割込み要求出力を禁止します
割込み要求出力を許可します
タイムベースタイマ割込み要求フラグビット
読出し時
書込み時
インターバル時間の
ビットをクリアします
未経過
インターバル時間の
変化しません,
経過
動作に影響しません
R/W
:リード/ライト可能(読出し値は書込み値)
R(RM1),W :リード/ライト可能(読出し値と書込み値が異なる,リードモディファイライト(RMW)系
命令時は"1"読出し)
R0,W
:ライトオンリ(書込みは可能, 読出し値は"0")
R0/WX
:未定義ビット(読出し値は"0", 書込みは動作に影響なし)
-
:未定義
:初期値
164
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第 10 章 タイムベースタイマ
10.3 タイムベースタイマのレジスタ
MB95160/MA シリーズ
表 10.3-1 タイムベースタイマ制御レジスタ (TBTC) の各ビットの機能説明
ビット名
機能
bit7
TBIF:
タイムベースタイマ
割込み要求フラグ
ビット
タイムベースタイマにより選択したインターバル時間が経過すると , "1" に設定
されるフラグです。
このビットとタイムベースタイマ割込み要求許可ビット (TBIE) が "1" のとき ,
割込み要求を出力します。
"0" に設定した場合:クリアされます。
"1" に設定した場合:動作に影響を与えません。
リードモディファイライト (RMW) 系命令の読出し時は , 常に "1" が読み出され
ます。
bit6
TBIE:
タイムベースタイマ
割込み要求許可
ビット
割込みコントローラへの割込み要求出力の許可 / 禁止を行うビットです。
"0" に設定した場合:タイムベースタイマの割込み要求出力を禁止します。
"1" に設定した場合:タイムベースタイマの割込み要求出力を許可します。
このビットとタイムベースタイマ割込み要求フラグビット (TBIF) が "1" のとき ,
割込み要求を出力します。
bit5
∼
bit3
未定義ビット
未定義ビットです。
• 読出し時の値は常に "0" です。
• 書込みは動作に影響を与えません。
インターバル時間を選択するビットです。
bit2,
bit1
bit0
TBC1, TBC0:
インターバル
時間選択ビット
TCLR:
タイムベースタイマ
初期化ビット
CM26-10121-3
インターバル時間選択ビット
( メインクロック FCH=4MHz の場合 )
TBC1
TBC0
0
0
210 × 2/FCH(512.0 μs)
0
1
212 × 2/FCH(2.05ms)
1
0
214 × 2/FCH(8.19ms)
1
1
216 × 2/FCH(32.77ms)
タイムベースタイマのカウンタをクリアするビットです。
"0" に設定した場合:無視され , 動作に影響しません。
"1" に設定した場合:カウンタの全ビットが "1" に初期化されます。
読出し時の値は常に "0" です。
( 注意事項 ) ウォッチドッグタイマのカウントクロックとして本タイムベース
タイマの出力を選択しているとき , このビットでタイムベースタ
イマをクリアするとウォッチドッグタイマもクリアされます。
FUJITSU MICROELECTRONICS LIMITED
165
第 10 章 タイムベースタイマ
10.4 タイムベースタイマの割込み
10.4
MB95160/MA シリーズ
タイムベースタイマの割込み
タイムベースタイマにより選択したインターバル時間が経過すると , 割込み要求が
発生します ( インターバルタイマ機能 )。
■ インターバル機能動作時の割込み
タイムベースタイマカウンタが内部カウントクロックでカウントダウンし,選択された
タイムベースタイマカウンタがアンダフローすると , 割込み要求フラグビット (TBTC:
TBIF) が "1" に設定されます。そのとき , 割込み要求許可ビットを許可 (TBTC: TBIE=1)
にしている場合に割込みコントローラへ割込み要求 (IRQ19) が発生します。
• TBIF ビットは , TBIE ビットの値に関係なく , 選択されたビットがアンダフローする
と "1" に設定されます。
• TBIF ビットが "1" のとき , TBIE ビットを禁止から許可 (0 → 1) にすると , 直ちに割
込み要求が発生します。
• カウンタクリア (TBTC:TCLR=1) とタイムベースタイマカウンタのアンダフローが
同時に発生した場合は , TBIF ビットの設定は行われません。
• 割込み処理ルーチンでは TBIF ビットに "1" を書き込んで割込み要求をクリアしてく
ださい。
<注意事項>
リセット解除後に割込み要求出力を許可 (TBTC:TBIE=1) する場合は , 必ず TBIF ビットを
同時にクリア (TBTC:TBIF=0) してください。
表 10.4-1 タイムベースタイマ割込み
項目
166
説明
割込みの条件
TBTC:TBC1, TBC0 で設定したインターバル時間が経過した。
割込みフラグ
TBTC:TBIF
割込み許可
TBTC:TBIE
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第 10 章 タイムベースタイマ
10.4 タイムベースタイマの割込み
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■ タイムベースタイマの割込みに関連するレジスタとベクタテーブル
表 10.4-2 タイムベースタイマの割込みに関連するレジスタとベクタテーブル
割込み要因
割込み
要求番号
タイムベース
タイマ
IRQ19
割込みレベル設定レジスタ
ベクタテーブルのアドレス
レジスタ
設定ビット
上位
下位
ILR4
L19
FFD4H
FFD5H
全周辺機能の割込み要求番号 / ベクタテーブルについては「第 8 章 割込み」を参照し
てください。
<注意事項>
メインクロック発振安定待ち時間より短いインターバル時間をタイムベースタイマに設
定すると , クロックモードやスタンバイモードの遷移に伴うメインクロック発振安定待ち
時間中に , タイムベースタイマの割込み要求が発生します。これを防ぐために , メインク
ロックの発振が停止するモード ( ストップモード , サブクロックモード , またはサブ PLL
クロックモード ) へ移行する場合は , タイムベースタイマ制御レジスタのタイムベース割
込み要求許可ビット (TBTC:TBIE) を "0" にし , タイムベースタイマの割込みを禁止してく
ださい。
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167
第 10 章 タイムベースタイマ
10.5 タイムベースタイマの動作説明と設定手順例
10.5
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タイムベースタイマの動作説明と設定手順例
タイムベースタイマのインターバルタイマ機能の動作について説明します。
■ タイムベースタイマの動作
タイムベースタイマのカウンタは , リセット後 "3FFFFFH" に初期化され , メインクロッ
クの 2 分周に同期してカウント動作を行います。
タイムベースタイマはメインクロックが発振している間 , カウントダウンを続けます。
メインクロックが停止するとカウント動作を停止し "3FFFFFH" に初期化されます。
図 10.5-1 に , インターバルタイマ機能の設定を示します。
図 10.5-1 インターバルタイマ機能の設定
TBTC
アドレス :000AH
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
TBIF
TBIE
-
-
-
TBC1
TBC0
TCLR
0
1
◎
◎
0
◎:使用ビット
1:"1" を設定
0:"0" を設定
タイムベースタイマ制御レジスタのタイムベースタイマ初期化ビット (TBTC:TCLR) に
"1" を設定すると , タイムベースタイマのカウンタは "3FFFFFH" に初期化され , カウン
トダウンを継続します。選択されたインターバル時間が経過すると , タイムベースタイ
マ制御レジスタのタイムベースタイマ割込み要求フラグビット (TBTC:TBIF) が "1" に
なります。つまり , クリアされた時間を基準にして , 選択されたインターバル時間ごと
に割込み要求を発生します。
■ タイムベースタイマのクリア
タイムベースタイマをクリアすると , タイムベースタイマの出力をほかの周辺機能で
使用している場合は , カウント時間が変化するなどの影響を与えます。
タイムベースタイマ初期化ビット (TBTC:TCLR) によるクリアを行う場合は , 予期しな
い影響を及ぼさないようにほかの周辺機能を設定してください。
なお , ウォッチドッグタイマがタイムベースタイマの出力をカウントクロックとして
選択しているときにタイムベースタイマがクリアされると , 同時にウォッチドッグタ
イマもクリアされます。
タイムベースタイマは , タイムベースタイマ初期化ビット (TBTC:TCLR) によるクリア
に加え , メインクロックが停止し , 発振安定待ち時間のカウントが必要になるとクリア
されます。具体的には以下の場合にクリアされます。
• メインクロックモード , またはメイン PLL クロックモードからストップモードへ移
行したとき
• メインクロックモード , またはメイン PLL クロックモードからサブクロックモード ,
またはサブ PLL クロックモードへ移行したとき
• 電源投入時
• 低電圧検出リセット発生時
168
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第 10 章 タイムベースタイマ
10.5 タイムベースタイマの動作説明と設定手順例
また , メインクロック発振安定待ち時間の経過後 , メインクロックが動作している状態
でリセットが発生した場合は , タイムベースタイマのカウンタはクリアされ , 動作を停
止します。ただし , 発振安定待ち時間のカウントが必要な場合は , リセット中も動作を
継続します。
■ タイムベースタイマの動作例
図 10.5-2 に , タイムベースタイマの動作を示します。
1) パワーオンリセットが発生した場合
2) メインクロックモード , メイン PLL クロックモードでインターバルタイマ機能の動
作中にスリープモードへ移行した場合
3) メインクロックモード , メイン PLL クロックモード時にストップモードへ移行した
場合
4) カウンタクリアの要求があった場合
タイムベースタイマモードへの移行は , スリープモードへの移行と同様の動作をしま
す。
サブクロックモード , サブ PLL クロックモード , メインクロックモードおよびメイン
PLL クロックモード時のストップモードでは , タイムベースタイマはクリアされメイ
ンクロックが停止するためにタイマは動作を停止します。復帰時は , タイムベースタイ
マで発振安定待ち時間をカウントします。
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169
第 10 章 タイムベースタイマ
10.5 タイムベースタイマの動作説明と設定手順例
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図 10.5-2 タイムベースタイマの動作
カウンタ値
(カウントダウン)
3FFFFFH
WATR:MWT3,MWT2,MWT1,
MWT0で検出するカウント値
TBTC:TBC1,TBC0で
検出するカウント値
インターバル周期
(TBTC:TBC1,TBC0=11B)
ストップモードへの
移行によるクリア
000000H
発振安定待ち
時間
発振安定待ち
時間
4)カウンタクリア
(TBTC:TCLR=1)
1)パワーオンリセット
インターバル
設定時のクリア
割込み処理ルーチンでクリア
TBIFビット
TBIEビット
スリープ
2)SLPビット
(STBCレジスタ)
ストップ
タイムベースタイマ割込み
(TIRQ)によるスリープ解除
3)STPビット
(STBCレジスタ)
外部割込みによるストップ解除
16
・タイムベースタイマ制御レジスタのインターバル時間選択ビット(TBTC:TBC1,TBC0)に"11B"を設定した場合(2 ×2/FCH)
・TBTC:TBC1,TBC0 :タイムベースタイマ制御レジスタのインターバル時間選択ビット
・TBTC:TCLR
:タイムベースタイマ制御レジスタのタイムベースタイマ初期化ビット
・TBTC:TBIF
:タイムベースタイマ制御レジスタのタイムベースタイマ割込み要求フラグビット
・TBTC:TBIE
:タイムベースタイマ制御レジスタのタイムベースタイマ割込み要求許可ビット
・STBC:SLP
:スタンバイ制御レジスタのスリープビット
・STBC:STP
:スタンバイ制御レジスタのストップビット
・WATR:MWT3~MWT0 :発振安定待ち時間設定レジスタのメインクロック発振安定待ち時間選択ビット
■ 設定手順例
● 初期設定
タイムベースタイマの設定手順例を以下に示します。
1) 割込み禁止を設定
(TBTC:TBIE=0)
2) インターバル時間を設定
(TBTC:TBC1, TBC0)
3) 割込み許可を設定
(TBTC:TBIE=1)
4) カウンタをクリア
(TBTC:TCLR=1)
● 割込み処理
1) 割込み要求フラグをクリア (TBTC:TBIF=0)
2) カウンタをクリア
170
(TBTC:TCLR=1)
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10.6
第 10 章 タイムベースタイマ
10.6 タイムベースタイマ使用上の注意
タイムベースタイマ使用上の注意
タイムベースタイマを使用する場合は , 以下の点にご注意ください。
■ タイムベースタイマ使用上の注意
● プログラムで設定する場合
割込み要求フラグビット (TBTC:TBIF) が "1" で , 割込み要求許可ビットが許可 (TBTC:
TBIE=1) の状態では , 割込み処理から復帰できません。割込み処理ルーチン内で TBIF
ビットのクリアを必ず行ってください。
● タイムベースタイマのクリアについて
タ イム ベー スタ イマ は , タイ ムベ ース タ イマ 初期 化ビ ット によ るク リア (TBTC:
TCLR=1) 以外に , メインクロックの発振安定待ち時間が必要となる場合にクリアされ
ま す。ウ ォ ッ チ ド ッ グ タ イ マ の カ ウ ン ト ク ロ ッ ク に タ イ ム ベ ー ス タ イ マ を 選 択
(WDTC:CS1, CS0 = 00B または CS1, CS0 = 01B) した場合 , タイムベースタイマのクリア
によってウォッチドッグタイマもクリアされます。
● タイムベースタイマからクロックを供給される周辺機能について
メインクロック原発振が停止するモードでは , カウンタはクリアされ , タイムベースタ
イマは動作を停止します。また , タイムベースタイマのカウンタをクリアすると , タイ
ムベースタイマの出力をほかの周辺機能で使用している場合は , 周期が変化するなど
の影響を与えます。ウォッチドッグタイマ用のクロックも初期状態からの出力となり
ますが , ウォッチドッグタイマのカウンタが同時にクリアされるため , ウォッチドッグ
タイマは正常な周期で動作します。
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171
第 10 章 タイムベースタイマ
10.6 タイムベースタイマ使用上の注意
172
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第 11 章
ウォッチドッグタイマ
ウォッチドッグタイマの機能と動作について説明
します。
11.1 ウォッチドッグタイマの概要
11.2 ウォッチドッグタイマの構成
11.3 ウォッチドッグタイマのレジスタ
11.4 ウォッチドッグタイマの動作説明と設定手順例
11.5 ウォッチドッグタイマ使用上の注意
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173
第 11 章 ウォッチドッグタイマ
11.1 ウォッチドッグタイマの概要
11.1
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ウォッチドッグタイマの概要
ウォッチドッグタイマは , プログラム暴走対策用のカウンタです。
■ ウォッチドッグタイマ機能
ウォッチドッグタイマは , プログラム暴走対策用のカウンタです。一度起動すると一定
時間内で定期的にウォッチドッグタイマのカウンタをクリアし続ける必要がありま
す。
プログラムが無限ループに陥るなどして,一定時間以上クリアされない場合,ウォッ
チドッグリセットを発生します。
ウォッチドッグタイマのカウントクロックはタイムベースタイマの出力 , または時計
プリスケーラの出力から選択できます。
表 11.1-1 に , ウォッチドッグタイマインターバル時間を示します。ウォッチドッグタ
イマのカウンタがクリアされない場合 , 最小時間∼最大時間の間にウォッチドッグリ
セットが発生します。インターバル時間の最小時間内にウォッチドッグタイマのカウ
ンタをクリアしてください。
表 11.1-1 ウォッチドッグタイマインターバル時間
カウントクロックの種類
タイムベースタイマ出力
( メインクロック 4MHz 時 )
時計プリスケーラ出力
( サブクロック 32.768kHz 時 )
インターバル時間
カウントクロック切換え
ビット (WDTC:CS1, CS0)*
最小時間
最大時間
00B
524 ms
1.05 s
01B
262 ms
524 ms
10B
500 ms
1.00 s
11B
250 ms
500 ms
*: WDTC:CS1, CS0:ウォッチドッグタイマ制御レジスタのカウントクロック切換え
ビット
ウォッチドッグタイマインターバル時間の最小時間と最大時間については ,「11.4
ウォッチドッグタイマの動作説明と設定手順例」を参照してください。
174
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第 11 章 ウォッチドッグタイマ
11.2 ウォッチドッグタイマの構成
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11.2
ウォッチドッグタイマの構成
ウォッチドッグタイマは , 以下のブロックで構成されています。
• カウントクロックセレクタ
• ウォッチドッグタイマカウンタ
• リセット制御回路
• ウォッチドッグタイマクリアセレクタ
• カウンタクリア制御回路
• ウォッチドッグタイマ制御レジスタ (WDTC)
■ ウォッチドッグタイマのブロックダイヤグラム
図 11.2-1 ウォッチドッグタイマのブロックダイヤグラム
ウォッチドッグタイマ制御レジスタ(WDTC)
CS1 CS0
-
- WTE3 WTE2 WTE1 WTE0
ウォッチドッグタイマ
220×2/FCH,219×2/FCH
(タイムベースタイマ出力)
213×2/FCL,212×2/FCL
(時計プリスケーラ出力)
カウントクロック
セレクタ
クリア 起動
リセット
制御回路
ウォッチドッグ
タイマカウンタ
タイムベースタイマ
からのクリア信号
時計プリスケーラ
からのクリア信号
スリープモード開始
ストップモード開始
タイムベースタイマ/
時計モード開始
ウォッチドッグ
タイマ
クリアセレクタ
リセット
信号
オーバフロー
カウンタクリア
制御回路
FCH:メインクロック
FCL:サブクロック
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175
第 11 章 ウォッチドッグタイマ
11.2 ウォッチドッグタイマの構成
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● カウントクロックセレクタ
ウォッチドッグタイマカウンタのカウントクロックを選択します。
● ウォッチドッグタイマカウンタ
タイムベースタイマの出力または時計プリスケーラの出力をカウントクロックとする
1 ビットのカウンタです。
● リセット制御回路
ウォッチドッグタイマカウンタのオーバフローによってリセット信号を発生させま
す。
● ウォッチドッグタイマクリアセレクタ
ウォッチドッグタイマクリア信号を選択します。
● カウンタクリア制御回路
ウォッチドッグタイマカウンタのクリアと動作の停止を制御します。
● ウォッチドッグタイマ制御レジスタ (WDTC)
ウォッチドッグタイマカウンタの起動とクリア , およびカウントクロックの選択の設
定を行います。
■ 入力クロック
ウォッチドッグタイマは , タイムベースタイマまたは時計プリスケーラからの出力ク
ロックを入力クロック ( カウントクロック ) として使用します。
176
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第 11 章 ウォッチドッグタイマ
11.3 ウォッチドッグタイマのレジスタ
MB95160/MA シリーズ
11.3
ウォッチドッグタイマのレジスタ
図 11.3-1 に , ウォッチドッグタイマに関連するレジスタを示します。
■ ウォッチドッグタイマのレジスタ
図 11.3-1 ウォッチドッグタイマに関連するレジスタ
ウォッチドッグタイマ制御レジスタ (WDTC)
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
000CH
CS1
CS0
−
−
WTE3
WTE2
WTE1
WTE0
00000000B
R/W
R/W
R0,W
R0,W
R0,W
R0,W
R0/WX R0/WX
R/W
:リード / ライト可能 ( 読出し値は書込み値 )
R0,W :ライトオンリ ( 書込みは可能 , 読出し値は "0")
R0/WX :未定義ビット ( 読出し値は "0", 書込みは動作に影響なし )
−
:未定義
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177
第 11 章 ウォッチドッグタイマ
11.3 ウォッチドッグタイマのレジスタ
11.3.1
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ウォッチドッグタイマ制御レジスタ (WDTC)
ウォッチドッグタイマ制御レジスタ (WDTC) は , ウォッチドッグタイマの起動とク
リアを行うレジスタです。
■ ウォッチドッグタイマ制御レジスタ (WDTC)
図 11.3-2 ウォッチドッグタイマ制御レジスタ (WDTC)
アドレス bit7
000CH
CS1
R/W
bit6
CS0
R/W
bit5
-
R0/WX
bit4
-
R0/WX
WTE3
WTE2
0
1
bit3
WTE3
R0,W
WTE1
0
上記以外
CS1
0
0
1
1
CS0
0
1
0
1
bit2
WTE2
R0,W
WTE0
1
bit1
WTE1
R0,W
bit0
WTE0
R0,W
初期値
00000000B
ウォッチドッグ制御ビット
・ウォッチドッグタイマを起動
(リセット後1回目の書込みのとき)
・ウォッチドッグタイマをクリア
(リセット後2回目以降の書込みのとき)
動作に影響しません
カウントクロック切換えビット
タイムベースタイマの出力周期(221/FCH)
タイムベースタイマの出力周期(220/FCH)
時計プリスケーラの出力周期(214/FCL)
時計プリスケーラの出力周期(213/FCL)
R/W :リード/ライト可能(読出し値は書込み値)
R0,W :ライトオンリ(書込みは可能, 読出し値は"0")
R0/WX:未定義ビット(読出し値は"0", 書込みは動作に影響なし)
-
:未定義
:初期値
FCH :メインクロック
FCL :サブクロック
178
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第 11 章 ウォッチドッグタイマ
11.3 ウォッチドッグタイマのレジスタ
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表 11.3-1 ウォッチドッグタイマ制御レジスタ (WDTC) の各ビットの機能説明
ビット名
機能
ウォッチドッグタイマのカウントクロックを選択するビットです。
bit7,
bit6
bit5,
bit4
bit3
∼
bit0
CS1, CS0:
カウント
クロック切換え
ビット
未定義ビット
CS1
CS0
カウントクロック切換えビット
0
0
タイムベースタイマの出力周期 (221/FCH)
0
1
タイムベースタイマの出力周期 (220/FCH)
1
0
時計プリスケーラの出力周期 (214/FCL)
1
1
時計プリスケーラの出力周期 (213/FCL)
• このビットはウォッチドッグ制御ビットでウォッチドッグタイマを起動すると
きに , 同時に書き込んでください。
• ウォッチドッグタイマを起動後は変更できません。
( 注意事項 )
サブクロックモード , またはサブ PLL クロックモードを使用する
場合 , タイムベースタイマが停止するため , 必ず時計プリスケーラ
の出力を選択してください。1 系統クロック品では , 時計プリス
ケーラの出力を選択しないでください。
未定義ビットです。
• 読出し時の値は "00B"
• 書込みは動作に影響を与えません。
WTE3, WTE2,
WTE1, WTE0:
ウォッチドッグ
制御ビット
ウォッチドッグタイマの制御用ビットです。
"0101B" に設定した場合:ウォッチドッグタイマを起動 ( リセット後 1 回目の書
込み ) もしくはクリア ( リセット後 2 回目以降の書込
み ) します。
"0101B" 以外に設定した場合:動作に影響を与えません。
• 読出し値は "0000B" です。
リードモディファイライト (RMW) 系の命令は使用できません。
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第 11 章 ウォッチドッグタイマ
11.4 ウォッチドッグタイマの動作説明と設定手順例
11.4
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ウォッチドッグタイマの動作説明と設定手順例
ウォッチドッグタイマは , ウォッチドッグタイマカウンタのオーバフローによって
ウォッチドッグリセットを発生します。
■ ウォッチドッグタイマの動作
● ウォッチドッグタイマの起動方法
• ウォッチドッグタイマ制御レジスタのウォッチドッグ制御ビット (WDTC:WTE3 ∼
WTE0) に , リセット後 , 1 回目の "0101B" を書き込むと起動します。このとき , ウォッ
チドッグタイマ制御レジスタのカウントクロック切換えビット(WDTC:CS1, CS0)を
同時に指定します。
• ウォッチドッグタイマを一度起動すると , リセット以外に止める方法はありません。
● ウォッチドッグタイマのクリア
• ウォッチドッグタイマは, インターバル時間内にカウンタがクリアされない場合,カ
ウンタがオーバフローし , ウォッチドッグリセットを発生します。
• ウォッチドッグタイマ制御レジスタのウォッチドッグ制御ビット (WDTC:WTE3 ∼
WTE0) への , 2 回目以降の "0101B" の書込みによって , ウォッチドッグタイマのカウ
ンタはクリアされます。
• ウォッチドッグタイマは, カウントクロックとして選択しているタイマ(タイムベー
スタイマまたは時計プリスケーラ ) がクリアされると , 同時にクリアされます。
● スタンバイモード時の動作
ウォッチドッグタイマはクロックモードに関係なく , スタンバイモード ( スリープ / ス
トップ / タイムベースタイマ / 時計 ) に入ると , ウォッチドッグタイマカウンタをクリ
アして , 動作を停止します。
スタンバイモードが解除されると動作を再開します。
<注意事項>
ウォッチドッグタイマは , カウントクロックとして選択しているタイマ ( タイムベース
タイマまたは時計プリスケーラ ) がクリアされると同時にクリアされます。
このため , 選択しているタイマをウォッチドッグタイマのインターバル時間内で繰り
返しクリアするようなプログラムになっていると , ウォッチドッグタイマとして機能
しなくなります。
180
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第 11 章 ウォッチドッグタイマ
11.4 ウォッチドッグタイマの動作説明と設定手順例
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● インターバル時間
インターバル時間は,ウォッチドッグタイマをクリアするタイミングによって変化しま
す。図 11.4-1 に , ウォッチドッグタイマのクリアのタイミングとインターバル時間を
示します。
図 11.4-1 ウォッチドッグタイマのクリアのタイミングとインターバル時間
( メインクロック:4MHz)
最小時間
524ms
タイムベースタイマ
カウントクロック出力
ウォッチドッグクリア
オーバフロー
ウォッチドッグ
1ビットカウンタ
ウォッチドッグ
リセット
最大時間
1.05s
タイムベースタイマ
カウントクロック出力
ウォッチドッグクリア
オーバフロー
ウォッチドッグ
1ビットカウンタ
ウォッチドッグ
リセット
● サブクロックモード時の動作
サブクロックモードでウォッチドッグリセットが発生した場合 , 発振安定待ち時間の
経過後にメインクロックモードで動作を開始します。この発振安定待ち時間の間 , リ
セット信号が 出力されます。
■ 設定手順
ウォッチドッグタイマは以下の手順で設定します。
1) カウントクロックを選択
(WDTC:CS1, CS0)
2) ウォッチドッグタイマを起動
(WDTC:WTE3 ∼ WTE0=0101B)
3) ウォッチドッグタイマをクリア (WDTC:WTE3 ∼ WTE0=0101B)
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181
第 11 章 ウォッチドッグタイマ
11.5 ウォッチドッグタイマ使用上の注意
11.5
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ウォッチドッグタイマ使用上の注意
ウォッチドッグタイマを使用するための注意点を示します。
■ ウォッチドッグタイマ使用上の注意
● ウォッチドッグタイマの停止について
ウォッチドッグタイマは , 一度起動するとリセットが発生するまで停止できません。
● カウントクロックの選択について
カウントクロック切換えビット (WDTC:CS1, CS0) は , ウォッチドッグタイマ起動時に
ウォッチドッグ制御ビット (WDTC:WTE3 ∼ WTE0) を "0101B" にしたときのみ書換え
可能です。カウントクロック切換えビットは , ビット操作命令による書込みはできませ
ん。また , 起動後は設定を変更できません。
サブクロックモードではメインクロックの発振が停止するため,タイムベースタイマは
動作しません。
ウォッチドッグタイマがサブクロックモードで動作するには , あらかじめカウントク
ロックに時計プリスケーラを選択 (WDTC:CS1, CS0 を "10B" または "11B" ) にする必要
があります。
● ウォッチドッグタイマのクリアについて
ウォッチドッグタイマのカウントクロックに使用しているカウンタ ( タイムベースタ
イマまたは時計プリスケーラ ) をクリアすると, 同時にウォッチドッグタイマのカウン
タもクリアされます。
スリープモード , ストップモードまたは時計モードに移行すると , ウォッチドッグタイ
マのカウンタはクリアされます。
● プログラム作成上の注意
メインループの中で,繰り返しウォッチドッグタイマをクリアするようなプログラムを
作成する場合 , 割込み処理を含めたメインループの処理時間が , ウォッチドッグタイマ
インターバル時間の最小時間以下となるようにしてください。
182
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第 12 章
時計プリスケーラ
時計プリスケーラの機能と動作について説明しま
す。
12.1 時計プリスケーラの概要
12.2 時計プリスケーラの構成
12.3 時計プリスケーラのレジスタ
12.4 時計プリスケーラの割込み
12.5 時計プリスケーラの動作説明と設定手順例
12.6 時計プリスケーラ使用上の注意
12.7 時計プリスケーラのサンプルプログラム
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183
第 12 章 時計プリスケーラ
12.1 時計プリスケーラの概要
12.1
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時計プリスケーラの概要
時計プリスケーラは , サブクロックの 2 分周に同期してカウントダウンする 15 ビッ
トのフリーランカウンタです。一定の時間間隔で繰り返し割込み要求を発生させる
インターバルタイマ機能があります。
■ インターバルタイマ機能
インターバルタイマ機能とは , サブクロックの 2 分周をカウントクロックとして一定の
時間間隔で繰り返し割込み要求を発生させる機能です。
• 時計プリスケーラのカウンタがカウントダウンを行い , 選択したインターバル時間
が経過するごとに割込み要求を発生します。
• インターバル時間は , 次の 4 種類の中から選択できます。
表 12.1-1 に , 時計プリスケーラのインターバル時間を示します。
表 12.1-1 時計プリスケーラのインターバル時間
内部カウントクロック周期
インターバル時間
211 × 2/FCL(125ms)
2/FCL(61.0 μs)
212 × 2/FCL(250ms)
213 × 2/FCL(500ms)
214 × 2/FCL(1.00s)
FCL: サブクロック
( ) 内はサブクロック 32.768kHz 動作時の値です。
<注意事項>
時計プリスケーラは , 1 系統クロック品では使用できません。
184
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第 12 章 時計プリスケーラ
12.2 時計プリスケーラの構成
MB95160/MA シリーズ
12.2
時計プリスケーラの構成
時計プリスケーラは , 以下のブロックから構成されています。
• 時計プリスケーラカウンタ
• カウンタクリア回路
• インターバルタイマセレクタ
• 時計プリスケーラ制御レジスタ (WPCR)
■ 時計プリスケーラのブロックダイヤグラム
図 12.2-1 時計プリスケーラのブロックダイヤグラム
サブクロックの発振安定待ち時間用タイマ,
ウォッチドッグタイマ, 時計カウンタへ
時計プリスケーラカウンタ(カウンタ)
FCLの
2分周
×21 ×22 ×23 ×24 ×25 ×26 ×27 ×28 ×29 ×210 ×211 ×212 ×213 ×214 ×215
カウンタクリア
ウォッチドッグタイマクリア
●
リセット,
サブクロックの停止
時計
プリスケーラ
割込み
(時計カウンタのセレクタへ)
(215-2)/FCL~(21-2)/FCL
クロック制御部
発振安定待ち
時間セレクタへ
カウンタ
クリア回路
インターバル
タイマセレクタ
WTIF
WTIE
-
-
-
時計プリスケーラ制御レジスタ(WPCR)
WTC1
WTC0
WCLR
FCL : サブクロック
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185
第 12 章 時計プリスケーラ
12.2 時計プリスケーラの構成
MB95160/MA シリーズ
● 時計プリスケーラカウンタ ( カウンタ )
サブクロックの 2 分周をカウントクロックとする 15 ビットのダウンカウンタです。
● カウンタクリア回路
時計プリスケーラのクリアを制御します。
● インターバルタイマセレクタ
時計プリスケーラカウンタ中に 15 ビットの内の 4 ビットからインターバルタイマ用の
1 ビットを選択する回路です。
● 時計プリスケーラ制御レジスタ (WPCR)
インターバル時間の選択,カウンタのクリア,割込み制御および状態の確認を行います。
■ 入力クロック
時計プリスケーラは , サブクロックを 2 分周したクロックを入力クロック ( カウントク
ロック ) として使用します。
■ 出力クロック
時計プリスケーラは , サブクロックの発振安定待ち時間用タイマ , ウォッチドッグタイ
マ , 時計カウンタにクロックを供給しています。
186
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第 12 章 時計プリスケーラ
12.3 時計プリスケーラのレジスタ
MB95160/MA シリーズ
12.3
時計プリスケーラのレジスタ
図 12.3-1 に時計プリスケーラのレジスタを示します。
■ 時計プリスケーラのレジスタ
図 12.3-1 時計プリスケーラに関連するレジスタ
時計プリスケーラ制御レジスタ (WPCR)
000BH
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
WTIF
WTIE
−
−
−
WTC1
WTC0
WCLR
00000000B
R(RM1),W
R/W
R/W
R/W
R0,W
R0/WX R0/WX R0/WX
R/W
:リード / ライト可能 ( 読出し値は書込み値 )
R(RM1),W :リード / ライト可能 ( 読出し値と書込み値が異なる , リードモディファイライト (RMW)
系命令時は "1" 読出し )
R0,W
:ライトオンリ ( 書込みは可能 , 読出し値は "0")
R0/WX
:未定義ビット ( 読出し値は "0", 書込みは動作に影響なし )
−
:未定義
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187
第 12 章 時計プリスケーラ
12.3 時計プリスケーラのレジスタ
12.3.1
MB95160/MA シリーズ
時計プリスケーラ制御レジスタ (WPCR)
時計プリスケーラ制御レジスタ (WPCR) は , インターバル時間の選択 , カウンタのク
リア , 割込み制御および状態の確認を行うレジスタです。
■ 時計プリスケーラ制御レジスタ (WPCR)
図 12.3-2 時計プリスケーラ制御レジスタ (WPCR)
アドレス bit7
bit6
000BH
WTIE
WTIF
R(RM1),W R/W
bit5
-
R0/WX
bit4
-
R0/WX
bit3
-
R0/WX
WCLR
0
1
bit2
WTC1
R/W
WTC0
0
0
1
1
0
1
0
1
WTIF
0
1
bit0
WCLR
R0,W
初期値
00000000B
時計タイマ初期化ビット
読出し時
書込み時
常に"0"が読み出されま
変化しません,
す
動作に影響しません
時計プリスケーラのカウンタ
-
をクリアします
WTC1
WTIE
0
1
bit1
WTC0
R/W
時計割込みインターバル 時間選択ビット
(サブクロック FCL=32.768kHzの場合)
211×2/FCL(125ms)
212×2/FCL(250ms)
213×2/FCL(500ms)
214×2/FCL(1.00s)
割込み要求許可ビット
割込み要求出力を禁止します
割込み要求出力を許可します
時計割込み要求フラグビット
読出し時
書込み時
インターバル時間の
ビットをクリアします
未経過
インターバル時間の
変化しません,
経過
動作に影響しません
R/W
:リード/ライト可能(読出し値は書込み値)
R(RM1),W :リード/ライト可能(読出し値と書込み値が異なる, リードモディファイライト(RMW)系命令
時は"1"読出し)
R0,W
:ライトオンリ(書込みは可能, 読出し値は"0")
R0/WX
:未定義ビット(読出し値は"0", 書込みは動作に影響なし)
-
:未定義
:初期値
188
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第 12 章 時計プリスケーラ
12.3 時計プリスケーラのレジスタ
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表 12.3-1 時計プリスケーラ制御レジスタ (WPCR) の各ビットの機能説明
ビット名
機能
bit7
WTIF:
時計割込み要求
フラグビット
時計プリスケーラにより選択したインターバル時間が経過すると , "1" になりま
す。
• このビットと割込み要求許可ビット (WTIE) が "1" のとき , 割込み要求を出力し
ます。
"0" に設定した場合:このビットは "0" になります。
"1" に設定した場合:無視され , 動作に影響しません。
• リードモディファイライト (RMW) 系命令の読出し時は , 常に "1" が読み出され
ます。
bit6
WTIE:
割込み要求許可
ビット
割込みコントローラへの割込み要求出力の許可 / 禁止を行うビットです。
"0" に設定した場合:時計プリスケーラの割込み要求出力を禁止します。
"1" に設定した場合:時計プリスケーラの割込み要求出力を許可します。
このビットと時計割込み要求フラグビット (WTIF) が "1" のとき , 割込み要求を出
力します。
bit5
∼
bit3
未定義ビット
未定義ビットです。
• 読出しの値は常に "0" です。
• 書込みは動作に影響を与えません。
インターバル時間を選択するビットです。
bit2,
bit1
bit0
WTC1, WTC0:
時計割込み
インターバル
時間選択ビット
WCLR:
時計タイマ
初期化ビット
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WTC1
WTC0
インターバル時間選択ビット
( サブクロック FCL=32.768kHz の場合 )
0
0
211 × 2/FCL(125ms)
0
1
212 × 2/FCL(250ms)
1
0
213 × 2/FCL(500ms)
1
1
214 × 2/FCL(1.00s)
時計プリスケーラ用カウンタをクリアするビットです。
"0" に設定した場合:無視され , 動作に影響しません。
"1" に設定した場合:カウンタが全ビット "1" に初期化されます。
読出し時の値は常に "0" です。
( 注意事項 )
ウォッチドッグタイマのカウントクロックとして本時計プリス
ケーラの出力を選択しているとき , このビットで時計プリスケー
ラをクリアするとウォッチドッグタイマもクリアされます。
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189
第 12 章 時計プリスケーラ
12.4 時計プリスケーラの割込み
12.4
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時計プリスケーラの割込み
時計プリスケーラにより選択したインターバル時間が経過すると , 割込み要求が発
生します ( インターバルタイマ機能 )。
■ インターバルタイマ機能動作時の割込み ( 時計割込み )
メインクロックのストップモード以外の場合 , 時計プリスケーラ用カウンタがサブク
ロック原発振でカウントアップし , 設定したインターバルタイマ時間が経過すると , 時
計割込み要求フラグビットが "1" に設定 (WPCR:WTIF=1) されます。そのとき , 割込み
要求許可ビットが許可 (WPCR:WTIE=1), かつ時計カウンタの時計カウンタ起動割込み
要求許可ビットが禁止 (WCSR:ISEL=0) の場合 , 時計プリスケーラから割込みコント
ローラ へ割込み要求 (IRQ20) が出力されます。
• WTIFビットは, WTIEビットの値に関係なく,時計割込みインターバル時間選択ビッ
トで設定した時間になると "1" に設定されます。
• WTIF ビットが "1" のとき , WTIE ビットを禁止から許可 (WPCR:WTIE=0 → 1) にす
ると , 直ちに割込み要求が発生します。
• カウンタクリア (WPCR:WCLR=1) と選択したビットのオーバフローが同時に発生し
た場合は , WTIF ビットの設定は行われません。
• 割込み処理ルーチンで WTIF ビットに "0" を書き込んで割込み要求を "0" にクリア
してください。
<注意事項>
リセット解除後に割込み要求出力を許可 (WPCR:WTIE=1) する場合は , 必ず WTIF ビット
を同時にクリア (WPCR:WTIF=0) してください。
■ 時計プリスケーラの割込み
表 12.4-1 時計プリスケーラ割込み
項目
190
説明
割込みの条件
WPCR:WTC1, WTC0 で設定したインターバル時間が経過した。
割込みフラグ
WPCR:WTIF
割込み許可
WPCR:WTIE
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第 12 章 時計プリスケーラ
12.4 時計プリスケーラの割込み
MB95160/MA シリーズ
■ 時計プリスケーラの割込みに関連するレジスタとベクタテーブル
表 12.4-2 時計プリスケーラの割込みに関連するレジスタとベクタテーブル
割込み要因
割込み
要求番号
時計プリ
スケーラ *
IRQ20
割込みレベル設定レジスタ ベクタテーブルのアドレス
レジスタ
設定ビット
上位
下位
ILR5
L20
FFD2H
FFD3H
*:時計プリスケーラは時計カウンタと割込み要求番号 / ベクタテーブルが兼用です。
全周辺機能の割込み要求番号 / ベクタテーブルについては「第 8 章 割込み」を参照し
てください。
<注意事項>
サブクロック発振安定待ち時間より短いインターバル時間を時計プリスケーラに設定す
ると , サブクロックモード , またはサブ PLL クロックモードからストップモードへ移行し
た場合 , 外部割込みによる復帰時のサブクロック発振安定待ち時間中に , 時計プリスケー
ラの割込み要求が発生します。これを防ぐために , サブクロックモード , またはサブ PLL
クロックモード時のストップモードに移行する場合は , 時計プリスケーラ制御レジスタの
時計割込み要求許可ビット (WPCR:WTIE) を "0" にして時計プリスケーラの割込みを禁止
してください。
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191
第 12 章 時計プリスケーラ
12.5 時計プリスケーラの動作説明と設定手順例
12.5
MB95160/MA シリーズ
時計プリスケーラの動作説明と設定手順例
時計プリスケーラは , インターバルタイマ機能として動作します。
■ インターバルタイマ機能の動作 ( 時計プリスケーラ )
時計プリスケーラカウンタは , サブクロックが発振している間 , サブクロックの 2 分周
をカウントクロックとしてカウントダウンを続けます。
カウンタがクリア (WPCR:WCLR=1) されると "7FFFH" からカウントダウンを行い ,
"0000H" に達すると "7FFFH" に戻ってカウントを継続します。カウントダウン中に , 時
計割込みインターバル時間選択ビットで設定した時間になると , メインクロックのス
トップモード以外の場合 , 時計割込み要求フラグビット (WPCR:WTIF) を "1" に設定し
ます。つまり , クリアされた時間を基準にして , 選択されたインターバル時間ごとに時
計割込み要求が発生します。
■ 時計プリスケーラのクリア
時計プリスケーラをクリアすると , 時計プリスケーラの出力をほかの周辺機能で使用
している場合には , カウント時間が変化するなどの影響を与えます。
時計プリスケーラ初期化ビット (WPCR:WCLR) によるクリアを行う場合には , ほかの
周辺機能に影響を及ぼさないような設定を行ってください。
なお , ウォッチドッグタイマは , 時計プリスケーラの出力をカウントクロックとして選
択しているとき , 時計プリスケーラがクリアされると , 同時にウォッチドッグタイマも
クリアされるようになっています。
時計プリスケーラは , 時計プリスケーラ初期化ビット (WPCR:WCLR) によるクリアに
加え , サブクロックが停止し , 発振安定待ち時間のカウントが必要になるとクリアされ
ます。
• サブクロックモード , またはサブ PLL クロックモードからストップモードへ移行し
たとき
• メインクロックモード, またはメインPLLクロックモードにおいて, システムクロッ
ク制御レジスタのサブクロック発振停止ビット (SYCC:SUBS) を "1" に設定したとき
また , リセットが発生した場合 , 時計プリスケーラのカウンタはクリアされ , 動作を停
止します。
■ 時計プリスケーラの動作例
以下の状態の動作例を図 12.5-1 に示します。
1) パワーオンリセットが発生したとき
2) サブクロックモード , サブ PLL クロックモードでインターバルタイマ機能の動作中
にスリープモードへ移行したとき
3) サブクロックモード , サブ PLL クロックモードでインターバルタイマ機能の動作中
にストップモードへ移行したとき
4) カウンタクリアの要求があったとき
時計モードへの移行時は , スリープモードへの移行と同様となります。
192
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第 12 章 時計プリスケーラ
12.5 時計プリスケーラの動作説明と設定手順例
MB95160/MA シリーズ
図 12.5-1 時計プリスケーラの動作例
カウンタ値
(カウントダウン)
7FFFH
WATR:SWT3,SWT2,SWT1,
SWT0で検出するカウント値
WPCR:WTC1,WTC0で
検出するカウント値
インターバル周期
(WPCR:WTC1,WTC0=11B)
0000H
サブクロック
発振安定待ち時間
ストップモードへの
移行によるクリア
4)カウンタクリア
(WPCR:WCLR=1)
サブクロック
発振安定待ち時間
1)パワーオンリセット
インターバル
設定時のクリア
割込み処理ルーチンでクリア
WTIFビット
WTIEビット
スリープ
2)SLPビット
(STBCレジスタ)
ストップ
時計割込み(WIRQ)による
スリープ解除
3)STPビット
(STBCレジスタ)
外部割込みによるストップ解除
14
・時計プリスケーラ制御レジスタのインターバル時間選択ビット(WPCR:WTC1,WTC0)に"11B"を設定した場合(2 ×2/FCL)
・WPCR:WTC1,WTC0
・WPCR:WCLR
・WPCR:WTIF
・WPCR:WTIE
・STBC:SLP
・STBC:STP
・WATR:SWT3~SWT0
:時計プリスケーラ制御レジスタのインターバル時間選択ビット
:時計プリスケーラ制御レジスタの時計タイマ初期化ビット
:時計プリスケーラ制御レジスタの時計割込み要求フラグビット
:時計プリスケーラ制御レジスタの時計割込み要求許可ビット
:スタンバイ制御レジスタのスリープビット
:スタンバイ制御レジスタのストップビット
:発振安定待ち時間設定レジスタのサブクロック発振安定待ち時間選択ビット
■ 設定手順例
時計プリスケーラの設定手順例を以下に示します。
● 初期設定
1) 割込みレベルの設定
(ILR5)
2) インターバル時間を設定
(WPCR:WTC1, WTC0)
3) 割込み許可を設定
(WPCR:WTIE=1)
4) カウンタをクリア
(WPCR:WCLR=1)
● 割込み処理
1) 割込み要求フラグをクリア (WPCR:WTIF=0)
2) 任意の処理
CM26-10121-3
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193
第 12 章 時計プリスケーラ
12.6 時計プリスケーラ使用上の注意
12.6
MB95160/MA シリーズ
時計プリスケーラ使用上の注意
時計プリスケーラを使用する場合の注意点を示します。
時計プリスケーラは , 1 系統クロックオプション品では使用できません。
■ 時計プリスケーラ使用上の注意
● プログラムで割込み処理を設定する場合
割込み要求フラグビット(WPCR:WTIF) が"1" で, 割込み要求許可ビットが許可(WPCR:
WTIE=1) されている場合には , 割込み処理から復帰できません。WTIF ビットを必ず割
込みルーチン内でクリアしてください。
● 時計プリスケーラのクリアについて
ウォッチドッグタイマのカウントクロックに時計プリスケーラを選択 (WDTC:CS1,
CS0=10B または CS1, CS0=11B) した場合 , 時計プリスケーラをクリアするとウォッチ
ドッグタイマもクリアされます。
● 時計割込みについて
メインクロックのストップモードでは , 時計プリスケーラはカウント動作をしますが ,
時計プリスケーラの割込み (IRQ20) は発生しません。
● 時計プリスケーラからクロックを供給される周辺機能について
時計プリスケーラのカウンタをクリアすると , 時間プリスケーラの出力をほかの周辺
機能で使用している場合は , 周期が変化するなどの影響を与えます。
ウォッチドッグタイマ用のクロックも初期状態からの出力となりますが,ウォッチドッ
グタイマのカウンタも同時にクリアされるため,ウォッチドッグタイマは正常な周期で
動作します。
194
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第 12 章 時計プリスケーラ
12.7 時計プリスケーラのサンプルプログラム
MB95160/MA シリーズ
12.7
時計プリスケーラのサンプルプログラム
時計プリスケーラを動作させるためのサンプルプログラムを提供しています。
■ 時計プリスケーラのサンプルプログラム
時計プリスケーラのサンプルプログラムについては , 「はじめに」の「■サンプルプロ
グラム」を参照してください。
■ プログラム例以外の設定方法
● 時計プリスケーラを初期化する方法
時計タイマ初期化ビット (WPCR:WCLR) で行います。
制御内容
時計タイマ初期化ビット (WCLR)
時計プリスケーラを初期化するには
"1" を設定する
● インターバル時間の選択方法
時計割込みインターバル時間選択ビット (WPCR:WTC1/WTC0) で選択します。
● 割込み関連レジスタ
割込みレベルは , 下表の割込みレベルレジスタで設定します。
割込み要因
割込みレベル設定レジスタ
割込みベクタ
時計プリスケーラ
割込みレベルレジスタ (ILR5)
アドレス : 0007EH
#20
アドレス : 0FFD2H
● 割込みを許可 / 禁止 / クリアする方法
割込み許可の設定は , 割込み要求許可ビット (WPCR:WTIE) にて行います。
制御内容
割込み要求許可ビット (WTIE)
割込み要求を禁止するには
"0" を設定する
割込み要求を許可するには
"1" を設定する
割込み要求のクリアは , 割込み要求フラグ (WPCR:WTIF) にて行います。
CM26-10121-3
制御内容
割込み要求フラグ (WTIF)
割込み要求をクリアするには
"0" を設定する
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195
第 12 章 時計プリスケーラ
12.7 時計プリスケーラのサンプルプログラム
196
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第 13 章
時計カウンタ
時計カウンタの機能と動作について説明します。
13.1 時計カウンタの概要
13.2 時計カウンタの構成
13.3 時計カウンタのレジスタ
13.4 時計カウンタの割込み
13.5 時計カウンタの動作説明と設定手順例
13.6 時計カウンタ使用上の注意
13.7 時計カウンタのサンプルプログラム
管理番号 : CM26-00108-1
CM26-10121-3
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197
第 13 章 時計カウンタ
13.1 時計カウンタの概要
13.1
MB95160/MA シリーズ
時計カウンタの概要
時計カウンタは , 最小 125ms, 最大 63s の間隔で割込み要求を発生できます。
■ 時計カウンタ
時計カウンタは選択されたカウントクロックにてレジスタに設定した値分カウントし
て割込み要求を発生させます。カウントクロックは表 13.1-1 の 4 種類から選択できま
す。カウント値は , 0 ∼ 63 まで設定できます。"0" に設定した場合 , 割込みは発生しま
せん。
カウント周期を 1s にして , カウント値を "60" にした場合 , 1 分ごとに割込みが発生し
ます。
表 13.1-1 カウントクロックの種類
カウントクロック
FCL = 32.768kHz の場合のカウント周期
212/FCL
125ms
213/FCL
250ms
214/FCL
500ms
215/FCL
1s
FCL:サブクロック
198
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第 13 章 時計カウンタ
13.2 時計カウンタの構成
MB95160/MA シリーズ
13.2
時計カウンタの構成
図 13.2-1 に , 時計カウンタのブロックダイヤグラムを示します。
■ 時計カウンタのブロックダイヤグラム
図 13.2-1 時計カウンタのブロックダイヤグラム
時計カウンタ制御レジスタ(WCSR)
ISEL WCFLG
時計カウンタ
割込み
アンダ
フロー
内部バス
カウンタクリア
カウント
クロック選択
時計プリ
スケーラ
から
CTR0
カウンタ値
割込み許可
時計プリ
スケーラ
割込み
CTR5 CTR4 CTR3 CTR2 CTR1
212/FCL
213/FCL
214/FCL
215/FCL
CS1
CS0
カウンタ
(6ビット
カウンタ)
リロード値
RCTR5 RCTR4 RCTR3 RCTR2 RCTR1 RCTR0
時計カウンタデータレジスタ(WCDR)
FCL:サブクロック
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199
第 13 章 時計カウンタ
13.2 時計カウンタの構成
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● カウンタ
時計プリスケーラの出力クロックをカウントクロックとする 6 ビットのダウンカウン
タです。
● 時計カウンタ制御レジスタ (WCSR)
割込み制御および状態の確認を行います。
● 時計カウンタデータレジスタ (WCDR)
インターバル時間の設定 , カウントクロックの選択を行います。
■ 入力クロック
時計カウンタは , 時計プリスケーラの出力クロックを入力クロック ( カウントクロック )
として使用します。
200
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第 13 章 時計カウンタ
13.3 時計カウンタのレジスタ
MB95160/MA シリーズ
13.3
時計カウンタのレジスタ
図 13.3-1 に , 時計カウンタのレジスタを示します。
■ 時計カウンタのレジスタ
図 13.3-1 時計カウンタに関連するレジスタ
時計カウンタデータレジスタ (WCDR)
アドレス
0FE3H
bit7
bit6
CS1
R/W
CS0
R/W
bit5
bit4
bit3
bit2
bit1
bit0
初期値
RCTR5 RCTR4 RCTR3 RCTR2 RCTR1 RCTR0 00111111B
R/W
R/W
R/W
R/W
R/W
R/W
時計カウンタ制御レジスタ (WCSR)
アドレス
0070H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
ISEL
R/W
WCFLG
R/W
CTR5
R/W
CTR4
R/W
CTR3
R/W
CTR2
R/W
CTR1
R/W
CTR0
R/W
初期値
00000000B
R/W:リード / ライト可能 ( 読出し値は書込み値 )
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201
第 13 章 時計カウンタ
13.3 時計カウンタのレジスタ
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時計カウンタデータレジスタ (WCDR)
13.3.1
時計カウンタデータレジスタ (WCDR) は , カウントクロックの選択とカウンタリ
ロード値の設定を行うレジスタです。
■ 時計カウンタデータレジスタ (WCDR)
図 13.3.1-1 時計カウンタデータレジスタ (WCDR)
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
アドレス
OFE3H
CS1
CS0 RCTR5 RCTR4 RCTR3 RCTR2 RCTR1 RCTR0
R/W
R/W
R/W R/W
R/W R/W
R/W
RCTR5~
RCTR0
初期値
00111111B
R/W
カウンタリロード値設定ビット
(初期値=3F H )
CS1
CS0
0
0
212/FCL(125ms)
0
1
213/FCL(250ms)
1
0
214/FCL(500ms)
1
1
2 /FCL(1s)
カウントクロック選択ビット(FCL=32.768kHzの場合)
15
R/W :リード/ライト可能(読出し値は書込み値)
:初期値
FCL :サブクロック
表 13.3.1-1 時計カウンタデータレジスタ (WCDR) の各ビットの機能説明
ビット名
bit7,
bit6
bit5 ∼
bit0
202
CS1, CS0:
カウント
クロック選択
ビット
RCTR5
∼
RCTR0:
カウンタ
リロード値
設定ビット
機能
時計カウンタのクロック選択を行います。
00B=212/FCL, 01B=213/FCL, 10B=214/FCL, 11B=215/FCL
(FCL:サブクロック )
本ビットの変更は , WCSR:ISEL ビットが "0" のときに行ってください。
カウンタのリロード値を設定します。
カウント中に変更した場合は , アンダフロー後のリロード時に変更値が有効になり
ます。
"0" に設定した場合:割込み要求は発生しません。
割込み発生 (WCSR:WCFLG=1) と同時にリロード値 (RCTR5 ∼ RCTR0) を変更する
と , 正しい値がリロードされないため , リロード値の変更は時計カウンタの停止中
(WCSR:ISEL=0) か割込みルーチン内などの割込みが発生する前に行ってください。
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第 13 章 時計カウンタ
13.3 時計カウンタのレジスタ
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13.3.2
時計カウンタ制御レジスタ (WCSR)
時計カウンタ制御レジスタ (WCSR) は , 時計カウンタの動作と割込み制御を行うレ
ジスタです。また , カウント値を読み出すことも可能です。
■ 時計カウンタ制御レジスタ (WCSR)
図 13.3.2-1 時計カウンタ制御レジスタ (WCSR)
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
アドレス
0070H
ISEL WCFLG CTR5 CTR4 CTR3 CTR2 CTR1 CTR0
R/W
R(RM1)/W
R/WX R/WX
R/WX R/WX
初期値
00000000B
R/WX R/WX
CTR5~
CTR0
カウンタリードビット
カウンタ値を読み出せます。
割込み要求フラグビット
WCFLG
ISEL
書込み時
読出し時
0
割込み要求が発生していない
このビットのクリア
1
割込み要求が発生した
変化なし,動作への影響なし
時計カウンタ起動&割込み許可ビット
0 時計カウンタの停止と時計カウンタ割込み要求の禁止(時計プリスケーラ割込み要求許可)
1 時計カウンタの起動と時計カウンタ割込み要求の許可(時計プリスケーラ割込み要求禁止)
R/W
:リード/ライト可能(読出し値は書込み値)
R(RM1),W :リード/ライト可能(読出し値と書込み値が異なる, リードモディファイライト(RMW)系命令時は
"1"読出し)
R/WX
:リードオンリ(読出しは可能, 書込みは動作に影響なし)
:初期値
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203
第 13 章 時計カウンタ
13.3 時計カウンタのレジスタ
MB95160/MA シリーズ
表 13.3.2-1 時計カウンタ制御レジスタ (WCSR) の各ビットの機能説明
ビット名
機能
bit7
このビットは , 時計カウンタの起動と , 時計カウンタ割込み許可か時計プ
リスケーラ割込み許可かの選択を行います。
"0" に設定した場合: 時計カウンタはクリアされて停止します。また ,
時計カウンタ割込み要求は禁止となり , 時計プリ
スケーラ割込み要求が有効となります。
"1" に設定した場合: 時計カウンタ割込み要求出力が許可され , カウン
ISEL:
タが起動します。また , 時計プリスケーラ割込み
時計カウンタ
起動 & 割込み
要求は禁止となります。
要求許可ビット • このビットを "1" に設定し , 時計カウンタの割込みを選択する場合 , 必
ず時計プリスケーラの割込みを禁止してから行ってください。
• 時計カウンタは , 時計プリスケーラからの非同期クロックにてカウン
トしますので ISEL ビットを "1" にするタイミングによってはカウント
開始時に最長で 1 カウントクロック分の誤差が発生する可能性があり
ます。
bit6
WCFLG:
割込み要求
フラグビット
このビットはカウンタがアンダフローすると "1" になります。
• このビットと ISEL ビットがともに "1" のとき , 時計カウンタ割込みが
発生します。
• "0" を書き込むとクリアされます。
• "1" の書込みは動作に影響を与えません。
• リードモディファイライト (RMW) 系命令では常に "1" が読めます。
CTR5 ∼ CTR0:
カウンタリード
ビット
• カウント中のカウンタ値を読み出せます。
なお , カウンタの値が変化中に読出しを行った場合 , 正しいカウンタ値
が読み出せない可能性がありますので , カウンタ値を 2度読み出して同
じ値が読み出せることを確認してから使用してください。
• 書込みは動作に影響を与えません。
bit5
∼
bit0
204
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第 13 章 時計カウンタ
13.4 時計カウンタの割込み
MB95160/MA シリーズ
13.4
時計カウンタの割込み
時計カウンタは , カウンタのアンダフロー ( カウンタ値= 000001B) で割込み要求を
出力します。
■ 時計カウンタの割込み
時計カウンタでは, カウンタのアンダフローにより,時計カウンタ制御レジスタ(WCSR)
の割込み要求フラグビット (WCFLG) に "1" が設定されます。時計カウンタの割込み要
求許可ビット (ISEL) を "1" に設定している場合 , 時計カウンタの割込み要求を割込み
コントローラへ出力します。
表 13.4-1 に , 時計タイマの割込み制御ビットと割込み要因を示します。
表 13.4-1 時計タイマの割込み制御ビットと割込み要因
項目
説明
割込み要求フラグビット
WCSR の WCFLG ビット
割込み要求許可ビット
WCSR の ISEL ビット
割込み要因
カウンタのアンダフロー
■ 時計カウンタの割込みに関連するレジスタとベクタテーブル
表 13.4-2 時計カウンタの割込みに関連するレジスタとベクタテーブル
割込み要因
割込み
要求番号
時計カウンタ *
IRQ20
割込みレベル設定レジスタ ベクタテーブルのアドレス
レジスタ
設定ビット
上位
下位
ILR5
L20
FFD2H
FFD3H
*:時計カウンタは時計プリスケーラと割込み要求番号 / ベクタテーブルが兼用です。
全周辺機能の割込み要求番号 / ベクタテーブルについては「第 8 章 割込み」を参照し
てください。
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205
第 13 章 時計カウンタ
13.5 時計カウンタの動作説明と設定手順例
13.5
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時計カウンタの動作説明と設定手順例
時計カウンタは ISEL ビットを "1" にすると , CS1, CS0 ビットで選択したカウントク
ロックにて RCTR5 ∼ RCTR0 ビットで設定したカウント値分ダウンカウントします。
カウンタがアンダフローすると WCSR レジスタの WCFLG ビットが "1" になり , 割
込みが発生します。
■ 時計カウンタの設定手順
以下に時計カウンタの設定手順を示します。
① カウントクロックの選択 (CS1, CS0 ビット ) とカウンタのリロード値 (RCTR5 ∼
RCTR0) の設定を行います。
② WCSR レジスタの ISEL ビットを "1" にすると , ダウンカウントが開始されて割込み
が許可されます。このとき , 時計プリスケーラの割込みは禁止してください。
時計カウンタは , 時計プリスケーラ ( 非同期 ) の分周クロックにてカウントします。
ISEL ビットを "1" にするタイミングによっては , カウント開始時に最長で 1 カウント
クロック分の誤差が発生する可能性があります。
③ カウンタがアンダフローすると , WCSR レジスタの WCFLG ビットが "1" になり割
込みが発生します。
④ WCFLG ビットは "0" を書き込むと , クリアされます。
⑤ カウント中に RCTR5 ∼ RCTR0 を変更した場合は , カウンタが "1" になった後のリ
ロード時に更新されます。
⑥ ISEL ビットに "0" を書き込むとすると , カウンタは "0" になり停止します。
図 13.5-1 時計カウンタの動作説明図
⑥
②
ISEL
カウント
クロック
CS1,CS0
①
RCTR5~RCTR0
"11B"
7
9
⑤
CTR5~CTR0
0
7
6
5
4
3
2 1
9 8
7
6
5 4
0
WCFLG
③
④
<注意事項>
WCSR: ISEL=0 にてカウンタを停止後に再起動 (WCSR: ISEL=1) する場合 , WCSR:
CTR[5:0] を二度読みし , CTR[5:0]=000000B にクリアされていることを確認してから再起
動を行ってください。
206
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第 13 章 時計カウンタ
13.5 時計カウンタの動作説明と設定手順例
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■ サブクロックのストップモード時の動作
サブクロックのストップモードに入ると , 時計カウンタはカウント動作を停止し , 時計
プリスケーラもクリアされます。したがって , サブクロックのストップモード解除後の
時計カウンタは正しい値をカウントできません。サブクロックのストップモード解除
後は , 必ず ISEL ビットを "0" にしてカウンタをクリアしてから使用してください。サ
ブクロックのストップモード以外のスタンバイモードにおいては , 時計カウンタは動
作を継続します。
■ メインクロックのストップモード時の動作
メインクロックのストップモードに入ると , 時計カウンタはカウント動作を続けますが ,
割込みは発生しません。また , システムクロック制御レジスタのサブクロック発振停止
ビット (SYCC: SUBS) を "1" にすると時計カウンタも止まります。
■ 設定手順例
時計カウンタの設定手順例を以下に示します。
● 初期設定
1) 割込みレベルの設定
(ILR5)
2) カウントクロックの選択
(WCDR:CS1, CS0)
3) カウンタのリロード値設定
(WCDR:RCTR5 ∼ RCTR0)
4) 時計カウンタ起動と割込み許可を設定 (WCSR:ISEL=1)
● 割込み処理
1) 割込み要求フラグクリア
(WCSR:WCFLG=0)
2) 任意の処理
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207
第 13 章 時計カウンタ
13.6 時計カウンタ使用上の注意
13.6
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時計カウンタ使用上の注意
時計カウンタ使用上の注意を以下に示します。
• 時計カウンタ動作中に時計プリスケーラをクリアすると , 時計カウンタが正常に動
作できなくなる可能性があります。時計プリスケーラをクリアする場合は , WCSR
レジスタの ISEL ビットを "0" にして時計カウンタを停止してから行ってください。
• WCSR: ISEL=0 にてカウンタを停止後に再起動 (WCSR: ISEL=1) する場合 , WCSR:
CTR[5:0] を二度読みし , CTR[5:0]=000000B にクリアされていることを確認してから
再起動を行ってください。
208
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13.7
第 13 章 時計カウンタ
13.7 時計カウンタのサンプルプログラム
時計カウンタのサンプルプログラム
時計カウンタを動作させるためのサンプルプログラムを提供しています。
■ 時計カウンタのサンプルプログラム
時計カウンタのサンプルプログラムについては , 「はじめに」の「■サンプルプログラ
ム」を参照してください。
■ プログラム例以外の設定方法
● 時計カウンタを許可 / 停止する方法
割込み要求許可ビット (WCSR:ISEL) で行います。
制御内容
時計タイマ初期化ビット (ISEL)
時計カウンタを許可するには
"1" を設定する
時計カウンタを停止するには
"0" を設定する
● カウントクロックを選択する方法
カウントクロック選択ビット (WCDR:CS1/CS0) で選択します。
● 割込み関連レジスタ
割込みレベルは , 下表の割込みレベルレジスタで設定します。
割込み要因
割込みレベル設定レジスタ
割込みベクタ
時計カウンタ
割込みレベルレジスタ (ILR5)
アドレス : 0007EH
#20
アドレス : 0FFD2H
● 割込みを許可 / 禁止 / クリアする方法
割込み許可の設定は , 割込み要求許可ビット (WCSR:ISEL) にて行います。
制御内容
割込み要求許可ビット (ISEL)
割込み要求を禁止するには
"0" を設定する
割込み要求を許可するには
"1" を設定する
割込み要求のクリアは , 割込み要求フラグ (WCSR:WCFLG) にて行います。
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制御内容
割込み要求フラグ (WCFLG)
割込み要求をクリアするには
"0" を設定する
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209
第 13 章 時計カウンタ
13.7 時計カウンタのサンプルプログラム
210
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第 14 章
ワイルドレジスタ
ワイルドレジスタの機能と動作について説明しま
す。
14.1 ワイルドレジスタの概要
14.2 ワイルドレジスタの構成
14.3 ワイルドレジスタのレジスタ
14.4 ワイルドレジスタの動作説明
14.5 一般的なハードウェア接続例
管理番号 : CM26-00109-1
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211
第 14 章 ワイルドレジスタ
14.1 ワイルドレジスタの概要
14.1
MB95160/MA シリーズ
ワイルドレジスタの概要
ワイルドレジスタを使用すると , 内蔵レジスタに設定したアドレスと修正データで , プ
ログラムの不良箇所に対してパッチをあてることができます。
以下にワイルドレジスタの機能を説明します。
■ ワイルドレジスタ機能
ワイルドレジスタは , 3 本のワイルドレジスタデータ設定レジスタ , 3 本の上位ワイル
ドレジスタアドレス設定レジスタ , 3 本の下位ワイルドレジスタアドレス設定レジス
タ , 1 バイトのアドレス比較許可レジスタおよび 1 バイトのワイルドレジスタデータテ
スト設定レジスタから構成されます。このレジスタに修正したいアドレスと修正デー
タを設定すると , ROM のデータをレジスタに設定した修正データに置換できます。最
大 3 つの異なるアドレスのデータを修正することができます。
ワイルドレジスタの機能を使用して,マスク後にプログラムのデバッグおよびプログラ
ムの不良箇所にパッチをあてることができます。
212
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第 14 章 ワイルドレジスタ
14.2 ワイルドレジスタの構成
MB95160/MA シリーズ
14.2
ワイルドレジスタの構成
ワイルドレジスタのブロックダイヤグラムを示します。ワイルドレジスタは , 以下の
ブロックで構成されます。
• メモリ領域部
ワイルドレジスタデータ設定レジスタ (WRDR0 ∼ WRDR2)
ワイルドレジスタアドレス設定レジスタ (WRAR0 ∼ WRAR2)
ワイルドレジスタアドレス比較許可レジスタ (WREN)
ワイルドレジスタデータテスト設定レジスタ (WROR)
• 制御回路部
■ ワイルドレジスタ機能のブロックダイヤグラム
図 14.2-1 ワイルドレジスタ機能のブロックダイヤグラム
ワイルドレジスタ機能
制御回路部
アクセス制御回路
デコーダと
ロジック制御回路
アドレス
比較回路
メモリ領域部
内 部 バス
ワイルドレジスタ
アドレス設定レジスタ
(WRAR)
アクセス
制御回路
ワイルドレジスタ
データ設定レジスタ
(WRDR)
ワイルドレジスタ
アドレス比較許可レジスタ
(WREN)
●
●
●
ワイルドレジスタ
データテスト設定レジスタ
(WROR)
メモリ空間
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213
第 14 章 ワイルドレジスタ
14.2 ワイルドレジスタの構成
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● メモリ領域部
メモリ領域部はワイルドレジスタデータ設定レジスタ (WRDR), ワイルドレジスタアド
レス設定レジスタ (WRAR), ワイルドレジスタアドレス比較許可レジスタ (WREN) およ
びワイルドレジスタデータテスト設定レジスタ (WROR) より構成されています。ワイ
ルドレジスタ機能を使用して置き換えたいアドレスおよびデータを設定します。ワイ
ルドレジスタアドレス比較許可レジスタ (WREN) は , ワイルドレジスタデータ設定レ
ジスタ (WRDR) に対応するワイルドレジスタ機能を許可します。また , ワイルドレジ
スタデータテスト設定レジスタ (WROR) は , ワイルドレジスタデータ設定レジスタ
(WRDR) に対応する通常読出し機能を有効にします。
● 制御回路部
この回路は , ワイルドレジスタアドレス設定レジスタ (WRDR) に設定されたアドレス
と実際のアドレスのデータを比較し,一致検出によりワイルドレジスタデータ設定レジ
スタ (WRDR) のデータをデータバスに出力します。制御回路部は , ワイルドレジスタ
アドレス比較許可レジスタ (WREN) により動作を制御する回路です。
214
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第 14 章 ワイルドレジスタ
14.3 ワイルドレジスタのレジスタ
MB95160/MA シリーズ
ワイルドレジスタのレジスタ
14.3
ワイルドレジスタのレジスタには , ワイルドレジスタデータ設定レジスタ (WRDR),
ワイルドレジスタアドレス設定レジスタ (WRAR), ワイルドレジスタアドレス比較許
可レジスタ (WREN) およびワイルドレジスタデータテスト設定レジスタ (WROR) が
あります。
■ ワイルドレジスタ に関連するレジスタ
図 14.3-1 ワイルドレジスタに関連するレジスタ
ワイルドレジスタ データ設定レジスタ (WRDR0 ∼ WRDR2)
アドレス
0F82H
0F85H
0F88H
WRDR0
WRDR1
WRDR2
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
RD7
R/W
RD6
R/W
RD5
R/W
RD4
R/W
RD3
R/W
RD2
R/W
RD1
R/W
RD0
R/W
初期値
00000000B
ワイルドレジスタ アドレス設定レジスタ (WRAR0 ∼ WRAR2)
WRAR0
WRAR1
WRAR2
アドレス
0F80H, 0F81H
0F83H, 0F84H
0F86H, 0F87H
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
RA15
R/W
RA14
R/W
RA13
R/W
RA12
R/W
RA11
R/W
RA10
R/W
RA9
R/W
RA8
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
RA7
R/W
RA6
R/W
RA5
R/W
RA4
R/W
RA3
R/W
RA2
R/W
RA1
R/W
RA0
R/W
bit3
bit2
bit1
bit0
初期値
00000000B
初期値
00000000B
ワイルドレジスタ アドレス比較許可レジスタ (WREN)
WREN
アドレス
0076H
bit7
bit6
bit5
bit4
−
−
予約
予約
予約
R0/WX
R0/WX
R0/W0
R0/W0
R0/W0
EN2
R/W
EN1
R/W
EN0
R/W
bit3
bit2
bit1
bit0
初期値
00000000B
ワイルドレジスタ データテスト設定レジスタ (WROR)
WROR
アドレス
0077H
bit7
bit6
bit5
bit4
−
−
予約
予約
予約
R0/WX
R0/WX
R0/W0
R0/W0
R0/W0
DRR2 DRR1
R/W
R/W
初期値
00000000
DRR0
B
R/W
R/W :リード / ライト可能 ( 読出し値は書込み値 )
R0/W0 :予約ビット ( 書込み値は "0", 読出し値は "0")
R0/WX :未定義ビット ( 読出し値は "0", 書込みは動作に影響なし )
−
:未定義
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第 14 章 ワイルドレジスタ
14.3 ワイルドレジスタのレジスタ
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■ ワイルドレジスタ番号
ワイルドレジスタアドレス設定レジスタ (WRAR) とワイルドレジスタデータ設定レジ
スタ (WRDR) に対応したワイルドレジスタ番号が割り当てられています。
表 14.3-1 ワイルドレジスタアドレス設定レジスタおよびワイルドレジスタデータ設定レジスタに対
応するワイルドレジスタ番号
216
ワイルドレジスタ番号
ワイルドレジスタ
アドレス設定レジスタ (WRAR)
ワイルドレジスタ
データ設定レジスタ (WRDR)
0
WRAR0
WRDR0
1
WRAR1
WRDR1
2
WRAR2
WRDR2
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第 14 章 ワイルドレジスタ
14.3 ワイルドレジスタのレジスタ
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ワイルドレジスタデータ設定レジスタ
(WRDR0 ∼ WRDR2)
14.3.1
ワイルドレジスタデータ設定レジスタ (WRDR0 ∼ WRDR2) は , ワイルドレジスタ機
能により修正するデータを設定します。
■ ワイルドレジスタデータ設定レジスタ (WRDR0 ∼ WRDR2)
図 14.3-2 ワイルドレジスタデータ設定レジスタ (WRDR0 ∼ WRDR2)
WRDR0
アドレス
0F82H
bit7
RD7
R/W
bit6
RD6
R/W
bit5
RD5
R/W
bit4
RD4
R/W
bit3
RD3
R/W
bit2
RD2
R/W
bit1
RD1
R/W
bit0
RD0
R/W
初期値
00000000B
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
RD7
R/W
RD6
R/W
RD5
R/W
RD4
R/W
RD3
R/W
RD2
R/W
RD1
R/W
RD0
R/W
初期値
00000000B
bit7
RD7
R/W
bit6
RD6
R/W
bit5
RD5
R/W
bit4
RD4
R/W
bit3
RD3
R/W
bit2
RD2
R/W
bit1
RD1
R/W
bit0
RD0
R/W
WRDR1
アドレス
0F85H
WRDR2
アドレス
0F88H
初期値
00000000B
R/W:リード / ライト可能 ( 読出し値は書込み値 )
表 14.3-2 ワイルドレジスタデータ設定レジスタ (WRDR0 ∼ WRDR2) の各ビットの機能説明
bit7
∼
bit0
ビット名
機能
RD7 ∼ RD0:
ワイルドレジスタ
データ設定ビット
ワイルドレジスタ機能により修正するデータを設定します。
• このビットに , ワイルドレジスタアドレス設定レジスタ (WRAR) で割り当
てられたアドレスの修正データを設定します。それぞれのワイルドレジス
タ番号に対応したアドレスにてデータが有効になります。
• このビットの読出しは , ワイルドレジスタデータテスト設定レジスタ
(WROR) で対応するデータテスト設定ビットを "1" に設定した場合のみ有
効となります。
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217
第 14 章 ワイルドレジスタ
14.3 ワイルドレジスタのレジスタ
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ワイルドレジスタアドレス設定レジスタ
(WRAR0 ∼ WRAR2)
14.3.2
ワイルドレジスタアドレス設定レジスタ (WRAR0 ∼ WRAR2) は , ワイルドレジスタ
機能により修正するアドレスを設定します。
■ ワイルドレジスタアドレス設定レジスタ (WRAR0 ∼ WRAR2)
図 14.3-3 ワイルドレジスタアドレス設定レジスタ (WRAR0 ∼ WRAR2)
WRAR0
アドレス
0F80H
bit15
RA15
R/W
bit14
RA14
R/W
bit13
RA13
R/W
bit12
RA12
R/W
bit11
RA11
R/W
bit10
RA10
R/W
bit9
RA9
R/W
bit8
RA8
R/W
初期値
00000000B
アドレス
0F81H
bit7
RA7
R/W
bit6
RA6
R/W
bit5
RA5
R/W
bit4
RA4
R/W
bit3
RA3
R/W
bit2
RA2
R/W
bit1
RA1
R/W
bit0
RA0
R/W
初期値
00000000B
初期値
00000000B
WRAR1
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
RA15
R/W
RA14
R/W
RA13
R/W
RA12
R/W
RA11
R/W
RA10
R/W
RA9
R/W
RA8
R/W
bit7
RA7
R/W
bit6
RA6
R/W
bit5
RA5
R/W
bit4
RA4
R/W
bit3
RA3
R/W
bit2
RA2
R/W
bit1
RA1
R/W
bit0
RA0
R/W
初期値
00000000B
アドレス
0F86H
bit15
RA15
R/W
bit14
RA14
R/W
bit13
RA13
R/W
bit12
RA12
R/W
bit11
RA11
R/W
bit10
RA10
R/W
bit9
RA9
R/W
bit8
RA8
R/W
初期値
00000000B
アドレス
0F87H
bit7
RA7
R/W
bit6
RA6
R/W
bit5
RA5
R/W
bit4
RA4
R/W
bit3
RA3
R/W
bit2
RA2
R/W
bit1
RA1
R/W
bit0
RA0
R/W
初期値
00000000B
アドレス
0F83H
アドレス
0F84H
WRAR2
R/W:リード / ライト可能 ( 読出し値は書込み値 )
表 14.3-3 ワイルドレジスタアドレス設定レジスタ (WRAR0 ∼ WRAR2) の各ビットの機能説明
ビット名
bit15
∼
bit0
218
RA15 ∼ RA0:
ワイルドレジスタ
アドレス設定ビット
機能
ワイルドレジスタ機能により修正するアドレスを設定します。
このビットに割り当てるアドレスを設定します。それぞれのワイルドレジス
タ番号に対応してアドレスを指定します。
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第 14 章 ワイルドレジスタ
14.3 ワイルドレジスタのレジスタ
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ワイルドレジスタアドレス比較許可レジスタ
(WREN)
14.3.3
ワイルドレジスタアドレス比較許可レジスタ (WREN) は , それぞれのワイルドレジ
スタ番号に対応して , ワイルドレジスタの動作を許可 / 禁止します。
■ ワイルドレジスタアドレス比較許可レジスタ (WREN)
図 14.3-4 ワイルドレジスタアドレス比較許可レジスタ (WREN)
アドレス
0076H
bit7
bit6
bit5
bit4
bit3
−
−
予約
予約
予約
R0/WX
R0/WX
R0/W0
R0/W0
R0/W0
bit2
EN2
R/W
bit1
EN1
R/W
bit0
EN0
R/W
初期値
00000000B
R/W :リード / ライト可能 ( 読出し値は書込み値 )
R0/W0 :予約ビット ( 書込み値は "0", 読出し値は "0")
R0/WX :未定義ビット ( 読出し値は "0", 書込みは動作に影響なし )
−
:未定義
表 14.3-4 ワイルドレジスタアドレス比較許可レジスタ (WREN) の各機能説明
ビット名
機能
bit7,
bit6
未定義ビット
未定義ビットです。
• 読出し時の値は "0"
• 書込みは動作に影響を与えません。
bit5
∼
bit3
予約ビット
予約ビットです。
• 読出し時の値は "0" です。
• 常に "0" を設定してください。
bit2
∼
bit0
ワイルドレジスタの動作を許可 / 禁止します。
• EN0 はワイルドレジスタ番号 0 に対応します。
EN2, EN1, EN0:
• EN1 はワイルドレジスタ番号 1 に対応します。
ワイルドレジスタ アド
• EN2 はワイルドレジスタ番号 2 に対応します。
レス比較許可ビット
"0" に設定した場合:ワイルドレジスタ機能の動作を禁止します。
"1" に設定した場合:ワイルドレジスタ機能の動作を許可します。
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219
第 14 章 ワイルドレジスタ
14.3 ワイルドレジスタのレジスタ
MB95160/MA シリーズ
ワイルドレジスタデータテスト設定レジスタ
(WROR)
14.3.4
ワイルドレジスタデータテスト設定レジスタ (WROR) は , 対応するワイルドレジス
タデータ設定レジスタ (WRDR0 ∼ WRDR2) の読出しを許可 / 禁止します。
■ ワイルドレジスタデータテスト設定レジスタ (WROR)
図 14.3-5 ワイルドレジスタデータテスト設定レジスタ (WROR)
アドレス
0077H
bit7
bit6
bit5
bit4
−
−
予約
予約
R0/WX
R0/WX
R0/W0
R0/W0
bit3
bit2
DRR2
R0/W0
R/W
予約
bit1
bit0
DRR1 DRR0
R/W
R/W
初期値
00000000B
R/W :リード / ライト可能 ( 読出し値は書込み値 )
R0/W0 :予約ビット ( 書込み値は "0", 読出し値は "0")
R0/WX :未定義ビット ( 読出し値は "0", 書込みは動作に影響なし )
−
:未定義
表 14.3-5 ワイルドレジスタデータテスト設定レジスタ (WROR) の各機能説明
ビット名
機能
bit7,
bit6
未定義ビット
未定義ビットです。
• 読出し時の値は "0" です。
• 書込みは動作に影響を与えません。
bit5
∼
bit3
予約ビット
予約ビットです。
• 読出し時の値は "0" です。
• 常に "0" を設定してください。
DRR2, DRR1, DRR0:
ワイルドレジスタ
データテスト設定ビット
対応するワイルドレジスタデータ設定レジスタの読出しを許可 / 禁止し
ます。
• DRR0 はワイルドレジスタデータ設定レジスタ (WRDR0) の読出しを許
可 / 禁止します。
• DRR1 はワイルドレジスタデータ設定レジスタ (WRDR1) の読出しを許
可 / 禁止します。
• DRR2 はワイルドレジスタデータ設定レジスタ (WRDR2) の読出しを許
可 / 禁止します。
"0" に設定した場合:読出しは禁止となります。
"1" に設定した場合:読出しは許可となります。
bit2
∼
bit0
220
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第 14 章 ワイルドレジスタ
14.4 ワイルドレジスタの動作説明
MB95160/MA シリーズ
14.4
ワイルドレジスタの動作説明
ワイルドレジスタの設定順序について説明します。
■ ワイルドレジスタの設定順序
ワイルドレジスタを使用する場合 , あらかじめユーザプログラム内に外部メモリ ( 例え
ば , E2PROM や FRAM) からワイルドレジスタに値を読み出すプログラムを準備する必
要があります。以下に , ワイルドレジスタの設定方法を示します。
なお , 外部メモリとデバイスの間の通信方法については , ここには示していません。
• ワイルドレジスタアドレス設定レジスタ (WRAR0 ∼ WRAR2) に , 内蔵 ROM コード
を変更するアドレスを書き込みます。
• 対応するワイルドレジスタデータ設定レジスタ (WRDR0 ∼ WRDR2) に新しいコー
ドを書き込みます。
• ワイルドレジスタアドレス比較許可レジスタ (WREN) に対応するビットを書込み ,
ワイルドレジスタ機能を有効にします。
表 14.4-1 に , ワイルドレジスタのレジスタ設定順序を示します。
表 14.4-1 ワイルドレジスタのレジスタ設定順序
動作順序
動作
動作例
1
外部より , それぞれの通信方法を
介して置換するデータを読み出し
ます。
変更するデータは "B5H" とします。3 つの内蔵 ROM
2
3
4
ワイルドレジスタアドレス設定レ
ジスタ (WRAR0 ∼ WRAR2) に置
換アドレスを書き込みます。
変更する内蔵 ROM コードはアドレス F011H にあり ,
コードを変更することとします。
ワイルドレジスタアドレス設定レジスタ
WRAR0=F011H, WRAR1=..., WRAR2=... を設定しま
す。
ワイルドレジスタデータ設定レジ
スタ (WRDR0 ∼ WRDR2) に新し
ワイルドレジスタデータ設定レジスタ
い ROM コード ( 内蔵 ROM コード WRDR0=B5H, WRDR1=..., WRDR2=... を設定します。
を置換するもの ) を書き込みます。
ワイルドレジスタアドレス比較許
可レジスタ (WREN) に対応する
ビットを有効にします。
ワイルドレジスタアドレス比較許可レジスタ
(WREN) の bit0 に "1" を設定すると , ワイルドレジ
スタ番号 0 の機能が有効になります。アドレスがワ
イルドレジスタアドレス設定レジスタ (WRAR) に設
定した値と一致した場合に , ワイルドレジスタデー
タ設定レジスタ (WRDR) の値が内蔵 ROM コードと
置換されます。複数の内蔵 ROM コードを置換する
必要がある場合 , ワイルドレジスタアドレス比較許
可レジスタ (WREN) の対応するビットを許可してく
ださい。
■ ワイルドレジスタ適用アドレス
ワイルドレジスタが適用できるアドレス空間は , "0078H" を除くすべての空間です。
アドレス "0078H" はレジスタバンクポインタ , ダイレクトバンクポインタのミラーアド
レスとなっているため , アドレス "0078H" にパッチをあてることはできません。
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221
第 14 章 ワイルドレジスタ
14.5 一般的なハードウェア接続例
14.5
MB95160/MA シリーズ
一般的なハードウェア接続例
ワイルドレジスタ機能を使用するときのハードウェア間の一般的な接続例について
示します。
■ ハードウェア接続例
図 14.5-1 ハードウェア間の一般的な接続
E2PROM
(修正プログラム格納)
SO
SI
SCK
222
SIN
SOT
SCK
本シリーズ
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第 15 章
8/16 ビット複合タイマ
8/16 ビット複合タイマの機能と動作について説明
します。
15.1 8/16 ビット複合タイマの概要
15.2 8/16 ビット複合タイマの構成
15.3 8/16 ビット複合タイマのチャネル
15.4 8/16 ビット複合タイマの端子
15.5 8/16 ビット複合タイマのレジスタ
15.6 8/16 ビット複合タイマの割込み
15.7 インターバルタイマ機能 ( ワンショットモード ) の 動
作説明
15.8 インターバルタイマ機能 ( 連続モード ) の動作説明
15.9 インターバルタイマ機能 ( フリーランモード ) の 動作説明
15.10 PWM タイマ機能 ( 周期固定モード ) の動作説明
15.11 PWM タイマ機能 ( 周期可変モード ) の動作説明
15.12 PWC タイマ機能の動作説明
15.13 インプットキャプチャ機能の動作説明
15.14 ノイズフィルタの動作説明
15.15 動作中の各モードでの状態
15.16 8/16 ビット複合タイマ使用上の注意
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223
第 15 章 8/16 ビット複合タイマ
15.1 8/16 ビット複合タイマの概要
15.1
MB95160/MA シリーズ
8/16 ビット複合タイマの概要
8/16 ビット複合タイマは , 2 つの 8 ビットカウンタで構成されており , 2 つの 8 ビッ
トタイマとして使用することも , カスケード接続して 1 つの 16 ビットタイマとして
使用することもできます。
8/16 ビット複合タイマは , 以下の機能があります。
• インターバルタイマ機能
• PWM タイマ機能
• PWC タイマ機能 ( パルス幅測定 )
• インプットキャプチャ機能
■ インターバルタイマ機能 ( ワンショットモード )
インターバルタイマ機能 ( ワンショットモード ) では , タイマを起動するとカウンタが
"00H" からカウント動作を開始し , カウンタの値がレジスタ設定値と一致するとタイマ
出力が反転し , 割込み要求が発生してカウント動作が停止します。
■ インターバルタイマ機能 ( 連続モード )
インターバルタイマ機能 ( 連続モード ) では , 起動すると "00H" からカウント動作を開
始し , カウンタの値がレジスタ設定値と一致するとタイマ出力が反転し , 割込み要求が
発生して再度 "00H" からカウント動作を継続します。この連続動作の結果 , タイマは方
形波を出力します。
■ インターバルタイマ機能 ( フリーランモード )
インターバルタイマ機能 ( フリーランモード ) では , カウンタが "00H" からカウント動
作を開始し , カウンタの値がレジスタ設定値と一致するとタイマ出力が反転して割込
み要求が発生します。そのままカウント動作を継続してカウント値が "FFH" に達する
と , また "00H" からカウント動作を継続します。この連続動作の結果 , タイマは方形波
を出力します。
■ PWM タイマ機能 ( 周期固定モード )
PWM タイマ機能 ( 周期固定モード ) では , 周期固定で "H" パルス幅可変の PWM 信号
を生成します。
周期は 8 ビット動作モードでは "FFH", 16 ビット動作モードでは "FFFFH"
に固定され , カウントクロックの選択により時間が決定されます。"H" パルス幅はレジ
スタ設定により指定します。
■ PWM タイマ機能 ( 周期可変モード )
PWM タイマ機能 ( 周期可変モード ) では , 2 つの 8 ビットカウンタを使用して周期と
"L" パルス幅をレジスタで指定することにより , 任意の周期とデューティの 8 ビット
PWM 信号を生成します。
この動作モードでは , 2 つの 8 ビットカウンタを使用するため , 16 ビットカウンタを構
成できません。
224
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MB95160/MA シリーズ
第 15 章 8/16 ビット複合タイマ
15.1 8/16 ビット複合タイマの概要
■ PWC タイマ機能
PWC タイマ機能では , 外部入力パルスの幅および周期を測定できます。
この動作モードでは , 外部入力信号でカウント開始エッジを検出すると , カウンタは
"00H" からカウント動作を開始し , カウント終了エッジを検出するとカウント値をレジ
スタに転送して割込みを発生します。
■ インプットキャプチャ機能
インプットキャプチャ機能では , 外部入力信号のエッジ検出によりカウンタの値をレ
ジスタに格納します。
この機能にはカウント動作にフリーランモードとクリアモードがあります。
クリアモードではカウンタは "00H" からカウント動作を開始し , エッジを検出すると ,
カウンタの値をレジスタに転送して割込みを発生します。この場合には "00H" からカ
ウント動作を継続します。
フリーランモードではエッジを検出するとカウンタの値をレジスタに転送し , 割込み
発生しますが , カウンタをクリアすることなくそのままカウント動作を継続します。
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225
第 15 章 8/16 ビット複合タイマ
15.2 8/16 ビット複合タイマの構成
15.2
MB95160/MA シリーズ
8/16 ビット複合タイマの構成
8/16 ビット複合タイマの 1 つのチャネル内は , 以下のブロックで構成されています。
• 8 ビットカウンタ× 2
• 8 ビットコンパレータ ( テンポラリラッチを含む ) × 2
• 8/16 ビット複合タイマ 00/01 データレジスタ× 2 (T00DR/T01DR)
• 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 0 × 2 (T00CR0/T01CR0)
• 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 1 × 2 (T00CR1/T01CR1)
• 8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ (TMCR0)
• アウトプットコントローラ× 2
• 制御ロジック× 2
• カウントクロックセレクタ× 2
• エッジ検出器× 2
• ノイズフィルタ× 2
226
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第 15 章 8/16 ビット複合タイマ
15.2 8/16 ビット複合タイマの構成
MB95160/MA シリーズ
■ 8/16 ビット複合タイマのブロックダイヤグラム
図 15.2-1 8/16 ビット複合タイマのブロックダイヤグラム
T00CR0
IFE C2 C1 C0 F3 F2 F1
F0
タイマ00
CK00
8ビットカウンタ
:
:
カウント
クロック
セレクタ
CK07
タイマ出力
制御回路部
プリスケーラ/TBT
:
からの
:
クロック
CK06
8ビットコンパレータ
TO00
出力
コントローラ
ENO0
8ビットデータレジスタ
エッジ
検出器
ノイズ
フィルタ
EC00
TII0
STA HO IE IR BF IF SO OE
T00CR1
TMCR0 *
TO1
TO0
IIS
MOD
IRQ1
16ビットモード制御信号
FE11 FE10 FE01 FE00
T01CR0 IFE C2 C1 C0 F3 F2 F1 F0
タイマ01
16ビット
モードクロック
プリ
スケーラ
/TBT
からの
クロック
8ビットカウンタ
CK10
:
:
CK16
:
:
カウント
クロック
セレクタ
CK17
8ビットコンパレータ
出力
コントローラ
TO01
ENO1
8ビットデータレジスタ
外部入力
ノイズ
フィルタ
EC01
タイマ出力
制御回路部
EC0
IRQ0
IRQ
回路部
エッジ
検出器
T01CR1 STA HO IE IR BF IF SO OE
*: タイマ00とタイマ01によって共有されたレジスタ
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227
第 15 章 8/16 ビット複合タイマ
15.2 8/16 ビット複合タイマの構成
MB95160/MA シリーズ
● 8 ビットカウンタ
各種タイマ動作の基本となるカウンタです。2 つの 8 ビットカウンタとして , または 1
つの 16 ビットカウンタとして使用できます。
● 8 ビットコンパレータ
8/16 ビット複合タイマ 00/01 データレジスタの値とカウンタの値を比較します。
8/16 ビッ
ト複合タイマ 00/01 データレジスタの値を一時的に格納するラッチを内蔵しています。
● 8/16 ビット複合タイマ 00/01 データレジスタ
インターバルタイマ動作と PWM タイマ動作時のカウント上限値の書込みおよび PWC
タイマ動作とインプットキャプチャ動作時のカウント値の読出しを行います。
● 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 0 (T00CR0/T01CR0)
タイマ動作モードの選択 , カウントクロックの選択および IF フラグ割込みの許可また
は禁止を行います。
● 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 1 (T00CR1/T01CR1)
割込みフラグの制御 , タイマ出力の制御およびタイマ動作の制御を行います。
● 8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ (TMCR0)
ノイズフィルタ機能の選択 , 8 ビットまたは 16 ビット動作モードの選択 , タイマ 00 信
号入力の選択およびタイマ出力値の表示を行います。
● アウトプットコントローラ
タイマ出力を制御します。端子出力が許可されているときは , タイマ出力は外部端子に
出力されます。
● 制御回路部
タイマ動作の制御を行います。
● カウントクロックセレクタ
カウンタの動作クロックをプリスケーラの出力 ( マシンクロックの分周およびタイム
ベースタイマの出力 ) から選択します。
● エッジ検出器
PWC タイマ動作やインプットキャプチャ動作時のイベントとなる外部入力信号のエッ
ジを選択します。
● ノイズフィルタ
外部入力信号のノイズフィルタとして動作します。"H" パルスノイズ除去 , "L" パルス
ノイズ除去または "H"/"L" パルスノイズ除去から選択できます。
● TII0 内部端子 (LIN-UART に内部接続 , ch.0 のみ )
TII0 端子はタイマ 00 の信号入力端子として機能しますが , チップ内部で LIN-UART に
接続されています。その使用方法については「第 22 章 LIN-UART」を参照してくださ
い。なお , ch.1 の TII0 端子は内部で "0" に固定されています。
■ 入力クロック
8/16 ビット複合タイマは , プリスケーラからの出力クロックを入力クロック ( カウント
クロック ) として使用します。
228
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第 15 章 8/16 ビット複合タイマ
15.3 8/16 ビット複合タイマのチャネル
MB95160/MA シリーズ
15.3
8/16 ビット複合タイマのチャネル
8/16 ビット複合タイマのチャネルについて説明します。
■ 8/16 ビット複合タイマのチャネル
MB95160/MA シリーズは , 8/16 ビット複合タイマを 2 チャネル搭載しています。
1 チャネル内には , 8 ビットカウンタが 2 つあり , それぞれ , 2 つの 8 ビットタイマとし
て , または 1 つの 16 ビットタイマとして使用できます。それぞれのチャネルと外部端
子およびレジスタの対応を表に示します。
表 15.3-1 8/16 ビット複合タイマのチャネルと外部端子の対応
チャネル
0
1
端子名
端子機能
TO00
タイマ 00 出力
TO01
タイマ 01 出力
EC0
タイマ 00 入力およびタイマ 01 入力
TO10
タイマ 10 出力
TO11
タイマ 11 出力
EC1
タイマ 10 入力およびタイマ 11 入力
表 15.3-2 8/16 ビット複合タイマのチャネルとレジスタの対応
チャネル
0
1
レジスタ名
レジスタ機能
T00CR0
タイマ 00 制御ステータスレジスタ 0
T01CR0
タイマ 01 制御ステータスレジスタ 0
T00CR1
タイマ 00 制御ステータスレジスタ 1
T01CR1
タイマ 01 制御ステータスレジスタ 1
T00DR
タイマ 00 データレジスタ
T01DR
タイマ 01 データレジスタ
TMCR0
タイマ 00/01 タイマモード制御レジスタ
T10CR0
タイマ 10 制御ステータスレジスタ 0
T11CR0
タイマ 11 制御ステータスレジスタ 0
T10CR1
タイマ 10 制御ステータスレジスタ 1
T11CR1
タイマ 11 制御ステータスレジスタ 1
T10DR
タイマ 10 データレジスタ
T11DR
タイマ 11 データレジスタ
TMCR1
タイマ 10/11 タイマモード制御レジスタ
以下の節では 8/16 ビット複合タイマの ch.0 側のみの説明を行います。
ほかのチャネルについても同様です。
端子名およびレジスタ名内の 2 桁の数値は , 上位がチャネル , 下位がタイマに対応して
います。
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229
第 15 章 8/16 ビット複合タイマ
15.4 8/16 ビット複合タイマの端子
15.4
MB95160/MA シリーズ
8/16 ビット複合タイマの端子
8/16 ビット複合タイマに関連する端子について説明します。
■ 8/16 ビット複合タイマに関連する端子
8/16 ビット複合タイマに関連する外部端子は TO00, TO01, EC0, EC1, また , チップ内部
接続のために TII0 内部端子があります。
● TO00 端子
TO00:
8 ビット動作モード時のタイマ 00 の , 16 ビット動作モード時のタイマ 00 +タイマ
01 のタイマ出力端子になります。インターバルタイマ機能時 , PWM タイマ機能時 ,
または PWC タイマ機能時に出力を許可 (T00CR1:OE=1) とすると , ポート方向レジ
スタ (DDR2:bit2) に関係なく自動的に出力となり , タイマ出力 TO00 端子として機能
します。
インプットキャプチャ機能のとき出力を許可すると , 出力は不定となります。
● TO01 端子
TO01:
8 ビット動作モード時のタイマ 01 のタイマ出力端子になります。インターバルタイ
マ機能時 , PWM タイマ機能 ( 周期固定モード ) 時 , または PWC タイマ機能時に出
力を許可 (T01CR1:OE=1) とすると , ポート方向レジスタ (DDR2:bit3) に関係なく自
動的に出力となり , タイマ出力 TO01 端子として機能します。
16 ビット動作モードの場合 , PWM タイマ機能 ( 周期可変モード ) とインプットキャ
プチャ機能のときに出力を許可すると , 出力は不定となります。
● EC0 端子
EC0 端子は , EC00 内部端子および EC01 内部端子に接続しています。
EC00 内部端子 :
インターバルタイマ機能時または PWM タイマ機能時のタイマ 00 外部カウントク
ロック入力端子 , および PWC タイマ機能時またはインプットキャプチャ機能時の
タイマ 00 の信号入力端子として機能します。PWC タイマ機能時またはインプット
キャプチャ機能時に外部カウントクロック入力端子として設定できません。
この入力機能を使用するときはポート方向レジスタ (DDR2:bit4) を "0" に設定して
入力ポートにしてください。
EC01 内部端子 :
インターバルタイマ機能時または PWM タイマ機能時のタイマ 01 外部カウントク
ロック入力端子 , および PWC タイマ機能時またはインプットキャプチャ機能時の
タイマ 01 の信号入力端子として機能します。PWC タイマ機能時またはインプット
キャプチャ機能時に外部カウントクロック入力端子として設定できません。
16 ビット動作モード時には , この入力は使用されません。PWM タイマ機能 ( 周期
可変モード ) 時にはこの入力も使用できます。
この入力機能を使用するときはポート方向レジスタ (DDR2:bit4) を "0" に設定して
入力ポートにしてください。
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第 15 章 8/16 ビット複合タイマ
15.4 8/16 ビット複合タイマの端子
MB95160/MA シリーズ
■ 8/16 ビット複合タイマに関連する端子のブロックダイヤグラム
図 15.4-1 8/16 ビット複合タイマに関連する端子 (TO00) のブロックダイヤグラム
周辺機能出力許可
周辺機能出力
ヒステリシス
0
0
1
PDRリード
プルアップ
1
オート
モーティブ
1
P-ch
端子
PDR
0
PDRライト
ビット操作命令時
内部バス
DDRリード
DDR
DDRライト
ストップ,時計(SPL=1)
PULリード
PUL
PULライト
ILSR2リード
ILSR2
ILSR2ライト
図 15.4-2 8/16 ビット複合タイマに関連する端子 (TO01, EC0) のブロックダイヤグラム 1
ヒステリシス
0
周辺機能入力
周辺機能入力許可
周辺機能出力許可
周辺機能出力
ヒステリシス
01
オートモーティブ
1
0
0
オート
CMOS モーティブ
1
1
PDRリード
1
PDR
CMOS
0
端子
OD
PDRライト
ビット操作命令時
内部バス
DDRリード
DDR
DDRライト
ストップ,時計(SPL=1)
ILSRリード
ILSR
ILSRライト
ILSR2リード
ILSR2
ILSR2ライト
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第 15 章 8/16 ビット複合タイマ
15.4 8/16 ビット複合タイマの端子
MB95160/MA シリーズ
図 15.4-3 8/16 ビット複合タイマに関連する端子 (TO10, TO11, EC1) のブロックダイヤグラム
LCD出力
LCD出力許可
ヒステリシス
周辺機能入力
周辺機能入力許可
周辺機能出力許可
周辺機能出力
0
1
オート
モーティブ
0
1
PDRリード
1
端子
PDR
0
PDRライト
ビット操作命令時
内部バス
DDRリード
DDR
DDRライト
ストップ,時計(SPL=1)
ILSR2リード
ILSR2
ILSR2ライト
232
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第 15 章 8/16 ビット複合タイマ
15.5 8/16 ビット複合タイマのレジスタ
MB95160/MA シリーズ
15.5
8/16 ビット複合タイマのレジスタ
8/16 ビット複合タイマに関連するレジスタを示します。
■ 8/16 ビット複合タイマに関連するレジスタ
図 15.5-1 8/16 ビット複合タイマに関連するレジスタ
8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 0 (T00CR0/T01CR0)
アドレス
T01CR0 : 0F92H
T00CR0 : 0F93H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
IFE
R,W
C2
R,W
C1
R,W
C0
R,W
F3
R,W
F2
R,W
F1
R,W
F0
R,W
初期値
00000000B
8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 1 (T00CR1/T01CR1)
アドレス
T01CR1 : 0036H
T00CR1 : 0037H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
STA
R/W
HO
R/W
IE
R/W
IR
BF
R/WX
IF
R(RM1),W
SO
R/W
OE
R/W
bit2
TDR2
R/W
bit1
TDR1
R/W
bit0
TDR0
R/W
初期値
00000000B
初期値
00000000B
R(RM1),W
初期値
00000000B
8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR)
アドレス
T01DR : 0F94H
T00DR : 0F95H
bit7
TDR7
R/W
bit6
TDR6
R/W
bit5
TDR5
R/W
bit4
TDR4
R/W
bit3
TDR3
R/W
8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ (TMCR0)
アドレス
TMCR0 : 0F96H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
T01
R/WX
T00
R/WX
TIS
R/W
MOD
R/W
FE11
R/W
FE10
R/W
FE01
R/W
FE00
R/W
R/W
:リード / ライト可能 ( 読出し値は書込み値 )
R(RM1),W :リード / ライト可能 ( 読出し値と書込み値が異なる , リードモディファイライト (RMW)
系命令時は "1" 読出し )
R/WX
:リードオンリ ( 読出しは可能 , 書込みは動作に影響なし )
R,W
:リード / ライト可能 ( 読出し値と書込み値が異なる )
CM26-10121-3
FUJITSU MICROELECTRONICS LIMITED
233
第 15 章 8/16 ビット複合タイマ
15.5 8/16 ビット複合タイマのレジスタ
15.5.1
MB95160/MA シリーズ
8/16 ビット複合タイマ 00/01 制御ステータス
レジスタ 0 (T00CR0/T01CR0)
8/16 ビット複合タイマ 00/01 制御ステータスレジスタ (T00CR0/T01CR0) は , タイ
マの動作モードの選択 , カウントクロックの選択および IF フラグ割込みの許可また
は禁止を行います。T00CR0 はタイマ 00 に , T01CR0 はタイマ 01 に対応します。
■ 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 0 (T00CR0/T01CR0)
図 15.5-2 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 0 (T00CR0/T01CR0)
アドレス
T01CR0: 0F92H
T00CR0: 0F93H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
IFE
C2
C1
C0
F3
F2
F1
F0
00000000 B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
F3
F2
F1
F0
0
0
0
0
インターバルタイマ(ワンショットモード)
タイマ動作モード選択ビット
0
0
0
1
インターバルタイマ(連続モード)
0
0
1
0
インターバルタイマ(フリーランモード)
0
0
1
1
PWMタイマ(周期固定モード)
0
1
0
0
PWMタイマ(周期可変モード)
0
1
0
1
PWCタイマ("H"パルス=立上り~立下り)
0
1
1
0
PWCタイマ("L"パルス=立下り~立上り)
0
1
1
1
PWCタイマ(周期=立上り~立上り)
1
0
0
0
PWCタイマ(周期=立下り~立下り)
1
0
0
1
PWCタイマ("H"パルス=立上り~立下り & 周期=立上り~立上り)
1
0
1
0
インプットキャプチャ(立上り, フリーランカウンタ)
1
0
1
1
インプットキャプチャ(立下り, フリーランカウンタ)
1
1
0
0
インプットキャプチャ(両エッジ, フリーランカウンタ)
1
1
0
1
インプットキャプチャ(立上り, カウンタクリア)
1
1
1
0
インプットキャプチャ(立下り, カウンタクリア)
1
1
1
1
インプットキャプチャ (両エッジ, カウンタクリア)
C2
C1
C0
0
0
0
1 × MCLK(マシンクロック)
0
0
1
1/2 × MCLK(マシンクロック)
0
1
0
1/4 × MCLK(マシンクロック)
0
1
1
1/8 × MCLK(マシンクロック)
1
0
0
1/16 × MCLK(マシンクロック)
1
0
1
1/32 × MCLK(マシンクロック)
1
1
0
1/27 × FCH
1
1
1
外部クロック
IFE
カウントクロック選択ビット
IFフラグインタラプトイネーブル
0
IFフラグ割込み禁止
1
IFフラグ割込み許可
R/W :リード/ライト可能(読出し値は書込み値)
:初期値
234
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CM26-10121-3
第 15 章 8/16 ビット複合タイマ
15.5 8/16 ビット複合タイマのレジスタ
MB95160/MA シリーズ
表 15.5-1 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 0 (T00CR0/T01CR0) の各ビットの
機能説明 (1 / 2)
ビット名
bit7
bit6
∼
bit4
IFE:
IF フラグ
インタラプト
イネーブル
C2, C1, C0:
カウントクロック
選択ビット
CM26-10121-3
機 能
IF フラグ割込みを許可または禁止します。
"0" に設定した場合:IF フラグ割込みは禁止されます。
"1" に設定した場合:IE ビット (T00CR1/T01CR1:IE) がともに "1" で , IF フラグ
(T00CR1/T01CR1:IF) が "1" のとき , IF フラグ割込み要求を
出力します。
カウントクロックを選択します。
• カウントクロックはプリスケーラにより生成されます。「6.12 プリスケーラの
動作説明」を参照してください。
• タイマ動作中 (T00CR1/T01CR1:STA=1) のとき , これらのビットへの書込み動作
は無効になります。
• 16 ビット動作モード時には T01CR0 ( タイマ 01) のクロック選択は無効になり
ます。
• PWC 機能とインプットキャプチャ機能のときにこれらのビットを "111B" に設
定できません。PWC 機能またはインプットキャプチャ機能のときに "111B" を
書き込むと , これらのビットは "000B" にリセットされます。また , これらのビッ
トが"111B"の状態でインプットキャプチャ動作モードに遷移した場合も"000B"
にリセットされます。
C2
C1
C0
カウントクロック選択ビット
0
0
0
1 × MCLK ( マシンクロック )
0
0
1
1/2 × MCLK ( マシンクロック )
0
1
0
1/4 × MCLK ( マシンクロック )
0
1
1
1/8 × MCLK ( マシンクロック )
1
0
0
1/16 × MCLK ( マシンクロック )
1
0
1
1/32 × MCLK ( マシンクロック )
1
1
0
1/27 × FCH
1
1
1
外部クロック
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235
第 15 章 8/16 ビット複合タイマ
15.5 8/16 ビット複合タイマのレジスタ
MB95160/MA シリーズ
表 15.5-1 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 0 (T00CR0/T01CR0) の各ビットの
機能説明 (2 / 2)
ビット名
機 能
タイマ動作モードを選択します。
• PWM タイマ機能 ( 周期可変モード ) (F3, F2, F1, F0=0100B) は , T00CR0( タイマ
00) または T01CR0( タイマ 01) のいずれか一方のレジスタから設定します。こ
の場合 , 他方のレジスタはタイマ動作を開始 (T00CR1/T01CR1: STA=1) したと
きに自動的に , F3, F2, F1, F0=0100B となります。
• 16 ビット動作モードの設定 (TMCR0:MOD=1) されている状態で , PWM タイマ
機能 ( 周期可変モード ) で動作を開始 (T00CR1/T01CR1:STA=1) すると , MOD
ビットは自動的に "0" になります。
• タイマ動作中 (T00CR1/T01CR1:STA=1) のとき , これらのビットへの書込み動作
は無効になります。
bit3
∼
bit0
236
F3, F2, F1, F0:
タイマ動作モード
選択ビット
F3
F2
F1
F0
0
0
0
0
インターバルタイマ ( ワンショットモード )
0
0
0
1
インターバルタイマ ( 連続モード )
0
0
1
0
インターバルタイマ ( フリーランモード )
0
0
1
1
PWM タイマ ( 周期固定モード )
0
1
0
0
PWM タイマ ( 周期可変モード )
0
1
0
1
PWC タイマ ("H" パルス=立上り∼立下り )
0
1
1
0
PWC タイマ ("L" パルス=立下り∼立上り )
0
1
1
1
PWC タイマ ( 周期=立上り∼立上り )
1
0
0
0
PWC タイマ ( 周期=立下り∼立下り )
1
0
0
1
PWC タイマ
("H" パルス=立上り∼立下り & 周期=立上り
∼立上り )
1
0
1
0
インプットキャプチャ
( 立上り , フリーランカウンタ )
1
0
1
1
インプットキャプチャ
( 立下り , フリーランカウンタ )
1
1
0
0
インプットキャプチャ
( 両エッジ , フリーランカウンタ )
1
1
0
1
インプットキャプチャ
( 立上り , カウンタクリア )
1
1
1
0
インプットキャプチャ
( 立下り , カウンタクリア )
1
1
1
1
インプットキャプチャ
( 両エッジ , カウンタクリア )
タイマ動作モード選択ビット
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第 15 章 8/16 ビット複合タイマ
15.5 8/16 ビット複合タイマのレジスタ
MB95160/MA シリーズ
15.5.2
8/16 ビット複合タイマ 00/01 制御ステータス
レジスタ 1 (T00CR1/T01CR1)
8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 1 (T00CR1/T01CR1) は , 割込
みフラグの制御 , タイマ出力の制御およびタイマ動作の制御を行います。T00CR1 は
タイマ 00 に , T01CR1 はタイマ 01 に対応します。
■ 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 1 (T00CR1/T01CR1)
図 15.5-3 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 1 (T00CR1/T01CR1)
アドレス
T01CR1: 0036H
T00CR1: 0037H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
STA
HO
IE
IR
BF
IF
SO
OE
00000000B
R/W
R/W
R/W
R/W
R/W
R(RM1),W R/WX R(RM1),W
タイマ出力イネーブルビット
OE
0
タイマ出力禁止
1
タイマ出力許可
タイマ出力初期値ビット
SO
0
タイマ初期値"0"
1
タイマ初期値"1”
タイマリロード・オーバフローフラグ
IF
読出し時
書込み時
0
リロード・オーバフローなし
フラグクリア
1
リロード・オーバフローあり
動作に影響なし
BF
データレジスタフルフラグ
0
データレジスタに測定データなし
1
データレジスタに測定データあり
パルス幅測定完了・エッジ検出フラグ
IR
読出し時
書込み時
0
測定完了・エッジ検出なし
フラグクリア
1
測定完了・エッジ検出あり
動作に影響なし
割込み要求許可ビット
IE
0
割込み禁止
1
割込み許可
タイマ一時停止ビット
HO
0
タイマ動作可能
1
タイマ一時停止
タイマ動作イネーブルビット
STA
0
タイマ停止
1
タイマ動作
R/W
:リード/ライト可能(読出し値は書込み値)
R(RM1),W :リード/ライト可能(読出し値と書込み値が異なる, リードモディファイライト(RMW)系命令時は"1"読出し)
R/WX
:リードオンリ(読出しは可能, 書込みは動作に影響なし)
:初期値
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237
第 15 章 8/16 ビット複合タイマ
15.5 8/16 ビット複合タイマのレジスタ
MB95160/MA シリーズ
表 15.5-2 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 1 (T00CR1/T01CR1) の各ビットの
機能説明 (1 / 2)
ビット名
機 能
STA:
タイマ動作
イネーブルビット
タイマ動作を許可または停止します。
"0" に設定した場合:タイマ動作は停止し , カウント値は "00H" になります。
• PWM タイマ機能 ( 周期可変モード ) (T00CR0/T01CR0: F3, F2, F1, F0=0100B) の
ときは , T00CR1( タイマ 00) または T01CR1( タイマ 01) のいずれのレジスタか
らも STA ビットによりタイマ動作許可・停止が可能です。この場合 , 他方の
レジスタの STA ビットは自動的に同じ値に変化します。
• 16 ビット動作モード (TMCR0:MD=1) のときには , T00CR1( タイマ 00) の STA
ビットによりタイマ動作の許可または停止を行ってください。この場合 , 他方
のレジスタの STA ビットは自動的に同じ値に変化します。
"1" に設定した場合:カウント値 "00H" からタイマ動作を開始します。
• カウントクロック選択ビット (T00CR0/T01CR0:C2, C1, C0), タイマ動作モード
選択ビット(T00CR0/T01CR0:F3, F2, F1, F0), タイマ出力初期値ビット(T00CR1/
T01CR1:SO), 16 ビットモードイネーブルビット (TMCR0:MD) およびフィルタ
機能選択ビット (TMCR0:FE11, FE10, FE01, FE00) の設定は , このビットを "1"
に設定する前に行ってください。
HO:
タイマ
一時停止ビット
タイマ動作を一時停止または再開します。
• タイマ動作中にこのビットに "1" を書き込むとタイマ動作を一時停止します。
• タイマ動作が許可されている状態(T00CR1/T01CR1:STA=1)でこのビットに"0"
を書き込むとタイマ動作を再開します。
• PWM タイマ機能 ( 周期可変モード ) (T00CR0/T01CR0: F3, F2, F1, F0=0100B) の
とき , T00CR1( タイマ 00) または T01CR1( タイマ 01) のいずれのレジスタから
も HO ビットによりタイマ一時停止・動作再開が可能です。この場合 , 他方の
レジスタの HO ビットは自動的に同じ値に変化します。
• 16 ビット動作モード (TMCR0:MD=1) のときは , T00CR1( タイマ 00) の HO ビッ
トによりタイマ一時停止・動作再開を行ってください。この場合 , 他方のレジ
スタの STA ビットは自動的に同じ値に変化します。
bit5
IE:
割込み要求許可
ビット
割込み要求出力の許可または禁止を行います。
"0" に設定した場合:割込み要求を禁止にします。
"1"に設定した場合:パルス幅測定完了・エッジ検出フラグ (T00CR1/T01CR1:IR)
またはタイマリロード・オーバフローフラグ (T00CR1/
T01CR1:IF) が "1" のときに割込み要求を出力します。ただ
し , タイマリロード・オーバフローフラグ (T00CR1/
T01CR1:IF) からの割込み要求は , IF フラグインタラプトイ
ネーブル (T00CR0/T01CR0:IFE) も "1" に設定を行わないと
出力されません。
bit4
パルス幅測定の完了またはエッジが検出されたことを示します。
• PWC タイマ機能のとき , パルス幅測定が完了するとこのビットは "1" になり
ます。
• インプットキャプチャ機能のとき , エッジが検出されるとこのビットは "1" に
なります。
IR:
• PWCタイマ機能とインプットキャプチャ機能以外のとき , このビットは "0" に
パルス幅測定完了・
なります。
エッジ検出フラグ
• リードモディファイライト (RMW) 系命令ではこのビットから常に "1" が読み
出されます。
• 16 ビット動作モードのとき , T01CR1( タイマ 01) レジスタの IR ビットは "0"
になります。
• "0" を書き込むと , このビットは "0" になります。
• "1" を書き込んでも , 無視されます。
bit7
bit6
238
FUJITSU MICROELECTRONICS LIMITED
CM26-10121-3
MB95160/MA シリーズ
第 15 章 8/16 ビット複合タイマ
15.5 8/16 ビット複合タイマのレジスタ
表 15.5-2 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 1 (T00CR1/T01CR1) の各ビットの
機能説明 (2 / 2)
ビット名
bit3
機 能
• PWC タイマ機能のとき , パルス幅測定が完了してカウント値が 8/16 ビット複
合タイマ 00/01 データレジスタ (T00DR/T01DR) に格納されると , このビット
は "1" になります。
• 8 ビット動作モードのとき , 8/16 ビット複合タイマ 00/01 データレジスタ
(T00DR/T01DR) を読み出すとこのビットは "0" になります。
• このビットが "1" の場合 , 8/16 ビット複合タイマ 00/01 データレジスタはデー
タを保持します。このビットが "1" のとき , 次のエッジが検出されてもカウン
ト値は 8/16 ビット複合タイマ 00/01 データレジスタに転送されませんので , 次
の測定結果を喪失します。ただし, 例外として, "H"パルス&周期測定 (T00CR0/
T01CR0: F3, F2, F1, F0=1001B) のときはこのビットが "1" の状態でも "H" パル
BF:
スの測定結果が 8/16 ビット複合タイマ 00/01 データレジスタに転送され , 周期
データレジスタフル
の測定結果はこのビットが "1" の状態では 8/16 ビット複合タイマ 00/01 データ
フラグ
レジスタに転送されません。したがって , 周期測定を行うためには周期が終了
する前に "H" パルス測定の結果を読み出す必要があります。また , "H" パルス
測定の結果または周期測定の結果は次の "H" パルスが終了する前に読み出さ
ないと喪失します。
• 16ビット動作モードのとき, T00CR1(タイマ00)レジスタのBFビットはT01DR
( タイマ 01) を読み出すと "0" になります。
• 16 ビット動作モードのとき , T01CR1( タイマ 01) レジスタの BF ビットは "0"
になります。
• PWC タイマ機能以外のとき , このビットは "0" になります。
• このビットへの書込みは動作に影響を与えません。
IF:
タイマリロード・
オーバフロー
フラグ
カウント値の一致またはカウントのオーバフローを検出します。
• インターバルタイマ機能 ( ワンショット・連続モード・両方 ) または PWM タ
イマ機能 ( 周期可変モード ) のとき , 8/16 ビット複合タイマ 00/01 データレジ
スタ (T00DR/T01DR) の値とカウント値が一致すると , このビットは "1" にな
ります。
• PWC 機能またはインプットキャプチャ機能のとき , カウンタがオーバフロー
すると , このビットは "1" になります。
• リードモディファイライト (RMW) 系命令ではこのビットから常に "1" が読み
出されます。
• "0" を書き込むとこのビットは "0" になります。
• "1" の書込みは動作に影響を与えません。
• PWM 機能 ( 周期固定モード ) のとき , このビットは "0" になります。
• 16 ビット動作モードのとき , T01CR1( タイマ 01) の IF ビットは "0" になります。
bit1
SO:
タイマ出力初期値
ビット
このビットに書き込むことによりタイマ出力 (TMCR0:TO1/TO0) 初期値を設定
します。このビットの値はタイマ動作イネーブルビット (T00CR1/T01CR1:STA)
が "0" から "1" に変化したときタイマ出力に反映されます。
• 16 ビット動作モード (TMCR0:MOD=1) のときは , T00CR1( タイマ 00) の SO
ビットによりタイマ出力初期値を設定してください。この場合 , 他方のレジス
タの SO ビットの値は動作に影響を与えません。
• タイマ動作中 (T00CR1/T01CR1:STA=1) のとき , このビットへの書込みは無効
になります。ただし , 16 ビット動作モードの場合はタイマ動作中でも T01CR1
( タイマ 01) の SO ビットへの書込みができますが , タイマ出力に直接影響は
ありません。
• PWM タイマ機能 ( 周期固定 / 可変 ) のとき , またはインプットキャプチャ機能
のときは , このビットの値は動作に影響を与えません。
bit0
OE:
タイマ出力
イネーブルビット
タイマ出力を許可または禁止します。
"0" に設定した場合:タイマ出力は外部端子に出力されません。この場合 , 外部
端子は汎用ポートとして機能します。
"1" に設定した場合:タイマ出力 (TMCR0:TO1/TO0) が外部端子に出力されま
す。
bit2
CM26-10121-3
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239
第 15 章 8/16 ビット複合タイマ
15.5 8/16 ビット複合タイマのレジスタ
15.5.3
MB95160/MA シリーズ
8/16 ビット複合タイマ 00/01 タイマモード制御
レジスタ (TMCR0)
8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ (TMCR0) は , フィルタ機能
の選択 , 8 ビットまたは 16 ビット動作モードの選択 , タイマ 00 信号入力の選択およ
びタイマ出力値の表示を行います。このレジスタはタイマ 00 とタイマ 01 の両方に
対応します。
■ 8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ (TMCR0)
図 15.5-4 8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ (TMCR0)
TMCR0
アドレス
0F96H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
TO1
TO0
IIS
MOD
FE11
FE10
FE01
FE00
00000000B
R/WX
R/WX
R/W
R/W
R/W
R/W
R/W
R/W
FE01
タイマ00フィルタ機能選択ビット
FE00
0
0
フィルタなし
0
1
"H"パルスノイズ除去
1
0
"L"パルスノイズ除去
1
1
"H"/"L"パルスノイズ除去
FE11
FE10
0
0
フィルタなし
0
1
"H"パルスノイズ除去
1
0
"L"パルスノイズ除去
1
1
"H"/"L"パルスノイズ除去
タイマ01フィルタ機能選択ビット
MOD
8ビット/16ビット動作モード選択ビット
0
8ビット動作
1
16ビット動作
IIS
タイマ00内部信号選択ビット
0
ECO端子(EC00内部端子)をタイマ00入力として選択
1
TILO内部端子(TII0)をタイマ00入力として選択
タイマ00出力ビット
TO0
0
1
タイマ00出力値
タイマ01出力ビット
TO1
0
タイマ01出力値
1
R/W
:リード/ライト可能(読出し値は書込み値)
R(RM1),W :リード/ライト可能(読出し値と書込み値が異なる, リードモディファイライト(RMW)系命令時は"1"読出し)
R/WX
:リードオンリ(読出しは可能, 書込みは動作に影響なし)
:初期値
240
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第 15 章 8/16 ビット複合タイマ
15.5 8/16 ビット複合タイマのレジスタ
MB95160/MA シリーズ
表 15.5-3 8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ ch.0 (TMCR0) の各ビットの機能
説明 (1 / 2)
ビット名
機 能
TO1:
タイマ 01 出力ビット
タイマ 01 の出力値を示します。タイマ動作を開始 (T00CR1/T01CR1:STA=1)
すると , 選択したタイマ機能に応じてこのビットの値は変化します。
• このビットに書き込んでも動作に影響はありません。
• 16 ビット動作モードのとき, PWM タイマ機能 ( 周期可変モード) , インプッ
トキャプチャ機能のとき , このビットの値は不定です。
• インターバルタイマ機能または PWC タイマ機能のとき, タイマ動作を停止
(T00CR1/T01CR1:STA=0) すると , このビットは最後の値を保持します。
• PWM タイマ機能 ( 周期固定モード ) のときにタイマ動作を停止すると , こ
のビットは最後の値を保持します。
• タイマ動作停止中にタイマ動作モード選択ビット (T00CR0/T01CR0: F3, F2,
F1, F0) を変更したとき , このビットは , 過去に同じタイマ動作を行ったこ
とがある場合にはそのタイマ動作の最後の値を示すか , そうでない場合に
は初期値 "0" を示します。
bit6
TO0:
タイマ 00 出力ビット
タイマ 00 の出力値を示します。タイマ動作を開始 (T00CR1/T01CR1:STA=1)
すると , 選択したタイマ機能に応じてこのビットの値は変化します。
• このビットに書き込んでも動作に影響はありません。
• インプットキャプチャ機能のとき , このビットの値は不定です。
• インターバルタイマ機能 , PWM タイマ ( 周期可変モード ) 機能および PWC
タイマ機能のときにタイマ動作を停止 (T00CR1/T01CR1:STA=0) すると ,
このビットは最後の値を保持します。
• PWM タイマ機能 ( 周期固定モード ) のときにタイマ動作を停止すると , こ
のビットは最後の値を保持します。
• タイマ動作停止中にタイマ動作モード選択ビット (T00CR0/T01CR0: F3, F2,
F1, F0) を変更したとき , このビットは , 過去に同じタイマ動作を行ったこ
とがある場合にはそのタイマ動作の最後の値を示すか , そうでない場合に
は初期値 "0" を示します。
bit5
PWC タイマ機能またはインプットキャプチャ機能のとき , タイマ 00 の信号
入力を選択します。
IIS:
"0" に設定した場合:外部信号 (EC00) がタイマ 00 信号入力として選択され
タイマ 00 内部信号選択
ます。
ビット
"1" に設定した場合:内部信号 (TII0) がタイマ 00 信号入力として選択され
ます。
bit7
bit4
8 ビットまたは 16 ビット動作モードを選択します。
"0" に設定した場合:タイマ 00 とタイマ 01 はそれぞれ 8 ビットタイマとし
て動作します。
"1" に設定した場合:タイマ 00 とタイマ 01 は 16 ビットタイマとして動作
します。
• このビットが "1" の状態で , PWM タイマ機能 ( 周期可変モード ) の動作を
開始(T00CR1/T01CR1:STA=1)すると, このビットは自動的に"0"になります。
• タイマ動作中 (T00CR1:STA=1 または T01CR1:STA=1) のとき , このビット
への書込みは無効になります。
MOD:
16 ビットモード
イネーブルビット
PWC タイマ機能またはインプットキャプチャ機能のときのタイマ 01 への外
部信号 (EC01) に対するフィルタ機能を選択します。
bit3,
bit2
FE11, FE10:
タイマ 01 フィルタ機能
選択ビット
FE11
FE10
0
0
フィルタなし
0
1
"H" パルスノイズ除去
1
0
"L" パルスノイズ除去
1
1
"H"/"L" パルスノイズ除去
タイマ 01 フィルタ機能選択ビット
• タイマ動作中 (T01CR1:STA=1) のとき , このビットへの書込みは無効にな
ります。
• インターバルタイマ機能または PWM タイマ機能のとき , これらのビット
の設定は動作に影響しません ( フィルタ機能は動作しません )。
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241
第 15 章 8/16 ビット複合タイマ
15.5 8/16 ビット複合タイマのレジスタ
MB95160/MA シリーズ
表 15.5-3 8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ ch.0 (TMCR0) の各ビットの機能
説明 (2 / 2)
ビット名
機 能
PWC タイマ機能またはインプットキャプチャ機能のときのタイマ 00 への外
部信号 (EC00) に対するフィルタ機能を選択するビットです。
bit1,
bit0
FE01, FE00:
タイマ 00 フィルタ機能
選択ビット
FE01
FE00
0
0
フィルタなし
0
1
"H" パルスノイズ除去
1
0
"L" パルスノイズ除去
1
1
"H"/"L" パルスノイズ除去
タイマ 00 フィルタ機能選択ビット
• タイマ動作中 (T00CR1:STA=1) のとき , このビットへの書込みは無効にな
ります。
• インターバルタイマ機能または PWM タイマ機能のとき , これらのビット
の設定は動作に影響しません ( フィルタ機能は動作しません )。
242
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第 15 章 8/16 ビット複合タイマ
15.5 8/16 ビット複合タイマのレジスタ
MB95160/MA シリーズ
8/16 ビット複合タイマ 00/01 データレジスタ
(T00DR/T01DR)
15.5.4
8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) は , インターバルタ
イマ動作と PWM タイマ動作時のカウント上限値を設定するレジスタです。また ,
PWC タイマ動作とインプットキャプチャ動作時にはカウント値の読出しを行うこと
ができます。T00DR はタイマ 00 に , T01DR はタイマ 01 に対応します。
■ 8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR)
図 15.5-5 8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR)
アドレス
T01DR: 0F94H
T00DR: 0F95H
bit7
TDR7
R,W
bit6
TDR6
R,W
bit5
TDR5
R,W
bit4
TDR4
R,W
bit3
TDR3
R,W
bit2
TDR2
R,W
bit1
TDR1
R,W
bit0
TDR0
R,W
初期値
00000000B
R,W:リード / ライト可能 ( 読出し値と書込み値が異なる )
● インターバルタイマ機能のとき
8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) でインターバル時間を設
定します。動作を開始 (T00CR1/T01CR1:STA=1) すると , このレジスタの値は 8 ビット
コンパレータのラッチに転送され , カウントが開始されます。カウント値とラッチに転
送された値が一致すると, このレジスタの値は8ビットコンパレータのラッチに再び転
送され , カウント値が "00H" に戻って動作を継続します。
このレジスタを読み出すと , 現在のカウント値を読み出すことができます。
インターバルタイマのとき , このレジスタに "00H" の書込みを禁止します。
16 ビット動作モードのときは , データの上位を T01DR, 下位を T00DR に設定してくだ
さい。また , 書込みおよび読出しは T01DR, T00DR の順番で行ってください。
● PWM タイマ機能 ( 周期固定 ) のとき
8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) で "H" パルス幅時間を設
定します。動作を開始 (T00CR1/T01CR1:STA=1) すると , このレジスタの値は 8 ビット
コンパレータのラッチに転送され , タイマ出力 "H" からカウントが開始されます。カ
ウント値とラッチに転送された値が一致すると , タイマ出力は "L" になり , カウント値
が "FFH" までカウント動作を継続します。オーバフローが発生するとこのレジスタの
値は再び 8 ビットコンパレータのラッチに転送され , 次のカウント動作を継続します。
このレジスタを読み出すと , 現在のカウント値を読み出せます。
16 ビット動作モードのときは , データの上位を T01DR, 下位を T00DR に設定してくだ
さい。また , 書込みおよび読出しは T01DR, T00DR の順番で行ってください。
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243
第 15 章 8/16 ビット複合タイマ
15.5 8/16 ビット複合タイマのレジスタ
MB95160/MA シリーズ
● PWM タイマ機能 ( 周期可変 ) のとき
8/16 ビット複合タイマ 00 データレジスタ (T00DR) で "L" パルス幅時間 , 8/16 ビット複
合タイマ 01 データレジスタ (T01DR) で周期を設定します。動作を開始 (T00CR1/
T01CR1:STA=1) すると , それぞれレジスタの値は 8 ビットコンパレータのラッチに転
送され , タイマ出力 "L" から 2 つのカウンタの動作が開始されます。ラッチに転送され
た T00DR の値とタイマ 00 カウンタの値が一致すると , タイマ出力は "H" になり , ラッ
チに転送された T01DR の値とタイマ 01 カウンタの値が一致するまでカウント動作を
継続します。ラッチに転送された T01DR の値とタイマ 01 カウンタの値が一致すると ,
これらのレジスタの値は再びそれぞれの8ビットコンパレータのラッチに転送され, 次
の PWM サイクルのカウント動作を継続します。
このレジスタを読み出すと , 現在のカウント値を読み出せます。また , 書込みおよび読
出しは T01DR, T00DR の順番で行ってください。
● PWC タイマ機能のとき
8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) は PWC 測定結果の読出
しに使用します。PWC 測定が完了するとカウンタの値がこのレジスタに転送されて BF
ビットが "1" になります。
8/16 ビット複合タイマ 00/01 データレジスタを読むと , BF ビットは "0" になります。BF
ビットが "1" のとき , 8/16 ビット複合タイマ 00/01 データレジスタへの転送動作は行わ
れません。
例外として , "H" パルス & 周期測定 (T00CR0/T01CR0:F3, F2, F1, F0=1001B) のときは BF
ビットが "1" の状態でも "H" パルスの測定結果は 8/16 ビット複合タイマ 00/01 データ
レジスタに転送されますが , 周期の測定結果は BF ビットが "1" の状態では 8/16 ビット
複合タイマ 00/01 データレジスタに転送されません。したがって , 周期測定を行うため
には周期が終了する前に "H" パルス測定の結果を読み出す必要があります。また , "H"
パルスの測定結果または周期の測定結果は次の "H" パルスが終了する前に読み出さな
いと喪失します。
8/16 ビット複合タイマ 00/01 データレジスタを読み出す場合 , 意図せずに BF ビットを
クリアしないように注意してください。
8/16 ビット複合タイマ 00/01 データレジスタに書き込むと , 格納された測定データを書
込み値で更新します。したがって , 書込みは行わないでください。16 ビット動作モー
ドのときは , データの上位が T01DR, 下位が T00DR に転送されます。読出しは T01DR,
T00DR の順番で行ってください。
● インプットキャプチャ機能のとき
8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) はインプットキャプチャ
結果の読出しに使用します。指定されたエッジが検出されるとカウンタの値が 8/16
ビット複合タイマ 00/01 データレジスタに転送されます。
8/16 ビット複合タイマ 00/01 データレジスタに値を書き込むと , 格納された測定データ
を書込み値で更新します。したがって , 書込みは行わないでください。16 ビット動作
モードのときは , データの上位が T01DR, 下位が T00DR に転送されます。読出しは
T01DR, T00DR の順番で行ってください。
244
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第 15 章 8/16 ビット複合タイマ
15.5 8/16 ビット複合タイマのレジスタ
MB95160/MA シリーズ
● 読出し , 書込み動作について
T00DR と T01DR の 16 ビット動作モード時および PWM タイマ機能 ( 周期可変 ) 時の
読出し , 書込み動作は以下のように行われます。
• T01DR の読出し :
同レジスタの読出し動作に加えて , T00DR の値が内部の読出し
バッファへ格納する動作も同時に行われます。
• T00DR の読出し :
内部の読出しバッファからの読出し動作が行われます。
• T01DR への書込み : 内部の書込みバッファへの書込み動作が行われます。
• T00DR の書込み :
同レジスタへの書込み動作に加え , 内部の書込みバッファの値
が T01DR へ格納する動作も同時に行われます。
図 15.5-6 に , T00DR と T01DR の 16 ビット動作モード時の読み書き動作を示します。
図 15.5-6 T00DR と T01DR の 16 ビット動作モード時の読み書き動作
T00DR
レジスタ
書込み
データ
書込み
バッファ
T01DR
書込み
CM26-10121-3
読出し
バッファ
読出し
データ
T01DR
レジスタ
T00DR
書込み
T01DR
読出し
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T00DR
読出し
245
第 15 章 8/16 ビット複合タイマ
15.6 8/16 ビット複合タイマの割込み
MB95160/MA シリーズ
8/16 ビット複合タイマの割込み
15.6
8/16 ビット複合タイマは下記の割込みを発生し , それぞれに割込み番号と割込みベ
クタが割り当てられています。
• タイマ 00 割込み
• タイマ 01 割込み
■ タイマ 00 割込み
表 15.6-1 に , タイマ 00 の割込みを示します。
表 15.6-1 タイマ 00 の割込み
項目
説明
割込みフラグ
インターバルタイマ機能ま
たは PWM タイマ機能 ( 周期
可変モード ) のときの比較
一致。
T00CR1:IF
割込み許可
T00CR1:IE と T00CR0:IFE
割込み発生の条件
T00CR1:IF
PWC タイマ機能のときの測
定完了またはインプット
キャプチャ機能のときの
エッジ検出。
T00CR1:IR
T00CR1:IE と T00CR0:IFE
T00CR1:IE
PWC タイマ機能またはイン
プットキャプチャ機能のと
きのオーバフロー。
■ タイマ 01 割込み
表 15.6-2 に , タイマ 01 の割込みを示します。
表 15.6-2 タイマ 01 の割込み
項目
説明
割込みフラグ
インターバルタイマ機能ま
たは PWM タイマ機能 ( 周期
可変モード ) のときの比較
一致。
16 ビット動作モード時を除
く。
T01CR1:IF
割込み許可
T01CR1:IE と T00CR0:IFE
割込み発生の条件
246
T01CR1:IF
PWC タイマ機能のときの測
定完了またはインプット
キャプチャ機能のときの
エッジ検出。
16 ビット動作モード時を除
く。
T01CR1:IR
T01CR1:IE と T00CR0:IFE
T01CR1:IE
PWC タイマ機能またはイン
プットキャプチャ機能のと
きのオーバフロー。
16 ビット動作モード時を除
く。
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第 15 章 8/16 ビット複合タイマ
15.6 8/16 ビット複合タイマの割込み
MB95160/MA シリーズ
■ 8/16 ビット複合タイマの割込みに関連するレジスタとベクタテーブル
表 15.6-3 8/16 ビット複合タイマの割込みに関連するレジスタとベクタテーブル
割込み要因
割込み
要求番号
タイマ 00
割込みレベル設定レジスタ ベクタテーブルのアドレス
レジスタ
設定ビット
上位
下位
IRQ5
ILR1
L05
FFF0H
FFF1H
タイマ 01
IRQ6
ILR1
L06
FFEEH
FFEFH
タイマ 10*
IRQ22
ILR5
L22
FFCEH
FFCFH
タイマ 11
IRQ14
ILR3
L14
FFDEH
FFDFH
*:8/16 ビット複合タイマ (ch.1) は外部割込み回路 (ch.12 ∼ ch.15) と割込み要求番号 /
ベクタテーブルが兼用です。
全周辺機能の割込み要求番号 / ベクタテーブルについては「付録 B 割込み要因のテー
ブル」に記載されています。
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247
第 15 章 8/16 ビット複合タイマ
15.7 インターバルタイマ機能 ( ワンショットモード ) の 動作説
明
15.7
MB95160/MA シリーズ
インターバルタイマ機能 ( ワンショットモード ) の
動作説明
8/16 ビット複合タイマのインターバルタイマ機能 ( ワンショットモード ) の動作を
説明します。
■ インターバルタイマ機能 ( ワンショットモード ) の動作
インターバルタイマ機能として動作させるには , 図 15.7-1 のレジスタ設定が必要です。
図 15.7-1 インターバルタイマ機能の設定
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
T00CR0/T01CR0
IFE
C2
C1
C0
F3
F2
F1
F0
○
HO
○
IE
○
IR
0
0
0
0
T00CR1/T01CR1
○
STA
BF
IF
SO
OE
1
TO1
○
TO0
○
IIS
×
MOD
×
FE11
○
FE10
○
FE01
○
FE00
○
○
×
○
○
○
○
○
TMCR
T00DR/T01DR
インターバル時間 ( カウンタコンペア値 ) の設定
○:使用ビット
×:未使用ビット
1:"1" を設定
0:"0" を設定
インターバルタイマ機能 ( ワンショットモード ) では , タイマ動作を許可 (T00CR0/
T00CR1:STA=1) すると , 選択されたカウントクロックの立上りエッジでカウンタが
"00H" からカウント動作を開始します。カウンタの値が 8/16 ビット複合タイマ 00/01
データレジスタ (T00DR/T01DR) の値と一致すると , タイマ出力 (TMCR0:TO0/TO1) が
反 転 し て 割 込 み フ ラ グ (T00CR1/T01CR1:IF) が "1" に , ス タ ー ト ビ ッ ト (T00CR0/
T00CR1:STA) が "0" になり , カウント動作が停止します。
8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) の値は , カウント動作開
始時にコンパレータ内部の一時格納用のラッチ (比較データ格納用ラッチ) に転送され
ます。8/16 ビット複合タイマ 00/01 データレジスタに "00H" を書き込まないでください。
図 15.7-2 に , 8 ビット動作モードのインターバルタイマ機能の動作 ( タイマ 0) を示しま
す。
248
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第 15 章 8/16 ビット複合タイマ
インターバルタイマ機能 ( ワンショットモード ) の 動作説
明
図 15.7-2 8 ビット動作モードのインターバルタイマ機能の動作 ( タイマ 0)
MB95160/MA シリーズ 15.7
カウンタ値
FF H
80 H
00 H
時間
T00DR/T01DR値
(FFH)
タイマサイクル
T00DR/T01DR値変更(FFH→80H)*
プログラムにより
クリア
IF ビット
STA ビット
自動的にクリア
逆転
再起動
自動的にクリア 再起動
出力初期値の変更なし("0")に再動作する
タイマ出力端子
初期値"1"起動
*: T00DR/T01DR データレジスタ値が動作中に変更された場合, 新しい値が次のアクティブサイクルから使用されます。
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249
第 15 章 8/16 ビット複合タイマ
15.8 インターバルタイマ機能 ( 連続モード ) の動作説明
15.8
MB95160/MA シリーズ
インターバルタイマ機能 ( 連続モード ) の動作説明
8/16 ビット複合タイマのインターバルタイマ機能 ( 連続モードの動作 ) を説明しま
す。
■ インターバルタイマ機能 ( 連続モード ) の動作
インターバルタイマ機能 ( 連続モード ) として動作させるには , 図 15.8-1 のレジスタ設
定が必要です。
図 15.8-1 カウンタ機能 (8 ビットモード時 ) の設定
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
T00CR0/T01CR0
IFE
C2
C1
C0
F3
F2
F1
F0
○
STA
○
HO
○
IE
○
IR
0
0
0
1
T00CR1/T01CR1
BF
IF
SO
OE
1
TMCR
TO1
○
TO0
○
IIS
×
MOD
×
FE11
○
FE10
○
FE01
○
FE00
○
○
×
○
○
○
○
○
T00DR/T01DR
インターバル時間 ( カウンタコンペア値 ) の設定
○:使用ビット
×:未使用ビット
1:"1" を設定
0:"0" を設定
インターバルタイマ機能 ( 連続モード ) では , タイマ動作を許可 (T00CR0/T00CR1:
STA=1) すると , 選択されたカウントクロックの立上りエッジでカウンタが "00H" から
カウント動作を開始します。カウンタの値が 8/16 ビット複合タイマ 00/01 データレジ
スタ (T00DR/T01DR) の値と一致すると , タイマ出力ビット (TMCR0:TO0/TO1) が反転
し , 割込みフラグ (T00CR1/T01CR1:IF) が "1" になり , 再び "00H" からカウント動作を継
続します。この連続動作の結果 , タイマ出力は方形波を示します。
8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) の値は , カウント動作を
開始したとき , またはカウンタ値の比較一致を検出したときに , コンパレータ内部の一
時格納用のラッチ ( 比較データ格納用ラッチ ) に転送されます。カウント動作中は , 8/
16 ビット複合タイマ 00/01 データレジスタに "00H" を書き込まないでください。
タイマ動作を停止したとき, タイマ出力ビット (TMCR0:TO0/TO1) は最後の値を保持し
ます。
250
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第 15 章 8/16 ビット複合タイマ
15.8 インターバルタイマ機能 ( 連続モード ) の動作説明
図 15.8-2 インターバルタイマ機能 ( 連続モード ) 時動作図
コンペア値
コンペア値(E0H)
コンペア値(FFH)
コンペア値 (80H)
FFH
E0H
80H
00H
時間
T00DR/T01DR値変更(FFH→80H)*1
T00DR/T01TDR値(E0H)
プログラムによる
クリア
IFビット
STAビット
起動
一致
一致
一致
一致
一致
カウンタクリア *2
タイマ出力端子
*1: T00DR/T01DRデータレジスタ値が動作中に変更された場合, 新しい値が次のアクティブサイクルから使用されます。
*2: 動作中でかつ各々で一致が検出されるとカウンタはクリアされ, データレジスタ設定が比較データラッチにロードされます。
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251
第 15 章 8/16 ビット複合タイマ
15.9 インターバルタイマ機能 ( フリーランモード ) の 動作説明
15.9
MB95160/MA シリーズ
インターバルタイマ機能 ( フリーランモード ) の
動作説明
8/16 ビット複合タイマのインターバルタイマ機能 ( フリーランモード ) の動作を説
明します。
■ インターバルタイマ機能 ( フリーランモード ) の動作
インターバルタイマ機能 ( フリーランモード ) を動作させるには , 図 15.9-1 の設定が必
要です。
図 15.9-1 インターバルタイマ機能 ( フリーランモード ) の設定
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
T00CR0/T01CR0
IFE
C2
C1
C0
F3
F2
F1
F0
○
HO
○
IE
○
IR
0
0
1
0
T00CR1/T01CR1
○
STA
BF
IF
SO
OE
1
TO1
○
TO0
○
IIS
×
MOD
×
FE11
○
FE10
○
FE01
○
FE00
○
○
×
○
○
○
○
○
TMCR
T00DR/T01DR
インターバル時間 ( カウンタコンペア値 ) の設定
○:使用ビット
×:未使用ビット
1: "1" を設定
0:"0" を設定
インターバルタイマ機能 ( フリーランモード ) では , タイマ動作を許可 (T00CR0/
T00CR1:STA=1) すると , 選択されたカウントクロックの立上りエッジでカウンタが
"00H" からカウント動作を開始します。カウンタの値が 8/16 ビット複合タイマ 00/01
データレジスタ (T00DR/T01DR) の値と一致すると , タイマ出力ビット (TMCR0:TO0/
TO1) が反転して割込みフラグ (T00CR1/T01CR1:IF) が "1" になります。そのままカウン
ト動作を継続してカウント値が "FFH" に達すると , 再び "00H" からカウント動作を継続
します。この連続動作の結果 , タイマ出力は方形波を示します。
8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) の値は , カウント動作を
開始したとき , またはカウンタ値の比較一致を検出したときにコンパレータ内部の一
時格納用のラッチ ( 比較データ格納用ラッチ ) に転送されます。8/16 ビット複合タイマ
00/01 データレジスタに "00H" を書き込まないでください。
タイマ動作を停止したとき, タイマ出力ビット (TMCR0:TO0/TO1) は最後の値を保持し
ます。
252
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CM26-10121-3
MB95160/MA シリーズ 15.9
第 15 章 8/16 ビット複合タイマ
インターバルタイマ機能 ( フリーランモード ) の 動作説明
図 15.9-2 インターバルタイマ機能 ( フリーランモード ) 動作図
(E0H)
カウンタ値
FFH
E0H
80H
00H
時間
T00DR/T01DR値(E0H)
T00DR/T01DR値は変更されますが, 比較ラッチへの更新は行われません。
プログラムによるクリア
IFビット
STAビット
起動
一致
一致
一致
一致
カウンタ値一致*
タイマ出力端子
*: 動作中でかつ各々で一致が検出されると, カウンタはクリアされず, データレジスタ設定は比較データラッチに再ロードされません。
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253
第 15 章 8/16 ビット複合タイマ
15.10 PWM タイマ機能 ( 周期固定モード ) の動作説明
15.10
MB95160/MA シリーズ
PWM タイマ機能 ( 周期固定モード ) の動作説明
8/16 ビット複合タイマの PWM タイマ機能 ( 周期固定モード ) の動作を説明します。
■ PWM タイマ機能 ( 周期固定モード ) の動作
PWM タイマ機能 ( 周期固定モード ) を動作させるには , 図 15.10-1 の設定が必要です。
図 15.10-1 PWM タイマ機能 ( 周期固定モード ) の設定
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
T00CR0/T01CR0
IFE
C2
C1
C0
F3
F2
F1
F0
○
STA
○
HO
○
IE
○
IR
0
0
1
1
T00CR1/T01CR1
BF
IF
SO
OE
1
TMCR
TO1
○
TO0
×
IIS
×
MOD
×
FE11
×
FE10
×
FE01
×
FE00
○
○
×
○
○
○
○
○
T00DR/T01DR
"H" パルス幅 ( コンペア値 ) の設定
○:使用ビット
×:未使用ビット
1: "1" を設定
0:"0" を設定
PWM タイマ機能 ( 周期固定モード ) では , 周期固定で "H" パルス幅可変の PWM 信号
をタイマ出力端子 (TO00/TO01) から出力します。周期は 8 ビット動作モードでは "FFH"
に , 16 ビット動作モードでは "FFFFH" に固定で , カウントクロックの選択により時間
が決定されます。"H" パルス幅は 8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/
T01DR) の値により指定します。
この機能では割込みフラグ (T00CR1/T01CR1:IF) は影響されません。また , 1 つのサイ
クルは常に "H" パルス出力から始まりますので , タイマ出力初期値設定ビット
(T00CR1/T01CR1:SO) は動作に影響を与えません。
8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) の値は , カウント動作を
開始したとき , またはカウンタ値の比較一致を検出したときに , コンパレータ内部の一
時格納用のラッチ ( 比較データ格納用ラッチ ) に転送されます。
タイマ動作を停止したとき, タイマ出力ビット (TMCR0:TO0/TO1) は最後の値を保持し
ます。
タイマ起動 (STA ビットに "1" を書き込む ) 直後の出力波形では "H" パルスが設定値よ
りも 1 カウントクロック少なくなります。
254
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第 15 章 8/16 ビット複合タイマ
15.10 PWM タイマ機能 ( 周期固定モード ) の動作説明
MB95160/MA シリーズ
図 15.10-2 PWM タイマ機能 ( 周期固定モード ) 動作図
T00DR/T01DRレジスタ値が"00H" (デューティ比 = 0%)
カウンタ値
00H
FFH00H
"H"
PWM波形
"L"
T00DR/T01DRレジスタ値が"80 H" (デューティ比 = 50%)
カウンタ値
00H
80H
FFH00H
"H"
PWM波形
"L"
T00DR/T01DRレジスタ値が"FFH" (デューティ比 = 99.6%)
カウンタ値
00H
FFH00H
"H"
PWM波形
"L"
1カウント幅
(注意事項) タイマ出力端子はPWM機能が選択されているとき, カウンタが停止(T00CR0/T01CR0:STA=0)したときのレベルを維持します。
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255
第 15 章 8/16 ビット複合タイマ
15.11 PWM タイマ機能 ( 周期可変モード ) の動作説明
15.11
MB95160/MA シリーズ
PWM タイマ機能 ( 周期可変モード ) の動作説明
8/16 ビット複合タイマの PWM タイマ機能 ( 周期可変モード ) の動作を説明します。
■ PWM タイマ機能 ( 周期可変モード ) の動作
PWM タイマ機能 ( 周期可変モード ) を動作させるには , 図 15.11-1 の設定が必要です。
図 15.11-1 PWM タイマ機能 ( 周期可変モード ) の設定
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
T00CR0/T01CR0
IFE
C2
C1
C0
F3
F2
F1
F0
○
HO
○
IE
○
IR
0
1
0
0
T00CR1/T01CR1
○
STA
BF
IF
SO
OE
1
TO1
○
TO0
○
IIS
×
MOD
×
FE11
○
FE10
×
FE01
×
FE00
○
○
×
×
○
○
○
○
TMCR
T00DR
"L" パルス幅 ( コンペア値 ) の設定
T01DR
PWM 波形 ( コンペア値 ) のサイクルを設定
○:使用ビット
×:未使用ビット
1: "1" を設定
PWM タイマ機能 ( 周期可変モード ) では , タイマ 00 とタイマ 01 の両方を使用し , 周
期を 8/16 ビット複合タイマ 01 データレジスタ (T01DR) で指定し , "L" パルス幅を 8/16
ビット複合タイマ 00 データレジスタ (T00DR) で指定することにより , 任意の周期と
デューティの PWM 信号をタイマ出力端子 (TO00) から出力します。
この機能では , 2 つの 8 ビットカウンタを使用するため , 16 ビットカウンタを構成でき
ません。
タイマ動作を許可 (T00CR1:STA=1 または T01CR1:STA=1 のいずれでも可能 ) すると ,
モードビット (TMCR0:MOD) は "0" になります。また , 最初のサイクルは常に "L" パル
ス出力から始まりますので , タイマ初期値設定ビット (T00CR1/T01CR1:SO) は動作に
影響を与えません。
割込みフラグ (T00CR1/T01CR1:IF) はそれぞれの 8 ビットカウンタがそれぞれの 8/16
ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) の値と一致したときに設定さ
れます。
8/16 ビット複合タイマ 00/01 データレジスタの値はカウント動作を開始したとき , また
はそれぞれのカウンタ値の比較一致を検出したときに , コンパレータ内部の一時格納
用のラッチ ( 比較データ格納用ラッチ ) に転送されます。
"L" パルス幅の設定値が周期の設定値より大きい場合は "H" は出力されません。
カウントクロックの選択は , タイマ 00 とタイマ 01 の両方に対してそれぞれ行う必要が
あります。このとき , 異なるカウントクロックを選択することを禁止します。
タイマ動作を停止したとき , タイマ出力ビット (TMCR0:TO0) は最後の出力値を保持し
ます。
256
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第 15 章 8/16 ビット複合タイマ
15.11 PWM タイマ機能 ( 周期可変モード ) の動作説明
MB95160/MA シリーズ
動作中に 8/16 ビット複合タイマ 00/01 データレジスタを書き換えた場合 , 書き込まれ
たデータは同期一致を検出した次のサイクルより有効となります。
図 15.11-2 PWM タイマ機能 ( 周期可変モード ) 動作図
T00DRレジスタ値が"80H", T01DRレジスタ値が"80H" (デューティ比 = 0%)
(タイマ00値 >= タイマ01値)
カウンタタイマ00値
カウンタタイマ01値
PWM波形
00H
00H
"H"
80H,00H
80H,00 H
80H,00 H
80H,00 H
"L"
T00DRレジスタ値が"40H", T01DRレジスタ値が"80H" (デューティ比 = 50%)
カウンタタイマ00値
カウンタタイマ01値
00H
00H
40H
00H
80H,00 H
40H
00H
80H,00 H
"H"
PWM波形
"L"
T00DRレジスタ値が"00H", T01DRレジスタ値が"FFH" (デューティ比 = 99.6%)
カウンタタイマ00値
カウンタタイマ01値
00H
FFH,00H
00H
00H
"H"
PWM波形
"L"
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1カウント幅
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257
第 15 章 8/16 ビット複合タイマ
15.12 PWC タイマ機能の動作説明
15.12
MB95160/MA シリーズ
PWC タイマ機能の動作説明
8/16 ビット複合タイマの PWC タイマ機能の動作を説明します。
■ PWC タイマ機能の動作
PWC タイマ機能を動作させるには , 図 15.12-1 の設定が必要です。
図 15.12-1 PWC タイマ機能の設定
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
T00CR0/T01CR0
IFE
C2
C1
C0
F3
F2
F1
F0
T00CR1/T01CR1
○
STA
○
HO
○
IE
○
IR
○
BF
○
IF
○
SO
○
OE
1
TMCR
TO1
○
TO0
○
IIS
○
MOD
○
FE11
○
FE10
○
FE01
×
FE00
○
○
○
○
○
○
○
○
T00DR/T01DR
パルス幅測定値を保持
○:使用ビット
×:未使用ビット
1: "1" を設定
PWC タイマ機能では , 外部入力パルスの幅および周期を測定できます。カウント開始・
終了のエッジはタイマ動作モード設定 (T00CR0/T01CR0:F3, F2, F1, F0) により選択し
ます。
この機能では , 外部入力信号の指定されたカウント開始エッジを検出すると , カウンタ
は "00H" からカウント動作を開始します。指定されたカウント終了エッジを検出する
と , カウント値を 8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) に転送
し , 割込みフラグ (T00CR1/T01CR1:IR) とバッファフルフラグ (T00CR1/T01CR1:BF) を
"1" にします。バッファフルフラグは 8/16 ビット複合タイマ 00/01 データレジスタ
(T00DR/T01DR) を読み出すことにより "0" になります。
バッファフルフラグが "1" の場合 , 8/16 ビット複合タイマ 00/01 データレジスタはデー
タを保持します。この間に次のエッジが検出されても , カウント値は 8/16 ビット複合
タイマ 00/01 データレジスタに転送されませんので , 次の測定結果を喪失します。
例外として , "H" パルス & 周期測定 (T00CR0/T01CR0:F3, F2, F1, F0=1001B) のときは BF
ビットが "1" の状態でも "H" パルスの測定結果が 8/16 ビット複合タイマ 00/01 データ
レジスタに転送されますが , 周期の測定結果は BF ビットが "1" の状態では 8/16 ビット
複合タイマ 00/01 データレジスタに転送されません。したがって , 周期測定を行うため
には周期が終了する前に "H" パルス測定の結果を読み出す必要があります。また , "H"
パルス測定の結果または周期測定の結果は次の "H" パルスが終了する前に読み出さな
いと喪失します。
258
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CM26-10121-3
第 15 章 8/16 ビット複合タイマ
15.12 PWC タイマ機能の動作説明
MB95160/MA シリーズ
カウンタの長さを超えた時間を測定する場合は , カウンタオーバフローの回数をソフ
トウェアでカウントすることにより , カウンタの長さを超えた時間を求めることがで
きます。すなわち , カウンタがオーバフローすると , 割込みフラグ (T00CR1/T01CR1:IF)
が "1" になりますので , この割込み処理ルーチンによりオーバフローの回数をカウント
します。また , オーバフローによりタイマ出力は反転します。タイマ出力の初期値は ,
タイマ出力初期値ビット (T00CR1/T01CR1:SO) により設定できます。
タイマ動作を停止したとき, タイマ出力ビット (TMCR0:TO1/TO0) は最後の値を保持し
ます。
タイマ起動前 (STA ビットに "1" を書き込む前 ) に割込みが発生した場合は 8/16 ビット
複合タイマ 00/01 データレジスタ (T00DR/T01DR) の値を無効としてください。
図 15.12-2 PWC タイマ機能動作図 (H パルス幅測定例 )
"H"幅
パルス入力
(PWC端子に波形入力)
カウンタ値
FFH
時間
STAビット
カウンタ動作
プログラムによるクリア
IRビット
BFビット
カウンタからT00DR/T01DRに
データ転送
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T00DR/T01DRデータレジスタ読出し
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259
第 15 章 8/16 ビット複合タイマ
15.13 インプットキャプチャ機能の動作説明
15.13
MB95160/MA シリーズ
インプットキャプチャ機能の動作説明
8/16 ビット複合タイマのインプットキャプチャ機能の動作を説明します。
■ インプットキャプチャ機能の動作
インプットキャプチャ機能を動作させるには , 図 15.13-1 の設定が必要です。
図 15.13-1 インプットキャプチャ機能の設定
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
T00CR0/T01CR0
IFE
C2
C1
C0
F3
F2
F1
F0
T00CR1/T01CR1
○
STA
○
HO
○
IE
○
IR
○
BF
○
IF
○
SO
○
OE
1
TMCR
TO1
○
TO0
○
IIS
○
MOD
×
FE11
○
FE10
×
FE01
×
FE00
×
×
○
○
○
○
○
○
T00DR/T01DR
パルス幅測定値を保持
○:使用ビット
×:未使用ビット
1: "1" を設定
インプットキャプチャ機能では , 外部信号入力のエッジ検出によりカウンタの値を 8/
16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) に格納します。検出する
エッジはタイマ動作モード設定 (T00CR0/T01CR0:F3, F2, F1, F0) により選択します。
この機能にはカウント動作にフリーランモードとクリアモードがあり , これもタイマ
動作モード設定により選択します。
クリアモードではカウンタは "00H" からカウント動作を開始します。エッジを検出す
ると , カウンタの値を 8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) に
転送して割込みフラグ (T00CR1/T01CR1:IR) が "1" になり , 再び "00H" からカウント動
作を継続します。
フリーランモードではエッジを検出すると , カウンタの値を 8/16 ビット複合タイマ 00/
01 データレジスタ (T00DR/T01DR) に転送して割込みフラグ (T00CR1/T01CR1:IR) が
"1" になります。この場合には , カウンタをクリアすることなく , そのままカウント動
作を継続します。
この機能では , バッファフルフラグ (T00CR1/T01CR1:BF) は影響を受けません。
カウンタの長さを超えた時間を測定する場合は , カウンタオーバフローの回数をソフ
トウェアでカウントすることにより , カウンタの長さを超えた時間を求めることがで
きます。すなわち , カウンタがオーバフローすると , 割込みフラグ (T00CR1/T01CR1:IF)
が "1" になりますので , この割込み処理ルーチンによりオーバフローの回数をカウント
します。
タイマ起動前 (STA ビットに "1" を書き込む前 ) に割込みが発生した場合は 8/16 ビット
複合タイマ 00/01 データレジスタ (T00DR/T01DR) のキャプチャ値を無効としてくださ
い。
260
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MB95160/MA シリーズ
第 15 章 8/16 ビット複合タイマ
15.13 インプットキャプチャ機能の動作説明
8/16 ビット複合タイマがカウンタ値をキャプチャするタイミングは , 外部入力信号の
両エッジのいずれかを検出する時と設定(T00CR0/T01CR0:F3-F0=1100B または 1111B)
された場合 , 下記のように立下りエッジの検出動作が外部入力信号レベルにより変わ
ります。
• 外部入力信号レベル:H
フリーランモードとクリアモードともに , 最初の立下りエッジは無視され , カウンタ
値はデータレジスタ(T00DR/T01DR)に転送されず , パルス幅測定完了 / エッジ検
出フラグ(T00CR1/T01CR1:IR)はセットされません。さらに , クリアモードでは , カ
ウンタもクリアされません。
• 外部入力信号レベル:L
8/16 ビット複合タイマは最初の立下りエッジからエッジ検出を開始します。
図 15.13-2 インプットキャプチャ機能動作図
FFH
BFH
9FH
7FH
3FH
T00DR/T01DRの
キャプチャ値
外部入力
7FH
3FH
BFH
キャプチャ立下りエッジ キャプチャ立上りエッジ
キャプチャ
立下りエッジ
カウンタクリアモード
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9FH
キャプチャ
立上りエッジ
カウンタフリーランモード
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261
第 15 章 8/16 ビット複合タイマ
15.14 ノイズフィルタの動作説明
15.14
MB95160/MA シリーズ
ノイズフィルタの動作説明
8/16 ビット複合タイマのノイズフィルタの動作を説明します。
インプットキャプチャ機能または PWC タイマ機能のとき , 外部入力端子 (EC0/EC1) か
らの信号のパルスノイズをノイズフィルタにより除去できます。レジスタの設定
(TMCR0:FE11, FE10, FE01, FE00) により "H" パルスノイズ除去 , "L" パルスノイズ除去
または "H"/"L" パルスノイズ除去から選択できます。除去できるパルスの幅は最大 3 マ
シンクロックサイクルです。フィルタ機能が動作状態の場合 , 信号入力に 4 マシンク
ロックサイクルの遅れが発生します。
図 15.14-1 ノイズフィルタの動作
フィルタ
クロック例
外部入力信号
出力フィルタ
"H"ノイズ
出力フィルタ
"L"ノイズ
出力フィルタ
"H"/"L"ノイズ
262
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第 15 章 8/16 ビット複合タイマ
15.15 動作中の各モードでの状態
MB95160/MA シリーズ
15.15
動作中の各モードでの状態
8/16 ビット複合タイマの動作中に , マイコンの時計モード , ストップモードへの移
行があったとき , または一時停止 (T00CR1/T01CR1:HO=1) の要求があったときの動
作を説明します。
■ インターバルタイマ機能 , インプットキャプチャ機能または PWC 機能の場合
8/16 ビット複合タイマの動作中に , 時計モード , ストップモードへ移行したとき , また
は一時停止の要求があったときのカウンタ値の状態を図 15.15-1 に示します。
ストップモード , 時計モードに移行すると , カウンタは値を保持して停止します。ス
トップモード , 時計モードが割込みによって解除されると , カウンタは保持した値から
動作を再開します。このため , 初回のインターバル時間や外部クロックのカウント数は
正しい値となりません。ストップモード , 時計モード解除後は , 必ずカウンタの値を初
期化してください。
図 15.15-1 スタンバイモードおよび一時停止時のカウンタの動作 (PWM タイマ機能以外 )
T00DR/T01DRデータレジスタ値(FFH)
カウンタ値
FFH
80H
00H
タイマサイクル
時間
要求終了
HO要求
HO要求終了
振動安定待ち遅延時間
ストップモード(不確定)からの
起動後のインターバル時間
IF ビット
動作停止
プログラムによる
クリア
STAビット
動作履歴
動作再起動
HOビット
IEビット
動作停止
スリープモード
SLPビット
(STBCレジスタ)
外部割込みによるストップモードからの起動
割込みによるスリープモードからの起動
STPビット
(STBCレジスタ)
ストップ
モード
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263
第 15 章 8/16 ビット複合タイマ
15.15 動作中の各モードでの状態
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図 15.15-2 スタンバイモードおよび一時停止時のカウンタの動作 (PWM タイマ機能のとき )
カウンタ値
FFH
(FFH)
00H
時間
発振安定待ち遅延時間
T00DR/T01DR値(FFH)
STAビット
*
PWMタイマ出力端子
SLPビット
スリープモード
停止前のレベルを維持
ホールド前のレベルを維持
(STBCレジスタ)
外部割込みによるストップモードからの起動
割込みによるスリープモードからの起動
STPビット
(STBCレジスタ)
HOビット
*: PWMタイマ出力はストップモードへの変更前の値を維持します。
264
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15.16
第 15 章 8/16 ビット複合タイマ
15.16 8/16 ビット複合タイマ使用上の注意
8/16 ビット複合タイマ使用上の注意
8/16 ビット複合タイマを使用するための注意点を示します。
■ 8/16 ビット複合タイマ使用上の注意
タイマ動作モード選択ビット (T00CR0/T01CR0:F3, F2, F1, F0) によりタイマ機能を変更
する場合は , あらかじめタイマ動作を停止 (T00CR1/T01CR1:STA=0) し , 割込みフラグ
(T00CR1/T01CR1:IF, IR), 割込み許可ビット(T00CR1/T01CR1:IE, T00CR0/T01CR0:IFE)
およびバッファフルフラグ (T00CR1/T01CR1:BF) をクリアしてください。
PWC 機能およびインプットキャプチャ機能では , タイマ起動前 (STA=0) であっても割
込みが発生する場合がありますので , 起動前の 8/16 ビット複合タイマ 00/01 データレ
ジスタ (T00DR/T01DR) の値は無効としてください。
8/16 ビット複合タイマがカウンタ値をキャプチャするタイミングは , 外部入力信号の
両エッジのいずれかを検出する時と設定(T00CR0/T01CR0:F3-F0=1100B または 1111B)
された場合 , 下記のように立下りエッジの検出動作が外部入力信号レベルにより変わ
ります。
• 外部入力信号レベル:H
フリーランモードとクリアモードともに , 最初の立下りエッジは無視され , カウンタ
値はデータレジスタ(T00DR/T01DR)に転送されず , パルス幅測定完了 / エッジ検
出フラグ(T00CR1/T01CR1:IR)はセットされません。さらに , クリアモードでは , カ
ウンタもクリアされません。
• 外部入力信号レベル:L
8/16 ビット複合タイマは最初の立下りエッジからエッジ検出を開始します。
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265
第 15 章 8/16 ビット複合タイマ
15.16 8/16 ビット複合タイマ使用上の注意
266
MB95160/MA シリーズ
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CM26-10121-3
第 16 章
8/16 ビット PPG
8/16 ビット PPG の機能と動作について説明しま
す。
16.1 8/16 ビット PPG の概要
16.2 8/16 ビット PPG の構成
16.3 8/16 ビット PPG のチャネル
16.4 8/16 ビット PPG の端子
16.5 8/16 ビット PPG のレジスタ
16.6 8/16 ビット PPG の割込み
16.7 8/16 ビット PPG の動作説明と設定手順例
16.8 8/16 ビット PPG 使用上の注意
16.9 8/16 ビット PPG タイマのサンプルプログラム
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267
第 16 章 8/16 ビット PPG
16.1 8/16 ビット PPG の概要
16.1
MB95160/MA シリーズ
8/16 ビット PPG の概要
8/16 ビット PPG は , 8 ビットのリロードタイマモジュールです。タイマ動作に応じ
たパルス出力制御により PPG 出力を行います。また , カスケード接続 (8 ビット +8
ビット ) により 16 ビット PPG として動作できます。
■ 8/16 ビット PPG の概要
以下に 8/16 ビット PPG の機能概要を示します。
● 8 ビット PPG 独立モード
2 つの (PPG タイマ 00, PPG タイマ 01) の 8 ビット PPG として動作できます。
● 8 ビットプリスケーラ+ 8 ビット PPG モード
PPG タイマ 01 の PPG 出力の両エッジ検出パルスを PPG タイマ 00 のダウンカウンタへ
入力することにより , PPG タイマ 00 に任意周期の 8 ビット PPG 出力が可能です。
● 16 ビット PPG モード
カスケード接続 (PPG タイマ 01( 上位 8 ビット ) + PPG タイマ 00( 下位 8 ビット )) によ
り 16 ビット PPG 出力として動作できます。
● PPG 出力動作
任意周期 , デューティ比のパルス波を出力します。
外付け回路により D/A コンバータとしても使用できます。
● 出力反転モード
PPG の出力値を反転できます。
268
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第 16 章 8/16 ビット PPG
16.2 8/16 ビット PPG の構成
MB95160/MA シリーズ
8/16 ビット PPG の構成
16.2
8/16 ビット PPG のブロックダイヤグラムを示します。
■ 8/16 ビット PPG のブロックダイヤグラム
図 16.2-1 に , 8/16 ビット PPG のブロックダイヤグラムを示します。
図 16.2-1 8/16 ビット PPG のブロックダイヤグラム
CKS02
CKS01
デューティ設定レジスタ
CKS00
周期設定レジスタ
1/MCLK
2/MCLK
4/MCLK
8/MCLK
16/MCLK
32/MCLK
7
2 /FCH
28/FCH
プリスケーラ
デューティ設定レジスタバッファ
PPGタイマ00
01
CLK
比較
回路
LOAD
00
10
11
8ビット
ダウンカウンタ
(PPGタイマ00)
REV00
0
STOP
PEN00
S
1
Q
端子 PPG00
R
エッジ検出
START
BORROW
0
1
0
1
PIE0
MD1[1]
PUF0
POEN0
POEN0
MD0[0]
IRQ13
各セレクタの選択信号として使用
周期設定レジスタ
CKS12
CKS11
デューティ設定レジスタ
CKS10
周期設定レジスタ
バッファ
デューティレジスタ
バッファ
PPGタイマ01
プリスケーラ
1/MCLK
2/MCLK
4/MCLK
8/MCLK
16/MCLK
32/MCLK
27/FCH
8
2 /FCH
1
1
LOAD
エッジ検出
STOP
8ビット
ダウンカウンタ
(PPGタイマ01)
1
S
0
エッジ検出
比較
回路
0
1
PEN01
CLK
0
Q
REV01
PIE1
PUF1
端子 PPG01
0
R
1
START
BORROW
0
POEN1
POEN1
IRQ12
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269
第 16 章 8/16 ビット PPG
16.2 8/16 ビット PPG の構成
MB95160/MA シリーズ
● カウントクロックセレクタ
8種類の内部カウントクロックから8ビットダウンカウンタのカウントダウン用クロッ
クを選択します。
● 8 ビットダウンカウンタ
カウントクロックセレクタで選択されたカウントクロックでカウントダウンします。
● 比較回路
8 ビットダウンカウンタの値が 8/16 ビット PPG 周期設定バッファレジスタの値から 8/
16 ビット PPG デューティ設定バッファレジスタの値に一致するまで出力を "H" に保ち
ます。
その後 , カウンタ値が "1" になるまで出力を "L" に保った後 , 8 ビットダウンカウンタ
は 8/16 ビット PPG 周期設定の値からカウントを続けます。
● 8/16 ビット PPG タイマ 01 制御レジスタ (PC01)
8/16 ビット PPG タイマの PPG タイマ 01 側の動作条件を設定します。
● 8/16 ビット PPG タイマ 00 制御レジスタ (PC00)
8/16 ビット PPG タイマの動作モードと PPG タイマ 00 側の動作条件を設定します。
● 8/16 ビット PPG タイマ 01/00 周期設定バッファレジスタ ch.0 (PPS01), ch.0 (PPS00)
8/16 ビット PPG タイマの周期用コンペア値を設定します。
● 8/16ビットPPGタイマ01/00デューティ設定バッファレジスタch.0 (PDS01), ch.0 (PDS00)
8/16 ビット PPG タイマの "H" 幅用コンペア値を設定します。
● 8/16 ビット PPG 起動レジスタ
8/16 ビット PPG タイマの起動または停止を設定します。
● 8/16 ビット PPG 出力反転レジスタ
8/16 ビット PPG タイマの出力を初期レベルも含めて反転させます。
■ 入力クロック
8/16 ビット PPG は , プリスケーラからの出力クロックを入力クロック ( カウントクロッ
ク ) として使用します。
270
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第 16 章 8/16 ビット PPG
16.3 8/16 ビット PPG のチャネル
MB95160/MA シリーズ
16.3
8/16 ビット PPG のチャネル
8/16 ビット PPG のチャネルについて説明します。
■ 8/16 ビット PPG のチャネル
MB95160/MA シリーズは , 8/16 ビット PPG を 2 チャネル搭載しています。1 チャネル
内には , PPG タイマ 00 と PPG タイマ 01 の 8 ビットの PPG が 2 つあり , それぞれ , 2 つ
の 8 ビット PPG として , または 1 つの 16 ビット PPG として使用できます。
表 16.3-1 に , 8/16 ビット PPG の端子を , 表 16.3-2 に , 8/16 ビット PPG のレジスタを示
します。
表 16.3-1 8/16 ビット PPG の端子
チャネル
0
1
端子名
端子機能
PPG00
PPG タイマ 00 出力 (8 ビット PPG(00), 16 ビット PPG)
PPG01
PPG タイマ 01 出力 (8 ビット PPG(01), 8 ビットプリスケーラ )
PPG10
PPG タイマ 00 出力 (8 ビット PPG(10), 16 ビット PPG)
PPG11
PPG タイマ 01 出力 (8 ビット PPG(11), 8 ビットプリスケーラ )
表 16.3-2 8/16 ビット PPG のレジスタ
チャネル
0
1
共通
レジスタ名
レジスタ対応 ( 本マニュアル上の表記 )
PC01
8/16 ビット PPG タイマ 01 制御レジスタ ch.0
PC00
8/16 ビット PPG タイマ 00 制御レジスタ ch.0
PPS01
8/16 ビット PPG タイマ 01 周期設定バッファレジスタ ch.0
PPS00
8/16 ビット PPG タイマ 00 周期設定バッファレジスタ ch.0
PDS01
8/16 ビット PPG タイマ 01 デューティ設定バッファレジスタ ch.0
PDS00
8/16 ビット PPG タイマ 00 デューティ設定バッファレジスタ ch.0
PC11
8/16 ビット PPG タイマ 01 制御レジスタ ch.1
PC10
8/16 ビット PPG タイマ 00 制御レジスタ ch.1
PPS11
8/16 ビット PPG タイマ 01 周期設定バッファレジスタ ch.1
PPS10
8/16 ビット PPG タイマ 00 周期設定バッファレジスタ ch.1
PDS11
8/16 ビット PPG タイマ 01 デューティ設定バッファレジスタ ch.1
PDS10
8/16 ビット PPG タイマ 00 デューティ設定バッファレジスタ ch.1
PPGS
8/16 ビット PPG 起動レジスタ
REVC
8/16 ビット PPG 出力反転レジスタ
以下に , 8/16 ビット PPG の ch.0 側のみについて説明します。
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271
第 16 章 8/16 ビット PPG
16.4 8/16 ビット PPG の端子
16.4
MB95160/MA シリーズ
8/16 ビット PPG の端子
8/16 ビット PPG の端子について説明します。
■ 8/16 ビット PPG の端子
● PPG00 端子と PPG01 端子
この端子は汎用入出力ポートとしての機能と , 8/16 ビット PPG 出力としての機能を兼
用しています。
PPG00 , PPG01: この端子に PPG 波形が出力されます。8/16 ビット PPG タイマ 00/01
制御レジスタで出力を許可 (PC00: POEN0=1, PC01: POEN1=1) するこ
とにより , PPG 波形を出力できます。
■ 8/16 ビット PPG に関連する端子のブロックダイヤグラム
図 16.4-1 8/16 ビット PPG に関連する端子 (PPG00, PPG01) のブロックダイヤグラム
周辺機能出力許可
周辺機能出力
ヒステリシス
0
0
1
PDRリード
プルアップ
1
1
オート
モーティブ
P-ch
端子
PDR
0
PDRライト
ビット操作命令時
内部バス
DDRリード
DDR
DDRライト
ストップ,時計(SPL=1)
PULリード
PUL
PULライト
ILSR2リード
ILSR2
ILSR2ライト
272
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第 16 章 8/16 ビット PPG
16.4 8/16 ビット PPG の端子
MB95160/MA シリーズ
図 16.4-2 8/16 ビット PPG に関連する端子 (PPG10, PPG11) のブロックダイヤグラム
LCD出力
LCD出力許可
ヒステリシス
P67のみ
選択可
周辺機能入力
周辺機能入力許可
周辺機能出力許可
周辺機能出力
0
0
0
1
オート
モーティブ
1
CMOS
1
PDRリード
1
端子
PDR
0
PDRライト
ビット操作命令時
内部バス
DDRリード
DDR
DDRライト
ストップ,時計(SPL=1)
ILSRリード
ILSR
ILSRライト
P67のみ選択可
ILSR2リード
ILSR2
ILSR2ライト
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273
第 16 章 8/16 ビット PPG
16.5 8/16 ビット PPG のレジスタ
16.5
MB95160/MA シリーズ
8/16 ビット PPG のレジスタ
8/16 ビット PPG のレジスタを説明します。
■ 8/16 ビット PPG のレジスタ一覧
8/16 ビット PPG のレジスタを図 16.5-1 に示します。
図 16.5-1 8/16 ビット PPG のレジスタ
8/16 ビット PPG タイマ 01 制御レジスタ (PC01)
アドレス
bit7
bit6
bit5
bit4
PC01: 003AH
−
R0/WX
−
R0/WX
PIE1
PUF1
R/W
R(RM1),W
bit3
bit2
POEN1 CKS12
bit1
bit0
初期値
00000000B
CKS11
CKS10
R/W
R/W
R/W
R/W
bit3
bit2
bit1
bit0
初期値
CKS01
CKS00
00000000B
R/W
R/W
R/W
8/16 ビット PPG タイマ 00 制御レジスタ (PC00)
アドレス
bit7
bit6
bit5
bit4
PC00: 003BH
MD1
MD0
PIE0
PUF0
R/W
R/W
R/W
R(RM1),W
POEN0 CKS02
R/W
8/16 ビット PPG タイマ 01 周期設定バッファレジスタ (PPS01)
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
PPS01: 0F9CH
PH7
PH6
PH5
PH4
PH3
PH2
PH1
PH0
11111111B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
8/16 ビット PPG タイマ 00 周期設定バッファレジスタ (PPS00)
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
PPS00: 0F9DH
PL7
PL6
PL5
PL4
PL3
PL2
PL1
PL0
11111111B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit1
bit0
初期値
11111111B
8/16 ビット PPG タイマ 01 デューティ設定バッファレジスタ (PDS01)
アドレス
PDS01: 0F9EH
bit7
bit6
bit5
bit4
bit3
bit2
DH7
DH6
DH5
DH4
DH3
DH2
DH1
DH0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit1
bit0
初期値
11111111B
8/16 ビット PPG タイマ 00 デューティ設定バッファレジスタ (PDS00)
アドレス
PDS00: 0F9FH
bit7
bit6
bit5
bit4
bit3
bit2
DL7
DL6
DL5
DL4
DL3
DL2
DL1
DL0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
8/16 ビット PPG 起動レジスタ (PPGS)
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0FA4H
−
R/W
−
R/W
−
R/W
−
R/W
PEN11
PEN10
PEN01
PEN00
00000000B
R/W
R/W
R/W
R/W
bit4
bit3
bit2
bit1
bit0
初期値
REV11
REV10
REV01
REV00
00000000B
8/16 ビット PPG 出力反転レジスタ (REVC)
アドレス
0FA5H
bit7
bit6
bit5
−
−
−
−
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
:リード / ライト可能 ( 読出し値は書込み値 )
R(RM1),W :リード / ライト可能 ( 読出し値と書込み値が異なる , リードモディファイライト (RMW) 系命令
時は "1" 読出し )
R0/WX
:未定義ビット ( 読出し値は "0", 書込みは動作に影響なし )
274
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第 16 章 8/16 ビット PPG
16.5 8/16 ビット PPG のレジスタ
MB95160/MA シリーズ
16.5.1
8/16 ビット PPG タイマ 01 制御レジスタ ch.0
(PC01)
8/16 ビット PPG タイマ 01 制御レジスタ ch.0 (PC01) は , PPG タイマ 01 側の動作
条件を設定します。
■ 8/16 ビット PPG タイマ 01 制御レジスタ ch.0 (PC01)
図 16.5-2 8/16 ビット PPG タイマ 01 制御レジスタ ch.0 (PC01)
アドレス
PC01: 003AH
PC11: 003CH
bit7
bit6
bit5
bit4
-
-
PIE1
PUF1
R0/WX
R0/WX
R/W
bit2
bit1
bit0
POEN1
CKS12
CKS11
CKS10
R(RM1),W
R/W
R/W
R/W
R/W
CKS12
0
0
0
0
1
1
1
1
CKS11
0
0
1
1
0
0
1
1
CKS10
0
1
0
1
0
1
0
1
POEN1
0
1
PUF1
0
1
PIE1
0
1
bit3
初期値
00000000B
動作クロック選択ビット
1/ MCLK
2/ MCLK
4/ MCLK
8/ MCLK
16/ MCLK
32/ MCLK
27/FCH
28/FCH
出力許可ビット
出力禁止(汎用ポート)
出力許可
PPG周期ダウンカウンタのカウンタボロー検出フラグビット
読出し時
カウンタボロー未検出
カウンタボロー検出
書込み時
フラグクリア
動作に影響しません。
割込み要求許可ビット
割込み禁止
割込み許可
R/W
:リード/ライト可能(読出し値は書込み値)
R(RM1),W :リード/ライト可能(読出し値と書込み値が異なる, リードモディファイライト
(RMW)系命令時は"1"読出し)
R0/WX
:未定義ビット(読出し値は"0", 書込みは動作に影響なし)
:初期値
MCLK
:マシンクロック周波数
FCH
:メインクロック発振周波数
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275
第 16 章 8/16 ビット PPG
16.5 8/16 ビット PPG のレジスタ
MB95160/MA シリーズ
表 16.5-1 8/16 ビット PPG タイマ 01 制御レジスタ ch.0 (PC01)
ビット名
bit7,
bit6
bit5
bit4
bit3
機能
−:
未定義ビット
未定義ビットです。
• 書込みは動作に影響を与えません。
• 読出し時は常に "0" を読み出せます。
PIE1:
割込み要求
許可ビット
PPG タイマ 01 の割込みを制御します。
"0" に設定した場合:PPG タイマ 01 割込み禁止。
"1" に設定した場合:PPG タイマ 01 割込み許可。
カウンタボロー検出ビット (PUF1) が "1" で , かつ PIE1 ビットが "1" の場合 , 割込み
要求 (IRQ) を出力します。
PUF1:
PPG 周期
ダウンカウンタ
のカウンタ
ボロー検出
フラグビット
PPG タイマ 01 の PPG 周期ダウンカウンタのカウンタボロー検出フラグです。
• 8 ビット PPG モード時および 8 ビットプリスケーラモード時にカウンタボローが
発生した場合 , このビットは "1" となります。
• 16 ビット PPG モード時は , カウンタボローが発生してもこのビットは "1" になり
ません。
• このビットへの "1" の書込みは動作に影響を与えません。
• "0" の書込みによりクリアされます。
• リードモディファイライト (RMW) 系命令時は "1" が読み出されます。
"0" に設定した場合:PPG タイマ 01 カウンタボロー未検出
"1" に設定した場合:PPG タイマ 01 カウンタボロー検出
POEN1:
出力許可
ビット
PPG タイマ 01 の端子の出力許可または禁止を設定します。
"0" に設定した場合:PPG タイマ 01 端子は汎用ポートとして使用します。
"1" に設定した場合:PPG タイマ 01 端子は PPG 出力端子として使用します。
16 ビット PPG モード時にこのビットを "1" に設定した場合 , PPG タイマ 01 端子は出
力固定となります (REV01 の設定値を出力。REV01=0 の場合は "L" 出力 ) 。
8 ビットダウンカウンタ PPG タイマ 01 の動作クロックを選択します。
• 動作クロックは , プリスケーラより生成されます。「第 6 章 クロック制御部」を参
照してください。
• 16 ビット PPG 動作モードの場合 , 本ビットの設定は動作に関係ありません。
"000B" に設定した場合 : 1/MCLK
bit2
∼
bit0
CKS12,
CKS11,
CKS10:
動作クロック
選択ビット
"001B" に設定した場合 : 2/MCLK
"010B" に設定した場合 : 4/MCLK
"011B" に設定した場合 : 8/MCLK
"100B" に設定した場合 : 16/MCLK
"101B" に設定した場合 : 32/MCLK
"110B" に設定した場合 : 27/FCH
"111B" に設定した場合 : 28/FCH
( 注意事項 )
276
サブクロックを使用している場合 (2 系統クロック品の場合 ) , タイム
ベースタイマが停止するため , "110B", "111B" の選択は禁止です。
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第 16 章 8/16 ビット PPG
16.5 8/16 ビット PPG のレジスタ
MB95160/MA シリーズ
8/16 ビット PPG タイマ 00 制御レジスタ ch.0
(PC00)
16.5.2
8/16 ビット PPG タイマ 00 制御レジスタ ch.0 (PC00) は , PPG タイマ 00 側の動作
条件と動作モードを設定します。
■ 8/16 ビット PPG タイマ 00 制御レジスタ ch.0 (PC00)
図 16.5-3 8/16 ビット PPG タイマ 00 制御レジスタ ch.0 (PC00)
アドレス
PC00: 003BH
PC10: 003DH
bit7
bit6
bit5
bit4
MD1
MD0
PIE0
PUF0
R/W
R/W
R/W
bit3
bit2
bit1
bit0
POEN0
CKS02
CKS01
CKS00
R(RM1),W
R/W
R/W
R/W
R/W
CKS02
0
0
0
0
1
1
1
1
CKS01
0
0
1
1
0
0
1
1
CKS00
0
1
0
1
0
1
0
1
POEN0
0
1
PUF0
0
1
00000000B
動作クロック選択ビット
1/MCLK
2/MCLK
4/MCLK
8/MCLK
16/MCLK
32/MCLK
27/F CH
28/FCH
出力許可ビット
出力禁止(汎用ポート)
出力許可
PPG周期ダウンカウンタのカウンタボロー検出フラグビット
読出し時
書込み時
カウンタボロー未検出
フラグクリア
カウンタボロー検出
動作に影響しません。
割込み要求許可ビット
割込み禁止
割込み許可
PIE0
0
1
MD1
0
0
1
1
初期値
MD0
0
1
0
1
動作モード選択ビット
8ビットPPG 独立モード
8ビットプリスケーラ+8ビットPPGモード
16ビットPPGモード
R/W
:リード/ライト可能(読出し値は書込み値)
R(RM1),W :リード/ライト可能(読出し値と書込み値が異なる, リードモディファイライト
(RMW)系命令時は"1"読出し)
:初期値
MCLK
:マシンクロック周波数
:メインクロック発振周波数
FCH
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277
第 16 章 8/16 ビット PPG
16.5 8/16 ビット PPG のレジスタ
MB95160/MA シリーズ
表 16.5-2 8/16 ビット PPG タイマ 00 制御レジスタ ch.0 (PC00)
ビット名
bit7,
bit6
MD1,
MD0:
動作モード
選択ビット
機能
PPG の動作モードを選択します。
カウント動作中には , 本ビットの設定を変更しないでください。
"00B" に設定した場合:8 ビット PPG 独立モード
"01B" に設定した場合:8 ビットプリスケーラ+ 8 ビット PPG モード
"1xB" に設定した場合:16 ビット PPG モード
PPG タイマ 00 の割込みを制御します。
• 16 ビット PPG 動作モード時はこのビットを設定してください。
"0" に設定した場合:PPG タイマ 00 割込み禁止。
"1" に設定した場合:PPG タイマ 00 割込み許可。
• カウンタボロー検出ビット (PUF0) が "1" で , かつ PIE0 ビットが "1" の場合 , 割込
み要求 (IRQ) を出力します。
bit5
PIE0:
割込み要求
許可ビット
bit4
PPG タイマ 00 の PPG 周期ダウンカウンタのカウンタボロー検出フラグです。
• 16 ビット PPG モード時はこのビットのみ有効です
PUF0:
(PC01:PUF1 は動作しません )。
PPG 周期ダウン
( 注意事項 ) 8 ビットモード時は常に有効です。
カウンタの
• このビットへの "1" の書込みは動作に影響を与えません。
カウンタ
• "0" の書込みによりクリアされます。
ボロー検出
• リードモディファイライト (RMW) 系命令時は "1" が読み出されます。
フラグビット
"0" に設定した場合:PPG タイマ 00 カウンタボロー未検出
"1" に設定した場合:PPG タイマ 00 カウンタボロー検出
bit3
POEN0:
出力許可
ビット
bit2
∼
bit0
CKS02,
CKS01,
CKS00:
動作クロック
選択ビット
PPG タイマ 00 の端子の出力許可または 禁止を設定します。
"0" に設定した場合:PPG タイマ 00 端子は汎用ポートとして使用します。
"1" に設定した場合:PPG タイマ 00 端子は PPG 出力端子として使用します。
16 ビット PPG モードの場合 , PPG タイマ 00 端子より出力されますので , このビット
により制御します。
8 ビットダウンカウンタ PPG タイマ 00 の動作クロックを選択します。
• 動作クロックは , プリスケーラより生成されます。「第 6 章 クロック制御部」を参
照してください。
• 8 ビットプリスケーラ+ 8 ビット PPG モードの場合 , PPG タイマ 00 のカウント動
作クロックは PPG タイマ 01 の PPG 出力の両エッジ検出パルスとなります。その
ため , 本ビットの設定は動作に関係ありません。
• 16 ビット PPG 動作モードの場合 , 本ビットを設定してください。
"000B" に設定した場合 : 1/MCLK
"001B" に設定した場合 : 2/MCLK
"010B" に設定した場合 : 4/MCLK
"011B" に設定した場合 : 8/MCLK
"100B" に設定した場合 : 16/MCLK
"101B" に設定した場合 : 32/MCLK
"110B" に設定した場合 : 27/FCH
"111B" に設定した場合 : 28/FCH
( 注意事項 )
278
サブクロックを使用している場合 (2 系統クロック品の場合 ), タイム
ベースタイマが停止するため , "110B", "111B" の選択は禁止です。
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第 16 章 8/16 ビット PPG
16.5 8/16 ビット PPG のレジスタ
MB95160/MA シリーズ
16.5.3
8/16 ビット PPG タイマ 00/01 周期設定バッファ
レジスタ (PPS01), (PPS00)
8/16 ビット PPG タイマ 00/01 周期設定バッファレジスタ (PPS01), (PPS00) は ,
PPG 出力の周期を設定します。
■ 8/16 ビット PPG タイマ 00/01 周期設定バッファレジスタ (PPS01) , (PPS00)
図 16.5-4 8/16 ビット PPG タイマ 00/01 周期設定バッファレジスタ (PPS01), (PPS00)
PPS01
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
アドレス
PPS01: 0F9CH
PPS11: 0FA0H
PH7
R/W
PH6
R/W
PH5
R/W
PH4
R/W
PH3
R/W
PH2
R/W
PH1
R/W
PH0
R/W
PPS00
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
アドレス
PPS00: 0F9DH
PPS10: 0FA1H
PL7
R/W
PL6
R/W
PL5
R/W
PL4
R/W
PL3
R/W
PL2
R/W
PL1
R/W
PL0
R/W
初期値
11111111B
初期値
11111111B
R/W:リード / ライト可能 ( 読出し値は書込み値 )
PPG 出力周期を設定するためのレジスタです。
• 16 ビット PPG モードの場合 , PPS01 が上位 8 ビット , PPS00 が下位 8 ビットです。
• 16 ビット PPG モードの場合 , 上位 , 下位の順番に書き込んでください。上位のみの
書込みの場合 , 次のロード時は前回に書き込まれた値となります。
• 8 ビットモード:周期は最大 255 (FFH) ×入力クロックの周期となります。
• 16 ビットモード:周期は最大 65535 (FFFFH) ×入力クロックの周期となります。
• リセットで初期化されます。
• 8 ビット PPG 独立モードおよび 8 ビットプリスケーラモード+ 8 ビット PPG モード
で使用する場合 , 周期を "00H" または "01H" に設定しないでください。
• 16 ビット PPG モードで使用する場合 , 周期を "0000H" または "0001H" に設定しない
でください。
• 動作中に周期設定を変更した場合 , 次の PPG 周期から変更した設定が有効となりま
す。
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279
第 16 章 8/16 ビット PPG
16.5 8/16 ビット PPG のレジスタ
16.5.4
MB95160/MA シリーズ
8/16 ビット PPG タイマ 00/01 デューティ設定バッファ
レジスタ (PDS01), (PDS00)
8/16 ビット PPG タイマ 00/01 デューティ設定バッファレジスタ (PDS01), (PDS00)
は , PPG 出力のデューティを設定します。
■ 8/16 ビット PPG タイマ 00/01 デューティ設定バッファレジスタ (PDS01), (PDS00)
図 16.5-5 8/16 ビット PPG タイマ 00/01 デューティ設定バッファレジスタ (PDS01) , (PDS00)
PDS01
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
アドレス
PDS01: 0F9EH
PDS11: 0FA2H
DH7
R/W
DH6
R/W
DH5
R/W
DH4
R/W
DH3
R/W
DH2
R/W
DH1
R/W
DH0
R/W
PDS00
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
アドレス
PDS00: 0F9FH
PDS10: 0FA3H
DL7
R/W
DL6
R/W
DL5
R/W
DL4
R/W
DL3
R/W
DL2
R/W
DL1
R/W
DL0
R/W
初期値
11111111B
初期値
11111111B
R/W:リード / ライト可能 ( 読出し値は書込み値 )
PPG 出力のデューティ ( 通常極性の場合は "H" パルス幅 ) を設定するためのレジスタ
です。
• 16 ビット PPG モードの場合 , PDS01 が上位 8 ビット , PDS00 が下位 8 ビットです。
• 16 ビット PPG モードの場合 , 上位 , 下位の順番に書き込んでください。上位のみの
書込みの場合は書込みが反映されません。PDS00 の書込みにより PDS01 も反映され
ます。
• リセットで初期化されます。
• デューティ比を 0% にする場合は , "00H" を設定してください。
• デューティ比を 100% にする場合は , 8/16 ビット PPG タイマ周期設定バッファレジ
スタ (PPS) と同じ値を設定してください。
• 8/16 ビット PPG タイマ 00/01 デューティ設定バッファレジスタ (PDS) に 8/16 ビット
PPG 周期設定バッファレジスタ (PPS) の設定値より大きな値を設定すると , PPG 出
力は通常極性 (8/16 ビット PPG 出力反転レジスタの出力レベル反転ビットが "0" の
場合 ) で "L" 出力になります。
• 動作中にデューティ設定を変更した場合 , 次の PPG 周期から変更した値が有効とな
ります。
280
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第 16 章 8/16 ビット PPG
16.5 8/16 ビット PPG のレジスタ
MB95160/MA シリーズ
8/16 ビット PPG 起動レジスタ (PPGS)
16.5.5
8/16 ビット PPG 起動レジスタ (PPGS) は , ダウンカウンタを起動または停止しま
す。各チャネルの動作許可ビットが PPGS レジスタに配置されていますので , PPG
各チャネルの同時起動が可能です。
■ 8/16 ビット PPG 起動レジスタ (PPGS)
図 16.5-6 8/16 ビット PPG 起動レジスタ (PPGS)
アドレス
0FA4 H
bit7
bit6
bit5
-*
-*
-*
R/W
R/W
R/W
bit4
bit3
bit2
bit1
bit0
- * PEN11
PEN10
PEN01
PEN00
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
PEN00
0
1
PPGタイマ00 (ch.0)ダウンカウンタ動作許可ビット
動作停止
動作許可
PEN01
0
1
PPGタイマ01 (ch.0)ダウンカウンタ動作許可ビット
動作停止
動作許可
PEN10
0
1
PPGタイマ00 (ch.1)ダウンカウンタ動作許可ビット
動作停止
動作許可
PEN11
0
1
PPGタイマ01 (ch.1)ダウンカウンタ動作許可ビット
動作停止
動作許可
R/W :リード/ライト可能(読出し値は書込み値)
:初期値
* :bit7~bit4に値を入れても動作には影響ありません。
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281
第 16 章 8/16 ビット PPG
16.5 8/16 ビット PPG のレジスタ
MB95160/MA シリーズ
8/16 ビット PPG 出力反転レジスタ (REVC)
16.5.6
8/16 ビット PPG 出力反転レジスタ (REVC) は , PPG 出力を初期レベルも含めて反
転させます。
■ 8/16 ビット PPG 出力反転レジスタ (REVC)
図 16.5-7 8/16 ビット PPG 出力反転レジスタ (REVC)
アドレス
0FA5 H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
-*
-*
-*
-*
REV11
REV10
REV01
REV00
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
REV00
0
1
PPGタイマ00 (ch.0) 出力レベル反転ビット
通常極性
反転極性
REV01
0
1
PPGタイマ01 (ch.0) 出力レベル反転ビット
通常極性
反転極性
REV10
0
1
PPGタイマ00 (ch.1) 出力レベル反転ビット
通常極性
反転極性
REV11
0
1
PPGタイマ01 (ch.1) 出力レベル反転ビット
通常極性
反転極性
R/W :リード/ライト可能(読出し値は書込み値)
:初期値
* :bit7~bit4に値を入れても動作には影響ありません。
282
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第 16 章 8/16 ビット PPG
16.6 8/16 ビット PPG の割込み
MB95160/MA シリーズ
16.6
8/16 ビット PPG の割込み
8/16 ビット PPG は , カウンタボロー検出時に割込み要求を出力します。
■ 8/16 ビット PPG の割込み
表 16.6-1 に , 8/16 ビット PPG の割込み制御ビットと割込み要因を示します。
表 16.6-1 8/16 ビット PPG の割込み制御ビットと割込み要因
説 明
項 目
PPG タイマ 01
(8 ビット PPG, 8 ビットプリスケーラ )
PPG タイマ 00
(8 ビット PPG, 16 ビット PPG)
割込み要求フラグビット
PC01 の PUF1 ビット
PC00 の PUF0 ビット
割込み要求許可ビット
PC01 の PIE1 ビット
PC00 の PIE0 ビット
PPG 周期ダウンカウンタのカウンタボロー
割込み要因
8/16 ビット PPG では , ダウンカウンタのカウンタボローにより , 制御レジスタ (PC) の
カウンタボロー検出フラグビット (PUF) に "1" が設定されます。割込み要求許可ビッ
ト (PIE=1) を許可にしている場合 , 割込み要求を割込みコントローラへ出力します。
16ビットPPGモードの場合, PPGタイマ00側の制御レジスタ(PC00)が有効となります。
■ 8/16 ビット PPG の割込みに関連するレジスタとベクタテーブル
表 16.6-2 8/16 ビット PPG の割込みに関連するレジスタとベクタテーブル
割込み要因
割込み
要求番号
割込みレベル設定レジスタ ベクタテーブルのアドレス
レジスタ
設定ビット
上位
下位
ch.1 ( 下位 )
IRQ9
ILR2
L09
FFE8H
FFE9H
ch.1 ( 上位 )
IRQ10
ILR2
L10
FFE6H
FFE7H
ch.0 ( 下位 )
IRQ12
ILR3
L12
FFE2H
FFE3H
ch.0 ( 上位 )
IRQ13
ILR3
L13
FFE0H
FFE1H
全周辺機能の割込み要求番号 / ベクタテーブルについては「付録 B 割込み要因のテー
ブル」を参照してください。
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283
第 16 章 8/16 ビット PPG
16.7 8/16 ビット PPG の動作説明と設定手順例
16.7
MB95160/MA シリーズ
8/16 ビット PPG の動作説明と設定手順例
8/16 ビット PPG の動作について説明します。
■ 設定手順例
8/16 ビット PPG タイマの設定手順例を以下に示します。
● 初期設定
1) ポートの出力設定 (DDR2, DDR6)
2) 割込みレベルの設定 (ILR2, ILR3)
3) 動作クロック選択 , 出力許可 , 割込み許可 (PC01)
4) 動作クロック選択 , 出力許可 , 割込み許可 , 動作モード選択 (PC00)
5) 周期設定 (PPS)
6) デューティ設定 (PDS)
7) 出力反転設定 (REVC)
8) PPG 起動 (PPGS)
● 割込み設定
1) 任意の処理
2) 割込み要求フラグクリア (PC01: PUF1, PC00: PUF0)
3) PPG 起動 (PPGS)
284
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第 16 章 8/16 ビット PPG
16.7 8/16 ビット PPG の動作説明と設定手順例
MB95160/MA シリーズ
16.7.1
8 ビット PPG 独立モード
2 つ (PPG タイマ 00, PPG タイマ 01) の 8 ビット PPG として動作するモードです。
■ 8 ビット独立モードの設定
8ビット独立動作モードとして動作させるには, レジスタを図 16.7-1 のように設定して
ください。
図 16.7-1 8 ビット独立モード
bit7
bit6
−
bit5
PIE1
◎
bit4
bit3
bit2
bit1
bit0
PUF1 POEN1 CKS12 CKS11 CKS10
◎
◎
◎
◎
◎
PC01
−
PC00
MD1
0
MD0
0
PIE0
◎
PUF0 POEN0 CKS02 CKS01 CKS00
◎
◎
◎
◎
◎
PPS01
PH7
PH6
PH5
PH4
PH3
PH2
PH1
PPG タイマ 01 の PPG 出力周期を設定
PH0
PPS00
PL7
PL6
PL5
PL4
PL3
PL2
PL1
PPG タイマ 00 の PPG 出力周期を設定
PL0
PDS01
DH7
DH6
DH5
DH4
DH3
DH2
DH1
PPG タイマ 01 の PPG 出力デューティを設定
DH0
PDS00
DL7
DL6
DL5
DL4
DL3
DL2
DL1
PPG タイマ 00 の PPG 出力デューティを設定
DL0
PPGS
−
*
−
*
PEN11 PEN10 PEN01 PEN00
*
*
◎
◎
−
−
−
−
*
*
*
*
◎ :使用ビット
0 :"0" を設定
* :搭載するチャネル数によります。
REV11 REV10 REV01 REV00
*
*
◎
◎
−
*
REVC
−
*
■ 8 ビット PPG 独立モードの動作
• 8/16 ビット PPG タイマ 0 0 制御レジスタ (PC00) の動作モード選択ビット (MD1, MD0)
を "00B" に設定すると本モードとなります。
• 8/16 ビット PPG 起動レジスタ (PPGS) の対応する起動ビット (PEN) に "1" を設定す
ると , 8/16 ビット PPG 周期設定バッファレジスタ (PPS) の値をロードして , ダウン
カウント動作が開始されます。カウント値が "1" に達したとき , 再び周期設定レジ
スタの値がロードされ , カウント動作が繰り返されます。
• ダウンカウンタの値と8/16ビットPPGタイマ00/01デューティ設定バッファレジスタ
(PDS) の値が一致したとき , カウントクロックに同期して PPG 出力に "H" を出力し
ます。デューティ設定値分 "H" を出力した後 , PPG 出力に "L" を出力します。
ただし , PPG 出力反転ビットが "1" の場合 , PPG 出力は上記の説明の逆になります。
図 16.7-2 に , 8 ビット PPG 独立モードの動作を示します。
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285
第 16 章 8/16 ビット PPG
16.7 8/16 ビット PPG の動作説明と設定手順例
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図 16.7-2 8 ビット PPG 独立モードの動作
カウントクロック
(周期T)
PEN
(カウンタ起動)
停止
周期設定
(PPS)
m=5
デューティ設定
(PDS)
n=4
PPGタイマ00カウンタ値
5
4
3
2
1
5
4
3
2
1
5
4
3
2
ダウンカウンタ値と
デューティ設定値の一致
カウンタボロー
PPG出力ソース
マシンクロックによる同期
停止
PPG00端子
(通常極性)
(反転極性)
(1)
α
(2)
(1) = n x T
(2) = m x T
T : カウントクロック周期
m : PPS レジスタ値
n : PDS レジスタ値
α: カウントクロック選択、起動のタ
イミングにより異なります。
デューティ比を 50% にする場合の例
PPS が "04H" の場合 , PDS を "02H" に設定すると , PPG 出力がデューティ比 50% に
なります (PPS 設定値 /2 を PDS に設定 ) 。
286
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第 16 章 8/16 ビット PPG
16.7 8/16 ビット PPG の動作説明と設定手順例
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16.7.2
8 ビットプリスケーラ+ 8 ビット PPG モード
PPG タイマ 01 の PPG 出力の両エッジ検出パルスを PPG タイマ 00 のダウンカウ
ンタのカウントクロックとすることで , PPG タイマ 00 に任意周期の 8 ビット PPG
出力が可能となるモードです。
■ 8 ビットプリスケーラ+ 8 ビット PPG モードの設定
8 ビットプリスケーラ+ 8 ビット PPG モードとして動作させるには , レジスタを
図 16.7-3 のように設定してください。
図 16.7-3 8 ビットプリスケーラ+ 8 ビット PPG モードの設定
bit7
bit6
PC01
−
−
bit5
PIE1
◎
bit4
bit3
bit2
bit1
bit0
PUF1 POEN1 CKS12 CKS11 CKS10
◎
◎
◎
◎
◎
PC00
MD1
0
MD0
1
PIE0
◎
PUF0 POEN0 CKS02 CKS01 CKS00
◎
◎
×
×
×
PPS01
PH7
PH6
PH5
PH4
PH3
PH2
PH1
PPG タイマ 01 の PPG 出力周期を設定
PH0
PPS00
PL7
PL6
PL5
PL4
PL3
PL2
PL1
PPG タイマ 00 の PPG 出力周期を設定
PL0
PDS01
DH7
DH6
DH5
DH4
DH3
DH2
DH1
PPG タイマ
PPG01
タイマ
の PPG
01出力デューティを設定
の PPG 出力
DH0
PDS00
DL7
DL6
DL5
DL4
DL3
DL2
DL1
PPG タイマ 00 の PPG 出力デューティを設定
DL0
PPGS
−
*
−
*
PEN11 PEN10 PEN01 PEN00
*
*
◎
◎
−
−
−
−
*
*
*
*
◎ :使用ビット
0 :"0" を設定
1 :"1" を設定
× :設定無効
* :搭載するチャネル数によります。
REV11 REV10 REV01 REV00
*
*
◎
◎
REVC
−
*
−
*
■ 8 ビットプリスケーラ+ 8 ビット PPG モードの動作
• 8/16 ビット PPG タイマ 00 制御レジスタ (PC00) の動作モード選択ビット (MD1, MD0)
を "01B" に設定すると本モードとなります。PPG タイマ 01 を 8 ビットプリスケーラ
として使用し , PPG タイマ 00 を 8 ビット PPG として使用します。
• 8 ビットプリスケーラ (PPG タイマ 01) は , PPG タイマ 01 (ch.0) ダウンカウンタ動作
許可ビット (PEN01) を "1" に設定したとき , 8/16 ビット PPG タイマ 01 周期設定バッ
ファレジスタ (PPS01) の値をロードしてダウンカウント動作を開始します。ダウン
カウンタの値と 8/16 ビット PPG タイマ 01 デューティ設定バッファレジスタ (PDS01)
の値が一致したとき , カウントクロックに同期して PPG01 出力に "H" が設定され ,
デューティ設定値分 "H" を出力した後 , PPG01 出力に "L" が設定されます。出力反
転ビット (REV01) が "0" であればこのままの極性 , "1" であれば反転して PPG 端子
に出力されます。
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287
第 16 章 8/16 ビット PPG
16.7 8/16 ビット PPG の動作説明と設定手順例
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• 8 ビット PPG (PPG タイマ 00) は , PPG 動作許可ビット (PEN00) に "1" を設定したとき ,
8/16 ビット PPG タイマ 00 周期設定バッファレジスタ (PPS00) の値をロードしてダ
ウンカウント動作を開始します ( カウントクロックは PPG タイマ 01 が動作許可状
態になった後の PPG01 出力の両エッジ検出パルス ) 。カウント値が "1" に達したと
き , 再び 8/16 ビット PPG タイマ 00 周期設定バッファレジスタの値をロードし , カ
ウント動作を繰り返します。ダウンカウンタの値と 8/16 ビット PPG タイマ 00 デュー
ティ設定バッファレジスタ (PDS00) の値が一致したとき , カウントクロックに同期
して PPG00 出力を "H" に設定し , デューティ設定値分 "H" を出力した後 , PPG00 出
力を"L"にリセットします。出力反転ビット (REV00) が"0"であればこのままの極性,
"1" であれば反転して PPG00 端子に出力されます。
• 8 ビットプリスケーラ (PPG タイマ 01) の出力のデューティ比は 50% となるように
設定してください。
• PPG タイマ 00 を起動し , 8 ビットプリスケーラ (PPG タイマ 01) が停止している場
合 , PPG タイマ 00 はカウント動作を行いません。
• 8 ビットプリスケーラ (PPG タイマ 01) のデューティ比設定を 0%, または 100% にし
た場合 , 8 ビットプリスケーラ (PPG タイマ 01) の出力はトグルしないため , PPG タ
イマ 00 はカウント動作を行いません。
図 16.7-4 に , 8 ビットプリスケーラ +8 ビット PPG モードの動作を示します。
図 16.7-4 8 ビットプリスケーラ+ 8 ビット PPG モードの動作
カウントクロック
(周期T)
PEN01
周期設定
(PPS01)
デューティ設定
(PDS01)
m1=4
n1=2
4
PPGタイマ01カウンタ値
2
3
4
1
3
2
1
3
4
1
2
4
3
1
2
4
ダウンカウンタ値と
デューティ設定値の一致
カウンタボロー
PGG出力ソース
マシンクロックによる同期
PPG01
(通常極性)
(反転極性)
(1)
α
(2)
PEN00
周期設定
(PPS00)
m0=3
デューティ設定 n0=2
(PDS00)
2
3
PPGタイマ00カウンタ値
1
3
2
1
3
2
ダウンカウンタ値と
デューティ設定値の一致
カウンタボロー
PGG出力ソース
マシンクロックによる同期
PPG00
(通常極性)
(反転極性)
(3)
β
(4)
(1)
(2)
(3)
(4)
288
=
=
=
=
n1 x T
m1 x T
(1) x n0
(1) x m0
T
m0
n0
m1
n1
:
:
:
:
:
カウントクロック周期
PPS00レジスタ値
PDS00レジスタ値
PPS01レジスタ値
PDS01レジスタ値
α: カウントクロック選択, PEN01による
起動タイミングにより異なります。
β: PPG01出力(ch.1)波形, PEN00による
起動のタイミングにより異なります。
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第 16 章 8/16 ビット PPG
16.7 8/16 ビット PPG の動作説明と設定手順例
MB95160/MA シリーズ
16.7.3
16 ビット PPG モード
PPG タイマ 01 を上位 , PPG タイマ 00 を下位に割り当てることで 16 ビット PPG
として動作するモードです。
■ 16 ビット PPG モードの設定
16 ビット PPG モードとして動作させるには , レジスタを図 16.7-5 のように設定してく
ださい。
図 16.7-5 16 ビット PPG モードの設定
bit7
bit6
−
bit5
PIE1
◎
bit4
bit3
bit2
bit1
bit0
PUF1 POEN1 CKS12 CKS11 CKS10
◎
◎
◎
◎
◎
PC01
−
PC00
MD1
0
MD0
0/1
PIE0
◎
PUF0 POEN0 CKS02 CKS01 CKS00
◎
◎
◎
◎
◎
PPS01
PH7
PH6
PH5
PH4
PH3
PH2
PH1
PH0
PPG タイマ 01 の PPG 出力周期を設定 ( 上位 8 ビット )
PPS00
PL7
PL6
PL5
PL4
PL3
PL2
PL1
PL0
PPG タイマ 00 の PPG 出力周期を設定 ( 下位 8 ビット )
PDS01
DH7
DH6
DH5
DH4
DH3
DH2
DH1
DH0
PPG タイマ 01 の PPG 出力デューティを設定 ( 上位 8 ビット )
PDS00
DL7
DL6
DL5
DL4
DL3
DL2
DL1
DL0
PPG タイマ 00 の PPG 出力デューティを設定 ( 下位 8 ビット )
PPGS
−
*
PEN11 PEN10 PEN01 PEN00
*
*
×
◎
−
−
−
−
*
*
*
*
◎ :使用ビット
0 :"0" を設定
1 :"1" を設定
× :設定無効
* :搭載するチャネル数によります。
REV11 REV10 REV01 REV00
*
*
×
◎
REVC
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−
*
−
*
−
*
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289
第 16 章 8/16 ビット PPG
16.7 8/16 ビット PPG の動作説明と設定手順例
MB95160/MA シリーズ
■ 16 ビット PPG モードの動作
• PPG タイマ 00 制御レジスタ (PC00) の動作モード選択ビット (MD1, MD0) を "10B"
または "11B" に設定すると本モードとなります。
• 16 ビット PPG モードの場合 , 8 ビットダウンカウンタ (PPG タイマ 00) と 8 ビット
ダウンカウンタ (PPG タイマ 01) は , PPG 動作許可ビット (PEN00) を "1" に設定した
場合 , 8/16 ビット PPG タイマ 00/01 周期設定バッファレジスタ (PPG タイマ 01 には
PPS01, PPG タイマ 00 には PPS00) の値をロードして , ダウンカウント動作を開始し
ます。カウント値が "1" に達したとき , 再び周期設定レジスタの値がロードされ , カ
ウント動作が繰り返されます。
• ダウンカウンタの値と 8/16 ビット PPG タイマ 00/01 デューティ設定バッファレジス
タの値が (PPG タイマ 01 は PDS01, PPG タイマ 00 は PDS00 の値がともに ) 一致し
たとき , カウントクロックに同期して PPG00 端子に "H" を設定し , デューティ設定
値分"H"を出力した後, PPG00端子を"L"にリセットします。出力反転ビット (REV00)
が "0" であればこのままの極性で PPG00 端子に出力され , "1" が設定されていれば反
転して PPG00 端子 (PPG タイマ 00 のみ。PPG タイマ 01 は初期値 <REV01 が "0" な
ら "L", "1" なら "H"> ) に出力されます。
図 16.7-6 に , 16 ビット PPG モードの動作を示します。
図 16.7-6 16 ビット PPG モードの動作
カウントクロック
(周期T)
PEN00
周期設定
(PPS01およびPPS00) m =256
デューティ設定
(PDS01およびPDS00) n=2
カウンタ値
256
255
254
・・・
2
1
256
255
・・・
2
1
256
255
ダウンカウンタ値と
デューティ設定値の一致
カウンタボロー
PGG出力ソース
マシンクロックによる
同期
PPG00端子
(通常極性)
(反転極性)
(1)
α
290
(2)
(1) = n x T
(2) = m x T
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T :カウントクロック周期
m :PPS01およびPPS00
n :PDS01およびPDS00
α:カウントクロック選択,起動の
タイミングにより異なります。
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16.8
第 16 章 8/16 ビット PPG
16.8 8/16 ビット PPG 使用上の注意
8/16 ビット PPG 使用上の注意
8/16 ビット PPG 使用上の注意を以下に示します。
■ 8/16 ビット PPG 使用上の注意
● 動作上の注意
起動時とカウントクロックのタイミングによって , 起動後 1 周期目の PPG 出力の周期
に誤差が生じる可能性があり , その誤差はカウントクロックの選択により異なります。
2 周期目以降は正常に出力されます。
● 割込みに関する注意
割込み許可ビット (PIE1/PIE0) に "1" を設定している場合 , 8/16 ビット PPG タイマ 01/
00 制御レジスタ (PC01/PC00) の割込み要求フラグビット (PUF1/PUF0) が "1" に設定さ
れると , PPG 割込みが発生します。割込みルーチン内では , 割込み要求フラグビット
(PUF1/PUF0) は必ず "0" にクリアしてください。
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291
第 16 章 8/16 ビット PPG
16.9 8/16 ビット PPG タイマのサンプルプログラム
16.9
MB95160/MA シリーズ
8/16 ビット PPG タイマのサンプルプログラム
8/16 ビット PPG タイマを動作させるためのサンプルプログラムを提供しています。
■ 8/16 ビット PPG タイマのサンプルプログラム
8/16 ビット PPG タイマのサンプルプログラムについては , 「はじめに」の「■ サンプ
ルプログラム」を参照してください。
■ プログラム例以外の設定方法
● PPG 動作を許可 / 停止する方法
PPG タイマ 00 の場合は , PPG 動作許可ビット (PPGS:PEN00 または PPGS:PEN10) で行
います。
制御
PPG 動作許可ビット (PEN00 または PEN10)
PPG 動作を停止させるには
"0" を設定する
PPG 動作を許可するには
"1" を設定する
PPG 動作許可は PPG を起動する前にしてください。
PPG タイマ 01 の場合は , PPG 動作許可ビット (PPGS:PEN01 または PPGS:PEN11) で行
います。
制御
PPG 動作許可ビット (PEN01 または PEN11)
PPG 動作を停止させるには
"0" を設定する
PPG 動作を許可するには
"1" を設定する
PPG 動作許可は PPG を起動する前にしてください。
● PPG の動作モードを設定する方法
動作モード選択ビット (PC00:MD[1:0]) で行います。
● 動作クロックの選択方法
ch.1 は , 動作クロック選択ビット (PC01:CKS12/CKS11/CKS10) で選択します。
ch.0 は , 動作クロック選択ビット (PC00:CKS02/CKS01/CKS00) で選択します。
● PPG 出力端子を許可 / 禁止する方法
出力許可ビット (PC00:POEN0 または PC01:POEN1) で行います。
292
制御
出力許可ビット (POEN0 または POEN1)
PPG 出力を許可するには
"1" を設定する
PPG 出力を禁止するには
"0" を設定する
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第 16 章 8/16 ビット PPG
16.9 8/16 ビット PPG タイマのサンプルプログラム
● PPG 出力を反転させる方法
PPG タイマ 00 の場合は , 出力レベル反転ビット (REVC:REV00 または REVC:REV01) で
行います。
制御
出力レベル反転ビット (REV00 または REV01)
PPG 出力を反転するには
"1" を設定する
PPG タイマ 01 の場合は , 出力レベル反転ビット (REVC:REV10 または REVC:REV11) で
行います。
制御
出力レベル反転ビット (REV10 または REV11)
PPG 出力を反転するには
"1" を設定する
● 割込み関連レジスタ
割込みレベルは , 下表の割込みレベル設定レジスタで設定します。
割込み要因
割込みレベル設定レジスタ
割込みベクタ
ch.1( 下位 )
割込みレベルレジスタ (ILR2)
アドレス : 0007BH
#09
アドレス : 0FFE8H
ch.1( 上位 )
割込みレベルレジスタ (ILR2)
アドレス : 0007BH
#10
アドレス : 0FFE6H
ch.0( 下位 )
割込みレベルレジスタ (ILR3)
アドレス : 0007CH
#12
アドレス : 0FFE2H
ch.0( 上位 )
割込みレベルレジスタ (ILR3)
アドレス : 0007CH
#13
アドレス : 0FFE0H
● 割込みを許可 / 禁止 / クリアする方法
割込み許可の設定は , 割込み要求許可ビット (PC00:PIE0 または PC01:PIE1) にて行いま
す。
制御
割込み要求許可ビット (PIE0 または PIE1)
割込み要求を禁止するには
"0" を設定する
割込み要求を許可するには
"1" を設定する
割込み要求のクリアは , 割込み要求フラグ (PC00:PUF0 または PC01:PUF1) にて行いま
す。
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制御
割込み要求フラグ (PUF0 または PUF1)
割込み要求をクリアするには
"0" を設定する
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293
第 16 章 8/16 ビット PPG
16.9 8/16 ビット PPG タイマのサンプルプログラム
294
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第 17 章
16 ビット PPG タイマ
16 ビット PPG タイマの機能と動作について説明
します。
17.1 16 ビット PPG タイマの概要
17.2 16 ビット PPG タイマの構成
17.3 16 ビット PPG タイマのチャネル
17.4 16 ビット PPG タイマの端子
17.5 16 ビット PPG タイマのレジスタ
17.6 16 ビット PPG タイマ割込み
17.7 16 ビット PPG タイマの動作説明と設定手順例
17.8 16 ビット PPG タイマ使用上の注意
17.9 16 ビット PPG タイマのサンプルプログラム
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295
第 17 章 16 ビット PPG タイマ
17.1 16 ビット PPG タイマの概要
17.1
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16 ビット PPG タイマの概要
16 ビット PPG タイマは , PWM (Pulse Width Modulation) 出力や , ワンショット
( の矩形波 ) 出力を行えます。その出力波形の周期とデューティはソフトウェアで自
由に変更できます。さらに , スタートトリガ , 出力波形の立上り / 立下りにおいて割
込みを発生できます。
■ 16 ビット PPG タイマ
16 ビット PPG タイマは , PWM 出力やワンショット出力を行えます。レジスタの設定
により出力波形を反転させることができます ( 通常極性⇔反転極性 )。
出力波形
PWM 波形
通常極性
L
H
L
L
H
反転極性
H
L
H
H
L
ワンショット波形
通常極性
反転極性
L
H
L
H
L
H
• カウント動作クロックは , 8 種類 (MCLK/1, MCLK/2, MCLK/4, MCLK/8, MCLK/16,
MCLK/32, FCH/27, FCH/28) の中から選択できます (MCLK:マシンクロック , FCH:メ
インクロック ) 。
• 割込み発生は下記の 4 条件の中から選択できます。
- PPG タイマのスタートトリガ発生
- 16 ビットダウンカウンタのカウンタボロー発生 ( 設定した周期が一致 )
- 通常極性での PPG 立上りまたは反転極性での PPG 立下り
- カウンタボロー, または通常極性での PPG 立上りまたは反転極性での PPG 立下り
296
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第 17 章 16 ビット PPG タイマ
17.2 16 ビット PPG タイマの構成
MB95160/MA シリーズ
16 ビット PPG タイマの構成
17.2
16 ビット PPG タイマのブロックダイヤグラムを示します。
■ 16 ビット PPG タイマのブロックダイヤグラム
図 17.2-1 16 ビット PPG タイマのブロックダイヤグラム
デューティ設定レジスタの
上位8ビットのみ書込みが行
われ,下位8ビットの書込み
が行われていない場合=1
それ以外の場合=0
CKS2
CKS1
CKS0
16ビットPPG周期設定
バッファレジスタ
(上位8ビット)
16ビットPPG周期設定
バッファレジスタ
上位8ビットバッファ
1
MCLK/1
MCLK/2
MCLK/4
MCLK/8
MCLK/16
MCLK/32
FCH/2 7
FCH/2 8
プリス
ケーラ
16ビットPPGデューティ設定
バッファレジスタ
(上位8ビット)
16ビットPPGデューティ設定
バッファレジスタ
(下位8ビット)
16ビットPPGデューティ設定
バッファレジスタ
上位8ビットバッファ
16ビットPPGデューティ設定
バッファレジスタ
下位8ビットバッファ
0
比較
回路
LOAD
CLK
内部データバス
16ビットダウン
カウンタ
MDSE
PGMS
OSEL
POEN
STOP
START
BORROW
POEN
S
16ビットPPGダウンカウンタレジスタ
下位8ビット
16ビットPPG周期設定
バッファレジスタ
(下位8ビット)
端子
Q
PPG0
R
割込み
選択
16ビットPPG
割込み
エッジ検出
IRS1 IRS0 IRQF IREN
端子
TRG0
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EGS1 EGS0
STGR CNTE RTRG
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297
第 17 章 16 ビット PPG タイマ
17.2 16 ビット PPG タイマの構成
MB95160/MA シリーズ
● カウントクロックセレクタ
8 種類の内部カウントクロックから 16 ビットダウンカウンタのカウントダウン用ク
ロックを選択します。
● 16 ビットダウンカウンタ
カウントクロックセレクタで選択されたカウントクロックでカウントダウンします。
● 比較回路
16 ビットダウンカウンタの値が 16 ビット PPG 周期設定バッファレジスタの値から 16
ビット PPG デューティ設定バッファレジスタの値に一致するまで出力を "H" に保ちま
す。
その後 , カウンタ値が "1" に一致するまで出力を "L" に保った後 , 16 ビットダウンカウ
ンタは 16 ビット PPG 周期設定バッファレジスタの値からカウントを続けます。
● 16 ビット PPG ダウンカウンタレジスタ上位 , 下位 (PDCRH0, PDCRL0)
16 ビット PPG タイマの 16 ビットダウンカウンタの値を読み出します。
● 16 ビット PPG 周期設定バッファレジスタ上位 , 下位 (PCSRH0, PCSRL0)
16 ビット PPG タイマの周期用コンペア値の設定を行います。
● 16 ビット PPG デューティ設定バッファレジスタ上位 , 下位 (PDUTH0, PDUTL0)
16 ビット PPG タイマの "H" 幅用コンペア値の設定を行います。
● 16 ビット PPG 状態制御レジスタ上位 , 下位 (PCNTH0, PCNTL0)
16 ビット PPG タイマの動作モードや動作条件を設定します。
■ 入力クロック
16 ビット PPG タイマは , プリスケーラからの出力クロックを入力クロック ( カウント
クロック ) として使用します。
298
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第 17 章 16 ビット PPG タイマ
17.3 16 ビット PPG タイマのチャネル
MB95160/MA シリーズ
17.3
16 ビット PPG タイマのチャネル
16 ビット PPG タイマのチャネルについて説明します。
■ 16 ビット PPG タイマのチャネル
MB95160/MA シリーズは , 16 ビット PPG タイマを 1 チャネル搭載しています。
チャネルと端子およびレジスタの対応を表 17.3-1 に示します。
表 17.3-1 16 ビット PPG タイマの端子
チャネル
0
端子名
端子機能
PPG0
PPG0 出力
TRG0
トリガ 0 入力
表 17.3-2 16 ビット PPG タイマのレジスタ
チャネル
レジスタ名
レジスタ対応 ( 本マニュアル上の表記 )
PDCRH0
16 ビット PPG ダウンカウンタレジスタ ( 上位 )
PDCRL0
16 ビット PPG ダウンカウンタレジスタ ( 下位 )
PCSRH0
16 ビット PPG 周期設定バッファレジスタ ( 上位 )
PCSRL0
16 ビット PPG 周期設定バッファレジスタ ( 下位 )
PDUTH0
16 ビット PPG デューティ設定バッファレジスタ ( 上位 )
PDUTL0
16 ビット PPG デューティ設定バッファレジスタ ( 下位 )
PCNTH0
16 ビット PPG 状態制御レジスタ ( 上位 )
PCNTL0
16 ビット PPG 状態制御レジスタ ( 下位 )
0
チャネル:ch
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299
第 17 章 16 ビット PPG タイマ
17.4 16 ビット PPG タイマの端子
MB95160/MA シリーズ
16 ビット PPG タイマの端子
17.4
16 ビット PPG タイマの端子について説明します。
■ 16 ビット PPG タイマの端子
16 ビット PPG タイマに関連する端子は , PPG0 端子です。
● PPG0 端子
この端子は汎用入出力ポートとしての機能と , 16 ビット PPG タイマ出力としての機能
を兼用しています。
PPG0: この端子に , PPG 波形が出力されます。16 ビット PPG 状態制御レジスタで出力
を許可 (PCNTL0: POEN=1) することにより , PPG 波形を出力できます。
● TRG0 端子
TRG0:16 ビット PPG タイマをハードウェアトリガで起動させる場合に使用します。
■ 16 ビット PPG に関連する端子のブロックダイヤグラム
図 17.4-1 16 ビット PPG に関連する端子 (PPG0, TRG0) のブロックダイヤグラム
ヒステリシス
P10のみ
選択可
周辺機能入力
周辺機能入力許可
周辺機能出力許可
周辺機能出力
0
1
オート
モーティブ
プルアップ
0
1
1
PDRリード
0
CMOS
P-ch
1
端子
PDR
0
PDRライト
P10,P12,P13
のみ選択可
ビット操作命令時
DDRリード
内部バス
DDR
DDRライト
ストップ,時計(SPL=1)
PULリード
PUL
PULライト
ILSRリード
ILSR
ILSRライト
P10のみ選択可
ILSR2リード
ILSR2
ILSR2ライト
300
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第 17 章 16 ビット PPG タイマ
17.5 16 ビット PPG タイマのレジスタ
MB95160/MA シリーズ
17.5
16 ビット PPG タイマのレジスタ
16 ビット PPG タイマのレジスタ一覧を示します。
■ 16 ビット PPG タイマのレジスタ
図 17.5-1 16 ビット PPG タイマのレジスタ
16 ビット PPG ダウンカウンタレジスタ ( 上位 ) PDCRH0
bit15
bit14
bit13
bit12
bit11
アドレス
PDCRH0: 0FAAH DC15 DC14 DC13 DC12 DC11
R/WX R/WX R/WX R/WX R/WX
16 ビット PPG ダウンカウンタレジスタ ( 下位 ) PDCRL0
bit7
bit6
bit5
bit4
bit3
アドレス
PDCRL0: 0FABH DC07 DC06 DC05 DC04 DC03
R/WX R/WX R/WX R/WX R/WX
16 ビット PPG 周期設定バッファレジスタ ( 上位 ) PCSRH0
bit15
bit14
bit13
bit12
bit11
アドレス
PCSRH0: 0FACH CS15 CS14 CS13 CS12 CS11
R/W
R/W
R/W
R/W
R/W
16 ビット PPG 周期設定バッファレジスタ ( 下位 ) PCSRL0
bit7
bit6
bit5
bit4
bit3
アドレス
PCSRL0: 0FADH CS07 CS06 CS05 CS04 CS03
R/W
R/W
R/W
R/W
R/W
bit10
bit9
bit8
DC10
R/WX
DC09
R/WX
DC08
R/WX
bit2
bit1
bit0
DC02
R/WX
DC01
R/WX
DC00
R/WX
bit10
bit9
bit8
CS10
R/W
CS09
R/W
CS08
R/W
bit2
bit1
bit0
CS02
R/W
CS01
R/W
CS00
R/W
bit9
bit8
DU09
R/W
DU08
R/W
16 ビット PPG デューティ設定バッファレジスタ ( 上位 ) PDUTH0
bit15
bit14
bit13
bit12
bit11
bit10
アドレス
PDUTH0: 0FAEH DU15 DU14 DU13 DU12 DU11 DU10
R/W
R/W
R/W
R/W
R/W
R/W
16 ビット PPG デューティ設定バッファレジスタ ( 下位 ) PDUTL0
bit7
bit6
bit5
bit4
bit3
bit2
アドレス
PDUTL0: 0FAFH DU07 DU06 DU05 DU04 DU03 DU02
R/W
R/W
R/W
R/W
R/W
R/W
bit1
bit0
DU01
R/W
DU01
R/W
16 ビット PPG 状態制御レジスタ ( 上位 ) PCNTH0
bit15
bit14
bit13
bit12
アドレス
PCNTH0: 0042H CNTE STRG MDSE RTRG
R/W R0/W
R/W
R/W
bit9
bit8
CKS0 PGMS
R/W
R/W
bit11
bit10
CKS2
R/W
CKS1
R/W
初期値
00000000B
初期値
00000000B
初期値
11111111B
初期値
11111111B
初期値
11111111B
初期値
11111111B
初期値
00000000B
16 ビット PPG 状態制御レジスタ ( 上位 ) PCNTL0
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
アドレス
初期値
00000000B
PCNTL0: 0043H EGS1 EGS0 IREN IRQF IRS1 IRS0 POEN OSEL
R/W
R/W
R/W R,RM1/W R/W
R/W
R/W
R/W
R/W
:リード / ライト可能 ( 読出し値は書込み値 )
R(RM1),W :リード / ライト可能 ( 読出し値と書込み値が異なる , リードモディファイライト (RMW) 系
命令時は "1" 読出し )
R/WX
:リードオンリ ( 読出しは可能 , 書込みは動作に影響なし )
R0/W
: ライトオンリ ( 読出し値は "0", 書込みは動作に影響なし )
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301
第 17 章 16 ビット PPG タイマ
17.5 16 ビット PPG タイマのレジスタ
17.5.1
MB95160/MA シリーズ
16 ビット PPG ダウンカウンタレジスタ上位 , 下位
(PDCRH0, PDCRL0)
16 ビット PPG ダウンカウンタレジスタ (PDCRH0, PDCRL0) は , 16 ビット PPG ダ
ウンカウンタのカウント値を読み出すための 16 ビットレジスタです。
■ 16 ビット PPG ダウンカウンタレジスタ上位 , 下位 (PDCRH0, PDCRL0)
図 17.5-2 16 ビット PPG ダウンカウンタレジスタ上位 , 下位 (PDCRH0, PDCRL0)
16 ビット PPG ダウンカウンタレジスタ ( 上位 ) PDCRH0
アドレス
PDCRH0: 0FAAH
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
DC15
R/WX
DC14
R/WX
DC13
R/WX
DC12
R/WX
DC11
R/WX
DC10
R/WX
DC09
R/WX
DC08
R/WX
初期値
00000000B
16 ビット PPG ダウンカウンタレジスタ ( 下位 ) PDCRL0
アドレス
PDCRL0: 0FABH
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
DC07
R/WX
DC06
R/WX
DC05
R/WX
DC04
R/WX
DC03
R/WX
DC02
R/WX
DC01
R/WX
DC00
R/WX
初期値
00000000B
R/WX : リードオンリ ( 読出しは可能 , 書込みは動作に影響なし )
このレジスタは , 16 ビットダウンカウンタの値を読み出すために使用する 16 ビットレ
ジスタで , このレジスタの初期値はすべて "0" です。
このレジスタから読み出す場合 , 必ず下記のいずれかの方法でアクセスしてください。
• "MOVW" 命令を使用する (PDCRH0 レジスタアドレスに対して 16 ビットアクセス
命令を使用する )
• "MOV" 命令を使用して PDCRH0 → PDCRL0 の順番で読出しを行う (PDCRH0 の読
出しにより , ダウンカウンタ下位 8 ビットの値が PDCRL0 に自動的に格納される )
このレジスタは , 読出し専用レジスタです。書込みは動作に影響を与えません。
<注意事項>
"MOV" 命令を使用して PDCRL0 → PDCRH0 の順番で読み出した場合 , PDCRL0 は前回
読み出したときの値が読み出されるので 16 ビットダウンカウンタの値は正しく読めませ
ん。
302
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第 17 章 16 ビット PPG タイマ
17.5 16 ビット PPG タイマのレジスタ
MB95160/MA シリーズ
16 ビット PPG 周期設定バッファレジスタ上位 , 下位
(PCSRH0, PCSRL0)
17.5.2
16 ビット PPG 周期設定バッファレジスタは , PPG で生成される出力パルスの周期
を設定します。
■ 16 ビット PPG 周期設定バッファレジスタ上位 , 下位 (PCSRH0, PCSRL0)
図 17.5-3 16 ビット PPG 周期設定バッファレジスタ上位 , 下位 (PCSRH0, PCSRL0)
16 ビット PPG 周期設定バッファレジスタ ( 上位 ) PCSRH0
アドレス
PCSRH0: 0FACH
bit15
CS15
R/W
bit14
CS14
R/W
bit13
CS13
R/W
bit12
CS12
R/W
bit11
CS11
R/W
bit10
CS10
R/W
bit9
CS09
R/W
bit8
CS08
R/W
初期値
11111111B
bit3
bit2
bit1
bit0
CS03
R/W
CS02
R/W
CS01
R/W
CS00
R/W
初期値
11111111B
16 ビット PPG 周期設定バッファレジスタ ( 下位 ) PCSRL0
アドレス
PCSRL0: 0FADH
bit7
bit6
bit5
bit4
CS07 CS06 CS05 CS04
R/W
R/W
R/W
R/W
R/W:リード / ライト可能 ( 読出し値は書込み値 )
このレジスタは , PPG で生成する出力パルスの周期を設定するために使用する 16 ビッ
トレジスタで , ダウンカウンタにはこのレジスタに設定された値がロードされます。
このレジスタに書き込む場合 , 必ず下記のいずれかの方法でアクセスしてください。
• "MOVW" 命令を使用する (PCSRH0 アドレスに対して 16 ビットアクセス命令を使用
してアクセスする )
• "MOV" 命令を使用して PCSRH0 → PCSRL0 の順番で書き込みます
PCSRH0 にデータを書き込んだ後 (PCSRL0 にデータ書込み以前に ) , ダウンカウン
タのロードが発生した場合 , ダウンカウンタには前回書 き込まれた PCSRH0,
PCSRL0 の値がロードされます 。カウントの途中で PCSRH0, PCSRL0 の値を変更し
た場合 , 次のダウンカウンタのロードにより , 変更した値が有効となります。
PCSRH0=00H, PCSRL0=00H, もしくは PCSRH0=00H, PCSRL0=01H を設定しないでく
ださい。
<注意事項>
"MOV" 命令を使用して PCSRL0 → PCSRH0 の順番で書き込んだ後 , ダウンカウンタの
ロードが発生した場合 , ダウンカウンタには前回書き込まれた PCSRH0 の値と新たに書
き込まれた PCSRL0 の値がロードされます。正しい周期が設定できませんので注意して
ください。
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303
第 17 章 16 ビット PPG タイマ
17.5 16 ビット PPG タイマのレジスタ
17.5.3
MB95160/MA シリーズ
16 ビット PPG デューティ設定バッファレジスタ
上位 , 下位 (PDUTH0, PDUTL0)
16 ビット PPG デューティ設定バッファレジスタは , PPG で生成する出力パルスの
デューティ比を制御します。
■ 16 ビット PPG デューティ設定バッファレジスタ上位 , 下位 (PDUTH0, PDUTL0)
図 17.5-4 16 ビット PPG デューティ設定バッファレジスタ上位 , 下位 (PDUTH0, PDUTL0)
16 ビット PPG デューティ設定バッファレジスタ ( 上位 ) PDUTH0
アドレス
PDUTH0: 0FAEH
bit15
DU15
R/W
bit14
DU14
R/W
bit13
DU13
R/W
bit12
DU12
R/W
bit11
DU11
R/W
bit10
DU10
R/W
bit9
DU09
R/W
bit8
DU08
R/W
初期値
11111111B
初期値
11111111B
16 ビット PPG デューティ設定バッファレジスタ ( 下位 ) PDUTL0
アドレス
PDUTL0: 0FAFH
bit7
bit6
bit5
bit4
DU07 DU06 DU05 DU04
R/W
R/W
R/W
R/W
R/W:リード / ライト可能 ( 読出し値は書込み値 )
bit3
bit2
bit1
bit0
DU03
R/W
DU02
R/W
DU01
R/W
DU01
R/W
これらのレジスタは , PPG で生成される出力パルスのデューティ比を制御するために
使用する 16 ビットレジスタです。ダウンカウンタのロードタイミングで 16 ビット PPG
デューティ設定バッファレジスタからデューティ設定レジスタへデータが転送されま
す。
このレジスタに書き込む場合 , 必ず下記のいずれかの方法でアクセスしてください。
• "MOVW" 命令を使用する (PDUTH0 アドレスに対して 16 ビットアクセス命令を使
用してアクセスする )
• "MOV" 命令を使用して PDUTH0 → PDUTL0 の順番で書き込む
PDUTH0にデータを書き込んだ後 (PDUTL0にデータ書込み以前に) ダウンカウンタ
のロードが発生した場合 , 16 ビット PPG デューティ設定バッファレジスタの値は
デューティ設定レジスタには転送されません。
デューティ設定レジスタへの設定値と出力パルスの関係は , 下記のようになります。
• 16 ビット PPG 周期設定バッファレジスタとデューティ設定レジスタに同じ値を設
定すると , 通常極性の場合は常に "H" を出力し , 反転極性の場合は常に "L" を出力し
ます。
• デューティ設定レジスタに "0000H" を設定した場合 , 通常極性の場合は常に "L" を
出力し , 反転極性の場合は常に "H" を出力します。
• 16 ビット PPG 周期設定バッファレジスタより大きい値をデューティ設定レジスタ
に設定すると通常極性の場合は常に "L" を出力し , 反転極性の場合は常に "H" を出
力します。
304
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第 17 章 16 ビット PPG タイマ
17.5 16 ビット PPG タイマのレジスタ
MB95160/MA シリーズ
17.5.4
16 ビット PPG 状態制御レジスタ上位 , 下位
(PCNTH0, PCNTL0)
16 ビット PPG 状態制御レジスタは , 16 ビット PPG タイマの許可 / 禁止 , ソフト
ウェアトリガ , 再トリガ制御割込みおよび出力極性に関する動作状態を設定します。
また , 動作状態のチェックにも使用できます。
■ 16 ビット PPG 状態制御レジスタ上位 (PCNTH0)
図 17.5-5 16 ビット PPG 状態制御レジスタ上位 (PCNTH0)
アドレス
PCNTH0: 0042H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
CNTE
STRG
MDSE
RTRG
CKS2
CKS1
CKS0
PGMS
R/W
R0/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
PGMS
PPG出力マスク許可ビット
0
PPG出力マスクを禁止する
1
PPG出力マスクを許可する
CKS2
CKS1
CKS0
0
0
0
MCLK/1
0
0
1
MCLK/2
0
1
0
MCLK/4
0
1
1
MCLK/8
カウントクロック選択ビット
1
0
0
MCLK/16
1
0
1
MCLK/32
1
1
0
FCH/2 7
1
1
1
FCH/2 8
MCLK:マシンクロック
RTRG
再ソフトウェアトリガ許可ビット
0
再ソフトウェアトリガを禁止する
1
再ソフトウェアトリガを許可する
MDSE
0
PWMモード
1
ワンショットモード
STRG
R/W :リード/ライト可能(読出し値は書込み値)
R0/W :ライトオンリ(読出し値は"0", 書込みは動作に影響なし)
:初期値
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モード選択ビット
ソフトウェアトリガビット
書込み
0
動作に影響なし
1
ソフトウェアトリガ発生
読出し
常に"0"読出し
CNTE
タイマ許可ビット
0
PPGタイマを停止する
1
PPGタイマを許可する
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305
第 17 章 16 ビット PPG タイマ
17.5 16 ビット PPG タイマのレジスタ
MB95160/MA シリーズ
表 17.5-1 16 ビット PPG 状態制御レジスタ上位 (PCNTH0)
ビット名
機 能
bit7
CNTE:
タイマ許可ビット
このビットは , PPG タイマ動作の許可 / 停止を設定します。
"0" に設定した場合:PPG 動作が直ちに停止し , PPG 出力は初期値を出力しま
す (OSEL=0 で "L" 出力 , OSEL=1 で "H" 出力 ) 。
"1" に設定した場合:PPG 動作が " 許可 " になり , PPG 動作がトリガによって
開始されるのを待つ状態になります。
bit6
STRG:
ソフトウェアトリガ
ビット
このビットは , PPG タイマをソフトウェアで起動させます。
"1" に設定した場合:CNTE ビット =1 のとき , PPG タイマが起動します。
このビットからは必ず "0" が読み出されます。
bit5
MDSE:
モード選択ビット
このビットは , PPG の動作モードを設定します。
"0" に設定した場合:PPG は PWM モードで動作します。
"1" に設定した場合:PPG はワンショットモードで動作します。
( 注意事項 ) 動作中は変更禁止です。
bit4
RTRG:
再ソフトウェア
トリガ許可ビット
このビットは , 動作中に PPG の再ソフトウェアトリガ機能の許可 / 禁止を設定
します。
"0" に設定した場合:再ソフトウェアトリガ機能は " 禁止 " になります。
"1" に設定した場合:再ソフトウェアトリガ機能は " 許可 " になります。
bit3
∼
bit1
CKS2~CKS0:
カウントクロック
選択ビット
これらのビットは , 16 ビット PPG タイマの動作クロックを選択します。
カウンタクロックは , プリスケーラにより生成されます。「6.12 プリスケーラ
の動作説明」を参照してください。
( 注意事項 ) サブクロックモードの場合 , タイムベースタイマ (TBT) が停止して
いるため FCH/27, FCH/28 選択時は動作しません。
bit0
306
PGMS:
PPG 出力マスク許可
ビット
このビットは , モード設定 (MDSE:bit5) , 周期設定 (PCSRH0, PCSRL0) または
デューティ設定 (PDUTH0, PDUTL0) とは無関係に特定レベルへ PPG 出力をマ
スクするために使用します。
"0" に設定した場合:PPG 出力はマスクされません。
"1" に設定した場合:PPG 出力はマスクされます。PPG 出力は , 極性設定が
" 通常 " (PCNTL0 レジスタ OSEL: ビット =0) の場合は必
ず "L" にマスクされます。
極性設定が " 反転 " (PCNTL0 レジスタ OSEL: ビット =1)
の場合 , PPG 出力は必ず "H" にマスクされます。
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第 17 章 16 ビット PPG タイマ
17.5 16 ビット PPG タイマのレジスタ
MB95160/MA シリーズ
■ 16 ビット PPG 状態制御レジスタ下位 (PCNTL0)
図 17.5-6 16 ビット PPG 状態制御レジスタ下位 (PCNTL0)
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
PCNTL0: 0043H
EGS1
EGS0
IREN
IRQF
IRS1
IRS0
POEN
OSEL
R/W
R/W
R/W R(RM1),W R/W
R/W
R/W
R/W
初期値
00000000B
OSEL
出力反転ビット
0
通常極性
1
反転極性
POEN
出力許可ビット
0
汎用入出力ポート
1
PPG出力端子
IRS1
IRS0
0
0
TRG0入力によるトリガ,
ソフトウェアトリガ,再トリガ
0
1
カウンタボロー
1
0
1
1
IRQF
割込みの種類
通常極性でのPPG出力立上りまたは
反転極性でのPPG出力立下り
(デューティ一致)。
カウンタボローまたは通常極性での
PPG出力立上りまたは反転極性での
PPG出力立下り。
PPG割込みフラグビット
読出し
書込み
0
PPG割込みなし
このビットを
クリアする
1
PPG割込みが発生
動作に影響なし
IREN
PPG割込み要求許可ビット
0
割込み要求を禁止にする
1
割込み要求を許可にする
EGS0
ハードトリガ許可ビット0
0
TRG0の立上りは動作に影響しない
1
TRG0の立上りでPPGは動作を開始する
EGS1
ハードトリガ許可ビット1
0
TRG0の立下りは動作に影響しない
1
TRG0の立下りでPPGは動作を停止する
R/W
:リード/ライト可能(読出し値は書込み値)
R(RM1),W :リード/ライト可能(読出し値と書込み値が異なる,リードモディファイライト(RMW)系命令時は
"1"読出し)
:初期値
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第 17 章 16 ビット PPG タイマ
17.5 16 ビット PPG タイマのレジスタ
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表 17.5-2 16 ビット PPG 状態制御レジスタ下位 (PCNTL0)
ビット名
機 能
bit7
EGS1:
ハードトリガ
許可ビット 1
このビットは TRG0 入力の立下りによる動作停止 , 無効を選択します。
"0" に設定した場合:TRG0 の立下りは動作に影響しません。
"1" に設定した場合:TRG0 の立下りにより動作が停止されます。
bit6
EGS0:
ハードトリガ
許可ビット 0
このビットは TRG0 入力の立上りによる動作開始 , 無効を選択します。
"0" に設定した場合:TRG0 の立上りは動作に影響しません。
"1" に設定した場合:TRG0 の立上りにより動作が開始されます。
bit5
IREN:
PPG 割込み要求
許可ビット
このビットは , 割込みコントローラへの PPG 割込み要求を許可または禁止し
ます。
"0" に設定した場合:割込み要求を禁止します。
"1" に設定した場合:割込み要求を許可します。
bit4
IRQF:
PPG 割込みフラグ
ビット
このビットは , PPG 割込みが発生したとき , "1" に設定されます。
"0" に設定した場合:このビットはクリアされます。
"1" に設定した場合:動作に影響を与えません。
リードモディファイライト (RMW) 系命令時には , 必ず "1" が読み出されます。
このビットは , PPG タイマの割込み発生要因を選択します。
bit3,
bit2
bit1
bit0
308
IRS1, IRS0:
割込み種類選択
ビット
IRS1
IRS0
割込みの種類
0
0
TRG0 入力によるトリガ , ソフトウェアトリガ ,
再トリガ
0
1
カウンタボロー
1
0
通常極性での PPG 出力立上りまたは反転極性で
の PPG 出力立下り。
1
1
カウンタボローまたは通常極性での PPG 出力立
上り , 反転極性での PPG 出力立下り。
POEN:
出力許可ビット
このビットは , PPG 出力端子からの出力を許可または禁止します。
"0" に設定した場合:端子は汎用ポートとして機能します。
"1" に設定した場合:端子は PPG タイマ出力端子として機能します。
OSEL:
出力反転ビット
このビットは , PPG 出力端子の極性を選択します。
"0" に設定した場合:PPG 出力は , 初期状態で "L" を出力し , 16 ビットダウン
カウント値がデューティ設定レジスタ値と一致したとき
"H" を出力し , ダウンカウンタのボローによって "L" を
出力します ( 通常極性 )。
"1" に設定した場合:PPG 出力は反転します ( 反転極性 )。
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第 17 章 16 ビット PPG タイマ
17.6 16 ビット PPG タイマ割込み
MB95160/MA シリーズ
17.6
16 ビット PPG タイマ割込み
16 ビット PPG タイマは , 以下の場合に割込み要求を発生できます。
• トリガ発生またはカウンタボローが発生した場合
• 通常極性で PPG 立上りが発生した場合
• 反転極性で PPG 立下りが発生した場合
これらの割込み動作は PCNTL0 レジスタの IRS1:bit3 と IRS0:bit2 で設定されます。
■ 16 ビット PPG タイマ割込み
表 17.6-1 に , 16 ビット PPG タイマの割込み制御ビットと割込み要因を示します。
表 17.6-1 16 ビット PPG タイマの割込み制御ビットと割込み要因
項目
説明
割込みフラグビット
PCNTL0:IRQF
割込み要求許可ビット
PCNTL0:IREN
割込み種類選択ビット
PCNTL0:IRS1, IRS0
PCNTL0:IRS1, IRS0=00B
16 ビットダウンカウンタの TRG0 端子入力によるハードウェア
トリガ , ソフトウェアトリガ , 再トリガ
PCNTL0:IRS1, IRS0=01B
16 ビットダウンカウンタのカウンタボロー
割込み要因
PCNTL0:IRS1, IRS0=10B
通常極性での PPG0 出力立上りまたは反転極性での PPG0 出力立
下り
PCNTL0:IRS1, IRS0=11B
16 ビットダウンカウンタのカウンタボローまたは通常極性での
PPG0 出力立上りまたは反転極性での PPG0 出力立下り
16 ビット PPG タイマでは , 16 ビット PPG 状態制御レジスタ (PCNTL0) の IRQF:bit4 に
"1" が設定され , 割込み要求が許可されると (PCNTL0 レジスタの IREN:bit5=1) , 割込み
要求が割込みコントローラへ出力されます。
■ 16 ビット PPG タイマの割込みに関連するレジスタとベクタテーブル
表 17.6-2 16 ビット PPG タイマの割込みに関連するレジスタとベクタテーブル
割込み要因
割込み
要求番号
ch.0
IRQ15
割込みレベル設定レジスタ ベクタテーブルのアドレス
レジスタ
設定ビット
上位
下位
ILR3
L15
FFDCH
FFDDH
全周辺機能の割込み要求番号 / ベクタテーブルについては「付録 B 割込み要因のテー
ブル」を参照してください。
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309
第 17 章 16 ビット PPG タイマ
17.7 16 ビット PPG タイマの動作説明と設定手順例
17.7
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16 ビット PPG タイマの動作説明と設定手順例
16 ビット PPG タイマは , PWM モードまたはワンショットモードで動作します。ま
た , 16 ビット PPG タイマでは再トリガを使用できます。
■ PWM モード (PCNTH0 レジスタの MDSE:bit5=0)
PWM 動作の場合 , ソフトウェアトリガ , または TRG0 端子入力によるハードウェアト
リガを入力すると , 16 ビットダウンカウンタは , 16 ビット PPG 周期設定バッファレジ
スタ (PCSRH0, PCSRL0) の値をロードしてダウンカウントを開始します。カウント値
が, "1"に達したとき , 再び16ビット PPG周期設定バッファレジスタ (PCSRH0, PCSRL0)
の値をリロードし , ダウンカウント動作を繰り返します。
PPG 端子は , 初期状態では "L" を出力しています。16 ビットダウンカウンタの値と
デューティ設定レジスタの値が一致したとき , カウントクロックに同期して "H" を出
力してデューティ設定値分 "H" を出力した後に "L" を出力します (OSEL=1 に設定して
いる場合は逆のレベルが出力されます ) 。
再トリガ無効に設定されている場合 (RTRG=0), ダウンカウンタは既に動作している状
態でのソフトウェアトリガ (STRG=1) を無視します。
ダウンカウンタが動作していない状態から有効なトリガ入力によりダウンカウンタが
動作し始めるまでの時間の最大は , 下記のようになります。
ソフトウェアトリガの場合:1 カウントクロック周期 + 2 マシンクロック周期
TRG0 端子入力によるハードウェアトリガの場合:
1 カウントクロック周期 +3 マシンクロック周期
最小は ,
ソフトウェアトリガの場合:2 マシンクロック周期
TRG0 端子入力によるハードウェアトリガの場合:3 マシンクロック周期
ダウンカウンタが動作している状態から有効再トリガ入力によりダウンカウンタが再
度 , 動作し始めるまでの時間の最大は , 下記のようになります。
ソフトウェアトリガの場合:1 カウントクロック周期 + 2 マシンクロック周期
TRG0 端子入力によるハードウェアトリガの場合:
1 カウントクロック周期 + 3 マシンクロック周期
最小は ,
ソフトウェアトリガの場合:2 マシンクロック周期
TRG0 端子入力によるハードウェアトリガの場合:3 マシンクロック周期
310
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第 17 章 16 ビット PPG タイマ
17.7 16 ビット PPG タイマの動作説明と設定手順例
● 再トリガを無効にする (PCNTH0 レジスタの RTRG:bit4=0)
図 17.7-1 PWM モードにおいて再トリガ無効の場合
カウンタ値
m
n
0
時間
立上りエッジが検出されます
トリガが無視されます
ソフトウェアトリガ
PPG
(通常極性)
PPG
(反転極性)
(1)
(2)
(1)=n×T (ns)
(2)=m×T (ns)
T:カウントクロック周期
m:PCSRH0,PCSRL0レジスタ値
n:PDUTH0,PDUTL0レジスタ値
● 再トリガを有効にする (PCNTH0 レジスタの RTRG:bit4=1)
図 17.7-2 PWM モードにおいて再トリガ有効の場合
カウンタ値
m
n
0
ソフトウェアトリガ
時間
立上りエッジが検出されます
トリガで再起動されます
PPG
(通常極性)
PPG
(反転極性)
(1)
(2)
(1)=n×T (ns)
(2)=m×T (ns)
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T:カウントクロック周期
m:PCSRH0,PCSRL0レジスタ値
n:PDUTH0,PDUTL0レジスタ値
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311
第 17 章 16 ビット PPG タイマ
17.7 16 ビット PPG タイマの動作説明と設定手順例
MB95160/MA シリーズ
■ ワンショットモード (PCNTH0 レジスタの MDSE:bit5=1)
ワンショットモードの場合 , 有効なトリガ入力により指定された幅の単一パルスを出
力できます。再トリガを有効にすると , 動作中に有効なトリガを検出した場合 , ダウン
カウンタに値がリロードされます。
PPG 出力は , 初期状態では "L" を出力しています。16 ビットダウンカウンタの値と
デューティ設定レジスタの値が一致したときに "H" を出力し , カウンタが "1" に達した
ときに "L" を出力します (OSEL=1 に設定している場合は逆のレベルが出力されます ) 。
● 再トリガを無効にする (PCNTH0 レジスタの RTRG:bit4=0)
図 17.7-3 ワンショットモードにおいて再トリガ無効の場合
カウンタ値
m
n
0
時間
立上りエッジが検出されます
トリガが無視されます
ソフトウェアトリガ
PPG
(通常極性)
PPG
(反転極性)
(1)
(2)
(1)=n×T (ns)
(2)=m×T (ns)
T:カウントクロック周期
m:PCSRH0,PCSRL0レジスタ値
n:PDUTH0,PDUTL0レジスタ値
● 再トリガを有効にする (PCNTH0 レジスタの RTRG:bit4=1)
図 17.7-4 ワンショットモードにおいて再トリガが有効な場合
カウンタ値
m
n
0
時間
立上りエッジが検出されます
トリガが再起動されます
ソフトウェアトリガ
PPG
(通常極性)
PPG
(反転極性)
(1)
(2)
(1)=n×T (ns)
(2)=m×T (ns)
312
T:カウントクロック周期
m:PCSRH0,PCSRL0レジスタ値
n:PDUTH0,PDUTL0レジスタ値
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第 17 章 16 ビット PPG タイマ
17.7 16 ビット PPG タイマの動作説明と設定手順例
■ ハードウェアトリガ
TRG0 入力端子に信号を入力して PPG を起動させることをハードウェアトリガといいま
す。EGS1, EGS0 を "11B" に設定して TRG0 入力によるハードウェアトリガを使用した場
合 , PPG は立上りエッジで動作を開始し , 立下りエッジが検出されると動作を停止しま
す。また , PPG タイマは次の立上りエッジで最初から動作を開始します。
TRG0 入力によるハードウェアトリガの場合 , RTRG ビットによる再トリガ設定にかか
わらず , 有効な TRG0 入力によるハードウェアトリガによって , 再トリガされます。
なお , RTRG ビット =1 の場合 , ソフトウェアトリガも再トリガとして有効となります。
図 17.7-5 PWM モードにおけるハードウェアトリガ
カウンタ値
m
n
0
時間
立上りエッジが検出されます
立下りエッジが検出されます
ハードウェアトリガ
PPG
(通常極性)
PPG
(反転極性)
(1)
(2)
(1)=n×T (ns)
(2)=m×T (ns)
T:カウントクロック周期
m:PCSRH0,PCSRL0レジスタ値
n:PDUTH0,PDUTL0レジスタ値
■ 設定手順例
16 ビット PPG タイマの設定手順例を以下に示します。
● 初期設定
1) 割込みレベルの設定 (ILR3, ILR4)
2) ハードトリガ許可 , 割込み許可 , 割込みの種類選択 , 出力の許可 (PCNTL0)
3) カウントクロック選択 , モード選択 , タイマ動作許可 (PCNTH0)
4) 周期設定 (PCSRH0, PCSRL0)
5) デューティ設定 (PDUTH0, PDUTL0)
6) ソフトウェアトリガで PPG 起動 (PCNTH0:STGR=1)
● 割込み処理
1) 任意の処理
2) 割込み要求フラグクリア (PCNTL0:IRQF)
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313
第 17 章 16 ビット PPG タイマ
17.8 16 ビット PPG タイマ使用上の注意
17.8
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16 ビット PPG タイマ使用上の注意
16 ビット PPG タイマ使用上の注意を以下に示します。
■ 16 ビット PPG タイマ使用上の注意
● プログラム設定上の注意
周期とデューティ設定を同じ値に設定している場合 , 再トリガは行わないでください。
再トリガした場合 , PPG 出力は再トリガ後 , 通常極性にて 1 カウントクロック分 "L" が
出力された後 , "H" 固定となります。
マイコンをスタンバイモードに遷移させた場合 , TRG0 端子が変化して誤動作する可能
性があります。このため , タイマ許可ビットを禁止 (PCNTH0:CNTE=0) にするか , ハー
ドウェアトリガ許可ビットを禁止 (PCNTL0:EGS1, EGS0=00B) に設定してください。
周期とデューティ設定を同じ値に設定している場合 , デューティ一致による割込みは
一度しか発生しません。また , 周期よりデューティ設定が大きい値の場合 , デューティ
一致による割込みは発生しません。
カウント動作中に , ソフトウェアによる再トリガ許可 (PCNTH0: RTRG=1), 割込み要因
選択が再トリガ (PCNTL0:IRS1, IRS0=00B) の状態で , タイマ許可ビットの禁止設定
(PCNTH0:CNTE=0) とソフトウェアトリガ (PCNTH0:STRG=1) を同時に設定しないでく
ださい。もし行った場合 , タイマは停止しますが再トリガの発生により割込みフラグ
ビットが設定される場合があります。
314
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MB95160/MA シリーズ
17.9
第 17 章 16 ビット PPG タイマ
17.9 16 ビット PPG タイマのサンプルプログラム
16 ビット PPG タイマのサンプルプログラム
16 ビット PPG タイマを動作させるためのサンプルプログラムを提供しています。
■ 16 ビット PPG タイマのサンプルプログラム
16 ビット PPG タイマのサンプルプログラムについては , 「はじめに」の「■ サンプル
プログラム」を参照してください。
■ プログラム例以外の設定方法
● PPG の動作モードを設定する方法
動作モード選択ビット (PCNTH0:MDSE) で行います。
動作モード
動作モード選択ビット (MDSE)
PWM モード
"0" を設定する
ワンショットモード
"1" を設定する
● 動作クロックの選択方法
動作クロック選択ビット (PCNTH0:CKS2/CKS1/CKS0) で選択します。
● PPG 出力端子を許可 / 禁止する方法
出力許可ビット (PCNTL0:POEN) で行います。
制御内容
出力許可ビット (POEN)
PPG 出力を許可するには
"1" を設定する
PPG 出力を禁止するには
"0" を設定する
● PPG 動作を許可 / 禁止する方法
タイマ許可ビット (PCNTH0:CNTE) で行います。
制御内容
タイマ許可ビット (CNTE)
PPG 動作を禁止するには
"0" を設定する
PPG 動作を許可するには
"1" を設定する
PPG 動作許可は PPG を起動する前にしてください。
● PPG 動作をソフトウェアで起動する方法
ソフトウェアトリガビット (PCNTH0:STGR) で行います。
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制御内容
ソフトウェアトリガビット (STGR)
ソフトウェアで起動するには
"1" を設定する
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315
第 17 章 16 ビット PPG タイマ
17.9 16 ビット PPG タイマのサンプルプログラム
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● ソフトウェアトリガの再トリガ機能を許可 / 禁止する方法
再トリガ許可ビット (PCNTH0:RTRG) で行います。
制御内容
再トリガ許可ビット (RTRG)
再トリガ機能を許可するには
"1" を設定する
再トリガ機能を禁止するには
"0" を設定する
● トリガ入力の立上りによる動作を開始 / 停止する方法
ハードトリガ許可ビット (PCNTH0:EGS0) で行います。
制御内容
ハードトリガ許可ビット (EGS0)
立上りで動作を開始するには
"1" を設定する
立上りで動作を停止するには
"0" を設定する
● トリガ入力の立下りによる動作を開始 / 停止する方法
ハードトリガ許可ビット (PCNTH0:EGS1) で行います。
制御内容
ハードトリガ許可ビット (EGS1)
立下りで動作を開始するには
"1" を設定する
立下りで動作を停止するには
"0" を設定する
● PPG 出力を反転する方法
出力反転ビット (PCNTL0:OSEL) で行います。
制御内容
出力反転ビット (OSEL)
PPG 出力を反転するには
"1" を設定する
● PPG 出力を固定する方法
PPG 出力マスク許可ビット (PCNTH0:PGMS) と出力反転ビット (PCNTL0:OSEL) で行いま
す。
316
制御内容
PPG 出力マスク許可ビット
(PGMS)
出力反転ビット (OSEL)
出力を "H" 固定するには
"1" を設定する
"1" を設定する
出力を "L" 固定するには
"1" を設定する
"0" を設定する
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第 17 章 16 ビット PPG タイマ
17.9 16 ビット PPG タイマのサンプルプログラム
● 割込みの発生要因を選択する方法
割込み選択ビット (PCNTL0:RS1/IRS0) で選択します。
割込み選択ビット (IRS1/IRS0)
割込みの要因
TRG0 入力によるトリガ , ソフトウェアトリガ , 再
トリガ
"00B" を設定する
カウンタボロー
"01B" を設定する
通常極性での PPG 出力立上りまたは反転極性での
PPG 出力立下り
"10B" を設定する
カウンタボローまたは通常極性での PPG 出力立上
り , 反転極性での PPG 出力立下り
"11B" を設定する
● 割込み関連レジスタ
割込みレベルは , 下表の割込みレベル設定レジスタで設定します。
割込み要因
割込みレベル設定レジスタ
割込みベクタ
ch.0
割込みレベルレジスタ (ILR3)
アドレス : 0007CH
#15
アドレス : 0FFDCH
● 割込みを許可 / 禁止 / クリアする方法
割込み許可の設定は , 割込み要求許可ビット (PCNTL0:IREN) にて行います。
制御内容
割込み要求許可ビット (IREN)
割込み要求を禁止するには
"0" を設定する
割込み要求を許可するには
"1" を設定する
割込み要求のクリアは , 割込み要求フラグ (PCNTL0:IRQF) にて行います。
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制御内容
割込み要求フラグ (IRQF)
割込み要求をクリアするには
"0" を設定する
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317
第 17 章 16 ビット PPG タイマ
17.9 16 ビット PPG タイマのサンプルプログラム
318
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第 18 章
外部割込み回路
外部割込み回路の機能と動作について説明します。
18.1 外部割込み回路の概要
18.2 外部割込み回路の構成
18.3 外部割込み回路のチャネル
18.4 外部割込み回路の端子
18.5 外部割込み回路のレジスタ
18.6 外部割込み回路の割込み
18.7 外部割込み回路の動作説明と設定手順例
18.8 外部割込み回路使用上の注意
18.9 外部割込み回路のサンプルプログラム
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319
第 18 章 外部割込み回路
18.1 外部割込み回路の概要
18.1
MB95160/MA シリーズ
外部割込み回路の概要
外部割込み回路は , 外部割込み端子に入力された信号のエッジを検出し , 割込みコン
トローラに対して割込み要求を出力します。
■ 外部割込み回路の機能
外部割込み回路は , 外部割込み端子に入力された信号の任意のエッジを検出し , 割込み
コントローラに対して割込み要求を発生する機能があります。この割込みによってス
タンバイモードより復帰を行い , 通常動作状態に移行できますので , 外部割込み端子へ
の信号の入力を契機にして動作モードの切換えが行えます。
320
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第 18 章 外部割込み回路
18.2 外部割込み回路の構成
MB95160/MA シリーズ
18.2
外部割込み回路の構成
外部割込み回路は , 以下のブロックで構成されています。
• エッジ検出回路
• 外部割込み制御レジスタ
■ 外部割込み回路のブロックダイヤグラム
図 18.2-1 に , 外部割込み回路 ( ユニット 0) のブロックダイヤグラムを示します。
図 18.2-1 外部割込み回路 ( ユニット 0) のブロックダイヤグラム
割込み端子選択回路*
エッジ検出回路1
01
11
外部割込み制御
レジスタ(EIC)
EIR1
SL11
SL10
セレクタ
01
端子
INT01
10
セレクタ
10
エッジ検出回路0
11
EIE1
EIR0
SL01
SL00
EIE0
内部データバス
端子
INT00
割込み要求 0
割込み要求1
*:ユニット0のINT00端子のみ
割込み端子選択回路については, 「第19章 割込み端子選択回路」を参照してください。
● エッジ検出回路
外部割込み回路の端子 (INT) に入力された信号のエッジ極性と割込み制御レジスタ
(EIC) で選択されたエッジ極性が一致すると , 対応する外部割込み要求フラグビット
(EIR) が "1" に設定されます。
● 外部割込み制御レジスタ (EIC)
エッジの選択 , 割込み要求の許可と禁止 , および割込み要求の確認などを行います。
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321
第 18 章 外部割込み回路
18.3 外部割込み回路のチャネル
18.3
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外部割込み回路のチャネル
外部割込み回路のチャネルについて説明します。
■ 外部割込み回路のチャネル
MB95160/MA シリーズは , 外部割込み回路を 4 ユニット搭載しています。
表 18.3-1 に , 外部割込み回路の端子を , 表 18.3-2 に , 外部割込み回路のレジスタを示し
ます。
表 18.3-1 外部割込み回路の端子
ユニット
端子名
端子機能 ( チャネル )
INT00
外部割込み入力 ch.0
INT01
外部割込み入力 ch.1
INT02
外部割込み入力 ch.2
INT03
外部割込み入力 ch.3
INT04
外部割込み入力 ch.4
INT05
外部割込み入力 ch.5
INT06
外部割込み入力 ch.6
INT07
外部割込み入力 ch.7
0
1
2
3
表 18.3-2 外部割込み回路のレジスタ
ユニット
レジスタ名
0
EIC00
1
EIC10
2
EIC20
3
EIC30
レジスタ対応 ( 本マニュアル上の表記 )
EIC: 外部割込み制御レジスタ
以下の節では外部割込み回路のユニット 0 側のみの説明を行います。
ほかのユニットについても外部割込み回路のユニット 0 側と同様です。
322
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第 18 章 外部割込み回路
18.4 外部割込み回路の端子
MB95160/MA シリーズ
18.4
外部割込み回路の端子
外部割込み回路に関連する端子および端子のブロックダイヤグラムを示します。
■ 外部割込み回路に関連する端子
外部割込み回路に関連する端子は INT00 ∼ INT07 端子です。
● INT00 ∼ INT07 端子
これらの端子は,外部割込み入力としての機能と汎用入出力ポートとしての機能を兼用
しています。
INT00 ∼ INT07: INT00 ∼ INT07 端子は , ポート方向レジスタ (DDR) によって対応す
る端子を入力ポートに設定し , 外部割込み制御レジスタ (EIC) によっ
て対応する外部割込み入力を許可すると , 外部割込み入力端子
(INT00=INT07) として機能します。
端子の状態は, 入力ポートに設定されているときは, いつでもポート
データレジスタ (PDR) から読み出せます。ただし , リードモディファ
イライト (RMW) 系命令では PDR の値を読み出します。
■ 外部割込み回路に関連する端子のブロックダイヤグラム
図 18.4-1 外部割込み回路に関連する端子 (INT00 ∼ INT07) のブロックダイヤグラム
LCD出力
周辺機能入力
周辺機能入力許可
A/Dアナログ入力
LCD出力許可
0
0
1
1
PDRリード
端子
PDR
PDRライト
ビット操作命令時
内部バス
DDRリード
DDR
DDRライト
ストップ,時計(SPL=1)
AIDRリード
AIDR
AIDRライト
ILSR2リード
ILSR2
ILSR2ライト
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323
第 18 章 外部割込み回路
18.5 外部割込み回路のレジスタ
18.5
MB95160/MA シリーズ
外部割込み回路のレジスタ
外部割込み回路のレジスタについて説明します。
■ 外部割込み回路のレジスタ一覧
図 18.5-1 に , 外部割込み回路のレジスタを示します。
図 18.5-1 外部割込み回路のレジスタ
外部割込み制御レジスタ (EIC)
アドレス
EIC00: 0048H
EIC10: 0049H
EIC20: 004AH
EIC30: 004BH
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000000B
EIR1
SL11
SL10
EIE1
EIR0
SL01
SL00
EIE0
R(RM1),W
R/W
R/W
R/W
R(RM1),W
R/W
R/W
R/W
EIR1
SL11
SL10
EIE1
EIR0
SL01
SL00
EIE0
R(RM1),W
R/W
R/W
R/W
R(RM1),W
R/W
R/W
R/W
EIR1
SL11
SL10
EIE1
EIR0
SL01
SL00
EIE0
R(RM1),W
R/W
R/W
R/W
R(RM1),W
R/W
R/W
R/W
EIR1
SL11
SL10
EIE1
EIR0
SL01
SL00
EIE0
R(RM1),W
R/W
R/W
R/W
R(RM1),W
R/W
R/W
R/W
00000000B
00000000B
00000000B
R/W
:リード / ライト可能 ( 読出し値は書込み値 )
R(RM1),W :リード / ライト可能 ( 読出し値と書込み値が異なる , リードモディファイライト (RMW) 系命
令時は "1" 読出し )
324
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第 18 章 外部割込み回路
18.5 外部割込み回路のレジスタ
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18.5.1
外部割込み制御レジスタ (EIC00)
外部割込み制御レジスタ (EIC00) は , 外部割込み入力に対するエッジ極性の選択と
割込み制御を行うレジスタです。
■ 外部割込み制御レジスタ (EIC00)
図 18.5-2 外部割込み制御レジスタ (EIC00)
アドレス
bit7
bit6
EIC00: 0048H
EIC10: 0049H EIR1 SL11
EIC20: 004AH
EIC30: 004BH R(RM1),W R/W
bit5
bit4
bit3
bit2
bit1
bit0
初期値
SL10
EIE1
EIR0
SL01
SL00
EIE0
00000000B
R/W
R/W
R(RM1),W
R/W
R/W
R/W
EIE0
0
1
SL01
0
0
1
1
割込み要求許可ビット0
割込み要求出力の禁止
割込み要求出力の許可
SL00
0
1
0
1
エッジ極性選択ビット0
エッジ検出なし
立上りエッジ
立下りエッジ
両エッジ
外部割込み要求フラグビット0
読出し時
書込み時
EIR0
0
1
指定エッジが入力されていない
このビットのクリア
指定エッジが入力された
変化なし,ほかへ の影響なし
EIE1
0
1
割込み要求許可ビット1
割込み要求出力の禁止
割込み要求出力の許可
SL11
0
0
1
1
EIR1
0
1
SL10
0
1
0
1
エッジ極性選択ビット1
エッジ検出なし
立上りエッジ
立下りエッジ
両エッジ
外部割込み要求フラグビット1
読出し時
書込み時
指定エッジが入力されていない
このビットのクリア
指定エッジが入力された
変化なし,ほかへの影響なし
R/W
:リード/ライト可能(読出し値は書込み値)
R(RM1),W :リード/ライト可能(読出し値と書込み値が異なる, リードモディファイライト(RMW)系命令時は"1"読出し)
:初期値
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325
第 18 章 外部割込み回路
18.5 外部割込み回路のレジスタ
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表 18.5-1 外部割込み制御レジスタ (EIC00) の各ビットの機能説明
ビット名
bit7
bit6,
bit5
EIR1:
外部割込み要求
フラグビット 1
SL11, SL10:
エッジ極性選択
ビット 1
機 能
外部割込み端子 INT01 にエッジ極性選択ビット (SL11, SL10) で選択されたエッジが入
力されたときに "1" に設定されるフラグです。
• このビットと割込み要求許可ビット 1 (EIE1) が "1" のときに割込み要求を出力しま
す。
• 書込み時は "0" でクリアされ , "1" の書込みは動作に影響を与えません。
• リードモディファイライト (RMW) 系命令の読出し時には , "1" が読み出されます。
外部割込み端子 INT01 に入力されるパルスの割込み要因となるエッジの極性を選択
するビットです。
• これらのビットが "00B" のとき , エッジ検出は行われず , 割込み要求は発生しませ
ん。
• これらのビットが "01B" のときは立上りエッジ , "10B" のときは立下りエッジ , "11B"
のときは立上りと立下りの両方での検出となります。
bit4
bit3
bit2,
bit1
EIE1:
割込み要求許可
ビット 1
• 割込みコントローラへの割込み要求出力の許可 / 禁止を行うビットです。このビッ
トと外部割込み要求フラグビット 1 (EIR1) が "1" のとき , 割込み要求を出力します。
• 外部割込み端子を使用する場合 , ポート方向レジスタ (DDR) の対応するビットに
"0" を書き込むことにより , 端子を入力に設定してください。
• 割込み要求許可ビットの状態にかかわらず , 外部割込み端子の状態はポートデータ
レジスタにより , 直接読み出せます。
EIR0:
外部割込み要求
フラグビット 0
外部割込み端子 INT00 にエッジ極性選択ビット (SL01, SL00) で選択されたエッジが入
力されたときに "1" に設定されるフラグです。
• このビットと割込み要求許可ビット 0 (EIE0) が "1" のときに割込み要求を出力しま
す。
• 書込み時は "0" でクリアされ , "1" の書込みは動作に影響を与えません。
• リードモディファイライト (RMW) 系命令の読出し時には , "1" が読み出されます。
SL01, SL00:
エッジ極性選択
ビット 0
外部割込み端子 INT00 に入力されるパルスの割込み要因となるエッジの極性を選択
するビットです。
• これらのビットが "00B" のとき , エッジ検出は行われず , 割込み要求は発生しませ
ん。
• これらのビットが "01B" のときは立上りエッジ , "10B" のときは立下りエッジ , "11B"
のときは立上りと立下りの両方での検出となります。
bit0
326
EIE0:
割込み要求許可
ビット 0
割込みコントローラへの割込み要求出力の許可 / 禁止を行うビットです。このビット
と外部割込み要求フラグビット 0 (EIR0) が "1" のとき , 割込み要求を出力します。
• 外部割込み端子を使用する場合 , ポート方向レジスタの対応するビットに "0" を書
き込むことにより , 端子を入力に設定してください。
• 割込み要求許可ビットの状態にかかわらず , 外部割込み端子の状態はポートデータ
レジスタにより , 直接読み出せます。
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第 18 章 外部割込み回路
18.6 外部割込み回路の割込み
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18.6
外部割込み回路の割込み
外部割込み回路の割込み要因としては , 外部割込み端子に入力された信号の指定
エッジの検出があります。
■ 外部割込み回路動作時の割込み
外部割込み入力の指定エッジを検出すると , 対応する外部割込み要求フラグビット
(EIC:EIR0, EIR1) が "1" に設定されます。そのとき , 対応する割込み要求許可ビット
が許可 (EIC:EIE0, EIE1=1) されていると , 割込みコントローラへ割込み要求が発生し
ます。割込み処理ルーチンでは , 対応する外部割込み要求フラグビットに "0" を書き込
んで割込み要求をクリアしてください。
■ 外部割込み回路の割込みに関連するレジスタとベクタテーブル
表 18.6-1 外部割込み回路の割込みに関連するレジスタとベクタテーブル
割込み要因
ch.0
ch.4
ch.1
ch.5
ch.2
ch.6
ch.3
ch.7
割込み
要求番号
割込みレベル設定レジスタ ベクタテーブルのアドレス
レジスタ
設定ビット
上位
下位
IRQ0
ILR0
L00
FFFAH
FFFBH
IRQ1
ILR0
L01
FFF8H
FFF9H
IRQ2
ILR0
L02
FFF6H
FFF7H
IRQ3
ILR0
L03
FFF4H
FFF5H
ch : チャネル
全周辺機能の割込み要求番号 / ベクタテーブルについては「付録 B 割込み要因のテー
ブル」を参照してください。
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327
第 18 章 外部割込み回路
18.7 外部割込み回路の動作説明と設定手順例
18.7
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外部割込み回路の動作説明と設定手順例
外部割込み回路の動作を説明します。
■ 外部割込み回路動作時の動作
外部割込み端子 (INT00,INT01) より入力された信号のエッジの極性と外部割込み制御
レジスタによって選択されたエッジの極性 (EIC:SL00 ∼ SL11) が一致すると , 対応す
る外部割込み要求フラグビット (EIC:EIR0, EIR1) が "1" に設定されて割込み要求が発
生します。
スタンバイモードからの復帰に外部割込みを使用しない場合は , 必ず割込み許可ビッ
トを "0" にしてください。
エッジ極性選択ビット (SL) を設定する場合は , 誤って割込み要求が発生しないように
割込み要求許可ビット (EIE) を "0" に設定してから行ってください。また , エッジ極性
変更後は , 割込み要求フラグビット (EIR) を "0" にクリア してください。
図 18.7-1 に , 外部割込みの動作を示します。
図 18.7-1 外部割込みの動作
INT00 端子への
入力波形
プログラム
でクリア
割込み要求フラグビット
プログラムでクリア
EIR0ビット
EIE0ビット
SL01ビット
SL00ビット
IRQ
エッジ検出なし 立上りエッジ
328
立下りエッジ
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両エッジ
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第 18 章 外部割込み回路
18.7 外部割込み回路の動作説明と設定手順例
■ 設定手順例
外部割込み回路の設定手順例を以下に示します。
● 初期設定
1) 割込みレベルの設定 (ILR0)
2) エッジ極性選択 (EIC:SL01, SL00)
3) 割込み要求許可 (EIC:EIE0=1)
● 割込み処理
1) 割込み要求フラグクリア (EIC:EIR0=0)
2) 任意の割込み処理
<注意事項>
外部割込み入力は入出力ポートと兼用になっていますので , 外部割込み入力として使用す
る場合は, 対応するポート方向レジスタ (DDR) のビットに"0" (入力) を設定してください。
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329
第 18 章 外部割込み回路
18.8 外部割込み回路使用上の注意
18.8
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外部割込み回路使用上の注意
外部割込み回路使用上の注意を説明します。
■ 外部割込み回路使用上の注意
• エッジ極性選択ビット (SL) を設定する際には , 割込み要求許可ビット (EIE) を "0"
( 割込み要求禁止 ) に設定してください。また , エッジ極性を設定後は , 外部割込み
要求フラグビット (EIR) を "0"( クリア ) にしてください。
• 外部割込み要求フラグビットが "1" で割込み要求許可ビットが許可された状態では ,
割込み処理ルーチンから復帰できません。割込み処理ルーチン中での外部割込み要
求フラグビットのクリアを必ず行ってください。
330
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18.9
第 18 章 外部割込み回路
18.9 外部割込み回路のサンプルプログラム
外部割込み回路のサンプルプログラム
外部割込み回路を動作させるためのサンプルプログラムを提供しています。
■ 外部割込み回路のサンプルプログラム
外部割込み回路のサンプルプログラムについては , 「はじめに」の「■ サンプルプロ
グラム」を参照してください。
■ プログラム例以外の設定方法
● 検出レベルの種類と設定方法
検出レベルの種類は 4 種類:エッジ検出なし , 立上り , 立下り , 両エッジ
検出レベルビット (EIC:SL01, SL00 または EIC:SL11, SL10) にて行います。
動作モード
検出レベルビット (SL01, SL00)
エッジ検出なし
"00B" を設定
立上り検出にするには
"01B" を設定
立下り検出にするには
"10B" を設定
両エッジ
"11B" を設定
● 外部割込み端子を使用する方法
対応するデータ方向レジスタ (DDR0) を "0" に設定します。
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動作
方向ビット (P00 ∼ P07)
設定
INT00 端子を外部割込みに使用するには
DDR0:P00
"0" を設定
INT01 端子を外部割込みに使用するには
DDR0:P01
"0" を設定
INT02 端子を外部割込みに使用するには
DDR0:P02
"0" を設定
INT03 端子を外部割込みに使用するには
DDR0:P03
"0" を設定
INT04 端子を外部割込みに使用するには
DDR0:P04
"0" を設定
INT05 端子を外部割込みに使用するには
DDR0:P05
"0" を設定
INT06 端子を外部割込みに使用するには
DDR0:P06
"0" を設定
INT07 端子を外部割込みに使用するには
DDR0:P07
"0" を設定
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331
第 18 章 外部割込み回路
18.9 外部割込み回路のサンプルプログラム
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● 割込み関連レジスタ
割込みレベルは下表の割込みレベル設定レジスタで設定します。
チャネル
割込みレベル設定レジスタ
割込みベクタ
ch.0
割込みレベルレジスタ (ILR0)
アドレス : 00079H
#0
アドレス : 0FFFAH
ch.1
割込みレベルレジスタ (ILR0)
アドレス : 00079H
#1
アドレス : 0FFF8H
ch.2
割込みレベルレジスタ (ILR0)
アドレス : 00079H
#2
アドレス : 0FFF6H
ch.3
割込みレベルレジスタ (ILR0)
アドレス : 00079H
#3
アドレス : 0FFF4H
ch.4
割込みレベルレジスタ (ILR0)
アドレス : 00079H
#0
アドレス : 0FFFAH
ch.5
割込みレベルレジスタ (ILR0)
アドレス : 00079H
#1
アドレス : 0FFF8H
ch.6
割込みレベルレジスタ (ILR0)
アドレス : 00079H
#2
アドレス : 0FFF6H
ch.7
割込みレベルレジスタ (ILR0)
アドレス : 00079H
#3
アドレス : 0FFF4H
● 割込みを許可 / 禁止 / クリアする方法
割込み許可の設定は , 割込み許可ビット (EIC00:EIE0 または EIC00:EIE1) にて行います。
制御
割込み許可ビット (EIE0 または EIE1)
割込み要求を禁止するには
"0" を設定
割込み要求を許可するには
"1" を設定
割込み要求のクリアは , 割込み要求ビット (EIC00:EIR0 または EIC00:EIR1) にて行いま
す。
332
制御
割込み要求ビット (EIR0 または EIR1)
割込み要求をクリアするには
"0" を設定
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第 19 章
割込み端子選択回路
割込み端子選択回路の機能と動作について説明し
ます。
19.1 割込み端子選択回路の概要
19.2 割込み端子選択回路の構成
19.3 割込み端子選択回路の端子
19.4 割込み端子選択回路のレジスタ
19.5 割込み端子選択回路の動作説明
19.6 割込み端子選択回路使用上の注意
管理番号 : CM26-00110-2
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333
第 19 章 割込み端子選択回路
19.1 割込み端子選択回路の概要
19.1
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割込み端子選択回路の概要
割込み端子選択回路は , 複数の周辺機能入力端子の中から割込み入力端子を選択し
ます。
■ 割込み端子選択回路
割込み端子選択回路は , 複数の周辺機能入力 (TRG0/ADTG, UCK0, UI0, EC0, SCK, SIN,
INT00) の中から割込み入力端子を選択します。各周辺機能端子の入力信号は , 本回路
により選択され , 外部割込みの INT00 (ch.0) 入力として扱われます。これにより , 各周
辺機能端子の入力信号に外部割込み端子としての機能も持たせることができます。
334
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第 19 章 割込み端子選択回路
19.2 割込み端子選択回路の構成
MB95160/MA シリーズ
割込み端子選択回路の構成
19.2
図 19.2-1 に , 割込み端子選択回路のブロックダイヤグラムを示します。
■ 割込み端子選択回路のブロックダイヤグラム
図 19.2-1 割込み端子選択回路のブロックダイヤグラム
各周辺機能へ
INT01
外部割込み
回路
端子
INT01
割込み端子選択回路
選択回路
INT00
端子
UCK0
端子
UI0
端子
INT00
(ユニット0)
EC0
端子
内部データバス
TRG0/ADTG
端子
SCK
端子
SIN
端子
WICRレジスタ
● WICR レジスタ ( 割込み端子選択回路制御レジスタ )
このレジスタにより , 周辺機能入力端子からのどの入力をどの割込み端子として割
込み回路へ出力するかを選択します。
● 選択回路
WICR レジスタにて選択された端子からの入力を外部割込み回路 (ch.0) の INT00 入
力へ出力する回路です。
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335
第 19 章 割込み端子選択回路
19.3 割込み端子選択回路の端子
19.3
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割込み端子選択回路の端子
割込み端子選択回路の端子を示します。
■ 割込み端子選択回路に関連する端子
割込み端子選択回路に関連する周辺機能端子として , TRG0/ADTG, UCK0, UI0, EC0,
SCK, SIN, INT00 端子があります。これらの入力 (INT00 を除く ) は , 各周辺機能へも並
行して接続されており , 本機能とともに , 同時に使用が可能です。各周辺機能と周辺機
能入力端子との関係を表 19.3-1 に示します。
表 19.3-1 各周辺機能と周辺機能入力端子との関係
周辺機能入力端子名
336
周辺機能名
INT00
割込み端子選択回路
TRG0/ ADTG
割込み端子選択回路
16 ビット PPG タイマ ( トリガ入力 )
8/10 ビット A/D コンバータ ( トリガ入力 )
UCK0
割込み端子選択回路
UART/SIO ( クロック入出力 )
UI0
割込み端子選択回路
UART/SIO ( データ入力 )
EC0
割込み端子選択回路
8/16 ビット複合タイマ ( イベント入力 )
SCK
割込み端子選択回路
LIN-UART ( クロック入出力 )
SIN
割込み端子選択回路
LIN-UART ( データ入力 )
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第 19 章 割込み端子選択回路
19.4 割込み端子選択回路のレジスタ
MB95160/MA シリーズ
19.4
割込み端子選択回路のレジスタ
図 19.4-1 に , 割込み端子選択回路に関連するレジスタを示します。
■ 割込み端子選択回路に関連するレジスタ
図 19.4-1 割込み端子選択回路に関連するレジスタ
割込み端子選択回路制御レジスタ (WICR)
アドレス
0FEFH
bit7
bit6
INT00
R0/WX
R/W
−
bit5
bit4
bit3
bit2
bit1
bit0
SI
R/W
SCK
R/W
EC0
R/W
UI0
R/W
UCK0
R/W
TRG0
R/W
初期値
01000000B
R/W
:リード / ライト可能 ( 読出し値は書込み値 )
R0/WX :未定義ビット ( 読出し値は "0", 書込みは動作に影響なし )
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337
第 19 章 割込み端子選択回路
19.4 割込み端子選択回路のレジスタ
19.4.1
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割込み端子選択回路制御レジスタ (WICR)
このレジスタにより , 周辺機能入力端子からのどの入力をどの割込み端子として割
込み回路へ出力するかを選択します。
■ 割込み端子選択回路制御レジスタ (WICR)
図 19.4-2 割込み端子選択回路制御レジスタ (WICR)
割込み端子選択回路制御レジスタ (WICR)
アドレス
0FEFH
bit7 bit6 bit5
INT00
SI
R0/WX R/W
R/W
bit4
SCK
R/W
bit3
EC0
R/W
bit2
UI0
R/W
bit1 bit0
UCK0 TRG0
R/W R/W
TRG0
初期値
01000000B
TRG0 割込み端子選択ビット
0
TRG0を割込み入力端子として非選択
1
TRG0を割込み入力端子として選択
UCK0
UCK0 割込み端子選択ビット
0
UCK0を割込み入力端子として非選択
1
UCK0を割込み入力端子として選択
UI0
UI0 割込み端子選択ビット
0
UI0を割込み入力端子として非選択
1
UI0を割込み入力端子として選択
EC0
EC0 割込み端子選択ビット
0
EC0 を割込み入力端子として非選択
1
EC0 を割込み入力端 子として選択
SCK
SCK 割込み端子選択ビット
0
SCKを割込み入力端子として非選択
1
SCKを割込み入力端 子として選択
SI
SIN 割込み端子選択ビット
0
SINを割込み入力端子として非選択
1
SINを割込み入力端子として選択
INT00
INT00 割込み端子選択ビット
0
INT00 を割込み入力端子として非選択
1
INT00 を割込み入力端 子として選択
R/W :リード/ライト可能(読出し値は書込み値)
R0/WX :未定義ビット(読出し値は"0", 書込みは動作に影響なし)
:初期値
338
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第 19 章 割込み端子選択回路
19.4 割込み端子選択回路のレジスタ
表 19.4-1 割込み端子選択回路制御レジスタ (WICR) の各ビットの機能説明 (1 / 2)
ビット名
機能
未定義ビットです。
• 読出し値は常に "0" です。
• 書込みは動作に影響を与えません。
bit7
未定義ビット
bit6
このビットにより , INT00 端子を割込み入力端子として選択するかどうかの設定
を行います。
"0" に設定した場合:INT00 端子は割込み入力端子として非選択となり , 本回路
は INT00 端子への入力を "0" 固定として扱います。
INT00:
INT00 割込み端子 "1" に設定した場合:INT00 端子は割込み入力端子として選択され , 本回路は
INT00 端子への入力を外部割込み回路の INT00 (ch.0) へ出
選択ビット
力します。このとき , 外部割込み回路の INT00 (ch.0) の動
作が許可されていると , INT00 端子への入力信号により外
部割込みが発生します。
bit5
このビットにより , SIN 端子を割込み入力端子として選択するかどうかの設定を
行います。
"0" に設定した場合:SIN 端子は割込み入力端子として非選択となり , 本回路は
SIN 端子への入力を "0" 固定として扱います。
SI:
SIN 割込み端子選 "1" に設定した場合:SIN 端子は割込み入力端子として選択され , 本回路は SIN
端子への入力を外部割込み回路の INT00 (ch.0) へ出力しま
択ビット
す。このとき , 外部割込み回路の INT00 (ch.0) の動作が許
可されていると , SIN 端子への入力信号により外部割込み
が発生します。
bit4
bit3
bit2
SCK:
SCK 割込み端子
選択ビット
このビットにより , SCK 端子を割込み入力端子として選択するかどうかの設定を
行います。
"0" に設定した場合:SCK 端子は割込み入力端子として非選択となり , 本回路は
SCK 端子への入力を "0" 固定として扱います。
"1" に設定した場合:SCK 端子は割込み入力端子として選択され , 本回路は SCK
端子への入力を外部割込み回路の INT00 (ch.0) へ出力しま
す。このとき , 外部割込み回路の INT00 (ch.0) の動作が許
可されていると , SCK 端子への入力信号により外部割込み
が発生します。
EC0:
EC0 割込み端子
選択ビット
このビットにより , EC0 端子を割込み入力端子として選択するかどうかの設定を
行います。
"0" に設定した場合:EC0 端子は割込み入力端子として非選択となり , 本回路は
EC0 端子への入力を "0" 固定として扱います。
"1" に設定した場合:EC0 端子は割込み入力端子として選択され , 本回路は EC0
端子への入力を外部割込み回路の INT00 (ch.0) へ出力しま
す。このとき , 外部割込み回路の INT00 (ch.0) の動作が許
可されていると , EC0 端子への入力信号により外部割込み
が発生します。
UI0:
UI0 割込み端子
選択ビット
このビットにより , UI0 端子を割込み入力端子として選択するかどうかの設定を
行います。
"0" に設定した場合:UI0 端子は割込み入力端子として非選択となり , 本回路は
UI0 端子への入力を "0" 固定として扱います。
"1" に設定した場合:UI0 端子は割込み入力端子として選択され , 本回路は UI0
端子への入力を外部割込み回路の INT00 (ch.0) へ出力しま
す。このとき , 外部割込み回路の INT00 (ch.0) の動作が許
可されていると , UI0 端子への入力信号により外部割込み
が発生します。
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339
第 19 章 割込み端子選択回路
19.4 割込み端子選択回路のレジスタ
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表 19.4-1 割込み端子選択回路制御レジスタ (WICR) の各ビットの機能説明 (2 / 2)
ビット名
bit1
bit0
機能
UCK0:
UCK0 割込み端子
選択ビット
このビットにより , UCK0 端子を割込み入力端子として選択するかどうかの設定
を行います。
"0" に設定した場合:UCK0 端子は割込み入力端子として非選択となり , 本回路
は UCK0 端子への入力を "0" 固定として扱います。
"1" に設定した場合:UCK0 端子は割込み入力端子として選択され , 本回路は
UCK0 端子への入力を外部割込み回路の INT00 (ch.0) へ出
力します。このとき , 外部割込み回路の INT00 (ch.0) の動
作が許可されていると , UCK0 端子への入力信号により外
部割込みが発生します。
TRG0:
TRG0 割込み端子
選択ビット
このビットにより , TRG0 端子を割込み入力端子として選択するかどうかの設定
を行います。
"0" に設定した場合:TRG0 端子は割込み入力端子として非選択となり , 本回路
は TRG0 端子への入力を "0" 固定として扱います。
"1" に設定した場合:TRG0 端子は割込み入力端子として選択され , 本回路は
SCK 端子への入力を外部割込み回路の INT00 (ch.0) へ出力
します。このとき , 外部割込み回路の INT00 (ch.0) の動作
が許可されていると , SCK 端子への入力信号により外部割
込みが発生します。
MCU スタンバイモード時に , これらのビットが "1" かつ外部割込み回路の INT00 (ch.0)
の動作が許可されている場合 , 選択された端子は入力許可状態となり , 端子への有効
エッジパルス入力により , MCU はスタンバイモードからウェイクアップします。スタ
ンバイモードについては , 「6.8 低消費電力モード ( スタンバイモード ) の動作」を参
照してください。
<注意事項>
外部割込み回路の INT00 (ch.0) が動作許可されていない場合 , これらのビットに "1" を書
き込んでも , 各周辺機能端子の入力信号で外部割込みは発生しません。
外部割込み回路の INT00 (ch.0) が動作許可されている場合 , これらのビットを書き換えな
いでください。もし書き換えた場合 , 該当端子の入力レベルによっては , 外部割込み回路
が有効エッジを検出してしまうことがあります。
WICR( 割込み端子選択回路制御レジスタ ) により複数の割込み端子を同時に選択し , かつ
外部割込み回路の INT00 (ch.0) の動作が許可 ( 外部割込み回路の EIC00 レジスタの SL01,
SL00 ビットへ "00B" 以外を設定し , 有効エッジを選択するとともに , EIE0 ビットへ "1" を
書き込んで割込みを許可する ) されている場合 , 選択された端子はスタンバイモード時に
おいても , 割込み受付けのために入力許可状態となります。
340
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19.5
第 19 章 割込み端子選択回路
19.5 割込み端子選択回路の動作説明
割込み端子選択回路の動作説明
WICR( 割込み端子選択回路制御レジスタ ) の設定により , 割込み端子を選択します。
■ 割込み端子選択回路の動作
WICR( 割込み端子選択回路制御レジスタ ) の設定により , 外部割込み回路 (ch.0) の
INT00 へ入力される入力端子を選択します。TRG0 端子を割込み端子として選択する場
合の割込み端子選択回路と外部割込み回路 (ch.0) の設定手順を下記に示します。
1) ポート方向 (DDR) レジスタの対応するビットに "0" を書き込んで端子を入力に設定
する
2) WICR( 割込み端子選択回路制御レジスタ ) により TRG0 端子を割込み入力端子とし
て選択する
(WICR レジスタへ "01H" を書き込む。このとき , 外部割込み回路は外部割込み回路
の EIC00 レジスタの EIE0 ビットへ "0" を書き込んで割込み禁止にしておく )。
3) 外部割込み回路 (ch.0) に INT00 の動作を許可する
( 外部割込み回路の EIC00 レジスタの SL01, SL00 ビットへ "00B" 以外を設定し , 有
効エッジを選択するとともに , EIE0 ビットへ "1" を書き込んで割込みを許可する )。
4) 以降の割込み動作は外部割込み回路と同等となる。
リセット解除後 , WICR( 割込み端子選択回路制御レジスタ ) は "40H" に初期化され ,
INT00 ビットのみ割込み端子として選択された状態になります。INT00 端子以外の端
子を外部割込み端子として使用する場合は , 本レジスタを書き換えた後に , 外部割込み
回路の動作を許可してください。
<注意事項>
WICR( 割込み端子選択回路制御レジスタ ) により , 複数の割込み端子を同時に選択した場
合 , それらの端子へ入力された信号のいずれかが "H" のとき , 外部割込み回路の INT00
(ch.0) への入力は "H" として扱われます ( 選択された端子に入力された信号の "OR" とな
ります ) 。
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341
第 19 章 割込み端子選択回路
19.6 割込み端子選択回路使用上の注意
19.6
MB95160/MA シリーズ
割込み端子選択回路使用上の注意
割込み端子選択回路使用上の注意を以下に示します。
• WICR( 割込み端子選択回路制御レジスタ ) により複数の割込み端子を同時に選択し ,
かつ外部割込み回路の INT00 (ch.0) の動作が許可 ( 外部割込み回路の EIC00 レジスタ
の SL01, SL00 ビットへ "00B" 以外を設定し , 有効エッジを選択するとともに , EIE0
ビットへ "1" を書き込んで割込みを許可する ) されている場合 , 選択された端子はス
タンバイモード時においても , 割込み受付けのために入力許可状態となります。
• WICR( 割込み端子選択回路制御レジスタ ) により , 複数の割込み端子を同時に選択
した場合 , それらの端子へ入力された信号のいずれかが "H" レベルのとき , 外部割
込み回路の INT00 (ch.0) への入力は "H" レベルとして扱われます ( 選択された端子
に入力された信号の "OR" となります )。
342
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第 20 章
UART/SIO
UART/SIO の機能と動作について説明します。
20.1 UART/SIO の概要
20.2 UART/SIO の構成
20.3 UART/SIO のチャネル
20.4 UART/SIO の端子
20.5 UART/SIO のレジスタ
20.6 UART/SIO の割込み
20.7 UART/SIO の動作説明と設定手順例
20.8 UART/SIO のサンプルプログラム
CM26-10121-3
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343
第 20 章 UART/SIO
20.1 UART/SIO の概要
20.1
MB95160/MA シリーズ
UART/SIO の概要
UART/SIO は , 汎用のシリアルデータ通信インタフェースです。クロック同期 ( シン
クロナス ) またはクロック非同期 ( アシンクロナス ) で , 可変データ長のシリアル
データ転送ができます。転送フォーマットは , NRZ 方式で , 転送レートは専用ボー
レートジェネレータまたは外部クロック ( クロック同期のとき ) から設定できます。
■ UART/SIO の機能
UART/SIO は , ほかの CPU や周辺装置とシリアルデータの送受信 ( シリアル入出力 ) を
行う機能があります。
• 全二重ダブルバッファがあり , 全二重で双方向通信ができます。
• 同期転送モード ( シンクロナス ) と非同期転送モード ( アシンクロナス ) を選択でき
ます。
• 専用のボーレートジェネレータによって最適なボーレートを選択できます。
• データ長は可変で , パリティなしの場合は 5 ビット∼ 8 ビット , パリティありの場
合は 6 ビット∼ 9 ビットの設定ができます ( 表 20.1-1 を参照 ) 。
• シリアルデータの方向 ( エンディアン ) を選択できます。
• データ転送フォーマットは , NRZ (Non Return to Zero) 方式です。
• 2 種類の動作モード ( 動作モード 0, 1) があります。
動作モード 0 は , クロック非同期モード (UART) として動作します。
動作モード 1 は , クロック同期モード (SIO) として動作します。
表 20.1-1 UART/SIO の動作モード
動作モード
0
1
344
データ長
パリティなし
パリティあり
5
6
6
7
7
8
8
9
5
−
6
−
7
−
8
−
同期モード
ストップビット長
非同期
1 ビットまたは 2 ビット
同期
−
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第 20 章 UART/SIO
20.2 UART/SIO の構成
MB95160/MA シリーズ
20.2
UART/SIO の構成
UART/SIO は , 以下のブロックで構成されています。
• UART/SIO シリアルモード制御レジスタ 1 (SMC10)
• UART/SIO シリアルモード制御レジスタ 2 (SMC20)
• UART/SIO シリアルステータスアンドデータレジスタ (SSR0)
• UART/SIO シリアル入力データレジスタ (RDR0)
• UART/SIO シリアル出力データレジスタ (TDR0)
■ UART/SIO のブロックダイヤグラム
図 20.2-1 UART/SIO のブロックダイヤグラム
PER
各部から
状態
受信状態
判定回路
OVE
FER
RDRF
RIE
専用ボーレートジェネレータ
1/4
クロック
セレクタ
各部から
状態
外部クロック入力
UCK0 端子
受信割込み
TDRE
送信状態
判定回路
TEIE
TCPL
送信割込み
TCIE
シリアルクロック出力
受信
ビット
カウント
シリアルデータ入力
端子
UI0
受信用
シフト
レジスタ
データサンプルクロック入力
シリアルデータ出力
端子
UO0
シリアル
ステータス
アンド
データ
レジスタ
パリティ
演算
送信用
シフト
レジスタ
パリティ
演算
シリアル
出力データ
レジスタ
送信
ビット
カウント
ポート制御
各部へ
設定
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シリアル
入力データ
レジスタ
内部バス
スタート
ビット
検出
シリアル
モード制御
レジスタ
1, 2
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345
第 20 章 UART/SIO
20.2 UART/SIO の構成
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● UART/SIO シリアルモード制御レジスタ 1 (SMC10)
UART/SIO の動作モードを制御するレジスタです。シリアルの方向 ( エンディアン ), パ
リティの有無と極性 , ストップビット長 , 動作モード ( 同期 / 非同期 ) , データ長および
シリアルクロックを設定します。
● UART/SIO シリアルモード制御レジスタ 2 (SMC20)
UART/SIO の動作モードを制御するレジスタです。シリアルクロック出力の許可 / 禁止 ,
シリアルデータ出力の許可 / 禁止 , 送信受信の許可 / 禁止 , 受信エラーフラグクリアお
よび割込みの許可 / 禁止を設定します。
● UART/SIO シリアルステータスアンドデータレジスタ (SSR0)
UART/SIO の送受信やエラーの状態を示します。
● UART/SIO シリアル入力データレジスタ (RDR0)
受信データを保持するレジスタです。シリアル入力が変換されてこのレジスタに格納
されます。
● UART/SIO シリアル出力データレジスタ (TDR0)
送信データを設定するレジスタです。このレジスタに書き込まれたデータがシリアル
変換されて出力されます。
■ 入力クロック
UART/SIO は , 専用ボーレートジェネレータからの出力クロック ( 内部クロック ), また
は UCK0 端子からの入力信号 ( 外部クロック ) を入力クロック ( シリアルクロック ) と
して使用します。
346
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第 20 章 UART/SIO
20.3 UART/SIO のチャネル
MB95160/MA シリーズ
20.3
UART/SIO のチャネル
UART/SIO のチャネルについて説明します。
■ UART/SIO のチャネル
MB95160/MA シリーズは , UART/SIO を 1 チャネル搭載しています。
チャネルと端子およびレジスタの対応を表 20.3-1 および表 20.3-2 に示します。
表 20.3-1 UART/SIO の端子
チャネル
0
端子名
端子機能
UCK0
クロック入出力
UO0
データ出力
UI0
データ入力
表 20.3-2 UART/SIO のレジスタ
チャネル
0
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レジスタ名
レジスタ対応 ( 本マニュアル上の表記 )
SMC10
UART/SIO シリアルモード制御レジスタ 1
SMC20
UART/SIO シリアルモード制御レジスタ 2
SSR0
UART/SIO ステータスアンドデータレジスタ
TDR0
UART/SIO シリアル出力データレジスタ
RDR0
UART/SIO シリアル入力データレジスタ
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347
第 20 章 UART/SIO
20.4 UART/SIO の端子
20.4
MB95160/MA シリーズ
UART/SIO の端子
UART/SIO に関連する端子を示します。
■ UART/SIO に関連する端子
UART/SIO に関連する端子は , クロック入出力端子 (UCK0), シリアルデータ出力端子
(UO0) およびシリアルデータ入力端子 (UI0) です。
UCK0:
UART/SIO のクロック入出力端子です。
クロック出力を許可 (SMC20:SCKE = 1) すると , 対応するポート方向レジスタの
値に関係なく , UART/SIO のクロック出力端子 (UCK0) として機能します。このと
き , 外部クロックは選択しないでください (SMC10:CKS = 0 に設定 ) 。
UART/SIO のクロック入力端子として使用する場合は , クロック出力を禁止
(SMC20:SCKE = 0) し , 対応するポート方向レジスタによって入力ポートに設定し
てください。このとき , 必ず外部クロックを選択 (SMC10:CKS = 0 に設定 ) して
ください。
UO0:
UART/SIO のシリアルデータ出力端子です。シリアルデータ出力を許可 (SMC20:
TXOE = 1) すると , 対応するポート方向レジスタの値に関係なく , UART/SIO のシ
リアルデータ出力端子 (UO0) として機能します。
UI0:
UART/SIO のシリアルデータ入力端子です。UART/SIO のシリアルデータ入力端子
として使用する場合は , 対応するポート方向レジスタによって入力ポートに設定し
てください。
348
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第 20 章 UART/SIO
20.4 UART/SIO の端子
MB95160/MA シリーズ
■ UART/SIO に関連する端子のブロックダイヤグラム
図 20.4-1 UART/SIO に関連する端子 (UI0, UO0, UCK0) のブロックダイヤグラム
ヒステリシス
P10のみ
選択可
周辺機能入力
周辺機能入力許可
周辺機能出力許可
周辺機能出力
0
1
オート
モーティブ
プルアップ
0
1
1
PDRリード
0
CMOS
P-ch
1
端子
PDR
0
PDRライト
P10,P12,P13
のみ選択可
ビット操作命令時
DDRリード
内部バス
DDR
DDRライト
ストップ,時計(SPL=1)
PULリード
PUL
PULライト
ILSRリード
ILSR
ILSRライト
P10のみ選択可
ILSR2リード
ILSR2
ILSR2ライト
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349
第 20 章 UART/SIO
20.5 UART/SIO のレジスタ
20.5
MB95160/MA シリーズ
UART/SIO のレジスタ
UART/SIO に関連するレジスタは , UART/SIO シリアルモード制御レジスタ 1
(SMC10) , UART/SIO シリアルモード制御レジスタ 2 (SMC20) , UART/SIO シリアル
ステータスアンドデータレジスタ (SSR0) , UART/SIO シリアル出力データ (TDR0)
および UART/SIO シリアル入力データレジスタ (RDR0) があります。
■ UART/SIO に関連するレジスタ
図 20.5-1 UART/SIO に関連するレジスタ
UART/SIO シリアルモード制御レジスタ 1 (SMC10)
アドレス
SMC10: 0056H
bit7
BDS
R/W
bit6
PEN
R/W
bit5
TDP
R/W
bit4
SBL
R/W
bit3
CBL1
R/W
bit2
CBL0
R/W
bit1
CKS
R/W
bit0
MD
R/W
初期値
00000000B
bit3
TXE
R/W
bit2
RIE
R/W
bit1
TCIE
R/W
bit0
TEIE
R/W
初期値
00100000B
初期値
00000001B
UART/SIO シリアルモード制御レジスタ 2 (SMC20)
アドレス
SMC20: 0057H
bit7
bit6
bit5
SCKE TXOE RERC
R/W
R/W R1/W
bit4
RXE
R/W
UART/SIO シリアルステータスアンドデータレジスタ (SSR0)
アドレス
SSR0: 0058H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
−
−
R0/WX
OVE
R/WX
FER
R/WX
RDRF
R/WX
TCPL
R0/WX
PER
R/WX
TDRE
R/WX
R(RM1), W
UART/SIO シリアル出力データレジスタ (TDR0)
アドレス
TDR0: 0059H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
TD7
R/W
TD6
R/W
TD5
R/W
TD4
R/W
TD3
R/W
TD2
R/W
TD1
R/W
TD0
R/W
初期値
00000000B
UART/SIO シリアル入力データレジスタ (RDR0)
アドレス
RDR0: 005AH
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
RD7
R/WX
RD6
R/WX
RD5
R/WX
RD4
R/WX
RD3
R/WX
RD2
R/WX
RD1
R/WX
RD0
R/WX
初期値
00000000B
R/W
:リード / ライト可能 ( 読出し値は書込み値 )
R(RM1), W :リード / ライト可能 ( 読出し値と書込み値が異なる , リードモディファイライト (RMW) 系
命令時は "1" 読出し )
R/WX
:リードオンリ ( 読出しは可能 , 書込みは動作に影響なし )
R0/WX
:未定義ビット ( 読出し値は "0", 書込みは動作に影響なし )
R1/W
:リード / ライト可能 ( 読出し値は常に "1")
350
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第 20 章 UART/SIO
20.5 UART/SIO のレジスタ
MB95160/MA シリーズ
UART/SIO シリアルモード制御レジスタ 1 (SMC10)
20.5.1
UART/SIO シリアルモード制御レジスタ 1 (SMC10) は , UART/SIO の動作モードを
制御します。シリアルの方向 ( エンディアン ), パリティの有無と極性 , ストップビッ
ト長 , 動作モード ( 同期 / 非同期 ) , データ長およびシリアルクロックを設定します。
■ UART/SIO シリアルモード制御レジスタ 1 (SMC10)
図 20.5-2 UART/SIO シリアルモード制御レジスタ 1 (SMC10)
アドレス
SMC10: 0056H
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
BDS
PEN
TDP
SBL
CBL1 CBL0
CKS
MD
R/W
R/W
R/W
R/W
R/W
R/W
R/W
クロック非同期モード(UART)
1
クロック同期モード(SIO)
1
クロック選択ビット
専用ボーレートジェネレータ
外部クロック(クロック非同期モードでは使用できません)
CBL1 CBL0
0
0
CM26-10121-3
00000000B
動作モード選択ビット
MD
0
CKS
0
R/W
R/W
初期値
キャラクタビット長制御ビット
5ビット
0
1
6ビット
1
0
7ビット
1
1
8ビット
ストップビット長制御ビット
SBL
0
1ビット長
1
2ビット長
パリティ極性ビット
TDP
0
偶数パリティ
1
奇数パリティ
PEN
0
パリティなし
1
パリティあり
パリティ制御ビット
シリアルデータ方向制御ビット
BDS
0
LSB側から順に送信・受信
1
MSB側から順に送信・受信
:リード/ライト可能(読出し値は書込み値)
:初期値
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351
第 20 章 UART/SIO
20.5 UART/SIO のレジスタ
MB95160/MA シリーズ
表 20.5-1 UART/SIO シリアルモード制御レジスタ 1 (SMC10) の各ビットの機能説明
ビット名
機能
bit7
BDS:
シリアルデータ
方向制御ビット
シリアルデータの方向 ( エンディアン ) を設定します。
"0" に設定した場合:シリアルデータレジスタの LSB 側から順に送信・受信しま
す。
"1" に設定した場合:シリアルデータレジスタの MSB 側から順に送信・受信しま
す。
bit6
PEN:
パリティ制御
ビット
クロック非同期モード時 , パリティのあり・なしを設定します。
"0" に設定した場合:パリティなし
"1" に設定した場合:パリティあり
bit5
TDP:
パリティ極性
ビット
偶数 / 奇数パリティを制御します。
"0" に設定した場合:偶数パリティ
"1" に設定した場合:奇数パリティ
SBL:
ストップビット
長制御ビット
クロック非同期モード時のストップビット長を制御します。
"0" に設定した場合:ストップビット長は 1 になります。
"1" に設定した場合:ストップビット長は 2 になります。
( 注意事項 ) 本ビットの制御は非同期モードの送信動作についてのみ有効です。
受信動作については , 本ビットに影響されず , ストップビット (1
ビット ) を検出して受信を完了し , 受信データレジスタフルフラグが
"1" に設定されます。
bit4
キャラクタビット長を以下の表のように選択します。
bit3,
bit2
CBL1, CBL0:
キャラクタビット
長制御ビット
CBL1
CBL0
キャラクタビット長
0
0
5
0
1
6
1
0
7
1
1
8
非同期モード / 同期モード共通に有効な設定です。
bit1
CKS:
クロック選択
ビット
外部クロック / 専用ボーレートジェネレータを選択します。
"0" に設定した場合:専用ボーレートジェネレータが選択されます。
"1" に設定した場合:外部クロックが選択されます。
( 注意事項 ) 本ビットを "1" に設定した場合は , 強制的に UCK0 端子の出力が禁
止されます。
クロック非同期モード (UART) では外部クロックは使用できません。
bit0
MD:
動作モード選択
ビット
クロック非同期モード (UART) / クロック同期モード (SIO) を選択します。
"0" に設定した場合:クロック非同期モード (UART) となります。
"1" に設定した場合:クロック同期モード (SIO) となります。
<注意事項>
UART/SIO シリアルモード制御レジスタ 1 (SMC10) を変更する場合 , 送信・受信中の変更
はしないでください。
352
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第 20 章 UART/SIO
20.5 UART/SIO のレジスタ
MB95160/MA シリーズ
UART/SIO シリアルモード制御レジスタ 2 (SMC20)
20.5.2
UART/SIO シリアルモード制御レジスタ 2 (SMC20) は , UART/SIO の動作モードを制御
します。シリアルクロック出力の許可 / 禁止 , シリアルデータ出力の許可 / 禁止 , 送信
受信の許可 / 禁止 , 受信エラーフラグクリアおよび割込みの許可 / 禁止を設定します。
■ UART/SIO シリアルモード制御レジスタ 2 (SMC20)
図 20.5-3 UART/SIO シリアルモード制御レジスタ 2 (SMC20)
アドレス
SMC20: 0057H
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
SCKE TXOE RERC
RXE
TXE
RIE
TCIE TEIE
R/W
R/W
R/W
R/W
R/W
R/W
R1/W
初期値
00100000B
R/W
送信データレジスタエンプティ割込み許可ビット
TEIE
0
送信データレジスタエンプティ割込み禁止
1
送信データレジスタエンプティ割込み許可
送信完了割込み許可ビット
TCIE
0
送信完了割込み禁止
1
送信完了割込み許可
受信割込み許可ビット
RIE
0
受信割込み禁止
1
受信割込み許可
送信動作許可ビット
TXE
0
送信動作禁止
1
送信動作許可
RXE
0
受信動作禁止
1
受信動作許可
受信動作許可ビット
受信エラーフラグクリアビット
RERC
0
各エラーフラグがクリアされます
1
動作への影響なし
シリアルデータ出力許可ビット
TXOE
0
シリアルデータ出力禁止(ポートとして使用可能)
1
シリアルデータ出力許可
シリアルクロック出力許可ビット
SCKE
0
シリアルクロック出力禁止(ポートとして使用可能)
1
シリアルクロック出力許可
R/W :リード/ライト可能(読出し値は書込み値)
R1/W :リード/ライト可能(読み出し値は常に"1")
:初期値
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353
第 20 章 UART/SIO
20.5 UART/SIO のレジスタ
MB95160/MA シリーズ
表 20.5-2 UART/SIO シリアルモード制御レジスタ 2 (SMC20) の各ビットの機能説明
ビット名
機能
bit7
SCKE:
シリアルクロック
出力許可ビット
クロック同期モード時に , シリアルクロック (UCK0) 端子の入出力を制御しま
す。
"0" に設定した場合:汎用ポートとして使用できます。
"1" に設定した場合:クロック出力許可となります。
( 注意事項 ) CKS=1 のとき , 本ビットを "1" に設定しても内部クロックは出力
されません。
SCM1:MD が "0" のとき ( 非同期モード ) は , 本ビットを "1" に設
定するとポートからの出力は常に "H" が出力されることになりま
す。
bit6
TXOE:
シリアルデータ出力
許可ビット
シリアルデータ (UO 端子 ) の出力を制御します。
"0" に設定した場合:汎用ポートとして使用できます。
"1" に設定した場合:シリアルデータ出力許可となります。
bit5
RERC:
受信エラーフラグ
クリアビット
"0" に設定した場合:SSR0 レジスタの各エラーフラグ (PER, OVE, FER) がクリ
アされます。
"1" に設定した場合:動作に影響を与えません。
このビットの読出しは必ず "1" となります。
RXE:
受信動作許可ビット
"0" に設定した場合:シリアルデータの受信を禁止します。
"1" に設定した場合:シリアルデータの受信を許可します。
受信動作中にこのビットを "0" にした場合 , 直ちに受信動作が禁止され , 初期化
されます。途中まで受信したデータはシリアル入力データレジスタには転送さ
れません。
( 注意事項 ) RXE に "0" を書き込んだとき , 初期化されるのは受信動作です。
割込みフラグ (PER, OVE, FRE, RDRF) には影響しません。
bit3
TXE:
送信動作許可ビット
"0" に設定した場合:シリアルデータの送信を禁止します。
"1" に設定した場合:シリアルデータの送信を許可します。
送信動作中にこのビットを "0" に設定した場合 , 直ちに送信動作は禁止され , 初
期化されます。送信完了フラグ (TCPL) が "1" に設定され , 送信データレジスタ
エンプティ (TDRE) も "1" に設定されます。
bit2
RIE:
受信割込み許可
ビット
"0" に設定した場合:受信割込みを禁止します。
"1" に設定した場合:受信割込みを許可します。
このビットが "1" ( 許可 ) のときに受信データレジスタフル (RDRF) ビットおよ
び各エラーフラグ (PER, OVE, FER, RDRF) のいずれかが "1" になると , 直ちに受
信割込みが発生します。
bit1
TCIE:
送信完了割込み許可
ビット
"0" に設定した場合:送信完了フラグによる割込みを禁止します。
"1" に設定した場合:送信完了フラグによる割込みを許可します。
このビットが "1" ( 許可 ) のときに送信完了フラグ (TCPL) ビットが "1" になる
と直ちに送信割込みが発生します。
bit0
TEIE:
送信データレジスタ
エンプティ割込み
許可ビット
"0" に設定した場合:送信データレジスタエンプティによる割込みを禁止しま
す。
"1" に設定した場合:送信データレジスタエンプティによる割込みを許可しま
す。
このビットが "1" ( 許可 ) のときに送信データレジスタエンプティ (TDRE) ビッ
トが "1" になると , 直ちに送信割込みが発生します。
bit4
354
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第 20 章 UART/SIO
20.5 UART/SIO のレジスタ
MB95160/MA シリーズ
UART/SIO シリアルステータスアンドデータ
レジスタ (SSR0)
20.5.3
UART/SIO シリアルステータスアンドデータレジスタ (SSR0) は , UART/SIO の送受
信やエラーの状態を示します。
■ UART/SIO シリアルステータスアンドデータレジスタ (SSR0)
図 20.5-4 UART/SIO シリアルステータスアンドデータレジスタ (SSR0)
アドレス
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
SSR0: 0058H
PER OVE FER RDRF TCPL TDRE
R0/WX R0/WX R/WX R/WX R/WX R/WX
TDRE
送信データあり
1
送信データなし
0
"0"書込みでクリア
1
シリアル送信が完了
受信データレジスタフルフラグ
RDRF
0
受信データなし
1
受信データあり
フレーミングエラーフラグ
0
フレーミングエラーなし
1
フレーミングエラーあり
オーバランエラーフラグ
0
オーバランエラーなし
1
オーバランエラーあり
PER
R/WX
送信完了フラグ
TCPL
OVE
00000001B
送信データレジスタエンプティフラグ
0
FER
R(RM1),W
初期値
パリティエラーフラグ
0
パリティーエラーなし
1
パリティーエラーあり
R(RM1), W :リード/ライト可能(読出し値と書込み値が異なる, リードモディファイライト(RMW)系命令時
は"1"読出し)
R/WX
:リードオンリ(読出しは可能, 書込みは動作に影響なし)
R0/WX
:未定義ビット(読出し値は"0", 書込みは動作に影響なし)
:初期値
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355
第 20 章 UART/SIO
20.5 UART/SIO のレジスタ
MB95160/MA シリーズ
表 20.5-3 UART/SIO シリアルステータスアンドデータレジスタ (SSR0) の各ビットの機能説明
ビット名
bit7, bit6 未定義ビット
機能
未定義ビットです。
• このビットの読出し値は常に "0" です。
• このビットへの書込みは動作に影響を与えません。
bit5
PER:
パリティエラー
フラグ
受信データのパリティエラーを検出します。
• 受信時にパリティエラーが発生すると設定され , RERC ビットに "0" を書き込
むことによってクリアされます。
• エラーの検出と RERC によるクリアが同時の場合は , エラーの設定が優先さ
れます。
bit4
OVE:
オーバランエラー
フラグ
受信データのオーバランエラーを検出します。
• 受信時にオーバランエラーが発生すると設定され , RERC ビットに "0" を書き
込むことによってクリアされます。
• エラーの検出と RERC によるクリアが同時の場合は , エラーの設定が優先さ
れます。
bit3
受信データのフレーミングエラーを検出します。
FER:
• 受信時にフレーミングエラーが発生すると設定され , RERC ビットに "0" を書
フレーミングエラー
き込むことによってクリアされます。
フラグ
• エラーの検出と RERC によるクリアが同時の場合は , エラーの設定が優先さ
れます。
bit2
シリアル入力データレジスタの状態を示すフラグです。
RDRF:
• シリアル入力データレジスタへ受信データがロードされると , "1" に設定され
受信データレジスタ
ます。
フルフラグ
• シリアル入力データレジスタのデータを読み出すと , "0" にクリアされます。
bit1
TCPL:
送信完了フラグ
データの送信状態を示すフラグです。
• シリアル送信が完了したとき , "1" に設定されます。ただし , 連続して送信す
るデータがシリアル出力データレジスタにある場合 , 1 回の送信が完了して
も , 本ビットは "1" に設定されません。
• このビットに "0" を書き込むことでクリアされます。
• 設定とクリアが同時の場合は , 設定が優先されます。
• このビットに "1" を書き込んでも , 動作に影響を与えません。
bit0
シリアル出力データレジスタの状態を示すフラグです。
TDRE:
• シリアル出力レジスタへ送信データを書き込むと , "0" に設定されます。
送信データレジスタ
• 送信用シフトレジスタにロードされて送信が開始されると , "1" に設定されま
エンプティフラグ
す。
356
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第 20 章 UART/SIO
20.5 UART/SIO のレジスタ
MB95160/MA シリーズ
20.5.4
UART/SIO シリアル入力データレジスタ (RDR0)
UART/SIO シリアル入力データレジスタ (RDR0) は , シリアルデータの入力 ( 受信 )
用レジスタです。
■ UART/SIO シリアル入力データレジスタ (RDR0)
図 20.5-5 に , UART/SIO シリアル入力データレジスタ (RDR0) を示します。
図 20.5-5 UART/SIO シリアル入力データレジスタ (RDR0)
アドレス
RDR0: 005AH
bit7
RD7
R/WX
bit6
RD6
R/WX
bit5
RD5
R/WX
bit4
RD4
R/WX
bit3
RD3
R/WX
bit2
RD2
R/WX
bit1
RD1
R/WX
bit0
RD0
R/WX
初期値
00000000B
R/WX:リードオンリ ( 読出しは可能 , 書込みは動作に影響なし )
受信したデータが格納されます。シリアルデータ入力端子 (UI0 端子 ) に送られてきた
シリアルデータ信号がシフトレジスタで変換されて , このレジスタに格納されます。
受信データが正常にこのレジスタに設定されると , 受信データレジスタフル (RDRF)
フラグが "1" に設定されます。このとき , 受信割込み要求が許可されていれば割込みが
発生します。このレジスタの内容を読み出すことにより , RDRF フラグが "0" にクリア
されます。
キャラクタビット長 (CBL1, CBL0) を 8 ビット未満に設定した場合 , 不要となる上位の
ビット ( 設定したビット長以外のビット ) は "0" になります。
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357
第 20 章 UART/SIO
20.5 UART/SIO のレジスタ
MB95160/MA シリーズ
UART/SIO シリアル出力データレジスタ (TDR0)
20.5.5
UART/SIO シリアル出力データレジスタ (TDR0) は , シリアルデータの出力 ( 送信 ) 用レ
ジスタです。
■ UART/SIO シリアル出力データレジスタ (TDR0)
図 20.5-6 に , UART/SIO シリアル出力データレジスタ (TDR0) を示します。
図 20.5-6 UART/SIO シリアル出力データレジスタ (TDR0)
bit4
bit3
bit2
bit1
bit0
TD7
TD6
TD5
TD4
R/W
R/W
R/W
R/W
R/W:リード / ライト可能 ( 読出し値は書込み値 )
TD3
R/W
TD2
R/W
TD1
R/W
TD0
R/W
アドレス
TDR0: 0059H
bit7
bit6
bit5
初期値
00000000B
送信するデータを書き込みます。送信データレジスタエンプティ (TDRE) ビットが "1"
の場合 , 書込みができます。"0" の場合 , 書込みは無視されます。
既に送信データが書き込まれて TDRE が "0" のときに , このレジスタを更新する場合
は ( シリアルモード制御レジスタ 2 の TXE が "1" または "0" のときにかかわらず ) TXE
に "0" を書き込むことにより送信動作が初期化され , TDRE が "1" となり , このレジス
タの更新が可能になります。また , 送信が開始されていないとき (TDR に送信データを
書き込んで , TXE をまだ "1" に設定していないとき ) に TXE に "0" を書き込む場合は ,
TCPL は "1" に設定されません。送信データが送信用シフトレジスタに転送され , シリ
アルデータに変換されてシリアルデータ出力端子から送信されます。
送信データが UART/SIO シリアル出力データレジスタ (TDR0) に書き込まれると , 送信
データレジスタエンプティビット (TDRE) は "0" に設定されます。送信用シフトレジス
タに送信データの転送が終了すれば , 送信データレジスタエンプティビット (TDRE) は
"1" に設定され , 次の送信用データを書き込むことができます。このとき , 送信データ
レジスタエンプティ割込みが許可されていれば割込みが発生します。次の送信データ
の書込みは , 送信データレジスタエンプティの発生のときに行うか , 送信データエンプ
ティ (TDRE) ビットが "1" のときに行ってください。
キャラクタビット長 (CBL1, CBL0) を 8 ビット未満に設定した場合 , 上位のビット ( 設
定したビット長以外のビット ) は無視されます。
<注意事項>
シリアルステータスアンドデータレジスタの TDRE が "0" のとき , このレジスタのデータ
は更新できません。
既に送信データが書き込まれ , TDRE が "0" のときに , このレジスタを更新する場合は ( シ
リアルモード制御レジスタ 2 の TXE が "1" または "0" のときにかかわらず )TXE に "0" を
書き込むことにより送信動作が初期化され , TDRE が "1" となり , このレジスタの更新が
可能になります。また , 送信が開始されていないとき (TDR0 に送信データを書き込んで ,
TXE をまだ "1" に設定していないとき ) に TXE に "0" を書き込む場合は , TCPL は "1" に
設定されません。また , データを変更する場合は , TXE=0 を書き込むことにより , 一度
TDRE を "1" にしてから書き込んでください。
358
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第 20 章 UART/SIO
20.6 UART/SIO の割込み
MB95160/MA シリーズ
20.6
UART/SIO の割込み
UART/SIO には , 割込みに関連したエラーフラグビット (PER, OVE, FER) , 受信デー
タレジスタフルビット (RDRF) , 送信データレジスタエンプティビット (TDRE) およ
び送信完了フラグ (TCPL) の 6 つのビットがあります。
■ UART/SIO の割込み
表 20.6-1 に , UART/SIO の割込み制御ビットと割込み要因を示します。
表 20.6-1 UART/SIO の割込み制御ビットと割込み要因
説明
項目
割込み要求
フラグビット
SSR0:TDRE
割込み要求許可
ビット
SMC20:TEIE
送信データレジ
スタエンプティ
割込み要因
SSR0:TCPL
SSR0:RDRF
SSR0:PER
SSR0:OVE
SMC20:TCIE SMC20:RIE SMC20:RIE SMC20:RIE
送信完了
受信データ
フル
パリティ
エラー
オーバラン
エラー
SSR0:FER
SMC20:RIE
フレーミング
エラー
■ 送信割込み
送信データがシリアル出力データレジスタ (TDR0) に書き込まれると , 書き込まれた
データが送信用シフトレジスタに転送されます。次のデータの書込みが可能な状態に
なると , TDRE ビットが "1" に設定されます。送信データレジスタエンプティ割込み許
可ビットが許可 (SMC20:TEIE = 1) されていると , 割込みコントローラへの割込み要
求が発生します。また , すべての送信データの送信が完了すると , TCPL ビットが "1"
に設定されます。このとき , 送信完了割込み許可ビットが許可 (SMC20:TCIE = 1) さ
れていると , 割込みコントローラへの割込み要求が発生します。
■ 受信割込み
ストップビットまで正常にデータが入力されると RDRF ビットが "1" に設定されます。
また , オーバラン・パリティ・フレミングエラーが発生した場合には , 各エラーフラグ
ビット (PER, OVE, FER) が "1" に設定されます。
これらのビットは , ストップビット検出時に設定され , 受信割込み許可ビットが許可
(SMC20:RIE = 1) されていると , 割込みコントローラへの割込み要求が発生します。
全周辺機能の割込み要求番号 / ベクタテーブルについては , 「第 8 章 割込み」を参照
してください。
■ UART/SIO の割込みに関連するレジスタとベクタテーブル
表 20.6-2 UART/SIO の割込みに関連するレジスタとベクタテーブル
割込み要因
ch.0
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割込み
要求番号
IRQ4
割込みレベル設定レジスタ ベクタテーブルのアドレス
レジスタ
設定ビット
上位
下位
ILR1
L04
FFF2H
FFF3H
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359
第 20 章 UART/SIO
20.7 UART/SIO の動作説明と設定手順例
20.7
MB95160/MA シリーズ
UART/SIO の動作説明と設定手順例
UART/SIO には , シリアル通信機能 ( 動作モード 0, 1) があります。
■ UART/SIO の動作
● 動作モード
UART/SIO には , 2 種類の動作モードがあります。クロック同期 (SIO) とクロック非同
期 (SUAR) を選択できます ( 表 20.7-1 を参照 )。
表 20.7-1 UART/SIO の動作モード
データ長
動作モード
パリティなし
パリティあり
5
6
6
7
7
8
8
9
5
−
6
−
7
−
8
−
0
1
同期モード
ストップビット長
非同期
1 ビットまたは 2 ビット
同期
−
■ 設定手順例
UART/SIO の設定手順例を以下に示します。
● 初期設定
1) ポートの入力設定 (DDR1)
2) 割込みレベルの設定 (ILR1)
3) プリスケーラ設定 (PSSR0)
4) ボーレート設定 (BRSR0)
5) クロック選択 (SMC10:CKS)
6) 動作モード設定 (SMC10:MD)
7) シリアルクロック出力の許可 / 禁止 (SMC20:SCKE)
8) 受信動作許可 (SMC20:RXE=1)
9) 割込み許可 (SMC20:RIE=1)
● 割込み処理
受信データの読出し (RDR0)
360
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第 20 章 UART/SIO
20.7 UART/SIO の動作説明と設定手順例
MB95160/MA シリーズ
動作モード 0 の動作説明
20.7.1
動作モード 0 は , クロック非同期モード (UART) として動作します。
■ UART/SIO の動作モード 0 の動作説明
UART/SIO シリアルモード制御レジスタ 1(SMC10) の MD ビットを "0" に設定すると ,
クロック非同期モード (UART) が選択されます。
● ボーレート
シリアルクロックは , SMC10 レジスタの CKS ビットで選択します。このとき , 専用
ボーレートジェネレータを必ず選択してください。
ボーレートは専用ボーレートジェネレータの出力クロック周波数の 4 分周になります。
UART は選択されたボーレートの − 2% から+ 2% までの範囲で通信可能です。
専用ボーレートジェネレータによるボーレート算出式を以下に示します ( 専用ボー
レートジェネレータについては , 「第 21 章 UART/SIO 専用 ボーレートジェネレータ」
も参照 ) 。
図 20.7-1 専用ボーレートジェネレータ使用時のボーレート算出
マシンクロック (MCLK)
ボーレート値=
1
2
4
8
4×
×
UART プリスケーラ選択レジスタ (PSSR0)
プリスケーラ選択
(PSS1, PSS0)
[bps]
2
:
255
UART ボーレート設定レジスタ (BRSR0)
ボーレート設定
(BRS7 ∼ BRS0)
表 20.7-2 専用ボーレートジェネレータによる非同期時転送レートの例
( マシンクロック:10MHz, 16MHz, 16.25MHz の場合 )
専用ボーレートジェネレータの
設定
ボーレート
(10MHz ÷
トータル
分周比 )
ボーレート
(16MHz ÷
トータル
分周比 )
ボーレート
(16.25MHz ÷
トータル
分周比 )
80
125000
200000
203125
UART
トータル分周比
内部分周 (PSS × BRS × 4)
プリスケーラ
選択
PSS[1:0]
ボーレート
カウンタ設定
BRS[7:0]
1 ( 設定値 :0, 0)
20
4
1 ( 設定値 :0, 0)
22
4
88
113636
181818
184659
1 ( 設定値 :0, 0)
44
4
176
56818
90909
92330
1 ( 設定値 :0, 0)
87
4
348
28736
45977
46695
1 ( 設定値 :0, 0)
130
4
520
19231
30769
31250
2 ( 設定値 :0, 1)
130
4
1040
9615
15385
15625
4 ( 設定値 :1, 0)
130
4
2080
4808
7692
7813
8 ( 設定値 :1, 1)
130
4
4160
2404
3846
3906
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361
第 20 章 UART/SIO
20.7 UART/SIO の動作説明と設定手順例
MB95160/MA シリーズ
また , クロック非同期モードにおけるボーレート設定が可能な範囲は以下のとおりで
す。
表 20.7-3 クロック非同期モードにおけるボーレート設定可能範囲
PSS[1:0]
BRS[7:0]
00B ∼ 11B
02H (2) ∼ FFH (255)
● 転送データフォーマット
UART は , NRZ(Non Return to Zero) 形式のデータのみを扱えます。図 20.7-2 に , 転送
データフォーマットを示します。
キャラクタビット長は , CBL1, CBL0 の設定により 5 ビット∼ 8 ビットを選択できます。
ストップビット長は SBL の設定により 1 ビットもしくは 2 ビットに設定できます。
パリティの有無 , パリティの極性は PEN, TDP により設定できます。
図 20.7-2 に示すように , 転送データは必ずスタートビット ("L" レベル ) より始まり ,
MSB ファーストもしくは LSB ファースト (BDS ビットで , LSB ファースト /MSB ファー
ストの選択可能 ) で指定されたデータビット長転送が行われ , ストップビット ("H" レ
ベル ) で終了します。アイドル時は "H" レベルになります。
図 20.7-2 転送データフォーマット
ST
D0
D1
D2
ST
D0
D1
D2
D3
D4
D3
D4
SP
SP
D3
D4
P
SP
SP
Pなし
データ5ビット
ST
D0
D1
D2
Pあり
ST
D0
D1
D2
D3
D4
P
SP
SP
・・・ データ6ビット長,データ8ビット長も同様です。
ST
D0
D1
D2
D3
D4
D5
D6
D7
SP
ST
D0
D1
D2
D3
D4
D5
D6
D7
SP
Pなし
SP
データ8ビット
ST
D0
D1
D2
D3
D4
D5
D6
D7
P
SP
Pあり
ST
D0
ST
SP
P
D0 ~ D7
362
D1
D2
D3
D4
D5
D6
D7
P
SP
SP
:スタートビット
:ストップビット
:パリティビット
:データ。順序は方向制御レジスタ(BDSビット)によりLSBファースト/MSBファーストの選択
が可能です。
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第 20 章 UART/SIO
20.7 UART/SIO の動作説明と設定手順例
MB95160/MA シリーズ
● クロック非同期モード (UART) の受信動作
UART/SIO シリアルモード制御レジスタ 1(SMC10) により , シリアルデータの方向
( エンディアン ), パリティの有無 , パリティの極性 , ストップビット長 , キャラクタビッ
ト長およびクロックを選択します。
受信動作許可ビット (RXE) が "1" に設定されていると常に受信動作が行われます。
受信動作許可ビット (RXE) が "1" の場合 , 受信データのスタートビットを検出すると ,
UART/SIO シリアル制御レジスタ 1(SMC10) に設定されているデータフォーマットに
従って 1 フレームのデータを受信します。
1 フレームのデータ受信が完了すると , 受信データを UART/SIO シリアル入力データレ
ジスタ (RDR0) に転送し , 次のシリアルデータの受信が可能になります。
UART/SIO シリアル入力データレジスタ (RDR0) にデータが格納されると , 受信データ
レジスタフル (RDRF) が "1" に設定されます。
受信割込み許可ビット (RIE) が "1" に設定されている場合には , 受信データレジスタフ
ル (RDRF) が "1" に設定されると受信割込みが発生します。
受信データを読み出す場合は, UART/SIOシリアルステータスアンドデータレジスタの
各エラーフラグ (PER, OVE, FER) を確認し , UART/SIO シリアル入力データレジスタ
(RDR0) を読み出します。
受信データが UART/SIO シリアル入力データレジスタ (RDR0) から読み出されると , 受
信データレジスタフル (RDRF) が "0" にクリアされます。
なお , 受信動作中に UART/SIO シリアルモード制御レジスタ 1(SMC10) が変更された場
合の動作は保証されません。また , 受信動作中に RXE ビットを "0" にした場合 , 直ち
に受信動作が禁止され , 初期化されます。途中まで受信したデータはシリアル入力デー
タレジスタには転送されません。
図 20.7-3 クロック非同期モードの受信動作
RXE
UI0
St
D0
D1
D2
D3
D4
D5
D6
D7 Sp
Sp
St
D0
D1
D2
RDR0
のリード
RDRF
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363
第 20 章 UART/SIO
20.7 UART/SIO の動作説明と設定手順例
MB95160/MA シリーズ
● クロック非同期モード (UART) 時の受信エラー
以下の 3 つのエラー(PER, FER, OVE) があるときは , 受信データは UART/SIO シリアル
入力データレジスタ (RDR0) に転送されず , 受信データレジスタフル (RDRF) も "1" に
設定されません。
• パリティエラー (PER)
パリティ制御ビット (PEN) が "1" に設定されている場合 , 受信シリアルデータのパ
リティビットがパリティ極性ビット (TDP) と異なったとき , パリティエラー (PER)
が "1" に設定されます。
• フレーミングエラー (FER)
設定されているキャラクタビット長 (CBL), パリティ制御 (PEN) により , シリアル
データの受信を行った結果 , シリアルデータの最初のストップビットの位置に "1"
を検出しなかった場合 , フレーミングエラー (FER) が "1" に設定されます。
なお , 2 ビット目以降のストップビットに対してはチェックを行いません。
• オーバランエラー (OVE)
シリアルデータの受信が完了したとき , 前回の受信データが読み出される前に次の
受信が行われた場合 , オーバランエラー (OVE) が "1" に設定されます。
また , 各フラグは最初のストップビットの位置で設定されます。
図 20.7-4 受信エラーのセットタイミング
UI0
D5
D6
D7
P
SP
SP
PER
OVE
FER
受信割込み
364
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第 20 章 UART/SIO
20.7 UART/SIO の動作説明と設定手順例
MB95160/MA シリーズ
● 受信動作時のスタートビットの検出と受信データの確定
受信動作許可ビット (RXE) が "1" に設定されてから専用ボーレートジェネレータのク
ロック (BRCLK) によってシリアルデータ入力をサンプリングし , シリアル入力の立下
りと連続した 3 回の "L" によりスタートビットは検出されます。したがって , BRCLK
のサンプリングにおいて , 最初に "H", "L", "L", "L" が検出されたとき , そのビットをス
タートビットと見なします。
スタートビット検出から 4 分周回路を起動し , BRCLK の 4 周期ごとにシリアルデータ
を受信用シフトレジスタに取り込みます。
データの受信は , ボーレートクロック (BRCLK) とデータサンプリングクロック
(DSCLK) の 3 箇所でサンプリングして 3 ビット中 2 ビット一致の多数決で受信データ
を確定します。
図 20.7-5 スタートビット検出とシリアルデータの取込み
RXE
スタートビット
シリアルデータ入力
D1
D0
(UI0)
ボーレートクロック
(BRCLK)
"H"
"L"
"L"
"L"
"L"
スタートビット検出
4分周カウンタ
X
0
1
2
3
0
1
2
3
データサンプリング
(DSCLK)
クロック
3箇所サンプリングし、
3ビット中2ビット一致の多数決で"0"または"1"を判定する
受信用シフトレジスタ
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X
D0
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D1
365
第 20 章 UART/SIO
20.7 UART/SIO の動作説明と設定手順例
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● クロック非同期モードの送信動作
UART/SIO シリアルモード制御レジスタ 1(SMC10) により , シリアルデータの方向
( エンディアン ), パリティの有無 , パリティの極性 , ストップビット長 , キャラクタビッ
ト長およびクロックを選択します。
送信動作の起動は次の 2 種類の手順で行えます。
• 送信動作許可ビット (TXE) を "1" に設定してからシリアル出力データレジスタへ送信
データを書き込むことによって送信を開始する。
• シリアル出力データレジスタに送信データを書き込んだ後, 送信動作許可ビット(TXE)
を "1" に設定することによって送信を開始する。
送信データは , 送信データレジスタエンプティ (TDRE) が "1" になっていることを確認し
てから , UART/SIO シリアル出力データレジスタ (TDR0) に書き込みます。
送信データが UART/SIO シリアル出力データレジスタ (TDR0) に書き込まれると , 送信
データレジスタエンプティ (TDRE) が "0" に設定されます。
送信データが UART/SIO シリアル出力データレジスタ (TDR0) から送信用シフトレジスタ
に転送され , 送信データレジスタエンプティ (TDRE) が "1" に設定されます。
送信割込み許可ビット(TIE)を"1"に設定している場合は, 送信データレジスタエンプティ
(TDRE) が "1" に設定されると送信割込みを発生します。これにより , 割込み処理におい
て次の送信データを UART/SIOシリアル出力データレジスタ (TDR0) に書き込むことがで
きます。
シリアル送信が完了したことを送信割込みによって検知する場合は送信完了割込み許
可ビットの設定を TEIE=0, TCIE=1 にしてください。送信が完了すると送信完了フラグ
(TCPL) が "1" に設定されて送信割込みが発生します。
送信完了フラグ (TCPL) と連続で送信する場合の送信データレジスタエンプティフラグ
(TDRE) は , 以下の図 20.7-6 に示すように , 最終ビットの送信が完了した位置 ( データ長 ,
パリティ許可 , ストップビット長設定により異なる ) において設定されます。
送信動作中に UART/SIO シリアルモード制御レジスタ 1(SMC10) が変更された場合の
動作は保証されません。
図 20.7-6 クロック非同期モード (UART) の送信動作
UO0
D5
D6
D7
P
SP
SP
TCPL
TDRE
送信割込み
ストップビット長を1ビットに設定した場合
366
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ストップビット長を2ビットに設定した場合
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第 20 章 UART/SIO
20.7 UART/SIO の動作説明と設定手順例
MB95160/MA シリーズ
TDRE は , 前の送信データが送信シフトレジスタにない場合は , 以下の図の位置で設定
されます。
図 20.7-7 送信データレジスタエンプティフラグ (TDRE) のセットタイミング 1(TXE が "1" の場合 )
"1"
TXE
送信データの書込み
UO0
D0
D1
D2
D3
TDRE
送信割込み
UART/SIOシリアル出力データレジスタ(TDR)から送信シフトレジスタへの転送は1マシンクロック(MCLK)で行われます。
図 20.7-8 送信データレジスタエンプティフラグ (TDRE) のセットタイミング 2
(TXE を "0" → "1" にした場合 )
TXE
送信データの書込み
UO0
D0
D1
D2
D3
TDRE
送信割込み
● 送受信同時動作
クロック非同期モード (UART) では , 送信と受信は独立して動作できます。したがって ,
送信と受信が同時 , または位相がずれて送信フレームと受信フレームが重なり合う場合
であっても動作します。
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367
第 20 章 UART/SIO
20.7 UART/SIO の動作説明と設定手順例
20.7.2
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動作モード 1 の動作説明
動作モード 1 は , クロック同期モードとして動作します。
■ UART/SIO の動作モード 1 の動作説明
UART/SIO シリアルモード制御レジスタ 1(SMC10) の MD ビットを "1" に設定するとク
ロック同期モード (SIO) が選択されます。
クロック同期モード (SIO) でのキャラクタビット長は 5 ビット∼ 8 ビットの可変長に
なります。
ただし , パリティは禁止 , ストップビットはなしになります。
シリアルクロックは , SMC10 レジスタの CKS ビットで選択します。専用ボーレート
ジェネレータか外部クロックかを選択します。SIO は選択されたシリアルクロックを
シフトクロックとしてシフト動作を行います。
外部クロックを入力するときは , SCKE ビットは "0" にしてください。
専用ボーレートジェネレータの出力をシフトクロックとして出力するときは , SCKE
ビットを "1" にしてください。この場合のシリアルクロックは , 専用ボーレートジェネ
レータからのクロックを 2 分周して作られます。SIO モードにおけるボーレート設定が
可能な範囲は以下のとおりです ( 専用ボーレートジェネレータについては , 「第 21 章
UART/SIO 専用 ボーレートジェネレータ」の章も参照 )。
表 20.7-4 SIO モードにおけるボーレート設定可能範囲
PSS[1:0]
BRS[7:0]
01H(1) ∼ FFH(255), 00H(256)
00B ∼ 11B
( 最速となる設定は 01H 最も遅い設定は 00H です )
図 20.7-9 に , 外部クロックによるボーレート算出式を , 図 20.7-10 に , 専用ボーレート
ジェネレータ使用時のボーレート算出式を示します。
図 20.7-9 外部クロックによるボーレート算出式
1
ボーレート値=
[bps]
外部クロック *
4 マシンクロック以上
*: 外部クロック
4 マシンクロック以上
368
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第 20 章 UART/SIO
20.7 UART/SIO の動作説明と設定手順例
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図 20.7-10 専用ボーレートジェネレータ使用時のボーレート算出式
マシンクロック (MCLK)
ボーレート値=
1
2
4
8
2×
1
:
256
×
UART プリスケーラ選択レジスタ (PSSR0)
プリスケーラ選択
(PSS1, PSS0)
[bps]
UART ボーレート設定レジスタ (BRSR0)
ボーレート設定
(BRS7 ∼ BRS0)
● シリアルクロックについて
シリアルクロックは送信データの出力の制御に合わせて出力されます。そのため , 受信
のみ行う場合であっても , 送信制御 (TXE=1) を設定してダミーの送信データをシリア
ル出力レジスタに書き込む必要があります。また , UCK0 のクロックの値は「データ
シート」を参照してください。
● UART/SIO 動作モード 1 受信動作
動作モード 1 の受信では , 各レジスタを以下のように使用します。
図 20.7-11 動作モード 1 の受信時使用レジスタ
SMC10 (UART/SIO シリアルモード制御レジスタ 1)
bit7
BDS
◎
bit6
PEN
×
bit5
TDP
×
bit4
SBL
×
bit3
CBL1
◎
bit2
CBL0
◎
bit1
CKS
◎
bit0
MD
1
bit3
TXE
◎
bit2
RIE
◎
bit1
TCIE
×
bit0
TEIE
×
bit3
FER
×
bit2
RDRF
◎
bit1
TCPL
×
bit0
TDRE
×
bit3
TD3
×
bit2
TD2
×
bit1
TD1
×
bit0
TD0
×
bit3
RD3
◎
bit2
RD2
◎
bit1
RD1
◎
bit0
RD0
◎
SMC20 (UART/SIO シリアルモード制御レジスタ 2)
bit7
SCKE
◎
bit6
TXOE
0
bit5
RERC
◎
bit4
RXE
◎
SSR0 (UART/SIO シリアルステータスアンドデータレジスタ )
bit7
bit6
−
×
−
×
bit5
PER
×
bit4
OVE
◎
TDR0 (UART/SIO シリアル出力データレジスタ )
bit7
TD7
×
bit6
TD6
×
bit5
TD5
×
bit4
TD4
×
RDR0 (UART/SIO シリアル入力データレジスタ )
bit7
RD7
◎
bit6
RD6
◎
bit5
RD5
◎
bit4
RD4
◎
◎:使用ビット
×:非使用ビット
0:"0" に設定
1:"1" に設定
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369
第 20 章 UART/SIO
20.7 UART/SIO の動作説明と設定手順例
MB95160/MA シリーズ
受信動作は , シリアルクロックが外部クロック / 内部クロック のどちらかに設定され
ているかによって異なります。
<外部クロックの場合>
受信動作許可ビット (RXE) が "1" に設定されていると , 常に外部クロックの立上り
でシリアルデータを受信します。
<内部クロックの場合>
シリアルクロックは送信動作に合わせて出力されます。そのため , 受信であっても
送信動作を行わなければなりません。以下の 2 種類の手順で行えます。
• 送信動作許可ビット (TXE) を "1" に設定してから , UART/SIO シリアル出力データ
レジスタへ送信データを書き込むことによってシリアルクロックを発生させて受
信を開始する。
• UART/SIO シリアル出力データレジスタに送信データを書き込んだ後 , 送信動作許
可ビット (TXE) を "1" に設定することでシリアルクロックを発生させて受信を開始
する。
受信用シフトレジスタに 5 ビット∼ 8 ビットのシリアルデータが受信されると , 受信
データを UART/SIO シリアル入力データレジスタ (RDR0) へ転送し , 次のシリアルデー
タの受信を可能にします。
UART/SIOシリアル入力データレジスタにデータが格納されると, 受信データレジスタ
フル (RDRF) が "1" に設定されます。
受信割込み許可ビット (RIE) が "1" に設定されている場合は , 受信データレジスタフル
(RDRF) が "1" に設定されると受信割込みが発生します。
受信データを読み出す場合は, UART/SIOシリアルステータスアンドデータレジスタの
エラーフラグ (OVE) を確認し , UART/SIO シリアル入力データレジスタから読み出し
ます。
受信データが UART/SIO シリアル入力データレジスタ (RDR0) から読み出されると , 受
信データレジスタフル (RDRF) が "0" にクリアされます。
図 20.7-12 クロック同期モードの 8 ビット受信動作
UCK0
UI0
D0
D1 D2
D3
D4
D5
D6
D7
RDR0
へのリード
RDRF
割込みコントローラへの割込み
受信エラー時の動作
オーバランエラー(OVE) があるときは , 受信データは UART/SIO シリアル入力デー
タレジスタ (RDR0) には転送されません。
370
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第 20 章 UART/SIO
20.7 UART/SIO の動作説明と設定手順例
MB95160/MA シリーズ
オーバランエラー (OVE)
シリアルデータの受信が完了したとき , 前回の受信によって受信データレジスタフ
ル(RDRF)が"1"に設定されていた場合, オーバランエラー(OVE)を"1"に設定します。
図 20.7-13 オーバランエラー
UCK0
…
…
…
UI0
D0 D1 … D6 D7
D0 D1 … D6 D7
D0 D1 … D6 D7
RDR0への
リード
RDRF
OVE
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371
第 20 章 UART/SIO
20.7 UART/SIO の動作説明と設定手順例
MB95160/MA シリーズ
● UART/SIO 動作モード 1 送信動作
動作モード 1 の送信では , 各レジスタを以下のように使用します。
図 20.7-14 動作モード 1 の送信時使用レジスタ
SMC10 (UART/SIO シリアルモード制御レジスタ 1)
bit7
BDS
◎
bit6
PEN
×
bit5
TDP
×
bit4
SBL
×
bit3
CBL1
◎
bit2
CBL0
◎
bit1
CKS
◎
bit0
MD
1
bit3
TXE
◎
bit2
RIE
◎
bit1
TCIE
×
bit0
TEIE
×
bit3
FER
×
bit2
RDRF
◎
bit1
TCPL
×
bit0
TDRE
×
bit3
TD3
×
bit2
TD2
×
bit1
TD1
×
bit0
TD0
×
bit3
RD3
◎
bit2
RD2
◎
bit1
RD1
◎
bit0
RD0
◎
SMC20 (UART/SIO シリアルモード制御レジスタ 2)
bit7
SCKE
◎
bit6
TXOE
0
bit5
RERC
◎
bit4
RXE
◎
SSR0 (UART/SIO シリアルステータスアンドデータレジスタ )
bit7
bit6
−
×
−
×
bit5
PER
×
bit4
OVE
◎
TDR0 (UART/SIO シリアル出力データレジスタ )
bit7
TD7
×
bit6
TD6
×
bit5
TD5
×
bit4
TD4
×
RDR0 (UART/SIO シリアル入力データレジスタ )
bit7
RD7
◎
bit6
RD6
◎
bit5
RD5
◎
bit4
RD4
◎
◎:使用ビット
×:非使用ビット
0 :"0" に設定
1 :"1" に設定
送信動作の起動は次の 2 種類の手順で行えます。
• 送信動作許可ビット (TXE) を "1" に設定してから , UART/SIO シリアル出力データレ
ジスタへ送信データを書き込むことによって送信を開始する。
• UART/SIO シリアル出力データレジスタに送信データを書き込んだ後 , 送信動作許可
ビット (TXE) を "1" に設定することによって送信を開始する。
送信データは , 送信データレジスタエンプティ (TDRE) が "1" になっていることを確認し
てから , UART/SIO シリアル出力データレジスタ (TDR0) に書き込みます。
送信データが UART/SIO シリアル出力データレジスタ (TDR0) に書き込まれると送信デー
タレジスタエンプティ (TDRE) が "0" に設定されます。
送信データが UART/SIO シリアル出力データレジスタ (TDR0) から送信用シフトレジスタ
に転送されてシリアル送信が開始されると, 送信データレジスタエンプティ(TDRE)が"1"
に設定されます。
外部クロックを使用する設定では , 送信動作が起動した最初のシリアルクロックの立
下りからシリアルデータが送信されます。
372
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第 20 章 UART/SIO
20.7 UART/SIO の動作説明と設定手順例
MB95160/MA シリーズ
送信割込み許可ビット (TIE) が "1" に設定されている場合は , 送信データレジスタエンプ
ティ(TDRE) が "1" に設定されると送信完了割込みが発生します。
このとき , 次の送信デー
タを UART/SIO シリアル出力データレジスタ (TDR0) に書き込むことができます。また ,
送信動作許可ビット (TXE) が "1" に設定されたままであれば , 連続してシリアル送信を行
うことができます。
シリアル送信が完了したことを送信完了割込みによって検知する場合は , 送信完了割
込み出力許可の設定を TEIE=0, TCIE=1 にしてください。送信が完了すると送信完了フ
ラグ (TCPL) が "1" に設定されて送信完了割込みが発生します。
図 20.7-15 クロック同期モードの 8 ビット送信動作
TDR0
への書込み
UCK0
UI0
D0
D1 D2
D3
D4
D5
D6
D7
TDRE
TCPL
割込みコントローラへの
割込み
外部クロックの 割込みコン 内部クロックの場合
場合は,UCK0の トローラへ は,最終1ビット
立下り後です。 の割込み
周期後です。
● 送受信同時動作
<外部クロックの場合>
送信と受信はそれぞれ独立して動作できます。したがって , 送信と受信が同時 , ま
たは位相がずれて重なり合う場合でも動作します。
<内部クロックの場合>
送信側がシリアルクロックを発生しているため , 受信は送信の影響を受けます。
受信途中に送信が終了してしまった場合 , 受信側は停止した状態となります。受信
は , 送信側が再起動されたときに継続されます。
• シリアルクロックを出力および入力して使用する方法については ,「20.4 UART/SIO
の端子」を参照してください。
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373
第 20 章 UART/SIO
20.8 UART/SIO のサンプルプログラム
20.8
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UART/SIO のサンプルプログラム
UART/SIO を動作させるためのサンプルプログラムを提供しています。
■ UART/SIO のサンプルプログラム
UART/SIO のサンプルプログラムについては ,「はじめに」の「■ サンプルプログラム」
を参照してください。
■ プログラム例以外の設定方法
● 各動作モードを選択する方法
動作モード選択 (SMC10:MOD) で行います。
動作モード
動作モード選択 (MOD)
モード 0
クロック非同期モード (UART)
"0" を設定
モード 1
クロック同期モード (SIO)
"1" を設定
● 動作クロックの種類と選択方法
クロック選択ビット (SMC10:CKS) で行います。
クロック入力
クロック選択 (CKS)
専用ボーレートジェネレータを選択するには
"0" を設定
外部クロックを選択するには
"1" を設定
● UCK0 端子 , UI0 端子 , UO0 端子を使用する方法
下記の設定で行います。
UART
374
UCK0 端子を入力にするには
DDR1:P12 = 0
SMC20:SCKE = 0
UCK0 端子を出力にするには
SMC20:SCKE = 1
UI0 端子を使用するには
DDR1:P10 = 0
UO0 端子を使用するには
SMC20:TXOE = 1
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第 20 章 UART/SIO
20.8 UART/SIO のサンプルプログラム
MB95160/MA シリーズ
● UART の動作を許可 / 停止する方法
受信動作許可ビット (SMC20:RXE) で行います。
制御内容
受信動作許可ビット (RXE)
受信動作禁止 ( 停止 )
"0" を設定する
受信動作許可
"1" を設定する
送信動作制御ビット (SMC20:TXE) で行います。
制御内容
送信動作制御ビット (TXE)
送信動作禁止 ( 停止 )
"0" を設定する
送信動作許可
"1" を設定する
● パリティを設定する方法
パリティ制御 (SMC10:PEN), パリティ極性 (SMC10:TDP) で行います。
動作
パリティ制御 (PEN)
パリティ極性 (TDP)
パリティなしにするには
"0" を設定する
−
偶数パリティにするには
"1" を設定する
"0" を設定する
奇数パリティにするには
"1" を設定する
"1" を設定する
● データ長を設定する方法
データ長選択ビット (SMC10:CBL[1:0]) で行います。
動作
データ長選択ビット (CBL[1:0])
5 ビット長にするには
"00B" を設定する
6 ビット長にするには
"01B" を設定する
7 ビット長にするには
"10B" を設定する
8 ビット長にするには
"11B" を設定する
● STOP ビット長を選択する方法
STOP ビット長制御 (SMC10:SBL) で行います。
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動作
STOP ビット長制御 (SBL)
STOP ビットを 1 ビット長にするには
"0" を設定する
STOP ビットを 2 ビット長にするには
"1" を設定する
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375
第 20 章 UART/SIO
20.8 UART/SIO のサンプルプログラム
MB95160/MA シリーズ
● エラーフラグをクリアする方法
受信エラーフラグクリアビット (SMC20:RERC) で行います。
制御内容
受信エラーフラグクリアビット
(RERC)
エラーフラグ PER, OVE, FER をクリアするには
"0" を設定する
● 転送方向の設定方法
シリアルデータ方向制御 (SMC10:BDS) で行います。
転送方向はどの動作モードでも , LSB ファースト /MSB ファーストの選択が可能です。
制御内容
シリアルデータ方向制御 (BDS)
LSB ファースト ( 最下位ビットから ) に
するには
"0" を設定する
MSB ファースト ( 最上位ビットから ) に
するには
"1" を設定する
● 受信完了フラグをクリアする方法
下記の設定で行います。
制御内容
方法
受信完了フラグをクリアするには
RDR0 レジスタを読み出す
初回の RDR0 レジスタの読出しは , 受信開始になります。
● 送信バッファエンプティフラグをクリアする方法
下記の設定で行います。
制御内容
方法
送信バッファエンプティフラグをクリアするには
TDR0 レジスタに書き込む
初回の TDR0 レジスタの書込みは , 送信開始になります。
● ボーレートを設定する方法
「20.7.1 動作モード 0 の動作説明」を参照してください
● 割込み関連レジスタ
割込みレベルは下表の割込みレベル設定レジスタで設定します。
ch.0
376
割込みレベル設定レジスタ
割込みベクタ
割込みレベルレジスタ (ILR1)
アドレス : 0007AH
#4
アドレス : 0FFF2H
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第 20 章 UART/SIO
20.8 UART/SIO のサンプルプログラム
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● 割込みを許可 / 禁止 / クリアする方法
割込み許可の設定は , 割込み要求許可ビット (SMC20:RIE), (SMC20:TCIE) ,
(SMC20:TEIE) で行います。
UART 受信
受信割込み許可
ビット (RIE)
UART 送信
送信完了割込み
許可ビット
(TCIE)
割込み要求を禁止するには
"0" を設定
割込み要求を許可するには
"1" を設定
送信データレジス
タエンプティ
割込み許可ビット
(TCIE)
割込み要求のクリアは , 下記の設定にて行います。
UART 受信
UART 送信
受信データレジスタフル (RDRF) はシリ
アル入力レジスタ RDR 0 を読み出すこ 送信データレジスタエン
プティ (TDRE) はシリア
とでクリアします。
割込み要求を
ル出力データレジスタ
クリアするには エラーフラグ (PER, OVE, FER) はエラー
(TDR0) にデータを書き込
フラグクリアビット (RERC) に "0" を書 むことで "0" になります。
き込むことで "0" になります。
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377
第 20 章 UART/SIO
20.8 UART/SIO のサンプルプログラム
378
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第 21 章
UART/SIO 専用
ボーレート
ジェネレータ
UART/SIO 専用ボーレートジェネレータの機能と
動作について説明します。
21.1 UART/SIO 専用ボーレートジェネレータの概要
21.2 UART/SIO 専用ボーレートジェネレータのチャネル
21.3 UART/SIO 専用ボーレートジェネレータのレジスタ
21.4 UART/SIO 専用ボーレートジェネレータの動作説明
管理番号 : CM26-00121-1
CM26-10121-3
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379
第 21 章 UART/SIO 専用 ボーレート ジェネレータ
21.1 UART/SIO 専用ボーレートジェネレータの概要
21.1
MB95160/MA シリーズ
UART/SIO 専用ボーレートジェネレータの概要
UART/SIO 専用ボーレートジェネレータは , UART/SIO のボーレートを生成します。
UART/SIO 専用ボーレートジェネレータプリスケーラ選択レジスタ (PSSR0) と
UART/SIO 専用ボーレートジェネレータボーレート設定レジスタ (BRSR0) から構成
されます。
■ UART/SIO 専用ボーレートジェネレータのブロックダイヤグラム
図 21.1-1 UART/SIO 専用ボーレートジェネレータのブロックダイヤグラム
UART/SIO
ボーレートジェネレータ
PSS1,PSS0
MCLK(マシンクロック)
CLK
PCK[0]
プリスケーラ
BRS7~BRS0
PCK[1]
8ビット
ダウンカウンタ
BRCLK
1/4
PCK[2]
■ 入力クロック
UART/SIO 専用ボーレートジェネレータは , プリスケーラからの出力クロック , または
マシンクロックを入力クロックとして使用します。
■ 出力クロック
UART/SIO 専用ボーレートジェネレータは , UART/SIO にクロックを供給しています。
380
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21.2
第 21 章 UART/SIO 専用 ボーレート ジェネレータ
21.2 UART/SIO 専用ボーレートジェネレータのチャネル
UART/SIO 専用ボーレートジェネレータのチャネル
UART/SIO 専用ボーレートジェネレータのチャネルについて説明します。
■ UART/SIO 専用ボーレートジェネレータのチャネル
本シリーズは , UART/SIO 専用ボーレートジェネレータを 1 チャネル搭載しています。
表 21.2-1 に , UART/SIO 専用ボーレートジェネレータのレジスタを示します。
表 21.2-1 UART/SIO 専用ボーレートジェネレータのレジスタ
チャネル
レジスタ名
レジスタ対応 ( 本マニュアル上の表記 )
PSSR0
UART/SIO 専用ボーレートジェネレータプリスケーラ選択
レジスタ
BRSR0
UART/SIO 専用ボーレートジェネレータボーレート設定
レジスタ
0
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381
第 21 章 UART/SIO 専用 ボーレート ジェネレータ
21.3 UART/SIO 専用ボーレートジェネレータのレジスタ
21.3
MB95160/MA シリーズ
UART/SIO 専用ボーレートジェネレータのレジスタ
UART/SIO 専用ボーレートジェネレータに関連するレジスタには , UART/SIO 専用
ボーレートジェネレータプリスケーラ選択レジスタ (PSSR0) と UART/SIO 専用ボー
レートジェネレータボーレート設定レジスタ (BRSR0) があります。
■ UART/SIO 専用ボーレートジェネレータに関連するレジスタ
図 21.3-1 UART/SIO 専用ボーレートジェネレータに関連するレジスタ
UART/SIO 専用ボーレートジェネレータプリスケーラ選択レジスタ (PSSR0)
PSSR0
アドレス
0FBEH
bit7
bit6
bit5
bit4
bit3
bit2
BRGE
−
−
−
−
−
R0/WX R0/WX R0/WX R0/WX R0/WX
R/W
bit1
bit0
PSS1
R/W
PSS0
R/W
初期値
00000000B
UART/SIO 専用ボーレートジェネレータボーレート設定レジスタ (BRSR0)
BRSR0
アドレス bit7
0FBFH BRS7
R/W
bit6
bit5
bit4
bit3
bit2
bit1
bit0
BRS6
R/W
BRS5
R/W
BRS4
R/W
BRS3
R/W
BRS2
R/W
BRS1
R/W
BRS0
R/W
初期値
00000000B
R/W :リード / ライト可能 ( 読出し値は書込み値 )
R0/WX:未定義ビット ( 読出し値は "0", 書込みは動作に影響なし )
382
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第 21 章 UART/SIO 専用 ボーレート ジェネレータ
21.3 UART/SIO 専用ボーレートジェネレータのレジスタ
MB95160/MA シリーズ
UART/SIO 専用ボーレートジェネレータ
プリスケーラ選択レジスタ (PSSR0)
21.3.1
UART/SIO 専用ボーレートジェネレータプリスケーラレジスタ (PSSR0) は , ボー
レートクロックの出力とプリスケーラを制御するレジスタです。
■ UART/SIO 専用ボーレートジェネレータプリスケーラ選択レジスタ (PSSR0)
図 21.3-2 UART/SIO 専用ボーレートジェネレータプリスケーラ選択レジスタ (PSSR0)
アドレス
PSSR0 0FBEH
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
-
-
-
-
-
BRGE PSS1 PSS0
R0/WX R0/WX R0/WX R0/WX R0/WX R/W
PSS1 PSS0
R/W
初期値
00000000B
R/W
プリスケーラ選択ビット
0
0
1/1
0
1
1/2
1
0
1/4
1
1
1/8
ボーレートクロック出力許可ビット
BRGE
0
ボーレート出力禁止
1
ボーレート出力許可
R/W
:リード/ライト可能(読出し値は書込み値)
R0/WX :未定義ビット(読出し値は"0", 書込みは動作に影響なし)
:初期値
表 21.3-1 UART/SIO 専用ボーレートジェネレータプリスケーラ選択レジスタ (PSSR0)
ビット名
bit7 ∼ bit3 未定義ビット
bit2
bit1, bit0
機能
未定義ビットです。このビットからは必ず "0" が読み出されます。
ボーレートクロック "BRCLK" の出力を許可します。
BRGE:
"1" に設定した場合:8 ビットダウンカウンタに BRS[7:0] をロードして
ボーレートクロック
"BRCLK" が出力され , UART/SIO に供給されます。
出力許可ビット
"0" に設定した場合:"BRCLK" の出力を停止します。
PSS1, PSS0:
プリスケーラ選択
ビット
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PSS1
PSS0
プリスケーラ選択
0
0
1/1
0
1
1/2
1
0
1/4
1
1
1/8
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383
第 21 章 UART/SIO 専用 ボーレート ジェネレータ
21.3 UART/SIO 専用ボーレートジェネレータのレジスタ
21.3.2
MB95160/MA シリーズ
UART/SIO 専用ボーレートジェネレータボーレート
設定レジスタ (BRSR0)
UART/SIO 専用ボーレートジェネレータボーレート設定レジスタ (BRSR0) は , ボー
レートの設定を制御するレジスタです。
■ UART/SIO 専用ボーレートジェネレータボーレート設定レジスタ (BRSR0)
図 21.3-3 UART/SIO 専用ボーレートジェネレータボーレート設定レジスタ (BRSR0)
アドレス bit7
BRSR0 0FBFH BRS7
R/W
bit6
BRS6
R/W
bit5
BRS5
R/W
bit4
BRS4
R/W
bit3
BRS3
R/W
bit2
BRS2
R/W
bit1
BRS1
R/W
bit0
BRS0
R/W
初期値
00000000B
R/W:リード / ライト可能 ( 読出し値は書込み値 )
8 ビットダウンカウンタの周期を設定します。このレジスタにより任意のボーレートク
ロックを設定できます。このレジスタへの書込みは UART の動作停止中に行ってくだ
さい。
クロック非同期モードでは , BRS[7:0] を "00H", "01H" に設定しないでください。
384
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第 21 章 UART/SIO 専用 ボーレート ジェネレータ
21.4 UART/SIO 専用ボーレートジェネレータの動作説明
MB95160/MA シリーズ
21.4
UART/SIO 専用ボーレートジェネレータの動作説明
UART/SIO 専用ボーレートジェネレータは , クロック非同期モードのボーレートジェ
ネレータとして動作します。
■ ボーレート設定
シリアルクロックの選択は, UART/SIOのSMC10レジスタ (CKSビット) で行い, UART/
SIO 専用ボーレートジェネレータを選択します。
CLK 非同期モード時は , CKS ビットで選択されたシフトクロックの 4 分周になり , 選
択されたボーレートの − 2% から+ 2% までの範囲で転送可能です。UART/SIO 専用
ボーレートジェネレータによるボーレート算出式を以下に示します。
図 21.4-1 UART/SIO 専用ボーレートジェネレータ使用時のボーレート算出
マシンクロック (MCLK)
ボーレート値=
1
2
4
8
4×
[bps]
2
:
255
×
UART ボーレート設定レジスタ (BRSR0)
ボーレート設定
(BRS7 ∼ BRS0)
UART プリスケーラ選択レジスタ (PSSR0)
プリスケーラ選択
(PSS1, PSS0)
表 21.4-1 ボーレートジェネレータによる非同期時転送レートの例
( マシンクロック:10MHz, 16MHz, 16.25MHz の場合 )
UART/SIO 専用ボーレート
ジェネレータの設定
プリスケーラ
選択
PSS[1:0]
ボーレート
カウンタ設定
BRS[7:0]
1 ( 設定値 :0, 0)
20
ボーレート
(10MHz ÷
トータル
分周比 )
ボーレート
(16MHz ÷
トータル
分周比 )
ボーレート
(16.25MHz ÷
トータル
分周比 )
80
125000
200000
203125
UART
トータル分周比
内部分周 (PSS × BRS × 4)
4
1 ( 設定値 :0, 0)
22
4
88
113636
181818
184659
1 ( 設定値 :0, 0)
44
4
176
56818
90909
92330
1 ( 設定値 :0, 0)
87
4
348
28736
45977
46695
1 ( 設定値 :0, 0)
130
4
520
19231
30769
31250
2 ( 設定値 :0, 1)
130
4
1040
9615
15385
15625
4 ( 設定値 :1, 0)
130
4
2080
4808
7692
7813
8 ( 設定値 :1, 1)
130
4
4160
2404
3846
3906
また , UART モードにおけるボーレート設定が可能な範囲は以下のとおりです。
表 21.4-2 UART モードにおけるボーレート設定可能範囲
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PSS[1:0]
BRS[7:0]
00B ∼ 11B
02H(2) ∼ FFH(255)
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385
第 21 章 UART/SIO 専用 ボーレート ジェネレータ
21.4 UART/SIO 専用ボーレートジェネレータの動作説明
386
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第 22 章
LIN-UART
LIN-UART の機能と動作について説明します。
22.1 LIN-UART の概要
22.2 LIN-UART の構成
22.3 LIN-UART の端子
22.4 LIN-UART のレジスタ
22.5 LIN-UART の割込み
22.6 LIN-UART のボーレート
22.7 LIN-UART の動作説明と設定手順例
22.8 LIN-UART 使用上の注意
22.9 LIN-UART のサンプルプログラム
管理番号 : CM26-00127-1
固有箇所 : 396, 428, 454
CM26-10121-3
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387
第 22 章 LIN-UART
22.1 LIN-UART の概要
22.1
MB95160/MA シリーズ
LIN-UART の概要
LIN(Local Interconnect Network)-UART は , 外部装置と同期通信もしくは非同期通
信 ( 調歩同期 ) をするための汎用のシリアルデータ通信インタフェースです。双方向
通信機能 ( ノーマルモード ), マスタ / スレーブ型通信機能 ( マルチプロセッサモード :
マスタ / スレーブ両方をサポート ) に加えて LIN バスに対応するための特別な機能も
サポートしています。
■ LIN-UART の機能
LIN-UART は , ほかの CPU や周辺装置とシリアルデータの送受信をする汎用シリアル
データ通信インタフェースで , 表 22.1-1 に示す機能があります。
表 22.1-1 LIN-UART の機能
機能
データバッファ
全二重ダブルバッファ
シリアル入力
5 回オーバサンプリングを行い , サンプリング値の多数決により受信値を決
定します ( 非同期モードのみ )。
転送モード
• クロック同期 ( スタート / ストップ同期 , またはスタート / ストップビット
選択 )
• クロック非同期 ( スタート / ストップビットを使用可能 )
ボーレート
• 専用ボーレートジェネレータあり (15 ビットリロードカウンタから構成 )
• 外部クロック入力可能。また , 外部クロックはリロードカウンタで調節可
能
データ長
• 7 ビット ( 同期または LIN モード以外 )
• 8 ビット
信号方式
NRZ (Non Return to Zero)
スタートビットタイミング
非同期モード時は , スタートビット立下りエッジに同期
受信エラー検出
• フレーミングエラー
• オーバランエラー
• パリティエラー ( 動作モード 1 では不可 )
割込み要求
• 受信割込み ( 受信完了 , 受信エラー検出 , LIN Synch break 検出 )
• 送信割込み ( 送信データエンプティ )
• TII0 への割込み要求 (LIN synch field 検出 : LSYN)
マスタ / スレーブ型通信機能
( マルチプロセッサモード )
1 ( マスタ ) 対 n ( スレーブ ) 間の通信が可能
( マスタとスレーブシステムの両方をサポート )
同期モード
シリアルクロック送信側 / 受信側選択機能
端子アクセス
シリアル入出力端子の状態を直接読出し可能
LIN バスオプション
•
•
•
•
•
マスタデバイス動作
スレーブデバイス動作
LIN Synch break 検出
LIN Synch break 生成
8/16 ビット複合タイマに接続している LIN Synch field のスタート / ストッ
プエッジ検出
同期シリアルクロック
スタート / ストップビットで同期通信するために , SCK 端子に連続出力可能
クロック遅延オプション
クロックを遅らせるための特殊な同期クロックモード ( シリアルペリフェラ
ルインタフェース (SPI) に有効 )
388
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第 22 章 LIN-UART
22.1 LIN-UART の概要
MB95160/MA シリーズ
LIN-UART は 4 つの異なるモードで動作します。動作モードは , LIN-UART シリアル
モードレジスタ (SMR) の MD0, MD1 ビットにより決定されます。モード 0 とモード 2
は双方向シリアル通信 , モード 1 はマスタ / スレーブ通信 , モード 3 は LIN マスタ / ス
レーブ通信に使用されます。
表 22.1-2 LIN-UART の動作モード
データ長
動作モード
パリティなし
0
ノーマルモード
1
マルチ
プロセッサ
モード
パリティあり
7 ビットまたは 8 ビット
7 ビット
または
8 ビット
―
同期方式
ストップ
ビット長
非同期
非同期
1 ビット
または
2 ビット
+1 *
2
ノーマルモード
3
LIN モード
8 ビット
8 ビット
―
データビット
フォーマット
同期
なし ,
1 ビット ,
2 ビット
非同期
1 ビット
LSB ファースト
MSB ファースト
LSB ファースト
―:設定不可
*:"+1" はマルチプロセッサモードで通信制御用に使用されるアドレス / データ選択ビット (AD) です。
LIN-UART シリアルモードレジスタ (SMR) の MD1 と MD0 ビットで , 下記に示す LINUART の動作モードを決定します。
表 22.1-3 LIN-UART の動作モード
MD1
MD0
モード
種類
0
0
0
非同期 ( ノーマルモード )
0
1
1
非同期 ( マルチプロセッサモード )
1
0
2
同期 ( ノーマルモード )
1
1
3
非同期 (LIN モード )
• モード 1 は , マルチプロセッサモードでマスタとスレーブのいずれの動作にも対応
します。
• モード 3 は , 通信フォーマットが 8 ビットデータ , パリティなし , ストップビット 1,
LSB ファーストに固定されます。
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389
第 22 章 LIN-UART
22.2 LIN-UART の構成
22.2
MB95160/MA シリーズ
LIN-UART の構成
LIN-UART は以下のブロックで構成されます。
• リロードカウンタ
• 受信制御回路
• 受信シフトレジスタ
• LIN-UART 受信データレジスタ (RDR)
• 送信制御回路
• 送信シフトレジスタ
• LIN-UART 送信データレジスタ (TDR)
• エラー検出回路
• オーバサンプリング回路
• 割込み生成回路
• LIN synch break/Synch Field 検出回路
• バスアイドル検出回路
• LIN-UART シリアル制御レジスタ (SCR)
• LIN-UART シリアルモードレジスタ (SMR)
• LIN-UART シリアルステータスレジスタ (SSR)
• LIN-UART 拡張ステータス制御レジスタ (ESCR)
• LIN-UART 拡張通信制御レジスタ (ECCR)
390
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第 22 章 LIN-UART
22.2 LIN-UART の構成
MB95160/MA シリーズ
■ LIN-UART のブロックダイヤグラム
図 22.2-1 LIN-UART のブロックダイヤグラム
OTO,
EXT,
REST
マシン
クロック
PE
ORE
FRE
TIE
RIE
LBIE
LBD
送信クロック
リロード
カウンタ
SCK
書込み
生成回路
受信クロック
送信制御回路
受信制御回路
RBI
TBI
端子
送信スタート
回路
スタートビット
検出回路
受信
IRQ
SIN
再スタート受信
リロードカウンタ
端子
受信ビット
カウンタ
送信ビット
カウンタ
受信パリティ
カウンタ
送信パリティ
カウンタ
送信
IRQ
TDRE
SOT
オーバサン
プリング
回路
端子
RDRF
SOT
8/16 ビット複合
タイマへの内部
信号
SIN
LIN break/
Synch Field
検出回路
SIN
送信シフト
レジスタ
受信シフト
レジスタ
送信開始
バスアイドル LBR
LBL1
検出回路
LBL0
エラー
検出
PE
ORE
FRE
LIN break
生成回路
RDR
TDR
RBI
LBD
TBI
内部データバス
PE
ORE
FRE
RDRF
TDRE
BDS
RIE
TIE
SSR
レジスタ
MD1
MD0
OTO
EXT
REST
UPCL
SCKE
SOE
SMR
レジスタ
PEN
P
SBL
CL
AD
CRE
RXE
TXE
SCR
レジスタ
LBIE
LBD
LBL1
LBL0
SOPE
SIOP
CCO
SCES
LBR
ESCR
レジスタ
MS
SCDE
SSM
ECCR
レジスタ
RBI
TBI
● リロードカウンタ
専用ボーレートジェネレータとして機能する 15 ビットリロードカウンタです。リロー
ド値に対する 15 ビットレジスタから構成され , 外部クロックまたは内部クロックより
送受信クロックを生成します。また , 送信リロードカウンタのカウント値をボーレート
ジェネレータ 1, 0 (BGR1, BGR0) より読み出せます。
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391
第 22 章 LIN-UART
22.2 LIN-UART の構成
MB95160/MA シリーズ
● 受信制御回路
受信ビットカウンタ , スタートビット検出回路 , および受信パリティカウンタから構成
されています。受信ビットカウンタは , 受信データビットをカウントして , 設定した
データ長に応じて 1 データの受信を完了すると LIN-UART 受信データレジスタにフラ
グを設定します。このとき , 受信割込みが許可されていると受信割込み要求を発生しま
す。スタートビット検出回路は , シリアル入力信号からスタートビットを検出する回路
で , スタートビットを検出するとスタートビットの立下りエッジに同期してリロード
カウンタに信号を送ります。受信パリティカウンタは , 受信データのパリティを計算し
ます。
● 受信シフトレジスタ
SIN端子から入力された受信データをビットシフトしながら取り込み, 受信が完了する
と RDR レジスタに受信データを転送します。
● LIN-UART 受信データレジスタ (RDR)
受信データを保持します。シリアル入力データは変換され , LIN-UART 受信データレジ
スタに格納されます。
● 送信制御回路
送信ビットカウンタ , 送信スタート回路 , および送信パリティカウンタから構成されて
います。送信ビットカウンタは , 送信データビットをカウントして , 設定したデータ長
に応じて 1 データの送信を完了すると , 送信データレジスタにフラグを設定します。こ
のとき , 送信割込みが許可されていると送信割込み要求を発生します。送信スタート回
路は , TDR のデータ書込みで送信動作を開始します。送信パリティカウンタは , パリ
ティありの場合 , 送信するデータのパリティビットを生成します。
● 送信シフトレジスタ
LIN-UART 送信データレジスタ (TDR) に書き込まれたデータを送信シフトレジスタに
転送し , ビットシフトしながら SOT 端子に出力します。
● LIN-UART 送信データレジスタ (TDR)
送信データを設定します。書き込まれたデータは , シリアルデータに変換されて出力さ
れます。
● エラー検出回路
受信終了時において , エラーがあったかどうかを検出します。エラーが発生すると , 対
応するエラーフラグを設定します。
● オーバサンプリング回路
非同期モード動作では , 5 回オーバサンプリングを行い , サンプリング値の多数決によ
り受信値を決定します。また , 同期モード動作では停止します。
● 割込み生成回路
すべての割込み要因を制御します。対応する割込み許可ビットが設定されていると ,
直ちに割込みが発生します。
392
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第 22 章 LIN-UART
22.2 LIN-UART の構成
● LIN synch break/Synch Field 検出回路
LINマスタノードがメッセージヘッダを送信すると, LIN synch breakを検出します。
LIN
synch break が検出されると , LBD フラグビットが設定されます。LIN Synch Field の
1 回目と 5 回目の立下りエッジを検出し , マスタノードが送信する実際のシリアルク
ロック同期を測定するために , 8/16 ビット複合タイマへ内部信号を出力します。
● LIN synch break 生成回路
設定された長さの LIN synch break を生成します。
● バスアイドル検出回路
送受信が行われていないことを検出し , TBI, RBI フラグビットを生成します。
● LIN-UART シリアル制御レジスタ (SCR)
以下に動作機能を示します。
• パリティビット有無の設定
• パリティビット選択
• ストップビット長の設定
• データ長の設定
• モード 1 でのフレームデータ形式の選択
• エラーフラグのクリア
• 送信許可 / 禁止
• 受信許可 / 禁止
● LIN-UART シリアルモードレジスタ (SMR)
以下に動作機能を示します。
• LIN-UART 動作モード選択
• クロック入力ソースの選択
• 外部クロックが 1 対 1 接続またはリロードカウンタ接続であるかを選択
• 専用リロードタイマのリセット
• LIN-UART ソフトウェアリセット ( レジスタの設定を維持 )
• シリアルデータ端子への出力許可 / 禁止設定
• クロック端子への出力許可 / 禁止設定
● LIN-UART シリアルステータスレジスタ (SSR)
以下に動作機能を示します。
• 送受信やエラーの状態確認
• 転送方向 LSB ファースト /MSB ファーストの選択
• 受信割込み許可 / 禁止
• 送信割込み許可 / 禁止
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393
第 22 章 LIN-UART
22.2 LIN-UART の構成
MB95160/MA シリーズ
● 拡張ステータス制御レジスタ (ESCR)
• LIN synch break 割込み許可 / 禁止
• LIN synch break 検出
• LIN synch break 長選択
• SIN, SOT 端子への直接アクセス
• LIN-UART 同期クロックモードでの連続クロック出力設定
• サンプリングクロックエッジ選択
● LIN-UART 拡張通信制御レジスタ (ECCR)
• バスアイドル検出
• 同期クロック設定
• LIN synch break 生成
■ 入力クロック
LIN-UART は , マシンクロック , または SCK 端子からの入力信号を入力クロックとし
て使用します。
入力クロックは , LIN-UART の送受信クロックソースとして使用されます。
394
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第 22 章 LIN-UART
22.3 LIN-UART の端子
MB95160/MA シリーズ
22.3
LIN-UART の端子
LIN-UART の端子を示します。
■ LIN-UART の端子
LIN-UART の端子は , 汎用ポートと兼用になっています。表 22.3-1 に , LIN-UART の端
子を示します。
表 22.3-1 LIN-UART の端子
端子名
端子機能
端子の使用に必要な設定
SIN
シリアルデータ入力
入力ポートに設定
(DDR:対応するビット = 0)
SOT
シリアルデータ出力
出力許可に設定
(SMR:SOE = 1)
SCK
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シリアルクロック入出力
クロック入力時入力ポートに設定
(DDR:対応するビット = 0)
クロック出力時出力許可に設定
(SMR:SCKE = 1)
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395
第 22 章 LIN-UART
22.3 LIN-UART の端子
MB95160/MA シリーズ
■ LIN-UART に関連する端子のブロックダイヤグラム
図 22.3-1 LIN-UART に関連する端子 (SCK, SOT, SIN) のブロックダイヤグラム
LCD出力
LCD出力許可
ヒステリシス
P67のみ
選択可
周辺機能入力
周辺機能入力許可
周辺機能出力許可
周辺機能出力
0
0
0
1
オート
モーティブ
1
CMOS
1
PDRリード
1
端子
PDR
0
PDRライト
ビット操作命令時
内部バス
DDRリード
DDR
DDRライト
ストップ,時計(SPL=1)
ILSRリード
ILSR
ILSRライト
P67のみ選択可
ILSR2リード
ILSR2
ILSR2ライト
396
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第 22 章 LIN-UART
22.4 LIN-UART のレジスタ
MB95160/MA シリーズ
22.4
LIN-UART のレジスタ
LIN-UART のレジスタ一覧を示します。
■ LIN-UART のレジスタ一覧
図 22.4-1 LIN-UART のレジスタ一覧
LIN-UART シリアル制御レジスタ (SCR)
アドレス
0050H
bit7
PEN
R/W
bit6
P
R/W
bit5
SBL
R/W
bit4
CL
R/W
bit3
AD
R/W
bit2
CRE
R0,W
bit1
RXE
R/W
bit0
TXE
R/W
初期値
00000000B
bit4
EXT
R/W
bit3
REST
R0,W
bit2
UPCL
R0,W
bit1
SCKE
R/W
bit0
SOE
R/W
初期値
00000000B
bit2
BDS
R/W
bit1
RIE
R/W
bit0
TIE
R/W
初期値
00001000B
LIN-UART シリアルモードレジスタ (SMR)
アドレス
0051H
bit7
MD1
R/W
bit6
MD0
R/W
bit5
OTO
R/W
LIN-UART シリアルステータスレジスタ (SSR)
アドレス
0052H
bit7
PE
R/WX
bit6
ORE
R/WX
bit5
FRE
R/WX
bit4
bit3
RDRF TDRE
R/WX R/WX
LIN-UART 受信データレジスタ / 送信データレジスタ (RDR/TDR)
アドレス
0053H
bit7
D7
R/W
bit6
D6
R/W
bit5
D5
R/W
bit4
D4
R/W
bit3
D3
R/W
bit2
D2
R/W
bit1
D1
R/W
bit0
D0
R/W
初期値
00000000B
bit4
LBL0
R/W
bit3
SOPE
R/W
bit2
SIOP
bit1
CCO
R/W
bit0
SCES
R/W
初期値
00000100B
bit4
SCDE
R/W
bit3
SSM
R/W
bit1
RBI
R/WX
bit0
TBI
R/WX
初期値
000000XXB
bit6
bit5
bit4
bit3
bit2
bit1
BGR14 BGR13 BGR12 BGR11 BGR10 BGR9
−
R0/WX R/W
R/W
R/W
R/W
R/W
R/W
bit0
BGR8
R/W
初期値
00000000B
bit0
BGR0
R/W
初期値
00000000B
LIN-UART 拡張ステータス制御レジスタ (ESCR)
アドレス
0054H
bit7
LBIE
R/W
bit6
LBD
R(RM1),W
bit5
LBL1
R/W
R(RM1),W
LIN-UART 拡張通信制御レジスタ (ECCR)
アドレス
0055H
bit7
予約
RX,W0
bit6
LBR
R0,W
bit5
MS
R/W
bit2
予約
RX,W0
LIN-UART ボーレートジェネレータレジスタ 1 (BGR1)
アドレス
0FBCH
bit7
LIN-UART ボーレートジェネレータレジスタ 0 (BGR0)
アドレス
0FBDH
bit7
BGR7
R/W
bit6
bit5
BGR6 BGR5
R/W
R/W
bit4
BGR4
R/W
bit3
bit2
bit1
BGR3 BGR2 BGR1
R/W
R/W
R/W
R/W
:リード / ライト可能 ( 読出し値は書込み値 )
R(RM1),W :リード / ライト可能 ( 読出し値と書込み値が異なる , リードモディファイライト (RMW) 系命
令時は "1" 読出し )
R/WX
:リードオンリ ( 読出しは可能 , 書込みは動作に影響なし )
R0,W
:ライトオンリ ( 書込みは可能 , 読出し値は "0")
R0/WX
:未定義ビット ( 読出し値は "0", 書込みは動作に影響なし )
RX,W0
:予約ビット ( 読出し値は不定 , 書込み値は常に "0")
CM26-10121-3
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397
第 22 章 LIN-UART
22.4 LIN-UART のレジスタ
22.4.1
MB95160/MA シリーズ
LIN-UART シリアル制御レジスタ (SCR)
LIN-UART シリアル制御レジスタ (SCR) は , パリティの設定 , ストップビット長や
データ長の選択 , モード 1 でのフレームデータ形式の選択 , 受信エラーフラグのクリ
アおよび送受信動作の許可または禁止の設定を行います。
■ LIN-UART シリアル制御レジスタ (SCR)
図 22.4-2 LIN-UART シリアル制御レジスタ (SCR)
アドレス
0050H
初期値
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
PEN
P
SBL
CL
R/W
R/W
R/W
R/W
CRE
RXE
TXE
R/W R0,W
AD
R/W
R/W
00000000B
送信禁止
1
送信許可
RXE
0
受信禁止
1
受信許可
CRE
R/W :リード/ライト可能(読出し値は書込み値)
R0,W :ライトオンリ(書込みは可能, 読出し値は"0")
:初期値
398
送信動作許可ビット
TXE
0
受信動作許可ビット
受信エラーフラグクリアビット
書込み時
読出し時
0
影響なし
1
受信エラーフラグ(PE,FRE,ORE)
クリア
常に
"0"を
読出し
アドレス/データ形式選択ビット
AD
0
データフレーム
1
アドレスフレーム
データ長選択ビット
CL
0
7 ビット
1
8 ビット
SBL
0
1 ビット
1
2 ビット
P
0
偶数パリティ
1
奇数パリティ
PEN
0
パリティなし
1
パリティあり
ストップビット長選択ビット
パリティ選択ビット
パリティ許可ビット
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第 22 章 LIN-UART
22.4 LIN-UART のレジスタ
MB95160/MA シリーズ
表 22.4-1 LIN-UART シリアル制御レジスタ (SCR) の各ビットの機能説明
ビット名
機能
bit7
PEN:パリティ
許可ビット
パリティビットの付加 ( 送信時 ) と検出 ( 受信時 ) を行うかどうかを設定します。
( 注意事項 ) パリティビットは動作モード 0 の場合 , または動作モード 2 でス
タート / ストップあり (ECCR:SSM=1) に設定した場合にのみ付加
されます。
モード 3 (LIN) のときには "0" に固定されます。
bit6
P:パリティ
選択ビット
パリティビットあり (SCR:PEN=1) に設定した場合に , 奇数パリティ (1) か偶数
パリティ (0) のいずれかに設定します。
bit5
SBL:ストップ
ビット長
選択ビット
動作モード 0, 1 ( 非同期 ) の場合 , または動作モード 2 ( 同期 ) でスタート / ス
トップビットあり (ECCR:SSM=1) に設定した場合のストップビット ( 送信デー
タのフレームエンドマーク ) のビット長を設定します。
本ビットは , モード 3(LIN) では "0" に固定されます。
bit4
CL:データ長
選択ビット
送受信データのデータ長を指定します。本ビットは , モード 2, 3 では "1" に固定
されます。
AD:アドレス /
データ形式
選択ビット
マルチプロセッサモード ( モード 1) で , 送受信するフレームのデータ形式を指定
します。マスタ時は本ビットに書き込んで , スレーブ時は本ビットを読み出して
ください。マスタの場合 , 下記のような動作となります。
"0" に設定した場合:データフレームに設定されます。
"1" に設定した場合:アドレスデータのフレームに設定されます。
読出しは , 最後に受信したデータ形式の値になります。
( 注意事項 ) 本ビットの使用にあたっては , 「22.8 LIN-UART 使用上の注意」
を参照してください。
CRE:受信エラー
フラグ
クリア
ビット
シリアルステータスレジスタ (SSR) の FRE, ORE, PE フラグをクリアするビット
です。
"0" に設定した場合:影響ありません。
"1" に設定した場合:エラーフラグがクリアされます。
本ビットを読み出した場合 , 常に "0" が読めます。
( 注意事項 ) 受信動作禁止 (RXE=0) 後に受信エラーフラグをクリアしてくださ
い。受信動作を禁止せずに受信エラーフラグをクリアにすると , そ
のタイミングで受信をいったん中断し , その後再開します。このた
め , 受信再開時に正常なデータを受信しない場合があります。
RXE:受信動作
許可ビット
LIN-UART の受信動作を許可または禁止します。
"0" に設定した場合:データフレーム受信動作が禁止されます。
"1" に設定した場合:データフレーム受信動作が許可されます。
モード 3 での LIN synch break 検出は影響されません。
( 注意事項 ) 受信中に受信動作を禁止 (RXE=0) した場合には , 直ちに受信動作
が停止します。この場合 , データは保証されません。
TXE:送信動作
許可ビット
LIN-UART の送信動作を許可または禁止します。
"0" に設定した場合:データフレーム送信動作が禁止されます。
"1" に設定した場合:データフレーム送信動作が許可されます。
( 注意事項 ) 送信中に送信動作を禁止 (TXE=0) した場合には , 直ちに送信動作
が停止します。この場合 , データは保証されません。
bit3
bit2
bit1
bit0
CM26-10121-3
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399
第 22 章 LIN-UART
22.4 LIN-UART のレジスタ
22.4.2
MB95160/MA シリーズ
LIN-UART シリアルモードレジスタ (SMR)
LIN-UART シリアルモードレジスタ (SMR) は , 動作モードの選択 , ボーレートク
ロックの選択およびシリアルデータとクロックの端子への出力許可または禁止の設
定を行います。
■ LIN-UART シリアルモードレジスタ (SMR)
図 22.4-3 LIN-UART シリアルモードレジスタ (SMR)
アドレス bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
0051H
MD1 MD0 OTO EXT REST UPCL SCKE SOE
R/W R/W R/W R/W R0,W R0,W R/W R/W
初期値
00000000B
LIN-UARTシリアルデータ出力許可ビット
SOE
0
汎用入出力ポート
1
LIN-UARTシリアルデータ出力端子
SCKE
LIN-UARTシリアルクロック出力許可ビット
0
汎用入出力ポートまたはLIN-UARTクロック
入力端子
1
LIN-UARTのシリアルクロック出力端子
LIN-UARTプログラマブルクリアビット
UPCL
書込み時
0
影響なし
1
LIN-UARTリセット
書込み時
読出し時
0
影響なし
1
リロードカウンタの再スタート
常に"0"を
読出し
外部シリアルクロックソース選択ビット
EXT
0
ボーレートジェネレータ
(リロードカウンタ)を使用
1
外部シリアルクロックソースを使用
1対1外部クロック入力許可ビット
OTO
400
常に"0"を
読出し
リロードカウンタ再スタートビット
REST
R/W :リード/ライト可能(読出し値は書込み値)
R0,W :ライトオンリ(書込みは可能, 読出し値は"0")
:初期値
読出し時
0
ボーレートジェネレータ
(リロードカウンタ)を使用
1
外部クロックを直接使用
動作モード選択ビット
MD1
MD0
0
0
モード0:非同期ノーマル
0
1
モード1:非同期マルチプロセッサ
1
0
モード2:同期
1
1
モード3:非同期 LIN
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第 22 章 LIN-UART
22.4 LIN-UART のレジスタ
MB95160/MA シリーズ
表 22.4-2 LIN-UART シリアルモードレジスタ (SMR) の各ビットの機能説明
ビット名
機能
動作モードを設定します。
( 注意事項 ) 通信途中にモードを変更した場合 , LIN-UART の送受信は中断され , 次
の通信開始待ち状態となります。
MD1, MD0:
bit7,
bit6 動作モード選択
ビット
MD1
MD0
モード
種類
0
0
0
非同期 ( ノーマルモード )
0
1
1
非同期 ( マルチプロセッサモード )
1
0
2
同期 ( ノーマルモード )
1
1
3
非同期 (LIN モード )
"1" に設定した場合:LIN-UART シリアルクロックに外部クロックを直接使用するこ
とを許可します。
動作モード 2( 同期 ) シリアルクロック受信側選択時 (ECCR:MS=1) に使用されます。
EXT=0 の場合 , OTO ビットは "0" に固定されます。
クロック入力を選択します。
"0" に設定した場合:内部ボーレートジェネレータ ( リロードカウンタ ) のクロック
を選択します。
"1" に設定した場合:外部シリアルクロックソースを選択します。
リロードカウンタを再スタートします。
REST:
"0" に設定した場合:影響ありません。
bit3 リロードカウンタ
"1" に設定した場合:リロードカウンタは再スタートします。
再スタートビット
常に "0" が読み出されます。
LIN-UART をリセットします。
"0" に設定した場合:影響ありません。
"1" に設定した場合:LIN-UART を即時リセット (LIN-UART ソフトウェアリセット )
UPCL:
します。ただし , レジスタの設定は維持されます。その際 , 送受
LIN-UART
信は中断されます。
プログラマブルク
すべての送受信割込み要因 (TDRE, RDRF, LBD, PE, ORE, FRE)
bit2 リアビット
(LIN-UART
は解除されます。割込み禁止および送信禁止に設定した後 ,
ソフトウェア
LIN-UART のリセットを行ってください。また , 受信データレ
リセット )
ジスタはクリア (RDR=00H) され , リロードカウンタは再スター
OTO:
1 対 1 外部
bit5
クロック入力
許可ビット
EXT:
bit4 外部シリアル
クロック
ソース選択ビット
トします。
本ビットを読み出した場合 , 常に "0" が読み出されます。
シリアルクロックの入出力ポートを制御します。
"0" に設定した場合:SCK 端子は汎用入出力ポート , またはシリアルクロック入力端
子として機能します。
"1" に設定した場合:シリアルクロック出力端子となり , 動作モード 2 ( 同期 ) でク
SCKE:
ロックを出力します。
LIN-UART
( 注意事項 ) SCK 端子をシリアルクロック入力 (SCKE=0) として使用する場合は , 汎
bit1
シリアルクロック
用入出力ポートの対応する DDR ビットを入力ポートに設定してくださ
出力許可ビット
い。また , クロック選択ビットによって外部クロックを選択 (EXT=1) し
てください。
SCK 端子がシリアルクロック出力 (SCKE=1) に設定されている場合は , 汎用入出力
ポートの状態にかかわらず , シリアルクロック出力端子として機能します。
シリアルデータの出力を許可または禁止します。
SOE:
"0" に設定した場合:SOT 端子は汎用入出力ポートとなります。
LIN-UART
bit0
"1" に設定した場合:シリアルデータ出力端子 (SOT) となります。
シリアルデータ
シリアルデータ出力 (SOE=1) の場合 , SOT 端子は汎用入出力ポートの状態にかかわら
出力許可ビット
ず , SOT 端子として機能します。
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401
第 22 章 LIN-UART
22.4 LIN-UART のレジスタ
22.4.3
MB95160/MA シリーズ
LIN-UART シリアルステータスレジスタ (SSR)
LIN-UART シリアルステータスレジスタ (SSR) は , 送受信やエラーの状態の確認お
よび割込みの許可または禁止の設定を行います。
■ LIN-UART シリアルステータスレジスタ (SSR)
図 22.4-4 LIN-UART シリアルステータスレジスタ (SSR)
アドレス
0052H
bit7 bit6 bit5 bit4
PE
初期値
bit3 bit2 bit1 bit0
00001000B
ORE FRE RDRF TDRE BDS RIE TIE
R/WX R/WX R/WX
R/WX
R/WX
R/W
R/W
R/W
送信割込み禁止
1
送信割込み許可
RIE
0
受信割込み禁止
1
受信割込み許可
転送方向選択ビット
LSBファースト(最下位ビットから転送)
1
MSBファースト(最上位ビットから転送)
TDRE
送信データエンプティフラグビット
0
送信データレジスタ(TDR)にデータが存在
する
1
送信データレジスタ(TDR)が空
1
402
受信割込み要求許可ビット
BDS
0
RDRF
0
R/W :リード/ライト可能(読出し値は書込み値)
R/WX :リードオンリ(読出しは可能, 書込みは動作に影響なし)
:初期値
送信割込み要求許可ビット
TIE
0
受信データフルフラグビット
受信データレジスタ(RDR)が空
受信データレジスタ(RDR)にデータが存在
する
フレーミングエラーフラグビット
FRE
0
フレーミングエラーなし
1
フレーミングエラーあり
オーバランエラーフラグビット
ORE
0
オーバランエラーなし
1
オーバランエラーあり
PE
0
パリティエラーなし
1
パリティエラーあり
パリティエラーフラグビット
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22.4 LIN-UART のレジスタ
MB95160/MA シリーズ
表 22.4-3 LIN-UART シリアルステータスレジスタ (SSR) の各ビットの機能説明
ビット名
機能
PE:
パリティ
エラーフラグビット
受信データのパリティエラーを検出します。
・PEN = 1 で受信時にパリティエラーが発生すると "1" に設定され , LIN-UART
シリアル制御レジスタ (SCR) の CRE ビットに "1" を書き込むとクリアされま
す。
・PE ビットと RIE ビットが "1" の場合 , 受信割込み要求を出力します。
・本フラグが設定された場合は , 受信データレジスタ (RDR) のデータは無効で
す。
ORE:
オーバランエラー
フラグビット
受信データのオーバランエラーを検出します。
・受信時にオーバランが発生すると "1" に設定され , LIN-UART シリアル制御レ
ジスタ (SCR) の CRE ビットに "1" を書き込むとクリアされます。
・ORE ビットと RIE ビットが "1" の場合 , 受信割込み要求を出力します。
・本フラグが設定された場合は , 受信データレジスタ (RDR) のデータは無効で
す。
bit5
FRE:
フレーミングエラー
フラグビット
受信データのフレーミングエラーを検出します。
・受信時にフレーミングエラーが発生すると "1" に設定され , LIN-UART シリア
ル制御レジスタ (SCR) の CRE ビットに "1" を書き込むとクリアされます。
・FRE ビットと RIE ビットが "1" の場合 , 受信割込み要求を出力します。
・本フラグが設定された場合は , 受信データレジスタ (RDR) のデータは無効で
す。
bit4
RDRF:
受信データ
フルフラグビット
受信データレジスタ (RDR) の状態を示すフラグです。
・RDR に受信データがロードされると "1" に設定され , 受信データレジスタ
(RDR) を読み出すと "0" にクリアされます。
・RDRF ビットと RIE ビットが "1" の場合 , 受信割込み要求を出力します。
bit3
送信データレジスタ (TDR) の状態を示すフラグです。
・TDR に送信データを書き込むと "0" となり , TDR に有効なデータが存在して
いることを示します。データが送信シフトレジスタにロードされて送信が開
始されると "1" となり , TDR に有効なデータが存在していないことを示しま
TDRE:
す。
送信データエンプティ ・TDRE ビットと TIE ビットが "1" の場合 , 送信割込み要求を出力します。
フラグビット
・TDRE ビットが "1" のとき , 拡張通信制御レジスタ (ECCR) の LBR ビットに
"1" を設定すると TDRE ビットは "0" となり , LIN sync break 生成後は "1" に
なります。
( 注意事項 ) 初期状態では , TDRE = 1 になっています。
bit2
BDS:
転送方向選択ビット
転送シリアルデータを最下位ビット側から先に転送するか (LSB ファースト ,
BDS=0), 最上位ビット側から先に転送するか (MSB ファースト , BDS=1) を選
択します。
( 注意事項 ) シリアルデータレジスタへの読出し , 書込み時にデータの上位側
と下位側を入れ替えるため , RDR レジスタへデータを書き込んだ
後 , BDS ビットを書き換えると , そのデータは無効になります。
BDS ビットはモード 3(LIN) では "0" に固定されます。
bit1
RIE:
受信割込み要求許可
ビット
割込みコントローラへの受信割込み要求出力を許可または禁止します。
RIE ビットと受信データフラグビット (RDRF) が "1" の場合 , または 1 つ以上の
エラーフラグビット (PE, ORE, FRE) が "1" の場合 , 受信割込み要求を出力しま
す。
bit0
TIE:
送信割込み要求許可
ビット
割込みコントローラへの送信割込み要求出力の許可 / 禁止をするビットです。
TIE ビットと TDRE ビットが "1" の場合 , 送信割込み要求を出力します。
bit7
bit6
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403
第 22 章 LIN-UART
22.4 LIN-UART のレジスタ
22.4.4
MB95160/MA シリーズ
LIN-UART 受信データレジスタ / 送信データレジスタ
(RDR/TDR)
受信データと送信データレジスタは同一アドレスに配置されています。読み出した
場合は , 受信データレジスタとして機能し , 書き込んだ場合は送信データレジスタと
して機能します。
■ LIN-UART 受信データレジスタ (RDR/TDR)
図 22.4-5 に , LIN-UART 受信データレジスタ / 送信データレジスタ (RDR/TDR) を示し
ます。
図 22.4-5 LIN-UART 受信データレジスタ / 送信データレジスタ (RDR/TDR)
アドレス
0053H
bit
7
6
5
4
3
2
1
0
初期値
00000000 B
R/W R/W R/W R/W R/W R/W R/W R/W
データレジスタ
R/W
読出し
書込み
受信データレジスタからリード
送信データレジスタにライト
R/W:リード/ライト可能(読出し値は書込み値)
■ LIN-UART 受信データレジスタ (RDR)
LIN-UART 受信データレジスタ (RDR) は , シリアルデータ受信用のデータバッファレ
ジスタです。
シリアル入力端子 (SIN 端子 ) に送られてきたシリアルデータ信号がシフトレジスタで
変換されて , LIN-UART 受信データレジスタ (RDR) に格納されます。
データ長が 7 ビットの場合は , 上位 1 ビット (RDR:D7) は "0" となります。
受信データが , LIN-UART 受信データレジスタ (RDR) に格納されると , 受信データフル
フラグビット (SSR:RDRF) が "1" に設定されます。受信割込みが許可されている場合は
(SSR:RIE=1), 受信割込み要求を発生します。
LIN-UART 受信データレジスタ (RDR) は , 受信データフルフラグビット (SSR:RDRF) が
"1" の状態で読み出してください。受信データフルフラグビット (SSR:RDRF) は , LINUART 受信データレジスタ (RDR) を読み出すと自動的に "0" にクリアされます。また ,
受信割込みが許可されていて , エラーが生じていない場合には受信割込みもクリアさ
れます。
受信エラーが発生 (SSR:PE, ORE, FRE のいずれかが "1") した場合 , LIN-UART 受信デー
タレジスタ (RDR) のデータは無効となります。
404
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22.4 LIN-UART のレジスタ
■ LIN-UART 送信データレジスタ (TDR)
LIN-UART 送信データレジスタ (TDR) は , シリアルデータ送信用のデータバッファレ
ジスタです。
送信動作が許可されている場合に(SCR:TXE=1), 送信するデータをLIN-UART送信デー
タレジスタ (TDR) に書き込むと , 送信データが送信用シフトレジスタに転送されてシ
リアルデータに変換されて , シリアルデータ出力端子 (SOT 端子 ) から送出されます。
データ長が 7 ビットの場合 , 上位 1 ビット (TDR:D7) は無効データとなります。
送信データエンプティフラグ (SSR:TDRE) は , 送信データが LIN-UART 送信データレ
ジスタ (TDR) に書き込まれると "0" にクリアされます。
送信データエンプティフラグ(SSR:TDRE)は, 送信用シフトレジスタへの転送が終了し,
送信が開始されると "1" に設定されます。
送信データエンプティフラグ (SSR:TDRE) が "1" の場合は , 次の送信用データを書き込
めます。送信割込みが許可されている場合には送信割込みが発生します。次の送信デー
タの書込みは , 送信割込みの発生によるか , 送信データエンプティフラグ (SSR:TDRE)
が "1" の状態で行ってください。
<注意事項>
送信データレジスタは書込み専用のレジスタで , 受信データレジスタは読出し専用のレジ
スタです。2 つのレジスタは同一アドレスに配置されているため , 書込み値と読出し値が
異なります。したがって , INC/DEC 命令などリードモディファイライト (RMW) 系命令は
使用できません。
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405
第 22 章 LIN-UART
22.4 LIN-UART のレジスタ
22.4.5
MB95160/MA シリーズ
LIN-UART 拡張ステータス制御レジスタ (ESCR)
LIN-UART 拡張ステータス制御レジスタ (ESCR) は , LIN synch break 割込み許可 /
禁止 , LIN synch break 長選択 , LIN synch break 検出 , SIN, SOT 端子への直接ア
クセス , LIN-UART 同期クロックモードでの連続クロック出力およびサンプリングク
ロックエッジの設定があります。
■ LIN-UART 拡張ステータス制御レジスタ (ESCR) のビット構成
図 22.4-6 に LIN-UART 拡張ステータス制御レジスタ (ESCR) のビット構成を , 表 22.44 にLIN-UART拡張ステータス制御レジスタ(ESCR)の各ビットの機能説明を示します。
図 22.4-6 LIN-UART 拡張ステータス制御レジスタ (ESCR) のビット構成
初期値
アドレス bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
0054H LBIE LBD LBL1 LBL0 SOPE SIOP CCO SCES
R/W
R(RM1),W
R/W
R/W
R/W
R(RM1),W
R/W
00000100
SCES
0
1
サンプリングクロックエッジ選択ビット(モード2)
クロックの立上りエッジでサンプリング(ノーマル)
クロックの立下りエッジでサンプリング(反転クロック)
CCO
0
1
連続クロック出力許可ビット(モード2)
連続クロック出力禁止
連続クロック出力許可
SIOP
0
1
SOPE
0
1
LBL0
0
1
0
1
LBD
0
1
:リード/ライト可能
(読出し値は書込み値)
R(RM1),W :リード/ライト可能
(読出し値と書込み値が異なる,
リードモディファイライト(RMW)系
命令時は"1"読出し)
:初期値
R/W
406
B
R/W
LBIE
0
1
シリアル入出力端子直接アクセスビット
書込み時(SOPE = 1)
読出し時
SOT端子を"0"に固定
SIN端子の値を読出し
SOT端子を"1"に固定
シリアル出力端子直接アクセス許可ビット
シリアル出力端子直接アクセス禁止
シリアル出力端子直接アクセス許可
LBL1
0
0
1
1
LIN Synch break長選択ビット
13ビット分
14ビット分
15ビット分
16ビット分
LIN Synch break 検出フラグビット
書込み時
読出し時
LIN synch break 検出フラグ
LIN synch break 検出なし
クリア
影響なし
LIN synch break 検出あり
LIN synch break 検出割込み許可ビット
LIN synch break 検出割込み禁止
LIN synch break 検出割込み許可
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第 22 章 LIN-UART
22.4 LIN-UART のレジスタ
MB95160/MA シリーズ
表 22.4-4 LIN-UART 拡張ステータス制御レジスタ (ESCR) の各ビットの機能説明
ビット名
機能
LBIE:
LIN synch break 検出割込み
許可ビット
LIN synch break 検出割込みを許可 / 禁止するビットです。
LIN synch break 検出フラグ (LBD) が "1" のとき , 割込みが許可
(LBIE=1) されると割込みを発生します。
モード 1, 2 では "0" に固定されます。
bit6
LBD:
LIN synch break 検出フラグ
ビット
LIN synch break を検出します。
動作モード 3 で LIN synch break が検出される ( シリアル入力が 11
ビット幅以上では "0" になる ) と "1" に設定されます。また , "0" を
書き込むと LBD ビットと割込みはクリアされます。リードモディ
ファイライト (RMW) 系命令を実行すると常に "1" が読み出されま
すが LIN synch break の検出によるものではありません。
( 注意事項 ) LIN synch break 検出を行う際には , LIN synch break
検出割込みを許可 (LBIE=1) に設定した後 , 受信禁止
(SCR:RXE=0) に設定してください。
bit5,
bit4
LBL1/LBL0:
LIN synch break
長選択ビット
これらのビットは , LIN synch break の生成時間を何ビット分とする
かを設定します。
受信 LIN synch break 長は常に 11 ビットです。
bit3
SOPE:
シリアル出力端子
直接アクセス許可ビット *
SOT 端子への直接書込みを許可または禁止します。
シリアルデータの出力が許可 (SMR:SOE=1) されているときに本
ビットに "1" を設定すると , SOT 端子への直接書込みを許可しま
す。*
SIOP:
シリアル入出力端子
直接 アクセスビット *
シリアル入出力端子への直接アクセスを制御します。
通常の読出し命令は , 常に SIN 端子の値を返します。
シリアル出力端子直接アクセス許可 (SOPE=1) のときに書込みを行
うと本ビット値が SOT 端子に反映されます。*
( 注意事項 ) ビット操作命令の場合は読出しサイクル内の SOT
のビット値を返します。
CCO:
連続クロック出力許可ビット
SCK 端子からの連続シリアルクロック出力を許可または禁止しま
す。
動作モード 2( 同期 ) でシリアルクロック送信側のとき , 本ビット
に "1" を設定すると , SCK 端子がクロック出力に設定されていると ,
SCK 端子からの連続シリアルクロック出力を許可します。
( 注意事項 ) CCO ビットが "1" のとき , ECCR の SSM ビットを
"1" にして使用してください。
SCES:
サンプリングクロック
エッジ 選択ビット
サンプリングエッジを選択します。動作モード 2 ( 同期 ) シリアル
クロック受信側 のときに SCES を "1" に設定すると , サンプリング
エッジが立上りエッジから立下りエッジへ切り換わります。
動作モード 2 のシリアルクロック送信側 (ECCR:MS=0) で SCK 端
子がクロック出力のとき , 内部シリアルクロックと出力クロック信
号が反転します。
動作モード 0, 1, 3 のときは "0" に設定してください。
bit7
bit2
bit1
bit0
*:SOPE と SIOP の相互作用説明
SOPE
SIOP
SIOP への書込み
SIOP からの読出し
0
R/W
影響なし ( ただし , 書込み値は保持される )
SIN の値を返す
1
R/W
SOT へ "0" または "1" の書込み
SIN の値を返す
1
RMW
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SOT の値を読み出して "0" または "1" を書き込む
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407
第 22 章 LIN-UART
22.4 LIN-UART のレジスタ
22.4.6
MB95160/MA シリーズ
LIN-UART 拡張通信制御レジスタ (ECCR)
LIN-UART 拡張通信制御レジスタ (ECCR) は , バスアイドル検出 , 同期クロック設定 ,
および LIN Synch break の生成を行います。
■ LIN-UART 拡張通信制御レジスタ (ECCR) のビット構成
図 22.4-7 に LIN-UART 拡張通信制御レジスタ (ECCR) のビット構成を , 表 22.4-5 に拡
張通信制御レジスタ (ECCR) の各ビットの機能説明を示します。
図 22.4-7 LIN-UART 拡張通信制御レジスタ (ECCR) のビット構成
アドレス bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
0055H
予約
LBR
RX,W0 R0,W
MS
SCDE
SSM
予約
RBI
TBI
R/W
R/W
R/W RX,W0 R/WX R/WX
初期値
000000XXB
TBI*
0
1
送信バスアイドル検出フラグビット
送信中
送信動作なし
RBI*
0
1
受信バスアイドル検出フラグビット
受信中
受信動作なし
予約ビット
読出し値は不定です。
常に"0"を設定してください。
SSM
0
1
SCDE
0
1
MS
0
1
LBR
0
1
R/W :リード/ライト可能(読出し値は書込み値)
R/WX :リードオンリ
(読出しは可能,書込みは動作に影響なし)
R0,W :ライトオンリ(書込みは可能,読出し値は"0")
RX,W0 :読出し値は不定,書込み値は常に"0"
X
:不定
:初期値
*
:動作モード2でSSM = 0のときには未使用
408
スタート/ストップ許可ビット(モード2)
スタート/ストップビットなし
スタート/ストップビットあり
シリアルクロック遅延許可ビット(モード2)
クロック遅延禁止
クロック遅延許可
シリアルクロック送信側/受信側機能選択ビット(モード2)
シリアルクロック送信側(シリアルクロック発生)
シリアルクロック受信側(外部シリアルクロック受信)
LIN Synch break 生成ビット(モード3)
書込み時
読出し時
影響なし
常に"0"をリード
LIN Synch break 生成
予約ビット
読出し値は不定です。常に"0"を設定してください。
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第 22 章 LIN-UART
22.4 LIN-UART のレジスタ
MB95160/MA シリーズ
表 22.4-5 拡張通信制御レジスタ (ECCR) の各ビットの機能説明
ビット名
機能
bit7
予約ビット
読出し値は不定です。
常に "0" を設定してください。
bit6
LBR:
LIN Synch break 生成ビット
モード 3 において , 本ビットに "1" を設定すると ESCR の LBL0/
LBL1 ビットで設定された長さの LIN synch break を生成します。
モード 0, 1, 2 のときは "0" に設定してください。
bit5
MS:
シリアルクロック
送信側 / 受信側選択ビット
モード 2 においてシリアルクロック送信側またはシリアルクロッ
ク受信側を選択できます。
"0" のシリアルクロック送信側選択時は , 同期クロックを生成しま
す。
"1" のシリアルクロック受信側選択時は , 外部シリアルクロックを
受信します。モード 0, 1, 3 のときは "0" に固定されます。
本ビットを変更する場合は , SCR: TXE ビットが "0" のときに行っ
てください。
( 注意事項 ) シリアルクロック受信側選択時は , クロックソースを
外部クロックに設定し , 外部クロック入力を許可
(SMR:SCKE=0, EXT=1, OTO=1) にする必要があります。
bit4
SCDE:
シリアルクロック遅延許可
ビット
モード 2 のシリアルクロック送信側動作時に , SCDE ビットを "1"
に設定すると図 22.7-5 に示すような遅延したシリアルクロックを
出力します。本ビットはシリアルペリフェラルインタフェースに
有効です。
モード 0, モード 1, モード 3 のときは "0" に固定されます。
bit3
SSM:
スタート / ストップビット
モード許可ビット
モード 2 で本ビットが "1" に設定されているとスタート / ストップ
ビットを同期データフォーマットに付加します。
モード 0, モード 1, モード 3 のときは "0" に固定されます。
bit2
予約ビット
読出し値は不定です。
常に "0" を設定してください。
bit1
RBI:
受信バスアイドル検出
フラグビット
SIN 端子が "H" レベルかつ受信動作をしていない場合に "1" になり
ます。動作モード 2 で SSM=0 の場合は本ビットを使用しないでく
ださい。
bit0
TBI:
送信バスアイドル検出
フラグビット
SOT 端子に送信動作がない場合は "1" になります。動作モード 2 で
SSM=0 のときは本ビットを使用しないでください。
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409
第 22 章 LIN-UART
22.4 LIN-UART のレジスタ
MB95160/MA シリーズ
LIN-UART ボーレートジェネレータレジスタ
1, 0 (BGR1, BGR0)
22.4.7
LIN-UART ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) は , シリアルク
ロックの分周比を設定します。また , 送信リロードカウンタのカウント値を読み出
すことができます。
■ LIN-UART ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) のビット構成
図 22.4-8 に , LIN-UART ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) のビット
構成を示します。
図 22.4-8 LIN-UART ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) のビット構成
アドレス
0FBCH
BGR1
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
BGR14 BGR13 BGR12 BGR11 BGR10 BGR9 BGR8
R0/WX R/W
アドレス
BGR0
0FBDH
R/W
R/W
R/W
R/W
R/W
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
R/W
R/W
R/W
R/W
R/W
R/W
00000000B
R/W
BGR7 BGR6 BGR5 BGR4 BGR3 BGR2 BGR1 BGR0
R/W
初期値
R/W
書込み
読出し
LIN-UARTボーレートジェネレータレジスタ1
リロードカウンタbit8~bit14に書込み
送信リロードカウンタbit8~bit14の読出し
読出し
未定義ビット
"0"を読み出せます
初期値
00000000B
R/W
R/W
書込み
読出し
LIN-UARTボーレートジェネレータレジスタ0
リロードカウンタbit0~bit7に書込み
送信リロードカウンタbit0~bit7の読出し
R/W :リード/ライト可能(読出し値は書込み値)
R0/WX :未定義ビット(読出し値は"0",書込みは動作に影響なし)
LIN-UART ボーレートジェネレータレジスタはシリアルクロックの分周比を設定しま
す。
BGR1 は上位ビット , BGR0 は下位ビットに対応し , カウンタのリロード値の書込みと
送信リロードカウンタ値の読出しが可能です。また , バイト・ワードアクセスできます。
LIN-UART ボーレートジェネレータレジスタにリロード値を書き込むとリロードカウ
ンタはカウントを開始します。
<注意事項>
このレジスタへの書込みは , LIN-UART の動作停止中に行ってください。
410
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第 22 章 LIN-UART
22.5 LIN-UART の割込み
MB95160/MA シリーズ
LIN-UART の割込み
22.5
LIN-UART には , 受信割込みと送信割込みがあり , 次に示す要因で割込みを発生し ,
それぞれに割込み番号と割込みベクタが割り当てられています。また , 8/16 ビット
複合タイマの割込みを使用した LIN synch field エッジ検出割込み機能もあります。
• 受信割込み
受信データが受信データレジスタ (RDR) に設定された場合 , または受信エラーが
発生した場合。また , LIN synch break 検出時。
• 送信割込み
送信データが送信データレジスタ (TDR) から送信用シフトレジスタに転送され ,
送信が開始された場合。
■ 受信割込み
表 22.5-1 に , 受信割込みの割込み制御ビットと割込み要因を示します。
表 22.5-1 受信割込みの割込み制御ビットと割込み要因
割込み要求
フラグ
フラグビット レジスタ
動作モード
割込み要因
0
1
2
3
SSR
○
○
○
○ 受信データの RDR 書込み
ORE
SSR
○
○
○
○ オーバランエラー
FRE
SSR
○
○
△
○ フレーミングエラー
PE
SSR
○
×
△
× パリティエラー
LBD
ESCR
×
×
×
○ LIN synch break 検出
RDRF
割込み要因
許可ビット
割込み要求フラグの
クリア
受信データの読出し
SSR:RIE
ESCR:LBIE
受信エラーフラグクリ
アビット (SCR:CRE)
への "1" の書込み
ESCR:LBD への
"0" 書込み
○ : 使用ビット
× : 未使用ビット
△ : ECCR:SSM=1 のみ使用可能
● 受信割込み
以下に示す動作が受信モードで発生すると , LIN-UART シリアルステータスレジスタ
(SSR) の各フラグビットは "1" に設定されます。
データ受信完了
受信データがシリアル入力シフトレジスタから LIN-UART 受信データレジスタ
(RDR) へ転送された場合 (RDRF=1)
オーバランエラー
RDRF=1 で , RDR が CPU によって読出しされずに , 次のシリアルデータを受信した
場合 (ORE=1)
フレーミングエラー
ストップビット受信エラーが発生した場合 (FRE=1)
パリティエラー
パリティ検出エラーが発生した場合 (PE=1)
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411
第 22 章 LIN-UART
22.5 LIN-UART の割込み
MB95160/MA シリーズ
上記フラグビットのいずれかが "1" のとき , 受信割込みが許可 (SSR:RIE=1) されている
と , 受信割込み要求が発生します。
RDRF フラグは , LIN-UART 受信データレジスタ (RDR) を読み出すと , 自動的に "0" に
クリアされます。エラーフラグは LIN-UART シリアル制御レジスタ (SCR) の受信エ
ラーフラグクリアビット (CRE) に "1" を書き込むと , すべて "0" にクリアされます。
<注意事項>
CRE ビットは受信動作禁止 (RXE=0) 後に受信エラーフラグをクリアしてください。受信
動作を禁止せずに受信エラーフラグをクリアにすると , そのタイミングで受信をいったん
中断し , その後再開します。このため , 受信再開時に正常なデータを受信しない場合があ
ります。
● LIN synch break 割込み
動作モード 3 で , LIN スレーブ動作をする場合に機能します。
内部データバス ( シリアル入力 ) が 11 ビットの間以上 "0" になると , 拡張ステータス制
御レジスタ (ESCR) の LIN synch break 検出フラグビット (LBD) は "1" に設定されます。
LIN synch break 割込みと LBD フラグは , LBD フラグの "0" の書込みでクリアされます。
LIN synch field で 8/16 ビット複合タイマ割込みが発生する前に LBD フラグをクリアし
てください。
LIN synch break 検出を行う際には , 受信禁止 (SCR:RXE=0) にする必要があります。
■ 送信割込み
表 22.5-2 に , 送信割込みの割込み制御ビットと割込み要因を示します。
表 22.5-2 送信割込みの割込み制御ビットと割込み要因
動作モード
割込み要求
フラグビット
フラグ
レジスタ
0
1
2
3
TDRE
SSR
○
○
○
○
割込み要因
送信レジスタが空
割込み要因
許可ビット
SSR:TIE
割込み要求フラグの
クリア
送信データの書込み
○ : 使用ビット
● 送信割込み
送信データが LIN-UART 送信データレジスタ (TDR) から送信シフトレジスタに転送さ
れて送信が開始されると , LIN-UART シリアルステータスレジスタ (SSR) の送信データ
レジスタエンプティフラグビット (TDRE) が "1" に設定されます。この場合 , 送信割込
みが許可 (SSR:TIE=1) されていると , 送信割込み要求が発生します。
<注意事項>
ハードウェアリセット / ソフトウェアリセット後の TDRE の初期値が "1" であるため , TIE
ビットが "1" に設定されると , 直ちに割込みが発生します。また , TDRE は , 送信データレ
ジスタ (TDR) にデータを書き込むことでのみクリアされます。
412
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第 22 章 LIN-UART
22.5 LIN-UART の割込み
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■ LIN synch field エッジ検出割込み (8/16 ビット複合タイマ割込み )
表 22.5-3 に , LIN synch field エッジ検出割込みの割込み制御ビットと割込み要因を示し
ます。
表 22.5-3 LIN synch field エッジ検出割込みの割込み制御ビットと割込み要因
動作モード
割込み要求
フラグビット
フラグ
レジスタ
0
1
2
3
IR
T00CR1
×
×
×
○
×
LIN synch field の
○
5 回目の立下りエッジ
IR
T00CR1
×
×
割込み要因
許可ビット
割込み要因
LIN synch field の
1 回目の立下りエッジ
T00CR1:IE
割込み要求
フラグのクリア
T00CR1:IR への
"0" 書込み
○ : 使用ビット
× : 未使用ビット
● LIN synch field エッジ検出割込み (8/16 ビット複合タイマ割込み )
動作モード 3 で , LIN スレーブ動作をする場合に機能します。
LIN synch break 検出後 , 内部信号 (LSYN) は LIN synch field の 1 回目の立下りエッジで
"1" に設定され , 5 回目の立下りエッジ後に "0" に設定されます。内部信号を 8/16 ビッ
ト複合タイマへ入力するように 8/16 ビット複合タイマ側で設定し , かつ両方のエッジ
を検出するように設定した場合 , 8/16 ビット複合タイマ割込みが許可されていると
8/16 ビット複合タイマの割込みが発生します。
8/16 ビット複合タイマで検出されたカウント値の差 ( 図 22.5-1 を参照 ) は , マスタのシ
リアルクロック 8 ビット分に相当し , この値から新しいボーレートを計算できます。
なお , 新しいボーレートを設定した場合 , 設定した次のスタートビットの立下りエッジ
検出から , 新しいボーレート値が有効となります。
図 22.5-1 8/16 ビット複合タイマによるボーレート計算
L IN synch field
受信データ
スタート 0
1
2
3
4
5
6
7
ストップ
データ=55H
内部信号
( LSYN )
8/1 6ビット
複合タイマ
キャプチャ値1
キャプチャ値2
カウント値の差=キャプチャ値2 −キャプチャ値1
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413
第 22 章 LIN-UART
22.5 LIN-UART の割込み
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■ LIN-UART の割込みに関連するレジスタとベクタテーブル
表 22.5-4 LIN-UART の割込みに関連するレジスタとベクタテーブル
414
割込み要因
割込み
要求番号
受信
送信
割込みレベル設定レジスタ ベクタテーブルのアドレス
レジスタ
設定ビット
上位
下位
IRQ7
ILR1
L07
FFECH
FFEDH
IRQ8
ILR2
L08
FFEAH
FFEBH
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第 22 章 LIN-UART
22.5 LIN-UART の割込み
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受信割込み発生とフラグセットのタイミング
22.5.1
受信時の割込みとしては , 受信完了 (SSR:RDRF) および受信エラーの発生 (SSR:PE,
ORE, FRE) があります。
■ 受信割込み発生とフラグセットのタイミング
モード 0, 1, 2(SSM=1), 3 で最初のストップビットが検出 , またはモード 2(SSM=0) で最
終データビットが検出されることにより , 受信データが受信データレジスタ (RDR) に
格納されます。受信が完了したとき (SSR:RDRF=1), または受信エラーが発生 (SSR:PE,
ORE, FRE=1) したときに各エラーフラグが設定されます。そのとき , 受信割込みが許可
(SSR:RIE=1) されていると受信割込みが発生します。
<注意事項>
各モードで受信エラーが発生したときは , LIN-UART 受信データレジスタ (RDR) のデータ
は無効となります。
図 22.5-2 に , 受信動作とフラグセットのタイミングを示します。
図 22.5-2 受信動作とフラグセットのタイミング
受信データ
( モード 0/3)
ST
D0
D1
D2
…
D5
D6
D7/P
SP
ST
受信データ
( モード 1)
ST
D0
D1
D2
…
D6
D7
AD
SP
ST
D0
D1
D2
…
D4
D5
D6
D7
D0
受信データ
( モード 2)
PE*1, FRE
RDRF
ORE*2
(RDRF = 1)
受信割込み発生
* 1 :モード 1, 3 で PE フラグは常に "0" となります。
* 2 :受信データが読み出される前に (RDRF = 1) , 次のデータが転送されるとオーバランエラーが発生します。
ST :スタートビット SP:ストップビット AD:モード 1 ( マルチプロセッサ ) アドレスデータ選択ビット
<注意事項>
図 22.5-2 はモード 0 におけるすべての受信動作を表していません。通信フォーマットが
7 ビットデータ , パリティあり ( パリティ= " 偶数パリティ " または " 奇数パリティ "),
ストップビット 1 と 8 ビットデータ , パリティなし , ストップビット 1 の例のみ示されて
います。
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第 22 章 LIN-UART
22.5 LIN-UART の割込み
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図 22.5-3 ORE フラグセットタイミング
受信データ
ST 0
1 2
3 4 5 6
7 SP ST 0
1 2
3 4 5 6
7 SP
RDRF
ORE
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第 22 章 LIN-UART
22.5 LIN-UART の割込み
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送信割込み発生とフラグセットのタイミング
22.5.2
送信時の割込みは , 送信データが LIN-UART 送信データレジスタ (TDR) から送信用
シフトレジスタに転送され , 送信が開始されると発生します。
■ 送信割込み発生とフラグセットのタイミング
LIN-UART 送信データレジスタ (TDR) に書き込まれたデータが送信シフトレジスタに
転送されて送信が開始されると , 次のデータの書込みが可能な状態 (SSR:TDRE=1) にな
ります。そのとき , 送信割込みが許可 (SSR:TIE=1) されていると , 送信割込みが発生し
ます。
TDRE ビットは読出しのみ可能です。LIN-UART 送信データレジスタ (TDR) へのデー
タ書込みのみにより "0" にクリアされます。
図 22.5-4 に , 送信動作とフラグセットのタイミングを示します。
図 22.5-4 送信動作とフラグセットのタイミング
送信割込み発生
送信割込み発生
モード 0, 1 または 3:
TDR 書込み
TDRE
シリアル出力
ST
D0 D1 D2 D3
D4 D5 D6 D7
P
AD
SP ST
D0 D1 D2 D3 D4 D5 D6 D7
P
AD
SP
送信割込み発生
送信割込み発生
モード 2 (SSM = 0) :
TDR 書込み
TDRE
シリアル出力
D0
D1 D2 D3 D4 D5 D6
D7 D0
D1 D2 D3 D4 D5 D6 D7 D0 D1 D2 D3
D4
ST:スタートビット D0 ∼ D7:データビット P:パリティ SP:ストップビット
AD:アドレスデータ選択ビット ( モード 1)
<注意事項>
図 22.5-4 はモード 0 におけるすべての送信動作については説明していません。"8P1"
(P=" 偶数パリティ " または " 奇数パリティ ") についてのみ示されています。
パリティビットはモード3の場合, もしくはモード2でSSM=0の場合には送信されません。
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第 22 章 LIN-UART
22.5 LIN-UART の割込み
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■ 送信割込み要求発生タイミング
送信割込みが許可されている場合に (SSR:TIE=1), TDRE フラグが "1" に設定されると ,
送信割込みが発生します。
<注意事項>
初期状態では , TDRE ビットが "1" になっていますので , 送信割込みを許可 (SSR:TIE=1)
に設定すると , 直ちに送信割込みが発生します。TDRE ビットのクリアは , 送信データレ
ジスタ (TDR) に新規データを書き込むことしかありませんので , 送信割込み許可のタイミ
ングには注意してください。
全周辺機能の割込み要求番号 / ベクタテーブルについては「付録 B 割込み要因のテー
ブル」を参照してください。
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22.6
第 22 章 LIN-UART
22.6 LIN-UART のボーレート
LIN-UART のボーレート
LIN-UART の入力クロック ( 送受信クロックソース ) は , 次のいずれかを選択できま
す。
• マシンクロックをボーレートジェネレータに入力 ( リロードカウンタ )
• 外部クロックをボーレートジェネレータに入力 ( リロードカウンタ )
• 外部クロック (SCK 端子入力クロック ) の直接使用
■ LIN-UART ボーレート選択
ボーレートは次の 3 種類の中から 1 種類を選択できます。図 22.6-1 に , LIN-UART ボー
レート選択回路を示します。
● 専用ボーレートジェネレータ ( リロードカウンタ ) で内部クロックを分周して得られるボー
レート
2 つの内部リロードカウンタがあり , それぞれ送信シリアルクロック受信シリアルク
ロックに対応しています。LIN-UART ボーレートジェネレータレジスタ 1, 0 (BGR1,
BGR0) で 15 ビットのリロード値を設定することによりボーレートを選択できます。
リロードカウンタは , 設定された値で内部クロックを分周します。
非同期モード , 同期モード ( シリアルクロック送信側 ) 時に使用します。
クロックソースの設定は , 内部クロックとボーレートジェネレータクロック使用を選
択 (SMR:EXT=0, OTO=0) してください。
● 専用ボーレートジェネレータ ( リロードカウンタ ) で外部クロックを分周して得られるボー
レート
リロードカウンタのクロックソースに外部クロックを使用します。
LIN-UART ボーレートジェネレータレジスタ 1, 0(BGR1, BGR0) で 15 ビットのリロード
値を設定することにより , ボーレートを選択できます。
リロードカウンタは , 設定された値で外部クロックを分周します。
非同期モード時に使用します。
クロックソースの設定は , 外部クロックとボーレートジェネレータクロック使用を選
択 (SMR:EXT=1, OTO=0) してください。
● 外部クロック (1 対 1 モード ) によるボーレート
LIN-UART のクロック入力端子 (SCK) から入力されたクロックをそのままボーレート
として使用します ( 同期モード 2 スレーブ動作 (ECCR:MS=1))。
同期モード ( シリアルクロック受信側 ) 時に使用します。
クロックソースの設定は , 外部クロックと外部クロック直接使用を選択 (SMR:EXT=1,
OTO=1) してください。
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第 22 章 LIN-UART
22.6 LIN-UART のボーレート
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図 22.6-1 LIN-UART ボーレート選択回路
REST
リロード値:V
セット
受信
15ビットリロードカウンタ
スタートビット
立下りエッジ検出
Rxc = 0?
受信クロック
F/F
リロード
リセット
Rxc = v/2?
0
1
リロード値:V
MCLK
0
送信
15ビットリロードカウンタ
EXT
セット
Txc = 0?
OTO
(マシンクロック)
SCK
F/F
1
(外部クロック入力)
カウンタ値:Txc
0
リセット
Txc = v/2?
1
送信クロック
内部データバス
EXT
REST
OTO
420
SMR
レジスタ
BGR14
BGR13
BGR12
BGR11
BGR10
BGR9
BGR8
BGR1
レジスタ
BGR7
BGR6
BGR5
BGR4
BGR3
BGR2
BGR1
BGR0
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BGR0
レジスタ
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第 22 章 LIN-UART
22.6 LIN-UART のボーレート
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ボーレート設定
22.6.1
ボーレートの設定を示します。また , シリアルクロック周波数の計算結果を示しま
す。
■ ボーレートの計算
2 つの 15 ビットリロードカウンタは , ボーレートジェネレータレジスタ 1, 0 (BGR1,
BGR0) で設定します。
ボーレートの計算式を以下に示します。
リロード値 :
v= (
MCLK
) −1
b
v: リロード値 b: ボーレート MCLK: マシンクロック , 外部クロック周波数
計算例
マシンクロック 10MHz, 内部クロック使用 , ボーレートを 19200 bps に設定する場合 ,
次のようになります。
リロード値 :
v= (
10 × 106
19200
) − 1 = 519.83... ≒ 520
よって , 実際のボーレートは下記のように計算できます。
b=
MCLK
(v + 1)
=
10 × 106
521
= 19193.8579
<注意事項>
リロード値を "0" に設定するとリロードカウンタは停止します。そのため , 最低のリロー
ド値は "1" にしてください。
非同期モードで送受信する際, 5回オーバサンプリングして受信値を決定するため, リロー
ド値を最低でも "4" に設定する必要があります。
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421
第 22 章 LIN-UART
22.6 LIN-UART のボーレート
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■ 各クロック速度のリロード値とボーレート
表 22.6-1 に , リロード値とボーレートを示します。
表 22.6-1 リロード値とボーレート
ボー
レート
(bps)
8MHz (MCLK)
10MHz (MCLK)
16MHz (MCLK)
16.25MH z(MCLK〉
リロード
値
周波数
偏差
リロード
値
周波数
偏差
リロード
値
周波数
偏差
リロード
値
周波数
偏差
2M
−
−
4
0
7
0
−
−
1M
7
0
9
0
15
0
−
−
500000
15
0
19
0
31
0
−
−
400800
−
−
−
−
−
−
−
−
250000
31
0
39
0
63
0
64
0
230400
−
−
−
−
68
- 0.64
−
−
153600
51
- 0.16
64
- 0.16
103
- 0.16
105
0.19
125000
63
0
79
0
127
0
129
0
115200
68
- 0.64
86
0.22
138
0.08
140
- 0.04
76800
103
0.16
129
0.16
207
- 0.16
211
0.19
57600
138
0.08
173
0.22
277
0.08
281
- 0.04
38400
207
0.16
259
0.16
416
0.08
422
- 0.04
28800
277
0.08
346
- 0.06
555
0.08
563
- 0.04
19200
416
0.08
520
0.03
832
- 0.04
845
- 0.04
10417
767
< 0.01
959
< 0.01
1535
< 0.01
1559
< 0.01
9600
832
- 0.04
1041
0.03
1666
0.02
1692
0.02
7200
1110
< 0.01
1388
< 0.01
2221
< 0.01
2256
< 0.01
4800
1666
0.02
2082
- 0.02
3332
< 0.01
3384
< 0.01
2400
3332
< 0.01
4166
< 0.01
6666
< 0.01
6770
< 0.01
1200
6666
< 0.01
8334
< 0.01
13332
< 0.01
13541
< 0.01
600
13332
< 0.01
16666
< 0.01
26666
< 0.01
27082
< 0.01
300
26666
< 0.01
−
−
53332
< 0.01
54166
< 0.01
周波数偏差 (dev.) の単位は % です。MCLK はマシンクロックです。
422
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第 22 章 LIN-UART
22.6 LIN-UART のボーレート
■ 外部クロック
LIN-UART シリアルモードレジスタ (SMR) の EXT ビットに "1" を書き込むと外部ク
ロックが選択されます。ボーレートジェネレータで外部クロックは内部クロックと同
じように使用できます。
同期モード 2 でスレーブ動作を使用する際に , 1 対 1 外部クロック入力モード
(SMR:OTO=1) を選択します。このモードでは , SCK に入力された外部クロックが LINUART のシリアルクロックに直接入力されます。
<注意事項>
外部クロック信号は LIN-UART で内部クロック (MCLK: マシンクロック ) に同期します。
したがって , 外部クロックが内部クロックの半分の周期より高速である場合 , 分周不可能
な外部クロックとなるため , 不安定な信号状態になります。
外部クロックの周期は内部クロックの半分の周期より高速にならないようにしてくださ
い。
SCK のクロックの値は ,「データシート」を参照してください。
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第 22 章 LIN-UART
22.6 LIN-UART のボーレート
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■ 専用ボーレートジェネレータ ( リロードカウンタ ) の動作
図 22.6-2 に , 専用ボーレートジェネレータ ( リロードカウンタ ) の動作を示します。
図 22.6-2 専用ボーレートジェネレータ ( リロードカウンタ ) の動作
送受信クロック
リロード
カウンタ
(V+1)/2 で立下り
002
001
832
831
830
829
828
417
416
415
414
413
412
411
リロードカウンタ値
<注意事項>
シリアルクロック信号の立下りエッジは , リロード値を 2 で割った値 ( (v+1)/2 ) をカウン
トした後に発生します。
424
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22.6.2
第 22 章 LIN-UART
22.6 LIN-UART のボーレート
リロードカウンタ
専用ボーレートジェネレータとして機能する 15 ビットのリロードカウンタです。外
部クロックまたは内部クロックより送受信クロックを生成します。
また , 送信リロードカウンタのカウント値を LIN-UART ボーレートジェネレータレ
ジスタ 1, 0 (BGR1, BGR0) より読み出すことができます。
■ リロードカウンタの機能
リロードカウンタには , 送信リロードカウンタと受信リロードカウンタがあり , 専用
ボーレートジェネレータとして機能します。リロード値に対する 15 ビットレジスタか
ら構成されており , 外部クロックまたは内部クロックより送受信クロックを生成しま
す。また , 送信リロードカウンタのカウント値を LIN-UART ボーレートジェネレータ
レジスタ 1, 0 (BGR1, BGR0) より読み出すことができます。
● カウントの開始
LIN-UART ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) にリロード値を書き込
むと , リロードカウンタはカウントを開始します。
● 再スタート
リロードカウンタは下記の条件で再スタートされます。
送信 / 受信リロードカウンタ共通
• LIN-UART プログラマブルリセット (SMR:UPCL ビット )
• プログラマブル再スタート (SMR:REST ビット )
受信リロードカウンタ
非同期モードでのスタートビット立下りエッジ検出
● 簡易タイマ機能
LIN-UART シリアルモードレジスタ (SMR) の REST ビットを "1" に設定すると , 次の
クロックサイクルで 2 つのリロードカウンタは再スタートします。
この機能により送信リロードカウンタを簡易的なタイマとして使用することが可能で
す。
図 22.6-3 に , リロードタイマの再スタートによる簡易タイマの使用例を示します ( リ
ロード値 100 の場合 ) 。
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425
第 22 章 LIN-UART
22.6 LIN-UART のボーレート
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図 22.6-3 リロードタイマの再スタートによる簡易タイマの使用例
MCLK
(マシンクロック)
書込み
SMRレジスタ
RESTビット
書込み信号
リロード
リロードカウンタ
37 36
35 100 99 98
97
96 95 94
93
92 91 90 89
88 87
BGR0/BGR1レジスタ
読出し信号
90
レジスタ読出し値
: 影響ありません
この例では , 再スタート後のマシンサイクル数 cyc は下式で求められます。
cyc = v - c + 1 = 100 - 90 + 1 = 11
v : リロード値 , c : リロードカウンタの値
<注意事項>
SMR:UPCL ビットに "1" を書き込むことで LIN-UART をリセットした場合にも , リロード
カウンタは再スタートします。
自動再スタート ( 受信リロードカウンタのみ )
非同期モードでスタートビット立下りエッジが検出されると , 受信リロードカウン
タが再スタートします。これは受信シフトレジスタを受信データに同期させるため
の機能です。
● カウンタのクリア
リセットにより LIN-UART ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) のリ
ロード値とリロードカウンタが "00H" にクリアされてリロードカウンタは停止します。
LIN-UART リセット (SMR:UPCL への "1" 書込み ) ではカウンタ値は一時 "00H" にクリ
アされますが , リロード値は保持されていますのでリロードカウンタは再スタートし
ます。
再スタートの設定 (SMR:REST への "1" 書込み ) ではカウンタ値は "00H" にクリアされ
ずに再スタートします。
426
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第 22 章 LIN-UART
22.7 LIN-UART の動作説明と設定手順例
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22.7
LIN-UART の動作説明と設定手順例
LIN-UART は , モード 0, 2 の双方向シリアル通信 , モード 1 のマスタ / スレーブ通信 ,
モード 3 の LIN マスタ / スレーブ通信で動作します。
■ LIN-UART の動作
● 動作モード
LIN-UART の動作モードにはモード 0 ∼ 3 の 4 種類があり , 表 22.7-1 に示すように CPU
間の接続方式やデータ転送方式を選択することができます。
表 22.7-1 LIN-UART の動作モード
データ長
動作モード
0
1
パリティなし
ノーマルモード
パリティあり
7 ビットまたは 8 ビット
マルチプロセッサ 7 ビットまたは
モード
8 ビット + 1*
2
ノーマルモード
3
LIN モード
―
8 ビット
8 ビット
―
同期方式
ストップビット
長
非同期
1 ビット
または
2 ビット
非同期
同期
なし , 1 ビット ,
2 ビット
非同期
1 ビット
データビット
フォーマット
LSB ファースト
MSB ファースト
LSB ファースト
―: 設定不可
*: "+1" はマルチプロセッサモードで通信制御用に使用されるアドレス / データ選択ビット (AD) です。
LIN-UART シリアルモードレジスタ (SMR) の MD1 と MD0 ビットで , 下記に示す LINUART の動作モードを決定します。
表 22.7-2 LIN-UART の動作モード
MD1
MD0
モード
種類
0
0
0
非同期 ( ノーマルモード )
0
1
1
非同期 ( マルチプロセッサモード )
1
0
2
同期 ( ノーマルモード )
1
1
3
非同期 (LIN モード )
<注意事項>
• モード 1 でマスタ / スレーブ接続されたシステムにおいて , マスタとスレーブいずれの
動作にも対応しています。
• モード 3 では , 通信フォーマットが 8 ビットデータ , パリティなし , ストップビット 1,
LSB ファーストに固定されます。
• モード切換えを行った場合 , すべての送受信動作は打ち切られ , 次の動作待ち状態にな
ります。
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427
第 22 章 LIN-UART
22.7 LIN-UART の動作説明と設定手順例
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■ CPU 間接続方式
外部クロック 1 対 1 接続 ( ノーマルモード ) とマスタ / スレーブ型接続 ( マルチプロ
セッサモード ) のどちらかを選択できます。どちらの方式でも , データ長 , パリティ有
無 , 同期方式などは , すべての CPU 間で統一しておく必要があり , 動作モードを次のよ
うに選択します。
• 1 対 1 接続の場合:2 つの CPU 間で動作モード 0, 動作モード 2 のいずれかの同じ方
式を採用する必要があります。非同期方式では動作モード 0, 同
期方式では動作モード 2 を選択してください。また , 動作モー
ド 2 では 1 つの CPU 側をシリアルクロック送信側へ , もう 1 つ
の CPU 側をシリアルクロック受信側へ設定してください。
• マスタ / スレーブ型接続の場合:動作モード 1 を選択します。マスタ / スレーブシ
ステムとして使用してください。
■ 同期方式
非同期方式において , 受信クロックは受信スタートビットの立下りエッジに同期しま
す。同期方式では , シリアルクロック送信側のクロック信号またはシリアルクロック送
信側として動作したときのクロック信号によって同期させることができます。
■ 信号方式
NRZ(Non Return to Zero) 形式です。
■ 送受信許可
LIN-UART は送信と受信の動作をそれぞれ SCR:TXE ビットと SCR:RXE ビットによっ
て制御します。送信または受信を禁止に設定する場合は , 下記のように行ってくださ
い。
• 受信を禁止する場合 , 受信動作中であれば受信が終了するのを待ち , 受信データレ
ジスタ RDR を読み出してから行ってください。
• 送信を禁止する場合 , 送信動作中であれば送信動作が終了するのを待ってから行っ
てください。
■ 設定手順例
LIN-UART の設定手順例を以下に示します。
● 初期設定
1) ポートの入力設定 (DDR6)
2) 割込みレベルの設定 (ILR1, ILR2)
3) データ形式設定 , 送受信動作許可 (SCR)
4) 動作モード , ボーレート選択 , 端子出力許可 (SMR)
5) ボーレートジェネレータ 1, 0 (BGR1, BGR0)
428
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22.7.1
第 22 章 LIN-UART
22.7 LIN-UART の動作説明と設定手順例
非同期モード ( 動作モード 0, 1) の動作
LIN-UART を動作モード 0( ノーマルモード ), または動作モード 1( マルチプロセッ
サモード ) で使用する場合 , 転送方式は非同期となります。
■ 非同期モードの動作
● 送受信データフォーマット
送受信データは必ずスタートビット ("L" レベル ) から始まり , 指定されたデータビッ
ト長の送受信が行われ , 少なくとも 1 ビットのストップビット ("H" レベル ) で終了し
ます。
ビット転送方向 (LSB ファーストまたは MSB ファースト ) は LIN-UART シリアルス
テータスレジスタ (SSR) の BDS ビットで決定されます。パリティありの場合 , パリティ
ビットは常に最終データビットと最初のストップビットの間に置かれます。
動作モード 0 では , データ長は 7 ビットまたは 8 ビットを選択します。パリティは , あ
り / なしの選択ができます。また , ストップビット長 (1 または 2) が選択可能です。
動作モード 1 では , データ長は 7 ビットまたは 8 ビットで , パリティは付加されず , ア
ドレス / データビットが付加されます。ストップビット長 (1 または 2) を選択できます。
送受信フレームのビット長計算式は , 以下のようになります。
長さ = 1 + d + p + s
(d= データビット数 [7 または 8], p= パリティ [0 または 1],
s= ストップビットの数 [1 または 2])
図 22.7-1 に , 送受信データフォーマット ( 動作モード 0, 1) を示します。
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第 22 章 LIN-UART
22.7 LIN-UART の動作説明と設定手順例
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図 22.7-1 送受信データフォーマット ( 動作モード 0, 1)
[ 動作モード 0]
ST
D0
D1
D2
D3
D4
D5
D6
D7
SP
ST
D0
D1
D2
D3
D4
D5
D6
D7
SP
SP
P なし
データ 8 ビット
ST
D0
D1
D2
D3
D4
D5
D6
D7
P
SP
ST
D0
D1
D2
D3
D4
D5
D6
D7
P
SP
ST
D0
D1
D2
D3
D4
D5
D6
SP
SP
SP
P あり
P なし
ST
D0
D1
D2
D3
D4
D5
D6
SP
ST
D0
D1
D2
D3
D4
D5
D6
P
データ 7 ビット
SP
SP
P あり
ST
D0
D1
D2
D3
D4
D5
D6
P
SP
ST
D0
D1
D2
D3
D4
D5
D6
D7
AD
SP
ST
D0
D1
D2
D3
D4
D5
D6
D7
AD
SP
ST
D0
D1
D2
D3
D4
D5
D6
AD SP
SP
ST
D0
D1
D2
D3
D4
D5
D6
AD SP
[ 動作モード 1]
SP
データ 8 ビット
データ 7 ビット
ST :スタートビット
SP :ストップモード
P :パリティビット
AD :アドレス / データビット
<注意事項>
LIN-UART シリアルステータスレジスタ (SSR) の BDS ビットを "1" (MSB ファースト ) に設
定すると , ビットは D7, D6, …D1, D0(P) の順序で処理されます。
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第 22 章 LIN-UART
22.7 LIN-UART の動作説明と設定手順例
● 送信動作
LIN-UART シリアルステータスレジスタ (SSR) の送信データレジスタエンプティフラ
グビット (TDRE) が "1" であれば , LIN-UART 送信データレジスタ (TDR) に送信データ
を書き込むことができます。データを書き込むと TDRE フラグは "0" になります。こ
のとき , 送信が許可されていれば (LIN-UART シリアル制御レジスタ (SCR) の
TXE=1),データは送信シフトレジスタに書き込まれ, シリアルクロックの次のサイクル
でスタートビットから順に送信が開始されます。
送信割込みが許可されている場合 (TIE=1), 送信データが LIN-UART 送信データレジス
タ (TDR) から送信シフトレジスタに転送されると TDRE フラグが "1" に設定されて割
込みが発生します。
データ長が 7 ビットに設定 (CL=0) されている場合 , 転送方向選択ビット (BDS) の設定
(LSB ファーストまたは MSB ファースト ) にかかわらず , TDR レジスタの bit7 が不使
用ビットになります。
<注意事項>
送信データエンプティフラグビット (SSR:TDRE) の初期値は "1" であるため , 送信割込み
が許可 (SSR:TIE=1) されると , 直ちに割込みが発生します。
● 受信動作
受信動作が許可 (SCR:RXE=1) されていると受信動作を行います。スタートビットを検
出すると , LIN-UART シリアル制御レジスタ (SCR) で設定しているデータフォーマッ
トに従って 1 フレームデータの受信が行われます。エラーが発生した場合にはエラー
フラグ (SSR:PE, ORE, FRE) が設定されます。1 フレームの受信が完了すると , 受信デー
タは受信シフトレジスタから LIN-UART 受信データレジスタ (RDR) へ転送され , 受信
データレジスタフルフラグビット (SSR:RDRF) が "1" に設定されます。このとき , 受信
割込み要求が許可 (SSR:RIE=1) されていると , 受信割込み要求を出力します。
受信データを読み出す際には , 1 フレームデータの受信完了後に , エラーフラグの状態
を確認し , 正常に受信が行われていれば LIN-UART 受信データレジスタ (RDR) から受
信データを読み出してください。受信エラーが発生している場合には , エラー処理を
行ってください。
受信データの読出しで , 受信データレジスタフルフラグビット (SSR:RDRF) は "0" にク
リアされます。
データ長が 7 ビットに設定 (CL=0) されている場合 , 転送方向選択ビット (BDS) の設定
(LSB ファーストまたは MSB ファースト ) にかかわらず , RDR レジスタの bit7 が不使
用ビットになります。
<注意事項>
LIN-UART 受信データレジスタ (RDR) のデータは , 受信データレジスタフルフラグビット
(SSR:RDRF) が "1" に設定され , エラーが発生しなかった (SSR:PE, ORE, FRE=0) 場合に
有効となります。
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第 22 章 LIN-UART
22.7 LIN-UART の動作説明と設定手順例
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● 入力クロック
内部クロックまたは外部クロックを使用します。ボーレートは , ボーレートジェネレー
タを選択 (SMR:EXT=0 または 1, OTO=0) してください。
● ストップビットと受信バスアイドルフラグ
送信時に , 1 ビットまたは 2 ビットのストップビットを選択できます。
2 ビットのストッ
プビットを選択したときは , 両方のストップビットが受信時に検出されます。
最初のストップビットが検出されると , 受信データレジスタフルフラグ (SSR:RDRF) が
"1" になります。その後 , スタートビットが検出されない場合 , 受信バスアイドルフラ
グ (ECCR:RBI) が "1" になり , 受信動作がないことを示します。
● エラー検出
モード 0 では , パリティエラー , オーバランエラー , フレームエラーが検出できます。
モード 1 では , オーバラン , フレームエラーが検出できます。パリティエラーは検出で
きません。
● パリティ
パリティビットの付加 ( 送信時 ), 検出 ( 受信時 ) を設定できます。
パリティ許可ビット (SCR:PEN) でパリティの有無を , パリティ選択ビット (SCR:P) で
偶数 / 奇数パリティを選択できます。
動作モード 1 では , パリティを使用できません。
図 22.7-2 パリティ有効時の送信データ
SIN
ST
SP
偶数パリティにて受信時
パリティエラー発生
(SCR:P = 0)
1 0 1 1 0 0 0 0 0
SOT
ST
SP
偶数パリティの送信
(SCR:P = 0)
SP
奇数パリティの送信
(SCR:P = 1)
1 0 1 1 0 0 0 0 1
SOT
ST
1 0 1 1 0 0 0 0 0
データ
パリティ
ST:スタートビット SP:ストップビット パリティあり (PEN = 1) の場合
( 注意事項 ) 動作モード 1 では , パリティは使用できません。
● データ信号方式
NRZ データフォーマットです。
● データ転移方法
データビット転送方法を LSB ファーストまたは MSB ファーストに選択できます。
432
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第 22 章 LIN-UART
22.7 LIN-UART の動作説明と設定手順例
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同期モード ( 動作モード 2) の動作
22.7.2
LIN-UART を動作モード 2( ノーマルモード ) で使用する場合 , 転送方式はクロック
同期となります。
■ 同期モード ( 動作モード 2) の動作
● 送受信データフォーマット
同期モードでは8ビットデータを送受信し, スタートビットおよびストップビットの有
無を選択 (ECCR:SSM) できます。また , スタート / ストップあり (ECCR:SSM=1) のとき ,
パリティビットの有無を選択 (SCR:PEN) できます。
図 22.7-3 に , 送受信データフォーマット ( 動作モード 2) を示します。
図 22.7-3 送受信データフォーマット ( 動作モード 2)
送受信データ
(ECCR:SSM=0,SCR:PEN=0)
D0
D1
D2
D3
D4
D5
D6
D7
ST
D0
D1
D2
D3
D4
D5
D6
D7
SP
ST
D0
D1
D2
D3
D4
D5
D6
D7
P
*
送受信データ
(ECCR:SSM=1,SCR:PEN=0)
SP
*
送受信データ
(ECCR:SSM=1,SCR:PEN=1)
SP
SP
*:2 ストップビットに設定 (SCR:SBL = 1) した場合
ST:スタートビット SP:ストップビット P:パリティビット LSB ファーストの場合
● クロック反転機能
LIN-UART 拡張ステータス制御レジスタ (ESCR) の SCES ビットが "1" の場合 , シリア
ルクロックは反転します。シリアルクロック受信側では LIN-UART は受信したシリア
ルクロックの立下りエッジでデータをサンプリングします。シリアルクロック送信側
では SCES ビットが "1" のとき , マークレベルが "0" になることにご注意ください。
図 22.7-4 クロック反転時の送信データフォーマット
マークレベル
送受信クロック
(SCES = 0, CCO = 0):
送受信クロック
(SCES = 1, CCO = 0):
データストリーム (SSM = 1)
(パリティなし, 1ストップビット)
マークレベル
ST
SP
データフレーム
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第 22 章 LIN-UART
22.7 LIN-UART の動作説明と設定手順例
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● スタート / ストップビット
LIN-UART 拡張通信制御レジスタ (ECCR) の SSM ビットが "1" の場合には , 非同期モー
ドのようにスタートビットとストップビットがデータフォーマットに付加されます。
● クロックの供給
クロック同期モード ( ノーマル ) では , 送受信ビット数はクロックサイクル数と同じで
なければなりません。スタート / ストップビットが許可されている場合は追加された
スタート / ストップビット分まで一致している必要があります。
シリアルクロック送信側 (ECCR: MS = 0) でシリアルクロック出力許可 (SMR: SCKE =
1) を選択した場合は , 送受信時には同期クロックが自動的に出力されます。シリアル
クロック受信側 (ECCR: MS = 1) またはシリアルクロック出力禁止 (SMR: SCKE = 0)
を選択した場合には , 送受信データの各ビット分のクロックが外部から供給される必
要があります。
送受信動作に関係ない場合にはクロック信号はマークレベル("H")に保たれる必要があ
ります。
● クロックの遅延
ECCR の SCDE ビットを "1" に設定すると , 図 22.7-5 に示すように遅延した送信クロッ
クを出力します。本機能は , 受信側のデバイスがクロックの立上りエッジ , または立下
りエッジでデータをサンプリングする場合に必要となります。
図 22.7-5 送信クロックの遅延 (SCDE=1)
送信データ書込み
受信データサンプルエッジ (SCES = 0)
マークレベル
送受信クロック
(ノーマル)
マークレベル
送信クロック
(SCDE = 1)
送受信データ
マークレベル
0
LSB
1
1
0
1
データ
0
0
1
MSB
● クロックの反転
LIN-UART 拡張ステータスレジスタ (ESCR) の SCES ビットが "1" の場合 , LIN-UART
のクロックは反転し , 受信データをクロックの立下りエッジでサンプリングします。こ
のとき , シリアルデータがクロック立下りタイミングで有効な値になる必要がありま
す。
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第 22 章 LIN-UART
22.7 LIN-UART の動作説明と設定手順例
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● クロックの連続供給
ESCR の CCO ビットが "1" の場合 , シリアルクロック送信側では , SCK 端子のシリア
ルクロック出力は連続供給されます。このモードでは , データフレームの開始と終了を
明確にするために , スタートビット / ストップビットをデータフォーマットに付加して
ください (SSM = 1)。図 22.7-6 に , 連続クロック供給 ( モード 2) を示します。
図 22.7-6 連続クロック供給 ( モード 2)
送受信クロック
(SCES = 0, CCO = 1):
送受信クロック
(SCES = 1, CCO = 1):
データストリーム (SSM = 1)
(パリティなし, 1ストップビット)
ST
SP
データフレーム
● エラー検出
スタートビット / ストップビットが有効でない場合 (ECCR:SSM=0) は , オーバランエ
ラーのみが検出されます。
● 同期モードの通信設定
同期モードで通信を行うためには下記の設定が必要です。
• LIN-UART ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0)
専用ボーレートリロードカウンタを必要な値に設定してください。
• LIN-UART シリアルモードレジスタ (SMR)
MD1, MD0 : "10B" ( モード 2)
SCKE : "1" ・・・専用ボーレートリロードカウンタを使用
"0" ・・・外部クロックを入力
SOE : "1" ・・・送受信許可
"0" ・・・受信のみ許可
• LIN-UART シリアル制御レジスタ (SCR)
RXE, TXE : どちらかのビットを "1" に設定します。
AD
: アドレス/データ選択機能が使用されないため, 本ビットの値は無効です。
CL
: 自動的に 8 ビット長に設定されるため , 本ビットの値は無効です。
CRE
: "1"・・・エラーフラグがクリアされるため , 送受信は中断されます。
- SSM = 0 の場合
PEN, P, SBL : パリティビット , ストップビットが使用されないため , 無効です。
- SSM = 1 の場合
PEN : "1"・・・パリティビット付加 / 検出 , "0"・・・パリティビットなし
P
: "1"・・・奇数 ,
SBL : "1"・・・ストップビット長 2,
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"0"・・・偶数
"0"・・・ストップビット長 1
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435
第 22 章 LIN-UART
22.7 LIN-UART の動作説明と設定手順例
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• LIN-UART シリアルステータスレジスタ (SSR)
BDS : "0"・・・LSB ファースト , "1"・・・MSB ファースト
RIE : "1"・・・受信割込み許可 , "0"・・・受信割込み禁止
TIE : "1"・・・送信割込み許可 , "0"・・・送信割込み禁止
• LIN-UART 拡張通信制御レジスタ (ECCR)
SSM : "0" ・・・スタートビット / ストップビット不使用 ( 通常 ) ,
"1"
・・・スタートビット / ストップビット使用 ( 拡張機能 )
MS : "0" ・・・シリアルクロック送信側 ( シリアルクロック出力 ) ,
"1" ・・・シリアルクロック受信側 ( シリアルクロック送信側デバイスから
シリアルクロックを入力 )
<注意事項>
通信を開始する際には , LIN-UART 送信データレジスタ (TDR) にデータを書き込んでくだ
さい。
データを受信のみ行う場合は , シリアル出力を禁止 (SMR:SOE=0) に設定し , TDR にダ
ミーデータを書き込んでください。
連続クロックとスタート / ストップビットを許可にすることで , 非同期モードのような双
方向通信が可能となります。
436
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第 22 章 LIN-UART
22.7 LIN-UART の動作説明と設定手順例
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22.7.3
LIN 機能 ( 動作モード 3) の動作
動作モード 3 において , LIN-UART は LIN マスタおよび LIN スレーブとして動作し
ます。動作モード 3 では通信フォーマットは 8 ビットデータ , パリティなし , ストッ
プビット 1, LSB ファーストに設定されます。
■ 非同期 LIN モード動作
● LIN マスタとしての動作
LINモードではマスタがバス全体のボーレートを決定し, スレーブはマスタに同期しま
す。
LIN-UART 拡張通信制御レジスタ (ECCR) の LBR ビットに "1" を書き込むと , SOT 端
子から "L" レベルが 13 ビット∼ 16 ビット出力されます。これは LIN メッセージの開
始を示す LIN synch break です。
LIN-UART シリアルステータスレジスタ (SSR) の TDRE フラグビットは "0" になり ,
break の後に "1"( 初期値 ) になります。このとき SSR の TIE ビットが "1" であれば送信
割込みを出力します。
送信される LIN synch break の長さは ESCR の LBL0/LBL1 ビットによって , 下表のよう
に設定されます。
表 22.7-3 LIN break 長
LBL0
LBL1
break 長
0
0
13 ビット
1
0
14 ビット
0
1
15 ビット
1
1
16 ビット
Synch field は LIN break の後にバイトデータ 55H として送信されます。送信割込みの発
生を防ぐため , TDRE フラグが "0" の状態であっても ECCR の LBR ビットを "1" に設
定した後に 55H を TDR に書き込めます。
● LIN スレーブとしての動作
LIN スレーブモードでは LIN-UART はマスタのボーレートに同期する必要があります。
受信が禁止設定 (RXE=0) でも LIN break 割込みが許可設定 (LBIE=1) であれば , LINUART は受信割込みを発生します。このとき , ESCR の LBD ビットが "1" になります。
LBD ビットに "0" を書き込むと , 受信割込み要求フラグがクリアされます。
ボーレートの計算について , 例として LIN-UART の動作を以下に説明します。Synch
field の最初の立下りエッジを LIN-UART が検出すると , 8/16 ビット複合タイマに入力
される内部信号を "H" にして 8/16 ビット複合タイマをスタートさせます。この内部信
号は 5 番目の立下りエッジで "L" になります。
8/16 ビット複合タイマはインプットキャ
プチャモードに設定されている必要があります。また , 8/16 ビット複合タイマの割込
みを許可設定および両エッジ検出に設定する必要があります。8/16 ビット複合タイマ
への入力信号が "1" の時間がボーレートを 8 倍した値となります。
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437
第 22 章 LIN-UART
22.7 LIN-UART の動作説明と設定手順例
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ボーレート設定値は下式で算出できます。
8/16 ビット複合タイマのカウンタがオーバフローしていない場合
: BGR 値 = ( b - a ) / 8 -1
8/16 ビット複合タイマのカウンタがオーバフローした場合
: BGR 値 = ( max + b - a ) / 8 -1
max : フリーランタイマの最大値
a : 1 度目の割込み後の TII0 データレジスタ値
b : 2 度目の割込み後の TII0 データレジスタ値
( 注意事項 ) 上記のように LIN スレーブモード時 , Synch field で新たに計算された BGR
値にボーレートの±15%以上の誤差が生じた場合は, ボーレートの設定は
行わないでください。
8/16 ビット複合タイマのインプットキャプチャ機能の動作については , 「15.13 イン
プットキャプチャ機能の動作説明」を参照してください。
● LIN Synch Break 検出割込みとフラグ
スレーブモードにおいて , LIN synch break が検出されると ESCR の LIN break 検出フラ
グ (LBD) が "1" になります。LIN break 割込みが許可の場合 (LBIE=1) は割込みが発生
します。
図 22.7-7 LIN synch break 検出とフラグセットのタイミング
シリアル
クロック
シリアル入力
(LIN バス )
CPU による LBR クリア
LBD
TII0 入力
(LSYN)
Synch break (14 ビット設定の場合 )
Synch field
上図は LIN synch break 検出とフラグのタイミングを示しています。
SSR のデータフレーミングエラー(FRE) フラグビットは LIN break 割込みよりも 2 ビッ
ト早く受信割込みを発生させますので ( 通信フォーマットが 8 ビットデータ , パリティ
なし , ストップビット "1" の場合 ), LIN break を使用する場合には RXE=0 に設定してく
ださい。
LIN synch break 検出は動作モード 3 のみ機能します。
図 22.7-8 に , LIN スレーブモードでの LIN-UART の動作を示します。
438
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第 22 章 LIN-UART
22.7 LIN-UART の動作説明と設定手順例
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図 22.7-8 LIN スレーブモードでの LIN-UART の動作
シリアルクロックサイクル #
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
シリアル
クロック
シリアル入力
(LIN バス )
FRE
(RXE=1)
LBD
(RXE=0)
RXE = 1 の場合に受信割込み発生
RXE = 0 の場合に受信割込み発生
● LIN バスタイミング
図 22.7-9 LIN バスタイミングと LIN-UART 信号
クロックなし
( 計算フレーム )
前回のシリアルクロック
新たに計算されたシリアルクロック
8/16 ビット複合タイマのカウント
LIN
バス
(SIN)
RXE
LBD
(IRQ0)
LBIE
TII0 入力
(LSYN)
IRQ(TII0)
RDRF
(IRQ0)
RIE
CPU による
RDR 読出し
受信割込み許可
LIN break 開始
LIN break 検出 , 割込み発生
CPU による IRQ クリア (LBD->0)
IRQ (8/16 ビット複合タイマ )
IRQ クリア:8/16 ビット複合タイマのインプットキャプチャスタート
IRQ (8/16 ビット複合タイマ )
IRQ クリア:ボーレートを計算して設定
LBIE 禁止
受信許可
スタートビットの立下りエッジ
受信データ 1 バイト RDR に保存
CPU による RDR 読出し
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439
第 22 章 LIN-UART
22.7 LIN-UART の動作説明と設定手順例
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シリアル端子直接アクセス
22.7.4
送信端子 (SOT) または受信端子 (SIN) へ直接アクセスできます。
■ LIN-UART 端子直接アクセス
LIN-UART では , プログラマがシリアル入出力端子に直接アクセスできます。
シリアル入力端子 (SIN) の状態をシリアル入出力端子直接アクセスビット (ESCR:SIOP)
で読み出すことができます。
シリアル出力端子 (SOT) への直接書込みを可能 (ESCR:SOPE=1) にし , シリアル入出力
端子直接アクセスビット (ESCR:SIOP) へ "0" または "1" を書き込んだ後 , シリアル出力
を許可 (SMR:SOE=1) にすると , シリアル出力端子 (SOT) の値を任意に設定できます。
LIN モードの場合は , 送信したデータの読出し , または物理的に LIN バス線信号が間
違っていたときのエラー処理に使用できます。
<注意事項>
送信動作中ではない ( 送信シフトレジスタが空 ) 場合のみ直接アクセス可能です。
送信を許可 (SMR:SOE=1) する前にシリアル出力端子直接アクセスビット (ESCR:SIOP)
へ値を書き込んでください。これは , SIOP ビットが以前の値を保持しているため , 期待
しないレベルの信号が出力されることを防ぐためです。
通常の読出しでは SIN 端子の値を読み出しますが , リードモディファイライト (RMW) 系
命令では SIOP ビットは SOT 端子の値が読み出されます。
440
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第 22 章 LIN-UART
22.7 LIN-UART の動作説明と設定手順例
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双方向通信機能 ( ノーマルモード )
22.7.5
動作モード 0, 2 で , 通常のシリアル双方向通信をすることができます。動作モード 0
は非同期通信 , 動作モード 2 は同期通信の選択ができます。
■ 双方向通信機能
LIN-UART をノーマルモード ( 動作モード 0, 2) で動作させるためには , 図 22.7-10 に示
す設定が必要です。
図 22.7-10 LIN-UART の動作モード 0, 2 の設定
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
SCR, SMR PEN P SBL CL AD CRE RXE TXE MD1 MD0 OTO EXT REST UPCL SCKE SOE
0
0
0
0
0
0
モード 0 → ◎
◎
◎
◎
×
◎
◎
◎
◎
◎
0
1
0
0
0
モード 2 →
+
×
◎
◎
◎
◎
◎
◎
SSR,
PE ORE FRE RDRF TDRE BDS RIE
RDR/TDR
モード 0 → ◎
◎
◎
◎
◎
◎
◎
モード 2 →
◎
◎
◎
◎
◎
TIE
比較データ設定 ( 書込み時 )
受信データ保持 ( 読出し時 )
◎
◎
ESCR, ECCR LBIE LBD LBL1 LBL0 SOPE SIOP CCO SCES 予約 LBR MS SCDE SSM 予約 RBI
0
0
0
0
0
モード 0 → ×
×
×
×
◎
◎
×
×
×
◎
0
0
モード 2 → ×
×
×
×
◎
◎
◎
×
◎
◎
◎
◎:使用ビット
×:未使用ビット
1 :"1" を設定
0 :"0" を設定
:SSM = 1 の場合に使用 ( 同期スタート / ストップビットモード )
+:自動的に正しく設定されるビット
TBI
◎
● CPU 間接続
双方向通信では , 図 22.7-11 に示すように , 2 つの CPU を相互に接続します。
図 22.7-11 LIN-UART モード 2 の双方向通信の接続例
SOT
SOT
SIN
SCK
SIN
出力
CPU-1 ( シリアルクロック送信側 )
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入力
SCK
CPU-2 ( シリアルクロック受信側 )
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441
第 22 章 LIN-UART
22.7 LIN-UART の動作説明と設定手順例
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● 通信手順例
通信は , 送信データが準備できたときに送信側から任意なタイミングで開始します。受
信側で送信データを受け取ると , 定期的に ANS( 例では 1 バイトごと ) を返します。図
22.7-12 に , 双方向通信フローチャートの例を示します。
図 22.7-12 双方向通信フローチャートの例
( 送信側 )
( 受信側 )
スタート
スタート
動作モード設定
(0, 2 いずれか )
動作モード設定
( 送信側と合わせる )
TDR に 1 バイトデータを
設定して通信
データ送信
NO
受信データあり
YES
NO
受信データあり
受信データ読出しと処理
YES
受信データ読出しと処理
データ送信
1 バイトデータ送信
(ANS)
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第 22 章 LIN-UART
22.7 LIN-UART の動作説明と設定手順例
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マスタ / スレーブ型通信機能
( マルチプロセッサモード )
22.7.6
動作モード 1 で , 複数 CPU のマスタ / スレーブモード接続による通信が可能です。
マスタまたはスレーブとして使用できます。
■ マスタ / スレーブ型通信機能
LIN-UART をマルチプロセッサモード ( 動作モード 1) で動作させるためには , 図 22.713 に示す設定が必要です。
図 22.7-13 LIN-UART の動作モード 1 の設定
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
SCR, SMR PEN P SBL CL AD CRE RXE TXE MD1 MD0 OTO EXT REST UPCL SCKE SOE
0
0
1
0
0
0
モード 1 → +
×
◎
◎
◎
◎
◎
◎
◎
◎
SSR,
PE ORE FRE RDRF TDRE BDS RIE
RDR/TDR
モード 1 → ×
◎
◎
◎
◎
◎
◎
比較データ設定 ( 書込み時 )
受信データ保持 ( 読出し時 )
TIE
◎
ESCR, ECCR LBIE LBD LBL1 LBL0 SOPE SIOP CCO SCES 予約 LBR MS SCDE SSM 予約 RBI
0
0
0
0
モード 1 → ×
×
×
×
◎
◎
×
×
×
×
◎
◎:使用ビット
×:未使用ビット
1 :"1" を設定
0 :"0" を設定
+:自動的に正しく設定されるビット
TBI
◎
● CPU 間接続
マスタ / スレーブ型通信では , 図 22.7-14 に示すように 2 本の共通通信ラインに 1 つの
マスタ CPU と複数のスレーブ CPU を接続して通信システムを構成します。LIN-UART
はマスタまたはスレーブのどちらでも使用できます。
図 22.7-14 LIN-UART のマスタ / スレーブ型通信の接続例
SOT
SIN
マスタ CPU
SOT
SIN
スレーブ CPU#0
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SOT
SIN
スレーブ CPU#1
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443
第 22 章 LIN-UART
22.7 LIN-UART の動作説明と設定手順例
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● 機能選択
マスタ / スレーブ型通信では , 表 22.7-4 に示すように動作モードとデータ転送方式を選
択してください。
表 22.7-4 マスタ / スレーブ型通信機能の選択
動作モード
マスタ CPU
アドレス
送受信
データ
送受信
モード 1
(AD ビット
送受信 )
スレーブ
CPU
モード 1
(AD ビット
送受信 )
データ
AD=1
+
7 ビットまたは
8 ビットアドレス
AD=0
+
7 ビットまたは
8 ビットデータ
パリティ 同期方式
なし
非同期
ストップ
ビット
ビット方向
1 ビット
または
2 ビット
LSB ファースト
または
MSB ファースト
● 通信手順
通信はマスタ CPU がアドレスデータを送信することによって始まります。アドレス
データとは AD ビットを "1" としたデータで , 通信先となるスレーブ CPU を選択しま
す。各スレーブ CPU はプログラムでアドレスデータを判断し , 割り当てられたアドレ
スと一致した場合にマスタ CPU との通信をします。
図 22.7-15 に , マスタ / スレーブ型通信フローチャートを示します。
444
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第 22 章 LIN-UART
22.7 LIN-UART の動作説明と設定手順例
MB95160/MA シリーズ
図 22.7-15 マスタ / スレーブ型通信フローチャート
( マスタ CPU)
( スレーブ CPU)
スタート
スタート
動作モード 1 に設定
動作モード 1 に設定
SIN 端子をシリアルデータ
入力に設定
SOT 端子をシリアルデータ
出力に設定
SIN 端子をシリアルデータ
入力に設定
SOT 端子をシリアルデータ
出力に設定
7 または 8 データビット設定
1 または 2 ストップビット
設定
7 または 8 データビット設定
1 または 2 ストップビット
設定
AD ビットに "1" を設定
送受信動作許可
受信バイト
送受信動作許可
スレーブへアドレスを送信
AD ビット = 1
NO
YES
スレーブアドレス
が一致
AD ビットに "0" を設定
NO
YES
マスタ CPU と通信
スレーブ CPU と通信
通信終了 ?
通信終了 ?
NO
NO
YES
YES
ほかのスレーブ
CPU と通信
NO
YES
送受信動作禁止
エンド
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第 22 章 LIN-UART
22.7 LIN-UART の動作説明と設定手順例
22.7.7
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LIN 通信機能
LIN-UART 通信で LIN デバイスは , LIN マスタシステムまたは LIN スレーブシステム
に使用できます。
■ LIN マスタ / スレーブ型通信機能
LIN-UART の LIN 通信モード ( 動作モード 3) に必要な設定を図 22.7-16 に示します。
図 22.7-16 LIN-UART の動作モード 3(LIN) 設定
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
SCR, SMR PEN P SBL CL AD CRE RXE TXE MD1 MD0 OTO EXT REST UPCL SCKE SOE
0
1
1
0
0
0
モード 3 → +
×
+
+
×
◎
◎
◎
◎
◎
SSR,
PE ORE FRE RDRF TDRE BDS RIE
RDR/TDR
+
モード 3 → ×
◎
◎
◎
◎
◎
TIE
比較データ設定 ( 書込み時 )
受信データ保持 ( 読出し時 )
◎
ESCR, ECCR LBIE LBD LBL1 LBL0 SOPE SIOP CCO SCES 予約 LBR MS SCDE SSM 予約 RBI
0
0
0
0
モード 3 → ◎
◎
◎
◎
◎
◎
◎
×
×
×
◎
◎:使用ビット
×:未使用ビット
1 :"1" を設定
0 :"0" を設定
+:自動的に正しく設定されるビット
TBI
◎
● LIN デバイス接続
図 22.7-17 に , LIN バスシステムの通信例を示します。
LIN-UART は , LIN マスタまたは LIN スレーブとして動作することができます。
図 22.7-17 LIN バスシステムの通信例
SOT
SOT
LIN バス
SIN
LIN マスタ
446
SIN
トランシーバ
トランシーバ
LIN スレーブ
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第 22 章 LIN-UART
22.7 LIN-UART の動作説明と設定手順例
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22.7.8
LIN-UART の LIN 通信フローチャート例
( 動作モード 3)
LIN-UART の LIN 通信フローチャート例を示します。
■ LIN マスタデバイス
図 22.7-18 LIN マスタフローチャート
スタート
初期設定:
動作モードを 3 に設定
シリアルデータ出力許可 , ボーレート設定
Synch break 長設定
TXE = 1, TIE = 0, RXE = 1, RIE = 1
メッセージ ?
N0
( 受信 )
YES
N0
ウェイクアップ ?
(80H 受信 )
YES
RDRF = 1
受信割込み
Data Field
受信 ?
Data 1 受信* 1
YES
( 送信 )
送信 Data 1 設定
TDR = Data 1
送信割込み許可
RDRF = 1
受信割込み
RXE = 0
Synch Break 割込み許可
Synch Break 送信:
ECCR: LBR = 1
Synch Field 送信:
TDR = 55H
N0
TDRE = 1
送信割込み
Data N 受信* 1
送信 Data N 設定
TDR = Data N
送信割込み禁止
LBD = 1
Synch Break 割込み
RDRF = 1
受信割込み
受信許可
LBD = 0
Synch Break 割込み禁止
Data 1 受信 * 1
Data 1 読出し
RDRF = 1
受信割込み
RDRF = 1
受信割込み
Synch Field 受信 * 1
Identify Field 設定 : TDR = lD
Data N 受信 * 1
Data N 読出し
RDRF = 1
受信割込み
ID Field 受信* 1
エラーなし ?
N0
エラー処理* 2
YES
* 1: エラーが発生した場合 , エラー処理を行ってください。
* 2: ・FRE, ORE が "1" になっていた場合 , SCR: CRE ビットに "1" を書き込んでエラーフラグをクリアしてください。
・ESCR: LBD ビットが "1" になっていた場合 , LIN-UART リセットを実行してください。
( 注意事項 ) 各処理の中でエラー検出を行い , 適切に対処してください。
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第 22 章 LIN-UART
22.7 LIN-UART の動作説明と設定手順例
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■ LIN スレーブデバイス
図 22.7-19 LIN スレーブフローチャート
スタート
初期設定:
動作モードを 3 に設定
シリアルデータ出力許可
TXE = 1, TIE = 0, RXE = 0, RIE = 1
LIN-UART と 8/16 ビット複合タイマの接続
受信禁止
8/16 ビット複合タイマ割込み許可
Synch Break 割込み許可
LBD = 1
Synch Break 割込み
Synch Break 検出クリア
ESCR: LBD = 0
Synch Break 割込み禁止
( 受信 )
YES
RDRF = 1
受信割込み
NO
Data Field
受信 ?
Data 1 受信* 1
送信 Data 1 設定
TDR = Data 1
送信割込み許可
RDRF = 1
受信割込み
TII0 割込み
( 送信 )
TDRE = 1
送信割込み
Data N 受信* 1
8/16 ビット複合タイマデータ読出し
8/16 ビット複合タイマ割込みフラグクリア
TII0 割込み
送信 Data N 設定
TDR = Data N
送信割込み禁止
受信禁止
RDRF = 1
受信割込み
8/16 ビット複合タイマデータ読出し
ボーレート調整
受信許可
8/16 ビット複合タイマ割込みフラグクリア
8/16 ビット複合タイマ割込み禁止
Data 1 受信 * 1
Data 1 読出し
RDRF = 1
受信割込み
RDRF = 1
受信割込み
Data N 受信 * 1
Data N 読出し
受信禁止
Identify Field 受信* 1
スリープ
モード ?
NO
YES
エラーなし ?
ウェイク
アップ受信 ?
NO
エラー処理* 2
YES
NO
YES
ウェイク
アップ送信 ?
NO
YES
ウェイクアップコード送信
* 1: エラーが発生した場合 , エラー処理を行ってください。
* 2: ・ FRE, ORE が "1" になっていた場合 , SCR: CRE ビットに "1" を書き込んでエラーフラグをクリアしてください。
・ ESCR: LBD ビットが "1" になっていた場合 , LIN-UART リセットを実行してください。
( 注意事項 ) 各処理の中でエラー検出を行い , 適切に対処してください。
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22.8
第 22 章 LIN-UART
22.8 LIN-UART 使用上の注意
LIN-UART 使用上の注意
LIN-UART を使用する場合の注意点を示します。
■ LIN-UART 使用上の注意
● 動作許可
LIN-UART には送信 , 受信のそれぞれに対して LIN-UART シリアル制御レジスタ (SCR)
に TXE( 送信 ), RXE( 受信 ) の動作許可ビットがあります。デフォルト ( 初期値 ) では ,
送受信とも動作禁止であるため , 転送前に動作を許可する必要があります。また , 必要
に応じて動作禁止にして転送を中止することもできます。
● 通信モードの設定
通信モードの設定は , LIN-UART の動作停止中にしてください。送受信中にモード設定
をした場合 , そのときに送受信されたデータは保証されません。
● 送信割込み許可のタイミング
送信データエンプティフラグビット (SSR:TDRE) はデフォルト ( 初期値 ) が "1"( 送信
データなし , 送信データ書込み許可 ) であるため , 送信割込み要求を許可 (SSR:TIE=1)
すると , 直ちに , 送信割込み要求が発生します。これを避けるため , 必ず送信データを
設定してから TIE フラグを "1" にしてください。
● 動作設定の変更
スタート / ストップビットの付加またはデータフォーマットの変更など , 設定を変更し
た後には LIN-UART をリセットしてください。
LIN-UART シリアルモードレジスタ (SMR) の設定と同時に LIN-UART のリセット
(SMR:UPCL=1) を行っても , 正しい動作設定は保証されません。そのため , LIN-UART
シリアルモードレジスタ (SMR) のビット設定を行った後 , 再度 LIN-UART をリセット
(SMR:UPCL=1) してください。
● LIN 機能の使用
LIN 機能はモード 3 で使用可能ですが , モード 3 では自動的に LIN フォーマットの設
定 (8 ビット長 , パリティなし , 1 ストップビット , LSB ファースト ) になります。
LIN break の送信ビット長は可変ですが , 検出は 11 ビット長固定になっています。
● LIN スレーブ設定
LIN スレーブを開始するときは , LIN synch break の最小 13 ビット長を確実に検出する
ために , 必ず最初の LIN synch break を受信する前にボーレートを設定してください。
● バスアイドル機能
バスアイドル機能は同期モード 2 では使用できません。
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449
第 22 章 LIN-UART
22.8 LIN-UART 使用上の注意
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● AD ビット (LIN-UART シリアル制御レジスタ LIN-UART シリアル制御レジスタ (SCR):アド
レス / データ形式選択ビット )
AD ビットを使用する際には下記の点に注意してください。
AD ビットは書込み時には送信のアドレス / データ選択設定を行い , 読出し時には最後
に受信した AD ビットの値を読み出せます。内部的には送信・受信の AD ビット値は
個別のレジスタに保存されています。
リードモディファイライト (RMW) 系命令使用時には送信 AD ビット値が読み出されま
す。したがって , SCR のほかのビットにビットアクセスした場合 , AD ビットに間違っ
た値が書き込まれる可能性があります。
上記の理由により , AD ビットの設定は送信前の最後の SCR レジスタアクセス時に行
う必要があります。もしくは , SCR 書込み時には常にバイトアクセスすることで上記
の問題を防ぐことができます。
● LIN-UART ソフトウェアリセット
LIN-UART シリアル制御レジスタ (SCR) の TXE ビットが "0" のときに , LIN-UART ソ
フトウェアリセット (SMR: UPCL = 1) を実行してください。
● Synch Break 検出
モード 3 (LIN モード ) 時 , シリアル入力が 11 ビット幅以上で "L" になると拡張ステー
タス制御レジスタ (ESCR) の LBD ビットは "1" になり (Synch Break 検出 ), LIN-UART
は Synch Field 待ちになります。このため , Synch Break 以外のところでシリアル入力が
11 ビット以上 "0" になった場合 , LIN-UART は Synch Break が入力されたものと認識
(LBD = 1) して Synch Field 待ちになります。
この場合 , LIN-UART リセット (SMR: UPCL = 1) を実行してください。
● フレーミングエラー対処方法
1) CRE は受信状態マシンをリセットし , SINn の次の立下りエッジが新しいバイトの受
信を開始します ( 図 22.8-1 )。
よってデータストリームの非同期化を防ぐために , 半分のビット時間内でエラー受
信後すぐに CRE ビットを設定するか ( 図 22.8-2 ), またはエラー受信後、SINn がア
イドル状態時にアプリケーション依存時間待ってください。
2)フレーミングエラーが起こり ( ストップビット:SINn=0), 次のスタートビット
(SINn=
"0")がすぐ後に続く場合 , そのスタートビットの立下りエッジの有無にかかわらず
スタートビットと認識し , 受信が開始されます。これはデータストリームに同期し
た状態で次にフレーミングエラーが検出されることにより , シリアルデータ入力
(SINn) が "L" の状態が続いていることを検出するのに使用されます ( 図 22.8-3 上 )。
この動作が必要ない場合は , フレーミングエラー後 , 一時的に受信を禁止してくだ
さい (RXE=1 → 0 → 1)。これにより , シリアルデータ入力 (SINn) の立下りエッジが
検出され , 受信サンプリングポイントで "L" を検出するとスタートビットと認識し
, 受信が開始されます ( 図 22.8-3 下 )。
450
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第 22 章 LIN-UART
22.8 LIN-UART 使用上の注意
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図 22.8-1
ストップビットの1/2ビット時間内のCREビットタイミング
最後のデータビット
ストップビット
SIN
サンプル
ポイント
スタートビット
1/2 ビット
時間
エラー
フラグ
CRE
受信状態マシンのリセット
立下りエッジ検出:新しいフレームの受信
ストップビットの1/2ビット時間外のCREビットタイミング
最後のデータビット
ストップビット
スタートビット
SIN
サンプル
ポイント
1/2 ビット
時間
エラー
フラグ
CRE
立下りエッジ検出:新しいフレームの受信
受信状態マシンのリセット,スタートビット条件のリセット,
受信の非同期化
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451
第 22 章 LIN-UART
22.8 LIN-UART 使用上の注意
MB95160/MA シリーズ
図 22.8-2
非同期例
SIN
スタートビッ
ト中のCRE
CRE
受信のリセット
RXリード
次の立下りエッジ
がスタートビット
として扱われる
1番目のフレーム
2番目のフレーム
最初の非同期
フレーム
失ったビット
452
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2番目の非同期
フレームの
始まり
失ったビット
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第 22 章 LIN-UART
22.8 LIN-UART 使用上の注意
MB95160/MA シリーズ
図 22.8-3
UARTドミナントバス動作
受信が常に許可される場合(RXE=1)
SIN
FRE
CRE
フレーミング
エラー発生
エラー
クリア
立下りエッジの有無に
かかわらず受信を継続
次のフレーミン
グエラー
立下りエッジが次の
スタートビットエッジ
受信が一時的に禁止される場合(RXE=1→0→1)
SIN
FRE
CRE
RXE
受信リセット:
エラークリア
フレーミングエラー
発生
立下りエッジの有無に
かかわらず受信を継続
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立下りエッジが次の
スタートビットエッジ
立下りエッジまで待機
エラーは発生
しない
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453
第 22 章 LIN-UART
22.9 LIN-UART のサンプルプログラム
22.9
MB95160/MA シリーズ
LIN-UART のサンプルプログラム
LIN-UART を動作させるためのサンプルプログラムを提供しています。
■ LIN-UART のサンプルプログラム
LIN-UART のサンプルプログラムについては ,「はじめに」の「■サンプルプログラム」
を参照してください。
■ プログラム例以外の設定方法
● 各動作モードを選択する方法
動作モード選択 (SMR:MD[1:0]) で行います。
動作モード
動作モード選択 (MD[1:0])
モード 0
ノーマル ( 非同期 )
"00B" を設定
モード 1
マルチプロセッサ
"01B" を設定
モード 2
ノーマル ( 同期 )
"10B" を設定
モード 3
LIN
"11B" を設定
● 動作クロックの種類と選択方法
外部クロック選択ビット (SMR:EXT) で行います。
クロック入力
外部クロック選択ビット (EXT)
専用ボーレートジェネレータを選択するには
"0" を設定
外部クロックを選択するには
"1" を設定
● SCK 端子 , SIN 端子 , SOT 端子を制御する方法
下記の設定で行います。
454
動作
LIN-UART
SCK 端子を入力にするには
DDR6:P65 = 0
SMR:SCKE = 0
SCK 端子を出力にするには
SMR:SCKE = 1
SIN 端子を使用するには
DDR6:P67 = 0
SOT 端子を使用するには
SMR:SOE = 1
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第 22 章 LIN-UART
22.9 LIN-UART のサンプルプログラム
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● LIN-UART の動作を許可 / 禁止する方法
受信動作許可ビット (SCR:RXE) で行います。
制御内容
受信動作許可ビット (RXE)
受信動作禁止
"0" を設定
受信動作許可
"1" を設定
送信動作制御ビット (SCR:TXE) で行います。
制御内容
送信動作制御ビット (TXE)
送信動作禁止
"0" を設定
送信動作許可
"1" を設定
● LIN-UART のシリアルクロックに外部クロックを使用する方法
1 対 1 外部クロック許可ビット (SMR:OTO) で行います。
制御内容
受信動作許可ビット (OTO)
外部クロック許可
"1" を設定
● リロードカウンタを再スタートする方法
リロードカウンタ再スタートビット (SMR:REST) で行います。
制御内容
リロードカウンタ再スタートビット (REST)
リロードカウンタ再スタート
"1" を設定
● LIN-UART をリセットする方法
LIN-UART プログラマブルクリアビット (SMR:UPCL) で行います。
制御内容
LIN-UART プログラマブルクリアビット (UPCL)
LIN-UART ソフトウェアリセット
"1" を設定
● パリティを設定する方法
パリティ許可ビット (SCR:PEN), パリティ選択ビット (SCR:P) で行います。
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動作
パリティ制御 (PEN)
パリティ極性 (P)
パリティなしにするには
"0" を設定
−
偶数パリティにするには
"1" を設定
"0" を設定
奇数パリティにするには
"1" を設定
"1" を設定
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455
第 22 章 LIN-UART
22.9 LIN-UART のサンプルプログラム
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● データ長を設定する方法
データ長選択ビット (SCR:CL) で行います。
動作
データ長選択ビット (CL)
7 ビット長にするには
"0" を設定
8 ビット長にするには
"1" を設定
● STOP ビット長を選択する方法
STOP ビット長制御 (SCR:SBL) で行います。
動作
STOP ビット長制御 (SBL)
STOP ビットを 1 ビット長にするには
"0" を設定
STOP ビットを 2 ビット長にするには
"1" を設定
● エラーフラグをクリアする方法
受信エラーフラグクリアビット (SCR:CRE) で行います。
制御内容
受信エラーフラグクリアビット (CRE)
エラーフラグ (PE, ORE, FRE) を
クリアするには
"0" を設定
● 転送方向の設定方法
転送方向選択ビット (SSR:BDS) で行います。
転送方向はどの動作モードでも , LSB ファースト /MSB ファーストの選択が可能です。
制御内容
シリアルデータ方向制御 (BDS)
LSB ファースト 転送 ( 最下位ビットから )
にするには
"0" を設定
MSB ファースト 転送 ( 最上位ビットから )
にするには
"1" を設定
● 受信完了フラグをクリアする方法
下記の設定で行います。
制御内容
方法
受信完了フラグをクリアするには
RDR レジスタを読み出す
初回の RDR レジスタの読出しは , 受信開始になります。
456
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第 22 章 LIN-UART
22.9 LIN-UART のサンプルプログラム
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● 送信バッファエンプティフラグをクリアする方法
下記の設定で行います。
制御内容
方法
送信バッファエンプティフラグをクリアするには
TDR レジスタに書き込む
初回の TDR レジスタの書込みは , 送信開始になります。
● データ形式 ( アドレス / データ ) を選択する方法 ( モード 1 のみ )
アドレス / データ選択ビット (SCR:AD) で行います。
動作
アドレス / データ選択ビット (AD)
データフレームにするには
"0" を設定
アドレスフレームにするには
"1" を設定
送信時のみ有効です。受信時 AD ビットを無視します。
● ボーレートを設定する方法
「22.6 LIN-UART のボーレート」を参照してください。
● 割込み関連レジスタ
割込みレベルは下表の割込みレベル設定レジスタで設定します。
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割込みレベル設定レジスタ
割込みベクタ
受信
割込みレベルレジスタ (ILR1)
アドレス : 0007AH
#7
アドレス : 0FFFCH
送信
割込みレベルレジスタ (ILR2)
アドレス : 0007BH
#8
アドレス : 0FFEAH
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457
第 22 章 LIN-UART
22.9 LIN-UART のサンプルプログラム
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● 割込みを許可 / 禁止 / クリアする方法
割込み許可の設定は , 割込み要求許可ビット (SSR:RIE), (SSR:TIE) で行います。
動作
UART 受信
UART 送信
割込み要求許可ビット
(RIE)
割込み要求許可ビット
(TIE)
割込み要求を禁止するには
"0" を設定
割込み要求を許可するには
"1" を設定
割込み要求のクリアは , 下記の設定にて行います。
動作
UART 受信
割込み要求を
クリアするには
458
UART 送信
受信データレジスタフル (RDRF) は
シリアル入力レジスタ RDR を読み出 送信データレジスタエン
プティ (TDRE) はシリア
すことでクリアします。
ル出力データレジスタ
エラーフラグ (PE, ORE, FRE) はエ
(TDR) にデータを書き込
ラーフラグクリアビット (CRE) に "1" むことで "0" になります。
を書き込むことで "0" になります。
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第 23 章
I 2C
I2C の機能と動作について説明します。
23.1 I2C の概要
23.2 I2C の構成
23.3 I2C のチャネル
23.4 I2C のバスインタフェースの端子
23.5 I2C のレジスタ
23.6 I2C の割込み
23.7 I2C の動作説明と設定手順例
23.8 I2C 使用上の注意
23.9 l2C のサンプルプログラム
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459
第 23 章 I2C
23.1 I2C の概要
23.1
MB95160/MA シリーズ
I2C の概要
I2C インタフェースは , Philips 社の I2C バス仕様をサポートするインタフェースで
す。マスタ / スレーブの送信と受信 , アービトレーションロスト検出 , スレーブアド
レス / ジェネラルコールアドレス検出 , スタート / ストップコンディションの発生と
検出 , バスエラー検出および MCU スタンバイウェイクアップ機能を提供します。
■ I2C の機能
I2C インタフェースは双方向バスで , シリアルデータライン (SDA0) とシリアルクロッ
クライン (SCL0) の 2 本のワイヤから構成されています。この 2 本のワイヤによってバ
スに接続される各装置は , 互いに情報伝達が行われ , 各装置にある固有のアドレスを認
識することにより,それぞれの装置の機能に応じて送信装置および受信装置として動作
が可能となります。装置間にはマスタとスレーブという関係が成り立ちます。
I2C インタフェースはバスのキャパシタンスの上限値が 400pF を超えなければ , バスに
複数の装置を接続することが可能です。複数のマスタが同時にデータ転送を開始しよ
うとした場合でも , データの破壊を防ぐために , 衝突検出および通信調整手順を備えて
いる本格的なマルチマスタバスです。
通信調整手順とは複数のマスタが同時にバスを制御しようとした場合に , 1 つのマスタ
だけがバスを制御できるようにし , さらにメッセージが失われたり , 内容が変更された
りしないようにする手順です。また , マルチマスタとはメッセージを失うことなく , 複
数のマスタが同時にバスを制御しようとすることです。
本 I2C インタフェースは , MCU スタンバイモードウェイクアップ機能を内蔵していま
す。
図 23.1-1 I2C インタフェースの構成
LCD
ドライバ
マイクロ
コントローラ A
スタティック
RAM/E 2 PROM
SDA0
SCL0
ゲートアレイ
460
A/D コンバータ
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マイクロ
コントローラ B
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23.2
第 23 章 I2C
23.2 I2C の構成
I2C の構成
I2C は , 以下のブロックで構成されています。
• クロックセレクタ
• クロック分周器
• シフトクロック発生器
• スタート / ストップコンディション発生回路
• スタート / ストップコンディション検出回路
• アービトレーションロスト検出回路
• スレーブアドレス比較回路
• IBSR0 レジスタ
• IBCR レジスタ (IBCR00, IBCR10)
• ICCR0 レジスタ
• IAAR0 レジスタ
• IDDR0 レジスタ
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461
第 23 章 I2C
23.2 I2C の構成
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■ I2C のブロックダイヤグラム
図 23.2-1 I2C のブロックダイヤグラム
I2 C 許可
ICCR0
5
EN
6
7
8
クロックセレクタ 1
CS4
CS3
CS2
CS1
CS0
マシンクロック
クロック分周器 1
DMBP
クロック分周器 2
4
8
38
22
98
128
256
512
クロックセレクタ 2
IBSR0
BB
RSC
LRB
スタート/ストップ
コンディション
検出回路
送信/受信
シフトクロック
発生器
シフトクロック
エッジ
バスビジー
リピートスタート
ラストビット
Sync
エラー
TRX
第1バイト
FBT
アービトレーションロスト検出回路
F2MC-8FX 内部バス
IBCR10
BER
BEIE
転送割込み
INTE
INT
SCC
MSS
DACKE
終了
スタート
マスタ
ACK許可
GC-ACK許可
スタート/ストップ
コンディション
発生回路
アドレスACK許可
GACKE
INT タイミング選択
IDDR0レジスタ
IBSR0
IBCR00
AAS
スレーブ
GCA
ジェネラル
コール
スレーブアドレス比較回路
IAAR0レジスタ
AACKX
INTS
SCL ライン
ALF
SDA ライン
ALE
SPF
ストップ割込み
SPE
WUF
WUE
462
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第 23 章 I2C
23.2 I2C の構成
● クロックセレクタ・クロック分周器・シフトクロック発生器
この回路はマシンクロックを使用し , I2C バスのシフトクロックを生成します。
● スタート / ストップコンディション発生回路
バス開放時 (SCL0 と SDA0 が "H" レベルの場合 ), スタートコンディションを送信する
ことによってマスタは通信を開始します。SCL0="H" の場合に , SDA0 ラインを "H" →
"L" にするとスタートコンディションになります。マスタはストップコンディションを
発生することによって通信を終了できます。ストップコンディションとは SCL0="H"
の場合に , SDA0 ラインが "L" → "H" になるときをいいます。
● スタート / ストップコンディション検出回路
この回路は , データ転送のスタート / ストップコンディションを検出します。
● アービトレーションロスト検出回路
このインタフェース回路はマルチマスタシステムに対応しています。複数のマスタが
同時送信すると , アービトレーションロスト (SDA0 ラインが "L" レベルのときに論理
レベル "1" を転送した場合 ) を発生します。アービトレーションロストを検出すると ,
IBCR00:ALF が "1" になり , マスタは自動的にスレーブに変わります。
● スレーブアドレス比較回路
スレーブアドレス比較回路は , スタートコンディション後 , スレーブアドレスを受信
して自己のスレーブアドレスと比較します。このアドレスは 7 ビットのデータで , その
後部に 8 ビット目のデータ方向ビット (R/W) が続きます。受信したアドレスが自己の
スレーブアドレスと一致した場合にアクノリッジを送信します。
● IBSR0 レジスタ
IBSR0 レジスタは I2C インタフェースのステータスを表します。
● IBCR レジスタ (IBCR00, IBCR10)
IBCR レジスタはオペレーティングモードの選択 , 割込みの許可 / 禁止 , アクノリッジ
の許可 / 禁止 , ジェネラルコールアクノリッジの許可 / 禁止および MCU スタンバイモー
ドウェイクアップ機能の許可 / 禁止時に使用されます。
● ICCR0 レジスタ
ICCR0 レジスタは I2C インタフェースの動作許可とシフトクロック周波数の選択に使
用されます。
● IAAR0 レジスタ
IAAR0 レジスタはスレーブアドレスの設定に使用されます。
● IDDR0 レジスタ
IDDR0 レジスタは , 送受信されるシフトデータ / アドレスを保持するレジスタです。送
信ではこのレジスタに書かれたデータ / アドレスが MSB ファーストからバスに転送さ
れます。
■ 入力クロック
I2C は , マシンクロックを入力クロック ( シフトクロック ) として使用します。
CM26-10121-3
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463
第 23 章 I2C
23.3 I2C のチャネル
23.3
MB95160/MA シリーズ
I2C のチャネル
I2C のチャネルについて説明します。
■ I2C のチャネル
MB95160/MA シリーズは , I2C を 1 チャネル搭載しています。
表 23.3-1 に I2C の端子を , 表 23.3-2 に I2C のレジスタを示します。
表 23.3-1 I2C の端子
チャネル
端子名
端子機能
0
SCL0
SDA0
I2C バス I/O
表 23.3-2 I2C のレジスタ
チャネル
レジスタ名
レジスタ対応 ( 本マニュアル上の表記 )
IBCR00
I2C バス制御レジスタ 0
IBCR10
I2C バス制御レジスタ 1
IBSR0
I2C バスステータスレジスタ
IDDR0
I2C データレジスタ
IAAR0
I2C アドレスレジスタ
ICCR0
I2C クロック制御レジスタ
0
464
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23.4
第 23 章 I2C
23.4 I C のバスインタフェースの端子
2
I2C のバスインタフェースの端子
I2C のバスインタフェースの端子および端子のブロックダイヤグラムを示します。
■ I2C のバスインタフェースに関連する端子
I2C バスインタフェースに関連する端子には , SDA0 端子および SCL0 端子があります。
● SDA0 端子
SDA0 端子は , 汎用入出力ポートとしての機能 , 外部割込み入力 ( ヒステリシス入力 )
としての機能 , 8 ビットシリアル I/O のシリアルデータ出力端子 (N-ch オープンドレイ
ン ) としての機能および I2C のデータ I/O としての機能 (SDA0) を兼用しています。
SDA0:SDA0 端子は , I2C が許可 (ICCR0:EN=1) された場合 , 自動的にデータ入出力端
子になり , SDA0 端子として機能します。
入力端子として使用する場合は ,I2C の動作を許可し (ICCR0:EN=1) , 対応する
ポート方向レジスタ (DDR) のビットに "0" ( 入力 ) を設定してください。
● SCL0 端子
SCL0 端子は , N-ch オープンドレイン入出力ポート , 外部割込み入力 ( ヒステリシス入
力 ) としての機能 , 8 ビットシリアル I/O のシリアルデータ入力 ( ヒステリシス入力 ) 機
能または I2C のシリアルクロック I/O としての機能 (SCL0) を兼用しています。
SCL0:SCL0 端子は , I2C が許可 (ICCR0:EN=1) された場合 , 自動的にシフトクロック入
出力端子になり , SCL0 端子として機能します。
入力端子として使用する場合は ,I2C の動作を許可し (ICCR0:EN=1) , 対応する
ポート方向レジスタ (DDR) のビットに "0" ( 入力 ) を設定してください。
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465
第 23 章 I2C
23.4 I2C のバスインタフェースの端子
MB95160/MA シリーズ
■ I2C に関連する端子のブロックダイヤグラム
図 23.4-1 I2C に関連する端子 (SCL0, SDA0) のブロックダイヤグラム
ヒステリシス
0
周辺機能入力
周辺機能入力許可
周辺機能出力許可
周辺機能出力
ヒステリシス
01
オートモーティブ
1
0
0
オート
CMOS モーティブ
1
1
PDRリード
1
PDR
CMOS
0
端子
OD
PDRライト
ビット操作命令時
内部バス
DDRリード
DDR
DDRライト
ストップ,時計(SPL=1)
ILSRリード
ILSR
ILSRライト
ILSR2リード
ILSR2
ILSR2ライト
466
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第 23 章 I2C
23.5 I C のレジスタ
MB95160/MA シリーズ
23.5
2
I2C のレジスタ
I2C のレジスタについて説明します。
■ I2C のレジスタ
図 23.5-1 I2C のレジスタ
I2C バス制御レジスタ 0 (IBCR00)
アドレス
IBCR00: 0060H
bit7
bit6
INTS
R/W
AACKX
R/W
bit5
ALF
R(RM1),W
bit4
ALE
R/W
bit3
SPF
R(RM1),W
bit2
SPE
R/W
bit5
SCC
R0,W
bit4
MSS
R/W
bit3
bit2
DACKE GACKE
R/W
bit5
bit1
WUF
R(RM1),W
bit0
WUE
R/W
初期値
00000000B
bit0
INT
初期値
00000000B
I2C バス制御レジスタ 1 (IBCR10)
アドレス
IBCR10: 0061H
bit7
BER
bit6
BEIE
R/W
R(RM1),W
R/W
bit1
INTE
R/W
R(RM1),W
bit3
TRX
R/WX
bit2
AAS
R/WX
bit1
GCA
R/WX
bit0
FBT
R/WX
初期値
00000000B
I2C バスステータスレジスタ (IBSR0)
アドレス
IBSR0: 0062H
bit7
BB
R/WX
bit6
RSC
R/WX
−
R/WX
bit4
LRB
R/WX
bit6
D6
R/W
bit5
D5
R/W
bit4
D4
R/W
bit3
D3
R/W
bit2
D2
R/W
bit1
D1
R/W
bit0
D0
R/W
初期値
00000000B
bit6
A6
R/W
bit5
A5
R/W
bit4
A4
R/W
bit3
A3
R/W
bit2
A2
R/W
bit1
A1
R/W
bit0
A0
R/W
初期値
00000000B
bit5
EN
R/W
bit4
CS4
R/W
bit3
CS3
R/W
bit2
CS2
R/W
bit1
CS1
R/W
bit0
CS0
R/W
初期値
00000000B
I2C データレジスタ (IDDR0)
アドレス
IDDR0: 0063H
bit7
D7
R/W
I2C アドレスレジスタ (IAAR0)
アドレス
IAAR0: 0064H
bit7
−
R0/WX
I2C クロック制御レジスタ (ICCR0)
アドレス
ICCR0: 0065H
bit7
bit6
DMBP
−
R/W R0/WX
R/W
:リード / ライト可能 ( 読出し値は書込み値 )
R(RM1),W :リード / ライト可能 ( 読出し値と書込み値が異なる , リードモディファイライト (RMW) 系
命令時は "1" 読出し )
R/WX
:リードオンリ ( 読出しは可能 , 書込みは動作に影響なし )
R0,W
:ライトオンリ ( 書込みは可能 , 読出し値は "0")
R0/WX
:未定義ビット ( 読出し値は "0", 書込みは動作に影響なし )
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467
第 23 章 I2C
23.5 I2C のレジスタ
23.5.1
MB95160/MA シリーズ
I2C バス制御レジスタ (IBCR00, IBCR10)
I2C バス制御レジスタはオペレーティングモードの選択 , 割込み許可 / 禁止 , アクノ
リッジの許可 / 禁止 , ジェネラルコールアクノリッジの許可 / 禁止および MCU スタ
ンバイウェイクアップ機能の許可 / 禁止時に使用されます。
■ I2C バス制御レジスタ 0 (IBCR00)
図 23.5-2 I2C バス制御レジスタ 0 (IBCR00)
bit7
アドレス
IBCR00: 0060H AACKX
R/W
bit6
bit5
bit4
bit3
bit2
INTS
ALF
R/W
R(RM1),W
ALE
SPF
SPE
R/W
R(RM1),W
R/W
bit1
bit0
WUF
WUE
R(RM1), W
初期値
00000000B
R/W
WUE
MCUスタンバイモードウェイクアップ機能許可ビット
0
ストップ/時計モード中のMCUスタンバイモードウェイクアップ機能禁止
1
ストップ/時計モード中のMCUスタンバイモードウェイクアップ機能許可
MCUスタンバイモードウェイクアップ割込み要求フラグビット
WUF
読出し時
書込み時
0
スタートコンディション未検出
クリア
1
スタートコンディション検出
変化なし
SPE
ストップ検出割込み許可ビット
0
ストップ検出割込み禁止
1
ストップ検出割込み許可
ストップ検出割込み要求フラグビット
SPF
読出し時
書込み時
0
ストップコンディション未検出
クリア
1
ストップコンディション検出
変化なし
ALE
アービトレーションロスト割込み許可ビット
0
アービトレーションロスト割込み禁止
1
アービトレーションロスト割込み許可
アービトレーションロスト割込み要求フラグビット
ALF
読出し時
アービトレーションロスト未検出
クリア
1
アービトレーションロスト検出
変化なし
INTS
468
データ受信時の転送完了フラグ(INT)タイミング選択
0
9番目のSCLサイクルでINT設定
1
8番目のSCLサイクルでINT設定
AACKX
R/W
:リード/ライト可能(読出し値は書込み値)
R(RM1),W :リード/ライト可能
(読出し値と書込み値が異なる,
リードモディファイライト(RMW)系命令時は
"1"読出し)
:初期値
書込み時
0
0
1
アドレスアクノリッジ禁止ビット
アドレスACK許可
アドレスACK禁止
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第 23 章 I2C
23.5 I C のレジスタ
MB95160/MA シリーズ
2
表 23.5-1 I2C バス制御レジスタ 0 (IBCR00) (1 / 3)
ビット名
機能
AACKX:
bit7 アドレス
アクノリッジ禁止
ビット
このビットは , 第 1 バイト送信時のアドレス ACK を制御します。
"0" に設定した場合:アドレス ACK が自動的に出力されます ( スレーブアドレス
と一致すると , アドレス ACK が自動的に返されます ) 。
"1" に設定した場合:アドレス ACK は出力されません。
このビットの書換えは , 次のどちらかの方法で行ってください。
- マスタモード時に , このビットに "1" を書き込んでください。
- バスビジービットが "0"(IBSR0:BB=0) であることを確認後 , このビットを "0" に
クリアしてください。
(注意事項)
・IBCR10:INT ビットの割込み発生時に AACKX=1 かつ IBSR0:FBT=0 の
場合 , I2C のアドレスとスレーブアドレスが一致してもアドレス ACK
は出力されませんが , アドレッシングされた場合と同様に 1 バイトの
アドレス / データ転送終了ごとに割込みを発生しますので , IBCR10:INT
ビットを "0" にクリアしてください。
・ IBCR10:INT ビットの割込み発生時に AACKX=1 かつ IBSR0:FBT=1 の
場合 , スレーブモードとしてアドレッシングされた後に AACKX に "1"
を書き込んだことが考えられますので , 再度 AACKX に "0" を設定し
た後に通常の通信を続けるか , I2C の動作を禁止 (ICCR0:EN=0) した後
に通信を再開するかしてください。
INTS:
データ受信時の
bit6 転送完了フラグ
(INT) タイミング
選択
このビットは , データ受信時における転送完了割込み (IBCR10:INT) のタイミング
を選択します。このビットの変更は IBSR0:TRX=0 かつ IBSR0:FBT=0 のときに行っ
てください。
"0" に設定した場合:9 番目の SCL0 サイクルで転送完了割込み (IBCR10:INT) が設
定されます。
"1" に設定した場合:8 番目の SCL0 サイクルで転送完了割込み (IBCR10:INT) が設
定されます。
(注意事項)
・データ受信以外 (IBSR0:TRX=1 もしくは IBSR0:FBT=1) のとき , 転送完
了割込み (IBCR10:INT) は常に 9 番目の SCL0 サイクルで設定されま
す。
・ データ ACK が受信データの内容に依存する場合 (SM バスで使われる
パケットエラーチェッキングなど ) , このビットに "1" を書き込む ( 例
えば前の転送完了割込みにて ) ことで最新の受信データを読み出せる
ようにした上で , データ ACK 許可ビット (IBCR10:DACKE) の設定に
よりデータ ACK を制御してください。
・ 最新のデータ ACK(IBSR0:LRB) の読出しは , ACK 受信後に行えます
(IBSR0:LRB の読出しは , 9 番目の SCL0 サイクルにおける転送終了割
込みで行われる必要があります ) 。そのため , このビットが "1" のとき
に ACK を読み出す場合は , 8 番目の SCL0 サイクルによる転送終了割
込み中に , このビットに "0" を書き込んで , 9 番目の SCL0 サイクルで ,
再度 , 転送終了割込みが発生するように設定する必要があります。
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469
第 23 章 I2C
23.5 I2C のレジスタ
MB95160/MA シリーズ
表 23.5-1 I2C バス制御レジスタ 0 (IBCR00) (2 / 3)
ビット名
機能
ALF:
bit5 アービトレーション
ロスト割込み要求
フラグビット
このビットはアービトレーションロストの検出に使用します。
• このビットと IBCR00:ALE ビットがともに "1" のとき , アービトレーションロス
ト割込み要求を発生します。
• このビットは以下の条件で "1" になります。
- マスタとしてデータ / アドレス送信中にアービトレーションロストが検出され
た場合。
- ほかのシステムがバスを使用中に IBCR10:MSS ビットに "1" を書き込んだ場合。
ただし , スレーブとして AACK または GACK を返した後 , MSS ビットに "1" を
書き込んだ場合は設定されません。
• このビットは以下の条件で "0" になります。
- IBSR0:BB=0 のときに IBCR00:ALF ビットに "0" を書き込んだ場合
- 転送終了フラグのクリアのために IBCR10:INT ビットに "0" を書き込んだ場合
• このビットへ "1" の書込みを行っても , ビットの値は変化せず , 動作に影響を与え
ません。
• リードモディファイライト (RMW) 系命令では "1" が読めます。
ALE:
bit4 アービトレーション
ロスト割込み許可
ビット
このビットは , アービトレーションロスト割込みの許可 / 禁止を選択します。
このビットと IBCR00:ALF ビットがともに "1" のとき , アービトレーションロスト
割込み要求を発生します。
"0" に設定した場合:アービトレーションロスト割込みは禁止されます。
"1" に設定した場合:アービトレーションロスト割込みは許可されます。
SPF:
bit3 ストップ検出割込み
要求フラグビット
このビットは , ストップコンディションの検出に使用します。
• このビットと IBCR00:SPE ビットがともに "1" のとき , ストップ検出割込み要求
を発生します。
• このビットは , バスビジー中にストップコンディションが正当に検出された場合
は "1" になります。
"0" に設定した場合:クリアされます ("0" となります ) 。
"1" に設定した場合:ビットの値は変化せず , 動作に影響を与えません。
• リードモディファイライト (RMW) 系命令では "1" が読めます。
SPE:
bit2 ストップ検出割込み
許可ビット
このビットは , ストップ検出割込みの許可 / 禁止を選択します。
このビットと IBCR00:SPF ビットがともに "1" のとき , ストップ検出割込み要求を
発生します。
"0" に設定した場合:ストップ検出割込みは禁止されます。
"1" に設定した場合:ストップ検出割込みは許可されます。
WUF:
MCU
bit1 スタンバイモード
ウェイクアップ
割込み要求
フラグビット
このビットは , ストップ / 時計モード中の MCU スタンバイモードウェイクアップ
検出に使用します。
• このビットと IBCR00:WUE ビットがともに "1" のとき , ウェイクアップ割込み要
求を発生します。
• このビットは , ウェイクアップ機能の許可 (IBCR00:WUE=1) 時に , スタートコン
ディションが検出された場合は "1" になります。
"0" に設定した場合:クリアされます ("0" となります ) 。
"1" に設定した場合:ビットの値は変化せず , 動作に影響を与えません。
• リードモディファイライト (RMW) 系命令では "1" が読めます。
470
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第 23 章 I2C
23.5 I C のレジスタ
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2
表 23.5-1 I2C バス制御レジスタ 0 (IBCR00) (3 / 3)
ビット名
WUE:
MCU
bit0 スタンバイモード
ウェイクアップ
機能許可ビット
機能
このビットは , ストップ / 時計モード中の MCU スタンバイモードウェイクアップ
機能の許可 / 禁止を選択します。
"0" に設定した場合:ウェイクアップ機能は禁止されます。
"1" に設定した場合:ウェイクアップ機能は許可されます。
ストップ / 時計モード中にこのビットが "1" で , かつスタートコンディションが検
出された場合 , I2C の動作開始のためにウェイクアップ割込み要求を発生します。
・このビットへの "1" の書込みは , MCU がストップ / 時計モードに入る
(注意事項)
直前に行ってください。また , MCU がストップ / 時計モードからウェ
イクアップした後 , I2C の動作をすぐに再開できるように , できるだけ
早くこのビットをクリア ("0" 書込み ) してください。
・ ウェイクアップ割込み要求が発生した後 , MCU は発振安定待ち時間の
経過後にウェイクアップします。したがって , ウェイクアップ直後の
データの取り逃しを避けるため , I2C 送信開始 (SDA0 の立下りエッジ
検出 ) によるウェイクアップから 100μs ( 最小の発振安定待ち時間が
100μs と仮定した場合 ) 以降に , SCL0 がファーストサイクルとして立
上り , 第 1 ビットがデータとして受信されなければなりません。
・ MCU スタンバイモード中 , 本 I2C 機能のステータスフラグ , ステート
マシンおよび I2C バス出力は , スタンバイモードに入る直前の状態を
保持します。I2C バスシステム全体のハングアップを避けるため , スタ
ンバイモードに入れる前に , IBSR0:BB=0 となっていることを確認して
ください。
・ ウェイクアップ機能は , IBSR0:BB=1 における MCU のストップ / 時計
モードへの遷移をサポートしていません。もしも IBSR0:BB=1 で MCU
がストップ / 時計モードへ遷移した場合 , スタートコンディションを
検出した段階でバスエラーとなります。
・ ウェイクアップ機能は MCU のストップ / 時計モードのみ有効となり
ます ( 例えば PLL ストップモードでは , 発振安定待ち時間に加えて
PLL 発振安定待ち時間が加わるため , ウェイクアップ後から通信開始
までの時間がストップ / 時計モード時に比べて PLL 発振安定待ち時間
分長くなります ) 。
<注意事項>
IBCR00 レジスタの AACKX ビット , INTS ビットおよび WUE ビットは , I2C の動作が禁
止 (ICCR0:EN=0) か , バスエラーが発生 (IBCR10:BER=1) した場合 , 各ビットの値が "0"
になり , 書込みができなくなります。
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471
第 23 章 I2C
23.5 I2C のレジスタ
MB95160/MA シリーズ
■ I2C バス制御レジスタ 1 (IBCR10)
図 23.5-3 I2C バス 制御レジスタ 1 (IBCR10)
アドレス
IBCR10: 0061H
bit7
bit6
BER
BEIE
R/W
R(RM1),W
bit5
bit4
bit3
bit2
SCC
MSS
DACKE
GACKE
R0,W
R/W
R/W
R/W
bit1
bit0
初期値
INTE
INT
00000000B
R/W
R(RM1),W
転送終了割込み要求フラグビット
INT
読出し時
書込み時
0
データ転送未終了
クリア
1
1バイトデータ(アクノリッジを含む)転送終了
変化なし
INTE
転送終了割込み許可ビット
0
データ転送終了割込み要求禁止
1
データ転送終了割込み要求許可
GACKE
ジェネラルコールアドレスアクノリッジ許可ビット
0
ジェネラルコールアドレスACK禁止
1
ジェネラルコールアドレスACK許可
DACKE
データアクノリッジ許可ビット
0
データACK禁止
1
データACK許可
MSS
マスタ/スレーブ選択ビット
0
スレーブモード選択
1
マスタモード選択
スタートコンディション発生ビット
SCC
読出し時
書込み時
0
変化なし
常に"0"
1
マスタモードの繰返しスタートコンディション発生
BEIE
バスエラー割込み要求許可ビット
0
バスエラー割込み要求禁止
1
バスエラー割込み要求許可
バスエラー割込み要求フラグビット
BER
読出し時
R/W
:リード/ライト可能(読出し値は書込み値)
R(RM1),W :リード/ライト可能(読出し値と書込み値が異なる,
リードモディファイライト(RMW)系命令時は"1"読出し)
R0,W
:ライトオンリ(書込みは可能, 読出し値は"0")
:初期値
472
書込み時
0
バスエラーなし
クリア
1
不正なスタート,ストップコンディションを検出
変化なし
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第 23 章 I2C
23.5 I C のレジスタ
MB95160/MA シリーズ
2
表 23.5-2 I2C バス制御レジスタ 1 (IBCR10) (1 / 2)
ビット名
機能
BER:
bit7 バスエラー割込み
要求フラグビット
このビットはバスエラーの検出に使用します。
• このビットと IBCR10:BEIE ビットがともに "1" のとき , バスエラー割込み要求を発
生します。
• 不正なスタート , ストップコンディションを検出した場合 , このビットは "1" になり
ます。
"0" に設定した場合:クリアされます ("0" となります ) 。
"1" に設定した場合:ビットの値は変化せず , 動作に影響を与えません。
• リードモディファイライト (RMW) 系命令では "1" が読めます。
• このビットが "1" になった場合 , ICCR0:EN も "0" になり , I2C の動作が禁止され
データ転送を終了します。
BEIE:
bit6 バスエラー割込み
要求許可ビット
このビットは , バスエラー割込みの許可 / 禁止を選択します。
このビットと IBCR10:BER ビットがともに "1" のとき , バスエラー割込み要求を発生
します。
"0" に設定した場合:バスエラー割込みは禁止されます。
"1" に設定した場合:バスエラー割込みは許可されます。
SCC:
bit5 スタート
コンディション
発生ビット
このビットは , マスタモード中に繰返しスタートコンディションを発生
し , 通信を再スタートさせられます。
• マスタモード中にこのビットへ "1" 書込みを行った場合 , 繰返しスタートコンディ
ションを発生します。
• このビットへ "0" の書込みを行っても , 動作に影響を与えません。
• 読出し動作では "0" が読めます。
(注意事項)
・ IBCR10:SCC=1 と IBCR10:MSS=0 を同時に設定しないでください。
・ IBCR10:INT=0 のときに , このビットへ "1" を書き込んだ場合 , 書込みは
無視されます ( スタートコンディションは発生しません ) 。また ,
IBCR10:INT=1 のときに , このビットへ "1" の書込みと , IBCR10:INT ビッ
トの "0" の書込みを同時に行った場合 , このビットが優先されてスター
トコンディションを発生します。
このビットは , マスタモードかスレーブモードかを選択します。
• I2C バスがアイドル状態 (IBSR0:BB=0) のときに , このビットに "1" を書き込むと ,
マスタモードが選択され , スタートコンディションの発生後にアドレス転送が開始
されます。
• I2C バスがビジー状態 (IBSR0:BB=1) のときにこのビットに "0" を書き込むと , ス
レーブモードが選択され , ストップコンディションの発生後にデータ転送を終了し
ます。
MSS:
• マスタモードのデータ / アドレス転送中にアービトレーションロストが発生した場
bit4 マスタ / スレーブ
合 , このビットは "0" にクリアされてスレーブモードになります。
選択ビット
(注意事項)
・ IBCR10:SCC=1 と IBCR10:MSS=0 を同時に設定しないでください。
・ IBCR10:INT=0 のときに , このビットへ "0" を書き込んだ場合 , 書込みは
無視されます。また , IBCR10:INT=1 のときにこのビットへ "0" の書込み
と , IBCR10:INT ビットへ "0" の書込みを同時に行った場合 , このビット
が優先されてストップコンディションを発生します。
・ スレーブ送受信中に MSS ビットに "1" を書き込んでも , IBCR00:ALF
ビットは設定されません。スレーブ送受信中に MSS ビットに "1" を書
き込まないでください。
DACKE:
bit3 データ
アクノリッジ
許可ビット
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このビットは , データ受信時のデータアクノリッジを制御します。
"0" に設定した場合:データアクノリッジ出力が禁止されます。
"1" に設定した場合:データアクノリッジ出力が許可されます。このとき , マスタ
モードでは , データアクノリッジがデータ受信の 9 番目の SCL0
サイクルで出力されます。また , スレーブモードでは , アドレス
アクノリッジが既に出力されている場合のみ , データアクノ
リッジがデータ受信の 9 番目の SCL0 サイクルで出力されます。
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473
第 23 章 I2C
23.5 I2C のレジスタ
MB95160/MA シリーズ
表 23.5-2 I2C バス制御レジスタ 1 (IBCR10) (2 / 2)
ビット名
機能
GACKE:
ジェネラルコール
bit2 アドレス
アクノリッジ許可
ビット
このビットは , ジェネラルコールアドレスアクノリッジを制御します。
"0" に設定した場合:ジェネラルコールアドレスアクノリッジ出力が禁止されます。
"1" に設定した場合:マスタ / スレーブモード中にジェネラルコールアドレス (00H)
INTE:
bit1 転送終了割込み
許可ビット
を受信すると , ジェネラルコールアドレスアクノリッジが出力
されます。
このビットは , 転送終了割込みの許可 / 禁止を選択します。
"0" に設定した場合:転送終了割込みは禁止されます。
"1" に設定した場合:転送終了割込みは許可されます。
このビットと IBCR10:INT ビットがともに "1" のとき , 転送終了割込み要求を発生し
ます。
このビットは転送終了の検出に使用します。
• このビットと IBCR10:INTE ビットがともに "1" のとき , 転送終了割込み要求を発生
します。
• このビットは , 以下の 4 つのいずれかのコンディションで , 1 バイトのアドレス /
データ転送が完了 ( アクノリッジを含むかどうかは IBCR00:INTS の設定に依存する )
した場合に "1" になります。
- バスマスタモードの場合
- スレーブとしてアドレッシングされている場合
- ジェネラルコールアドレスを受信している場合
- アービトレーションロストを検出している場合
• このビットは下記条件で "0" になります。
- このビットに "0" を書き込んだ場合
- マスタモードで , 繰返しスタートコンディション (IBCR10:SCC=1) もしくはストッ
プコンディション (IBCR10:MSS=0) を発生させた場合
INT:
• このビットへ "1" の書込みを行っても , ビットの値は変化せず , 動作に影響を与えま
bit0 転送終了割込み
せん。
要求フラグビット • リードモディファイライト (RMW) 系命令では "1" が読めます。
• このビットが "1" のとき , SCL0 ラインは "L" に保持されます。
• このビットに "0" を書き込んでクリア ("0" になります ) すると , SCL0 ラインは開放
されて次のバイトデータ送信が可能となります。
(注意事項)
・ このビットが "0" のときに IBCR10:SCC に "1" を書き込んだ場合 ,
IBCR10:SCC ビットの優先順位が高く , スタートコンディションを発生
します。
・ このビットが "0" のときに IBCR10:MSS に "0" を書き込んだ場合 ,
IBCR10:MSS ビットの優先順位が高く , ストップコンディションを発生
します。
・ データ受信時に IBCR00:INTS=1 であった場合 , このビットは 1 バイト
データ転送完了後 ( アクノリッジを含みません ) に "1" になります。そ
れ以外の場合 , このビットはアクノリッジを含む 1 バイトのデータ / ア
ドレス送受信完了後に "1" になります。
<注意事項>
• 割込み要求フラグ (IBCR10:BER) に "0" の書込みでクリアするとき , 割込み要求許可
ビット (IBCR10:BEIE) を同時に書き換えないでください。
• BER と BEIE ビットを除く IBCR10 のすべてのビットは , 動作禁止 (ICCR0:EN=0), も
しくはバスエラーの発生 (IBCR10:BER=1) により , "0" にクリアされます。
474
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第 23 章 I2C
23.5 I C のレジスタ
MB95160/MA シリーズ
23.5.2
2
I2C バスステータスレジスタ (IBSR0)
IBSR0 レジスタは I2C インタフェースのステータスを示します。
■ I2C バスステータスレジスタ (IBSR0)
図 23.5-4 I2C バスステータスレジスタ (IBSR0)
アドレス
IBSR0: 0062H
bit7
bit6
bit5
bit4
BB
RSC
─
LRB
R/WX
R/WX
R0/WX
R/WX
bit3
bit2
bit1
TRX
AAS
R/WX
R/WX
FBT
:リードオンリ
(読出しは可能, 書込みは動作に影響なし)
R0/WX :未定義ビット
(読出し値は"0", 書込みは動作に影響なし)
─
:未定義
:初期値
CM26-10121-3
初期値
GCA
F BT
00000000 B
R/WX
R/WX
第1バイト検出ビット
0
データ受信時に受信データが第1バイト以外
1
データ受信時に受信データが第1バイト(アドレスデータ)
GCA
R/WX
bit0
ジェネラルコールアドレス検出ビット
0
スレーブ時にジェネラルコールアドレス(00H)受信なし
1
スレーブ時にジェネラルコールアドレス(00H)受信あり
AAS
アドレッシング検出ビット
0
スレーブ時にアドレッシングされていない
1
スレーブ時にアドレッシングされた
TRX
データ転送状態ビット
0
受信モード
1
送信モード
LRB
アクノリッジ格納ビット
0
アクノリッジを9番目のシフトクロックで検出
1
アクノリッジを9番目のシフトクロックで未検出
RSC
繰返しスタートコンディション検出ビット
0
繰返しスタートコンディションは未検出
1
バス使用中に繰返しスタートコンディションを検出
BB
バスビジービット
0
バスはアイドル状態
1
バスはビジー状態
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475
第 23 章 I2C
23.5 I2C のレジスタ
MB95160/MA シリーズ
表 23.5-3 I2C バスステータスレジスタ (IBSR0) (1 / 2)
ビット名
bit7
機能
このビットは , バスの状態を示します。
BB:
• このビットは , スタートコンディションが検出された場合 "1" になります。
バスビジービット
• このビットは , ストップコンディションが検出された場合に "0" になります。
RSC:
繰返しスタート
bit6
コンディション
検出ビット
このビットは , 繰返しスタートコンディションの検出に使用します。
• このビットは , 繰返しスタートコンディションが検出された場合に "1" になります。
• このビットは , 下記の条件で "0" になります。
- IBCR10:INT へ "0" を書き込んだ場合
- スレーブモード時においてスレーブアドレスが IAAR0 の設定アドレスと一致し
ない場合
- スレーブモード時においてスレーブアドレスが IAAR0 の設定アドレスと一致す
るが , IBCR00:AACKX=1 である場合
- スレーブモード時においてジェネラルコールアドレスを受信したが ,
IBCR10:GACKE=0 である場合
- ストップコンディションを検出した場合
bit5 未定義ビット
読出し値は常に "0" です。
書込みは動作に影響を与えません。
LRB:
bit4 アクノリッジ
格納ビット
このビットは , データバイト転送時に , 9 番目のシフトクロックで SDA0 ラインの値
を取り込みます。
• このビットは , アクノリッジが未検出のとき (SDA0=H) に "1" になります。
• このビットは , 下記の条件で "0" になります。
- アクノリッジを検出 (SDA0="L") した場合
- スタートコンディションまたはストップコンディションを検出した場合
( 注意事項 ) 上記のことから , このビットの読出しは ACK 後に行う必要があります
(9 番目の SCL0 サイクルにおける転送終了割込みにて読み出してくださ
い )。そのため , IBCR00:INTS ビットが "1" のときに ACK を読み出す場合
は , 8 番目の SCL0 サイクルによる転送終了割込み中に , IBCR00:INTS
ビットに "0" を書き込んで , 9 番目の SCL0 サイクルで再度転送終了割込
みが発生するように設定する必要があります。
TRX:
bit3 データ転送状態
ビット
このビットデータ転送モードを示します。
• このビットは , 転送モードでデータ転送が行われた場合に "1" になります。
• このビットは , 下記の条件で "0" になります。
- 受信モードでデータ転送が行われた場合
- スレーブ送信モードで NACK を受信した場合
AAS:
bit2 アドレッシング
検出ビット
このビットはスレーブモード時にアドレッシングされたことを示します。
• このビットは , スレーブモード時にアドレッシングされた場合に "1" になります。
• このビットは , スタートまたはストップコンディションが検出された場合に "0" に
なります。
このビットはジェネラルコールアドレスの検出に使用します。
• このビットは , 下記の条件で "1" になります。
- スレーブモードでジェネラルコールアドレス (00H) を受信した場合
GCA:
bit1 ジェネラルコール
アドレス検出
ビット
476
- IBCR10:GACKE=1 のとき , マスタモードでジェネラルコールアドレス (00H) を受
信した場合
- マスタモードで , 2 バイト目のジェネラルコールアドレス送信中に , アービトレー
ションロストが検出された場合
• このビットは , 下記の条件で "0" になります。
- スタートまたはストップコンディションが検出された場合
- マスタモードで , 2 バイト目のジェネラルコールアドレス送信中に , アービトレー
ションロストが検出されなかった場合
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CM26-10121-3
第 23 章 I2C
23.5 I C のレジスタ
MB95160/MA シリーズ
2
表 23.5-3 I2C バスステータスレジスタ (IBSR0) (2 / 2)
ビット名
FBT:
bit0 第 1 バイト検出
ビット
CM26-10121-3
機能
このビットは , 第 1 バイトの検出に使用します。
• このビットは , スタートコンディションが検出された場合に "1" になります。
• このビットは , 下記の条件で "0" になります。
- IBCR10:INT ビットに "0" を書き込んだ場合
- スレーブモード時においてスレーブアドレスが IAAR0 の設定アドレスと一致し
ない場合
- スレーブモード時においてスレーブアドレスが IAAR0 の設定アドレスと一致す
るが IBCR00:AACKX=1 である場合
- スレーブモード時においてジェネラルコールアドレスを受信したが
IBCR10:GACKE=0 である場合
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477
第 23 章 I2C
23.5 I2C のレジスタ
23.5.3
MB95160/MA シリーズ
I2C データレジスタ (IDDR0)
IDDR0 レジスタは , 送信データ / アドレスの設定および受信データ / アドレスの保持
に使用されます。
■ I2C データレジスタ (IDDR0)
図 23.5-5 I2C データレジスタ (IDDR0)
I2C データレジスタ (IDDR0)
bit7
bit6
bit5
bit4
D7
D6
D5
D4
R/W
R/W
R/W
R/W
R/W:リード / ライト可能 ( 読出し値は書込み値 )
アドレス
IDDR0: 0063H
bit3
D3
R/W
bit2
D2
R/W
bit1
D1
R/W
bit0
D0
R/W
初期値
00000000B
送信モード時 , レジスタに書かれたデータ / アドレスが MSB ビットから SDA0 ライン
にビットごとにシフトされます。このレジスタの書込み側はダブルバッファになって
おり , バスが使用中 (IBSR0:BB=1) の場合 , 書込みデータは , 現在のデータ転送終了割
込みのクリア時 (IBCR10:INT ビットへの "0" 書込み ) または繰返しスタートコンディ
ション発生時 (IBCR10:SCC ビットへの "1" 書込み ) に , 8 ビットのシフトレジスタに
ロードされます。シフトレジスタのデータはビットごとに SDA0 ラインにシフト出力
されます。
なお , このレジスタへの書込みは現在のデータ転送には影響がありません。ただし , ス
レーブモード時は , アドレスの確定後にシフトレジスタへデータが転送されます。
転送終了割込みの間 (IBCR10:INT=1), 受信データ / アドレスをこのレジスタから読み出
すことができます。
ただし , 読出し時はシリアル転送用のレジスタを直接読み出すため ,
受信データは IBCR10:INT=1 の場合のみ有効になります。
478
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第 23 章 I2C
23.5 I C のレジスタ
MB95160/MA シリーズ
23.5.4
2
I2C アドレスレジスタ (IAAR0)
IAAR0 レジスタはスレーブアドレスの設定に使用されます。
■ I2C アドレスレジスタ (IAAR0)
図 23.5-6 I2C アドレスレジスタ (IAAR0)
I2C アドレスレジスタ (IAAR0)
bit6
bit5
bit4
bit3
bit2
A6
A5
A4
A3
A2
R0/WX
R/W
R/W
R/W
R/W
R/W
R/W
:リード / ライト可能 ( 読出し値は書込み値 )
R0/WX :未定義ビット ( 読出し値は "0", 書込みは動作に影響なし )
−
:未定義
アドレス
IAAR0: 0064H
bit7
−
bit1
A1
R/W
bit0
A0
R/W
初期値
00000000B
I2C アドレスレジスタ (IAAR0) は , スレーブアドレスの設定に使用します。スレーブ時
に , マスタからのアドレスデータの受信後 , IAAR0 レジスタの値との比較判定に使用さ
れます。
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479
第 23 章 I2C
23.5 I2C のレジスタ
23.5.5
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I2C クロック制御レジスタ (ICCR0)
ICCR0 レジスタは , I2C 動作の許可とシフトクロック周波数の選択に使用されます。
■ I2C クロック制御レジスタ (ICCR0)
図 23.5-7 I2C クロック制御レジスタ (ICCR0)
アドレス
ICCR0: 0065H
bit7
bit6
DMBP
R/W
bit5
bit4
bit3
bit2
bit1
bit0
-
EN
CS4
R0/WX
R/W
R/W
CS3
CS2
CS1
CS0
R/W
R/W
R/W
R/W
CS1
CS0
0
0
0
4
0
0
1
8
0
1
0
22
0
1
1
38
1
0
0
98
1
0
1
128
1
1
0
256
1
1
1
512
CS4
CS3
0
0
5
0
1
6
1
0
7
1
1
8
クロック2選択ビット
(デバイダ
n)
クロック1選択ビット (デバイダ m)
I2C動作許可ビット
0
I2C 動作禁止
1
I2C 動作許可
DMBP
480
00000000B
CS2
EN
R/W :リード/ライト可能(読出し値は書込み値)
R0/WX :未定義ビット(読出し値は"0", 書込みは動作に影響なし)
-
:未定義
:初期値
初期値
デバイダmバイパスビット
0
CS4, CS3の設定(デバイダm)が有効
1
CS4, CS3の設定(デバイダm)が無効
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第 23 章 I2C
23.5 I C のレジスタ
MB95160/MA シリーズ
2
表 23.5-4 I2C クロック制御レジスタ (ICCR0)
ビット名
bit7
DMBP:
デバイダ m バイパス
ビット
機能
このビットは , シフトクロック周波数を発生させるためのデバイダ m のバ
イパスに使用されます。
"0" に設定した場合:CS3, CS4 で選択された値がデバイダ m の値になりま
す (m = ICCR0:CS4, 3) 。
"1" に設定した場合:デバイダ m をバイパスします。
( 注意事項 ) デバイダ n = 4 (ICCR0:CS2~CS0 = 000B) のとき , このビットを
"1" にしないでください。
未定義ビット
読出し値は常に "0" です。
書込みは動作に影響を与えません。
bit5
EN:
I2C 動作許可ビット
• このビットは , I2C インタフェースの動作を許可するビットです。
"0" に設定した場合:I2C インタフェースの動作が禁止され , 次のビットが
"0" にクリアされます。
- IBCR00 レジスタの AACKX, INTS および WUE ビット
- IBCR10 レジスタの BER および BEIE ビットを除くすべてのビット
- IBSR0 レジスタのすべてのビット
"1" に設定した場合:I2C インタフェースの動作が許可されます。
• このビットは , 下記の条件で "0" になります。
- このビットに "0" を書き込んだ場合
- IBCR10:BER が "1" になった場合
bit4,
bit3
CS4, CS3:
これらのビットは , シフトクロックの周波数を設定します。
クロック 1 選択ビット シフトクロック周波数 (Fsck) は次式のように設定されます。
( デバイダ m)
φ
bit2
∼
bit0
CS2, CS1, CS0:
Fsck =
(m x n + 2)
クロック 2 選択ビット
( デバイダ n)
φ はマシンクロックの周波数 (MCLK) となります。
bit6
<注意事項>
スタンバイモードウェイクアップ機能を使用しない場合 , MCU をストップ / 時計モードに
遷移させる前に , I2C の動作を禁止してください。
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481
第 23 章 I2C
23.6 I2C の割込み
23.6
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I2C の割込み
I2C インタフェースは , 転送割込みとストップ割込みがあり , 次に示す要因で割込み
を発生します。
• 転送割込み
データ転送が終了した場合 , またはバスエラーが発生した場合
• ストップ割込み
ストップコンディションを検出した場合 , アービトレーションロストを検出した
場合 , またはストップ / 時計モード中に本 I2C にアクセスがあった場合
■ 転送割込み
表 23.6-1 に , 転送割込みの制御ビットと I2C の割込み要因について示します。
表 23.6-1 転送割込みの制御ビットと I2C の割込み要因
項目
転送終了
バスエラー
割込み要求フラグビット
IBCR10:INT = 1
IBCR10:BER = 1
割込み要求許可ビット
IBCR10:INTE = 1
IBCR10:BEIE = 1
割込み要因
データ転送終了
バスエラー発生
• 転送終了時の割込み
データ転送が終了して転送終了割込み要求許可ビットが許可 (IBCR10:INTE=1) され
ている場合 , CPU に割込み要求を出力します。割込み処理ルーチン内で転送終了割
込み要求フラグビット (IBCR10:INT) に"0"を書き込んで割込み要求をクリアしてく
ださい。IBCR10:INTEビット値にかかわらず,データ転送を終了した場合は, IBCR10:
INT ビットが "1" に設定されます。
• バスエラー時の割込み
以下の条件が成立した場合はバスエラーと判断され , I2C インタフェースは停止状
態となります。
- マスタ時にストップコンディションを検出した場合。
- 第 1 バイト送受信中にスタートまたはストップコンディションを検出した場合。
- データ送受信中 ( スタート , データの 1 ビット目およびストップを除く ) にスター
トまたはストップを検出した場合。
この場合 , バスエラー割込み要求許可ビットが許可 (IBCR10:BEIE=1) されていると CPU
に割込み要求を出力します。割込み処理ルーチン内でバスエラー割込み要求フラグ
ビット (IBCR10:BER) に "0" を書き込んで , 割込み要求をクリアしてください。
IBCR10:
BEIE ビット値にかかわらず , バスエラーが発生した場合は , IBCR10:BER ビットが "1"
に設定されます。
482
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第 23 章 I2C
23.6 I2C の割込み
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■ ストップ割込み
表 23.6-2 に , ストップ割込みの制御ビットと I2C の割込み要因について示します。
表 23.6-2 ストップ割込みの制御ビットと I2C の割込み要因
項目
ストップコンディション
検出
アービトレーション
ロスト検出
MCU のストップ / 時計
モードに対する
ウェイクアップ機能
割込み要求
フラグビット
IBCR00:SPF = 1
IBCR00:ALF = 1
IBCR00:WUF = 1
割込み要求
許可ビット
IBCR00:SPE = 1
IBCR00:ALE = 1
IBCR00:WUE = 1
割込み要因
ストップコンディション
検出
アービトレーション
ロスト検出
スタートコンディション
検出
• ストップコンディション検出時の割込み
以下のすべての条件が成立しているときにストップコンディションが検出された
場合 , ストップコンディションは正常として扱われます。
- バスビジー中 ( スタートコンディションが検出されている状態 )
- IBCR10:MSS=0
- アクノリッジを含む 1 バイトのデータ転送後
この場合 , ストップコンディション検出割込み要求許可ビットが許可 (IBCR00:
SPE = 1) されていると CPU に割込み要求を出力します。割込み処理ルーチン内で
IBCR00:SPF ビットに "0" を書き込んで , 割込み要求をクリアしてください。
IBCR00:SPE ビット値にかかわらず , 有効なストップコンディションが発生した場合 ,
IBCR00:SPF ビットが "1" に設定されます。
• アービトレーションロスト検出時の割込み
アービトレーションロストが検出され , アービトレーションロスト検出割込み要求
許可ビットが許可 (IBCR00: ALE = 1) されていると , CPU に割込み要求を出力しま
す。バスがアイドル中にアービトレーションロスト割込み要求フラグビット
(IBCR00:ALF) に "0" を 書 き 込 む か バ ス ビ ジ ー 中 に 割 込 み 処 理 ル ー チ ン 内 で
IBCR10:INT ビットに "0" を書き込んで , 割込み要求をクリアしてください。
IBCR00:ALE ビット値にかかわらず , アービトレーションロストが発生した場合 ,
IBCR00:ALF ビットが "1" に設定されます。
• MCU のストップ / 時計モードに対するウェイクアップ機能時の割込み
MCU のストップ / 時計モードに対するウェイクアップ機能が許可 (IBCR00:
WUE = 1) されており , スタートコンディションが検出されると , CPU に割込み要求
を出力します。
割込み処理ルーチン内で MCU スタンバイモードウェイクアップ割込み要求フラグ
ビット (IBCR00:WUF) に "0" を書き込んで , 割込み要求をクリアしてください。
全周辺機能の割込み要因番号 / ベクタテーブルについては「付録 B 割込み要因のテー
ブル」を参照してください。
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483
第 23 章 I2C
23.6 I2C の割込み
MB95160/MA シリーズ
■ I2C の割込みに関連するレジスタとベクタテーブル
表 23.6-3 I2C の割込みに関連するレジスタとベクタテーブル
割込み要因
割込み
要求番号
ch.0
IRQ16
割込みレベル設定レジスタ ベクタテーブルのアドレス
レジスタ
設定ビット
上位
下位
ILR4
L16
FFDAH
FFDBH
ch : チャネル
484
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23.7
第 23 章 I2C
23.7 I C の動作説明と設定手順例
2
I2C の動作説明と設定手順例
I2C の動作について説明します。
■ I2C の動作
● I2C インタフェース
I2C インタフェースは , シフトクロックに同期した 8 ビットデータのシリアルインタ
フェースです。Philips 社の I2C バス仕様に準拠しています。
● MCU スタンバイモードに対するウェイクアップ機能
MCU をストップ / 時計モードなどの低消費電力モードで動作させておいた場合でも ,
スタートコンディションの検出により , ウェイクアップさせることができるウェイク
アップ機能があります。
■ 設定手順例
I2C の設定手順例を以下に示します。
● 初期設定
1) ポートの入力設定 (DDR0)
2) 割込みレベルの設定 (ILR2, ILR4)
3) スレーブアドレス設定 (IAAR0)
4) クロック選択 , I2C 動作許可 (ICCR0)
5) バスエラー割込み要求許可 (IBCR00:BEIE=1)
● 割込み処理
1) 任意の処理
2) バスエラー割込み要求フラグクリア (IBCR00:BER=0)
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485
第 23 章 I2C
23.7 I2C の動作説明と設定手順例
23.7.1
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l2C インタフェース
I2C インタフェースは , シフトクロックに同期した 8 ビットデータのシリアルインタ
フェースです。Philips 社の I2C バス仕様に準拠しています。
■ I2C のシステム
I2C バスシステムはデータ転送にシリアルデータライン (SDA0) とシリアルクロックラ
イン (SCL0) を使用します。バスに接続された全装置はオープンドレイン , またはオー
プンコレクタ出力である必要があり , プルアップ抵抗を接続して使用します。
バスに接続された各デバイスには固有のアドレスがあり , アドレスは , ソフトウェアで
設定が可能です。そして常に単純なマスタ / スレーブ関係が存在し , マスタはマスタト
ランスミッタ , またはマスタレシーバとして機能します。万一 , 複数のマスタが同時に
データ転送を開始しようとした場合でも,データ破壊を防ぐために衝突検出機能および
アービトレーション機能を備えた本格的なマルチマスタバスです。
■ I2C のプロトコル
図 23.7-1 にデータ転送に必要なフォーマットを示します。
図 23.7-1 データ転送例
MSB
LSB
MSB
LSB
SDA0
SCL0
スタート
7ビットアドレス
コンディション(S)
R/W
アクノリッジビット
ストップ
コンディション(P)
アクノリッジなし
8ビットデータ
スタートコンディション (S) 発生後 , スレーブアドレスが送信されます。このアドレス
は 7 ビット長のものに 8 ビット目のデータ方向ビット (R/W) が含まれたアドレスです。
アドレスの後にデータが送信されます。データは 8 ビット長で , その後にアクノリッジ
ビットがあります。
データは 8 ビット+アクノリッジの単位で連続させることにより同一スレーブアドレ
スに連続して送信することができます。
データ転送は常にマスタストップコンディション (P) で終了します。しかし , 繰返しス
タートコンディション (S) を行うことによって , ストップコンディションを発生せずに
別のスレーブを示すアドレスを送信することも可能です。
486
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第 23 章 I2C
23.7 I C の動作説明と設定手順例
2
■ スタートコンディション
バスが開放されている状態 (SCL0 と SDA0 の両方が論理 "H" である ) において , マス
タはスタートコンディションを発生することによって送信を開始します。図 23.7-1 に
示したとおり , SCL0="H" の場合に SDA0 ラインを "H" → "L" にするとスタートコン
ディションとなります。この場合 , 新しいデータ転送が始まり , マスタ / スレーブ動作
を開始します。
スタートコンディションを発生させる条件として , 次の 2 とおりがあります。
• I2C バスが使用されていない状態 (IBCR10:MSS=0, IBSR0:BB=0, IBCR10:INT=0,
IBCR00:ALF=0) での IBCR10:MSS ビットの "1" の書込みを行った場合 ( その後 ,
IBSR0:BB が "1" に設定され , バスビジーを示します ) 。
• バスマスタ時の割込み状態 (IBCR10:MSS=1, IBSR0:BB=1, IBCR10:INT=1,
IBCR00:ALF=0) での IBCR10:SCC ビットへ "1" の書込みを行った場合 ( これにより
繰返しスタートコンディションを発生します ) 。
上記の条件以外での IBCR10:MSS=1 または IBCR10:SCC=1 の書込みは無視されます。
ほ か の シ ス テ ム が バ ス 使 用 中 に , IBCR10:MSS ビ ッ ト へ 1 の 書 込 み を 行 う と ,
IBCR00:ALF ビットが "1" に設定されます。
■ アドレッシング
● マスタモードにおいてスレーブアドレッシングをする場合
マスタモードでは , スタートコンディション発生後 , IBSR0:BB=1, IBSR0:TRX=1 に設定
され , スレーブアドレスの IDDR0 レジスタの内容を上位ビット MSB から出力します。
このアドレスデータは , 7 ビットのスレーブアドレスとデータの転送方向を示す R/W
ビット (IDDR0 の bit0) の 8 ビットで構成されています。
アドレスデータ送信後 , スレーブからアクノリッジを受信します。9 番目のクロックで
SDA0 が "L" レベルになり , 受信デバイスからアクノリッジビットを受信します ( 図
23.7-1 を参照 )。この場合 , R/W ビット (IDDR0:bit0) が論理的に反転し , SDA0 が "L" の
場合は "1" として IBSR0:TRX ビットに格納されます。
● スレーブモードにおいてアドレッシングを受ける場合
スレーブモードではスタートコンディション検出後 , IBSR0:BB=1, IBSR0:TRX=0 に設
定され , マスタからの受信データを IDDR0 レジスタへ受信します。アドレスデータ受
信後 , IDDR0 レジスタと IAAR0 レジスタとの比較が行われ , 一致している場合 ,
IBSR0:AAS=1 に設定してマスタに対してアクノリッジを送信します。その後 , 受信デー
タの bit0 (IDDR0 レジスタの bit0) を IBSR0:TRX ビットへ格納します。
■ データ転送
スレーブとしてアドレス指定されると , マスタが送った R/W ビットによって決定され
る方向で , バイトごとにデータ送受信ができます。
SDA0 ラインに出力される各バイトは 8 ビット固定です。図 23.7-1 に示したとおりア
クノリッジクロックパルスが "H" の状態の場合に SDA0 ラインを "L" レベルの状態に
安定させることで , 受信装置はアクノリッジを送信側に伝えるようになっています。
MSB を先頭に 1 ビットごとに 1 クロックパルスでデータを転送します。バイト転送ご
とに , アクノリッジの送受信が行われる必要があります。そのため , 1 つの完全なデー
タバイト転送は 9 つのクロックパルスが必要となります。
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487
第 23 章 I2C
23.7 I2C の動作説明と設定手順例
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■ アクノリッジ
アクノリッジは , 次に示す条件のもと , 送信側データバイト転送の 9 番目のクロックに
対して受信側から送信されます。
アドレスアクノリッジは下記条件で発生します。
• 受信アドレスが IAAR0 の設定アドレスと一致し , さらにアドレスアクノリッジ自動
出力 (IBCR00:AACKX=0) の場合
• ジェネラルコールアドレス (00H) を受信し , さらにジェネラルコールアドレスアク
ノリッジ出力許可 (IBCR10:GACKE=1) の場合
データを受信したときのデータアクノリッジビットは , IBCR10:DACKE ビットにより
許可 / 禁止することができます。マスタモードでは IBCR10:DACKE=1 のときにデータ
アクノリッジが発生し , スレーブモードでは , アドレスアクノリッジが既に発生してお
り , さらに IBCR10:DACKE=1 のときにデータアクノリッジを発生します。また , 受信
したアクノリッジは , 9 番目の SCL0 サイクルで IBSR0:LRB に保持されます。
• データ ACK が受信データの内容に依存する場合 (SM バスで使われるパケットエ
ラーチェッキングなど ) , IBCR00:INTS ビットに "1" を書き込む ( 例えば前の転送完
了割込みにて ) ことで最新の受信データを読み出せるようにした上で , データ ACK
許可ビット (IBCR10:DACKE) の設定によりデータ ACK を制御してください。
• 最新のデータ ACK(IBSR0:LRB) の読出しは , ACK 受信後に行えます (IBSR0:LRB の
読出しは , 9 番目の SCL0 サイクルにおける転送終了割込みで行われる必要がありま
す ) 。そのため , IBCR00: INTS ビットが "1" のときに ACK を読み出す場合は , 8 番
目の SCL0 サイクルによる転送終了割込み中に , このビットに "0" を書き込んで , 9
番目の SCL0 サイクルで , 再度 , 転送終了割込みが発生するように設定する必要があ
ります。
488
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第 23 章 I2C
23.7 I C の動作説明と設定手順例
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2
■ ジェネラルコールアドレス
ジェネラルコールアドレスは , スタートアドレスバイト (00H) とそれに続く第 2 アドレ
スバイトから構成されています。ジェネラルコールアドレスを使用するためには , 第 1
バイトのジェネラルコールアドレスに対するアクノリッジの前に , IBCR10:GACKE=1
を設定しておく必要があります。また , 第 2 アドレスのアクノリッジは , 下図に示され
るような方法で制御できます。
図 23.7-2 General Call operation
スレーブモード 第1バイトジェネラルコールアドレス
ACK
第2バイトジェネラルコールアドレス
ACK/NACK
9th SCL↓でIBCR10:INTが設定される
IBSR 0: L R Bを読み出す
9th SCL↓でIBCR10:INTが設定される
IBCR00:INTS=1を設定する
I B CR10:GACKE=1のとき
ACKが与えられIBSR0:GCAが設定される
8th SCL↓でIBCR10:INTが設定される
IDDR0を読み出してIBCR10.DACKEによりA CK /NACKを制御
IBSRl:L RBを読み出す必要がある場合はI NT S=0に設定する
(a)スレーブモード時のジェネラルコール動作
マスタモード
GACKE=1
第1バイトジェネラルコールアドレス
ACK
第2バイトジェネラルコールアドレス
ACK/NACK
9th SCL↓でIBCR10:INTが設定される
IBSR 0: L R Bを読み出す
9th SCL↓でIBCR10:INTが設定される
IBCR00 :INTS=1 /GACKE=0を設定する
GCAがクリアされる
8th SCL↓でIBCR10:INTが設定される
I BSR 1:LR Bを読み出すためINT S=0に設定する
ACKが与えられIBSR0:GCAが設定される
(b) マスタモード時のジェネラルコール動作(ALなし,GACKE=1からスタート)
マスタモード
GACKE=1
第1バイトジェネラルコールアドレス
ACK
第2バイトジェネラルコールアドレス
ACK/NACK
9th SCL↓でIBCR10:INTが設定される
IBSR 0: L R Bを読み出す
9th SCL↓でIBCR10:INTが設定される
IBCR00 :INTS=1/ GACKE=0を設定する
8th SCL↓でIBCR10:INTが設定される
IDDR0を読み出してIBCR10:DACKEによりA CK /NACKを制御
IBSRl:L R Bを読み出す必要がある場合はI N T S =0に設定する
ACKが与えられIBSR0:GCAが設定される
第2アドレスでALが発生してスレーブモードへスイッチ
(c)マスタモード時のジェネラルコール動作(第2アドレスでALあり, GACKE=1からスタート)
マスタモード
GACKE=0
第1バイトジェネラルコールアドレス
ACK
第2バイトジェネラルコールアドレ ス
ACK/NACK
9th SCL↓でIBCR10:INTが設定される
IBSR 0: L R Bを読み出す
9th SCL↓でIBCR10:INTが設定される
IBCR00:INTS=1を設定する
8th SCL↓でIBCR10:INTが設定される
IBSRl:L R Bを読み出すためINT S =0に設定する
ACKは与えられずIBSR0:GCAは設定されない
(d) マスタモード時のジェネラルコール動作(ALなし,GACKE=0からスタート)
マスタモード
GACKE=0
第1バイトジェネラルコールアドレス
ACK
第2バイトジェネラルコールアドレス
9th SCL↓でIBCR10:INTが設定される
IBCR00:INTS=1を設定する
ACKは与えられずIBSR0:GCAは設定されない
ACK/NACK
9th SCL↓でIBCR10:INTが設定される
IBSR 0: L R Bを読み出す
8th SCL↓でIBCR10:INTが設定される
IDDR0を読み出してIBCR10:DACKEによりA CK /NACKを制御
IBSRl:L R Bを読み出す必要がある場合はI N T S =0に設定する
第2アドレスでALが発生し,
IBSR0:GCAが設定され,
スレーブモードへスイッチする
(e)マスタモード時のジェネラルコール動作(第2アドレスでALあり,GACKE=0からスタート)
ACK :アクノリッジ
NACK:アクノリッジなし
GCA :ジェネラルコールアドレス
AL
: アービトレーションロスト
本モジュールと外部デバイスがジェネラルコールアドレスを同時に発生した場合 , 第 2
アドレスバイト転送時にアービトレーションロストが検出されていないかどうかで,バ
スを獲得したかどうかを確認できます。もし , アービトレーションロストが検出された
場合 , 本モジュールはスレーブモードとなり , マスタからのデータ受信を継続します。
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489
第 23 章 I2C
23.7 I2C の動作説明と設定手順例
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■ ストップコンディション
ストップコンディションを発生させることによって,マスタはバスを開放して通信を終
了します。SCL0 が "H" の場合に , SDA0 ラインを "L" → "H" にするとストップコンディ
ションとなります。マスタモード時の通信終了 ( 以後バスフリー ) をバス接続装置に知
らせるための信号です。また , マスタはストップコンディションを発生させずに , 連続
してスタートコンディションを発生できます。これを繰返しスタートコンディション
とよびます。
バスマスタ時の割込み状態 (IBCR10 : MSS=1 および IBSR0 : BB=1 および IBCR10 :
INT=1 および IBCR00 : ALF=0) で , IBCR10:MSS ビットへ "0" を書き込むとストップコ
ンディションが発生してスレーブモードになります。上記以外での IBCR10:MSS ビッ
トへの "0" の書込みは無視されます。
■ アービトレーション
このインタフェース回路は複数のマスタを接続できる本格的なマルチマスタバスで
す。マスタ転送で , システム内のほかのマスタが同時にデータ転送をした場合 , アービ
トレーションが発生します。
アービトレーションは , SCL0 ラインが "H" レベルの場合に SDA0 ラインで発生します。
マスタは , 自身の送信データが "1", SDA0 ライン上のデータが "L" レベルの場合 , アー
ビトレーションロストが発生したと見なし , データ出力をオフにして , IBCR00:ALF=1
に設定します。このとき , アービトレーションロスト割込みが許可 (IBCR00:ALE=1) さ
れていると , 割込みが発生します。IBCR00:ALF=1 に設定されると , IBCR10:MSS=0,
IBSR0:TRX=0 となり , TRX がクリアされてスレーブ受信モードとなります。
もし , IBSR0:BB=0 のときに IBCR00:ALF が "1" に設定された場合 , IBCR00:ALF は "0"
の書込みでのみクリアされます。また , IBSR0:BB=1 のときに IBCR00:ALF が "1" に設
定された場合 , IBCR00:ALF は IBCR10:INT を "0" にクリアすることでのみクリアされ
ます。
● IBSR0:BB=0 でアービトレーションロスト割込みが発生する条件
図 23.7-3 や 図 23.7-4 に示されるようなタイミングにて , プログラムによりスタートコン
ディションを発生させた場合 (IBCR10:MSS ビットに "1" を設定 ), アービトレーションロ
スト検出 (IBCR00:ALF = 1) により割込みの発生 (IBCR10:INT ビット = 1) が抑止されます。
• アービトレーションロストにより割込みが発生しない条件 1
スタートコンディションが検出されておらず (IBSR0:BB ビット = 0), SDA0 と SCL0 ラ
インの端子状態が "L" レベルとなっている状態で , プログラムによりスタートコンディ
ションを発生 (IBCR10:MSS ビットに "1" を設定 ) させた場合。
図 23.7-3 IBCR00:ALF=1 で割込みが発生しない場合のタイミングダイヤグラム
SCL0もしくはSDA0端子が"L"レベル
"L"
SCL0 端子
"L"
SDA0 端子
1
I2C 動作許可状態 (ICCR0:EN ビット= 1)
マスタモード設定 (IBCR10:MSS ビット= 1)
アービトレーションロスト検出ビット
(IBCR00:ALF ビット= 1)
490
バスビジー(IBSR0:BB ビット)
0
割込み(IBCR10:INT ビット)
0
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第 23 章 I2C
23.7 I C の動作説明と設定手順例
MB95160/MA シリーズ
2
• アービトレーションロストにより割込みが発生しない条件 2
I2C バスがほかのマスタにより使用されているとき , プログラムにより I2C の動作を許
可 (ICCR0:EN ビットに "1" を設定 ) し , スタートコンディションを発生 (IBCR10:MSS
ビットに "1" を設定 ) させた場合。
これは , 図 23.7-4 に示すように , 本 I2C の動作が禁止 (ICCR0:EN ビット = 0) のときに
I2C バス上のほかのマスタが通信を開始した場合 , 本 I2C はスタートコンディションを
検出できないためです (IBSR0:BB ビット = 0)。
図 23.7-4 IBCR00:ALF=1 で割込みが発生しない場合のタイミングダイヤグラム
スタートコンディション
9番目のクロックサイクルで
IBCR10:INTビットの割込みは発生しない
ストップ
コンディション
SCL0 端子
スレーブアドレス
SDA0 端子
ACK
データ
ACK
ICCR0:EN ビット
IBCR10:MSS ビット
IBCR00:ALF ビット
IBSR0:BB ビット
0
IBCR10:INT ビット
0
上記のような現象が発生し得る場合,下記のようなソフトウェアの設定手順に従ってく
ださい。
1) プログラムによりスタートコンディションを発生させる (IBCR10:MSS ビットに "1"
を設定 ) 。
2) アービトレーションロスト割込みで IBCR00:ALF と IBSR0:BB ビットを確認。
IBCR00:ALF=1 かつ IBSR0:BB=0 であった場合 , IBCR00:ALF ビットを "0" にクリア
します。
IBCR00:ALF=1 かつ IBSR0:BB=1 であった場合 , IBCR00:ALE ビットを "0" にクリア
して通常制御を行います ( 通常制御の INT 割込みにて , IBCR00:INT ビットへの "0"
の書込みで IBCR00:ALF をクリアします ) 。
それ以外は , 通常制御を行います ( 通常制御の INT 割込みにて , IBCR00: INT ビット
への "0" の書込みで IBCR00: ALF をクリアします ) 。
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491
第 23 章 I2C
23.7 I2C の動作説明と設定手順例
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図 23.7-5 に , サンプルフローを示します。
図 23.7-5 サンプルフロー
AL割込みを許可(IBCR00:ALE=1)
マスタモードに設定
I2Cバス制御レジスタ1(IBCR10)のMSSビットを"1"に設定
NO
IBCR00:ALF=1
YES
NO
IBSR0:BB=0
YES
IBCR00:ALFに"0"をライトして
ALフラグと割込みをクリア
IBCR00:ALEに"0"をライトして
AL割込みをクリア
通常制御
● "IBCR00:ALF ビット =1" の検出時における割込み (IBCR10:INT ビット =1) 発生例
バスビジー (IBSR0:BB ビット = 1) およびアービトレーションロストを検出したとき ,
プログラムによりスタートコンディションを発生させた場合(IBCR10:MSSビットに"1"
を設定 ), "IBCR00:ALF ビット = 1" の検出により IBCR10:INT ビット割込みが発生しま
す。
図 23.7-6 "IBCR00:ALF ビット =1" 検出時における割込み発生のタイミングダイヤグラム
スタートコンディション
9番目のクロックサイクルにおける割込み
SCL0 端子
SDA0 端子
スレーブアドレス
ACK
データ
ICCR0:EN ビット
IBCR10:MSS ビット
IBCR00:ALF ビット
ソフトウェアにより
IBCR00:ALFビットをクリア
IBSR0:BB ビット
IBCR10:INT ビット
492
ソフトウェアにより
IBCR10:INTビットをクリアして
SCLラインをリリース
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第 23 章 I2C
23.7 I C の動作説明と設定手順例
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2
MCU スタンバイモードに対するウェイクアップ機能
23.7.2
ウェイクアップ機能により , MCU のストップ / 時計モード中に I2C マクロへアクセ
スすることが可能となります。
■ MCU スタンバイモードに対するウェイクアップ機能
本 I2C マクロは , MCU スタンバイモードウェイクアップ機能を内蔵しており ,
IBCR00:WUE ビットへ "1" を書き込むと動作を許可できます。
MCU がストップ / 時計モード中で IBCR00:WUE ビットが "1" のとき , I2C バス上にス
タートコンディションを検出すると , ウェイクアップ割込み要求フラグビット
(IBCR00:WUF) が "1" に設定され , MCU をストップ / 時計モードからウェイクアップさ
せるためのウェイクアップ割込み要求を発生します。
• MCU をストップ / 時計モードに入れる直前に , IBCR00:WUE を "1" に設定してくだ
さい。また , MCU がストップ / 時計モードからウェイクアップした後 , I2C の動作を
直ちに再開できるように IBCR00:WUE をクリア ("0" 書込み ) してください。
• このウェイクアップ機能は MCU のストップ / 時計モードのみ有効となります。
<注意事項>
PLL ストップモードでは , 発振安定待ち時間に加えて PLL 発振安定待ち時間が加わる
ため , ウェイクアップ後から通信開始までの時間が非常に長くなります。
図 23.7-7 通常の I2C 動作とウェイクアップ中の動作との比較
SDA0
SCL0
5
IBCR00:WUF
による IRQ
マシン
クロック
1
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2
3
4
1
: ストップ / 時計モードに入る直前に IBCR00:WUE ビットを "1" に設定し , IBSR0:BB=0 を確認する。
2
: MCU をストップ / 時計モードに設定し , マシンクロックがストップ。
3
: ストップ / 時計モード中に , スタートコンディションを検出。
IBCR00:WUF = 1 となり , ウェイクアップ
発振安定待ち時間後 , MCU はウェイクアップし , メインクロックモードとなる。
IRQ が発生。
4
:I2C が通常動作を再び開始できるよう , IBCR00:WUE ビットを "0" にクリアし , さらに IBCR00:WUF ビットを
"0" にしてウェイクアップ割込みをクリアする。
5
: データバイトを正確に受信するため , I2C 送信開始 (SDA0 の立下りエッジ検出 ) から 100 μs ( 最小の発振安定
待ち時間が 100 μs と仮定した場合 ) 後に , SCL0 が最初のサイクルとして開放されなければなりません。
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493
第 23 章 I2C
23.7 I2C の動作説明と設定手順例
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図 23.7-8 に , ウェイクアップ機能のサンプルフローを示します。
図 23.7-8 ウェイクアップ機能のサンプルフロー
ストップ / ウォッチ
モードの遷移手順
IBSR0:BB=0
NO
YES
ウェイクアップ機能許可 IBCR00:WUE=1
IBSR0:BB=0
NO
IBCR00:WUE=0
YES
ストップ / 時計モード遷移
494
IBCR00:ALE に "0" を書込みして
AL 割込みをクリア
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23.8
第 23 章 I2C
23.8 I C 使用上の注意
2
I2C 使用上の注意
I2C インタフェースを使用するための注意点を示します。
■ I2C 使用上の注意
● I2C インタフェースのレジスタを設定する場合の注意
• I2C バス制御レジスタ (IBCR00, IBCR10) を設定前に , I2C インタフェースの動作を許
可する必要があります (ICCR0:EN)。
• マスタスレーブ選択ビット (IBCR10:MSS) を設定する ("1" を書き込む ) と , 転送が
開始されます。
● シフトクロック周波数を設定する場合の注意
• 表 23.5-4 の Fsck 式を使用して , m, n, DMBP の値を決めることにより , シフトクロッ
ク周波数を計算できます。
• n の値が 4(ICCR0:CS2=CS1=CS=0) の場合は , "DMBP=1" は選択できません。
● 同時書込み時の優先度の注意
• 次バイト転送とストップコンディションの競合
IBCR10:INT がクリアされた状態で IBCR10:MSS に "0" を書き込むと , MSS ビットが
優先されてストップコンディションが発生します。
• 次バイト転送とスタートコンディションの競合
IBCR10:INT がクリアされた状態で IBCR10:SCC に "1" を書き込むと , SCC ビットが
優先されてスタートコンディションが発生します。
● ソフトウェアによる設定の注意
• 繰返しスタートコンディション (IBCR10:SCC=1) とスレーブモード (IBCR10:MSS=0)
を同時に選択しないでください。
• 割込み要求フラグビット (IBCR10:BER/IBCR10:INT) が "1" で , 割込み要求許可ビッ
ト (IBCR10:BEIE=1/IBCR10:INTE=1) が許可された状態では , 割込み処理から復帰で
きません。IBCR10:BER/IBCR10:INT ビットのクリアは必ず行ってください。
• I2C の動作が禁止された場合 (ICCR0:EN=0), 次のビットが "0" にクリアされます。
- IBCR00 レジスタの ACCKX, INTS および WUE ビット
- IBCR10 レジスタの BER および BEIE ビットを除くすべてのビット
- IBSR0 レジスタのすべてのビット
● データアクノリッジに対する注意
スレーブモードでは , データアクノリッジは以下の条件で発生します。
- 受信アドレスがアドレスレジスタ (IAAR0) の値と一致し, IBCR00:AACKX=0の場
合
- ジェネラルコールアドレス (00H) が受信され , IBCR10:GACKE=1 の場合
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495
第 23 章 I2C
23.8 I2C 使用上の注意
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● 転送完了タイミング選択時の注意
• 転送完了タイミング選択 (IBCR00: INTS) は , データ受信時 (IBSR0: TRX=0 かつ
IBSR0: FBT=0) のみ有効となります。
• データ受信時以外(IBSR0:TRX=1かIBSR0:FBT=1)では,転送完了割込み(IBCR10:INT)
は常に 9 番目の SCL0 サイクルで発生します。
• データ ACK が受信データの内容に依存する場合 (SM バスで使われるパケットエ
ラーチェッキングなど ) , IBCR00:INTS ビットに "1" を書き込む ( 例えば前の転送完
了割込みにて ) ことで最新の受信データを読み出せるようにした上で , データ ACK
許可ビット (IBCR10:DACKE) の設定によりデータ ACK を制御してください。
• 最新のデータ ACK(IBSR0:LRB) の読出しは , ACK 受信後に行えます (IBSR0:LRB の
読出しは , 9 番目の SCL0 サイクルにおける転送終了割込みで行われる必要がありま
す ) 。そのため , IBCR00:INTS ビットが "1" のときに ACK を読み出す場合は , 8 番
目の SCL0 サイクルによる転送終了割込み中に , IBCR00:INTS ビットに "0" を書き込
んで 9 番目の SCL0 サイクルで , 再度 , 転送終了割込みが発生するように設定する必
要があります。
● MCU スタンバイモードウェイクアップ機能使用時の注意
• MCU をストップ / 時計モードに入れる直前に , IBCR00:WUE を "1" に設定してくだ
さい。また , MCU がストップ / 時計モードからウェイクアップした後 , I2C の動作を
すぐに再開できるよう , IBCR00:WUE をクリア ("0" 書込み ) してください。
• ウェイクアップ割込み要求が発生された後 , MCU は発振安定待ち時間の経過後に
ウェイクアップします。したがって , ウェイクアップ直後のデータの取逃しを避け
るため , I2C送信開始 (SDA0の立下りエッジ検出 ) によるウェイクアップから 100 μs
( 最小の発振安定待ち時間が 100 μs と仮定した場合 ) 以降に , SCL0 がファーストサ
イクルとして立ち上り , 第 1 ビットがデータとして送信されるようにシステムを設
計してください。
• MCU スタンバイモード中 , 本 I2C 機能のステータスフラグ , ステートマシンおよび
I2C バス出力は , スタンバイモードに入る直前の状態を保持します。I2C バスシステ
ム全体のハングアップを避けるため , スタンバイモードに入れる前に IBSR0:BB=0
となっていることを確認するようにしてください。
• ウェイクアップ機能は , IBSR0:BB=1 における MCU のストップ / 時計モードへの遷
移をサポートしていません。もしも IBSR0:BB=1 で MCU がストップ / 時計モードへ
遷移した場合 , スタートコンディションを検出した段階でバスエラーとなります。
• PLL ストップモードでは , 発振安定待ち時間に加えて PLL 発振安定待ち時間が加わ
るため , ウェイクアップ後から通信開始までの時間がストップ / 時計モード時に比
べて PLL 発振安定待ち時間分長くなります。
• I2C の動作を確実に行うため , I2C のウェイクアップ機能かほかのリソースを使った
ウェイクアップ機能 ( 外部割込みなど ) にかかわらず , ストップ / 時計モードから
MCU がウェイクアップした後 , IBCR00:WUE を "0" にクリアしてください。
496
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第 23 章 I2C
23.9 l C のサンプルプログラム
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23.9
2
l2C のサンプルプログラム
I2C を動作させるためのサンプルプログラムを提供しています。
■ I2C のサンプルプログラム
I2C のサンプルプログラムについては ,「はじめに」の「■サンプルプログラム」を参
照してください。
■ プログラム例以外の設定方法
● I2C 動作を許可 / 禁止する方法
I2C 動作許可ビット (ICCR0:EN) で行います。
制御内容
I2C 動作許可ビット (EN)
I2C 動作を禁止するには
"0" を設定する
I2C 動作を許可するには
"1" を設定する
● I2C のマスタモード / スレーブモードを選択する方法
マスタ / スレーブ選択ビット (IBCR10:MSS) で行います。
制御内容
マスタ / スレーブ選択ビット (MSS)
マスタモードを選択するには
"1" を設定する
スレーブモードを選択するには
"0" を設定する
● シフトクロックの選択方法
クロック選択ビット (ICCR0:CS4/CS3/CS2/CS1/CS0) で選択します。
● シフトクロック周波数発生時 , デバイダ m をバイパスさせるかを制御する方法
デバイダ m バイパスビット (ICCR0:DMBP) で行います。
制御内容
デバイダ m バイパスビット (DMBP)
デバイダ m をバイパスするには
"1" を設定する
● I2C のアドレスアクノリッジを制御する方法
アドレスアクノリッジ禁止ビット (IBCR00:AACKX) で行います。
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制御内容
アドレスアクノリッジ禁止ビット
(AACKX)
アドレスアクノリッジ出力を許可するには
"0" を設定する
アドレスアクノリッジ出力を禁止するには
"1" を設定する
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497
第 23 章 I2C
23.9 l2C のサンプルプログラム
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● I2C のデータアクノリッジを制御する方法
データアクノリッジ許可ビット (IBCR10:DACKE) で行います。
制御内容
データアクノリッジ許可ビット
(DACKE)
データアクノリッジ出力を許可するには
"1" を設定する
データアクノリッジ出力を禁止するには
"0" を設定する
● I2C のジェネラルコールアドレスアクノリッジを制御する方法
ジェネラルコールアドレスアクノリッジ許可ビット (IBCR10:GACKE) で行います。
制御内容
ジェネラルコールアドレスアクノリッジ許可
ビット (GACKE)
ジェネラルコールアドレスアクノ
リッジ出力を許可するには
"1" を設定する
ジェネラルコールアドレスアクノ
リッジ出力を禁止するには
"0" を設定する
● I2C の通信を再スタートする方法
スタートコンディション発生ビット (IBCR10:SCC) で行います。
制御内容
スタートコンディション発生ビット (SCC)
通信を再スタートするには
"1" を設定する
● I2C のデータ受信時の転送完了フラグ (INT) タイミングを選択する方法
データ受信時の転送完了フラグ (INT) タイミング選択ビット (IBCR00:INTS) で行い
ます。
制御内容
498
データ受信時の転送完了フラグ (INT)
タイミング選択ビット (INTS)
9 番目の SCL0 サイクルで転送割込みを
するには
"0" を設定する
8 番目の SCL0 サイクルで転送割込みを
するには
"1" を設定する
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第 23 章 I2C
23.9 l C のサンプルプログラム
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2
● 割込み関連レジスタ
割込みレベルは , 下表の割込みレベル設定レジスタで設定します。
チャネル
割込みレベル設定レジスタ
割込みベクタ
ch.0
割込みレベルレジスタ (ILR2)
アドレス : 0007BH
#10
アドレス : 0FFE6H
● 割込みを許可 / 禁止 / クリアする方法
• 転送割込み
( データ転送終了割込み )
割込み許可の設定は , 割込み要求許可ビット (IBCR10:INTE) にて行います。
制御内容
割込み要求許可ビット (INTE)
割込み要求を禁止するには
"0" を設定する
割込み要求を許可するには
"1" を設定する
割込み要求のクリアは , 割込み要求フラグ (IBCR10:INT) にて行います。
制御内容
割込み要求フラグ (INT)
割込み要求をクリアするには
"0" を設定する
( バスエラー発生割込み )
割込み許可の設定は , 割込み要求許可ビット (IBCR10:BEIE) にて行います。
制御内容
割込み要求許可ビット (BEIE)
割込み要求を禁止するには
"0" を設定する
割込み要求を許可するには
"1" を設定する
割込み要求のクリアは , 割込み要求フラグ (IBCR10:BER) にて行います。
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制御内容
割込み要求フラグ (BER)
割込み要求をクリアするには
"0" を設定する
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499
第 23 章 I2C
23.9 l2C のサンプルプログラム
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• ストップ割込み
( ストップコンディション検出割込み )
割込み許可の設定は , 割込み要求許可ビット (IBCR00:SPE) にて行います。
制御内容
割込み要求許可ビット (SPE)
割込み要求を禁止するには
"0" を設定する
割込み要求を許可するには
"1" を設定する
割込み要求のクリアは , 割込み要求フラグ (IBCR00:SPF) にて行います。
制御内容
割込み要求フラグ (SPF)
割込み要求をクリアするには
"0" を設定する
( アービトレーションロスト検出割込み )
割込み許可の設定は , 割込み要求許可ビット (IBCR00:ALE) にて行います。
制御内容
割込み要求許可ビット (ALE)
割込み要求を禁止するには
"0" を設定する
割込み要求を許可するには
"1" を設定する
割込み要求のクリアは , 割込み要求フラグ (IBCR00:ALF) にて行います。
制御内容
割込み要求フラグ (ALF)
割込み要求をクリアするには
"0" を設定する
( スタートコンディション検出割込み )
割込み許可の設定は , 割込み要求許可ビット (IBCR00:WUE) にて行います。
制御内容
割込み要求許可ビット (WUE)
割込み要求を禁止するには
"0" を設定する
割込み要求を許可するには
"1" を設定する
割込み要求のクリアは , 割込み要求フラグ (IBCR00:WUF) にて行います。
500
制御内容
割込み要求フラグ (WUF)
割込み要求をクリアするには
"0" を設定する
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第 24 章
8/10 ビット A/D コンバータ
8/10 ビット A/D コンバータの機能と動作について
説明します。
24.1 8/10 ビット A/D コンバータの概要
24.2 8/10 ビット A/D コンバータの構成
24.3 8/10 ビット A/D コンバータの端子
24.4 8/10 ビット A/D コンバータのレジスタ
24.5 8/10 ビット A/D コンバータの割込み
24.6 8/10 ビット A/D コンバータの動作説明と設定手順例
24.7 8/10 ビット A/D コンバータ使用上の注意
24.8 8/10 ビット A/D コンバータのサンプルプログラム
管理番号 : CM26-00125-1
固有箇所 :503, 505, 508, 509, 516, 517, 519
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501
第 24 章 8/10 ビット A/D コンバータ
24.1 8/10 ビット A/D コンバータの概要
24.1
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8/10 ビット A/D コンバータの概要
8/10 ビット A/D コンバータは , 10 ビット逐次比較型の 8/10 ビット A/D コンバータ
です。複数のアナログ入力端子から 1 つの入力信号を選択し , ソフトウェア , 外部ト
リガおよび内部クロックによって起動できます。
■ A/D 変換機能
アナログ入力端子に入力されたアナログ電圧 ( 入力電圧 ) を , 10 ビットのデジタル値に
A/D 変換します。
• 複数のアナログ入力端子から 1 つを選択できます。
• 変換速度はプログラマブルで設定可能です ( 使用電圧 , 周波数により選択 ) 。
• A/D 変換が終了すると割込みを発生します。
• 変換終了は , ADC1 レジスタの ADI ビットで判断できます。
A/D 変換機能の起動には , 以下の方法があります。
• ADC1 レジスタの AD ビットによる起動
• 外部端子 (ADTG) による連続起動
• 8/16 ビット複合タイマ出力 TO00 による連続起動
502
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第 24 章 8/10 ビット A/D コンバータ
24.2 8/10 ビット A/D コンバータの構成
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24.2
8/10 ビット A/D コンバータの構成
8/10 ビット A/D コンバータは , 以下のブロックで構成されています。
• クロックセレクタ (A/D 変換起動用入力クロックセレクタ )
• アナログチャネルセレクタ
• サンプルホールド回路
• コントロール回路
• A/D コンバータデータレジスタ (ADDH, ADDL)
• A/D コンバータ制御レジスタ 1 (ADC1)
• A/D コンバータ制御レジスタ 2 (ADC2)
■ 8/10 ビット A/D コンバータのブロックダイヤグラム
図 24.2-1 に , 8/10 ビット A/D コンバータのブロックダイヤグラムを示します。
図 24.2-1 8/10 ビット A/D コンバータのブロックダイヤグラム
A/Dコンバータ制御レジスタ2(ADC2)
AD8
ADTG端子
TIM1
TIM0
ADCK
ADIE
EXT
CKDIV1 CKDIV0
起動信号
セレクタ
AN00~AN07
アナログ
チャネル
セレクタ
サンプル
ホールド回路
内部データバス
8/16ビット複合
タイマ (TO00)
出力
コントロール回路
A/Dコンバータデータ
レジスタ (ADDH,ADDL)
AVcc
AVss
ANS3
ANS2
ANS1
ANS0
ADI
ADMV
ADMVX
AD
A/Dコンバータ制御レジスタ1(ADC1)
IRQ
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503
第 24 章 8/10 ビット A/D コンバータ
24.2 8/10 ビット A/D コンバータの構成
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● クロックセレクタ
連続起動を許可 (ADC2:EXT=1) した状態で , A/D 変換クロックを選択します。
● アナログチャネルセレクタ
複数のアナログ入力端子の中から 1 つを選択する回路です。
● サンプルホールド回路
アナログチャネルセレクタで選択された入力電圧を保持する回路です。A/D 変換を起
動した直後の入力電圧をサンプルホールドすることにより , A/D 変換中 ( 比較中 ) の入
力電圧の変動の影響を受けずに変換できます。
● コントロール回路
A/D 変換機能では , 10 ビットの A/D コンバータデータレジスタの最上位ビットから最
下位ビットに向かって , コンパレータからの信号を基に , 値を順次決定し , 変換が終了
すると割込み要求フラグビット (ADC1:ADI) を設定します。
● A/D コンバータデータレジスタ (ADDH/ADDL)
10 ビットの A/D データの上位 2 ビットが ADDH レジスタに , 10 ビットの A/D データ
の下位 8 ビットが ADDL レジスタに格納されます。
AD 変換精度ビット (ADC2:AD8) を "1" にすると , 8 ビット精度となり , ADDL レジス
タに 10 ビット A/D データの上位 8 ビットが格納されます。
● A/D コンバータ制御レジスタ 1 (ADC1)
各機能の許可と禁止 , アナログ入力端子の選択 , ステータスの確認および割込み制御を
行うレジスタです。
● A/D コンバータ制御レジスタ 2 (ADC2)
入力クロックの選択 , 割込みの許可と禁止 , 機能の選択などを行うレジスタです。
■ 入力クロック
8/10 ビット A/D コンバータは , プリスケーラからの出力クロックを入力クロック ( 動
作クロック ) として使用します。
504
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24.3
第 24 章 8/10 ビット A/D コンバータ
24.3 8/10 ビット A/D コンバータの端子
8/10 ビット A/D コンバータの端子
8/10 ビット A/D コンバータの端子について説明します。
■ 8/10 ビット A/D コンバータの端子
本シリーズは , アナログ入力端子を 8 チャネル搭載しています。
アナログ入力端子は汎用入出力ポートと兼用しています。
● AN07 ∼ AN00 端子
AN07 ∼ AN00 :A/D 変換機能を使用するとき , この端子に変換したいアナログ電圧を
入力します。これらの端子は , ポート方向レジスタ (DDR) の対応する
ビットに"0"を設定して, アナログ入力チャネルセレクトビットによっ
て選択 (ADC1:ANS0 ∼ ANS3) すると , アナログ入力端子として機能
します。8/10 ビット A/D コンバータを使用する場合でも , アナログ入
力として使用しない端子は , 汎用入出力ポートとして使用できます。
なお , アナログ入力端子の数はシリーズによって異なります。
● ADTG 端子
ADTG
:A/D 変換機能を外部トリガで起動する場合に使用します。
● AVcc 端子
AVcc
:8/10 ビット A/D コンバータの電源端子です。Vcc と同電位で使用して
ください。また , A/D 変換の精度が求められる場合には , Vcc のノイズ
が AVcc にのらないように対策するか , 別電源としてください。8/10
ビット A/D コンバータを使用しないときでも , この端子を電源に接続
してください。
● AVss 端子
AVss
:8/10 ビット A/D コンバータのグランド端子です。Vss と同電位で使用
してください。また , A/D 変換の精度が求められる場合には , Vss のノ
イズが AVss にのらないように対策してください。8/10 ビット A/D コ
ンバータを使用しないときでも, この端子をグランド (GND) に接続し
てください。
● AVR 端子
AVR
:8/10 ビット A/D コンバータの基準電圧 ( リファレンス電圧 ) を入力す
る端子です。AVR と AVss 間で 10 ビット A/D 変換を行います。シリー
ズによっては , AVR 端子がなく , 内部で AVcc に接続されています。
8/10 ビット A/D コンバータを使用しないときは , AVss へ接続してく
ださい。
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505
第 24 章 8/10 ビット A/D コンバータ
24.3 8/10 ビット A/D コンバータの端子
MB95160/MA シリーズ
■ 8/10 ビット A/D コンバータに関連する端子のブロックダイヤグラム
図 24.3-1 8/10 ビット A/D コンバータに関連する端子 (AN00 ∼ AN07) のブロックダイヤグラム
LCD出力
周辺機能入力
周辺機能入力許可
A/Dアナログ入力
LCD出力許可
0
0
1
1
PDRリード
端子
PDR
PDRライト
ビット操作命令時
内部バス
DDRリード
DDR
DDRライト
ストップ,時計(SPL=1)
AIDRリード
AIDR
AIDRライト
ILSR2リード
ILSR2
ILSR2ライト
506
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第 24 章 8/10 ビット A/D コンバータ
24.4 8/10 ビット A/D コンバータのレジスタ
MB95160/MA シリーズ
24.4
8/10 ビット A/D コンバータのレジスタ
8/10 ビット A/D コンバータのレジスタについては , A/D コンバータ制御レジスタ 1
(ADC1), A/D コンバータ制御レジスタ 2 (ADC2), A/D コンバータデータレジスタ上
位 (ADDH) および A/D コンバータデータレジスタ下位 (ADDL) があります。
■ 8/10 ビット A/D コンバータのレジスタ一覧
図 24.4-1 に , 8/10 ビット A/D コンバータのレジスタを示します。
図 24.4-1 8/10 ビット A/D コンバータのレジスタ
8/10 ビット A/D コンバータ制御レジスタ 1 (ADC1)
アドレス
006CH
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000000B
ANS3
ANS2
ANS1
ANS0
ADI
ADMV
ADMVX
AD
R/W
R/W
R/W
R/W
R(RM1),W
R/WX
R/W
R0,W
bit3
bit2
bit1
bit0
8/10 ビット A/D コンバータ制御レジスタ 2 (ADC2)
アドレス
006DH
bit7
bit6
bit5
bit4
AD8
TIM1
TIM0
ADCK
ADIE
EXT
CKDIV1 CKDIV0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
8/10 ビット A/D コンバータデータレジスタ上位 (ADDH)
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
006EH
−
−
−
−
−
−
SAR9
SAR8
00000000B
R0/WX
R0/WX
R0/WX
R0/WX
R0/WX
R0/WX
R/WX
R/WX
8/10 ビット A/D コンバータデータレジスタ下位 (ADDL)
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
006FH
SAR7
SAR6
SAR5
SAR4
SAR3
SAR2
SAR1
SAR0
00000000B
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/W
:リード / ライト可能 ( 読出し値は書込み値 )
R(RM1),W :リード / ライト可能 ( 読出し値と書込み値が異なる , リードモディファイライト (RMW) 系命令
時は "1" 読出し )
R/WX
:リードオンリ ( 読出しは可能 , 書込みは動作に影響なし )
R0,W
:ライトオンリ ( 書込みは可能 , 読出し値は "0")
R0/WX
:未定義ビット ( 読出し値は "0", 書込みは動作に影響なし )
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507
第 24 章 8/10 ビット A/D コンバータ
24.4 8/10 ビット A/D コンバータのレジスタ
24.4.1
MB95160/MA シリーズ
8/10 ビット A/D コンバータ制御レジスタ 1 (ADC1)
8/10 ビット A/D コンバータ制御レジスタ 1 (ADC1) は , 8/10 ビット A/D コンバータ
の各機能の許可と禁止の設定 , アナログ入力端子の選択 , および状態の確認を行うレ
ジスタです。
■ 8/10 ビット A/D コンバータ制御レジスタ 1 (ADC1)
図 24.4-2 8/10 ビット A/D コンバータ制御レジスタ 1 (ADC1)
アドレス
006CH
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
ANS3
ANS2
ANS1
ANS0
ADI
ADMV
ADMVX
AD
R/W
R/W
R/W
R/W
R(RM1),W
R/WX
R/W
R0,W
初期値
00000000B
A/D変換起動ビット
A/D変換起動しない
A/D変換起動する
AD
0
1
0
1
電流遮断用アナログスイッチ制御ビット
変換中のみアナログスイッチON
常にアナログスイッチON
ADMV
0
1
変換中フラグビット
変換中ではない
変換中
ADMVX
割込み要求フラグビット
読出し時
書込み時
ADI
0
1
ANS3
0
0
0
0
0
0
0
0
変換未終了
変換終了
ANS2
0
0
0
0
1
1
1
1
ANS1
0
0
1
1
0
0
1
1
このビットのクリア
変化なし, ほかへの影響なし
ANS0 アナログ入力チャネル選択ビット
0
AN00端子
1
AN01端子
0
AN02端子
1
AN03端子
0
AN04端子
1
AN05端子
0
AN06端子
1
AN07端子
R/W
:リード/ライト可能(読出し値は書込み値)
R(RM1),W :リード/ライト可能(読出し値と書込み値が異なる, リードモディファイライト(RMW)系命令時は
"1"読出し)
R/WX
:リードオンリ(読出しは可能, 書込みは動作に影響なし)
R0,W
:ライトオンリ(書込みは可能, 読出し値は"0")
R0/WX
:未定義ビット(読出し値は"0", 書込みは動作に影響なし)
:初期値
アナログ入力チャネルセレクトビット (ANS3 ∼ ANS0) により , 本シリーズで使用可能
なアナログチャネル以外は選択しないでください。
508
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第 24 章 8/10 ビット A/D コンバータ
24.4 8/10 ビット A/D コンバータのレジスタ
表 24.4.-1 8/10 ビット A/D コンバータ制御レジスタ 1 (ADC1) の各ビットの機能説明
ビット名
bit7
∼
bit4
ANS3, ANS2,
ANS1, ANS0:
アナログ
入力チャネル
選択ビット
機能
AN00 ∼ AN07 の中でどのアナログ入力端子を使用するかを選択します。
なお , アナログ入力端子の数はシリーズによって異なります。
ソフトウェア起動時 (ADC2:EXT=0) は , A/D 変換を起動 (AD=1) するときに , 同時に
書き換えることができます。
( 注意事項 ) ADMV ビットが "1" のときは , これらのビットを書き換えないでくださ
い。
アナログ入力端子として使わない端子は , 汎用ポートとして使用できま
す。
bit3
ADI:
割込み要求
フラグビット
A/D 変換の終了を検出します。
• A/D 変換機能時は A/D 変換の終了によって "1" に設定されます。
• このビットおよび割込み要求許可ビット (ADC2:ADIE) が "1" のとき , 割込み要求
が出力されます。
• 書込み時は "0" でこのビットがクリアされ , "1" では変化せずにほかへの影響はあり
ません。
• リードモディファイライト (RMW) 系命令の読出し時には "1" が読み出されます。
bit2
ADMV:
変換中フラグ
ビット
A/D 変換機能時に変換中を示します。
変換中は , "1" に設定されます。
このビットは読出し専用です。書込み値は意味を持たず , 動作に影響しません。
ADMVX:
電流遮断用
アナログ
スイッチ
制御ビット
内部リファレンス電源切断用アナログスイッチを制御します。
A/D 起動直後にラッシュ電流が流れるため , AVR 端子の外部インピーダンスが高い場
合 , A/D 変換精度に影響がでる場合があります。このような場合 , A/D 起動前にこの
ビットを "1" にすることで回避可能となります。また , 消費電流を抑えるためにスタ
ンバイモードに遷移する前には "0" に設定してください。
なお , シリーズによっては AVR 端子がなく , 内部で AVcc に接続されているものがあ
ります。
AD:
A/D 変換起動
ビット
A/D 変換機能をソフトウェアで起動します。
"1" を書き込むと A/D 変換機能が起動します。
( 注意事項 ) このビットに "0" を書き込んでも A/D 変換機能の動作を停止することは
できません。また , 読出し値は常に "0" です。
EXT=1 の場合 , 本ビットによる A/D 変換起動は無効になります。
EXT=0 の場合 , A/D 変換中に本ビットに "1" を書き込むと , A/D 変換は再起動します。
bit1
bit0
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第 24 章 8/10 ビット A/D コンバータ
24.4 8/10 ビット A/D コンバータのレジスタ
24.4.2
MB95160/MA シリーズ
8/10 ビット A/D コンバータ制御レジスタ 2 (ADC2)
8/10 ビット A/D コンバータ制御レジスタ 2 (ADC2) は , 8/10 ビット A/D コンバータ
の機能選択 , 入力クロックの選択 , 割込みおよび状態の確認を行うレジスタです。
■ 8/10 ビット A/D コンバータ制御レジスタ 2 (ADC2)
図 24.4-3 8/10 ビット A/D コンバータ制御レジスタ 2 (ADC2)
アドレス
006DH
bit7
bit6
bit5
AD8
TIM1
TIM0
R/W
R/W
R/W
bit4
bit3
bit2
bit1
bit0
ADCK
ADIE
EXT
CKDIV1
CKDIV0
R/W
R/W
R/W
R/W
R/W
CKDIV1
CKDIV0
0
0
1
1
0
1
0
1
初期値
00000000B
クロック (CKIN) 選択ビット
1 MCLK
2 MCLK
4 MCLK
8 MCLK
連続起動許可ビット
EXT
0
1
ADC1レジスタのADビットでの起動
ADC2レジスタのADCKビットで選択されたクロックで連続起動
ADIE
0
1
割込み要求許可ビット
割込み要求出力の禁止
割込み要求出力の許可
ADCK
0
1
TIM1
0
0
1
1
外部起動信号選択ビット
ADTG入力端子による起動
8/16ビット複合タイマ(TO00) 出力による起動
TIM0
0
1
0
1
AD8
0
1
サンプリング時間選択ビット
CKIN×4
CKIN×7
CKIN×10
CKIN×16
精度選択ビット
10ビット精度
8ビット精度
R/W :リード/ライト可能(読出し値は書込み値)
MCLK :マシンクロック
:初期値
510
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MB95160/MA シリーズ
第 24 章 8/10 ビット A/D コンバータ
24.4 8/10 ビット A/D コンバータのレジスタ
表 24.4.-2 8/10 ビット A/D コンバータ制御レジスタ 2 (ADC2) の各ビットの機能説明
ビット名
機能
bit7
AD8:
精度選択ビット
A/D 変換の分解能を設定します。
"0" に設定した場合:10 ビット精度となります。
"1" に設定した場合:8 ビット精度となり , ADDL を読み出すことで 8 ビット分読み
出せます。
( 注意事項 ) 分解能によって , 使用されるデータビットが異なります。
ビットの書換えは , 必ず変換動作前の A/D 動作が停止している状態で
行ってください。
bit6,
bit5
TIM1, TIM0:
サンプリング
時間選択ビット
サンプリング時間を設定します。
• 使用する動作条件 ( 電圧 , 周波数 ) によりサンプリング時間の選択を変更します。
• CKIN の値はクロック選択ビット (ADC2:CKDIV1, CKDIV0) によって決まります。
( 注意事項 ) このビットの書換えは , 必ず A/D 動作が停止している状態で行ってくだ
さい。
ADCK:
外部起動信号
選択ビット
外部起動時 (ADC2:EXT=1) の起動信号を選択します。
bit4
bit3
ADIE:
割込み要求
許可ビット
割込みコントローラへの割込み出力の許可または禁止を設定します。
このビットと , 割込み要求フラグビット (ADC1:ADI) が "1" のとき , 割込み要求を出
力します。
bit2
EXT:
連続起動許可
ビット
A/D 変換機能の起動をソフトウェア的に行うか , 入力クロックの立上り検出で連続的
に行うかを選択します。
bit1,
bit0
CKDIV1,
CKDIV0:
クロック
選択ビット
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A/D 変換で使用するクロックを選択します。クロックは , プリスケーラにより生成さ
れます。「第 6 章 クロック制御部」を参照してください。
• サンプリング時間もこの選択クロックにより可変となります。
• 使用する動作条件 ( 電圧 , 周波数 ) により変更を行います。
( 注意事項 ) このビットの書換えは , 必ず A/D 動作が停止している状態で行ってくだ
さい。
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511
第 24 章 8/10 ビット A/D コンバータ
24.4 8/10 ビット A/D コンバータのレジスタ
MB95160/MA シリーズ
8/10 ビット A/D コンバータデータレジスタ上位 / 下
位 (ADDH, ADDL)
24.4.3
8/10 ビット A/D コンバータデータレジスタ上位 / 下位 (ADDH, ADDL) は , 10 ビット
A/D 変換時に , A/D 変換の結果が格納されます。
10 ビットデータの上位 2 ビットが ADDH レジスタに , 下位 8 ビットが ADDL レジ
スタに対応します。
■ 8/10 ビット A/D コンバータデータレジスタ上位 / 下位 (ADDH, ADDL)
図 24.4-4 8/10 ビット A/D コンバータデータレジスタ上位 / 下位 (ADDH, ADDL)
ADDH
bit7
bit6
bit5
bit4
bit3
bit2
bit0
SAR8
R/WX
初期値
00000000B
R0/WX
bit1
SAR9
R/WX
アドレス
006EH
−
−
−
−
−
−
R0/WX
R0/WX
R0/WX
R0/WX
R0/WX
ADDL
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
アドレス
006FH
SAR7
R/WX
SAR6
R/WX
SAR5
R/WX
SAR4
R/WX
SAR3
R/WX
SAR2
R/WX
SAR1
R/WX
SAR0
R/WX
初期値
00000000B
R/WX :リードオンリ ( 読出しは可能 , 書込みは動作に影響なし )
R0/WX:未定義ビット ( 読出し値は "0", 書込みは動作に影響なし )
10 ビットの A/D データのうち , 上位 2 ビットが ADDH レジスタの bit1, bit0 に対応し ,
下位 8 ビットが ADDL レジスタの bit15 ∼ bit8 に対応します。
ADC2 レジスタの AD8 ビットを "1" にすると , 8 ビット精度モードとなり , ADDL を読
み出すことで 8 ビットデータを読み出せます。
本レジスタは読出し専用となっております。書込みは動作に影響を与えません。
8 ビット変換時 , SAR8, SAR9 は "0" になります。
● A/D 変換機能
A/D 変換を起動すると , レジスタ設定による変換時間を経過後 , 変換結果のデータが確
定し , このレジスタに格納されます。このため , A/D 変換終了後 , 次の A/D 変換が終了
するまでにこのレジスタ ( 変換結果 ) の読出しおよび ADC1 レジスタの ADI (bit3) ビッ
トに "0" 書込みを行い , A/D 変換終了後にフラグのクリアを行ってください。A/D 変換
中のレジスタの値は前回変換した値となります。
512
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第 24 章 8/10 ビット A/D コンバータ
24.5 8/10 ビット A/D コンバータの割込み
MB95160/MA シリーズ
24.5
8/10 ビット A/D コンバータの割込み
8/10 ビット A/D コンバータの割込み要因としては A/D 変換機能動作時の変換終了が
あります。
■ 8/10 ビット A/D コンバータ動作時の割込み
A/D 変換が終了すると , 割込み要求フラグビット (ADC1:ADI) が "1" に設定されます。
そのとき , 割込み要求許可ビットを許可 (ADC2:ADIE=1) していると , 割込みコント
ローラへ割込み要求が発生します。割込み処理ルーチンなどで ADI ビットに "0" を書
き込んで , 割込み要求をクリアしてください。
ADI ビットは , ADIE ビットの値に関係なく , A/D 変換が終了すると設定されます。
割込み要求フラグビット (ADC1:ADI) が "1" で割込み要求許可 (ADC2:ADIE=1) の状
態では割込み処理から復帰できません。必ず割込み処理ルーチン内で , ADI ビットの
クリアを行ってください。
■ 8/10 ビット A/D コンバータの割込みに関連するレジスタとベクタテーブル
表 24.5-1 8/10 ビット A/D コンバータの割込みに関連するレジスタとベクタテーブル
割込み要因
8/10 ビット A/D
割込み 割込みレベル設定レジスタ ベクタテーブルのアドレス
要求番号
レジスタ
設定ビット
上位
下位
IRQ18
ILR4
L18
FFD6H
FFD7H
全周辺機能の割込み要求番号 / ベクタテーブルについては「付録 B 割込み要因のテー
ブル」を参照してください。
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513
第 24 章 8/10 ビット A/D コンバータ
24.6 8/10 ビット A/D コンバータの動作説明と設定手順例
24.6
MB95160/MA シリーズ
8/10 ビット A/D コンバータの動作説明と設定手順例
8/10 ビット A/D コンバータは , ADC1 レジスタの EXT ビットによりソフトウェア起
動または連続起動を選択できます。
■ 8/10 ビット A/D コンバータ変換機能の動作
● ソフトウェア起動
A/D 変換機能のソフトウェア起動には , 図 24.6-1 の設定が必要です。
図 24.6-1 A/D 変換機能 ( ソフトウェア起動時 ) の設定
bit7
ANS3
◎
bit6
ANS2
◎
bit5
ANS1
◎
bit4
ANS0
◎
bit3
ADI
◎
bit2
ADMV
◎
ADC2
AD8
◎
TIM1
◎
TIM0
◎
ADCK
×
ADIE
◎
EXT
0
CKDIV1 CKDIV0
◎
◎
ADDH
−
−
−
−
−
−
A/D 変換値保持
ADC1
ADDL
bit1
ADMVX
◎
bit0
AD
1
A/D 変換値が保持されます
◎:使用ビット
×:未使用ビット
0 :"0" を設定
1 :"1" を設定
A/D 変換を起動すると , A/D 変換機能の動作を開始します。また , 変換中であっても
A/D 変換機能の再起動ができます。
514
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第 24 章 8/10 ビット A/D コンバータ
24.6 8/10 ビット A/D コンバータの動作説明と設定手順例
MB95160/MA シリーズ
● 連続起動
A/D 変換機能の連続起動には , 図 24.6-2 の設定が必要です。
図 24.6-2 A/D 変換機能 ( 連続起動時 ) の設定
bit7
ANS3
◎
bit6
ANS2
◎
bit5
ANS1
◎
bit4
ANS0
◎
bit3
ADI
◎
bit2
ADMV
◎
ADC2
AD8
◎
TIM1
◎
TIM0
◎
ADCK
◎
ADIE
◎
EXT
1
CKDIV1 CKDIV0
◎
◎
ADDH
−
−
−
−
−
−
A/D 変換値保持
ADC1
bit1
ADMVX
◎
bit0
AD
×
◎:使用ビット
×:未使用ビット
1 :"1" を設定
連続起動が許可されると , 選択された入力クロックの立上りエッジで A/D 変換が起動
されて A/D 変換機能の動作を開始します。連続起動の禁止 (ADC2:EXT = 0) によっ
て連続起動は停止します。
■ A/D 変換機能の動作
8/10 ビット A/D コンバータの動作について説明します。
1) A/D 変換が起動されると , 変換中のフラグビットが設定 (ADC1:ADMV = 1) され ,
設定したアナログ入力端子がサンプルホールド回路に接続されます。
2) アナログ入力端子の電圧をサンプリング期間中にサンプルホールド回路内のサン
プルホールド用コンデンサに取り込みます。この電圧は , A/D 変換が終了するまで
保持されます。
3) サンプルホールド用コンデンサに取り込まれた電圧と , A/D 変換用の基準電圧をコ
ントロール回路内のコンパレータで最上位ビット (MSB) から最下位ビット (LSB)
まで比較し , 結果を ADDH, ADDL レジスタへ転送します。
結果の転送が終わると , 変換中フラグビットがクリア (ADC1:ADMV = 0) され , 割
込み要求フラグビットが設定 (ADC1:ADI = 1) されます。
<注意事項>
• A/D 変換機能時 , ADDH, ADDL レジスタの内容は A/D 変換終了時に保持されます。し
たがって , A/D 変換中は前回変換した値が読み出されます。
• A/D 変換機能動作中 , アナログ入力チャネルの再選択 (ADC1:ANS3 ∼ ANS0) は行わ
ないでください。特に連続起動中は , 連続起動を禁止 (ADC2:EXT=0) してから行って
ください。
• リセット , ストップまたは時計モードの起動により 8/10 ビット A/D コンバータは停止
し , 各レジスタは初期化されます。
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第 24 章 8/10 ビット A/D コンバータ
24.6 8/10 ビット A/D コンバータの動作説明と設定手順例
MB95160/MA シリーズ
■ 設定手順例
8/10 ビット A/D コンバータの設定手順例を以下に示します。
● 初期設定
1) ポートの入力設定 (DDR0)
2) 割込みレベルの設定 (ILR4)
3) A/D 入力許可 (ADC1:ANS0 ∼ ANS3)
4) サンプリング時間設定 (ADC2:TIM1, TIM0)
5) クロック選択 (ADC2:CKDIV1, CKDIV0)
6) A/D 変換精度設定 (ADC2:AD8)
7) 動作モードの選択 (ADC2:EXT)
8) 起動トリガ選択 (ADC2:ADCK)
9) 割込み許可 (ADC2:ADIE=1)
10)A/D 起動 (ADC1:AD=1)
● 割込み処理
1) 割込み要求フラグクリア (ADC1:ADI=0)
2) 変換値の読出し (ADDH, ADDL)
3) A/D 起動 (ADC1:AD=1)
516
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第 24 章 8/10 ビット A/D コンバータ
24.7 8/10 ビット A/D コンバータ使用上の注意
MB95160/MA シリーズ
24.7
8/10 ビット A/D コンバータ使用上の注意
8/10 ビット A/D コンバータを使用するための注意点を説明します。
■ 8/10 ビット A/D コンバータ使用上の注意
● プログラムで設定する場合の注意
• A/D 変換機能時 , ADDH, ADDL レジスタの内容は A/D 変換終了時に保持されます。
したがって , A/D 変換中は前回変換した値が読み出されます。
• A/D 変換機能動作中 , アナログ入力チャネルの再選択 (ADC1:ANS3 ∼ ANS0) は行
わないでください。特に連続起動中は , 連続起動を禁止 (ADC2:EXT=0) してから
行ってください。
• リセット , ストップまたは時計モードの起動により 8/10 ビット A/D コンバータは停
止し , 各レジスタは初期化されます。
• 割込み要求フラグビット (ADC1:ADI) が "1" で割込み要求許可 (ADC2:ADIE=1) の
状態では , 割込み処理から復帰できません。必ず割込み処理ルーチン内で , ADI ビッ
トのクリアを行ってください。
● 割込み要求についての注意
A/D 変換の再起動 (ADC1:AD=1) と終了が同時に発生した場合 , 割込み要求フラグビッ
ト (ADC1:ADI) は設定されます。
● 誤差について
| AVR-AVss | が小さくなるに従って , 相対的に誤差は大きくなります。
● 8/10 ビット A/D コンバータの電源とアナログ入力の投入順序 , および切断順序について
8/10 ビット A/D コンバータの電源 (AVcc, AVss) およびアナログ入力 (AN00 ∼ AN07) の
印加は , 必ずデジタル電源 (Vcc) の投入と同時か , もしくは投入の後で行ってください。
また , 電源切断時は , 8/10 ビット A/D コンバータの電源 (AVcc, AVss) およびアナログ入
力 (AN00 ∼ AN07) の切断と同時か , 8/10 ビット A/D コンバータの電源 (AVcc, AVss) お
よびアナログ入力切断後にデジタル電源 (Vcc) の切断を行ってください。
8/10 ビット A/D コンバータの電源投入時 , および切断時においても AVcc, AVss および
アナログ入力は , デジタル電源の電圧を超えないように注意してください。
● 変換時間について
A/D 変換機能の変換速度は , クロックモード , メインクロック原発振周波数やメインク
ロックの速度切換え ( ギア機能 ) の影響を受けます。
例 ) サンプリング時間 = CKIN × (ADC2:TIM1/TIM0 設定 )
コンペア時間
= CKIN × 10 ( 固定値 ) + MCLK
AD 起動処理時間:最小時= MCLK + MCLK
最大時= MCLK + CKIN
変換時間= AD 起動処理時間+サンプリング時間+コンペア時間
• AD 起動のタイミングによって最大 1 CKIN − 1 MCLK 分の誤差が発生します。
• データシートの A/D 変換部の「サンプリング時間」「コンペア時間」の規格を
満たすようなソフト設定をしてください。
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517
第 24 章 8/10 ビット A/D コンバータ
24.8 8/10 ビット A/D コンバータのサンプルプログラム
24.8
MB95160/MA シリーズ
8/10 ビット A/D コンバータのサンプルプログラム
8/10 ビット A/D コンバータを動作させるためのサンプルプログラムを提供していま
す。
■ 8/10 ビット A/D コンバータのサンプルプログラム
8/10 ビット A/D コンバータのサンプルプログラムについては , 「はじめに」の「■サン
プルプログラム」を参照してください。
■ プログラム例以外の設定方法
● 8/10 ビット A/D コンバータの動作クロックを選択する方法
動作クロックの選択は , クロック選択ビット (ADC2:CKDIV1/CKDIV0) で選択します。
● 8/10 ビット A/D コンバータのサンプリング時間を選択する方法
サンプリング時間の選択は , サンプリング時間選択ビット (ADC2:TIM1/TIM0) で選択
します。
● 8/10 ビット A/D コンバータの内部リファレンス電源切断用アナログスイッチを制御する方
法
内部リファレンス電源切断用アナログスイッチの制御は , アナログスイッチ制御ビッ
ト (ADC1:ADMVX) で行います。
制御内容
アナログスイッチ制御ビット
(ADMVX)
内部リファレンス電源 OFF を指定するには
"0" を設定する
内部リファレンス電源 ON を指定するには
"1" を設定する
● 8/10 ビット A/D コンバータの起動方法を選択する方法
起動トリガの選択は , 連続起動許可ビット (ADC2:EXT) で行います。
A/D 起動要因
連続起動許可ビット (EXT)
ソフトトリガを選択するには
"0" を設定する
入力クロックの立上り信号を選択するには
"1" を設定する
• ソフトトリガの発生方法
ソフトトリガは A/D 変換起動ビット (ADC1:AD) で行います。
518
動作
A/D 変換起動ビット (AD)
ソフトトリガを発生させるには
"1" を設定する
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第 24 章 8/10 ビット A/D コンバータ
24.8 8/10 ビット A/D コンバータのサンプルプログラム
• 入力クロックでの起動方法
入力クロックの立上りで , 起動トリガが発生します。
入力クロックの選択は , 外部起動信号選択ビット (ADC2:ADCK) で行います。
入力クロック
外部起動信号選択ビット (ADCK)
ADTG 入力端子を選択するには
"0" を設定する
8/16 ビット複合タイマ (TO00) を選択するには
"1" を設定する
● 精度を選択する方法
変換結果の精度選択は精度選択ビット (ADC2:AD8) で行います。
動作モード
精度選択ビット (AD8)
10 ビット精度にするには
"0" を設定する
8 ビット精度にするには
"1" を設定する
● アナログ入力端子を使用する方法
アナログ入力端子の選択は , アナログ入力チャネルセレクトビット (ADC1:ANS3 ∼
ANS0) で行います。
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動作
アナログ入力チャネルセレクトビット
(ANS3 ∼ ANS0)
AN00 端子を使用するには
"0000B" を設定する
AN01 端子を使用するには
"0001B" を設定する
AN02 端子を使用するには
"0010B" を設定する
AN03 端子を使用するには
"0011B" を設定する
AN04 端子を使用するには
"0100B" を設定する
AN05 端子を使用するには
"0101B" を設定する
AN06 端子を使用するには
"0110B" を設定する
AN07 端子を使用するには
"0111B" を設定する
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519
第 24 章 8/10 ビット A/D コンバータ
24.8 8/10 ビット A/D コンバータのサンプルプログラム
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● 変換終了を確認する方法
変換終了を確認する方法は 2 つあります。
• 割込み要求フラグビット (ADC1:ADI) で確認する方法
割込み要求フラグビット (ADI)
意味
読み出した値が "0" の場合
A/D 変換終了割込み要求なし
読み出した値が "1" の場合
A/D 変換終了割込み要求あり
• 変換中フラグビット (ADC1:ADMV) で確認する方法
変換中フラグビット (ADMV)
設定
読み出した値が "0" の場合
A/D 変換終了 ( 停止中 )
読み出した値が "1" の場合
A/D 変換中
● 割込み関連レジスタ
割込みレベルは下表の割込みレベル設定レジスタで設定します。
割込み要因
割込みレベル設定レジスタ
割込みベクタ
8/10 ビット A/D
コンバータ
割込みレベルレジスタ (ILR4)
アドレス : 0007DH
#18
アドレス : 0FFD6H
● 割込みを許可 / 禁止 / クリアする方法
割込み許可の設定は , 割込み要求許可ビット (ADC2:ADIE) にて行います。
制御内容
割込み要求許可ビット (ADIE)
割込み要求を禁止するには
"0" を設定する
割込み要求を許可するには
"1" を設定する
割込み要求のクリアは , 割込み要求ビット (ADC1:ADI) にて行います。
520
制御内容
割込み要求ビット (ADI)
割込み要求をクリアするには
"0" を設定する
または A/D を起動する
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第 25 章
LCD コントローラ
LCD コントローラの機能と動作について説明しま
す。
25.1 LCD コントローラの概要
25.2 LCD コントローラの構成
25.3 LCD コントローラの端子
25.4 LCD コントローラのレジスタ
25.5 LCD コントローラの表示用 RAM
25.6 LCD コントローラの動作説明
25.7 LCD コントローラの使用上の注意
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521
第 25 章 LCD コントローラ
25.1 LCD コントローラの概要
25.1
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LCD コントローラの概要
LCD コントローラは , 20 バイトの表示データメモリを内蔵し , 4 本のコモン出力と
32 本のセグメント出力によって LCD 表示の制御を行います。3 種類のデューティ出
力が選択でき , LCD パネル ( 液晶表示器 ) を直接駆動できます。
■ LCD コントローラの機能
LCD コントローラは , 表示データメモリ ( 表示用 RAM) の内容をセグメント出力とコ
モン出力によって , LCD パネル ( 液晶表示器 ) に直接表示します。
• LCD 駆動電圧分割抵抗を内蔵しています。また , 外部分割抵抗を接続することも可
能です。
• 最大で 4 本のコモン出力 (COM0 ∼ COM3) と 32 本のセグメント出力 (SEG00 ∼
SEG31) が使用できます ( セグメント出力本数は , シリーズによって変わります ) 。
• 16 バイト (32 × 4 ビット ) の表示用 RAM を内蔵しています ( 表示用 RAM サイズは
シリーズによって変わります ) 。
• 動作クロックとして , メインクロックとサブクロックが選択できます。
• メインストップおよび時計 ( タイムベースタイマ ) モード時でも LCD 表示動作が可
能です。
• ブリンキング ( 点滅 ) 機能があります ( 端子制限あり )。
• LCD パネルを直接駆動できます。
• デューティは, 1/2, 1/3, 1/4を選択できます (バイアスの設定によって制限されます) 。
表 25.1-1 に使用できるバイアス・デューティの組み合わせを示します。
表 25.1-1 バイアス・デューティの組み合わせ表
バイアス
1/2 デューティ
1/3 デューティ
1/4 デューティ
1/2 バイアス
○
×
×
1/3 バイアス
×
○
○
○:推奨モード
×:禁止
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第 25 章 LCD コントローラ
25.2 LCD コントローラの構成
MB95160/MA シリーズ
LCD コントローラの構成
25.2
LCD コントローラは , 以下のブロックで構成されており , 機能的には表示用 RAM の
内容に従って , セグメント信号とコモン信号を発生するコントローラ部と , LCD を
駆動するためのドライバ部に分けられます。
コントローラ部
• LCDC 制御レジスタ (LCDCC)
• LCDC 許可レジスタ (LCDCE1 ∼ LCDCE5)
• LCDC ブリンキング設定レジスタ (LCDCB1/LCDCB2)
• 表示用 RAM
• クロック選択
• タイミング制御
ドライバ部
• 交流化回路
• コモンドライバ
• セグメントドライバ
• 分割抵抗
■ LCD コントローラのブロックダイヤグラム
図 25.2-1 LCD コントローラのブロックダイヤグラム
クロック選択
タイミング制御
表示用 RAM
32 × 4ビット
(16 バイト)
コントローラ部
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コモンドライバ
サブ系
クロック
内部分割抵抗
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セグメント
ドライバ
メイン系
クロック
V0 V1 V2 V3
交流化回路
内 部 バ ス
LCDC 制御レジスタ
(LCDCC)
LCDC 許可レジスタ 1~ 5
(LCDCE1~ LCDCE5)
LCDCブリンキング設定レジスタ 1/2
(LCDCB1/LCDCB2)
COM0
COM1
COM2
COM3
SEG00
:
:
SEG31
ドライバ部
523
第 25 章 LCD コントローラ
25.2 LCD コントローラの構成
MB95160/MA シリーズ
● LCDC 制御レジスタ (LCDCC)
フレーム周期発生用クロックの選択 , 表示 / 表示ブランキングの選択 , 表示モードの選
択 , フレーム周期クロックの選択および LCD 駆動電源制御を行います。
● LCDC 許可レジスタ 1 ∼ 5 (LCDCE1 ∼ LCDCE5)
ポート入力制御 , ブリンク間隔選択および端子制御を行います。
● LCDC ブリンキング設定レジスタ 1, 2 (LCDCB1/LCDCB2)
ブリンキング ON/OFF の設定を行います。
● 表示用 RAM
セグメント出力信号発生用の 32 × 4 ビットの RAM です。RAM の内容は , コモン信号
の選択タイミングに同期して自動的に読み出されてセグメント出力端子より出力され
ます。
VRAM の内容は , 表示用 RAM への書き換えと同時にセグメント出力端子より出力さ
れます。
● クロック選択
2 種類のクロックから生成される 8 種類の周波数から選択された設定によって , フレー
ム周波数を発生します。
● タイミング制御
フレーム周波数と各レジスタの設定をもとに , コモン信号とセグメント信号の制御を
行います。
● 交流化回路
タイミング制御の信号から , LCD を駆動するための交流波形を生成します。
● コモンドライバ
LCD のコモン端子のドライバです。
● セグメントドライバ
LCD のセグメント端子のドライバです。
● 分割抵抗
LCD 駆動電圧を発生させるための抵抗です。分割抵抗は , 外付けすることもできます。
V0 ∼ V3 端子は分割抵抗接続端子となります。
524
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第 25 章 LCD コントローラ
25.2 LCD コントローラの構成
■ LCD コントローラの電源電圧
LCDドライバの電源電圧は,外部からの電源電圧印加と, 内蔵の分割抵抗を使用するか,
または V0 ∼ V3 端子に分割抵抗を接続することにより生成されます。
■ 入力クロック
LCD コントローラは , タイムベースタイマの出力クロック , または , 時計プリスケーラ
の出力クロックを入力クロック ( 動作クロック ) として使用します。
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525
第 25 章 LCD コントローラ
25.2 LCD コントローラの構成
25.2.1
MB95160/MA シリーズ
LCD コントローラの内部分割抵抗
LCD ドライバの電源電圧は , 内部分割抵抗によってつくられます ( 外部分割抵抗の
接続も可能です ) 。
■ 内部分割抵抗
本シリーズには , 内部分割抵抗が内蔵されています。また , LCD 駆動用電源端子 (V0 ∼
V3) に外部分割抵抗を接続することもできます。
内部分割抵抗と外部分割抵抗の選択は , LCDC 制御レジスタの駆動電源制御ビット
(LCDCC:VSEL) で行います。VSEL ビットを "1" にすることにより内部分割抵抗が通
電状態になります。外部分割抵抗を接続せず , 内部分割抵抗のみを使用する場合は "1"
に設定してください。
LCD コントローラは , LCD 動作停止 (LCDCC:MS1, MS0 = 00B) , メインストップ , お
よび時計モードでの動作を禁止 (LCDCC:LCDEN = 0) した状態で , メインストップ ,
および時計モード (STBC:TMD = 1) に遷移したときに停止になります。
1/2 バイアス設定を行う場合は , V2 端子と V1 端子を短絡してください。
図 25.2-2 に内部分割抵抗使用時の等価回路を示します。
図 25.2-2 内部分割抵抗使用時の等価回路
VCC
*
2R
P-ch
N-ch
V3
V3
R
P-ch
N-ch
V2
V2
R
P-ch
1/2バイアス時
は短絡
N-ch
V1
V1
R
P-ch
N-ch
V0
V0
LCDC許可
N-ch
VSEL
V 0~V 3 : V0~V3端子の電圧値
* : 3V製品のみ
526
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第 25 章 LCD コントローラ
25.2 LCD コントローラの構成
MB95160/MA シリーズ
■ 内部分割抵抗の使用および輝度調整
3V 製品では , 内部分割抵抗を使用した場合は , 抵抗 (2R) が内蔵されるため , V1, V2, V3
は2Rの分だけ低い電圧となります。図 25.2-3 に内部分割抵抗使用時の状態を示します。
また , 内部分割抵抗を使用して輝度があがらない場合には , 外部 (VCC ∼ V3 端子間 ) に
VR ( 可変抵抗 ) を接続して V3 の電圧を調整してください。図 25.2-4 の VR に内部分割
抵抗使用時の輝度調整を示します。
図 25.2-3 内部分割抵抗使用時の状態
*
*
VCC
VCC
2R
2R
V3
V3
R
V3
V3
R
5V製品の場合
V2
V2
5V製品の場合
V2
V2
R
R
V1
V1
V1
V1
R
R
V0
V0
LCDC許可
V0
V0
LCDC許可
N-ch
1/2バイアス
N-ch
1/3バイアス
V 0~V 3 : V0~V3端子の電圧値
* : 3V製品のみ
図 25.2-4 内部分割抵抗使用時の輝度調整
3V製品
5V製品
VCC
2R
VR
V3
V3
VR
V3
V3
R
R
V2
V2
V2
V2
R
R
V1
V1
V1
V1
R
R
V0
V0
LCDC許可
N-ch
輝度調整をしたい場合
V0
V0
LCDC許可
N-ch
輝度調整をしたい場合
V 0~V 3 : V0~V3端子の電圧値
LCD 動作時には , 内部の 2R は有効になりますので , VR は 2R と並列に接続します。
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527
第 25 章 LCD コントローラ
25.2 LCD コントローラの構成
25.2.2
MB95160/MA シリーズ
LCD コントローラの外部分割抵抗
本シリーズは V0 ∼ V3 端子に外部分割抵抗を接続できます。
また , VCC と V3 端子間に可変抵抗を接続することで , 輝度を調整することができま
す。
■ 外部分割抵抗
内部分割抵抗を使用せずに , LCD 駆動用電源端子 (V0 ∼ V3) に外部分割抵抗を接続し
て使用できます。バイアス方式に対応した外部分割抵抗の接続および LCD 駆動電圧を
図 25.2-5 , 表 25.2-1 に示します。
図 25.2-5 外部分割抵抗の接続例
VCC
VCC
VR
VR
V3
V3
R
R
V2
V2
VLCD
R
V1
VLCD
V1
R
R
V0
V0
1/2バイアス
1/3バイアス
表 25.2-1 LCD 駆動電圧の設定
V3
V2
V1
V0
1/2 バイアス
VLCD
1/2 VLCD
1/2 VLCD
GND
1/3 バイアス
VLCD
2/3 VLCD
1/3 VLCD
GND
V0 ∼ V3:V0 ∼ V3 端子の電圧
VLCD:LCD の動作電圧
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第 25 章 LCD コントローラ
25.2 LCD コントローラの構成
MB95160/MA シリーズ
■ 外部分割抵抗の使用
V0 端子は内部でトランジスタを通して VSS (GND) へ接続されていますので , 外部分割
抵抗を使用する場合 , 分割抵抗の VSS 側を V0 端子に接続することにより , LCD コント
ローラ停止時に抵抗へ流れる電流を遮断します。図 25.2-6 に外部分割抵抗使用時の状
態を示します。
図 25.2-6 外部分割抵抗使用時の状態
*
VCC
2R
VR
V3
V3
R
RX
V2
V2
R
RX
V1
V1
R
RX
V0
V0
LCDC許可
V 0~V 3 : V0~V3端子の電圧値
Q1
*: 3V製品のみです。
1) 内部分割抵抗の影響を受けずに外部に分割抵抗を接続するには , LCDC 制御レジス
タの駆動電圧制御ビット (LCDCC:VSEL) に "0" を書き込み , 内部分割抵抗全体を
切り離す必要があります。
2) 内部分割抵抗が切り離された状態で , LCDC 制御レジスタの表示モード選択ビット
(MS1, MS0) に "00B" 以外を書き込むと LCDC 許可トランジスタ (Q1) が "ON" となっ
て外部分割抵抗に電流が流れます。
3) 表示モード選択ビット (MS1, MS0) に "00B" を書き込むと LCDC 許可トランジスタ
(Q1) が "OFF" となって分割抵抗に電流が流れなくなります。
<注意事項>
外部に接続する RX は , 使用する LCD により異なりますので適切な抵抗値を選択してく
ださい。
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529
第 25 章 LCD コントローラ
25.3 LCD コントローラの端子
25.3
MB95160/MA シリーズ
LCD コントローラの端子
LCD コントローラの端子について説明します。
■ LCD コントローラの端子
LCD コントローラに関連する端子は , 4 本のコモン出力端子 (COM0 ∼ COM3) , 32 本の
セグメント出力端子 (SEG00 ∼ SEG31) および 4 本の LCD 駆動用電源端子 (V0 ∼ V3)
です。
LCD 端子として使用する場合は , LCDC 許可レジスタ (LCDCE1 ∼ LCDCE5) にて対応
するビットを "1" としてください。
LCD 用端子をポート機能として使用する場合は , LCDC 許可レジスタ 1(LCDCE1) の
PICTL ビットを "1" に , LCDC 許可レジスタ (LCDCE1 ∼ LCDCE5) の対応する選択ビッ
ト (COM/SEG) を "0" に設定してください。
● COM0 ∼ COM3 端子
COM0 ∼ COM3 端子は , LCD コモン出力です。
入出力ポートと兼用しています。
● SEG00 ∼ SEG31 端子
SEG00 ∼ SEG31 端子は , LCD セグメント出力端子です。
セグメント出力端子の本数は , シリーズによって変わります。
入出力ポートと兼用しています。
● V0 ∼ V3 端子
LCD 駆動用電源端子となります。
入出力ポートと兼用しています。
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第 25 章 LCD コントローラ
25.3 LCD コントローラの端子
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■ LCD に関連する端子のブロックダイヤグラム
図 25.3-1 LCD に関連する端子 (V0 ∼ V3) のブロックダイヤグラム
LCD電源
LCD電源許可
ヒステリシス
0
1
PDRリード
0
1
オート
モーティブ
PDR
端子
内部バス
PDRライト
ビット操作命令時
DDRリード
DDR
DDRライト
ストップ,時計(SPL=1)
ILSR2リード
ILSR2
ILSR2ライト
図 25.3-2 LCD に関連する端子 (COM0 ∼ COM3) のブロックダイヤグラム
LCD出力
LCD出力許可
ヒステリシス
0
1
PDRリード
0
1
オート
モーティブ
PDR
端子
内部バス
PDRライト
ビット操作命令時
DDRリード
DDR
DDRライト
ストップ,時計(SPL=1)
ILSR2リード
ILSR2
ILSR2ライト
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531
第 25 章 LCD コントローラ
25.3 LCD コントローラの端子
MB95160/MA シリーズ
図 25.3-3 LCD に関連する端子 (SEG00 ∼ SEG07) のブロックダイヤグラム
LCD出力
LCD出力許可
ヒステリシス
0
1
PDRリード
0
1
オート
モーティブ
PDR
端子
内部バス
PDRライト
ビット操作命令時
DDRリード
DDR
DDRライト
ストップ,時計(SPL=1)
ILSR2リード
ILSR2
ILSR2ライト
図 25.3-4 LCD に関連する端子 (SEG08 ∼ SEG15) のブロックダイヤグラム
LCD出力
LCD出力許可
ヒステリシス
0
1
PDRリード
0
1
オート
モーティブ
PDR
端子
内部バス
PDRライト
ビット操作命令時
DDRリード
DDR
DDRライト
ストップ,時計(SPL=1)
ILSR2リード
ILSR2
ILSR2ライト
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第 25 章 LCD コントローラ
25.3 LCD コントローラの端子
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図 25.3-5 LCD に関連する端子 (SEG16 ∼ SEG23) のブロックダイヤグラム
LCD出力
LCD出力許可
ヒステリシス
P67のみ
選択可
周辺機能入力
周辺機能入力許可
周辺機能出力許可
周辺機能出力
0
1
オート
モーティブ
0
0
1
CMOS
1
PDRリード
1
端子
PDR
0
PDRライト
ビット操作命令時
内部バス
DDRリード
DDR
DDRライト
ストップ,時計(SPL=1)
ILSRリード
ILSR
ILSRライト
P67のみ選択可
ILSR2リード
ILSR2
ILSR2ライト
図 25.3-6 LCD に関連する端子 (SEG24 ∼ SEG31) のブロックダイヤグラム
LCD出力
周辺機能入力
周辺機能入力許可
A/Dアナログ入力
LCD出力許可
ヒステリシス
0
0
1
1
PDRリード
オート
モーティブ
端子
PDR
PDRライト
ビット操作命令時
内部バス
DDRリード
DDR
DDRライト
ストップ,時計(SPL=1)
AIDRリード
AIDR
AIDRライト
ILSR2リード
ILSR2
ILSR2ライト
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FUJITSU MICROELECTRONICS LIMITED
533
第 25 章 LCD コントローラ
25.4 LCD コントローラのレジスタ
25.4
MB95160/MA シリーズ
LCD コントローラのレジスタ
LCD コントローラのレジスタについて説明します。
■ LCD コントローラのレジスタ一覧
図 25.4-1 LCD コントローラのレジスタ
LCDC 制御レジスタ (LCDCC)
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
0FC4H
CSS
LCDEN
R/W
R/W
bit1
bit0
初期値
VSEL
BK
MS1
MS0
R/W
R/W
R/W
R/W
FP1
FP0
00010000B
R/W
R/W
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00110000B
LCDC 許可レジスタ 1 (LCDCE1)
アドレス
0FC5H
bit7
bit6
PICTL
BLSEL
VE2
VE1
COM3
COM2
COM1
COM0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
LCDC 許可レジスタ 2 (LCDCE2)
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0FC6H
SEG07
SEG06
SEG05
SEG04
SEG03
SEG02
SEG01
SEG00
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
LCDC 許可レジスタ 3 (LCDCE3)
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0FC7H
SEG15
SEG14
SEG13
SEG12
SEG11
SEG10
SEG09
SEG08
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000000B
LCDC 許可レジスタ 4 (LCDCE4)
アドレス
0FC8H
bit7
bit6
SEG23
SEG22
SEG21
SEG20
SEG19
SEG18
SEG17
SEG16
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
LCDC 許可レジスタ 5 (LCDCE5)
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0FC9H
SEG31
SEG30
SEG29
SEG28
SEG27
SEG26
SEG25
SEG24
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
LCDC ブリンキング設定レジスタ 1 (LCDCB1)
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0FCBH
S1C3
S1C2
S1C1
S1C0
S0C3
S0C2
S0C1
S0C0
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
LCDC ブリンキング設定レジスタ 2 (LCDCB2)
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0FCCH
S3C3
S3C2
S3C1
S3C0
S2C3
S2C2
S2C1
S2C0
00000000B
R/W
R/W
R/W
R/W
R/W:リード / ライト可能 ( 読出し値は書込み値 )
R/W
R/W
R/W
R/W
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第 25 章 LCD コントローラ
25.4 LCD コントローラのレジスタ
MB95160/MA シリーズ
25.4.1
LCDC 制御レジスタ (LCDCC)
LCDC 制御レジスタ (LCDCC) は , クロック , 表示モード , 電源制御などを設定する
レジスタです。
■ LCDC 制御レジスタ (LCDCC)
図 25.4-2 LCDC 制御レジスタ (LCDCC)
アドレス
0FC4H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
CSS
LCDEN
VSEL
BK
MS1
MS0
FP1
FP0
00010000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
FP1
FP0
0
0
1
1
0
1
0
1
フレーム周期選択ビット
メインクロック(CSS=0) サブクロック(CSS=1)
26×N/FCL
214×N/FCH
15
27×N/FCL
2 ×N/FCH
16
28×N/FCL
2 ×N/FCH
17
29×N/FCL
2 ×N/FCH
MS1
0
0
1
1
MS0
0
1
0
1
表示モード選択ビット
LCD動作停止
1/2デューティ出力モード(時分割数 N=2)
1/3デューティ出力モード(時分割数 N=3)
1/4デューティ出力モード(時分割数 N=4)
BK
0
1
表示ブランキング選択ビット
表示
表示ブランキング
VSEL
LCD駆動電源制御ビット
0
1
外部分割抵抗使用
内部分割抵抗使用
LCDEN
0
1
メインストップ/時計モード時動作許可ビット
動作禁止
動作許可
CSS
0
1
フレーム周期発生用クロック選択ビット
メインクロック
サブクロック
R/W :リード/ライト可能(読出し値は書込み値)
FCH :メイン発振周波数
FCL :サブ発振周波数
:初期値
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第 25 章 LCD コントローラ
25.4 LCD コントローラのレジスタ
MB95160/MA シリーズ
表 25.4-1 LCDC 制御レジスタ (LCDCC) の各ビットの機能説明
ビット名
機 能
CSS:
フレーム周期
発生用クロック
選択ビット
LCD 表示のフレーム周期を発生するためのクロックを選択します。
• LCD コントローラは , このビットが "0" のときメイン発振によるタイムベースタ
イマ出力で動作し , "1" のときサブクロックにより時計プリスケーラ出力で動作
します。
( 注意事項 ) メインクロックのストップモードおよびサブクロックモードでは , メ
インクロックの発振が停止するため , タイムベースタイマ出力による
動作はできません。
タイムベースタイマ出力で動作中にメインクロックの速度切換え ( ギア機能 ) を
行っても , フレーム周期は影響を受けません。
切換え時に表示がちらつく可能性がありますので , ブランキング (LCDCC:BK=1)
などで表示を一時的に停止させてから切換えを行うようにしてください。
bit6
LCDEN:
メインストップ /
時計モード時
動作許可ビット
メインストップおよび時計 ( タイムベースタイマ ) モードの場合に , LCD コント
ローラを動作させるかどうかを選択します。
"0" を設定した場合:LCD 表示を停止します。
"1" を設定した場合:メインストップおよび時計モードへ移行した後も LCD 表示
動作を続けます。
( 注意事項 ) メインストップおよび時計モード中も動作をさせるには , サブクロッ
クを選択 (CSS=1) する必要があります。
bit5
VSEL:
LCD 駆動電源制御
ビット
内部分割抵抗に通電するかどうかを選択します。
"0" を設定した場合:内部分割抵抗は遮断されます。
"1" を設定した場合:導通します。外部分割抵抗を接続する場合 , このビットを
"0" にする必要があります。
bit4
BK:
表示ブランキング
選択ビット
LCD の表示 / 非表示を選択します。
• 表示ブランキング ( 非表示 , BK = 1) では , セグメント出力は非選択波形 ( 表示
条件とならない波形 ) となります。
bit7
bit3,
bit2
MS1,
MS0:
表示モード選択
ビット
bit1,
bit0
FP1,
FP0:
フレーム周期
選択ビット
536
出力波形のデューティを 3 種類の中から選択します。
• 選択したデューティ出力モードに対応して , 使用するコモン端子が決まります。
• これらのビットが "00B" のときは , LCD コントローラ・ドライバは表示動作を停
止します。
( 注意事項 ) 選択したフレーム周期発生用クロックがストップモードへの移行など
で停止する場合 , あらかじめ動作を停止 (MB1, MS0=00) してくださ
い。
切換え時に表示がちらつく可能性がありますので , ブランキング (LCDCC:BK=1)
などで表示を一時的に停止させてから切換えを行うようにしてください。
LCD 表示のフレーム周期を 4 種類の中から選択します。
( 注意事項 ) 使用する LCD モジュールに応じて最適フレーム周波数を計算してレ
ジスタの設定を行ってください。フレーム周期は原発振の周波数の影
響を受けます。
切換え時に表示がちらつく可能性がありますので , ブランキング (LCDCC:BK=1)
などで表示を一時的に停止させてから切換えを行うようにしてください。
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第 25 章 LCD コントローラ
25.4 LCD コントローラのレジスタ
MB95160/MA シリーズ
LCDC 許可レジスタ 1 (LCDCE1)
25.4.2
LCDC 許可レジスタ 1(LCDCE1) は , ポート入力制御 , ブリンク周期 , LCD 端子許可
などを設定するレジスタです。
■ LCDC 許可レジスタ 1 (LCDCE1)
図 25.4-3 LCDC 許可レジスタ 1 (LCDCE1)
アドレス
bit7
0FC5H
PICTL
R/W
bit6
bit5
bit4
bit3
bit2
bit1
bit0
BLSEL
VE2
VE1
COM3
COM2
COM1
COM0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00110000B
COM0
0
1
COM0 選択ビット
汎用入出力ポート
コモン出力
COM1
0
1
COM1 選択ビット
汎用入出力ポート
コモン出力
COM2
0
1
COM2 選択ビット
汎用入出力ポート
コモン出力
COM3
0
1
COM3 選択ビット
汎用入出力ポート
コモン出力
VE1
0
1
V2~V0 選択ビット
汎用入出力ポート
V2~V0専用端子
VE2
0
1
V3 選択ビット
汎用入出力ポート
V3専用端子
BLSEL
0
1
ブリンク間隔選択ビット
0.5 s
1.0 s
PICTL
0
1
ポート入力制御ビット
ポート入力遮断
ポート入出力可能
R/W :リード/ライト可能(読出し値は書込み値)
:初期値
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第 25 章 LCD コントローラ
25.4 LCD コントローラのレジスタ
MB95160/MA シリーズ
表 25.4-2 LCDC 許可レジスタ 1 (LCDCE1) の各ビットの機能説明
ビット名
機 能
bit7
PICTL:
ポート入力制御
ビット
セグメントおよびコモンと兼用になっているポート入出力を制御します。
"0" を設定した場合:ポート入力が遮断となり LCD 出力時の貫通電流を抑えます。
ポート出力も遮断となります。
"1" を設定した場合:ポート入出力可能となります。ポート機能として使用する場
合に設定します。
( 注意事項 ) リセットでポート入力遮断となりますので , ポート入力端子として使
用する場合は必ず "1" を設定してください。
セグメントおよびコモンとして使用時は , このビットにかかわらず
ポート入力が遮断されます。
bit6
BLSEL:
ブリンク間隔
選択ビット
ブリンク可能時のブリンク間隔を選択します。
ブリンク可能の設定は , LCDC ブリンキング設定レジスタ 1/2(LCDCB1/LCDCB2)
で行います。
1.0s 設定では 0.5s 点灯 , 0.5s 消灯を行い , 0.5s 設定では 0.25s 点灯 , 0.25s 消灯しま
す。
bit5
VE2:
V3 選択ビット
V3 端子の状態を選択します。
"0" を設定した場合:汎用入出力ポートとして機能します。
"1" を設定した場合:V3 端子として機能します。
bit4
VE1:
V2 ∼ V0 選択ビッ
ト
V2 ∼ V0 端子の状態を選択します。
"0" を設定した場合:汎用入出力ポートとして機能します。
"1" を設定した場合:V2 ∼ V0 端子として機能します。
bit3
COM3:
COM3 選択ビット
COM3 端子の状態を選択します。
"0" を設定した場合:汎用入出力ポートとして機能します。
"1" を設定した場合:COM3 端子として機能します。
bit2
COM2:
COM2 選択ビット
COM2 端子の状態を選択します。
"0" を設