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本ドキュメントはCypress (サイプレス) 製品に関する情報が記載されております。
FUJITSU SEMICONDUCTOR
CONTROLLER MANUAL
CM26-10129-1
F2MC®-8FX
8 ビット・マイクロコントローラ
MB95390H シリーズ
ハードウェアマニュアル
F2MC®-8FX
8 ビット・マイクロコントローラ
MB95390H シリーズ
ハードウェアマニュアル
富士通セミコンダクターのマイコンを効率的に開発するための情報を下記 URL にてご紹介いたします。
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http://edevice.fujitsu.com/micom/jp-support/
富士通セミコンダクター株式会社
はじめに
■ 本書の目的と対象読者
富士通セミコンダクター製品につきまして , 平素より格別のご愛読を賜り厚くお礼申
し上げます。
MB95390H シリーズは , ASIC (Application Specific IC）対応が可能なオリジナル 8 ビッ
ト・ワンチップ・マイクロコントローラである F2MC-8FX ファミリの汎用品の 1 つとし
て開発された製品です。MB95390H シリーズは , 携帯機器をはじめ民生機器から産業機
器まで , 幅広い用途でご利用いただけます。
本書は , 実際に MB95390H シリーズマイクロコントローラを使って製品を設計する技
術者を対象に , その機能や動作について記載していますので , ぜひご一読ください。
なお , 各種命令の詳細については ,「F2MC-8FX プログラミングマニュアル」を参照して
ください。
■ 商標
F2MCは, FUJITSU Flexible Microcontrollerの略で富士通セミコンダクター株式会社の登
録商標です。
本書に記載されている社名および製品名などの固有名詞は , 各社の商標または登録商
標です。
■ サンプルプログラム
富士通セミコンダクター株式会社は , F2MC-8FX ファミリマイクロコントローラの周
辺機器を動作させるためのサンプルプログラムを無償で提供いたします。サンプルプ
ログラムを使用し , 富士通マイクロコントローラの動作仕様や使用方法の確認にお役
立てください。
サンプルプログラムは, 予告なく変更される場合がありますのでご注意ください。これ
らのソフトウェアは , 標準的な動作や使い方を示したものですので , お客様のシステム
上でご使用の際には十分に評価した上でご使用ください。富士通セミコンダクター株
式会社は , これらサンプルプログラムの使用に起因する損害などについては一切責任
を負いません。
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本資料の記載内容は , 予告なしに変更することがありますので , ご用命の際は営業部門にご確認くださ
い。
本資料に記載された動作概要や応用回路例は , 半導体デバイスの標準的な動作や使い方を示したもので ,
実際に使用する機器での動作を保証するものではありません。したがいまして , これらを使用するにあ
たってはお客様の責任において機器の設計を行ってください。これらの使用に起因する損害などについ
ては , 当社はその責任を負いません。
本資料に記載された動作概要・回路図を含む技術情報は , 当社もしくは第三者の特許権 , 著作権等の知的
財産権やその他の権利の使用権または実施権の許諾を意味するものではありません。また , これらの使用
について , 第三者の知的財産権やその他の権利の実施ができることの保証を行うものではありません。し
たがって , これらの使用に起因する第三者の知的財産権やその他の権利の侵害について , 当社はその責任
を負いません。
本資料に記載された製品は , 通常の産業用 , 一般事務用 , パーソナル用 , 家庭用などの一般的用途に使用
されることを意図して設計・製造されています。
極めて高度な安全性が要求され , 仮に当該安全性が確保
されない場合 , 社会的に重大な影響を与えかつ直接生命・身体に対する重大な危険性を伴う用途（原子力
施設における核反応制御 , 航空機自動飛行制御 , 航空交通管制 , 大量輸送システムにおける運行制御 , 生
命維持のための医療機器 , 兵器システムにおけるミサイル発射制御をいう）
, ならびに極めて高い信頼性
が要求される用途（海底中継器 , 宇宙衛星をいう）に使用されるよう設計・製造されたものではありませ
ん。したがって , これらの用途にご使用をお考えのお客様は , 必ず事前に営業部門までご相談ください。ご
相談なく使用されたことにより発生した損害などについては , 責任を負いかねますのでご了承ください。
半導体デバイスはある確率で故障が発生します。当社半導体デバイスが故障しても , 結果的に人身事故 ,
火災事故 , 社会的な損害を生じさせないよう , お客様は , 装置の冗長設計 , 延焼対策設計 , 過電流防止対策
設計 , 誤動作防止設計などの安全設計をお願いします。
本資料に記載された製品を輸出または提供する場合は , 外国為替及び外国貿易法および米国輸出管理関
連法規等の規制をご確認の上 , 必要な手続きをおとりください。
本書に記載されている社名および製品名などの固有名詞は , 各社の商標または登録商標です。
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ii
目次
第1章
1.1
1.2
1.3
1.4
1.5
1.6
1.7
1.8
第2章
2.1
第3章
概要 ............................................................................................................ 1
MB95390H シリーズの特長.................................................................................................... 2
MB95390H シリーズの品種構成 ............................................................................................ 5
品種間の相違点と品種選択時の注意事項 ............................................................................... 7
MB95390H シリーズのブロックダイヤグラム....................................................................... 8
端子配列図.............................................................................................................................. 9
パッケージ外形寸法図.......................................................................................................... 11
端子機能説明 ........................................................................................................................ 13
入出力回路形式 .................................................................................................................... 18
デバイス使用上の注意 ............................................................................. 23
デバイス使用上の注意.......................................................................................................... 24
メモリ空間 ............................................................................................... 27
3.1 メモリ空間............................................................................................................................ 28
3.1.1
特定用途の領域 .......................................................................................................... 30
3.2 メモリマップ ........................................................................................................................ 31
第4章
4.1
第5章
メモリアクセスモード ............................................................................. 33
メモリアクセスモード.......................................................................................................... 34
CPU.......................................................................................................... 35
5.1 専用レジスタ ........................................................................................................................ 36
5.1.1
レジスタバンクポインタ (RP).................................................................................... 39
5.1.2
ダイレクトバンクポインタ (DP) ................................................................................ 40
5.1.3
コンディションコードレジスタ (CCR) ...................................................................... 42
5.2 汎用レジスタ ........................................................................................................................ 44
5.3 16 ビットデータのメモリ上の配置 ...................................................................................... 46
第6章
クロック制御部 ........................................................................................ 47
6.1 クロック制御部の概要.......................................................................................................... 48
6.2 発振安定待ち時間 ................................................................................................................. 55
6.3 システムクロック制御レジスタ (SYCC) .............................................................................. 57
6.4 発振安定待ち時間設定レジスタ (WATR) ............................................................................. 59
6.5 スタンバイ制御レジスタ (STBC) ......................................................................................... 62
6.6 システムクロック制御レジスタ 2 (SYCC2) ......................................................................... 65
6.7 クロックモード .................................................................................................................... 68
6.8 低消費電力モード ( スタンバイモード ) の動作 ................................................................... 72
6.8.1
スタンバイモード使用上の注意 ................................................................................. 73
6.8.2
スリープモード .......................................................................................................... 75
6.8.3
ストップモード .......................................................................................................... 76
6.8.4
タイムベースタイマモード ........................................................................................ 77
6.8.5
時計モード ................................................................................................................. 79
6.9 クロック発振回路 ................................................................................................................. 80
iii
6.10
6.11
6.12
6.13
プリスケーラの概要 ............................................................................................................. 81
プリスケーラの構成 ............................................................................................................. 82
プリスケーラの動作 ............................................................................................................. 83
プリスケーラ使用上の注意................................................................................................... 84
第7章
7.1
7.2
7.3
リセット................................................................................................... 85
リセット動作 ........................................................................................................................ 86
リセット要因レジスタ (RSRR) ............................................................................................ 90
リセット使用上の注意.......................................................................................................... 93
第8章
割込み ...................................................................................................... 95
8.1 割込み ................................................................................................................................... 96
8.1.1
割込みレベル設定レジスタ (ILR0 ～ ILR5) ................................................................ 98
8.1.2
割込み動作時の処理 ................................................................................................... 99
8.1.3
多重割込み ............................................................................................................... 101
8.1.4
割込み処理時間 ........................................................................................................ 102
8.1.5
割込み処理時のスタック動作................................................................................... 103
8.1.6
割込み処理のスタック領域 ...................................................................................... 104
第9章
I/O ポート............................................................................................... 105
9.1 I/O ポートの概要 ................................................................................................................ 106
9.2 ポート 0 .............................................................................................................................. 107
9.2.1
ポート 0 のレジスタ ................................................................................................. 110
9.2.2
ポート 0 の動作説明 ................................................................................................. 111
9.3 ポート 1 .............................................................................................................................. 113
9.3.1
ポート 1 のレジスタ ................................................................................................. 116
9.3.2
ポート 1 の動作説明 ................................................................................................. 117
9.4 ポート 4 .............................................................................................................................. 119
9.4.1
ポート 4 のレジスタ ................................................................................................. 122
9.4.2
ポート 4 の動作説明 ................................................................................................. 123
9.5 ポート 6 .............................................................................................................................. 126
9.5.1
ポート 6 のレジスタ ................................................................................................. 130
9.5.2
ポート 6 の動作説明 ................................................................................................. 131
9.6 ポート 7 .............................................................................................................................. 133
9.6.1
ポート 7 のレジスタ ................................................................................................. 137
9.6.2
ポート 7 の動作説明 ................................................................................................. 138
9.7 ポート F.............................................................................................................................. 140
9.7.1
ポート F のレジスタ................................................................................................. 142
9.7.2
ポート F の動作 ........................................................................................................ 143
9.8 ポート G ............................................................................................................................. 145
9.8.1
ポート G のレジスタ ................................................................................................ 147
9.8.2
ポート G の動作説明 ................................................................................................ 148
第 10 章
タイムベースタイマ............................................................................... 151
10.1 タイムベースタイマの概要................................................................................................. 152
10.2 タイムベースタイマの構成................................................................................................. 153
10.3 タイムベースタイマのレジスタ ......................................................................................... 155
10.3.1
タイムベースタイマ制御レジスタ (TBTC)............................................................... 156
10.4 タイムベースタイマの割込み ............................................................................................. 158
iv
10.5 タイムベースタイマの動作説明と設定手順例.................................................................... 160
10.6 タイムベースタイマ使用上の注意...................................................................................... 163
第 11 章
ハードウェア / ソフトウェアウォッチドッグタイマ ............................. 165
11.1 ウォッチドッグタイマの概要 ............................................................................................. 166
11.2 ウォッチドッグタイマの構成 ............................................................................................. 168
11.3 ウォッチドッグタイマのレジスタ...................................................................................... 170
11.3.1
ウォッチドッグタイマ制御レジスタ (WDTC).......................................................... 171
11.4 ウォッチドッグタイマの動作説明と設定手順例 ................................................................ 173
11.5 ウォッチドッグタイマ使用上の注意 .................................................................................. 176
第 12 章
時計プリスケーラ .................................................................................. 177
12.1 時計プリスケーラの概要 .................................................................................................... 178
12.2 時計プリスケーラの構成 .................................................................................................... 179
12.3 時計プリスケーラのレジスタ ............................................................................................. 181
12.3.1
時計プリスケーラ制御レジスタ (WPCR)................................................................. 182
12.4 時計プリスケーラの割込み................................................................................................. 184
12.5 時計プリスケーラの動作説明と設定手順例 ....................................................................... 185
12.6 時計プリスケーラ使用上の注意 ......................................................................................... 187
12.7 時計プリスケーラの設定例................................................................................................. 188
第 13 章
ワイルドレジスタ機能 ........................................................................... 189
13.1 ワイルドレジスタ機能の概要 ............................................................................................. 190
13.2 ワイルドレジスタ機能の構成 ............................................................................................. 191
13.3 ワイルドレジスタ機能のレジスタ...................................................................................... 193
13.3.1
ワイルドレジスタデータ設定レジスタ (WRDR0 ～ WRDR2) ................................. 195
13.3.2
ワイルドレジスタアドレス設定レジスタ (WRAR0 ～ WRAR2) .............................. 196
13.3.3
ワイルドレジスタアドレス比較許可レジスタ (WREN) ........................................... 197
13.3.4
ワイルドレジスタデータテスト設定レジスタ (WROR)........................................... 198
13.4 ワイルドレジスタ機能の動作説明...................................................................................... 199
13.5 一般的なハードウェア接続例 ............................................................................................. 200
第 14 章
8/16 ビット複合タイマ........................................................................... 201
14.1 8/16 ビット複合タイマの概要 ............................................................................................ 202
14.2 8/16 ビット複合タイマの構成 ............................................................................................ 204
14.3 8/16 ビット複合タイマのチャネル ..................................................................................... 208
14.4 8/16 ビット複合タイマの端子 ............................................................................................ 209
14.5 8/16 ビット複合タイマのレジスタ .................................................................................... 212
14.5.1
8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 0 (T00CR0/T01CR0) ........ 214
14.5.2
8/16 ビット複合タイマ 10/11 制御ステータスレジスタ 0 (T10CR0/T11CR0) ........ 217
14.5.3
8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 1 (T00CR1/T01CR1) ........ 220
14.5.4
8/16 ビット複合タイマ 10/11 制御ステータスレジスタ 1 (T10CR1/T11CR1) ........ 224
14.5.5
8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ (TMCR0) ....................... 228
14.5.6
8/16 ビット複合タイマ 10/11 タイマモード制御レジスタ (TMCR1) ....................... 231
14.5.7
8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR).............................. 234
14.5.8
8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/T11DR).............................. 237
14.6 8/16 ビット複合タイマの割込み......................................................................................... 240
14.7 インターバルタイマ機能 ( ワンショットモード ) の動作説明............................................ 243
14.8 インターバルタイマ機能 ( 連続モード ) の動作説明 .......................................................... 247
v
14.9
14.10
14.11
14.12
14.13
14.14
14.15
14.16
インターバルタイマ機能 ( フリーランモード ) の動作説明 ............................................... 251
PWM タイマ機能 ( 周期固定モード ) の動作説明............................................................... 255
PWM タイマ機能 ( 周期可変モード ) の動作説明............................................................... 259
PWC タイマ機能の動作説明 .............................................................................................. 263
インプットキャプチャ機能の動作説明............................................................................... 267
ノイズフィルタの動作説明................................................................................................. 271
動作中の各モードでの状態................................................................................................. 272
8/16 ビット複合タイマの使用上の注意.............................................................................. 274
第 15 章
外部割込み回路 ...................................................................................... 275
15.1 外部割込み回路の概要........................................................................................................ 276
15.2 外部割込み回路の構成........................................................................................................ 277
15.3 外部割込み回路のチャネル................................................................................................. 278
15.4 外部割込み回路の端子........................................................................................................ 279
15.5 外部割込み回路のレジスタ................................................................................................. 281
15.5.1
外部割込み制御レジスタ (EIC00)............................................................................. 282
15.6 外部割込み回路の割込み .................................................................................................... 284
15.7 外部割込み回路の動作説明と設定手順例 ........................................................................... 285
15.8 外部割込み回路使用上の注意 ............................................................................................. 287
15.9 外部割込み回路の設定例 .................................................................................................... 288
第 16 章
割込み端子選択回路.............................................................................. 291
16.1 割込み端子選択回路の概要................................................................................................. 292
16.2 割込み端子選択回路の構成................................................................................................. 293
16.3 割込み端子選択回路の端子................................................................................................. 294
16.4 割込み端子選択回路のレジスタ ......................................................................................... 295
16.4.1
割込み端子選択回路制御レジスタ (WICR)............................................................... 296
16.5 割込み端子選択回路の動作................................................................................................. 299
16.6 割込み端子選択回路使用上の注意...................................................................................... 300
第 17 章
LIN-UART .............................................................................................. 301
17.1 LIN-UART の概要 ............................................................................................................... 302
17.2 LIN-UART の構成 ............................................................................................................... 304
17.3 LIN-UART の端子 ............................................................................................................... 309
17.4 LIN-UART のレジスタ ........................................................................................................ 312
17.4.1
LIN-UART シリアル制御レジスタ (SCR) ................................................................. 313
17.4.2
LIN-UART シリアルモードレジスタ (SMR) ............................................................. 315
17.4.3
LIN-UART シリアルステータスレジスタ (SSR)....................................................... 317
17.4.4
LIN-UART 受信データレジスタ /LIN-UART 送信データレジスタ (RDR/TDR) ........ 319
17.4.5
LIN-UART 拡張制御ステータスレジスタ (ESCR) .................................................... 321
17.4.6
LIN-UART 拡張通信制御レジスタ (ECCR)............................................................... 323
17.4.7
LIN-UART ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) .......................... 325
17.5 LIN-UART の割込み............................................................................................................ 326
17.5.1
受信割込み発生とフラグセットのタイミング.......................................................... 330
17.5.2
送信割込み発生とフラグセットのタイミング.......................................................... 332
17.6 LIN-UART のボーレート..................................................................................................... 334
17.6.1
ボーレート設定 ........................................................................................................ 336
17.6.2
リロードカウンタ..................................................................................................... 340
17.7 LIN-UART の動作説明と LIN-UART 設定手順例 ................................................................ 342
vi
17.7.1
非同期モード ( 動作モード 0, 1) の動作 ................................................................... 344
17.7.2
同期モード ( 動作モード 2) の動作........................................................................... 348
17.7.3
LIN 機能 ( 動作モード 3) の動作 ............................................................................... 352
17.7.4
シリアル端子直接アクセス ...................................................................................... 355
17.7.5
双方向通信機能 ( ノーマルモード ) .......................................................................... 356
17.7.6
マスタ / スレーブ型通信機能 ( マルチプロセッサモード )....................................... 358
17.7.7
LIN 通信機能............................................................................................................. 361
17.7.8
LIN-UART の LIN 通信フローチャートの例 ( 動作モード 3) .................................... 362
17.8 LIN-UART 使用上の注意..................................................................................................... 364
17.9 LIN-UART の設定例............................................................................................................ 366
第 18 章
8/10 ビット A/D コンバータ .................................................................. 371
18.1 8/10 ビット A/D コンバータの概要 .................................................................................... 372
18.2 8/10 ビット A/D コンバータの構成 .................................................................................... 373
18.3 8/10 ビット A/D コンバータの端子 .................................................................................... 375
18.4 8/10 ビット A/D コンバータのレジスタ ............................................................................. 377
18.4.1
8/10 ビット A/D コンバータ制御レジスタ 1 (ADC1) ............................................... 378
18.4.2
8/10 ビット A/D コンバータ制御レジスタ 2 (ADC2) ............................................... 380
18.4.3
8/10 ビット A/D コンバータデータレジスタ上位 / 下位 (ADDH, ADDL) ................. 382
18.5 8/10 ビット A/D コンバータの割込み................................................................................. 383
18.6 8/10 ビット A/D コンバータの動作説明と設定手順例 ....................................................... 384
18.7 8/10 ビット A/D コンバータ使用上の注意 ......................................................................... 387
18.8 8/10 ビット A/D コンバータの設定例................................................................................. 389
第 19 章
19.1
19.2
19.3
19.4
低電圧検出リセット回路........................................................................ 393
低電圧検出リセット回路の概要 ......................................................................................... 394
低電圧検出リセット回路の構成 ......................................................................................... 395
低電圧検出リセット回路の端子 ......................................................................................... 396
低電圧検出リセット回路の動作説明 .................................................................................. 397
第 20 章
クロックスーパバイザカウンタ............................................................. 399
20.1 クロックスーパバイザカウンタの概要............................................................................... 400
20.2 クロックスーパバイザカウンタの構成............................................................................... 401
20.3 クロックスーパバイザカウンタのレジスタ ....................................................................... 403
20.3.1
クロック監視データレジスタ (CMDR)..................................................................... 404
20.3.2
クロック監視制御レジスタ (CMCR) ........................................................................ 405
20.4 クロックスーパバイザカウンタの動作説明 ....................................................................... 407
20.5 クロックスーパバイザカウンタ使用上の注意.................................................................... 414
第 21 章
8/16 ビット PPG.................................................................................... 417
21.1 8/16 ビット PPG の概要 .................................................................................................... 418
21.2 8/16 ビット PPG の構成 .................................................................................................... 419
21.3 8/16 ビット PPG のチャネル ............................................................................................. 421
21.4 8/16 ビット PPG の端子 .................................................................................................... 422
21.5 8/16 ビット PPG のレジスタ (ch. 0) .................................................................................. 424
21.5.1
8/16 ビット PPG タイマ 01 制御レジスタ (PC01) .................................................. 425
21.5.2
8/16 ビット PPG タイマ 00 制御レジスタ (PC00) .................................................. 427
21.5.3
8/16 ビット PPG タイマ 00/01 周期設定バッファレジスタ (PPS01), (PPS00) ...... 429
21.5.4
8/16 ビット PPG タイマ 00/01 デューティ設定
vii
バッファレジスタ (PDS01), (PDS00) ...................................................................... 430
21.5.5
8/16 ビット PPG 起動レジスタ (PPGS) .................................................................. 431
21.5.6
8/16 ビット PPG 出力反転レジスタ (REVC) ........................................................... 432
21.6 8/16 ビット PPG の割込み ................................................................................................. 433
21.7 8/16 ビット PPG の動作説明と設定手順例........................................................................ 434
21.7.1
8 ビット PPG 独立モード ........................................................................................ 435
21.7.2
8 ビットプリスケーラ＋ 8 ビット PPG モード ...................................................... 437
21.7.3
16 ビット PPG モード ............................................................................................. 440
21.8 8/16 ビット PPG 使用上の注意.......................................................................................... 443
21.9 8/16 ビット PPG の設定例 ................................................................................................. 444
第 22 章
16 ビット PPG タイマ ........................................................................... 447
22.1 16 ビット PPG タイマの概要............................................................................................. 448
22.2 16 ビット PPG タイマの構成............................................................................................. 449
22.3 16 ビット PPG タイマのチャネル...................................................................................... 451
22.4 16 ビット PPG タイマの端子............................................................................................. 452
22.5 16 ビット PPG タイマのレジスタ...................................................................................... 454
22.5.1
16 ビット PPG ダウンカウンタレジスタ上位 , 下位 (PDCRH1, PDCRL1)............. 455
22.5.2
16 ビット PPG 周期設定バッファレジスタ上位 , 下位 (PCSRH1, PCSRL1).......... 456
22.5.3
16 ビット PPG デューティ設定バッファレジスタ上位 , 下位 (PDUTH1, PDUTL1)... 457
22.5.4
16 ビット PPG 状態制御レジスタ上位 , 下位 (PCNTH1, PCNTL1)......................... 458
22.6 16 ビット PPG タイマ割込み............................................................................................. 462
22.7 16 ビット PPG タイマの動作説明と設定手順例 ................................................................ 463
22.8 16 ビット PPG タイマ使用上の注意 .................................................................................. 467
22.9 16 ビット PPG タイマのサンプル設定 .............................................................................. 468
第 23 章
16 ビットリロードタイマ ...................................................................... 471
23.1 16 ビットリロードタイマの概要 ........................................................................................ 472
23.2 16 ビットリロードタイマの構成 ........................................................................................ 474
23.3 16 ビットリロードタイマのチャネル................................................................................. 476
23.4 16 ビットリロードタイマの端子 ........................................................................................ 477
23.5 16 ビットリロードタイマのレジスタ................................................................................. 479
23.5.1
16 ビットリロードタイマ制御状態レジスタ上位 (TMCSRH1)................................ 480
23.5.2
16 ビットリロードタイマ制御状態レジスタ下位 (TMCSRL1) ................................ 482
23.5.3
16 ビットリロードタイマタイマレジスタ上位 (TMRH1)/ 下位 (TMRL1) ................ 484
23.5.4
16 ビットリロードタイマリロードレジスタ上位 (TMRLRH1)/ 下位 (TMRLRL1) ... 485
23.6 16 ビットリロードタイマの割込み .................................................................................... 486
23.7 16 ビットリロードタイマの動作説明と設定手順例 ........................................................... 487
23.7.1
内部クロックモード ................................................................................................. 489
23.7.2
イベントカウントモード .......................................................................................... 493
23.8 16 ビットリロードタイマ使用上の注意 ............................................................................. 495
23.9 16 ビットリロードタイマの設定例 .................................................................................... 496
第 24 章
マルチパルスジェネレータ .................................................................... 499
24.1 マルチパルスジェネレータの概要...................................................................................... 500
24.2 マルチパルスジェネレータのブロックダイヤグラム ......................................................... 504
24.3 マルチパルスジェネレータの端子...................................................................................... 514
24.4 マルチパルスジェネレータのレジスタ............................................................................... 518
24.4.1
出力制御レジスタ (OPCUR, OPCLR) ...................................................................... 520
viii
24.4.2
出力データレジスタ (OPDUR, OPDLR) .................................................................. 524
24.4.3
出力データバッファレジスタ (OPDBRH, OPDBRL) ............................................... 529
24.4.4
入力制御レジスタ (IPCUR, IPCLR).......................................................................... 533
24.4.5
コンペアクリアレジスタ (CPCUR, CPCLR)............................................................ 537
24.4.6
タイマバッファレジスタ (TMBUR, TMBLR)............................................................ 538
24.4.7
タイマ制御状態レジスタ (TCSR)............................................................................. 539
24.4.8
ノイズキャンセル制御レジスタ (NCCR) ................................................................. 541
24.5 マルチパルスジェネレータの割込み .................................................................................. 543
24.6 マルチパルスジェネレータの動作...................................................................................... 546
24.6.1
位置検出の動作 ........................................................................................................ 548
24.6.2
データ書込み制御ユニットの動作............................................................................ 551
24.6.3
出力データバッファレジスタの動作 ........................................................................ 556
24.6.4
出力データレジスタへのデータ転送動作................................................................. 558
24.6.5
DTTI 入力制御の動作 ............................................................................................... 575
24.6.6
ノイズ除去機能の動作 ............................................................................................. 578
24.6.7
16 ビットタイマの動作 ............................................................................................ 579
24.7 マルチパルスジェネレータ使用上の注意 ........................................................................... 584
24.8 マルチパルスジェネレータのサンプルプログラム............................................................. 587
第 25 章
UART/SIO .............................................................................................. 591
25.1 UART/SIO の概要 ............................................................................................................... 592
25.2 UART/SIO の構成 ............................................................................................................... 593
25.3 UART/SIO のチャネル........................................................................................................ 595
25.4 UART/SIO の端子 ............................................................................................................... 596
25.5 UART/SIO のレジスタ........................................................................................................ 599
25.5.1
UART/SIO シリアルモード制御レジスタ 1 (SMC10) .............................................. 600
25.5.2
UART/SIO シリアルモード制御レジスタ 2 (SMC20) .............................................. 602
25.5.3
UART/SIO シリアルステータスアンドデータレジスタ (SSR0) .............................. 604
25.5.4
UART/SIO シリアル入力データレジスタ (RDR0).................................................... 606
25.5.5
UART/SIO シリアル出力データレジスタ (TDR0) .................................................... 607
25.6 UART/SIO の割込み ........................................................................................................... 609
25.7 UART/SIO の動作説明と設定手順例 .................................................................................. 610
25.7.1
動作モード 0 の動作説明 ......................................................................................... 611
25.7.2
動作モード 1 の動作説明 ......................................................................................... 618
25.8 UART/SIO の設定例 ........................................................................................................... 624
第 26 章
UART/SIO 専用ボーレートジェネレータ ............................................. 629
26.1 UART/SIO 専用ボーレートジェネレータの概要 ................................................................ 630
26.2 UART/SIO 専用ボーレートジェネレータのチャネル ......................................................... 631
26.3 UART/SIO 専用ボーレートジェネレータのレジスタ ......................................................... 632
26.3.1
UART/SIO 専用ボーレートジェネレータプリスケーラ選択レジスタ (PSSR0) ...... 633
26.3.2
UART/SIO 専用ボーレートジェネレータボーレート設定レジスタ (BRSR0).......... 634
26.4 UART/SIO 専用ボーレートジェネレータの動作説明 ......................................................... 635
第 27 章
27.1
27.2
27.3
27.4
I2C .......................................................................................................... 637
I2C の概要........................................................................................................................... 638
I2C の構成........................................................................................................................... 639
I2C のチャネル ................................................................................................................... 642
I2C バスインタフェースの端子 .......................................................................................... 643
ix
27.5 I2C のレジスタ ................................................................................................................... 645
27.5.1
I2C バス制御レジスタ (IBCR00,IBCR10) ................................................................. 646
27.5.2
I2C バスステータスレジスタ (IBSR0) ...................................................................... 653
27.5.3
I2C データレジスタ (IDDR0) .................................................................................... 656
27.5.4
I2C アドレスレジスタ (IAAR0)................................................................................. 657
27.5.5
I2C クロック制御レジスタ (ICCR0) ......................................................................... 658
2
27.6 I C の割込み ....................................................................................................................... 660
27.7 I2C の動作説明と設定手順例 .............................................................................................. 663
27.7.1
l2C インタフェース .................................................................................................. 664
27.7.2
MCU スタンバイモードに対するウェイクアップ機能............................................. 672
27.8 I2C 使用上の注意 ................................................................................................................ 674
27.9 l2C の設定例 ....................................................................................................................... 676
第 28 章
デュアルオペレーションフラッシュメモリ........................................... 681
28.1 デュアルオペレーションフラッシュメモリの概要............................................................. 682
28.2 デュアルオペレーションフラッシュメモリのセクタ / バンク構成 .................................... 684
28.3 デュアルオペレーションフラッシュメモリのレジスタ ..................................................... 685
28.3.1
フラッシュメモリステータスレジスタ 2 (FSR2)..................................................... 686
28.3.2
フラッシュメモリステータスレジスタ (FSR).......................................................... 689
28.3.3
フラッシュメモリセクタ書込み制御レジスタ 0 (SWRE0) ...................................... 693
28.3.4
フラッシュメモリステータスレジスタ 3 (FSR3)..................................................... 696
28.4 フラッシュメモリ自動アルゴリズム起動方法.................................................................... 703
28.5 自動アルゴリズム実行状態の確認...................................................................................... 705
28.5.1
データポーリングフラグ (DQ7) ............................................................................... 707
28.5.2
トグルビットフラグ (DQ6) ...................................................................................... 709
28.5.3
タイミングリミット超過フラグ (DQ5) .................................................................... 710
28.5.4
セクタ消去タイマフラグ (DQ3) ............................................................................... 711
28.6 フラッシュメモリ書込み / 消去 .......................................................................................... 712
28.6.1
フラッシュメモリを読出し / リセット状態にする ................................................... 713
28.6.2
フラッシュメモリへデータを書き込む .................................................................... 714
28.6.3
フラッシュメモリの全データを消去する ( チップ消去 ).......................................... 716
28.6.4
フラッシュメモリの任意のデータを消去する ( セクタ消去 ) .................................. 717
28.6.5
フラッシュメモリのセクタ消去を一時停止する ...................................................... 719
28.6.6
フラッシュメモリのセクタ消去を再開する ............................................................. 720
28.7 デュアルオペレーションフラッシュメモリの動作............................................................. 721
28.8 フラッシュセキュリティ .................................................................................................... 723
28.9 デュアルオペレーションフラッシュメモリ使用上の注意.................................................. 724
第 29 章
シリアル書込み接続例 ........................................................................... 725
29.1 シリアル書込み接続の基本構成 ......................................................................................... 726
29.2 シリアル書込み接続例........................................................................................................ 728
第 30 章
不揮発性レジスタ (NVR) の機能 ............................................................ 731
30.1 NVR インタフェースの概要 ............................................................................................... 732
30.2 NVR インタフェースの構成 ............................................................................................... 733
30.3 NVR インタフェースのレジスタ ........................................................................................ 734
30.3.1
メイン CR クロックトリミングレジスタ ( 上位 ) (CRTH) ....................................... 735
30.3.2
メイン CR クロックトリミングレジスタ ( 下位 ) (CRTL)........................................ 737
30.3.3
ウォッチドッグタイマ選択 ID レジスタ (WDTH, WDTL) ........................................ 738
x
30.4 メイン CR クロックトリミング使用上の注意 .................................................................... 740
30.5 NVR の使用上の注意 .......................................................................................................... 742
第 31 章
システム構成コントローラ .................................................................... 743
31.1 システム構成レジスタ (SYSC) の概要 ............................................................................... 744
31.2 システム構成レジスタ (SYSC)........................................................................................... 745
31.3 コントローラ使用上の注意................................................................................................. 748
付録
付録 A
付録 B
付録 C
付録 D
付録 E
E.1
E.2
E.3
E.4
E.5
付録 F
索引
............................................................................................................... 749
I/O マップ ...................................................................................................................... 750
割込み要因一覧表.......................................................................................................... 757
メモリマップ ................................................................................................................. 758
MB95390H シリーズの端子状態 ................................................................................... 759
命令概要 ........................................................................................................................ 763
アドレッシング ........................................................................................................... 766
特殊な命令について.................................................................................................... 770
ビット操作命令 (SETB, CLRB)................................................................................... 774
F2MC-8FX 命令一覧表................................................................................................ 775
命令マップ .................................................................................................................. 779
マスクオプション.......................................................................................................... 780
............................................................................................................... 781
レジスタ索引........................................................................................................... 803
端子機能索引........................................................................................................... 807
割込みベクタ索引 ................................................................................................... 809
xi
xii
本版での主な変更内容
ページ
-
変更内容 ( 詳細は本文を参照してください。)
初版
xiii
xiv
第1章
概要
MB95390H シリーズの特長や基本的な仕様につい
て説明します。
CM26-10129-1
1.1
MB95390H シリーズの特長
1.2
MB95390H シリーズの品種構成
1.3
品種間の相違点と品種選択時の注意事項
1.4
MB95390H シリーズのブロックダイヤグラム
1.5
端子配列図
1.6
パッケージ外形寸法図
1.7
端子機能説明
1.8
入出力回路形式
FUJITSU SEMICONDUCTOR LIMITED
1
第 1 章概要
1.1 MB95390H シリーズの特長
1.1
MB95390H シリーズ
MB95390H シリーズの特長
MB95390H シリーズは , コンパクトな命令セットに加え , 多様な周辺機能を内蔵した
汎用ワンチップマイクロコントローラです。
■ MB95390H シリーズの特長
● F2 MC-8FX CPU コア
コントローラに最適な命令体系
• 乗除算命令
• 16 ビット算術演算
• ビットテストによるブランチ命令
• ビット操作命令 , その他
● クロック
• 選択可能なメインクロックソース
メイン発振クロック ( 最大 16.25 MHz, 最大マシンクロック周波数：8.125 MHz)
外部クロック ( 最大 32.5 MHz, 最大マシンクロック周波数：16.25 MHz)
メイン CR クロック (1/8/10/12.5 MHz ±2%, 最大マシンクロック周波数：12.5 MHz)
• 選択可能なサブクロックソース
サブ発振クロック (32.768 kHz)
外部クロック (32.768 kHz)
サブ CR クロック ( 標準：100 kHz, 最小：50 kHz, 最大：200 kHz)
● タイマ
･ 8/16 ビット複合タイマ × 2 チャネル
･ 8/16 ビット PPG × 3 チャネル
･ 16 ビット PPG × 1 チャネル ( マルチパルスジェネレータと連動して , または独立し
て動作可能 )
･ 16 ビットリロードタイマ × 1 チャネル ( マルチパルスジェネレータと連動して , ま
たは独立して動作可能 )
･タイムベースタイマ × 1 チャネル
･時計プリスケーラ × 1 チャネル
● UART/SIO
• 全二重ダブルバッファ
• クロック同期シリアルデータ転送 (SIO) およびクロック非同期 (UART) シリアル
データ転送が可能
● I2C
• ウェイクアップ機能内蔵
2
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
MB95390H シリーズ
第 1 章概要
1.1 MB95390H シリーズの特長
● マルチパルスジェネレータ (MPG)
･ 16 ビットリロードタイマ × 1 チャネル
･ 16 ビット PPG タイマ × 1 チャネル
• 波形シーケンサ ( バッファおよびコンペアクリア機能付き 16 ビットタイマを含む )
● LIN-UART
• 全二重ダブルバッファ
• クロック同期シリアルデータ転送およびクロック非同期シリアルデータ転送が可
能
● 外部割込み
• エッジ検出による割込み ( 立上りエッジ , 立下りエッジまたは両エッジから選択可
能)
• 各種の低消費電力 ( スタンバイ ) モードからの解除としても使用可能
● 8/10 ビット A/D コンバータ
• 8 ビットまたは 10 ビット分解能の選択が可能
● 低電力消費モード ( スタンバイモード )
• ストップモード
• スリープモード
• 時計モード
• タイムベースタイマモード
● I/O ポート
• MB95F394H/F396H/F398H ( 最大ポート数 : 44)
汎用入出力ポート (N-ch オープンドレイン ) : 3 本
汎用入出力ポート (CMOS I/O) : 41 本
• MB95F394K/F396K/F398K ( 最大ポート数 : 45)
汎用入出力ポート (N-ch オープンドレイン ) : 4 本
汎用入出力ポート (CMOS I/O) : 41 本
● オンチップデバッグ
• 1 線式シリアル制御
• シリアル書込み対応 ( 非同期モード )
● ハードウェア / ソフトウェアウォッチドッグタイマ
• ハードウェアウォッチドッグタイマ内蔵
• ソフトウェアウォッチドッグタイマ内蔵
● 低電圧検出リセット回路
• 低電圧検出器内蔵
● クロックスーパバイザカウンタ
• クロックスーパバイザカウンタ機能内蔵
CM26-10129-1
FUJITSU SEMICONDUCTOR LIMITED
3
第 1 章概要
1.1 MB95390H シリーズの特長
MB95390H シリーズ
● ポート入力電圧レベルを変更可能
• CMOS 入力レベル / ヒステリシス入力レベル
● デュアルオペレーションフラッシュメモリ
• 消去 / 書込み動作および読出し動作が , 異なるバンク ( 上位バンク / 下位バンク ) で
同時に実行可能
● フラッシュメモリセキュリティ機能
• フラッシュメモリ内容の保護
4
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
MB95390H シリーズ
1.2
MB95390H シリーズの品種構成
第 1 章概要
1.2 MB95390H シリーズの品種構成
表 1.2-1 は , MB95390H シリーズの品種構成です。
■ MB95390H シリーズの品種構成
表 1.2-1
MB95390H シリーズの品種構成 (1 / 2)
品種
項目
分類
クロックスーパバイザ
カウンタ
ROM 容量
RAM 容量
低電圧検出リセット
リセット入力
CPU 機能
汎用入出力
タイムベースタイマ
ハードウェアウォッチ
ドッグタイマ /
ソフトウェアウォッチ
ドッグタイマ
ワイルドレジスタ
LIN-UART
8/10 ビット A/D
コンバータ
8/16 ビット複合タイマ
外部割込み
オンチップデバッグ
CM26-10129-1
MB95F394H MB95F396H MB95F398H MB95F394K MB95F396K MB95F398K
フラッシュメモリ品
メインクロックの発振を監視
20K バイト 36K バイト 60K バイト 20K バイト 36K バイト 60K バイト
496 バイト 1008 バイト 2032 バイト 496 バイト 1008 バイト 2032 バイト
なし
あり
専用のリセット入力あり
ソフトウェアにより選択
基本命令数
：136
命令ビット長
：8 ビット
命令長
：1 ～ 3 バイト
データビット長
：1, 8, 16 ビット
最小命令実行時間
：61.5 ns ( マシンクロック周波数＝ 16.25 MHz 時 )
割込み処理時間
：0.6 μs ( マシンクロック周波数＝ 16.25 MHz 時 )
I/O ポート ( 最大 )：44 本
I/O ポート ( 最大 )：45 本
CMOS I/O：41 本
CMOS I/O：41 本
N-ch オープンドレイン：4 本
N-ch オープンドレイン：3 本
割込み周期：0.256 ms ～ 8.3 s ( 外部クロック＝ 4 MHz 時 )
リセット発生周期
メイン発振クロック 10 MHz 時：105 ms ( 最小 )
サブ CR クロックをハードウェアウォッチドッグタイマのソースクロックと
して使用可能
3 バイト分のデータ置換え可能
専用リロードタイマによって広範囲の通信速度の選択が可能
クロック同期のシリアルデータ転送およびクロック非同期のシリアルデー
タ転送が可能
LIN 機能は LIN マスタまたは LIN スレーブとして使用可能
12 チャネル
8 ビットまたは 10 ビット分解能の選択が可能
2 チャネル
タイマは 8 ビットタイマ× 2 チャネル , または 16 ビットタイマ× 1 チャネルと
して構成可能
タイマ機能 , PWC 機能 , PWM 機能およびインプットキャプチャ機能内蔵
カウントクロック：内部クロック (7 種類 ) および外部クロックから選択可能
方形波出力可能
8 チャネル
エッジ検出による割込み ( 立上りエッジ , 立下りエッジまたは両エッジから
選択可能 )
各種スタンバイモードからの解除として使用可能
1 線式シリアル制御
シリアル書込み対応 ( 非同期モード )
FUJITSU SEMICONDUCTOR LIMITED
5
第 1 章概要
1.2 MB95390H シリーズの品種構成
表 1.2-1
項目
MB95390H シリーズ
MB95390H シリーズの品種構成 (2 / 2)
品種 MB95F394H MB95F396H MB95F398H MB95F394K MB95F396K MB95F398K
1 チャネル
UART/SIO のデータ転送可能
全二重ダブルバッファ, 可変データ長 (5/6/7/8 ビット ), ボーレートジェネ
レータ内蔵 , エラー検出機能
UART/SIO
NRZ 方式転送フォーマット
LSB ファーストおよび MSB ファーストのデータ転送が使用可能
クロック非同期 (UART) またはクロック同期 (SIO) のシリアルデータ転送が
使用可能
1 チャネル
マスタ / スレーブ送受信
I 2C
バスエラー機能 , アービトレーション機能 , 転送方向検出機能 , ウェイク
アップ機能
スタートコンディションの繰り返し発生および検出機能
3 チャネル
タイマ 1 チャネルにつき 8 ビットタイマ× 2 チャネルまたは , 16 ビットタイ
8/16 ビット PPG
マ× 1 チャネルとして使用可能
カウンタ動作クロック：8 種類のクロックソースから選択可能
PWM モードおよびワンショットモードが利用可能
カウンタ動作クロック：8 種類のクロックソースから選択可能
16 ビット PPG
外部トリガ起動対応
マルチパルスジェネレータと連動して , または独立して動作可能
2 つのクロックモードとカウンタ動作モードが使用可能
方形波出力可能
16 ビットリロードタイ
カウントクロック：内部クロック 7 種類および外部クロックから選択可能
マ
2 つのカウンタ動作モード：リロードモード , ワンショットモード
マルチパルスジェネレータと連動して , または独立して動作可能
16 ビット PPG タイマ：1 チャネル
16 ビットリロードタイマ動作：トグル出力 , シングルショット出力選択可
マルチパルスジェネレー
イベントカウンタ：1 チャネル
タ
波形シーケンサ ( バッファおよびコンペアクリア機能付き 16 ビットタイマ
を含む )
時計プリスケーラ
8 種類のインターバル時間から選択可能
自動プログラミング , Embedded Algorithm
書込み / 消去 / 消去一時停止 / 消去再開コマンドをサポート
Embedded Algorithm 完了を示すフラグ
フラッシュメモリ
書込み / 消去回数：100000 回
データ保持期間：20 年間
フラッシュ内容を保護するフラッシュセキュリティ機能
スタンバイモード
スリープモード , ストップモード , 時計モード , タイムベースタイマモード
FPT-48P-M49
パッケージ
LCC-48P-M11
6
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
第 1 章概要
1.3 品種間の相違点と品種選択時の注意事項
MB95390H シリーズ
1.3
品種間の相違点と品種選択時の注意事項
MB95390H シリーズの品種間の相違点と品種選択時の注意事項について説明します。
■ 品種間の相違点と品種選択時の注意事項
・消費電流
オンチップデバッグ機能を使用する場合は , フラッシュメモリの消去 / 書込み時の消
費電流を考慮してください。
消費電流の詳細については, MB95390Hシリーズデータシートの「■電気的特性」を参
照してください。
・パッケージ
各パッケージの詳細は ,「1.6 パッケージ外形寸法図」を参照してください。
・動作電圧
動作電圧は , オンチップデバッグ機能の使用 / 未使用により異なります。動作電圧の
詳細については , MB95390H シリーズデータシートの「■電気的特性」を参照してく
ださい。
・オンチップデバッグ機能
オンチップデバッグファンクションと評価ツールの接続には , VCC, VSS, およびシリ
アル通信との接続が必要です。
CM26-10129-1
FUJITSU SEMICONDUCTOR LIMITED
7
第 1 章概要
1.4 MB95390H シリーズのブロックダイヤグラム
1.4
MB95390H シリーズ
MB95390H シリーズのブロックダイヤグラム
MB95390H シリーズのブロックダイヤグラムを図 1.4-1 に示します。
■ MB95390H シリーズのブロックダイヤグラム
図 1.4-1 MB95390H シリーズのブロックダイヤグラム
F2MC-8FX CPU
PF2*1/RST*2
セキュリティ機能付き
デュアルオペレーション
フラッシュメモリ
(60 Kバイト)
LVD によるリセット
PF1/X1*2
PF0/X0*2
PG2/X1A*2
発振回路
CR 発振
PG1/X0A*2
(P04/HCLK1)
RAM (496/1008/2032バイト)
クロック制御
P70/TO00
(P05/HCLK2)
8/16 ビット複合タイマ ch.0
P12/DBG*1
オンチップデバッグ
P74/EC0
ワイルドレジスタ
8/10 ビット A/D コンバータ
P00/INT00 to P07/INT07
P71/TO01
(P00/AN00 to P07/AN07)
P40/AN08 to P43/AN11
外部割込み
(P62/TO10)
割込み制御
(P64/EC1)
(P61/TI1)
P44/TO1
LIN-UART
P47/SIN
P62/OPT0 to P67/OPT5*3
波形シーケンサ
P75/UCK0
P76/UO0
(P63/TO11)
MPG
16 ビットリロードタイマ
P45/SCK
P46/SOT
内部バス
C
8/16 ビット複合タイマ ch.1
UART/SIO
P17/SNI0, PG1/SNI1, PG2/SNI2
P60/DTTI
P61/TI1
P77/UI0
P72/SCL*1
P73/SDA*1
(P62/PPG00*3), P13/PPG00
(P63/PPG01*3), P14/PPG01
(P66/PPG20*3), P15/PPG20
(P67/PPG21*3), P16/PPG21
16 ビット PPG
I2C
8/16 ビット PPG ch.1
8/16 ビット PPG ch.0
(P67/TRG1)
(P66/PPG1)
P10/PPG10, (P64/PPG10*3)
P11/PPG11, (P65/PPG11*3)
8/16 ビット PPG ch.2
ポート
Vcc
*1: PF2, P12, P72, P73は, N-ch オープンドレイン端子です。
Vss
*2: ソフトウェアオプション
ポート
*3: P62 ～ P67 は大電流用端子です。
（注意事項）
（）内の端子は, 他の周辺機能との兼用端子を意味しています。
8
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
第 1 章概要
1.5 端子配列図
MB95390H シリーズ
1.5
端子配列図
図 1.5-1, 図 1.5-2 に , MB95390H シリーズ (2 種 ) の端子配列図を示します。
■ FPT-48P-M49 の端子配列図
PG2/X1A/SNI2
PG1/X0A/SNI1
Vcc
C
P40/AN08
P41/AN09
P42/AN10
P43/AN11
Vss
PF1/X1
PF0/X0
PF2/RST
P07/INT07/AN07
P06/INT06/AN06
P05/INT05/AN05/HCLK2
P04/INT04/AN04/HCLK1
P03/INT03/AN03
P02/INT02/AN02
P01/INT01/AN01
P00/INT00/AN00
48
47
46
45
44
43
42
41
40
39
38
37
図 1.5-1 FPT-48P-M49 の端子配列図
36
35
34
33
P67*/OPT5/PPG21/TRG1
P66*/OPT4/PPG20/PPG1
P65*/OPT3/PPG11
P64*/OPT2/PPG10/EC1
32
31
30
29
P63*/OPT1/PPG01/TO11
P62*/OPT0/PPG00/TO10
P61/TI1
P60/DTTI
P44/TO1
1
2
3
4
5
6
7
8
9
28
P77/UI0
P45/SCK
P46/SOT
10
11
27
26
P76/UO0
P75/UCK0
P47/SIN
12
25
P74/EC0
(TOP VIEW)
LQFP48
20
21
22
23
24
P17/SNI0
P71/TO01
P72/SCL
P73/SDA
17
18
19
P14/PPG01
P15/PPG20
P16/PPG21
P70/TO00
13
14
15
16
P10/PPG10
P11/PPG11
P12/DBG
P13/PPG00
FPT-48P-M49
*: 大電流端子 (8 mA/12 mA)
CM26-10129-1
FUJITSU SEMICONDUCTOR LIMITED
9
第 1 章概要
1.5 端子配列図
MB95390H シリーズ
■ LCC-48P-M11 の端子配列図
PG2/X1A/SNI2
PG1/X0A/SNI1
Vcc
C
P40/AN08
P41/AN09
P42/AN10
P43/AN11
P44/TO1
1
2
3
4
5
6
7
8
9
Vss
PF1/X1
PF0/X0
PF2/RST
P07/INT07/AN07
P06/INT06/AN06
P05/INT05/AN05/HCLK2
P04/INT04/AN04/HCLK1
P03/INT03/AN03
P02/INT02/AN02
P01/INT01/AN01
P00/INT00/AN00
48
47
46
45
44
43
42
41
40
39
38
37
図 1.5-2 LCC-48P-M11 の端子配列図
(TOP VIEW)
QFN48
LCC-48P-M11
36
35
34
33
P67*/OPT5/PPG21/TRG1
P66*/OPT4/PPG20/PPG1
P65*/OPT3/PPG11
P64*/OPT2/PPG10/EC1
32
31
30
29
28
P63*/OPT1/PPG01/TO11
P62*/OPT0/PPG00/TO10
P61/TI1
P60/DTTI
P77/UI0
20
21
22
23
24
P17/SNI0
P70/TO00
P71/TO01
P72/SCL
P73/SDA
P75/UCK0
P74/EC0
17
18
19
P76/UO0
26
25
P14/PPG01
P15/PPG20
P16/PPG21
27
11
12
13
14
15
16
10
P46/SOT
P47/SIN
P10/PPG10
P11/PPG11
P12/DBG
P13/PPG00
P45/SCK
*: 大電流端子 (8 mA/12 mA)
10
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CM26-10129-1
第 1 章概要
1.6 パッケージ外形寸法図
MB95390H シリーズ
1.6
パッケージ外形寸法図
MB95390H シリーズには , 2 種類のパッケージが用意されています。
■ FPT-48P-M49 の外形寸法図
図 1.6-1 FPT-48P-M49 の外形寸法
プラスチック・LQFP, 48 ピン
リードピッチ
0.50 mm
パッケージ幅×
パッケージ長さ
7.00 mm × 7.00 mm
リード形状
ガルウィング
リード曲げ方向
正曲げ
封止方法
プラスチックモールド
取付け高さ
1.70 mm Max.
質量
0.17 g
(FPT-48P-M49)
プラスチック・LQFP, 48 ピン
（FPT-48P-M49）
注 1）* 印寸法はレジン残りを含まず。
注 2）端子幅および端子厚さはメッキ厚を含む。
注 3）端子幅はタイバ切断残りを含まず。
9.00±0.20(.354±.008)SQ
*7.00±0.10(.276±.004)SQ
36
0.145±0.055
(.006±.002)
25
24
37
0.08(.003)
Details of "A" part
+0.20
1.50 –0.10
+.008
13
48
"A"
0°~8°
1
0.50(.020)
(Mounting height)
.059 –.004
INDEX
0.10±0.10
(.004±.004)
(Stand off)
12
0.22±0.05
(.008±.002)
0.08(.003)
0.25(.010)
M
0.60±0.15
(.024±.006)
C
2010 FUJITSU SEMICONDUCTOR LIMITED HMbF48-49Sc-1-2
単位：mm （inches）
注意：括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
CM26-10129-1
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11
第 1 章概要
1.6 パッケージ外形寸法図
MB95390H シリーズ
■ LCC-48P-M11 の外形寸法図
図 1.6-2 LCC-48P-M11 の外形寸法
プラスチック・QFN, 48 ピン
リードピッチ
0.50 mm
パッケージ幅×
パッケージ長さ
7.00 mm × 7.00 mm
封止方法
プラスチックモールド
取付け高さ
0.80 mm Max.
質量
0.12 g
(LCC-48P-M11)
プラスチック・QFN, 48 ピン
（LCC-48P-M11）
7.00±0.10
(.276±.004)
4.40±0.15
(.173±.006)
7.00±0.10
(.276±.004)
4.40±0.15
(.173±.006)
INDEX AREA
+0.05
0.25 –0.07
(.010 +.002
–.003 )
0.50(.020)
0.50±0.05
(.020±.002)
1PIN CORNER
(C0.30(C.012))
(TYP)
0.75±0.05
(.030±.002)
+0.03
0.02 –0.02
(.001 +.001
–.001 )
C
(0.20(.008))
2009-2010 FUJITSU SEMICONDUCTOR LIMITED C48064S-c-1-2
単位：mm （inches）
注意：括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
12
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第 1 章概要
1.7 端子機能説明
MB95390H シリーズ
1.7
端子機能説明
表 1.7-1 に MB95390H シリーズの端子機能説明を示します。下記表の「入出力回路形
式」欄に表示されているアルファベットは, 表 1.8-1の「分類」欄のアルファベットに対
応します。
■ 端子機能説明
表 1.7-1
端子機能説明 (1 / 5)
端子番号
LQFP48*1
QFN48*2
端子名
入出力
回路
形式 *3
汎用入出力ポートです。
PG2
1
2
1
2
X1A
機能
C
サブクロック用入出力発振端子です。
SNI2
MPG 波形シーケンサの位置検出機能用トリガ入力端子です。
PG1
汎用入出力ポートです。
X0A
C
サブクロック用入力発振端子です。
MPG 波形シーケンサの位置検出機能用トリガ入力端子です。
SNI1
3
3
VCC
—
電源端子です。
4
4
C
—
コンデンサ接続端子です。
5
5
汎用入出力ポートです。
P40
K
AD コンバータアナログ入力端子です。
AN08
汎用入出力ポートです。
P41
6
6
K
AD コンバータアナログ入力端子です。
AN09
汎用入出力ポートです。
P42
7
7
K
AD コンバータアナログ入力端子です。
AN10
汎用入出力ポートです。
P43
8
8
K
AD コンバータアナログ入力端子です。
AN11
汎用入出力ポートです。
P44
9
9
G
16 ビットリロードタイマ ch.0 出力端子です。
TO1
汎用入出力ポートです。
P45
10
10
G
LIN-UART クロック入出力端子です。
SCK
汎用入出力ポートです。
P46
11
11
G
LIN-UART データ出力端子です。
SOT
汎用入出力ポートです。
P47
12
12
J
SIN
CM26-10129-1
LIN-UART データ入力端子です。
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13
第 1 章概要
1.7 端子機能説明
表 1.7-1
MB95390H シリーズ
端子機能説明 (2 / 5)
端子番号
LQFP48*1
QFN48*2
13
13
端子名
入出力
回路
形式 *3
汎用入出力ポートです。
P10
G
8/16 ビット PPG ch.1 出力端子です。
PPG10
汎用入出力ポートです。
P11
14
14
G
8/16 ビット PPG ch.1 出力端子です。
PPG11
汎用入出力ポートです。
P12
15
15
H
DBG 入力端子です。
DBG
汎用入出力ポートです。
P13
16
16
G
8/16 ビット PPG ch.0 出力端子です。
PPG00
汎用入出力ポートです。
P14
17
17
G
8/16 ビット PPG ch.0 出力端子です。
PPG01
汎用入出力ポートです。
P15
18
18
G
8/16 ビット PPG ch.2 出力端子です。
PPG20
汎用入出力ポートです。
P16
19
19
G
8/16 ビット PPG ch.2 出力端子です。
PPG21
汎用入出力ポートです。
P17
20
20
G
MPG 波形シーケンサの位置検出機能用トリガ入力端子です。
SNI0
汎用入出力ポートです。
P70
21
21
G
8/16 ビット複合タイマ ch.0 出力端子です。
TO00
汎用入出力ポートです。
P71
22
22
G
8/16 ビット複合タイマ ch.0 出力端子です。
TO01
汎用入出力ポートです。
P72
23
23
I
I2C クロック入出力端子です。
SCL
汎用入出力ポートです。
P73
24
24
I
I2C データ入出力端子です。
SDA
汎用入出力ポートです。
P74
25
25
G
8/16 ビット複合タイマ ch.0 クロック入力端子です。
EC0
汎用入出力ポートです。
P75
26
26
G
UART/SIO ch.0 クロック入出力端子です。
UCK0
汎用入出力ポートです。
P76
27
27
G
UART/SIO ch.0 データ出力端子です。
UO0
汎用入出力ポートです。
P77
28
28
J
UI0
14
機能
UART/SIO ch.0 データ入力端子です。
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CM26-10129-1
第 1 章概要
1.7 端子機能説明
MB95390H シリーズ
表 1.7-1
端子機能説明 (3 / 5)
端子番号
LQFP48*1
QFN48*2
29
29
端子名
入出力
回路
形式 *3
汎用入出力ポートです。
P60
G
MPG 波形シーケンサ入力端子です。
DTTI
汎用入出力ポートです。
P61
30
31
30
31
G
TI1
16 ビットリロードタイマ ch.0 出力端子です。
P62
汎用入出力ポートです。
大電流端子です。
OPT0
D
32
8/16 ビット PPG ch.0 出力端子です。
TO10
8/16 ビット複合タイマ ch.1 出力端子です。
汎用入出力ポートです。
大電流端子です。
OPT1
D
33
8/16 ビット PPG ch.0 出力端子です。
TO11
8/16 ビット複合タイマ ch.1 出力端子です。
汎用入出力ポートです。
大電流端子です。
OPT2
D
34
EC1
8/16 ビット複合タイマ ch.1 クロック入力端子です。
P65
汎用入出力ポートです。
大電流端子です。
OPT3
D
汎用入出力ポートです。
大電流端子です。
P66
35
OPT4
D
CM26-10129-1
36
MPG 波形シーケンサ出力端子です。
PPG20
8/16 ビット PPG ch.2 出力端子です。
PPG1
16 ビット PPG ch.1 出力端子です。
汎用入出力ポートです。
大電流端子です。
P67
36
MPG 波形シーケンサ出力端子です。
8/16 ビット PPG ch.1 出力端子です。
PPG11
35
MPG 波形シーケンサ出力端子です。
8/16 ビット PPG ch.1 出力端子です。
PPG10
34
MPG 波形シーケンサ出力端子です。
PPG01
P64
33
MPG 波形シーケンサ出力端子です。
PPG00
P63
32
機能
OPT5
D
MPG 波形シーケンサ出力端子です。
PPG21
8/16 ビット PPG ch.2 出力端子です。
TRG1
16 ビット PPG ch.1 トリガ入力端子です。
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15
第 1 章概要
1.7 端子機能説明
表 1.7-1
MB95390H シリーズ
端子機能説明 (4 / 5)
端子番号
LQFP48*1
QFN48*2
端子名
入出力
回路
形式 *3
汎用入出力ポートです。
P00
37
37
INT00
E
汎用入出力ポートです。
P01
38
INT01
E
汎用入出力ポートです。
P02
39
INT02
E
汎用入出力ポートです。
P03
40
INT03
E
汎用入出力ポートです。
P04
外部割込み入力端子です。
INT04
41
E
A/D コンバータアナログ入力端子です。
AN04
外部クロック入力端子です。
HCLK1
汎用入出力ポートです。t
P05
外部割込み入力端子です。
INT05
42
42
E
A/D コンバータアナログ入力端子です。
AN05
外部クロック入力端子です。
HCLK2
汎用入出力ポートです。
P06
43
43
INT06
E
汎用入出力ポートです。
P07
44
INT07
E
汎用入出力ポートです。
PF2
45
A
RST
46
B
メインクロック入力発振端子です。
X0
汎用入出力ポートです。
PF1
47
47
B
X1
16
リセット端子です。
MB95F394H/F396H/F398H では専用リセット端子となります。
汎用入出力ポートです。
PF0
46
外部割込み入力端子です。
A/D コンバータアナログ入力端子です。
AN07
45
外部割込み入力端子です。
A/D コンバータアナログ入力端子です。
AN06
44
外部割込み入力端子です。
A/D コンバータアナログ入力端子です。
AN03
41
外部割込み入力端子です。
A/D コンバータアナログ入力端子です。
AN02
40
外部割込み入力端子です。
A/D コンバータアナログ入力端子です。
AN01
39
外部割込み入力端子です。
A/D コンバータアナログ入力端子です。
AN00
38
機能
メインクロック入出力発振端子です。
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第 1 章概要
1.7 端子機能説明
MB95390H シリーズ
表 1.7-1
端子機能説明 (5 / 5)
端子番号
LQFP48*1
QFN48*2
48
48
端子名
入出力
回路
形式 *3
VSS
—
機能
電源 (GND) 端子です。
1: パッケージコード：FPT-48P-M49
2: パッケージコード：LCC-48P-M11
3: 入出力回路形式については「1.8 入出力回路形式」を参照してください。
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17
第 1 章概要
1.8 入出力回路形式
MB95390H シリーズ
入出力回路形式
1.8
表 1.8-1 に入出力回路形式を示します。表 1.8-1 の「分類」欄のアルファベットは , 表
1.7-1 の「入出力回路形式」欄のアルファベットに対応しています。
■ 入出力回路形式
表 1.8-1
入出力回路形式 (1 / 4)
分類
回路
A
備考
リセット入力//ヒステリシス入力
リセット入力
リセット出力//デジタル出力
リセット出力
N-ch
B
ポート選択
P-ch
デジタル出力
• N-ch オープンドレイン出力
• ヒステリシス入力
• リセット出力
• 発振回路
• 高速側
帰還抵抗：約 1 MΩ
デジタル出力
N-ch
スタンバイ制御
ヒステリシス入力
• CMOS 出力
• ヒステリシス入力
クロック入力
X1
X0
スタンバイ制御/ポート選択
スタンバイ制御
ポート選択
P-ch
ポート選択
デジタル出力
N-ch
デジタル出力
スタンバイ制御
ヒステリシス入力
18
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第 1 章概要
1.8 入出力回路形式
MB95390H シリーズ
表 1.8-1
入出力回路形式 (2 / 4)
分類
回路
C
備考
ポート選択
R
プルアップ制御
P-ch
デジタル出力
P-ch
デジタル出力
N-ch
スタンバイ制御
• 発振回路
• 低速側
帰還抵抗：約 10 MΩ
• CMOS 出力
• ヒステリシス入力
• プルアップ制御あり
ヒステリシス入力
クロック入力
X1A
X0A
スタンバイ制御/ポート選択
スタンバイ制御
ポート選択
ポート選択
R
プルアップ制御
デジタル出力
デジタル出力
P-ch
N-ch
デジタル出力
スタンバイ制御
ヒステリシス入力
D
P-ch
デジタル出力
デジタル出力
• CMOS 出力
• ヒステリシス入力
• 高電流出力
N-ch
スタンバイ制御
ヒステリシス入力
E
プルアップ制御
R
P-ch
デジタル出力
P-ch
•
•
•
•
CMOS 出力
ヒステリシス入力
プルアップ制御あり
アナログ入力
デジタル出力
N-ch
アナログ入力
A/D 制御
スタンバイ制御
ヒステリシス入力
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19
第 1 章概要
1.8 入出力回路形式
表 1.8-1
MB95390H シリーズ
入出力回路形式 (3 / 4)
分類
回路
F
備考
プルアップ制御
R
P-ch
デジタル出力
P-ch
デジタル出力
•
•
•
•
•
CMOS 出力
ヒステリシス入力
CMOS 入力
プルアップ制御あり
アナログ入力
N-ch
アナログ入力
A/D 制御
スタンバイ制御
ヒステリシス入力
CMOS 入力
G
プルアップ制御
R
P-ch
• CMOS 出力
• ヒステリシス入力
• プルアップ制御あり
デジタル出力
P-ch
デジタル出力
N-ch
スタンバイ制御
ヒステリシス入力
H
スタンバイ制御
ヒステリシス入力
• N-ch オープンドレイン出力
• ヒステリシス入力
デジタル出力
N-ch
I
デジタル出力
N-ch
スタンバイ制御
• N-ch オープンドレイン出力
• ヒステリシス入力
• CMOS 入力
ヒステリシス入力
CMOS 入力
J
プルアップ制御
R
P-ch
デジタル出力
P-ch
•
•
•
•
CMOS 出力
ヒステリシス入力
CMOS 入力
プルアップ制御あり
デジタル出力
N-ch
スタンバイ制御
ヒステリシス入力
CMOS 入力
20
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CM26-10129-1
第 1 章概要
1.8 入出力回路形式
MB95390H シリーズ
表 1.8-1
入出力回路形式 (4 / 4)
分類
回路
備考
プルアップ制御
R
P-ch
P-ch
デジタル出力
•
•
•
•
CMOS 出力
ヒステリシス入力
プルアップ制御あり
アナログ入力
デジタル出力
N-ch
スタンバイ制御
ヒステリシス入力
アナログ入力
アナログ
入力
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FUJITSU SEMICONDUCTOR LIMITED
21
第 1 章概要
1.8 入出力回路形式
22
MB95390H シリーズ
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
第2章
デバイス使用上の注意
MB95390H シリーズを使用する際の注意事項につ
いて説明します。
2.1
CM26-10129-1
デバイス使用上の注意
FUJITSU SEMICONDUCTOR LIMITED
23
第 2 章デバイス使用上の注意
2.1 デバイス使用上の注意
2.1
MB95390H シリーズ
デバイス使用上の注意
デバイスの電源電圧と端子の処理における注意事項を示します。
■ デバイス使用上の注意
• ラッチアップの防止
デバイスの使用時には , 印加電圧が最大電圧定格を超えないようにしてください。
CMOS IC では , 中耐圧・高耐圧以外の入出力端子に VCC より高い電圧や VSS より低
い電圧が印加された場合 , または MB95390H シリーズのデータシート内の「■ 電気
的特性」の「1. 絶対最大定格」に示す電源電圧の定格範囲外の電圧が VCC 端子または
VSS 端子に印加された場合 , ラッチ - アップ現象が発生することがあります。
ラッチアップ現象が発生すると電源電流が激増し , 素子を熱破壊する恐れがありま
す。
•
供給電圧の安定
供給電圧は , 安定させてください。
電源電圧が急激に変動すると , たとえ変動が VCC 電源電圧の動作保証範囲内であっ
ても誤動作を生じることがあります。
電圧安定化の基準として商用周波数 (50 Hz/60 Hz) での VCC リップル (p-p 値 ) は標
準 VCC 値の 10% 以下に , また電源の切換え時などの瞬時変化においては , 過度変動
率が 0.1 V/ms 以下になるよう電圧変動を抑えてください。
• 外部クロック使用時の注意
外部クロック使用時において , パワーオンリセット , サブクロックモードまたはス
トップモードの解除時には , 発振安定待ち時間が発生します。
■ 端子接続について
• 未使用端子の処理
入力に用いる未使用端子を開放のままにしておくと , 誤操作およびラッチアップ現
象による永久破壊の原因となることがあります。使用していない入力端子は ,2 kΩ
以上の抵抗を介してプルアップかプルダウンの処理をしてください。
不使用の入出
力端子は , 出力状態に設定して開放するか , 入力状態に設定し入力端子と同じ処理
をしてください。
不使用の出力端子は , 開放してください。
• 電源端子
不要輻射の低減 , グランドレベルの上昇によるストローブ信号の誤動作の防止 , 総
出力電流規格の遵守のために , 必ずすべての VCC 端子と VSS 端子をデバイスの外部
で電源とグランドに接続してください。また , 電流供給源と本デバイスの VCC 端子
と VSS 端子は低インピーダンスで接続してください。
本デバイスの近くで ,VCC 端子と VSS 端子の間に ,0.1 μF 程度のセラミックコンデン
サをバイパスコンデンサとして接続することをお勧めいたします
24
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第 2 章デバイス使用上の注意
2.1 デバイス使用上の注意
MB95390H シリーズ
• DBG 端子
DBG 端子を外部のプルアップ抵抗に直接接続してください。
ノイズによってデバイスが意図せずにデバッグモードに入るのを防止するため , プ
リント基板のレイアウトを設計するときは DBG 端子から VCC 端子または VSS 端子
への距離を最小限にしてください。
パワーオン後 , リセット出力が解除されるまでは ,DBG 端子が "L" レベルのままに
ならないようにしてください。
• RST 端子
RST を外部のプルアップ抵抗に直接接続してください。
ノイズによってデバイスが意図せずにリセットモードに入るのを防止するため , プ
リント基板のレイアウトを設計するときは RST 端子と VCC 端子または VSS 端子へ
の距離を最小限にしてください。
パワーオン後 ,RST/PF2 端子はリセット入出力端子と同じに機能します。また , リ
セット出力は SYSC レジスタの RSTOE ビットによって許可でき , リセット入力機能
または汎用入出力機能は SYSC レジスタの RSTEN ビットによって選択できます。
• C 端子
セラミックコンデンサまたは同程度の周波数特性のコンデンサを使用してくださ
い。VCC 端子のバスパスコンデンサは,CSより大きい容量値のコンデンサを使用して
ください。平滑コンデンサ CS への接続は , 下図を参照してください。ノイズによって
デバイスが意図せずに不明なモードに入るのを防止するため , プリント基板のレイ
アウトを設計するときは , C 端子から CS への距離および CS から VSS 端子への距離
を最小限にしてください。
図 2.1-1 DBG/RST/C 端子接続
DBG
C
RST
Cs
• シリアル通信に関する注意事項
デバイスはノイズによる異常なデータを受信する場合があるため , シリアル通信用
のボードレイアウト設計を行う際は , ノイズを最小限としてください。さらに , シリ
アル通信の正常な動作を確実にするために , シリアルデータにチェックビット ( パ
リティなど ) を追加することを推奨します。
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25
第 2 章デバイス使用上の注意
2.1 デバイス使用上の注意
26
MB95390H シリーズ
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第3章
メモリ空間
メモリ空間について説明します。
CM26-10129-1
3.1
メモリ空間
3.2
メモリマップ
FUJITSU SEMICONDUCTOR LIMITED
27
第 3 章メモリ空間
3.1 メモリ空間
3.1
MB95390H シリーズ
メモリ空間
MB95390H シリーズのメモリ空間は 64 K バイトで ,I/O 領域 , データ領域 , プログラ
ム領域によって構成されています。メモリ空間には,汎用レジスタやベクタテーブルな
ど , 特定の用途に使用される領域があります。
■ メモリ空間の構成
● I/O 領域 ( アドレス : 0000H ～ 007FH )
• この領域には , 内蔵する周辺機能の制御レジスタ , データレジスタが配置されています。
• I/O 領域はメモリ空間の一部に割り当てられているため , メモリにアクセスする場合
と同様にアクセスできます。
また,ダイレクトアドレッシング命令を用いることで,よ
り高速にアクセスできます。
● 拡張 I/O 領域 ( アドレス : 0F80H ～ 0FFFH)
• この領域には , 内蔵する周辺機能の制御レジスタ , データレジスタなどが配置され
ています。
• 拡張 I/O 領域はメモリ空間の一部に割り当てられている , メモリにアクセスする場
合と同様にアクセスできます。
● データ領域
• 内部データ領域としてスタティック RAM がデータ領域内に内蔵されています。
• 内部 RAM 容量は , 品種によって異なります。
• 0090H ～ 00FFH は , ダイレクトアドレッシング命令を用いることで , 高速にアクセ
スできます。
• 0100H ～ 087FH は , 拡張ダイレクトアドレッシング領域です。
ダイレクトバンクポイ
ンタの設定により,ダイレクトアドレッシング命令による高速アクセスが可能となり
ます。(MB95F398H/F398K)
• 0100H ～ 047FH は , 拡張ダイレクトアドレッシング領域です。
ダイレクトバンクポイ
ンタの設定により,ダイレクトアドレッシング命令による高速アクセスが可能となり
ます。(MB95F396H/F396K)
• 0100H ～ 027FH は , 拡張ダイレクトアドレッシング領域です。ダイレクトバンクポイ
ンタの設定により , ダイレクトアドレッシング命令による高速アクセスが可能とな
ります。(MB95F394H/F394K)
• 0100H ～ 01FFH は , 汎用レジスタ領域として使用できます。
(MB95F394H/F394K/F396H/F396K/F398H/F398K)
● プログラム領域
• 内部プログラム領域として ROM が内蔵されています。
• 内部 ROM 容量は , 品種によって異なります。
• FFC0H ～ FFFFH は , ベクタテーブルとして使用します。
• FFBCH ～ FFBFH は , 不揮発性レジスタのデータ保存に使用します。
28
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第 3 章メモリ空間
3.1 メモリ空間
MB95390H シリーズ
■ メモリマップ
図 3.1-1 メモリマップ
MB95F394H/F394K
0000H
I/O 領域
0080H
0090H
0100H
アクセス禁止
レジスタバンク
(汎用レジスタ領域)
0200H
MB95F396H/F396K
ダイレクト
0000H
アドレッシング
領域
0080H
0090H
0100H
拡張
ダイレクト
0200H
アドレッシング
領域
データ領域
I/O 領域
アクセス禁止
レジスタバンク
(汎用レジスタ領域)
MB95F398H/F398K
ダイレクト
0000H
アドレッシング
領域
0080H
0090H
0100H
拡張
ダイレクト
0200H
アドレッシング
領域
データ領域
I/O 領域
アクセス禁止
レジスタバンク
(汎用レジスタ領域)
ダイレクト
アドレッシング
領域
拡張
ダイレクト
アドレッシング
領域
データ領域
027FH
047FH
087FH
アクセス禁止
0F80H
0FFFH
外部入出力領域
アクセス禁止
0F80H
0FFFH
プログラム領域
1FFFH
外部入出力領域
プログラム領域
1FFFH
アクセス禁止
0F80H
外部入出力領域
0FFFH
空き領域
空き領域
7FFFH
プログラム領域
BFFFH
プログラム領域
プログラム領域
FFC0H
FFFFH
FFC0H
ベクタテーブル領域
CM26-10129-1
FFFFH
FFC0H
ベクタテーブル領域
FFFFH
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ベクタテーブル領域
29
第 3 章メモリ空間
3.1 メモリ空間
3.1.1
MB95390H シリーズ
特定用途の領域
特定の用途の領域には , 汎用レジスタ領域とベクタテーブル領域があります。
■ 汎用レジスタ領域 ( アドレス : MB95F394H/F394K/F396H/F396K/F398H/F398K
内の 0100H ～ 01FFH )
• 8 ビットの演算や転送などに使用する補助的レジスタが配置されています。
• RAM 領域の一部に割り当てられており , 通常の RAM として使用することもできま
す。
• 汎用レジスタとして使用すると , 汎用レジスタアドレッシングによって , 短い命令
で高速にアクセスができます。
詳細は「5.1.1
,
レジスタバンクポインタ (RP)」および「5.2 汎用レジスタ」を参照してく
ださい。
■ 不揮発性レジスタデータ領域 ( アドレス : FFBCH ～ FFBFH)
• FFBCH ～ FFBFH までの領域は不揮発性レジスタのデータの保存用として使用しま
す。詳細は「第
,
30 章不揮発性レジスタ (NVR) の機能」を参照してください。
■ ベクタテーブル領域 ( アドレス :FFC0H ～ FFFFH)
• ベクタコール命令 (CALLV), 割込み , およびリセットのベクタテーブルとして使用
します。
• ROM 領域の最上部に割り当てられており , それぞれのベクタテーブルのアドレスに
対応する処理ルーチンの開始アドレスをデータとして設定します。
「第 8 章割込み」
の表 8.1-1 に , ベクタコール命令 , 割込み , およびリセットに対応して
参照されるベクタテーブルのアドレスを示します。
詳細は「第 7 章リセット」
「第
,
8 章割込み」
, および「付録」の「E.2 特殊な命令について」
「■ 特殊な命令について
30
● CALLV　#vct」を参照してください。
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CM26-10129-1
第 3 章メモリ空間
3.2 メモリマップ
MB95390H シリーズ
3.2
メモリマップ
MB95390H シリーズのメモリマップを示します。
■ メモリマップ
図 3.2-1 各品種のメモリマップ
MB95F394H/F394K
0000H
MB95F396H/F396K
0000H
I/O
0080H
0090H
0100H
アクセス禁止
RAM 496バイト
0000H
I/O
0080H
0090H
0100H
レジスタ
0200H
0280H
MB95F398H/F398K
アクセス禁止
RAM 1008バイト
I/O
0080H
0090H
0100H
レジスタ
アクセス禁止
RAM 2032バイト
レジスタ
0200H
0200H
0480H
アクセス禁止
0F80H
アクセス禁止
0F80H
拡張 I/O
1000H
2000H
フラッシュ4 Kバイト
0880H
0F80H
拡張 I/O
1000H
2000H
フラッシュ4 Kバイト
アクセス禁止
拡張 I/O
1000H
空き領域
空き領域
7FFFH
フラッシュ60 Kバイト
フラッシュ32 Kバイト
BFFFH
フラッシュ16 Kバイト
FFFFH
FFFFH
パラメータ
FFFFH
フラッシュメモリ
RAM
MB95F394H/F394K
20K バイト
496 バイト
MB95F396H/F396K
36K バイト
1008 バイト
MB95F398H/F398K
60K バイト
2032 バイト
品種名
CM26-10129-1
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31
第 3 章メモリ空間
3.2 メモリマップ
32
MB95390H シリーズ
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第4章
メモリアクセスモード
メモリアクセスモードについて説明します。
4.1
CM26-10129-1
メモリアクセスモード
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33
第 4 章メモリアクセスモード
4.1 メモリアクセスモード
MB95390H シリーズ
メモリアクセスモード
4.1
MB95390H シリーズのメモリアクセスは , シングルチップモードのみです。
■ シングルチップモード
シングルチップモードでは , 内部の RAM および ROM のみが使用され , 外部バスアク
セスは行いません。
● モードデータ
モードデータは ,CPU のメモリアクセスモードを決定するデータです。
モードデータアドレスは ,"FFFDH" に固定されます。内部 ROM のモードデータは必ず
"00H" に設定してシングルチップモードを選択してください。
図 4.1-1 モードデータの設定
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
FFFDH
データ
00H
00H以外
動作
シングルチップモード選択
予約済み, 00H以外モードデータに設定しないでください
リセット解除後に ,CPU は最初にモードデータをフェッチ ( 取り出 ) します。
CPU はモードデータの次に , リセットベクタをフェッチ ( 取り出 ) します。リセットベ
クタで設定されたアドレスから命令の実行を開始します。
34
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CM26-10129-1
第5章
CPU
CPU の機能と動作について説明します。
CM26-10129-1
5.1
専用レジスタ
5.2
汎用レジスタ
5.3
16 ビットデータのメモリ上の配置
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35
第 5 章 CPU
5.1 専用レジスタ
5.1
MB95390H シリーズ
専用レジスタ
CPU には , プログラムカウンタ (PC), 2 つの演算用レジスタ (A, T), 3 つのアドレスポ
インタ (IX, EP, SP), およびプログラムステータス (PS) の専用レジスタがあります。各
レジスタは , 16 ビット長です。PS レジスタは , レジスタバンクポインタ (RP), ダイレ
クトポインタ (DP), およびコンディションコードレジスタ (CCR) から構成されていま
す。
■ 専用レジスタの構成
CPU 内の専用レジスタは , 7 つの 16 ビットレジスタから構成されています。アキュム
レータ (A) およびテンポラリアキュムレータ (T) については , 下位 8 ビットのみの使用
もできます。
図 5.1-1 に , 専用レジスタの構成を示します。
図 5.1-1 専用レジスタの構成
16 ビット
初期値
FFFDH
: プログラムカウンタ
PC
現在の命令格納位置を示します。
0000H
AH
AL
: アキュムレータ (A)
演算や転送などの一時記憶レジスタです。
0000H
TH
TL
: テンポラリアキュムレータ (T)
アキュムレータとの間で演算を行います。
0000H
: インデックスレジスタ
IX
インデックスアドレスを示すレジスタです。
0000H
EP
: エクストラポインタ
SP
: スタックポインタ
メモリアドレスを示すポインタです。
0000H
現在のスタック位置を示します。
0030H
RP
DP
CCR
: プログラムステータス
レジスタバンクポインタ, ダイレクトバンクポインタ
やコンディションコードを格納するレジスタです。
36
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MB95390H シリーズ
第 5 章 CPU
5.1 専用レジスタ
■ 専用レジスタの機能
● プログラムカウンタ (PC)
プログラムカウンタは , CPU により現在実行されている命令のメモリアドレスを示す
16 ビットのカウンタです。プログラムカウンタは , 命令の実行 , 割込み , リセットなど
によりその内容が更新されます。リセット直後の初期値は , モードデータの読出しアド
レス (FFFDH) です。
● アキュムレータ (A)
アキュムレータは, 16ビット長の演算用レジスタで, メモリ上のデータやテンポラリア
キュムレータ (T) などほかのレジスタ内のデータと各種の演算および転送処理を行な
います。
アキュムレータ内のデータは , ワード長 (16 ビット ) としてもバイト長 (8 ビッ
ト ) としても扱えます。バイト長データの演算処理や転送処理では , アキュムレータの
下位 8 ビット (AL) のみが使用され , 上位 8 ビット (AH) は変化しません。リセット直後
の初期値は "0000H" です。
● テンポラリアキュムレータ (T)
テンポラリアキュムレータは , 16 ビット長の演算用補助レジスタで , アキュムレータ
(A) 内のデータと各種の演算を行います。テンポラリアキュムレータ内のデータは , ア
キュムレータ (A) に対する演算がワード長 (16 ビット ) の場合はワード長で , バイト長
(8 ビット ) の場合はバイト長で扱われます。バイト長演算が行われると , テンポラリア
キュムレータの下位 8 ビット (TL) のみが使用され , 上位 8 ビット (TH) は使われません。
MOV 命令を使用してアキュムレータ (A) にデータを転送する場合 , アキュムレータに
格納されていたデータは自動的にテンポラリアキュムレータへと転送されます。バイ
ト長のデータを転送する場合は , テンポラリアキュムレータの上位 8 ビット (TH) は変
化しません。リセット後の初期値は "0000H" です。
● インデックスレジスタ (IX)
インデックスレジスタは , インデックスアドレスを保持するための 16 ビット長のレジ
スタで , 1 バイト分 , オフセット (-128 ～ +127) して使用します。インデックスアドレス
にオフセット値を加えることにより , データアクセスのためのメモリアドレスが生成
されます。
リセット後の初期値は "0000H" です。
● エクストラポインタ (EP)
エクストラポインタは , データアクセスのためのメモリアドレスを示す値を保持する
16 ビット長のレジスタです。リセット後の初期値は "0000H" です。
● スタックポインタ (SP)
スタックポインタは , 割込みやサブルーチン呼び出しが生じたとき , スタックの退避 /
復帰命令によって参照されるアドレスを保持する 16 ビット長のレジスタです。プログ
ラムの実行中 , スタックポインタの値は , スタックに退避された最新データのアドレス
となっています。
リセット後の初期値は "0000H" です。
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37
第 5 章 CPU
5.1 専用レジスタ
MB95390H シリーズ
● プログラムステータス (PS)
プログラムステータスは , 16 ビット長の制御レジスタです。上位 8 ビットは , レジスタ
バンクポインタ (RP) とダイレクトバンクポインタ (DP) から構成され , 下位 8 ビットは ,
コンディションコードレジスタ (CCR) となっています。
上位 8 ビットのうち , 上位 5 ビットはレジスタバンクポインタで , 汎用レジスタバンク
のアドレスを保持するために使用します。下位 3 ビットはダイレクトバンクポインタで
, ダイレクトアドレッシングにより高速にアクセスされる領域を示します。
下位 8 ビットはコンディションコードレジスタ (CCR) で , CPU の状態を表す各種フラ
グで構成されています。
プログラムステータスにアクセス可能な命令は , MOVW A,PS と MOVW PS,A です。プ
ログラムステータスレジスタ内のレジスタバンクポインタ (RP) とダイレクトバンクポ
インタ (DP) は , ミラーアドレス (0078H) をアクセスすることによっても読み書きでき
ます。
なお , コンディションコードレジスタ (CCR) は , プログラムステータスレジスタの一部
であり , コンディションコードレジスタのみのアクセスはできません。
専用レジスタの詳しい使用方法については,「F2MC-8FXプログラミングマニュアル」を
参照してください。
38
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第 5 章 CPU
5.1 専用レジスタ
MB95390H シリーズ
5.1.1
レジスタバンクポインタ (RP)
プログラムステータス (PS) の bit15 ～ bit11 であるレジスタバンクポインタ (RP)
は , 現在使用している汎用レジスタバンクのアドレスを示し , 汎用レジスタアドレッ
シング時に実アドレスに変換されます。
■ レジスタバンクポインタ (RP) の構成
図 5.1-2 に , レジスタバンクポインタの構成を示します。
図 5.1-2 レジスタバンクポインタの構成
RP
DP
CCR
RP 初期値
bit15 bit14 bit13 bit12 bit11 bit10 bit9
PS
R4
R3
R2
R1
R0
DP2
DP1
bit8
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
DP0
H
I
IL1
IL0
N
Z
V
C
00000B
レジスタバンクポインタは , 現在使用されているレジスタバンクのアドレスを示しま
す。
レジスタバンクポインタの内容は , 図 5.1-3 に示す規則にしたがって , 実アドレスに
変換されます。
図 5.1-3 汎用レジスタ領域の実アドレス変換規則
固定値
"0"
"0"
"0"
"0"
"0"
RP 上位
"0"
オペコード下位
"0"
"1"
R4
R3
R2
R1
R0
b2
b1
b0
発生アドレス　A15 A14 A13 A12 A11 A10 A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
レジスタバンクポインタは , RAM 領域の中で汎用レジスタとして使用するレジスタバ
ンクを指定します。レジスタバンクは全部で 32 個あります。カレントレジスタバンクは
, レジスタバンクポインタの上位 5 ビットに 0 ～ 31 の値を設定することにより指定さ
れます。1 つのレジスタバンクには , 8 つの 8 ビット長の汎用レジスタがあり , オペコー
ドの下位 3 ビットで選択されます。
このレジスタバンクポインタによって , "0100H" ～ "01FFH"( 最大 ) までを , 汎用レジス
タ領域として使用できます。ただし , 一部の製品には , 汎用レジスタ領域として使用可
能な領域のサイズに制限があります。レジスタバンクポインタのリセット後の初期値
は "0000H" です。
■ レジスタバンクポインタおよびダイレクトバンクポインタのミラーアドレス
レジスタバンクポインタ (RP) およびダイレクトバンクポインタ (DP) の値は ,「MOVW
A,PS」命令によってプログラムステータス (PS) レジスタにアクセスすることにより , 書
き込むことができます。読出しは ,「MOVW PS,A」
命令によってプログラムステータス
(PS) にアクセスすることにより行うことができます。また , レジスタバンクポインタの
ミラーアドレス "0078H" にアクセスすることによっても , 両ポインタを直接書込み / 読
出しすることが可能です。
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39
第 5 章 CPU
5.1 専用レジスタ
MB95390H シリーズ
ダイレクトバンクポインタ (DP)
5.1.2
プログラムステータス (PS) の bit10 ～ bit8 であるダイレクトバンクポインタ (DP) は ,
ダイレクトアドレッシングでアクセスする領域を指定するためのものです。
■ ダイレクトバンクポインタ (DP) の構成
図 5.1-4 に , ダイレクトバンクポインタの構成を示します。
図 5.1-4 ダイレクトバンクポインタの構成
RP
DP
CCR
DP 初期値
bit15 bit14 bit13 bit12 bit11 bit10 bit9
PS
R4
R3
R2
R1
R0
DP2
DP1
bit8
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
DP0
H
I
IL1
IL0
N
Z
V
C
000B
0000H ～ 007FH および 0090H ～ 047FH の領域は , ダイレクトアドレッシングによりア
クセスすることが可能です。
ダイレクトバンクポインタの値にかかわらず 0000H ～
007FH へのアクセスはオペランドで指定します。0090H ～ 047FH へのアクセスは , ダイ
レクトバンクポインタの値とオペランドにより指定します。
表 5.1-1 に , ダイレクトバンクポインタ (DP) とアクセス領域の関係を , 表 5.1-2 にダイ
レクトアドレッシング命令一覧を示します。
表 5.1-1
ダイレクトバンクポインタとアクセス領域
ダイレクトバンクポインタ
(DP[2:0])
オペランドで指定され
た dir
アクセス領域
XXXB( マッピングに影響しません )
0000H ～ 007FH
0000H ～ 007FH
000B( 初期値 )
0080H ～ 00FFH
001B
0100H ～ 017FH
010B
0180H ～ 01FFH
011B
100B
0080H ～ 00FFH
0200H ～ 027FH*1
0280H ～ 02FFH
101B
0300H ～ 037FH
110B
0380H ～ 03FFH
111B
0400H ～ 047FH*2
*1: MB95F394H/F394K では , 使用可能なアクセス領域は " 027FH" となっています。
*2: MB95F396H/F396K/F398H/F398K では , 使用可能なアクセス領域は "047FH" までとなります。
40
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表 5.1-2
第 5 章 CPU
5.1 専用レジスタ
ダイレクトアドレッシング命令一覧
適用可能な命令
CLRB dir:bit
SETB dir:bit
BBC dir:bit,rel
BBS dir:bit,rel
MOV A,dir
CMP A,dir
ADDC A,dir
SUBC A,dir
MOV dir,A
XOR A,dir
AND A,dir
OR A,dir
MOV dir,#imm
CMP dir,#imm
MOVW A,dir
MOVW dir,A
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41
第 5 章 CPU
5.1 専用レジスタ
MB95390H シリーズ
コンディションコードレジスタ (CCR)
5.1.3
プログラムステータス (PS) レジスタの下位 8 ビットであるコンディションコードレ
ジスタ (CCR) は , 演算結果や転送データに関する情報を示すビット (H, N, Z, V, C) と
割込み要求の受付けを制御するためのビット (I, IL1, IL0) によって構成されます。
■ コンディションコードレジスタ (CCR) の構成
図 5.1-5 コンディションコードレジスタの構成
RP
DP
CCR
CCR 初期値
bit15 bit14 bit13 bit12 bit11 bit10 bit9
PS
R4
R3
R2
R1
R0
DP2
DP1
bit8
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
DP0
H
I
IL1
IL0
N
Z
V
C
00110000B
ハーフキャリフラグ
割込み許可フラグ
割込みレベルビット
ネガティブフラグ
ゼロフラグ
オーバフローフラグ
キャリフラグ
コンディションコードレジスタは , プログラムステータス (PS) レジスタの一部であり ,
そのためコンディションコードレジスタに独立してアクセスすることはできません。
■ 演算結果を示すビット
● ハーフキャリフラグ (H)
このフラグは , 演算の結果 , bit3 から bit4 への繰上げ ( キャリ ) や bit4 から bit3 への借
越し ( ボロー) が発生した場合に "1" になります。発生しなかった場合には , "0" になり
ます。このフラグは10進補正命令用であるため, 加減算以外の演算には使用しないでく
ださい。
● ネガティブフラグ (N)
このフラグは , 演算の結果 , 最上位ビットの値が "1" となった場合に "1" になり , "0" と
なった場合に "0" になります。
● ゼロフラグ (Z)
このフラグは , 演算の結果が "0" であれば "1" になり , 演算の結果が "1" であれば "0" に
なります。
● オーバフローフラグ (V)
このフラグは, 演算に用いたオペランドを2の補数で表現される整数とみなした場合に
演算の結果 , オーバフローが発生したかどうかを示します。オーバフローが発生した場
合, オーバフローフラグは"1"に, オーバフローが発生しなかった場合は"0"になります。
42
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第 5 章 CPU
5.1 専用レジスタ
MB95390H シリーズ
● キャリフラグ (C)
このフラグは , 演算の結果 , bit7 からの繰上げ ( キャリ ) や bit7 への借越し ( ボロー) が
発生した場合に "1" になります。発生しなかった場合には , "0" になります。また , シフ
ト命令の実行時には , シフトアウトした値がこのフラグに設定されます。
図 5.1-6 に , シフト命令によるキャリフラグの変化を示します。
図 5.1-6 シフト命令によるキャリフラグの変化
• 左シフトの場合 (ROLC)
• 右シフトの場合 (RORC)
bit7
bit0
bit7
bit0
C
C
■ 割込みの受付けを制御するビット
● 割込み許可フラグ (I)
このフラグが "1" のときは割込みが許可され , CPU は割込みを受け付けます。
"0" のと
きは割込みが禁止され , CPU は割込みを受け付けません。
リセット後の初期値は "0" です。
このフラグは , SETI 命令で "1" になり , CLRI 命令で "0" になります。
● 割込みレベルビット (IL1, IL0)
これらのビットは , CPU が現在受け付けている割込みのレベルを示します。
割込みレベルは , 各周辺機能の割込み要求 (IRQ00 ～ IRQ23) に対応する割込みレベル
設定レジスタ (ILR0 ～ ILR5) の値と比較されます。
割込み許可フラグが許可 (CCR:I=1) 状態であり , 割込み要求の割込みレベルがこれらの
ビットが示す値より小さい場合のみ , CPU はその割込み要求を処理します。
表 5.1-3 は , 割
込みレベルの優先度を示したものです。リセット後の初期値は "11B" になります。
表 5.1-3
割込みレベル
IL1
IL0
割込みレベル
優先度
0
0
0
高い
0
1
1
1
0
2
1
1
3
低い ( 割込みなし )
CPU が割込み処理中でないとき ( メインプログラム実行中 ) は , 割込みレベルビット
(IL1, IL0) は通常 , "11B" となっています。
割込みの詳細については ,「8.1 割込み」を参照してください。
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43
第 5 章 CPU
5.2 汎用レジスタ
5.2
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汎用レジスタ
汎用レジスタは , 8 ビット× 8 個を 1 バンクとするメモリブロックです。最大 32 バン
クまで使用できます。レジスタバンクの指定には , レジスタバンクポインタ (RP) を使
用します。
レジスタバンクは , 割込み処理 , ベクタコール処理 , およびサブルーチンの呼出しに
使用すると有効です。
■ 汎用レジスタの構成
• 汎用レジスタは 8 ビット長のレジスタで , 汎用レジスタ領域 (RAM 上 ) のレジスタ
バンク内にあります。
• 1 バンクあたり 8 つのレジスタ (R0 ～ R7) があり , 最大 32 バンクまで使用できます。
• 現在使用しているレジスタバンクはレジスタバンクポインタ (RP) で指定され , オペ
コードの下位 3 ビットが汎用レジスタ 0(R0) ～汎用レジスタ 7(R7) を示します。
図 5.2-1 に , レジスタバンクの構成を示します。
図 5.2-1 レジスタバンクの構成
8 ビット
1F8H
ここのアドレス = 0100H + 8 × (RP)
アドレス 100H
R0
R0
R0
R1
R2
R3
R4
R5
R6
107H
R1
R2
R3
R4
R5
R6
R7
R1
R2
R3
R4
R5
R6
1FFH
R7
バンク 31
R7
バンク 0
32 バンク
使用できるRAM容量に
よって, バンク数は
制限されます。
メモリ領域
各品種で使用可能な汎用レジスタ領域については ,「3.1.1 特定用途の領域」を参照して
ください。
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第 5 章 CPU
5.2 汎用レジスタ
■ 汎用レジスタの特長
汎用レジスタには , 以下のような特長があります。
• 短い命令によるRAMへの高速アクセス(汎用レジスタアドレッシング)が可能です。
• レジスタバンクのブロックにレジスタをまとめることで , データの保護と , 機能に
よるレジスタの分類が容易になります。
個々の割込み処理ルーチンやベクタコール (CALLV #0 ～ #7) 処理ルーチンに対し , 専
用の汎用レジスタバンクを割り当てることができます。例えば ,「2 番目の割込みには必
ず 4 番目のレジスタバンクを割り当てる」という使い方ができます。
割込み処理ルーチンの先頭で専用レジスタバンクを指定するだけで , 割込み前に汎用
レジスタに格納されていたデータを , そのレジスタバンクに保存できます。これによっ
て , 汎用レジスタのデータをスタックに退避する必要がなくなり , CPU は高速に割込み
を受け付けることができるようになります。
＜注意事項＞
レジスタバンクを指定するためにレジスタバンクポインタ (RP) を変更するときには , コ
ンディションコードレジスタの割込みレベルビット (CCR:IL1, IL0) の値が変更されないよ
うにするために , 割込み処理ルーチンのプログラムに , 以下の処理のいずれかを入れてく
ださい。
• RP の値を書き込む前に , 割込みレベルビットを読み出し , その値を保存する。
• RP のミラーアドレス "0078H" に新しい値を直接書き込んでください。
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45
第 5 章 CPU
5.3 16 ビットデータのメモリ上の配置
5.3
MB95390H シリーズ
16 ビットデータのメモリ上の配置
16 ビットデータのメモリ上の格納状態について説明します。
■ 16 ビットデータのメモリ上の配置
● RAM での 16 ビットデータの格納状態
メモリに 16 ビットデータを書き込む場合 , アドレス値の小さい方にデータの上位バイ
トが , その次のアドレスにデータの下位バイトがそれぞれ格納されます。
16 ビットデー
タの読出し時も同様に扱われます。
図 5.3-1 に , メモリ上の 16 ビットデータの配置を示します。
図 5.3-1 16 ビットデータのメモリ上の配置
実行前
実行後
メモリ
MOVW 0081H, A
0080H
0081H
0082H
0083H
A 1 2 3 4H
A 1 2 3 4H
メモリ
12H
34H
0080H
0081H
0082H
0083H
● オペランドにより指定された 16 ビットデータの格納状態
命令内のオペランドで 16 ビットデータを指定した場合も , オペコード ( 命令 ) に近い
アドレスに上位バイトが , その次のアドレスに下位バイトが格納されます。
これはオペランドがメモリアドレスを示す場合でも , 16 ビットのイミディエート ( 即
値 ) データの場合でも同じです。
図 5.3-2 に , 命令での 16 ビットデータの配置を示します。
図 5.3-2 16 ビットデータの命令における配置
[例]
; エクステンドアドレス
MOV A, 5678H
MOVW A, #1234H ; 16ビットイミディエートデータ
アセンブルすると
XXX0H
XXX2H
XXX5H
XXX8H
XX XX
60 56 78 ; エクステンドアドレス
E4 12 34 ; 16ビットイミディエートデータ
XX
● スタックにおける 16 ビットデータの格納状態
割込み時にスタックに退避される 16 ビット長のレジスタのデータも , オペランドによ
り指定された 16 ビットデータと同様に , アドレス値の小さい方に上位バイトが格納さ
れます。
46
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第6章
クロック制御部
クロック制御部の機能と動作について説明します。
6.1
クロック制御部の概要
6.2
発振安定待ち時間
6.3
システムクロック制御レジスタ (SYCC)
6.4
発振安定待ち時間設定レジスタ (WATR)
6.5
スタンバイ制御レジスタ (STBC)
6.6
システムクロック制御レジスタ 2 (SYCC2)
6.7
クロックモード
6.8
低消費電力モード ( スタンバイモード ) の動作
6.9
クロック発振回路
6.10 プリスケーラの概要
6.11 プリスケーラの構成
6.12 プリスケーラの動作
6.13 プリスケーラ使用上の注意
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47
第 6 章クロック制御部
6.1 クロック制御部の概要
6.1
MB95390H シリーズ
クロック制御部の概要
F2MC-8FX ファミリは , 消費電力の最適な制御を行うクロック制御部を搭載していま
す。このクロック制御部は外部メインクロックと外部サブクロックの両方をサポート
しています。
クロック制御部はクロック発振の許可 / 停止 , 内部回路へのクロック信号供給の
許可 / 停止 , クロックソースの選択 , および内蔵 CR 発振器と周波数分周回路の制御
を行います。
■ クロック制御部の概要
クロック制御部はクロック発振の許可 / 停止 , 内部回路へのクロック供給の許可 / 停止 ,
クロックソースの選択 , および内蔵 CR 発振器と周波数分周回路の制御を行います。
クロック制御部ではクロックモードの設定 , スタンバイモードの設定 , リセット動作に
従い内部クロックを制御します。クロックモードにより内部動作クロックの選択が行
われ , スタンバイモードによりクロック発振および信号供給の許可 / 停止を行います。
クロック制御部はクロックモード , およびスタンバイモードの組み合わせに応じた最
適な消費電力と機能を選択します。
本デバイスには 4 種類のソースクロックがあります。これらはメイン発振クロックを 2
分周したメインクロック , サブ発振クロックを 2 分周したサブクロック , メイン CR ク
ロック , およびサブ CR 発振クロックを 2 分周したサブ CR クロックの 4 種類です。
48
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第 6 章クロック制御部
6.1 クロック制御部の概要
MB95390H シリーズ
■ クロック制御部のブロックダイヤグラム
図 6.1-1 にクロック制御部のブロックダイヤグラムを示します。
図 6.1-1 クロック制御部のブロックダイヤグラム
システムクロック制御レジスタ 2 (SYCC2)
スタンバイ制御レジスタ (STBC)
RCM1 RCM0 RCS1 RCS0 SOSCE MOSCE SCRE MCRE
STP
SLP
SPL SRST TMD SCRDY MCRDY MRDY
時計または
タイムベースタイマモード
スリープモード
ストップモード
メイン CR
クロック
発振回路
システムクロックセレクタ
(5)
(6)
サブCR
クロック
発振回路
(7)
メイン
クロック
発振回路
(1)
サブ
クロック
発振回路
(2)
プリスケーラ
分周なし
2分周
(8) 4分周
8分周
(3)
2分周
CPUへの供給
(9)
16分周
クロック
制御回路
周辺機能への供給
(4)
2分周
ソースクロック
選択制御
回路
発振安定
待ち回路
-
-
-
-
SRDY
システムクロック制御レジスタ (SYCC)
(1): メインクロック (FCH)
(2): サブクロック (FCL)
(3): メインクロック
(4): サブクロック
CM26-10129-1
-
タイムベースタイマ用クロック
} 時計タイマ用クロック
DIV1
DIV0
SWT3 SWT2 SWT1 SWT0 MWT3 MWT2 MWT1 MWT0
発振安定待ち時間設定レジスタ(WATR)
(5): メイン CR クロック (FCRH)
(9): マシンクロック(MCLK)
(6): メイン CR リファレンスクロック (FCRHS)
(7): サブCR クロック (FCRL)
(8): ソースクロック
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49
第 6 章クロック制御部
6.1 クロック制御部の概要
MB95390H シリーズ
クロック制御部は , 以下のブロックで構成されています。
● メインクロック発振回路
このブロックはメインクロックの発振回路です。
● サブクロック発振回路
このブロックはサブクロックの発振回路です。
● メイン CR 発振回路
このブロックはメイン CR クロックの発振回路です。
● サブ CR 発振回路
このブロックはサブ CR クロックの発振回路です。
● システムクロックセレクタ
このブロックはクロックモードに対応して , メインクロック , サブクロック , メイン CR
クロック , およびサブ CR クロックの 4 種類のソースクロック中から 1 種類のクロック
が選択されます。
選択されたソースクロックはプリスケーラにより分周され , クロック
制御回路へ供給されます。この分周されたクロックを「マシンクロック」とよびます。
● クロック制御回路
CPU および各周辺機能へのマシンクロックの供給を , 選択されているスタンバイモー
ドまたは発振安定待ち時間に対応して制御します。
● 発振安定待ち回路
このブロックからは , 14 種類の発振安定信号のうち 1 種類をメインクロック用発振安
定信号として , または 15 種類の発振安定信号のうちの 1 種類を , サブクロック用発振
安定待ち時間信号として出力します。
● システムクロック制御レジスタ (SYCC)
このレジスタは , マシンクロックの分周比を選択するのに使用します。
● スタンバイ制御レジスタ (STBC)
このレジスタはRUN状態からスタンバイモードへの遷移, ストップモード, タイムベー
スタイマモードまたは時計モードの端子状態の設定 , およびソフトウェアリセットの
発生を制御するために使用します。
● システムクロック制御レジスタ 2 (SYCC2)
このレジスタは現在のクロックモードの表示 , クロックモードの選択 , およびメインク
ロック, メインCRクロック, サブクロック, サブCRクロックの発振を許可/停止します。
● 発振安定待ち時間設定レジスタ (WATR)
このレジスタはメインクロックとサブクロックの発振安定待ち時間を設定するのに使
用します。
50
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第 6 章クロック制御部
6.1 クロック制御部の概要
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■ クロックモード
メインクロックモード , メイン CR クロックモード , サブクロックモード , およびサブ
CR クロックモードの 4 種類のクロックモードがあります。
表 6.1-1 にクロックモードとマシンクロック (CPU と周辺機能の動作クロック ) との関
係を示します。
表 6.1-1
クロックモードとマシンクロックの選択
クロックモード
マシンクロック
メインクロックモード
マシンクロックはメイン発振クロックの 2 分周から生
成されます。
メイン CR クロックモード
マシンクロックはメイン CR クロックから生成されま
す。
サブクロックモード
マシンクロックはサブ発振クロックの 2 分周から生成
されます。
サブ CR クロックモード
マシンクロックはサブ CR 発振クロックの 2 分周から
生成されます。
選択されたクロックの周波数の分周は , どのクロックモードでも可能です。また , メイ
ン CR クロックを使用するモードにおいてはクロック周波数を選択することもできま
す。
■ クロックモードの影響を受けない周辺機能
下記に示す周辺機能はクロックモード , 分周 , または CR 逓倍率の設定による影響を受
けません。表 6.1-2 にクロックモードの影響を受けない周辺機能を示します。
表 6.1-2
クロックモードの影響を受けない周辺機能
周辺機能
ウォッチドッグタイマ
動作クロック
メインクロック ( タイムベースタイマ出力の選択時 )
サブクロック ( 時計プリスケーラの出力選択時 )
上記以外の周辺機能ではタイムベースタイマ , または時計プリスケーラをカウントク
ロックとして選択可能です。詳細については , 各周辺機能の説明で確認してください。
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第 6 章クロック制御部
6.1 クロック制御部の概要
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■ スタンバイモード
選択されたスタンバイモードによりクロック発振の許可 / 停止 , および内部回路へのク
ロック供給の許可 / 停止を選択できます。タイムベースタイマモードおよび時計モード
を除き , クロックモードの設定とは別にスタンバイモードを設定することが可能です。
表 6.1-3 にスタンバイモードとクロック供給の状態との関係を示します。
表 6.1-3
スタンバイモードとクロック供給の状態
スタンバイモード
スリープモード
クロック供給の状態
CPU へのクロック供給が停止します。その結果 CPU は動作
を停止しますが , ほかの周辺機能は動作を継続します。
タイムベースタイマおよび時計プリスケーラへのみクロッ
ク信号を供給し , 他の回路へのクロック供給は停止します。
その結果 , タイムベースタイマ , 時計プリスケーラ , 外部割
タイムベース・タイマ
込み , および低電圧検出リセット ( オプション ) を除くすべ
モード
ての機能は停止します。
タイムベースタイマモードはメインクロックモード , および
メイン CR クロックモードにおいて使用可能です。
時計モード
メインクロック発振は停止します。時計プリスケーラへのみ
クロック信号を供給し , 他の回路へのクロック供給は停止し
ます。その結果 , 時計プリスケーラ , 外部割込み , および低電
圧検出リセット ( オプション ) を除くすべての機能は停止し
ます。
時計モードはサブクロックモードおよびサブ CR クロック
モードにおいて使用されるスタンバイモードです。
ストップモード
メインクロック発振およびサブクロック発振を停止し , すべ
ての回路へのクロック供給を停止します。その結果 , 外部割
込み , および低電圧検出リセット ( オプション ) を除くすべ
ての機能は停止します。
＜注意事項＞
特別な設定を行うことで , 表 6.1-3 以外にクロックが供給される場合があります。
例えば , メインクロックモードでストップモードにする場合 , SYCC2:SOSCE と
SYCC2:SCRE とに "1" が書かれていれば , 時計プリスケーラが動作します。
また , ハードウェアウォッチドッグタイマを起動した場合は , スタンバイモードでも
ウォッチドッグタイマが動作します。
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第 6 章クロック制御部
6.1 クロック制御部の概要
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■ クロックモードとスタンバイモードの組合せ
表 6.1-4と表 6.1-5にクロックモードとスタンバイモードの組合わせ, および各種クロッ
クモードとスタンバイモードの組合わせを有する異なる内部回路の動作状態をそれぞ
れ示します。
表 6.1-4
スタンバイモードとクロックモードの組合せおよび内部動作状態 (1)
スリープ
RUN
機能
メイン
クロック
モード
メイン
CR クロック
モード
動作
停止 *1
停止 *2
動作
メイン
クロック
メイン CR
クロック
サブクロック
サブ CR
クロック
CPU
ROM
RAM
I/O ポート
タイムベース
タイマ
時計プリス
ケーラ
外部割込み
ハードウェア
ウォッチドッ
グタイマ
ソフトウェア
ウォッチドッ
グタイマ
低電圧検出
リセット
その他の周辺
機能
サブ
クロック
モード
サブ CR
クロック
モード
メイン
クロック
モード
メイン CR
クロック
モード
サブ
クロック
モード
サブ CR
クロック
モード
停止
動作
停止 *1
停止
停止
停止 *2
動作
停止
動作 *3
動作
動作 *3
動作 *3
動作
動作 *3
動作 *4
動作 *4
動作
動作 *4
動作 *4
動作
動作
動作
停止
停止
動作
動作
値保持
値保持
動作
動作
出力保持
出力保持
動作
停止
動作
停止
動作 *3, *4
動作
動作 *3*4
動作
動作
動作
動作
動作
動作
動作
動作 *5
動作 *5
動作
動作
停止
停止
動作
動作
動作
動作
動作
動作
動作
動作
*1: システムクロック制御レジスタ 2(SYCC2:MOSCE) のメインクロック発振許可ビットを "1" に設定すると , メイ
ンクロックが動作します。
*2: システムクロック制御レジスタ 2(SYCC2:MCRE) のメイン CR クロック発振許可ビットを "1" に設定すると , メ
イン CR クロックが動作します。
*3: システムクロック制御レジスタ 2(SYCC2:SOSCE) のサブクロック発振許可ビットを "1" に設定すると , このモ
ジュールが動作します。
*4: システムクロック制御レジスタ 2(SYCC2:SCRE) のサブ CR クロック発振許可ビットを "1" に設定すると , この
モジュールが動作します。
*5: スタンバイモード中の不揮発性レジスタによりハードウェアウォッチドッグタイマが禁止されると , ハード
ウェアウォッチドッグタイマが停止します。
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53
第 6 章クロック制御部
6.1 クロック制御部の概要
表 6.1-5
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スタンバイモードとクロックモードの組合せおよび内部動作状態 (2)
タイムベースタイマ
機能
メイン
クロック
メイン CR
クロック
サブクロック
サブ CR
クロック
CPU
ROM
RAM
I/O ポート
タイムベース
タイマ
時計プリス
ケーラ
外部割込み
ハードウェア
ウォッチドッ
グタイマ
ソフトウェア
ウォッチドッ
グタイマ
低電圧検出
リセット
その他の周辺
機能
時計プリスケーラ
ストップ
メインメイン CR
サブ
サブ CR
メインメイン CR
サブ
サブ CR
クロッククロッククロッククロッククロッククロッククロッククロック
モード
モード
モード
モード
モード
モード
モード
モード
動作
停止 *1
停止
停止
停止 *2
動作
停止
停止
動作 *3
動作
動作 *3
動作 *3
停止
動作 *4
動作 *4
動作
動作 *4
停止
停止
停止
停止
値保持
値保持
値保持
出力保持 /Hi-Z
出力保持
出力保持 /Hi-Z
動作
停止
停止
動作 *3, *4
動作
動作
動作
動作
動作 *5
動作 *5
動作 *5
停止
停止
停止
動作
動作
動作
停止
停止
停止
動作 *3, *4
停止
*1: システムクロック制御レジスタ 2(SYCC2:MOSCE) のメインクロック発振許可ビットを "1" に設定すると , メイ
ンクロックが動作します。
*2: システムクロック制御レジスタ 2(SYCC2:MCRE) のメイン CR クロック発振許可ビットを "1" に設定すると , メ
イン CR クロックが動作します。
*3: システムクロック制御レジスタ 2(SYCC2:SOSCE) のサブクロック発振許可ビットを "1" に設定すると , このモ
ジュールが動作します。
*4: システムクロック制御レジスタ 2(SYCC2:SCRE) のサブ CR クロック発振許可ビットを "1" に設定すると , この
モジュールが動作します。
*5: スタンバイモード中の不揮発性レジスタによりハードウェアウォッチドッグタイマが禁止されると , ハード
ウェアウォッチドッグタイマが停止します。
54
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CM26-10129-1
第 6 章クロック制御部
6.2 発振安定待ち時間
MB95390H シリーズ
6.2
発振安定待ち時間
発振安定待ち時間とは , 発振回路が発振を停止した状態から発振器が固有の周波数で
安定し , 発振状態を再開するまでの時間です。クロック制御部は発振開始後に発振ク
ロック周期を所定の回数までカウントすることにより , 発振安定待ち時間を確保しま
す。発振安定待ち時間中 , クロック制御部は内部回路へのクロック供給を停止します。
■ 発振安定待ち時間
クロック制御部は , 発振開始後に発振クロック周期を所定の回数までカウントするこ
とにより , 発振安定待ち時間を確保します。発振安定待ち時間中 , クロック制御部は内
部回路へのクロック供給を停止します。
電源投入時 , またはリセット , スタンバイモード時の割込み , ソフトウェア動作による
クロックモードの変更により , 発振停止状態から発振を開始する状態遷移の要求が発
生した場合 , クロック制御部は他のクロックモードへ遷移する前に , 自動的にメインク
ロックまたはサブクロックの発振安待ち時間の経過を待ちます。
図 6.2-1 に発振開始直後の発振器の動作を示します。
図 6.2-1 発振開始直後の発振器の動作
振動子の発振時間
通常動作
ストップモードからの
復帰またはリセット動作
（　）
発振安定待ち時間
X1
↑
発振安定
発振開始
メインクロック , サブクロック , メイン CR クロック , およびサブ CR クロックの発振
安定待ち時間は専用カウンタを使用してカウントされます。カウント値は発振安定待
ち時間設定レジスタ (WATR) で設定可能です。発振器の特性に合わせて指定してくだ
さい。
パワーオンリセットの場合 , 発振安定待ち時間は初期値に固定されます。
表 6.2-1 に発振安定待ち時間の長さを示します。
表 6.2-1
発振安定待ち時間
クロック
リセット要因
パワーオンリセット
メインクロック
パワーオンリセット以外
パワーオンリセット
サブクロック
パワーオンリセット以外
発振安定待ち時間
初期値 :
(214-2)/FCH
(FCH：メインクロック周波数 )
レジスタ設定値
(WATR: MWT3, MWT2, MWT1, MWT0)
初期値 : (215-2)/FCL (FCL：サブクロック周波数 )
レジスタ設定値
(WATR: SWT3, SWT2, SWT1, SWT0)
メインクロックの発振安定待ち時間が終了した後に , サブクロックの発振安定待ち時
間測定が開始されます。
CM26-10129-1
FUJITSU SEMICONDUCTOR LIMITED
55
第 6 章クロック制御部
6.2 発振安定待ち時間
MB95390H シリーズ
■ CR クロックの発振安定待ち時間
発振器の発振安定待ち時間と同様 , スタンバイモード時の割込みやソフトウェア動作
によるクロックモードの変更により , CR 発振停止状態から CR 発振を開始する状態遷
移の要求が発生すると , クロック制御部は自動的に CR 発振安定待ち時間の経過を待ち
ます。
表 6.2-2 に CR 発振安定待ち時間を示します。
表 6.2-2
CR 発振安定待ち時間
CR 発振安定待ち時間
メイン CR クロック
28/FCRHS*
サブ CR クロック
25/FCRL
*: FCRHS: 1 MHz
■ 発振安定待ち時間とクロックモード・スタンバイモードの遷移
モード状態の遷移が発生すると , クロック制御部は必要に応じて自動で発振安定待ち
時間の経過を待ちます。モード状態の遷移が発生する状況によってはクロック制御部
は , モード状態の遷移が発生していても発振安定待ち時間の経過を待たない場合があ
ります。
状態遷移の詳細については ,「6.7 クロックモード」および「6.8 低消費電力モード ( ス
タンバイモード ) の動作」
を参照してください。
56
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CM26-10129-1
第 6 章クロック制御部
6.3 システムクロック制御レジスタ (SYCC)
MB95390H シリーズ
6.3
システムクロック制御レジスタ (SYCC)
システムクロック制御レジスタ(SYCC)はマシンクロックの分周比の選択に使用され,
またサブクロック発振安定の条件を示します。
■ システムクロック制御レジスタ (SYCC) の構成
図 6.3-1 システムクロック制御レジスタ (SYCC) の構成
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0007H
-
-
-
-
SRDY
-
DIV1
DIV0
0000X011B
R/WX
R0/WX
R/W
R/W
R0/WX R0/WX R0/WX R0/WX
DIV1
0
0
1
1
SRDY
0
1
R/W
R/WX
R0/WX
X
CM26-10129-1
:
:
:
:
:
:
DIV0
0
1
0
1
マシンクロック分周比選択ビット
ソースクロック
ソースクロック/4
ソースクロック/8
ソースクロック/16
サブクロック発振安定ビット
サブクロック発振安定待ち状態または
サブクロック発振停止中
サブクロック発振安定状態
リード/ライト可能 (読出し値は書込み値と同じとなります。)
リードオンリ (読出し可能。このビットに値を書き込んでも動作に影響はありません。)
読出し値は"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
不定
初期値
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57
第 6 章クロック制御部
6.3 システムクロック制御レジスタ (SYCC)
表 6.3-1
システムクロック制御レジスタ (SYCC) の各ビットの機能
ビット名
bit7
～
bit4, 未定義ビット
bit2
bit3
機能
読出し値は常に "0" です。このビットに値を書き込んでも動作に影響はありませ
ん。
サブクロックの発振が安定したかどうかを示すビットです。
・SRDY ビットが "1" のとき , サブクロックの発振安定待ち時間が経過したことを
SRDY:
示します。
サブクロック発振安
・SRDY ビットが "0" のとき , クロック制御部がサブクロックの発振安定待ち状態
定ビット
であることを , またはサブクロック発振を停止したことを示します。
このビットは読出し専用です。値を書き込んでも動作に影響はありません。
・ソースクロックに対するマシンクロックの分周比を選択するビットです。
・マシンクロックはこれらビットで設定された分周比により , ソースクロックから
生成されます。
DIV1, DIV0:
bit1,bi
t0 マシンクロック
分周比選択ビット
58
MB95390H シリーズ
DIV1
DIV0
マシンクロック分周比
0
0
ソースクロック ( 分周なし )
0
1
ソースクロック /4
1
0
ソースクロック /8
1
1
ソースクロック /16
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第 6 章クロック制御部
6.4 発振安定待ち時間設定レジスタ (WATR)
MB95390H シリーズ
6.4
発振安定待ち時間設定レジスタ (WATR)
発振安定待ち時間を設定するレジスタです。
■ 発振安定待ち時間設定レジスタ (WATR) の構成
図 6.4-1 発振安定待ち時間設定レジスタ (WATR) の構成
アドレス
bit7
bit6
bit5
bit4
0005H
SWT3
SWT2
SWT1
SWT0
R/W
R/W
R/W
R/W
bit3
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
R/W
14
2 -2
213 - 2
212 - 2
211 - 2
210 - 2
29 - 2
28 - 2
27 - 2
26 - 2
25 - 2
24 - 2
23 - 2
22 - 2
21 - 2
21 - 2
21 - 2
SWT3 SWT2 SWT1 SWT0 サイクル数
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
R/W
CM26-10129-1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
bit1
bit0
MWT3 MWT2 MWT1 MWT0
MWT3MWT2MWT1MWT0 サイクル数
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
bit2
15 -
2 2
214 - 2
213 - 2
212 - 2
211 - 2
210 - 2
29 - 2
28 - 2
27 - 2
26 - 2
25 - 2
24 - 2
23 - 2
22 - 2
21 - 2
21 - 2
R/W
R/W
初期値
11111111B
R/W
メイン発振クロック FCH = 4 MHZ の場合
(214 - 2)/FCH
(213 - 2)/FCH
(212 - 2)/FCH
(211 - 2)/FCH
(210 - 2)/FCH
(29 - 2)/FCH
(28 - 2)/FCH
(27 - 2)/FCH
(26 - 2)/FCH
(25 - 2)/FCH
(24 - 2)/FCH
(23 - 2)/FCH
(22 - 2)/FCH
(21 - 2)/FCH
(21 - 2)/FCH
(21 - 2)/FCH
約 4.10 ms
約 2.05 ms
約 1.02 ms
511.5 µs
255.5 µs
127.5 µs
63.5 µs
31.5 µs
15.5 µs
7.5 µs
3.5 µs
1.5 µs
0.5 µs
0.0 µs
0.0 µs
0.0 µs
サブ発振クロック FCL = 32.768 kHZ の場合
(215 - 2)/FCL
(214 - 2)/FCL
(213 - 2)/FCL
(212 - 2)/FCL
(211 - 2)/FCL
(210 - 2)/FCL
(29 - 2)/FCL
(28 - 2)/FCL
(27 - 2)/FCL
(26 - 2)/FCL
(25 - 2)/FCL
(24 - 2)/FCL
(23 - 2)/FCL
(22 - 2)/FCL
(21 - 2)/FCL
(21 - 2)/FCL
約 1.00 s
約 0.5 s
約 0.25 s
約 0.125 s
約 62.44 ms
約 31.19 ms
約 15.56 ms
約 7.75 ms
約 3.85 ms
約 1.89 ms
約 915.5 µs
約 427.2 µs
約 183.1 µs
約 61.0 µs
0.0 µs
0.0 µs
: リード/ライト可能 (読出し値は書込み値と同じとなります。)
: 初期値
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59
第 6 章クロック制御部
6.4 発振安定待ち時間設定レジスタ (WATR)
表 6.4-1
発振安定待ち時間設定レジスタ (WATR) の各ビットの機能 ( １ / ２ )
ビット名
bit7
～
bit4
MB95390H シリーズ
SWT3, SWT2,
SWT1, SWT0:
サブクロック発振安
定待ち時間選択ビッ
ト
機能
下記のビットはサブクロック発振安定待ち時間を設定するビットです。
SWT3, SWT2,
SWT1,SWT0
サイクル数
1111B
215-2
(215-2)/FCL
約 1.0 s
1110B
214-2
(214-2)/FCL
約 0.5 s
1101B
213-2
(213-2)/FCL
約 0.25 s
1100B
212-2
(212-2)/FCL
約 0.125 s
1011B
211-2
(211-2)/FCL
約 62.44 ms
1010B
210-2
(210-2)/FCL
約 31.19 ms
1001B
29-2
(29-2)/FCL
約 15.56 ms
1000B
28-2
(28-2)/FCL
約 7.75 ms
0111B
27-2
(27-2)/FCL
約 3.85 ms
0110B
26-2
(26-2)/FCL
約 1.89 ms
0101B
25-2
(25-2)/FCL
約 915.5 μs
0100B
24-2
(24-2)/FCL
約 427.2 μs
0011B
23-2
(23-2)/FCL
約 183.1 μs
0010B
22-2
(22-2)/FCL
約 61.0 μs
0001B
21-2
(21-2)/FCL
0.0 μs
0000B
21-2
(21-2)/FCL
0.0 μs
サブクロック FCL=32.768kHz の場合
上記表のサイクル数は最小サブクロック発振安定待ち時間です。最大値は , 上記表
のサイクル数に 1/FCL を加えたものです。
( 注意事項 ) これらのビットを , サブクロック発振安定待ち時間中には書き換えな
いでください。書き換える場合はシステムクロック制御レジスタのサ
ブクロック発振安定ビット (SYCC:SRDY) が "1" に設定されていると
きか , メインクロックモード , メイン CR クロックモード , またはサ
ブ CR クロックモードの状態のときに行います。また , メインクロッ
クモード , メイン CR クロックモード , またはサブ CR クロックモー
ドにおいて , システムクロック制御レジスタ 2 のサブクロック発振停
止ビット (SYCC2:SOSCE) が "0" に設定され , サブクロックが停止し
ている時にもこれらのビットは書き換え可能です。
60
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CM26-10129-1
第 6 章クロック制御部
6.4 発振安定待ち時間設定レジスタ (WATR)
MB95390H シリーズ
表 6.4-1
発振安定待ち時間設定レジスタ (WATR) の各ビットの機能 ( ２ / ２ )
ビット名
bit3
～
bit0
機能
メインクロック発振安定待ち時間を設定するビットです。
MWT3, MWT2,
MWT1, MWT0:
メインクロック発振
安定待ち時間選択
ビット
MWT3, MWT2,
MWT1, MWT0
サイクル数
1111B
214-2
(214-2)/FCH
約 4.10 ms
1110B
213-2
(213-2)/FCH
約 2.05 ms
1101B
212-2
(212-2)/FCH
約 1.02 ms
1100B
211-2
(211-2)/FCH
511.5 μs
1011B
210-2
(210-2)/FCH
255.5 μs
1010B
29-2
(29-2)/FCH
127.5 μs
1001B
28-2
(28-2)/FCH
63.5 μs
1000B
27-2
(27-2)/FCH
31.5 μs
0111B
26-2
(26-2)/FCH
15.5 μs
0110B
25-2
(25-2)/FCH
7.5 μs
0101B
24-2
(24-2)/FCH
3.5 μs
0100B
23-2
(23-2)/FCH
1.5 μs
0011B
22-2
(22-2)/FCH
0.5 μs
0010B
21-2
(21-2)/FCH
0.0 μs
0001B
21-2
(21-2)/FCH
0.0 μs
0000B
21-2
(21-2)/FCH
0.0 μs
メインクロック FCH =4MHz の場合
上記表のサイクル数は最小メインクロック発振安定待ち時間です。最大値は上記
表のサイクル数に 1/FCH を加えたものです。
( 注意事項 ) これらのビットをメインクロック発振安定待ち時間中には書き換え
ないでください。書き換える場合はスタンバイ制御レジスタのメイン
クロック発振安定ビット (STBC:MRDY) を "1" に設定されているとき
か , メイン CR クロックモード , サブクロックモー
ド , サブ CR クロックモードの状態のときに行います。また , メイン
CR クロックモード , サブクロックモード , またはサブ CR クロック
モードのシステムクロック制御レジスタ 2 のメインクロック発振停
止ビット (SYCC2:MOSCE) が "0" に設定され , メインクロックが停止
しているときにもこれらのビットは書き換え可能です。
■ WATR レジスタの設定上の注意事項
低電圧検出リセット機能を搭載しないデバイスでデュアルオペレーションフラッシュ
機能を使用する場合 , メインクロック発振安定待ち時間を必ず 90μs 以上に設定 ( メイ
ンクロック周波数 FCH が 4 MHz であるとき , WATR:MWT[3:0] を "1010B" 以上に設定 )
してください。
上記の設定は , 下記の製品に適用します。
MB95F394H/F396H/F398H
メインクロック発振安定待ち時間が 90μs 以内で終了した場合にフラッシュの書込み /
消去動作を行うと , 誤動作となる場合があります。
CM26-10129-1
FUJITSU SEMICONDUCTOR LIMITED
61
第 6 章クロック制御部
6.5 スタンバイ制御レジスタ (STBC)
6.5
MB95390H シリーズ
スタンバイ制御レジスタ (STBC)
スタンバイ制御レジスタ (STBC) は , RUN 状態からスリープモード , ストップモード ,
タイムベースタイマモード, または時計モードへの遷移, ストップモード, タイムベー
スタイマモード , および時計モードの端子状態の設定 , およびソフトウェアリセット
の発生制御を行います。
■ スタンバイ制御レジスタ (STBC)
図 6.5-1 スタンバイ制御レジスタ (STBC)
アドレス
bit7
bit6
bit5
bit4
bit3
0008H
STP
SLP
SPL
SRST
TMD
R0,W
R0,W
R/W
R0,W
R0,W
MRDY
0
メインクロックの発振安定待ち状態, またはメインクロック発振が停止されたことを示します
1
bit2
bit1
初期値
bit0
00000XXXB
SCRDY MCRDY MRDY
R/WX
R/WX
R/WX
メインクロック発振安定ビット
メインクロックの発振が安定したことを示します
MCRDY
メインCRクロック発振安定ビット
0
メインCRクロックの発振安定待ち状態, またはメインCRクロック発振が停止されたことを示します
1
メインCRクロック発振が安定したことを示します
SCRDY
サブCRクロック発振安定ビット
0
サブCRクロックの発振安定待ち状態, またはサブCRクロック発振が停止されたことを示します
1
サブCRクロック発振が安定したことを示します
時計ビット
TMD
読出し時
書込み時
0
常に“0”を読み出します
動作に影響はありません
1
-
サブクロックモード/サブCRクロックモード
時計モードに遷移します
ソフトウェアリセットビット
SRST
読出し時
書込み時
0
常に“0”を読み出します
動作に影響はありません
1
-
3マシンクロックのリセット信号を発生します
SPL
0
1
端子状態設定ビット
ストップモード, タイムベースタイマモードまたは時計モード時, 外部端子を直前の状態に保持します
ストップモード, タイムベースタイマモードまたは時計モード時, 外部端子をハイインピーダンスにします
スリープビット
SLP
読出し時
書込み時
0
常に“0”を読み出します
動作に影響はありません
1
-
スリープモードに遷移します
ストップビット
STP
読出し時
書込み時
0
常に“0”を読み出します
動作に影響はありません
1
-
ストップモードに遷移します
R/W
R/WX
R0,W
X
62
メインクロックモード/
メインCRクロックモード
タイムベースタイマモード
に遷移します
:
:
:
:
:
:
リード/ライト可能(読出し値は書込み値と同じとなります。)
リードオンリ(読出し可能。このビットに値を書き込んでも動作に影響はありません。)
ライトオンリ(書込み可能。読出し値は“0”となります。)
未定義ビット
不定
初期値
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
MB95390H シリーズ
表 6.5-1
スタンバイ制御レジスタ (STBC) の各ビットの機能 ( １ / ２ )
ビット名
bit7
bit6
STP:
ストップビット
SLP:
スリープビット
bit5
SPL:
端子状態設定ビット
bit4
SRST:
ソフトウェアリセッ
トビット
bit3
bit2
第 6 章クロック制御部
6.5 スタンバイ制御レジスタ (STBC)
TMD:
時計ビット
SCRDY:
サブ CR クロック発
振安定ビット
CM26-10129-1
機能
ストップモードへの遷移を設定するビットです。
"0" を書き込んだ場合 : 動作に影響はありません。
"1" を書き込んだ場合 : デバイスはストップモードに遷移します。
このビットを読み出すと , その値は必ず "0" となります。
( 注意事項 ) 割込み要求が発生した後はこのビットへの "1" の書込みは無視されま
す。詳細は ,「6.8.1 スタンバイモード使用上の注意」を参照してくださ
い。
スリープモードへの遷移を設定するビットです。
"0" を書き込んだ場合 : このビットに意味はありません。
"1" を書き込んだ場合 : デバイスはスリープモードに遷移します。
このビットを読み出すと , その値は必ず "0" となります。
( 注意事項 ) 割込み要求が発生した後はこのビットへの "1" の書込みは無視されま
す。詳細は ,「6.8.1 スタンバイモード使用上の注意」を参照してくださ
い。
ストップモード , タイムベースタイマモード , および時計モードの外部端子の状態
を設定するビットです。
"0" を書き込んだ場合 : 外部端子の状態 ( レベル ) はストップモード , タイムベー
スタイマモード , および時計モードに保持されます。
"1" を書き込んだ場合 : 外部端子はストップモード , タイムベースタイマモード ,
および時計モードでハイインピーダンスになります。( プ
ルアップ設定レジスタにてプルアップ抵抗への接続を選
択した端子は , プルアップ状態になります ) 。
ソフトウェアリセットを設定するビットです。
"0" を書き込んだ場合 : 動作に影響はありません。
"1" を書き込んだ場合 : 3 マシンクロックリセット信号を発生します。
このビットを読み出すと , その値は必ず "0" となります。
タイムベースタイマモード , または時計モードへの遷移を設定するビットです。
• メインクロックモード , またはメイン CR クロックモード時にこのビットに "1"
を書き込むと , デバイスはタイムベースタイマモードに遷移します。
• サブクロックモード , またはサブ CR クロックモードでこのビットに "1" を書き
込むと , デバイスは時計モードに遷移します。
• このビットに "0" を書き込んでも動作に影響を与えません。
• このビットを読み出すと , その値は必ず "0" となります。
( 注意事項 ) 割込み要求が発生した後はこのビットへの "1" の書込みは無視されま
す。詳細は ,「6.8.1 スタンバイモード使用上の注意」を参照してくださ
い。
サブ CR クロックの発振が安定したかどうかを示すビットです。
• SCRDY ビットが "1" のとき , サブ CR クロックの発振安定待ち時間が経過した
ことを示します。
• SCRDY ビットが "0" のとき , クロック制御部はサブ CR クロック発振安定待ち
時間状態であることを , またはサブ CR クロック発振を停止したことを示しま
す。
このビットは読出し専用です。このビットに値を書き込んでも動作に影響はあり
ません。
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63
第 6 章クロック制御部
6.5 スタンバイ制御レジスタ (STBC)
表 6.5-1
MB95390H シリーズ
スタンバイ制御レジスタ (STBC) の各ビットの機能 ( ２ / ２ )
ビット名
bit1
MCRDY:
メイン CR クロック
発振安定ビット
bit0
MRDY:
メインクロック発振
安定ビット
機能
メイン CR クロックの発振が安定したかどうかを示すビットです。
• MCRDY ビットが "1" のとき , メイン CR クロックの発振安定待ち時間が経過し
たことを示します。
• MCRDY ビットが "0" のとき , クロック制御部はメイン CR クロックの発振安定
待ち状態であることを , またはメイン CR クロック発振を停止したことを示し
ます。
このビットは読出し専用です。このビットに値を書き込んでも動作に影響はあり
ません。
メインクロックの発振が安定したかどうかを示すビットです。
• MRDY ビットが "1" のとき , メインクロックの発振安定待ち時間が経過したこ
とを示します。
• MRDY ビットが "0" のとき , クロック制御部はメインクロックの発振安定待ち
状態であることを , またはメインクロック発振を停止したことを示します。
このビットは読出し専用で , 値を書き込んでも動作に影響はありません。
＜注意事項＞
• スタンバイモードを設定する前に , システムクロック制御レジスタ 2 におけるクロック
モードモニタビット (SYCC2:RCM1, RCM0) とクロックモード設定ビット (SYCC2:
RCS1, RCS0) の値を比較して , クロックモードへの遷移が完了していることを確認し
てください。
• ストップビット (STP), スリープビット (SLP), ソフトウェアリセットビット (SRST), お
よび時計ビット (TMD) の中から , 2 つ以上のビットに対し同時に "1" を書き込んだ場合
の優先順位は下記のとおりです。
(1) ソフトウェアリセットビット (SRST)
(2) ストップビット (STP)
(3) 時計ビット (TMD)
(4) スリープビット (SLP)
スタンバイモードが解除されるとデバイスは通常動作状態に戻ります。
64
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第 6 章クロック制御部
6.6 システムクロック制御レジスタ 2 (SYCC2)
MB95390H シリーズ
6.6
システムクロック制御レジスタ 2 (SYCC2)
システムクロック制御レジスタ 2(SYCC2) は , 現在のクロックモードの表示および切
り換えを行い , またサブクロック , サブ CR クロック , メインクロック , およびメイン
CR クロックの発振を制御するレジスタです。
■ システムクロック制御レジスタ 2 (SYCC2) の構成
図 6.6-1 システムクロック制御レジスタ 2 (SYCC2) の構成
アドレス
bit7
bit6
bit5
000DH
RCM1
RCM0
RCS1
R/WX
R/WX
R/W
bit4
bit3
bit2
RCS0 SOSCE MOSCE SCRE
R/W
bit0
初期値
MCRE
XX100011B
bit1
R/W
R/W
MCRE
0
メインCRクロック発振許可ビット
メインCRクロック発振禁止
1
SCRE
0
1
R/W
R/W
メインCRクロック発振許可
サブCRクロック発振許可ビット
サブCRクロック発振禁止
サブCRクロック発振許可
メインクロック発振許可ビット
MOSCE
メインクロック発振禁止
0
1
メインクロック発振許可
サブクロック発振許可ビット
SOSCE
0
サブクロック発振禁止
サブクロック発振許可
1
R/W
R/WX
X
:
:
:
:
RCS1
0
0
1
1
RCS0
0
1
0
1
クロックモード選択ビット
サブCRクロックモード
サブクロックモード
メインCRクロックモード
メインクロックモード
RCM1
0
0
1
1
RCM0
0
1
0
1
クロックモードモニタビット
サブCRクロックモード
サブクロックモード
メインCRクロックモード
メインクロックモード
リード/ライト可能 (読出し値は書込み値と同じとなります。)
リードオンリ (読出し可能。このビットに値を書き込んでも動作に影響はありません。)
不定
初期値
（注意事項）メインクロック, サブクロックを発振許可にする場合は,「第31章　システム構成コントローラ」を
参照してください。
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65
第 6 章クロック制御部
6.6 システムクロック制御レジスタ 2 (SYCC2)
表 6.6-1
システムクロック制御レジスタ (SYCC2) の各ビットの機能 (1 / 2)
ビット名
bit7,
bit6
MB95390H シリーズ
RCM1, RCM0:
クロックモードモニ
タビット
機能
現在のクロックモードを示すビットです。
"00B": サブ CR クロックモードを示します。
"01B": サブクロックモードを示します。
"10B": メイン CR クロックモードを示します。
"11B": メインクロックモードを示します。
これらのビットは読出し専用です。
値を書き込んでも動作に影響はありません。
現在のクロックモードを示すビットです。
"00B" を書き込んだ場合 :サブ CR クロックモードへ遷移します。
"01B" を書き込んだ場合 :サブクロックモードへ遷移します。
bit5,
bit4
RCS1, RCS0:
クロックモード選択
ビット
"10B" を書き込んだ場合 :メイン CR クロックモードへ遷移します。
"11B" を書き込んだ場合 :メインクロックモードへ遷移します。
• システム構成レジスタによりメインクロック発振が禁止されている場合 , これ
らのビットへの "11B" の書込みは無視され , それらの値は変化しません。
• システム構成レジスタによりサブクロック発振が禁止されている場合 , これら
のビットへの "01B" の書込みは無視され , それらの値は変化しません。
bit3
SOSCE:
サブクロック発振許
可ビット
サブクロックを許可または禁止するビットです。
"0" を書き込んだ場合 : サブクロック発振は禁止されます。
"1" を書き込んだ場合 : サブクロック発振は許可されます。
• RCS ビットが "01B" に設定された場合 , このビットは "1" になります。
• RCS または RCM ビットが "01B" に設定された場合 , このビットへの "0" 書込み
は無視され , その値は変化しません。
• システム構成レジスタによりサブクロック発振が禁止されている場合 , このビッ
トへの "1" の書込みは無視され , その値は変化しません。
メインクロックを許可または禁止するビットです。
"0" を書き込んだ場合 : メインクロック発振は禁止されます。
"1" を書き込んだ場合 : メインクロック発振は許可されます。
• RCS ビットが "11B" の場合 , このビットは "1" になります。
bit2
MOSCE:
メインクロック発振
許可ビット
• RCS または RCM ビットが "11B" の場合 , このビットへの "0" の書込みは無視さ
れ , その値は変化しません。
• RCM ビットが "11B" から他の値に変更されたとき , このビットは "0" になりま
す。
• RCM1 ビットが "0" の場合 , このビットへの "1" の書込みは無視されます。
• システム構成レジスタによりメインクロック発振が禁止されている場合 , これ
らのビットへの "1" の書込みは無視され , それらの値は変化しません。
bit1
66
SCRE:
サブ CR クロック発
振許可ビット
サブ CR クロックを許可または禁止するビットです。
"0" を書き込んだ場合 : サブ CR クロック発振は禁止されます。
"1" を書き込んだ場合 : サブ CR クロック発振は許可されます。
• RCS ビットが "00B" の場合 , このビットは "1" になります。
• RCS または RCM ビットが "00B" の場合 , このビットへの "0" の書込みは無視さ
れ , その値は変化しません。
• ハードウェアウォッチドッグタイマが使用されると , ビットは "1" に設定されま
す。
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表 6.6-1
システムクロック制御レジスタ (SYCC2) の各ビットの機能 (2 / 2)
ビット名
bit0
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6.6 システムクロック制御レジスタ 2 (SYCC2)
MCRE:
メイン CR クロック
発振許可ビット
機能
メイン CR クロックを許可または禁止するビットです。
"0" を書き込んだ場合 : メイン CR クロック発振は禁止されます。
"1" を書き込んだ場合 : メイン CR クロック発振は許可されます。
• RCS ビットが "10B" の場合 , このビットは "1" になります。
• RCS または RCM ビットが "10B" の場合 , このビットへの "0" の書込みは無視さ
れ , その値は変化しません。
• RCM ビットが "10B" から他の値に変更されたとき , このビットは "0" になりま
す。
• RCM1 ビットが "0" の場合 , このビットへの "1" の書込みは無視されます。
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第 6 章クロック制御部
6.7 クロックモード
6.7
MB95390H シリーズ
クロックモード
クロックモードには , メインクロックモード , サブクロックモード , メイン CR クロッ
クモード , およびサブ CR クロックモードの 4 種類があります。システムクロック制
御レジスタ 2 (SYCC2) の設定によってモードの切り替えを行います。
■ メインクロックモードの動作
メインクロックモードでは CPU と周辺機能のマシンクロックとして , メインクロック
を使用します。
タイムベースタイマはメインクロックで動作します。
時計プリスケーラはサブクロックまたはサブ CR クロックで動作します。
メインクロックモードで動作中にスタンバイモードを設定すると , スリープモード , ス
トップモードまたはタイムベースタイマモードに遷移できます。
リセット後はリセット前のクロックモードに関係なく , デバイスは常にメイン CR ク
ロックモードになります。
■ サブクロックモードの動作
サブクロックモードではメインクロック発振 * が停止され , サブクロックが CPU と周
辺機能のマシンクロックとして使用されます。タイムベースタイマはメインクロック
を使用しているため停止しています。
サブクロックモードで動作中にスタンバイモードを設定すると , スリープモード , ス
トップモードまたは時計モードへ移行できます。
■ メイン CR クロックモードの動作
メイン CR クロックモードでは CPU と周辺機能のマシンクロックとして , メイン CR ク
ロックを使用します。タイムベースタイマおよびウォッチドッグタイマはメインク
ロックで動作します。
時計プリスケーラはサブクロックまたはサブ CR クロックで動作します。
メイン CR クロックモードで動作中にスタンバイモードを設定すると , スリープモード
, ストップモードまたはタイムベースタイマモードへ移行できます。
■ サブ CR クロックモードの動作
サブ CR クロックモードではメインクロック発振 * が停止され , サブ CR クロックが
CPU と周辺機能のマシンクロックとして使用されます。このモードではメインクロッ
クの動作を必要とするタイムベースタイマは動作しません。時計プリスケーラは , サブ
CR クロックで動作します。
サブ CR クロックモードで動作中にスタンバイモードを設定すると , スリープモード ,
ストップモードまたは時計モードへ移行できます。
*：クロックモードがメインクロックモード , またはメイン CR クロックモードから他の
クロックモードに遷移すると , メインクロックおよびメイン CR クロックは自動的
に禁止されます (SYCC2: MOSCE を "0", または SYCC2:MCRE を "0" に設定 )。新し
いクロックモードがサブクロックモードまたはサブ CR クロックモードの場合 , メ
インクロックおよびメイン CR クロックを SYCC2:MOSCE あるいは SYCC2:MCRE
に "1" を書き込むことで , 許可することができません。
68
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6.7 クロックモード
MB95390H シリーズ
■ クロックモードの状態遷移図
クロックモードには , メインクロックモード , サブクロックモード , メイン CR クロッ
クモード , サブ CR クロックモードの 4 種類があります。このデバイスではシステムク
ロック制御レジスタ 2 (SYCC2) の設定によって , モード間の切り替えを行うことがで
きます。
図 6.7-1 クロックモードの状態遷移図
電源投入
各ステートでリセット発生
リセット状態
<1>
メインCRクロック
発振安定待ち時間
(10)
メインCR
クロック発振
安定待ち時間
(8)
メインCR
クロックモード
(7)
メイン
クロックモード
(5)
(6)
メインクロック
発振安定待ち時間
(4)
(9)
(3)
(2)
(12)
(11)
(1)
サブCR
クロック発振
安定待ち時間
メインCR
クロック発振
安定待ち時間
サブクロック
発振安定待ち時間
メインクロック
発振安定待ち時間
(8)
(13)
(18)
(17)
サブCR
クロック発振
安定待ち時間
サブCRクロックモード
(20)
(19)
(15)
サブクロックモード
(16)
サブクロック
発振安定待ち時間
(14)
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69
第 6 章クロック制御部
6.7 クロックモード
表 6.7-1
MB95390H シリーズ
クロックモードの状態遷移表 ( １ / ２ )
現在の状態
次の状態
説明
リセット後にデバイスは , メイン CR クロック発振安定待ち時間の経過
を待ってからメイン CR クロックモードに遷移します。リセットが任意
メイン CR クロッ
<1> リセット状態
のクロックモードによるウォッチドッグリセット , ソフトウェアリ
ク
セット , または外部リセットの場合でも , デバイスはサブ CR クロック
とメイン CR クロック発振安定待ち時間の経過を待ちます。
システムクロック制御レジスタ 2 のシステムクロック選択ビット
(SYCC2:RCS1, RCS0) を "00B" に設定すると , デバイスはサブ CR クロッ
(1)
クモードに遷移します。
ただし , システムクロック制御レジスタ 2 のサブ CR クロック発振許可
ビット (SYCC2:SCRE) の設定によりサブ CR が停止していた場合 , デバ
イスはサブ
CR クロック発振安定待ち時間の経過を待ってからサブ CR
サブ CR クロック
クロックモードに遷移します。サブ CR クロック発振があらかじめ許可
されている場合 , またはスタンバイ制御レジスタのサブ CR クロック発
振安定ビット (STBC:SCRDY) が "1B" に設定されている場合 , デバイス
(2)
はシステムクロック選択ビット (SYCC2:RCS1, RCS0) が "00B" に設定さ
れた直後にサブ CR クロックモードに遷移します。
システムクロック制御レジスタ 2 のシステムクロック選択ビット
(SYCC2:RCS1, RCS0) に "01B" を設定すると , デバイスはサブクロック
(3)
メイン CR
クロック
サブクロック
発振安定待ち時間の経過を待ってからサブクロックモードに遷移しま
す。
システムクロック制御レジスタ 2 のサブクロック発振許可ビット
(SYCC2:SOSCE) の設定によりサブクロックが発振している場合 , デバ
イスはサブクロック発振安定待ち時間の経過を待ちません。サブク
ロック発振があらかじめ許可されている場合 , およびシステムクロッ
ク制御レジスタのサブクロック発振安定ビット (SYCC:SRDY) が "1B" に
設定されている場合は , デバイスはシステムクロック選択ビット
(SYCC2:RCS1,RCS0)が "01B"に設定された直後 , サブクロックモードに
(4)
遷移します。
システムクロック制御レジスタ 2 のシステムクロック選択ビット
(SYCC2:RCS1, RCS0) を "11B" に設定すると , デバイスはメインクロッ
(5)
メインクロック
(6)
ク発振安定待ち時間の経過を待ってからメインクロックモードに遷移
します。
システムクロック制御レジスタ 2 のメインクロック発振許可ビット
(SYCC2: MOSCE) の設定によりメインクロックが発振している場合 , デ
バイスはメインクロック発振安定待ち時間の経過を待ちません。メイ
ンクロック発振があらかじめ許可されている場合 , およびスタンバイ
制御レジスタのメインクロック発振安定ビット (STBC:MRDY) が "1B"
に設定されている場合は , デバイスはシステムクロック選択ビット
(SYCC2:RCS1, RCS0) が "11B" に設定された直後 , メインクロックモー
ドに遷移します。
70
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第 6 章クロック制御部
6.7 クロックモード
MB95390H シリーズ
表 6.7-1
クロックモードの状態遷移表 ( ２ / ２ )
現在の状態
次の状態
説明
システムクロック制御レジスタ 2 のシステムクロック選択ビット
(SYCC2:RCS1, RCS0) を "10B" に設定すると , デバイスはメイン CR ク
(7)
ロック発振安定待ち時間の経過を待ってからメインCRクロックモード
に遷移します。
システムクロック制御レジスタ 2 のメインクロック発振許可ビット
メイン CR クロッ (SYCC2:MCRE) の設定によりメイン CR クロックが発振している
場合 , デバイスはメイン CR クロック発振安定待ち時間の経過を待ちま
ク
せん。メイン CR クロック発振があらかじめ許可されている場合 , およ
びスタンバイ制御レジスタのメイン CR クロック発振安定ビット
(STBC:MCRDY) が "1B" に設定されている場合は , デバイスはシステム
(8)
クロック選択ビット (SYCC2:RCS1, RCS0) が "10B" に設定された直後 ,
メインクロッ
ク
メイン CR クロックモードに遷移します。
(9)
サブ CR クロック (1) および (2) と同様
(10)
(11)
サブクロック
(3) および (4) と同様
(12)
システムクロック制御レジスタ 2 のシステムクロック選択ビット
メイン CR クロッ (SYCC2:RCS1, RCS0) を "10B" に設定すると , デバイスはメイン CR ク
ク
ロック発振安定待ち時間の経過を待ってからメインCRクロックモード
に遷移します。
(13)
(14)
サブ CR
クロック
(15)
(16)
(17)
メインクロック
システムクロック制御レジスタ 2 のシステムクロック選択ビット
(SYCC2:RCS1, RCS0) を "11B" に設定すると , デバイスはメインクロッ
サブクロック
(3) および (4) と同様
ク発振安定待ち時間の経過を待ってからメインクロックモードに遷移
します。
メイン CR クロッ
(13) と同様
ク
(18) サブクロックメインクロック
(14) と同様
(19)
サブ CR クロック (1) および (2) と同様
(20)
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71
第 6 章クロック制御部
6.8 低消費電力モード ( スタンバイモード ) の動作
6.8
MB95390H シリーズ
低消費電力モード ( スタンバイモード ) の動作
スタンバイモードには , スリープモード , ストップモード , タイムベースタイマモー
ド , 時計モードの 4 種類があります。
■ スタンバイモードの遷移と復帰の概要
スタンバイモードには , スリープモード , ストップモード , タイムベースタイマモード ,
時計モードの 4 種類があります。スタンバイ制御レジスタ (STBC) の設定によって , デ
バイスはスタンバイモードに遷移します。
スタンバイモードの解除は , 割込みまたはリセットにより行われます。通常動作に遷移
する前に , デバイスは必要に応じて自動的に発振安定待ち時間の経過を待ちます。
リセットによりクロックモードがスタンバイモードから復帰する場合は , デバイスは
メイン CR クロックモードに戻ります。割込みによりクロックモードがスタンバイモー
ドから復帰する場合は , スタンバイモードに遷移する前にデバイスは元のクロック
モードに復帰します。
■ スタンバイモード時の端子の状態
スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) によって , ストップモード ,
タイムベースタイマモード , または時計モード時の I/O ポートまたは周辺機能端子の状
態を直前の状態保持 , または I/O ポートまたは周辺機能端子をハイインピーダンスに設
定できます。
スタンバイモード時のすべての端子の状態については,「付録 D MB95390H シリーズの
端子状態」
を参照してください。
72
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第 6 章クロック制御部
6.8 低消費電力モード ( スタンバイモード ) の動作
MB95390H シリーズ
6.8.1
スタンバイモード使用上の注意
スタンバイ制御レジスタ (STBC) をスタンバイモードに設定した場合でも , 周辺機能
から割込み要求が発生しているときには , スタンバイモードに遷移しません。デバイ
スが割込みに反応してスタンバイモードから通常動作状態へ復帰する場合は , 割込み
要求が受け付けられるかどうかによって復帰後の動作が異なります。
■ スタンバイモード設定を行う命令の直後に NOP 命令を 3 命令以上入れてください。
スタンバイ制御レジスタに設定した後 , デバイスはスタンバイモードへ移行するまで
に 4 マシンクロック周期が必要となります。その間 CPU はプログラムを実行します。ス
タンバイモードへの遷移時にプログラムの実行を回避するためには , NOP 命令を 3 命
令以上入れてください。
デバイスがスタンバイモードへ遷移するように設定した命令の後に , NOP 以外の命令
を配置してもデバイスは正常に動作します。その場合 , 下記の 2 つのイベントが起こり
得ます。スタンバイモード解除後に実行するはずの命令がスタンバイモードへ遷移す
る前に実行される可能性があります。次に , デバイスが命令実行の途中でスタンバイ
モードに入り , スタンバイモード解除後に同じ命令の実行が再開されることもありま
す ( 命令実行サイクル数の増加 ) 。
■ スタンバイモード設定前にクロックモードの遷移が完了していることを確認して
ください。
スタンバイモードの設定前に , システムクロック制御レジスタにおけるクロックモード
モニタビット (SYCC2:RCM1, RCM0) とクロックモード設定ビット (SYCC2:RCS1, RCS0)
の値を比較して , クロックモードの遷移が完了していることを確認してください。
■ 割込み要求によりスタンバイモードへの遷移が抑止されることがあります。
スタンバイモードの設定を行う時に割込みレベルが "11B" より強い割込み要求が発生
していると , デバイスはスタンバイ制御レジスタへの書込みを無視し , 設定されたスタ
ンバイモードへの遷移はしないで命令の実行を続けます。割込み要求の処理後にもデ
バイスはスタンバイモードへ遷移しません。
CPU のコンディションコードレジスタにおける割込み許可フラグ (CCR:I) および割込
みレベルビット(CCR:IL1, IL0) によって割込みが禁止されている場合にも , 同様の動作
が実行されます。
■ スタンバイモードは CPU が割込みを受け付けない場合も解除されます。
スタンバイモード中に割込みレベルが "11B" より強い割込み要求が発生すると , デバイ
スは CPU のコンディションコードレジスタ (CCR) における割込み許可フラグ (CCR:I) , お
よび割込みレベルビット (CCR:IL1, IL0) の設定に関係なくスタンバイモードから解除
されます。
スタンバイモードからの解除後 , CPU のコンディションコードレジスタ (CCR) の設定
により割込みを受け付けられる状態のときは , デバイスは割込みを処理します。
もし
CCR の設定が割込みを受け付けられない場合 , デバイスはスタンバイモードに遷移す
る前に実行した次の命令から実行を再開します。
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第 6 章クロック制御部
6.8 低消費電力モード ( スタンバイモード ) の動作
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■ スタンバイモードの状態遷移図
図 6.8-1 にスタンバイモードの状態遷移図を示します。
図 6.8-1 スタンバイモードの状態遷移図
電源投入
いずれかのステートでリセット発生
リセット状態
<1>
メインCRクロック
発振安定待ち時間
(3)
ストップモード
(4)
メインクロック/
メインCRクロック
サブクロック/
サブCRクロック
発振安定待ち時間
(7)
通常動作
(RUN状態)
(5)
(8)
時計モード
(1)
(6)
タイムベース
タイマモード
表 6.8-1
(2)
スリープモード
状態遷移表 ( スタンバイモードへの遷移と解除 )
状態遷移
説明
<1> リセット状態後の通常動作
リセット後 , デバイスがメイン CR クロックモードに遷移します。
パワーオンリセット , ウォッチドッグリセット , ソフトウェアリセット , 外部
リセットの場合 , デバイスは常にサブ CR クロックとメイン CR クロック発
振安定待ち時間の経過を待ちます。
(1)
スタンバイ制御レジスタのスリープビット (STBC:SLP) に "1" を書き込むと ,
デバイスはスリープモードに遷移します。
スリープモード
(2)
デバイスは周辺機能からの割込みにより RUN 状態に復帰します。
(3)
スタンバイ制御レジスタのストップビット (STBC:STP) に "1" を書き込むと ,
デバイスはストップモードに遷移します。
ストップモード
(4)
(5)
(6)
タイムベースタイマモード
メインクロックモードまたはメイン CR クロックモード中のスタンバイ制御
レジスタの時計ビット (STBC:TMD) に "1" を書き込むと , デバイスはタイム
ベースモードに遷移します。
時計モード
サブクロックモードまたはサブ CR クロックモードのスタンバイ制御レジス
タの時計ビット (STBC:TMD) に "1" を書き込むと , デバイスは時計モードに
遷移します。
(7)
(8)
74
外部割込みにより , 現在のクロックモードに応じて必要な発振安定待ち時間
の経過を待ってからデバイスは RUN 状態に復帰します。
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6.8.2
スリープモード
第 6 章クロック制御部
6.8 低消費電力モード ( スタンバイモード ) の動作
スリープモードでは CPU とウォッチドッグタイマの動作は停止となります。
■ スリープモードの動作
スリープモードでは CPU とウォッチドッグタイマの動作クロックは停止となります。
CPU はデバイスがスリープモードへ遷移する直前に存在しているレジスタと RAM の
内容を保持して停止しますが , ウォッチドッグタイマを除く周辺機能は動作を続けま
す。
ハードウェアウォッチドッグタイマの場合 , 不揮発性レジスタ機能によってスタンバ
イモードが許可されたとき , スリープモードでサブ CR クロックは停止せず , ハード
ウェアウォッチドッグタイマは動作します。詳細は ,「第 30 章不揮発性レジスタ (NVR)
の機能」を参照してください。
● スリープモードへの遷移
スタンバイ制御レジスタのスリープビット (STBC:SLP) を "1" に設定すると , デバイス
はスリープモードに入ります。
● スリープモードの解除
リセットまたは周辺機能からの割込みによって , デバイスはスリープモードから解除
されます。
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75
第 6 章クロック制御部
6.8 低消費電力モード ( スタンバイモード ) の動作
MB95390H シリーズ
ストップモード
6.8.3
ストップモードでは , メインクロック , メイン CR クロック , およびサブクロックは
停止となります。
■ ストップモードの動作
ストップモードでは , メインクロック , メイン CR クロック , およびサブクロックは停
止となります。
このモードでは , デバイスはストップモードへ遷移する直前にレジスタ
と RAM の内容を保持しつつ , 外部割込みと低電圧検出リセットを除くすべての機能を
停止します。
ハードウェアウォッチドッグタイマの場合 , 不揮発性レジスタ機能によってスタンバ
イモードが許可されたとき , ストップモードでサブ CR クロックは停止せず , ハード
ウェアウォッチドッグタイマは動作します。詳細は「第 30 章不揮発性レジスタ (NVR)
の機能」を参照してください。
● ストップモードへの遷移
スタンバイ制御レジスタのストップビット (STBC:STP) に "1" を書き込むと , デバイス
はストップモードに入ります。このとき , スタンバイ制御レジスタの端子状態設定ビッ
ト (STBC:SPL) が "0" の場合 , 外部端子の状態は保持され , SPL ビットが "1" の場合には
外部端子の状態はハイインピーダンスになります ( プルアップ設定レジスタでプル
アップ抵抗を選択している端子はプルアップ状態になります ) 。
メインクロックモードまたはメイン CR クロックモードの場合 , 割込みによるストップ
モード解除後にメインクロック発振安定を待っている間 , タイムベースタイマ割込み
要求が発生することがあります。タイムベースタイマの割込みインターバル時間がメ
インクロック発振安定待ち時間より短い場合 , ストップモードへ遷移する前にタイム
ベースタイマからの割込み要求出力を禁止して , 予期せぬ割込みを発生させないこと
を推奨します。
また , デバイスがサブクロックモードまたはサブ CR モードからストップモードへ遷移
する前に , 時計プリスケーラからの割込み要求出力を禁止することも推奨します。
● ストップモードの解除
ストップモードはリセットまたは外部割込みによって解除されます。どのクロック
モードも , スタンバイモードにおいて , ハードウェアウォッチドッグタイマか不揮発性
レジスタ機能によって許可された場合 , サブ CR クロックは停止せず , ウォッチドッグ
タイマおよび時計プリスケーラはストップモードで動作します。また , 時計プリスケー
ラからの割込みによりデバイスはストップモードから解除されます。詳細は ,「第 30 章
不揮発性レジスタ (NVR) の機能」を参照してください。
＜注意事項＞
デバイスが割込みによってストップモードから解除された場合 , 動作途中でストップモー
ドとなった周辺機能はストップモードに遷移した時点の動作から再開します。そのため ,
インターバルタイマにおける初回のインターバル時間などの周辺機能設定が不定になり
ます。デバイスをストップモードから解除した後は必要に応じて周辺機能を初期化してく
ださい。
76
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第 6 章クロック制御部
6.8 低消費電力モード ( スタンバイモード ) の動作
MB95390H シリーズ
6.8.4
タイムベースタイマモード
タイムベースタイマモードではメインクロック発振 , サブクロック発振 , タイムベー
スタイマ , および時計プリスケーラのみ動作します。このモードでは CPU と周辺機能
の動作クロックは停止となります。
■ タイムベースタイマの動作
タイムベースタイマモードは , タイムベースタイマへのクロック供給を除きメインク
ロックの供給を停止させるモードです。このモードではデバイスはタイムベースタイ
マモードへ遷移する直前に存在しているレジスタと RAM の内容を保持しつつ , タイム
ベースタイマ , 外部割込みと低電圧検出リセットを除くすべての機能を停止します。
システムクロック制御レジスタ 2 のサブクロック発振許可ビットおよびサブ CR クロッ
ク発振許可ビット (SYCC2:SOSCE, SCRE) の設定により , それぞれサブクロック発振お
よびサブ CR クロック発振をそれぞれ許可または禁止できます。サブクロックが発振す
る場合 , 時計プリスケーラが動作します。
ハードウェアウォッチドッグタイマの場合 , 不揮発性レジスタ機能によってスタンバ
イモードが許可されたとき , タイムベースタイマモードでサブ CR クロックは停止せず
, ハードウェアウォッチドッグタイマは動作します。詳細は ,「第 30 章不揮発性レジス
タ (NVR) の機能」を参照してください。
● タイムベースタイマモードへの遷移
システムクロック制御レジスタ 2 のシステムクロックモニタビット (SYCC2:RCM1,
RCM0) が "10B" または "11B" の場合 , スタンバイ制御レジスタの時計ビット
(STBC:TMD) に "1" を書き込むことによりデバイスはタイムベースタイマモードに遷
移します。
タイムベースタイマモードへの遷移はデバイスのクロックモードがメインクロック
モード , またはメイン CR クロックモードのときのみ可能です。
デバイスがタイムベースタイマモードに遷移したとき , スタンバイ制御レジスタの端
子状態設定ビット (STBC:SPL) が "0" の場合 , 外部端子の状態を保持し , SPL ビットが
"1" の場合には外部端子の状態はハイインピーダンスになります ( プルアップ設定レジ
スタでプルアップ抵抗を選択している端子はプルアップ状態になります ) 。
● タイムベースタイマモードからの解除
リセット , タイムベースタイマ割込み , 外部割込みにより , デバイスはタイムベースタ
イマモードから解除されます。
システムクロック制御レジスタ 2(SYCC2) のサブクロック発振許可ビット (SOSCE) と
サブ CR クロック発振許可ビット (SCRE) の設定により , サブクロック発振およびサブ
CR クロック発振を許可または禁止できます。サブクロックが発振する場合 , 時計プリ
スケーラからの割込みによりデバイスはタイムベースタイマモードから解除されま
す。
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77
第 6 章クロック制御部
6.8 低消費電力モード ( スタンバイモード ) の動作
MB95390H シリーズ
＜注意事項＞
デバイスが割込みによってタイムベースタイマモードから解除された場合 , 動作途中でタ
イムベースタイマモードとなった周辺機能は , タイムベースタイマモードに遷移した時点
の動作から再開します。そのため , インターバルタイマにおける初回のインターバル時間
などの周辺機能設定が不定になります。デバイスをタイムベースタイマモードから解除し
た後は必要に応じて周辺機能を初期化してください。
78
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MB95390H シリーズ
6.8.5
時計モード
第 6 章クロック制御部
6.8 低消費電力モード ( スタンバイモード ) の動作
時計モードではサブクロック , サブ CR クロック , および時計プリスケーラのみが動
作します。このモードでは CPU と周辺機能の動作クロックは停止となります。
■ 時計モードの動作
時計モードでは , デバイスは時計モードへ遷移する直前にレジスタと RAM の内容を保
持しつつ , デバイスは時計プリスケーラ , 外部割込みと低電圧検出リセットを除くすべ
ての機能を停止します。
ハードウェアウォッチドッグタイマの場合 , 不揮発性レジスタによってスタンバイ
モードが許可されたとき , 時計モードでサブ CR クロックは停止せず , ハードウェア
ウォッチドッグタイマは動作します。詳細は ,「第 30 章不揮発性レジスタ (NVR) の機
能」を参照してください。
● 時計モードへの遷移
システムクロック制御レジスタ 2 のシステムクロックモニタビット (SYCC2:RCM1,
RCM0) が "00B" または "01B" の場合 , スタンバイ制御レジスタの時計ビット
(STBC:TMD) に "1" を書き込むことによりデバイスは時計モードに遷移します。
時計モードへの遷移はデバイスのクロックモードがサブクロックモード , またはサブ
CR クロックモードのときのみ遷移できます。
デバイスが時計モードに遷移したとき , スタンバイ制御レジスタの端子状態指定ビッ
ト (STBC:SPL) が "0" の場合 , 外部端子の状態を保持し , SPL ビットが "1" の場合には外
部端子の状態はハイインピーダンスになります ( プルアップ設定レジスタでプルアッ
プ抵抗を選択している端子はプルアップ状態になります ) 。
● 時計モードからの解除
リセット , 時計割込み , または外部割込みによりデバイスは時計モードから解除されま
す。
＜注意事項＞
デバイスが割込みによって時計モードから解除された場合 , 動作途中で時計モードとなっ
た周辺機能は , 時計モードに遷移した時点の動作から再開します。そのため , インターバ
ルタイマにおける初回のインターバル時間などの周辺機能設定が不定になります。デバイ
スをタイムベースタイマモードから解除した後では , 必要に応じて周辺機能を初期化して
ください。
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79
第 6 章クロック制御部
6.9 クロック発振回路
MB95390H シリーズ
クロック発振回路
6.9
クロック発振回路はクロック発振端子に振動子を接続するか , またはクロック信号を
入力することによって内部クロックを生成します。
■ クロック発振回路
● 水晶振動子とセラミック振動子の場合
図 6.9-1 のようにして水晶振動子またはセラミック振動子を接続してください。
図 6.9-1 水晶振動子とセラミック振動子の接続例
2系統の外部クロックに接続
メインクロック
発振回路
X0
C
X1
C
サブクロック
発振回路
X0A
X1A
C
C
● 外部クロックの場合
図 6.9-2 に示すように , 外部クロックを X0 端子に接続してください。
X1 端子は開放に
しておくか , X0 端子の反転クロックを X1 端子に供給してください。( 本シリーズの
データシートを参照 ) また , サブクロックを外部クロックから供給する場合 , 外部ク
ロックは X0A 端子に接続し , X1A 端子は開放にしてください。また , クロック信号は外
部クロック入力端子 HCLK1/HCLK2 に供給可能です。
図 6.9-2 外部クロックの接続例
X1 開放
メインクロック
発振回路
X0
X1
開放
80
X1 へ X0 反転入力
サブクロック
発振回路
X0A
X1A
メインクロック
発振回路
X0
X1
HCLK1/HCLK2
サブクロック
発振回路
X0A
開放
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X1A
サブクロック
発振回路
HCLK1/HCLK2
開放
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MB95390H シリーズ
6.10
プリスケーラの概要
第 6 章クロック制御部
6.10 プリスケーラの概要
プリスケーラは , マシンクロック (MCLK) とタイムベースタイマから出力されるカウ
ントクロックより , 各種周辺機能へ供給するカウントクロックソースを生成します。
■ プリスケーラ
プリスケーラは CPU の動作するマシンクロック (MCLK) とタイムベースタイマから出
力されるカウントクロック (FCH/27, FCH/28, FCRH/26 または FCRH/27) より , 各種周辺機
能へ供給するカウントクロックソースを生成します。このカウントクロックソースは
プリスケーラで分周されたクロック , またはバッファされたクロックです。下記の周辺
機能はこのプリスケーラによって分周されたクロック周波数をカウントクロックソー
スとして使用しています。
なお , 本プリスケーラには制御用のレジスタはなく , マシンクロック (MCLK) およびタ
イムベースタイマのカウントクロック (FCH/27, FCH/28, FCRH/26 または FCRH/27) にて常
に動作します。
• 8/16 ビット複合タイマ
• 8/10 ビット A/D コンバータ
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81
第 6 章クロック制御部
6.11 プリスケーラの構成
6.11
MB95390H シリーズ
プリスケーラの構成
図 6.11-1 に , プリスケーラのブロックダイヤグラムを示します。
■ プリスケーラのブロックダイヤグラム
図 6.11-1 プリスケーラのブロックダイヤグラム
プリスケーラ
MCLK/2
MCLK/8
MCLK(マシンクロック)
5ビット
カウンタ
出力制御回路
MCLK/32
タイムベースタイマから
FCRH/26
FCH/27
あるいは
FCRH/27
FCH/28
MCLK/16
各周辺機能へ
MCLK/4
カウンタ値
FCH/27
FCH/28
MCLK: マシンクロック(内部動作周波数)
• 5 ビットカウンタ
本カウンタは , マシンクロック (MCLK) をカウントし , 出力制御回路へカウンタ値を
出力します。
• 出力制御回路
本回路は , 5 ビットカウンタ値に基づき , マシンクロック (MCLK) を 2 分周 , 4 分周 ,
8 分周 , 16 分周 , 32 分周したクロックを各周辺機能へ供給する回路です。この回路は
タイムベースタイマ (FCH/27, FCH/28, FCRH/26 または FCRH/27) からのクロックをバッ
ファリングして各周辺機能へ供給します。
■ 入力クロック
プリスケーラはマシンクロック , またはタイムベースタイマの出力クロックを入力ク
ロックとして使用します。
■ 出力クロック
プリスケーラは 8/16 ビット複合タイマおよび 8/10 ビット A/D コンバータにクロック
を供給しています。
82
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第 6 章クロック制御部
6.12 プリスケーラの動作
MB95390H シリーズ
6.12
プリスケーラの動作
プリスケーラは , 各周辺機能へ供給するカウントクロックソースを生成します。
■ プリスケーラの動作
プリスケーラは , マシンクロック (MCLK) を分周して生成される周波数のクロック , お
よびタイムベースタイマ (FCH/27, FCH/28, FCRH/26 または FCRH/27) のバッファ信号から
カウントクロックソースを生成し , 各周辺機能へ供給します。このプリスケーラはマシ
ンクロックとタイムベースタイマからのクロックが供給されている間は動作を継続し
ます。
表 6.12-1 にプリスケーラの生成するカウントクロックソースを示します。
表 6.12-1 プリスケーラの生成するカウントクロックソース
カウントクロック
ソース周波数
周波数 (FCH =10 MHz,
周波数 (FCH =16 MHz,
周波数 (FCH =16.25 MHz,
MCLK=10 MHz のとき )
MCLK=16 MHz のとき )
MCLK=16.25 MHz のとき )
MCLK/2
MCLK/2
(5 MHz)
MCLK/2
(8 MHz)
MCLK/2
(8.125 MHz)
MCLK/4
MCLK/4
(2.5 MHz)
MCLK/4
(4 MHz)
MCLK/4
(4.0625 MHz)
MCLK/8
MCLK/8
(1.25 MHz)
MCLK/8
(2 MHz)
MCLK/8
(2.0313 MHz)
MCLK/16
MCLK/16
(0.625 MHz)
MCLK/16
(1 MHz)
MCLK/16
(1.0156 MHz)
MCLK/32
MCLK/32
(0.3125 MHz)
MCLK/32
(0.5 MHz)
MCLK/32
(0.5078 MHz)
FCH /27
FCH /27
(78 kHz)
FCH /27
(125 kHz)
FCH /27
(127 kHz)
FCH /28
FCH /28
(39 kHz)
FCH /28
(62.5 kHz)
FCH /28
(63.5 kHz)
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83
第 6 章クロック制御部
6.13 プリスケーラ使用上の注意
6.13
MB95390H シリーズ
プリスケーラ使用上の注意
プリスケーラ使用上の注意を示します。
プリスケーラは , マシンクロックとタイムベースタイマから発生するクロックにより
動作し , これらのクロックが供給されている間は動作を継続します。したがって , 周辺
機能が起動した直後の動作は , プリスケーラの出力値に応じて , 周辺機能のクロック取
込みに , 最大 1 クロックソース分の誤差が発生します。
図 6.13-1 周辺機能起動直後に発生するクロック取込み誤差
プリスケーラ
の出力
周辺機能起動
周辺機能側の
クロック取込み
周辺機能起動直後の
クロック取込み誤差
以下の周辺機能は , プリスケーラのカウント値の影響を受けます。
• 8/16 ビット複合タイマ
• 8/10 ビット A/D コンバータ
84
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第7章
リセット
リセットの動作について説明します。
CM26-10129-1
7.1
リセット動作
7.2
リセット要因レジスタ (RSRR)
7.3
リセット使用上の注意
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85
第 7 章リセット
7.1 リセット動作
7.1
MB95390H シリーズ
リセット動作
リセット要因が発生すると, CPUは現在実行中の処理を直ちに中断してリセット解除
待ち状態になります。リセットが解除されると , CPU は内部 ROM からモードデータ
とリセットベクタを読み出します ( モードフェッチ )。電源投入時 , またはデバイスが
サブクロックモード , サブ CR クロックモードおよびストップモードのリセットから
解除されると , CPU は発振安定待ち時間が経過した後にモードフェッチを行います。
■ リセット要因
リセットには , 4 つのリセット要因があります。
表 7.1-1 リセット要因
リセット要因
外部リセット
ソフトウェアリセット
リセット条件
外部リセット端子に "L" レベルを入力する。
スタンバイ制御レジスタのソフトウェアリセットビット
(STBC:SRST) を "1" に設定する。
ウォッチドッグリセットウォッチドッグタイマのオーバフロー。
パワーオンリセット /
低電圧検出リセット
電源の投入 , または , 供給電圧が検出電圧より低下する。
( オプション )
● 外部リセット
外部リセット端子 (RST) を "L" レベルにすることによって , 外部リセットを発生します。
外部から入力されたリセット信号は , 内部のノイズフィルタを通してマイコンの動作ク
ロックに非同期で受け付けられ , 内部回路を初期化するためにマシンクロックに同期し
た内部リセット信号を発生します。
したがって , 内部回路の初期化のためにマイコンの
動作クロックが必要です。ただし, 外部クロックで動作するためには, 外部クロック信号
が入力されなければいけません。外部端子 (I/O ポートおよび周辺機能を含む ) は非同期
でリセットされます。
また , 外部リセット入力には , パルス幅の標準値があります。
値が
標準値を下回る場合は , リセット信号が受け付けられないことがあります。
なお , 規格値はデータシートに記載しているため , 規格値を満足するように外部のリ
セット回路を設計してください。
● ソフトウェアリセット
スタンバイ制御レジスタのソフトウェアリセットビット (STBC:SRST) を "1" に設定する
ことで , ソフトウェアリセットが発生します。
● ウォッチドッグリセット
ウォッチドッグタイマの起動後 , 所定時間にウォッチドッグタイマのクリアが行われな
いときには , ウォッチドッグリセットが発生します。
86
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第 7 章リセット
7.1 リセット動作
● パワーオンリセット / 低電圧検出リセット ( オプション )
電源投入によって , パワーオンリセットを発生します。
低電圧検出リセット回路は , 一部の製品でのみ使用可能です。
詳しくは「1.2
,
MB95390H
シリーズの品種構成」
を参照してください。
低電圧検出リセット回路は , 電源電圧が定められた電圧より低下したときにリセットを
発生します。
低電圧検出リセットの論理機能はパワーオンリセットと同じです。
本マニュアルにおけ
るパワーオンリセットに関するすべての記述は , 低電圧検出リセットにも適応されま
す。
低電圧検出リセットの詳細については
「第 19 章低電圧検出リセット回路」
を参照してく
ださい。
■ リセット中の時間
ソフトウェアリセットまたはウォッチドッグリセットの場合 , リセット中の時間は 3 つ
のマシンクロック周期から構成されます。
1 つはリセット前に選択したマシンクロック
周波数のマシンクロック周期です。
残りの 2 つは , リセット後の初期マシンクロック周
波数 ( メインクロック周波数の 1/32) の周期です。ただし , このリセット時間は RAM ア
クセス中のリセットを抑止する RAM アクセス保護機能により , リセット前に選択した
周波数のマシンクロック周期によって延長されることがあります。
また , メインクロッ
ク発振安定スタンバイモードの場合 , 発振安定待ち時間分リセット時間はさらに延長さ
れます。
外部リセットおよびリセットの両方は RAM アクセス保護機能およびメインク
ロック発振安定待ち時間の影響を受けます。
パワーオンリセットおよび低電圧検出リセットの場合 , 発振安定待ち時間中は , リセッ
ト状態が継続します。
■ リセット出力
リセット端子は , リセット入力機能が有効であり , かつリセット出力機能が有効である
場合 , リセット中に "L" レベルを出力します。
ただし , 外部リセットの場合はリセット端
子には "L" レベルを出力する機能はありません。
リセット入力機能 , リセット出力機能設定については「第
,
31 章システム構成コント
ローラ」
を参照してください。
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87
第 7 章リセット
7.1 リセット動作
MB95390H シリーズ
■ リセット動作の概要
図 7.1-1 リセット動作フロー
ソフトウェアリセット
ウォッチドッグリセット
リセット中
RAMアクセス中
リセット抑止
パワーオンリセット/
低電圧検出リセット
外部リセット入力
RAMアクセス中
リセット抑止
サブCRクロックで動作中?
YES
サブCRクロックで動作中?
YES
NO
サブCRクロック
発振安定待ち時間
リセット状態
NO
サブCRクロック
発振安定待ち時間
リセット状態
外部リセット
解除?
サブCRクロック
発振安定待ち時間
リセット状態
NO
YES
メインCRクロック
発振安定待ち時間
モードフェッチ
モードデータ取込み
リセットベクタ取込み
リセットベクタが示すアドレスから
命令コードを取り込み, 命令を実行
通常動作
(Run 状態)
任意のリセットで , CPU はモードフェッチをメイン CR クロック発振安定待ち時間が経
過した後に実行します。
■ RAM 内容のリセットによる影響
リセットが発生した場合 , CPU は現在実行中の命令の動作を中断し , リセット状態にな
ります。
ただし , RAM アクセス中は , RAM アクセスの保護のために RAM アクセスの終
了後にマシンクロックに同期して内部リセット信号を発生します。
この機能は 2 バイト
のデータの書込み中 , ワードデータの書込み動作がリセットにより割り込まれるのを防
止します。
88
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第 7 章リセット
7.1 リセット動作
■ リセット中の端子の状態
リセットが発生すると I/O ポートまたは周辺機能端子は , リセット解除後ソフトウェア
による設定が行われるまで , ハイインピーダンスになります。
＜注意事項＞
デバイスの誤作動防止ため , リセット中はハイインピーダンスとなる端子に対してプル
アップ抵抗を接続してください。
リセット中の全端子の状態の詳細については「付録 D MB95390H シリーズの端子状態」
を参照してください。
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89
第 7 章リセット
7.2 リセット要因レジスタ (RSRR)
MB95390H シリーズ
リセット要因レジスタ (RSRR)
7.2
リセット要因レジスタは , 発生したリセットの要因を示します。
■ リセット要因レジスタ (RSRR) の構成
図 7.2-1 リセット要因レジスタ (RSRR) の構成
アドレス
bit7
bit6
bit5
bit4
0009H
-
-
-
EXTS
R,W
R0/WX R0/WX R0/WX
SWR
0
1
HWR
0
1
PONR
0
1
WDTR
0
1
EXTS
0
1
R, W
R0/WX
X
90
bit3
bit2
WDTR PONR
R,W
R,W
bit1
bit0
初期値
HWR
R,W
SWR
R,W
xxxxxxxxB
ソフトウェアリセットフラグビット
書込み時
読出し時
書込み動作により
要因がソフトウェアリセットビットは"0"になります。
ハードウェアリセットフラグビット
書込み時
読出し時
書込み動作により
要因がハードウェアリセットビットは"0"になります。
パワーオンリセットフラグビット
書込み時
読出し時
書込み動作により
要因がパワーオンリセットビットは"0"になります。
ウォッチドッグリセットフラグビット
書込み時
読出し時
書込み動作により
要因がウォッチドッグリセットビットは"0"になります。
外部リセットフラグビット
読出し時
書込み時
書込み動作により
ビットは"0"になります。
要因が外部リセット
: リード/ライト可能 (読出し値は書込み値と異なります。）
: 読出し値は "0"です。このビットに値を書き込んでも動作に影響はありません。
: 未定義ビット
: 不定
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第 7 章リセット
7.2 リセット要因レジスタ (RSRR)
表 7.2-1 リセット要因レジスタ (RSRR) の各ビットの機能
ビット名
機能
読出し値は常に "0" です。このビットに値を書き込んでも動作に影響はありませ
ん。
bit7
～
bit5
未定義ビット
bit4
このビットが "1" になると , 外部リセットが発生したことを示します。
EXTS:
外部リセットフラグそれ以外では , リセット発生前の値を保持します。
ビット
・読出し動作または書込み動作 (0 または 1) により , ビットは "0" になります。
bit3
このビットが "1" になると , ウォッチドッグリセットが発生したことを示します。
WDTR:
それ以外では , リセット発生前の値を保持します。
ウォッチドッグリ
セットフラグビット・読出し動作または書込み動作 (0 または 1) により , このビットは "0" になります。
bit2
このビットが "1" になると , パワーオンリセット / 低電圧検出リセット ( オプショ
PONR:
ン ) が発生したことを示します。
パワーオンリセットそれ以外では , リセット発生前の値を保持します。
フラグビット
・低電圧検出リセット機能のありなしは品種の選択により決定します。
・読出し動作または書込み動作 (0 または 1) により , このビットは "0" になります。
bit1
このビットが "1" になると , ソフトウェアリセット以外のリセットが発生したこ
とを示します。したがって
, bit2 ～ bit4 のいずれかのビットが "1" になると , この
HWR:
ビットも
になります。
"1"
ハードウェアリセッ
トフラグビット
それ以外では , リセット発生前の値を保持します。
・読出し動作または書込み動作 (0 または 1) により , このビットは "0" になります。
bit0
このビットが "1" になると , ソフトウェアリセットが発生したことを示します。
SWR:
それ以外では , リセット発生前の値を保持します。
ソフトウェアリセッ
・読出し動作 , 書込み動作 (0 または 1) またはパワーオンリセットにより , この
トフラグビット
ビットは "0" になります。
＜注意事項＞
リセット要因レジスタを読み出すとその内容がクリアされてしまうため , レジスタの内容
を演算に使用する前に RAM に保存してください。
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第 7 章リセット
7.2 リセット要因レジスタ (RSRR)
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■ リセット要因レジスタ (RSRR) の状態
表 7.2-2 リセット要因レジスタの状態
リセット要因
−
−
EXTS
WDTR
PONR
HWR
SWR
パワーオンリセット / 低電圧検出
リセット
−
−
×
×
1
1
0
ソフトウェアリセット
−
−
ウォッチドッグリセット
−
−
外部リセット
−
−
1
1
1
1
1
フラグセット
1:
:
×:
前の状態を保持
不定
EXTS: このビットが "1" に設定されたときには , 外部リセットが発生したことを示し
ています。
WDTR: このビットが "1" に設定されたときには , ウォッチドッグリセットが発生した
ことを示しています。
PONR: このビットが "1" に設定されたときには , パワーオンリセットまたは低電圧検
出リセット ( オプション ) が発生したことを示しています。
HWR:
このビットが "1" に設定されたときには , 外部リセット , ウォッチドッグリセッ
ト , パワーオンリセット , 低電圧検出リセット ( オプション ) のリセットのうち
の 1 つが発生したことを示しています。
SWR:
このビットが "1" に設定されたときには , ソフトウェアリセットが発生したこ
とを示しています。
92
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CM26-10129-1
MB95390H シリーズ
7.3
リセット使用上の注意
第 7 章リセット
7.3 リセット使用上の注意
リセット使用上の注意を示します。
■ リセット使用上の注意
● リセットの要因によるレジスタおよびビットの初期化について
リセットが発生しても , 初期化されないレジスタやビットがあります。
• リセット要因の種類により, リセット要因レジスタ(RSRR)のどのビットを初期化す
るか決定されます。
• クロック制御部の発振安定待ち時間設定レジスタ (WATR) を初期化するには , パ
ワーオンリセットを行います。ほかの方法で初期化することはできません。
CM26-10129-1
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93
第 7 章リセット
7.3 リセット使用上の注意
94
MB95390H シリーズ
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CM26-10129-1
第8章
割込み
割込みについて説明します。
8.1
CM26-10129-1
割込み
FUJITSU SEMICONDUCTOR LIMITED
95
第 8 章割込み
8.1 割込み
8.1
MB95390H シリーズ
割込み
割込みについて説明します。
■ 割込みの概要
F2MC-8FX ファミリには , 周辺機能に関連する 24 本の割込み要求入力があり , それぞ
れ独立に割込みレベルを設定できます。
周辺機能で割込み要求が発生した場合 , この割込み要求は割込みコントローラに出力
されます。
割込みコントローラは , その割込み要求の割込みレベルを判定し , CPU に割
込みの発生を伝えます。CPU は割込み受付け状態に従って割込み動作を行います。割込
み要求によりデバイスはスタンバイモードから解除され , 命令実行を再開します。
■ 周辺機能からの割込み要求
表 8.1-1 に , 各周辺機能の割込み要求を示します。
CPU が割込み要求を受け付けると , 割
込み要求に対応する割込みベクタテーブルアドレスを分岐先アドレスとして , 割込み
処理ルーチンへ分岐します。
各割込み要求の割込み処理優先順位は , 割込みレベル設定レジスタ (ILR0 ～ ILR5) によ
り , 割込み処理の優先順位を 4 段階に設定できます。
割込み処理ルーチンで割込みが処理されている間 , 同一 , またはそれ以下のレベルの割
込み要求が発生した場合は , 現在の割込み処理ルーチンが終了した後に , 処理が実行さ
れます。
また , 複数の割込み要求が同一割込みレベルに設定された場合 , IRQ00 が最優
先順位になります。
96
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第 8 章割込み
8.1 割込み
MB95390H シリーズ
表 8.1-1
割込み要求と割込みベクタ
割込み要求
ベクタテーブルのアドレス
割込みレベル設定
レジスタのビット名
同一レベルの割込み要求の
優先順位 ( 同時発生時 )
L00 [1:0]
高い
IRQ00
上位
FFFAH
下位
FFFBH
IRQ01
FFF8H
FFF9H
L01 [1:0]
IRQ02
FFF6H
FFF7H
L02 [1:0]
IRQ03
FFF4H
FFF5H
L03 [1:0]
IRQ04
FFF2H
FFF3H
L04 [1:0]
IRQ05
FFF0H
FFF1H
L05 [1:0]
IRQ06
FFEEH
FFEFH
L06 [1:0]
IRQ07
FFECH
FFEDH
L07 [1:0]
IRQ08
FFEAH
FFEBH
L08 [1:0]
IRQ09
FFE8H
FFE9H
L09 [1:0]
IRQ10
FFE6H
FFE7H
L10 [1:0]
IRQ11
FFE4H
FFE5H
L11 [1:0]
IRQ12
FFE2H
FFE3H
L12 [1:0]
IRQ13
FFE0H
FFE1H
L13 [1:0]
IRQ14
FFDEH
FFDFH
L14 [1:0]
IRQ15
FFDCH
FFDDH
L15 [1:0]
IRQ16
FFDAH
FFDBH
L16 [1:0]
IRQ17
FFD8H
FFD9H
L17 [1:0]
IRQ18
FFD6H
FFD7H
L18 [1:0]
IRQ19
FFD4H
FFD5H
L19 [1:0]
IRQ20
FFD2H
FFD3H
L20 [1:0]
IRQ21
FFD0H
FFD1H
L21 [1:0]
IRQ22
FFCEH
FFCFH
L22 [1:0]
IRQ23
FFCCH
FFCDH
L23 [1:0]
低い
割込み要因については ,「付録 B 割込み要因一覧表」を参照してください。
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97
第 8 章割込み
8.1 割込み
8.1.1
MB95390H シリーズ
割込みレベル設定レジスタ (ILR0 ～ ILR5)
割込みレベル設定レジスタ (ILR0 ～ ILR5) には , 各周辺機能からの割込み要求に対応
した 2 ビットのデータが 24 組が割り当てられています。これら 2 ビットのデータ
( 割込みレベル設定ビット ) を使用して , 割込み要求の割込みレベルを設定します。
■ 割込みレベル設定レジスタ (ILR0 ～ ILR5) の構成
図 8.1-1 割込みレベル設定レジスタの構成
レジスタ　アドレス　bit7
初期値
bit6
bit5
bit4
bit3
bit2
bit1
bit0
ILR0
00079H
L03
[1:0]
L02
[1:0]
L01
[1:0]
L00
[1:0]
R/W 11111111B
ILR1
0007AH
L07
[1:0]
L06
[1:0]
L05
[1:0]
L04
[1:0]
R/W 11111111B
ILR2
0007BH
L11
[1:0]
L10
[1:0]
L09
[1:0]
L08
[1:0]
R/W 11111111B
ILR3
0007CH
L15
[1:0]
L14
[1:0]
L13
[1:0]
L12
[1:0]
R/W 11111111B
ILR4
0007DH
L19
[1:0]
L18
[1:0]
L17
[1:0]
L16
[1:0]
R/W 11111111B
ILR5
0007EH
L23
[1:0]
L22
[1:0]
L21
[1:0]
L20
[1:0]
R/W 11111111B
割込みレベル設定レジスタは, 各割込み要求に対し2ビットずつのデータを割り当てら
れています。これらレジスタの割込みレベル設定ビットの値が , 割込み処理における割
込み要求の優先順位を表します。( 割込みレベル：0 ～ 3)
割込みレベル設定ビットは , コンディションコードレジスタの割込みレベルビット
(CCR: IL1, IL0) と比較されます。
割込み要求の割込みレベル 3 を設定した場合 , CPU は割込み要求を受け付けません。
表 8.1-2 に , 割込みレベル設定ビットと割込みレベルとの関係を示します。
表 8.1-2
割込みレベル設定ビットと割込みレベルとの関係
LXX[1:0]
割込みレベル
優先順位
00
0
高い
01
1
10
2
11
3
低い ( 割込みなし )
XX:00 ～ 23 割込み要求の番号
メインプログラム実行中は , コンディションコードレジスタの割込みレベルビット
(CCR: IL1, IL0) は , "11B" です。
98
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CM26-10129-1
第 8 章割込み
8.1 割込み
MB95390H シリーズ
8.1.2
割込み動作時の処理
周辺機能により割込み要求が発生すると , 割込みコントローラはその割込み要求の割
込みレベルを CPU に通知します。CPU が割込みを受け付けられる状態になっている
と , 現在実行中のプログラムを一時中断し , 割込み処理ルーチンを実行します。
■ 割込み動作時の処理
割込み処理の手順は , 周辺機能の割込み要因発生 , メインプログラムの実行 , 割込み要
求フラグビットの設定 , 割込み要求許可ビットの判定 , 割込みレベル (ILR0 ～ ILR5 お
よび CCR:IL1, IL0) の判定 , 同一割込みレベルの同時要求の確認 , 割込み許可フラグ
(CCR:I) の判定 , という順で行われます。
図 8.1-2 に割込み動作時の処理を示します。
内部データバス
図 8.1-2 割込み動作時の処理
コンディションコードレジスタ(CCR)
I
IL
チェック
CPU
(7)
比較器
(5)
ストップモード解除
START
スリープモード解除
RAM
タイムベースタイマ/
時計モード解除
(6)
割込み要求フラグ
周辺機能の
割込みあり?
NO
YES
割込み要求許可
(3)
周辺機能の割込み
要求出力は許可されて
いるか?
NO
AND
(4)
(3)
各周辺機能
レベル比較器
(1) 周辺機能の初期化
(4)
割込み
コント
ローラ
YES
割込みの優先順位を判定し
該当レベルをCPUへ転送
(5)
該当レベルとPS内の
I Lビットを比較
該当レベル
がI Lより強い?
YES
NO
(2)
Iフラグ=1?
メインプログラム
の実行
YES
NO
割込み処理ルーチン
割込み要求クリア
(7)
PCとPSをスタックに退避
PCとPSを復帰
割込み処理の実行
(6)
RETI
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PC←割込みベクタ
PS内のILの更新
99
第 8 章割込み
8.1 割込み
MB95390H シリーズ
(1) リセット直後は , すべての割込み要求は禁止状態になっています。周辺機能の初期
化プログラムで , 割込みを発生する各周辺機能を初期化して , 該当する割込みレベ
ル設定レジスタ (ILR0 ～ ILR5) に割込みレベルを設定してから周辺機能を動作させ
ます。
割込みレベルは , 0, 1, 2, 3 のいずれかを設定できます。レベル 0 が最も優先さ
れ , レベル 1 がその次に優先されます。周辺機能にレベル 3 を設定した場合は , 該当
する周辺機能の割込みは禁止されます。
(2) メインプログラム ( 多重割込みの場合は , 割込み処理ルーチン ) を実行します。
(3) 周辺機能で割込み要因が発生したとき , 周辺機能の割込み要求フラグビットが "1"
に設定されます。
このとき , 周辺機能の割込み要求許可ビットが許可されていると ,
周辺機能の割込み要求が割込みコントローラへ出力されます。
(4) 割込みコントローラは , 各周辺機能からの割込み要求を常に監視しており , 現在発
生している割込み要求の割込みレベルの中から , 最も優先された割込みレベルを
CPU に伝達します。
このとき , 同一の割込みレベルで同時に要求があった場合の優
先順位も , 割込みコントローラにて比較されます。
(5) CPU は受け取った割込みレベルがコンディションコードレジスタの割込みレベル
ビット (CCR:IL1, IL0) に設定されているレベルより優先度が高い ( 割込みレベル番
号が低い ) 場合 , CPU は割込み許可フラグ (CCR:I) の内容をチェックし , 割込み許
可 (CCR:I=1) になっていれば割込みを受け付けます。
(6) CPU は , プログラムカウンタ (PC) およびプログラムステータス (PS) の内容をスタッ
クに退避し , 該当する割込みベクタテーブルアドレスから割込み処理ルーチンの先
頭アドレスを取り込み , コンディションコードレジスタの割込みレベルビット
(CCR:IL1, IL0) の値を受け付けた割込みレベルの値に変更した後 , 割込み処置ルー
チンを実行しはじめます。
(7) CPU は最後に , RETI 命令を実行し , スタックに退避しておいたプログラムカウンタ
(PC) およびプログラムステータス (PS) の値を復帰して , 割込みの直前に実行した命
令の次の命令から処理を実行します。
＜注意事項＞
周辺機能の割込み要求フラグビットは , 割込み要求が受け付けられても自動的には "0" に
なりません。したがって, 割込み処理ルーチンでプログラム (割込み要求ビットフラグビッ
トへの "0" の書込み ) を使用して "0" にする必要があります。
低消費電力モード ( スタンバイモード ) は , 割込みによって解除されます。詳細は ,「6.8
低消費電力モード ( スタンバイモード ) の動作」を参照してください。
100
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第 8 章割込み
8.1 割込み
MB95390H シリーズ
8.1.3
多重割込み
周辺機能からの複数の割込み要求に対し , 割込みレベル設定レジスタ (ILR0 ～ ILR5)
に異なる割込みレベルを設定することにより , 多重割込みを行います。
■ 多重割込み
割込み処理ルーチン実行中に , 優先レベルの高い割込みレベルに設定された割込み要
求が発生すると , CPU は現在の割込み処理を中断して , 順位の優先される割込み要求を
受け付けます。
割込み要求の割込みレベルは 0 ～ 3 まで設定できますが , レベル 3 に設
定した場合 , CPU は割込み要求を受け付ません。
[ 例：多重割込み ]
多重割込み処理の例として , タイマ割込みより外部割込みを優先させる場合を想定し ,
タイマ割込みのレベルを 2 に , 外部割込みレベルを 1 に設定します。このとき , タイマ
割込み処理中に外部割込みが発生すると , 図 8.1-3 に示す処理を行います。
図 8.1-3 多重割込みの例
メインプログラム
タイマ割込み処理
割込みレベル1
（CCR:IL1,IL0=01B）
割込みレベル2
（CCR:IL1,IL0=10B）
周辺機能初期化（1）
タイマ割込み発生（2）
外部割込み処理
（3）外部割込み発生
（4）外部割込み処理
中断
再開
メインプログラム再開（8）
（6）タイマ割込み処理
（5）外部割込み復帰
（7）タイマ割込み復帰
• タイマ割込み処理中 , コンディションコードレジスタの割込みレベルビット (CCR:
IL1, IL0) は , タイマ割込みに対応する割込みレベル設定レジスタ (ILR0 ～ ILR5) の
値と同じ値 ( 上記の例ではレベル 2) になります。このとき , タイマ割込みの割込みレ
ベル ( 上記の例ではレベル 1) より優先されるレベルの割込み要求が発生すると , そ
の割込みが先に処理されます。
• タイマ割込み中に多重割込みを一時的に禁止したい場合は , コンディションコード
レジスタの割込み許可フラグ (CCR:I) を "0" にするか , または , 割込みレベルビット
(CCR:IL1, IL0) を "00B" にします。
• 割込み処理の終了後に割込み復帰命令 (RETI) が実行されると , プログラムカウンタ
(PC) およびプログラムステータス (PS) の値が復帰され , CPU は割り込まれたプログ
ラムを実行しはじめます。また , コンディションコードレジスタ (CCR) の値は , プロ
グラムステータス (PS) が復帰されることにより , 割込み前の値となります。
CM26-10129-1
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101
第 8 章割込み
8.1 割込み
8.1.4
MB95390H シリーズ
割込み処理時間
割込み要求の発生後に CPU が割込み処理ルーチンに移行するまでには , 割込み要求
が発生してから実行中の命令が終了するまでの時間と , 割込みハンドリング時間 ( 割
込み処理準備に要する時間 ) の合計時間を必要とします。割込み処理時間は , 最大 26
マシンクロック周期となります。
■ 割込み処理時間
割込み要求が発生して割込み処理ルーチンが実行される前に , CPU は , 割込み要求サン
プル待ち時間および割込みハンドリング時間が必要です。
● 割込み要求サンプル待ち時間
割込み要求が発生しているかどうかは , 各命令の最後のサイクルで割込み要求をサン
プリングして判断します。そのため , CPU は命令実行中には割込み要求を認識できませ
ん。
このサンプリング待ち時間は, 最も実行サイクルの長いDIVU命令 (17マシンクロッ
ク周期 ) の実行開始直後に割込み要求が発生した場合に最大となります。
● 割込みハンドリング時間
CPU は割込みを受け付けた後 , 以下の割込み処理準備を行うために , 9 マシンクロック
周期を必要します。
• プログラムカウンタ (PC) およびプログラムステータス (PS) の値をスタックに退避
する。
• 割込み処理ルーチンの先頭アドレス ( 割込みベクタ ) を PC に設定する。
• プログラムステータス (PS) 内の割込みレベルビット (PS:CCR:IL1, IL0) を更新する。
図 8.1-4 割込み処理時間
通常命令実行
割込みハンドリング
割込み処理ルーチン
CPUの動作
割込み待ち時間
割込み要求
サンプル待ち時間
割込みハンドリング時間
(9マシンクロック)
割込み要求発生
：命令最終サイクル,ここで割込み要求をサンプルする
最も実行サイクルの長い DIVU 命令 (17 マシンクロック周期 ) の実行開始直後に割込み
要求が発生した場合 , 割込み処理時間は 26 マシンクロック周期となります。
マシンクロック周期は , クロックモードおよびメインクロック速度の切換え ( ギア機能 )
によって変化します。
詳細は ,「第 6 章クロック制御部」を参照してください。
102
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CM26-10129-1
第 8 章割込み
8.1 割込み
MB95390H シリーズ
8.1.5
割込み処理時のスタック動作
割込み処理時のレジスタ内容の退避および復帰について説明します。
■ 割込み処理開始時のスタック動作
割込みが受け付けられると , CPU は現在のプログラムカウンタ (PC) およびプログラム
ステータス (PS) の内容を自動的にスタックに退避します。
図 8.1-5 に , 割込み処理開始時のスタック動作を説明します。
図 8.1-5 割込み処理開始時のスタック動作
割込み直前
PS
0870H
PC
E000H
SP
0280H
割込み直後
アドレスメモリ
027CH
027DH
027EH
027FH
0280H
0281H
××H
××H
××H
××H
××H
××H
SP
PS
0870H
PC
E000H
027CH
アドレスメモリ
027CH
027DH
027EH
027FH
0280H
0281H
0 8
7 0
H
H
E 0 H
0 0 H
××H
××H
｝
｝
PS
PC
■ 割込みからの復帰時のスタック動作
CPU が割込み処理終了時に割込み復帰命令 (RETI) を実行すると , 最初にプログラムス
テータス (PS) の値 , 次いでプログラムカウンタ (PC) の値をスタックから復帰させます。
復帰するときの順序は 2 つの値をスタックに退避する順序とは逆の順序になります。復
帰後 , PS および PC は割込み処理開始直前の状態に戻ります。
＜注意事項＞
アキュムレータ (A) の値とテンポラリアキュムレータ (T) の値は自動的にスタックに退避
されないため , PUSHW および POPW 命令で A, T の値を退避 , 復帰させてください。
CM26-10129-1
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103
第 8 章割込み
8.1 割込み
MB95390H シリーズ
割込み処理のスタック領域
8.1.6
割込み処理の実行には , RAM 上のスタック領域を使用します。スタックポインタ (SP)
にはスタック領域の先頭アドレスがあります。
■ 割込み処理のスタック領域
スタック領域は , サブルーチンコール命令 (CALL) またはベクタコール命令 (CALLV)
を実行するときのプログラムカウンタ (PC) の退避や復帰 , PUSHW, POPW 命令による
一時的なレジスタ類の退避や復帰にも使われます。
• スタック領域は , データ領域とともに RAM 上に確保されます。
• スタックポインタ (SP) は , RAM アドレスの最大値を示すよう初期化し , データ領域
は , RAM アドレスの小さい方から配置してください。
図 8.1-6 に , 割込み処理のスタック領域の設定例を説明します。
図 8.1-6 割込み処理のスタック領域の設定例
0000H
I/O
0080H
データ領域
RAM
0100H
スタック領域
汎用
レジスタ
0200H
0880H
アクセス禁止
SPの推奨設定値
（RAMアドレスの最大値が
087FHの場合）
品種例：MB95F398H
ROM
FFFFH
＜注意事項＞
スタック領域は , アドレス値の大きいほうから小さい方に向かって割込み , サブルーチン
コール , PUSHW 命令などにより使用されます。領域を開放する場合は , 小さい方から大
きい方に向かって , 復帰命令 (RETI, RET), POPW 命令などにより開放されます。多重割
込みやサブルーチンコールにより使用されるスタック領域のアドレス値が小さくなった
場合 , スタック領域をデータ領域や汎用レジスタ領域に重ねないでください。これら 2 つ
の領域にはほかのデータが保持されています。
104
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第9章
I/O ポート
I/O ポートの機能と動作について説明します。
CM26-10129-1
9.1
I/O ポートの概要
9.2
ポート 0
9.3
ポート 1
9.4
ポート 4
9.5
ポート 6
9.6
ポート 7
9.7
ポート F
9.8
ポート G
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105
第 9 章 I/O ポート
9.1 I/O ポートの概要
9.1
MB95390H シリーズ
I/O ポートの概要
I/O ポートは , 汎用入出力端子を制御するときに使用します。
■ I/O ポートの概要
I/O ポートは , ポートデータレジスタ (PDR) によって , CPU からデータを出力したり ,
入力された信号を CPU に取り込んだりする機能があります。また , ポート方向レジスタ
(DDR) によって I/O 端子の入出力の方向をビット単位で任意に設定できます。
表 9.1-1 にポートレジスタ一覧を示します。
表 9.1-1
ポートレジスタ一覧
レジスタ名称
リード / ライト
初期値
ポート 0 データレジスタ
PDR0
R, RM/W
00000000B
ポート 0 方向レジスタ
DDR0
R/W
00000000B
ポート 1 データレジスタ
PDR1
R, RM/W
00000000B
ポート 1 方向レジスタ
DDR1
R/W
00000000B
ポート 4 データレジスタ
PDR4
R, RM/W
00000000B
ポート 4 方向レジスタ
DDR4
R/W
00000000B
ポート 6 データレジスタ
PDR6
R, RM/W
00000000B
ポート 6 方向レジスタ
DDR6
R/W
00000000B
ポート 7 データレジスタ
PDR7
R, RM/W
00000000B
ポート 7 方向レジスタ
DDR7
R/W
00000000B
ポート F データレジスタ
PDRF
R, RM/W
00000000B
ポート F 方向レジスタ
DDRF
R/W
00000000B
ポート G データレジスタ
PDRG
R, RM/W
00000000B
ポート G 方向レジスタ
DDRG
R/W
00000000B
ポート 0 プルアップレジスタ
PUL0
R/W
00000000B
ポート 1 プルアップレジスタ
PUL1
R, RM/W
00000000B
ポート 4 プルアップレジスタ
PUL4
R/W
00000000B
ポート 6 プルアップレジスタ
PUL6
R/W
00000000B
ポート 7 プルアップレジスタ
PUL7
R/W
00000000B
ポート G プルアップレジスタ
PULG
R/W
00000000B
A/D 入力禁止レジスタ ( 上位 )
AIDRH
R/W
00000000B
A/D 入力禁止レジスタ ( 下位 )
AIDRL
R/W
00000000B
ILSR
R/W
00000000B
入力レベル選択レジスタ
R/W
: リード / ライト可能 ( 読出し値は書込み値 )
R, RM/W : リード / ライト可能 ( 読出し値は書込み値と異なります。
書込み値は , リード
モディファイライト (RMW) 系命令によって , 読み出されます。
)
106
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9.2
ポート 0
第 9 章 I/O ポート
9.2 ポート 0
ポート 0 は , 汎用入出力ポートです。
汎用入出力ポートとしての機能を中心に説明します。
周辺機能の詳細については , それぞれの章を参照してください。
■ ポート 0 の構成
ポート 0 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 0 データレジスタ (PDR0)
• ポート 0 方向レジスタ (DDR0)
• ポート 0 プルアップ制御レジスタ (PUL0)
• A/D 入力禁止レジスタ下位 (AIDRL)
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107
第 9 章 I/O ポート
9.2 ポート 0
MB95390H シリーズ
■ ポート 0 の端子
ポート 0 には , 8 本の入出力端子があります。
表 9.2-1 にポート 0 の端子を示します。
表 9.2-1
ポート 0 の端子
端子名
機能
P00/INT00/
AN00
P00: 汎用入出力
P01/INT01/
AN01
P01: 汎用入出力
P02/INT02/
AN02
P02: 汎用入出力
P03/INT03/
AN03
P03: 汎用入出力
P04/INT04/
AN04/HCLK1*1
入出力形式
兼用周辺機能
INT00: 外部割込み入力
AN00: アナログ入力
INT01: 外部割込み入力
AN01: アナログ入力
INT02: 外部割込み入力
AN02: アナログ入力
INT03: 外部割込み入力
AN03: アナログ入力
入力
出力
ヒステリシス /
アナログ
CMOS
-
○
ヒステリシス /
アナログ
CMOS
-
○
ヒステリシス /
アナログ
CMOS
-
○
ヒステリシス /
アナログ
CMOS
-
○
ヒステリシス /
アナログ
CMOS
-
○
ヒステリシス /
アナログ
CMOS
-
○
ヒステリシス /
アナログ
CMOS
-
○
ヒステリシス /
アナログ
CMOS
-
○
OD PU
INT04: 外部割込み入力
P04: 汎用入出力
AN04: アナログ入力
HCLK1: 外部クロック入力
INT05: 外部割込み入力
P05/INT05/
AN05/HCLK2*2
P05: 汎用入出力
P06/INT06/
AN06
P06: 汎用入出力
P07/INT07/
AN07
P07: 汎用入出力
AN05: アナログ入力
HCLK2: 外部クロック入力
INT06: 外部割込み入力
AN06: アナログ入力
INT07: 外部割込み入力
AN07: アナログ入力
OD: オープンドレイン , PU: プルアップ
*1: 外部クロック入力が選択されると (SYSC:EXCK[1:0]=01), その他の機能は選択できません。
*2: 外部クロック入力が選択されると (SYSC:EXCK[1:0]=10), その他の機能は選択できません。
108
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CM26-10129-1
第 9 章 I/O ポート
9.2 ポート 0
MB95390H シリーズ
■ ポート 0 のブロックダイヤグラム
図 9.2-1 P00, P01, P02, P03, P04, P05, P06, P07 のブロックダイヤグラム
A/Dアナログ入力
周辺機能入力
周辺機能入力許可
ヒステリシス
0
プルアップ
1
PDRリード
端子
PDR
PDRライト
ビット操作命令実行時
INT00～INT07のみ
内部バス
DDRリード
DDR
DDRライトストップ, 時計 (SPL=1)
PULリード
PUL
PULライト
AIDRリード
AIDR
AIDRライト
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109
第 9 章 I/O ポート
9.2 ポート 0
MB95390H シリーズ
ポート 0 のレジスタ
9.2.1
ポート 0 に関するレジスタについて説明します。
■ ポート 0 のレジスタの機能
表 9.2-2 に , ポート 0 のレジスタの機能を示します。
表 9.2-2
ポート 0 のレジスタの機能
レジスタ略称
データ
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が
"L" レベル
PDR の値が "0"
出力ポート時は , "L" レベルを出
力
1
端子状態が
"H" レベル
PDR の値が "1"
出力ポート時は , "H" レベルを出
力
PDR0
DDR0
PUL0
AIDRL
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
0
アナログ入力許可
1
ポート入力許可
表 9.2-3 に , ポート 0 の端子と各レジスタビットとの関係を示します。
表 9.2-3
ポート 0 におけるレジスタと端子との関係
関連するレジスタのビットと端子との関係
端子名
P07
P06
P05
P04
P03
P02
P01
P00
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
PDR0
DDR0
PUL0
AIDRL
110
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9.2.2
ポート 0 の動作説明
第 9 章 I/O ポート
9.2 ポート 0
ポート 0 の動作について説明します。
■ ポート 0 の動作
● 出力ポートとしての動作
• 端子に対応する DDR レジスタのビットを "1" に設定すると , その端子は出力ポート
になります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , その端子から PDR レジスタの値が外
部端子に出力されます。
• PDR レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出
力ポートとして設定した端子へ出力されます。
• PDR レジスタを読み出すと , PDR レジスタの値が読み出されます。
● 入力ポートとしての動作
• 端子に対応する DDR レジスタのビットを "0" に設定すると , その端子は入力ポート
になります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• アナログ入力兼用端子を入力ポートとして使用している時は , A/D 入力禁止レジス
タ下位 (AIDRL) の対応するビットを "1" に設定してください。
• PDR レジスタにデータを書き込むと , その値は出力ラッチに保持されますが , 入力
ポートとして設定した端子へは出力されません。
• PDR レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファ
イライト (RMW) 系命令を使って , PDR レジスタを読み出している場合は , PDR レ
ジスタの値を読み出します。
● 周辺機能入力端子としての動作
• 端子を入力ポートとして設定するには , 周辺機能の入力端子に対応する DDR レジス
タのビットを "0" に設定します。
• アナログ入力兼用端子をその他の周辺機能入力端子として使用する場合は , 入力ポー
トの動作と同様に , その端子を入力ポートとして設定してください。
• 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDR レジ
スタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライト
(RMW) 系命令では , PDR レジスタの値を読み出します。
● リセット時の動作
CPU がリセットされると , DDR レジスタのすべてのビットが "0" に初期化され , ポー
ト入力が許可された状態になります。アナログ入力と兼用となる端子については , A/D
入力禁止レジスタ下位 (AIDRL) が "0" に初期化されるため , ポート入力は禁止された
状態になります。
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111
第 9 章 I/O ポート
9.2 ポート 0
MB95390H シリーズ
● ストップモードおよび時計モードの動作
• デバイスがストップモードもしくは時計モードに移行した時点で , スタンバイ制御
レジスタの端子状態指定ビット (STBC:SPL) が "1" に設定されると , DDR レジスタ
の値に関係なく強制的に端子はハイインピーダンス状態になります。
入力開放によ
るリークを防ぐため入力は , 入力は "L" レベルに固定され , 遮断されます。ただし ,
外部割込み (INT07 ～ INT00) による割込み入力が許可されている場合 , 入力可能に
なり入力は遮断されません。
• 端子状態設定ビットが "0" の場合は , ポート入出力または周辺機能入出力状態のま
まになり , 出力レベルは維持されます。
● アナログ入力端子としての動作
• アナログ入力端子に対応する DDR レジスタのビットに "0" を , AIDRL レジスタのそ
の端子に対応するビットに "0" を設定してください。
• ほかの周辺機能と兼用されている端子で , それらの周辺機能の出力は禁止されま
す。PUL レジスタの対応するビットを "0" に設定してください。
● 外部割込み入力端子としての動作
• 外部割込み入力端子に対応する DDR レジスタのビットを "0" に設定します。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子の値は常に外部割込み回路に入力されます。
端子を割込み以外の機能に使用す
る場合は , その端子に対応する外部割込み機能を禁止にします。
● プルアップ制御レジスタの動作
PUL レジスタのビットに "1" を設定すると , プルアップ抵抗は端子に内部接続されま
す。
端子出力が "L" レベルのときは , PUL レジスタの値にかかわらずに , プルアップ抵
抗は切断されます。
表 9.2-4 に , ポート 0 の端子状態を示します。
表 9.2-4
動作状態
端子状態
ポート 0 の端子状態
通常動作
スリープ
ストップ (SPL=0)
(SPL=0)
時計
入出力ポート /
周辺機能入出力
ストップ (SPL=1)
(SPL=1)
時計
Hi-Z
( プルアップの設定は有効 )
入力遮断
( 外部割込み機能許可の場合 ,
外部割込み入力可能 )
リセット時
Hi-Z
入力不可 *
SPL : スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL)
Hi-Z : ハイインピーダンス
*
112
: " 入力不可 " とは , 端子と隣接する入力ゲートの動作が禁止状態にあることを意味します。
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第 9 章 I/O ポート
9.3 ポート 1
MB95390H シリーズ
9.3
ポート 1
ポート 1 は , 汎用入出力ポートです。
汎用入出力ポートとしての機能を中心に説明します。
周辺機能の詳細については , それぞれの章を参照してください。
■ ポート 1 の構成
ポート 1 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 1 データレジスタ (PDR1)
• ポート 1 方向レジスタ (DDR1)
• ポート 1 プルアップ制御レジスタ (PUL1)
■ ポート 1 の端子
ポート 1 には 8 本の入出力端子があります。
表 9.3-1 にポート 1 の端子を示します。
表 9.3-1
ポート 1 の端子
入出力形式
端子名
機能
兼用周辺機能
入力
出力
OD PU
P10/PPG10
P10 汎用入出力 PPG10: 8/16 ビット PPG ch.1 出力
ヒステリシス CMOS
-
○
P11/PPG11
P11 汎用入出力 PPG11: 8/16 ビット PPG ch.1 出力
ヒステリシス CMOS
-
○
P12/DBG
P12 汎用入出力 DBG: DBG 入力端子
P13/PPG00
P13 汎用入出力 PPG00: 8/16 ビット複合タイマ ch.0 クロック入力
P14/PPG01
P14 汎用入出力 PPG01: 8/16 ビット PPG ch.0 出力
P15/PPG20
P15 汎用入出力 PPG20: UART/SIO ch.0 クロック入出力
P16/PPG21
P16 汎用入出力 PPG21: 8/16 ビット PPG ch.0 出力
P17/SNI0
P17 汎用入出力
ヒステリシス
CMOS ○
-
CMOS
-
○
ヒステリシス CMOS
-
○
CMOS
-
○
CMOS
-
○
SNI0: MPG 波形シケンサの位置検出機能用トリ
ヒステリシス CMOS
ガ入力
-
○
ヒステリシス
OD: オープンドレイン , PU: プルアップ
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第 9 章 I/O ポート
9.3 ポート 1
MB95390H シリーズ
■ ポート 1 のブロックダイヤグラム
図 9.3-1 P10, P11, P13, P14, P15, P16 のブロックダイヤグラム
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDRリード
1
端子
PDR
0
PDRライト
ビット操作命令実行時
内部バス
DDRリード
DDR
DDRライトストップ,時計 (SPL=1)
PULリード
PUL
PULライト
図 9.3-2 P12 のブロックダイヤグラム
ヒステリシス
0
1
PDRリード
端子
PDR
OD
内部バス
PDRライト
ビット操作命令実行時
DDRリード
DDR
DDRライト
114
ストップ, 時計(SPL=1)
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第 9 章 I/O ポート
9.3 ポート 1
MB95390H シリーズ
図 9.3-3 P17 のブロックダイヤグラム
周辺機能入力
ヒステリシス
0
プルアップ
1
PDRリード
端子
PDR
PDRライト
ビット操作命令実行時
内部バス
DDRリード
DDR
DDRライトストップ, 時計(SPL=1)
PULリード
PUL
PULライト
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115
第 9 章 I/O ポート
9.3 ポート 1
MB95390H シリーズ
ポート 1 のレジスタ
9.3.1
ポート 1 に関するレジスタについて説明します。
■ ポート 1 のレジスタの機能
表 9.3-2 にポート 1 のレジスタの機能を示します。
表 9.3-2
ポート 1 のレジスタの機能
レジスタ略称
データ
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が
"L" レベル
PDR の値が "0"
出力ポート時は , "L" レベルを出力
1
端子状態が
"H" レベル
PDR の値が "1"
出力ポート時は , "H" レベルを出力 *
PDR1
DDR1
PUL1
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
*: N-ch オープンドレイン端子では , Hi-Z になります。
表 9.3-3 に , ポート 1 の端子と各レジスタのビットとの関係を示します。
表 9.3-3
ポート 1 におけるレジスタと端子との関係
関連するレジスタのビットと端子との関係
端子名
PDR1
DDR1
PUL1
P17
P16
P15
P14
P13
P12
P11
P10
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
bit7
bit6
bit5
bit4
bit3
bit2*
bit1
bit0
*: P12 はプルアップ機能はありませんが ,PUL1 レジスタの bit2 はアクセスできます。
ポート P12 の動作は PUL1 レジスタの bit2 の設定には影響されません。
116
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MB95390H シリーズ
9.3.2
ポート 1 の動作説明
第 9 章 I/O ポート
9.3 ポート 1
ポート 1 の動作について説明します。
■ ポート 1 の動作
● 出力ポートとしての動作
• 端子に対応する DDR レジスタのビットを "1" に設定すると , 端子は出力ポートにな
ります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDR レジスタの値が外部端子に出力
されます。
• PDR レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出
力ポートとして設定した端子へ出力されます。
• PDR レジスタを読み出すと , PDR レジスタの値が読み出せます。
● 入力ポートとしての動作
• 端子に対応する DDR レジスタのビットを "0" に設定すると , その端子は入力ポート
になります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDR レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力
ポートとして設定した端子へは出力されません。
• PDR レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファ
イライト (RMW) 系命令を使用して PDR レジスタを読み出している場合は , PDR レ
ジスタの値を読み出します。
● 周辺機能出力端子としての動作
• 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると ,
その端子は , 周辺機能出力端子となります。
• 周辺機能の出力を許可した場合でも , PDR レジスタから端子の値を読み出すことが
できます。したがって , PDR レジスタの読出し動作により , 周辺機能の出力値を読み
出すことができます。
ただし , リードモディファイライト (RMW) 系命令を使用して
PDR レジスタを読み出す場合には , PDR レジスタの値を読み出します。
● 周辺機能入力端子としての動作
• 端子を入力ポートとして設定するには , 周辺機能の入力端子に対応する DDR レジス
タのビットを "0" に設定します。
• 周辺機能が入力端子として使用しているかどうかに関係なく , PDR レジスタを読み
出すと端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令
では , PDR レジスタの値を読み出します。
● リセット時の動作
CPU がリセットされると , DDR レジスタのすべてのビットが "0" に初期化され , ポー
ト入力が許可されます。
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117
第 9 章 I/O ポート
9.3 ポート 1
MB95390H シリーズ
● ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が "1" に設定され , デバ
イスがストップモードもしくは時計モードに移行すると , DDR レジスタの値に関係
なく端子は強制的にハイインピーダンスになります。入力開放によるリークを防止
するため "L" レベルに固定され , 遮断されます。
• 端子状態設定ビットが "0" の場合は , ポート入出力の状態または周辺機能入出力の
状態は変更されず , 出力レベルは維持されます。
表 9.3-4 に , ポート 1 の端子状態を示します。
表 9.3-4
ポート 1 の端子状態
動作状態
通常動作
スリープ
ストップ (SPL=0)
(SPL=0)
時計
端子状態
入出力ポート /
周辺機能入出力
ストップ (SPL=1)
(SPL=1)
時計
Hi-Z
入力遮断
リセット時
Hi-Z
入力可能 *
( ただし , 機能しない )
SPL: スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL)
Hi-Z: ハイインピーダンス
*: " 入力可能 " とは , 入力機能が可能な状態であることを意味します。リセット解除後にポー
トを内部プルアップに設定するか出力端子として設定することを推奨します。
118
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第 9 章 I/O ポート
9.4 ポート 4
MB95390H シリーズ
9.4
ポート 4
ポート 4 は , 汎用入出力ポートです。
汎用入出力ポートとしての機能を中心に説明します。
周辺機能の詳細については , それぞれの章を参照してください。
■ ポート 4 の構成
ポート 4 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 4 データレジスタ (PDR4)
• ポート 4 方向レジスタ (DDR4)
• ポート 4 プルアップレジスタ (PUL4)
• A/D 入力禁止レジスタ上位 (AIDRH)
• 入力レベル選択レジスタ (ILSR)
■ ポート 4 の端子
ポート 4 には , 8 本の入出力端子があります。
表 9.4-1 にポート 4 の端子を示します。
表 9.4-1
ポート 4 の端子
入出力形式
端子名
機能
兼用周辺機能
入力
出力
OD PU
P40/AN08
P40 汎用入出力
AN08: アナログ入力
ヒステリシス /
CMOS
アナログ
-
○
P41/AN09
P41 汎用入出力
AN09: アナログ入力
ヒステリシス /
CMOS
アナログ
-
○
P42/AN10
P42 汎用入出力
AN10: コンバータアナログ入力
ヒステリシス /
CMOS
アナログ
-
○
P43/AN11
P43 汎用入出力
AN11: コンバータアナログ入力
ヒステリシス /
CMOS
アナログ
-
○
P44/TO1
P44 汎用入出力
TO1: 16 ビットリロードタイマ ch. 0 出力
ヒステリシス CMOS
-
○
P45/SCK
P45 汎用入出力
SCK: LIN-UART クロック入出力
ヒステリシス CMOS
-
○
P46/SOT
P46 汎用入出力
SOT: LIN-UART データ出力
ヒステリシス CMOS
-
○
P47/SIN
P47 汎用入出力
SIN: LIN-UART データ入力
ヒステリシス /
CMOS
CMOS
-
○
OD: オープンドレイン , PU: プルアップ
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119
第 9 章 I/O ポート
9.4 ポート 4
MB95390H シリーズ
■ ポート 4 のブロックダイヤグラム
図 9.4-1 P40, P41, P42, P43 のブロックダイヤグラム
A/Dアナログ入力
プルアップ
0
1
PDRリード
端子
PDR
PDRライト
ビット操作命令実行時
内部バス
DDRリード
DDR
DDRライトストップ, 時計(SPL=1)
PULリード
PUL
PULライト
AIDRリード
AIDR
AIDRライト
図 9.4-2 P44, P46 のブロックダイヤグラム
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDRリード
1
端子
PDR
0
PDRライト
ビット操作命令実行時
内部バス
DDRリード
DDR
DDRライトストップ, 時計(SPL=1)
PULリード
PUL
PULライト
120
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第 9 章 I/O ポート
9.4 ポート 4
MB95390H シリーズ
図 9.4-3 P45 のブロックダイヤグラム
周辺機能入力
周辺機能入力許可
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDRリード
1
端子
PDR
0
PDRライト
ビット操作命令実行時
内部バス
DDRリード
DDR
DDRライトストップ, 時計(SPL=1)
PULリード
PUL
PULライト
図 9.4-4 P47 のブロックダイヤグラム
周辺機能入力
ヒステリシス
周辺機能入力許可
プルアップ
0
1
PDRリード
CMOS
端子
PDR
PDRライト
ビット操作命令実行時
内部バス
DDRリード
DDR
DDRライト
ストップ, 時計(SPL=1)
PULリード
PUL
PULライト
ILSRリード
ILSR
ILSRライト
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FUJITSU SEMICONDUCTOR LIMITED
121
第 9 章 I/O ポート
9.4 ポート 4
MB95390H シリーズ
ポート 4 のレジスタ
9.4.1
ポート 4 に関するレジスタについて説明します。
■ ポート 4 のレジスタの機能
表 9.4-2 にポート 4 のレジスタの機能を示します。
表 9.4-2
ポート 4 のレジスタの機能
レジスタ略称
データ
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が
"L" レベル
PDR の値が "0"
出力ポート時は , "L" レベルを出力
1
端子状態が
"H" レベル
PDR の値が "1"
出力ポート時は , "H" レベルを出力
PDR4
DDR4
PUL4
AIDRH
ILSR
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
0
アナログ入力許可
1
ポート入力許可
0
ヒステリシス入力レベル選択
1
CMOS 入力レベル選択
表 9.4-3 に , ポート 4 端子と各レジスタのビットの関係を示します。
表 9.4-3
ポート 4 におけるレジスタと端子との関係
関連するレジスタビットと端子との関係
端子名
P67
P66
P65
P64
P63
P62
P61
P60
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
PDR4
DDR4
PUL4
AIDRH
-
-
-
-
bit3
bit2
bit1
bit0
ILSR
bit2
-
-
-
-
-
-
-
122
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9.4.2
ポート 4 の動作説明
第 9 章 I/O ポート
9.4 ポート 4
ポート 4 の動作について説明します。
■ ポート 4 の動作
● 出力ポートとしての動作
• 端子に対応する DDR レジスタのビットを "1" に設定すると , その端子は出力ポート
になります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDR レジスタの値が外部端子に出力
されます。
• PDR レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出
力ポートとして設定した端子へ出力されます。
• PDR レジスタを読み出すと , PDR の値が読み出せます。
● 入力ポートとしての動作
• 端子に対応する DDR レジスタのビットを "0" に設定すると , その端子は入力ポート
になります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• アナログ入力兼用端子を入力ポートとして使用している時は , A/D 入力禁止レジス
タ上位 (AIDRH) の対応するビットを "1" に設定してください。
• PDR レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力
ポートとして設定した端子へは出力されません。
• PDR レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイ
ライト (RMW) 系命令を使用して PDR レジスタを読み出している場合は , PDR レジ
スタの値を読み出します。
● 周辺機能出力端子としての動作
• 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると ,
その端子は , 周辺機能出力端子となります。
• 周辺機能の出力を許可した場合でも , PDR レジスタから端子の値を読み出すことが
できます。したがって , PDR レジスタの読出し動作により , 周辺機能の出力値を読み
出すことができます。
ただし , リードモディファイライト (RMW) 系命令を使用して
PDR レジスタを読み出す場合には , PDR レジスタの値を読み出します。
● 周辺機能入力端子としての動作
• 端子を入力ポートとして設定するには , 周辺機能の入力端子に対応する DDR レジス
タのビットを "0" に設定します。
• アナログ入力兼用端子をその他の周辺機能入力端子として使用する場合は , 入力ポー
トの動作と同様に , その端子を入力ポートとして設定してください。
.
• 周辺機能が入力端子として使用しているかどうかに関係なく , PDR レジスタを読み
出すと端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命
令では , PDR レジスタの値を読み出します。
CM26-10129-1
FUJITSU SEMICONDUCTOR LIMITED
123
第 9 章 I/O ポート
9.4 ポート 4
MB95390H シリーズ
● リセット時の動作
• CPU がリセットされると , DDR レジスタのすべてのビットが "0" に初期化され , ポー
ト入力が許可された状態になります。アナログ入力と兼用となる端子については ,
A/D 入力禁止レジスタ上位 (AIDRH) が "0" に初期化されるため , ポート入力は禁止
された状態になります。
● ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が "1" に設定され , デバ
イスがストップモードもしくは時計モードに移行すると , DDR レジスタの値に関係
なく端子は強制的にハイインピーダンスになります。入力開放によるリークを防止
するため "L" レベルに固定され , 遮断されます。ただし , 外部割込み回路の外部割込
み制御レジスタ(EIC)と割込み端子選択回路の割込み端子選択制御レジスタ (WICR)
による P45/SCK, P47/SIN 割込み入力が許可されている場合 , 入力可能になり入力は
遮断されません。
• 端子状態設定ビットが "0" の場合は , ポート入出力の状態または周辺機能入出力の
状態は変更されず , 出力レベルは維持されます。
● アナログ入力端子としての動作
• アナログ入力端子に対応する DDR レジスタのビットに "0" を , AIDRL レジスタのそ
の端子に対応するビットに "0" を設定してください。
• ほかの周辺機能と兼用されている端子で , それらの周辺機能の出力は禁止されます。
PUL レジスタの対応するビットを "0" に設定してください。
● プルアップ制御レジスタの動作
PUL レジスタのビットに "1" を設定すると , プルアップ抵抗は端子に内部接続されま
す。
端子出力が "L" レベルのときは , PUL レジスタの値にかかわらずに , プルアップ抵
抗は切断されます。
● 入力レベル選択レジスタの動作
• ILSR レジスタの bit2 を "1" に設定すると , P47 の入力レベルのみが , ヒステリシス
入力レベルから , CMOS 入力レベルへ変わります。ILSR レジスタの bit2 を "0" に設
定すると , P47 の入力レベルは , ヒステリシス入力レベルとなります。
• P47 以外の端子については , CMOS 入力レベルの選択はできず , ヒステリシス入力レ
ベルのみを選択できます。
• P47 の入力レベルを切り換える場合には , 周辺機能 (LIN-UART) が停止していること
を確認してください。
124
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
第 9 章 I/O ポート
9.4 ポート 4
MB95390H シリーズ
表 9.4-4 に , ポート 4 の端子状態を示します。
表 9.4-4
ポート 4 の端子状態
動作状態
通常動作
スリープ
ストップ (SPL=0)
(SPL=0)
時計
端子状態
入出力ポート /
アナログ入力
ストップ (SPL=1)
(SPL=1)
時計
Hi-Z
( プルアップの設定は有効 )
入力遮断
リセット時
Hi-Z
入力不可 *
SPL: スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL)
Hi-Z: ハイインピーダンス
*:
CM26-10129-1
" 入力不可 " とは , 端子と隣接する入力ゲートの動作が禁止状態にあることを意味します。
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125
第 9 章 I/O ポート
9.5 ポート 6
9.5
MB95390H シリーズ
ポート 6
ポート 6 は , 汎用入出力ポートです。
汎用入出力ポートとしての機能を中心に説明します。
周辺機能の詳細については , それぞれの章を参照してください。
■ ポート 6 の構成
ポート 6 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 6 データレジスタ (PDR6)
• ポート 6 方向レジスタ (DDR6)
• ポート 6 プルアップレジスタ (PUL6)
■ ポート 6 の端子
ポート 6 には , 8 本の入出力端子があります。
表 9.5-1 にポート 6 の端子を示します。
表 9.5-1
ポート 6 の端子 ( １ / ２ )
入出力形式
端子名
機能
兼用周辺機能
入力
P60/DTTI
P61/TI1
出力
OD PU
P60: 汎用入出力 I/O DTTI: MPG 波形シーケンサ入力
ヒステリシス CMOS
-
○
P61: 汎用入出力 I/O TI1: 16 ビットリロードタイマ ch.1 入力
ヒステリシス CMOS
-
○
ヒステリシス CMOS
-
-
ヒステリシス CMOS
-
-
ヒステリシス CMOS
-
-
ヒステリシス CMOS
-
-
ヒステリシス CMOS
-
-
高電流出力ポート
P62/TO10/
PPG00/
OPT0
P62: 汎用入出力 I/O
TO10: 8/16 ビット複合タイマ ch.1 出力
PPG00: 8/16 ビット PPG ch.0 出力
OPT0:MPG 波形シーケンサ入力
高電流出力ポート
P63/TO11/
PPG01/
OPT1
P63: 汎用入出力 I/O
TO11: 8/16 ビット複合タイマ ch.1 出力
PPG01:8/16 ビット PPG ch.0 出力
OPT1: MPG 波形シーケンサ入力
高電流出力ポート
P64/EC1/
PPG10/
OPT2
EC1: 8/16 ビット複合タイマ ch.1 クロック入
P64: 汎用入出力 I/O 力
PPG10:8/16 ビット PPG ch.1 出力
OPT2: MPG 波形シーケンサ入力
高電流出力ポート
P65/PPG11/
P65: 汎用入出力 I/O PPG11: 8/16 ビット PPG ch.1 出力
OPT3
OPT3: MPG 波形シーケンサ入力
高電流出力ポート
PPG20:8/16 ビット PPG ch.2 出力
P66/PPG20/
P66: 汎用入出力 I/O
PPG1/OPT4
PPG1: 16 ビット PPG ch.1 出力
OPT4: MPG 波形シーケンサ入力
126
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第 9 章 I/O ポート
9.5 ポート 6
MB95390H シリーズ
表 9.5-1
ポート 6 の端子 ( ２ / ２ )
入出力形式
端子名
機能
兼用周辺機能
入力
出力
Hysteresis
CMOS
OD PU
高電流出力ポート
PPG21:8/16 ビット PPG ch.2 出力
P67/PPG21/
P67: 汎用入出力 I/O
TRG1/OPT5
TRG1: 16 ビット PPG ch.1 トリガ入力
-
-
OPT5: MPG 波形シーケンサ出力
OD: オープンドレイン , PU: プルアップ
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127
第 9 章 I/O ポート
9.5 ポート 6
MB95390H シリーズ
■ ポート 6 のブロックダイヤグラム
図 9.5-1 P60, P61 のブロックダイヤグラム
周辺機能入力
ヒステリシス
0
プルアップ
1
PDRリード
端子
PDR
PDRライト
ビット操作命令実行時
内部バス
DDRリード
DDR
DDRライトストップ, 時計(SPL=1)
PULリード
PUL
PULライト
図 9.5-2 P62, P63, P65, P66 のブロックダイヤグラム
周辺機能出力許可
周辺機能出力
ヒステリシス
0
1
PDRリード
1
端子
内部バス
PDR
0
PDRライト
ビット操作命令実行時
DDRリード
DDR
DDRライトストップ, 時計(SPL=1)
128
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第 9 章 I/O ポート
9.5 ポート 6
MB95390H シリーズ
図 9.5-3 P64, P67 のブロックダイヤグラム
周辺機能入力
周辺機能入力許可
周辺機能出力許可
周辺機能出力
ヒステリシス
0
1
PDRリード
1
端子
PDR
0
内部バス
PDRライト
ビット操作命令実行時
DDRリード
DDR
DDRライトストップ, 時計(SPL=1)
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129
第 9 章 I/O ポート
9.5 ポート 6
MB95390H シリーズ
ポート 6 のレジスタ
9.5.1
ポート 6 に関するレジスタについて説明します。
■ ポート 6 のレジスタの機能
表 9.5-2 にポート 6 のレジスタの機能を示します。
表 9.5-2
ポート 6 のレジスタの機能
レジスタ略称
データ
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が
"L" レベル
PDR の値が "0"
出力ポート時は , "L" レベルを出力
1
端子状態が
"H" レベル
PDR の値が "1"
出力ポート時は , "H" レベルを出力
PDR6
DDR6
PUL6
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
表 9.5-3 に , ポート 6 端子と各レジスタのビットの関係を示します。
表 9.5-3
ポート 6 におけるレジスタと端子との関係
関連するレジスタビットと端子との関係
端子名
PDR6
DDR6
PUL6
130
P67
P66
P65
P64
P63
P62
P61
P60
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
-
-
-
-
-
-
bit1
bit0
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MB95390H シリーズ
9.5.2
ポート 6 の動作説明
第 9 章 I/O ポート
9.5 ポート 6
ポート 6 の動作について説明します。
■ ポート 6 の動作
● 出力ポートとしての動作
• 端子に対応する DDR レジスタのビットを "1" に設定すると , その端子は出力ポート
になります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDR レジスタの値が外部端子に出力
されます。
• PDR レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出
力ポートとして設定した端子へ出力されます。
• PDR レジスタを読み出すと , PDR の値が読み出せます。
● 入力ポートとしての動作
• 端子に対応する DDR レジスタのビットを "0" に設定すると , その端子は入力ポート
になります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDR レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力
ポートとして設定した端子へは出力されません。
• PDR レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイ
ライト (RMW) 系命令を使用して PDR レジスタを読み出している場合は , PDR レジ
スタの値を読み出します。
● 周辺機能出力端子としての動作
• 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると ,
その端子は , 周辺機能出力端子となります。
• 周辺機能の出力を許可した場合でも , PDR レジスタから端子の値を読み出すことが
できます。したがって , PDR レジスタの読出し動作により , 周辺機能の出力値を読み
出すことができます。
ただし , リードモディファイライト (RMW) 系命令を使用して
PDR レジスタを読み出す場合には , PDR レジスタの値を読み出します。
● 周辺機能入力端子としての動作
• 端子を入力ポートとして設定するには , 周辺機能の入力端子に対応する DDR レジス
タのビットを "0" に設定します。
• 周辺機能が入力端子として使用しているかどうかに関係なく , PDR レジスタを読み
出すと端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命
令では , PDR レジスタの値を読み出します。
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131
第 9 章 I/O ポート
9.5 ポート 6
MB95390H シリーズ
● リセット時の動作
CPU がリセットされると , DDR レジスタのすべてのビットが "0" に初期化され , ポー
ト入力が許可された状態になります。
● ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が "1" に設定され , デバ
イスがストップモードもしくは時計モードに移行すると , DDR レジスタの値に関係
なく端子は強制的にハイインピーダンスになります。入力開放によるリークを防止
するため "L" レベルに固定され , 遮断されます。ただし , 外部割込み回路の外部割込
み制御レジスタ(EIC)と割込み端子選択回路の割込み端子選択制御レジスタ (WICR)
による P64/EC1,P67/TRG1 割込み入力が許可されている場合 , 入力可能になり入力は
遮断されません。
• 端子状態設定ビットが "0" の場合は , ポート入出力の状態または周辺機能入出力の
状態は変更されず , 出力レベルは維持されます。
表 9.5-4 に , ポート 6 の端子状態を示します。
表 9.5-4
動作状態
端子状態
ポート 6 の端子状態
通常動作
スリープ
ストップ
時計
(SPL=0)
(SPL=0)
I/O ポート / 周辺機能
入出力
ストップ (SPL=1)
(SPL=1)
時計
リセット時
Hi-Z
入力遮断
Hi-Z
入力可能 *
( ただし , 機能しない )
SPL: スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL)
Hi-Z: ハイインピーダンス
*: " 入力可能 " とは , 入力機能が可能な状態であることを意味します。リセット解除後にポー
トを内部プルアップに設定するか出力端子として設定することを推奨します。
132
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第 9 章 I/O ポート
9.6 ポート 7
MB95390H シリーズ
9.6
ポート 7
ポート 7 は , 汎用入出力ポートです。
汎用入出力ポートとしての機能を中心に説明します。
周辺機能の詳細については , それぞれの章を参照してください。
■ ポート 7 の構成
ポート 7 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 7 データレジスタ (PD7)
• ポート 7 方向レジスタ (DDR7)
• ポート 7 プルアップレジスタ (PUL7)
• 入力レベル選択レジスタ (ILSR)
■ ポート 7 の端子
ポート 7 には , 8 本の入出力端子があります。
表 9.6-1 にポート 7 の端子を示します。
表 9.6-1
ポート 7 の端子
入出力形式
端子名
機能
兼用周辺機能
入力
出力
OD PU
P70/TO00 P70: 汎用入出力 I/O TO00: 8/16 ビット複合タイマ ch.0 出力
ヒステリシス /
CMOS
アナログ
-
○
P71/TO01 P71: 汎用入出力 I/O TO01: 8/16 ビット複合タイマ ch.0 出力
ヒステリシス /
CMOS
アナログ
-
○
P72/SCL
P72: 汎用入出力 I/O SCL:I2C クロック入出力
ヒステリシス /
CMOS ○
CMOS
-
P73/SDA
P73: 汎用入出力 I/O SDA:I2C クロック入出力
ヒステリシス /
CMOS ○
CMOS
-
P74/EC0
P74: 汎用入出力 I/O EC0: 8/16 ビット複合タイマ ch.0 クロック入力ヒステリシス CMOS
P75/UCK0 P75: 汎用入出力 I/O UCK0: UART クロック入出力
-
○
ヒステリシス CMOS
-
○
P76/UO0
P76: 汎用入出力 I/O UO0: UART データ出力
ヒステリシス CMOS
-
○
P77/UI0
P77: 汎用入出力 I/O UI0: UART データ入力
ヒステリシス /
CMOS
CMOS
-
○
OD: オープンドレイン , PU: プルアップ
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133
第 9 章 I/O ポート
9.6 ポート 7
MB95390H シリーズ
■ ポート 7 のブロックダイヤグラム
図 9.6-1 P70, P71, P76 のブロックダイヤグラム
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDRリード
1
端子
PDR
0
PDRライト
ビット操作命令実行時
内部バス
DDRリード
DDR
DDRライトストップ, 時計(SPL=1)
PULリード
PUL
PULライト
図 9.6-2 P72, P73 のブロックダイヤグラム
周辺機能入力
周辺機能入力許可
周辺機能出力許可
ヒステリシス
周辺機能出力
0
1
PDRリード
1
PDR
CMOS
0
端子
OD
PDRライト
ビット操作命令実行時
内部バス
DDRリード
DDR
DDRライトストップ, 時計(SPL=1)
ILSRリード
ILSR
ILSRライト
134
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CM26-10129-1
第 9 章 I/O ポート
9.6 ポート 7
MB95390H シリーズ
図 9.6-3 P74 のブロックダイヤグラム
周辺機能入力
周辺機能入力許可
ヒステリシス
0
プルアップ
1
PDRリード
端子
PDR
PDRライト
ビット操作命令実行時
内部バス
DDRリード
DDR
DDRライトストップ, 時計(SPL=1)
PULリード
PUL
PULライト
図 9.6-4 P75 のブロックダイヤグラム
周辺機能入力
周辺機能入力許可
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDRリード
1
端子
PDR
0
PDRライト
ビット操作命令実行時
内部バス
DDRリード
DDR
DDRライトストップ, 時計(SPL=1)
PULリード
PUL
PULライト
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135
第 9 章 I/O ポート
9.6 ポート 7
MB95390H シリーズ
図 9.6-5 P77 のブロックダイヤグラム
周辺機能入力
ヒステリシス
周辺機能入力許可
0
1
PDRリード
プルアップ
CMOS
端子
PDR
PDRライト
ビット操作命令実行時
内部バス
DDRリード
DDR
DDRライト
ストップ, 時計(SPL=1)
PULリード
PUL
PULライト
ILSRリード
ILSR
ILSRライト
136
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CM26-10129-1
第 9 章 I/O ポート
9.6 ポート 7
MB95390H シリーズ
9.6.1
ポート 7 のレジスタ
ポート 7 に関するレジスタについて説明します。
■ ポート 7 のレジスタの機能
表 9.6-2 にポート 7 のレジスタの機能を示します。
表 9.6-2
ポート 7 のレジスタの機能
レジスタ略称
データ
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が
"L" レベル
PDR の値が "0"
出力ポート時は , "L" レベルを出力
1
端子状態が
"H" レベル
PDR の値が "1"
出力ポート時は , "H" レベルを出力 *
PDR7
DDR7
PUL7
ILSR
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
0
ヒステリシス入力レベル選択
1
CMOS 入力レベル選択
*: N-ch オープンドレイン端子では , Hi-Z になります。
表 9.6-3 に , ポート 7 端子と各レジスタのビットの関係を示します。
表 9.6-3
ポート 7 におけるレジスタと端子との関係
関連するレジスタビットと端子との関係
端子名
P77
P76
P75
P74
P73
P72
P71
P70
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
PUL7
bit7
bit6
bit5
bit4
-
-
bit1
bit0
ILSR
bit3
-
-
-
bit0
bit1
-
-
PDR7
DDR7
CM26-10129-1
FUJITSU SEMICONDUCTOR LIMITED
137
第 9 章 I/O ポート
9.6 ポート 7
9.6.2
MB95390H シリーズ
ポート 7 の動作説明
ポート 7 の動作について説明します。
■ ポート 7 の動作
● 出力ポートとしての動作
• 端子に対応する DDR レジスタのビットを "1" に設定すると , その端子は出力ポート
になります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDR レジスタの値が外部端子に出力
されます。
• PDR レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出
力ポートとして設定した端子へ出力されます。
• PDR レジスタを読み出すと , PDR の値が読み出せます。
● 入力ポートとしての動作
• 端子に対応する DDR レジスタのビットを "0" に設定すると , その端子は入力ポート
になります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• アナログ入力兼用端子を入力ポートとして使用している時は , A/D 入力禁止レジス
タ上位 (AIDRH) の対応するビットを "1" に設定してください。
• PDR レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力
ポートとして設定した端子へは出力されません。
• PDR レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイ
ライト (RMW) 系命令を使用して PDR レジスタを読み出している場合は , PDR レジ
スタの値を読み出します。
● 周辺機能出力端子としての動作
• 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると ,
その端子は , 周辺機能出力端子となります。
• 周辺機能の出力を許可した場合でも , PDR レジスタから端子の値を読み出すことが
できます。したがって , PDR レジスタの読出し動作により , 周辺機能の出力値を読み
出すことができます。
ただし , リードモディファイライト (RMW) 系命令を使用して
PDR レジスタを読み出す場合には , PDR レジスタの値を読み出します。
● 周辺機能入力端子としての動作
• 端子を入力ポートとして設定するには , 周辺機能の入力端子に対応する DDR レジス
タのビットを "0" に設定します。
• アナログ入力兼用端子をその他の周辺機能入力端子として使用する場合は , 入力ポー
トの動作と同様に , その端子を入力ポートとして設定してください。
• 周辺機能が入力端子として使用しているかどうかに関係なく , PDR レジスタを読み
出すと端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命
令では , PDR レジスタの値を読み出します。
138
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
第 9 章 I/O ポート
9.6 ポート 7
MB95390H シリーズ
● リセット時の動作
CPU がリセットされると , DDR レジスタのすべてのビットが "0" に初期化され , ポー
ト入力が許可された状態になります。
● ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が "1" に設定され , デバ
イスがストップモードもしくは時計モードに移行すると , DDR レジスタの値に関係
なく端子は強制的にハイインピーダンスになります。入力開放によるリークを防止
するため "L" レベルに固定され , 遮断されます。ただし , 外部割込み回路の外部割込
み制御レジスタ (EIC) と外部割込み選択回路の割込み端子選択回路制御レジスタ
(WICR) による P74/EC0,P75/UCK0,P77/UI0 割込み入力が許可されている場合 , 入力
可能になり入力は遮断されません。
• 端子状態設定ビットが "0" の場合は , ポート入出力の状態または周辺機能入出力の
状態は変更されず , 出力レベルは維持されます。
● プルアップ制御レジスタの動作
PUL レジスタのビットに "1" を設定すると , プルアップ抵抗は端子に内部接続されま
す。端子出力が "L" レベルのときは , PUL レジスタの値にかかわらずに , プルアップ抵
抗は切断されます。
● 入力レベル選択レジスタの動作
• ILSR レジスタの bit1/bit0/bit3 を "1" に設定すると , P72/P73/P77 の入力レベルのみが
, ヒステリシス入力レベルから , CMOS 入力レベルへ変わります。
ILSR レジスタの
bit1/bit0/bit3 を "0" に設定すると , P72/P73/P77 の入力レベルは , ヒステリシス入力レ
ベルとなります。
• P72/P73/P77 以外の端子については , CMOS 入力レベルの選択はできず , ヒステリシ
ス入力レベルのみを選択できます。
• P72/P73/P77 の入力レベルを切り換える場合には , 周辺機能 (I2C,UART/SIO) が停止
していることを確認してください。
表 9.6-4 に , ポート 7 の端子状態を示します。
表 9.6-4
ポート 7 の端子状態
動作状態
通常動作
スリープ
ストップ (SPL=0)
時計 (SPL=0)
端子状態
入出力ポート /
アナログ入力
ストップ (SPL=1)
時計 (SPL=1)
リセット時
Hi-Z
( プルアップの設定は有効 )
入力遮断
Hi-Z
入力可能 *
SPL: スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL)
Hi-Z: ハイインピーダンス
*: " 入力可能 " とは , 入力機能が可能な状態であることを意味します。リセット解除後にポー
トを内部プルアップに設定するか出力端子として設定することを推奨します。
CM26-10129-1
FUJITSU SEMICONDUCTOR LIMITED
139
第 9 章 I/O ポート
9.7 ポート F
MB95390H シリーズ
ポート F
9.7
ポート F は , 汎用入出力ポートです。
汎用入出力ポートとしての機能を中心に説明します。
周辺機能の詳細については , それぞれの章を参照してください。
■ ポート F の構成
ポート F は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート F データレジスタ (PDRF)
• ポート F 方向レジスタ (DDRF)
■ ポート F の端子
ポート F には , 3 本の入出力端子があります。
表 9.7-1 に , ポート F の端子を示します。
表 9.7-1
ポート F の端子
端子名
機能
入出力形式
兼用周辺機能
入力
出力
OD PU
PF0/X0*1
PF0 : 汎用入出力 X0: メインクロック用入力発振端子ヒステリシス CMOS
-
-
1
PF1 : 汎用入出力 X1: メインクロック用入力発振端子ヒステリシス CMOS
-
-
○
-
PF1/X1*
PF2/RST*2
PF2: 汎用入出力 RST: 外部リセット端子
ヒステリシス CMOS
OD: オープンドレイン , PU: プルアップ
*1: メイン発振クロック入力が選択された場合 (SYSC:PFSEL=0), ポート機能は使用できません。
*2: 外部リセットが選択された場合 (SYSC:RSTEN=1), ポート機能は使用できません。
この端子は , MB95F394H/F396H/F398H の専用リセット端子です。
140
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CM26-10129-1
第 9 章 I/O ポート
9.7 ポート F
MB95390H シリーズ
■ ポート F のブロックダイヤグラム
図 9.7-1 PF0, PF1 のブロックダイヤグラム
0
1
PDRリード
PDR
端子
内部バス
PDRライト
ビット操作命令実行時
DDRリード
DDR
DDRライト
ストップ, 時計(SPL=1)
図 9.7-2 PF2 のブロックダイヤグラム
リセット入力
リセット入力許可
リセット出力許可
リセット出力
0
1
PDRリード
端子
1
内部バス
PDR
0
OD
PDRライト
ビット操作命令実行時
DDRリード
DDR
DDRライト
CM26-10129-1
ストップ, 時計(SPL=1)
FUJITSU SEMICONDUCTOR LIMITED
141
第 9 章 I/O ポート
9.7 ポート F
MB95390H シリーズ
ポート F のレジスタ
9.7.1
ポート F に関するレジスタについて説明します。
■ ポート F のレジスタの機能
表 9.7-2 にポート F のレジスタの機能を示します。
表 9.7-2
ポート F のレジスタの機能
レジスタ略称
データ
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が
"L" レベル
PDR の値が "0"
出力ポート時は , "L" レベルを出力
1
端子状態が
"H" レベル
PDR の値が "1"
出力ポート時は , "H" レベルを出力 *
PDRF
DDRF
0
ポート入力許可
1
ポート出力許可
*: N-ch オープンドレイン端子では , Hi-Z になります。
表 9.7-3 に , ポート F の端子と各レジスタのビットとの関係を示します。
表 9.7-3
ポート F でのレジスタと端子との関係
関連するレジスタのビットと端子との関係
端子名
PDRF
DDRF
-
-
-
-
-
PF2*
PF1
PF0
-
-
-
-
-
bit2
bit1
bit0
*: PF2/RST は , MB95F394H/F396H/F398H の専用リセット端子です。
142
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CM26-10129-1
MB95390H シリーズ
9.7.2
ポート F の動作
第 9 章 I/O ポート
9.7 ポート F
ポート F の動作について説明します。
■ ポート F の動作
● 出力ポートとしての動作
• 端子に対応する DDR レジスタのビットを "1" に設定すると , 端子は出力ポートにな
ります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDR レジスタの値が外部端子に出力
されます。
• PDR レジスタにデータを書き込むと , 出力ラッチにその値が保持され , そのまま出
力ポートとして設定した端子へ出力されます。
• PDR レジスタを読み出すと , PDR の値が読み出せます。
● 入力ポートとしての動作
• 端子に対応する DDR レジスタのビットを "0" に設定すると , 端子は入力ポートにな
ります。
• PDR レジスタにデータを書き込むと , 出力ラッチにその値が保持されますが , 入力
ポートとして設定した端子へは出力されません。
• PDR レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイ
ライト (RMW) 系命令では , PDR レジスタの値を読み出します。
● リセット時の動作
CPU がリセットされると , DDR レジスタのすべてのビットが "0" に初期化され , ポー
ト入力が許可された状態になります。
● ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が "1" に設定され , デバ
イスがストップモードもしくは時計モードに移行すると , DDR レジスタの値に関係
なく端子は強制的にハイインピーダンスになります。入力開放によるリークを防止
するため "L" レベルに固定され , 遮断されます。
• 端子状態指定ビットが "0" の場合は , ポート入出力の状態または周辺機能入出力の
状態は変更されず , 出力レベルは維持されます。
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143
第 9 章 I/O ポート
9.7 ポート F
MB95390H シリーズ
表 9.7-4 に , ポート F の端子状態を示します。
表 9.7-4
動作状態
端子状態
ポート F の端子状態
通常動作
スリープ
ストップ (SPL=0)
(SPL=0)
時計
入出力ポート
ストップ (SPL=1)
(SPL=1)
時計
Hi-Z
入力遮断
リセット時
Hi-Z
入力可能 *1
( ただし , 機能しない )
"L" 出力 *2
SPL: スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL)
Hi-Z: ハイインピーダンス
*1: " 入力可能 " とは , 入力機能が可能な状態であることを意味します。リセット解除後にポー
トを内部プルアップに設定するか出力端子として設定することを推奨します。
*2: パワーオンリセット時の PF2 のみ
144
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第 9 章 I/O ポート
9.8 ポート G
MB95390H シリーズ
9.8
ポート G
ポート G は , 汎用入出力ポートです。
汎用入出力ポートとしての機能を中心に説明します。
周辺機能の詳細については , それぞれの章を参照してください。
■ ポート G の構成
ポート G は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート G データレジスタ (PDRG)
• ポート G 方向レジスタ (DDRG)
• ポート G プルアップレジスタ (PULG)
■ ポート G の端子
ポート G には , 2 本の入出力端子があります。
表 9.8-1 にポート G の端子を示します。
表 9.8-1
ポート G の端子
端子名
PG1/X0A*
SNI1
PG2/X1A*
SNI2
機能
入出力形式
兼用周辺機能
入力
出力 OD PU
X0A: サブクロック用発振端子
PG1: 汎用入出力
SNI1:MPG 波形シーケンサの位置
検出機能用トリガ入力
ヒステリシス CMOS
-
○
ヒステリシス CMOS
-
○
X1A: サブクロック用発振端子
PG2: 汎用入出力
SNI2:MPG 波形シーケンサの位置
検出機能用トリガ入力
OD: オープンドレイン , PU: プルアップ
*: サブ発振クロックが選択された場合 (SYSC:PGSEL=0), ポート機能は使用できません。
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145
第 9 章 I/O ポート
9.8 ポート G
MB95390H シリーズ
■ ポート G のブロックダイヤグラム
図 9.8-1 PG1, PG2 のブロックダイヤグラム
周辺機能入力
ヒステリシス
0
プルアップ
1
PDRリード
端子
PDR
PDRライト
ビット操作命令実行時
内部バス
DDRリード
DDR
DDRライトストップ, 時計(SPL=1)
PULリード
PUL
PULライト
146
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第 9 章 I/O ポート
9.8 ポート G
MB95390H シリーズ
9.8.1
ポート G のレジスタ
ポート G に関するレジスタについて説明します。
■ ポート G のレジスタの機能
表 9.8-2 は , ポート G のレジスタの機能を示します。
表 9.8-2
ポート G のレジスタの機能
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が
"L" レベル
PDR の値が "0"
出力ポート時は , "L" レベルを出力
1
端子状態が
"H" レベル
PDR の値が "1"
出力ポート時は , "H" レベルを出力
レジスタ略称データ
PDRG
DDRG
PULG
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
表 9.8-3 に , ポート G の端子と各レジスタのビットとの関係を示します。
表 9.8-3
ポート G のレジスタと端子との関係
関連するレジスタのビットと端子との関係
端子名
-
-
-
-
-
PG2
PG1
-
-
-
-
-
-
bit2
bit1
-
PDRG
DDRG
PULG
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147
第 9 章 I/O ポート
9.8 ポート G
9.8.2
MB95390H シリーズ
ポート G の動作説明
ポート G の動作について説明します。
■ ポート G の動作
● 出力ポートとしての動作
• 端子に対応する DDR レジスタのビットを "1" に設定すると , 端子は出力ポートにな
ります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDR レジスタの値が外部端子に出力
されます。
• PDR レジスタにデータを書き込むと , 出力ラッチにその値が保持され , そのまま出
力ポートとして設定した端子へ出力されます。
• PDR レジスタを読み出すと , PDR の値が読み出せます。
● 入力ポートとしての動作
• 端子に対応する DDR レジスタのビットを "0" に設定すると , その端子は入力ポート
になります。
• PDR レジスタにデータを書き込むと , 出力ラッチにその値が保持されますが , 入力
ポートとして設定した端子へは出力されません。
• PDR レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイ
ライト (RMW) 系命令では , PDR レジスタの値を読み出します。
● 周辺機能入力端子としての動作
• 端子を入力ポートとして設定するには , 周辺機能の入力端子に対応する DDR レジス
タのビットを "0" に設定します。
• 周辺機能が入力端子として使用しているかどうかに関係なく , PDR レジスタを読み
出すと端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令
では , PDR レジスタの値を読み出します。
● リセット時の動作
CPU がリセットされると , DDR レジスタのすべてのビットが "0" に初期化され , ポー
ト入力が許可された状態になります。
● ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が "1" に設定され , デバ
イスがストップモードもしくは時計モードに移行すると , DDR レジスタの値に関係
なく端子は強制的にハイインピーダンスになります。入力開放によるリークを防止
するため "L" レベルに固定され , 遮断されます。
• 端子状態指定ビットが "0" の場合は , ポート入出力の状態または周辺機能入出力の
状態は変更されず , 出力レベルは維持されます。
148
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第 9 章 I/O ポート
9.8 ポート G
MB95390H シリーズ
● プルアップ制御レジスタの動作
PUL レジスタのビットに "1" を設定すると , プルアップ抵抗は端子に内部接続されま
す。
端子出力が "L" レベルのときは , PUL レジスタの値にかかわらずに , プルアップ抵
抗は切断されます。
表 9.8-4 に , ポート G の端子状態を示します。
表 9.8-4
動作状態
端子状態
ポート G の端子状態
通常動作
スリープ
ストップ (SPL=0)
(SPL=0)
時計
ストップ (SPL=1)
(SPL=1)
時計
リセット時
入出力ポート
Hi-Z
入力遮断
Hi-Z
入力可能 *
( ただし , 機能しない )
SPL: スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL)
Hi-Z: ハイインピーダンス
*: " 入力可能 " とは , 入力機能が可能な状態であることを意味します。リセット解除後にポー
トを内部プルアップに設定するか出力端子として設定することを推奨します。
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149
第 9 章 I/O ポート
9.8 ポート G
150
MB95390H シリーズ
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CM26-10129-1
第 10 章
タイムベースタイマ
タイムベースタイマの機能と動作について説明し
ます。
10.1 タイムベースタイマの概要
10.2 タイムベースタイマの構成
10.3 タイムベースタイマのレジスタ
10.4 タイムベースタイマの割込み
10.5 タイムベースタイマの動作説明と設定手順例
10.6 タイムベースタイマ使用上の注意
CM26-10129-1
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151
第 10 章タイムベースタイマ
10.1 タイムベースタイマの概要
10.1
MB95390H シリーズ
タイムベースタイマの概要
タイムベースタイマは , メインクロックの 2 分周またはメイン CR クロックに同期し
てカウントダウンする 24 ビットのフリーランカウンタです。クロックは , SYCC2 レ
ジスタの RCM1 ビットおよび RCM0 ビットによって選択できます。このタイムベース
タイマには , 一定のインターバル時間で繰り返し割込み要求を発生させるインターバ
ルタイマ機能があります。
■ インターバルタイマ機能
インターバルタイマ機能は , メインクロックの 2 分周またはメイン CR クロックをカウ
ントクロックとして一定のインターバル時間で繰り返し割込み要求を発生させる機能
です。
• タイムベースタイマのカウンタがカウントダウンを行い , 選択したインターバル時
間が経過するごとに割込み要求を発生させます。
• インターバル時間の長さは , 次の 16 種類の中から選択できます。
表 10.1-1 に , タイムベースタイマのインターバル時間を示します。
表 10.1-1
タイムベースタイマのインターバル時間
メイン CR クロックを使用した場合の
インターバル時間
(2n × 1/FCRH*1)
メインクロックを使用した場合の
インターバル時間
(2n × 2/FCH*2)
n=9
64 μs
256 μs
n=10
128 μs
512 μs
n=11
256 μs
1.024 ms
n=12
512 μs
2.048 ms
n=13
1.024 ms
4.096 ms
n=14
2.048 ms
8.192 ms
n=15
4.096 ms
16.384 ms
n=16
8.192 ms
32.768 ms
n=17
16.384 ms
65.536 ms
n=18
32.768 ms
131.072 ms
n=19
65.536 ms
262.144 ms
n=20
131.072 ms
524.288 ms
n=21
262.144 ms
1.049 s
n=22
524.288 ms
2.097 s
n=23
1.049 s
4.194 s
n=24
2.097 s
8.389 s
*1: 1/FCRH = 0.125 μs, FCRH = 8 MHz
*2: 2/FCH = 0.5 μs, FCH = 4 MHz
152
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CM26-10129-1
第 10 章タイムベースタイマ
10.2 タイムベースタイマの構成
MB95390H シリーズ
10.2
タイムベースタイマの構成
タイムベースタイマは , 以下のブロックから構成されています。
• タイムベースタイマカウンタ
• カウンタクリア回路
• インターバルタイマセレクタ
• タイムベースタイマ制御レジスタ (TBTC)
■ タイムベースタイマのブロックダイヤグラム
図 10.2-1 タイムベースタイマのブロックダイヤグラム
タイムベースタイマカウンタ
プリスケーラへ
ソフトウェアウォッチドッグタイマへ
FCH の2分周
×21 ×22 ×23 ×24 ×25 ×26 ×27 ×28 ×29 ×210 ×211 ×212 ×213 ×214 ×215 ×216 ×217 ×218 ×219 ×220 ×221 ×222 ×223
FCRH
RCM1
RCM0
RCS1
RCS0 SOSCE MOSCE SCRE
システムクロック制御レジスタ2 (SYCC2)
MCRE
カウンタクリア
ソフトウェアウォッチドッグタイマ
クリア
リセット
メインクロック, メインCRクロックの発振停止
カウンタクリア
回路
インターバルタイマ
セレクタ
タイムベースタイマ割込み
TBIF
FCH : メインクロック
FCRH : メインCRクロック
CM26-10129-1
TBIE
-
TBC3
TBC2
TBC1
TBC0
TCLR
タイムベースタイマ制御レジスタ (TBTC)
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153
第 10 章タイムベースタイマ
10.2 タイムベースタイマの構成
MB95390H シリーズ
● タイムベースタイマカウンタ
メインクロックの 2 分周またはメイン CR クロックをカウントクロックとする 24 ビッ
トのダウンカウンタです。
● カウンタクリア回路
タイムベースタイマのカウンタのクリアを制御する回路です。
● インターバルタイマセレクタ
24ビットのタイムベースタイマカウンタの中の 16ビットからインターバルタイマ用の
1 ビットを選択する回路です。
● タイムベースタイマ制御レジスタ (TBTC)
インターバル時間の選択 , カウンタのクリア , 割込み制御およびタイムベースタイマの
ステータス確認を行うレジスタです。
■ 入力クロック
タイムベースタイマは , メインクロックを 2 分周またはメイン CR クロックを入力ク
ロック ( カウントクロック ) として使用します。
■ 出力クロック
タイムベースタイマは , メインクロック , ソフトウェアウォッチドッグタイマ , プリス
ケーラにクロックを供給しています。
154
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
MB95390H シリーズ
10.3
タイムベースタイマのレジスタ
第 10 章タイムベースタイマ
10.3 タイムベースタイマのレジスタ
図 10.3-1 に , タイムベースタイマのレジスタを示します。
■ タイムベースタイマのレジスタ
図 10.3-1 タイムベースタイマのレジスタ
タイムベースタイマ制御レジスタ(TBTC)
アドレス
000AH
bit7
bit6
TBIF TBIE
bit5
-
bit4
bit3
bit2
bit1
bit0
TBC3 TBC2 TBC1 TBC0 TCLR
初期値
00000000B
R(RM1),W R/W R0/WX R/W R/W R/W R/W R0,W
R/W
: リード/ライト可能 (読出し値は書込み値と同じとなります。)
R(RM1),W : リード/ライト可能 (読出し値は書込み値と異なります。リードモディファイライト
（RMW)系命令時では"1"が読み出されます。)
R0,W
R0/WX
-
CM26-10129-1
: ライトオンリ (書込み可能。読出し時の値は"0"となります。)
: 読出し値は"0"です。このビットに値を書き込んでも動作に影響はありません。
: 未定義ビット
FUJITSU SEMICONDUCTOR LIMITED
155
第 10 章タイムベースタイマ
10.3 タイムベースタイマのレジスタ
MB95390H シリーズ
タイムベースタイマ制御レジスタ (TBTC)
10.3.1
タイムベースタイマ制御レジスタ (TBTC) は , インターバル時間の選択 , カウンタの
クリア , 割込み制御およびタイムベースタイマの状態確認を行います。
■ タイムベースタイマ制御レジスタ (TBTC)
図 10.3-2 タイムベースタイマ制御レジスタ (TBTC)
アドレス
bit5
bit4
bit3
bit2
bit1
bit0
初期値
TBIE
-
TBC3
TBC2
TBC1
TBC0
TCLR
00000000B
R/W
R0/WX
R/W
R/W
R/W
R/W
R0,W
bit7
bit6
TBIF
R(RM1),W
000AH
タイムベースタイマ初期化ビット
読出し時
書込み時
TCLR
0
常に"0"が読み出されます
1
-
TBC3 TBC2 TBC1 TBC0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
0
1
0
1
0
1
0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
動作に影響はありません
タイムベースタイマの全カウンタ
ビットを"1"にクリアします
インターバル時間
(メインクロック FCH = 4 MHZの場合)
29 x 2/FCH (256 μs)
210 x 2/FCH (512 μs)
211 x 2/FCH (1.024 ms)
212 x 2/FCH (2.048 ms)
213 x 2/FCH (4.096 ms)
214 x 2/FCH (8.192 ms)
215 x 2/FCH (16.384 ms)
216 x 2/FCH (32.768 ms)
217 x 2/FCH (65.536 ms)
218 x 2/FCH (131.072 ms)
219 x 2/FCH (262.144 ms)
220 x 2/FCH (524.288 ms)
221 x 2/FCH (1.049 s)
222 x 2/FCH (2.197 s)
223 x 2/FCH (4.194 s)
224 x 2/FCH (8.389 s)
インターバル時間
(メインCRクロック FCRH = 8 MHZの場合)
29 x 1/FCRH (64 μs)
210 x 1/FCRH (128 μs)
211 x 1/FCRH (256 μs)
212 x 1/FCRH (512 μs)
213 x 1/FCRH (1.024 ms)
214 x 1/FCRH (2.048 ms)
215 x 1/FCRH (4.096 ms)
216 x 1/FCRH (8.192 ms)
217 x 1/FCRH (16.384 ms)
218 x 1/FCRH (32.768 ms)
219 x 1/FCRH (65.536 ms)
220 x 1/FCRH (131.072 ms)
221 x 1/FCRH (262.144 ms)
222 x 1/FCRH (524.288 ms)
223 x 1/FCRH (1.049 s)
224 x 1/FCRH (2.097 s)
TBIE
タイムベースタイマ割込み要求許可ビット
0 割込み要求出力を禁止します
1 割込み要求出力を許可します
TBIF
タイムベースタイマ割込み要求フラグビット
読出し時
書込み時
0
インターバル時間の未経過
ビットを"0"にクリアします
1
インターバル時間の経過
動作に影響はありません
: リード/ライト可能 (読出し値は書込み値と同じとなります。)
R/W
R(RM1),W : リード/ライト可能 (読出し値は書込み値と異なります。リードモディファイライト(RMW)系
命令では，"1"が読み出されます。 )
R0,W
R0/WX
-
156
:
:
:
:
ライトオンリ (書込み可能。読出し値は"0"となります。 )
読出し値は"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
初期値
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第 10 章タイムベースタイマ
10.3 タイムベースタイマのレジスタ
MB95390H シリーズ
表 10.3-1
タイムベースタイマ制御レジスタ (TBTC) の各ビットの機能
ビット名
機能
bit7
TBIF:
タイムベースタイマ
割込み要求フラグ
ビット
タイムベースタイマにより選択したインターバル時間が経過すると , "1" に設定さ
れるフラグです。
このビットとタイムベースタイマ割込み要求許可ビット (TBIE) が "1" のとき , 割
込み要求を出力します。
"0" を書き込んだ場合 :このビットは "0" にクリアされます。
"1" を書き込んだ場合 :動作に影響を与えません。
リードモディファイライト (RMW) 系命令によりこのビットを読み出すと , 常に
"1" が読み出されます。
bit6
TBIE:
タイムベースタイマ
割込み要求許可ビッ
ト
割込みコントローラへの割込み要求の出力を許可 / 禁止するビットです。
"0" を書き込んだ場合 :タイムベースタイマの割込み要求の出力を禁止します。
"1" を書き込んだ場合 :タイムベースタイマの割込み要求の出力を許可します。
このビットとタイムベースタイマ割込み要求フラグビット (TBIF) が "1" のとき ,
割込み要求を出力します。
bit5
未定義ビット
読出し値は常に "0" です。このビットに値を書き込んでも動作に影響はありませ
ん。
このビットによりインターバル時間を選択できます。
インターバル時間
( メインクロックが
F CH =4MHz のとき )
TBC3 TBC2 TBC1 TBC0
TBC3 ～ TBC0:
インターバル時間選
択ビット
1
0
0
0
0
0
0
2
× 2/FCH (512 μs)
210 × 1/FCRH (128 μs)
1
211
× 2/FCH (1.024 ms)
211 × 1/FCRH (256 μs)
× 2/FCH (2.048 ms)
212 × 1/FCRH(512 μs)
0
0
1
0
1
1
0
213 × 2/FCH (4.096 ms)
213 × 1/FCRH (1.024 ms)
0
0
1
0
214
× 2/FCH (8.192 ms)
214 × 1/FCRH (2.048 ms)
1
215
× 2/FCH (16.384 ms)
215 × 1/FCRH (4.096 ms)
16
0
1
1
0
0
1
1
2
× 2/FCH (32.768 ms)
216 × 1/FCRH (8.192 ms)
1
0
0
0
217 × 2/FCH (65.536 ms)
217 × 1/FCRH(16.384 ms)
1
0
0
1
218 ×
0
1
2/FCH (131.072 ms)
218 × 1/FCRH (32.768 ms)
0
19
2
× 2/FCH (262.144 ms)
219 × 1/FCRH (65.536 ms)
× 2/FCH (524.288 ms)
220 × 1/FCRH (131.072 ms)
1
0
1
1
220
1
1
0
0
221 × 2/FCH (1.049 s)
1
1
0
1
22
2
× 2/FCH (2.097 s)
222 × 1/FCRH (524.288 ms)
0
223
× 2/FCH (4.194 s)
223 × 1/FCRH (1.049 s)
1
224 ×
1
CM26-10129-1
0
0
1
TCLR:
タイムベースタイマ
初期化ビット
1
10
212
1
bit0
29 × 1/FCRH (64 μs)
0
0
bit4
～
bit1
29 × 2/FCH (256 μs)
インターバル時間
( メイン CR クロックが
F CRH =8MHz のとき )
1
1
1
1
2/FCH (8.389 s)
221 × 1/FCRH (262.144 ms)
224 × 1/FCRH (2.097 s)
このビットによりタイムベースタイマの全カウンタビットを "1" にクリアできます。
"0" を書き込んだ場合 :無視され , 動作に影響はありません。
"1" を書き込んだ場合 :全カウンタビットが "1" に初期化されます。
このビットを読み出すと , 常に "0" となります。
( 注意事項 ) タイムベースタイマの出力が , ウォッチドッグタイマのカウントク
ロックとして選択されている時には , タイムベースタイマをクリアす
るために , このビットを使うとソフトウェアウォッチタイマもクリア
されます。
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157
第 10 章タイムベースタイマ
10.4 タイムベースタイマの割込み
10.4
MB95390H シリーズ
タイムベースタイマの割込み
タイムベースタイマにより選択したインターバル時間が経過すると , 割込み要求が発
生します ( インターバルタイマ機能 )。
■ インターバル機能動作時の割込み
タイムベースタイマカウンタが内部カウントクロックでカウントダウンし , 選択され
たタイムベースタイマカウンタがアンダフローすると , タイムベースタイマの割込み
要求フラグビット (TBTC:TBIF) が "1" に設定されます。
TBIF ビットが "1" のとき , タイ
ムベースタイマの割込み要求許可ビットを許可 (TBTC:TBIE=1) にしていると , 割込み
要求 (IRQ19) が発生し , 割込みコントローラへ送られます。
• TBIE ビットの値に関係なく , 選択されたビットがアンダフローすると TBIF ビット
は , "1" に設定されます。
• TBIF ビットが "1" に設定されているときには , TBIE ビットを禁止から許可 (0 → 1)
にすると , 直ちに割込み要求が発生します。
• カウンタクリア (TBTC:TCLR=1) とタイムベースタイマカウンタのアンダフローが
同時に発生した場合は , TBIF ビットは "1" に設定されません。
• 割込み処理ルーチンでは TBIF ビットに "0" を書き込んで割込み要求をクリアしてく
ださい。
＜注意事項＞
リセット解除後に割込み要求出力を許可 (TBTC:TBIE=1) する場合は , 必ず TBIF ビットを
同時にクリア (TBTC:TBIF=0) してください。
表 10.4-1
タイムベースタイマの割込み
項目
割込みの条件
158
説明
割込みフラグ
TBTC:TBC3 ～ TBC0 で設定したインターバル時間が経過
した。
TBTC:TBIF
割込み許可
TBTC:TBIE
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第 10 章タイムベースタイマ
10.4 タイムベースタイマの割込み
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■ タイムベースタイマの割込みに関連するレジスタとベクタテーブルのアドレス
表 10.4-2
タイムベースタイマの割込みに関連するレジスタとベクタテーブルのアドレス
割込み要因
タイムベース
タイマ
割込み要求番号
IRQ19
割込みレベル設定レジスタ
レジスタ
設定ビット
ILR4
L19
ベクタテーブルのアドレス
上位
下位
FFD4H
FFD5H
各周辺機能のそれぞれの割込み要求番号およびベクタテーブルのアドレスについては
「付録 B 割込み要因一覧表」を参照してください。
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159
第 10 章タイムベースタイマ
10.5 タイムベースタイマの動作説明と設定手順例
10.5
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タイムベースタイマの動作説明と設定手順例
タイムベースタイマのインターバルタイマ機能の動作について説明します。
■ タイムベースタイマの動作
タイムベースタイマのカウンタは , リセット後 "FFFFFFH" に初期化され , メインクロッ
クの 2 分周に同期してカウントを開始します。
タイムベースタイマは , メインクロックが発振している限り , カウントダウンを続けま
す。
メインクロックが停止すると , カウンタは停止し , "FFFFFFH" に初期化されます。
図 10.5-1 に , インターバルタイマ機能の設定を示します。
図 10.5-1 インターバルタイマ機能の設定
アドレス
000AH
TBTC
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
TBIF
TBIE
-
TBC3
TBC2
TBC1
TBC0
TCLR
0
1
0
: 使用ビット
1 : "1"を設定
0 : "0"を設定
タイムベースタイマ制御レジスタのタイムベースタイマ初期化ビット (TBTC:TCLR) に
"1" を設定すると , タイムベースタイマのカウンタは "FFFFFFH" に初期化され , カウン
トダウンを継続します。
選択されたインターバル時間が経過すると , タイムベースタイ
マ制御レジスタのタイムベースタイマ割込み要求フラグビット (TBTC:TBIF) が "1" に
なります。
つまり , 最後にカウンタがクリアされた時間を基準にして , 選択されたイン
ターバル時間ごとに割込み要求を発生します。
■ タイムベースタイマのクリア
タイムベースタイマの出力をほかの周辺機能で使用している際にタイムベースタイマ
をクリアすると , カウント時間が変化するなど動作に影響を与えます。
タイムベースタイマ初期化ビット (TBTC:TCLR) を使ってカウンタをクリアする場合は ,
このクリアによって予期せぬ影響が及ばないようにその他の周辺機能の設定を必要に
応じて変更してください。
なお , タイムベースタイマの出力がウォッチドッグタイマのカウントクロックとして
選択されているときにタイムベースタイマがクリアされると , 同時にウォッチドッグ
タイマもクリアされます。
タイムベースタイマは , タイムベースタイマ初期化ビット (TBTC:TCLR) によってクリ
アされるだけでなく , メインクロックが停止し , 発振安定待ち時間が必要になったとき
にもクリアされます。
タイムベースタイマは , 以下の状況でクリアされます。
• デバイスが , メインクロックモードまたはメイン CR クロックモードからストップ
モードへ遷移したとき
• デバイスが, メインクロックモードまたはメインCRクロックモードからサブクロッ
クモードまたはサブ CR クロックモードへ遷移したとき
• 電源投入時
• 低電圧検出リセット発生時
160
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第 10 章タイムベースタイマ
10.5 タイムベースタイマの動作説明と設定手順例
■ タイムベースタイマの動作例
図 10.5-2 に次に示す条件下についての動作例を示します。
1) パワーオンリセットが発生した場合
2) デバイスが , メインクロックモードもしくはメイン CR クロックモードにおいてイ
ンターバルタイマ機能の動作中に , スリープモードへ遷移した場合
3) デバイスが , メインクロックモードまたはメイン CR クロックモード中に , ストップ
モードへ遷移したとき
4) カウンタクリアの要求が発生した場合
デバイスがタイムベースタイマモードに遷移した場合 , スリープモードに遷移した際
と同様の動作が実行されます。
クロックモードがサブクロックモード , サブ CR クロックモード , メインクロックモー
ドまたはメイン CR クロックモード時のストップモードでは , タイマ動作はクリアされ ,
メインクロックが停止するために , タイマは動作を停止します。
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161
第 10 章タイムベースタイマ
10.5 タイムベースタイマの動作説明と設定手順例
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図 10.5-2 タイムベースタイマの動作
カウント値
(カウントダウン)
FFFFFFH
WATR:MWT3～MWT0で
検出するカウント値
TBTC:TBC3～TBC0で
検出するカウント値
インターバル周期
(TBTC:TBC3～
TBC0 = 0011B)
ストップモードへの
移行によるクリア
000000H
発振安定待ち
時間
発振安定待ち時間
4) カウンタクリア
(TBTC:TCLR = 1)
1) パワーオンリセット
インターバル
設定時のクリア
割込み処理ルーチン
でクリア
TBIFビット
TBIEビット
スリープ
2) SLPビット
(STBCレジスタ)
タイムベースタイマ割込み
によるスリープモード解除
3) STP bit
(STBCレジスタ)
ストップ
外部割込みによるストップモード解除
• タイムベースタイマ制御レジスタのインターバル時間選択ビット (TBTC:TBC3～TBC0) に "0011B"を設定した場合 (216 x 2/FCH)
•
•
•
•
•
•
•
TBTC:TBC3～TBC0 :
TBTC:TCLR
:
TBTC:TBIF
:
TBTC:TBIE
:
STBC:SLP
:
STBC:STP
:
WATR:MWT3～MWT0 :
タイムベースタイマ制御レジスタのインターバル時間選択ビット
タイムベースタイマ制御レジスタのタイムベースタイマ初期化ビット
タイムベースタイマ制御レジスタのタイムベースタイマ割込み要求フラグビット
タイムベースタイマ制御レジスタのタイムベースタイマ割込み要求許可ビット
スタンバイ制御レジスタのスリープビット
スタンバイ制御レジスタのストップビット
発振安定待ち時間設定レジスタのメインクロック発振安定待ち時間選択ビット
■ 設定手順例
タイムベースタイマの設定手順例を以下に示します。
● 初期設定
1 割込み禁止を設定
(TBTC:TBIE = 0)
2 インターバル時間を設定
(TBTC:TBC3 ～ TBC0)
3 割込み許可を設定
(TBTC:TBIE = 1)
4 カウンタをクリア
(TBTC:TCLR = 1)
● 割込み処理
162
1 割込み要求フラグをクリア
(TBTC:TBIF = 0)
2 カウンタをクリア
(TBTC:TCLR = 1)
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第 10 章タイムベースタイマ
10.6 タイムベースタイマ使用上の注意
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10.6
タイムベースタイマ使用上の注意
タイムベースタイマの使用に関する注意を示します。
■ タイムベースタイマ使用上の注意
● プログラムで設定する場合
タイムベースタイマ割込み要求フラグビット (TBTC:TBIF) が"1" に設定され, 割込み要
求許可ビットが許可された (TBTC:TBIE=1) 状態では , タイマは , 割込み処理から復帰
できません。割込み処理ルーチン内で TBIF ビットのクリアを必ず行ってください。
● タイムベースタイマのクリアについて
タイムベースタイマは , タイムベースタイマ初期化ビットによるクリア (TBTC:
TCLR=1) 以外に , メインクロックの発振安定待ち時間が必要となる場合にクリアされ
ます。ソフトウェアウォッチドッグタイマ (WDTC:CS1, CS0 = 00B または CS1, CS0 =
01B) のカウントクロックとしてタイムベースタイマが選択されている場合 , タイム
ベースタイマがクリアされるとソフトウェアウォッチドッグタイマもクリアされま
す。
● タイムベースタイマからクロックを供給される周辺機能について
メインクロックの原発振が停止するモードでは , カウンタはクリアされ , タイムベース
タイマは動作を停止します。また , タイムベースタイマの出力をほかの周辺機能で使用
している際にタイムベースタイマのカウンタをクリアすると , 動作周期が変化するな
ど , 周辺機能の動作に影響を与えます。
なお , タイムベースタイマのカウンタがクリアされた後 , タイムベースタイマから出力
されたソフトウェアウォッチドッグタイマ用のクロックは , 初期状態となります。ただ
し , ソフトウェアウォッチドッグタイマが初期状態に戻ると同時に , ソフトウェア
ウォッチドッグタイマのカウンタもクリアされるため , ソフトウェアウォッチドッグ
タイマは通常な周期で動作します。
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163
第 10 章タイムベースタイマ
10.6 タイムベースタイマ使用上の注意
164
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第 11 章
ハードウェア / ソフトウェア
ウォッチドッグタイマ
ウォッチドッグタイマの機能と動作について説明
します。
11.1 ウォッチドッグタイマの概要
11.2 ウォッチドッグタイマの構成
11.3 ウォッチドッグタイマのレジスタ
11.4 ウォッチドッグタイマの動作説明と設定手順例
11.5 ウォッチドッグタイマ使用上の注意
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165
第 11 章ハードウェア / ソフトウェアウォッチドッグタイマ
11.1 ウォッチドッグタイマの概要
11.1
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ウォッチドッグタイマの概要
ウォッチドッグタイマは , プログラム暴走対策用のカウンタです。
■ ウォッチドッグタイマ機能
ウォッチドッグタイマは , プログラム暴走対策用のカウンタです。ウォッチドッグタイ
マが一度起動すると , 一定時間内で定期的にウォッチドッグタイマのカウンタをクリ
アし続ける必要があります。プログラムが無限ループに陥るなどして , 一定時間以上ク
リアされない場合 , ウォッチドッグリセットを発生します。
● ソフトウェア / ハードウェアウォッチドッグタイマのカウントクロック
• ソフトウェアウォッチドッグタイマでは , タイムベースタイマの出力 , 時計プリス
ケーラの出力 , またはサブ CR タイマの出力がカウントクロックとして選択できま
す。
• ハードウェアウォッチドッグタイマでは , サブ CR タイマの出力のみがカウントク
ロックとして使用できます。
● ソフトウェア / ハードウェアウォッチドッグタイマの起動
• ソフトウェア / ハードウェアウォッチドッグタイマは , フラッシュメモリ上にある
アドレス FFBEH, FFBFH の値にしたがって起動され , ウォッチドッグタイマ選択 ID
レジスタ WDTH/WDTL(0FEBH/0FECH) へコピーされます。
• ソフトウェア起動の場合 ( ソフトウェアウォッチドッグ ), ウォッチドッグタイマ機
能を開始するためには , ウォッチドッグタイマレジスタ (WDTC) を設定しなければ
なりません。
• ハードウェア起動の場合 ( ハードウェアウォッチドッグ ), リセット後にウォッチ
ドッグタイマは自動的に起動します。ウォッチドッグタイマは , フラッシュメモリ
上にあるアドレス FFBEH, FFBFH の値にしたがって , ストップモードで停止または
実行します。この状態がウォッチドッグタイマ選択 ID レジスタ WDTH/WDTL
(0FEBH/0FECH) へコピーされます。ウォッチドッグタイマ選択 ID についての詳細
は , 「第 30 章不揮発性レジスタ (NVR) の機能」を参照してください。
• 表 11.1-1に, ウォッチドッグタイマのインターバル時間を示します。ウォッチドッグ
タイマのカウンタがクリアされない場合 , 最小時間～最大時間の間にウォッチドッ
グリセットが発生します。インターバル時間の最小時間内にウォッチドッグタイマ
のカウンタをクリアしてください。
166
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第 11 章ハードウェア / ソフトウェアウォッチドッグタイマ
11.1 ウォッチドッグタイマの概要
表 11.1-1 ウォッチドッグタイマのインターバル時間
カウントクロックの種類
タイムベースタイマ出力
( メインクロックが 4MHz のとき )
時計プリスケーラ出力
( サブクロックが
32.768kHz のとき )
サブ CR タイマ
( サブ CR クロックが
50 ～ 200kHz のとき )
カウントクロック
切換えビット
CS[1:0], CSP
インターバル時間
最小時間
最大時間
000B (SWWDT)
524 ms
1.05 s
010B (SWWDT)
262 ms
524 ms
100B (SWWDT)
500 ms
1.00 s
110B (SWWDT)
250 ms
500 ms
XX1B (SWWDT) または
HWWDT*
328 ms
2.62 s
*: CS[1:0]=00, CSP=1( 読出し専用 )
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167
第 11 章ハードウェア / ソフトウェアウォッチドッグタイマ
11.2 ウォッチドッグタイマの構成
11.2
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ウォッチドッグタイマの構成
ウォッチドッグタイマは , 以下のブロックで構成されています。
• カウントクロックセレクタ
• ウォッチドッグタイマカウンタ
• リセット制御回路
• ウォッチドッグタイマクリアセレクタ
• カウンタクリア制御回路
• ウォッチドッグタイマ制御レジスタ (WDTC)
■ ウォッチドッグタイマのブロックダイヤグラム
図 11.2-1 ウォッチドッグタイマのブロックダイヤグラム
ウォッチドッグタイマ制御レジスタ(WDTC)
CS1 CS0 CSP HWWDT WTE3 WTE2 WTE1 WTE0
ウォッチドッグタイマ
FCH/221，FCH/220
(タイムベースタイマ出力)
FCL/214，FCL/213
(時計プリスケーラ出力)
カウントクロック
セレクタ
FCRL/216
(サブCRタイマ)
クリア起動
ウォッチドッグ
タイマカウンタ
タイムベースタイマ
からのクリア信号
時計プリスケーラ
からのクリア信号
ウォッチドッグ
タイマ
クリアセレクタ
スリープモード開始
ストップモード開始
タイムベースタイマ/時計モード開始
ストップモードで停止中または動作中
リセット
制御回路
リセット
信号
オーバフロー
カウンタクリア
制御回路
FCH:メインクロック周波数
FCL:サブクロック周波数
FCRL:サブCRクロック周波数
168
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第 11 章ハードウェア / ソフトウェアウォッチドッグタイマ
11.2 ウォッチドッグタイマの構成
● カウントクロックセレクタ
このセレクタは , ウォッチドッグタイマカウンタのカウントクロックを選択します。
● ウォッチドッグタイマカウンタ
このカウンタは , タイムベースタイマの出力 , 時計プリスケーラの出力またはサブ CR
タイマの出力をカウントクロックとする 1 ビットのカウンタです。
● リセット制御回路
この回路は , ウォッチドッグタイマカウンタのオーバフローによってリセット信号を
発生させます。
● ウォッチドッグタイマクリアセレクタ
ウォッチドッグタイマクリア信号を選択します。
● カウンタクリア制御回路
ウォッチドッグタイマカウンタのクリアと動作停止を制御する回路です。
● ウォッチドッグタイマ制御レジスタ (WDTC)
ウォッチドッグタイマカウンタの起動とクリア , およびカウントクロックの選択を設
定するレジスタです。
■ 入力クロック
ウォッチドッグタイマは , タイムベースタイマの出力クロック , 時計プリスケーラから
の出力クロック , またはサブ CR タイマからの出力クロックを入力クロック ( カウント
クロック ) として使用します。
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169
第 11 章ハードウェア / ソフトウェアウォッチドッグタイマ
11.3 ウォッチドッグタイマのレジスタ
11.3
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ウォッチドッグタイマのレジスタ
図 11.3-1 に , ウォッチドッグタイマのレジスタを示します。
■ ウォッチドッグタイマのレジスタ
図 11.3-1 ウォッチドッグタイマのレジスタ
ウォッチドッグタイマ制御レジスタ (WDTC)
bit7
bit6
bit5
bit4
アドレス
000CH
CS1
CS0
CSP HWWDT
R/W
R/W
R/W
R0/WX
ソフトウェア
ハードウェア R0/WX R0/WX R1/WX R1/WX
R/W
R0,W
R0/WX
R1/WX
170
:
:
:
:
bit3
WTE3
R0,W
R0,W
bit2
WTE2
R0,W
R0,W
bit1
WTE1
R0,W
R0,W
bit0
WTE0
R0,W
R0,W
初期値
00000000B
00110000B
リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
ライトオンリ ( 書込み可能。読出し値は "0" です。)
読出し値は "0" です。このビットに値を書き込んでも動作に影響はありません。
読出し値は "1" です。このビットに値を書き込んでも動作に影響はありません。
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第 11 章ハードウェア / ソフトウェアウォッチドッグタイマ
11.3 ウォッチドッグタイマのレジスタ
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11.3.1
ウォッチドッグタイマ制御レジスタ (WDTC)
ウォッチドッグタイマ制御レジスタ (WDTC) は , ウォッチドッグタイマの起動とクリ
アを行うレジスタです。
■ ウォッチドッグタイマ制御レジスタ (WDTC)
図 11.3-2 ウォッチドッグタイマ制御レジスタ (WDTC)
アドレス bit7
bit6
bit5
bit4
bit3
000CH CS1
CS0
CSP HWWDT WTE3
R/W
R/W R0/WX R0,W
ソフトウェア R/W
ハードウェア R0/WX R0/WX R1/WX R1/WX R0,W
bit2
WTE2
R0,W
R0,W
WTE3 WTE2 WTE1 WTE0
0
1
0
上記以外
FCH
FCL
FCRL
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:
:
:
:
:
:
:
:
:
bit0
WTE0
R0,W
R0,W
初期値
00000000B
00110000B
ウォッチドッグ制御ビット
• ウォッチドッグタイマを起動
(リセット後1回目の書込みのとき)
• ウォッチドッグタイマをクリア
ソフトウェア：リセット後2回目以降の書込みのとき
ハードウェア：リセット後1回目以降の書込みのとき
動作に影響はありません
ハードウェアウォッチドッグタイマ起動ビット
HWWDT
R/W
R0,W
R0/WX
R1/WX
X
1
bit1
WTE1
R0,W
R0,W
1
ハードウェアウォッチドッグタイマ起動
0
ハードウェアウォッチドッグタイマ停止
(ソフトウェアウォッチドッグタイマを起動可能)
CS1
0
0
1
1
CS0
0
1
0
1
CSP
0
0
0
0
X
X
1
カウントクロック切換えビット
タイムベースタイマの出力周期 (221/FCH)
タイムベースタイマの出力周期 (220/FCH)
時計プリスケーラの出力周期 (214/FCL)
時計プリスケーラの出力周期 (213/FCL)
サブCRタイマの出力周期 (216/FCRL)
リード/ライト可能(読出し値は書込み値と同じとなります。)
ライトオンリ(書込み可能。読出し時の値は"0"となります。)
読出し値は"0"です。このビットに値を書き込んでも動作に影響はありません。
読出し値は"1"です。このビットに値を書き込んでも動作に影響はありません。　Don't care
ソフトウェアウォッチドッグタイマを使用する場合の初期値
メインクロック
サブクロック
サブCRクロック
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171
第 11 章ハードウェア / ソフトウェアウォッチドッグタイマ
11.3 ウォッチドッグタイマのレジスタ
MB95390H シリーズ
表 11.3-1 ウォッチドッグタイマ制御レジスタ (WDTC) の各ビットの機能
bit7,
bit6
bit5
bit4
bit3
～
bit0
ビット名
CS1, CS0:
カウントクロック
切換えビット
CSP:
カウントクロック
選択サブ
CR セレクタの
ビット
HWWDT:
ハードウェア
ウォッチドッグ
タイマ起動ビット
WTE3, WTE2,
WTE1, WTE0:
ウォッチドッグ制御
ビット
機能
ウォッチドッグタイマのカウントクロックを選択するビットです。
CS1
CS0
CSP
カウントクロック切換えビット
0
0
0
タイムベースタイマの出力周期 (221/FCH)
0
1
0
タイムベースタイマの出力周期 (220/FCH)
1
0
0
時計プリスケーラの出力周期 (214/FCL)
1
1
0
時計プリスケーラの出力周期 (213/FCL)
X
X
1
サブ CR タイマの出力周期 (216/FCRL)
• ウォッチドッグ制御ビットによってウォッチドッグタイマを起動すると同時に,
これらのビットに書込んでください。
• ウォッチドッグタイマを起動後には変更できません。
( 注意事項 ) サブクロックモードでタイムベースタイマが停止するため , 時計プリ
スケーラの出力を常に選択してください。
ハードウェアウォッチドッグタイマの開始・停止を確認するのに使用されるリー
ドオンリのビットです。
"1" を読み出した場合 : ハードウェアウォッチドッグタイマは起動されていま
す。
"0" を読み出した場合 : ハードウェアウォッチドッグタイマは停止されています
( ソフトウェアウォッチドッグタイマは起動できます )。
ウォッチドッグタイマを制御するビットです。
"0101B" を書き込んだ場合 :ウォッチドッグタイマを起動 ( リセット後の 1 回目の
書込み ) またはクリア ( リセット後の 2 回目の書込み )
します。
"0101B" 以外を書き込んだ場合 : 動作に影響はありません。
• これらのビットを読み出すと , その値は常に "0000B" になります。
＜注意事項＞
リードモディファイライト (RMW) 系命令は使用できません。
172
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第 11 章ハードウェア / ソフトウェアウォッチドッグタイマ
11.4 ウォッチドッグタイマの動作説明と設定手順例
MB95390H シリーズ
11.4
ウォッチドッグタイマの動作説明と設定手順例
ウォッチドッグタイマは , ウォッチドッグタイマカウンタのオーバフローによって
ウォッチドッグリセットを発生します。
■ ウォッチドッグタイマの動作
● ウォッチドッグタイマの起動方法
ソフトウェアウォッチドッグの場合
• ウォッチドッグタイマ制御レジスタのウォッチドッグ制御ビット (WDTC:WTE3 ～
WTE0) に , リセット後 , 1 回目の "0101B" を書き込むとウォッチドッグタイマは起動
します。このとき , ウォッチドッグタイマ制御レジスタのカウントクロック切換え
ビット (WDTC:CS1, CS0, CSP) を同時に指定します。
• ウォッチドッグタイマを一度起動すると , リセット以外にその動作を止める方法は
ありません。
ハードウェアウォッチドッグの場合
• "A596H" 以外の任意の値をフラッシュメモリのアドレス FFBEH と FFBFH に書き込
むことで , ハードウェアウォッチドッグタイマを起動できます。リセット後 , フラッ
シュメモリの FFBEH と FFBFH のデータは , ウォッチドッグタイマ選択 ID レジスタ
WDTH/WDTL(0FEBH/0FECH) にコピーされます。
フラッシュメモリの FFBEH と
FFBFH のアドレスに "A597H" を書き込むとスタンバイモードを除き , ハードウェア
ウォッチドッグタイマが有効になります。
"A596H"と"A597H"以外の任意の値を書き
込むとすべてのモードでハードウェアウォッチドッグタイマ選択 ID の詳細につい
ては「第
,
30 章不揮発性レジスタ (NVR) の機能」を参照してください。
• リセット後に動作を開始します。
• CS1, CS0, および CSP は , "001B" で固定されたリードオンリビットです。
• リセットによりタイマはクリアされ , リセットが解除された後に動作は再開します。
● ウォッチドッグタイマのクリア
• ウォッチドッグタイマのカウンタがインターバル時間内にクリアされない場合 , カ
ウンタはオーバフローし , ウォッチドッグリセットが発生します。
• ウォッチドッグタイマ制御レジスタのウォッチドッグ制御ビット (WDTC:WTE3 ～
WTE0) に , "0101B" を書き込むと , ハードウェアウォッチドッグタイマのカウンタは
クリアされます。ウォッチドッグタイマ制御レジスタのウォッチドッグ制御ビット
(WDTC:WTE3 ～ WTE0) への , 2 回目以降の , "0101B" の書込みによって , ソフトウェ
アウォッチドッグタイマのカウンタはクリアされます。
• ウォッチドッグタイマは , カウントクロックとして選択しているタイマ ( タイムベー
スタイマまたは時計プリスケーラ ) がクリアされると同時にクリアされます。
● スタンバイモード時の動作
ウォッチドッグタイマは , 選択されたクロックモードに関係なく , スタンバイモード
( スリープ / ストップ / タイムベースタイマ / 時計 ) に入ると , ウォッチドッグタイマカ
ウンタをクリアして , 動作を停止します。ただし , スタンバイモードで実行中のハード
ウェアウォッチドッグタイマにおけるハードウェアの起動を選択する場合を除きます。
スタンバイモードを解除すると , タイマは動作を再開しますが , スタンバイモードで実
行中のハードウェアウォッチドッグタイマでハードウェアの起動を選択している場合
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173
第 11 章ハードウェア / ソフトウェアウォッチドッグタイマ
11.4 ウォッチドッグタイマの動作説明と設定手順例
MB95390H シリーズ
は再開しません。
＜注意事項＞
ウォッチドッグタイマは , カウントクロックとして選択されているタイマ ( タイムベース
タイマまたは時計プリスケーラ ) と同時にクリアされます。このため , ウォッチドッグタイ
マのカウントクロックとして選択されたタイマを , 選択されたインターバル時間内で繰り
返しクリアするようなソフトウェアにプログラムされると , ウォッチドッグタイマとして
機能しなくなります。
● インターバル時間
インターバル時間は , ウォッチドッグタイマをクリアするタイミングによって変化し
ます。図 11.4-1 に , タイムベースタイマ出力 FCH/221 (FCH: メインクロック ) がカウント
クロックとして選択された場合 ( メインクロック = 4MHz) の , ウォッチドッグタイマ
のクリアのタイミングとインターバル時間との関係を示します。
図 11.4-1 ウォッチドッグタイマのクリアのタイミングとインターバル時間
最小時間
524ms
タイムベースタイマ
カウントクロック出力
ウォッチドッグクリア
オ―バフロー
ウォッチドッグ
1ビットカウンタ
ウォッチドッグ
リセット
最大時間
1.05s
タイムベースタイマ
カウントクロック出力
ウォッチドッグクリア
オーバフロー
ウォッチドッグ
1ビットカウンタ
ウォッチドッグ
リセット
● サブクロックモード時の動作
サブクロックモードでウォッチドッグリセットが発生した場合 , タイマは発振安定待
ち時間の経過後にメインクロックモードで動作を開始します。この発振安定待ち時間
中リセット信号が出力されます。
174
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第 11 章ハードウェア / ソフトウェアウォッチドッグタイマ
11.4 ウォッチドッグタイマの動作説明と設定手順例
■ 設定手順例
以下に , ソフトウェアウォッチドッグタイマの設定手順を示します。
1) カウントクロックを選択
(WDTC:CS1, CS0, CSP)
2) ウォッチドッグタイマの起動
(WDTC:WTE3 ～ WTE0 = 0101B)
3) ウォッチドッグタイマのクリア (WDTC:WTE3 ～ WTE0 = 0101B)
以下に , ハードウェアウォッチドッグタイマの設定手順を示します。
1) フラッシュメモリ上にあるアドレス FFBEH および FFBFH へ "A597H" ( スタンバイ
モード以外でハードウェアウォッチドッグタイマが有効になる ) もしくは "A596H "
および "A597H" 以外の値 ( すべてのモードでハードウェアウォッチドッグタイマが
有効になる ) を書き込みます。この書込みは , ウォッチドッグタイマ選択 ID レジス
タ WDTH/WDTL (0FEBH /0FECH) へコピーされます。ウォッチドッグタイマ選択 ID
についての詳細は ,「第 30 章不揮発性レジスタ (NVR) の機能」を参照してください。
2) ウォッチドッグタイマのクリア (WDTC:WTE3 ～ WTE0 = 0101B)
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175
第 11 章ハードウェア / ソフトウェアウォッチドッグタイマ
11.5 ウォッチドッグタイマ使用上の注意
11.5
MB95390H シリーズ
ウォッチドッグタイマ使用上の注意
ウォッチドッグタイマの使用に関する注意を示します。
■ ウォッチドッグタイマ使用上の注意
● ウォッチドッグタイマの停止について
ソフトウェアウォッチドッグの場合
ウォッチドッグタイマは , 一度起動すると , リセットが発生するまで停止できません。
● カウントクロックの選択について
ソフトウェアウォッチドッグの場合
カウントクロック切換えビット (WDTC:CS1, CS0, CSP) は , ウォッチドッグタイマ起動
後に , ウォッチドッグ制御ビット (WDTC:WTE3 ～ WTE0) を "0101B" にしたときのみ
書換え可能です。
カウントクロック切換えビットは , ビット操作命令では設定はできま
せん。また , 一度タイマが起動すると , ビット設定を変更することができません。
サブクロックモードでは , メインクロックの発振が停止するため , タイムベースタイマ
は動作しません。
ウォッチドッグタイマをサブクロックモードで動作させるためには , あらかじめカウ
ントクロックに時計プリスケーラを選択し "WDTC:CS1, CS0, CSP" を "100B" または
"110B" または "XX1B" に設定する必要があります。
● ウォッチドッグタイマのクリアについて
ウォッチドッグタイマのカウントクロックに使用しているカウンタ ( タイムベースタ
イマ , 時計プリスケーラまたはサブ CR タイマ ) をクリアすると , 同時にウォッチドッ
グタイマのカウンタもクリアされます。
ウォッチドッグタイマがスリープモード , ストップモード , または時計モードに遷移す
ると , ウォッチドッグタイマのカウンタはクリアされます。ただし , スタンバイモード
で実行中に , ハードウェアウォッチドッグタイマでハードウェアの起動を選択する場
合を除きます。
● プログラム作成上の注意
メインループの中で , 繰り返しウォッチドッグタイマをクリアするようなプログラム
を作成する場合 , 割込み処理時間を含むメインループの処理時間が , ウォッチドッグタ
イマインターバル時間の最小時間以下となるように設定してください。
● ハードウェアウォッチドッグ ( スタンバイモードで実行するタイマ )
ハードウェアウォッチドッグタイマは , ストップモード , スリープモード , タイムベー
スタイマモード , または時計モードでは停止しません。したがって , 内部クロックが停
止しても , ウォッチドッグタイマは , CPU によってクリアされることはありません ( ス
リープモード , ストップモード , 時計モード , またはタイムベースタイマモード )。
定期的にデバイスをスタンバイモードから解除し , ウォッチドッグタイマをクリアし
ます。ただし , 発振安定待ち時間設定レジスタの設定に応じて , ウォッチドッグリセッ
トは , CPU がサブクロックモードまたはサブ CR クロックモード中のストップモード
から復帰した後に発生することがあります。
サブクロックを選択する際にはサブクロックの安定待ち時間の設定にも留意してくだ
さい。
176
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第 12 章
時計プリスケーラ
時計プリスケーラの機能と動作について説明します。
12.1 時計プリスケーラの概要
12.2 時計プリスケーラの構成
12.3 時計プリスケーラのレジスタ
12.4 時計プリスケーラの割込み
12.5 時計プリスケーラの動作説明と設定手順例
12.6 時計プリスケーラ使用上の注意
12.7 時計プリスケーラの設定例
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177
第 12 章時計プリスケーラ
12.1 時計プリスケーラの概要
12.1
MB95390H シリーズ
時計プリスケーラの概要
時計プリスケーラは , サブクロックまたはサブ CR クロックの 2 分周に同期してカウ
ントダウンする 16 ビットのフリーランカウンタです。このプリスケーラには , 一定の
インターバル時間で繰り返し割込み要求を発生させるインターバルタイマ機能があ
ります。
■ インターバルタイマ機能
インターバルタイマ機能とは , サブクロックの 2 分周をカウントクロックとして , 一定
の時間間隔で繰り返し割込み要求を発生させる機能です。
• 時計プリスケーラのカウンタがカウントダウンを行い , 選択したインターバル時間
が経過するごとに割込み要求を発生します。
• インターバル時間は , 次の 8 種類の中から選択できます。
表 12.1-1 に , 時計プリスケーラのインターバル時間を示します。
表 12.1-1 時計プリスケーラのインターバル時間
インターバル時間
( サブ CR クロック )
(2n × 2/FCRL*1)
インターバル時間
( サブクロック )
(2n × 2/FCL*2)
n=10
20.48 ms
62.5 ms
n=11
40.96 ms
125 ms
n=12
81.92 ms
250 ms
n=13
163.84 ms
500 ms
n=14
327.68 ms
1s
n=15
655.36 ms
2s
n=16
1.311 s
4s
n=17
2.621 s
8s
*1: FCRL=100 kHz の場合 , 2/FCRL=20 μs
*2: FCL=32.768 kHz の場合 , 2/FCL=61.035 μs
＜注意事項＞
サブ CR の周波数の精度については , MB95390H シリーズのデータシートを参照してく
ださい。
178
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第 12 章時計プリスケーラ
12.2 時計プリスケーラの構成
MB95390H シリーズ
12.2
時計プリスケーラの構成
時計プリスケーラは , 以下のブロックから構成されています。
• 時計プリスケーラカウンタ
• カウンタクリア回路
• インターバルタイマセレクタ
• 時計プリスケーラ制御レジスタ (WPCR)
■ 時計プリスケーラのブロックダイヤグラム
図 12.2-1 時計プリスケーラのブロックダイヤグラム
ソフトウェアウォッチドッグタイマ
時計プリスケーラカウンタ(カウンタ)
FCL の2分周
FCRL の2分周
X 21
X 22
X 23
X 24
X 25
X 26
X 27
X 28
X 29
X 210 X 211 X 212 X 213 X 214 X 215 X 216
カウンタクリア
SYCC2:RCM[1:0]
SYCC:SRDY,
STBC:SCRDY
ウォッチドッグタイマクリア
リセット, サブクロック発振の停止
またはサブCRクロック発振の停止
カウンタクリア
回路
インターバルタイマ
セレクタ
時計プリスケーラ割込み
WTC2
WTIF WTIE
時計プリスケーラ制御レジスタ (WPCR)
WTC1
WTC0
WCLR
FCL : サブクロック
FCRL : サブCRクロック
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179
第 12 章時計プリスケーラ
12.2 時計プリスケーラの構成
MB95390H シリーズ
● 時計プリスケーラカウンタ ( カウンタ )
サブクロックまたはサブ CR クロックの 2 分周をカウントクロックとする 16 ビットの
ダウンカウンタです。
● カウンタクリア回路
時計プリスケーラのクリアを制御する回路です。
● インターバルタイマセレクタ
時計プリスケーラカウンタ中にある 16 ビットの内の 8 ビットから , インターバルタイ
マ用の 1 ビットを選択する回路です。
● 時計プリスケーラ制御レジスタ (WPCR)
インターバル時間の選択 , カウンタのクリア , 割込み制御および状態の確認を行うレジ
スタです。
■ 入力クロック
時計プリスケーラは , サブクロックまたはサブ CR クロックを 2 分周したクロックを入
力クロック ( カウントクロック ) として使用します。
■ 出力クロック
時計プリスケーラは , ソフトウェアウォッチドッグタイマにクロックを供給します。
180
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MB95390H シリーズ
12.3
時計プリスケーラのレジスタ
第 12 章時計プリスケーラ
12.3 時計プリスケーラのレジスタ
図 12.3-1 に , 時計プリスケーラのレジスタを示します。
■ 時計プリスケーラのレジスタ
図 12.3-1 時計プリスケーラのレジスタ
時計プリスケーラ制御レジスタ (WPCR)
bit7
bit6
bit5
アドレス
000BH
WTIF
WTIE
R(RM1),W
R/W
R0/WX
R/W
R(RM1),W
R0,W
R0/WX
-
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bit4
R0/WX
bit3
WTC2
R/W
bit2
WTC1
R/W
bit1
WTC0
R/W
bit0
WCLR
R0,W
初期値
00000000B
: リード / ライト可能 ( 読出し値は書込み値と同じとなります。
)
: リード / ライト可能 ( 読出し値は書込み値と異なります。リードモディファイライト (RMW)
系命令では , "1" が読み出されます。)
: ライトオンリ ( 書込み可能。読出し値は "0" です。)
: 読出し値は "0" です。このビットに値を書き込んでも動作に影響はありません。
: 未定義ビット
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181
第 12 章時計プリスケーラ
12.3 時計プリスケーラのレジスタ
12.3.1
MB95390H シリーズ
時計プリスケーラ制御レジスタ (WPCR)
時計プリスケーラ制御レジスタ (WPCR) は , インターバル時間の選択 , カウンタのク
リア , 割込み制御および時計プリスケーラの状態確認を行うレジスタです。
■ 時計プリスケーラ制御レジスタ (WPCR)
図 12.3-2 時計プリスケーラ制御レジスタ (WPCR)
アドレス bit7
bit6
000BH WTIF WTIE
R(RM1),W R/W
bit2
bit1
bit0
bit5
bit4
bit3
WTC2 WTC1 WTC0 WCLR
R/W
R/W
R0,W
R0/WX R0/WX R/X
WCLR
0
1
初期値
00000000B
時計タイマ初期化ビット
読出し時
書込み時
変化しません。
常に"0"が読み出されま
動作に影響はありません
す
時計プリスケーラの全カウンタ
ビットを"1"にクリアします
WTC2 WTC1 WTC0
インターバル時間
インターバル時間
(サブクロック FCL=32.768 kHz) (サブCRクロック FCRL=100 kHz)
1
0
0
210 × 2/FCL (62.5 ms)
210 × 2/FCRL (20.48 ms)
0
0
0
211 × 2/FCL (125 ms)
211 × 2/FCRL (40.96 ms)
1
212
× 2/FCL (250 ms)
212 × 2/FCRL (81.92 ms)
0
213
× 2/FCL (500 ms)
213 × 2/FCRL (163.84 ms)
1
214
× 2/FCL (1 s)
214 × 2/FCRL (327.68 ms)
1
215
× 2/FCL (2 s)
215 × 2/FCRL (655.36 ms)
0
1
216
× 2/FCL (4 s)
216 × 2/FCRL (1.311 s)
217
× 2/FCL (8 s)
217 × 2/FCRL (2.621 s)
0
0
0
1
1
1
WTIE
0
1
WTIF
0
1
0
1
1
0
1
1
割込み要求許可ビット
割込み要求出力を禁止します
割込み要求出力を許可します
時計割込み要求フラグビット
読出し時
書込み時
インターバル時間の
ビットを"0"にクリアします
未経過
インターバル時間が
変化しません。
経過しました
動作に影響はありません
: リード/ライト可能(読出し値は書込み値と同じとなります。)
R/W
R(RM1),W : リード/ライト可能(読出し値は書込み値と異なります。
リードモディファイライト(RMW)系命令では, "1"が読み出されます。)
R0,W
R0/WX
-
182
:
:
:
:
ライトオンリ(書込み可能。読出し値は"0"です。)
読出し値は"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
初期値
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第 12 章時計プリスケーラ
12.3 時計プリスケーラのレジスタ
MB95390H シリーズ
表 12.3-1 時計プリスケーラ制御レジスタ (WPCR) の各ビットの機能
ビット名
bit7
WTIF:
時計割込み要求フラ
グビット
bit6
WTIE:
割込み要求許可ビッ
ト
bit5,
bit4
未定義ビット
機能
時計プリスケーラにより選択したインターバル時間が経過すると , このビットは
"1" になります。
• このビットと割込み要求許可ビット (WTIE) が "1" に設定されたとき , 割込み要
求が発生します。
"0" を書き込んだ場合 :このビットは "0" にクリアされます。
"1" を書き込んだ場合 :無視され , 動作に影響しません。
• リードモディファイライト (RMW) 系命令によりこのビットを読み出すと , 常に
"1" が読み出されます。
このビットは割込みコントローラへの割込み要求出力を許可または禁止します。
"0" を書き込んだ場合 :時計プリスケーラの割込み要求出力を禁止します。
"1" を書き込んだ場合 :時計プリスケーラの割込み要求出力を許可します。
このビットと時計割込み要求フラグビット (WTIE) が "1" に設定されたとき , 割込
み要求が出力されます。
読出し値は常に "0" です。このビットに値を書き込んでも動作に影響はありませ
ん。
これらのビットはインターバル時間を選択します。
WTC2 WTC1 WTC0
bit3
～
bit1
bit0
WTC2 ～ WTC0
時計割込みインター
バル時間選択ビット
WCLR:
時計タイマ初期化
ビット
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インターバル時間
インターバル時間
( サブクロック FCL=32.768 kHz)
( サブ CR クロック FCRL=100 kHz)
1
0
0
210 × 2/FCL (62.5 ms)
210 × 2/FCRL (20.48 ms)
0
0
0
211 × 2/FCL (125 ms)
211 × 2/FCRL (40.96 ms)
0
0
1
212 × 2/FCL (250 ms)
212 × 2/FCRL (81.92 ms)
0
1
0
213 × 2/FCL (500 ms)
213 × 2/FCRL (163.84 ms)
0
1
1
214 × 2/FCL (1 s)
214 × 2/FCRL (327.68 ms)
1
0
1
215 × 2/FCL (2 s)
215 × 2/FCRL (655.36 ms)
1
1
0
216 × 2/FCL (4 s)
216 × 2/FCRL (1.311 s)
1
1
1
217 × 2/FCL (8 s)
217 × 2/FCRL (2.621 s)
このビットは時計プリスケーラの全カウンタビットを "1" にクリアします。
"0" を書き込んだ場合 :無視され , 動作に影響しません。
"1" を書き込んだ場合 :全カウンタのビットが "1" に初期化されます。
このビットを読み出すと , 常に "0" となります。
( 注意事項 ) 時計プリスケーラの出力がソフトウェアウォッチドッグタイマのカ
ウントクロックとして選択されているときには , このビットで時計プ
リスケーラがクリアされるとソフトウェアウォッチドッグタイマも
クリアされます。
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183
第 12 章時計プリスケーラ
12.4 時計プリスケーラの割込み
12.4
MB95390H シリーズ
時計プリスケーラの割込み
時計プリスケーラで選択されたインターバル時間が経過すると , 割込み要求が発生し
ます ( インターバルタイマ機能 )。
■ インターバルタイマ機能動作時の割込み ( 時計割込み )
サブクロックモード使用時のストップモード以外のモードでは , 時計プリスケーラ用
カウンタがサブクロック原発振でカウントアップし , 設定したインターバルタイマ時
間が経過すると , 時計割込み要求フラグビットが "1" に設定 (WPCR:WTIF=1) されます。
そのとき , 割込み要求許可ビットが許可 (WPCR:WTIE=1) されている場合 , 時計プリス
ケーラから割込みコントローラへ割込み要求 (IRQ20) が出力されます。
• WTIF ビットは , WTIE ビットの値に関係なく , 時計割込みインターバル時間選択
ビットで設定した時間が経過すると "1" に設定されます。
• WTIF ビットが "1" に設定された場合 , WTIE ビットを禁止状態から許可状態
(WPCR:WTIE=0 → 1) に変化させると , 直ちに割込み要求が発生します。
• 選択されたビットがオーバフローすると同時にカウンタがクリア (WPCR:WCLR=1)
した場合は , WTIF ビットは "1" に設定されません。
• 割込み処理ルーチンで WTIF ビットに "0" を書き込み , 割込み要求を "0" にクリア
してください。
＜注意事項＞
リセット解除後に , 割込み要求出力を許可 (WPCR:WTIE=1)する場合は , 必ず同時に WTIF
ビットをクリアしてください。
■ 時計プリスケーラの割込み
表 12.4-1 時計プリスケーラの割込み
項目
説明
割込みの条件
WPCR: WTC2 ～ WTC0 で設定したインターバル時間が経過した。
割込みフラグ
WPCR:WTIF
割込み許可
WPCR:WTIE
■ 時計プリスケーラの割込みに関連するレジスタとベクタテーブルのアドレス
表 12.4-2 時計プリスケーラの割込みに関連するレジスタとベクタテーブルのアドレス
割込みレベル設定レジスタ
割込み要因
割込み要求番号
時計プリスケーラ
IRQ20
ベクタテーブルのアドレス
レジスタ
設定ビット
上位
下位
ILR5
L20
FFD2H
FFD3H
各周辺機能のそれぞれの割込み要求番号およびベクタテーブルのアドレスについては
「付録 B 割込み要因一覧表」を参照してください。
184
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第 12 章時計プリスケーラ
12.5 時計プリスケーラの動作説明と設定手順例
MB95390H シリーズ
12.5
時計プリスケーラの動作説明と設定手順例
時計プリスケーラは , インターバルタイマ機能として動作します。
■ インターバルタイマ機能の動作 ( 時計プリスケーラ )
時計プリスケーラカウンタは , サブクロックが発振している間 , サブクロックの 2 分周
をカウントクロックとしてカウントダウンを続けます。
カウントがクリア (WPCR:WCLR = 1) されると , カウンタは "FFFFH" からカウントダウ
ンを開始し , "0000H" に達すると , "FFFFH" に戻ってカウントを継続します。カウントダ
ウン中に , 割込みインターバル時間選択ビットで設定した時間が経過すると , サブク
ロックモードが使われているストップモード以外の場合 , 時計割込み要求フラグビッ
ト (WPCR:WTIF) が "1" に設定されます。すなわち , カウンタが最後にクリアされた時
間を基準にして , 選択されたインターバル時間ごとに時計割込み要求が発生します。
■ 時計プリスケーラのクリア
時計プリスケーラをクリアすると , 時計プリスケーラの出力を使用している他の周辺
機能は , カウント時間が変化するなど動作に影響を受けます。
時計プリスケーラ初期化ビット (WPCR:WCLR) によってカウンタをクリアする場合は ,
カウンタのクリアにより予期せぬ影響を及ぶことがないようにその他の周辺機能の設
定を必要に応じて変更してください。
なお , 時計プリスケーラの出力をカウントクロックとして選択しているとき , 時計プリ
スケーラがクリアされると , ウォッチドッグタイマもクリアされます。
時計プリスケーラは , 時計プリスケーラ初期化ビット (WPCR:WCLR) によるクリアに
加え , サブクロックが停止し , 発振安定待ち時間が必要になるとクリアされます。時計
プリスケーラは , 以下の状況でクリアされます。
• デバイスが , サブクロックモードまたはサブ CR クロックモードからストップモー
ドへ移行したとき
• メインクロックモード , またはメイン CR クロックモードにおいて , システムクロッ
ク制御レジスタ 2 のサブクロック発振許可ビット (SYCC2:SOSCE または SCRE) を
"0" に設定したとき
また , リセットが発生した場合 , 時計プリスケーラのカウンタはクリアされ , 動作を停
止します。
■ 時計プリスケーラの動作例
図 12.5-1 に , 下記の条件下においての動作例を示します。
1) パワーオンリセットが発生した場合
2) デバイスが , サブクロックモードもしくはサブ CR クロックモードにおいてインター
バルタイマ機能の動作中に , スリープモードへ移行した場合
3) デバイスが , サブクロックモードもしくはサブ CR クロックモードにおいてインター
バルタイマ機能の動作中に , ストップモードへ移行した場合
4) カウンタクリアの要求が発生した場合
時計モードへの移行は , スリープモードへの移行と同じ動作で行います。
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185
第 12 章時計プリスケーラ
12.5 時計プリスケーラの動作説明と設定手順例
MB95390H シリーズ
図 12.5-1 時計プリスケーラの動作例
カウンタ値
(カウントダウン)
FFFFH
WATR:SWT3,SWT2,SWT1,
SWT0で検出するカウント値
WPCR:WTC2～WTC0で
検出するカウント値
インターバル周期
(WPCR:WTC2～WTC0=011B)
0000H
サブクロック
発振安定待ち時間
ストップモードへの
移行によるクリア
4)カウンタクリア
(WPCR:WCLR=1)
サブクロック
発振安定待ち時間
1)パワーオンリセット
インターバル
設定時のクリア
割込み処理ルーチンでクリア
WTIFビット
WTIEビット
スリープ
2)SLPビット
(STBCレジスタ)
ストップ
時計割込みによる
スリープモード解除
3)STPビット
(STBCレジスタ)
外部割込みによるストップモード解除
14
・時計プリスケーラ制御レジスタのインターバル時間選択ビット(WPCR:WTC2～WTC0)に "011B"を設定した場合(2 ×2/FCL)
・WPCR:WTC2～WTC0
・WPCR:WCLR
・WPCR:WTIF
・WPCR:WTIE
・STBC:SLP
・STBC:STP
・WATR:SWT3～SWT0
:時計プリスケーラ制御レジスタのインターバル時間選択ビット
:時計プリスケーラ制御レジスタの時計タイマ初期化ビット
:時計プリスケーラ制御レジスタの時計割込み要求フラグビット
:時計プリスケーラ制御レジスタの時計割込み要求許可ビット
:スタンバイ制御レジスタのスリープビット
:スタンバイ制御レジスタのストップビット
:発振安定待ち時間設定レジスタのサブクロック発振安定待ち時間選択ビット
■ 設定手順例
以下に , 時計プリスケーラの設定手順例を示します。
● 初期設定
1) 割込みレベルの設定 (ILR5)
2) インターバル時間の設定 (WPCR:WTC2 ～ WTC0)
3) 割込み許可の設定 (WPCR:WTIE = 1)
4) カウンタをクリア (WPCR:WCLR = 1)
● 割込み処理
1) 割込み要求フラグをクリア (WPCR:WTIF = 0)
2) 割込みの処理
186
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12.6
時計プリスケーラ使用上の注意
第 12 章時計プリスケーラ
12.6 時計プリスケーラ使用上の注意
時計プリスケーラの使用に関する注意点を示します。
■ 時計プリスケーラ使用上の注意
● プログラムで割込みを設定する場合
時計割込み要求フラグビット (WPCR:WTIF) が "1" に設定され , 割込み要求
(WPCR:WTIE=1) が許可されている場合には , 時計プリスケーラは割込み処理から復帰
できません。必ず割込みルーチン内で WTIF ビットをクリアしてください。
● 時計プリスケーラのクリアについて
ソフトウェアウォッチドッグタイマのカウントクロックとして時計プリスケーラを選
択 (WDTC:CS1, CS0, CSP=100B または 110B) した場合 , 時計プリスケーラをクリアする
とソフトウェアウォッチドッグタイマもクリアされます。
● 時計割込みについて
メインクロックストップモードでは , 時計プリスケーラはカウント動作を行い , 時計プ
リスケーラの割込み (IRQ20) も発生します。
● 時計プリスケーラからクロックを供給される周辺機能について
時計プリスケーラのカウンタをクリアすると , 時計プリスケーラの出力を使用してい
る他の周辺機能は , 動作周期が変化するなど周辺機能の動作に影響を受けます。
なお , 時計プリスケーラのカウンタがクリアされた後 , 時計プリスケーラから出力され
たソフトウェアウォッチドッグタイマ用のクロックは , 初期状態となります。ソフト
ウェアウォッチドッグタイマのクロックが初期状態に戻ると同時に , ソフトウェア
ウォッチドッグタイマのカウンタが同時にクリアされるため , ソフトウェアウォッチ
ドッグタイマは正常な周期で動作します。
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187
第 12 章時計プリスケーラ
12.7 時計プリスケーラの設定例
12.7
MB95390H シリーズ
時計プリスケーラの設定例
時計プリスケーラの設定例を示します。
■ 設定方法の例
● 時計プリスケーラを初期化する方法
時計タイマ初期化ビット (WPCR:WCLR) で行います。
制御内容
時計タイマ初期化ビット (WCLR)
時計プリスケーラを初期化するには
"1" に設定する
● インターバル時間の選択方法
時計割込みインターバル時間選択ビット (WPCR:WTC2 ～ WTC0) でインターバル時間
を選択します。
● 割込み関連レジスタ
下表の割込みレベルレジスタを使って , 割込みレベルを選択します。
割込み要因
時計プリスケーラ
割込みレベル設定レジスタ
割込みレベルレジスタ (ILR5)
アドレス : 0007EH
割込みベクタ
#20
アドレス : 0FFD2H
● 割込みを許可 / 禁止 / クリアする方法
割込み要求許可フラグ , 時計割込み要求フラグ
割込みを許可するには , 割込み要求許可ビット (WPCR:WTIE) にて行います。
制御内容
割込み要求許可ビット (WTIE)
割込み要求を禁止するには
"0" に設定する
割込み要求を許可するには
"1" に設定する
割込み要求をクリアするには , 時計割込み要求フラグ (WPCR:WTIF) にて行います。
188
制御内容
時計割込み要求フラグ (WTIF)
割込み要求をクリアするには
"0" を設定する
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第 13 章
ワイルドレジスタ機能
ワイルドレジスタの機能と動作について説明します。
13.1 ワイルドレジスタ機能の概要
13.2 ワイルドレジスタ機能の構成
13.3 ワイルドレジスタ機能のレジスタ
13.4 ワイルドレジスタ機能の動作説明
13.5 一般的なハードウェア接続例
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189
第 13 章ワイルドレジスタ機能
13.1 ワイルドレジスタ機能の概要
13.1
MB95390H シリーズ
ワイルドレジスタ機能の概要
ワイルドレジスタ機能を使うことで , 内蔵レジスタに設定したアドレスと修正データ
で , プログラムのバグにパッチをあてることができます。
ワイルドレジスタの機能について説明します。
■ ワイルドレジスタ機能
ワイルドレジスタは , 3 本のワイルドレジスタデータ設定レジスタ , 3 本のワイルドレ
ジスタアドレス設定レジスタ , 1 バイトのアドレス比較許可レジスタおよび 1 バイトの
ワイルドレジスタデータテスト設定レジスタから構成されます。これらのレジスタに
修正したいアドレスとデータを設定すると , ROM データはレジスタに設定した修正
データに置き換えることができます。最大 3 つの異なるアドレスのデータを修正できま
す。
ワイルドレジスタの機能を使用して , マスク生成後にプログラムのデバッグをするこ
とと , プログラムの不良箇所にパッチをあてることができます。
190
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第 13 章ワイルドレジスタ機能
13.2 ワイルドレジスタ機能の構成
MB95390H シリーズ
13.2
ワイルドレジスタ機能の構成
ワイルドレジスタのブロックダイヤグラムを示します。
ワイルドレジスタは , 以下のブ
ロックで構成されます。
• メモリ領域部
ワイルドレジスタデータ設定レジスタ (WRDR0 ～ WRDR2)
ワイルドレジスタアドレス設定レジスタ (WRAR0 ～ WRAR2)
ワイルドレジスタアドレス比較許可レジスタ (WREN)
ワイルドレジスタデータテスト設定レジスタ (WROR)
• 制御回路部
■ ワイルドレジスタ機能のブロックダイヤグラム
図 13.2-1 ワイルドレジスタ機能のブロックダイヤグラム
ワイルドレジスタ機能
制御回路部
アクセス制御回路
デコーダと
ロジック制御回路
アドレス
比較回路
メモリ領域部
内部バス
ワイルドレジスタ
アドレス設定レジスタ
(WRAR)
アクセス
制御回路
ワイルドレジスタ
データ設定レジスタ
(WRDR）
ワイルドレジスタ
アドレス比較許可レジスタ
(WREN)
●
●
●
ワイルドレジスタ
データテスト設定レジスタ
(WROR)
メモリ空間
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191
第 13 章ワイルドレジスタ機能
13.2 ワイルドレジスタ機能の構成
MB95390H シリーズ
● メモリ領域部
メモリ領域部は , ワイルドレジスタデータ設定レジスタ (WRDR), ワイルドレジスタア
ドレス設定レジスタ (WRAR), ワイルドレジスタアドレス比較許可レジスタ (WREN) お
よびワイルドレジスタデータテスト設定レジスタ(WROR)より構成されています。ワイ
ルドレジスタ機能を使用して , 置き換えたいアドレスおよびデータを設定します。ワイ
ルドレジスタアドレス比較許可レジスタ (WREN) は , ワイルドレジスタデータ設定レ
ジスタ (WRDR) に対応するワイルドレジスタ機能を許可にします。また , ワイルドレジ
スタデータテスト設定レジスタ (WROR) は , ワイルドレジスタデータ設定レジスタ
(WRDR) に対応する通常読出し機能を有効にします。
● 制御回路部
この回路は , ワイルドレジスタアドレス設定レジスタ (WRAR) に設定されているアド
レスと実際のアドレスデータとを比較します。一致している場合には , 制御回路部は ,
ワイルドレジスタデータ設定レジスタ(WRDR)からデータバスへデータを出力します。
制御回路部は , ワイルドレジスタアドレス比較許可レジスタ (WREN) により動作を制
御する回路です。
192
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第 13 章ワイルドレジスタ機能
13.3 ワイルドレジスタ機能のレジスタ
MB95390H シリーズ
13.3
ワイルドレジスタ機能のレジスタ
ワイルドレジスタ機能のレジスタには , ワイルドレジスタデータ設定レジスタ
(WRDR), ワイルドレジスタアドレス設定レジスタ (WRAR), ワイルドレジスタアドレ
ス比較許可レジスタ (WREN) およびワイルドレジスタデータテスト設定レジスタ
(WROR) があります。
■ ワイルドレジスタ機能のレジスタ
図 13.3-1 ワイルドレジスタ機能のレジスタ
ワイルドレジスタデータ設定レジスタ (WRDR0 ～ WRDR2)
bit7
bit6
bit5
bit4
アドレス
0F82H
RD7
RD6
RD5
RD4
WRDR0
bit3
bit2
bit1
bit0
RD3
RD2
RD1
RD0
R/W
R/W
R/W
R/W
ワイルドレジスタアドレス設定レジスタ (WRAR0 ～ WRAR2)
bit15
bit14
bit13
bit12
bit11
アドレス
WRAR0 0F80H, 0F81H RA15 RA14 RA13 RA12 RA11
bit10
bit9
bit8
RA10
RA9
RA8
R/W
R/W
R/W
WRDR1
0F85H
WRDR2
0F88H
WRAR1
0F83H, 0F84H
WRAR2
0F86H, 0F87H
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
RA7
RA6
RA5
RA4
RA3
RA2
RA1
RA0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
ワイルドレジスタアドレス比較許可レジスタ (WREN)
bit7
bit6
bit5
bit4
アドレス
0076H
予約
予約
bit3
予約
R0/WX R0/WX R0/W0 R0/W0 R0/W0
ワイルドレジスタデータテスト設定レジスタ (WROR)
bit7
bit6
bit5
bit4
アドレス
0077H
予約
予約
bit3
予約
R0/WX R0/WX R0/W0 R0/W0 R0/W0
R/W
R0/WX
R0/W0
-
CM26-10129-1
:
:
:
:
bit2
bit1
bit0
EN2
EN1
EN0
R/W
R/W
R/W
bit2
bit1
bit0
DRR2
DRR1
DRR0
R/W
R/W
R/W
初期値
00000000B
初期値
00000000B
初期値
00000000B
初期値
00000000B
初期値
00000000B
リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
読出し値は "0" です。このビットに値を書き込んでも動作に影響はありません。
読出し値は "0" です。書込み値は "0" です。
未定義ビット
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193
第 13 章ワイルドレジスタ機能
13.3 ワイルドレジスタ機能のレジスタ
MB95390H シリーズ
■ ワイルドレジスタ番号
ワイルドレジスタ番号は , 各ワイルドレジスタアドレス設定レジスタ (WRAR) および
各ワイルドレジスタデータ設定レジスタ (WRDR) に割当てられます。
表 13.3-1 ワイルドレジスタアドレス設定レジスタおよびワイルドレジスタデータ設定レジスタに
対応するワイルドレジスタ番号
ワイルドレジスタ番号
ワイルドレジスタアドレス
設定レジスタ (WRAR)
ワイルドレジスタデータ
設定レジスタ (WRDR)
0
WRAR0
WRDR0
1
WRAR1
WRDR1
2
WRAR2
WRDR2
194
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第 13 章ワイルドレジスタ機能
13.3 ワイルドレジスタ機能のレジスタ
MB95390H シリーズ
13.3.1
ワイルドレジスタデータ設定レジスタ (WRDR0 ～
WRDR2)
ワイルドレジスタデータ設定レジスタ (WRDR0 ～ WRDR2) を使用して , ワイルドレ
ジスタ機能により修正するデータを指定します。
■ ワイルドレジスタデータ設定レジスタ (WRDR0 ～ WRDR2)
図 13.3-2 ワイルドレジスタデータ設定レジスタ (WRDR0 ～ WRDR2)
WRDR0
アドレス
0F82H
WRDR1
アドレス
0F85H
WRDR2
アドレス
0F88H
bit7
RD7
R/W
bit6
RD6
R/W
bit5
RD5
R/W
bit4
RD4
R/W
bit3
RD3
R/W
bit2
RD2
R/W
bit1
RD1
R/W
bit0
RD0
R/W
初期値
00000000B
bit7
RD7
R/W
bit6
RD6
R/W
bit5
RD5
R/W
bit4
RD4
R/W
bit3
RD3
R/W
bit2
RD2
R/W
bit1
RD1
R/W
bit0
RD0
R/W
初期値
00000000B
bit7
RD7
R/W
bit6
RD6
R/W
bit5
RD5
R/W
bit4
RD4
R/W
bit3
RD3
R/W
bit2
RD2
R/W
bit1
RD1
R/W
bit0
RD0
R/W
初期値
00000000B
: リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
R/W
表 13.3-2 ワイルドレジスタデータ設定レジスタ (WRDR の各ビットの機能
ビット名
bit7
～
bit0
RD7 ～ RD0
ワイルドレジスタ
データ設定ビット
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機能
これらのビットはワイルドレジスタ機能により修正されるデータを指定します。
• これらのビットを使い , ワイルドレジスタアドレス設定レジスタ (WRAR) で割
り当てられたアドレスで修正データを設定します。それぞれのワイルドレジスタ
番号に対応したアドレスにてデータが許可になります。
• これらのビットの読出しは , ワイルドレジスタデータテスト設定レジスタ
(WROR) で対応するデータテスト設定ビットを "1" に設定した場合のみ許可と
なります。
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195
第 13 章ワイルドレジスタ機能
13.3 ワイルドレジスタ機能のレジスタ
MB95390H シリーズ
ワイルドレジスタアドレス設定レジスタ (WRAR0 ～
WRAR2)
13.3.2
ワイルドレジスタアドレス設定レジスタ (WRAR0 ～ WRAR2) を使用して , ワイルド
レジスタ機能により修正するアドレスを設定します。
■ ワイルドレジスタアドレス設定レジスタ (WRAR0 ～ WRAR2)
図 13.3-3 ワイルドレジスタアドレス設定レジスタ (WRAR0 ～ WRAR2)
WRAR0
アドレス
0F80H
アドレス
0F81H
WRAR1
アドレス
0F83H
アドレス
0F84H
WRAR2
アドレス
0F86H
アドレス
0F87H
R/W
bit15
RA15
R/W
bit14
RA14
R/W
bit13
RA13
R/W
bit12
RA12
R/W
bit11
RA11
R/W
bit10
RA10
R/W
bit9
RA9
R/W
bit8
RA8
R/W
初期値
00000000B
bit7
RA7
R/W
bit6
RA6
R/W
bit5
RA5
R/W
bit4
RA4
R/W
bit3
RA3
R/W
bit2
RA2
R/W
bit1
RA1
R/W
bit0
RA0
R/W
初期値
00000000B
bit15
RA15
R/W
bit14
RA14
R/W
bit13
RA13
R/W
bit12
RA12
R/W
bit11
RA11
R/W
bit10
RA10
R/W
bit9
RA9
R/W
bit8
RA8
R/W
初期値
00000000B
bit7
RA7
R/W
bit6
RA6
R/W
bit5
RA5
R/W
bit4
RA4
R/W
bit3
RA3
R/W
bit2
RA2
R/W
bit1
RA1
R/W
bit0
RA0
R/W
初期値
00000000B
bit15
RA15
R/W
bit14
RA14
R/W
bit13
RA13
R/W
bit12
RA12
R/W
bit11
RA11
R/W
bit10
RA10
R/W
bit9
RA9
R/W
bit8
RA8
R/W
初期値
00000000B
bit7
RA7
R/W
bit6
RA6
R/W
bit5
RA5
R/W
bit4
RA4
R/W
bit3
RA3
R/W
bit2
RA2
R/W
bit1
RA1
R/W
bit0
RA0
R/W
初期値
00000000B
: リード / ライト可能 ( 読出し値は書込み値と同じとなります。
)
表 13.3-3 ワイルドレジスタアドレス設定レジスタ (WRAR) の各ビットの機能
ビット名
機能
bit15 RA15 ～ RA0
～ワイルドレジスタア
bit0 ドレス設定ビット
ワイルドレジスタ機能により修正するアドレスを設定します。
修正データに割り当てられたアドレスを設定します。アドレスは , ワイルドレジス
タアドレス設定レジスタに対応するワイルドレジスタ番号に従って設定されま
す。
196
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第 13 章ワイルドレジスタ機能
13.3 ワイルドレジスタ機能のレジスタ
MB95390H シリーズ
13.3.3
ワイルドレジスタアドレス比較許可レジスタ
(WREN)
ワイルドレジスタアドレス比較許可レジスタ (WREN) は , それぞれのワイルドレジス
タ番号に対応して , ワイルドレジスタ機能の動作を許可 / 禁止します。
■ ワイルドレジスタアドレス比較許可レジスタ (WREN)
図 13.3-4 ワイルドレジスタアドレス比較許可レジスタ (WREN)
アドレス
0076H
R/W
R0/WX
R0/W0
-
bit7
bit6
bit5
bit4
bit3
予約
予約
予約
R0/WX R0/WX R0/W0 R0/W0 R0/W0
:
:
:
:
bit2
EN2
R/W
bit1
EN1
R/W
bit0
EN0
R/W
初期値
00000000B
リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
読出し値は "0" です。このビットに値を書き込んでも動作に影響はありません。
読出し値は "0" です。書込み値は "0" です。
未定義ビット
表 13.3-4 ワイルドレジスタアドレス比較許可レジスタ (WREN) の各ビットの機能
ビット名
機能
bit7,
bit6
未定義ビット
読出し値は常に "0" です。このビットに値を書き込んでも動作に影響はありませ
ん。
bit5
～
bit3
予約ビット
予約ビットです。
• 読出し時の値は "0" です。
• これらのビットは常に "0" を設定してください。
EN2, EN1, EN0:
ワイルドレジスタア
ドレス比較許可ビッ
ト
ワイルドレジスタの動作を許可 / 禁止にします。
• EN0 はワイルドレジスタ番号 0 に対応します。
• EN1 はワイルドレジスタ番号 1 に対応します。
• EN2 はワイルドレジスタ番号 2 に対応します。
"0" を書き込んだ場合 :ワイルドレジスタ機能の動作を禁止にします。
"1" を書き込んだ場合 :ワイルドレジスタ機能の動作を許可にします。
bit2
～
bit0
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197
第 13 章ワイルドレジスタ機能
13.3 ワイルドレジスタ機能のレジスタ
13.3.4
MB95390H シリーズ
ワイルドレジスタデータテスト設定レジスタ
(WROR)
ワイルドレジスタデータテスト設定レジスタ (WROR) は , 対応するワイルドレジスタ
データ設定レジスタ (WRDR0 ～ WRDR2) より読出しデータを許可 / 禁止します。
■ ワイルドレジスタデータテスト設定レジスタ (WROR)
図 13.3-5 ワイルドレジスタデータテスト設定レジスタ (WROR)
アドレス
0077H
R/W
R0/WX
R0/W0
-
bit7
bit6
bit5
bit4
bit3
予約
予約
予約
R0/WX R0/WX R0/W0 R0/W0 R0/W0
:
:
:
:
bit2
DRR2
R/W
bit1
DRR1
R/W
bit0
DRR0
R/W
初期値
00000000B
リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
読出し値は "0" です。このビットに値を書き込んでも動作に影響はありません。
読出し値は "0" です。書込み値は "0" です。
未定義ビット
表 13.3-5 ワイルドレジスタデータテスト設定レジスタ (WROR) の各ビットの機能
ビット名
機能
bit7,
bit6
未定義ビット
読出し値は常に "0" です。このビットに値を書き込んでも動作に影響はありませ
ん。
bit5
～
bit3
予約ビット
予約ビットです。
• 読出し時の値は "0" です。
• これらのビットは常に "0" を設定してください。
DRR2, DRR1, DRR0:
ワイルドレジスタ
データテスト設定
ビット
対応するワイルドレジスタデータ設定レジスタの読出しを許可 / 禁止にします。
• DRR0 は , ワイルドレジスタデータ設定レジスタ (WRDR0) からの読出しを許可
/ 禁止にします。
• DRR1 は , ワイルドレジスタデータ設定レジスタ (WRDR1) からの読出しを許可
/ 禁止にします。
• DRR2 は , ワイルドレジスタデータ設定レジスタ (WRDR2) からの読出しを許可
/ 禁止にします。
"0" を書き込んだ場合 :読出しを禁止にします。
"1" を書き込んだ場合 :読出しを許可にします。
bit2
～
bit0
198
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第 13 章ワイルドレジスタ機能
13.4 ワイルドレジスタ機能の動作説明
MB95390H シリーズ
13.4
ワイルドレジスタ機能の動作説明
ワイルドレジスタ機能の設定順序について説明します。
■ ワイルドレジスタ機能の設定順序
ワイルドレジスタ機能を使用する前に , ユーザプログラム内にある , 外部メモリ ( 例え
ば , E2PROM や FRAM) からワイルドレジスタに設定する値を読み出すプログラムを準
備する必要があります。
以下に , ワイルドレジスタの設定方法を示します。
本節では , 外部メモリとデバイス間の通信方法については説明しません。
• ワイルドレジスタアドレス設定レジスタ (WRAR0 ～ WRAR2) に , 変更する内蔵の
ROM コードのアドレスを書き込みます。
• アドレスが書き込まれたワイルドレジスタアドレス設定レジスタに対応するワイ
ルドレジスタデータ設定レジスタ (WRDR0 ～ WRDR2) に , 新しいコードを書き込み
ます。
• ワイルドレジスタアドレス比較許可レジスタ (WREN) のワイルドレジスタ番号に対
応する EN ビットに , "1" を書き込み , ワイルドレジスタ機能を許可にします。
表 13.4-1 は , ワイルドレジスタ機能のレジスタ設定順序を示します。
表 13.4-1 ワイルドレジスタ機能のレジスタ設定手順
ステップ
動作
動作例
1
変更する内蔵 ROM コードがアドレス F011H にあ
ある一定の通信方法を通じて , 外部周辺機
り , 変更するデータが B5H である場合 , 変更する内
能より , 置換データを読み出します。
蔵 ROM コードは 3 つになります。
2
ワイルドレジスタアドレス設定レジスタ
置換アドレスをワイルドレジスタアドレ
ス設定レジスタ (WRAR0 ～ WRAR2) へ書 (WRAR0 = F011H , WRAR1 = ..., WRAR2 = ...) を設定
込みます。
します。
3
ワイルドレジスタデータ設定レジスタ
(WRDR0 ～ WRDR2) に新しい ROM コー
ドを書き込みます ( 内蔵 ROM コードを置
き換えます )。
4
ワイルドレジスタアドレス比較許可レジ
スタ (WREN) のワイルドレジスタ番号に
対応する EN ビットを許可にします。
ワイルドレジスタデータ設定レジスタ
(WRDR0 = B5H , WRDR1 = ..., WRDR2 =... ) を設定し
ます。
ワイルドレジスタ番号 0 のワイルドレジスタ機能を
許可するには , アドレス比較許可レジスタ (WREN)
の bit0 に "1" を設定します。もし , アドレスがワイ
ルドレジスタアドレス設定レジスタ (WRAR) に設
定されている値と一致すれば , ワイルドレジスタ
データ設定レジスタ (WRDR) の値は , 内蔵 ROM
コードに置き換えられます。複数の内蔵 ROM コー
ドを置き換える際は , それぞれの内蔵 ROM コード
に対応するワイルドレジスタアドレス比較許可レジ
スタ (WREN) の EN ビットを許可してください。
■ ワイルドレジスタ機能適用アドレス
ワイルドレジスタ機能が適用できるアドレス空間は , "0078H" を除くすべての空間です。
アドレス "0078H" はレジスタバンクポインタおよびダイレクトバンクポインタのミ
ラーアドレスとなっているため , このアドレスにパッチをあてることはできません。
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199
第 13 章ワイルドレジスタ機能
13.5 一般的なハードウェア接続例
13.5
MB95390H シリーズ
一般的なハードウェア接続例
以下に , ワイルドレジスタ機能を使用するときのハードウェア間の一般的な接続につ
いて例示します。
■ ハードウェア接続例
図 13.5-1 一般的なハードウェア接続例
E 2PROM
(修正プログラム格納)
SO
SI
SCK
200
SIN
SOT
SCK
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第 14 章
8/16 ビット複合タイマ
8/16 ビット複合タイマの機能と動作について説明
します。
14.1 8/16 ビット複合タイマの概要
14.2 8/16 ビット複合タイマの構成
14.3 8/16 ビット複合タイマのチャネル
14.4 8/16 ビット複合タイマの端子
14.5 8/16 ビット複合タイマのレジスタ
14.6 8/16 ビット複合タイマの割込み
14.7 インターバルタイマ機能 ( ワンショットモード ) の動
作説明
14.8 インターバルタイマ機能 ( 連続モード ) の動作説明
14.9 インターバルタイマ機能 ( フリーランモード ) の動作
説明
14.10 PWM タイマ機能 ( 周期固定モード ) の動作説明
14.11 PWM タイマ機能 ( 周期可変モード ) の動作説明
14.12 PWC タイマ機能の動作説明
14.13 インプットキャプチャ機能の動作説明
14.14 ノイズフィルタの動作説明
14.15 動作中の各モードでの状態
14.16 8/16 ビット複合タイマの使用上の注意
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201
第 14 章 8/16 ビット複合タイマ
14.1 8/16 ビット複合タイマの概要
14.1
MB95390H シリーズ
8/16 ビット複合タイマの概要
8/16 ビット複合タイマは , 2 つの 8 ビットカウンタで構成されています。2 つの 8 ビッ
トタイマとして使用することも , 2 つのカウンタをカスケード接続して 1 つの 16 ビッ
トタイマとして使用することもできます。
8/16 ビット複合タイマには , 以下の機能があります。
• インターバルタイマ機能
• PWM タイマ機能
• PWC タイマ機能 ( パルス幅測定 )
• インプットキャプチャ機能
■ インターバルタイマ機能 ( ワンショットモード )
インターバルタイマ機能 ( ワンショットモード ) が選択されると , タイマが起動した時
点でカウンタは 00H からカウント動作を開始します。カウンタの値が 8/16 ビット複合
タイマ 00/01 データレジスタの値と一致すると , タイマ出力が反転し , 割込み要求が発
生して , カウント動作が停止します。
■ インターバルタイマ機能 ( 連続モード )
インターバルタイマ機能 ( 連続モード ) が選択されると , タイマが起動した時点でカウ
ンタは 00H からカウント動作を開始します。カウンタの値が 8/16 ビット複合タイマ 00/
01 データレジスタの値と一致すると , タイマ出力が反転し , 割込み要求が発生して , カ
ウンタは再び 00H からカウントします。この連続動作の結果 , タイマは方形波を出力
します。
■ インターバルタイマ機能 ( フリーランモード )
インターバルタイマ機能 ( フリーランモード ) が選択されると , カウンタは 00H からカ
ウント動作を開始します。カウンタの値が 8/16 ビット複合タイマ 00/01 データレジス
タの値と一致すると , タイマ出力が反転し , 割込み要求が発生します。このような条件
下で , カウント動作を継続し , カウント値が FFH に達すると , 再度 00H からカウント動
作を開始します。この連続動作の結果 , タイマは方形波を出力します。
■ PWM タイマ機能 ( 周期固定モード )
PWM タイマ機能 ( 周期固定モード ) が選択されると , 周期固定で "H" パルス幅可変の
PWM 信号が生成されます。この周期は , 8 ビット動作モードでは FFH に , 16 ビット動
作モードでは FFFFH に固定されます。カウントクロックを選択することで時間が決定
されます。"H" パルス幅はレジスタを設定して指定します。
■ PWM タイマ機能 ( 周期可変モード )
PWM タイマ機能 ( 周期可変モード ) が選択されると , 2 つの 8 ビットカウンタを使用
して , 周期と "L" パルス幅をレジスタで指定することにより , 任意の周期とデューティ
の 8 ビット PWM 信号を生成します。
この動作モードでは , 2 つの 8 ビットカウンタが別々に使用されるため , 複合タイマは
16 ビットカウンタとして動作することはできません。
202
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第 14 章 8/16 ビット複合タイマ
14.1 8/16 ビット複合タイマの概要
■ PWC タイマ機能
PWC タイマ機能が選択されると , 外部入力パルスの幅および周期を測定できます。
この動作モードでは , 外部入力信号のカウント開始エッジを検出した直後に , カウンタ
は "00H" からカウント動作を開始します。この後 , カウント終了エッジが検出されると ,
カウンタは , カウント値をレジスタに転送し , 割込みを発生させます。
■ インプットキャプチャ機能
インプットキャプチャ機能が選択されると , 外部入力信号のエッジを検出した直後に ,
カウンタ値をレジスタに格納します。
この機能には , カウント動作にフリーランモードとクリアモードがあります。
クリアモードでは , カウンタは "00H" からカウント動作を開始し , エッジを検出すると ,
カウンタの値をレジスタに転送して割込みを発生させます。その後 , カウンタは , 00H
からカウントを再開します。
フリーランモードでは , カウンタはエッジを検出した時点で , カウンタ値をレジスタに
転送して割込みを発生させます。この後 , クリアモードの場合とは異なり , カウンタは ,
00H にクリアすることなく , そのままカウント動作を継続します。
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203
第 14 章 8/16 ビット複合タイマ
14.2 8/16 ビット複合タイマの構成
14.2
MB95390H シリーズ
8/16 ビット複合タイマの構成
8/16 ビット複合タイマは , 以下のブロックで構成されています。
• 8 ビットカウンタ × 2 チャネル
• 8 ビットコンパレータ ( テンポラリラッチを含む ) × 2 チャネル
• 8/16 ビット複合タイマ 00/01 データレジスタ × 2 チャネル
(T00DR/T01DR) (T10DR/T11DR)
• 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 0 × 2 チャネル
(T00CR0/T01CR0), (T10CR0/T11CR0)
• 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 1 × 2 チャネル
(T00CR1/T01CR1), (T10CR1/T11CR1)
• 8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ (TMCR0), (TMCR1)
• アウトプットコントローラ × 2 チャネル
• 制御ロジック × 2 チャネル
• カウントクロックセレクタ × 2 チャネル
• エッジ検出器 × 2 チャネル
• ノイズフィルタ× 2 チャネル
204
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第 14 章 8/16 ビット複合タイマ
14.2 8/16 ビット複合タイマの構成
MB95390H シリーズ
■ 8/16 ビット複合タイマのブロックダイヤグラム
図 14.2-1 8/16 ビット複合タイマのブロックダイヤグラム
T00CR0
IFE C2 C1 C0 F3 F2 F1
F0
タイマ00 (タイマ10)
CK00
8ビットカウンタ
:
:
カウント
クロック
セレクタ
CK07
タイマ出力
制御回路部
プリスケーラ/
:
タイムベースタイマ :
からの
CK06
クロック
TO00(TO10)
出力
コントローラ
8ビットコンパレータ
ENO0
8ビットデータレジスタ
エッジ
検出器
ノイズ
フィルタ
EC00(EC10)
TII0
STA
HO
IE
IR
BF
IF
SO
OE
T00CR1(T10CR1)
TMCR0(TMCR1)
TO1
TO0
TIS
MOD
IRQ6(IRQ14)
16ビットモード制御信号
FE11 FE10 FE01 FE00
T01CR0 IFE C2 C1 C0 F3 F2 F1 F0
(T11CR0)
EC0(EC1)
IRQ5(IRQ22)
IRQ
回路部
タイマ01(タイマ11)
16ビット
モードクロック
8ビットカウンタ
:
:
カウント
クロック
セレクタ
制御回路部
CK10
プリスケーラ/ :
タイムベース :
タイマ
CK16
からの
クロック
CK17
8ビットコンパレータ
出力
コントローラ
タイマ出力
TO01
(TO11)
ENO1
8ビットデータレジスタ
外部入力
エッジ
検出器
ノイズ
フィルタ
EC01
(EC11)
T01CR1 STA HO IE IR BF IF SO OE
(T11CR1)
*: 括弧内の名称は, タイマ10およびタイマ11で使用されます。
● 8 ビットカウンタ
各種タイマ動作の基本となるカウンタです。2 つの 8 ビットカウンタとして , または 1
つの 16 ビットカウンタとして使用できます。
● 8 ビットコンパレータ
8/16 ビット複合タイマデータレジスタの値とカウンタの値を比較するコンパレータで
す。8/16 ビット複合タイマデータレジスタの値を一時的に格納するラッチを内蔵して
います。
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205
第 14 章 8/16 ビット複合タイマ
14.2 8/16 ビット複合タイマの構成
MB95390H シリーズ
● 8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR)
[8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/T11DR)]
このレジスタは , インターバルタイマ動作または PWM タイマ動作時にカウントされた
最大値の書込みおよびPWCタイマ動作またはインプットキャプチャ動作時のカウント
値の読出しを行います。
● 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 0 (T00CR0/T01CR0)
[8/16 ビット複合タイマ 10/11 制御ステータスレジスタ 0 (T10CR0/T11CR0)]
タイマ動作モードの選択や , カウントクロックの選択 , および IF フラグ割込みの許可
または禁止を行うレジスタです。
● 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 1 (T00CR1/T01CR1)
[8/16 ビット複合タイマ 10/11 制御ステータスレジスタ 1 (T10CR1/T11CR1)]
割込みフラグの制御, タイマ出力の制御, およびタイマ動作の制御を行うレジスタです。
● 8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ (TMCR0)
[8/16 ビット複合タイマ 10/11 タイマモード制御レジスタ (TMCR1)]
ノイズフィルタ機能の選択 , 8 ビットまたは 16 ビット動作モードの選択 , タイマ 00 信
号入力の選択 , およびタイマ出力値の表示を行うレジスタです。
● アウトプットコントローラ
このアウトプットコントローラは , タイマ出力を制御します。端子出力が許可されてい
るとき , タイマ出力は外部端子に出力されます。
● 制御回路部
この制御回路部は , タイマ動作を制御します。
● カウントクロックセレクタ
このセレクタは , カウンタの動作クロック信号をプリスケーラの出力信号 ( マシンク
ロックの分周信号およびタイムベースタイマの出力信号 ) から選択します。
● エッジ検出器
エッジ検出器は , PWC タイマ動作やインプットキャプチャ動作時のイベントとして使
用される外部入力信号のエッジを選択します。
● ノイズフィルタ
このフィルタは , 外部入力信号のノイズフィルタとして動作します。"H" パルスノイズ
除去 , "L" パルスノイズ除去 , または "H"/"L" パルスノイズ除去から選択できます。
● TII0 内部端子 (LIN-UART に内部接続 , ch.0 のみで使用可能 )
TII0 端子はタイマ 00 の信号入力端子として機能しますが , チップ内部で LIN-UART に
接続されています。その使用方法については「第 17 章 LIN-UART」を参照してくださ
い。なお , ch.1 の TII0 端子は内部で "0" に固定されています。
206
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第 14 章 8/16 ビット複合タイマ
14.2 8/16 ビット複合タイマの構成
■ 入力クロック
8/16 ビット複合タイマは , プリスケーラからの出力クロックを入力クロック ( カウント
クロック ) として使用します。
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207
第 14 章 8/16 ビット複合タイマ
14.3 8/16 ビット複合タイマのチャネル
14.3
MB95390H シリーズ
8/16 ビット複合タイマのチャネル
8/16 ビット複合タイマのチャネルについて説明します。
■ 8/16 ビット複合タイマのチャネル
MB95390H シリーズには , 8/16 ビット複合タイマが 2 チャネル搭載されています。
1 チャネル内には , 8 ビットカウンタが 2 つあり , それらは 2 つの 8 ビットタイマとし
て , または 1 つの 16 ビットタイマとして使用することもできます。
表 14.3-1 はそれぞれのチャネルと外部端子および表 14.3-2 はそれぞれのチャネルのレ
ジスタを示します。
表 14.3-1 8/16 ビット複合タイマのチャネルと対応する外部端子
チャネル
0
1
端子名
端子機能
TO00
タイマ 00 出力
TO01
タイマ 01 出力
EC0
タイマ 00 入力およびタイマ 01 入力
TO10
タイマ 10 出力
TO11
タイマ 11 出力
EC1
タイマ 10 入力およびタイマ 11 入力
表 14.3-2 8/16 ビット複合タイマのチャネルと対応するレジスタ
チャネル
0
1
レジスタ略称
対応するレジスタ ( 本マニュアルにおける名称 )
T00CR0
8/16 ビット複合タイマ 00 制御ステータスレジスタ 0
T01CR0
8/16 ビット複合タイマ 01 制御ステータスレジスタ 0
T00CR1
8/16 ビット複合タイマ 00 制御ステータスレジスタ 1
T01CR1
8/16 ビット複合タイマ 01 制御ステータスレジスタ 1
T00DR
8/16 ビット複合タイマ 00 データレジスタ
T01DR
8/16 ビット複合タイマ 01 データレジスタ
TMCR0
8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ
T10CR0
8/16 ビット複合タイマ 10 制御ステータスレジスタ 0
T11CR0
8/16 ビット複合タイマ 11 制御ステータスレジスタ 0
T10CR1
8/16 ビット複合タイマ 10 制御ステータスレジスタ 1
T11CR1
8/16 ビット複合タイマ 11 制御ステータスレジスタ 1
T10DR
8/16 ビット複合タイマ 10 データレジスタ
T11DR
8/16 ビット複合タイマ 11 データレジスタ
TMCR1
8/16 ビット複合タイマ 10/11 タイマモード制御レジスタ
本章の以下に続く節では , 8/16 ビット複合タイマの ch.0 の詳細のみを説明します。
ch.0 および ch.1 は同じ構成を持ちます。端子名とレジスタ略称とにある 2 桁の数字は
チャネルとタイマに対応します。最初の数字はチャネル , 2 番目の数字はタイマを示し
ます。
208
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14.4
8/16 ビット複合タイマの端子
第 14 章 8/16 ビット複合タイマ
14.4 8/16 ビット複合タイマの端子
8/16 ビット複合タイマの端子について説明します。
■ 8/16 ビット複合タイマの端子
8/16 ビット複合タイマの外部端子は , TO00, TO01, TO10, TO11, EC0, EC1 です。TII0 は
チップ内部接続用です。
● TO00 端子
TO00:
TO00 端子は , 8 ビット動作時には , タイマ 00 のタイマ出力端子として , また 16 ビッ
ト動作時にはタイマ 00 とタイマ 01 のタイマ出力端子として機能します。インター
バルタイマ機能時 , PWM タイマ機能時 , または PWC タイマ機能時に出力を許可
(T00CR1:OE=1) されているときには , ポート方向レジスタ (DDR7:bit0) の設定に関係
なく自動的に出力端子となり , タイマ出力 TO00 端子として機能します。
インプットキャプチャ機能の使用時に出力が許可されると , 出力は不定となります。
● TO01 端子
TO01:
TO01 端子は , 8 ビット動作時のタイマ 01 のタイマ出力端子になります。インターバ
ルタイマ機能時 , PWM タイマ機能 ( 周期固定モード ) 時 , または PWC タイマ機能時
に出力を許可 (T01CR1:OE=1) すると, ポート方向レジスタ (DDR7:bit1) の設定に関係
なく自動的に出力端子となり , タイマ出力 TO01 端子として機能します。
16ビット動作時は, PWMタイマ機能 (周期可変モード) またはインプットキャプチャ
機能の使用時に出力を許可すると , 出力は不定となります。
● EC0 端子
EC0 端子は , EC00 内部端子および EC01 内部端子に接続しています。
EC00 内部端子 :
EC0 端子は , インターバルタイマ機能または PWM タイマ機能が選択されている時に
は , タイマ 00 の外部カウントクロック入力端子として機能し , PWC タイマ機能また
はインプットキャプチャ機能が選択されているときには , タイマ 00 の信号入力端子
として機能します。PWC タイマ機能またはインプットキャプチャ機能が選択されて
いるときには , 外部カウントクロック入力端子として設定できません。
この入力機能を使用するときには, EC0端子に対応するポート方向レジスタのビット
を "0" に設定して , 入力ポートにしてくでさい。
EC01 内部端子 :
EC0 端子は , インターバルタイマ機能または PWM タイマ機能が選択されている時に
は , タイマ 01 の外部カウントクロック入力端子として機能し , PWC タイマ機能また
はインプットキャプチャ機能が選択されている時には , タイマ 01 の信号入力端子と
して機能します。PWC タイマ機能またはインプットキャプチャ機能が選択されてい
るときには , 外部カウントクロック入力端子として設定できません。
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209
第 14 章 8/16 ビット複合タイマ
14.4 8/16 ビット複合タイマの端子
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16 ビット動作時には , この端子の入力機能は使用されません。PWM タイマ機能 ( 周
期可変モード ) が選択されているときには , この端子の入力機能は使用可能です。
この入力機能を使用するときには, EC0端子に対応するポート方向レジスタのビット
を "0" に設定して , 入力ポートにしてください。
● TO10 端子
TO10:
TO10 端子は , 8 ビット動作時には , タイマ 10 のタイマ出力端子として , また 16 ビッ
ト動作時にはのタイマ 10 とタイマ 11 のタイマ出力端子として機能します。インター
バルタイマ機能時 , PWM タイマ機能時 , または PWC タイマ機能時に出力を許可
(T10CR1:OE=1) されているときには , ポート方向レジスタ (DDR6:bit2) の設定に関係
なく自動的に出力端子となり , タイマ出力 TO10 端子として機能します。
インプットキャプチャ機能の使用時に出力が許可されると , 出力は不定となります。
● TO11 端子
TO11:
TO11 端子は , 8 ビット動作時のタイマ 11 のタイマ出力端子になります。インターバ
ルタイマ機能時 , PWM タイマ機能 ( 周期固定モード ) 時 , または PWC タイマ機能時
に出力を許可 (T11CR1:OE=1) すると, ポート方向レジスタ (DDR6:bit3) の設定に関係
なく自動的に出力端子となり , タイマ出力 TO11 端子として機能します。
16 ビット動作時は , PWM タイマ機能 ( 周期可変モード ) またはインプットキャプ
チャ機能の使用時に出力を許可すると , 出力は不定となります。
● EC1 端子
EC1 端子は , EC10 内部端子および EC11 内部端子に接続しています。
EC10 内部端子 :
EC1 端子は , インターバルタイマ機能または PWM タイマ機能が選択されている時に
は , タイマ 10 の外部カウントクロック入力端子として機能し , PWC タイマ機能また
はインプットキャプチャ機能が選択されているときには , タイマ 10 の信号入力端子
として機能します。PWC タイマ機能またはインプットキャプチャ機能が選択されて
いるときには , 外部カウントクロック入力端子として設定できません。
この入力機能を使用するときには , EC1 端子に対応するポート方向レジスタのビッ
トを "0" に設定して , 入力ポートにしてください。
EC11 内部端子 :
EC1 端子は , インターバルタイマ機能または PWM タイマ機能が選択されている時に
は , タイマ 11 の外部カウントクロック入力端子として機能し , PWC タイマ機能また
はインプットキャプチャ機能が選択されている時には , タイマ 11 の信号入力端子と
して機能します。PWC タイマ機能またはインプットキャプチャ機能が選択されてい
るときには , 外部カウントクロック入力端子として設定できません。
16 ビット動作時には , この端子の入力機能は使用されません。PWM タイマ機能 ( 周
期可変モード ) が選択されているときには , この端子の入力機能は使用可能です。こ
の入力機能を使用するときには , EC1 端子に対応するポート方向レジスタのビット
を "0" に設定して , 入力ポートにしてください。
210
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第 14 章 8/16 ビット複合タイマ
14.4 8/16 ビット複合タイマの端子
MB95390H シリーズ
■ 8/16 ビット複合タイマの端子のブロックダイヤグラム
図 14.4-1 8/16 ビット複合タイマの EC0 端子 (P74/EC0) のブロックダイヤグラム
周辺機能入力
周辺機能入力許可
ヒステリシス
プルアップ
0
1
PDRリード
PDR
端子
PDRライト
ビット操作命令実行時
内部バス
DDRリード
DDR
DDRライトストップ,時計
（SPL = 1）
PULリード
PUL
PULライト
図 14.4-2 8/16 ビット複合タイマの TO10 端子および TO11 端子 (P70/TO00, P71/TO01) の
ブロックダイヤグラム
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDRリード
1
端子
PDR
0
PDRライト
ビット操作命令実行時
内部バス
DDRリード
DDR
DDRライトストップ,時計
（SPL = 1）
PULリード
PUL
PULライト
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第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
14.5
MB95390H シリーズ
8/16 ビット複合タイマのレジスタ
8/16 ビット複合タイマのレジスタについて説明します。
■ 8/16 ビット複合タイマ 0 のレジスタ
図 14.5-1 8/16 ビット複合タイマ 0 のレジスタ
8/16 ビット複合タイマ 00/01 ステータス制御レジスタ 0 (T00CR0/T01CR0)
bit7
bit6
bit5
bit4
bit3
bit2
bit0
アドレス
T01CR0 0F92H
IFE
C2
C1
C0
F3
F2
F1
T00CR0 0F93H
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit0
F0
R/W
初期値
00000000B
8/16 ビット複合タイマ 00/01 ステータス制御レジスタ 1 (T00CR1/T01CR1)
bit7
bit6
bit5
bit4
bit3
bit2
bit0
アドレス
STA
HO
IE
IR
BF
IF
SO
T01CR1 0036H
T00CR1 0037H
R/W
R/W
R/W R(RM1),W R/WX R(RM1),W R/W
bit0
OE
R/W
初期値
00000000B
8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR)
bit7
bit6
bit5
bit4
bit3
アドレス
0F94H
T01DR
TDR7 TDR6 TDR5 TDR4 TDR3
0F95H
T00DR
R,W
R,W
R,W
R,W
R,W
bit2
TDR2
R,W
bit0
TDR1
R,W
bit0
TDR0
R,W
初期値
00000000B
8/16- ビット複合タイマ 00/01 タイマモード制御レジスタ (TMCR0)
bit7
bit6
bit5
bit4
bit3
bit2
アドレス
0F96H
TO1
TO0
TIS
MOD
FE11
FE10
R/WX R/WX
R/W
R/W
R/W
R/W
bit0
FE01
R/W
bit0
FE00
R/W
初期値
00000000B
R/W
R(RM1),W
R/WX
R,W
212
: リード / ライト可能（読出し値は書込み値と同じとなります。）
: リード / ライト可能（読出し値は書込み値と異なります。リードモディファイライト (RMW)
系命令では , "1" が読み出されます。）
: リードオンリ（読出し可能。ビットに値を書き込んでも動作に影響はありません。）
: リード / ライト可能（読出し値は書込み値と異なります。）
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MB95390H シリーズ
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
■ 8/16 ビット複合タイマ 1 のレジスタ
図 14.5-2 8/16 ビット複合タイマ 1 のレジスタ
8/16 ビット複合タイマ 10/11 ステータス制御レジスタ 0 (T10CR0/T11CR0)
bit7
bit6
bit5
bit4
bit3
bit2
bit0
アドレス
T11CR0 0F97H
IFE
C2
C1
C0
F3
F2
F1
T10CR0 0F98H
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit0
F0
R/W
初期値
00000000B
8/16 ビット複合タイマ 10/11 ステータス制御レジスタ 1 (T10CR1/T11CR1)
bit7
bit6
bit5
bit4
bit3
bit2
bit0
アドレス
STA
HO
IE
IR
BF
IF
SO
T11CR1 0038H
T10CR1 0039H
R/W
R/W
R/W R(RM1),W R/WX R(RM1),W R/W
bit0
OE
R/W
初期値
00000000B
8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/T11DR)
bit7
bit6
bit5
bit4
bit3
アドレス
0F99H
TDR7 TDR6 TDR5 TDR4 TDR3
T11DR
0F9AH
T10DR
R,W
R,W
R,W
R,W
R,W
bit2
TDR2
R,W
bit0
TDR1
R,W
bit0
TDR0
R,W
初期値
00000000B
8/16- ビット複合タイマ 10/11 タイマモード制御レジスタ (TMCR1)
bit7
bit6
bit5
bit4
bit3
bit2
アドレス
0F9BH
TO1
TO0
TIS
MOD
FE11
FE10
R/WX R/WX
R/W
R/W
R/W
R/W
bit0
FE01
R/W
bit0
FE00
R/W
初期値
00000000B
R/W
R(RM1),W
R/WX
R,W
CM26-10129-1
: リード / ライト可能（読出し値は書込み値と同じとなります。）
: リード / ライト可能（読出し値は書込み値と異なります。リードモディファイライト (RMW)
系命令では , "1" が読み出されます。）
: リードオンリ（読出し可能。ビットに値を書き込んでも動作に影響はありません。）
: リード / ライト可能（読出し値は書込み値と異なります。）
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213
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
14.5.1
MB95390H シリーズ
8/16 ビット複合タイマ 00/01 制御ステータスレジス
タ 0 (T00CR0/T01CR0)
8/16 ビット複合タイマ 00/01 制御ステータスレジスタ (T00CR0/T01CR0) は , タイマ
の動作モードの選択 , カウントクロックの選択および IF フラグ割込みの許可または禁
止を行います。T00CR0 レジスタはタイマ 00 に , T01CR0 レジスタはタイマ 01 に対
応します。
■ 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 0 (T00CR0/T01CR0)
図 14.5-3 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 0 (T00CR0/T01CR0)
アドレス
T01CR0 0F92H
T00CR0 0F93H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
IFE
C2
C1
C0
F3
F2
F1
F0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
タイマ動作モード選択ビット
F3
F2
F1
F0
0
0
0
0
インターバルタイマ(ワンショットモード)
0
0
0
1
インターバルタイマ(連続モード)
0
0
1
0
インターバルタイマ(フリーランモード)
0
0
1
1
PWMタイマ(周期固定モード)
0
1
0
0
PWMタイマ(周期可変モード)
0
1
0
1
PWCタイマ("H"パルス=立上り～立下り)
0
1
1
0
PWCタイマ("L"パルス=立下り～立上り)
0
1
1
1
PWCタイマ(周期=立上り～立上り)
1
0
0
0
PWCタイマ(周期=立下り～立下り)
1
0
0
1
PWCタイマ("H"パルス=立上り～立下り, 周期=立上り～立上り)
1
0
1
0
インプットキャプチャ(立上り, フリーランカウンタ)
1
0
1
1
インプットキャプチャ(立下り, フリーランカウンタ)
1
1
0
0
インプットキャプチャ(両エッジ, フリーランカウンタ)
1
1
0
1
インプットキャプチャ(立上り, カウンタクリア)
1
1
1
0
インプットキャプチャ(立下り, カウンタクリア)
1
1
1
1
インプットキャプチャ(両エッジ, カウンタクリア)
C2
C1
C0
0
0
0
1 × MCLK (マシンクロック)
0
0
1
1/2 × MCLK (マシンクロック)
0
1
0
1/4 × MCLK (マシンクロック)
0
1
1
1/8 × MCLK (マシンクロック)
1
0
0
1/16 × MCLK (マシンクロック)
1
0
1
1/32 × MCLK (マシンクロック)
1
1
0
1/128 × FCH または 1/64 × FCRH*
1
1
1
外部クロック
カウントクロック選択ビット
IFE
R/W
初期値
00000000B
IFフラグ割込み許可
0
IFフラグ割込み禁止
1
IFフラグ割込み許可
: リード/ライト可能(読出し値は書込み値と同じとなります。)
: 初期値
* : カウントクロックとして使用される値は，SYCC2レジスタの設定により決まります。
214
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第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
MB95390H シリーズ
表 14.5-1 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 0 (T00CR0/T01CR0) の各ビットの
機能 (1 / 2)
ビット名
bit7
機能
このビットは IF フラグ割込みを許可または禁止します。
"0" を書き込んだ場合： IF フラグ割込みは禁止されます。
IFE:
"1" を書き込んだ場合： IE ビット (T00CR1/T01CR1:IE) と , IF フラグ (T00CR1/
IF フラグ割込み許可
T01CR1:IF) の両方を "1" に設定したとき , IF フラグ割込
み要求が出力されます。
これらのビットは , カウントクロックを選択します。
• カウントクロックはプリスケーラにより生成されます。「6.12 プリスケーラの動
作」を参照してください。
• タイマ動作中 (T00CR1/T01CR1:STA=1) のとき , これらのビットへの書込み動作
は無効になります。
• 16 ビット動作時には T01CR0 ( タイマ 01) のクロック選択は無効になります。
• PWC 機能またはインプットキャプチャ機能のとき , これらのビットは "111 B" に設
定できません。使用中の PWC 機能またはインプットキャプチャ機能で "111B"
を書き込むと , これらのビットは "000B" にリセットされます。
また , これらのビットが "111B" の状態でインプットキャプチャ動作モードに遷
移した場合も "000B" にリセットされます。
• これらのビットを "110B" に設定した場合 , タイムベースタイマからのカウント
bit6
～
bit4
C2, C1, C0:
カウントクロック選
択ビット
CM26-10129-1
クロックがカウントクロックとして使用されます。タイムベースタイマからの
カウントクロックは , SYCC2 レジスタの設定により , メインクロックまたはメ
イン CR クロックから生成されます。タイムベースタイマからのカウントク
ロックをカウントクロックとして使用する場合は , タイムベースタイマ制御レ
ジスタのタイムベースタイマ初期化ビット (TBTC:TCLR) に "1" を書き込んでタ
イムベースタイマをリセットすることにより , カウント時間が影響されます。
C2
C1
C0
カウントクロック
0
0
0
0
1
1
0
0
1
1
0
0
0
1
0
1
0
1
1
1
1
1
0
1
1 × MCLK ( マシンクロック )
1/2 × MCLK ( マシンクロック )
1/4 × MCLK ( マシンクロック )
1/8 × MCLK ( マシンクロック )
1/16 × MCLK ( マシンクロック )
1/32 × MCLK ( マシンクロック )
1/128 × FCH または 1/64 × FCRH
外部クロック
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215
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
MB95390H シリーズ
表 14.5-1 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 0 (T00CR0/T01CR0) の各ビットの
機能 (2 / 2)
ビット名
機能
タイマ動作モードを設定するビットです。
• PWM タイマ機能 ( 周期可変モード ; F3, F2, F1, F0=0100B) は , T00CR0( タイマ
00) または T01CR0( タイマ 01) のいずれか一方のレジスタから設定します。こ
の場合 , 一方のタイマ動作を作動した場合に (T00CR1/T01CR1:STA= 1), 自動的
に他方のタイマの F3, F2, F1 および F0 ビットを 0100B となります。
• 16 ビット動作モードを選択 (TMCR0:MOD=1) した状態で , 複合タイマが PWM
タイマ機能 ( 周期可変モード ) で動作を開始 (T00CR1/T01CR1:STA=1) すると ,
MOD ビットは自動的に "0" になります。
• タイマ動作中 (T00CR1/T01CR1:STA=1) のとき , これらのビットへの書込み動作
は無効になります。
bit3
～
bit0
216
F3, F2, F1, F0:
タイマ動作モード選
択ビット
F3
F2
F1
F0
タイマ動作モード選択ビット
0
0
0
0
0
0
0
0
1
0
0
0
0
1
1
1
1
0
0
0
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
0
1
0
0
1
1
0
1
0
1
0
1
1
1
1
0
0
1
1
0
1
1
1
1
0
1
1
1
1
インターバルタイマ ( ワンショットモード )
インターバルタイマ ( 連続モード )
インターバルタイマ ( フリーランモード )
PWM タイマ ( 周期固定モード )
PWM タイマ ( 周期可変モード )
PWC タイマ (H パルス＝立上り～立下り )
PWC タイマ (L パルス＝立下り～立上り )
PWC タイマ ( 周期＝立上り～立上り )
PWC タイマ ( 周期＝立下り～立下り )
PWC タイマ
(H パルス＝立上がり～立下り ; 周期＝立上
り～立上り )
インプットキャプチャ
( 立上り , フリーランカウンタ )
インプットキャプチャ
( 立下り , フリーランカウンタ )
インプットキャプチャ
( 両エッジ , フリーランカウンタ )
インプットキャプチャ
( 立上り , カウンタクリア )
インプットキャプチャ
( 立下り , カウンタクリア )
インプットキャプチャ
( 両エッジ , カウンタクリア )
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第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
MB95390H シリーズ
14.5.2
8/16 ビット複合タイマ 10/11 制御ステータスレジス
タ 0 (T10CR0/T11CR0)
8/16 ビット複合タイマ 10/11 制御ステータスレジスタ 0 (T10CR0/T11CR0) は , タイ
マの動作モードの選択 , カウントクロックの選択および IF フラグ割込みの許可または
禁止を行います。T10CR0 レジスタはタイマ 10 に , T11CR0 レジスタはタイマ 11 に
対応します。
■ 8/16 ビット複合タイマ 10/11 制御ステータスレジスタ 0 (T10CR0/T11CR0)
図 14.5-4 8/16 ビット複合タイマ 10/11 制御ステータスレジスタ 0 (T10CR0/T11CR0)
アドレス
T11CR0 0F97H
T10CR0 0F98H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
IFE
C2
C1
C0
F3
F2
F1
F0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
タイマ動作モード選択ビット
F3
F2
F1
F0
0
0
0
0
インターバルタイマ(ワンショットモード)
0
0
0
1
インターバルタイマ(連続モード)
0
0
1
0
インターバルタイマ(フリーランモード)
0
0
1
1
PWMタイマ(周期固定モード)
0
1
0
0
PWMタイマ(周期可変モード)
0
1
0
1
PWCタイマ("H"パルス=立上り～立下り)
0
1
1
0
PWCタイマ("L"パルス=立下り～立上り)
0
1
1
1
PWCタイマ(周期=立上り～立上り)
1
0
0
0
PWCタイマ(周期=立下り～立下り)
1
0
0
1
PWCタイマ("H"パルス=立上り～立下り, 周期=立上り～立上り)
1
0
1
0
インプットキャプチャ(立上り, フリーランカウンタ)
1
0
1
1
インプットキャプチャ(立下り, フリーランカウンタ)
1
1
0
0
インプットキャプチャ(両エッジ, フリーランカウンタ)
1
1
0
1
インプットキャプチャ(立上り, カウンタクリア)
1
1
1
0
インプットキャプチャ(立下り, カウンタクリア)
1
1
1
1
インプットキャプチャ(両エッジ, カウンタクリア)
C2
C1
C0
0
0
0
1 × MCLK (マシンクロック)
0
0
1
1/2 × MCLK (マシンクロック)
0
1
0
1/4 × MCLK (マシンクロック)
0
1
1
1/8 × MCLK (マシンクロック)
1
0
0
1/16 × MCLK (マシンクロック)
1
0
1
1/32 × MCLK (マシンクロック)
1
1
0
1/128 × FCH または 1/64 × FCRH*
1
1
1
外部クロック
カウントクロック選択ビット
IFE
R/W
初期値
00000000B
IFフラグ割込み許可
0
IFフラグ割込み禁止
1
IFフラグ割込み許可
: リード/ライト可能(読出し値は書込み値と同じとなります。)
: 初期値
* : カウントクロックとして使用される値は，SYCC2レジスタの設定により決まります。
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217
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
MB95390H シリーズ
表 14.5-2 8/16 ビット複合タイマ 10/11 制御ステータスレジスタ 0 (T10CR0/T11CR0) の各ビットの
機能 (1 / 2)
ビット名
bit7
機能
このビットは IF フラグ割込みを許可または禁止します。
"0" を書き込んだ場合： IF フラグ割込みは禁止されます。
IFE:
"1" を書き込んだ場合： IE ビット (T10CR1/T11CR1:IE) と , IF フラグ (T10CR1/
IF フラグ割込み許可
T11CR1:IF) の両方を "1" に設定したとき , IF フラグ割込
み要求が出力されます。
これらのビットは , カウントクロックを選択します。
• カウントクロックはプリスケーラにより生成されます。「6.12 プリスケーラの動
作」を参照してください。
• タイマ動作中 (T10CR1/T11CR1:STA=1) のとき , これらのビットへの書込み動作
は無効になります。
• 16 ビット動作時には T11CR0 ( タイマ 11) のクロック選択は無効になります。
• PWC 機能またはインプットキャプチャ機能のとき , これらのビットは "111 B" に設
定できません。使用中の PWC 機能またはインプットキャプチャ機能で "111B"
を書き込むと , これらのビットは "000B" にリセットされます。
また , これらのビットが "111B" の状態でインプットキャプチャ動作モードに遷
移した場合も "000B" にリセットされます。
• これらのビットを "110B" に設定した場合 , タイムベースタイマからのカウント
bit6
～
bit4
218
C2, C1, C0:
カウントクロック選
択ビット
クロックがカウントクロックとして使用されます。タイムベースタイマからの
カウントクロックは，SYCC2 レジスタの設定により , メインクロックまたはメ
イン CR クロックから生成されます。タイムベースタイマからのカウントク
ロックをカウントクロックとして使用する場合は , タイムベースタイマ制御レ
ジスタのタイムベースタイマ初期化ビット (TBTC:TCLR) に "1" を書き込んでタ
イムベースタイマをリセットすることにより , カウント時間が影響されます。
C2
C1
C0
カウントクロック
0
0
0
0
1
1
0
0
1
1
0
0
0
1
0
1
0
1
1
1
1
1
0
1
1 × MCLK ( マシンクロック )
1/2 × MCLK ( マシンクロック )
1/4 × MCLK ( マシンクロック )
1/8 × MCLK ( マシンクロック )
1/16 × MCLK ( マシンクロック )
1/32 × MCLK ( マシンクロック )
1/128 × FCH または 1/64 × FCRH
外部クロック
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CM26-10129-1
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
MB95390H シリーズ
表 14.5-2 8/16 ビット複合タイマ 10/11 制御ステータスレジスタ 0 (T10CR0/T11CR0) の各ビットの
機能 (2 / 2)
ビット名
機能
タイマ動作モードを設定するビットです。
• PWM タイマ機能 ( 周期可変モード ; F3, F2, F1, F0=0100B) は , T10CR0( タイマ
10) または T11CR0( タイマ 11) のいずれか一方のレジスタから設定します。こ
の場合 , 一方のタイマ動作を作動した場合に (T10CR1/T11CR1:STA= 1), 自動的
に他方のタイマの F3, F2, F1 および F0 ビットを 0100B となります。
• 16 ビット動作モードを選択 (TMCR1:MOD=1) した状態で , 複合タイマが PWM
タイマ機能 ( 周期可変モード ) で動作を開始 (T10CR1/T11CR1:STA=1) すると ,
MOD ビットは自動的に "0" になります。
• タイマ動作中 (T10CR1/T11CR1:STA=1) のとき , これらのビットへの書込み動作
は無効になります。
bit3 F3, F2, F1, F0:
～タイマ動作モード
bit0 選択ビット
CM26-10129-1
F3
F2
F1
F0
タイマ動作モード選択ビット
0
0
0
0
0
0
0
0
1
0
0
0
0
1
1
1
1
0
0
0
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
0
1
0
0
1
1
0
1
0
1
0
1
1
1
1
0
0
1
1
0
1
1
1
1
0
1
1
1
1
インターバルタイマ ( ワンショットモード )
インターバルタイマ ( 連続モード )
インターバルタイマ ( フリーランモード )
PWM タイマ ( 周期固定モード )
PWM タイマ ( 周期可変モード )
PWC タイマ (H パルス＝立上り～立下り )
PWC タイマ (L パルス＝立下り～立上り )
PWC タイマ ( 周期＝立上り～立上り )
PWC タイマ ( 周期＝立下り～立下り )
PWC タイマ
(H パルス＝立上がり～立下り ; 周期＝立上
り～立上り )
インプットキャプチャ
( 立上り , フリーランカウンタ )
インプットキャプチャ
( 立下り , フリーランカウンタ )
インプットキャプチャ
( 両エッジ , フリーランカウンタ )
インプットキャプチャ
( 立上り , カウンタクリア )
インプットキャプチャ
( 立下り , カウンタクリア )
インプットキャプチャ
( 両エッジ , カウンタクリア )
FUJITSU SEMICONDUCTOR LIMITED
219
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
14.5.3
MB95390H シリーズ
8/16 ビット複合タイマ 00/01 制御ステータス
レジスタ 1 (T00CR1/T01CR1)
8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 1 (T00CR1/T01CR1) は , 割込
みフラグの制御 , タイマ出力の制御およびタイマ動作を制御します。T00CR1 はタイ
マ 00 に , T01CR1 はタイマ 01 に対応します。
■ 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 1 (T00CR1/T01CR1)
図 14.5-5 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 1 (T00CR1/T01CR1)
アドレス
T01CR1 0036H
T00CR1 0037H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
STA
HO
IE
IR
BF
IF
SO
OE
00000000 B
R/W
R/W
R/W R(RM1),W R/WX R(RM1),W R/W
R/W
タイマ出力許可ビット
OE
0
タイマ出力禁止
1
タイマ出力許可
タイマ出力初期値ビット
SO
0
タイマ初期値"0"
1
タイマ初期値"1"
タイマリロード・オーバフローフラグ
IF
読出し時
書込み時
0
リロード・オーバフローなし
フラグクリア
1
リロード・オーバフローあり
動作に影響なし
データレジスタフルフラグ
BF
0
データレジスタに測定データなし
1
データレジスタに測定データあり
パルス幅測定完了/エッジ検出フラグ
IR
読出し時
書込み時
0
測定完了・エッジ検出なし
フラグクリア
1
測定完了・エッジ検出あり
動作に影響なし
割込み許可ビット
IE
0
割込み要求禁止
1
割込み要求許可
タイマ一時停止ビット
HO
0
タイマ動作再開
1
タイマ一時停止
タイマ動作許可ビット
STA
0
タイマ停止
1
タイマ動作許可
: リード/ライト可能(読出し値は書込み値と同じとなります。)
R/W
R(RM1),W : リード/ライト可能(読出し値は書込み値と異なります。
リードモディファイライト(RMW)系命令では，"1"が読み出されます。)
R/WX
220
: リードオンリ(読出し可能。このビットに値を書き込んでも動作に影響はありません。)
: 初期値
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CM26-10129-1
MB95390H シリーズ
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
表 14.5-3 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 1(T00CR1/T01CR1) の各ビットの
機能 (1 / 3)
ビット名
機能
タイマ動作を許可または禁止するビットです。
"0" を書き込んだ場合：タイマ動作は停止し , カウント値は 00H になります。
• PWM タイマ機能 ( 周期可変モード ) (T00CR0/T01CR0:F3, F2, F1, F0 = 0100B) の
bit7
STA:
タイマ動作許可
ビット
ときは , T00CR1 ( タイマ 00) または T01CR1 ( タイマ 01) のどちらかのレジスタ
からの STA ビットを使いタイマ動作を許可または禁止できます。この場合 , 一
方のレジスタの STA ビットに "0" を書き込んだ場合 , 他方のレジスタの STA
ビットは自動的に同じ値に設定されます。
• 16 ビット動作 (TMCR0:MOD=1) のときには , T00CR1( タイマ 00) レジスタの
STA ビットによりタイマ動作の許可または停止を行ってください。この場合 ,
一方のタイマの STA ビットにを "0" を書き込んだ場合 , 他方のタイマの STA
ビットは自動的に同じ値に設定されます。
"1" を書き込んだ場合：カウント値 "00H" からタイマ動作を開始します。
• カウントクロック選択ビット (T00CR0/T01CR0:C2, C1, C0), タイマ動作モード選
択ビット (T00CR0/T01CR0:F3, F2, F1, F0), タイマ出力初期値ビット (T00CR1/
T01CR1:SO), 8 ビット /16 ビット動作モード選択ビット (TMCR0:MOD) および
フィルタ機能選択ビット (TMCR0:FE11, FE10, FE01, FE00) の設定は , このビッ
トを "1" に設定する前に行ってください。
タイマ動作を一時停止または再開するビットです。
• タイマ動作中にこのビットに "1" を書き込むと , タイマ動作は一時停止します。
• タイマ動作が許可されている状態 (T00CR1/T01CR1:STA=1) でこのビットに "0"
を書き込むと , タイマ動作は再開します。
• PWM タイマ機能 ( 周期可変モード ) (T00CR0/T01CR0:F3, F2, F1, F0 = 0100B) が
bit6
HO:
タイマ一時停止
ビット
bit5
IE:
割込み要求許可
ビット
bit4
IR:
パルス幅測定完了 /
エッジ検出フラグ
CM26-10129-1
使用されている時 , T00CR1 ( タイマ 00) または T01CR1 ( タイマ 01) のいずれか
のレジスタの HO ビットによりタイマ一時停止許可または動作再開が可能です。
この場合 , 一方のレジスタの HO ビットに "0" または "1" を書き込んだ場合 , 他
方のレジスタの HO ビットは自動的に同じ値に設定されます。
• 16 ビット動作 (TMCR0:MOD=1) のときは , T00CR1( タイマ 00) の HO ビットに
よりタイマ一時停止・動作再開を行ってください。この場合 , 一方のレジスタ
の HO ビットに "0" または "1" を書き込んだ場合 , 他方のレジスタの HO ビット
は自動的に同じ値に設定されます。
割込み要求出力を許可または禁止を行うビットです。
"0" を書き込んだ場合：割込み要求を禁止します。
"1" を書き込んだ場合：パルス幅測定完了 / エッジ検出フラグ (T00CR1/
T01CR1:IR) またはタイマリロード / オーバフローフラグ
(T00CR1/T01CR1:IF) が "1" のときに , 割込み要求を出力
します。ただし , タイマリロード / オーバフローフラグ
(T00CR1/T01CR1:IF) からの割込み要求は , IF フラグ割込
み許可ビット (T00CR0/T01CR0:IFE) も "1" に設定しない
と出力されません。
パルス幅測定の完了またはエッジが検出されたことを示すビットです。
• PWC タイマ機能が使用されているときに , パルス幅測定の完了直後にこのビッ
トは "1" に設定されます。
• インプットキャプチャ機能が使用されているとき , エッジが検出された直後に
このビットは "1" に設定されます。
• 選択された複合タイマの機能が , PWC タイマ機能やインプットキャプチャ機能
以外のとき , このビットは "0" に設定されます。
• リードモディファイライト (RMW) 系命令によりこのビットを読み出すと , 常に
"1" が読み出されます。
• 16 ビット動作のとき , T01CR1( タイマ 01) レジスタの IR ビットは "0" に設定さ
れます。
• このビットに "0" を書き込むと , このビットは "0" になります。
• "1" を書き込んでも , 無視されます。
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221
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
MB95390H シリーズ
表 14.5-3 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 1(T00CR1/T01CR1) の各ビットの
機能 (2 / 3)
ビット名
bit3
BF:
データレジスタフル
フラグ
bit2
IF:
タイマリロード・
オーバフローフラグ
bit1
SO:
タイマ出力初期値
ビット
222
機能
• PWC タイマ機能が使用されているときには , パルス幅測定の完了直後にカウン
ト値が 8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) に格納され
ると , このビットは "1" に設定されます。
• 8 ビット動作のとき , 8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/
T01DR) を読み出すとこのビットは "0" になります。
• このビットが "1" に設定されると , 8/16 ビット複合タイマ 00/01 データレジスタ
(T00DR/T01DR) は , データを保持します。このビットが "1" のとき , 次のエッジ
が検出されてもカウント値は 8/16 ビット複合タイマ 00/01 データレジスタ
(T00DR/T01DR) に転送されず , 次の測定結果が喪失されます。ただし , 例外と
して T00CR0/T01CR0 レジスタにおける F3 ～ F0 ビットが "1001B" に設定され
ているときは , BF ビットが "1" の状態でも "H" パルスの測定結果が 8/16 ビット
複合タイマ 00/01 データレジスタ (T00DR/T01DR) に転送されます。ただし , 周
期の測定結果は 8/16 ビット複合タイマ 00/01 データレジスタに転送されません。
したがって , 周期測定を行うためには周期が終了する前に "H" パルス測定の結
果を読み出す必要があります。また , "H" パルス測定の結果または周期測定の結
果は次の "H" パルスが終了する前に読み出さないと喪失されます。
• 16 ビット動作のとき , T00CR1( タイマ 00) レジスタの BF ビットは , T01DR( タ
イマ 01) レジスタを読み出すと "0" になります。
• 16 ビット動作のとき , T01CR1( タイマ 01) レジスタの BF ビットは "0" になりま
す。
• PWC タイマ機能以外のタイマ機能が選択されているとき , このビットは "0" に
なります。
• このビットに値を書き込んでも動作に影響はありません。
カウント値の一致およびカウンタのオーバフローを検出するのに使用するビット
です。
• インターバルタイマ機能 ( ワンショットまたは連続モード ) または PWM タイマ
機能 ( 周期可変モード ) のとき , 8/16 ビット複合タイマ 00/01 データレジスタ
(T00DR/T01DR) の値とカウント値が一致すると , このビットは "1" になります。
• インプットキャプチャ機能または PWC 機能が使用されているときには , カウン
タがオーバフローするとこのビットは "1" になります。
• リードモディファイライト (RMW) 系命令によりこのビットを読み出すと , 常に
"1" が読み出されます。
• このビットに "0" を書き込むと , このビットは "0" になります。
• このビットに "1" を書き込んでも , 動作に影響を与えません。
• PWM 機能 ( 周期可変モード ) が選択されると , このビットは "0" になります。
• 16 ビット動作のとき , T01CR1( タイマ 01) レジスタの IF ビットは "0" になりま
す。
このビットに値を書き込むことによりタイマ出力 (TMCR0:TO1/TO0) 初期値が設
定されます。このビットの値は , タイマ動作許可ビット (T00CR1/T01CR1:STA) が
"0" から "1" に変化したときタイマ出力に反映されます。
• 16 ビット動作モード (TMCR0:MOD=1) で , T00CR1( タイマ 00) レジスタの SO
ビットによりタイマ出力初期値を設定してください。この場合 , 他方のレジス
タの SO ビットの値は動作に影響を与えません。
• タイマ動作中 (T00CR1:STA=1 または T01CR1:STA=1), このビットへの書込みは
無効になります。ただし , 16 ビット動作モードではタイマ動作中でも T01CR1( タ
イマ 01) レジスタの SO ビットへ値を書き込むことができますが , 書き込まれた
値はタイマ出力に直接的な影響を与えることはありません。
• PWM タイマ機能 ( 周期固定モードまたは周期可変モード ), またはインプット
キャプチャ機能が使用されているときに , このビットの値は動作に影響を与え
ません。
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MB95390H シリーズ
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
表 14.5-3 8/16 ビット複合タイマ 00/01 制御ステータスレジスタ 1(T00CR1/T01CR1) の各ビットの
機能 (3 / 3)
ビット名
bit0
OE:
タイマ出力許可
ビット
CM26-10129-1
機能
タイマ出力を許可または禁止するビットです。
"0" を書き込んだ場合：タイマ出力は外部端子には送られません。この場合 , 外
部端子は汎用ポートとして機能します。
"1" を書き込んだ場合：タイマ出力 (TMCR0:TO1/TO0) が外部端子に送られます。
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223
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
14.5.4
MB95390H シリーズ
8/16 ビット複合タイマ 10/11 制御ステータス
レジスタ 1 (T10CR1/T11CR1)
8/16 ビット複合タイマ 10/11 制御ステータスレジスタ 1 (T10CR1/T11CR1) は , 割込
みフラグの制御 , タイマ出力の制御およびタイマ動作を制御します。T10CR1 はタイ
マ 10 に , T11CR1 はタイマ 11 に対応します。
■ 8/16 ビット複合タイマ 10/11 制御ステータスレジスタ 1 (T10CR1/T11CR1)
図 14.5-6 8/16 ビット複合タイマ 10/11 制御ステータスレジスタ 1 (T10CR1/T11CR1)
アドレス
T11CR1 0038H
T10CR1 0039H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
STA
HO
IE
IR
BF
IF
SO
OE
00000000 B
R/W
R/W
R/W R(RM1),W R/WX R(RM1),W R/W
R/W
タイマ出力許可ビット
OE
0
タイマ出力禁止
1
タイマ出力許可
タイマ出力初期値ビット
SO
0
タイマ初期値"0"
1
タイマ初期値"1"
タイマリロード・オーバフローフラグ
IF
読出し時
書込み時
0
リロード・オーバフローなし
フラグクリア
1
リロード・オーバフローあり
動作に影響なし
データレジスタフルフラグ
BF
0
データレジスタに測定データなし
1
データレジスタに測定データあり
パルス幅測定完了/エッジ検出フラグ
IR
読出し時
書込み時
0
測定完了・エッジ検出なし
フラグクリア
1
測定完了・エッジ検出あり
動作に影響なし
割込み許可ビット
IE
0
割込み要求禁止
1
割込み要求許可
タイマ一時停止ビット
HO
0
タイマ動作再開
1
タイマ一時停止
タイマ動作許可ビット
STA
0
タイマ停止
1
タイマ動作許可
: リード/ライト可能(読出し値は書込み値と同じとなります。)
R/W
R(RM1),W : リード/ライト可能(読出し値は書込み値と異なります。
リードモディファイライト(RMW)系命令では，"1"が読み出されます。)
R/WX
224
: リードオンリ(読出し可能。このビットに値を書き込んでも動作に影響はありません。)
: 初期値
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MB95390H シリーズ
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
表 14.5-4 8/16 ビット複合タイマ 10/11 制御ステータスレジスタ 1(T10CR1/T11CR1) の各ビットの
機能 (1 / 3)
ビット名
機能
タイマ動作を許可または禁止するビットです。
"0" を書き込んだ場合：タイマ動作は停止し , カウント値は 00H になります。
• PWM タイマ機能 ( 周期可変モード ) (T10CR0/T11CR0:F3, F2, F1, F0 = 0100B) の
bit7
STA:
タイマ動作許可
ビット
ときは , T10CR1 ( タイマ 10) または T11CR1 ( タイマ 11) のどちらかのレジスタ
からの STA ビットを使いタイマ動作を許可または禁止できます。この場合 , 一
方のレジスタの STA ビットに "0" を書き込んだ場合 , 他方のレジスタの STA
ビットは自動的に同じ値に設定されます。
• 16 ビット動作 (TMCR1:MOD=1) のときには , T10CR1( タイマ 10) レジスタの
STA ビットによりタイマ動作の許可または停止を行ってください。この場合 ,
一方のタイマの STA ビットに "0" を書き込んだ場合 , 他方のタイマの STA ビッ
トは自動的に同じ値に設定されます。
"1" を書き込んだ場合：カウント値 "00H" からタイマ動作を開始します。
• カウントクロック選択ビット (T10CR0/T11CR0:C2, C1, C0), タイマ動作モード選
択ビット (T10CR0/T11CR0:F3, F2, F1, F0), タイマ出力初期値ビット (T10CR1/
T11CR1:SO), 8 ビット /16 ビット動作モード選択ビット (TMCR1:MOD) および
フィルタ機能選択ビット (TMCR1:FE11, FE10, FE01, FE00) の設定は , このビッ
トを "1" に設定する前に行ってください。
タイマ動作を一時停止または再開するビットです。
• タイマ動作中にこのビットに "1" を書き込むと , タイマ動作は一時停止します。
• タイマ動作が許可されている状態 (T10CR1/T11CR1:STA=1) でこのビットに "0"
を書き込むと , タイマ動作は再開します。
• PWM タイマ機能 ( 周期可変モード ) (T10CR0/T11CR0:F3, F2, F1, F0 = 0100B) が
bit6
HO:
タイマ一時停止
ビット
bit5
IE:
割込み要求許可
ビット
bit4
IR:
パルス幅測定完了 /
エッジ検出フラグ
CM26-10129-1
使用されている時 , T10CR1 ( タイマ 10) または T11CR1 ( タイマ 11) のいずれか
のレジスタの HO ビットによりタイマ一時停止許可または動作再開が可能です。
この場合 , 一方のレジスタの HO ビットに "0" または "1" を書き込んだ場合 , 他
方のレジスタの HO ビットは自動的に同じ値に設定されます。
• 16 ビット動作 (TMCR1:MOD=1) のときは , T10CR1( タイマ 10) の HO ビットに
よりタイマ一時停止・動作再開を行ってください。この場合 , 一方のレジスタ
の HO ビットに "0" または "1" を書き込んだ場合 , 他方のレジスタの HO ビット
は自動的に同じ値に設定されます。
割込み要求出力を許可または禁止を行うビットです。
"0" を書き込んだ場合：割込み要求を禁止します。
"1" を書き込んだ場合：パルス幅測定完了 / エッジ検出フラグ (T10CR1/
T11CR1:IR) またはタイマリロード / オーバフローフラグ
(T10CR1/T11CR1:IF) が "1" のときに , 割込み要求を出力
します。ただし , タイマリロード / オーバフローフラグ
(T10CR1/T11CR1:IF) からの割込み要求は , IF フラグ割込
み許可ビット (T10CR0/T11CR0:IFE) も "1" に設定しない
と出力されません。
パルス幅測定の完了またはエッジが検出されたことを示すビットです。
• PWC タイマ機能が使用されているときに , パルス幅測定の完了直後にこのビッ
トは "1" に設定されます。
• インプットキャプチャ機能が使用されているとき , エッジが検出された直後に
このビットは "1" に設定されます。
• 選択された複合タイマの機能が , PWC タイマ機能やインプットキャプチャ機能
以外のとき , このビットは "0" に設定されます。
• リードモディファイライト (RMW) 系命令によりこのビットを読み出すと , 常に
"1" が読み出されます。
• 16 ビット動作のとき , T11CR1( タイマ 11) レジスタの IR ビットは "0" に設定さ
れます。
• このビットに "0" を書き込むと , このビットは "0" になります。
• "1" を書き込んでも , 無視されます。
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225
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
MB95390H シリーズ
表 14.5-4 8/16 ビット複合タイマ 10/11 制御ステータスレジスタ 1(T10CR1/T11CR1) の各ビットの
機能 (2 / 3)
ビット名
bit3
BF:
データレジスタフル
フラグ
bit2
IF:
タイマリロード・
オーバフローフラグ
bit1
SO:
タイマ出力初期値
ビット
226
機能
• PWC タイマ機能が使用されているときには , パルス幅測定の完了直後にカウン
ト値が 8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/T11DR) に格納され
ると , このビットは "1" に設定されます。
• 8 ビット動作のとき , 8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/
T11DR) を読み出すとこのビットは "0" になります。
• このビットが "1" に設定されると , 8/16 ビット複合タイマ 10/11 データレジスタ
(T10DR/T11DR) は , データを保持します。このビットが "1" のとき , 次のエッジ
が検出されてもカウント値は 8/16 ビット複合タイマ 10/11 データレジスタ
(T10DR/T11DR) に転送されず , 次の測定結果が喪失されます。ただし , 例外と
して T10CR0/T11CR0 レジスタにおける F3 ～ F0 ビットが "1001B" に設定され
ているときは , BF ビットが "1" の状態でも "H" パルスの測定結果が 8/16 ビット
複合タイマ 10/11 データレジスタ (T10DR/T11DR) に転送されます。ただし , 周
期の測定結果は 8/16 ビット複合タイマ 10/11 データレジスタに転送されません。
したがって , 周期測定を行うためには周期が終了する前に "H" パルス測定の結
果を読み出す必要があります。また , "H" パルス測定の結果または周期測定の結
果は次の "H" パルスが終了する前に読み出さないと喪失されます。
• 16 ビット動作のとき , T10CR1( タイマ 10) レジスタの BF ビットは , T11DR( タ
イマ 11) レジスタを読み出すと "0" になります。
• 16 ビット動作のとき , T11CR1( タイマ 11) レジスタの BF ビットは "0" になりま
す。
• PWC タイマ機能以外のタイマ機能が選択されているとき , このビットは "0" に
なります。
• このビットに値を書き込んでも動作に影響はありません。
カウント値の一致およびカウンタのオーバフローを検出するのに使用するビット
です。
• インターバルタイマ機能 ( ワンショットまたは連続モード ) または PWM タイマ
機能 ( 周期可変モード ) のとき , 8/16 ビット複合タイマ 10/11 データレジスタ
(T10DR/T11DR) の値とカウント値が一致すると , このビットは "1" になります。
• インプットキャプチャ機能または PWC 機能が使用されているときには , カウン
タがオーバフローするとこのビットは "1" になります。
• リードモディファイライト (RMW) 系命令によりこのビットを読み出すと , 常に
"1" が読み出されます。
• このビットに "0" を書き込むと , このビットは "0" になります。
• このビットに "1" を書き込んでも , 動作に影響を与えません。
• PWM 機能 ( 周期可変モード ) が選択されると , このビットは "0" になります。
• 16 ビット動作のとき , T11CR1( タイマ 11) レジスタの IF ビットは "0" になりま
す。
このビットに値を書き込むことによりタイマ出力 (TMCR1:TO1/TO0) 初期値が設
定されます。このビットの値は , タイマ動作許可ビット (T10CR1/T11CR1:STA) が
"0" から "1" に変化したときタイマ出力に反映されます。
• 16 ビット動作モード (TMCR1:MOD=1) で , T10CR1( タイマ 10) レジスタの SO
ビットによりタイマ出力初期値を設定してください。この場合 , 他方のレジス
タの SO ビットの値は動作に影響を与えません。
• タイマ動作中 (T10CR1:STA=1 または T11CR1:STA=1), このビットへの書込みは
無効になります。ただし , 16 ビット動作モードではタイマ動作中でも T11CR1( タ
イマ 11) レジスタの SO ビットへ値を書き込むことができますが , 書き込まれた
値はタイマ出力に直接的な影響を与えることはありません。
• PWM タイマ機能 ( 周期固定モードまたは周期可変モード ), またはインプット
キャプチャ機能が使用されているときに , このビットの値は動作に影響を与え
ません。
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CM26-10129-1
MB95390H シリーズ
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
表 14.5-4 8/16 ビット複合タイマ 10/11 制御ステータスレジスタ 1(T10CR1/T11CR1) の各ビットの
機能 (3 / 3)
ビット名
bit0
OE:
タイマ出力許可
ビット
CM26-10129-1
機能
タイマ出力を許可または禁止するビットです。
"0" を書き込んだ場合：タイマ出力は外部端子には送られません。この場合 , 外
部端子は汎用ポートとして機能します。
"1" を書き込んだ場合：タイマ出力 (TMCR1:TO1/TO0) が外部端子に送られます。
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227
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
MB95390H シリーズ
8/16 ビット複合タイマ 00/01 タイマモード制御
レジスタ (TMCR0)
14.5.5
8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ (TMCR0) は , フィルタ機能
の選択 , 8 ビットまたは 16 ビット動作モードの選択 , タイマ 00 への信号入力の選択 ,
およびタイマ出力値の表示を行います。このレジスタはタイマ 00 とタイマ 01 の両方
に対応します。
■ 8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ (TMCR0)
図 14.5-7 8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ (TMCR0)
アドレス
0F96H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
00000000 B
R/WX
R/WX
R/W
R/W
R/W
R/W
R/W
R/W
タイマ00フィルタ機能選択ビット
FE01
FE00
0
0
フィルタなし
0
1
"H"パルスノイズ除去
1
0
"L"パルスノイズ除去
1
1
"H/L"パルスノイズ除去
FE11
FE10
0
0
フィルタなし
0
1
"H"パルスノイズ除去
1
0
"L"パルスノイズ除去
1
1
"H/L"パルスノイズ除去
MOD
タイマ01フィルタ機能選択ビット
8ビット/16ビット動作モード選択ビット
0
8ビット動作モード
1
16ビット動作モード
タイマ00内部信号選択ビット
TIS
0
外部信号(EC0)をタイマ00入力として選択＊
1
内部信号(TII0)をタイマ00入力として選択
タイマ00出力ビット
TO0
0
タイマ00出力値
1
タイマ01出力ビット
TO1
0
タイマ01出力値
1
R/W
R/WX
: リード/ライト可能(読出し値は書込み値と同じとなります。)
: リードオンリ(読出し可能。このビットに値を書き込んでも動作に影響はありません。)
: 初期値
*: SYSC レジスタを設定することによって , EC0 入力を P12 または P04 に割当てること
ができます。詳細は , 「第 31 章システム構成コントローラ」を参照してください。
228
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CM26-10129-1
MB95390H シリーズ
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
表 14.5-5 8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ (TMCR0) の各ビットの機能
(1 / 2)
ビット名
bit7
TO1:
タイマ 01 出力
ビット
bit6
TO0:
タイマ 00 出力
ビット
bit5
TIS:
タイマ 00 内部信号
選択ビット
bit4
MOD:
8 ビット /16 ビット
動作モード選択ビッ
ト
CM26-10129-1
機能
タイマ 01 の出力値を示すビットです。タイマ動作を開始 (T00CR1/T01CR1:STA =
1) すると , 選択したタイマ機能に応じてこのビット値は変化します。
• このビットに値を書き込んでも動作に影響はありません。
• 16 ビット動作が選択された場合 , PWM タイマ機能 ( 周期可変モード ) またはイ
ンプットキャプチャ機能のとき , このビットの値は不定となります。
• インターバルタイマ機能または PWC タイマ機能のとき , タイマ動作を停止
(T00CR1/T01CR1:STA=0) すると , このビットは最後の値を保持します。
• PWM タイマ機能 ( 周期可変モード ) が選択された状態で , タイマ動作を停止
(T00CR1/T01CR1:STA=0) すると , このビットは最後の値を保持します。
• タイマ動作モード選択ビット (T00CR0/T01CR0:F3, F2, F1, F0) をタイマ動作停止
中に変更したとき , このビットは , 過去に同じタイマ動作を行ったことがある場
合にはそのタイマ動作の最後の値を示し , そうでない場合には初期値 "0" とな
ります。
タイマ 00 の出力値を示すビットです。タイマ動作を開始 (T00CR1/T01CR1:STA =
1) すると , 選択したタイマ機能に応じてこのビット値は変化します。
• このビットに値を書き込んでも動作に影響はありません。
• インプットキャプチャ機能のとき , このビットの値は不定になります。
• インターバルタイマ機能 , PWM タイマ機能 ( 周期可変モード ) または PWC タ
イマ機能のとき , タイマ動作を停止 (T00CR1/T01CR1:STA=0) すると , このビッ
トは最後の値を保持します。
• PWM タイマ機能 ( 周期可変モード ) のとき , タイマ動作を停止 (T00CR1/
T01CR1:STA=0) すると , このビットは最後の値を保持します。
• タイマ動作モード選択ビット (T00CR0/T01CR0:F3, F2, F1, F0) をタイマ動作停止
中に変更したとき , このビットは , 過去に同じタイマ動作を行ったことがある場
合にはそのタイマ動作の最後の値を示し , そうでない場合には初期値 "0" とな
ります。
このビットは , PWC タイマ機能またはインプットキャプチャ機能が選択されてい
るときに , タイマ 00 の信号入力を選択します。
"0" を書き込んだ場合：外部信号 (EC0) がタイマ 00 の信号入力として選択されま
す。
"1" を書き込んだ場合：内部信号 (TII0) がタイマ 00 の信号入力として選択されま
す。
SYSC レジスタを設定することによって , EC0 入力を P12 または P04 に割当てる
ことができます。詳細は , 「第 31 章システム構成コントローラ」の「31.2 システ
ム構成レジスタ (SYSC)」を参照してください
8 ビットまたは 16 ビット動作モードを選択するビットです。
"0" を書き込んだ場合：タイマ 00 とタイマ 01 は 8 ビットタイマとして動作しま
す。
"1" を書き込んだ場合：タイマ 00 とタイマ 01 は 16 ビットタイマとして動作し
ます。
• このビットが "1" の状態で , PWM タイマ機能 ( 周期可変モード ) のタイマ動作
を開始 (T00CR1/T01CR1:STA = 1) すると , このビットは自動的に "0" になりま
す。
• タイマ動作中 (T00CR1:STA=1 または T01CR1:STA=1) のとき , このビットへの
書込みアクセスは無効になります。
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229
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
MB95390H シリーズ
表 14.5-5 8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ (TMCR0) の各ビットの機能
(2 / 2)
ビット名
bit3,
bit2
FE11, FE10:
タイマ 01 フィルタ
機能選択ビット
機能
このビットは , PWC タイマ機能またはインプットキャプチャ機能が選択されてい
るとき , タイマ 01 への外部信号 (EC0) に対するフィルタ機能を選択します。
FE11
0
0
1
1
FE10
0
1
0
1
タイマ 01 フィルタ機能
フィルタなし
"H" パルスノイズ除去
"L" パルスノイズ除去
"H/L" パルスノイズ除去
• タイマ動作中 (T01CR1:STA=1), このビットへの書込みアクセスは無効になりま
す。
• インターバルタイマ機能または PWM タイマ機能が選択されているときには ,
これらのビットに設定しても動作に影響しません ( フィルタ機能は動作しませ
ん )。
このビットは , PWC タイマ機能またはインプットキャプチャ機能が選択されてい
るとき , タイマ 00 への外部信号 (EC0) に対するフィルタ機能を選択します。
bit1,
bit0
FE01, FE00:
タイマ 00 フィルタ
機能選択ビット
FE01
0
0
1
1
FE00
0
1
0
1
タイマ 00 フィルタ機能
フィルタなし
"H" パルスノイズ除去
"L" パルスノイズ除去
"H/L" パルスノイズ除去
• タイマ動作中 (T00CR1:STA=1) のとき , このビットへの書込みアクセスは無効
になります。
• インターバルタイマ機能または PWM タイマ機能が選択されているときには ,
これらのビットに設定しても動作に影響しません ( フィルタ機能は動作しませ
ん )。
230
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第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
MB95390H シリーズ
14.5.6
8/16 ビット複合タイマ 10/11 タイマモード制御
レジスタ (TMCR1)
8/16 ビット複合タイマ 10/11 タイマモード制御レジスタ (TMCR1) は , フィルタ機能
の選択 , 8 ビットまたは 16 ビット動作モードの選択 , タイマ 10 への信号入力の選択 ,
およびタイマ出力値の表示を行います。このレジスタはタイマ 10 とタイマ 11 の両方
に対応します。
■ 8/16 ビット複合タイマ 10/11 タイマモード制御レジスタ (TMCR1)
図 14.5-8 8/16 ビット複合タイマ 10/11 タイマモード制御レジスタ (TMCR1)
アドレス
0F9BH
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
00000000 B
R/WX
R/WX
R/W
R/W
R/W
R/W
R/W
R/W
タイマ10フィルタ機能選択ビット
FE01
FE00
0
0
フィルタなし
0
1
"H"パルスノイズ除去
1
0
"L"パルスノイズ除去
1
1
"H/L"パルスノイズ除去
FE11
FE10
0
0
フィルタなし
0
1
"H"パルスノイズ除去
1
0
"L"パルスノイズ除去
1
1
"H/L"パルスノイズ除去
タイマ11フィルタ機能選択ビット
8ビット/16ビット動作モード選択ビット
MOD
0
8ビット動作モード
1
16ビット動作モード
タイマ10内部信号選択ビット
TIS
0
外部信号(EC1)をタイマ10入力として選択＊
1
設定禁止
タイマ10出力ビット
TO0
0
タイマ00出力値
1
タイマ11出力ビット
TO1
0
タイマ01出力値
1
R/W
R/WX
: リード/ライト可能(読出し値は書込み値と同じとなります。)
: リードオンリ(読出し可能。このビットに値を書き込んでも動作に影響はありません。)
: 初期値
*: EC1 入力は , P64 に指定されています。
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231
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
MB95390H シリーズ
表 14.5-6 8/16 ビット複合タイマ 10/11 タイマモード制御レジスタ (TMCR1) の各ビットの機能
(1 / 2)
ビット名
bit7
TO1:
タイマ 11 出力
ビット
bit6
TO0:
タイマ 10 出力
ビット
bit5
TIS:
タイマ 10 内部信号
選択ビット
bit4
232
MOD:
8 ビット /16 ビット
動作モード選択ビッ
ト
機能
タイマ 11 の出力値を示すビットです。タイマ動作を開始 (T10CR1/T11CR1:STA =
1) すると , 選択したタイマ機能に応じてこのビット値は変化します。
• このビットに値を書き込んでも動作に影響はありません。
• 16 ビット動作が選択された場合 , PWM タイマ機能 ( 周期可変モード ) またはイ
ンプットキャプチャ機能のとき , このビットの値は不定となります。
• インターバルタイマ機能または PWC タイマ機能のとき , タイマ動作を停止
(T10CR1/T11CR1:STA=0) すると , このビットは最後の値を保持します。
• PWM タイマ機能 ( 周期可変モード ) が選択された状態で , タイマ動作を停止
(T10CR1/T11CR1:STA=0) すると , このビットは最後の値を保持します。
• タイマ動作モード選択ビット (T10CR0/T11CR0:F3, F2, F1, F0) をタイマ動作停止
中に変更したとき , このビットは , 過去に同じタイマ動作を行ったことがある場
合にはそのタイマ動作の最後の値を示し , そうでない場合には初期値 "0" とな
ります。
タイマ 10 の出力値を示すビットです。タイマ動作を開始 (T10CR1/T11CR1:STA =
1) すると , 選択したタイマ機能に応じてこのビット値は変化します。
• このビットに値を書き込んでも動作に影響はありません。
• インプットキャプチャ機能のとき , このビットの値は不定になります。
• インターバルタイマ機能 , PWM タイマ機能 ( 周期可変モード ) または PWC タ
イマ機能のとき , タイマ動作を停止 (T10CR1/T11CR1:STA=0) すると , このビッ
トは最後の値を保持します。
• PWM タイマ機能 ( 周期可変モード ) のとき , タイマ動作を停止 (T10CR1/
T11CR1:STA=0) すると , このビットは最後の値を保持します。
• タイマ動作モード選択ビット (T10CR0/T11CR0:F3, F2, F1, F0) をタイマ動作停止
中に変更したとき , このビットは , 過去に同じタイマ動作を行ったことがある場
合にはそのタイマ動作の最後の値を示し , そうでない場合には初期値 "0" とな
ります。
このビットは , PWC タイマ機能またはインプットキャプチャ機能が選択されてい
るときに , タイマ 10 の信号入力を選択します。
"0" を書き込んだ場合 : 外部信号 (EC1) がタイマ 10 の信号入力として選択されま
す。
"1" を書き込んだ場合： TIS への "1" 書込みは禁止です。
〔TIS への "1" 書込みによりタイマ 10 への信号入力が内
部信号 (TII0) として選択されますが , ch.1 の TII0 端子は
内部的に "0" に固定されているため〕
EC1 入力は , P64 に指定されています。
8 ビットまたは 16 ビット動作モードを選択するビットです。
"0" を書き込んだ場合：タイマ 10 とタイマ 11 は 8 ビットタイマとして動作しま
す。
"1" を書き込んだ場合：タイマ 10 とタイマ 11 は 16 ビットタイマとして動作し
ます。
• このビットが "1" の状態で , PWM タイマ機能 ( 周期可変モード ) のタイマ動作
を開始 (T10CR1/T11CR1:STA = 1) すると , このビットは自動的に "0" になりま
す。
• タイマ動作中 (T10CR1:STA=1 または T11CR1:STA=1) のとき , このビットへの
書込みアクセスは無効になります。
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第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
MB95390H シリーズ
表 14.5-6 8/16 ビット複合タイマ 10/11 タイマモード制御レジスタ (TMCR1) の各ビットの機能
(2 / 2)
ビット名
bit3,
bit2
FE11, FE10:
タイマ 11 フィルタ
機能選択ビット
機能
このビットは , PWC タイマ機能またはインプットキャプチャ機能が選択されてい
るとき , タイマ 11 への外部信号 (EC1) に対するフィルタ機能を選択します。
FE11
0
0
1
1
FE10
0
1
0
1
タイマ 11 フィルタ機能
フィルタなし
"H" パルスノイズ除去
"L" パルスノイズ除去
"H/L" パルスノイズ除去
• タイマ動作中 (T11CR1:STA=1), このビットへの書込みアクセスは無効になりま
す。
• インターバルタイマ機能または PWM タイマ機能が選択されているときには ,
これらのビットに設定しても動作に影響しません ( フィルタ機能は動作しませ
ん )。
このビットは , PWC タイマ機能またはインプットキャプチャ機能が選択されてい
るとき , タイマ 10 への外部信号 (EC1) に対するフィルタ機能を選択します。
bit1,
bit0
FE01, FE00:
タイマ 10 フィルタ
機能選択ビット
FE01
0
0
1
1
FE00
0
1
0
1
タイマ 10 フィルタ機能
フィルタなし
"H" パルスノイズ除去
"L" パルスノイズ除去
"H/L" パルスノイズ除去
• タイマ動作中 (T10CR1:STA=1) のとき , このビットへの書込みアクセスは無効
になります。
• インターバルタイマ機能または PWM タイマ機能が選択されているときには ,
これらのビットに設定しても動作に影響しません ( フィルタ機能は動作しませ
ん )。
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233
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
14.5.7
MB95390H シリーズ
8/16 ビット複合タイマ 00/01 データレジスタ
(T00DR/T01DR)
8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) は , インターバルタイ
マ動作または PWM タイマ動作時にカウント最大値を設定するレジスタです。また ,
PWC タイマ動作またはインプットキャプチャ動作時のカウント値の読出しを行いま
す。T00DR レジスタはタイマ 00 に , T01DR レジスタはタイマ 01 に対応します。
■ 8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR)
図 14.5-9 8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR)
アドレス
T01DR 0F94H
T00DR 0F95H
R,W
bit7
TDR7
R,W
bit6
TDR6
R,W
bit5
TDR5
R,W
bit4
TDR4
R,W
bit3
TDR3
R,W
bit2
TDR2
R,W
bit1
TDR1
R,W
bit0
TDR0
R,W
初期値
00000000B
: リード / ライト可能 ( 読出し値は書込み値と異なります。)
● インターバルタイマ機能
8/16 ビット複合タイマ 00/01 データレジスタ ch.0 (T00DR/T01DR) を使用してインター
バル時間を設定します。タイマが動作を開始 (T00CR1/T01CR1:STA=1) すると , このレ
ジスタの値は 8 ビットコンパレータのラッチに転送され , カウントが開始されます。カ
ウント値と8ビットコンパレータのラッチの中にある値とが一致すると , このレジスタ
の値は再びラッチに転送され , カウント値が "00H" に戻ってカウントを継続します。
このレジスタを読み出すと , 現在のカウント値は , このレジスタから読み出すことがで
きます。
インターバルタイマ機能を使用するとき , このレジスタに "00H" を書き込むことは禁止
されます。
16 ビット動作のときは , データの上位を T01DR, 下位を T00DR に設定してください。
また , 書込みまたは読出しは T01DR, T00DR の順番で行ってください。
● PWM タイマ機能 ( 周期固定 )
8/16 ビット複合タイマ 00/01 データレジスタ ch.0 (T00DR/T01DR) を使用して "H" パル
ス幅時間を設定します。タイマが動作を開始 (T00CR1/T01CR1:STA=1) すると , このレ
ジスタの値は 8 ビットコンパレータのラッチに転送され , タイマ出力 "H" からカウン
トが開始されます。カウント値とラッチに転送された値が一致すると , タイマ出力は
"L" になり , カウント値が "FFH" に達するまでカウント動作を継続します。オーバフ
ローが発生すると , このレジスタの値は再び 8 ビットコンパレータのラッチに転送され ,
次のカウントサイクルを実行します。
このレジスタから , 現在の値を読み出せます。16 ビット動作のときは , データの上位を
T01DR, 下位をT00DRに設定してください。また, 書込みまたは読出しはT01DR, T00DR
の順番で行ってください。
234
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第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
● PWM タイマ機能 ( 周期可変 )
8/16 ビット複合タイマ 00 データレジスタ (T00DR) で , "L" パルス幅時間を , 8/16 ビッ
ト複合タイマ 01 データレジスタ (T01DR) で , 周期を設定します。タイマが動作を開始
(T00CR1/T01CR1:STA=1)すると, それぞれレジスタの値は8ビットコンパレータのラッ
チに転送され , タイマ出力 "L" から 2 つのカウンタの動作が開始されます。ラッチに転
送された T00DR の値がタイマ 00 カウンタの値と一致すると , タイマ出力は "H" にな
り , ラッチに転送された T01DR の値がタイマ 01 カウンタの値と一致するまでカウント
動作を継続します。8 ビットコンパレータのラッチに転送された T01DR の値がタイマ
01 カウンタの値と一致すると , T00DR および T01DR レジスタの値は再びラッチに転送
され , 次の PWM 周期のカウント動作を継続します。
このレジスタから , 現在のカウント値を読み出すことができます。
16 ビット動作モードのときは , データの上位を T01DR, 下位を T00DR に設定してくだ
さい。また , 読出しは T01DR, T00DR の順番で行ってください。
● PWC タイマ機能
8/16 ビット複合タイマ 00/01 データレジスタ ch.0 (T00DR/T01DR) を使用して , PWC 測
定結果を読み出します。PWC 測定が完了するとカウンタ値がこのレジスタに転送され
て BF ビットが "1" になります。
8/16 ビット複合タイマ 00/01 データレジスタを読むと , BF ビットは "0" になります。
BF
ビットが "1" のとき , 8/16 ビット複合タイマ 00/01 データレジスタへのデータ転送は行
われません。
例外として , T00CR0/T01CR0 レジスタにおける F3 ～ F0 ビットが 1001B に設定されて
いる状態では , BF ビットが "1" に設定されていても , "H" パルスの測定結果は 8/16 ビッ
ト複合タイマ 00/01 データレジスタに転送され , 周期の測定結果は 8/16 ビット複合タ
イマ 00/01 データレジスタに転送されません。したがって , 周期測定を行うためには周
期が完了する前に "H" パルス測定の結果を読み出す必要があります。また , "H" パルス
測定結果または周期測定結果は次の "H" パルスが終了する前に読み出さないと喪失さ
れます。
8/16 ビット複合タイマ 00/01データレジスタを読み込んでいるときに , BF ビットを誤っ
てクリアしないように注意してください。
8/16 ビット複合タイマ 00/01 データレジスタに新たなデータを書き込むと , 格納された
測定データが新たなデータと入れ替わります。したがって , データをレジスタに書き込
まないでください。16 ビット動作モードのときは , データの上位を T01DR, 下位を
T00DR に設定してください。また , 読出しは T01DR, T00DR の順番で行ってください。
● インプットキャプチャ機能
8/16 ビット複合タイマ 00/01 データレジスタ ch.0 (T00DR/T01DR) は , インプットキャ
プチャ結果の読出しに使用します。指定されたエッジが検出されると , カウンタ値が 8/
16 ビット複合タイマ 00/01 データレジスタに転送されます。
8/16 ビット複合タイマ 00/01 データレジスタに新たなデータを書き込むと , 格納された
測定データが新たなデータと入れ替わります。したがって , データをレジスタに書き込
まないでください。16 ビット動作モードのときは , データの上位を T01DR, 下位を
T00DR に設定してください。また , 読出しは T01DR, T00DR の順番で行ってください。
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235
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
MB95390H シリーズ
● 読出し , 書込み動作について
T00DR と T01DR の 16 ビット動作時および PWM タイマ機能 ( 周期可変 ) 時の読出し ,
書込み動作は以下のように行われます。
• T01DR からの読出し：同レジスタの読出し動作に加えて , T00DR の値が内部の読
出しバッファへ格納する動作も同時に行われます。
• T00DR からの読出し：内部の読出しバッファからの読出し動作が行われます。
• T01DR への書込み：
内部の書込みバッファへの書込み動作が行われます。
• T00DR への書込み：
同レジスタの書込み動作に加え , 内部の書込みバッファの
値が T01DR へ格納する動作も同時に行われます。
図 14.5-10 に , T00DR と T01DR レジスタの 16 ビット動作における読み書き動作を示し
ます。
図 14.5-10 T00DR と T01DR レジスタの 16 ビット動作におけるリードおよびライト動作
書込み
データ
書込み
バッファ
T01DR
書込み
236
読出し
バッファ
T00DR
レジスタ
読出し
データ
T01DR
レジスタ
T00DR
書込み
T01DR
読出し
FUJITSU SEMICONDUCTOR LIMITED
T00DR
読出し
CM26-10129-1
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
MB95390H シリーズ
14.5.8
8/16 ビット複合タイマ 10/11 データレジスタ
(T10DR/T11DR)
8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/T11DR) は , インターバルタイ
マ動作または PWM タイマ動作時にカウント最大値を設定するレジスタです。また ,
PWC タイマ動作またはインプットキャプチャ動作時のカウント値の読出しを行いま
す。T10DR レジスタはタイマ 10 に , T11DR レジスタはタイマ 11 に対応します。
■ 8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/T11DR)
図 14.5-11 8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/T11DR)
アドレス
T11DR 0F99H
T10DR 0F9AH
bit7
TDR7
R,W
bit6
TDR6
R,W
bit5
TDR5
R,W
bit4
TDR4
R,W
bit3
TDR3
R,W
bit2
TDR2
R,W
bit1
TDR1
R,W
bit0
TDR0
R,W
初期値
00000000B
: リード / ライト可能 ( 読出し値は書込み値と異なります。)
R,W
● インターバルタイマ機能
8/16 ビット複合タイマ 10/11 データレジスタ ch.1 (T10DR/T11DR) を使用してインター
バル時間を設定します。タイマが動作を開始 (T10CR1/T11CR1:STA=1) すると , このレ
ジスタの値は 8 ビットコンパレータのラッチに転送され , カウントが開始されます。カ
ウント値と8ビットコンパレータのラッチの中にある値とが一致すると , このレジスタ
の値は再びラッチに転送され , カウント値が "00H" に戻ってカウントを継続します。
このレジスタを読み出すと , 現在のカウント値は , このレジスタから読み出すことがで
きます。
インターバルタイマ機能を使用するとき , このレジスタに "00H" を書き込むことは禁止
されます。
16 ビット動作のときは , データの上位を T11DR, 下位を T10DR に設定してください。
また , 書込みまたは読出しは T11DR, T10DR の順番で行ってください。
● PWM タイマ機能 ( 周期固定 )
8/16 ビット複合タイマ 10/11 データレジスタ ch.1 (T10DR/T11DR) を使用して "H" パル
ス幅時間を設定します。タイマが動作を開始 (T10CR1/T11CR1:STA=1) すると , このレ
ジスタの値は 8 ビットコンパレータのラッチに転送され , タイマ出力 "H" からカウン
トが開始されます。カウント値とラッチに転送された値が一致すると , タイマ出力は
"L" になり , カウント値が "FFH" に達するまでカウント動作を継続します。オーバフ
ローが発生すると , このレジスタの値は再び 8 ビットコンパレータのラッチに転送され ,
次のカウントサイクルを実行します。
このレジスタから , 現在の値を読み出せます。16 ビット動作のときは , データの上位を
T11DR, 下位をT10DRに設定してください。また, 書込みまたは読出しはT11DR, T10DR
の順番で行ってください。
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237
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
MB95390H シリーズ
● PWM タイマ機能 ( 周期可変 )
8/16 ビット複合タイマ 10 データレジスタ (T10DR) で , "L" パルス幅時間を , 8/16 ビッ
ト複合タイマ 11 データレジスタ (T11DR) で , 周期を設定します。タイマが動作を開始
(T10CR1/T11CR1:STA=1)すると, それぞれレジスタの値は8ビットコンパレータのラッ
チに転送され , タイマ出力 "L" から 2 つのカウンタの動作が開始されます。ラッチに転
送された T10DR の値がタイマ 10 カウンタの値と一致すると , タイマ出力は "H" にな
り , ラッチに転送された T11DR の値がタイマ 11 カウンタの値と一致するまでカウント
動作を継続します。8 ビットコンパレータのラッチに転送された T11DR の値がタイマ
11 カウンタの値と一致すると , T10DR および T11DR レジスタの値は再びラッチに転送
され , 次の PWM 周期のカウント動作を継続します。
このレジスタから , 現在のカウント値を読み出すことができます。
16 ビット動作のときは , データの上位を T11DR, 下位を T10DR に設定してください。
また , 読出しは T11DR, T10DR の順番で行ってください。
● PWC タイマ機能
8/16 ビット複合タイマ 10/11 データレジスタ ch.1 (T10DR/T11DR) を使用して , PWC 測
定結果を読み出します。PWC 測定が完了するとカウンタ値がこのレジスタに転送され
て BF ビットが "1" になります。
8/16 ビット複合タイマ 10/11 データレジスタを読むと , BF ビットは "0" になります。
BF
ビットが "1" のとき , 8/16 ビット複合タイマ 10/11 データレジスタへのデータ転送は行
われません。
例外として , T10CR0/T11CR0 レジスタにおける F3 ～ F0 ビットが 1001B に設定されて
いる状態では , BF ビットが "1" に設定されていても , "H" パルスの測定結果は 8/16 ビッ
ト複合タイマ 10/11 データレジスタに転送され , 周期の測定結果は 8/16 ビット複合タ
イマ 10/11 データレジスタに転送されません。したがって , 周期測定を行うためには周
期が完了する前に "H" パルス測定の結果を読み出す必要があります。また , "H" パルス
測定結果または周期測定結果は次の "H" パルスが終了する前に読み出さないと喪失さ
れます。
8/16 ビット複合タイマ 10/11データレジスタを読み込んでいるときに , BF ビットを誤っ
てクリアしないように注意してください。
8/16 ビット複合タイマ 10/11 データレジスタに新たなデータを書き込むと , 格納された
測定データが新たなデータと入れ替わります。したがって , データをレジスタに書き込
まないでください。16 ビット動作モードのときは , データの上位を T11DR, 下位を
T10DR に設定してください。また , 読出しは T10DR, T11DR の順番で行ってください。
● インプットキャプチャ機能
8/16 ビット複合タイマ 10/11 データレジスタ ch.1 (T10DR/T11DR) は , インプットキャ
プチャ結果の読出しに使用します。指定されたエッジが検出されると , カウンタ値が
8/16 ビット複合タイマ 10/11 データレジスタに転送されます。
8/16 ビット複合タイマ 10/11 データレジスタに新たなデータを書き込むと , 格納された
測定データが新たなデータと入れ替わります。したがって , データをレジスタに書き込
まないでください。16 ビット動作モードのときは , データの上位を T11DR, 下位を
T10DR に設定してください。また , 読出しは T11DR, T10DR の順番で行ってください。
238
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CM26-10129-1
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
MB95390H シリーズ
● 読出し , 書込み動作について
T10DR と T11DR の 16 ビット動作時および PWM タイマ機能 ( 周期可変 ) 時の読出し ,
書込み動作は以下のように行われます。
• T11DR からの読出し：同レジスタの読出し動作に加えて , T10DR の値が内部の読
出しバッファへ格納する動作も同時に行われます。
• T10DR からの読出し：内部の読出しバッファからの読出し動作が行われます。
• T11DR への書込み：
内部の書込みバッファへの書込み動作が行われます。
• T10DR への書込み：
同レジスタの書込み動作に加え , 内部の書込みバッファの
値が T11DR へ格納する動作も同時に行われます。
図 14.5-12 に , T10DR と T11DR レジスタの 16 ビット動作における読み書き動作を示し
ます。
図 14.5-12 T10DR と T11DR レジスタの 16 ビット動作におけるリードおよびライト動作
書込み
データ
書込み
バッファ
T11DR
書込み
CM26-10129-1
読出し
バッファ
T10DR
レジスタ
読出し
データ
T11DR
レジスタ
T10DR
書込み
T11DR
読出し
FUJITSU SEMICONDUCTOR LIMITED
T10DR
読出し
239
第 14 章 8/16 ビット複合タイマ
14.6 8/16 ビット複合タイマの割込み
14.6
MB95390H シリーズ
8/16 ビット複合タイマの割込み
8/16 ビット複合タイマは , 以下の割込みを発生します。それぞれの割込みには , 割込
み番号と割込みベクタが割り当てられます。
• タイマ 00 割込み
• タイマ 01 割込み
• タイマ 10 割込み
• タイマ 11 割込み
■ タイマ 00 の割込み
表 14.6-1 に , タイマ 00 の割込みおよびそのソースを示します。
表 14.6-1 タイマ 00 の割込み
項目
説明
割込み発生の条件インターバルタイマ動 PWC タイマ動作または
作または PWM タイマインプットキャプチャ動
動作 ( 周期可変モード ) 作のときのオーバフロー
のときの比較一致
割込みフラグ
T00CR1:IF
T00CR1:IF
割込み許可
T00CR1:IE と
T00CR0:IFE
T00CR1:IE と
T00CR0:IFE
PWC タイマ動作のと
きの測定完了または
インプットキャプ
チャ動作のときの
エッジ検出
T00CR1:IR
T00CR1:IE
■ タイマ 01 の割込み
表 14.6-2 に , タイマ 01 の割込みおよびそのソースを示します。
表 14.6-2 タイマ 01 の割込み
項目
240
説明
割込み発生の条件インターバルタイマ動
作または PWM タイマ
動作 ( 周期可変モード )
のときの比較一致。16
ビット動作モード時を
除く。
PWC タイマ動作または
インプットキャプチャ動
作のときのオーバフ
ロー。16 ビット動作モー
ド時を除く。
割込みフラグ
T01CR1:IF
T01CR1:IF
割込み許可
T01CR1:IE と
T01CR0:IFE
T01CR1:IE と
T01CR0:IFE
FUJITSU SEMICONDUCTOR LIMITED
PWC タイマ動作のと
きの測定完了または
インプットキャプ
チャ動作のときの
エッジ検出。16 ビッ
ト動作モード時を除
く。
T01CR1:IR
T01CR1:IE
CM26-10129-1
第 14 章 8/16 ビット複合タイマ
14.6 8/16 ビット複合タイマの割込み
MB95390H シリーズ
■ タイマ 10 の割込み
表 14.6-3 に , タイマ 10 の割込みおよびそのソースを示します。
表 14.6-3 タイマ 10 の割込み
項目
説明
割込み発生の条件インターバルタイマ動 PWC タイマ動作または
作または PWM タイマインプットキャプチャ動
動作 ( 周期可変モード ) 作のときのオーバフロー
のときの比較一致
割込みフラグ
T10CR1:IF
T10CR1:IF
割込み許可
T10CR1:IE と
T10CR0:IFE
T10CR1:IE と
T10CR0:IFE
PWC タイマ動作のと
きの測定完了または
インプットキャプ
チャ動作のときの
エッジ検出
T10CR1:IR
T10CR1:IE
■ タイマ 11 の割込み
表 14.6-4 に , タイマ 11 の割込みおよびそのソースを示します。
表 14.6-4 タイマ 11 の割込み
項目
CM26-10129-1
説明
割込み発生の条件インターバルタイマ動
作または PWM タイマ
動作 ( 周期可変モード )
のときの比較一致。16
ビット動作モード時を
除く。
PWC タイマ動作または
インプットキャプチャ動
作のときのオーバフ
ロー。16 ビット動作モー
ド時を除く。
割込みフラグ
T11CR1:IF
T11CR1:IF
割込み許可
T11CR1:IE と
T11CR0:IFE
T11CR1:IE と
T11CR0:IFE
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PWC タイマ動作のと
きの測定完了または
インプットキャプ
チャ動作のときの
エッジ検出。16 ビッ
ト動作モード時を除
く。
T11CR1:IR
T11CR1:IE
241
第 14 章 8/16 ビット複合タイマ
14.6 8/16 ビット複合タイマの割込み
MB95390H シリーズ
■ 8/16 ビット複合タイマの割込みに関連するレジスタとベクタテーブルのアドレス
表 14.6-5
8/16 ビット複合タイマの割込みに関連するレジスタとベクタテーブルのアドレス
割込み要因
割込み要求番号
割込みレベル設定レジスタ
レジスタ
設定ビット
ベクタテーブルのアドレス
上位
下位
8/16 ビット複合タ
イマ ch. 0( 下位 )/
タイマ 00
IRQ05
ILR1
L05
FFF0H
FFF1H
8/16 ビット複合タ
イマ ch. 0( 上位 )/
タイマ 01
IRQ06
ILR1
L06
FFEEH
FFEFH
8/16 ビット複合タ
イマ ch. 1( 下位 )/
タイマ 10
IRQ22
ILR5
L22
FFCEH
FFCFH
8/16 ビット複合タ
イマ ch. 1( 上位 )/
タイマ 11
IRQ14
ILR3
L14
FFDEH
FFDFH
ch.: チャネル
各周辺機能のそれぞれの割込み要求番号およびベクタテーブルのアドレスについては
「付録 B 割込み要因一覧表」を参照してください。
242
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CM26-10129-1
第 14 章 8/16 ビット複合タイマ
14.7 インターバルタイマ機能 ( ワンショットモード ) の動作説
明
MB95390H シリーズ
14.7
インターバルタイマ機能 ( ワンショットモード ) の動作
説明
8/16 ビット複合タイマのインターバルタイマ機能 ( ワンショットモード ) の動作を説
明します。
■ インターバルタイマ機能 ( ワンショットモード ) の動作 ( タイマ 0)
インターバルタイマ機能 ( ワンショットモード ) として動作させるには , 図 14.7-1 のレ
ジスタ設定が必要です。
図 14.7-1 インターバルタイマ機能 ( ワンショットモード ) の設定 ( タイマ 0)
T00CR0/T01CR0
T00CR1/T01CR1
TMCR0
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
0
0
0
0
STA
HO
IE
IR
BF
IF
SO
OE
1
❍
❍
×
×
❍
❍
❍
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
❍
❍
×
❍
❍
❍
❍
❍
インターバル時間 ( カウンタコンペア値 ) の設定
T00DR/T01DR
❍: 使用ビット
×: 未使用ビット
1: "1" に設定
0: "0" に設定
インターバルタイマ機能 ( ワンショットモード ) では , タイマ動作を許可 (T00CR1/
T01CR1:STA=1) すると , 選択されたカウントクロック信号の立上りエッジでカウンタ
が "00H" からカウント動作を開始します。カウンタの値が 8/16 ビット複合タイマ 00/01
データレジスタ (T00DR/T01DR) の値と一致すると , タイマ出力 (TMCR0:TO0/TO1) が
反転して, 割込みフラグ (T00CR1/T01CR1:IF) が"1"に, スタートビット (T00CR1/T01CR1:
STA) が "0" になり , カウント動作が停止します。
8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) の値は , カウント動作開
始時にコンパレータ内部の一時格納用のラッチ (比較データ格納用ラッチ) に転送され
ます。8/16 ビット複合タイマ 00/01 データレジスタに "00H" を書き込まないでください。
図 14.7-2 に , 8 ビット動作でのインターバルタイマ機能 ( タイマ 0) の動作を示します。
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243
第 14 章 8/16 ビット複合タイマ
14.7 インターバルタイマ機能 ( ワンショットモード ) の動作説
明
図 14.7-2 8 ビット動作のインターバルタイマ機能の動作 ( ワンショットモード ) ( タイマ 0)
MB95390H シリーズ
カウンタ値
FF H
80 H
00 H
時間
T00DR/T01DR値
(FFH)
タイマサイクル
T00DR/T01DR値変更(FFH→80H)*
プログラムにより
クリア
IF ビット
STA ビット
自動的にクリア
逆転
再起動
自動的にクリア再起動
出力初期値の変更なし("0")に再動作する
タイマ出力端子
初期値"1"起動
*: T00DR/T01DRデータレジスタ値が動作中に変更された場合
, 新しい値が次のアクティブサイクルから使用されます。
244
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第 14 章 8/16 ビット複合タイマ
14.7 インターバルタイマ機能 ( ワンショットモード ) の動作説
明
MB95390H シリーズ
■ インターバルタイマ機能 ( ワンショットモード ) の動作 ( タイマ 1)
インターバルタイマ機能 ( ワンショットモード ) として動作させるには , 図 14.7-3 のレ
ジスタ設定が必要です。
図 14.7-3 インターバルタイマ機能 ( ワンショットモード ) の設定 ( タイマ 1)
T10CR0/T11CR0
T10CR1/T11CR1
TMCR1
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
0
0
0
0
STA
HO
IE
IR
BF
IF
SO
OE
1
❍
❍
×
×
❍
❍
❍
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
❍
❍
×
❍
❍
❍
❍
❍
インターバル時間 ( カウンタコンペア値 ) の設定
T10DR/T11DR
❍: 使用ビット
×: 未使用ビット
1: "1" に設定
0: "0" に設定
インターバルタイマ機能 ( ワンショットモード ) では , タイマ動作を許可 (T10CR1/
T11CR1:STA=1) すると , 選択されたカウントクロック信号の立上りエッジでカウンタ
が "00H" からカウント動作を開始します。カウンタの値が 8/16 ビット複合タイマ 10/11
データレジスタ (T10DR/T11DR) の値と一致すると , タイマ出力 (TMCR1:TO0/TO1) が
反転して , 割込みフラグ (T10CR1/T11CR1:IF) が "1" に , スタートビット (T10CR1/
T11CR1:STA) が "0" になり , カウント動作が停止します。
8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/T11DR) の値は , カウント動作開
始時にコンパレータ内部の一時格納用のラッチ (比較データ格納用ラッチ) に転送され
ます。8/16 ビット複合タイマ 10/11 データレジスタに "00H" を書き込まないでください。
図 14.7-4 に , 8 ビット動作でのインターバルタイマ機能 ( タイマ 1) の動作を示します。
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第 14 章 8/16 ビット複合タイマ
14.7 インターバルタイマ機能 ( ワンショットモード ) の動作説
明
図 14.7-4 8 ビット動作のインターバルタイマ機能の動作 ( ワンショットモード ) ( タイマ 1)
MB95390H シリーズ
カウンタ値
FF H
80 H
00 H
時間
T10DR/T11DR値
(FFH)
タイマサイクル
T10DR/T11DR値変更(FFH→80H)*
プログラムにより
クリア
IF ビット
STA ビット
自動的にクリア
逆転
再起動
自動的にクリア再起動
出力初期値の変更なし("0")に再動作する
タイマ出力端子
初期値"1"起動
*: T10DR/T11DRデータレジスタ値が動作中に変更された場合
, 新しい値が次のアクティブサイクルから使用されます。
246
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第 14 章 8/16 ビット複合タイマ
14.8 インターバルタイマ機能 ( 連続モード ) の動作説明
MB95390H シリーズ
14.8
インターバルタイマ機能 ( 連続モード ) の動作説明
8/16ビット複合タイマのインターバルタイマ機能 ( 連続モードの動作) を説明します。
■ インターバルタイマ機能 ( 連続モード ) の動作 ( タイマ 0)
インターバルタイマ機能 ( 連続モード ) として動作させるには , レジスタを図 14.8-1 に
示すように設定する必要があります。
図 14.8-1 インターバルタイマ機能の設定 ( 連続モード時 ) ( タイマ 0)
T00CR0/T01CR0
T00CR1/T01CR1
TMCR0
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
0
0
0
1
STA
HO
IE
IR
BF
IF
SO
OE
1
❍
❍
×
×
❍
❍
❍
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
❍
❍
×
❍
❍
❍
❍
❍
インターバル時間 ( カウンタコンペア値 ) の設定
T00DR/T01DR
❍: 使用ビット
×: 未使用ビット
1: "1" に設定
0: "0" に設定
インターバルタイマ機能 ( 連続モード ) では , タイマ動作を許可 (T00CR1/
T01CR1:STA=1) すると , 選択されたカウントクロック信号の立上りエッジでカウンタ
が "00H" からカウント動作を開始します。カウンタの値が 8/16 ビット複合タイマ 00/01
データレジスタ (T00DR/T01DR) の値と一致すると , タイマ出力ビット (TMCR0:TO0/
TO1) が反転し , 割込みフラグ (T00CR1/T01CR1:IF) が "1" になり , カウンタは "00H" に
戻り再びカウント動作を開始します。この連続動作の結果 , タイマは方形波を出力しま
す。
8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) の値は , カウント動作を
開始したとき , またはカウンタ値の比較一致を検出したときに , コンパレータ内部の一
時格納用のラッチ ( 比較データ格納用ラッチ ) に転送されます。8/16 ビット複合タイマ
00/01 データレジスタに "00H" を書き込まないでください。
タイマ動作を停止すると, タイマ出力ビット (TMCR0:TO0/TO1) は最後の値を保持しま
す。
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247
第 14 章 8/16 ビット複合タイマ
14.8 インターバルタイマ機能 ( 連続モード ) の動作説明
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図 14.8-2 インターバルタイマ機能 ( 連続モード ) 時の動作図 ( タイマ 0)
コンペア値
コンペア値(E0H)
コンペア値(FFH)
コンペア値 (80H)
FFH
E0H
80H
00H
時間
T00DR/T01DR値変更(FFH→80H)*1
T00DR/T01TDR値(E0H)
プログラムによる
クリア
IFビット
STAビット
起動
一致
一致
一致
一致
一致
カウンタクリア *2
タイマ出力端子
*1: T00DR/T01DRデータレジスタ値が動作中に変更された場合, 新しい値が次のアクティブサイクルから使用されます。
*2: 動作中で一致が検出されるとカウンタはクリアされ, データレジスタ設定が比較データラッチにロードされます。
248
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第 14 章 8/16 ビット複合タイマ
14.8 インターバルタイマ機能 ( 連続モード ) の動作説明
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■ インターバルタイマ機能 ( 連続モード ) の動作 ( タイマ 1)
インターバルタイマ機能 ( 連続モード ) として動作させるには , レジスタを図 14.8-3 に
示すように設定する必要があります。
図 14.8-3 インターバルタイマ機能の設定 ( 連続モード時 ) ( タイマ 1)
T10CR0/T11CR0
T10CR1/T11CR1
TMCR1
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
0
0
0
1
STA
HO
IE
IR
BF
IF
SO
OE
1
❍
❍
×
×
❍
❍
❍
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
❍
❍
×
❍
❍
❍
❍
❍
インターバル時間 ( カウンタコンペア値 ) の設定
T10DR/T11DR
❍: 使用ビット
×: 未使用ビット
1: "1" に設定
0: "0" に設定
インターバルタイマ機能 ( 連続モード ) では , タイマ動作を許可 (T10CR1/
T11CR1:STA=1) すると , 選択されたカウントクロック信号の立上りエッジでカウンタ
が "00H" からカウント動作を開始します。カウンタの値が 8/16 ビット複合タイマ 10/11
データレジスタ (T10DR/T11DR) の値と一致すると , タイマ出力ビット (TMCR1:TO0/
TO1) が反転し , 割込みフラグ (T10CR1/T11CR1:IF) が "1" になり , カウンタは "00H" に
戻り再びカウント動作を開始します。この連続動作の結果 , タイマは方形波を出力しま
す。
8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/T11DR) の値は , カウント動作を
開始したとき , またはカウンタ値の比較一致を検出したときに , コンパレータ内部の一
時格納用のラッチ ( 比較データ格納用ラッチ ) に転送されます。8/16 ビット複合タイマ
10/11 データレジスタに "00H" を書き込まないでください。
タイマ動作を停止すると, タイマ出力ビット (TMCR1:TO0/TO1) は最後の値を保持しま
す。
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249
第 14 章 8/16 ビット複合タイマ
14.8 インターバルタイマ機能 ( 連続モード ) の動作説明
MB95390H シリーズ
図 14.8-4 インターバルタイマ機能 ( 連続モード ) 時の動作図 ( タイマ 1)
コンペア値
コンペア値(E0H)
コンペア値(FFH)
コンペア値 (80H)
FFH
E0H
80H
00H
時間
T10DR/T11DR値変更(FFH→80H)*1
T10DR/T11TDR値(E0H)
プログラムによる
クリア
IFビット
STAビット
起動
一致
一致
一致
一致
一致
カウンタクリア *2
タイマ出力端子
*1: T10DR/T11DRデータレジスタ値が動作中に変更された場合, 新しい値が次のアクティブサイクルから使用されます。
*2: 動作中で一致が検出されるとカウンタはクリアされ, データレジスタ設定が比較データラッチにロードされます。
250
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第 14 章 8/16 ビット複合タイマ
14.9 インターバルタイマ機能 ( フリーランモード ) の動作説明
MB95390H シリーズ
14.9
インターバルタイマ機能 ( フリーランモード ) の動作説
明
8/16 ビット複合タイマのインターバルタイマ機能 ( フリーランモード ) の動作を説明
します。
■ インターバルタイマ機能 ( フリーランモード ) の動作 ( タイマ 0)
インターバルタイマ機能 ( フリーランモード ) として動作させるには , 図 14.9-1 のレジス
タ設定が必要です。
図 14.9-1 インターバルタイマ機能 ( フリーランモード ) の設定 ( タイマ 0)
T00CR0/T01CR0
T00CR1/T01CR1
TMCR0
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
0
0
1
0
STA
HO
IE
IR
BF
IF
SO
OE
1
❍
❍
×
×
❍
❍
❍
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
❍
❍
×
❍
❍
❍
❍
❍
インターバル時間 ( カウンタコンペア値 ) の設定
T00DR/T01DR
❍: 使用ビット
×: 未使用ビット
1: "1" を設定
0: "0" を設定
インターバルタイマ機能 ( フリーランモード ) では , タイマ動作を許可 (T00CR1/
T01CR1:STA=1) すると , 選択されたカウントクロック信号の立上りエッジでカウンタ
が "00H" からカウント動作を開始します。カウンタの値が 8/16 ビット複合タイマ 00/01
データレジスタ (T00DR/T01DR) の値と一致すると , タイマ出力ビット (TMCR0:TO0/
TO1) が反転して割込みフラグ (T00CR1/T01CR1:IF) が "1" になります。上記の設定でカ
ウント動作を継続し , カウント値が "FFH" に達すると , カウンタは再度 "00H" からカウ
ント動作を継続します。この連続動作の結果 , タイマは方形波を出力します。
8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) の値は , カウンタがカウ
ント動作を開始したとき , またはカウンタ値の比較一致を検出したときに , コンパレー
タ内部の一時格納用のラッチ ( 比較データ格納用ラッチ ) に転送されます。8/16 ビット
複合タイマ 00/01 データレジスタに "00H" を書き込まないでください。
タイマ動作を停止すると, タイマ出力ビット (TMCR0:TO0/TO1) は最後の値を保持しま
す。
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251
第 14 章 8/16 ビット複合タイマ
14.9 インターバルタイマ機能 ( フリーランモード ) の動作説明
MB95390H シリーズ
図 14.9-2 インターバルタイマ機能 ( フリーランモード ) の動作図 ( タイマ 0)
(E0H)
カウンタ値
FFH
E0H
80H
00H
時間
T00DR/T01DR値(E0H)
T00DR/T01DR値は変更されますが, 比較データ用ラッチに転送されません。
プログラムによるクリア
IFビット
STAビット
起動
一致
一致
一致
一致
カウンタ値一致*
タイマ出力端子
*: 動作中で一致が検出されると, カウンタはクリアされず, データレジスタ設定は比較データラッチにリロードされません。
252
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第 14 章 8/16 ビット複合タイマ
14.9 インターバルタイマ機能 ( フリーランモード ) の動作説明
MB95390H シリーズ
■ インターバルタイマ機能 ( フリーランモード ) の動作 ( タイマ 1)
インターバルタイマ機能 ( フリーランモード ) として動作させるには , 図 14.9-3 のレジス
タ設定が必要です。
図 14.9-3 インターバルタイマ機能 ( フリーランモード ) の設定 ( タイマ 1)
T10CR0/T11CR0
T10CR1/T11CR1
TMCR1
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
0
0
1
0
STA
HO
IE
IR
BF
IF
SO
OE
1
❍
❍
×
×
❍
❍
❍
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
❍
❍
×
❍
❍
❍
❍
❍
インターバル時間 ( カウンタコンペア値 ) の設定
T10DR/T11DR
❍: 使用ビット
×: 未使用ビット
1: "1" を設定
0: "0" を設定
インターバルタイマ機能 ( フリーランモード ) では , タイマ動作を許可 (T10CR1/
T11CR1:STA=1) すると , 選択されたカウントクロック信号の立上りエッジでカウンタ
が "00H" からカウント動作を開始します。カウンタの値が 8/16 ビット複合タイマ 10/11
データレジスタ (T10DR/T11DR) の値と一致すると , タイマ出力ビット (TMCR1:TO0/
TO1) が反転して割込みフラグ (T10CR1/T11CR1:IF) が "1" になります。上記の設定でカ
ウント動作を継続し , カウント値が "FFH" に達すると , カウンタは再度 "00H" からカウ
ント動作を継続します。この連続動作の結果 , タイマは方形波を出力します。
8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/T11DR) の値は , カウンタがカウ
ント動作を開始したとき , またはカウンタ値の比較一致を検出したときに , コンパレー
タ内部の一時格納用のラッチ ( 比較データ格納用ラッチ ) に転送されます。8/16 ビット
複合タイマ 10/11 データレジスタに "00H" を書き込まないでください。
タイマ動作を停止すると, タイマ出力ビット (TMCR1:TO0/TO1) は最後の値を保持しま
す。
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第 14 章 8/16 ビット複合タイマ
14.9 インターバルタイマ機能 ( フリーランモード ) の動作説明
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図 14.9-4 インターバルタイマ機能 ( フリーランモード ) の動作図 ( タイマ 1)
(E0H)
カウンタ値
FFH
E0H
80H
00H
時間
T10DR/T11DR値(E0H)
T10DR/T11DR値は変更されますが, 比較データ用ラッチに転送されません。
プログラムによるクリア
IFビット
STAビット
起動
一致
一致
一致
一致
カウンタ値一致*
タイマ出力端子
*: 動作中で一致が検出されると, カウンタはクリアされず, データレジスタ設定は比較データラッチにリロードされません。
254
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第 14 章 8/16 ビット複合タイマ
14.10 PWM タイマ機能 ( 周期固定モード ) の動作説明
MB95390H シリーズ
14.10 PWM タイマ機能 ( 周期固定モード ) の動作説明
8/16 ビット複合タイマの PWM タイマ機能 ( 周期固定モード ) の動作を説明します。
■ PWM タイマ機能 ( 周期固定モード ) の動作 ( タイマ 0)
PWM タイマ機能 ( 周期固定モード ) として動作させるには , 図 14.10-1 のレジスタ設定
が必要です。
図 14.10-1 PWM タイマ機能 ( 周期固定モード ) の設定 ( タイマ 0)
T00CR0/T01CR0
T00CR1/T01CR1
TMCR0
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
0
0
1
1
STA
HO
IE
IR
BF
IF
SO
OE
1
❍
×
×
×
×
×
×
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
❍
❍
×
❍
❍
❍
❍
❍
"H" パルス幅 ( コンペア値 ) の設定
T00DR/T01DR
❍: 使用ビット
×: 未使用ビット
1: "1" を設定
0: "0" を設定
PWM タイマ機能 ( 周期固定モード ) では , 周期固定で "H" パルス幅可変 PWM 信号を
タイマ出力端子 (TO00/TO01) から出力します。この周期は , 8 ビット動作モードでは
"FFH", 16 ビット動作モードでは "FFFFH" に固定されます。選択したカウントクロック
により時間が決定されます。"H" パルス幅は 8/16 ビット複合タイマ 00/01 データレジス
タ (T00DR/T01DR) の値により指定します。
この機能では割込みフラグ (T00CR1/T01CR1:IF) には影響しません。また , 各周期は常
に "H" パルス出力から始まるので , タイマ出力初期値設定ビット (T00CR1/T01CR1:SO)
は動作に影響を与えません。
8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) の値は , カウンタがカウ
ント動作を開始したとき , またはカウンタ値の比較一致を検出したときに , コンパレー
タ内部の一時格納用のラッチ ( 比較データ格納用ラッチ ) に転送されます。
タイマ動作を停止すると, タイマ出力ビット (TMCR0:TO0/TO1) は最後の値を保持しま
す。
タイマ起動 (STA ビットに "1" を書き込む ) 直後の出力波形では , "H" パルスが , T00DR/
T01DR レジスタの設定値よりも , 1 カウントクロック少なくなります。
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255
第 14 章 8/16 ビット複合タイマ
14.10 PWM タイマ機能 ( 周期固定モード ) の動作説明
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図 14.10-2 PWM タイマ機能 ( 周期固定モード ) の動作図 ( タイマ 0)
T00DR/T01DR レジスタ値 : "00H" (デューティ比 = 0%)
カウンタ値
PWM 波形
FFH, 00H
00H
"H"
"L"
T00DR/T01DR レジスタ値 : "80H" (デューティ比 = 50%)
カウンタ値
PWM 波形
00H
80H
FFH, 00H
"H"
"L"
T00DR/T01DR レジスタ値 : "FFH" (デューティ比 = 99.6%)
カウンタ値
00H
FFH, 00H
"H"
PWM 波形
"L"
1カウント幅
(注意事項)　PWM機能が選択されているとき, タイマ出力端子はカウンタが停止した時点（T00CR0/T01CR0:STA=0）のレベルを維持します。
256
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第 14 章 8/16 ビット複合タイマ
14.10 PWM タイマ機能 ( 周期固定モード ) の動作説明
MB95390H シリーズ
■ PWM タイマ機能 ( 周期固定モード ) の動作 ( タイマ 1)
PWM タイマ機能 ( 周期固定モード ) として動作させるには , 図 14.10-3 のレジスタ設定
が必要です。
図 14.10-3 PWM タイマ機能 ( 周期固定モード ) の設定 ( タイマ 1)
T10CR0/T11CR0
T10CR1/T11CR1
TMCR1
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
0
0
1
1
STA
HO
IE
IR
BF
IF
SO
OE
1
❍
×
×
×
×
×
×
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
❍
❍
×
❍
❍
❍
❍
❍
"H" パルス幅 ( コンペア値 ) の設定
T10DR/T11DR
❍: 使用ビット
×: 未使用ビット
1: "1" を設定
0: "0" を設定
PWM タイマ機能 ( 周期固定モード ) では , 周期固定で "H" パルス幅可変 PWM 信号を
タイマ出力端子 (TO10/TO11) から出力します。この周期は , 8 ビット動作モードでは
"FFH", 16 ビット動作モードでは "FFFFH" に固定されます。選択したカウントクロック
により時間が決定されます。"H" パルス幅は 8/16 ビット複合タイマ 10/11 データレジス
タ (T10DR/T11DR) の値により指定します。
この機能では割込みフラグ (T10CR1/T11CR1:IF) には影響しません。また , 各周期は常
に "H" パルス出力から始まるので , タイマ出力初期値設定ビット (T10CR1/T11CR1:SO)
は動作に影響を与えません。
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第 14 章 8/16 ビット複合タイマ
14.10 PWM タイマ機能 ( 周期固定モード ) の動作説明
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8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/T11DR) の値は , カウンタがカウ
ント動作を開始したとき , またはカウンタ値の比較一致を検出したときに , コンパレー
タ内部の一時格納用のラッチ ( 比較データ格納用ラッチ ) に転送されます。
タイマ動作を停止すると, タイマ出力ビット (TMCR1:TO0/TO1) は最後の値を保持しま
す。
タイマ起動 (STA ビットに "1" を書き込む ) 直後の出力波形では , "H" パルスが , T10DR/
T11DR レジスタの設定値よりも , 1 カウントクロック少なくなります。
図 14.10-4 PWM タイマ機能 ( 周期固定モード ) の動作図 ( タイマ 1)
T10DR/T11DR レジスタ値 : "00H" (デューティ比 = 0%)
カウンタ値
PWM 波形
FFH, 00H
00H
"H"
"L"
T10DR/T11DR レジスタ値 : "80H" (デューティ比 = 50%)
カウンタ値
PWM 波形
00H
80H
FFH, 00H
"H"
"L"
T10DR/T11DR レジスタ値 : "FFH" (デューティ比 = 99.6%)
カウンタ値
00H
FFH, 00H
"H"
PWM 波形
"L"
1カウント幅
(注意事項)　PWM機能が選択されているとき, タイマ出力端子はカウンタが停止した時点（T10CR0/T11CR0:STA=0）のレベルを維持します。
258
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第 14 章 8/16 ビット複合タイマ
14.11 PWM タイマ機能 ( 周期可変モード ) の動作説明
MB95390H シリーズ
14.11 PWM タイマ機能 ( 周期可変モード ) の動作説明
8/16 ビット複合タイマの PWM タイマ機能 ( 周期可変モード ) の動作を説明します。
■ PWM タイマ機能 ( 周期可変モード ) の動作 ( タイマ 0)
PWM タイマ機能 ( 周期可変モード ) として動作させるには , 図 14.11-1 のレジスタ設定
が必要です。
図 14.11-1 PWM タイマ機能 ( 周期可変モード ) の設定 ( タイマ 0)
T00CR0/T01CR0
T00CR1/T01CR1
TMCR0
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
0
1
0
0
STA
HO
IE
IR
BF
IF
SO
OE
1
❍
❍
×
×
❍
×
×
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
❍
❍
×
×
❍
❍
❍
❍
T00DR
"L" パルス幅 ( コンペア値 ) の設定
T01DR
PWM 波形 ( コンペア値 ) の周期を設定
❍: 使用ビット
×: 未使用ビット
1: "1" を設定
0: "0" を設定
PWM タイマ機能 ( 周期可変モード ) では , タイマ 00 とタイマ 01 の両方を使用します。
任意の周期と任意のデューティとの PWM 信号がタイマ出力端子 (TO00) から出力され
ます。8/16 ビット複合タイマ 01 データレジスタ (T01DR) で周期を指定し , 8/16 ビット
複合タイマ 00 データレジスタ (T00DR) で "L" パルス幅時間を指定します。
この機能では , 2 つの 8 ビットカウンタを使用するため , 複合タイマは 16 ビットカウン
タを構成できません。
タイマ動作を許可 (T00CR1:STA=1 または T01CR1:STA=1 のいずれかの設定で可能に )
すると , モードビット (TMCR0:MOD) は "0" になります。また , 最初の周期は常に "L"
パルス出力から始まるので , タイマ初期値設定ビット (T00CR1/T01CR1:SO) は動作に
影響を与えません。
割込みフラグ (T00CR1/T01CR1:IF) は , その割込みフラグに対応する 8 ビットカウンタ
が , 8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) の値と一致したとき
に設定されます。
8/16 ビット複合タイマ 00/01 データレジスタの値はカウンタがカウント動作を開始し
たとき , またはそれぞれのカウンタ値の比較一致を検出したときに , コンパレータ内部
の一時格納用のラッチ ( 比較データ格納用ラッチ ) に転送されます。
"L" パルス幅の設定値が周期の設定値より大きい場合は "H" は出力されません。
カウントクロックの選択は , タイマ 00 とタイマ 01 の両方に対してそれぞれ行う必要が
あります。この際 , 2 つのタイマに対し異なるカウントクロックを選択することを禁止
します。
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259
第 14 章 8/16 ビット複合タイマ
14.11 PWM タイマ機能 ( 周期可変モード ) の動作説明
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タイマ動作を停止したとき , タイマ出力ビット (TMCR0:TO0) は最後の出力値を保持し
ます。
動作中に 8/16 ビット複合タイマ 00/01 データレジスタを書き換えた場合 , 書き込まれ
たデータは同期一致が検出された次のサイクルより有効となります。
図 14.11-2 PWM タイマ機能 ( 周期可変モード ) の動作図 ( タイマ 0)
T00DR レジスタ値 : "80H", and T01DR レジスタ値 : "80H" (デューティ比 = 0%)
(タイマ00値 >= タイマ01値)
カウンタタイマ00値
カウンタタイマ01値
PWM 波形
00H
00H
"H"
80H,00H
80H,00H
80H,00H
80H,00H
"L"
T00DR レジスタ値 : "40H", and T01DR レジスタ値 : "80H" (デューティ比 = 50%)
カウンタタイマ00値
カウンタタイマ01値
PWM 波形
00H
00H
40H
00H
80H,00H
40H
00H
80H,00H
"H"
"L"
T00DR レジスタ値 : "00H", and T01DR レジスタ値 : "FFH" (デューティ比 = 99.6%)
カウンタタイマ00値
カウンタタイマ01値
00H
FFH,00H
00H
00H
"H"
PWM 波形
"L"
260
1カウント幅
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第 14 章 8/16 ビット複合タイマ
14.11 PWM タイマ機能 ( 周期可変モード ) の動作説明
MB95390H シリーズ
■ PWM タイマ機能 ( 周期可変モード ) の動作 ( タイマ 1)
PWM タイマ機能 ( 周期可変モード ) として動作させるには , 図 14.11-3 のレジスタ設定
が必要です。
図 14.11-3 PWM タイマ機能 ( 周期可変モード ) の設定 ( タイマ 1)
T10CR0/T11CR0
T10CR1/T11CR1
TMCR1
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
0
1
0
0
STA
HO
IE
IR
BF
IF
SO
OE
1
❍
❍
×
×
❍
×
×
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
❍
❍
×
×
❍
❍
❍
❍
T10DR
"L" パルス幅 ( コンペア値 ) の設定
T11DR
PWM 波形 ( コンペア値 ) の周期を設定
❍: 使用ビット
×: 未使用ビット
1: "1" を設定
0: "0" を設定
PWM タイマ機能 ( 周期可変モード ) では , タイマ 10 とタイマ 11 の両方を使用します。
任意の周期と任意のデューティとの PWM 信号がタイマ出力端子 (TO10) から出力され
ます。8/16 ビット複合タイマ 11 データレジスタ (T11DR) で周期を指定し , 8/16 ビット
複合タイマ 10 データレジスタ (T10DR) で "L" パルス幅時間を指定します。
この機能では , 2 つの 8 ビットカウンタを使用するため , 複合タイマは 16 ビットカウン
タを構成できません。
タイマ動作を許可 (T10CR1:STA=1 または T11CR1:STA=1 のいずれかの設定で可能に )
すると , モードビット (TMCR1:MOD) は "0" になります。また , 最初の周期は常に "L"
パルス出力から始まるので , タイマ初期値設定ビット (T10CR1/T11CR1:SO) は動作に
影響を与えません。
割込みフラグ (T10CR1/T11CR1:IF) は , その割込みフラグに対応する 8 ビットカウンタ
が , 8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/T11DR) の値と一致したとき
に設定されます。
8/16 ビット複合タイマ 10/11 データレジスタの値はカウンタがカウント動作を開始し
たとき , またはそれぞれのカウンタ値の比較一致を検出したときに , コンパレータ内部
の一時格納用のラッチ ( 比較データ格納用ラッチ ) に転送されます。
"L" パルス幅の設定値が周期の設定値より大きい場合は "H" は出力されません。
カウントクロックの選択は , タイマ 10 とタイマ 11 の両方に対してそれぞれ行う必要が
あります。この際 , 2 つのタイマに対し異なるカウントクロックを選択することを禁止
します。
タイマ動作を停止したとき , タイマ出力ビット (TMCR1:TO0) は最後の出力値を保持し
ます。
動作中に 8/16 ビット複合タイマ 10/11 データレジスタを書き換えた場合 , 書き込まれ
たデータは同期一致が検出された次のサイクルより有効となります。
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261
第 14 章 8/16 ビット複合タイマ
14.11 PWM タイマ機能 ( 周期可変モード ) の動作説明
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図 14.11-4 PWM タイマ機能 ( 周期可変モード ) の動作図 ( タイマ 1)
T10DR レジスタ値 : "80H", and T11DR レジスタ値 : "80H" (デューティ比 = 0%)
(タイマ10値 >= タイマ11値)
カウンタタイマ10値
カウンタタイマ11値
PWM 波形
00H
00H
"H"
80H,00H
80H,00H
80H,00H
80H,00H
"L"
T10DR レジスタ値 : "40H", and T11DR レジスタ値 : "80H" (デューティ比 = 50%)
カウンタタイマ10値
カウンタタイマ11値
PWM 波形
00H
00H
40H
00H
80H,00H
40H
00H
80H,00H
"H"
"L"
T10DR レジスタ値 : "00H", and T11DR レジスタ値 : "FFH" (デューティ比 = 99.6%)
カウンタタイマ10値
カウンタタイマ11値
00H
FFH,00H
00H
00H
"H"
PWM 波形
"L"
262
1カウント幅
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第 14 章 8/16 ビット複合タイマ
14.12 PWC タイマ機能の動作説明
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14.12 PWC タイマ機能の動作説明
8/16 ビット複合タイマの PWC タイマ機能の動作を説明します。
■ PWC タイマ機能の動作 ( タイマ 0)
PWC タイマ機能として動作させるには , 図 14.12-1 のレジスタ設定が必要です。
図 14.12-1 PWC タイマ機能の設定 ( タイマ 0)
T00CR0/T01CR0
T00CR1/T01CR1
TMCR0
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
❍
❍
❍
❍
STA
HO
IE
IR
BF
IF
SO
OE
1
❍
❍
❍
❍
❍
❍
×
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
❍
❍
❍
❍
❍
❍
❍
❍
パルス幅測定値を保持
T00DR/T01DR
❍: 使用ビット
×: 未使用ビット
1: "1" を設定
PWC タイマ機能を選択しているときには , 外部入力パルスの幅および周期を測定でき
ます。カウント開始・終了のエッジはタイマ動作モード選択ビット
(T00CR0/
T01CR0:F3, F2, F1, F0) により選択します。
この機能の動作では , 外部入力信号の指定されたカウント開始エッジを検出した直後
に , カウンタは "00H" からカウント動作を開始します。指定されたカウント終了エッジ
を検出すると , カウント値が 8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/
T01DR) に転送され , 割込みフラグ (T00CR1/T01CR1:IR) とバッファフルフラグ
(T00CR1/T01CR1:BF) を "1" にします。バッファフルフラグは , 8/16 ビット複合タイマ
00/01 データレジスタ (T00DR/T01DR) が読み出されたとき , "0" になります。
バッファフルフラグが "1" の場合 , 8/16 ビット複合タイマ 00/01 データレジスタはデー
タを保持します。この間に次のエッジが検出されても , カウント値は 8/16 ビット複合
タイマ 00/01 データレジスタに転送されないので , 次の測定結果を喪失します。
例外として , T00CR0/T01CR0 レジスタにおける F3 ～ F0 ビットが 1001B に設定されて
いるときは , BF ビットが "1" 状態でも "H" パルスの測定結果は 8/16 ビット複合タイマ
00/01 データレジスタに転送されますが , 周期の測定結果は 8/16 ビット複合タイマ 00/
01 データレジスタに転送されません。したがって , 周期測定を行うためには周期が終
了する前に "H" パルス測定の結果を読み出す必要があります。また , "H" パルス測定の
結果および周期測定の結果は , 次の "H" パルスが終了する前に読み出さないと喪失し
ます。
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263
第 14 章 8/16 ビット複合タイマ
14.12 PWC タイマ機能の動作説明
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カウンタの値を超える時間を測定する場合は , カウンタオーバフローの回数をソフト
ウェアでカウントすることにより , カウンタの値を超えた時間を求めることができま
す。すなわち , カウンタがオーバフローすると , 割込みフラグ (T00CR1/T01CR1:IF) が
"1" になるので , この割込み処理ルーチンによりオーバフローの回数をカウントします。
また , オーバフローによりタイマ出力は反転します。タイマ出力の初期値は , タイマ出力
初期値ビット (T00CR1/T01CR1:SO) により設定できます。
タイマ動作を停止したとき, タイマ出力ビット (TMCR0:TO0/TO1) は最後の値を保持し
ます。
図 14.12-2 PWC タイマの動作図 (H パルス幅測定例 ) ( タイマ 0)
"H" 幅
パルス入力
(PWC端子に波形入力)
FFH
カウンタ値
時間
STA ビット
カウンタ動作
プログラムによるクリア
IR ビット
BF ビット
カウンタから
T00DR/T01DR
にデータ転送
264
T00DR/T01DR
データレジスタ読出し
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第 14 章 8/16 ビット複合タイマ
14.12 PWC タイマ機能の動作説明
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■ PWC タイマ機能の動作 ( タイマ 1)
PWC タイマ機能として動作させるには , 図 14.12-3 のレジスタ設定が必要です。
図 14.12-3 PWC タイマ機能の設定 ( タイマ 1)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
T10CR0/T11CR0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
❍
❍
❍
❍
T10CR1/T11CR1
STA
HO
IE
IR
BF
IF
SO
OE
1
❍
❍
❍
❍
❍
❍
×
TMCR1
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
❍
❍
❍
❍
❍
❍
❍
❍
パルス幅測定値を保持
T10DR/T11DR
❍: 使用ビット
×: 未使用ビット
1: "1" を設定
PWC タイマ機能を選択しているときには , 外部入力パルスの幅および周期を測定でき
ます。カウント開始・終了のエッジはタイマ動作モード選択ビット
(T10CR0/
T11CR0:F3, F2, F1, F0) により選択します。
この機能の動作では , 外部入力信号の指定されたカウント開始エッジを検出した直後
に , カウンタは "00H" からカウント動作を開始します。指定されたカウント終了エッジ
を検出すると , カウント値が 8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/
T11DR) に転送され , 割込みフラグ (T10CR1/T11CR1:IR) とバッファフルフラグ
(T10CR1/T11CR1:BF) を "1" にします。バッファフルフラグは , 8/16 ビット複合タイマ
10/11 データレジスタ (T10DR/T11DR) が読み出されたとき , "0" になります。
バッファフルフラグが "1" の場合 , 8/16 ビット複合タイマ 10/11 データレジスタはデー
タを保持します。この間に次のエッジが検出されても , カウント値は 8/16 ビット複合
タイマ 10/11 データレジスタに転送されないので , 次の測定結果を喪失します。
例外として , T10CR0/T11CR0 レジスタにおける F3 ～ F0 ビットが 1001B に設定されて
いるときは , BF ビットが "1" 状態でも "H" パルスの測定結果は 8/16 ビット複合タイマ
10/11 データレジスタに転送されますが , 周期の測定結果は 8/16 ビット複合タイマ 10/
11 データレジスタに転送されません。したがって , 周期測定を行うためには周期が終
了する前に "H" パルス測定の結果を読み出す必要があります。また , "H" パルス測定の
結果および周期測定の結果は , 次の "H" パルスが終了する前に読み出さないと喪失し
ます。
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第 14 章 8/16 ビット複合タイマ
14.12 PWC タイマ機能の動作説明
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カウンタの値を超える時間を測定する場合は , カウンタオーバフローの回数をソフト
ウェアでカウントすることにより , カウンタの値を超えた時間を求めることができま
す。すなわち , カウンタがオーバフローすると , 割込みフラグ (T10CR1/T11CR1:IF) が
"1" になるので , この割込み処理ルーチンによりオーバフローの回数をカウントします。
また , オーバフローによりタイマ出力は反転します。タイマ出力の初期値は , タイマ出力
初期値ビット (T10CR1/T11CR1:SO) により設定できます。
タイマ動作を停止したとき, タイマ出力ビット (TMCR1:TO0/TO1) は最後の値を保持し
ます。
図 14.12-4 PWC タイマの動作図 (H パルス幅測定例 ) ( タイマ 1)
"H" 幅
パルス入力
(PWC端子に波形入力)
FFH
カウンタ値
時間
STA ビット
カウンタ動作
プログラムによるクリア
IR ビット
BF ビット
カウンタから
T10DR/T11DR
にデータ転送
266
T10DR/T11DR
データレジスタ読出し
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第 14 章 8/16 ビット複合タイマ
14.13 インプットキャプチャ機能の動作説明
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14.13 インプットキャプチャ機能の動作説明
8/16 ビット複合タイマのインプットキャプチャ機能の動作を説明します。
■ インプットキャプチャ機能の動作 ( タイマ 0)
インプットキャプチャ機能として動作させるには , 図 14.13-1 のレジスタ設定が必要です。
図 14.13-1 インプットキャプチャ機能の設定 ( タイマ 0)
T00CR0/T01CR0
T00CR1/T01CR1
TMCR0
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
❍
❍
❍
❍
STA
HO
IE
IR
BF
IF
SO
OE
1
❍
❍
❍
×
❍
×
×
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
×
×
❍
❍
❍
❍
❍
❍
パルス幅測定値を保持
T00DR/T01DR
❍: 使用ビット
×: 未使用ビット
1: "1" を設定
インプットキャプチャ機能が選択されると , 外部信号入力のエッジ検出の直後に , カウ
ンタの値を , 8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) に格納しま
す。検出するエッジは , タイマ動作モード選択ビット (T00CR0/T01CR0:F3, F2, F1, F0)
により選択します。
この機能には , フリーランモードとクリアモードがあり , タイマ動作モード選択ビット
により選択します。
クリアモードでは , カウンタは "00H" からカウント動作を開始します。エッジを検出す
ると , カウンタの値を 8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) に
転送して割込みフラグ (T00CR1/T01CR1:IR) が "1" になり , 再び "00H" からカウント動
作を開始します。
フリーランモードでは , エッジが検出されると , カウンタの値を 8/16 ビット複合タイ
マ 00/01 データレジスタ (T00DR/T01DR) に転送して , 割込みフラグ (T00CR1/
T01CR1:IR) が "1" になります。この場合には , カウンタはクリアされることなく , その
ままカウント動作を継続します。
この機能は , バッファフルフラグ (T00CR1/T01CR1:BF) に影響を与えません。
カウンタの値を超える時間を測定する場合は , カウンタオーバフローの回数をソフト
ウェアでカウントすることにより , カウンタの値を超えた時間を求めることができま
す。すなわち , カウンタがオーバフローすると , 割込みフラグ (T00CR1/T01CR1 : IF) が
"1" になるので , この割込み処理ルーチンによりオーバフローの回数をカウントしま
す。また , オーバフローによりタイマ出力は反転します。タイマ出力の初期値は , タイ
マ出力初期値ビット (T00CR1/T01CR1:SO) により設定できます。
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第 14 章 8/16 ビット複合タイマ
14.13 インプットキャプチャ機能の動作説明
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＜注意事項＞
インプットキャプチャ機能の使用上の注意については , 「14.16 8/16 ビット複合タイマの
使用上の注意」を参照してください。
図 14.13-2 インプットキャプチャ機能動作図 ( タイマ 0)
FFH
BFH
9FH
7FH
3FH
T00DR/T01DRの
キャプチャ値
BFH
キャプチャ立下りエッジ
3FH
キャプチャ
立下りエッジ
外部入力
カウンタクリアモード
268
7FH
キャプチャ立上りエッジ
9FH
キャプチャ
立上りエッジ
カウンタフリーランモード
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第 14 章 8/16 ビット複合タイマ
14.13 インプットキャプチャ機能の動作説明
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■ インプットキャプチャ機能の動作 ( タイマ 1)
インプットキャプチャ機能として動作させるには , 図 14.13-3 のレジスタ設定が必要です。
図 14.13-3 インプットキャプチャ機能の設定 ( タイマ 1)
T10CR0/T11CR0
T10CR1/T11CR1
TMCR1
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
❍
❍
❍
❍
STA
HO
IE
IR
BF
IF
SO
OE
1
❍
❍
❍
×
❍
×
×
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
×
×
❍
❍
❍
❍
❍
❍
パルス幅測定値を保持
T10DR/T11DR
❍: 使用ビット
×: 未使用ビット
1: "1" を設定
インプットキャプチャ機能が選択されると , 外部信号入力のエッジ検出の直後に , カウ
ンタの値を , 8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/T11DR) に格納しま
す。検出するエッジは , タイマ動作モード選択ビット (T10CR0/T11CR0:F3, F2, F1, F0)
により選択します。
この機能には , フリーランモードとクリアモードがあり , タイマ動作モード選択ビット
により選択します。
クリアモードでは , カウンタは "00H" からカウント動作を開始します。エッジを検出す
ると , カウンタの値を 8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/T11DR) に
転送して割込みフラグ (T10CR1/T11CR1:IR) が "1" になり , 再び "00H" からカウント動
作を開始します。
フリーランモードでは , エッジが検出されると , カウンタの値を 8/16 ビット複合タイ
マ 10/11 データレジスタ (T10DR/T11DR) に転送して , 割込みフラグ (T10CR1/
T11CR1:IR) が "1" になります。この場合には , カウンタはクリアされることなく , その
ままカウント動作を継続します。
この機能は , バッファフルフラグ (T10CR1/T11CR1:BF) に影響を与えません。
カウンタの値を超える時間を測定する場合は , カウンタオーバフローの回数をソフト
ウェアでカウントすることにより , カウンタの値を超えた時間を求めることができま
す。すなわち , カウンタがオーバフローすると , 割込みフラグ (T10CR1/T11CR1:IF) が
"1" になるので , この割込み処理ルーチンによりオーバフローの回数をカウントしま
す。また , オーバフローによりタイマ出力は反転します。タイマ出力の初期値は , タイ
マ出力初期値ビット (T10CR1/T11CR1:SO) により設定できます。
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269
第 14 章 8/16 ビット複合タイマ
14.13 インプットキャプチャ機能の動作説明
MB95390H シリーズ
＜注意事項＞
インプットキャプチャ機能の使用上の注意については , 「14.16 8/16 ビット複合タイマの
使用上の注意」を参照してください。
図 14.13-4 インプットキャプチャ機能動作図 ( タイマ 1)
FFH
BFH
9FH
7FH
3FH
T10DR/T11DRの
キャプチャ値
BFH
キャプチャ立下りエッジ
3FH
キャプチャ
立下りエッジ
外部入力
カウンタクリアモード
270
7FH
キャプチャ立上りエッジ
9FH
キャプチャ
立上りエッジ
カウンタフリーランモード
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14.14 ノイズフィルタの動作説明
第 14 章 8/16 ビット複合タイマ
14.14 ノイズフィルタの動作説明
8/16 ビット複合タイマのノイズフィルタの動作を説明します。
インプットキャプチャ機能または PWC タイマ機能が選択されているときには , 外部入
力端子 (EC0/EC1) からの信号のパルスノイズをノイズフィルタにより除去できます。
TMCR0/TMCR1 レジスタのビット (TMCR0/TMCR1:FE11, FE10, FE01, FE00) で "H" パ
ルスノイズ除去と "L" パルスノイズ除去と "H/L" パルスノイズ除去とどちらかを選択
してください。除去できる最大のパルス幅は 3 マシンクロック周期です。ノイズフィ
ルタ機能が作動中の場合 , 信号入力に 4 マシンクロック周期の遅れが発生します。
図 14.14-1 ノイズフィルタの動作
サンプリング
フィルタクロック
外部入力信号
出力フィルタ
"H" ノイズ
出力フィルタ
"L" ノイズ
出力フィルタ
"H"/"L" ノイズ
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第 14 章 8/16 ビット複合タイマ
14.15 動作中の各モードでの状態
14.15
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動作中の各モードでの状態
8/16 ビット複合タイマの動作中に , マイコンの時計モード , ストップモードへの移行
があったとき , または一時停止 (T00CR1/T01CR1/T10CR1/T11CR1:HO=1) の要求が
あったときの動作を説明します。
■ インターバルタイマ機能 , インプットキャプチャ機能または PWC 機能が選択され
た場合
図 14.15-1 に , 8/16 ビット複合タイマの動作中に , マイコンが時計モード , ストップモー
ドへ移行したとき , または一時停止の要求があったときのカウンタ値の変化を示しま
す。
マイコンがストップモードまたは時計モードに移行すると , カウンタは値を保持して
動作を停止します。ストップモードまたは時計モードが割込みによって解除されると ,
カウンタは保持した値から動作を再開します。このため , 初回のインターバル時間や初
期外部クロックのカウント数は正しい値ではありません。マイコンがストップモード
または時計モードから解除された後には , 必ずカウンタ値を初期化してください。
図 14.15-1 スタンバイモードまたは一時停止時のカウンタの動作 (PWM タイマ機能以外 )
T00DR/T01DR データレジスタ値 (FFH)
カウンタ値
FFH
80H
00H
タイマサイクル
時間
要求終了
HO 要求
HO 要求終了
発振安定待ち遅延時間
ストップモード(不確定）からの
起動後のインターバル時間
IF ビット
プログラムに
よるクリア
STA ビット
動作停止
動作履歴
動作再起動
HOビット
IE ビット
スリープモード
SLP ビット
(STBCレジスタ)
割込みによるスリープモードからの起動
外部割込みによるストップモードからの起動
STP ビット
(STBCレジスタ)
ストップモード
272
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第 14 章 8/16 ビット複合タイマ
14.15 動作中の各モードでの状態
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図 14.15-2 スタンバイモードおよび一時停止時のカウンタの動作 (PWM タイマ機能のとき )
カウンタ値
(FFH)
FFH
00H
時間
発振安定待ち遅延時間
T00DR/T01DR値 (FFH)
STA ビット
*
PWMタイマ出力端子
SLP ビット
(STBC レジスタ)
スリープモード
停止前のレベルを維持
一時停止前のレベルを維持
外部割込みによるストップモードからの起動
割込みによるスリープモードからの起動
STP ビット
(STBC レジスタ)
HO ビット
*: PWMタイマ出力はストップモードへの移行前の値を維持します。
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第 14 章 8/16 ビット複合タイマ
14.16 8/16 ビット複合タイマの使用上の注意
14.16
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8/16 ビット複合タイマの使用上の注意
8/16 ビット複合タイマの使用に関する注意事項を示します。
■ 8/16 ビット複合タイマの使用上の注意
• タイマ動作モード選択ビット (T00CR0/T01CR0/T10CR0/T11CR0:F3, F2, F1, F0) により
タイマ機能を変更する場合は , あらかじめタイマ動作を停止 (T00CR1/T01CR1/
T10CR1/T11CR1:STA=0)してから, 割込みフラグ(T00CR1/T01CR1/T10CR1/T11CR1:IF,
IR), 割込み許可ビット(T00CR1/T01CR1/T10CR1/T11CR1:IE, T00CR0/T01CR0/T10CR0/
T11CR0: IFE) およびバッファフルフラグ (T00CR1/T01CR1/T10CR1/T11CR1:BF) をク
リアしてください。
• 外部入力信号 H レベル入力中に , 両エッジ検出を選択してインプットキャプチャタ
イマを起動した場合 (T00CR0/T01CR0 の F3 ～ F0 ビットを 1100B, 1111B に設定した
場合 ), 最初の立下りエッジは無視されます。また , タイマカウンタ値のデータレジ
スタ(T00DR/T01DR)への転送は行われず, 割込みフラグ(T00CR1/T01CR1:IR)はセッ
トされません。
- カウンタクリアモードでは最初の立下りエッジでカウンタはクリアされず , デー
タレジスタへのデータの転送は行われません。次の立上りエッジよりキャプチャ
動作を開始します。
- カウンタフリーランモードでは最初の立下りエッジでデータレジスタへのデー
タ転送は行われません。次の立上りエッジよりキャプチャ動作を開始します。
• PWM 周期可変モードの 8 ビット動作 (TMCR0/TMCR1:MOD=0) において , カウンタ
動作中に 8/16 ビット複合タイマ 00/10 データレジスタ (T00DR/T10DR) を変更する
場合 , 8/16 ビット複合タイマ 01/11 データレジスタ (T01DR/T11DR) を設定した後に ,
8/16 ビット複合タイマ 00/10 データレジスタ (T00DR/T10DR) を設定してください。
274
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第 15 章
外部割込み回路
外部割込み回路の機能と動作について説明します。
15.1 外部割込み回路の概要
15.2 外部割込み回路の構成
15.3 外部割込み回路のチャネル
15.4 外部割込み回路の端子
15.5 外部割込み回路のレジスタ
15.6 外部割込み回路の割込み
15.7 外部割込み回路の動作説明と設定手順例
15.8 外部割込み回路使用上の注意
15.9 外部割込み回路の設定例
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275
第 15 章外部割込み回路
15.1 外部割込み回路の概要
15.1
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外部割込み回路の概要
外部割込み回路は , 外部割込み端子に入力された信号のエッジを検出し , 割込みコン
トローラへ割込み要求を出力します。
■ 外部割込み回路の機能
外部割込み回路は , 外部割込み端子に入力された信号の任意のエッジを検出し , 割込み
コントローラに対して割込み要求を発生する機能があります。この割込み要求によっ
て , マイクロコントローラをスタンバイモードより復帰を行い , 通常の動作状態に戻す
ことができます。
そのため , デバイスの動作モードは , 外部割込み端子に信号が入力さ
れたときに変更可能となります。
276
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第 15 章外部割込み回路
15.2 外部割込み回路の構成
MB95390H シリーズ
15.2
外部割込み回路の構成
外部割込み回路は , 以下のブロックで構成されています。
• エッジ検出回路
• 外部割込み制御レジスタ
■ 外部割込み回路のブロックダイヤグラム
図 15.2-1 に , 外部割込み回路のブロックダイヤグラムを示します。
図 15.2-1 外部割込み回路のブロックダイヤグラム
端子
INT00
エッジ検出回路1
01
10
01
外部割込み制御
レジスタ（EIC)
EIR1
SL11
SL10
11
EIE1
EIR0
SL01
SL00
EIE0
内部データバス
11
セレクタ
端子
INT01
セレクタ
10
エッジ検出回路0
割込み要求00
割込み要求01
● エッジ検出回路
外部割込み回路端子 (INT) への信号入時に検出されたエッジの極性が , 割込み制御レジ
スタ (EIC) で選択されているエッジの極性と一致すると , 対応する外部割込み要求フラ
グビット (EIR) は "1" に設定されます。
● 外部割込み制御レジスタ (EIC)
このレジスタは , エッジの選択 , 割込み要求の許可または禁止 , 割込み要求の確認など
を行うために使用します。
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277
第 15 章外部割込み回路
15.3 外部割込み回路のチャネル
15.3
MB95390H シリーズ
外部割込み回路のチャネル
外部割込み回路のチャネルについて説明します。
■ 外部割込み回路のチャネル
MB95390H シリーズには , 外部割込み回路を 4 ユニット搭載しています。
表 15.3-1 に外部割込み回路の端子 , 表 15.3-2 にそのレジスタを示します。
表 15.3-1 外部割込み回路の端子
ユニット
0
1
2
3
端子名
端子機能
INT00
外部割込み入力 ch.0
INT01
外部割込み入力 ch.1
INT02
外部割込み入力 ch.2
INT03
外部割込み入力 ch.3
INT04
外部割込み入力 ch.4
INT05
外部割込み入力 ch.5
INT06
外部割込み入力 ch.6
INT07
外部割込み入力 ch.7
表 15.3-2 外部割込み回路のレジスタ
ユニット
レジスタ略称
0
EIC00
1
EIC10
2
EIC20
3
EIC30
対応するレジスタ ( 本マニュアルにおける名称 )
EIC: 外部割込み制御レジスタ
以下の節では , 外部割込み回路のユニット 0 の詳細のみを , 説明します。
外部割込み回路の他のユニットについては , ユニット 0 の詳細と同じです。
278
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MB95390H シリーズ
15.4
外部割込み回路の端子
第 15 章外部割込み回路
15.4 外部割込み回路の端子
外部割込み回路の端子および端子のブロックダイヤグラムを示します。
■ 外部割込み回路の端子
MB95390H シリーズでは , 外部割込み回路の端子は , INT00 ～ INT07 となります。
● INT00 ～ INT07 の端子
これらの端子は , 外部割込み入力端子および汎用 I/O ポートとしての機能を兼用してい
ます。
INT00 ～ INT07: INT00 ～ INT07 の端子は , ポート方向レジスタ (DDR) によって対応
する端子を入力ポートに設定し , 外部割込み制御レジスタ (EIC) に
よって対応する外部割込み入力を許可すると , 外部割込み入力端子
(INT00 ～ INT07) として機能します。
端子が入力ポートとして設定されている場合 , その端子の状態は , 常
にポートデータレジスタ (PDR) から読み出すことができます。ただ
し , リードモディファイライト (RMW) 系命令では , PDR の値が読み
出されます。
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279
第 15 章外部割込み回路
15.4 外部割込み回路の端子
MB95390H シリーズ
■ 外部割込み回路の端子のブロックダイヤグラム
図 15.4-1 外部割込み回路の端子 INT00 ～ INT07 (P00/INT00/AN00, P01/INT01/AN01, P02/INT02/
AN02, P03/INT03/AN03, P04/INT04/AN04/HCLK1, P05/INT05/AN05/HCLK2, P06/INT06/AN06, P07/
INT07/AN07) のブロックダイヤグラム
A/D アナログ入力
周辺機能入力
周辺機能入力許可
(INT00～INT07)
ヒステリシス
プルアップ
0
1
PDRリード
PDR
端子
PDRライト
ビット操作命令実行時
INT00～INT07のみ
内部バス
DDRリード
DDR
DDRライト
ストップ, 時計
（SPL = 1）
PULリード
PUL
PULライト
AIDRリード
AIDR
AIDRライト
280
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第 15 章外部割込み回路
15.5 外部割込み回路のレジスタ
MB95390H シリーズ
15.5
外部割込み回路のレジスタ
外部割込み回路のレジスタについて説明します。
■ 外部割込み回路のレジスタ
図 15.5-1 に , 外部割込み回路のレジスタを示します。
図 15.5-1 外部割込み回路のレジスタ
外部割込み制御レジスタ (EIC)
bit7
bit6
アドレス
0048H
EIC00
EIR1
SL11
R(RM1),W
EIC10
EIC20
EIC30
0049H
004AH
004BH
R/W
R(RM1),W
CM26-10129-1
R/W
bit5
bit4
bit3
bit2
bit1
bit0
SL10
EIE1
EIR0
SL01
SL00
EIE0
R/W
R/W
R(RM1),W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
EIR1
SL11
SL10
EIE1
EIR0
SL01
SL00
EIE0
R(RM1),W
R/W
R/W
R/W
R(RM1),W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
EIR1
SL11
SL10
EIE1
EIR0
SL01
SL00
EIE0
R(RM1),W
R/W
R/W
R/W
R(RM1),W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
EIR1
SL11
SL10
EIE1
EIR0
SL01
SL00
EIE0
R(RM1),W
R/W
R/W
R/W
R(RM1),W
R/W
R/W
R/W
初期値
00000000B
初期値
00000000B
初期値
00000000B
初期値
00000000B
: リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
: リード / ライト可能 ( 読出し値は書込み値と異なります。リードモディファイライト (RMW)
系命令では , "1" が読み出されます。)
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281
第 15 章外部割込み回路
15.5 外部割込み回路のレジスタ
15.5.1
MB95390H シリーズ
外部割込み制御レジスタ (EIC00)
外部割込み制御レジスタ (EIC00) は , 外部割込み入力に対するエッジ極性の選択と ,
割込みを制御します。アドレスを除き , ほかのユニットの EIC レジスタ (EIC10, EIC20
および EIC30) の設定は , EIC00 の設定と同一です。
■ 外部割込み制御レジスタ (EIC00)
図 15.5-2 外部割込み制御レジスタ (EIC00)
アドレス
bit7
bit6
EIC00 0048H
EIR1 SL11
EIC10 0049H
EIC20 004AH
R(RM1),W R/W
EIC30 004BH
bit5
bit4
bit3
bit2
bit1
bit0
初期値
SL10
EIE1
EIR0
SL01
SL00
EIE0
00000000B
R/W
R/W R(RM1),W R/W
R/W
R/W
割込み要求許可ビット0
EIE0
0
割込み要求出力の禁止
1
割込み要求出力の許可
SL01
0
0
1
1
SL00
0
1
0
1
エッジ極性選択ビット0
エッジ検出なし
立上りエッジ
立下りエッジ
両エッジ
外部割込み要求フラグビット0
書込み時
読出し時
EIR0
0
指定エッジが入力されていないこのビットのクリア
1
指定エッジが入力された
割込み要求許可ビット1
EIE1
0
1
SL11
0
0
1
1
変更なし, ほかへの影響なし
割込み要求出力の禁止
割込み要求出力の許可
SL10
0
1
0
1
エッジ極性選択ビット1
エッジ検出なし
立上りエッジ
立下りエッジ
両エッジ
0
外部割込み要求フラグビット1
読出し時
書込み時
指定エッジが入力されていないこのビットのクリア
1
指定エッジが入力された
EIR1
変更なし，ほかへの影響なし
: リード/ライト可能（読出し値は書込み値と同じとなります。）
R/W
R(RM1),W : リード/ライト可能（読出し値は書込み値と異なります。リードモディファイライト(RMW)系
命令では，"1"が読み出されます。）
: 初期値
282
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第 15 章外部割込み回路
15.5 外部割込み回路のレジスタ
MB95390H シリーズ
表 15.5-1 外部割込み制御レジスタ (EIC00) の各ビットの機能
ビット名
bit7
bit6,
bit5
EIR1:
外部割込み要求フラ
グビット 1
SL11, SL10:
エッジ極性選択
ビット 1
機能
このフラグは , エッジ極性選択ビット (SL11,SL10) により選択されているエッジが
, 外部割込み端子 INT01 に入力された場合に "1" となります。
• このビットと割込み要求許可ビット 1(EIE1) が "1" になったとき , 割込み要求が出
力されます。
• "0" に設定すると , このビットはクリアされます。"1" に設定しても動作に影響は
ありません。
• リードモディファイライト (RMW) 系命令によりこのビットを読み出すと ,"1" と
なります。
外部割込み端子 INT01 に入力されるパルス割込み要因となるエッジの極性を選択
するビットです。
• これらのビットが "00B" のとき , エッジ検出は実行されず , 割込み要求は発生しま
せん。
• これらのビットが "01B" のとき , 立上りエッジが検出されます。"10B" の場合には
, 立下りエッジが検出されます。"11B" の場合には , 両方のエッジが検出されます。
bit4
bit3
bit2,
bit1
EIE1:
割込み要求許可
ビット 1
このビットは , 割込みコントローラへの割込み要求の出力を許可または禁止する
ために使用します。このビットと外部割込み要求フラグビット 1(EIR1) が "1" のと
き , 割込み要求が出力されます。
• 外部割込み端子を使用する場合は , ポート方向レジスタ (DDR) の対応するビット
に "0" を書き込み , その端子を入力ポートとして設定してください。
• 外部割込み端子の状態は,割込み要求許可ビットの状態にかかわらず ,ポートデー
タレジスタから直接読み出すことができます。
EIR0:
外部割込み要求フラ
グビット 0
このフラグは , エッジ極性選択ビット (SL01,SL00) により選択されているエッジが
, 外部割込み端子 INT00 に入力された場合に "1" となります。
• このビットと割込み要求許可ビット 0(EIE0) が "1" になったとき , 割込み要求が出
力されます。
• "0" に設定すると , このビットはクリアされます。"1" を書き込んでも動作に影響
はありません。
• リードモディファイライト (RMW) 系命令によりこのビットを読み出すと ,"1" が
読み出されます。
SL01, SL00:
エッジ極性選択
ビット 0
外部割込み端子 INT00 に入力されるパルス割込み要因となるエッジの極性を選択
するビットです。
• これらのビットが "00B" のとき , エッジ検出は実行されず , 割込み要求は発生しま
せん。
• これらのビットが "01B" の場合 , 立上りエッジが検出されます。"10B" の場合には
, 立下りエッジが検出されます。"11B" の場合には , 両方のエッジが検出されます。
bit0
EIE0:
割込み要求許可
ビット 0
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このビットは , 割込みコントローラへの割込み要求の出力を許可または禁止しま
す。このビットと外部割込み要求フラグビット 0(EIR0) が "1" のとき , 割込み要求
が出力されます。
• 外部割込み端子を使用する場合は , ポート方向レジスタ (DDR) の対応するビット
を "0" に設定すると , その端子を入力ポートとして設定してください。
• 外部割込み端子の状態は,割込み要求許可ビットの状態にかかわらず ,ポートデー
タレジスタから直接読み出すことができます。
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283
第 15 章外部割込み回路
15.6 外部割込み回路の割込み
15.6
MB95390H シリーズ
外部割込み回路の割込み
外部割込み回路の割込み要因としては , 外部割込み端子に入力された信号の指定エッ
ジの検出があります。
■ 外部割込み回路の動作中の割込み
外部割込み入力の指定されたエッジが検出された場合 , 対応する外部割込み要求フラ
グビット (EIC:EIR0, EIR1) が "1" に設定されます。このとき , その外部割込み要求フラ
グビットに対応する割込み要求許可ビット (EIC:EIE0, EIE1 = 1) が許可されていれば ,
割込みコントローラへの割込み要求が発生します。割込み処理ルーチンでは , 対応する
外部割込み要求フラグビットに "0" を書き込んで割込み要求をクリアしてください。
■ 外部割込み回路の割込みに関連するレジスタとベクタテーブルのアドレス
表 15.6-1 外部割込み回路の割込みに関連するレジスタとベクタテーブルのアドレス
割込み要因
割込み要求番号
外部割込み ch. 0
外部割込み ch. 4
外部割込み ch. 1
外部割込み ch. 5
外部割込み ch. 2
外部割込み ch. 6
外部割込み ch. 3
外部割込み ch. 7
割込みレベル設定レジスタ
レジスタ
設定ビット
ベクタテーブルのアドレス
上位
下位
IRQ00
ILR0
L00
FFFAH
FFFBH
IRQ01
ILR0
L01
FFF8H
FFF9H
IRQ02
ILR0
L02
FFF6H
FFF7H
IRQ03
ILR0
L03
FFF4H
FFF5H
ch.: チャネル
各周辺機能のそれぞれの割込み要求番号およびベクタテーブルのアドレスについては
「付録 B 割込み要因一覧表」を参照してください。
284
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CM26-10129-1
第 15 章外部割込み回路
15.7 外部割込み回路の動作説明と設定手順例
MB95390H シリーズ
15.7
外部割込み回路の動作説明と設定手順例
外部割込み回路の動作について説明します。
■ 外部割込み回路の動作
外部割込み端子(INT00, INT01)より入力された信号のエッジの極性が, 外部割込み制御
レジスタ (EIC:SL00 ～ SL11) により選択されているエッジの極性と一致した場合は , 対
応する外部割込み要求フラグビット (EIC:EIR0, EIR1) が "1" となり , 割込み要求が発生
します。
デバイスのスタンバイモードからの復帰に外部割込みを使用しない場合は , 必ず割込
み要求許可ビットを "0" に設定してください。
エッジ極性選択ビット (SL) を設定する際には , 誤って割込み要求が発生することがな
いように , 割込み要求許可ビット (EIE) を "0" に設定してください。また , エッジ極性を
変更した後には , 割込み要求フラグビット (EIR) を "0" にクリアしてください。
図 15.7-1 に , INT00 端子を外部割込み入力に設定した際の動作を示します。
図 15.7-1 外部割込みの動作
INT00端子への
入力波形
プログラム
によりクリア
プログラムにより
割込み要求ビットクリア
EIR0ビット
EIE0ビット
SL01ビット
SL00ビット
IRQ
エッジ検出なし立上りエッジ
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立下りエッジ
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両エッジ
285
第 15 章外部割込み回路
15.7 外部割込み回路の動作説明と設定手順例
MB95390H シリーズ
■ 設定手順例
以下に , 外部割込み回路の設定手順例を示します。
● 初期設定
1) 割込みレベルを設定する。(ILR0)
2) エッジ極性を選択する。(EIC:SL01, SL00)
3) 割込み要求を許可する。(EIC:EIE0 = 1)
● 割込み処理
1) 割込み要求フラグをクリアする。(EIC:EIR0 = 0)
2) 割込みを処理する。
＜注意事項＞
外部割込み入力ポートは , I/O ポートと同一の端子を共用しています。したがって , この
端子を外部割込み入力ポートとして使用する場合は , その端子に対応するポート方向レジ
スタ (DDR) 内のビットを "0"( 入力 ) に設定してください。
286
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15.8
外部割込み回路使用上の注意
第 15 章外部割込み回路
15.8 外部割込み回路使用上の注意
外部割込み回路の使用に関する注意事項を示します。
■ 外部割込み回路使用上の注意
• エッジ極性選択ビット (SL) を設定する際には , 割込み要求許可ビット (EIE) を
"0"( 割込み要求を禁止する ) に設定してください。また , エッジ極性を設定した後に
は , 外部割込み要求フラグビット (EIR) を "0" にクリアしてください。
• 外部割込み要求フラグビットが "1" で , 割込み要求許可ビットが許可となっている
場合は , デバイスを割込み処理ルーチンから復帰させることはできません。
割込み
処理ルーチンでは , 必ず外部割込み要求フラグビットをクリアしてください。
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287
第 15 章外部割込み回路
15.9 外部割込み回路の設定例
15.9
MB95390H シリーズ
外部割込み回路の設定例
外部割込み回路の設定例を示します。
■ 設定方法の例
● 検出レベルと設定方法
検出レベルには , エッジ検出なし , 立上りエッジ , 立下りエッジ , 両エッジの 4 つのレ
ベルがあります。
検出レベルビット (EIC:SL01, SL00 または EIC:SL11, SL10) で行います。
動作モード
検出レベルビット (SL01, SL00 または
SL11, SL10)
エッジ検出なし
"00B" に設定
立上りエッジの検出
"01B" に設定
立下りエッジの検出
"10B" に設定
両エッジの検出
"11B" に設定
● 外部割込み端子の使用方法
データ方向レジスタ (DDR0) の対応するビットに "0" を設定します。
288
動作
方向ビット (P00 ～ P07)
設定
INT00 端子を外部割込みに使用
DDR0: P00
"0" に設定
INT01 端子を外部割込みに使用
DDR0: P01
"0" に設定
INT02 端子を外部割込みに使用
DDR0: P02
"0" に設定
INT03 端子を外部割込みに使用
DDR0: P03
"0" に設定
INT04 端子を外部割込みに使用
DDR0: P04
"0" に設定
INT05 端子を外部割込みに使用
DDR0: P05
"0" に設定
INT06 端子を外部割込みに使用
DDR0: P06
"0" に設定
INT07 端子を外部割込みに使用
DDR0: P07
"0" に設定
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第 15 章外部割込み回路
15.9 外部割込み回路の設定例
MB95390H シリーズ
● 割込み関連レジスタ
割込みレベルは , 下表に示された割込みレベル設定レジスタで設定します。
チャネル
割込みレベル設定レジスタ
割込みベクタ
ch. 0
割込みレベルレジスタ (ILR0)
アドレス : 00079H
#0
アドレス : 0FFFAH
ch. 1
割込みレベルレジスタ (ILR0)
アドレス : 00079H
#1
アドレス : 0FFF8H
ch. 2
割込みレベルレジスタ (ILR0)
アドレス : 00079H
#2
アドレス : 0FFF6H
ch. 3
割込みレベルレジスタ (ILR0)
アドレス : 00079H
#3
アドレス : 0FFF4H
ch. 4
割込みレベルレジスタ (ILR0)
アドレス : 00079H
#0
アドレス : 0FFFAH
ch. 5
割込みレベルレジスタ (ILR0)
アドレス : 00079H
#1
アドレス : 0FFF8H
ch. 6
割込みレベルレジスタ (ILR0)
アドレス : 00079H
#2
アドレス : 0FFF6H
ch. 7
割込みレベルレジスタ (ILR0)
アドレス : 00079H
#3
アドレス : 0FFF4H
● 割込み要求を許可 / 禁止 / クリアする方法
割込み要求は , 割込み要求許可ビット (EIC00:EIE0 または EIE1) により , 許可 / 禁止し
ます。
動作
割込み要求許可ビット (EIE0 または EIE1)
割込み要求を禁止するには
"0" に設定
割込み要求を許可するには
"1" に設定
割込み要求は , 割込み要求ビット (EIC00:EIR0 または EIR1) により , クリアします。
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動作
割込み要求ビット (EIR0 または EIR1)
割込み要求をクリアするには
"0" に設定
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289
第 15 章外部割込み回路
15.9 外部割込み回路の設定例
290
MB95390H シリーズ
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第 16 章
割込み端子選択回路
割込み端子選択回路の機能と動作について説明し
ます。
16.1 割込み端子選択回路の概要
16.2 割込み端子選択回路の構成
16.3 割込み端子選択回路の端子
16.4 割込み端子選択回路のレジスタ
16.5 割込み端子選択回路の動作
16.6 割込み端子選択回路使用上の注意
CM26-10129-1
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291
第 16 章割込み端子選択回路
16.1 割込み端子選択回路の概要
16.1
MB95390H シリーズ
割込み端子選択回路の概要
割込み端子選択回路は , 複数の周辺機能入力端子の中から割込み入力端子を選択しま
す。
■ 割込み端子選択回路
割込み端子選択回路は , 複数の周辺機能入力 (TRG1, UCK0, UI0, EC1, EC0, SCK, SIN,
INT00) の中から割込み入力端子を選択します。各周辺機能端子の入力信号は,本回路に
より選択され , 外部割込みの INT00 (ch.0) 入力として扱われます。これにより , 各周辺
機能端子の入力信号に外部割込み端子としての機能も持たせることができます。
292
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CM26-10129-1
MB95390H シリーズ
16.2
割込み端子選択回路の構成
第 16 章割込み端子選択回路
16.2 割込み端子選択回路の構成
図 16.2-1 に , 割込み端子選択回路のブロックダイヤグラムを示します。
■ 割込み端子選択回路のブロックダイヤグラム
図 16.2-1 割込み端子選択回路のブロックダイヤグラム
各周辺機能へ
外部
割込み回路
INT01
端子
INT01
割込み端子選択回路
選択回路
INT00
端子
TRG1
UCK0
端子
UI0
端子
INT00
内部データバス
端子
(ユニット 0)
EC1
端子
EC0
端子
SCK
端子
SIN
端子
WICR レジスタ
• WICR レジスタ ( 割込み端子選択回路制御レジスタ )
このレジスタにより , 割込み回路へ出力する周辺機能入力端子と , 割込み端子を選
択します。
• 選択回路
WICR レジスタにて選択された端子からの入力を外部割込み回路 (ch. 0) の INT00
入力へ出力する回路です。
CM26-10129-1
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293
第 16 章割込み端子選択回路
16.3 割込み端子選択回路の端子
16.3
MB95390H シリーズ
割込み端子選択回路の端子
割込み端子選択回路の端子を示します。
■ 割込み端子選択回路の端子
割込み端子選択回路の周辺機能端子として ,TRG1,UCK0,UI0,SCK,SIN,EC1,EC0,INT00
端子があります。これらの入力 (INT00 を除く ) は , 各周辺機能へも並行して接続され
ており , 本機能とともに , 同時に使用が可能です。各周辺機能と周辺機能入力端子の対
応を表 16.3-1 に示します。
表 16.3-1 各周辺機能と周辺機能入力端子の対応
周辺機能入力端子名
周辺機能名
INT00
割込み端子選択回路
TRG1
16 ビット PPG タイマ ( トリガ入力 )
UCK0
UART/SIO ( クロック入出力 )
UI0
UART/SIO ( データ入力 )
EC1
8/16 ビット複合タイマ ( イベント入力 )
EC0
8/16 ビット複合タイマ ( イベント入力 )
SCK
LIN-UART( クロック入出力 )
SIN
LIN-UART( データ入力 )
294
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CM26-10129-1
MB95390H シリーズ
16.4
割込み端子選択回路のレジスタ
第 16 章割込み端子選択回路
16.4 割込み端子選択回路のレジスタ
図 16.4-1 に , 割込み端子選択回路のレジスタを示します。
■ 割込み端子選択回路のレジスタ
図 16.4-1 割込み端子選択回路のレジスタ
割込み端子選択回路制御レジスタ (WICR)
bit7
bit6
bit5
アドレス
0FEFH
EC0
INT00
SIN
R/W
R/W
CM26-10129-1
R/W
R/W
bit4
bit3
bit2
bit1
bit0
SCK
EC1
UI0
UCK0
TRG1
R/W
R/W
R/W
R/W
R/W
初期値
01000000B
：リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
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295
第 16 章割込み端子選択回路
16.4 割込み端子選択回路のレジスタ
16.4.1
MB95390H シリーズ
割込み端子選択回路制御レジスタ (WICR)
このレジスタにより , 周辺機能入力端子からのどの入力をどの割込み端子として割込
み回路へ出力するかを選択します。
■ 割込み端子選択回路制御レジスタ (WICR)
図 16.4-2 割込み端子選択回路制御レジスタ (WICR)
アドレス
0FEFH
bit7
bit6
EC0 INT00
bit5
SIN
bit4
SCK
bit3
EC1
bit2
UI0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
TRG1
TRG1割込み端子選択ビット
0
TRG1を割込み入力端子として非選択
1
TRG1を割込み入力端子として選択
UCK0
UCK0割込み端子選択ビット
0
UCK0を割込み入力端子として非選択
1
UCK0を割込み入力端子として選択
UI0
UI0割込み端子選択ビット
0
UI0を割込み入力端子として非選択
1
UI0を割込み入力端子として選択
EC1
EC1割込み端子選択ビット
0
EC1を割込み入力端子として非選択
1
EC1を割込み入力端子として選択
SCK
SCK割込み端子選択ビット
0
SCKを割込み入力端子として非選択
1
SCKを割込み入力端子として選択
SIN
SIN割込み端子選択ビット
0
SINを割込み入力端子として非選択
1
SINを割込み入力端子として選択
INT00
INT00割込み端子選択ビット
0
INT00を割込み入力端子として非選択
1
INT00を割込み入力端子として選択
EC0
R/W
296
初期値
01000000B
bit1
bit0
UCK0 TRG1
EC0割込み端子選択ビット
0
EC0を割込み入力端子として非選択
1
EC0を割込み入力端子として選択
: リード/ライト可能(読出し値は書込み値と同じです。)
: 初期値
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第 16 章割込み端子選択回路
16.4 割込み端子選択回路のレジスタ
表 16.4-1 割込み端子選択回路制御レジスタ (WICR) の各ビットの機能 ( １ / ２ )
ビット名
機能
EC0:
bit7 EC0 割込み端子選択
ビット
このビットにより ,EC0 端子を割込み入力端子として選択するかどうかの設定を行
います。
"0" を書き込んだ場合： EC0 端子は割込み入力端子として非選択となり , 本回路は
EC0 端子への入力を "0" 固定として扱います。
"1" を書き込んだ場合： EC0 端子は割込み入力端子として選択され , 本回路は EC0
端子への入力を外部割込み回路の INT00 (ch. 0) へ出力しま
す。このとき , 外部割込み回路の INT00 (ch. 0) の動作が許
可されていると ,EC0 端子への入力信号により外部割込み
が発生します。
INT00：
bit6 INT00 割込み端子選
択ビット
このビットにより ,INT00 端子を割込み入力端子として選択するかどうかの設定を
行います。
"0" を書き込んだ場合： INT00 端子は割込み入力端子として非選択となり , 本回路
は INT00 端子への入力を "0" 固定として扱います。
"1" を書き込んだ場合： INT00 端子は割込み入力端子として選択され , 本回路は
INT00 端子への入力を外部割込み回路の INT00 (ch. 0) へ出
力します。このとき , 外部割込み回路の INT00 (ch. 0) の動
作が許可されていると ,INT00 端子への入力信号により外
部割込みが発生します。
SIN:
bit5 SIN 割込み端子選択
ビット
このビットにより,SIN端子を割込み入力端子として選択するかどうかの設定を行い
ます。
"0" を書き込んだ場合： SIN 端子は割込み入力端子として非選択となり , 本回路は
SIN 端子への入力を "0" 固定として扱います。
"1" を書き込んだ場合： SIN 端子は割込み入力端子として選択され , 本回路は SIN
端子への入力を外部割込み回路の INT00 (ch. 0) へ出力しま
す。このとき , 外部割込み回路の INT00 (ch. 0) の動作が許
可されていると ,SIN 端子への入力信号により外部割込み
が発生します。
このビットにより ,SCK 端子を割込み入力端子として選択するかどうかの設定を行
います。
"0" を書き込んだ場合： SCK 端子は割込み入力端子として非選択となり , 本回路
は SCK 端子への入力を "0" 固定として扱います。
SCK:
bit4 SCK 割込み端子選択 "1" を書き込んだ場合： SCK 端子は割込み入力端子として選択され , 本回路は
SCK端子への入力を外部割込み回路の INT00 (ch. 0) へ出力
ビット
します。このとき , 外部割込み回路の INT00 (ch. 0) の動作
が許可されていると ,SIN 端子への入力信号により外部割
込みが発生します。
EC1：
bit3 EC1 割込み端子選択
ビット
CM26-10129-1
このビットにより ,EC1 端子を割込み入力端子として選択するかどうかの設定を行
います。
"0" を書き込んだ場合： EC1 端子は割込み入力端子として選択されなくなり , 本回
路は EC1 端子への入力を "0" 固定として扱います。
"1" を書き込んだ場合： EC1 端子は割込み入力端子として選択され , 本回路は EC1
端子への入力を外部割込み回路の INT00 (ch. 0) へ出力しま
す。このとき , 外部割込み回路の INT00 (ch. 0) の動作が許
可されていると ,EC1 端子への入力信号により外部割込み
が発生します。
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297
第 16 章割込み端子選択回路
16.4 割込み端子選択回路のレジスタ
MB95390H シリーズ
表 16.4-1 割込み端子選択回路制御レジスタ (WICR) の各ビットの機能 ( ２ / ２ )
ビット名
機能
UI0：
bit2 UI0 割込み端子選択
ビット
このビットにより ,UI0 端子を割込み入力端子として選択するかどうかの設定を行
います。
"0" を書き込んだ場合： UI0 端子は割込み入力端子として非選択となり , 本回路は
UI0 端子への入力を "0" 固定として扱います。
"1" を書き込んだ場合： UI0 端子は割込み入力端子として選択され , 本回路は UI0
端子への入力を外部割込み回路の INT00 (ch. 0) へ出力しま
す。このとき , 外部割込み回路の INT00 (ch. 0) の動作が許
可されていると ,UI0 端子への入力信号により外部割込み
が発生します。
このビットにより ,UCK0 端子を割込み入力端子として選択するかどうかの設定を
行います。
"0" を書き込んだ場合： UCK0 端子は割込み入力端子として非選択となり , 本回路
は UCK0 端子への入力を "0" 固定として扱います。
UCK0：
bit1 UCK0 割込み端子選択 "1" を書き込んだ場合： UCK0 端子は割込み入力端子として選択され , 本回路は
UCK0 端子への入力を外部割込み回路の INT00 (ch. 0) へ出
ビット
力します。このとき , 外部割込み回路の INT00 (ch. 0) の動
作が許可されていると ,UCK0 端子への入力信号により外
部割込みが発生します。
このビットにより ,TRG1 端子を割込み入力端子として選択するかどうかの設定を
行います。
"0" を書き込んだ場合： TRG1 端子は割込み入力端子として選択されなくなり , 本
回路は TRG1 端子への入力を "0" 固定として扱います。
TRG1：
bit0 TRG1 割込み端子選択 "1" を書き込んだ場合： TRG1 端子は割込み入力端子として選択され , 本回路は
TRG1 端子への入力を外部割込み回路の INT00 (ch. 0) へ出
ビット
力します。このとき , 外部割込み回路の INT00 (ch. 0) の動
作が許可されていると ,TRG1 端子への入力信号により外
部割込みが発生します。
MCU スタンバイモード時に , これらのビットが "1" に設定されており , かつ外部割込み回路の
INT00 (ch.0) の動作が許可されている場合 , 選択された端子は入力動作の実行が許可された状態
となります。端子への有効エッジパルス入力により ,MCU はスタンバイモードからウェイク
アップします。スタンバイモードについては「6.8
,
低消費電力モード ( スタンバイモード ) の動
作」を参照してください。
＜注意事項＞
外部割込み回路の INT00 (ch. 0) が動作許可されていない場合 , これらのビットに "1" を書
き込んでも , 各周辺機能端子の入力信号で外部割込みは発生しません。
外部割込み回路の INT00 (ch. 0) が動作許可されている場合,これらのビットを書き換えな
いでください。もし書き換えた場合 , 該当端子の入力レベルによっては , 外部割込み回路
が有効エッジを検出してしまうことがあります。
WICR ( 割込み端子選択回路制御レジスタ ) により複数の割込み端子を同時に選択し , かつ
外部割込み回路の INT00 (ch. 0) の動作が許可 ( 外部割込み回路の EIC00 レジスタの
SL01,SL00 ビットに "00B" 以外を書き込む ) されている場合 , 選択された端子はスタンバ
イモード時においても , 割込み受付けのために入力許可状態となります。
298
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16.5
割込み端子選択回路の動作
第 16 章割込み端子選択回路
16.5 割込み端子選択回路の動作
WICR ( 割込み端子選択回路制御レジスタ ) の設定により , 割込み端子を選択します。
■ 割込み端子選択回路の動作
WICR ( 割込み端子選択回路制御レジスタ ) の設定により , 外部割込み回路 (ch. 0) の
INT00 へ入力される入力端子を選択します。TRG1 端子を割込み端子として選択する
場合の , 割込み端子選択回路と外部割込み回路 (ch. 0) の設定手順を下記に示します。
1) ポート方向 (DDR) レジスタの対応するビットに "0" を書き込んで端子を入力に設
定する。
2) WICR レジスタにより TRG1 端子を割込み入力端子として選択する。
- WICR レジスタへ "01H" を書き込む。このとき,外部割込み回路は外部割込み回路
の EIC00 レジスタの EIE0 ビットへ "0" を書き込んで割込み禁止にしておく。
3) 外部割込み回路 (ch. 0) に INT00 の動作を許可する。
- 外部割込み回路の EIC00 レジスタの SL01,SL00 ビットへ "00B" 以外を設定し , 有
効エッジを選択するとともに , EIE0 ビットへ "1" を書き込んで割込みを許可す
る。
4) 以降の割込み動作は外部割込み回路と同等となる。
- リセット解除後 ,WICR レジスタは "40H" に初期化され , INT00 ビットのみ割込み
端子として選択された状態になります。INT00 端子以外の端子を外部割込み端子
として使用する場合は , 本レジスタを書き換えた後に , 外部割込み回路の動作を
許可してください。
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299
第 16 章割込み端子選択回路
16.6 割込み端子選択回路使用上の注意
16.6
MB95390H シリーズ
割込み端子選択回路使用上の注意
割込み端子選択回路使用上の注意を示します。
• WICR ( 割込み端子選択回路制御レジスタ ) により , 複数の割込み端子を同時に選択
し , かつ外部割込み回路の INT00 (ch. 0) の動作が許可 ( 外部割込み回路の EIC00 レ
ジスタの SL01,SL00 ビットへ "00B" 以外を設定し , 有効エッジを選択するとともに ,
EIE0 ビットへ "1" を書き込んで割込みを許可する ) されている場合 , 選択された端
子はスタンバイモード時においても , 割込み受付けのために入力許可状態となりま
す。
• WICR ( 割込み端子選択回路制御レジスタ ) により , 複数の割込み端子を同時に選択
した場合 , それらの端子へ入力された信号のいずれかが "H" のとき , 外部割込み回
路の INT00 (ch. 0) への入力は "H" として扱われます ( 選択された端子に入力された
信号の "OR" となります )。
300
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第 17 章
LIN-UART
LIN-UART の機能と動作について説明します。
17.1 LIN-UART の概要
17.2 LIN-UART の構成
17.3 LIN-UART の端子
17.4 LIN-UART のレジスタ
17.5 LIN-UART の割込み
17.6 LIN-UART のボーレート
17.7 LIN-UART の動作説明と LIN-UART 設定手順例
17.8 LIN-UART 使用上の注意
17.9 LIN-UART の設定例
CM26-10129-1
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301
第 17 章 LIN-UART
17.1 LIN-UART の概要
17.1
MB95390H シリーズ
LIN-UART の概要
LIN (Local Interconnect Network) -UART は , 外部装置と同期通信もしくは非同期通
信 ( 調歩同期 ) をするための汎用のシリアルデータ通信インタフェースです。双方向通
信機能 ( ノーマルモード ) とマスタ / スレーブ型通信機能 ( マルチプロセッサモード :
マスタ動作とスレーブ動作の両方をサポート ) に加え , LIN バスに対応するための特
別な機能もサポートします。
■ LIN-UART の機能
LIN-UART は , ほかの CPU や周辺装置とシリアルデータを送受信するための汎用シリ
アルデータ通信インタフェースです。表 17.1-1 に , LIN-UART の機能を示します。
表 17.1-1 LIN-UART の機能
機能
データバッファ
全二重ダブルバッファ
シリアル入力
LIN-UART は , 受信したデータを 5 回オーバサンプリングし , サンプリング値
の多数決により受信値を決定します ( 非同期モードのみ )。
転送モード
• クロック同期 ( スタート / ストップ同期 , またはスタート / ストップビット )
• クロック非同期 ( スタート / ストップビットを使用可能 )
ボーレート
• 専用ボーレートジェネレータあり (15 ビットのリロードカウンタで構成さ
れている )
• 外部クロック入力可能。リロードカウンタにより調整できます。
信号方式
• 7 ビット ( 同期モードまたは LIN モード以外 )
• 8 ビット
NRZ (Non Return to Zero)
スタートビットタイミング
非同期モード時は , スタートビット立下りエッジに同期
受信エラー検出
• フレーミングエラー
• オーバランエラー
• パリティエラー ( 動作モード 1 では対応されません )
割込み要求
• 受信割込み ( 受信完了 , 受信エラー検出 , LIN synch break 検出 )
• 送信割込み ( 送信データエンプティ)
• TII0 への割込み要求 (LIN synch field 検出 : LSYN)
マスタ / スレーブ型通信機能
( マルチプロセッサモード )
1 ( マスタ ) － n ( スレーブ ) 間の通信が可能
( マスタとスレーブシステムの両方をサポート )
同期モード
シリアルクロックの送信側 / 受信側
端子アクセス
シリアル入出力端子の状態を直接読出し可能
LIN バスオプション
•
•
•
•
•
同期シリアルクロック
スタート / ストップビットを用いて同期通信するために , SCK 端子に連続出
力可能
クロック遅延オプション
クロックを遅らせるための特殊な同期クロックモード ( 特殊ペリフェラルイ
ンタフェース (SPI) に有効 )
データ長
302
マスタデバイス動作
スレーブデバイス動作
LIN synch break 検出
LIN synch break 生成
8/16 ビット複合タイマに接続している LIN synch field のスタート / ストッ
プエッジの検出
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第 17 章 LIN-UART
17.1 LIN-UART の概要
MB95390H シリーズ
LIN-UART は 4 つの異なるモードで動作します。
動作モードは , LIN-UART シリアルモー
ドレジスタ (SMR) の MD0, MD1 ビットにより選択されます。
動作モード 0 と動作モード
2 は双方向シリアル通信 , 動作モード 1 はマスタ / スレーブ型通信 , 動作モード 3 は LIN
マスタ / スレーブ型通信に使用します。
表 17.1-2 LIN-UART の動作モード
動作モード
データ長
パリティなし
0
ノーマルモード
1
マルチプロセッサ
モード
2
ノーマルモード
3
LIN モード
パリティあり
7 ビットまたは 8 ビット
7 ビットまたは
8 ビット +1*
-
8 ビット
8 ビット
-
同期
方式
ストップ
ビット長
非同期
非同期
1 ビットまた
は 2 ビット
同期
なし , 1 ビッ
ト , 2 ビット
非同期
1 ビット
データビット
フォーマット
LSB ファースト
MSB ファースト
LSB ファースト
-: 使用不可
*: 「+1」は , マルチプロセッサモードで通信制御に使用されるアドレス / データ選択ビット (AD)
LIN-UART シリアルモードレジスタ (SMR) の MD0 と MD1 ビットで , 以下の LIN-UART
の動作モードを選択します。
表 17.1-3 LIN-UART の動作モード
MD1
MD0
0
0
モード
0
非同期 ( ノーマルモード )
種類
0
1
1
非同期 ( マルチプロセッサモード )
1
0
2
同期 ( ノーマルモード )
1
1
3
非同期 (LIN モード )
• 動作モード 1 は , マルチプロセッサモードにおけるマスタとスレーブのいずれの動
作にも対応します。
• 動作モード 3 は , 通信フォーマットが 8 ビットデータ , パリティなし , 1 ストップ
ビット , LSB ファーストに固定されます。
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303
第 17 章 LIN-UART
17.2 LIN-UART の構成
17.2
MB95390H シリーズ
LIN-UART の構成
LIN-UART は以下のブロックで構成されています。
• リロードカウンタ
• 受信制御回路
• 受信シフトレジスタ
• LIN-UART 受信データレジスタ (RDR)
• 送信制御回路
• 送信シフトレジスタ
• LIN-UART 送信データレジスタ (TDR)
• エラー検出回路
• オーバサンプリング回路
• 割込み生成回路
• LIN synch break/synch field 検出回路
• バスアイドル検出回路
• LIN-UART シリアル制御レジスタ (SCR)
• LIN-UART シリアルモードレジスタ (SMR)
• LIN-UART シリアルステータスおよびデータレジスタ (SSR)
• LIN-UART 拡張制御ステータスレジスタ (ESCR)
• LIN-UART 拡張通信制御レジスタ (ECCR)
304
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第 17 章 LIN-UART
17.2 LIN-UART の構成
MB95390H シリーズ
■ LIN-UART のブロックダイヤグラム
図 17.2-1 LIN-UART のブロックダイヤグラム
OTO,
EXT,
REST
࣐ࢩࣥ
ࢡࣟࢵࢡ
PE
ORE FRE
TIE
RIE
LBIE
LBD
㏦ಙࢡࣟࢵࢡ
࣮ࣜࣟࢻ
࢝࢘ࣥࢱ
๭㎸ࡳ
⏕ᡂᅇ㊰
ཷಙࢡࣟࢵࢡ
SCK
㏦ಙไᚚᅇ㊰
ཷಙไᚚᅇ㊰
RBI
TBI
➃Ꮚ
㏦ಙࢫࢱ࣮ࢺ
ᅇ㊰
ࢫࢱ࣮ࢺࣅࢵࢺ
᳨ฟᅇ㊰
ཷಙ
IRQ
SIN
෌ࢫࢱ࣮ࢺཷಙ
࣮ࣜࣟࢻ࢝࢘ࣥࢱ
➃Ꮚ
ཷಙࣅࢵࢺ
࢝࢘ࣥࢱ
㏦ಙࣅࢵࢺ
࢝࢘ࣥࢱ
ཷಙࣃࣜࢸ࢕
࢝࢘ࣥࢱ
㏦ಙࣃࣜࢸ࢕
࢝࢘ࣥࢱ
㏦ಙ
IRQ
TDRE
SOT
࣮࢜ࣂࢧࣥ
ࣉࣜࣥࢢ
ᅇ㊰
➃Ꮚ
RDRF
SOT
8/1 6 ࣅࢵࢺ」ྜ
ࢱ࢖࣐࡬ࡢෆ㒊
ಙྕ
SIN
LIN break/
Synch Field
᳨ฟᅇ㊰
SIN
㏦ಙࢩࣇࢺ
ࣞࢪࢫࢱ
ཷಙࢩࣇࢺ
ࣞࢪࢫࢱ
ࣂࢫ࢔࢖ࢻࣝ LBR
LBL1
᳨ฟᅇ㊰
LBL0
࢚࣮ࣛ
᳨ฟ
PE
ORE
FRE
㏦ಙ㛤ጞ
LIN break
⏕ᡂᅇ㊰
RDR
TDR
RBI
LBD
TBI
ෆ㒊ࢹ࣮ࢱࣂࢫ
PE
ORE
FRE
RDRF
TDRE
BDS
RIE
TIE
SSR
ࣞࢪࢫࢱ
MD1
MD0
OTO
EXT
REST
UPCL
SCKE
SOE
PEN
P
SBL
SMR
CL
ࣞࢪࢫࢱ AD
CRE
RXE
TXE
SCR
ࣞࢪࢫࢱ
LBIE
LBD
LBL1
LBL0
SOPE
SIOP
CCO
SCES
LBR
MS
ESCR SCDE
ࣞࢪࢫࢱ SSM
ECCR
ࣞࢪࢫࢱ
RBI
TBI
● リロードカウンタ
このブロックは , 専用ボーレートジェネレータとして機能する 15 ビットのリロードカ
ウンタで , リロード値に対する 15 ビットレジスタから構成されており , 外部クロック
または内部クロックから送受信クロックを生成します。送信リロードカウンタのカウ
ント値は , ボーレートジェネレータ 1, 0(BGR1, BGR0) より読み出すことができます。
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305
第 17 章 LIN-UART
17.2 LIN-UART の構成
MB95390H シリーズ
● 受信制御回路
このブロックは , 受信ビットカウンタ , スタートビット検出回路 , および受信パリティ
カウンタから構成されています。受信ビットカウンタは , 受信データビットをカウント
し , 指定されたデータ長に応じて 1 データの受信を完了すると LIN-UART 受信データ
レジスタにフラグを設定します。このとき受信割込みが許可されている場合には , 受信
割込み要求が発生します。スタートビット検出回路は , シリアル入力信号におけるス
タートビットを検出します。スタートビットが検出されると , この回路はスタートビッ
トの立下りエッジに同期して , リロードカウンタに信号を送信します。受信パリティカ
ウンタは , 受信データのパリティを計算します。
● 受信シフトレジスタ
SIN端子から入力された受信データをビットシフトしながら取り込み, 受信が完了する
と RDR レジスタに受信データを転送します。
● LIN-UART 受信データレジスタ (RDR)
このレジスタは, 受信データを保持します。シリアル入力データは変換され, LIN-UART
受信データレジスタに格納されます。
● 送信制御回路
このブロックは , 送信ビットカウンタ , 送信スタート回路 , および送信パリティカウン
タから構成されています。送信ビットカウンタは , 送信データビットをカウントし , 指
定されたデータ長に応じて1データの送信を完了すると, 送信データレジスタのフラグ
を設定します。
このとき送信割込みが許可されている場合には , 送信割込み要求が発生
します。
送信スタート回路は , TDR にデータが書き込まれると送信を開始します。送信
パリティカウンタは , データがパリティありの場合 , 送信するデータのパリティビット
を生成します。
● 送信シフトレジスタ
LIN-UART 送信データレジスタ (TDR) に書き込まれたデータは , 送信シフトレジスタ
に転送されます。
そして送信シフトレジスタは , データをビットシフトしながら SOT 端
子に出力します。
● LIN-UART 送信データレジスタ (TDR)
送信データを設定します。このレジスタに書き込まれたデータは , シリアルデータに変
換されて出力されます。
● エラー検出回路
この回路は , 受信終了時に発生するエラーを検出します。エラーが発生すると , 対応す
るエラーフラグを設定します。
● オーバサンプリング回路
非同期モード動作では, オーバサンプリング回路は受信したデータを5回オーバサンプ
リングし , サンプリング値の多数決により受信値を決定します。また , 同期モードでは
動作を停止します。
306
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
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第 17 章 LIN-UART
17.2 LIN-UART の構成
● 割込み生成回路
この回路は , すべての割込み要因を制御します。対応する割込み許可ビットが設定され
ている場合は , 直ちに割込みが発生します。
● LIN synch break/synch field 検出回路
この回路は , LIN マスタノードがメッセージヘッダを送信すると , LIN synch break を検
出します。LIN synch break が検出されると , LBD フラグが設定されます。
LIN synch field
の 1 回目と 5 回目の立下りエッジを検出し , マスタノードが送信する実際のシリアルク
ロック同期を測定するために , 8/16 ビット複合タイマへ内部信号を出力します。
● LIN synch break 生成回路
この回路は , 設定された長さの LIN synch break を生成します。
● バスアイドル検出回路
この回路は , 送受信が行われていないことを検出すると , TBI フラグビットまたは RBI
フラグビットにそれぞれ "1" を設定します。
● LIN-UART シリアル制御レジスタ (SCR)
以下に動作機能を示します。
•
•
•
•
•
パリティビットの有無の設定
パリティビットの選択
ストップビット長の設定
データ長の設定
動作モード 1 でのフレームデータ形式の選択
• エラーフラグのクリア
• 送信の許可 / 禁止
• 受信の許可 / 禁止
● LIN-UART シリアルモードレジスタ (SMR)
以下に動作機能を示します。
• LIN-UART 動作モードの選択
• クロック入力ソースの選択
• 外部クロックへの 1 対 1 接続またはリロードカウンタ接続の選択
• 専用リロードタイマのリセット
• LIN-UART ソフトウェアリセット ( レジスタ設定の維持 )
• シリアルデータ端子への出力の許可 / 禁止
• クロック端子への出力の許可 / 禁止
● LIN-UART シリアルステータスレジスタ (SSR)
以下に動作機能を示します。
• 送受信やエラーの状態確認
• 転送方向 (LSB ファーストまたは MSB ファースト ) の選択
• 受信割込みの許可 / 禁止
• 送信割込みの許可 / 禁止
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307
第 17 章 LIN-UART
17.2 LIN-UART の構成
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● 拡張制御ステータスレジスタ (ESCR)
以下に動作機能を示します
• LIN synch break 割込みの許可 / 禁止
• LIN synch break 検出
• LIN synch break 長の選択
• SIN 端子 , SOT 端子への直接アクセス
• LIN-UART 同期クロックモードにおける連続クロック出力の設定
• サンプリングクロックエッジの選択
● LIN-UART 拡張通信制御レジスタ (ECCR)
以下に動作機能を示します。
• バスアイドル検出
• 同期クロックの設定
• LIN synch break 生成
■ 入力クロック
LIN-UART は , マシンクロックまたは SCK 端子からの入力信号を , 入力クロックとし
て使用します。
入力クロックは , LIN-UART の送受信クロックソースとして使用されます。
308
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第 17 章 LIN-UART
17.3 LIN-UART の端子
MB95390H シリーズ
17.3
LIN-UART の端子
LIN-UART の端子について説明します。
■ LIN-UART の端子
LIN-UART の端子は , 汎用ポートとしても使用されます。
表 17.3-1 に , LIN-UART 端子
の機能と , 使用時の設定を示します。
表 17.3-1 LIN-UART の端子
端子名
端子機能
端子を使用するために必要となる設定
SIN
シリアルデータ入力
入力ポートに設定する。
(DDR: 対応するビット = 0)
SOT
シリアルデータ出力
出力を許可する。
(SMR:SOE = 1)
SCK
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シリアルクロック入出力
この端子をクロック入力に使用する場合は ,
入力ポートに設定する。
(DDR: 対応するビット = 0)
この端子をクロック出力端子として使用する場
合は , 出力を許可する。
(SMR:SCKE = 1)
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309
第 17 章 LIN-UART
17.3 LIN-UART の端子
MB95390H シリーズ
■ LIN-UART の端子のブロックダイヤグラム
図 17.3-1 LIN-UART の端子 SCK(P45/SCK) のブロックダイヤグラム
࿘㎶ᶵ⬟ධຊ
࿘㎶ᶵ⬟ධຊチྍ
࿘㎶ᶵ⬟ฟຊチྍ
࿘㎶ᶵ⬟ฟຊ
ࣉࣝ࢔ࢵࣉ
0
1
PDR࣮ࣜࢻ
1
➃Ꮚ
PDR
0
PDRࣛ࢖ࢺ
ࣅࢵࢺ᧯స࿨௧ᐇ⾜᫬
ෆ㒊ࣂ ࢫ
DDR࣮ࣜࢻ
DDR
DDRࣛ࢖ࢺ
ࢫࢺࢵࣉ, ᫬ィ
㸦SPL = 1㸧
PUL࣮ࣜࢻ
PUL
PULࣛ࢖ࢺ
図 17.3-2 LIN-UART の端子 SOT(P46/SOT) のブロックダイヤグラム
࿘㎶ᶵ⬟ฟຊチྍ
࿘㎶ᶵ⬟ฟຊ
ࣉࣝ࢔ࢵࣉ
0
1
PDR࣮ࣜࢻ
1
➃Ꮚ
PDR
0
PDRࣛ࢖ࢺ
ࣅࢵࢺ᧯స࿨௧ᐇ⾜᫬
ෆ㒊ࣂࢫ
DDR࣮ࣜࢻ
DDR
DDRࣛ࢖ࢺ ࢫࢺࢵࣉ, ᫬ィ㸦SPL = 1㸧
PUL࣮ࣜࢻ
PUL
PULࣛ࢖ࢺ
310
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第 17 章 LIN-UART
17.3 LIN-UART の端子
MB95390H シリーズ
図 17.3-3 LIN-UART の端子 SIN(P47/SIN) のブロックダイヤグラム
࿘㎶ᶵ⬟ධຊ
ࣄࢫࢸࣜࢩࢫ
࿘㎶ᶵ⬟ධຊチྍ
ࣉࣝ࢔ࢵࣉ
0
1
PDR࣮ࣜࢻ
CMOS
➃Ꮚ
PDR
PDRࣛ࢖ࢺ
ࣅࢵࢺ᧯స࿨௧ᐇ⾜᫬
ෆ㒊ࣂࢫ
DDR࣮ࣜࢻ
DDR
DDRࣛ࢖ࢺ
ࢫࢺࢵࣉ, ᫬ィ
㸦SPL = 1㸧
PUL࣮ࣜࢻ
PUL
PULࣛ࢖ࢺ
ILSR࣮ࣜࢻ
ILSR
ILSRࣛ࢖ࢺ
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311
第 17 章 LIN-UART
17.4 LIN-UART のレジスタ
17.4
MB95390H シリーズ
LIN-UART のレジスタ
LIN-UART のレジスタ一覧を示します。
■ LIN-UART のレジスタ
図 17.4-1 LIN-UART のレジスタ
LIN-UART シリアル制御レジスタ (SCR)
bit7
bit6
bit5
アドレス
0050H
PEN
P
SBL
R/W
R/W
R/W
bit4
CL
R/W
bit3
AD
R/W
bit2
CRE
R0,W
bit1
RXE
R/W
bit0
TXE
R/W
初期値
00000000B
LIN-UART シリアルモードレジスタ (SMR)
bit7
bit6
bit5
アドレス
0051H
MD1
MD0
OTO
R/W
R/W
R/W
bit4
EXT
R/W
bit3
REST
R0,W
bit2
UPCL
R0,W
bit1
SCKE
R/W
bit0
SOE
R/W
初期値
00000000B
bit3
TDRE
R/WX
bit2
BDS
R/W
bit1
RIE
R/W
bit0
TIE
R/W
初期値
00001000B
初期値
00000000B
LIN-UART シリアルステータスレジスタ (SSR)
bit7
bit6
bit5
bit4
アドレス
0052H
PE
ORE
FRE
RDRF
R/WX
R/WX
R/WX
R/WX
LIN-UART 受信データレジスタ / 送信データレジスタ (RDR/TDR)
bit7
bit6
bit5
bit4
bit3
bit2
アドレス
0053H
R/W
R/W
R/W
R/W
R/W
R/W
bit1
bit0
R/W
R/W
LIN-UART 拡張制御ステータスレジスタ (ESCR)
bit7
bit6
bit5
bit4
アドレス
0054H
LBIE
LBD
LBL1
LBL0
R(RM1),W
R/W
R/W
R/W
bit0
SCES
R/W
初期値
00000100B
LIN-UART 拡張通信制御レジスタ (ECCR)
bit7
bit6
bit5
アドレス
0055H
LBR
MS
予約
RX,W0
R0,W
R/W
bit4
SCDE
R/W
bit3
SOPE
R/W
R(RM1),W
bit1
CCO
R/W
bit3
SSM
R/W
bit2
予約
RX,W0
bit1
RBI
R/WX
bit0
TBI
R/WX
初期値
000000XXB
bit2
bit1
bit0
初期値
00000000B
R/W
R/W
R/W
LIN-UART ボーレートジェネレータレジスタ 1(BGR1)
bit7
bit6
bit5
bit4
bit3
アドレス
0FBCH
R0/WX
R/W
R/W
R/W
R/W
bit2
SIOP
LIN-UART ボーレートジェネレータレジスタ 0(BGR0)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
アドレス
初期値
0FBDH
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
: リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
R(RM1),W
: リード / ライト可能 ( 読出し値は書込み値と異なります。リードモディファイライト
(RMW) 系命令では , "1" が読み出されます。)
R/WX
: リードオンリ ( 読出し可能。このビットに値を書き込んでも動作に影響はありません。
)
R0,W
: ライトオンリ ( 書込み可能。読出し値は "0" です。)
R0/WX
: 読出し値は "0" です。このビットに値を書き込んでも動作に影響はありません。
RX,W0
: 読出し値は不定で , 書込み値は "0" です。
: 未定義ビット
312
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第 17 章 LIN-UART
17.4 LIN-UART のレジスタ
MB95390H シリーズ
17.4.1
LIN-UART シリアル制御レジスタ (SCR)
LIN-UARTシリアル制御レジスタ(SCR)は, パリティの設定, ストップビット長やデー
タ長の選択 , モード 1 におけるフレームデータ形式の選択 , 受信エラーフラグのクリア ,
および送受信動作の許可 / 禁止の設定を行うためのレジスタです。
■ LIN-UART シリアル制御レジスタ (SCR)
図 17.4-2 LIN-UART シリアル制御レジスタ (SCR)
アドレス
0050H
bit7
bit6
bit5
bit4
bit3
bit2
PEN
P
SBL
CL
AD
CRE RXE TXE
bit1
初期値
bit0
00000000 B
R/W R/W R/W R/W R/W R0,W R/W R/W
送信動作許可ビット
TXE
0
送信禁止
1
送信許可
RXE
0
受信禁止
1
受信許可
受信動作許可ビット
受信エラーフラグクリアビット
CRE
書込み時
0
影響なし
1
受信エラーフラグ (PE,FRE,ORE)
クリア
0
データフレーム
1
アドレスフレーム
データ長選択ビット
CL
0
7 ビット
1
8 ビット
ストップビット長選択ビット
SBL
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常に"0"
を読出し
アドレス/ データ形式選択ビット
AD
R/W
R0,W
読出し時
0
1 ビット
1
2 ビット
P
0
1
偶数パリティ
パリティ選択ビット
奇数パリティ
パリティ許可ビット
PEN
0
パリティなし
1
パリティあり
: リード/ライト可能(読出し値は書込み値と同じとなります。)
: ライトオンリ(書込み可能。読出し値は"0"です。)
: 初期値
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第 17 章 LIN-UART
17.4 LIN-UART のレジスタ
MB95390H シリーズ
表 17.4-1 LIN-UART シリアル制御レジスタ (SCR) の各ビットの機能
ビット名
機能
このビットは , パリティビットの付加 ( 送信時 ) と検出 ( 受信時 ) を行うかどうか
を指定します。
( 注意事項 ) パリティビットは動作モード 0 の場合 , または動作モード 2 で , 同期
データ形式にスタート / ストップビットあり (ECCR:SSM=1) に設定
した場合にのみ付加されます。
このビットは , 動作モード 3(LIN) では "0" に固定されます。
bit7
PEN:
パリティ許可ビット
bit6
P:
パリティ選択ビット
パリティビットあり (SCR：PEN=1) に設定した場合に , 奇数パリティ (1) か偶数パ
リティ (0) のいずれかに設定します。
bit5
SBL:
ストップビット長選
択ビット
このビットは , 動作モード 0, 1( 非同期 ) の場合 , または動作モード 2( 同期 ) でス
タート / ストップビットあり (ECCR:SSM=1) に設定した場合の , ストップビット (
送信データのフレームエンドマーク ) のビット長を設定します。
このビットは , 動作モード 3(LIN) では "0" に固定されます。
( 注意事項 ) 受信時は , 常にストップビットの 1 ビット目だけを検出します。
bit4
CL:
データ長選択ビット
送受信データのデータ長を指定します。このビットは , 動作モード 2, 動作モード 3
では "1" に固定されます。
bit3
AD:
アドレス / データ形
式選択ビット
bit2
CRE:
受信エラーフラグク
リアビット
bit1
RXE:
受信動作許可ビット
bit0
TXE:
送信動作許可ビット
314
このビットは , マルチプロセッサモード ( 動作モード 1) で , 送受信するフレームの
データ形式を指定します。このビットの値は, マスタモード時に書き込んで, スレー
ブモード時は読み出してください。マスタモードの動作は, 以下のようになります。
"0" を書き込んだ場合 : データフレームに設定されます
"1" を書き込んだ場合 : アドレスデータのフレームに設定されます。
読出し値は , 最後に受信したデータ形式となります。
( 注意事項 ) このビットの使用方法については ,「17.8 LIN-UART 使用上の注意」を
参照してください。
このビットは , シリアルステータスレジスタ (SSR) の FRE, ORE, PE フラグを "0" に
クリアします。
"0" を書き込んだ場合 : 動作に影響はありません。
"1" を書き込んだ場合 : エラーフラグがクリアされます。
このビットを読み出すと , その値は常に "0" となります。
このビットは , LIN-UART の受信を許可または禁止します。
"0" を書き込んだ場合 : データフレーム受信が禁止されます。
"1" を書き込んだ場合 : データフレーム受信が許可されます。
動作モード3におけるLIN synch break検出は, このビットの設定に影響されません。
( 注意事項 ) 受信中にデータフレーム受信が禁止 (RXE=0) された場合には , 直ちに
受信動作が停止します。この場合 , データの整合性は保証されません。
このビットは , LIN-UART の送信を許可または禁止します。
"0" を書き込んだ場合 : データフレーム送信が禁止されます。
"1" を書き込んだ場合 : データフレーム送信が許可されます。
( 注意事項 ) 送信中にデータフレーム送信が禁止 (TXE=0) された場合には , 直ちに
送信動作が停止します。この場合, データの整合性は保証されません。
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第 17 章 LIN-UART
17.4 LIN-UART のレジスタ
MB95390H シリーズ
17.4.2
LIN-UART シリアルモードレジスタ (SMR)
LIN-UART シリアルモードレジスタ (SMR) は , 動作モードの選択 , ボーレートクロッ
クの選択 , およびシリアルデータとクロック端子への出力許可または禁止の設定を行
うためのレジスタです。
■ LIN-UART シリアルモードレジスタ (SMR)
図 17.4-3 LIN-UART シリアルモードレジスタ (SMR)
アドレス bit7 bit6 bit5 bit4 bit3 bit2
bit1 bit0
0051H
MD1 MD0 OTO EXT REST UPCL SCKE SOE
初期値
00000000B
R/W R/W R/W R/W R0,W R0,W R/W R/W
SOE
汎用入出力ポート
1
LIN-UARTシリアルデータ出力端子
SCKE
0
1
UPCL
書込み時
1
LIN-UARTリセット
読出し時
常に"0"を
読出し
リロードカウンタリスタートビット
書込み時
0
動作に影響なし
1
リロードカウンタのリスタート
読出し時
常に"0"を
読出し
外部シリアルクロックソース選択ビット
0
ボーレートジェネレータ(リロードカウンタ)を使用
1
外部シリアルクロックソースを使用
OTO
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LIN-UARTプログラマブルクリアビット
動作に影響なし
EXT
R/W
R0,W
LIN-UARTシリアルクロック出力許可ビット
汎用入出力ポートまたはLIN-UARTクロック
入力端子
LIN-UARTのシリアルクロック出力端子
0
REST
MD1
0
0
1
1
LIN-UARTシリアルデータ出力許可ビット
0
1対1外部クロック入力許可ビット
0
ボーレートジェネレータ(リロードカウンタ)を使用
1
外部クロックを直接使用
MD0
0
1
0
1
動作モード選択ビット
モード0：非同期(ノーマルモード）
モード1：非同期(マルチプロセッサモード）
モード2：同期(ノーマルモード）
モード3：非同期(LINモード）
: リード/ライト可能(読出し値は書込み値と同じとなります。)
: ライトオンリ(書込み可能。読出し値は"0"です。)
: 初期値
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第 17 章 LIN-UART
17.4 LIN-UART のレジスタ
MB95390H シリーズ
表 17.4-2 LIN-UART シリアルモードレジスタ (SMR) の各ビットの機能
ビット名
機能
これらのビットは , 動作モードを設定します。
( 注意事項 ) 通信中にモードを変更した場合 , LIN-UART の送受信は一時停止し ,
LIN-UART は次の通信の開始待ち状態となります。
bit7,
bit6
MD1, MD0:
動作モード選択ビッ
ト
bit5
OTO:
1 対 1 外部クロック
入力許可ビット
"1" を書き込んだ場合 : LIN-UART シリアルクロックとして外部クロックを直接
使用することを許可します。
動作モード 2( 非同期 ) に , シリアルクロックの受信側が選択されている場合
(ECCR:MS = 1) は , 外部クロックに使用されます。
EXT=0 の場合 , OTO ビットは "0" に固定されます。
bit4
EXT:
外部シリアルクロッ
クソース選択ビット
このビットは , クロック入力を選択します。
"0" を書き込んだ場合 : 内部ボーレートジェネレータ ( リロードカウンタ ) のク
ロックを選択します。
"1" を書き込んだ場合 : 外部シリアルクロックソースを選択します。
bit3
REST:
リロードカウンタリ
スタートビット
このビットは , リロードカウンタをリスタートします。
"0" を書き込んだ場合 : 動作に影響はありません。
"1" を書き込んだ場合 : リロードカウンタをリスタートします。
このビットを読み出すと , その値は常に "0" となります。
bit2
UPCL:
LIN-UART プログラ
マブルクリアビット
(LIN-UART ソフト
ウェアリセット )
MD1
0
0
1
1
MD0
0
1
0
1
モード
0
1
2
3
種類
非同期 ( ノーマルモード )
非同期 ( マルチプロセッサモード )
同期 ( ノーマルモード )
非同期 (LIN モード )
このビットは , LIN-UART をリセットします。
"0" を書き込んだ場合 : 動作に影響はありません。
"1" を書き込んだ場合 : LIN-UART を即時リセットします (LIN-UART ソフトウェ
アリセット )。ただし , レジスタ設定は維持されます。
このとき , 送受信は一時停止します。すべての送受信割込
み要因 (TDRE, RDRF, LBD, PE, ORE, FRE) は解除されま
す。
割込みおよび送信を禁止に設定した後は , LIN-UART をリ
セットしてください。
また , LIN-UART のリセット後は , 受信データレジスタが
解除され (RDR = 00H), リロードカウンタがリスタートし
ます。
このビットを読み出すと , その値は常に "0" となります。
bit1
SCKE:
LIN-UART シリアル
クロック出力許可
ビット
bit0
SOE:
LIN-UART シリアル
データ出力許可ビッ
ト
316
このビットは , シリアルクロックの入出力ポートを制御します。
"0" を書き込んだ場合 : SCK端子は, 汎用入出力ポートまたはシリアルクロック入
力端子として機能します。
"1" を書き込んだ場合 : SCK 端子は , シリアルクロック出力端子として機能し , 動
作モード 2( 同期 ) でクロックを出力します。
( 注意事項 ) SCK 端子をシリアルクロック入力端子として使用する場合は
(SCKE = 0), SCK と同じ端子を使用する汎用入出力ポートに対応する
DDR レジスタのビットを入力ポートに設定してください。
また , 外部シリアルクロックソース選択ビットによって外部クロック
を選択 (EXT=1) してください。
SCK端子が, シリアルクロック出力端子として設定されている場合(SCKE= 1), SCK
と同じ端子を使用する汎用入出力ポートの状態にかかわらず, シリアルクロック出
力端子として機能します。
このビットは , シリアルデータの出力を許可または禁止します。
"0" を書き込んだ場合 : SOT 端子は汎用入出力ポートとなります。
"1" を書き込んだ場合 : SOT 端子はシリアルデータ出力端子 (SOT) となります。
SOT 端子は , シリアルデータ出力として設定されている場合 (SOE=1), SOT と同じ
端子を使用する汎用入出力ポートの状態にかかわらず , シリアルデータ出力端子
(SOT) として機能します。
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第 17 章 LIN-UART
17.4 LIN-UART のレジスタ
MB95390H シリーズ
17.4.3
LIN-UART シリアルステータスレジスタ (SSR)
LIN-UART シリアルステータスレジスタ (SSR) は , 送受信やエラーの状態の確認 , お
よび割込みの許可または禁止の設定を行うためのレジスタです。
■ LIN-UART シリアルステータスレジスタ (SSR)
図 17.4-4 LIN-UART シリアルステータスレジスタ (SSR)
アドレス
0052H
bit7 bit6
bit5
bit4
bit3
初期値
bit2 bit1 bit0
PE ORE FRE RDRF TDRE BDS RIE TIE
00001000B
R/WXR/WX R/WX R/WX R/WX R/W R/W R/W
送信割込み禁止
1
送信割込み許可
RIE
0
受信割込み禁止
1
受信割込み許可
CM26-10129-1
受信割込み要求許可ビット
0
転送方向選択ビット
LSBファースト (最下位ビットから転送)
1
MSBファースト (最上位ビットから転送)
BDS
R/W
R/WX
送信割込み要求許可ビット
TIE
0
TDRE
送信データエンプティフラグビット
0
送信データレジスタ(TDR)にデータが存在
します
1
送信データレジスタ(TDR)にデータが存在
しません
RDRF
受信データフルフラグビット
0
受信データレジスタ(RDR)にデータが存在
しません
1
受信データレジスタ(RDR)にデータが存在
します
フレーミングエラーフラグビット
FRE
0
フレーミングエラーなし
1
フレーミングエラーあり
オーバランエラーフラグビット
ORE
0
オーバランエラーなし
1
オーバランエラーあり
パリティエラーフラグビット
PE
0
パリティエラーなし
1
パリティエラーあり
: リード/ライト可能(読出し値は書込み値と同じとなります。)
: リードオンリ(読出し可能。このビットに値を書き込んでも動作に影響はありません。)
: 初期値
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第 17 章 LIN-UART
17.4 LIN-UART のレジスタ
MB95390H シリーズ
表 17.4-3 シリアルステータスレジスタ (SSR) の各ビットの機能
ビット名
機能
受信データのパリティエラーを検出します。
• PE ＝ 1 で受信中にパリティエラーが発生すると "1" に設定され , LIN-UART シリ
アル制御レジスタ (SCR) の CRE ビットを "1" に設定するとクリアされます。
• PE ビットと RIE ビットが "1" の場合 , 受信割込み要求を出力します。
• このフラグが設定された場合は , LIN-UART 受信データレジスタ (RDR) のデータ
は無効となります。
受信データのオーバランエラーを検出します。
• 受信中にオーバランが発生すると "1" に設定され , LIN-UART シリアル制御レジ
スタ (SCR) の CRE ビットを "1" に設定するとクリアされます。
• ORE ビットと RIE ビットが "1" の場合 , 受信割込み要求を出力します。
• このフラグが設定された場合は , LIN-UART 受信データレジスタ (RDR) のデータ
は無効となります。
このビットは , 受信データのフレーミングエラーを検出します。
• 受信中にフレーミングエラーが発生すると "1" に設定され , LIN-UART シリアル
制御レジスタ (SCR) の CRE ビットを "1" に設定するとクリアされます。
• FRE ビットと RIE ビットが "1" の場合 , 受信割込み要求を出力します。
• このフラグが設定された場合は , LIN-UART 受信データレジスタ (RDR) のデータ
は無効となります。
このフラグは , LIN-UART 受信データレジスタ (RDR) の状態を示します。
• RDR に受信データがロードされると "1" に設定され , LIN-UART 受信データレジ
スタ (RDR) を読み出すと "0" にクリアされます。
• RDRF ビットと RIE ビットが "1" の場合 , 受信割込み要求が出力されます。
このフラグは , LIN-UART 送信データレジスタ (TDR) の状態を示します。
• TDR を送信データに設定すると "0" となり , TDR に有効なデータが存在してい
ることを示します。データが送信シフトレジスタにロードされてデータ転送が開
始すると "1" となり , TDR に有効なデータが存在しないことを示します。
• TDRE ビットと TIE ビットが "1" の場合 , 送信割込み要求を出力します。
• TDRE ビットが "1" のときに , LIN-UART 拡張通信制御レジスタ (ECCR) の LBR
ビットに "1" を設定すると , TDRE ビットは "0" になります。LIN synch break 生成
後 , TDRE ビットは "1" に戻ります。
( 注意事項 ) TDRE の初期値は "1" です。
このビットは , シリアルデータを最下位ビット側から先に転送するか (LSB ファー
スト , BDS=0), 最上位ビット側から先に転送するか (MSB ファースト , BDS=1) を選
択します。
( 注意事項 ) シリアルデータレジスタのデータの書込み / 読出し時には , 上位側と
下位側のデータが入れ換わります。
このため , RDR レジスタにデータ
を書き込んだ後に BDS ビットを変更すると , RDR レジスタのデータ
は無効になります。
動作モード 3(LIN) では , BDS ビットは "0" に固定されます。
bit7
PE:
パリティエラーフラ
グビット
bit6
ORE:
オーバランエラーフ
ラグビット
bit5
FRE:
フレーミングエラー
フラグビット
bit4
RDRF:
受信データフルフラ
グビット
bit3
TDRE:
送信データエンプ
ティフラグビット
bit2
BDS:
転送方向選択ビット
bit1
RIE:
受信割込み要求許可
ビット
このビットは, 割込みコントローラへの受信割込み要求の出力を許可または禁止し
ます。
RIE ビットと受信データフラグビット (RDRF) が "1" の場合 , または 1 つ以上のエ
ラーフラグビット (PE, ORE, FRE) が "1" の場合は , 受信割込み要求を出力します。
bit0
TIE:
送信割込み要求許可
ビット
このビットは, 割込みコントローラへの送信割込み要求の出力を許可または禁止し
ます。
TIE ビットと TDRE ビットが "1" の場合 , 送信割込み要求を出力します。
318
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第 17 章 LIN-UART
17.4 LIN-UART のレジスタ
MB95390H シリーズ
17.4.4
LIN-UART 受信データレジスタ /LIN-UART 送信デー
タレジスタ (RDR/TDR)
LIN-UART 受信データレジスタと LIN-UART 送信データレジスタは , 同一アドレスに
配置されています。読出し時には受信データレジスタとして機能し , 書込み時には送
信データレジスタとして機能します。
■ LIN-UART 受信データレジスタ (RDR)
図 17.4-5 に , LIN-UART 受信データレジスタ /LIN-UART 送信データレジスタのビット
構成を示します。
図 17.4-5 LIN-UART 受信データレジスタ /LIN-UART 送信データレジスタ (RDR/TDR)
アドレス
0053H
bit
7
6
5
4
3
2
1
0
初期値
00000000B
R/W R/W R/W R/W R/W R/W R/W R/W
データレジスタ
R/W
読出し
LIN-UART受信データレジスタからリード
書込み
LIN-UART送信データレジスタにライト
R/W : リード/ライト可能（読出し値は書込み値と同じとなります。)
LIN-UART 受信データレジスタ (RDR) は , シリアルデータ受信用のデータバッファレ
ジスタです。
シリアル入力端子 (SIN) に送信されたシリアル入力データ信号が , シフトレジスタで変
換され , その変換データが LIN-UART 受信データレジスタ (RDR) に格納されます。
データ長が 7 ビットの場合は , 上位 1 ビット (RDR:D7) は "0" となります。
受信データが , LIN-UART 受信データレジスタ (RDR) に格納されると , 受信データフル
フラグビット (SSR:RDRF) が "1" に設定されます。受信割込みが許可されている場合
(SSR:RIE = 1) には , 受信割込み要求が発生します。
LIN-UART 受信データレジスタ (RDR) は , 受信データフルフラグビット (SSR:RDRF) が
"1" の状態で読み出してください。受信データフルフラグビット (SSR:RDRF) は , LINUART 受信データレジスタ (RDR) を読み出すと自動的に "0" にクリアされます。また ,
受信割込みが許可されていて , エラーが生じていない場合には受信割込みもクリアさ
れます。
受信エラーが発生 (SSR:PE, ORE, FRE のいずれかが "1") した場合 , LIN-UART 受信デー
タレジスタ (RDR) のデータは無効となります。
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第 17 章 LIN-UART
17.4 LIN-UART のレジスタ
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■ LIN-UART 送信データレジスタ (TDR)
LIN-UART 送信データレジスタ (TDR) は , シリアルデータ送信用のデータバッファレ
ジスタです。
送信が許可されている場合 (SCR:TXE=1) に , 送信するデータを LIN-UART 送信データ
レジスタ (TDR) に書き込むと , 送信データは送信シフトレジスタに転送され , シリアル
データに変換されて , シリアルデータ出力端子 (SOT) から送出されます。
データ長が 7 ビットの場合 , 上位 1 ビット (TDR:D7) のデータは無効となります。
送信データエンプティフラグ (SSR:TDRE) は , 送信データが LIN-UART 送信データレ
ジスタ (TDR) に書き込まれると "0" にクリアされます。
送信データエンプティフラグ (SSR:TDRE) は , データが送信シフトレジスタに転送され
, データ送信が開始すると "1" に設定されます。
送信データエンプティフラグ (SSR:TDRE) が "1" になると , 次の送信データを TDR に
書き込むことができます。送信割込みが許可されている場合には , 送信割込みが発生し
ます。TDR への次の送信データの書込みは , 送信割込みの発生後 , または , 送信データ
エンプティフラグ (SSR:TDRE) が "1" になったときに行ってください。
＜注意事項＞
LIN-UART 送信データレジスタは書込み専用のレジスタで , 受信データレジスタは読出し
専用のレジスタです。2つのレジスタは同一アドレスに配置されているため, 書込み値と読
出し値が異なります。
したがって , INC 命令や DEC 命令などのリードモディファイライト
(RMW) 系命令は使用できません。
320
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第 17 章 LIN-UART
17.4 LIN-UART のレジスタ
MB95390H シリーズ
17.4.5
LIN-UART 拡張制御ステータスレジスタ (ESCR)
LIN-UART 拡張制御ステータスレジスタ (ESCR) は , LIN synch break 割込み許可 / 禁
止 , LIN synch break 長選択 , LIN synch break 検出 , SIN および SOT 端子への直接
アクセス , LIN-UART 同期クロックモードでの連続クロック出力 , およびサンプリン
グクロックエッジを設定します。
■ LIN-UART 拡張制御ステータスレジスタ (ESCR)
図 17.4-6 に , LIN-UART 拡張制御ステータスレジスタ (ESCR) のビット構成を ,
表 17.4-4 に , 各ビットの機能の一覧を示します。
図 17.4-6 LIN-UART 拡張制御ステータスレジスタ (ESCR)
アドレス bit7
0054H
LBIE
R/W
bit6
bit5
LBD
LBL1 LBL0 SOPE SIOP CCO SCES
R(RM1),W
R/W
bit4
R/W
bit3
R/W
bit2
R(RM1),W
bit1
R/W
初期値
bit0
00000100B
R/W
サンプリングクロックエッジ選択ビット（モード2）
SCES
0
クロックの立上りエッジでサンプリング（ノーマル）
1
クロックの立下りエッジでサンプリング（反転クロック）
CCO
0
1
SIOP
0
1
SOPE
0
1
LBL0
0
1
0
1
LBD
0
1
LBIE
0
1
連続クロック出力許可ビット（モード2）
連続クロック出力禁止
連続クロック出力許可
シリアル入出力端子直接アクセスビット
書込み時（SOPE = 1）
読出し時
SOT端子を" 0" に固定
SIN端子の値を読出し
SOT端子を" 1" に固定
シリアル出力端子直接アクセス許可ビット
シリアル出力端子直接アクセス禁止
シリアル出力端子直接アクセス許可
LBL1
0
0
1
1
LIN synch break長選択ビット
13ビット分
14ビット分
15ビット分
16ビット分
LIN synch break検出フラグビット
書込み時
読出し時
LIN synch break検出フラグ
LIN
synch
break検出なし
クリア
影響なし
LIN synch break検出あり
LIN synch break検出割込み許可ビット
LIN synch break検出割込み禁止
LIN synch break検出割込み許可
: リード/ライト可能(読出し値は書込み値と同じとなります。)
R/W
R(RM1),W : リード/ライト可能(読出し値は書込み値と異なります。リードモディファイライト(RMW)系
命令では，"1" が読み出されます。)
: 初期値
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17.4 LIN-UART のレジスタ
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表 17.4-4 LIN-UART 拡張制御ステータスレジスタ (ESCR) の各ビットの機能
ビット名
bit7
bit6
機能
LBIE:
LIN synch break 検出
割込み許可ビット
このビットは , LIN synch break 検出割込みを許可または禁止します。
LIN synch break 検出フラグ (LBD) が "1" で , 割込みが許可されている (LBIE=1) と ,
割込みが発生します。
動作モード 1, 動作モード 2 では "0" に固定されます。
LBD:
LIN synch break 検出
フラグビット
このビットは , LIN synch break を検出します。
動作モード 3 で LIN synch break が検出される ( シリアル入力が 11 ビット幅以上で
は "0" になる ) と , "1" に設定されます。LBD ビットを "0" に設定すると , LBD ビッ
トと割込みはクリアされます。リードモディファイライト (RMW) 系命令によりこ
のビットを読み出すと , 常に "1" が読み出されますが , これは LIN synch break が検
出されたことを示すものではありません。
( 注意事項 ) LIN synch break 検出を行う際には , LIN synch break 検出割込みを許可
(LBIE=1) に設定した後 , 受信禁止 (SCR:RXE=0) に設定してください。
これらのビットは , LIN synch break 生成時間を何ビット分とするかを設定します。
受信 LIN synch break 長は常に 11 ビットです。
LBL1/LBL0:
LIN synch break 長
選択ビット
SOPE:
シリアル出力端子
直接アクセス許可
ビット *
bit5,
bit4
bit3
このビットは , SOT 端子への直接書込みを許可または禁止します。
シリアルデータ出力が許可されている (SMR:SOE = 1) 状態で , このビットに "1" を
設定すると , SOT 端子への直接書込みが可能となります。*
SIOP:
シリアル入出力端子
直接アクセスビット
bit2
*
bit1
bit0
このビットは , シリアル入出力端子への直接アクセスを制御します。
通常の読出し命令で SIOP ビットを読み出すと , 常に SIN 端子の値を返します。
シリアル出力端子への直接アクセスが許可されている場合 (SOPE=1) は , このビッ
トに値に設定すると , その値は SOT 端子に反映されます。*
( 注意事項 ) ビット操作命令を使用した場合は , SIOP ビットは , 読出しサイクル
内の SOT 端子のビット値を返します。
CCO:
連続クロック出力
許可ビット
このビットは , SCK 端子からの連続シリアルクロック出力を許可または禁止しま
す。
シリアルクロック送信側が選択されている動作モード 2( 同期 ) で , CCO ビットに
"1"を設定すると, SCK端子がクロック出力端子として使用されている場合に, SCK
端子からの連続シリアルクロック出力が可能となります。
( 注意事項 ) CCO ビットが "1" のときは , ECCR レジスタの SSM ビットを "1" に
設定してください。
SCES:
サンプリング
クロックエッジ
選択ビット
このビットは , サンプリングエッジを選択します。シリアルクロック受信側が選択
されている動作モード 2( 同期 ) で , SCES ビットに "1" を設定すると , サンプリン
グエッジが立上りエッジから立下りエッジへと切り換わります。
シリアルクロック送信側が選択されている動作モード 2( 同期 ) で (ECCR:MS = 0),
SCK端子がクロック出力端子として使用されている場合, 内部シリアルクロック信
号と出力クロック信号は反転します。
動作モード 0/1/3 では , このビットを "0" に設定してください。
*: SOPE と SIOP の相互作用
SOPE
SIOP
SIOP への書込み
SIOP の読出し
0
R/W
影響なし ( ただし書込み値は保持されます )
SIN の値を返します
1
R/W
"0" または "1" を SOT に書き込みます
SIN の値を返します
1
RMW
322
SOT の値を読み出し , "0" または "1" を書き込みます
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第 17 章 LIN-UART
17.4 LIN-UART のレジスタ
MB95390H シリーズ
17.4.6
LIN-UART 拡張通信制御レジスタ (ECCR)
LIN-UART 拡張通信制御レジスタ (ECCR) は , バスアイドル検出 , 同期クロック設定 ,
および LIN synch break の生成を行うためのレジスタです。
■ LIN-UART 拡張通信制御レジスタ (ECCR)
図 17.4-7 に , LIN-UART 拡張通信制御レジスタ (ECCR) のビット構成を , 表 17.4-5 に ,
各ビットの機能の一覧を示します。
図 17.4-7 LIN-UART 拡張通信制御レジスタ (ECCR)
࢔ࢻࣞࢫ bit7
0055H
ண⣙
bit6
bit5
bit4
bit3
bit2
bit1
bit0
LBR
MS
SCDE
SSM
ண⣙
RBI
TBI
R/W
R/W
R/W RX,W0 R/WX R/WX
RX,W0 R0,W
ึᮇ್
000000XXB
TBI*
0
1
㏦ಙࣂࢫ࢔࢖ࢻ᳨ࣝฟࣇࣛࢢࣅࢵࢺ
㏦ಙ୰
㏦ಙືస࡞ࡋ
RBI*
0
1
ཷಙࣂࢫ࢔࢖ࢻ᳨ࣝฟࣇࣛࢢࣅࢵࢺ
ཷಙ୰
ཷಙືస࡞ࡋ
ண⣙ࣅࢵࢺ
ㄞฟࡋ್ࡣ୙ᐃ࡛ࡍࠋ
ᖖ࡟" 0"࡟タᐃࡋ࡚ࡃࡔࡉ࠸ࠋ
SSM
0
1
ࢫࢱ࣮ࢺ/ ࢫࢺࢵࣉチྍࣅࢵࢺ㸦࣮ࣔࢻ2㸧
ࢫࢱ࣮ࢺ/ ࢫࢺࢵࣉࣅࢵࢺ࡞ࡋ
ࢫࢱ࣮ࢺ/ ࢫࢺࢵࣉࣅࢵࢺ࠶ࡾ
ࢩࣜ࢔ࣝࢡࣟࢵࢡ㐜ᘏチྍࣅࢵࢺ㸦࣮ࣔࢻ2㸧
SCDE
ࢡࣟࢵࢡ㐜ᘏ⚗Ṇ
0
ࢡࣟࢵࢡ㐜ᘏチྍ
1
MS
0
1
LBR
0
1
ࢩࣜ࢔ࣝࢡࣟࢵࢡ㏦ಙഃ/ཷಙഃᶵ⬟㑅ᢥࣅࢵࢺ㸦࣮ࣔࢻ2㸧
ࢩࣜ࢔ࣝࢡࣟࢵࢡ㏦ಙഃ㸦ࢩࣜ࢔ࣝࢡࣟࢵࢡⓎ⏕㸧
ࢩࣜ࢔ࣝࢡࣟࢵࢡཷಙഃ㸦እ㒊ࢩࣜ࢔ࣝࢡࣟࢵࢡཷಙ㸧
LIN synch break⏕ᡂࣅࢵࢺ㸦࣮ࣔࢻ3㸧
᭩㎸ࡳ᫬
ㄞฟࡋ᫬
ᙳ㡪࡞ࡋ
ᖖ࡟" 0" ࢆㄞฟࡋ
LIN synch break⏕ᡂ
ண⣙ࣅࢵࢺ
ㄞฟࡋ್ࡣ୙ᐃ࡛ࡍࠋᖖ࡟" 0" ࡟タᐃࡋ࡚ࡃࡔࡉ࠸ࠋ
: ࣮ࣜࢻ/ࣛ࢖ࢺྍ⬟(ㄞฟࡋ್ࡣ᭩㎸ࡳ್࡜ྠࡌ࡜࡞ࡾࡲࡍࠋ)
: ࣮ࣜࢻ࢜ࣥࣜ(ㄞฟࡋྍ⬟ࠋࡇࡢࣅࢵࢺ࡟್ࢆ᭩ࡁ㎸ࢇ࡛ࡶືస࡟ᙳ㡪ࡣ࠶ࡾࡲࡏࢇࠋ)
: ࣛ࢖ࢺ࢜ࣥࣜ(᭩㎸ࡳྍ⬟ࠋㄞฟࡋ್ࡣ"0"࡛ࡍࠋ)
: ㄞฟࡋ್ࡣ୙ᐃ࡜࡞ࡾ, ᭩㎸ࡳ್ࡣ"0"࡛ࡍࠋ
: ୙ᐃ
: ึᮇ್
*: ືస࣮ࣔࢻ2࡛SSM = 0ࡢ࡜ࡁ࡟ࡣᮍ౑⏝
R/W
R/WX
R0,W
RX,W0
X
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第 17 章 LIN-UART
17.4 LIN-UART のレジスタ
MB95390H シリーズ
表 17.4-5 LIN-UART 拡張通信制御レジスタ (ECCR) の各ビットの機能
ビット名
機能
bit7
予約ビット
読出し値は不定です。
このビットは常に "0" を設定してください。
bit6
LBR:
LIN synch break 生成
ビット
動作モード 3 において , このビットに "1" が設定されている場合は , ESCR レジス
タの LBL0/LBL1 ビットで指定された長さの LIN synch break が生成されます。
動作モード 0/1/2 では , このビットを "0" に設定してください。
bit5
MS:
シリアルクロック送
信側 / 受信側選択
ビット
このビットは , 動作モード 2 において , シリアルクロックの送信側 / 受信側を選択
します。
送信側 (MS = 0) が選択されている場合 , LIN-UART は同期クロックを生成します。
受信側 (MS = 1) が選択されている場合 , LIN-UART は外部シリアルクロックを受信
します。動作モード 0/1/3 では , このビットは "0" に固定されます。
このビットの変更は , SCR:TXE ビットが "0" の場合にのみ行ってください。
( 注意事項 ) シリアルクロック受信側選択時は , クロックソースを外部クロックに
設定し , 外部クロック入力を許可 (SMR:SCKE=0, EXT=1, OTO=1) に
する必要があります。
bit4
SCDE:
シリアルクロック遅
延許可ビット
シリアルクロック送信側が選択されている動作モード 2 で , SCDE ビットに "1" を
設定すると , 図 17.7-5 に示すような遅延したシリアルクロックが出力されます。遅
延したシリアルクロックを出力するこの機能は , シリアルペリフェラルインタ
フェース (SPI) に有効です。
このビットは , 動作モード 0/1/3 では "0" に固定されます。
bit3
SSM:
スタート / ストップ
ビットモード許可
ビット
bit2
予約ビット
bit1
bit0
324
RBI:
受信バスアイドル検
出フラグビット
TBI:
送信バスアイドル検
出フラグビット
動作モード 2 で , このビットに "1" を設定すると , 同期データ形式に
スタート / ストップビットが付加されます。
動作モード 0/1/3 では , このビットは "0" に固定されます。
読出し値は不定です。
このビットは常に "0" を設定してください。
SIN 端子が "H" レベルで , かつ受信動作をしていない場合 , このビットは "1" にな
ります。動作モード 2 で SSM=0 の場合は , このビットを使用しないでください。
SOT 端子に送信動作がない場合 , このビットは "1" になります。動作モード 2 で
SSM=0 の場合は , このビットを使用しないでください。
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第 17 章 LIN-UART
17.4 LIN-UART のレジスタ
MB95390H シリーズ
17.4.7
LIN-UART ボーレートジェネレータレジスタ 1, 0
(BGR1, BGR0)
LIN-UART ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) は , シリアルクロッ
クの分周比を設定します。
また , 送信リロードカウンタのカウント値を読み出すこと
ができます。
■ LIN-UART ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0)
図 17.4-8 に , LIN-UART ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) のビット
構成を示します。
図 17.4-8 LIN-UART ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0)
BGR1
࢔ࢻࣞࢫ
0FBCH
bit7
-
bit6
bit5
bit4
bit3
bit2
bit1
bit0
BGR14 BGR13 BGR12 BGR11 BGR10 BGR9 BGR8
R0/WX R/W
R/W
R/W
R/W
R/W
ึᮇ್
00000000B
R/W R/W
R/W
᭩㎸ࡳ
ㄞฟࡋ
࣮ࣜࣟࢻ࢝࢘ࣥࢱbit 8㹼bit 14࡟᭩㎸ࡳ
㏦ಙ࣮ࣜࣟࢻ࢝࢘ࣥࢱbit 8㹼bit 14ࡢㄞฟࡋ
LIN-UART࣮࣮࣎ࣞࢺࢪ࢙ࢿ࣮ࣞࢱࣞࢪࢫࢱ1
ㄞฟࡋ
"0"ࢆㄞࡳฟࡋࡲࡍ
ᮍᐃ⩏ࣅࢵࢺ
BGR0
bit7 bit6 bit5 bit4 bit3 bit2 bit1
bit0
࢔ࢻࣞࢫ
BGR7
BGR6
BGR5
BGR4
BGR3
BGR2
BGR1
BGR0
0FBDH
R/W
R/W
R/W
R/W
R/W
R/W
R/W
ึᮇ್
00000000B
R/W
R/W
LIN-UART࣮࣮࣎ࣞࢺࢪ࢙ࢿ࣮ࣞࢱࣞࢪࢫࢱ0
᭩㎸ࡳ
࣮ࣜࣟࢻ࢝࢘ࣥࢱbit 0㹼bit 7࡟᭩㎸ࡳ
ㄞฟࡋ
㏦ಙ࣮ࣜࣟࢻ࢝࢘ࣥࢱbit 0㹼bit 7ࡢㄞฟࡋ
R/W : ࣮ࣜࢻ/ࣛ࢖ࢺྍ⬟㸦ㄞฟࡋ್ࡣ᭩㎸ࡳ್࡜ྠࡌ࡜࡞ࡾࡲࡍࠋ㸧
R0/WX : ㄞฟࡋ್ࡣ"0"࡛ࡍࠋࡇࡢࣅࢵࢺ࡟್ࢆ᭩ࡁ㎸ࢇ࡛ࡶືస࡟ᙳ㡪ࡣ࠶ࡾࡲࡏࢇࠋ
LIN-UART ボーレートジェネレータレジスタは , シリアルクロックの分周比を設定します。
BGR1 は上位ビット , BGR0 は下位ビットに対応します。
BGR1 および BRG0 は , カウン
タのリロード値を書き込むことと , 送信リロードカウンタの値を読み出すことができ
ます。また , BGR1 と BGR0 は , バイトアクセスおよびワードアクセスが可能です。
LIN-UARTボーレートジェネレータレジスタにリロード値を設定すると, リロードカウ
ンタはカウントを開始します。
＜注意事項＞
このレジスタへの書込みは , LIN-UART の動作停止中にのみ行ってください。
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325
第 17 章 LIN-UART
17.5 LIN-UART の割込み
MB95390H シリーズ
LIN-UART の割込み
17.5
LIN-UART には , 受信割込みと送信割込みがあり , 以下の要因で発生します。各割込み
には , 割込み番号と割込みベクタが割り当てられています。また , 8/16 ビット複合タ
イマの割込みを使用した LIN synch field エッジ検出割込み機能もあります。
• 受信割込み
LIN-UART 受信データレジスタ (RDR) に受信データが設定された場合 , 受信エ
ラーが発生した場合 , また , LIN synch break が検出されたときに発生します。
• 送信割込み
送信データが LIN-UART 送信データレジスタ (TDR) から送信シフトレジスタに転
送され , データ送信が開始した場合に発生します。
■ 受信割込み
表 17.5-1 に , 受信割込みの制御ビットと割込み要因を示します。
表 17.5-1 受信割込みの割込み制御ビットと割込み要因
割込み要求
フラグ
フラグ
レジスタ
ビット
動作モード
0
1
2
3
割込み要因
割込み要因
許可ビット
受信データの RDR への書
込み
RDRF
SSR
○
○
○
○
ORE
SSR
○
○
○
○ オーバランエラー
FRE
SSR
○
○
△
○ フレーミングエラー
PE
SSR
○
×
△
× パリティエラー
LBD
ESCR
×
×
×
○ LIN synch break 検出
割込み要求フラグの
クリア
受信データの読出し
SSR:RIE
ESCR:LBIE
受信エラーフラグクリ
アビット (SCR:CRE) へ
の "1" の書込み
ESCR:LBD への "0" の
書込み
○ : 使用ビット
× : 未使用ビット
△ :ECCR:SSM = 1 の場合のみ使用可能
● 受信割込み
以下に示す動作のいずれかが受信モードで発生すると, その動作に対応するLIN-UART
シリアルステータスレジスタ (SSR) のビットに "1" が設定されます。
データ受信完了
受信データが , LIN-UART シリアル入力シフトレジスタから LIN-UART 受信データ
レジスタ (RDR) へ転送された場合 (RDRF=1)
オーバランエラー
RDRF = 1 の状態で , CPU が RDR レジスタを読み出す前に次のシリアルデータを受
信した場合 (ORE = 1)
フレーミングエラー
ストップビット受信エラーが発生した場合 (FRE=1)
パリティエラー
パリティ検出エラーが発生した場合 (PE=1)
326
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第 17 章 LIN-UART
17.5 LIN-UART の割込み
MB95390H シリーズ
上記フラグビットのいずれかが "1" のとき , 受信割込みが許可 (SSR:RIE=1) されている
場合は , 受信割込み要求が発生します。
RDRF フラグは , LIN-UART 受信データレジスタ (RDR) を読み出すと , 自動的に "0" に
クリアされます。
エラーフラグはすべて , LIN-UART シリアル制御レジスタ (SCR) の受
信エラーフラグクリアビット (CRE) に "1" に設定すると , "0" にクリアされます。
＜注意事項＞
CRE フラグは書込み専用で , "1" がフラグに書き込まれた後 , 1 クロックサイクルの間 "1"
を保持します。
● LIN synch break 割込み
動作モード 3 で , LIN-UART が LIN スレーブ動作を実行する場合は , LIN synch break 割
込みが機能します。
内部データバス ( シリアル入力 ) が 11 ビットの間以上 "0" になると , LIN-UART 拡張制
御ステータスレジスタ (ESCR) の LIN synch break 検出フラグビット (LBD) が "1" に設
定されます。LIN synch break 割込みと LBD フラグは , LBD フラグに "0" に設定すると
クリアされます。LIN synch field内で8/16ビット複合タイマ割込みが発生する前に, LBD
フラグをクリアしてください。
LIN synch break 検出を行うには , 受信禁止 (SCR:RXE=0) にする必要があります。
■ 送信割込み
表 17.5-2 に , 送信割込みの制御ビットと割込み要因を示します。
表 17.5-2 送信割込みの割込み制御ビットと割込み要因
割込み要求
フラグ
ビット
フラグ
レジスタ
動作モード
0
1
2
3
TDRE
SSR
○
○
○
○
割込み要因
割込み要因許可
ビット
送信レジスタが空き
になった
SSR:TIE
割込み要求フラグの
クリア
送信データの書込み
○ : 使用ビット
● 送信割込み
送信データが LIN-UART 送信データレジスタ (TDR) から送信シフトレジスタに転送さ
れ , データ送信が開始すると , LIN-UART シリアルステータスレジスタ (SSR) の送信
データレジスタエンプティフラグビット (TDRE) に "1" が設定されます。このとき , 送
信割込みが許可されている場合 (SSR:TIE = 1) には , 送信割込み要求が発生します。
＜注意事項＞
ハードウェアリセット / ソフトウェアリセット後の TDRE の初期値は "1" であるため , TIE
ビットが "1" に設定されると , 直ちに割込みが発生します。
TDRE は , LIN-UART 送信デー
タレジスタ (TDR) にデータを書き込むことでのみクリアされます。
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327
第 17 章 LIN-UART
17.5 LIN-UART の割込み
MB95390H シリーズ
■ LIN Synch Field エッジ検出割込み (8/16 ビット複合タイマ割込み )
表 17.5-3 に , LIN synch field エッジ検出割込みの制御ビットと割込み要因を示します。
表 17.5-3 LIN Synch Field エッジ検出割込みの割込み制御ビットと割込み要因
割込み要求
フラグ
フラグビットレジスタ
IR
IR
T00CR1
T00CR1
0
動作モード
1
2
3
×
×
×
×
割込み要因
LIN synch field の 1 回目の
立下りエッジ
×
○
×
LIN synch field の 5 回目の
○
立下りエッジ
割込み要因
許可ビット
割込み要求フラグの
クリア
T00CR1:IE
T00CR1:IR への "0"
の書込み
○ : 使用ビット
× : 未使用ビット
● LIN synch field エッジ検出割込み (8/16 ビット複合タイマ割込み )
動作モード 3 で , LIN-UART が LIN スレーブ動作を実行する場合は , LIN synch field エッ
ジ検出割込みが機能します。
LIN synch break 検出後 , 内部信号 (LSYN) は LIN synch field の 1 回目の立下りエッジで
"1" に設定され , 5 回目の立下りエッジ後に "0" に設定されます。内部信号を 8/16 ビット
複合タイマへ入力するように 8/16 ビット複合タイマ側で設定し , かつ両方のエッジを
検出するように設定した場合 , 8/16 ビット複合タイマ割込みが許可されていると 8/16
ビット複合タイマ割込みが発生します。
8/16 ビット複合タイマで検出されたカウント値の差 ( 図 17.5-1 を参照 ) は , マスタシリ
アルクロックの 8 ビット分に相当します。この値から新しいボーレートを計算できま
す。
ボーレートを設定した後 , 設定された次のスタートビットで検出された立下りエッジ
から , 新しいボーレート値が有効となります。
図 17.5-1 8/16 ビット複合タイマによるボーレートの計算
LIN synch field
受信データ
スタート RDR
RDR
RDR
RDR
RDR
RDR
RDR
RDR ストップ
ビットビット0 ビット1 ビット2 ビット3 ビット4 ビット5 ビット6 ビット7 ビット
内部信号
(LSYN)
8/16ビット
複合タイマ
データ=0x55
キャプチャ値1
キャプチャ値2
カウント値の差＝キャプチャ値2 －キャプチャ値1
328
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第 17 章 LIN-UART
17.5 LIN-UART の割込み
MB95390H シリーズ
■ LIN-UART の割込みに関連するレジスタとベクタテーブルのアドレス
表 17.5-4 LIN-UART の割込みに関連するレジスタとベクタテーブルのアドレス
割込み要因
割込み要求番号
LIN-UART( 受信 )
IRQ07
LIN-UART( 送信 )
IRQ08
割込みレベル設定レジスタ
レジスタ
設定ビット
ILR1
L07
ILR2
L08
ベクタテーブルのアドレス
上位
下位
FFECH
FFEDH
FFEAH
FFEBH
各周辺機能のそれぞれの割込み要求番号およびベクタテーブルのアドレスについては
「付録 B 割込み要因一覧表」を参照してください。
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329
第 17 章 LIN-UART
17.5 LIN-UART の割込み
17.5.1
MB95390H シリーズ
受信割込み発生とフラグセットのタイミング
受信が完了したとき (SSR:RDRF), または受信エラーが発生した場合 (SSR:PE, ORE,
FRE) に , 受信割込みが発生します。
■ 受信割込み発生とフラグセットのタイミング
動作モード 0, 1, 2(SSM=1), 3 で最初のストップビットが検出された場合 , または動作
モード 2(SSM=0) で最終データビットが検出された場合に , 受信データが LIN-UART 受
信データレジスタ (RDR) に格納されます。受信が完了した場合 (SSR:RDRF=1), または受
信エラーが発生した場合 (SSR:PE, ORE, FRE=1) に , 各エラーフラグが設定されます。
エ
ラーフラグが設定された場合に , 受信割込みが許可されている (SSR:RIE = 1) と , 受信割
込みが発生します。
＜注意事項＞
各動作モードで , 受信エラーが発生した場合は , LIN-UART 受信データレジスタ (RDR) の
データは無効となります。
図 17.5-2 に , 受信動作とフラグセットのタイミングを示します。
図 17.5-2 受信動作とフラグセットのタイミング
受信データ
( モード 0/3)
受信データ
( モード 1)
受信データ
( モード 2)
ST
D0
D1
D2
…
D5
D6
D7/P
SP
ST
ST
D0
D1
…
D2
D6
D7
AD
SP
ST
D0
D1
D2
…
D4
D5
D6
D7
D0
PE*1, FRE
RDRF
ORE*2
(RDRF = 1)
受信割込み発生
* 1:PE フラグは , 動作モード 1 および 3 では常に "0" となります。
* 2: オーバランエラーは , 受信データが読み出される前に次のデータが転送された場合 (RDRF = 1) に発生します。
ST: スタートビット , SP: ストップビット , AD: モード 1( マルチプロセッサ ) アドレスデータ選択ビット
＜注意事項＞
図 17.5-2 は , 動作モード 0 におけるすべての受信動作を示すものではありません。受信動
作例では , 通信フォーマットが 7 ビットデータ , パリティあり ( パリティビット =" 偶数パ
リティ" または " 奇数パリティ"), ストップビット 1 と 8 ビットデータ , パリティなし , ス
トップビット 1 の例のみ示されています。
330
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第 17 章 LIN-UART
17.5 LIN-UART の割込み
MB95390H シリーズ
図 17.5-3 ORE フラグセットのタイミング
受信データ
ST 0
1 2
3 4 5 6
7
SP
ST 0
1 2
3 4 5 6
7
SP
RDRF
ORE
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331
第 17 章 LIN-UART
17.5 LIN-UART の割込み
MB95390H シリーズ
送信割込み発生とフラグセットのタイミング
17.5.2
送信割込みは , 送信データが LIN-UART 送信データレジスタ (TDR) から送信シフトレ
ジスタに転送され , データ送信が開始した場合に発生します。
■ 送信割込み発生とフラグセットのタイミング
LIN-UART 送信データレジスタ (TDR) に書き込まれたデータが送信シフトレジスタに
転送され, そのデータの送信が開始すると, TDRレジスタへの次のデータの書込みが可
能な状態 (SSR:TDRE=1) になります。データ送信が開始する場合 , 送信割込みが許可さ
れている場合 (SSR:TIE = 1) には , 送信割込みが発生します。
TDRE ビットは読出し専用です。LIN-UART 送信データレジスタ (TDR) にデータが書き
込まれた場合にのみ , "0" にクリアされます。
図 17.5-4 に , 送信動作とフラグセットのタイミングを示します。
図 17.5-4 送信動作とフラグセットのタイミング
㏦ಙ๭㎸ࡳⓎ⏕
㏦ಙ๭㎸ࡳⓎ⏕
࣮ࣔࢻ0/1/3:
TDR᭩㎸ࡳ
TDRE
ࢩࣜ࢔ࣝฟຊ
ST D0 D1 D2 D3 D4 D5 D6 D7
P SP ST D0 D1 D2 D3 D4 D5 D6 D7 P SP
AD
AD
㏦ಙ๭㎸ࡳⓎ⏕
㏦ಙ๭㎸ࡳⓎ⏕
࣮ࣔࢻ2 (SSM = 0):
TDR᭩㎸ࡳ
TDRE
ࢩࣜ࢔ࣝฟຊ
D0 D1 D2 D3 D4 D5 D6 D7 D0 D1 D2 D3 D4 D5 D6 D7 D0 D1 D2 D3 D4
ST:ࢫࢱ࣮ࢺࣅࢵࢺ, D0㹼D7: ࢹ࣮ࢱࣅࢵࢺ, P: ࣃࣜࢸ࢕, SP: ࢫࢺࢵࣉࣅࢵࢺ
AD:࢔ࢻࣞࢫࢹ࣮ࢱ㑅ᢥࣅࢵࢺ (࣮ࣔࢻ1)
＜注意事項＞
図 17.5-4 は , 動作モード 0 におけるすべての送信動作を示すものではありません。
8 ビッ
トデータ , パリティあり (" 偶数パリティ" または " 奇数パリティ"), ストップビット 1 によ
る送信動作例を示しています。
パリティビットは動作モード 3 の場合 , もしくは動作モード 2 で SSM ＝ 0 の場合には送
信されません。
332
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第 17 章 LIN-UART
17.5 LIN-UART の割込み
■ 送信割込み要求発生タイミング
送信割込みが許可されている場合 (SSR:TIE=1) に , TDRE フラグに "1" が設定されると ,
送信割込みが発生します。
＜注意事項＞
初期状態では , TDRE ビットが "1" になっているので , 送信割込みが許可 (SSR:TIE=1) さ
れると , 直ちに送信割込みが発生します。TDRE ビットのクリアは , 送信データレジスタ
(TDR) に新規データを書き込むことしかないため , 送信割込み許可のタイミングには注意
してください。
各周辺機能の割込み要求番号およびベクタテーブルアドレスについては ,「付録 B 割込
み要因一覧表」
を参照してください。
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333
第 17 章 LIN-UART
17.6 LIN-UART のボーレート
17.6
MB95390H シリーズ
LIN-UART のボーレート
LIN-UART の入力クロック ( 送受信クロックソース ) は , 次の中からいずれかを選択
できます。
• マシンクロックをボーレートジェネレータ ( リロードカウンタ ) に入力
• 外部クロックをボーレートジェネレータ ( リロードカウンタ ) に入力
• 外部クロック (SCK 端子入力クロック ) を直接使用
■ LIN-UART ボーレート選択
ボーレートは , 次の 3 種類の中から 1 種類を選択できます。
図 17.6-1 に , ボーレート選
択回路を示します。
● 専用ボーレートジェネレータ ( リロードカウンタ ) で内部クロックを分周して得られる
ボーレート
内部リロードカウンタは 2 つあり , それぞれ送信シリアルクロックと受信シリアルク
ロックに対応しています。
LIN-UART ボーレートジェネレータレジスタ 1, 0 (BGR1,
BGR0) で 15 ビットのリロード値を設定することにより , ボーレートを選択します。
リロードカウンタは , BGR1 と BGR0 に設定された値で内部クロックを分周します。
このボーレートは , 非同期モードと同期モード ( シリアルクロック送信側 ) 時に使用し
ます。
クロックソースの設定は , 内部クロックとボーレートジェネレータクロック使用を選
択 (SMR:EXT=0, OTO=0) してください。
● 専用ボーレートジェネレータ ( リロードカウンタ ) で外部クロックを分周して得られる
ボーレート
リロードカウンタのクロックソースに外部クロックを使用します。
LIN-UART ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) で 15 ビットのリロー
ド値を設定することにより , ボーレートを選択します。
リロードカウンタは , BGR1 と BGR0 に設定された値で外部クロックを分周します。
このボーレートは , 非同期モード時に使用します。
クロックソースの設定は , 外部クロックとボーレートジェネレータクロック使用を選
択 (SMR:EXT=1, OTO=0) してください。
● 外部クロック (1 対 1 モード ) によるボーレート
LIN-UART のクロック入力端子 (SCK) から入力されたクロックをそのままボーレート
として使用します ( 動作モード 2 スレーブ動作 ( 同期 )(ECCR:MS=1))。
このクロックは , 同期モード ( シリアルクロック受信側 ) 時に使用します。
クロックソースを設定する場合は , 外部クロックと , 外部クロック直接使用を選択
(SMR:EXT = 1, OTO = 1) してください。
334
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第 17 章 LIN-UART
17.6 LIN-UART のボーレート
MB95390H シリーズ
図 17.6-1 LIN-UART ボーレート選択回路
REST
࣮ࣜࣟࢻ್㸸V
ࢭࢵࢺ
ཷಙ
15ࣅࢵࢺ࣮ࣜࣟࢻ࢝࢘ࣥࢱ
ࢫࢱ࣮ࢺࣅࢵࢺ
❧ୗࡾ࢚ࢵࢪ᳨ฟ
Rxc = 0?
ཷಙࢡࣟࢵࢡ
F/F
࣮ࣜࣟࢻ
Rxc = v/2?
0
ࣜࢭࢵࢺ
1
࣮ࣜࣟࢻ್㸸V
EXT
MCLK
0
㏦ಙ
15ࣅࢵࢺ࣮ࣜࣟࢻ࢝࢘ࣥࢱ
(࣐ࢩࣥࢡࣟࢵࢡ)
SCK
ࢭࢵࢺ
Txc = 0?
OTO
F/F
࣮ࣜࣟࢻ
1
(እ㒊ࢡࣟࢵࢡධຊ)
࢝࢘ࣥࢱ್㸸Txc
Txc = v/2?
0
ࣜࢭࢵࢺ
1
㏦ಙࢡࣟࢵࢡ
ෆ㒊ࢹ࣮ࢱࣂࢫ
EXT
REST
OTO
CM26-10129-1
SMR
ࣞࢪࢫࢱ
BGR14
BGR13
BGR12
BGR11
BGR10
BGR9
BGR8
BGR1
ࣞࢪࢫࢱ
BGR7
BGR6
BGR5
BGR4
BGR3
BGR2
BGR1
BGR0
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BGR0
ࣞࢪࢫࢱ
335
第 17 章 LIN-UART
17.6 LIN-UART のボーレート
17.6.1
MB95390H シリーズ
ボーレート設定
ボーレート設定と , シリアルクロック周波数の計算結果を示します。
■ ボーレートの計算
2 つの 15 ビットリロードカウンタは , LIN-UART ボーレートジェネレータレジスタ 1,
0 (BGR1, BGR0) で設定します。
ボーレート計算式を以下に示します。
リロード値 :
v=(
MCLK
b
)-1
v: リロード値 , b: ボーレート , MCLK: マシンクロック , または外部クロック周波数
計算例
マシンクロック 10MHz, 内部クロック使用 , ボーレートを 19200 bps に設定する場合 ,
次のようになります。
リロード値 :
v= (
10 × 106
19200
) -1 = 519.83... ≒ 520
よって , 実際のボーレートは以下のように計算できます。
b=
MCLK
(v + 1)
=
10 × 106
521
= 19193.8579
＜注意事項＞
リロードカウンタは , リロード値に "0" が設定されると停止します。このため , 最小のリ
ロード値は "1" としてください。
非同期モードで送受信する場合は , 受信値を決定するために 5 回オーバサンプリングしな
ければならないため , リロード値は最小でも "4" に設定する必要があります。
336
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
第 17 章 LIN-UART
17.6 LIN-UART のボーレート
MB95390H シリーズ
■ 各クロック速度のリロード値とボーレート
表 17.6-1 に , 各クロック速度のリロード値とボーレートを示します。
表 17.6-1 リロード値とボーレート
8 MHz (MCLK)
ボー
レート
10 MHz (MCLK)
16 MHz (MCLK)
16.25 MHz (MCLK)
リロード
値
周波数偏差
リロード
値
周波数偏差
リロード
値
周波数偏差
リロード
値
周波数偏差
2M
-
-
4
0
7
0
-
-
1M
7
0
9
0
15
0
-
-
500000
15
0
19
0
31
0
-
-
400800
-
-
-
-
-
-
-
-
250000
31
0
39
0
63
0
64
0
230400
-
-
-
-
68
- 0.64
-
-
153600
51
- 0.16
64
- 0.16
103
- 0.16
105
0.19
125000
63
0
79
0
127
0
129
0
115200
68
- 0.64
86
0.22
138
0.08
140
- 0.04
76800
103
0.16
129
0.16
207
- 0.16
211
0.19
57600
138
0.08
173
0.22
277
0.08
281
- 0.04
38400
207
0.16
259
0.16
416
0.08
422
- 0.04
28800
277
0.08
346
- 0.06
555
0.08
563
- 0.04
19200
416
0.08
520
0.03
832
- 0.04
845
- 0.04
10417
767
< 0.01
959
< 0.01
1535
< 0.01
1559
< 0.01
9600
832
- 0.04
1041
0.03
1666
0.02
1692
0.02
7200
1110
< 0.01
1388
< 0.01
2221
< 0.01
2256
< 0.01
4800
1666
0.02
2082
- 0.02
3332
< 0.01
3384
< 0.01
2400
3332
< 0.01
4166
< 0.01
6666
< 0.01
6770
< 0.01
1200
6666
< 0.01
8334
< 0.01
13332
< 0.01
13541
< 0.01
600
13332
< 0.01
16666
< 0.01
26666
< 0.01
27082
< 0.01
300
26666
< 0.01
-
-
53332
< 0.01
54166
< 0.01
周波数偏差 (dev.) の単位は % です。MCLK はマシンクロックです。
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337
第 17 章 LIN-UART
17.6 LIN-UART のボーレート
MB95390H シリーズ
■ 外部クロック
LIN-UART シリアルモードレジスタ (SMR) の EXT ビットを "1" に設定すると外部ク
ロックが選択されます。
ボーレートジェネレータでは , 外部クロックは内部クロックと
同じように使用できます。
動作モード 2( 同期 ) でスレーブ動作を使用する場合は , 1 対 1 外部クロック入力モード
(SMR:OTO=1) を選択します。このモードでは , SCK に入力された外部クロックが LINUART シリアルクロックに直接入力されます。
＜注意事項＞
外部クロック信号は LIN-UART で , 内部クロック (MCLK: マシンクロック ) に同期します。
したがって , 外部クロックの周期が内部クロックの周期の半分より高速である場合 , 外部
クロックが分周不可能となるため , 外部クロック信号は不安定な状態になります。
SCK クロックの値は MB95390H シリーズのデータシートを参照してください。
338
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第 17 章 LIN-UART
17.6 LIN-UART のボーレート
MB95390H シリーズ
■ 専用ボーレートジェネレータ ( リロードカウンタ ) の動作
図 17.6-2 に , リロード値 "832" を用いた 2 つのリロードカウンタの動作例を示します。
図 17.6-2 専用ボーレートジェネレータ ( リロードカウンタ ) の動作
送受信クロック
リロードカウンタ
(V+1)/2 で立下り
002
001
832
831
830
829
828
417
416
415
414
413
412
411
リロードカウンタ値
＜注意事項＞
シリアルクロック信号の立下りエッジは , リロード値を 2 で割った値 [(V+1)/2] をカウン
トした後に発生します。
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339
第 17 章 LIN-UART
17.6 LIN-UART のボーレート
17.6.2
MB95390H シリーズ
リロードカウンタ
専用ボーレートジェネレータとして機能する15ビットのリロードカウンタです。外部
クロックまたは内部クロックより , 送受信クロックを生成します。
また , 送信リロードカウンタのカウント値を LIN-UART ボーレートジェネレータレジ
スタ 1, 0 (BGR1, BGR0) より読み出すことができます。
■ リロードカウンタの機能
リロードカウンタには, 送信リロードカウンタと受信リロードカウンタの2種類があり
ます。
リロードカウンタは , 専用ボーレートジェネレータとして機能します。リロード
値に対する 15 ビットレジスタから構成されており , 外部クロックまたは内部クロック
より送受信クロックを生成します。また , 送信リロードカウンタのカウント値を LINUART ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) より読み出すことができま
す。
● カウントの開始
LIN-UART ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) にリロード値を書き込
むと , リロードカウンタはカウントを開始します。
● リスタート
リロードカウンタは以下の条件でリスタートします。
送信 / 受信リロードカウンタ共通の条件
• LIN-UART プログラマブルリセット (SMR:UPCL ビット )
• プログラマブルリスタート (SMR:REST ビット )
受信リロードカウンタの条件
• 非同期モードでの , スタートビット立下りエッジの検出
● 簡易タイマ機能
LIN-UART シリアルモードレジスタ (SMR) の REST ビットを "1" に設定すると , 次のク
ロックサイクルで 2 つのリロードカウンタはリスタートします。
この機能により , 送信リロードカウンタを簡易的なタイマとして使用することが可能
です。
図 17.6-3 に , この機能の使用例を示します ( リロード値が 100 の場合 )。
340
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第 17 章 LIN-UART
17.6 LIN-UART のボーレート
MB95390H シリーズ
図 17.6-3 リロードタイマのリスタートによる簡易的タイマの使用例
MCLK
(࣐ࢩࣥࢡࣟࢵࢡ)
᭩㎸ࡳ
SMRࣞࢪࢫࢱ
RESTࣅࢵࢺ
᭩㎸ࡳಙྕ
࣮ࣜࣟࢻ
࣮ࣜࣟࢻ࢝࢘ࣥࢱ
37 36 35 100 99 98 97 96 95 94 93 92 91 90 89 88 87
BGR0/BGR1ࣞࢪࢫࢱ
ㄞฟࡋಙྕ
90
ࣞࢪࢫࢱㄞฟࡋ್
: ືస࡟ᙳ㡪ࡀ࠶ࡾࡲࡏࢇ
この例におけるリスタート後のマシンクロックサイクル数 "cyc" は , 以下の式で求めら
れます。
cyc = v - c + 1 = 100 - 90 + 1 = 11
v: リロード値 , c: リロードカウンタ値
＜注意事項＞
SMR:UPCL ビットを "1" に設定することにより LIN-UART をリセットした場合にも , 送信
リロードカウンタはリスタートします。
自動リスタート ( 受信リロードカウンタのみ )
非同期モードでスタートビット立下りエッジが検出されると , 受信リロードカウン
タがリスタートします。この自動リスタート機能は , 受信シフトレジスタを受信デー
タに同期させるためのものです。
● カウンタのクリア
リセットすると , LIN-UART ボーレートジェネレータレジスタ 1, 0(BGR1, BGR0) のリ
ロード値とリロードカウンタは "00H" にクリアされ , リロードカウンタは停止します。
LIN-UART リセット (SMR:UPCL への "1" の書込み ) により , カウンタ値は一時的に
"00H" にクリアされますが , リロード値は保持されているため , リロードカウンタはリ
スタートします。
リスタートの設定 (SMR:REST への "1" の書込み ) では , リロードカウンタは , カウン
タ値を "00H" にクリアすることなく , リスタートします。
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341
第 17 章 LIN-UART
17.7 LIN-UART の動作説明と LIN-UART 設定手順例
17.7
MB95390H シリーズ
LIN-UART の動作説明と LIN-UART 設定手順例
LIN-UART は , 動作モード 0/2 の双方向シリアル通信 , 動作モード 1 のマスタ / スレー
ブ通信 , 動作モード 3 の LIN マスタ / スレーブ通信で動作します。
■ LIN-UART の動作
● 動作モード
LIN-UART には , 4 種類の動作モード (0 ～ 3) があり , 表 17.7-1 に示すように , それぞれ
CPU 間の接続方式やデータ転送方式が異なります。
表 17.7-1 LIN-UART の動作モード
データ長
動作モード
0
1
パリティなし
ノーマルモード
パリティあり
7 ビットまたは 8 ビット
マルチプロセッサ 7 ビットまたは
モード
8 ビット +1*
2
ノーマルモード
3
LIN モード
8 ビット
8 ビット
非同期
非同期
-
ストップ
ビット長
同期方式
同期
1 ビットまたは 2
ビット
LSB ファースト
MSB ファースト
なし , 1 ビット ,
2 ビット
1 ビット
非同期
-
データビット
フォーマット
LSB ファースト
-: 使用不可
*: 「+1」は , マルチプロセッサモードにおける通信制御に使用されるアドレス / データ選択ビット (AD)
LIN-UART シリアルモードレジスタ (SMR) の MD0 と MD1 ビットにより , 以下の LINUART の動作モードを選択します。
表 17.7-2 LIN-UART の動作モード
MD1
MD0
0
0
モード
0
非同期 ( ノーマルモード )
種類
0
1
1
非同期 ( マルチプロセッサモード )
1
0
2
同期 ( ノーマルモード )
1
1
3
非同期 (LIN モード )
＜注意事項＞
• 動作モード 1 でマスタ / スレーブ接続されたシステムにおいて , マスタとスレーブいず
れの動作にも対応しています。
• 動作モード 3 では , 通信フォーマットは 8 ビットデータ , パリティなし , 1 ストップビッ
ト , LSB ファーストに固定されます。
• 動作モードを切り換えた場合 , すべての送受信動作は中止され , LIN-UART は次の送受
信待ち状態になります。
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第 17 章 LIN-UART
17.7 LIN-UART の動作説明と LIN-UART 設定手順例
■ CPU 間接続方式
CPU 間接続方式として , 外部クロック 1 対 1 接続 ( ノーマルモード ) とマスタ / スレー
ブ型接続 ( マルチプロセッサモード ) のいずれかを選択できます。どちらの方式でも ,
CPU はデータ長 , パリティ設定 , 同期方式などをすべての CPU 間で統一しておく必要
があります。CPU の動作モードは , 次のように選択します。
• 1 対 1 接続 :
2 つの CPU 間で動作モード 0, 動作モード 2 のいずれかの同じ方式を
採用する必要があります。非同期方式では動作モード 0, 同期方式で
は動作モード 2 を選択してください。また , 動作モード 2 では 1 つの
CPU 側をシリアルクロック送信側へ , もう 1 つの CPU 側をシリアル
クロック受信側へ設定してください。
• マスタ / スレーブ接続 : 動作モード 1 を選択します。
CPU をマスタ / スレーブ
システムとして使用してください。
■ 同期方式
非同期方式では , 受信クロックは受信スタートビットの立下りエッジに同期します。同
期方式では , 受信クロックはシリアルクロック送信側のクロック信号 , または送信側と
して動作する LIN-UART のクロック信号に同期させることができます。
■ 信号方式
NRZ(Non Return to Zero) 形式です。
■ 送受信許可
LIN-UART は , SCR:TXE ビットと SCR:RXE ビットによって , それぞれ送信と受信の動
作を制御します。
送信または受信を禁止するには , 次の操作を実行します。
• 受信動作中に受信を禁止する場合 , 受信が終了するのを待ち , 受信データレジスタ
(RDR) を読み出してから , 受信を禁止します。
• 送信動作中に送信を禁止する場合 , 送信が終了するのを待ってから , 送信を禁止し
ます。
■ 設定手順例
以下に , LIN-UART の設定手順例を示します。
● 初期設定
1) ポート入力 (DDR4) を設定します。
2) 割込みレベル (ILR1, ILR2) を設定します。
3) データ形式を設定し , 送受信動作を許可します (SCR)。
4) 動作モードとボーレートを選択し , 端子出力を許可します (SMR)。
5) ボーレートジェネレータ 1, 0(BGR1, BGR0) を設定します。
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343
第 17 章 LIN-UART
17.7 LIN-UART の動作説明と LIN-UART 設定手順例
17.7.1
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非同期モード ( 動作モード 0, 1) の動作
LIN-UART を動作モード 0( ノーマルモード ), または動作モード 1( マルチプロセッサ
モード ) で使用する場合 , 転送方式は非同期となります。
■ 非同期モードの動作
● 送受信データ形式
送受信データは必ずスタートビット ("L" レベル ) で始まり , その後に指定されたデー
タビット長の送受信が行なわれ , 最後に少なくとも 1 ビットのストップビット ("H" レベ
ル ) で終了します。
ビット転送方向 (LSB ファーストまたは MSB ファースト ) は , LIN-UART シリアルス
テータスレジスタ (SSR) の BDS ビットで決定されます。パリティありの場合は , パリ
ティビットは常に最終データビットと最初のストップビットの間に配置されます。
動作モード 0 では , データ長は 7 ビットまたは 8 ビットです。パリティありを選択でき
ます。ストップビット長は , 1 ビットまたは 2 ビットから選択できます。
動作モード 1 では , データ長は 7 ビットまたは 8 ビットです。アドレス / データビット
が付加され , パリティは付加されません。ストップビット長は , 1 ビットまたは 2 ビット
から選択できます。
送受信フレームのビット長に関する式を , 以下に示します。
長さ = 1 + d + p + s
(d = データビット数 [7 または 8], p = パリティ[0 または 1],
s = ストップビット数 [1 または 2])
図 17.7-1 に , 非同期モード ( 動作モード 0 または動作モード 1) における送受信データ
形式を示します。
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第 17 章 LIN-UART
17.7 LIN-UART の動作説明と LIN-UART 設定手順例
図 17.7-1 送受信データ形式 ( 動作モード 0, 1)
[ືస࣮ࣔࢻ0]
ST D0
D1 D2 D3 D4 D5 D6 D7 SP SP
ST D0
D1 D2 D3 D4 D5 D6 D7 SP
ST D0
D1 D2 D3 D4 D5 D6 D7
P
SP SP
ST D0
D1 D2 D3 D4 D5 D6 D7
P
SP
ST D0
D1 D2 D3 D4 D5 D6 SP SP
ST D0
D1 D2 D3 D4 D5 D6 SP
ST D0
D1 D2 D3 D4 D5 D6
P:࡞ࡋ
ࢹ࣮ࢱ8ࣅࢵࢺ
P:࠶ࡾ
P:࡞ࡋ
ࢹ࣮ࢱ7ࣅࢵࢺ
P
SP SP
P:࠶ࡾ
ST D0
D1 D2 D3 D4 D5 D6
P
SP
ST D0
D1 D2 D3 D4 D5 D6 D7 AD SP SP
ST D0
D1 D2 D3 D4 D5 D6 D7 AD SP
ST D0
D1 D2 D3 D4 D5 D6 AD SP SP
ST D0
D1 D2 D3 D4 D5 D6 AD SP
[ືస࣮ࣔࢻ1]
ࢹ࣮ࢱ8ࣅࢵࢺ
ST: ࢫࢱ࣮ࢺࣅࢵࢺ
SP: ࢫࢺࢵࣉ࣮ࣔࢻ
P: ࣃࣜࢸ࢕ࣅࢵࢺ
AD: ࢔ࢻࣞࢫ/ࢹ࣮ࢱࣅࢵࢺ
ࢹ࣮ࢱ7ࣅࢵࢺ
＜注意事項＞
LIN-UART シリアルステータスレジスタ (SSR) の BDS ビットを "1"(MSB ファースト ) に
設定すると , ビットは D7, D6, …D1, D0(P) の順序で処理されます。
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第 17 章 LIN-UART
17.7 LIN-UART の動作説明と LIN-UART 設定手順例
MB95390H シリーズ
● 送信
LIN-UART シリアルステータスレジスタ (SSR) の送信データレジスタエンプティフラ
グビット (TDRE) が "1" の場合には , LIN-UART 送信データレジスタ (TDR) に送信デー
タを書き込むことができます。データを書き込むと , TDRE フラグは "0" となります。
TDRE フラグが "0" になったときに送信が許可されていれば (SCR:TXE = 1), TDR に書
き込まれたデータは送信シフトレジスタに書き込まれ , シリアルクロックの次のサイ
クルでスタートビットから順に送信が開始します。
送信割込みが許可されている場合 (TIE = 1) に , 送信データが LIN-UART 送信データレ
ジスタ (TDR) から送信シフトレジスタに転送されると , TDRE フラグが "1" に設定され ,
割込みが発生します。
データ長が 7 ビットに設定 (CL=0) されている場合 , 転送方向選択ビット (BDS) の設定
(LSB ファーストまたは MSB ファースト ) にかかわらず , TDR レジスタの bit7 が不使
用ビットになります。
＜注意事項＞
送信データエンプティフラグビット (SSR:TDRE) の初期値は "1" であるため , 送信割込み
が許可 (SSR:TIE=1) されると , 直ちに割込みが発生します。
● 受信
受信が許可されていると (SCR:RXE=1), 受信動作を行います。スタートビットを検出す
ると , LIN-UART シリアル制御レジスタ (SCR) で定義されているデータ形式に従って 1
フレームデータの受信が行われます。エラーが発生した場合には , エラーフラグ
(SSR:PE, ORE, FRE) が設定されます。1 フレームデータの受信が完了すると , 受信デー
タは受信シフトレジスタから LIN-UART 受信データレジスタ (RDR) へ転送され , 受信
データレジスタフルフラグビット (SSR:RDRF) が "1" に設定されます。このとき , 受信
割込み要求が既に許可 (SSR:RIE=1) されていれば , 受信割込み要求が出力されます。
受信データを読み出す際には , まずエラーフラグの状態を調べて正常に受信が行われ
たことを確認し , 受信が正常であれば , LIN-UART 受信データレジスタ (RDR) からデー
タを読み出してください。
受信エラーが発生している場合には , エラー処理を行ってくだ
さい。
受信データを読み出すと , 受信データレジスタフルフラグビット (SSR:RDRF) がクリア
されます。
データ長が 7 ビットに設定 (CL=0) されている場合 , 転送方向選択ビット (BDS) の設定
(LSB ファーストまたは MSB ファースト ) にかかわらず , RDR レジスタの bit7 が不使
用ビットになります。
＜注意事項＞
LIN-UART 受信データレジスタ (RDR) のデータは , 受信データレジスタフルフラグビット
(SSR:RDRF) が "1" に設定され , エラーが発生しなかった (SSR:PE, ORE, FRE=0) 場合に
有効となります。
346
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第 17 章 LIN-UART
17.7 LIN-UART の動作説明と LIN-UART 設定手順例
MB95390H シリーズ
● 入力クロック
内部クロックまたは外部クロックを使用します。ボーレートについては , ボーレート
ジェネレータを選択してください (SMR:EXT=0 または 1, OTO=0)。
● ストップビットと受信バスアイドルフラグ
送信では , ストップビット数を 1 ビットまたは 2 ビットから選択できます。
2 ビットを
選択した場合には , 両方のストップビットが受信中に検出されます。
最初のストップビットが検出されると , 受信データレジスタフルフラグ (SSR:RDRF) が
"1" になります。
その後にスタートビットが検出されなければ , 受信バスアイドルフラ
グ (ECCR:RBI) が "1" になり , 受信動作がないことを示します。
● エラー検出
動作モード0では , パリティエラー, オーバランエラー, およびフレームエラーを検出で
きます。
動作モード 1 では , オーバランエラーとフレームエラーを検出できます。ただし , パリ
ティエラーは検出できません。
● パリティ
パリティビットの付加 ( 送信時 ) と検出 ( 受信時 ) の設定が可能です。
パリティ許可ビット (SCR:PEN) でパリティの有無を , パリティ選択ビット (SCR:P) で
奇数 / 偶数パリティを選択できます。
動作モード 1 では , パリティは使用できません。
図 17.7-2 パリティありの場合の送信データ
SIN
ST
SP
1 0 1 1 0 0 0 0 0
SOT
ST
受信中 , パリティエラーは偶
数パリティにおいて発生します
(SCR:P = 0)
SP
偶数パリティの送信
(SCR:P = 0)
SP
奇数パリティの送信
(SCR:P = 1)
1 0 1 1 0 0 0 0 1
SOT
ST
1 0 1 1 0 0 0 0 0
データ
パリティ
ST: スタートビット , SP: ストップビット , パリティあり (PEN = 1)
( 注意事項 ) 動作モード 1 では , パリティは使用できません。
● データ信号方式
NRZ データ形式です。
● データビット転送方式
データビット転送方式は , LSB ファーストまたは MSB ファーストが選択できます。
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第 17 章 LIN-UART
17.7 LIN-UART の動作説明と LIN-UART 設定手順例
17.7.2
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同期モード ( 動作モード 2) の動作
LIN-UART を動作モード 2( ノーマルモード ) で使用する場合 , 転送方式はクロック同
期転送となります。
■ 同期モード ( 動作モード 2) の動作
● 送受信データ形式
同期モードでは , 8 ビットデータが送受信されます。データフォーマットは , スタート
ビットとストップビットの有無を選択できます (ECCR:SSM)。また , スタート / ストッ
プビットありの場合 (ECCR:SSM=1) は , パリティビットの有無も選択できます
(SCR:PEN)。
図 17.7-3 に , 同期モード ( 動作モード 2) におけるデータ形式を示します。
図 17.7-3 送受信データ形式 ( 動作モード 2)
㏦ཷಙࢹ࣮ࢱ
(ECCR:SSM=0,SCR:PEN=0)
D0 D1 D2 D3 D4 D5 D6 D7
*
㏦ཷಙࢹ࣮ࢱ
(ECCR:SSM=1,SCR:PEN=0)
ST D0 D1 D2 D3 D4 D5 D6 D7
SP
㏦ཷಙࢹ࣮ࢱ
(ECCR:SSM=1,SCR:PEN=1)
ST D0
P
SP
*
D1 D2 D3 D4 D5 D6 D7
SP
SP
*: 2ࢫࢺࢵࣉࣅࢵࢺ࡟タᐃ (SCR:SBL = 1)ࡋࡓሙྜ
ST:ࢫࢱ࣮ࢺࣅࢵࢺ, SP:ࢫࢺࢵࣉࣅࢵࢺ, P:ࣃࣜࢸ࢕ࣅࢵࢺ
ࢹ࣮ࢱ㌿㏦᪉ἲ:LSBࣇ࢓࣮ࢫࢺ
● クロック反転機能
LIN-UART 拡張制御ステータスレジスタ (ESCR) の SCES ビットが "1" の場合 , シリア
ルクロックは反転します。シリアルクロック受信側が選択されている場合 , LIN-UART
は受信したシリアルクロックの立下りエッジでデータをサンプリングします。シリア
ルクロック送信側が選択されている場合は , SCES ビットが "1" のとき , マークレベル
が "0" になります。
図 17.7-4 クロック反転時の送信データ形式
࣐࣮ࢡࣞ࣋ࣝ
㏦ཷಙࢡࣟࢵࢡ
(SCES = 0, CCO = 0) :
㏦ཷಙࢡࣟࢵࢡ
(SCES = 1, CCO = 0) :
ࢹ࣮ࢱࢫࢺ࣮࣒ࣜ (SSM = 1)
(ࣃࣜࢸ࢕࡞ࡋ, ࢫࢺࢵࣉࣅࢵࢺ)
࣐࣮ࢡࣞ࣋ࣝ
ST
SP
ࢹ࣮ࢱࣇ࣮࣒ࣞ
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第 17 章 LIN-UART
17.7 LIN-UART の動作説明と LIN-UART 設定手順例
MB95390H シリーズ
● スタート / ストップビット
LIN-UART 拡張通信制御レジスタ (ECCR) の SSM ビットが "1" の場合は , 非同期モー
ドと同様にスタートビットとストップビットがデータ形式に付加されます。
● クロックの供給
クロック同期モード ( ノーマル ) では , 送受信データビット数はクロックサイクル数と
同じでなければなりません。スタート / ストップビットが許可されている場合は追加さ
れたスタート / ストップビット分まで一致している必要があります。
シリアルクロック送信側が選択されており(ECCR:MS＝0), シリアルクロック出力が許
可されている (SMR:SCKE ＝ 1) 場合は , 送受信中に同期クロックが自動的に出力され
ます。シリアルクロック受信側 (ECCR:MS ＝ 1) が選択されているか , シリアルクロック
出力が禁止されている (SMR:SCKE ＝ 0) 場合は , 送受信データビット数と等しいクロッ
クサイクルが , 外部クロック端子から供給される必要があります。
シリアルデータが送受信動作に関係ない場合には , クロック信号をマークレベル ("H")
に保つ必要があります。
● クロックの遅延
ECCR の SCDE ビットに "1" を設定すると , 図 17.7-5 に示すような遅延した送信クロッ
クが出力されます。この機能は , 受信側のデバイスが , シリアルクロックの立上りエッ
ジまたは立下りエッジでデータをサンプリングする際に必要となります。
図 17.7-5 送信クロックの遅延 (SCDE=1)
㏦ಙࢹ࣮ࢱ᭩㎸ࡳ
ཷಙࢹ࣮ࢱࢧࣥࣉ࢚ࣝࢵࢪ (SCES = 0)
࣐࣮ࢡࣞ࣋ࣝ
㏦ཷಙࢡࣟࢵࢡ
( ࣀ࣮࣐ࣝ)
࣐࣮ࢡࣞ࣋ࣝ
㏦ಙࢡࣟࢵࢡ
(SCDE = 1)
㏦ཷಙࢹ࣮ࢱ
࣐࣮ࢡࣞ࣋ࣝ
0
LSB
1
1
0
1
0
0
ࢹ࣮ࢱ
1
MSB
● クロックの反転
LIN-UART 拡張ステータスレジスタ (ESCR) の SCES ビットが "1" の場合 , LIN-UART
のクロックは反転し , 受信データは LIN-UART クロックの立下りエッジでサンプリン
グされます。このとき , LIN-UART クロックのエッジで送信 / 受信データの値が有効と
なる必要があります。
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349
第 17 章 LIN-UART
17.7 LIN-UART の動作説明と LIN-UART 設定手順例
MB95390H シリーズ
● クロックの連続供給
ESCR レジスタの CCO ビットが "1" のとき , シリアルクロック送信側に , SCK 端子か
らのシリアルクロック出力が連続供給されます。この場合は , データフレームの開始と
終了を明確にするために , スタートビットとストップビットをデータ形式 (SSM = 1) に
付加してください。図 17.7-6 に , クロックの連続供給動作 ( 動作モード 2) を示します。
図 17.7-6 クロックの連続供給 ( 動作モード 2)
㏦ཷಙࢡࣟࢵࢡ
(SCES = 0, CCO = 1):
㏦ཷಙࢡࣟࢵࢡ
(SCES = 1, CCO = 1):
ࢹ࣮ࢱࢫࢺ࣮࣒ࣜ (SSM = 1)
( ࣃࣜࢸ࢕࡞ࡋ, 1 ࢫࢺࢵࣉࣅࢵࢺ)
ST
SP
ࢹ࣮ࢱࣇ࣮࣒ࣞ
● エラー検出
スタートビット / ストップビットが有効でない (ECCR:SSM=0) 場合は , オーバランエ
ラーのみが検出されます。
● 同期モードの通信設定
同期モードで通信を行うためには , 以下の設定が必要です。
• LIN-UART ボーレートジェネレータレジスタ 1, 0(BGR1, BGR0)
専用ボーレートリロードカウンタに必要な値を設定します。
• LIN-UART シリアルモードレジスタ (SMR)
MD1, MD0: "10B" ( モード 2)
SCKE :"1" －専用ボーレートリロードカウンタを使用します
: "0" －外部クロックを入力します
SOE
:"1" －送受信を許可します
: "0" －受信のみを許可します
• LIN-UART シリアル制御レジスタ (SCR)
RXE, TXE: いずれかのビットを "1" に設定します。
AD
: アドレス / データ形式選択機能は使用されないため , このビットの値は動作
に影響を与えません。
CL
: ビット長は自動的に 8 ビットに設定されるため , このビットの値は動作に
影響を与えません。
CRE
: "1" に設定した場合 : エラーフラグがクリアされます。
- SSM = 0 の場合 :
PEN, P, SBL: パリティビット , ストップビットも使用しないため , これら 3 ビット
の値は動作に影響を与えません。
350
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第 17 章 LIN-UART
17.7 LIN-UART の動作説明と LIN-UART 設定手順例
- SSM = 1 の場合 :
PEN :"1": パリティビットを付加 / 検出する　P
:"1": 奇数パリティ　SBL :"1": ストップビット長 2　"0": パリティビットを使用しな
い
"0": 偶数パリティ
"0": ストップビット長 1
• LIN-UART シリアルステータスレジスタ (SSR)
BDS
:"0" － LSB ファースト , "1" － MSB ファースト
RIE
:"1" －受信割込みを許可 , "0" －受信割込みを禁止
TIE
:"1" －送信割込みを許可 , "0" －送信割込みを禁止
• LIN-UART 拡張通信制御レジスタ (ECCR)
SSM
:"0" －スタート / ストップビットを使用しない ( 通常 )
:"1" －スタート / ストップビットを使用する ( 拡張機能 )
MS
:"0" －シリアルクロック送信側 ( シリアルクロック出力 )
:"1" －シリアルクロック受信側 ( シリアルクロック送信側のデバイスからの
シリアルクロックを入力 )
＜注意事項＞
通信を開始するには , LIN-UART 送信データレジスタ (TDR) にデータを書き込んでくださ
い。
データのみを受信する場合は , シリアル出力を禁止 (SMR:SOE=0) してから , TDR レジス
タにダミーデータを書き込んでください。
連続クロック出力を許可し, スタート/ストップビットを許可することにより, 非同期モー
ドの場合と同様の双方向通信が可能となります。
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第 17 章 LIN-UART
17.7 LIN-UART の動作説明と LIN-UART 設定手順例
17.7.3
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LIN 機能 ( 動作モード 3) の動作
動作モード 3 において , LIN-UART は LIN マスタおよび LIN スレーブとして動作しま
す。動作モード 3 では , 通信フォーマットは 8 ビットデータ , パリティなし , ストップ
ビット 1, LSB ファーストに設定されます。
■ 非同期 LIN モード動作
● LIN マスタとしての動作
LIN モードでは , マスタがバス全体のボーレートを決定し , スレーブはマスタに同期し
ます。
LIN-UART 拡張通信制御レジスタ (ECCR) の LBR ビットを "1" に設定すると , SOT 端
子から "L" レベルが 13 ビット～ 16 ビット出力されます。これらのビットは , LIN メッ
セージの開始を示す LIN synch break です。
ここで LIN-UART シリアルステータスレジスタ (SSR) の TDRE フラグビットは "0" に
なります。LIN synch break 後 , TDRE ビットは "1"( 初期値 ) になります。このとき SSR の
TIE ビットが "1" であれば , 送信割込みが出力されます。
送信される LIN synch break の長さは ESCR の LBL0/LBL1 ビットによって , 下表のよう
に設定されます。
表 17.7-3 LIN Synch Break 長
LBL0
LBL1
Synch break 長
0
0
13 ビット
1
0
14 ビット
0
1
15 ビット
1
1
16 ビット
LIN synch field は , LIN synch break の後にバイトデータ 55H として送信されます。送信
割込みの発生を防ぐため , TDRE フラグビットが "0" であっても , ECCR の LBR ビット
を "1" に設定した後で 55H を TDR に書き込めます。
● LIN スレーブとしての動作
LIN スレーブモードでは , LIN-UART はマスタのボーレートに同期する必要がありま
す。受信が禁止 (RXE=0) されていても , LIN break 割込みが許可 (LBIE=1) されていれ
ば , LIN-UART は受信割込みを発生します。受信割込みが発生するとき , ESCR の LBD
ビットは "1" になります。
LBD ビットを "0" に設定すると , 受信割込み要求フラグがクリアされます。
以下では , LIN-UART の動作を例として , ボーレートの計算について説明します。
LINUART が synch field の最初の立下りエッジを検出すると , 8/16 ビット複合タイマに入力
される内部信号を "H" にして , 8/16 ビット複合タイマをスタートさせます。この内部信
号は5回目の立下りエッジで"L"になります。8/16ビット複合タイマは, インプットキャ
プチャモードに設定されている必要があります。また , 8/16 ビット複合タイマ割込みを
許可し , 両エッジを検出するように設定する必要があります。
8/16 ビット複合タイマに
入力信号が入力される時間は , ボーレートを 8 倍した値となります。
352
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第 17 章 LIN-UART
17.7 LIN-UART の動作説明と LIN-UART 設定手順例
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ボーレート設定は , 以下の式で算出できます。
8/16 ビット複合タイマのカウンタがオーバフローしていない場合
: BGR 値 = (b - a) / 8 - 1
8/16 ビット複合タイマのカウンタがオーバフローした場合
: BGR 値 = (max + b - a) / 8 - 1
最大 : フリーランタイマの最大値
a:1 回目の割込み後の TII0 データレジスタ値
b:2 回目の割込み後の TII0 データレジスタ値
＜注意事項＞
上記のように LIN スレーブモード時 , Synch field で新たに計算された BGR 値にボーレー
トの± 15% 以上の誤差が生じた場合は , ボーレートの設定は行わないでください。
8/16 ビット複合タイマのインプットキャプチャ機能の動作については ,「14.13 イン
プットキャプチャ機能の動作説明」を参照してください。
● LIN synch break 検出割込みとフラグ
スレーブモードにおいて LIN synch break が検出されると , ESCR の LIN break 検出 (LBD)
フラグに "1" が設定されます。LIN break 割込みが許可されている場合 (LBIE = 1) は , 割
込みが発生します。
図 17.7-7 LIN Synch Break 検出とフラグセットのタイミング
ࢩࣜ࢔ࣝࢡࣟࢵࢡ
ࢩࣜ࢔ࣝධຊ
(LINࣂࢫ)
CPU࡟ࡼࡿLBRࢡࣜ࢔
LBD
TII0ධຊ
(LSYN)
Synch break (14ࣅࢵࢺタᐃࡢሙྜ)
Synch field
上図は LIN synch break 検出とフラグのタイミングを示しています。
SSR のデータフレーミングエラー(FRE) フラグビットは , LIN break 割込みよりも 2 ビッ
ト前に受信割込みを生成する ( 通信フォーマットが 8 ビットデータ , パリティなし , 1
ストップビットである場合 ) ため , LIN break を使用する場合は , RXE を "0" に設定し
てください。
LIN synch break 検出は , 動作モード 3 のみで機能します。
図 17.7-8 に , LIN スレーブモードにおける LIN-UART の動作を示します。
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第 17 章 LIN-UART
17.7 LIN-UART の動作説明と LIN-UART 設定手順例
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図 17.7-8 LIN スレーブモードにおける LIN-UART の動作
ࢩࣜ࢔ࣝࢡࣟࢵࢡࢧ࢖ࢡࣝ#
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
ࢩࣜ࢔ࣝ
ࢡࣟࢵࢡ
ࢩࣜ࢔ࣝධຊ
(LINࣂࢫ)
FRE
(RXE=1)
LBD
(RXE=0)
RXE=1ࡢሙྜ࡟ཷಙ๭㎸ࡳⓎ⏕
RXE=0ࡢሙྜ࡟ཷಙ๭㎸ࡳⓎ⏕
● LIN バスタイミング
図 17.7-9 LIN バスタイミングと LIN-UART 信号
前回のシリアルクロック
クロックなし
(計算フレーム)
新たに計算されたシリアルクロック
8/16ビット複合タイマのカウント
LIN
バス
(SIN)
RXE
LBD
(IRQ00)
LBIE
TII0入力
(LSYN)
IRQ(TII0)
RDRF
(IRQ00)
RIE
CPUによる
RDR読出し
受信割込み許可
LIN break開始
LIN break検出, 割込み発生
CPUによるIRQクリア(LBD→0)
IRQ (8/16ビット複合タイマ)
IRQクリア:8/16ビット複合タイマのインプットキャプチャスタート
IRQ (8/16ビット複合タイマ)
IRQクリア:ボートレートを計算して設定
LBIE禁止
受信許可
スタートビットの立下りエッジ
受信データ1バイトをRDRに保存
CPUによるRDR読出し
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第 17 章 LIN-UART
17.7 LIN-UART の動作説明と LIN-UART 設定手順例
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17.7.4
シリアル端子直接アクセス
送信端子 (SOT) および受信端子 (SIN) には , 直接アクセスできます。
■ LIN-UART 端子直接アクセス
LIN-UART では , プログラマがシリアル入出力端子に直接アクセスすることが可能で
す。
シリアル入力端子 (SIN) の状態は , シリアル入出力端子直接アクセスビット (ESCR:
SIOP) により読み出すことができます。
シリアル出力端子 (SOT) への直接書込みを可能 (ESCR:SOPE=1) にし , シリアル入出力
端子直接アクセスビット (ESCR:SIOP) へ "0" または "1" を書き込んだ後 , シリアル出力
を許可 (SMR:SOE=1) にすると , シリアル出力端子 (SOT) の値を任意に設定できます。
LIN モードでは , 送信したデータの読出しおよび , 物理的な LIN バス線信号エラーが発
生した場合のエラー処理にこの機能を使用できます。
＜注意事項＞
送信動作中ではない ( 送信シフトレジスタが空である ) 場合のみ , 直接アクセスが可能で
す。
送信を許可 (SMR:SOE=1) する前に , シリアル出力端子直接アクセスビット (ESCR: SIOP)
に値を書き込んでください。
これは , SIOP ビットが以前の値を保持しているために , 予期
せぬレベルの信号が出力されることを防ぐためです。
SIOP ビットに対しては , 通常の読出しでは SIN 端子の値が読み出されますが , リードモ
ディファイライト (RMW) 系命令では SOT 端子の値が読み出されます。
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第 17 章 LIN-UART
17.7 LIN-UART の動作説明と LIN-UART 設定手順例
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双方向通信機能 ( ノーマルモード )
17.7.5
動作モード 0, 動作モード 2 では , 通常の双方向通信を行うことができます。動作モー
ド 0 では非同期モード , 動作モード 2 では同期モードを選択できます。
■ 双方向通信機能
LIN-UART をノーマルモード (動作モード 0, 動作モード 2)で動作させるためには, 図 17.710 に示す設定が必要です。
図 17.7-10 LIN-UART の動作モード 0, 動作モード 2 の設定
SCR, SMR
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
PEN P SBL CL AD CRE RXE TXE MD1 MD0 OTO EXT REST UPCL SCKE SOE
モード 0 →
モード 2 →
SSR,
RDR/TDR
+
×
0
0
0
×
0
1
0
PE ORE FRE RDRF TDRE BDS RIE TIE
0
0
0
0
0
変換データをセット ( 書込み時 )
受信データを保持 ( 読込み時 )
モード 0 →
モード 2 →
ESCR, ECCR LBIE LBD LBL1 LBL0 SOPE SIOP CCO SCES 予約 LBR MS SCDE SSM 予約 RBI TBI
0
0
0
0
0
モード 0 →
×
×
×
×
×
×
×
0
0
モード 2 →
×
×
×
×
×
: 使用ビット
× : 未使用ビット
1 : "1" に設定
0 : "0" に設定
: SSM = 1( 同期スタート / ストップビットモード ) の場合に使用
+ : 自動的に正しい値が設定されます
● CPU 間接続
双方向通信を使用する場合は , 図 17.7-11 に示すように 2 つの CPU を接続します。
図 17.7-11 LIN-UART モード 2 における双方向通信の接続例
SOT
SIN
SOT
ฟຊ
ධຊ
SCK
SCK
CPU1
(ࢩࣜ࢔ࣝࢡࣟࢵࢡ㏦ಙഃ)
356
SIN
CPU2
(ࢩࣜ࢔ࣝࢡࣟࢵࢡཷಙഃ)
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第 17 章 LIN-UART
17.7 LIN-UART の動作説明と LIN-UART 設定手順例
● 通信手順例
通信は送信側から , 送信データの準備が完了次第開始されます。受信側は送信データを
受け取った後に , 定期的に ANS( 例では 1 バイトごと ) を返します。
図 17.7-12 に , 双方
向通信のフローチャート例を示します。
図 17.7-12 双方向通信フローチャートの例
(࣐ࢫࢱ)
(ࢫ࣮ࣞࣈ)
ࢫࢱ࣮ࢺ
ࢫࢱ࣮ࢺ
ືస࣮ࣔࢻタᐃ
(0, 2࠸ࡎࢀ࠿)
ືస࣮ࣔࢻタᐃ
(࣐ࢫࢱ࡜ྜࢃࡏࡿ)
TDR ࡟1ࣂ࢖ࢺࢹ࣮ࢱࢆ
タᐃࡋ࡚㏻ಙ
ࢹ࣮ࢱ㏦ಙ
ཷಙࢹ࣮ࢱ࠶ࡾ
NO
YES
NO
ཷಙࢹ࣮ࢱ࠶ࡾ
ཷಙࢹ࣮ࢱㄞฟࡋ࡜ฎ⌮
YES
ཷಙࢹ࣮ࢱㄞฟࡋ࡜ฎ⌮
CM26-10129-1
ࢹ࣮ࢱ㏦ಙ
(ANS)
1ࣂ࢖ࢺࢹ࣮ࢱ㏦ಙ
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第 17 章 LIN-UART
17.7 LIN-UART の動作説明と LIN-UART 設定手順例
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マスタ / スレーブ型通信機能 ( マルチプロセッサモー
ド)
17.7.6
動作モード 1 では , 複数 CPU のマスタ / スレーブモード接続による通信が可能です。
LIN-UART はマスタまたはスレーブとして使用できます。
■ マスタ / スレーブ型通信機能
LIN-UART をマルチプロセッサモード ( 動作モード 1) で動作させるためには , 図 17.7-13
に示す設定が必要です。
図 17.7-13 LIN-UART の動作モード 1 の設定
SCR, SMR
モード 1 →
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
PEN P SBL CL AD CRE RXE TXE MD1 MD0 OTO EXT REST UPCL SCKE SOE
+
0
0
1
0
0
0
×
SSR,
RDR1/TDR
PE ORE FRE RDRF TDRE BDS RIE TIE
モード 1 →
×
比較データをセット ( 書込み時 )
受信データを保持 ( 読出し時 )
ESCR, ECCR LBIE LBD LBL1 LBL0 SOPE SIOP CCO SCES 予約 LBR MS SCDE SSM 予約 RBI TBI
0
0
0
0
モード 1 →
×
×
×
×
×
×
×
×
: 使用ビット
× : 未使用ビット
1 : "1" に設定
0 : "0" に設定
+ : 自動的に正しい値が設定されます
● CPU 間接続
マスタ / スレーブ型通信では , 通信システムは図 17.7-14 に示すように , 1 つのマスタ
CPUと複数のスレーブCPUが2本の共通通信ラインで接続された構成となります。
LINUART はマスタまたはスレーブのどちらとしても使用できます。
図 17.7-14 LIN-UART のマスタ / スレーブ型通信の接続例
SOT
SIN
࣐ࢫࢱCPU
SOT
SIN
ࢫ࣮ࣞࣈCPU #0
358
SOT
SIN
ࢫ࣮ࣞࣈCPU #1
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第 17 章 LIN-UART
17.7 LIN-UART の動作説明と LIN-UART 設定手順例
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● 機能の選択
マスタ / スレーブ型通信では , 表 17.7-4 に示すように動作モードとデータ転送方式を選
択してください。
表 17.7-4 マスタ / スレーブ型通信機能の選択
動作モード
マスタ CPU
アドレス
送受信
データ
送受信
モード 1
( 送受信
AD ビット )
スレーブ
CPU
モード 1
( 送受信
AD ビット )
データ
AD = 1
+
7 ビットまたは 8
ビットアドレス
AD = 0
+
7 ビットまたは 8
ビットデータ
パリ
ティ
なし
同期方式
ストップ
ビット
ビット方向
非同期
1 ビット
または
2 ビット
LSB ファー
スト
または
MSB ファー
スト
● 通信手順
マスタ / スレーブ型通信は , マスタ CPU がアドレスデータを送信すると開始します。ア
ドレスデータとは , AD ビットを "1" としたデータで , 通信先となるスレーブ CPU を選
択します。
各スレーブCPU はプログラムでアドレスデータを判断し, 割り当てられたア
ドレスと一致した場合にマスタ CPU との通信をします。
図 17.7-15 に , マスタ / スレーブ型通信 ( マルチプロセッサモード ) のフローチャート
を示します。
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第 17 章 LIN-UART
17.7 LIN-UART の動作説明と LIN-UART 設定手順例
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図 17.7-15 マスタ / スレーブ型通信のフローチャート
(࣐ࢫࢱCPU)
(ࢫ࣮ࣞࣈCPU)
ࢫࢱ࣮ࢺ
ࢫࢱ࣮ࢺ
ືస࣮ࣔࢻ1࡟タᐃ
ືస࣮ࣔࢻ1࡟タᐃ
SIN➃Ꮚࢆࢩࣜ࢔ࣝࢹ࣮ࢱ
ධຊ࡟タᐃ
SOT ➃Ꮚࢆࢩࣜ࢔ࣝࢹ࣮ࢱ
ฟຊ࡟タᐃ
SIN➃Ꮚࢆࢩࣜ࢔ࣝࢹ࣮ࢱ
ධຊ࡟タᐃ
SOT ➃Ꮚࢆࢩࣜ࢔ࣝࢹ࣮ࢱ
ฟຊ࡟タᐃ
7ࡲࡓࡣ8ࢹ࣮ࢱࣅࢵࢺタᐃ
1ࡲࡓࡣ2ࢫࢺࢵࣉࣅࢵࢺ
タᐃ
7ࡲࡓࡣ8ࢹ࣮ࢱࣅࢵࢺタᐃ
1ࡲࡓࡣ2ࢫࢺࢵࣉࣅࢵࢺ
タᐃ
ADࣅࢵࢺࢆ"1"࡟タᐃ
㏦ཷಙືసチྍ
㏦ཷಙືసチྍ
ཷಙࣂ࢖ࢺ
ࢫ࣮ࣞࣈ࡬࢔ࢻࣞࢫࢆ㏦ಙ
ADࣅࢵࢺ= 1
NO
YES
ࢫ࣮ࣞࣈ࢔ࢻࣞࢫ
ࡀ୍⮴
ADࣅࢵࢺࢆ"0"࡟タᐃ
NO
YES
࣐ࢫࢱCPU࡜㏻ಙ
ࢫ࣮ࣞࣈCPU࡜㏻ಙ
㏻ಙ⤊஢?
NO
㏻ಙ⤊஢?
NO
YES
YES
࡯࠿ࡢࢫ࣮ࣞࣈ
CPU࡜㏻ಙ
NO
YES
㏦ཷಙືస⚗Ṇ
࢚ࣥࢻ
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第 17 章 LIN-UART
17.7 LIN-UART の動作説明と LIN-UART 設定手順例
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17.7.7
LIN 通信機能
LIN-UART 通信は , LIN デバイスを LIN マスタシステムまたは LIN スレーブシステム
に使用できます。
■ LIN マスタ / スレーブ型通信機能
図 17.7-16 に , LIN-UART の LIN 通信モード ( 動作モード 3) に必要な設定を示します。
図 17.7-16 LIN-UART の動作モード 3(LIN) の設定
SCR, SMR
モード 3 →
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
PEN P SBL CL AD CRE RXE TXE MD1 MD0 OTO EXT REST UPCL SCKE SOE
+
+
+
0
1
1
0
0
0
×
×
SSR,
RDR/TDR
PE ORE FRE RDRF TDRE BDS RIE TIE
モード 3 →
×
変換データをセット ( 書込み時 )
受信データを保持 ( 読込み時 )
+
ESCR, ECCR LBIE LBD LBL1 LBL0 SOPE SIOP CCO SCES 予約 LBR MS SCDE SSM 予約 RBI TBI
0
0
0
0
モード 3 →
×
×
×
: 使用ビット
× : 未使用ビット
1 : "1" に設定
0 : "0" に設定
+ : 自動的に正しい値が設定されます
● LIN デバイス接続
図 17.7-17 に , LIN バスシステムの通信例を示します。
LIN-UART は , LIN マスタまたは LIN スレーブとして動作できます。
図 17.7-17 LIN バスシステム通信の例
SOT
SOT
LINࣂࢫ
SIN
LIN࣐ࢫࢱ
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SIN
ࢺࣛࣥࢩ࣮ࣂ
ࢺࣛࣥࢩ࣮ࣂ
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LINࢫ࣮ࣞࣈ
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第 17 章 LIN-UART
17.7 LIN-UART の動作説明と LIN-UART 設定手順例
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LIN-UART の LIN 通信フローチャートの例
( 動作モード 3)
17.7.8
LIN-UART の LIN 通信フローチャート例を示します。
■ LIN マスタデバイス
図 17.7-18 LIN マスタのフローチャート
スタート
初期設定:
動作モード3を設定
シリアルデータ出力許可, ボーレート設定
Synch break長設定
TXE = 1, TIE = 0, RXE = 1, RIE = 1
NO
メッセージ?
(受信)
(送信)
YES
YES
ウェイクアップ?
(0X80受信)
YES
NO
Data field
受信?
RDRF = 1
受信割込み
Data 1 受信
*1
送信data 1設定
TDR = Data 1
送信割込み許可
RDRF = 1
受信割込み
RXE = 0
Synch break割込み許可
Synch break送信:
ECCR:LBR = 1
Synch field送信:
TDR = 0X55
NO
Data N 受信
TDRE = 1
送信割込み
*1
送信data N設定
TDR = Data N
送信割込み禁止
LBD = 1
Synch break割込み
RDRF = 1
受信割込み
受信許可
LBD = 0
Synch break割込み禁止
Data 1 受信
Data 1 読出し
RDRF = 1
受信割込み
*1
RDRF = 1
受信割込み
Synch field受信 *1
Identify field設定: TDR = ID
Data N 受信
Data N 読出し
*1
RDRF = 1
受信割込み
ID field受信
*1
エラーなし?
NO
エラー処理 *2
YES
* 1: エラーが発生した場合, エラー処理を行なってください。
* 2: - FRE, OREが"1"になっていた場合, SCR:CREビットに"1"を書き込んでエラーフラグをクリアしてください。
- ESCR:LBDビットが"1"になっていた場合, LIN-UARTリセットを実行してください。
(注意事項)各処理中で検出されたエラーを適切に処理してください。
362
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第 17 章 LIN-UART
17.7 LIN-UART の動作説明と LIN-UART 設定手順例
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■ LIN スレーブデバイス
図 17.7-19 LIN スレーブのフローチャート
ࢫࢱ࣮ࢺ
ึᮇタᐃ:
ືస࣮ࣔࢻ3ࢆタᐃ
ࢩࣜ࢔ࣝࢹ࣮ࢱฟຊチྍ
TXE = 1, TIE = 0, RXE = 0, RIE = 1
LIN-UART࡜8/16ࣅࢵࢺ」ྜࢱ࢖࣐࡜ࡢ᥋⥆
ཷಙ⚗Ṇ
8/16ࣅࢵࢺ」ྜࢱ࢖࣐๭㎸ࡳチྍ
Synch break๭㎸ࡳチྍ
(ཷಙ)
(㏦ಙ)
YES
LBD = 1
Synch break๭㎸ࡳ
Data field
ཷಙ?
NO
RDRF = 1
ཷಙ๭㎸ࡳ
Synch break᳨ฟࢡࣜ࢔
ESCR:LBD = 0
Synch break๭㎸ࡳ⚗Ṇ
Data 1 ཷಙ
*1
㏦ಙdata 1タᐃ
TDR = Data 1
㏦ಙ๭㎸ࡳチྍ
RDRF = 1
ཷಙ๭㎸ࡳ
TII0๭㎸ࡳ
Data N ཷಙ
TDRE = 1
㏦ಙ๭㎸ࡳ
*1
8/16ࣅࢵࢺ」ྜࢱ࢖࣐ࢹ࣮ࢱㄞฟࡋ
8/16ࣅࢵࢺ」ྜࢱ࢖࣐๭㎸ࡳࣇࣛࢢࢡࣜ࢔
TII0๭㎸ࡳ
㏦ಙdata Nタᐃ
TDR = Data N
㏦ಙ๭㎸ࡳ⚗Ṇ
ཷಙ⚗Ṇ
RDRF = 1
ཷಙ๭㎸ࡳ
8/16ࣅࢵࢺ」ྜࢱ࢖࣐ࢹ࣮ࢱㄞฟࡋ
࣮࣮࣎ࣞࢺㄪᩚ
ཷಙチྍ
8/16ࣅࢵࢺ」ྜࢱ࢖࣐๭㎸ࡳࣇࣛࢢࢡࣜ࢔
8/16ࣅࢵࢺ」ྜࢱ࢖࣐๭㎸ࡳ⚗Ṇ
Data 1 ཷಙ
Data 1 ㄞฟࡋ
RDRF = 1
ཷಙ๭㎸ࡳ
RDRF = 1
ཷಙ๭㎸ࡳ
*1
Identify fieldཷಙ
ࢫ࣮ࣜࣉ࣮ࣔࢻ?
*1
Data N ཷಙ
Data N ㄞฟࡋ
ཷಙ⚗Ṇ
*1
NO
YES
࢚࣮ࣛ࡞ࡋ?
NO
࢚࣮ࣛฎ⌮
*2
YES
࢙࢘࢖ࢡ࢔ࢵࣉ
ཷಙ?
NO
YES
࢙࢘࢖ࢡ࢔ࢵࣉ
㏦ಙ?
NO
YES
࢙࢘࢖ࢡ࢔ࢵࣉࢥ࣮ࢻ㏦ಙ
* 1: ࢚࣮ࣛࡀⓎ⏕ࡋࡓሙྜ, ࢚࣮ࣛฎ⌮ࢆ⾜࡞ࡗ࡚ࡃࡔࡉ࠸ࠋ
* 2: - FRE, OREࡀ"1"࡟࡞ࡗ࡚࠸ࡓሙྜ, SCR:CREࣅࢵࢺ࡟"1"ࢆ᭩ࡁ㎸ࢇ࡛࢚࣮ࣛࣇࣛࢢࢆࢡࣜ࢔ࡋ࡚ࡃࡔࡉ࠸ࠋ
- ESCR:LBDࣅࢵࢺࡀ"1"࡟࡞ࡗ࡚࠸ࡓሙྜ, LIN-UARTࣜࢭࢵࢺࢆᐇ⾜ࡋ࡚ࡃࡔࡉ࠸ࠋ
(ὀព஦㡯)ྛฎ⌮୰᳨࡛ฟࡉࢀࡓ࢚࣮ࣛࢆ㐺ษ࡟ฎ⌮ࡋ࡚ࡃࡔࡉ࠸ࠋ
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363
第 17 章 LIN-UART
17.8 LIN-UART 使用上の注意
17.8
MB95390H シリーズ
LIN-UART 使用上の注意
LIN-UART を使用する場合の注意点を示します。
■ LIN-UART 使用上の注意
● 動作の許可
LIN-UART には , それぞれ送信と受信を許可するための TXE ビットと RXE ビットが ,
LIN-UART シリアル制御レジスタ (SCR) にあります。デフォルト ( 初期値 ) では , 送受
信ともに禁止されているため , 転送開始前には動作を許可する必要があります。また ,
必要に応じて動作禁止にして転送を中止することもできます。
● 通信モードの設定
通信モードの設定は , LIN-UART の動作停止中にしてください。送信または受信中に通
信モードを設定した場合は, モード設定時に送受信中であったデータは保証されません。
● 送信割込み許可のタイミング
送信データエンプティフラグビット (SSR:TDRE) はデフォルト ( 初期 ) 値が "1"( 送信
データなし , 送信データ書込み許可 ) であるため , 送信割込み要求が許可 (SSR:TIE=1)
されると , 直ちに送信割込み要求が発生します。送信割込み要求が発生するのを防ぐた
め , 送信データ設定後には必ず TIE フラグビットを "1" に設定してください。
● 動作設定の変更
スタート / ストップビットの付加やデータ形式の変更など , 動作設定を変更した後には
LIN-UART をリセットしてください。
LIN-UART シリアルモードレジスタ (SMR) の設定と同時に , LIN-UART のリセット
(SMR:UPCL = 1)を行っても, 動作設定が正しいことを保証するものではありません。し
たがって , LIN-UART シリアルモードレジスタ (SMR) の設定を行った後は , 再度 LINUART をリセットしてください。
● LIN 機能の使用
LIN 機能は動作モード 3 で使用可能です。このモードでは , 通信フォーマットは 8 ビッ
ト長 , パリティなし , 1 ストップビット , LSB ファーストに固定されます。
LIN synch break の送信ビット長は可変ですが , 検出ではビット長は 11 ビット固定とな
ります。
● LIN スレーブ設定
LIN スレーブを開始するときは , LIN synch break の最小 13 ビット長を確実に検出する
ために , 必ず最初の LIN synch break を受信する前にボーレートを設定してください。
● バスアイドル機能
バスアイドル機能は , 同期モード ( 動作モード 2) では使用できません。
364
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MB95390H シリーズ
第 17 章 LIN-UART
17.8 LIN-UART 使用上の注意
● AD ビット (LIN-UART シリアル制御レジスタ (SCR): アドレス / データ形式選択ビット )
AD ビットを使用する際には下記の点に注意してください。
AD ビットに書き込まれた値により , アドレス / データのどちらを送信するかが選択さ
れます。AD ビットを読み出すと , 最後に受信した AD ビットの値が読み出されます。マ
イクロコントローラの内部では , 受信した AD ビット値と送信した AD ビット値が個別
のレジスタに保存されます。
リードモディファイライト (RMW) 系命令を使用した場合は , 送信した AD ビット値が
読み出されます。
このため , SCR レジスタのほかのビットにビットアクセスした場合 ,
AD ビットに誤った値が書き込まれる可能性があります。
上記の理由により , AD ビットの設定は送信前の SCR レジスタへの最後のアクセス時
に行う必要があります。SCR レジスタへの値の書込み時には常にバイトアクセスする
ことで , 上記の問題を防ぐことができます。
● LIN-UART ソフトウェアリセット
LIN-UART シリアル制御レジスタ (SCR) の TXE ビットが "0" のときに , LIN-UART ソ
フトウェアリセット (SMR:UPCL ＝ 1) を実行してください。
● Synch Break 検出
動作モード 3(LIN モード ) 時に , シリアル入力が 11 ビット幅以上で "L" になると , 拡張
制御ステータスレジスタ (ESCR) の LBD ビットが "1" になり (synch break 検出 ), LINUART は synch field 待ちとなります。このため , synch break 以外のところでシリアル入
力が 11 ビット以上 "0" になった場合 , LIN-UART は synch break が入力されたものと認
識 (LBD ＝ 1) し , synch field 待ちとなります。
この場合 , LIN-UART リセット (SMR:UPCL = 1) を実行してください。
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365
第 17 章 LIN-UART
17.9 LIN-UART の設定例
17.9
MB95390H シリーズ
LIN-UART の設定例
LIN-UART の設定例を示します。
■ 設定方法の例
● 動作モードの選択方法
動作モード選択ビット (SMR:MD[1:0]) で行います。
動作モード
動作モード選択ビット (MD[1:0])
モード 0
非同期 ( ノーマルモード )
"00B" に設定
モード 1
非同期 ( マルチプロセッサモード )
"01B" に設定
モード 2
同期 ( ノーマルモード )
"10B" に設定
モード 3
非同期 (LIN モード )
"11B" に設定
● 動作クロックの種類と動作クロックの選択方法
外部クロック選択ビット (SMR:EXT) で行います。
クロック入力
外部クロック選択ビット (EXT)
専用ボーレートジェネレータを選択するには
"0" に設定
外部クロックを選択するには
"1" に設定
● SCK 端子 , SIN 端子 , SOT 端子の制御方法
下記の設定で行います。
LIN-UART
366
SCK 端子を入力端子として設定するには
DDR4:P45 = 0
SMR:SCKE = 0
SCK 端子を出力端子として設定するには
SMR:SCKE = 1
SIN 端子を使用するには
DDR4:P47 = 0
SOT 端子を使用するには
SMR:SOE = 1
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第 17 章 LIN-UART
17.9 LIN-UART の設定例
MB95390H シリーズ
● LIN-UART 動作の許可 / 禁止方法
受信動作許可ビット (SCR:RXE) で行います。
制御内容
受信動作許可ビット (RXE)
受信を禁止するには
"0" に設定
受信を許可するには
"1" に設定
送信動作制御ビット (SCR:TXE) で行います。
制御内容
送信動作制御ビット (TXE)
送信を禁止するには
"0" に設定
送信を許可するには
"1" に設定
● LIN-UART のシリアルクロックとして外部クロックを使用する方法
1 対 1 外部クロック入力許可ビット (SMR:OTO) で行います。
制御内容
1 対 1 外部クロック入力許可ビット (OTO)
外部クロックを許可するには
"1" に設定
● リロードカウンタのリスタート方法
リロードカウンタリスタートビット (SMR:REST) で行います。
制御内容
リロードカウンタリスタートビット (REST)
リロードカウンタをリスタートす
るには
"1" に設定
● LIN-UART のリスタート
LIN-UART プログラマブルクリアビット (SMR:UPCL) で行います。
制御内容
LIN-UART プログラマブルクリアビット (UPCL)
ソフトウェアリセットにより
LIN-UART をリセットするには
"1" に設定
● パリティの設定方法
パリティ許可ビット (SCR:PEN) と , パリティ選択ビット (SCR:P) で行います。
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動作
パリティ制御 (PEN)
パリティ極性 (P)
パリティなしにするには
"0" に設定
-
偶数パリティを使用するには
"1" に設定
"0" に設定
奇数パリティを使用するには
"1" に設定
"1" に設定
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367
第 17 章 LIN-UART
17.9 LIN-UART の設定例
MB95390H シリーズ
● データ長の設定方法
データ長選択ビット (SCR:CL) で行います。
動作
データ長選択ビット (CL)
ビット長を 7 ビットにするには
"0" に設定
ビット長を 8 ビットにするには
"1" に設定
● ストップビット長の選択方法
ストップビット長選択ビット (SCR:SBL) で行います。
動作
ストップビット長選択ビット (SBL)
ストップビット長を 1 ビットにす
るには
"0" に設定
ストップビット長を 2 ビットにす
るには
"1" に設定
● エラーフラグのクリア方法
受信エラーフラグクリアビット (SCR:CRE) で行います。
制御内容
受信エラーフラグクリアビット (CRE)
エラーフラグ (PE, ORE, FRE) を
クリアするには
"1" に設定
● 転送方向の設定方法
転送方向選択ビット (SSR:BDS) で行います。
転送方向はどの動作モードでも, LSBファーストとMSBファーストの選択が可能です。
制御内容
転送方向選択ビット (BDS)
LSB ファーストを選択するには
( 最下位ビットから転送 )
"0" に設定
MSB ファーストを選択するには
( 最上位ビットから転送 )
"1" に設定
● 受信完了フラグのクリア方法
下記の設定で行います。
制御内容
方法
受信完了フラグをクリアするには
RDR レジスタを読み出す
RDR レジスタが読み出されると , 受信が開始します。
368
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第 17 章 LIN-UART
17.9 LIN-UART の設定例
MB95390H シリーズ
● 送信バッファエンプティフラグのクリア方法
下記の設定で行います。
制御内容
方法
送信バッファエンプティフラグを
クリアするには
TDR レジスタにデータを書き込む
TDR レジスタにデータが書き込まれると , 送信が開始します。
● データ形式 ( アドレス / データ ) の選択方法 ( モード 1 のみ )
アドレス / データ形式選択ビット (SCR:AD) で行います。
動作
アドレス / データ形式選択ビット (AD)
データフレームを選択するには
"0" に設定
アドレスフレームを選択するには
"1" に設定
この設定は , 送信においてのみ有効です。受信では AD ビットは無視されます。
● ボーレートの設定方法
「17.6 LIN-UART のボーレート」を参照してください。
● 割込み関連レジスタ
割込みレベルは , 下表に示す割込みレベル設定レジスタで設定します。
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割込みレベル設定レジスタ
割込みベクタ
受信
割込みレベルレジスタ (ILR1)
アドレス : 0007AH
#7
アドレス : 0FFECH
送信
割込みレベルレジスタ (ILR2)
アドレス : 0007BH
#8
アドレス : 0FFEAH
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369
第 17 章 LIN-UART
17.9 LIN-UART の設定例
MB95390H シリーズ
● 割込みの許可 / 禁止 / クリア方法
割込み要求許可フラグ , 割込み要求フラグ
割込み要求許可ビット (SSR:RIE), (SSR:TIE) を使用して , それぞれ受信 / 送信割込みを
許可します。
UART 受信
UART 送信
受信割込み許可ビット (RIE)
送信割込み許可ビット (TIE)
割込み要求を禁止するには
"0" に設定
割込み要求を許可するには
"1" に設定
割込み要求をクリアするには , 下記の設定で行います。
UART 受信
割込み要求を
クリアするには
370
UART 送信
受信データレジスタフルフラグビット
(RDRF) は , LIN-UART シリアル入力レジ
スタ (RDR) を読み出すことによりクリア
されます。
送信データレジスタエン
プティフラグビット
(TDRE)
は , LIN-UART シリアル出
力データレジスタ (TDR)
エラーフラグ (PE, ORE, FRE) は , エラーにデータを書き込むこと
フラグクリアビット (CRE) を "1" に設定によ
することにより , "0" になります。
り , "0" に設定されます。
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第 18 章
8/10 ビット A/D コンバータ
8/10 ビット A/D コンバータの機能と動作について
説明します。
18.1 8/10 ビット A/D コンバータの概要
18.2 8/10 ビット A/D コンバータの構成
18.3 8/10 ビット A/D コンバータの端子
18.4 8/10 ビット A/D コンバータのレジスタ
18.5 8/10 ビット A/D コンバータの割込み
18.6 8/10 ビット A/D コンバータの動作説明と設定手順例
18.7 8/10 ビット A/D コンバータ使用上の注意
18.8 8/10 ビット A/D コンバータの設定例
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371
第 18 章 8/10 ビット A/D コンバータ
18.1 8/10 ビット A/D コンバータの概要
18.1
MB95390H シリーズ
8/10 ビット A/D コンバータの概要
8/10 ビット A/D コンバータは , 10 ビット逐次比較型の 8/10 ビット A/D コンバータ
です。複数のアナログ入力端子から 1 つの入力信号を選択し, ソフトウェアと内部ク
ロックによって起動できます。
■ A/D 変換機能
A/D コンバータは , アナログ入力端子から入力されたアナログ電圧 ( 入力電圧 ) を , 8
ビットまたは 10 ビットのデジタル値に変換します。
• 入力信号は , 複数のアナログ入力端子から選択できます。
• 変換速度は, プログラムで設定可能です (動作電圧と周波数によって選択可能です)。
• A/D 変換が完了すると割込みが発生します。
• 変換完了は , ADC1 レジスタの ADI ビットで判断できます。
A/D 変換機能を起動するには , 以下のいずれかの方法を使用します。
• ADC1 レジスタの AD ビットによる起動
• 8/16 ビット複合タイマ出力 TO00 による連続起動
372
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第 18 章 8/10 ビット A/D コンバータ
18.2 8/10 ビット A/D コンバータの構成
MB95390H シリーズ
18.2
8/10 ビット A/D コンバータの構成
8/10 ビット A/D コンバータは , 以下のブロックで構成されています。
• クロックセレクタ (A/D 変換起動用入力クロックセレクタ )
• アナログチャネルセレクタ
• サンプルアンドホールド回路
• 制御回路
• A/D コンバータデータレジスタ (ADDH, ADDL)
• A/D コンバータ制御レジスタ 1 (ADC1)
• A/D コンバータ制御レジスタ 2 (ADC2)
■ 8/10 ビット A/D コンバータのブロックダイヤグラム
図 18.2-1 に , 8/10 ビット A/D コンバータのブロックダイヤグラムを示します。
図 18.2-1 8/10 ビット A/D コンバータのブロックダイヤグラム
A/D コンバータ制御レジスタ 2 (ADC2)
AD8
AN00 ～ AN11
TIM0
ADCK
ADIE
EXT CKDIV1 CKDIV0
起動信号
セレクタ
アナログ
チャネル
セレクタ
サンプルアンド
ホールド回路
制御回路
内部データバス
8/16 ビット
複合タイマ
出力端子 (TO00)
TIM1
A/D コンバータデータ
レジスタ (ADDH, ADDL)
ANS3
ANS2
ANS1
ANS0
ADI
ADMV ADMVX
AD
A/D コンバータ制御レジスタ 1 (ADC1)
IRQ
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373
第 18 章 8/10 ビット A/D コンバータ
18.2 8/10 ビット A/D コンバータの構成
MB95390H シリーズ
● クロックセレクタ
このセレクタは , 連続起動を許可 (ADC2: EXT=1) した状態で , A/D 変換クロックを選
択します。
● アナログチャネルセレクタ
このセレクタは , 複数のアナログ入力端子から入力チャネルを選択する回路です。
● サンプルアンドホールド回路
アナログチャネルセレクタで選択された入力電圧を保持する回路です。この回路は ,
A/D 変換を起動した直後の入力電圧をサンプルホールドすることにより , A/D 変換中
( 比較中 ) の入力電圧の変動の影響を受けずに変換できます。
● 制御回路
A/D 変換機能では , コンパレータからの電圧比較信号を基に , 10 ビットの A/D データ
レジスタの値を , 最上位ビット (MSB) から最下位ビット (LSB) に向かって順に決定し
ます。A/D 変換が完了すると , A/D 変換機能は割込み要求フラグビット (ADC1: ADI)
を "1" に設定します。
● A/D コンバータデータレジスタ (ADDH/ADDL)
10 ビットの A/D データの上位 2 ビットが ADDH レジスタに , 下位 8 ビットが ADDL
レジスタに格納されます。
AD 変換精度ビット (ADC2: AD8) を "1" にすると , AD 変換精度は 8 ビット精度となり ,
ADDL レジスタに 10 ビット A/D データの上位 8 ビットが格納されます。
● A/D コンバータ制御レジスタ 1 (ADC1)
A/D コンバータの各機能の許可と禁止 , アナログ入力端子の選択 , ステータスの確認を
行うためのレジスタです。
● A/D コンバータ制御レジスタ 2 (ADC2)
入力クロックの選択, 割込みの許可と禁止, 複数の A/D 変換機能の制御を行うためのレ
ジスタです。
■ 入力クロック
8/10 ビット A/D コンバータは , プリスケーラからの出力クロックを入力クロック ( 動
作クロック ) として使用します。
374
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第 18 章 8/10 ビット A/D コンバータ
18.3 8/10 ビット A/D コンバータの端子
MB95390H シリーズ
18.3
8/10 ビット A/D コンバータの端子
8/10 ビット A/D コンバータの端子について説明します。
■ 8/10 ビット A/D コンバータの端子
MB95390H シリーズは , アナログ入力端子を 12 チャネル搭載しています。
アナログ入力端子は , 汎用入出力ポートとしても使用されます。
● AN11 端子～ AN00 端子
AN11 ～ AN00:
A/D 変換機能を使用する場合は , これらの端子に変換したいアナログ
電圧を入力します。AN11 ～ AN00 の端子は , その端子に対応する
ポート方向レジスタ (DDR) の端子ビットを "0" に設定して , アナロ
グ入力端子選択ビット (ADC1: ANS0 ～ ANS3) がその端子を示す値に
設定されている場合は , アナログ入力端子として機能します。アナロ
グ入力端子として使用されていない端子は, 8/10 ビット A/D コンバー
タが使用されている場合も汎用入出力ポートとして使用できます。
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375
第 18 章 8/10 ビット A/D コンバータ
18.3 8/10 ビット A/D コンバータの端子
MB95390H シリーズ
■ 8/10 ビット A/D コンバータの端子のブロックダイヤグラム
図 18.3-1 8/10 ビット A/D コンバータの端子 AN00, AN01, AN02, AN03, AN04, AN05, AN06,
AN07(P00/INT00/AN00, P01/INT01/AN01, P02/INT02/AN02, P03/INT03/AN03, P04/INT04/AN04/
HCLK1, P05/INT05/AN05/HCLK2, P06/INT06/AN06, P07/INT07/AN07) のブロックダイヤグラム
A/D アナログ入力
周辺機能入力
周辺機能入力許可
ヒステリシス
0
プルアップ
1
PDR リード
端子
PDR
PDR ライト
ビット操作命令実行時
INT00～INT07のみ
内部バス
DDR リード
DDR
ストップ, 時計
(SPL = 1)
DDR ライト
PUL リード
PUL
PUL ライト
AIDR リード
AIDR
AIDR ライト
図 18.3-2 8/10 ビット A/D コンバータの端子 AN08, AN09, AN10, AN11(P40/AN08, P41/AN09, P42/
AN10, P43/AN11) のブロックダイヤグラム
A/Dアナログ入力
0
プルアップ
1
PDRリード
PDR
端子
PDRライト
ビット操作命令実行時
内部バス
DDRリード
DDR
ストップ, 時計
(SPL = 1)
DDRライト
PULリード
PUL
PULライト
AIDRリード
AIDR
AIDRライト
376
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第 18 章 8/10 ビット A/D コンバータ
18.4 8/10 ビット A/D コンバータのレジスタ
MB95390H シリーズ
18.4
8/10 ビット A/D コンバータのレジスタ
8/10 ビット A/D コンバータには , A/D コンバータ制御レジスタ 1 (ADC1), A/D コン
バータ制御レジスタ 2 (ADC2), A/D コンバータデータレジスタ上位 (ADDH), A/D コ
ンバータデータレジスタ下位 (ADDL) の 4 つのレジスタがあります。
■ 8/10 ビット A/D コンバータのレジスタ
図 18.4-1 に , 8/10 ビット A/D コンバータのレジスタを示します。
図 18.4-1 8/10 ビット A/D コンバータのレジスタ
8/10 ビット A/D コンバータ制御レジスタ 1 (ADC1)
bit7
bit6
bit5
bit4
アドレス
006CH
ANS3 ANS2 ANS1 ANS0
R/W
R/W
R/W
R/W
R(RM1),W
8/10 ビット A/D コンバータ制御レジスタ 2 (ADC2)
bit7
bit6
bit5
bit4
アドレス
006DH
AD8
TIM1
TIM0
ADCK
R/W
R/W
R/W
R/W
bit3
ADIE
R/W
bit3
ADI
bit2
bit1
ADMV ADMVX
R/WX
R/W
bit2
EXT
R/W
bit0
AD
R0,W
初期値
00000000B
bit1
bit0
初期値
CKDIV1 CKDIV0 00000000B
R/W
R/W
8/10 ビット A/D コンバータデータレジスタ上位 (ADDH)
bit7
bit6
bit5
bit4
bit3
bit2
アドレス
006EH
R0/WX R0/WX R0/WX R0/WX R0/WX R0/WX
bit1
SAR9
R/WX
bit0
SAR8
R/WX
初期値
00000000B
8/10 ビット A/D コンバータデータレジスタ下位 (ADDL)
bit7
bit6
bit5
bit4
bit3
アドレス
006FH
SAR7 SAR6 SAR5 SAR4 SAR3
R/WX R/WX R/WX R/WX R/WX
bit1
SAR1
R/WX
bit0
SAR0
R/WX
初期値
00000000B
R/W
R(RM1),W
R/WX
R0,W
R0/WX
-
CM26-10129-1
bit2
SAR2
R/WX
：リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
：リード / ライト可能 ( 読出し値は書込み値と異なります。リードモディファイライト
(RMW) 系命令では , "1" が読み出されます。)
：リードオンリ ( 読出し可能。このビットに値を書き込んでも動作に影響はありません。)
：ライトオンリ ( 書込み可能。読出し値は "0" です。)
：読出し値は "0" です。このビットに値を書き込んでも動作に影響はありません。
：未定義ビット
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377
第 18 章 8/10 ビット A/D コンバータ
18.4 8/10 ビット A/D コンバータのレジスタ
18.4.1
MB95390H シリーズ
8/10 ビット A/D コンバータ制御レジスタ 1 (ADC1)
8/10 ビット A/D コンバータ制御レジスタ 1 (ADC1) は , 8/10 ビット A/D コンバータ
の各機能の許可 / 禁止 , アナログ入力端子の選択 , およびコンバータの状態の確認を
行うためのレジスタです。
■ 8/10 ビット A/D コンバータ制御レジスタ 1 (ADC1)
図 18.4-2 8/10 ビット A/D コンバータ制御レジスタ 1 (ADC1)
アドレス
bit7
bit6
bit5
bit4
bit3
006CH
ANS3
ANS2
ANS1
ANS0
ADI
R/W
R/W
R/W
bit2
bit1
ADMV ADMVX
R/W R(RM1),W R/WX
R/W
bit0
初期値
AD
00000000B
R0,W
AD
0
1
A/D 変換起動ビット
A/D 変換起動しない
A/D 変換起動する
ADMVX
0
1
電流遮断用アナログスイッチ制御ビット
変換中のみアナログスイッチ ON
常にアナログスイッチ ON
ADMV
0
1
変換中フラグビット
変換中ではない
変換中
ADI
割込み要求フラグビット
読出し時
書込み時
0
変換未終了
このビットをクリアする
1
変換終了
"1"を書き込んでも ADI とほかの
ビットに影響はありません。
ANS3
0
0
0
0
0
0
0
0
1
1
1
1
ANS2
0
0
0
0
1
1
1
1
0
0
0
0
ANS1
0
0
1
1
0
0
1
1
0
0
1
1
ANS0
0
1
0
1
0
1
0
1
0
1
0
1
アナログ入力端子選択ビット
AN00端子
AN01端子
AN02端子
AN03端子
AN04端子
AN05端子
AN06端子
AN07端子
AN08端子
AN09端子
AN10端子
AN11端子
: リード/ライト可能 (読出し値は書込み値と同じとなります。)
R/W
R(RM1),W : リード/ライト可能 (読出し値は書込み値と異なります。リードモディファイライト (RMW) 系
命令では，"1"が読み出されます。)
R/WX
R0,W
378
: リードオンリ (読出し可能。このビットに値を書き込んでも動作に影響はありません。)
: ライトオンリ (書込み可能。読出し値は"0"です。)
: 初期値
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第 18 章 8/10 ビット A/D コンバータ
18.4 8/10 ビット A/D コンバータのレジスタ
表 18.4-1 8/10 ビット A/D コンバータ制御レジスタ 1 (ADC1) の各ビットの機能
ビット名
機能
ANS3, ANS2,
ANS1, ANS0:
アナログ入力端子
選択ビット
これらのビットは , AN00 ～ AN11 から使用されるアナログ入力端子を選択しま
す。
ソフトウェアにより A/D 変換が起動 (AD = 1) された場合は (ADC2: EXT = 0), これ
らのビットを同時に変更できます。
( 注意事項 ) ADMV ビットが "1" の場合は , これらのビットを変更しないでくだ
さい。
アナログ入力端子として使わない端子は , 汎用ポートとして使用でき
ます。
bit3
ADI:
割込み要求フラグ
ビット
このビットは , A/D 変換の完了を検出します。
• A/D 変換機能を使用している場合は , このビットは A/D 変換の完了直後に "1" に
設定されます。
• このビットと割込み要求許可ビット (ADC2: ADIE) が "1" になったとき , 割込み
要求が出力されます。
• このビットに "0" を書き込むと , このビットはクリアされます。このビットに
"1" を書き込んでもこのビットは変化せず , 他のビットにも影響はありません。
• リードモディファイライト (RMW) 系命令によりこのビットを読み出すと , "1"
が読み出されます。
bit2
ADMV:
変換中フラグビット
このビットは , A/D 変換実行中であることを示します。
A/D 変換中 , このビットの値は "1" となります。
このビットは読出し専用です。このビットに値を書き込んでも意味はなく , 動作に
影響はありません。
ADMVX:
電流遮断用アナログ
スイッチ制御ビット
このビットは , 内部リファレンス電源を遮断するためのアナログスイッチを制御
します。
A/D 変換開始直後にはラッシュ電流が流れるため , Vcc 端子の外部インピーダン
スが高い場合は , A/D 変換精度に影響が生じることがあります。A/D 変換起動前に
このビットを "1" にすることにより , この影響を回避できます。また , 消費電流を
抑えるため , スタンバイモードに移行する前にはこのビットを "0" に設定してく
ださい。
AD:
A/D 変換起動ビット
このビットは , ソフトウェアにより A/D 変換機能を起動します。
このビットを "1" に設定すると , A/D 変換機能が起動します。
( 注意事項 ) このビットに "0" を書き込んでも , A/D 変換機能の動作を停止させる
ことはできません。読出し値は常に "0" となります。
EXT = 1 のとき , このビットによる A/D 変換の起動は禁止されます。
EXT = 0 の状態で , A/D 変換実行中にこのビットに "1" を書き込むと , A/D 変換は
再起動します。
bit7
～
bit4
bit1
bit0
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379
第 18 章 8/10 ビット A/D コンバータ
18.4 8/10 ビット A/D コンバータのレジスタ
MB95390H シリーズ
8/10 ビット A/D コンバータ制御レジスタ 2 (ADC2)
18.4.2
8/10 ビット A/D コンバータ制御レジスタ 2 (ADC2) は , 8/10 ビット A/D コンバータ
の各機能の制御 , 入力クロックの選択 , および割込みの許可 / 禁止を行うためのレジ
スタです。
■ 8/10 ビット A/D コンバータ制御レジスタ 2 (ADC2)
図 18.4-3 8/10 ビット A/D コンバータ制御レジスタ 2 (ADC2)
アドレス
bit7
bit6
bit5
006DH
AD8
TIM1
TIM0
R/W
R/W
R/W
bit4
bit3
ADCK ADIE
R/W
R/W
CKDIV1 CKDIV0
0
0
1
1
EXT
0
1
0
1
0
1
bit2
bit1
bit0
EXT CKDIV1 CKDIV0
R/W
R/W
初期値
00000000B
R/W
クロック (CKIN) 選択ビット
1 MCLK
1/2 MCLK
1/8 MCLK
1/4 MCLK
連続起動許可ビット
ADC1 レジスタの AD ビットでの起動
ADC2 レジスタの ADCK ビットで選択されたクロックで連続起動
割込み要求許可ビット
割込み要求出力の禁止
割込み要求出力の許可
ADIE
0
1
ADCK
外部起動信号選択ビット
0
外部起動信号を使用しません
1
8/16 ビット複合タイマ出力端子 (TO00) による起動
TIM1
0
0
1
1
AD8
0
1
MCLK
R/W
380
TIM0
0
1
0
1
サンプリング時間選択ビット
CKIN×4
CKIN×7
CKIN×10
CKIN×16
精度選択ビット
10 ビット精度
8 ビット精度
: マシンクロック
: リード/ライト可能 (読出し値は書込み値と同じとなります。)
: 初期値
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第 18 章 8/10 ビット A/D コンバータ
18.4 8/10 ビット A/D コンバータのレジスタ
表 18.4-2 8/10 ビット A/D コンバータ制御レジスタ 2 (ADC2) の各ビットの機能
ビット名
bit7
AD8:
精度選択ビット
bit6,
bit5
TIM1, TIM0:
サンプリング時間
選択ビット
bit4
ADCK:
外部起動信号
選択ビット
bit3
ADIE:
割込み要求
許可ビット
bit2
EXT:
連続起動許可ビット
bit1,
bit0
CKDIV1, CKDIV0:
クロック選択ビット
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機能
このビットは , A/D 変換の分解能を選択します。
"0" を書き込んだ場合 : 10 ビット精度が選択されます。
"1" を書き込んだ場合 : 8 ビット精度が選択されます。ADDL レジスタを読み出す
ことにより , 8 ビットデータを取得できます。
( 注意事項 ) 選択された分解能によって , 使用するデータビットが異なります。
このビットを変更する前に , A/D コンバータの動作が停止していると
確認してください。
これらのビットは , サンプリング時間を設定します。
• 動作条件 ( 電圧と周波数 ) に従ってサンプリング時間を変更してください。
• CKIN の値はクロック選択ビット (ADC2: CKDIV1, CKDIV0) によって決まりま
す。
( 注意事項 ) これらのビットを変更する前に , A/D コンバータの動作が停止してい
ると確認してください。
このビットは , 外部起動時の起動信号を選択します (ADC2: EXT = 1)。
このビットは , 割込みコントローラへの割込みの出力を許可または禁止します。
• このビットと割込み要求フラグビット (ADC1: ADI) が "1" のとき , 割込み要求が
出力されます。
このビットは , A/D 変換機能の起動をソフトウェアによって行うか , 入力クロック
の立上りエッジ検出で連続的に行うかを選択します。
これらのビットは , A/D 変換に使用するクロックを選択します。入力クロックはプ
リスケーラにより生成されます。詳細については ,「第 6 章クロック制御部」を参
照してください。
• サンプリング時間は , これらのビットで選択されたクロックによって異なりま
す。
• 動作条件 ( 電圧と周波数 ) に従って , これらのビットを変更してください。
( 注意事項 ) これらのビットを変更する前に , A/D コンバータの動作が停止してい
ると確認してください。
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381
第 18 章 8/10 ビット A/D コンバータ
18.4 8/10 ビット A/D コンバータのレジスタ
MB95390H シリーズ
8/10 ビット A/D コンバータデータレジスタ上位 / 下
位 (ADDH, ADDL)
18.4.3
8/10 ビット A/D コンバータデータレジスタ上位 / 下位 (ADDH, ADDL) は , 10 ビット
A/D 変換中に , 10 ビット A/D 変換結果を格納します。
10 ビットデータの上位 2 ビットが ADDH レジスタに , 下位 8 ビットが ADDL レジ
スタに格納されます。
■ 8/10 ビット A/D コンバータデータレジスタ上位 / 下位 (ADDH, ADDL)
図 18.4-4 8/10 ビット A/D コンバータデータレジスタ上位 / 下位 (ADDH, ADDL)
ADDH
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
アドレス
006EH
-
-
-
-
-
-
SAR9
SAR8
R0/WX R0/WX R0/WX R0/WX R0/WX R0/WX R/WX
R/WX
ADDL
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
アドレス
006FH
SAR7
SAR6
SAR5
SAR4
SAR3
SAR2
SAR1
SAR0
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R0/WX
-
初期値
00000000B
初期値
00000000B
：リードオンリ ( 読出し可能。このビットに値を書き込んでも動作に影響はありません。)
：読出し値は "0" です。このビットに値を書き込んでも動作に影響はありません。
：未定義ビット
10 ビットの A/D データのうち , 上位 2 ビットが ADDH レジスタの bit1 と bit0 に対応
し , 下位 8 ビットが ADDL レジスタの bit7 ～ bit0 に対応します。
ADC2 レジスタの AD8 ビットに "1" が設定されている場合は , 8 ビット精度が選択さ
れます。ADDL レジスタを読み出すことにより , 8 ビットデータを取得できます。
これらのレジスタは読出し専用です。データを書き込んでも動作に影響はありません。
8 ビット精度が選択された A/D 変換では , ADDH レジスタの SAR8 と SAR9 は "0" に
なります。
● A/D 変換機能
A/D 変換を起動すると , レジスタ設定による変換時間の経過後に変換結果が確定し ,
ADDH レジスタと ADDL のレジスタに格納されます。A/D 変換完了後 , 次の A/D 変換
が完了する前に , A/D データレジスタ ( 変換結果 ) を読み出し , ADC1 レジスタの ADI
フラグビット (ADI) をクリアしてください。A/D 変換中 , ADDH レジスタと ADDL レ
ジスタの値は , 前回の A/D 変換結果となります。
382
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CM26-10129-1
第 18 章 8/10 ビット A/D コンバータ
18.5 8/10 ビット A/D コンバータの割込み
MB95390H シリーズ
18.5
8/10 ビット A/D コンバータの割込み
8/10 ビット A/D コンバータの割込み要因には , A/D 変換機能動作時の変換終了があ
ります。
■ 8/10 ビット A/D コンバータ動作中の割込み
A/D 変換が完了すると , 割込み要求フラグビット (ADC1: ADI) が "1" になります。この
とき割込み要求許可ビットが許可になっていると (ADC2: ADIE = 1), 割込みコント
ローラへの割込み要求が発生します。割込み要求をクリアするには, 割込み処理ルーチ
ンなどで ADI ビットに "0" を書き込んでください。
ADI ビットは , ADIE ビットの値に関係なく , A/D 変換が完了すると "1" に設定されま
す。
割込み要求フラグビット (ADC1: ADI) が "1" で , 割込み要求が許可されている場合
(ADC2: ADIE = 1) は , CPU は割込み処理から復帰することができません。必ず割込み
処理ルーチン内で ADI ビットをクリアしてください。
■ 8/10 ビット A/D コンバータの割込みに関連するレジスタとベクタテーブルのアド
レス
表 18.5-1 8/10 ビット A/D コンバータの割込みに関連するレジスタとベクタテーブルのアドレス
割込み要因
8/10 ビット
A/D コンバータ
割込み要求番号
IRQ18
割込みレベル設定レジスタ
レジスタ
設定ビット
ILR4
L18
ベクタテーブルのアドレス
上位
下位
FFD6H
FFD7H
各周辺機能のそれぞれの割込み要求番号およびベクタテーブルのアドレスについては
「付録 B 割込み要因一覧表」を参照してください。
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383
第 18 章 8/10 ビット A/D コンバータ
18.6 8/10 ビット A/D コンバータの動作説明と設定手順例
18.6
MB95390H シリーズ
8/10 ビット A/D コンバータの動作説明と設定手順例
8/10 ビット A/D コンバータは , ADC2 レジスタの EXT ビットにより A/D 変換のソ
フトウェア起動または連続起動を選択できます。
■ 8/10 ビット A/D コンバータ変換機能の動作
● ソフトウェア起動
ソフトウェアにより A/D 変換機能を起動するには , 図 18.6-1 の設定が必要です。
図 18.6-1 A/D 変換機能 ( ソフトウェア起動 ) の設定
ADC1
bit7
ANS3
bit6
ANS2
bit5
ANS1
bit4
ANS0
bit3
ADI
bit2
ADMV
bit1
ADMVX
bit0
AD
1
ADC2
AD8
TIM1
TIM0
ADCK
×
ADIE
EXT
0
CKDIV1 CKDIV0
ADDH
-
-
-
-
-
-
A/D 変換値を保持
A/D 変換値を保持
ADDL
：使用ビット
×：未使用ビット
1 ："1" に設定
0 ："0" に設定
A/D 変換機能が起動されると , A/D 変換が開始します。また , 変換中においても A/D 変
換機能を再起動できます。
384
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第 18 章 8/10 ビット A/D コンバータ
18.6 8/10 ビット A/D コンバータの動作説明と設定手順例
MB95390H シリーズ
● 連続起動
A/D 変換機能を連続起動するには , 図 18.6-2 の設定が必要です。
図 18.6-2 A/D 変換機能 ( 連続起動 ) の設定
ADC1
bit7
ANS3
bit6
ANS2
bit5
ANS1
bit4
ANS0
bit3
ADI
bit2
ADMV
bit1
ADMVX
bit0
AD
×
ADC2
AD8
TIM1
TIM0
ADCK
ADIE
EXT
1
CKDIV1 CKDIV0
ADDH
-
-
-
-
-
-
A/D 変換値を保持
A/D 変換値保持
ADDL
：使用ビット
×：未使用ビット
1 ："1" に設定
連続起動が許可されると , 選択された入力クロックの立上りエッジで A/D 変換機能が
起動され, A/D 変換が開始します。連続起動が禁止されると (ADC2: EXT = 0), 連続起動
動作は停止します。
■ A/D 変換機能の動作
8/10 ビット A/D コンバータの動作について説明します。
1) A/D 変換が開始すると , 変換フラグビットが設定され (ADC1: ADMV ＝ 1), 選択さ
れたアナログ入力端子がサンプルアンドホールド回路に接続されます。
2) アナログ入力端子の電圧をサンプリング期間中にサンプルアンドホールド回路内
のサンプルアンドホールド用コンデンサに取り込みます。この電圧は , A/D 変換が
終了するまで保持されます。
3) サンプルアンドホールド用コンデンサに取り込まれた電圧と , A/D 変換用のリファ
レンス電圧をコントロール回路内のコンパレータで最上位ビット (MSB) から最下
位ビット (LSB) まで比較し , 結果を ADDH レジスタと ADDL レジスタへ転送しま
す。
結果の転送が終わると , 変換中フラグビットがクリア (ADC1: ADMV ＝ 0) され , 割
込み要求フラグビットが "1" に設定 (ADC1: ADI ＝ 1) されます。
＜注意事項＞
• ADDH レジスタと ADDL レジスタの内容は , A/D 変換終了時まで保持されます。した
がって , A/D 変換中は前回変換した値が読み出されます。
• A/D 変換機能の使用中は , アナログ入力端子 (ADC1: ANS3 ～ ANS0) を変更しないで
ください。特に連続起動中は , アナログ入力端子を変更する前に連続起動を禁止
(ADC2: EXT = 0) してください。
• リセットモード , ストップモード , または時計モードを開始すると , A/D コンバータは
停止し , ADMV ビットは "0" にクリアされます。
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385
第 18 章 8/10 ビット A/D コンバータ
18.6 8/10 ビット A/D コンバータの動作説明と設定手順例
MB95390H シリーズ
■ 設定手順例
以下に , 8/10 ビット A/D コンバータの設定手順例を示します。
● 初期設定
1) 入力ポート (DDR0/DDR4) を設定します。
2) 割込みレベル (ILR4) を設定します。
3) A/D 入力を許可します (ADC1: ANS0 ～ ANS3)。
4) サンプリング時間を設定します (ADC2: TIM1, TIM0)。
5) クロックを選択します (ADC2: CKDIV1, CKDIV0)。
6) A/D 変換精度を設定します (ADC2: AD8)。
7) 動作モードを選択します (ADC2: EXT)。
8) 起動トリガを選択します (ADC2: ADCK)。
9) 割込みを許可します (ADC2: ADIE=1)。
10)A/D 変換機能を起動します (ADC1: AD = 1)。
● 割込み処理
1) 割込み要求フラグを "0" にクリアします (ADC1: ADI=0)。
2) 変換値を読み出します (ADDH, ADDL)。
3) A/D 変換を起動します (ADC1: AD = 1)。
386
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第 18 章 8/10 ビット A/D コンバータ
18.7 8/10 ビット A/D コンバータ使用上の注意
MB95390H シリーズ
18.7
8/10 ビット A/D コンバータ使用上の注意
8/10 ビット A/D コンバータを使用するための注意点を示します。
■ 8/10 ビット A/D コンバータ使用上の注意
● プログラムによる 8/10 ビット A/D コンバータの設定に関する注意事項
• A/D 変換機能時 , ADDH, ADDL レジスタの内容は A/D 変換終了時まで保持されま
す。したがって , A/D 変換中は前回変換した値が読み出されます。
• A/D 変換機能の使用中は , アナログ入力端子 (ADC1: ANS3 ～ ANS0) を変更しない
でください。特に連続起動中は , アナログ入力端子を変更する前に連続起動を禁止
(ADC2: EXT = 0) してください。
• リセットモード , ストップモード , または時計モードを開始すると , A/D コンバータ
は停止し , ADMV ビットは "0" にクリアされます。
• 割込み要求フラグビット (ADC1: ADI) が "1" で , 割込み要求が許可されている場合
(ADC2: ADIE = 1) は , CPU は割込み処理から復帰することができません。必ず割込
み処理ルーチン内で ADI ビットをクリアしてください。
● 割込み要求に関する注意事項
A/D 変換の再起動 (ADC1: AD = 1) と A/D 変換の完了が同時に発生した場合は , 割込み
要求フラグビット (ADC1: ADI) が "1" に設定されます。
● 誤差について
| Vcc - Vss | が小さくなるに従い , それに比例して A/D 変換の誤差は増大します。
● 8/10 ビット A/D コンバータのアナログ入力順序
アナログ入力 (AN00 ～ AN11) とデジタル電源 (VCC) を同時に投入するか , またはデジ
タル電源投入後にアナログ入力を投入してください。
デジタル電源 (VCC) は , アナログ入力 (AN00 ～ AN11) と同時に切断するか , またはア
ナログ入力 (AN00 ～ AN11) 切断後に切断してください。
8/10 ビット A/D コンバータの電源投入 / 切断時には , アナログ入力電圧がデジタル電
源の電圧を超えないように注意してください。
● 変換時間
A/D 変換の変換速度は , クロックモード , メインクロック発振周波数 , メインクロック
の速度切換え ( ギア機能 ) に影響されます。
例:
サンプリング時間 = CKIN × (ADC2: TIM1/TIM0 設定 )
比較 ( コンペア ) 時間 = CKIN × 10 ( 固定値 ) + MCLK
A/D コンバータ起動時間 : 最短時間 = MCLK + MCLK
最長時間 = MCLK + CKIN
変換時間 = A/D コンバータ起動時間 + サンプリング時間 + 比較時間
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387
第 18 章 8/10 ビット A/D コンバータ
18.7 8/10 ビット A/D コンバータ使用上の注意
MB95390H シリーズ
• A/D 変換が開始した時間によって , 変換時間には最大 (1 CKIN - 1 MCLK) の誤差が
生じる可能性があります。
• ソフトウェアで A/D コンバータを設定する場合は , その設定が MB95390H シリーズ
のデータシートに記載された A/D コンバータの「サンプリング時間」と「コンペア時
間」の仕様を満たしていることを確認してください。
388
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第 18 章 8/10 ビット A/D コンバータ
18.8 8/10 ビット A/D コンバータの設定例
MB95390H シリーズ
18.8
8/10 ビット A/D コンバータの設定例
8/10 ビット A/D コンバータの設定例を示します。
■ 設定例
● 8/10 ビット A/D コンバータの動作クロックを選択する方法
動作クロックの選択には , クロック選択ビット (ADC2: CKDIV1/CKDIV0) を使用しま
す。
● 8/10 ビット A/D コンバータのサンプリング時間を選択する方法
サンプリング時間の選択には , サンプリング時間選択ビット (ADC2: TIM1/TIM0) を使
用します。
● 8/10- ビット A/D コンバータの内部リファレンス電源切断用アナログスイッチを制御する
方法
内部リファレンス電源切断用アナログスイッチの制御には , 電源切断用アナログス
イッチ制御ビット (ADC1: ADMVX) を使用します。
動作
電流遮断用アナログスイッチ制御ビット
(ADMVX)
内部リファレンス電源を切断
するには
"0" を設定する
内部リファレンス電源を投入
するには
"1" を設定する
● 8/10 ビット A/D 変換機能の起動方法を選択する方法
起動トリガの選択には , 連続起動許可ビット (ADC2: EXT) を使用します。
A/D 変換起動要因
連続起動許可ビット (EXT)
ソフトウェアトリガを選択す
るには
"0" を設定する
入力クロックの立上り信号を
選択するには
"1" を設定する
• ソフトウェアトリガの発生方法
A/D 変換起動ビット (ADC1: AD) を使用して , ソフトウェアトリガを発生させます。
CM26-10129-1
動作
A/D 変換起動ビット (AD)
ソフトウェアトリガを発生さ
せるには
"1" を設定する
FUJITSU SEMICONDUCTOR LIMITED
389
第 18 章 8/10 ビット A/D コンバータ
18.8 8/10 ビット A/D コンバータの設定例
MB95390H シリーズ
• 入力クロックを用いた A/D 変換機能の起動方法
入力クロックの立上りエッジで , 起動トリガが発生します。
入力クロックの選択には , 外部起動信号選択ビット (ADC2: ADCK) を使用します。
入力クロック
外部起動信号選択ビット (ADCK)
外部起動信号を使用しない
"0" を設定する
8/16 ビット複合タイマ出力端
子 (TO00) を選択するには
"1" を設定する
● A/D 変換精度を選択する方法
変換結果精度の選択には , 精度選択ビット (ADC2: AD8) を使用します。
動作モード
精度選択ビット (AD8)
10 ビット精度にするには
"0" を設定する
8 ビット精度にするには
"1" を設定する
● アナログ入力端子を使用する方法
アナログ入力端子の選択には , アナログ入力端子選択ビット (ADC1: ANS3 ～ ANS0)
を使用します。
390
動作
アナログ入力端子選択ビット (ANS3 ～ ANS0)
AN00 端子を使用するには
"0000B" に設定する
AN01 端子を使用するには
"0001B" に設定する
AN02 端子を使用するには
"0010B" に設定する
AN03 端子を使用するには
"0011B" に設定する
AN04 端子を使用するには
"0100B" に設定する
AN05 端子を使用するには
"0101B" に設定する
AN06 端子を使用するには
"0110B" に設定する
AN07 端子を使用するには
"0111B" に設定する
AN08 端子を使用するには
"1000B" に設定する
AN09 端子を使用するには
"1001B" に設定する
AN10 端子を使用するには
"1010B" に設定する
AN11 端子を使用するには
"1011B" に設定する
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CM26-10129-1
第 18 章 8/10 ビット A/D コンバータ
18.8 8/10 ビット A/D コンバータの設定例
MB95390H シリーズ
● 変換完了を確認する方法
変換が完了したかどうかを確認する方法は , 2 通りあります。
• 割込み要求フラグビット (ADC1: ADI) で確認する方法
割込み要求フラグビット
(ADI)
意味
読出し値が "0" の場合
A/D 変換完了割込み要求なし
読出し値が "1" の場合
A/D 変換完了割込み要求あり
• 変換フラグビット (ADC1: ADMV) で確認する方法
変換フラグビット (ADMV)
意味
読出し値が "0" の場合
A/D 変換完了 ( 停止 )
読出し値が "1" の場合
A/D 変換実行中
● 割込み関連レジスタ
下表の割込みレベル設定レジスタを用いて , 割込みレベルを設定します。
割込み要因
割込みレベル設定レジスタ
割込みベクタ
8/10 ビット A/D コン
バータ
割込みレベルレジスタ (ILR4)
アドレス : 0007DH
#18
アドレス :
0FFD6H
● 割込みを許可 / 禁止 / クリアする方法
割込みを許可するには , 割込み要求許可ビット (ADC2:ADIE) を使用します。
動作
割込み要求許可ビット (ADIE)
割込み要求を禁止するには
"0" を設定する
割込み要求を許可するには
"1" を設定する
割込み要求をクリアするには , 割込み要求ビット (ADC1: ADI) を使用します。
CM26-10129-1
動作
割込み要求ビット (ADI)
割込み要求をクリアするには
ビットを "0" に設定する
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391
第 18 章 8/10 ビット A/D コンバータ
18.8 8/10 ビット A/D コンバータの設定例
392
MB95390H シリーズ
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CM26-10129-1
第 19 章
低電圧検出リセット回路
低電圧検出リセット回路の機能と動作について説
明します。( 低電圧検出リセット回路を使用できる
のは , MB95F394K/F396K/F398K のみです。)
19.1 低電圧検出リセット回路の概要
19.2 低電圧検出リセット回路の構成
19.3 低電圧検出リセット回路の端子
19.4 低電圧検出リセット回路の動作説明
CM26-10129-1
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393
第 19 章低電圧検出リセット回路
19.1 低電圧検出リセット回路の概要
19.1
MB95390H シリーズ
低電圧検出リセット回路の概要
低電圧検出リセット回路は , 電源電圧を監視し , 電源電圧が低電圧検出の電圧レベル
より低くなった場合に , リセット信号を発生します ( MB95F394K/F396K/F398K のみ
で使用可能 )。
■ 低電圧検出リセット回路
低電圧検出リセット回路は , 電源電圧を監視し , 電源電圧が検出電圧レベルより低下し
たときにリセット信号を発生します。この回路は , MB95F394K/F396K/F398K のみで使
用可能です。
電気的特性の詳細は , MB95390H シリーズのデータシートを参照してください。
394
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CM26-10129-1
MB95390H シリーズ
19.2
低電圧検出リセット回路の構成
第 19 章低電圧検出リセット回路
19.2 低電圧検出リセット回路の構成
図 19.2-1 に , 低電圧検出リセット回路のブロックダイヤグラムを示します。
■ 低電圧検出リセット回路のブロックダイヤグラム
図 19.2-1 低電圧検出リセット回路のブロックダイヤグラム
VCC
リセット信号
N-ch
Vref
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395
第 19 章低電圧検出リセット回路
19.3 低電圧検出リセット回路の端子
19.3
MB95390H シリーズ
低電圧検出リセット回路の端子
低電圧検出リセット回路の端子について説明します。
■ 低電圧検出リセット回路の端子
● VCC 端子
低電圧検出リセット回路は , 本端子の電圧を監視します。
● VSS 端子
この端子は , 電圧検出の基準となる GND 端子です。
● RST 端子
低電圧検出リセット信号はマイコン内部と本端子へ出力されます。
396
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CM26-10129-1
第 19 章低電圧検出リセット回路
19.4 低電圧検出リセット回路の動作説明
MB95390H シリーズ
19.4
低電圧検出リセット回路の動作説明
低電圧検出リセット回路は , 電源電圧が検出電圧よりも低下したときにリセット信号
を発生します。
■ 低電圧検出リセット回路の動作
低電圧検出リセット回路は , 電源電圧が検出電圧レベルよりも低下したときにリセッ
ト信号を発生します。
その後 , 解除電圧を検出すると , 発振安定待ち時間分のリセット
信号を継続して出力し , リセットを解除します。
電気的特性の詳細は , MB95390H シリーズのデータシートを参照してください。
図 19.4-1 低電圧検出リセット回路の動作
Vcc
検出電圧/
リセット解除電圧
動作下限電圧
リセット信号
B
B
A
A
B
A
A: 遅延
B: 発振安定待ち時間
■ スタンバイモード時の動作
低電圧検出リセット回路は , スタンバイモード ( ストップモード , スリープモード , サ
ブクロックモード , 時計モード ) においても常に動作します。
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397
第 19 章低電圧検出リセット回路
19.4 低電圧検出リセット回路の動作説明
398
MB95390H シリーズ
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CM26-10129-1
第 20 章
クロックスーパバイザ
カウンタ
クロックスーパバイザカウンタの機能と動作につ
いて説明します。
20.1 クロックスーパバイザカウンタの概要
20.2 クロックスーパバイザカウンタの構成
20.3 クロックスーパバイザカウンタのレジスタ
20.4 クロックスーパバイザカウンタの動作説明
20.5 クロックスーパバイザカウンタ使用上の注意
CM26-10129-1
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399
第 20 章クロックスーパバイザカウンタ
20.1 クロックスーパバイザカウンタの概要
20.1
MB95390H シリーズ
クロックスーパバイザカウンタの概要
クロックスーパバイザカウンタは , 外部クロック周波数を調べて , 外部クロックの異
常状態を検出できます。
■ クロックスーパバイザカウンタの概要
クロックスーパバイザカウンタは , 外部クロック周波数を調べて , 外部クロックの異常
状態を検出できます。
クロックスーパバイザカウンタは, 8つのオプションから選ばれたタイムベースタイマの
インターバル時間内で , 外部クロック入力に基づいてカウンタをカウントアップしま
す。
このモジュールのカウントクロックは , メイン発振クロックとサブ発振クロックのど
ちらからも選択できます。
＜注意事項＞
クロックスーパバイザカウンタは , メイン CR クロックモードで , ( スタンバイモードで動
作する ) ハードウェアウォッチドッグタイマとともに動作する必要があります。
上記以外の場合 , このカウンタは外部クロックの異常状態を正しく検出することはできず ,
外部クロックが停止するとハングアップしてしまいます。
( スタンバイモードで動作する ) ハードウェアウォッチドッグタイマについては , 「第 11
章ハードウェア / ソフトウェアウォッチドッグタイマ」を参照してください。
400
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CM26-10129-1
第 20 章クロックスーパバイザカウンタ
20.2 クロックスーパバイザカウンタの構成
MB95390H シリーズ
20.2
クロックスーパバイザカウンタの構成
クロックスーパバイザカウンタは , 以下のブロックで構成されています。
• 制御回路
• クロック監視制御レジスタ (CMCR)
• クロック監視データレジスタ (CMDR)
• タイムベースタイマ出力セレクタ
• カウンタソースクロックセレクタ
■ クロックスーパバイザカウンタのブロックダイヤグラム
図 20.2-1 に , クロックスーパバイザカウンタのブロックダイヤグラムを示します。
図 20.2-1 クロックスーパバイザカウンタのブロックダイヤグラム
エッジ検出
タイムベースタイマ出力
タイムベース
タイマ出力
セレクタ
8ビットカウンタ
3
メイン発振クロック
サブ発振クロック
カウンタ
ソース
クロック
セレクタ
1回目: カウント開始
2回目: カウント停止
CLK
制御回路
カウンタ動作許可
クロック監視制御レジスタ(CMCR)
クロック監視データレジスタ(CMDR)
内部バス
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401
第 20 章クロックスーパバイザカウンタ
20.2 クロックスーパバイザカウンタの構成
MB95390H シリーズ
● 制御回路
このブロックは , クロック監視制御レジスタ (CMCR) の設定に基づき , カウンタの開始
と停止 , カウンタクロックソースとカウンタ許可期間を制御します。
● クロック監視制御レジスタ (CMCR)
このレジスタは , カウンタソースクロックの選択 , 8 種類の異なるタイムベースタイマ
インターバルからのカウンタ許可期間の選択 , カウンタの開始 , およびカウンタが動作
中かどうかの確認を行います。
● クロック監視データレジスタ (CMDR)
このレジスタブロックは , カウンタ停止後にカウンタ値を読み出すために使用します。
ソフトウェアにより , このレジスタの内容に従い , 外部クロック周波数が正しいかどう
かを判断できます。
● タイムベースタイマインターバルセレクタ
このブロックは , 8 種類のタイムベースタイマインターバルからカウンタ許可期間を選
択するために使用します。
● カウンタソースクロックセレクタ
このブロックは , メイン発振クロックとサブ発振クロックからカウンタソースクロッ
クを選択するために使用します。
402
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CM26-10129-1
第 20 章クロックスーパバイザカウンタ
20.3 クロックスーパバイザカウンタのレジスタ
MB95390H シリーズ
20.3
クロックスーパバイザカウンタのレジスタ
クロックスーパバイザカウンタのレジスタについて説明します。
■ クロックスーパバイザカウンタのレジスタ
図 20.3-1 に , クロックスーパバイザカウンタのレジスタを示します。
図 20.3-1 クロックスーパバイザカウンタのレジスタ
クロック監視データレジスタ (CMDR)
bit7
bit6
bit5
アドレス
0FEAH
CMDR7 CMDR6 CMDR5
R/WX
R/WX
R/WX
bit4
CMDR4
R/WX
bit0
CMDR0
R/WX
初期値
00000000B
クロック監視制御レジスタ (CMCR)
bit7
bit6
bit5
アドレス
0FE9H
予約
R0/WX
R0/WX
R/W0
bit4
bit3
bit2
bit1
bit0
CMCSEL TBTSEL2 TBTSEL1 TBTSEL0 CMCEN
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
R/W
R/WX
R/W0
R0/WX
-
:
:
:
:
:
CM26-10129-1
bit3
CMDR3
R/WX
bit2
CMDR2
R/WX
bit1
CMDR1
R/WX
リード / ライト ( 読出し値は書込み値と同じとなります。)
リードオンリ ( 読出し可能。このビットに値を書き込んでも動作に影響はありません。)
書込み値は "0" です。読出しは書込み値と同じとなります。
読出し値は "0" です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
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403
第 20 章クロックスーパバイザカウンタ
20.3 クロックスーパバイザカウンタのレジスタ
MB95390H シリーズ
クロック監視データレジスタ (CMDR)
20.3.1
クロック監視データレジスタ (CMDR) は , クロックスーパバイザカウンタの停止後に
カウント値を読み出すため使用します。ソフトウェアにより , このレジスタの内容に
従い , 外部クロック周波数が正しいかどうかを判断できます。
■ クロック監視データレジスタ (CMDR)
図 20.3-2 クロック監視データレジスタ (CMDR)
アドレス
0FEAH
bit7
CMDR7
R/WX
bit6
CMDR6
R/WX
bit5
CMDR5
R/WX
bit4
CMDR4
R/WX
bit3
CMDR3
R/WX
bit2
CMDR2
R/WX
bit1
CMDR1
R/WX
bit0
CMDR0
R/WX
初期値
00000000B
: リードオンリ ( 読出し可能。このビットに値を書き込んでも動作に影響はありません。)
R/WX
クロック監視データレジスタ (CMDR) は , クロックスーパバイザカウンタの停止後に
カウンタ値を読み出すため使用します。
• カウンタ値は , このクロック監視データレジスタ (CMDR) から読み出すことができ
ます。ソフトウェアは , 読み出したカウンタ値と選択されているタイムベースタイ
マインターバルに従い , 外部クロック周波数が正しいかどうかを確認できます。
表 20.3-1 クロック監視データレジスタ (CMDR) の各ビットの機能
ビット名
bit7
～
bit0
CMDR7 ～ CMDR0
機能
CMDR レジスタは , カウンタ停止後のクロックスーパバイザカウンタの値を示す
データレジスタです。
以下のいずれかのイベントが生じると , このレジスタは "0" にクリアされます。
• リセット
• ソフトウェアにより CMCEN ビットが "0" から "1" に変更。
• カウンタ動作中に , ソフトウェアにより CMCEN ビットが "1" から "0" に変更。
• 外部クロックの停止後 , 選択されているタイムベースタイマクロックの立下り
エッジを 2 回検出 ( 図 20.5-2 を参照してください )。
＜注意事項＞
カウンタが動作している間 (CMCEN = 1) は , このレジスタの値は "0" です。
404
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第 20 章クロックスーパバイザカウンタ
20.3 クロックスーパバイザカウンタのレジスタ
MB95390H シリーズ
20.3.2
クロック監視制御レジスタ (CMCR)
クロック監視制御レジスタ (CMCR) は , カウンタソースクロックの選択 , カウンタ許
可期間とするタイムベースタイマインターバルの選択 , カウンタの開始 , およびカウ
ンタが動作中かどうかの確認を行うために使用します。
■ クロック監視制御レジスタ (CMCR)
図 20.3-3 クロック監視制御レジスタ (CMCR)
アドレス
bit7
bit6
bit5
bit4
0FE9H
-
-
予約
CMCSEL
R0/WX
R0/WX
R/W0
R/W
リード/ライト
bit3
bit2
R/W
R/W
bit0
初期値
CMCEN
00000000B
bit1
TBTSEL2 TBTSEL1 TBTSEL0
R/W
R/W
CMCEN
カウンタ許可ビット
カウンタ動作を禁止します。
0
1
カウンタ動作を許可します。
TBTSEL2 TBTSEL1 TBTSEL0 タイムベースタイマカウンタ出力選択ビット
0
0
0
23 x 1/FCRH
0
0
1
25 x 1/FCRH
0
1
0
27 x 1/FCRH
0
1
1
29 x 1/FCRH
1
0
0
211 x 1/FCRH
13
1
0
1
2 x 1/FCRH
15
1
1
0
2 x 1/FCRH
1
1
1
217 x 1/FCRH
CMCSEL
カウンタクロック選択ビット
0
メイン発振クロック
1
サブ発振クロック
予約
0
予約ビット
このビットには常に"0"を書き込んで下さい。
未定義ビット
読出し値は常に"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
読出し値は常に"0"です。このビットに値を書き込んでも動作に影響はありません。
R/W
R/W0
R0/WX
-
CM26-10129-1
:
:
:
:
:
リード/ライト可能 (読出し値は書込み値と同じとなります。)
書込み値は"0"です。読出し値は書込み値と同じとなります。
読出し値は"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
初期値
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405
第 20 章クロックスーパバイザカウンタ
20.3 クロックスーパバイザカウンタのレジスタ
MB95390H シリーズ
表 20.3-2 クロック監視制御レジスタ (CMCR) の各ビットの機能
ビット名
bit7.
bit6
未定義ビット
bit5
予約ビット
bit4
CMCSEL:
カウンタクロック
選択ビット
bit3
～
bit1
bit0
TBTSEL2, TBTSEL1,
TBTSEL0:
タイムベースタイマ
カウンタ出力選択
ビット
CMCEN:
カウンタ許可ビット
機能
読出し値は常に "0" です。このビットに値を書き込んでも動作に影響はありませ
ん。
予約ビットです。
このビットには常に "0" を書き込んで下さい。読出し値は常に "0" となります。
カウンタクロックソースを選択します。
"0" を書き込んだ場合 : 外部メイン発振クロックを, カウンタのソースクロックと
して選択します。
"1" を書き込んだ場合 : 外部サブ発振クロックを, カウンタのソースクロックとし
て選択します。
タイムベースタイマのインターバルを選択します。
クロックスーパバイザカウンタの動作は , これらのビットによって選択されたタ
イムベースタイマの出力にしたがって , 許可または禁止されます。
選択されたインターバルの最初の立上りエッジでカウンタ動作が許可され , 2 回目
の立上りエッジでカウンタ動作が禁止されます。
タイムベースタイマカウンタ
出力選択ビット
TBTSEL2
TBTSEL1
TBTSEL0
0
0
0
23 × 1/FCRH
0
0
1
25 × 1/FCRH
0
1
0
27 × 1/FCRH
0
1
1
29 × 1/FCRH
1
0
0
211 × 1/FCRH
1
0
1
213 × 1/FCRH
1
1
0
215 × 1/FCRH
1
1
1
217 × 1/FCRH
クロックスーパバイザカウンタの動作を許可または禁止します。
"0" を書き込んだ場合 : カウンタを停止し, CMDRレジスタを"0"にクリアします。
"1" を書き込んだ場合 : カウンタの動作を許可します。カウンタは , タイムベース
タイマインターバルの最初の立上りエッジを検出した時
点で動作を開始します。同じインターバルの 2 回目の立上
りエッジを検出すると , 動作を停止します。
カウンタが停止すると , このビットが自動的に "0" に設定されます。
＜注意事項＞
• CMCEN = 1 のときに , CMCSEL ビットを変更しないでください。
• CMCEN = 1 のときに , TBTSEL[2:0] ビットを変更しないでください。
406
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第 20 章クロックスーパバイザカウンタ
20.4 クロックスーパバイザカウンタの動作説明
MB95390H シリーズ
20.4
クロックスーパバイザカウンタの動作説明
クロックスーパバイザカウンタの動作について説明します。
■ クロックスーパバイザカウンタ
● クロックスーパバイザカウンタの動作 1
ソフトウェアによってクロックスーパバイザカウンタの動作が許可されると(CMCEN = 1),
クロックスーパバイザカウンタは , TBTSEL[2:0] ビットによって 8 種類から選択された
タイムベースタイマインターバルで動作します。選択されたタイムベースタイマイン
ターバルの2つの立上りエッジの間, 内部カウンタは外部クロックによりクロックが供
給されます。
このモジュールのカウントクロックとして , メイン発振クロックとサブ発振クロック
とのどちらかを選択できます。
図 20.4-1 クロックスーパバイザカウンタの動作 1
選択したタイムベースタイマインターバル
メイン/サブ発振クロック
CMCEN
内部カウンタ
0
CMDRレジスタ
30
0
30
● クロックスーパバイザカウンタの動作 2
CMCEN ビットが "0" から "1" に変わると , CMDR レジスタがクリアされます。
図 20.4-2 クロックスーパバイザカウンタの動作 2
選択したタイムベースタイマインターバル
メイン/サブ発振クロック
CMCEN
内部カウンタ
CMDRレジスタ
CM26-10129-1
クリア
0
10
0
10
FUJITSU SEMICONDUCTOR LIMITED
10
0
0
10
407
第 20 章クロックスーパバイザカウンタ
20.4 クロックスーパバイザカウンタの動作説明
MB95390H シリーズ
● クロックスーパバイザカウンタの動作 3
カウント値が "255" に達すると , カウンタは停止します。それ以上カウントを続けるこ
とはできません。
図 20.4-3 クロックスーパバイザカウンタの動作 3
選択したタイムベースタイマインターバル
メイン/サブ発振クロック
CMCEN
内部カウンタ
0
CMDRレジスタ
255
0
255
● クロックスーパバイザカウンタの動作 4
選択されている外部クロックが停止すると , カウンタはカウントを停止します。このと
き , 選択されている外部クロックが異常状態にあることをソフトウェアにより検出で
きます。
図 20.4-4 クロックスーパバイザカウンタの動作 4
選択したタイムベースタイマインターバル
メイン/サブ発振クロック
CMCEN
内部カウンタ
0
CMDRレジスタ
0
● クロックスーパバイザカウンタの動作 5
カウンタの動作中に CMCEN に "0" が設定されると , カウンタはソフトウェアにより
"0" にクリアされます。
図 20.4-5 クロックスーパバイザカウンタの動作 5
選択したタイムベースタイマインターバル
メイン/サブ発振クロック
ソフトウェアにより設定
CMCEN
内部カウンタ
CMDRレジスタ
408
0
0
0
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第 20 章クロックスーパバイザカウンタ
20.4 クロックスーパバイザカウンタの動作説明
MB95390H シリーズ
■ タイムベースタイマインターバルとクロックスーパバイザカウンタ値の対応表
表 20.4-1 は , 様々な外部クロックを測定するための各種のメイン CR クロック周波数に
対し , 適切なタイムベースタイマインターバルを示したものです。
表 20.4-1 TBTSEL 設定に対するカウンタ値の表 (1 / 2)
メイメイン /
メイ
ンCR サブ水
ン CR
(FCRH) 晶発振
誤差
[MHz] [MHz]
0.03277
0.5
1
4
1
6
10
20
32.5
0.03277
0.5
1
4
8
6
10
20
32.5
CM26-10129-1
TBTSEL2 ～ TBTSEL0
測定
誤差
"000"
"001"
"010"
"011"
"100"
"101"
"110"
"111"
(23 ×
1/FCRH)
(25 ×
1/FCRH)
(27 ×
1/FCRH
(29 ×
1/FCRH)
(211 ×
1/FCRH)
(213 ×
1/FCRH)
(215 ×
1/FCRH)
(217 ×
1/FCRH)
+5%
-1
0
0
0
6
30
126
510
2044
-5%
+1
1
1
3
9
36
142
566
2261
+5%
-1
0
6
29
120
486
1949
7800
31206
-5%
+1
3
9
34
135
539
2156
8624
34493
+5%
-1
2
14
59
242
974
3899
15602
62414
-5%
+1
5
17
68
270
1078
4312
17247
68986
+5%
-1
14
59
242
974
3899
15602
62414
249659
-5%
+1
17
68
270
1078
4312
17247
68986
275942
+5%
-1
21
90
364
1461
5850
23404
93621
374490
-5%
+1
26
102
405
1617
6468
25870
103478
413912
+5%
-1
37
151
608
2437
9751
39008
156037
624151
-5%
+1
43
169
674
2695
10779
43116
172464
689853
+5%
-1
75
303
1218
4875
19503
78018
312075
1248303
-5%
+1
85
337
1348
5390
21558
86232
344927
1379706
+5%
-1
122
494
1979
7922
31694
126779
507122
2028494
-5%
+1
137
548
2190
8758
35032
140127
560506
2242022
+5%
-1
0
0
0
0
2
14
62
254
-5%
+1
1
1
1
2
5
18
71
283
+5%
-1
0
0
2
14
59
242
974
3899
-5%
+1
1
2
5
17
68
270
1078
4312
+5%
-1
0
0
6
29
120
486
1949
7800
-5%
+1
1
3
9
34
135
539
2156
8624
+5%
-1
0
6
29
120
486
1949
7800
31206
-5%
+1
3
9
34
135
539
2156
8624
34493
+5%
-1
1
10
44
181
730
2924
11701
46810
-5%
+1
4
13
51
203
809
3234
12935
51739
+5%
-1
3
18
75
303
1218
4875
19503
78018
-5%
+1
6
22
85
337
1348
5390
21558
86232
+5%
-1
8
37
151
608
2437
9751
39008
156037
-5%
+1
11
43
169
674
2695
10779
43116
172464
+5%
-1
14
60
246
989
3960
15846
63389
253560
-5%
+1
18
69
274
1095
4379
17516
70064
280253
FUJITSU SEMICONDUCTOR LIMITED
409
第 20 章クロックスーパバイザカウンタ
20.4 クロックスーパバイザカウンタの動作説明
MB95390H シリーズ
表 20.4-1 TBTSEL 設定に対するカウンタ値の表 (2 / 2)
メイメイン /
メイ
ンCR サブ水
ン CR
(FCRH) 晶発振
誤差
[MHz] [MHz]
0.03277
0.5
1
4
10
6
10
20
32.5
0.03277
0.5
1
4
12.5
6
10
20
32.5
TBTSEL2 ～ TBTSEL0
測定
誤差
"000"
"001"
"010"
"011"
"100"
"101"
"110"
"111"
(23 ×
1/FCRH)
(25 ×
1/FCRH)
(27 ×
1/FCRH
(29 ×
1/FCRH)
(211 ×
1/FCRH)
(213 ×
1/FCRH)
(215 ×
1/FCRH)
(217 ×
1/FCRH)
0
0
2
11
50
203
+5%
-1
0
0
-5%
+1
1
1
1
1
4
15
57
227
+5%
-1
0
0
2
11
47
194
779
3119
-5%
+1
1
1
4
14
54
216
863
3450
+5%
-1
0
0
5
23
96
389
1559
6240
-5%
+1
1
2
7
27
108
432
1725
6899
+5%
-1
0
5
23
96
389
1559
6240
24965
-5%
+1
2
7
27
108
432
1725
6899
27595
+5%
-1
1
8
35
145
584
2339
9361
37448
-5%
+1
3
11
41
162
647
2587
10348
41392
+5%
-1
2
14
59
242
974
3899
15602
62414
-5%
+1
5
17
68
270
1078
4312
17247
68986
+5%
-1
6
29
120
486
1949
7800
31206
124829
-5%
+1
9
34
135
539
2156
8624
34493
137971
+5%
-1
11
48
197
791
3168
12677
50711
202848
-5%
+1
14
55
219
876
3504
14013
56051
224203
+5%
-1
0
0
0
0
1
9
39
162
-5%
+1
1
1
1
1
3
12
46
181
+5%
-1
0
0
1
8
38
155
623
2495
-5%
+1
1
1
3
11
44
173
690
2760
+5%
-1
0
0
3
18
77
311
1247
4992
-5%
+1
1
2
6
22
87
345
1380
5519
+5%
-1
0
3
18
77
311
1247
4992
19971
-5%
+1
2
6
22
87
345
1380
5519
22076
+5%
-1
0
6
28
116
467
1871
7488
29958
-5%
+1
3
9
33
130
518
2070
8279
33113
+5%
-1
2
11
47
194
779
3119
12482
49931
-5%
+1
4
14
54
216
863
3450
13798
55189
+5%
-1
5
23
96
389
1559
6240
24965
99863
-5%
+1
7
27
108
432
1725
6899
27595
110377
+5%
-1
8
38
157
632
2534
10141
40568
162278
-5%
+1
11
44
176
701
2803
11211
44841
179362
: 推奨設定
: カウンタ値は "0" または "255" になります。
410
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CM26-10129-1
第 20 章クロックスーパバイザカウンタ
20.4 クロックスーパバイザカウンタの動作説明
MB95390H シリーズ
表 20.4-1 は , 以下の式により計算されています。
3
カウンタ値 =
2 × 1/FCRH(TBTSEL=000)
5
2 × 1/FCRH(TBTSEL=001)
7
2 × 1/FCRH(TBTSEL=010)
9
2 × 1/FCRH(TBTSEL=011)
11
2 × 1/FCRH(TBTSEL=100)
13
2 × 1/FCRH(TBTSEL=101)
15
2 × 1/FCRH(TBTSEL=110)
17
2 × 1/FCRH(TBTSEL=111)
× メイン/サブ発振クロック周波数
± 1 (測定誤差)
2
*値の小数を切り捨ててください。
選択したタイムベースタイマインターバル
この間では, 上記の式の値はメイン/サブ発振クロック
によりカウントされます。
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411
第 20 章クロックスーパバイザカウンタ
20.4 クロックスーパバイザカウンタの動作説明
MB95390H シリーズ
スタイマ割込みを使用する場合は , 以下の条件を満たすようにしてください。
タイムベースタイマインターバル > メイン / サブ発振安定時間× 1.05
e.g. FCH = 4 MHz, FCRH = 1 MHz, MWT[3:0] = 1111 (WATR レジスタ内 )
14
(2 – 2 )
- × 1.05 ≈ ( 4.3 ) [ ms ]
タイムベースタイマインターバル > --------------------6
4 × 10
TBC[3:0] = 0110 (213 × 1/FCRH)
＜注意事項＞
• タイムベースタイマインターバルの設定については , 「10.1 タイムベースタイマの概
要」を参照してください。
• メイン / サブ発振安定時間の設定については , 「6.4 発振安定待ち時間設定レジスタ
(WATR)」を参照してください。
412
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第 20 章クロックスーパバイザカウンタ
20.4 クロックスーパバイザカウンタの動作説明
MB95390H シリーズ
■ クロックスーパバイザの動作フローチャート例
図 20.4-6 クロックスーパバイザの動作フローチャート例
クロック監視開始
NO
発振安定待ち時間
経過
メインCRクロックモードにて、タイムベースタイ
マ割込みやその他の方法を使用し, 設定した発振
安定待ち時間が経過するまで待ってください。
YES
メインクロック/
サブクロック
発振安定ビットを
読み出す
“0”
“1”
CMCSEL,TBTSEL[2:0],CMCENを設定
CMCENを読み出す
“1”
“0”
CMDR値 = 予測値?
NO
YES
対象外部クロックを変更
(正常発振)
メインCRクロックモードを維持
します。
(外部クロックが異常周波数で
発振しています。)
メインCRクロックモードを維持し
ます。
(発振安定待ち時間が経過したにも
かかわらず, メインクロック/サブ
クロック発振安定ビットが"1"にな
っていないため, 外部クロックは
既に停止しているか, または異常
周波数になっています。)
* : メインクロック発振安定ビット - STBC: MRDY
サブクロック発振安定ビット - SYCC: SRDY
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413
第 20 章クロックスーパバイザカウンタ
20.5 クロックスーパバイザカウンタ使用上の注意
20.5
MB95390H シリーズ
クロックスーパバイザカウンタ使用上の注意
クロックスーパバイザカウンタを使用する際の注意事項を示します。
■ クロックスーパバイザカウンタの使用上の注意
● 制限事項
• クロックスーパバイザカウンタは , メイン CR クロックモードで , ( スタンバイモー
ドで動作する ) ハードウェアウォッチドッグタイマとともに動作する必要がありま
す。そうしないと , 外部クロックの異常状態を正しく検出することはできず , 外部ク
ロックが停止するとハングアップしてしまいます。( スタンバイモードで動作する )
ハードウェアウォッチドッグタイマについては,「第11章ハードウェア /ソフトウェ
アウォッチドッグタイマ」を参照してください。
• メインCRクロックモードのみを使用してください。それ以外のクロックモードは使
用しないでください。
• タイムベースタイマが停止すると , 内部カウンタは動作を停止します。
クロックスー
パバイザカウンタが外部クロックによりカウントしている間は , タイムベースタイ
マをクリアしないでください。
• タイムベースタイマインターバルとしては , クロックスーパバイザカウンタの動作
に対し十分に長いものを選択してください。タイムベースタイマのインターバルに
ついては , 表 20.4-1 を参照してください。
• CMDR レジスタは , CMCEN = 0 のときに読み出してください ( クロックスーパバイ
ザカウンタの動作中 (CMCEN = 1) は , CMDR の値は "0" のままです )。
• クロックスーパバイザカウンタを使用する場合は , 必ずマシンクロックサイクルが
選択されたタイムベースタイマインターバルの半分よりも短くなるようにしてく
ださい。マシンクロックサイクルが選択されたタイムベースタイマインターバルの
半分よりも長いと , クロックスーパバイザカウンタの停止後も CMCEN が "1" のま
まとなることがあります。
下の表 20.5-1 に , 各 TBTSEL 設定に対する適切なクロックギア設定を示します。
表 20.5-1 各 TBTSEL に対する適切なクロックギア設定
TBTSEL2 ～ TBTSEL0
DIV ( クロックギア設定 )
000
001
010 - 111
23 × 1/FCRH
25 × 1/FCRH
27 × 1/FCRH - 217 × 1/FCRH
00 (1 × 1/FCRH)
○
○
○
01 (4 × 1/FCRH)
×
○
○
10 (8 × 1/FCRH)
×
○
○
11 (16 × 1/FCRH)
×
×
○
○ : 推奨
× : 使用禁止
414
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第 20 章クロックスーパバイザカウンタ
20.5 クロックスーパバイザカウンタ使用上の注意
MB95390H シリーズ
● クロックスーパバイザカウンタの動作中に外部クロックが停止し , 選択されたタイムベー
スタイマインターバルの 2 回目の立上りエッジ後に再開した場合は , CMCEN は外部ク
ロック再開後に "0" になります。
図 20.5-1 クロックスーパバイザカウンタの動作 1
選択したタイムベースタイマインターバル
メイン/サブ発振クロック
CMCEN
内部カウンタ
0
5
6
0
CMDRレジスタ
6
● クロックスーパバイザカウンタの動作中に外部クロックが停止した場合 , 選択されたタイ
ムベースタイマインターバルにおいて 2 回目の立上りエッジ後に立下りエッジが検出され
ると , CMCEN が "0" になります。カウンタも同じ立下りエッジでクリアされます。
図 20.5-2 クロックスーパバイザカウンタの動作 2
選択したタイムベースタイマインターバル
メイン/サブ発振クロック
CMCEN
内部カウンタ
CMDRレジスタ
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0
5
0
0
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415
第 20 章クロックスーパバイザカウンタ
20.5 クロックスーパバイザカウンタ使用上の注意
416
MB95390H シリーズ
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第 21 章
8/16 ビット PPG
8/16 ビット PPG の機能と動作について説明しま
す。
21.1 8/16 ビット PPG の概要
21.2 8/16 ビット PPG の構成
21.3 8/16 ビット PPG のチャネル
21.4 8/16 ビット PPG の端子
21.5 8/16 ビット PPG のレジスタ (ch. 0)
21.6 8/16 ビット PPG の割込み
21.7 8/16 ビット PPG の動作説明と設定手順例
21.8 8/16 ビット PPG 使用上の注意
21.9 8/16 ビット PPG の設定例
CM26-10129-1
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417
第 21 章 8/16 ビット PPG
21.1 8/16 ビット PPG の概要
21.1
MB95390H シリーズ
8/16 ビット PPG の概要
8/16 ビット PPG は , 8 ビットのリロードタイマモジュールです。タイマ動作に応じ
たパルス出力制御により PPG 出力を行います。また , カスケード接続 (8 ビット + 8
ビット ) により 16 ビット PPG として動作できます。
■ 8/16 ビット PPG の概要
以下に 8/1 6 ビット PPG の機能概要を示します。
● 8 ビット PPG 独立モード
2 つの (PPG タイマ 00, PPG タイマ 01) の 8 ビット PPG として動作できます。
● 8 ビットプリスケーラ＋ 8 ビット PPG モード
PPG タイマ 01 の PPG 出力の両エッジ検出パルスを PPG タイマ 00 のダウンカウンタ
へ入力することにより , PPG タイマ 00 に任意周期の 8 ビット PPG 出力が可能です。
● 16 ビット PPG モード
カスケード接続 (PPG タイマ 01 ( 上位 8 ビット ) ＋ PPG タイマ 00 ( 下位 8 ビット )) に
より 16 ビット PPG 出力として動作できます。
● PPG 出力動作
任意周期 , デューティ比のパルス波を出力します。
外付け回路により D/A コンバータとしても使用できます。
● 出力反転モード
PPG の出力値を反転できます。
418
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第 21 章 8/16 ビット PPG
21.2 8/16 ビット PPG の構成
MB95390H シリーズ
21.2
8/16 ビット PPG の構成
8/16 ビット PPG のブロックダイヤグラムを示します。
■ 8/16 ビット PPG のブロックダイヤグラム
図 21.2-1 に , 8/16 ビット PPG のブロックダイヤグラムを示します。
図 21.2-1 8/16 ビット PPG のブロックダイヤグラム
CKS02
CKS01
デューティ設定レジスタ
CKS00
周期設定レジスタ
MCLK
MCLK/2
MCLK/4
MCLK/8
MCLK/16
MCLK/32
FCH/27
FCH/28
プリスケーラ
デューティ設定レジスタバッファ
PPG タイマ 00
01
比較
回路
LOAD
CLK
00
10
11
REV00
8 ビットダウンカウンタ
(PPG タイマ 00)
STOP
PEN00
0
S Q
R
1
端子
PPG00
エッジ
検出
BORROW
START
0
1
0
1
PIE0
MD1
PUF0
POEN0
POEN0
MD0
IRQ13
各セレクタの選択信号として使用
CKS12
CKS11
プリスケーラ
周期設定
バッファレジスタ
デューティレジスタ
バッファ周期設定
1
1
CLK
0
1
1
PPG タイマ 01
0
LOAD
0
エッジ
検出
デューティ設定レジスタ
CKS10
MCLK
MCLK/2
MCLK/4
MCLK/8
MCLK/16
MCLK/32
FCH/27
FCH/28
PEN01
周期設定レジスタ
エッジ
検出
比較
回路
8 ビットダウンカウンタ
(PPG タイマ 01)
STOP
START
1
S Q
R
REV01
0
端子
PPG01
BORROW
0
PIE1
PUF1
POEN1
POEN1
IRQ12
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419
第 21 章 8/16 ビット PPG
21.2 8/16 ビット PPG の構成
MB95390H シリーズ
● カウントクロックセレクタ
8 種類の内部カウントクロックから 8 ビットダウンカウンタのカウントダウン用ク
ロックを選択します。
● 8 ビットダウンカウンタ
カウントクロックセレクタで選択されたカウントクロックでカウントダウンします。
● 比較回路
8 ビットダウンカウンタの値が 8/16 ビット PPG 周期設定バッファレジスタの値から
8/16 ビット PPG デューティ設定バッファレジスタの値に一致するまで出力を "H" レ
ベルに保ちます。
その後 , カウンタ値が "1" になるまで出力を "L" レベルに保った後 , 8 ビットダウンカ
ウンタは 8/16 ビット PPG 周期設定の値からカウントを続けます。
● 8/16 ビット PPG タイマ 01 制御レジスタ (PC01)
8/16 ビット PPG タイマの PPG タイマ 01 側の動作条件を設定します。
● 8/16 ビット PPG タイマ 00 制御レジスタ (PC00)
8/16 ビット PPG タイマの動作モードと PPG タイマ 00 側の動作条件を設定します。
● 8/16 ビット PPG タイマ 01/00 周期設定バッファレジスタ ch. 0 (PPS01), ch.0 (PPS00)
8/16 ビット PPG タイマの周期用コンペア値を設定します。
● 8/16 ビット PPG タイマ 01/00 デューティ設定バッファレジスタ ch.0 (PDS01), ch.0
(PDS00)
8/16 ビット PPG タイマの "H" 幅用コンペア値を設定します。
● 8/16 ビット PPG 起動レジスタ
8/16 ビット PPG タイマの起動または停止を設定します。
● 8/16 ビット PPG 出力反転レジスタ
8/16 ビット PPG タイマの出力を初期レベルも含めて反転させます。
■ 入力クロック
8/16 ビット PPG は , プリスケーラからの出力クロックを入力クロック ( カウントク
ロック ) として使用します。
420
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CM26-10129-1
MB95390H シリーズ
21.3
8/16 ビット PPG のチャネル
第 21 章 8/16 ビット PPG
21.3 8/16 ビット PPG のチャネル
8/16 ビット PPG のチャネルについて説明します。
■ 8/16 ビット PPG のチャネル
MB95390H シリーズの 8/16 ビット PPG は 3 チャネルを搭載しており , それぞれ PPG タ
イマ 00 と PPG タイマ 01 の 8 ビットの PPG から構成されています。それぞれ , 2 つの 8
ビット PPG として , または 1 つの 16 ビット PPG として使用できます。
表 21.3-1 に各チャネルの端子 , 表 21.3-2 に各チャネルのレジスタを示します。
表 21.3-1 8/16 ビット PPG の端子
チャネル
0
1
2
端子名
端子機能
PPG00
PPG タイマ 00 (8 ビット PPG (00), 16 ビット PPG)
PPG01
PPG タイマ 01 (8 ビット PPG (01), 8 ビットプリスケーラ )
PPG10
PPG タイマ 00 (8 ビット PPG (10), 16 ビット PPG)
PPG11
PPG タイマ 01 (8 ビット PPG (11), 8 ビットプリスケーラ )
PPG20
PPG タイマ 00 (8 ビット PPG (20), 16 ビット PPG)
PPG21
PPG タイマ 01 (8 ビット PPG (21), 8 ビットプリスケーラ )
表 21.3-2 8/16 ビット PPG のレジスタ
チャネル
0
レジスタ略称
PC01
8/16 ビット PPG タイマ 01 制御レジスタ
PC00
8/16 ビット PPG タイマ 00 制御レジスタ
PPS01
PPS00
PDS01
PDS00
PC11
1
PC10
PPS11
PPS10
PDS11
PDS10
PC21
2
共通
該当レジスタ ( 本マニュアル上の表記 )
PC20
PPS21
PPS20
PDS21
PDS20
PPGS
REVC
8/16 ビット PPG タイマ 01 周期設定バッファレジスタ
8/16 ビット PPG タイマ 00 周期設定バッファレジスタ
8/16 ビット PPG タイマ 01 デューティ設定バッファレジスタ
8/16 ビット PPG タイマ 00 デューティ設定バッファレジスタ
8/16 ビット PPG タイマ 11 制御レジスタ
8/16 ビット PPG タイマ 10 制御レジスタ
8/16 ビット PPG タイマ 11 周期設定バッファレジスタ
8/16 ビット PPG タイマ 10 周期設定バッファレジスタ
8/16 ビット PPG タイマ 11 デューティ設定バッファレジスタ
8/16 ビット PPG タイマ 10 デューティ設定バッファレジスタ
8/16 ビット PPG タイマ 21 制御レジスタ
8/16 ビット PPG タイマ 20 制御レジスタ
8/16 ビット PPG タイマ 21 周期設定バッファレジスタ
8/16 ビット PPG タイマ 20 周期設定バッファレジスタ
8/16 ビット PPG タイマ 21 デューティ設定バッファレジスタ
8/16 ビット PPG タイマ 20 デューティ設定バッファレジスタ
8/16 ビット PPG 起動レジスタ
8/16 ビット PPG 出力反転レジスタ
以下に , 8/16 ビット PPG の ch.0 側についてのみ詳細を説明します。
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421
第 21 章 8/16 ビット PPG
21.4 8/16 ビット PPG の端子
21.4
MB95390H シリーズ
8/16 ビット PPG の端子
8/16 ビット PPG の端子について説明します。
■ 8/16 ビット PPG の端子
● PPG00 端子と PPG01 端子
この端子は汎用入出力ポートとしての機能と , 8/16 ビット PPG 出力としての機能を兼
用しています。
PPG00 , PPG01：この端子に PPG 波形が出力されます。8/16 ビット PPG タイマ 00/01
制御レジスタで出力を許可 (PC00: POEN0=1, PC01: POEN1=1) するこ
とにより , PPG 波形を出力できます。
422
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CM26-10129-1
第 21 章 8/16 ビット PPG
21.4 8/16 ビット PPG の端子
MB95390H シリーズ
■ 8/16 ビット PPG の端子のブロックダイヤグラム
図 21.4-1 8/16 ビット PPG の端子 PPG00, PPG01, PPG10, PPG11, PPG20, PPG21(PPG00/P13,
PPG01/P14, PPG10/P10, PPG11/P11, PPG20/P15, PPG21/P16) のブロックダイヤグラム
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDRリード
1
端子
PDR
0
PDRライト
内部バス
ビット操作命令実行時
DDRリード
DDR
ストップ, 時計
(SPL=1)
DDRライト
PULリード
PUL
PULライト
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423
第 21 章 8/16 ビット PPG
21.5 8/16 ビット PPG のレジスタ (ch. 0)
21.5
MB95390H シリーズ
8/16 ビット PPG のレジスタ (ch. 0)
8/16 ビット PPG のレジスタ (ch. 0) を説明します。
■ 8/16 ビット PPG のレジスタ (ch. 0)
8/16 ビット PPG のレジスタを図 21.5-1 に示します。
図 21.5-1 8/16 ビット PPG のレジスタ
8/16 ビット PPG タイマ 01 制御レジスタ (PC01)
bit7
bit6
bit5
bit4
アドレス
003AH
PIE1
PUF1
R0/WX
R0/WX
R/W
R(RM1),W
8/16 ビット PPG タイマ 00 制御レジスタ (PC00)
bit7
bit6
bit5
bit4
アドレス
003BH
MD1
MD0
PIE0
PUF0
R/W
R/W
R/W
R(RM1),W
bit3
R/W
R/W
bit3
bit2
R/W
R/W
R/W
R/W
R/W
8/16 ビット PPG タイマ 00 周期設定バッファレジスタ (PPS00)
bit7
bit6
bit5
bit4
bit3
アドレス
0F9DH
PL7
PL6
PL5
PL4
PL3
bit1
bit0
CKS11
CKS10
R/W
R/W
bit1
bit0
CKS01
CKS00
R/W
R/W
R/W
bit2
bit1
bit0
PH2
PH1
PH0
R/W
R/W
R/W
POEN0 CKS02
8/16 ビット PPG タイマ 01 周期設定バッファレジスタ (PPS01)
bit7
bit6
bit5
bit4
bit3
アドレス
0F9CH
PH7
PH6
PH5
PH4
PH3
R/W
bit2
POEN1 CKS12
bit2
bit1
bit0
PL2
PL1
PL0
R/W
R/W
R/W
8/16 ビット PPG タイマ 01 デューティ設定バッファレジスタ (PDS01)
bit7
bit6
bit5
bit4
bit3
bit2
アドレス
0F9EH
DH7
DH6
DH5
DH4
DH3
DH2
bit1
bit0
DH1
DH0
R/W
R/W
R/W
8/16 ビット PPG タイマ 00 デューティ設定バッファレジスタ (PDS00)
bit7
bit6
bit5
bit4
bit3
bit2
アドレス
0F9FH
DL7
DL6
DL5
DL4
DL3
DL2
bit1
bit0
DL1
DL0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
8/16 ビット PPG 起動レジスタ (PPGS)
bit7
bit6
bit5
アドレス
0FA4H
PEN21
bit4
bit3
bit2
bit1
bit0
PEN20
PEN11
PEN10
PEN01
PEN00
R0/WX
R/W
R/W
R/W
R/W
R/W
R0/WX
R/W
8/16 ビット PPG 出力反転レジスタ (REVC)
bit7
bit6
bit5
アドレス
0FA5H
REV21
bit4
bit3
bit2
bit1
bit0
REV20
REV11
REV10
REV01
REV00
R0/WX
R/W
R/W
R/W
R/W
R/W
R/W
R(RM1),W
R0/WX
-
424
R0/WX
R/W
初期値
00000000B
初期値
00000000B
初期値
11111111B
初期値
11111111B
初期値
11111111B
初期値
11111111B
初期値
00000000B
初期値
00000000B
：リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
：リード / ライト可能 ( 読出し値は書込み値と異なります。リードモディファイライト (RMW)
系命令では , "1" が読み出されます。
)
：読出し値は "0" です。このビットに値を書き込んでも動作に影響はありません。
：未定義ビット
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第 21 章 8/16 ビット PPG
21.5 8/16 ビット PPG のレジスタ (ch. 0)
MB95390H シリーズ
21.5.1
8/16 ビット PPG タイマ 01 制御レジスタ (PC01)
8/16 ビット PPG タイマ 01 制御レジスタ (PC01) は , PPG タイマ 01 側の動作条件
を設定します。
■ 8/16 ビット PPG タイマ 01 制御レジスタ (PC01)
図 21.5-2 8/16 ビット PPG タイマ 01 制御レジスタ (PC01)
アドレス
PC01 003AH
PC11 003CH
PC21 003EH
bit7
bit6
bit5
-
-
PIE1
R0/WX R0/WX
bit4
bit3
bit2
bit1
bit0
PUF1 POEN1 CKS12 CKS11 CKS10
R/W R(RM1),W R/W
R/W
R/W
初期値
00000000B
R/W
動作クロック選択ビット
MCLK
MCLK/2
MCLK/4
MCLK/8
MCLK/16
MCLK/32
FCH/27
FCH/28
CKS12 CKS11 CKS10
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
POEN1
出力許可ビット
出力禁止 (汎用ポート)
0
出力許可
1
PUF1
0
1
PIE1
0
1
MCLK
FCH
R/W
R(RM1),W
R0/WX
-
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PPG 周期ダウンカウンタのカウンタボロー検出フラグビット
読出し時
カウンタボロー未検出
カウンタボロー検出
書込み時
フラグクリア
動作に影響はありません
割込み要求許可ビット
割込み禁止
割込み許可
: マシンクロック周波数
: マシンクロック発振周波数
: リード/ライト可能 (読出し値は書込み値と同じとなります。)
: リード/ライト可能 (読出し値は書込み値と異なります。リードモディファイライト
(RMW) 系命令では，"1"が読み出されます。)
: 読出し値は"0"です。このビットに値を書き込んでも動作に影響はありません。
: 未定義ビット
: 初期値
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425
第 21 章 8/16 ビット PPG
21.5 8/16 ビット PPG のレジスタ (ch. 0)
MB95390H シリーズ
表 21.5-1 8/16 ビット PPG タイマ 01 制御レジスタ (PC01) の各ビットの機能
ビット名
bit7,
bit6
未定義ビット
bit5
PIE1:
割込み要求許可
ビット
bit4
bit3
機能
読出し値は常に "0" です。このビットに値を書き込んでも動作に影響はありませ
ん。
PPG タイマ 01 の割込みを制御します。
"0" を書き込んだ場合： PPG タイマ 01 割込み禁止。
"1" を書き込んだ場合： PPG タイマ 01 割込み許可。
カウンタボロー検出ビット (PUF1) が "1" で , かつ PIE1 ビットが "1" の場合 , 割込
み要求 (IRQ) を出力します。
PUF1:
PPG 周期ダウン
カウンタのカウンタ
ボロー検出フラグ
ビット
PPG タイマ 01 の PPG 周期ダウンカウンタのカウンタボロー検出フラグです。
• 8 ビットプリスケーラ＋ 8 ビット PPG モードにカウンタボローが発生した場合,
このビットは "1" となります。
• 16 ビット PPG モード時は , カウンタボローが発生してもこのビットは "1" にな
りません。
• このビットに "1" を書き込んでも , 動作に影響を与えません。
• "0" の書込みによりクリアされます。
• リードモディファイライト (RMW) 系命令時は "1" が読み出されます。
"0" を書き込んだ場合：カウンタボロー未検出
"1" を書き込んだ場合：カウンタボロー検出
POEN1:
出力許可ビット
PPG タイマ 01 の端子の出力許可または禁止を設定します。
"0" を書き込んだ場合： PPG タイマ 01 端子を汎用ポートとして使用します。
"1" を書き込んだ場合： PPG タイマ 01 端子を PPG 出力端子として使用します。
16 ビット PPG 動作モード時にこのビットに "1" を書き込んだ場合 , PPG タイマ 01
端子は出力固定となります (REV01 の設定値を出力。REV01= "0" の場合は "L"
出力 )。
8 ビットダウンカウンタ PPG タイマ 01 の動作クロックを選択します。
• 動作クロックは , プリスケーラより生成されます。
「第 6 章クロック制御部」を参
照してください。
• 16 ビット PPG 動作モードの場合 , 本ビットの設定は動作に関係ありません。
"000B" を書き込んだ場合 : MCLK
bit2
～
bit0
CKS12, CKS11,
CKS10:
動作クロック選択
ビット
"001B" を書き込んだ場合 : MCLK/2
"010B" を書き込んだ場合 : MCLK/4
"011B" を書き込んだ場合 : MCLK/8
"100B" を書き込んだ場合 : MCLK/16
"101B" を書き込んだ場合 : MCLK/32
"110B" を書き込んだ場合 : FCH/27
"111B" を書き込んだ場合 : FCH/28
( 注意事項 ) サブクロックを使用している場合 , タイムベースタイマが停止するた
め , "110B", "111B" の選択は禁止されます。
426
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第 21 章 8/16 ビット PPG
21.5 8/16 ビット PPG のレジスタ (ch. 0)
MB95390H シリーズ
21.5.2
8/16 ビット PPG タイマ 00 制御レジスタ (PC00)
8/16 ビット PPG タイマ 00 制御レジスタ (PC00) は , PPG タイマ 00 側の動作条件
と動作モードを設定します。
■ 8/16 ビット PPG タイマ 00 制御レジスタ (PC00)
図 21.5-3 8/16 ビット PPG タイマ 00 制御レジスタ (PC00)
アドレス
PC00 003BH
PC10 003DH
PC20 003FH
bit7
bit6
bit5
bit4
bit3
MD1
MD0
PIE0
R/W
R/W
R/W R(RM1),W R/W
bit2
bit1
bit0
PUF0 POEN0 CKS02 CKS01 CKS00
R/W
R/W
初期値
00000000B
R/W
動作クロック選択ビット
MCLK
MCLK/2
MCLK/4
MCLK/8
MCLK/16
MCLK/32
FCH/27
FCH/28
CKS02 CKS01 CKS00
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
POEN0
出力許可ビット
出力禁止 (汎用ポート)
0
出力許可
1
PUF0
0
1
MCLK
FCH
R/W
R(RM1),W
CM26-10129-1
PPG 周期ダウンカウンタ用カウンタボロー検出フラグビット
読出し時
カウンタボロー未検出
カウンタボロー検出
書込み時
フラグクリア
動作に影響しません
割込み要求許可ビット
PIE0
0
1
割込み禁止
割込み許可
MD1
0
0
1
1
MD0
0
0
0
1
動作モード選択ビット
8 ビット PPG 独立モード
8 ビットプリスケーラ + 8 ビット PPG モード
16 ビット PPG モード
マシンクロック周波数
マシンクロック発振周波数
リード/ライト可能 (読出し値は書込み値と同じとなります。)
リード/ライト可能 (読出し値は書込み値と異なります。リードモディファイライト
(RMW) 系命令では，"1"が読み出されます。)
: 初期値
:
:
:
:
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427
第 21 章 8/16 ビット PPG
21.5 8/16 ビット PPG のレジスタ (ch. 0)
MB95390H シリーズ
表 21.5-2 8/16 ビット PPG タイマ 00 制御レジスタ (PC00) の各ビットの機能
ビット名
bit7,
bit6
MD1, MD0:
動作モード選択
ビット
機能
PPG の動作モードを選択します。
カウント動作中には , 本ビットの設定を変更しないでください。
"00B" を書き込んだ場合：8 ビット PPG 独立モード
"01B" を書き込んだ場合：8 ビットプリスケーラ＋ 8 ビット PPG モード
"1xB" を書き込んだ場合：16 ビット PPG モード
PPG タイマ 00 の割込みを制御します。
• 16 ビット PPG 動作モードの場合 , 本ビットを設定してください。
"0" を書き込んだ場合： PPG タイマ 00 割込み禁止。
"1" を書き込んだ場合： PPG タイマ 00 割込み許可。
• カウンタボロー検出ビット (PUF0) が "1" で , かつ PIE0 ビットが "1" の場合 , 割
込み要求 (IRQ) を出力します。
bit5
PIE0:
割込み要求許可
ビット
bit4
PPG タイマ 00 の PPG 周期ダウンカウンタのカウンタボロー検出フラグです。
• 16 ビット PPG 動作モード時はこのビットのみ有効です (PC01: PUF1 は動作しま
せん )。
PUF0:
( 注意事項 ) 8 ビットモード時は , カウンタボロー検出を常に有効にします。
PPG 周期ダウン
カウンタ用カウンタ • このビットへの "1" の書込みは動作に影響を与えません。
• "0 " の書込みによりクリアされます。
ボロー検出フラグ
• リードモディファイライト (RMW) 系命令時は "1" が読み出されます。
ビット
"0" を書き込んだ場合： PPG タイマ 00 カウンタボロー未検出
"1" を書き込んだ場合： PPG タイマ 00 カウンタボロー検出
bit3
POEN0:
出力許可ビット
bit2
～
bit0
CKS02, CKS01,
CKS00:
動作クロック選択
ビット
PPG タイマ 00 の端子の出力許可または禁止を設定します。
"0" を書き込んだ場合： PPG タイマ 00 端子は汎用ポートとして使用します。
"1" を書き込んだ場合： PPG タイマ 00 端子は PPG 出力端子として使用します。
16 ビット PPG 動作モードの場合 , PPG タイマ 00 端子より出力されるので , この
ビットにより制御します。
8 ビットダウンカウンタ PPG タイマ 00 の動作クロックを選択します。
• 動作クロックは , プリスケーラより生成されます。「第 6 章クロック制御部」を
参照してください。
• 8 ビットプリスケーラ＋ 8 ビット PPG モードの場合 , PPG タイマ 00 のカウント
動作クロックは PPG タイマ 01 の PPG 出力の両エッジ検出パルスとなります。
そのため , 本ビットの設定は動作に関係ありません。
• 16 ビット PPG 動作モードの場合 , 本ビットを設定してください。
"000B" を書き込んだ場合 : MCLK
"001B" を書き込んだ場合 : MCLK/2
"010B" を書き込んだ場合 : MCLK/4
"011B" を書き込んだ場合 : MCLK/8
"100B" を書き込んだ場合 : MCLK/16
"101B" を書き込んだ場合 : MCLK/32
"110B" を書き込んだ場合 : FCH/27
"111B" を書き込んだ場合 : FCH/28
( 注意事項 ) サブクロックを使用している場合 , タイムベースタイマが停止するた
め , "110B", "111B" の選択は禁止です。
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第 21 章 8/16 ビット PPG
21.5 8/16 ビット PPG のレジスタ (ch. 0)
MB95390H シリーズ
21.5.3
8/16 ビット PPG タイマ 00/01 周期設定バッファレジ
スタ (PPS01), (PPS00)
8/16 ビット PPG タイマ 00/01 周期設定バッファレジスタ (PPS01), (PPS00) は ,
PPG 出力の周期を設定します。
■ 8/16 ビット PPG タイマ 00/01 周期設定バッファレジスタ (PPS01), (PPS00)
図 21.5-4 8/16 ビット PPG タイマ 00/01 周期設定バッファレジスタ (PPS01), (PPS00)
アドレス
PPS00 0F9CH
bit7
PH7
R/W
bit6
PH6
R/W
bit5
PH5
R/W
bit4
PH4
R/W
bit3
PH3
R/W
bit2
PH2
R/W
bit1
PH1
R/W
bit0
PH0
R/W
初期値
11111111B
bit7
PL7
R/W
bit6
PL6
R/W
bit5
PL5
R/W
bit4
PL4
R/W
bit3
PL3
R/W
bit2
PL2
R/W
bit1
PL1
R/W
bit0
PL0
R/W
初期値
11111111B
PPS11 0FA0H
PPS21 0FA6H
アドレス
PPS00 0F9DH
PPS10 0FA1H
PPS20 0FA7H
R/W
：リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
PPG 出力周期を設定するためのレジスタです。
• 16 ビット PPG モードの場合 , PPS01 が上位 8 ビット , PPS00 が下位 8 ビットです。
• 16 ビット PPG モードの場合 , 上位 , 下位の順番に書き込んでください。上位のみの
書込みの場合は前回の書込み値が次のロードで再度使用されます。
• 8 ビットモード：周期は最大 255 (FFH) ×入力クロックの周期となります。
• 16 ビットモード：周期は最大 65535 (FFFFH) ×入力クロックの周期となります。
• リセットで初期化されます。
• 8 ビット PPG 独立モードまたは 8 ビットプリスケーラモード＋ 8 ビット PPG モー
ドで使用する場合 , 周期を "00H" または "01H" に設定しないでください。
• 16 ビット PPG モードで使用する場合 , 周期を "0000H" または "0001H" に設定しない
でください。
• 動作中に周期設定を変更した場合 , 次の PPG 周期から変更した設定が有効となりま
す。
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429
第 21 章 8/16 ビット PPG
21.5 8/16 ビット PPG のレジスタ (ch. 0)
21.5.4
MB95390H シリーズ
8/16 ビット PPG タイマ 00/01 デューティ設定
バッファレジスタ (PDS01), (PDS00)
8/16 ビット PPG タイマ 00/01 デューティ設定バッファレジスタ (PDS01), (PDS00)
は , PPG 出力のデューティを設定します。
■ 8/16 ビット PPG タイマ 00/01 デューティ設定バッファレジスタ (PDS01),
(PDS00)
図 21.5-5 8/16 ビット PPG タイマ 00/01 デューティ設定バッファレジスタ (PDS01), (PDS00)
アドレス
PDS01 0F9EH
bit7
DH7
R/W
bit6
DH6
R/W
bit5
DH5
R/W
bit4
DH4
R/W
bit3
DH3
R/W
bit2
DH2
R/W
bit1
DH1
R/W
bit0
DH0
R/W
初期値
11111111B
bit7
DL7
R/W
bit6
DL6
R/W
bit5
DL5
R/W
bit4
DL4
R/W
bit3
DL3
R/W
bit2
DL2
R/W
bit1
DL1
R/W
bit0
DL0
R/W
初期値
11111111B
PDS11 0FA2H
PDS21 0FAAH
アドレス
PDS00 0F9FH
PDS10 0FA3H
PDS20 0FABH
R/W
：リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
PPG 出力のデューティ ( 通常極性の場合は "H" パルス幅 ) を設定するためのレジスタ
です。
• 16 ビット PPG モードの場合 , PDS01 が上位 8 ビット , PDS00 が下位 8 ビットです。
• 16 ビット PPG モードの場合 , 上位 , 下位の順番に書き込んでください。上位のみの
書込みの場合は前回の書込み値が次のロードで再度使用されます。PDS00 の書込み
により PDS01 も反映されます。
• リセットで初期化されます。
• デューティを 0% にする場合は , "00H" を設定してください。
• デューティを 100% にする場合は , 8/16 ビット PPG タイマ 00/01 周期設定バッファ
レジスタ (PPS00, PPS01) と同じ値を設定してください。
• 8/16 ビット PPG タイマ 00/01 デューティ設定バッファレジスタ (PDS) に 8/16 ビッ
ト PPG 周期設定バッファレジスタ (PPS) の設定値より大きな値を設定すると , PPG
出力は通常極性 (8/16 ビット PPG 出力反転レジスタの出力レベル反転ビットが "0"
の場合 ) で "L" 出力になります。
• 動作中にデューティ設定を変更した場合 , 次の PPG 周期から変更した値が有効とな
ります。
430
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第 21 章 8/16 ビット PPG
21.5 8/16 ビット PPG のレジスタ (ch. 0)
MB95390H シリーズ
21.5.5
8/16 ビット PPG 起動レジスタ (PPGS)
8/16 ビット PPG 起動レジスタ (PPGS) は , ダウンカウンタを起動または停止しま
す。各チャネルの動作許可ビットが PPGS レジスタに配置されているので , PPG 各
チャネルの同時起動が可能です。
■ 8/16 ビット PPG 起動レジスタ (PPGS)
図 21.5-6 8/16 ビット PPG 起動レジスタ (PPGS)
アドレス
0FA4H
R/W
*
CM26-10129-1
bit7
bit6
-*
-*
R/W
R/W
:
:
:
:
bit5
bit4
bit3
bit2
bit1
bit0
PEN21 PEN20 PEN11 PEN10 PEN01 PEN00
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
R/W
PEN00
0
1
PPG タイマ 00 (ch.0) ダウンカウンタ動作許可ビット
動作停止
動作許可
PEN01
0
1
PPG タイマ 01 (ch. 0) ダウンカウンタ動作許可ビット
動作停止
動作許可
PEN10
0
1
PPG タイマ 10 (ch. 1) ダウンカウンタ動作許可ビット
動作停止
動作許可
PEN11
0
1
PPG タイマ 11 (ch. 1) ダウンカウンタ動作許可ビット
動作停止
動作許可
PEN20
0
1
PPG タイマ 20 (ch. 2) ダウンカウンタ動作許可ビット
動作停止
動作許可
PEN21
0
1
PPG タイマ 21 (ch. 2) ダウンカウンタ動作許可ビット
動作停止
動作許可
リード/ライト可能 (読出し値は書込み値と同じとなります。)
未定義ビット
初期値
bit7またはbit6 に任意の値を書き込んでも動作に影響はありません。
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431
第 21 章 8/16 ビット PPG
21.5 8/16 ビット PPG のレジスタ (ch. 0)
21.5.6
MB95390H シリーズ
8/16 ビット PPG 出力反転レジスタ (REVC)
8/16 ビット PPG 出力反転レジスタ (REVC) は , PPG 出力を初期レベルも含めて反
転させます。
■ 8/16 ビット PPG 出力反転レジスタ (REVC)
図 21.5-7 8/16 ビット PPG 出力反転レジスタ (REVC)
アドレス
0FA5H
R/W
*
432
bit7
bit6
-*
-*
R/W
R/W
:
:
:
:
bit5
bit4
bit3
bit2
bit1
bit0
REV21 REV20 REV11 REV10 REV01 REV00
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
R/W
REV00
0
1
PPG タイマ 00 (ch. 0) 出力レベル反転ビット
通常極性
反転極性
REV01
0
1
PPG タイマ 01 (ch. 0) 出力レベル反転ビット
通常極性
反転極性
REV10
0
1
PPG タイマ 10 (ch. 1) 出力レベル反転ビット
通常極性
反転極性
REV11
0
1
PPG タイマ 11 (ch. 1) 出力レベル反転ビット
通常極性
反転極性
REV20
0
1
PPG タイマ 20 (ch. 2) 出力レベル反転ビット
通常極性
反転極性
REV21
0
1
PPG タイマ 21 (ch. 2) 出力レベル反転ビット
通常極性
反転極性
リード/ライト可能 (読出し値は書込み値と同じとなります。)
未定義ビット
初期値
bit7またはbit6 に任意の値を書き込んでも動作に影響はありません。
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第 21 章 8/16 ビット PPG
21.6 8/16 ビット PPG の割込み
MB95390H シリーズ
21.6
8/16 ビット PPG の割込み
8/16 ビット PPG は , カウンタボロー検出時に割込み要求を出力します。
■ 8/16 ビット PPG の割込み
表 21.6-1 に , 8/16 ビット PPG の割込み制御ビットと割込み要因を示します。
表 21.6-1 8/16 ビット PPG の割込み制御ビットと割込み要因
説明
項目
PPG タイマ 01
(8 ビット PPG, 8 ビットプリスケーラ )
PPG タイマ 00
(8 ビット PPG, 16 ビット PPG)
割込み要求フラグビット
PC01 の PUF1 ビット
PC00 の PUF0 ビット
割込み要求許可ビット
PC01 の PIE1 ビット
PC00 の PIE0 ビット
PPG 周期ダウンカウンタのカウンタボロー
割込み要因
8/16 ビット PPG では , ダウンカウンタのカウンタボローにより , 8/16 ビット PPG タイ
マ 00/01 制御レジスタ (PC) のカウンタボロー検出フラグビット (PUF) に "1" が設定さ
れます。割込み要求許可ビット (PIE=1) を許可にしている場合 , 割込み要求を割込みコ
ントローラへ出力します。
16 ビット PPG モードの場合 , 8/16 ビット PPG タイマ 00 制御レジスタ (PC00) が有効
となります。
■ 8/16 ビット PPG の割込みに関連するレジスタとベクタテーブルのアドレス
表 21.6-2 8/16 ビット PPG の割込みに関連するレジスタとベクタテーブルのアドレス
割込み要因
割込み要求番号
割込みレベル設定レジスタ
レジスタ
設定ビット
ベクタテーブルのアドレス
上位
下位
8/16 ビット PPG
ch. 0 ( 下位 )
IRQ13
ILR3
L13
FFE2H
FFE3H
8/16 ビット PPG
ch. 0 ( 上位 )
IRQ12
ILR3
L12
FFE0H
FFE1H
8/16 ビット PPG
ch. 1 ( 下位 )
IRQ09
ILR2
L09
FFE8H
FFE9H
8/16 ビット PPG
ch. 1 ( 上位 )
IRQ10
ILR2
L10
FFE6H
FFE7H
8/16 ビット PPG
ch. 2 ( 下位 )
IRQ15
ILR3
L15
FFDCH
FFDDH
8/16 ビット PPG
ch. 2 ( 上位 )
IRQ11
ILR2
L11
FFE4H
FFE5H
ch.: チャネル
各周辺機能のそれぞれの割込み要求番号およびベクタテーブルのアドレスについては
「付録 B 割込み要因一覧表」を参照してください。
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433
第 21 章 8/16 ビット PPG
21.7 8/16 ビット PPG の動作説明と設定手順例
21.7
MB95390H シリーズ
8/16 ビット PPG の動作説明と設定手順例
8/16 ビット PPG の動作について説明します。
■ 設定手順例
以下に , 8/16 ビット PPG ch. 0 の設定手順例を示します。
● 初期設定
1) ポートの出力設定 (DDR1)
2) 割込みレベルの設定 (ILR3)
3) 動作クロック選択 , 出力許可 , 割込み許可 (PC01)
4) 動作クロック選択 , 出力許可 , 割込み許可 , 動作モード選択 (PC00)
5) 周期設定 (PPS)
6) デューティ設定 (PDS)
7) 出力反転設定 (REVC)
8) PPG 起動 (PPGS)
● 割込み処理
1) 任意の割込み処理
2) 割込み要求フラグクリア (PC01: PUF1, PC00: PUF0)
3) PPG 起動 (PPGS)
434
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第 21 章 8/16 ビット PPG
21.7 8/16 ビット PPG の動作説明と設定手順例
MB95390H シリーズ
21.7.1
8 ビット PPG 独立モード
2 チャネル (PPG タイマ 00, PPG タイマ 01) の 8 ビット PPG として動作するモー
ドです。
■ 8 ビット PPG 独立モードの設定
8 ビット PPG 独立モードとして動作させるには , レジスタを図 21.7-1 のように設定し
てください。
図 21.7-1 8 ビット PPG 独立モード
bit7
-
bit6
-
bit5
PIE1
bit4
bit3
bit2
bit1
bit0
PUF1 POEN1 CKS12 CKS11 CKS10
PC00
MD1
0
MD0
0
PIE0
PUF0 POEN0 CKS02 CKS01 CKS00
PPS01
PH7
PH6
PH5
PH4
PH3
PH2
PH1
PPG タイマ 01 の PPG 出力周期を設定
PH0
PPS00
PL7
PL6
PL5
PL4
PL3
PL2
PL1
PPG タイマ 00 の PPG 出力周期を設定
PL0
PDS01
DH7
DH6
DH5
DH4
DH3
DH2
DH1
PPG タイマ 01 の PPG 出力デューティ比を設定
DH0
PDS00
DL7
DL6
DL5
DL4
DL3
DL2
DL1
PPG タイマ 00 の PPG 出力デューティ比を設定
DL0
PPGS
*
*
PEN21 PEN20 PEN11 PEN10 PEN01 PEN00
*
*
*
*
REVC
*
*
REV21 REV20 REV11 REV10 REV01 REV00
*
*
*
*
PC01
：使用ビット
0 ："0" に設定
* ：搭載するチャネル数によります。
■ 8 ビット PPG 独立モードの動作
• 8/16 ビット PPG タイマ 00 制御レジスタ (PC00) の動作モード選択ビット (MD1,
MD0) を "00B" に設定すると本モードとなります。
• 8/16 ビット PPG 起動レジスタ (PPGS) の対応するバリティ制御ビット (PEN) に "1"
を設定すると, 8/16 ビット PPG 周期設定バッファレジスタ (PPS) の値をロードして,
ダウンカウント動作が開始されます。カウント値が "1" に達したとき , 再び周期設
定レジスタの値がロードされ , カウント動作が繰り返されます。
• ダウンカウンタの値と 8/16 ビット PPG タイマ 00/01 デューティ比設定バッファレ
ジスタ (PDS) の値が一致したとき , カウントクロックに同期して PPG 出力に "H" を
出力します。デューティ比設定値分 "H" を出力した後 , PPG 出力に "L" を出力しま
す。
ただし , PPG 出力反転ビットが "1" の場合 , PPG 出力は上記の説明の逆になります。
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435
第 21 章 8/16 ビット PPG
21.7 8/16 ビット PPG の動作説明と設定手順例
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図 21.7-2 に , 8 ビット PPG 独立モードの動作を示します。
図 21.7-2 8 ビット PPG 独立モードの動作
カウントクロック
(周期 T)
PEN
(カウンタ起動)
停止
周期設定 m=5
(PPS)
デューティ比設定
(PDS) n=4
PPG タイマ 00 カウンタ値
5
4
3
2
1
5
4
3
2
1
5
3
4
2
ダウンカウンタ値と
デューティ比設定値の一致
カウンタボロー
PPG 出力ソース
マシンクロックによる同期
停止
PPG00 端子
(通常極性)
(反転極性)
(1)
α
(2)
(1) = n × T
(2) = m × T
T
m
n
α
: カウントクロック周期
: PPS レジスタ値
: PDS レジスタ値
: カウントクロック選択, 起動の
タイミングにより異なります。
デューティ比を 50% にする場合の例
PPS が "04H" の場合 , PDS を "02H" に設定すると , PPG 出力がデューティ比 50% にな
ります (PPS 設定値 /2 を PDS に設定 ) 。
436
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第 21 章 8/16 ビット PPG
21.7 8/16 ビット PPG の動作説明と設定手順例
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21.7.2
8 ビットプリスケーラ＋ 8 ビット PPG モード
PPG タイマ 01 の PPG 出力の両エッジ検出パルスを PPG タイマ 00 のダウンカウ
ンタのカウントクロックとすることで , PPG タイマ 00 に任意周期の 8 ビット PPG
出力が可能となるモードです。
■ 8 ビットプリスケーラ＋ 8 ビット PPG モードの設定
8 ビットプリスケーラ＋ 8 ビット PPG モードとして動作させるには , レジスタを図
21.7-3 のように設定してください。
図 21.7-3 8 ビットプリスケーラ＋ 8 ビット PPG モードの設定
bit7
-
bit6
-
bit5
PIE1
bit4
bit3
bit2
bit1
bit0
PUF1 POEN1 CKS12 CKS11 CKS10
PC00
MD1
0
MD0
1
PIE0
PUF0 POEN0 CKS02 CKS01 CKS00
×
×
×
PPS01
PH7
PH6
PH5
PH4
PH3
PH2
PH1
PPG タイマ 01 の PPG 出力周期を設定
PH0
PPS00
PL7
PL6
PL5
PL4
PL3
PL2
PL1
PPG タイマ 00 の PPG 出力周期を設定
PL0
PDS01
DH7
DH6
DH0
PC01
DH5
DH4
DH3
DH2
DH1
PPG タイマ 01 の PPG 出力デューティ比を設定
PDS00
DL7
DL6
DL5
DL4
DL3
DL2
DL1
DL0
PPG タイマ 00 の PPG 出力デューティ比を設定
PPGS
*
*
PEN21 PEN20 PEN11 PEN10 PEN01 PEN00
*
*
*
*
REVC
*
*
REV21 REV20 REV11 REV10 REV01 REV00
*
*
*
*
：使用ビット
0 ："0" に設定
1 ："1" に設定
× ：設定無効
* ：搭載するチャネル数によります。
■ 8 ビットプリスケーラ＋ 8 ビット PPG モードの動作
• 8/16 ビット PPG タイマ 00 制御レジスタ (PC00) の動作モード選択ビット (MD1,
MD0) を "01B" に設定すると本モードとなります。PPG タイマ 01 を 8 ビットプリス
ケーラとして使用し , PPG タイマ 00 を 8 ビット PPG として使用します。
• 8 ビットプリスケーラ (PPG タイマ 01) は, PPG タイマ 01 (ch.0) ダウンカウンタ動作
許可ビット (PEN01) を "1" に設定したとき , 8/16 ビット PPG タイマ 01 周期設定
バッファレジスタ (PPS01) の値をロードしてダウンカウント動作を開始します。ダ
ウンカウンタの値と 8/16 ビット PPG タイマ 01 デューティ比設定バッファレジス
タ (PDS01) の値が一致したとき , カウントクロックに同期して PPG01 出力に "H" が
CM26-10129-1
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437
第 21 章 8/16 ビット PPG
21.7 8/16 ビット PPG の動作説明と設定手順例
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設定され , デューティ比設定値分 "H" を出力した後 , PPG01 出力に "L" が設定され
ます。出力反転ビット (REV01) が "0" であればこのままの極性 , "1" であれば反転し
て PPG 端子に出力されます。
• 8 ビット PPG (PPG タイマ 00) は , PPG 動作許可ビット (PEN00) に "1" を設定したと
き , 8/16 ビット PPG タイマ 00 周期設定バッファレジスタ (PPS00) の値をロードし
てダウンカウント動作を開始します ( カウントクロックは PPG タイマ 01 が動作許
可状態になった後の PPG01 出力の両エッジ検出パルス ) 。カウント値が "1" に達し
たとき, 再び 8/16 ビット PPG タイマ 00 周期設定バッファレジスタの値をロードし,
カウント動作を繰り返します。ダウンカウンタの値と 8/16 ビット PPG タイマ 00
デューティ設定バッファレジスタ (PDS00) の値が一致したとき , カウントクロック
に同期して PPG00 出力を "H" に設定し , デューティ設定値分 "H" を出力した後 ,
PPG00 出力を "L" にリセットします。出力反転ビット (REV00) が "0" であればこの
ままの極性 , "1" であれば反転して PPG00 端子に出力されます。
• 8 ビットプリスケーラ (PPG タイマ 01) の出力のデューティは 50% となるように設
定してください。
• PPG タイマ 00 を起動し , 8 ビットプリスケーラ (PPG タイマ 01) が停止している場
合 , PPG タイマ 00 はカウント動作を行いません。
• 8 ビットプリスケーラ (PPG タイマ 01) のデューティ設定を 0%, または 100% にし
た場合 , 8 ビットプリスケーラ (PPG タイマ 01) の出力はトグルしないため , PPG タ
イマ 00 はカウント動作を行いません。
図 21.7-4 に , 8 ビットプリスケーラ + 8 ビット PPG モードの動作を示します。
438
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第 21 章 8/16 ビット PPG
21.7 8/16 ビット PPG の動作説明と設定手順例
MB95390H シリーズ
図 21.7-4 8 ビットプリスケーラ＋ 8 ビット PPG モードの動作
カウントクロック
(周期 T)
PEN01
周期設定
(PPS01)
デューティ比設定
(PDS01)
PPG タイマ 01
カウンタ値
m1=4
n1=2
4
3
2
1
4
3
2
1
4
3
2
1
4
3
1
2
4
ダウンカウンタ値と
デューティ比設定値の
一致
カウンタボロー
PPG 出力ソース
マシンクロックによる同期
PPG01
(通常極性)
(反転極性)
(1)
α
(2)
PEN00
周期設定
m0=3
(PPS00)
デューティ比設定
n0=2
(PDS00)
PPG タイマ 00
カウンタ値
ダウンカウンタ値と
デューティ比設定値の
一致
カウンタボロー
3
2
1
3
2
3
1
2
PPG 出力ソース
マシンクロックによる同期
PPG00
(通常極性)
(反転極性)
(3)
β
(4)
(1) = n1 × T
(2) = m1 × T
(3) = (1) × n0
(4) = (1) × m0
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T : カウントクロック周期
m0 : PPS00 レジスタ値
n0 : PDS00 レジスタ値
m1 : PPS01 レジスタ値
n1 : PDS01 レジスタ値
α : カウントクロック選択, PEN01 による
起動タイミングにより異なります。
β : PPG01 出力 (ch. 1) 波形, PEN00 による
起動のタイミングにより異なります。
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439
第 21 章 8/16 ビット PPG
21.7 8/16 ビット PPG の動作説明と設定手順例
21.7.3
MB95390H シリーズ
16 ビット PPG モード
PPG タイマ 01 を上位 , PPG タイマ 00 を下位に割り当てることで 16 ビット PPG
として動作するモードです。
■ 16 ビット PPG モードの設定
16 ビット PPG モードとして動作させるには , レジスタを図 21.7-5 のように設定してく
ださい。
図 21.7-5 16 ビット PPG モードの設定
bit7
-
bit6
-
bit5
PIE1
bit4
bit3
bit2
bit1
bit0
PUF1 POEN1 CKS12 CKS11 CKS10
PC00
MD1
0
MD0
0/1
PIE0
PUF0 POEN0 CKS02 CKS01 CKS00
PPS01
PH7
PH6
PH5
PH4
PH3
PH2
PH1
PH0
PPG タイマ 01 の PPG 出力周期を設定 ( 上位 8 ビット )
PPS00
PL7
PL6
PL5
PL4
PL3
PL2
PL1
PL0
PPG タイマ 00 の PPG 出力周期を設定 ( 下位 8 ビット )
PDS01
DH7
PC01
DH6
DH5
DH4
DH3
DH2
DH1
DH0
PPG タイマ 01 の PPG 出力デューティ比を設定 ( 上位 8 ビット
PDS00
DL7
DL6
DL5
DL4
DL3
DL2
DL1
DL0
PPG タイマ 00 の PPG 出力デューティ比を設定 ( 下位 8 ビット )
PPGS
*
*
PEN21 PEN20 PEN11 PEN10 PEN01 PEN00
*
*
*
*
×
REVC
*
*
REV21 REV20 REV11 REV10 REV01 REV00
*
*
*
*
×
：使用ビット
0 ："0 " に設定
1 ："1 " に設定
× ：設定無効
* ：搭載するチャネル数によります。
440
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第 21 章 8/16 ビット PPG
21.7 8/16 ビット PPG の動作説明と設定手順例
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■ 16 ビット PPG モードの動作
• PPG タイマ 00 制御レジスタ (PC00) の動作モード選択ビット (MD1, MD0) を "10B"
または "11B" に設定すると本モードとなります。
• 16 ビット PPG モードの場合 , 8 ビットダウンカウンタ (PPG タイマ 00) と 8 ビット
ダウンカウンタ (PPG タイマ 01) は, PPG 動作許可ビット (PEN00) を "1" に設定した
場合 , 8/16 ビット PPG タイマ 00/01 周期設定バッファレジスタ (PPG タイマ 01 には
PPS01, PPG タイマ 00 には PPS00) の値をロードして , ダウンカウント動作を開始し
ます。カウント値が "1" に達したとき , 再び周期設定レジスタの値がロードされ , カ
ウント動作が繰り返されます。
• ダウンカウンタの値と 8/16 ビット PPG タイマデューティ設定バッファレジスタの
値が (PPG タイマ 01 は PDS01, PPG タイマ 00 は PDS00 の値がともに ) 一致したと
き , カウントクロックに同期して PPG00 端子に "H" を設定し , デューティ設定値分
"H" を出力した後 , PPG00 端子を "L" に設定します。出力反転ビット (REV00) が "0"
であればこのままの極性で PPG00 端子に出力され , "1" が設定されていれば反転し
て PPG00 端子 (ch. 00 のみ。ch. 1 は初期値 REV01 が "0" なら "L", "1" なら "H") に出
力されます。
図 21.7-6 に , 16 ビット PPG モードの動作を示します。
図 21.7-6 16 ビット PPG モードの動作
カウントクロック
(周期 T)
PEN00
周期設定
(PPS01 および PPS00) m=256
デューティ比設定
(PDS01 および PDS00)
n=2
カウンタ値
256
255
254
...
2
1
256
255
...
2
1
256
255
ダウンカウンタ値と
デューティ比設定値の一致
カウンタボロー
PPG 出力ソース
マシンクロックによる
同期
PPG00 端子
(通常極性)
(反転極性)
(1)
α
(2)
(1) = n × T
(2) = m × T
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T : カウントクロック周期
m : PPS01 および PPS00
n : PDS01 および PDS00
α : カウントクロック選択, 起動の
タイミングにより異なります。
441
第 21 章 8/16 ビット PPG
21.7 8/16 ビット PPG の動作説明と設定手順例
MB95390H シリーズ
■ 設定手順例
以下に , 8/16 ビット PPG ch. 0 の設定手順例を示します。
● 初期設定
1) ポートの出力設定 (DDR1)
2) 割込みレベルの設定 (ILR3)
3) 動作クロック選択 , 出力許可 , 割込み許可 (PC01)
4) 動作クロック選択 , 出力許可 , 割込み許可 , 動作モード選択 (PC00)
5) 周期設定 (PPS)
6) デューティ設定 (PDS)
7) 出力反転設定 (REVC)
8) PPG 起動 (PPGS)
● 割込み処理
1) 任意の割込み処理
2) 割込み要求フラグクリア (PC01: PUF1, PC00: PUF0)
3) PPG 起動 (PPGS)
442
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MB95390H シリーズ
21.8
8/16 ビット PPG 使用上の注意
第 21 章 8/16 ビット PPG
21.8 8/16 ビット PPG 使用上の注意
8/16 ビット PPG 使用上の注意を以下に示します。
■ 8/16 ビット PPG 使用上の注意
● 動作上の注意
PPG の起動時とカウントクロックのタイミングによって , 起動後 1 周期目の PPG 出力
の周期に誤差が生じる可能性があり , その誤差はカウントクロックの選択により異な
ります。2 周期目以降は正常に出力されます。
● 割込みに関する注意
割込み許可ビット (PIE1/PIE0) に "1" を設定している場合 , 8/16 ビット PPG タイマ 01/
00 制御レジスタ (PC01/PC00) の割込み要求フラグビット (PUF1/PUF0) が "1" に設定さ
れると , PPG 割込みが発生します。割込みルーチン内では , 割込み要求フラグビット
(PUF1/PUF0) は必ず "0" にクリアしてください。
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443
第 21 章 8/16 ビット PPG
21.9 8/16 ビット PPG の設定例
MB95390H シリーズ
8/16 ビット PPG の設定例
21.9
8/16 ビット PPG の設定例を以下に示します。
■ 設定例
● PPG 動作を許可 / 停止する方法
PPG タイマ 00 の場合は , PPG 動作許可ビット (PPGS: PEN00, PEN10 または PEN20) で
行います。
動作
PPG 動作許可ビット
(PEN00, PEN10 または PEN20)
PPG 動作を停止させるには
"0" を設定する
PPG 動作を許可するには
"1" を設定する
PPG 動作許可は PPG を起動する前にしてください。
PPG タイマ 01 の場合は , PPG 動作許可ビット (PPGS: PEN01, PEN11 または PEN21) で
行います。
動作
PPG 動作許可ビット
(PEN01, PEN11 または PEN21)
PPG 動作を停止させるには
"0" を設定する
PPG 動作を許可するには
"1" を設定する
PPG 動作許可は PPG を起動する前にしてください。
● PPG の動作モードを設定する方法
動作モード選択ビット (PC00 : MD [1:0]) で行います。
● 動作クロックの選択方法
ch .1 は , 動作クロック選択ビット (PC01: CKS12/CKS11/CKS10) で選択します。
ch. 0 は , 動作クロック選択ビット (PC00: CKS02/CKS01/CKS00) で選択します。
● PPG 出力端子を許可 / 禁止する方法
出力許可ビット (PC00: POEN0 または PC01: POEN1) で行います。
444
動作
出力許可ビット (POEN0 または POEN1)
PPG 出力を許可するには
"1" を設定する
PPG 出力を禁止するには
"0" を設定する
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第 21 章 8/16 ビット PPG
21.9 8/16 ビット PPG の設定例
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● PPG 出力を反転させる方法
PPG タイマ 00 の場合は, 出力レベル反転ビット (REVC: REV00, REV10 または REV20)
で行います。
動作
出力レベル反転ビット
(REV00, REV10 または REV20)
PPG 出力を反転するには
"1" を設定する
PPG タイマ 01 の場合は, 出力レベル反転ビット (REVC: REV01, REV11 または REV21)
で行います。
動作
出力レベル反転ビット
(REV01, REV11 または REV21)
PPG 出力を反転するには
"1" を設定する
● 割込み関連レジスタ
割込みレベルは , 下表の割込みレベル設定レジスタで設定します。
割込み要因
割込みレベル設定レジスタ
ch. 0 ( 下位 )
割込みレベルレジスタ (ILR3)
アドレス : 0007CH
割込みベクタ
#12
アドレス : 0FFE2H
ch. 0 ( 上位 )
割込みレベルレジスタ (ILR3)
アドレス : 0007CH
#13
アドレス : 0FFE0H
ch. 1 ( 下位 )
割込みレベルレジスタ (ILR2)
アドレス : 0007BH
#09
アドレス : 0FFE8H
ch. 1 ( 上位 )
割込みレベルレジスタ (ILR2)
アドレス : 0007BH
#10
アドレス : 0FFE6H
ch. 2 ( 下位 )
割込みレベルレジスタ (ILR3)
アドレス : 0007CH
#15
アドレス : 0FFDCH
ch. 2 ( 上位 )
割込みレベルレジスタ (ILR2)
アドレス : 0007BH
#11
アドレス : 0FFE4H
● 割込みを許可 / 禁止 / クリアする方法
割込み要求許可フラグ , 割込み要求フラグ
割込み許可または禁止の設定は , 割込み要求許可ビット (PC00: PIE0 または PC01:
PIE1) にて行います。
動作
割込み要求許可ビット (PIE0 または PIE1)
割込み要求を禁止するには
"0" を設定する
割込み要求を許可するには
"1" を設定する
割込み要求のクリアは , 割込み要求フラグ (PC00: PUF0 または PC01: PUF1) にて行い
ます。
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動作
割込み要求フラグ (PUF0 または PUF1)
割込み要求をクリアするには
"0" を設定する
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445
第 21 章 8/16 ビット PPG
21.9 8/16 ビット PPG の設定例
446
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第 22 章
16 ビット PPG タイマ
16 ビット PPG タイマの機能と動作について説明
します。
22.1 16 ビット PPG タイマの概要
22.2 16 ビット PPG タイマの構成
22.3 16 ビット PPG タイマのチャネル
22.4 16 ビット PPG タイマの端子
22.5 16 ビット PPG タイマのレジスタ
22.6 16 ビット PPG タイマ割込み
22.7 16 ビット PPG タイマの動作説明と設定手順例
22.8 16 ビット PPG タイマ使用上の注意
22.9 16 ビット PPG タイマのサンプル設定
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447
第 22 章 16 ビット PPG タイマ
22.1 16 ビット PPG タイマの概要
22.1
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16 ビット PPG タイマの概要
16 ビット PPG タイマは , PWM (Pulse Width Modulation) 出力や , ワンショット (
の矩形波 ) 出力を行えます。
その出力波形の周期とデューティはソフトウェアで自由
に変更できます。さらに, スタートトリガの発生, 出力波形の立上り / 立下りエッジに
おいて割込みを発生できます。
■ 16 ビット PPG タイマ
16 ビット PPG タイマは , PWM 出力やワンショット出力を行えます。レジスタの設定
により出力波形を反転させることができます ( 通常極性⇔反転極性 )。
出力波形
PWM 波形
通常極性
L
H
L
L
H
反転極性
H
L
H
H
L
ワンショット波形
通常極性
L
H
L
反転極性
H
L
H
• カウント動作クロックは , 8 種類 (MCLK/1, MCLK/2, MCLK/4, MCLK/8, MCLK/16,
MCLK/32, FCH/27, FCH/28) の中から選択できます (MCLK：マシンクロック , FCH：メ
インクロック ) 。
• 割込み発生は下記の 4 条件の中から選択できます。
- PPG タイマのスタートトリガ発生
- 16 ビットダウンカウンタのカウンタボロー発生 ( 設定した周期が一致 )
- 通常極性での PPG 立上りエッジまたは反転極性での PPG 立下りエッジ
- カウンタボロー, または通常極性での PPG 立上りエッジまたは反転極性での
PPG 立下りエッジ
448
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第 22 章 16 ビット PPG タイマ
22.2 16 ビット PPG タイマの構成
MB95390H シリーズ
22.2
16 ビット PPG タイマの構成
16 ビット PPG タイマのブロックダイヤグラムを示します。
■ 16 ビット PPG タイマのブロックダイヤグラム
図 22.2-1 16 ビット PPG タイマのブロックダイヤグラム
デューティ設定レジスタの
上位 8 ビットのみ書込みが
行われ, 下位 8 ビットの
書込みが行われていない
場合 =1 それ以外の場合=0
CKS2 CKS1 CKS0
16 ビット PPG 周期
設定バッファレジスタ
(上位 8 ビット)
16 ビット PPG 周期
設定バッファレジスタ
上位 8 ビットバッファ
1
16 ビット PPG デューティ
設定バッファレジスタ
(下位 8 ビット)
16 ビット PPG デューティ
設定バッファレジスタ
上位 8 ビットバッファ
16 ビット PPG デューティ
設定バッファレジスタ
下位 8 ビットバッファ
比較
回路
LOAD
CLK
16 ビット
ダウンカウンタ
MDSE PGMS OSEL POEN
STOP
BORROW
POEN
端子
S
16 ビット PPG ダウンカウンタレジスタ
ビット
8
16 ビット PPG デューティ
設定バッファレジスタ
(上位 8 ビット)
0
START
下位
内部データバス
MCLK/1
MCLK/2
MCLK/4
MCLK/8
MCLK/16
MCLK/32
FCH/27
FCH/2 8
プリ
スケーラ
16 ビット PPG 周期
設定バッファレジスタ
(下位 8 ビット)
Q
PPG1
R
割込み
選択
エッジ検出
16 ビット
PPG 割込み
IRS1 IRS0 IRQF IREN
端子
TRG1
EGS1 EGS0
STRG CNTE RTRG
● カウントクロックセレクタ
8 種類の内部カウントクロックから 16 ビットダウンカウンタのカウントダウン用ク
ロックを選択します。
● 16 ビットダウンカウンタ
カウントクロックセレクタで選択されたカウントクロックでカウントダウンします。
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449
第 22 章 16 ビット PPG タイマ
22.2 16 ビット PPG タイマの構成
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● 比較回路
16 ビットダウンカウンタの値が 16 ビット PPG 周期設定バッファレジスタの値から
16 ビット PPG デューティ設定バッファレジスタの値に一致するまで出力を "H" に保
ちます。
その後 , カウンタ値が "1" に一致するまで出力を "L" に保った後 , 16 ビットダウンカウ
ンタは 16 ビット PPG 周期設定バッファレジスタの値からカウントを続けます。
● 16 ビット PPG ダウンカウンタレジスタ上位 , 下位 (PDCRH1, PDCRL1)
16 ビット PPG タイマの 16 ビットダウンカウンタの値を読み出します。
● 16 ビット PPG 周期設定バッファレジスタ上位 , 下位 (PCSRH1, PCSRL1)
16 ビット PPG タイマの周期用コンペア値を設定します。
● 16 ビット PPG デューティ設定バッファレジスタ上位 , 下位 (PDUTH1, PDUTL1)
16 ビット PPG タイマの "H" 幅用コンペア値の設定を行います。
● 16 ビット PPG 状態制御レジスタ上位 , 下位 (PCNTH1, PCNTL1)
16 ビット PPG タイマの動作モードや動作条件を設定します。
■ 入力クロック
16 ビット PPG タイマは , プリスケーラからの出力クロックを入力クロック ( カウント
クロック ) として使用します。
450
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第 22 章 16 ビット PPG タイマ
22.3 16 ビット PPG タイマのチャネル
MB95390H シリーズ
22.3
16 ビット PPG タイマのチャネル
16 ビット PPG タイマのチャネルについて説明します。
■ 16 ビット PPG タイマのチャネル
MB95390H シリーズは , 16 ビット PPG タイマを 1 チャネル搭載しています。
16 ビット PPG タイマの端子とレジスタを表 22.3-1 および表 22.3-2 にそれぞれ示しま
す。
表 22.3-1 16 ビット PPG タイマの端子
チャネル
1
端子名
端子機能
PPG1
PPG1 出力
TRG1
トリガ 1 入力
表 22.3-2 16 ビット PPG タイマのレジスタ
チャネル
1
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レジスタ略称
レジスタ対応 ( 本マニュアル上の表記 )
PDCRH1
16 ビット PPG ダウンカウンタレジスタ ( 上位 )
PDCRL1
16 ビット PPG ダウンカウンタレジスタ ( 下位 )
PCSRH1
16 ビット PPG 周期設定バッファレジスタ ( 上位 )
PCSRL1
16 ビット PPG 周期設定バッファレジスタ ( 下位 )
PDUTH1
16 ビット PPG デューティ設定バッファレジスタ ( 上位 )
PDUTL1
16 ビット PPG デューティ設定バッファレジスタ ( 下位 )
PCNTH1
16 ビット PPG 状態制御レジスタ ( 上位 )
PCNTL1
16 ビット PPG 状態制御レジスタ ( 下位 )
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451
第 22 章 16 ビット PPG タイマ
22.4 16 ビット PPG タイマの端子
22.4
MB95390H シリーズ
16 ビット PPG タイマの端子
16 ビット PPG タイマの端子について説明します。
■ 16 ビット PPG タイマの端子
16 ビット PPG タイマの端子は , PPG1 端子 , TRG1 端子です。
● PPG1 端子
この端子は汎用入出力ポートとしての機能と , 16 ビット PPG タイマ出力としての機能
を兼用しています。
PPG1：この端子に PPG 波形が出力されます。16 ビット PPG 状態制御レジスタで出力
を許可 (PCNTL1: POEN=1) することにより , PPG 波形を出力できます。
● TRG1 端子
TRG1：16 ビット PPG タイマをハードウェアトリガで起動させる場合に使用します。
452
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第 22 章 16 ビット PPG タイマ
22.4 16 ビット PPG タイマの端子
MB95390H シリーズ
■ 16 ビット PPG タイマの端子のブロックダイヤグラム
図 22.4-1 16 ビット PPG の端子 PPG1(P66/PPG20/PPG1/OPT4) のブロックダイヤグラム
周辺機能出力許可
周辺機能出力
0
1
PDR リード
1
端子
内部バス
PDR
0
PDR ライト
ビット操作命令実行時
DDR リード
DDR
DDR ライトストップ, 時計(SPL=1)
図 22.4-2 16 ビット PPG の端子 TRG1(P67/PPG21/TRG1/OPT5) のブロックダイヤグラム
周辺機能入力
周辺機能入力許可
周辺機能出力許可
周辺機能出力
0
1
PDR リード
1
端子
PDR
0
内部バス
PDR ライト
ビット操作命令実行時
DDR リード
DDR
DDR ライトストップ, 時計(SPL=1)
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453
第 22 章 16 ビット PPG タイマ
22.5 16 ビット PPG タイマのレジスタ
22.5
MB95390H シリーズ
16 ビット PPG タイマのレジスタ
16 ビット PPG タイマのレジスタ一覧を示します。
■ 16 ビット PPG タイマのレジスタ
図 22.5-1 16 ビット PPG タイマのレジスタ
16 ビット PPG ダウンカウンタレジスタ ( 上位 ) (PDCRH1)
bit15
bit14
bit13
bit12
bit11
bit10
アドレス
DC15
DC14
DC13
DC12
DC11
DC10
0FB0H
R/WX R/WX R/WX R/WX R/WX R/WX
bit9
DC09
R/WX
bit8
DC08
R/WX
初期値
00000000B
16 ビット PPG ダウンカウンタレジスタ ( 下位 ) ( PDCRL1)
bit7
bit6
bit5
bit4
bit3
bit2
アドレス
DC07
DC06
DC05
DC04
DC03
DC02
0FB1H
R/WX R/WX R/WX R/WX R/WX R/WX
bit1
DC01
R/WX
bit0
DC00
R/WX
初期値
00000000B
16 ビット PPG 周期設定バッファレジスタ ( 上位 ) (PCSRH1)
bit15
bit14
bit13
bit12
bit11
bit10
アドレス
0FB2H
CS15
CS14
CS13
CS12
CS11
CS10
R/W
R/W
R/W
R/W
R/W
R/W
bit9
CS09
R/W
bit8
CS08
R/W
初期値
11111111B
16 ビット PPG 周期設定バッファレジスタ ( 下位 ) (PCSRL1)
bit7
bit6
bit5
bit4
bit3
bit2
アドレス
CS07
CS06
CS05
CS04
CS03
CS02
0FB3H
R/W
R/W
R/W
R/W
R/W
R/W
bit1
CS01
R/W
bit0
CS00
R/W
初期値
11111111B
16 ビット PPG デューティ設定バッファレジスタ ( 上位 ) (PDUTH1)
bit15
bit14
bit13
bit12
bit11
bit10
bit9
アドレス
0FB4H
DU15
DU14
DU13
DU12
DU11
DU10
DU09
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit8
DU08
R/W
初期値
11111111B
16 ビット PPG デューティ設定バッファレジスタ ( 下位 ) (PDUTL1)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
アドレス
0FB5H
DU07
DU06
DU05
DU04
DU03
DU02
DU01
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit0
DU00
R/W
初期値
11111111B
16 ビット PPG 状態制御レジスタ ( 上位 ) (PCNTH1)
bit15
bit14
bit13
bit12
bit11
アドレス
0044H
CNTE STRG MDSE RTRG CKS2
R/W
R0,W
R/W
R/W
R/W
bit10
CKS1
R/W
bit9
CKS0
R/W
bit8
PGMS
R/W
初期値
00000000B
16 ビット PPG 状態制御レジスタ ( 下位 ) (PCNTL1)
bit7
bit6
bit5
bit4
bit3
アドレス
EGS1 EGS0
IREN
IRQF
IRS1
0045H
R/W
R/W
R/W R(RM1), W R/W
bit2
IRS0
R/W
bit1
POEN
R/W
bit0
OSEL
R/W
初期値
00000000B
R/W
R(RM1),W
R/WX
R0,W
454
：リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
：リード / ライト可能 ( 読出し値は書込み値と異なります。リードモディファイライト
(RMW) 系命令では , "1" が読み出されます。)
：リードオンリ ( 読出し可能。このビットに値を書き込んでも動作に影響はありません。)
：ライトオンリ ( 書込み可能。読出し値は "0" です。)
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第 22 章 16 ビット PPG タイマ
22.5 16 ビット PPG タイマのレジスタ
MB95390H シリーズ
22.5.1
16 ビット PPG ダウンカウンタレジスタ上位 , 下位
(PDCRH1, PDCRL1)
16 ビット PPG ダウンカウンタレジスタ上位 , 下位 (PDCRH1, PDCRL1) は , 16 ビッ
ト PPG ダウンカウンタのカウント値を読み出すための 16 ビットレジスタです。
■ 16 ビット PPG ダウンカウンタレジスタ上位 , 下位 (PDCRH1, PDCRL1)
図 22.5-2 16 ビット PPG ダウンカウンタレジスタ上位 , 下位 (PDCRH1, PDCRL1)
16 ビット PPG ダウンカウンタレジスタ ( 上位 ) (PDCRH1)
bit7
bit6
bit5
bit4
bit3
アドレス
DC15
DC14
DC13
DC12
DC11
0FB0H
bit2
DC10
bit1
DC09
bit0
DC08
R/WX
R/WX
R/WX
R/WX
16 ビット PPG ダウンカウンタレジスタ ( 下位 ) (PDCRL1)
bit7
bit6
bit5
bit4
bit3
アドレス
DC07
DC06
DC05
DC04
DC03
0FB1H
bit2
DC02
bit1
DC01
bit0
DC00
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
初期値
00000000B
初期値
00000000B
：リードオンリ ( 読出し可能。このビットに値を書き込んでも動作に影響はありません。)
R/WX
このレジスタは , 16 ビットダウンカウンタのカウント値を読み出すために使用する 16
ビットレジスタで , このレジスタの初期値はすべて "0" です。
このレジスタから読み出す場合 , 必ず下記のいずれかの方法でアクセスしてください。
• 「MOVW」
命令を使用する (PDCRH1 レジスタアドレスに対して 16 ビットアクセス
命令を使用する )。
• 「MOV」
命令を使用して PDCRH1 → PDCRL1 の順番で読出しを行う (PDCRH1 の読
出しにより , ダウンカウンタ下位 8 ビットの値が PDCRL1 に自動的に格納される )。
このレジスタは , 読出し専用レジスタです。書込みは動作に影響を与えません。
＜注意事項＞
「MOV」命令を使用して PDCRL1 → PDCRH1 の順番で読み出した場合 , PDCRL1 は前回
読み出したときの値が読み出されるので 16 ビットダウンカウンタの値は正しく読めませ
ん。
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455
第 22 章 16 ビット PPG タイマ
22.5 16 ビット PPG タイマのレジスタ
MB95390H シリーズ
16 ビット PPG 周期設定バッファレジスタ上位 , 下位
(PCSRH1, PCSRL1)
22.5.2
16 ビット PPG 周期設定バッファレジスタは , PPG で生成される出力パルスの周期
を設定します。
■ 16 ビット PPG 周期設定バッファレジスタ上位 , 下位 (PCSRH1, PCSRL1)
図 22.5-3 16 ビット PPG 周期設定バッファレジスタ上位 , 下位 (PCSRH1, PCSRL1)
16 ビット PPG 周期設定バッファレジスタ ( 上位 ) (PCSRH1)
bit14
bit13
bit12
bit11
bit10
アドレス bit15
0FB2H
CS15
CS14
CS13
CS12
CS11
CS10
bit9
CS09
bit8
CS08
R/W
R/W
R/W
16 ビット PPG 周期設定バッファレジスタ ( 下位 ) (PCSRL1)
bit7
bit6
bit5
bit4
bit3
bit2
アドレス
0FB3H
CS07
CS06
CS05
CS04
CS03
CS02
bit1
CS01
bit0
CS00
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
11111111B
初期値
11111111B
：リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
R/W
このレジスタは , PPG で生成する出力パルスの周期を設定するために使用する 16 ビッ
トレジスタで , ダウンカウンタにはこのレジスタに設定された値がロードされます。
このレジスタに書き込む場合 , 必ず下記のいずれかの方法でアクセスしてください。
• 「MOVW」
命令を使用する (PCSRH1 レジスタアドレスに対して 16 ビットアクセス
命令を使用してアクセスする )。
• 「MOV」命令を使用して PCSRH1 → PCSRL1 の順番で書き込む。
PCSRH1 にデータを書き込んだ後 (PCSRL1 にデータ書込み以前に ) ダウンカウンタ
のロードが発生した場合 , ダウンカウンタには前回書き込まれた PCSRH1, PCSRL1
の値がロードされます。カウントの途中で PCSRH1, PCSRL1 の値を変更した場合 ,
次のダウンカウンタのロードにより , 変更した値が有効となります。
• PCSRH1=00H, PCSRL1=00H, もしくは PCSRH1=01H, PCSRL1=01H を設定しないで
ください。
＜注意事項＞
「MOV」命令を使用して PCSRL1 → PCSRH1 の順番でデータを書き込んだ後 , ダウンカ
ウンタのロードが発生した場合 , ダウンカウンタには前回書き込まれた PCSRH1 の値と
新たに書き込まれた PCSRL1 の値がロードされます。正しい周期が設定できませんので
注意してください。
456
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CM26-10129-1
第 22 章 16 ビット PPG タイマ
22.5 16 ビット PPG タイマのレジスタ
MB95390H シリーズ
22.5.3
16 ビット PPG デューティ設定バッファレジスタ上
位 , 下位 (PDUTH1, PDUTL1)
16 ビット PPG デューティ設定バッファレジスタは , PPG で生成する出力パルスの
デューティ比を制御します。
■ 16 ビット PPG デューティ設定バッファレジスタ上位 , 下位 (PDUTH1, PDUTL1)
図 22.5-4 16 ビット PPG デューティ設定バッファレジスタ上位 , 下位 (PDUTH1, PDUTL1)
16 ビット PPG デューティ設定バッファレジスタ ( 上位 ) (PDUTH1)
bit14
bit13
bit12
bit11
bit10
bit9
アドレス bit15
0FB4H
DU15
DU14
DU13
DU12
DU11
DU10
DU09
R/W
R/W
R/W
16 ビット PPG デューティ設定バッファレジスタ ( 下位 ) (PDUTL1)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
アドレス
0FB5H
DU07
DU06
DU05
DU04
DU03
DU02
DU01
bit0
DU00
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit8
DU08
R/W
R/W
初期値
11111111B
初期値
11111111B
R/W
：リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
これらのレジスタは , PPG で生成される出力パルスのデューティ比を制御するために
使用する 16 ビットレジスタです。ダウンカウンタのロードタイミングで 16 ビット
PPG デューティ設定バッファレジスタからデューティ設定レジスタへデータが転送さ
れます。
このレジスタに書き込む場合 , 必ず下記のいずれかの方法でアクセスしてください。
• 「MOVW」命令を使用する (PDUTH1 レジスタアドレスに対して 16 ビットアクセス
命令を使用してアクセスする )。
• 「MOV」命令を使用して PDUTH1 → PDUTL1 の順番で書き込む。
PDUTH1 にデータを書き込んだ後 (PDUTL1 にデータ書込み以前に ) ダウンカウン
タのロードが発生した場合 , 16 ビット PPG デューティ設定バッファレジスタの値
はデューティ設定レジスタには転送されません。
16 ビットデューティ設定レジスタへの設定値と出力パルスの関係は , 下記のようにな
ります。
• 16 ビット PPG 周期設定バッファレジスタとデューティ設定レジスタに同じ値を設
定すると, 通常極性の場合は常に "H" を出力し, 反転極性の場合は常に "L" を出力し
ます。
• デューティ設定レジスタに "00B" を設定した場合 , 通常極性の場合は常に "L" を出
力し , 反転極性の場合は常に "H" を出力します。
• 16 ビット PPG 周期設定バッファレジスタより大きい値をデューティ設定レジスタ
に設定すると, 通常極性の場合は常に "L" を出力し, 反転極性の場合は常に "H" を出
力します。
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457
第 22 章 16 ビット PPG タイマ
22.5 16 ビット PPG タイマのレジスタ
22.5.4
MB95390H シリーズ
16 ビット PPG 状態制御レジスタ上位 , 下位
(PCNTH1, PCNTL1)
16 ビット PPG 状態制御レジスタは, 16 ビット PPG タイマの許可/禁止, ソフトウェ
アトリガ , 再トリガ制御割込みおよび出力極性に関する動作状態を設定します。また
, 動作状態のチェックにも使用できます。
■ 16 ビット PPG 状態制御レジスタ上位 (PCNTH1)
図 22.5-5 16 ビット PPG 状態制御レジスタ上位 (PCNTH1)
アドレス
0044H
bit7
bit6
bit5
bit4
bit3
CNTE STRG MDSE RTRG CKS2
R/W
R0,W
R/W
R/W
R/W
bit2
bit1
CKS1
初期値
bit0
CKS0 PGMS
R/W
R/W
00000000B
R/W
PGMS
PPG0 出力マスク許可ビット
0
PPG0 出力マスクを禁止する
1
PPG0 出力マスクを許可する
CKS2 CKS1 CKS0
カウントクロック選択ビット
0
0
0
MCLK/1
0
0
1
MCLK/2
0
1
0
MCLK/4
0
1
1
MCLK/8
1
0
0
MCLK/16
1
0
1
MCLK/32
1
1
0
FCH/2 7
1
1
1
FCH/2 8
MCLK: マシンクロック, FCH: メインクロック
RTRG
ソフトウェア再トリガ許可ビット
0
ソフトウェア再トリガを禁止する
1
ソフトウェア再トリガを許可する
モード選択ビット
MDSE
PWM モード
0
ワンショットモード
1
STRG
R/W
R0,W
458
ソフトウェアトリガビット
書込み時
0
動作に影響なし
1
ソフトウェアトリガ発生
読出し時
常に"0" 読出し
CNTE
タイマ許可ビット
0
PPG タイマを停止する
1
PPG タイマを許可する
: リード/ライト可能 (読出し値は書込み値と同じとなります。)
: ライトオンリ (書込み可能。読出し値は"0"です。)
: 初期値
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第 22 章 16 ビット PPG タイマ
22.5 16 ビット PPG タイマのレジスタ
表 22.5-1 16 ビット PPG 状態制御レジスタ上位 (PCNTH1) の各ビットの機能
ビット名
bit7
bit6
機能
このビットは , PPG タイマ動作の許可 / 停止を設定します。
"0" を書き込んだ場合： PPG 動作が直ちに停止し , PPG1 出力は初期レベルを出力
CNTE:
します (OSEL=0 で "L" 出力 , OSEL=1 で "H" 出力 ) 。
タイマ許可ビット
"1" を書き込んだ場合： PPG 動作が " 許可 " になり , PPG 動作がトリガによって開
始されるのを待つ状態になります。
STRG:
このビットは , PPG タイマをソフトウェアで起動させます。
ソフトウェアトリガ "1" を書き込んだ場合： CNTE ビット =1 のとき , PPG タイマが起動します。
ビット
このビットからは必ず "0" が読み出されます。
bit5
MDSE:
モード選択ビット
このビットは , PPG の動作モードを設定します。
"0" を書き込んだ場合： PPG は PWM モードで動作します。
"1" を書き込んだ場合： PPG はワンショットモードで動作します。
( 注意事項 ) 動作中は変更禁止です。
bit4
RTRG:
ソフトウェア再トリ
ガ許可ビット
このビットは , 動作中に PPG のソフトウェア再トリガ機能の許可 / 禁止を設定し
ます。
"0" を書き込んだ場合：ソフトウェア再トリガ機能は " 禁止 " になります。
"1" を書き込んだ場合：ソフトウェア再トリガ機能は " 許可 " になります。
bit3
～
bit1
これらのビットは , 16 ビット PPG タイマの動作クロックを選択します。
「 6.12 プリスケーラの動
CKS2, CKS1, CKS0: カウントクロックは , プリスケーラにより生成されます。
カウントクロック択作」を参照してください。
( 注意事項 ) サブクロックモードの場合 , タイムベースタイマ (TBT) が停止してい
ビット
るため FCH/27, FCH/28 選択時は動作しません。
bit0
このビットは , モード設定 (MDSE: bit5) , 周期設定 (PCSRH1, PCSRL1) または
デューティ設定 (PDUTH1, PDUTL1) とは無関係に特定レベルへ PPG1 出力をマス
クするために使用します。
PGMS:
"0" を書き込んだ場合： PPG1 出力はマスクされません。
PPG 出力マスク許可 "1" を書き込んだ場合： PPG1 出力はマスクされます。PPG0 出力は , 極性設定が "
ビット
通常 " (PCNTL1: OSEL=0) の場合は必ず "L" にマスクされ
ます。
極性設定が " 反転 " (PCNTL1: OSEL=1) の場合 , PPG0 出力は必ず "H" にマスクさ
れます。
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459
第 22 章 16 ビット PPG タイマ
22.5 16 ビット PPG タイマのレジスタ
MB95390H シリーズ
■ 16 ビット PPG 状態制御レジスタ下位 (PCNTL1)
図 22.5-6 16 ビット PPG 状態制御レジスタ下位 (PCNTL1)
アドレス
0045H
bit7
bit6
EGS1 EGS0
R/W
R/W
bit5
bit4
bit3
bit2
bit1
IREN
IRQF
IRS1
IRS0
R/W
R(RM1),W
R/W
R/W
初期値
00000000B
bit0
POEN OSEL
R/W
R/W
OSEL
出力反転ビット
0
通常極性
1
反転極性
POEN
出力許可ビット
0
汎用入出力ポート
1
PPG 出力端子
割込み種類選択ビット
IRS1
IRS0
0
0
TRG1 入力によるトリガ,
ソフトウェアトリガ, 再トリガ
0
1
カウンタボロー
1
0
1
1
IRQF
通常極性での PPG 出力立上り
または反転極性での PPG 出力
立下り (デューティ一致)。
カウンタボローまたは通常極性での
PPG 出力立上りまたは反転極性
での PPG 出力立下り。
PPG 割込みフラグビット
読出し時
書込み時
0
PPG 割込みなし
このビットを
クリアする
1
PPG 割込みが発生
動作に影響なし
IREN
PPG 割込み要求許可ビット
0
割込み要求を禁止する
1
割込み要求を許可する
EGS0
ハードトリガ許可bit0
0
TRG1 の立上りエッジは動作に影響しない
1
TRG1 の立上りエッジで PPG は動作を開始する
EGS1
ハードトリガ許可ビット 1
0
TRG1 の立下りエッジは動作に影響しない
1
TRG1 の立下りエッジで PPG は動作を停止する
R/W
: リード/ライト可能 (読出し値は書込み値と同じとなります。)
R(RM1),W : リード/ライト可能 (読出し値は書込み値と異なります。リードモディファイライト
(RMW) 系命令では，"1"が読み出されます。）
: 初期値
460
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第 22 章 16 ビット PPG タイマ
22.5 16 ビット PPG タイマのレジスタ
MB95390H シリーズ
表 22.5-2 16 ビット PPG 状態制御レジスタ下位 (PCNTL1) の各ビットの機能
ビット名
EGS1:
ハードトリガ許可
ビット 1
機能
このビットは TRG1 入力の立下りエッジによる動作停止 , 無効を選択します。
"0" を書き込んだ場合： TRG1 の立下りエッジは動作に影響しません。
"1" を書き込んだ場合： TRG1 の立下りエッジにより動作が停止されます。
bit6
EGS0:
ハードトリガ許可
ビット 0
このビットは TRG1 入力の立上りエッジによる動作開始 , 無効を選択します。
"0" を書き込んだ場合： TRG1 の立上りエッジは動作に影響しません。
"1" を書き込んだ場合： TRG1 の立上りエッジにより動作が開始されます。
bit5
このビットは , 割込みコントローラへの PPG 割込み要求を許可または禁止しま
IREN:
す。
PPG 割込み要求許可
"0" を書き込んだ場合：割込み要求を禁止します。
ビット
"1" を書き込んだ場合：割込み要求を許可します。
bit4
IRQF:
PPG 割込みフラグ
ビット
bit7
このビットは , PPG 割込みが発生したとき , "1" に設定されます。
"0" を書き込んだ場合：このビットはクリアされます。
"1" を書き込んだ場合：動作に影響を与えません。
リードモディファイライト (RMW) 系命令時には , 必ず "1" が読み出されます。
このビットは , PPG タイマの割込み発生要因を選択します。
bit3,
bit2
bit1
bit0
IRS1, IRS0:
割込み種類選択ビッ
ト
割込みの種類
IRS1
IRS0
0
0
入力によるトリガ , ソフトウェアトリガ , 再トリガ
0
1
カウンタボロー
1
0
通常極性での PPG 出力立上りまたは反転極性での PPG 出力
立下り。
1
1
カウンタボローまたは通常極性での PPG 出力立上り , 反転
極性での PPG 出力立下り。
POEN:
出力許可ビット
このビットは , PPG 出力端子からの出力を許可または禁止します。
"0" を書き込んだ場合：端子は汎用ポートとして機能します。
"1" を書き込んだ場合：端子は PPG タイマ出力端子として機能します。
OSEL:
出力反転ビット
このビットは , PPG 出力端子の極性を選択します。
"0" を書き込んだ場合： PPG 出力は , 初期状態で "L" を出力し , 16 ビットダウンカ
ウンタ値がデューティ設定レジスタ値と一致したとき
"H" を出力し , ダウンカウンタのボローによって "L" を出
力します ( 通常極性 )。
"1" を書き込んだ場合： PPG 出力は反転します ( 反転極性 )。
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第 22 章 16 ビット PPG タイマ
22.6 16 ビット PPG タイマ割込み
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16 ビット PPG タイマ割込み
22.6
16 ビット PPG タイマは , 以下の場合に割込み要求を発生できます。
• トリガ発生またはカウンタボローが発生した場合
• 通常極性で PPG 立上りが発生した場合
• 反転極性で PPG 立下りが発生した場合
これらの割込み動作は PCNTL レジスタの IRS1: bit3 と IRS0: bit2 で設定されます。
■ 16 ビット PPG タイマ割込み
表 22.6-1 に , 16 ビット PPG タイマの割込み制御ビットと割込み要因を示します。
表 22.6-1 16 ビット PPG タイマの割込み制御ビットと割込み要因
項目
説明
割込みフラグビット
PCNTL1: IRQF
割込み要求許可ビット
PCNTL1: IREN
割込み種類選択ビット
PCNTL1:I RS1, IRS0
PCNTL1: IRS1, IRS0=00B
16 ビットダウンカウンタの TRG1 端子入力によるハードウェアトリガ , ソ
フトウェアトリガ , 再トリガ
PCNTL1: IRS1, IRS0=01B
16 ビットダウンカウンタのカウンタボロー
割込み要因
PCNTL1: IRS1, IRS0=10B
通常極性での PPG1 出力立上りエッジまたは反転極性での PPG1 出力立下
りエッジ。
PCNTL1: IRS1, IRS0=11B
16 ビットダウンカウンタのカウンタボロー , または通常極性での PPG1 出
力立上りエッジ , または反転極性での PPG1 出力立下りエッジ
16 ビット PPG タイマでは , 16 ビット PPG 状態制御レジスタ (PCNTL1) の IRQF: bit4
に "1" が設定され , 割込み要求が許可されると (PCNTL1 レジスタの IREN:bit5=1) , 割
込み要求が割込みコントローラへ出力されます。
■ 16 ビット PPG タイマの割込みに関連するレジスタとベクタテーブルのアドレス
表 22.6-2 16 ビット PPG タイマの割込みに関連するレジスタとベクタテーブルのアドレス
割込み要因
16 ビット PPG
タイマ ch. 1*
割込み要求番号
IRQ17
割込みレベル設定レジスタ
レジスタ
設定ビット
ILR4
L17
ベクタテーブルのアドレス
上位
下位
FFD8H
FFD9H
ch.: チャネル
*: 16 ビット PPG タイマ ch.1 は MPG( 位置検出 / コンペア一致 ) と同じ割込み要求番号とベク
タテーブルを使用します。
各周辺機能のそれぞれの割込み要求番号およびベクタテーブルのアドレスについては
「付録 B 割込み要因一覧表」を参照してください。
462
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第 22 章 16 ビット PPG タイマ
22.7 16 ビット PPG タイマの動作説明と設定手順例
MB95390H シリーズ
22.7
16 ビット PPG タイマの動作説明と設定手順例
16 ビット PPG タイマは , PWM モードまたはワンショットモードで動作します。ま
た , 16 ビット PPG タイマでは再トリガを使用できます。
■ PWM モード (PCNTH レジスタの MDSE: bit5=0)
PWM モードの場合 , ソフトウェアトリガ , または TRG1 端子入力によるハードウェア
トリガを入力すると , 16 ビットダウンカウンタは , 16 ビット PPG 周期設定バッファレ
ジスタ (PCSRH1, PCSRL1) の値をロードしてダウンカウントを開始します。カウント
値が "1" に達すると , 16 ビット PPG 周期設定バッファレジスタ (PCSRH1, PCSRL1) の
値をリロードし , ダウンカウント動作を繰り返します。
PPG 出力は , 初期状態では "L" を出力しています。16 ビットダウンカウンタの値と
デューティ設定レジスタの値が一致したとき , カウントクロックに同期して "H" を出
力してデューティ設定値分 "H" 出力した後に "L" を出力します (OSEL=1 に設定してい
る場合は逆のレベルが出力されます ) 。
再トリガ無効に設定されている場合 (RTRG=0), ダウンカウンタは既に動作している状
態でのソフトウェアトリガ (STRG=1) を無視します。
ダウンカウンタが動作していない状態から有効なトリガ入力によりダウンカウンタが
動作し始めるまでの時間の最大は , 下記のようになります。
ソフトウェアトリガの場合：1 カウントクロック周期 + 2 マシンクロック周期
TRG1 端子入力によるハードウェアトリガの場合：1 カウントクロック周期 + 3 マシン
クロック周期
最小は ,
ソフトウェアトリガの場合：2 マシンクロック周期
TRG1 端子入力によるハードウェアトリガの場合：3 マシンクロック周期
ダウンカウンタが動作している状態から有効再トリガ入力によりダウンカウンタが再
度 , 動作し始めるまでの時間の最大は , 下記のようになります。
ソフトウェアトリガの場合：1 カウントクロック周期 + 2 マシンクロック周期
TRG1 端子入力によるハードウェアトリガの場合：1 カウントクロック周期 + 3 マシン
クロック周期
最小は ,
ソフトウェアトリガの場合：2 マシンクロック周期
TRG1 端子入力によるハードウェアトリガの場合：3 マシンクロック周期
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463
第 22 章 16 ビット PPG タイマ
22.7 16 ビット PPG タイマの動作説明と設定手順例
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● 再トリガを無効にする (PCNTH1 レジスタの RTRG: bit4=0)
図 22.7-1 PWM モードにおいて再トリガ無効の場合
16 ビットダウンカウンタ値
m
n
時間
0
立上りエッジが検出されます
トリガが無視されます
ソフトウェアトリガ
PPG
(通常極性)
PPG
(反転極性)
(1)
(2)
(1)=n × T ns
(2)=m × T ns
T : カウントクロック周期
m: PCSRH1, PCSRL1 レジスタ値
n : PDUTH1, PDUTL1 レジスタ値
● 再トリガを有効にする (PCNTH1 レジスタの RTRG: bit4=1)
図 22.7-2 PWM モードにおいて再トリガ有効の場合
カウンタ値
m
n
0
ソフトウェアトリガ
時間
立上りエッジが検出されます
トリガで再起動されます
PPG
(通常極性)
PPG
(反転極性)
(1)
(2)
(1)=n × T ns
(2)=m × T ns
464
T : カウントクロック周期
m: PCSRH1, PCSRL1 レジスタ値
n : PDUTH1, PDUTL1 レジスタ値
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第 22 章 16 ビット PPG タイマ
22.7 16 ビット PPG タイマの動作説明と設定手順例
MB95390H シリーズ
■ ワンショットモード (PCNTH1 レジスタの MDSE: bit5=1)
ワンショットモードの場合 , 有効なトリガ入力により指定された幅の単一パルスを出
力できます。再トリガを有効にすると , カウンタ動作中に有効なトリガを検出した
場合 , ダウンカウンタに値がリロードされます。
PPG0 出力は , 初期状態では "L" を出力しています。16 ビットダウンカウンタの値と
デューティ設定レジスタの値が一致したときに "H" を出力し , カウンタが "1" に達し
たときに "L" を出力します (OSEL=1 に設定している場合は逆のレベルが出力されま
す)。
● 再トリガを無効にする (PCNTH1 レジスタの RTRG: bit4=0)
図 22.7-3 ワンショットモードにおいて再トリガ無効の場合
カウンタ値
m
n
時間
0
立上りエッジが検出されます
トリガが無視されます
ソフトウェアトリガ
PPG
(通常極性)
PPG
(反転極性)
(1)
(2)
T : カウントクロック周期
m: PCSRH1, PCSRL1 レジスタ値
n : PDUTH1, PDUTL1 レジスタ値
(1)=n × T ns
(2)=m × T ns
● 再トリガを有効にする (PCNTH1 レジスタの RTRG: bit4=1)
図 22.7-4 ワンショットモードにおいて再トリガが有効な場合
カウンタ値
m
n
時間
0
立上りエッジが検出されます
トリガが再起動されます
ソフトウェアトリガ
PPG
(通常極性)
PPG
(反転極性)
(1)
(2)
(1)=n × T ns
(2)=m × T ns
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T : カウントクロック周期
m: PCSRH1, PCSRL1 レジスタ値
n : PDUTH1, PDUTL1 レジスタ値
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第 22 章 16 ビット PPG タイマ
22.7 16 ビット PPG タイマの動作説明と設定手順例
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■ ハードウェアトリガ
TRG1 入力端子に信号を入力して PPG を起動させることを , ハードウェアトリガとい
います。EGS1, EGS0 を "11B" に設定して TRG1 入力によるハードウェアトリガを使用
した場合, PPG は立上りエッジで動作を開始し, 立下りエッジが検出されると動作を停
止します。
また , PPG タイマは次の立上りエッジで最初から動作を開始します。
TRG1 入力によるハードウェアトリガの場合 , RTRG ビットによる再トリガ設定にかか
わらず , 有効 TRG1 入力によるハードウェアトリガによって , 再トリガされます。
図 22.7-5 PWM モードにおけるハードウェアトリガ
カウンタ値
m
n
時間
0
立上りエッジが検出されます
立下りエッジが検出されます
ハードウェアトリガ
PPG
(通常極性)
PPG
(反転極性)
(1)
(2)
(1)=n × T ns
(2)=m × T ns
T : カウントクロック周期
m: PCSRH1, PCSRL1 レジスタ値
n : PDUTH1, PDUTL1 レジスタ値
■ 設定手順例
以下に , 16 ビット PPG タイマの設定手順例を示します。
● 初期設定
1) 割込みレベルの設定 (ILR4)
2) ハードウェアトリガ許可 , 割込み許可 , 割込みの種類選択 , 出力の許可 (PCNTL1)
3) カウントクロック選択 , モード選択 , タイマ動作許可 (PCNTH1)
4) 周期設定 (PCSRH1, PCSRL1)
5) デューティ設定 (PDUTH1, PDUNT1)
6) ソフトウェアトリガで PPG 起動 (PCNTH1: STRG=1)
● 割込み処理
1) 任意の割込み処理
2) 割込み要求フラグクリア (PCNTL1: IRQF)
466
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第 22 章 16 ビット PPG タイマ
22.8 16 ビット PPG タイマ使用上の注意
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22.8
16 ビット PPG タイマ使用上の注意
16 ビット PPG タイマ使用上の注意を以下に示します。
■ 16 ビット PPG タイマ使用上の注意
● プログラム設定上の注意
周期とデューティ設定を同じ値に設定している場合 , 再トリガは行わないでください。
再トリガした場合 , PPG 出力は再トリガ後 , 通常極性にて 1 カウントクロック分 "L" が
出力された後 , "H" 固定となります。
マイコンをスタンバイモードに遷移させた場合, TRG1 端子設定が変化して誤動作する
可能性があります。このため , タイマ許可ビットを禁止 (PCNTH1: CNTE=0) にするか ,
ハードウェアトリガ許可ビットを禁止 (PCNTL1: EGS1, EGS0=00B) に設定してくださ
い。
周期とデューティ設定を同じ値に設定している場合 , デューティ一致による割込みは
一度しか発生しません。また , 周期よりデューティ設定が大きい値の場合 , デューティ
一致による割込みは発生しません。
カウント動作中に , ソフトウェアによる再トリガ許可 (PCNTH1: RTRG=1), 割込み要因選
択が再トリガ (PCNTL1: IRS1, IRS0 = 00B) の状態で , タイマ許可ビットの禁止設定
(PCNTH1: CNTE=0) とソフトウェアトリガ (PCNTH1: STRG=1) を同時に設定しないでく
ださい。もし行った場合 , タイマは停止しますが再トリガの発生により割込みフラグビッ
トが設定される場合があります。
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467
第 22 章 16 ビット PPG タイマ
22.9 16 ビット PPG タイマのサンプル設定
MB95390H シリーズ
16 ビット PPG タイマのサンプル設定
22.9
16 ビット PPG タイマを動作させるためのサンプル設定を示します。
■ 設定例
● PPG の動作モードを設定する方法
動作モード選択ビット (PCNTH1: MDSE) で行います。
動作モード
動作モード選択ビット (MDSE)
PWM モード
"0" を設定する
ワンショットモード
"1" を設定する
● 動作クロックの選択方法
動作クロック選択ビット (PCNTH1: CKS2/CKS1/CKS0) でクロックを選択します。
● PPG 出力端子を許可 / 禁止する方法
出力許可ビット (PCNTL1: POEN) で行います。
動作
出力許可ビット (POEN)
PPG 出力を許可するには
"1" を設定する
PPG 出力を禁止するには
"0" を設定する
● PPG 動作を許可 / 禁止する方法
タイマ許可ビット (PCNTH1: CNTE) で行います。
動作
タイマ許可ビット (CNTE)
PPG 動作を禁止するには
"0" を設定する
PPG 動作を許可するには
"1" を設定する
PPG 動作許可は PPG を起動する前にしてください。
● PPG 動作をソフトウェアで起動する方法
ソフトウェアトリガビット (PCNTH1: STRG) で行います。
468
動作
ソフトウェアトリガビット (STRG)
PPG 動作をソフトウェアで起
動する方法
"1" を設定する
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第 22 章 16 ビット PPG タイマ
22.9 16 ビット PPG タイマのサンプル設定
MB95390H シリーズ
● ソフトウェアトリガの再トリガ機能を許可 / 禁止する方法
再トリガ許可ビット (PCNTH1: RTRG) で行います。
動作
再トリガ許可ビット (RTRG)
再トリガ機能を許可するには
"1" を設定する
再トリガ機能を禁止するには
"0" を設定する
● トリガ入力の立上りによる動作を開始 / 停止する方法
ハードウェアトリガ許可ビット (PCNTL1: EGS0) で行います。
動作
ハードウェアトリガ許可ビット (EGS0)
立上りエッジで動作を開始す
るには
"1" を設定する
立上りエッジで動作を停止す
るには
"0" を設定する
● トリガ入力の立下りによる動作を開始 / 停止する方法
ハードウェアトリガ許可ビット (PCNTL1: EGS1) で行います。
動作
ハードウェアトリガ許可ビット (EGS1)
立下りエッジで動作を開始す
るには
"1" を設定する
立下りエッジで動作を停止す
るには
"0" を設定する
● PPG 出力を反転する方法
出力反転ビット (PCNTL1: OSEL) で行います。
動作
出力反転ビット (OSEL)
PPG 出力を反転するには
"1" を設定する
● PPG 出力を "H" または "L" 固定する方法
PPG 出力マスク許可ビット (PCNTH1: PGMS) と出力反転ビット (PCNTL1: OSEL) で行
います。
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動作
PPG 出力マスク許可
ビット (PGMS)
出力反転ビット (OSEL)
出力を "H" 固定するには
"1" を設定する
"1" を設定する
出力を "L" 固定するには
"1" を設定する
"0" を設定する
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469
第 22 章 16 ビット PPG タイマ
22.9 16 ビット PPG タイマのサンプル設定
MB95390H シリーズ
● 割込みの発生要因を選択する方法
割込み選択ビット (PCNTL1: IRS1/IRS0) で割込みの発生要因を選択します。
割込み種類選択ビット
(IRS1/IRS0)
割込み要因
入力によるトリガ , ソフトウェアトリガ ,
再トリガ
"00B" を設定する
カウンタボロー
"01B" を設定する
通常極性での PPG 出力立上りまたは反転極性で
の PPG 出力立下り。
"10B" を設定する
カウンタボローまたは通常極性での PPG 出力立
上り , 反転極性での PPG 出力立下り。
"11B" を設定する
● 割込みに関連するレジスタ
割込みレベルは , 下表の割込みレベル設定レジスタで設定します。
割込み要因
割込みレベル設定レジスタ
割込みベクタ
ch. 1
割込みレベルレジスタ (ILR4)
アドレス : 0007DH
#17
アドレス : 0FFD8H
● 割込みを許可 / 禁止 / クリアする方法
割込み許可の設定は , 割込み要求許可ビット (PCNTL1: IREN) にて行います。
動作
割込み要求許可ビット (IREN)
割込み要求を禁止するには
"0" を設定する
割込み要求を許可するには
"1" を設定する
割込み要求のクリアは , 割込み要求フラグ (PCNTL1: IRQF) にて行います。
470
動作
割込み要求フラグ (IRQF)
割込み要求をクリアするには
"0" を設定する
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第 23 章
16 ビットリロードタイマ
16 ビットリロードタイマの機能と動作について説
明します。
23.1 16 ビットリロードタイマの概要
23.2 16 ビットリロードタイマの構成
23.3 16 ビットリロードタイマのチャネル
23.4 16 ビットリロードタイマの端子
23.5 16 ビットリロードタイマのレジスタ
23.6 16 ビットリロードタイマの割込み
23.7 16 ビットリロードタイマの動作説明と設定手順例
23.8 16 ビットリロードタイマ使用上の注意
23.9 16 ビットリロードタイマの設定例
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471
第 23 章 16 ビットリロードタイマ
23.1 16 ビットリロードタイマの概要
23.1
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16 ビットリロードタイマの概要
16 ビットリロードタイマは , 2 つのクロックモードにおいて 2 つのカウンタ動作
モードが選択できます。
16 ビットリロードタイマのアンダフローが発生した場合に割込みを発生させること
により , インターバルタイマとして利用できます。
■ 16 ビットリロードタイマの動作モード
16 ビットリロードタイマの動作モードを表 23.1-1 に示します。
表 23.1-1 16 ビットリロードタイマの動作モード
クロックモード
内部クロックモード
カウンタ動作モード
トリガ動作モード
リロードモード
ソフトウェアトリガ動作
外部トリガ入力動作
外部ゲート入力動作
ワンショットモード
リロードモード
イベントカウントモード
( 外部クロックモード )
ワンショットモード
ソフトウェアトリガ動作
■ 内部クロックモード
タイマ状態制御レジスタ上位 (TMCSRH1) のカウントクロック設定ビット (CSL2 ～
CSL0) に "111B" 以外を設定した場合は , 内部クロックモードになります。
内部クロックモード時には , 以下の 3 種類のトリガ動作モードを選択できます。
● ソフトウェアトリガ動作
タイマ状態制御レジスタ下位 (TMCSRL1) のカウント許可ビット (CNTE) に "1" が設定
されている場合に , ソフトウェアトリガビット (TRG) を "1" に設定すると , カウントを
開始します。
● 外部トリガ入力動作
タイマ状態制御レジスタ下位 (TMCSRL1) のカウント許可ビット (CNTE) に "1" が設定
されている場合に , 動作モード選択ビット (MOD2 ～ MOD0) によって設定されている
有効エッジ ( 立上り , 立下り , 両エッジから設定可能 ) が TI1 端子へ入力されると , カ
ウントを開始します。
● 外部ゲート入力動作
タイマ状態制御レジスタ下位 (TMCSRL1) のカウント許可ビット (CNTE) に "1" が設定
されている場合に , 動作モード選択ビット (MOD2 ～ MOD0) によって設定されている
有効なトリガ入力レベル ("L" または "H" を設定可能 ) が TI1 端子へ入力されると , カ
ウントを開始します。
■ イベントカウントモード ( 外部クロックモード )
タイマ状態制御レジスタ上位 (TMCSRH1) のカウントクロック設定ビット (CSL2 ～
CSL0) に "111B" を設定した場合に , 動作モード選択ビット (MOD2 ～ MOD0) によって
設定されているトリガ入力の有効エッジ ( 立上り , 立下り , 両エッジから設定可能 ) が
TI1 端子へ入力されると , カウントを開始します。一定周期の外部クロックを入力する
場合は , インターバルタイマとしても使用できます。
472
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第 23 章 16 ビットリロードタイマ
23.1 16 ビットリロードタイマの概要
■ カウンタ動作モード
● リロードモード
16 ビットダウンカウンタでアンダフロー ("0000H" → "FFFFH") が発生しているとき , 16
ビットリロードレジスタ (TMRLRH1/TMRLRL1) の値を 16 ビットダウンカウンタへ
ロードし , カウントを継続します。また , アンダフローにより割込み要求が出力される
ため , インターバルタイマとして使用できます。
● ワンショットモード
16 ビットダウンカウンタでアンダフローが発生した場合に割込みが生成されます。
カウンタ動作中 , カウンタが進行中であることを示す矩形波が TO1 端子から出力され
ます。
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473
第 23 章 16 ビットリロードタイマ
23.2 16 ビットリロードタイマの構成
MB95390H シリーズ
16 ビットリロードタイマの構成
23.2
16 ビットリロードタイマは , 以下のブロックで構成されています。
• カウントクロック生成回路
• リロード制御回路
• 出力制御回路
• 動作制御回路
• 16 ビットタイマレジスタ (TMRH1, TMRL1)
• 16 ビットリロードレジスタ (TMRLRH1, TMRLRL1)
• タイマ状態制御レジスタ (TMCSRH1, TMCSRL1)
■ 16 ビットリロードタイマのブロックダイヤグラム
16 ビットリロードタイマのブロックダイヤグラムを図 23.2-1 に示します。
図 23.2-1 16 ビットリロードタイマのブロックダイヤグラム
内部バス
16 ビットリロードレジスタ (TMRLRH, TMRLRL)
リロード
リロード
制御回路
16 ビットタイマレジスタ (TMRH, TMRL)
CLK
カウントクロック生成回路
端子
出力制御回路
入力制御回路
有効クロック
判定回路
TI1
反転
出力信号
生成回路
端子
許可
内部クロック
クロック選択
CLK
待ち
動作
制御回路
選択
機能選択
CSL2
TO1
CSL1 CSL0 MOD2 MOD1 MOD0
OUTE OUTL RELD INTE
タイマ状態制御レジスタ (TMCSR)
UF CNTE TRG
割込み要求信号
内部バス
474
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第 23 章 16 ビットリロードタイマ
23.2 16 ビットリロードタイマの構成
● カウントクロック生成回路
内部クロックまたは TI1 端子の入力信号から 16 ビットリロードタイマ用のカウント
クロックを生成します。
● リロード制御回路
タイマ起動またはアンダフロー発生時にリロード動作を制御します。
● 出力制御回路
16 ビットダウンカウンタのアンダフローによる TO1 端子出力の反転制御と , TO1 端子
出力の許可 / 禁止を制御します。
● 動作制御回路
16 ビットダウンカウンタの起動 / 停止を制御します。
● 16 ビットリロードタイマタイマレジスタ (TMRH1, TMRL1)
TMRH1 と TMRL1 が 16 ビットダウンカウンタを形成します。このレジスタの読出しは
, 現在のカウンタ値となります。
● 16 ビットリロードレジスタ (TMRLRH1, TMRLRL1)
16 ビットダウンカウンタへのロード値を設定するレジスタです。16 ビットリロードレ
ジスタの設定値を 16 ビットダウンカウンタにロードし , ダウンカウントします。
● タイマ状態制御レジスタ (TMCSRH1, TMCSRL1)
このレジスタは 16 ビットリロードタイマのカウントクロック動作モード , クロック選
択 , 割込みなどを制御するとともに , 現在の動作状態を示します。
■ 入力クロック
16 ビットリロードタイマは , プリスケーラからの出力クロックまたは TI1 端子からの
入力信号を入力クロック ( カウントクロック ) として使用します。
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475
第 23 章 16 ビットリロードタイマ
23.3 16 ビットリロードタイマのチャネル
MB95390H シリーズ
16 ビットリロードタイマのチャネル
23.3
16 ビットリロードタイマのチャネルについて説明します。
■ 16 ビットリロードタイマのチャネル
MB95390H シリーズは , 16 ビットリロードタイマを 1 チャネル搭載しています。
16 ビットリロードタイマの端子とレジスタを表 23.3-1 および表 23.3-2 にそれぞれ示し
ます。
表 23.3-1 16 ビットリロードタイマの端子
チャネル
1
端子名
端子機能
TO1
タイマ出力
TI1
タイマ入力
表 23.3-2 16 ビットリロードタイマのレジスタ
チャネル
1
476
レジスタ略称
該当レジスタ ( 本マニュアル上の表記 )
TMCSRH1
16 ビットリロードタイマ状態制御レジスタ ( 上位 )
TMCSRL1
16 ビットリロードタイマ状態制御レジスタ ( 下位 )
TMRH1
16 ビットリロードタイマタイマレジスタ ( 上位 )
TMRL1
16 ビットリロードタイマタイマレジスタ ( 下位 )
TMRLRH1
16 ビットリロードタイマリロードレジスタ ( 上位 )
TMRLRL1
16 ビットリロードタイマリロードレジスタ ( 下位 )
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第 23 章 16 ビットリロードタイマ
23.4 16 ビットリロードタイマの端子
MB95390H シリーズ
23.4
16 ビットリロードタイマの端子
16 ビットリロードタイマの端子および端子のブロックダイヤグラムを示します。
■ 16 ビットリロードタイマの端子
16 ビットリロードタイマの端子は TI1 端子と TO1 端子です。
● TI1 端子
この端子は , 汎用入出力ポート , およびカウンタに対する外部パルス入力端子 (TI1) と
して使用されます。
TI1：カウンタ動作時に , この端子に入力されたパルスの任意エッジをカウントします。
カウンタ動作で TI1 端子として使用するときは , ポート方向レジスタ (DDR6) を
"0" に設定して入力ポートにしてください。
● TO1 端子
この端子は , 汎用入出力ポート , および 16 ビットリロードタイマの出力端子 (TO1) と
して使用されます。
TO1：16 ビットリロードタイマの波形が出力されます。
この端子を 16 ビットリロードタイマの TO1 端子として使用するとき , タイマ出
力を許可 (TMCSRL1:OUTE = 1) すると , ポート方向レジスタ (DDR4) の設定にか
かわらず自動的に出力が実行され , 端子はタイマ出力の TO1 端子としての機能
を果たします。
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477
第 23 章 16 ビットリロードタイマ
23.4 16 ビットリロードタイマの端子
MB95390H シリーズ
■ 16 ビットリロードタイマの端子のブロックダイヤグラム
図 23.4-1 16 ビットリロードタイマの端子 TI1(P61/TI1) のブロックダイヤグラム
周辺機能入力
ヒステリシス
0
プルアップ
1
PDRリード
PDR
端子
内部バス
PDRライト
ビット操作命令実行時
DDRリード
DDR
DDRライトストップ, 時計(SPL=1)
PULリード
PUL
PULライト
図 23.4-2 16 ビットリロードタイマの端子 TO1(P44/TO1) のブロックダイヤグラム
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDRリード
1
端子
PDR
0
PDRライト
ビット操作命令実行時
内部バス
DDRリード
DDR
DDRライトストップ, 時計(SPL=1)
PULリード
PUL
PULライト
478
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第 23 章 16 ビットリロードタイマ
23.5 16 ビットリロードタイマのレジスタ
MB95390H シリーズ
23.5
16 ビットリロードタイマのレジスタ
16 ビットリロードタイマのレジスタを説明します。
■ 16 ビットリロードタイマのレジスタ
16 ビットリロードタイマのレジスタを図 23.5-1 に示します。
図 23.5-1 16 ビットリロードタイマのレジスタ
16 ビットリロードタイマ制御状態レジスタ ( 上位 ) TMCSRH1
bit7
bit6
bit5
bit4
bit3
bit2
アドレス
0040H
CSL2
CSL1
CSL0
MOD2
R0/WX R0/WX
R/W
R/W
R/W
R/W
bit1
MOD1
R/W
bit0
MOD0
R/W
初期値
00000000B
16 ビットリロードタイマ制御状態レジスタ ( 下位 ) TMCSRL1
bit7
bit6
bit5
bit4
bit3
bit2
アドレス
0041H
OUTE
OUTL
RELD
INTE
UF
R(RM1),W
R0/WX
R/W
R/W
R/W
R/W
bit1
CNTE
R/W
bit0
TRG
R0,W
初期値
00000000B
bit2
D10
R/W
bit1
D9
R/W
bit0
D8
R/W
初期値
00000000B
bit2
D2
R/W
bit1
D1
R/W
bit0
D0
R/W
初期値
00000000B
bit2
D10
R/W
bit1
D9
R/W
bit0
D8
R/W
初期値
00000000B
16 ビットリロードタイマリロードレジスタ ( 下位 ) TMRLRL1
bit7
bit6
bit5
bit4
bit3
bit2
アドレス
0FA9H
D7
D6
D5
D4
D3
D2
R/W
R/W
R/W
R/W
R/W
R/W
bit1
D1
R/W
bit0
D0
R/W
初期値
00000000B
16 ビットリロードタイマタイマレジスタ ( 上位 ) TMRH1
bit7
bit6
bit5
bit4
bit3
アドレス
0FA8H
D15
D14
D13
D12
D11
R/W
R/W
R/W
R/W
R/W
16 ビットリロードタイマタイマレジスタ ( 下位 ) TMRL1
bit7
bit6
bit5
bit4
bit3
アドレス
0FA9H
D7
D6
D5
D4
D3
R/W
R/W
R/W
R/W
R/W
16 ビットリロードタイマリロードレジスタ ( 上位 ) TMRLRH1
bit7
bit6
bit5
bit4
bit3
アドレス
0FA8H
D15
D14
D13
D12
D11
R/W
R/W
R/W
R/W
R/W
R/W
R(RM1),W
R0,W
R0/WX
( 注意事項 )
CM26-10129-1
: リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
: リード / ライト可能 ( 読出し値は書込み値と異なります。リードモディファイライト
(RMW) 系命令では , "1" が読み出されます。)
: ライトオンリ ( 書込み可能。読出し値は "0" です。)
: 読出し値は "0" です。このビットに値を書き込んでも動作に影響はありません。
: 未定義ビット
TMRH1 と TMRLRH1 は同一アドレスに割り当てられています。
TMRL1 と TMRLRL1 は同一アドレスに割り当てられています。
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479
第 23 章 16 ビットリロードタイマ
23.5 16 ビットリロードタイマのレジスタ
23.5.1
MB95390H シリーズ
16 ビットリロードタイマ制御状態レジスタ上位
(TMCSRH1)
16 ビットリロードタイマ制御状態レジスタ (TMCSRH1) は , 16 ビットリロードタイ
マの動作モードと動作条件を設定します。
■ 16 ビットリロードタイマ制御状態レジスタ上位 (TMCSRH1)
図 23.5-2 16 ビットリロードタイマ制御状態レジスタ上位 (TMCSRH1)
アドレス
0040H
bit7
bit6
bit5
-
-
CSL2
R0/WX R0/WX R/W
bit4
bit3
bit2
bit1
bit0
CSL1 CSL0 MOD2 MOD1 MOD0
R/W
R/W
R/W
R/W
初期値
00000000B
R/W
動作モード選択ビット
MOD2 MOD1 MOD0
0
0
0
0
1
1
0
0
1
1
X
X
0
1
0
1
0
1
(内部クロックモードの場合, CSL2, CSL1, CSL0 の値は “111B” 以外)
入力端子機能有効エッジ, レベル
外部入力無効
-
トリガ入力
ゲート入力
立上りエッジ
立下りエッジ
両エッジ
“L” レベル
“H” レベル
動作モード選択ビット
MOD2 MOD1 MOD0
(イベントカウントモードの場合, CSL2, CSL1, CSL0 の値は “111B”)
入力端子機能
有効エッジ
0
0
0
外部入力無効
0
0
1
立上りエッジ
0
1
0
立下りエッジ
トリガ入力
0
1
1
両エッジ
1
X*
X*
設定禁止
* X: "0" または "1" のいずれかを選択できます。
MCLK
FCH
R/W
R0/WX
-
480
:
:
:
:
:
:
CSL2
CSL1
CSL0
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
カウントクロック選択ビット
動作モード
カウントクロック
MCLK/2
MCLK/4
MCLK/8
内部クロック
MCLK/16
MCLK/32
FCH/2 7
FCH/2 8
イベントカウント
TI1 端子
マシンクロック周波数
マシンクロック発振周波数
リード/ライト可能 (読出し値は書込み値と同じとなります。)
読出し値は"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
初期値
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第 23 章 16 ビットリロードタイマ
23.5 16 ビットリロードタイマのレジスタ
表 23.5-1 16 ビットリロードタイマ制御状態レジスタ上位 (TMCSRH1) の各ビットの機能
ビット名
bit7,
bit6 未定義ビット
bit5
～
bit3
機能
読出し値は常に "0" です。このビットに値を書き込んでも動作に影響はありませ
ん。
16 ビットリロードタイマのカウントクロックを選択します。
"111B" 以外の値を書き込んだ場合：内部クロックをカウントします ( 内部クロッ
CSL2, CSL1, CSL0:
カウントクロック
選択ビット
"111B" を書き込んだ場合
クモード ) 。内部クロックは , プリスケーラに
より生成されます。
「 6.12 プリスケーラの動
作」を参照してください。
：外部イベントクロックのエッジをカウントし
ます ( イベントカウントモード ) 。
16 ビットリロードタイマの動作条件を設定します。
• 内部クロックモード (CSL2 ～ CSL0 の値が "111B" 以外 )
bit2
～
bit0
MOD2, MOD1,
MOD0:
動作モード選択
ビット
MOD2 ビットで入力端子の機能を選択します。
MOD2 ビットが "0" の場合
- TI1 端子はトリガ入力として機能します。
- 検出するエッジを MOD1 および MOD0 ビットで選択します。
- エッジが検出されると , 16 ビットリロードタイマリロードレジスタに設定し
た値が 16 ビットリロードタイマタイマレジスタ (TMR) にリロードされ ,
TMR がカウント動作を開始します。
MOD2 ビットが "1" の場合
- TI1 端子はゲート入力として機能します。
- MOD1 ビットへの設定は無効です。
- MOD0 ビットを使用して , 有効とする信号レベル ("H" または "L") を選択しま
す。
有効な信号レベルが入力されている間のみ , TMR のカウント動作が行われま
す。
( 注意事項 ) MOD2 ～ MOD0 が "000B" の場合は外部入力が無効となります。その
場合 , TRG ビットを使用して , ソフトウェアにより動作を起動できま
す。
• イベントカウントモード (CSL2 ～ CSL0=111B)
- MOD2 ビットは常に "0" に固定されます。
- 外部イベントクロックは TI1 端子から入力されます。
- 検出するエッジを MOD1 および MOD0 ビットで選択します。
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481
第 23 章 16 ビットリロードタイマ
23.5 16 ビットリロードタイマのレジスタ
23.5.2
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16 ビットリロードタイマ制御状態レジスタ下位
(TMCSRL1)
16 ビットリロードタイマ制御状態レジスタ下位 (TMCSRL1) には , 16 ビットリロー
ドタイマの動作条件の設定 , カウント動作の許可 / 禁止の設定 , 割込み制御 , および割
込み要求状態の確認をする機能があります。
■ 16 ビットリロードタイマ制御状態レジスタ下位 (TMCSRL1)
図 23.5-3 16 ビットリロードタイマ制御状態レジスタ下位 (TMCSRL1)
アドレス
0041H
bit7
-
bit6
bit5
bit4
OUTE OUTL RELD
R0/WX R/W
R/W
R/W
TRG
0
1
CNTE
0
1
UF
0
1
bit3
bit2
bit1
bit0
初期値
INTE
UF
CNTE
TRG
00000000B
R/W
R(RM1),W
R/W
R0,W
ソフトウェアトリガビット
読出し時
書込み時
動作に影響なし
読出し値は常に"0"
リロード後にカウント開始
カウント許可ビット
カウント停止
カウント許可 (起動トリガ待ち)
アンダフロー割込み要求フラグビット
読出し時
書込み時
アンダフローなし
このビットをクリア
アンダフロー
動作に影響なし
INTE
0
1
アンダフロー割込み要求許可ビット
アンダフロー割込み禁止
アンダフロー割込み許可
RELD
0
1
リロード選択ビット
ワンショットモード
リロードモード
OUTL
端子出力レベル選択ビット
ワンショットモード
リロードモード
0
1
OUTE
0
1
カウント中に"H" の矩形波を出力
カウント開始時に"L" のトグルを出力
カウント中に"L"の矩形波を出力
カウント開始時に"H"のトグルを出力
タイマ出力許可ビット
タイマ出力禁止 (汎用入出力ポート)
タイマ出力許可
R/W
: リード/ライト可能 (読出し値は書込み値と同じとなります。)
R(RM1),W : リード/ライト可能 (読出し値は書込み値と異なります。リードモディファイライト
(RMW) 系命令では，"1"が読み出されます。)
R0,W
: ライトオンリ (書込み可能。読出し値は"0"です。)
R0/WX
: 読出し値は"0"です。このビットに値を書き込んでも動作に影響はありません。
: 未定義ビット
: 初期値
482
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MB95390H シリーズ
第 23 章 16 ビットリロードタイマ
23.5 16 ビットリロードタイマのレジスタ
表 23.5-2 16 ビットリロードタイマ制御状態レジスタ下位 (TMCSRL1) の各ビットの機能
ビット名
bit7
未定義ビット
bit6
OUTE:
タイマ出力許可
ビット
機能
読出し値は常に "0" です。このビットに値を書き込んでも動作に影響はありませ
ん。
16 ビットリロードタイマの TO1 端子機能を設定します。
"0" を書き込んだ場合 : 端子は汎用入出力ポートとして機能します。
"1" を書き込んだ場合 : 端子は 16 ビットリロードタイマの TO1 端子として機能
します。
16 ビットリロードタイマの出力端子の出力レベルを設定します。
• ワンショットモードを選択した場合 (RELD=0)
bit5
OUTL:
端子出力レベル選択
ビット
"0" を書き込んだ場合 : 16 ビットリロードタイマのカウント動作中に "H" の
矩形波を出力します。
"1" を書き込んだ場合 : 16 ビットリロードタイマのカウント動作中に "L" の
矩形波を出力します。
• リロードモードを選択した場合 (RELD=1)
"0" を書き込んだ場合 : 16 ビットリロードタイマの起動時に "L" を出力し , ア
ンダフロー発生のたびにトグルします。
"1" を書き込んだ場合 : 16 ビットリロードタイマの起動時に "H" を出力し ,
アンダフロー発生のたびにトグルします。
アンダフロー発生時のリロード動作を設定します。
"0" を書き込んだ場合 : アンダフローが発生すると , カウント動作を停止します
( ワンショットモード )。
"1" を書き込んだ場合 : アンダフローが発生すると , 16 ビットリロードレジスタ
にあらかじめ設定された値が 16 ビットタイマレジスタに
ロードされ,カウント動作を継続します(リロードモード) 。
bit4
RELD:
リロード選択ビット
bit3
INTE:
アンダフロー割込み
要求許可ビット
アンダフロー割込みを許可または禁止できます。
"0" を書き込んだ場合 : 割込み要求を禁止します。
"1" を書き込んだ場合 : 割込み要求を許可します。
bit2
UF:
アンダフロー割込み
要求フラグビット
16 ビットリロードタイマでアンダフローが発生したことを示します。
"0" を書き込んだ場合 : UF ビットがクリアされます。
"1" を書き込んだ場合 : 書込みは無効となります。
• リードモディファイライト系命令では , 常に "1" が読み出されます。
bit1
CNTE:
カウント許可ビット
bit0
TRG:
ソフトウェアトリガ
ビット
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16 ビットリロードタイマの動作を許可または禁止できます。
"0" を書き込んだ場合 : カウント動作を停止します。
"1" を書き込んだ場合 : 起動トリガ待ち状態となります。起動トリガが入力される
と , 16 ビットタイマレジスタがカウント動作を開始しま
す。
ソフトウェアにより 16 ビットリロードタイマを起動できます。
TRG ビットは , タイマ動作が許可されている場合 (CNTE=1) にのみ有効です。
"0" を書き込んだ場合 : 動作に影響しません。
"1" を書き込んだ場合 : 16 ビットリロードレジスタに設定した値が 16 ビットタ
イマレジスタにリロードされ , 16 ビットタイマレジスタ
が次のカウントクロック入力からカウント動作を開始し
ます。
( 注意事項 ) CNTE ビットと同時に "1" を設定しても動作に影響はありません。
読出し値：
常に "0" になります。ただし , "1" の書込みでタイマ起動後 ,
タイマカウント動作が実際にが開始されるまでは , "1" が読
み出されます。
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483
第 23 章 16 ビットリロードタイマ
23.5 16 ビットリロードタイマのレジスタ
MB95390H シリーズ
16 ビットリロードタイマタイマレジスタ上位
(TMRH1)/ 下位 (TMRL1)
23.5.3
16 ビットリロードタイマタイマレジスタ上位 (TMRH1) および下位 (TMRL1) は , 16
ビットダウンカウンタのカウント値を読み出します。
■ 16 ビットリロードタイマタイマレジスタ上位 (TMRH1)/ 下位 (TMRL1)
図 23.5-4 16 ビットリロードタイマタイマレジスタ上位 (TMRH1)/ 下位 (TMRL1)
TMRH1
アドレス
0FA8H
bit7
D15
R/W
bit6
D14
R/W
bit5
D13
R/W
bit4
D12
R/W
bit3
D11
R/W
bit2
D10
R/W
bit1
D9
R/W
bit0
D8
R/W
初期値
00000000B
TMRL1
アドレス
0FA9H
bit7
D7
R/W
bit6
D6
R/W
bit5
D5
R/W
bit4
D4
R/W
bit3
D3
R/W
bit2
D2
R/W
bit1
D1
R/W
bit0
D0
R/W
初期値
00000000B
: リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
R/W
16 ビットタイマレジスタは 16 ビットダウンカウンタのカウント値を読み出します。
カウント開始時にカウントが許可 (TMCSRL1:CNTE=1) されている場合 , 16 ビットリ
ロードレジスタに書き込まれた値はこのレジスタへリロードされ , カウントダウンを
開始します。
＜注意事項＞
• このレジスタはカウント中でもカウント値を読み出すことが可能です。読み出すとき
は , ワード転送命令を使用するか , 上位→下位の順に読出しを行ってください。上位を
読み出した時点で下位の値を保持するような回路構成となっています。
• このレジスタは読出し専用のレジスタであり , 16 ビットリロードレジスタと同一のア
ドレスに配置されています。したがって , このレジスタへの書込みは 16 ビットリロー
ドレジスタへの書込みとなります。
484
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第 23 章 16 ビットリロードタイマ
23.5 16 ビットリロードタイマのレジスタ
MB95390H シリーズ
23.5.4
16 ビットリロードタイマリロードレジスタ上位
(TMRLRH1)/ 下位 (TMRLRL1)
16 ビットリロードタイマリロードレジスタ上位 (TMRLRH1)/ 下位 (TMRLRL1) は ,
16 ビットダウンカウンタへのリロード値を設定するレジスタです。16 ビットリロー
ドレジスタに設定された値が , 16 ビットダウンカウンタにリロードされ , ダウンカウ
ントを実行します。
■ 16 ビットリロードタイマリロードレジスタ上位 (TMRLRH1)/ 下位 (TMRLRL1)
図 23.5-5 16 ビットリロードタイマリロードレジスタ上位 (TMRLRH1)/ 下位 (TMRLRL1)
TMRLRH1
アドレス
0FA8H
bit7
D15
R/W
bit6
D14
R/W
bit5
D13
R/W
bit4
D12
R/W
bit3
D11
R/W
bit2
D10
R/W
bit1
D9
R/W
bit0
D8
R/W
初期値
00000000B
TMRLRL1
bit7
D7
R/W
bit6
D6
R/W
bit5
D5
R/W
bit4
D4
R/W
bit3
D3
R/W
bit2
D2
R/W
bit1
D1
R/W
bit0
D0
R/W
初期値
00000000B
アドレス
0FA9H
: リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
R/W
16 ビットダウンカウンタへのリロード値を設定するレジスタです。
16 ビットリロードタイマリロードレジスタに設定された値が , 起動時もしくはアンダ
フロー発生時に 16 ビットダウンカウンタにリロードされ , ダウンカウントを実行しま
す ( カウンタ動作中の書込みも可能 )。
＜注意事項＞
• このレジスタはカウント中でも値を書き込むことが可能です。書込み時はワード転送
命令を使用するか, 上位→下位の順に書込みを行ってください。下位を書き込んだ時点
で上位の値を有効にするような回路構成となっています。
• このレジスタは書込み専用のレジスタであり , 16 ビットタイマレジスタと同一のアド
レスに配置されています。したがって , このレジスタからの読出しは 16 ビットタイマ
レジスタからの読出しとなります。
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485
第 23 章 16 ビットリロードタイマ
23.6 16 ビットリロードタイマの割込み
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16 ビットリロードタイマの割込み
23.6
16 ビットリロードタイマは , 16 ビットダウンカウンタでのアンダフロー発生時に割
込み要求を出力します。
■ 16 ビットリロードタイマの割込み
16 ビットリロードタイマの割込み制御ビットと割込み要因を表 23.6-1 に示します。
表 23.6-1 16 ビットリロードタイマの割込み制御ビットと割込み要因
項目
説明
割込み要求フラグビット
TMCSRL1 レジスタの UF ビット
割込み要求許可ビット
TMCSRL1 レジスタの INTE ビット
割込み要因
ダウンカウンタ (TMRH1/TMRL1) のアンダフロー
16 ビットリロードタイマは , 16 ビットダウンカウンタにアンダフローが発生すると
("0000H"→"FFFFH"), 16 ビットリロードタイマ状態制御レジスタ下位 (TMCSRL1) のア
ンダフロー割込み要求フラグビット (UF) を "1" に設定します。アンダフロー割込み要
求許可ビットが許可 (INTE=1) に設定されている場合 , 割込み要求が割込みコントロー
ラに出力されます。
■ 16 ビットリロードタイマの割込みのレジスタとベクタテーブルのアドレス
表 23.6-2 16 ビットリロードタイマの割込みのレジスタとベクタテーブルのアドレス
割込み要因
割込み要求番号
16 ビットリロード
タイマ ch. 1*
IRQ16
割込みレベル設定レジスタ
レジスタ
設定ビット
ILR4
L16
ベクタテーブルアドレス
上位
下位
FFDAH
FFDBH
ch.: チャネル
*
16 ビットリロードタイマ ch.1 は , I2C および MPG( 書込みタイミング / コンペア一致 ) と同
じ割込み要求番号とベクタテーブルを使用します。
各周辺機能のそれぞれの割込み要求番号およびベクタテーブルのアドレスについては
「付録 B 割込み要因一覧表」を参照してください。
486
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第 23 章 16 ビットリロードタイマ
23.7 16 ビットリロードタイマの動作説明と設定手順例
MB95390H シリーズ
23.7
16 ビットリロードタイマの動作説明と設定手順例
16 ビットリロードタイマカウンタの動作状態について説明します。
■ カウンタの動作状態
カウンタの状態は , 16 ビットリロードタイマ状態制御レジスタ (TMCSRL1) のカウン
ト許可ビット (CNTE) の値と内部信号の起動トリガ待ち信号値 (WAIT) で決まります。
STOP 状態 ( 停止状態 ), WAIT 状態 ( 起動トリガ待ち状態 ) および RUN 状態 ( 動作状態 )
の設定が可能です。
これらのカウンタの状態遷移を図 23.7-1 に示します。
図 23.7-1 カウンタ状態遷移図
リセット
STOP 状態 CNTE = 0, WAIT = 1
TI1 端子 : 入力禁止
TO1 端子 : 汎用出入力ポート
16 ビットリロードタイマタイマレジスタ :
停止時の値を保持
リセット直後の値 =0000H
CNTE = 0
CNTE = 0
CNTE = 0
CNTE = 1
TRG = 0
CNTE = 1
TRG = 1
WAIT 状態 CNTE = 1, WAIT = 1
TI1 端子 : トリガ入力のみ有効
RUN 状態
TO1 端子 : 16 ビットリロードタイマリロードレジスタ出力
16 ビットリロードタイマタイマレジスタ :
停止時の値を保持
リセット後ロードされるまで =0000H
UF=1 &
RELD=0
(ワンショット
モード)
TO1 端子 : 16 ビットリロードタイマリロードレジスタ出力
16 ビットリロードタイマタイマレジスタ :
カウント動作
UF=1 &
RELD=1
(リロードモード)
TRG=1
(ソフトウェアトリガ)
TO1 端子からの外部トリガ
WAIT
TRG
CNTE
UF
RELD
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CNTE = 1, WAIT = 0
TI1 端子 : 16 ビットリロードタイマ入力
LOAD
TRG=1
(ソフトウェアトリガ)
CNTE = 1, WAIT = 0
16 ビットリロードタイマタイマ
レジスタにロードされた 16 ビット
リロードタイマリロードレジスタ値
TI1 端子からの外部トリガ
ロード完了
: ハードウェアによる状態遷移
: レジスタアクセスによる状態遷移
: WAIT 信号 (内部信号)
: ソフトウェアトリガビット (TMCSRL)
: タイマ動作許可ビット (TMCSRL)
: アンダフロー発生フラグビット (TMCSRL)
: リロード選択ビット (TMCSRL)
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487
第 23 章 16 ビットリロードタイマ
23.7 16 ビットリロードタイマの動作説明と設定手順例
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■ 設定手順例
16 ビットリロードタイマの設定手順例を下に示します。
● 初期設定
1) 割込みレベルの設定 (ILR4)
2）リロード値の設定 (TMR1)
3）クロックの選択 (TMCSRH1:CSL2 ～ CSL0)
4）動作モードの選択 (TMCSRH1:MOD2 ～ MOD0)
5）出力を許可 (TMCSRL1:OUTE = 1)
6）出力レベルの選択 (TMCSRL1:OUTL)
7）リロードの選択 (TMCSRL1:RELD)
8）カウントを許可 (TMCSRL1:CNTE = 1)
9）ソフトウェアトリガの実行 (TMCSRL1:TRG = 1)
10）アンダフロー割込みを許可 (TMCSRL1:INTE = 1)
● 割込み処理
1) アンダフロー割込み要求フラグのクリア (TMCSRL1:UF=0)
2）アンダフロー割込みを禁止 (TMCSRL1:INTE = 0)
3）任意の割込み処理
4）アンダフロー割込みを許可 (TMCSRL1:INTE = 1)
488
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第 23 章 16 ビットリロードタイマ
23.7 16 ビットリロードタイマの動作説明と設定手順例
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23.7.1
内部クロックモード
このモードでは , 16 ビットダウンカウンタは内部カウントクロックと同期している
間カウントダウンし , アンダフローが発生 ("0000H" → "FFFFH") するたびに割込み要
求を割込みコントローラに出力します。また , TO1 端子はトグル波形を出力できま
す。
■ 内部クロックモードの設定
インターバルタイマとして動作させるには , レジスタを図 23.7-2 のように設定してく
ださい。
図 23.7-2 内部クロックモードの設定
TMCSRH1
bit7
-
bit6
-
bit5
CSL2
bit4
CSL1
bit3
CSL0
"111B" 以外
TMCSRL1
TMRLRH1
bit2
bit1
bit0
MOD2 MOD1 MOD0
0
bit7
0
bit6
OUTE
bit5
OUTL
bit4
RELD
bit3
INTE
bit2
UF
bit1
CNTE
1
bit0
TRG
bit7
D15
bit6
D14
bit5
D13
bit4
D12
bit3
D11
bit2
D10
bit1
D9
bit0
D8
カウンタの初期値 ( リロード値 ) を設定 ( 上位 )
TMRLRL1
bit7
D7
bit6
D6
bit5
D5
bit4
D4
bit3
D3
bit2
D2
bit1
D1
bit0
D0
カウンタの初期値 ( リロード値 ) を設定 ( 下位 )
: 使用ビット
0 : "0" に設定
1 : "1" に設定
■ 内部クロックモード ( リロードモード ) の動作
カウント許可ビット (CNTE) に "1" を設定してカウントを許可している場合 , ソフト
ウェアトリガビット (TRG) に "1" を設定するか , または外部トリガによってタイマが
開始されると , 16 ビットリロードレジスタ (TMRLR1) に設定した値が 16 ビットダウ
ンカウンタにリロードされ , ダウンカウントが開始されます。カウント許可ビット
(CNTE) とソフトウェアトリガビット (TRG) を同時に "1" に設定し , カウント動作を許
可すると , 同時にカウントを開始します。
リロード選択ビット (RELD)が "1" の場合, 16 ビットカウンタでアンダフローが発生す
ると ("0000H" → "FFFFH"), 16 ビットリロードレジスタ (TMRLR1) の値が 16 ビットダ
ウンカウンタにリロードされ, カウントが継続します。アンダフロー割込み要求フラグ
ビット (UF) が "1" の場合 , アンダフロー割込み要求許可ビット (INTE) を "1" に設定す
ると , 割込み要求が出力されます。
TO1 端子は , アンダフローの発生ごとに反転するトグル波形を出力できます。
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第 23 章 16 ビットリロードタイマ
23.7 16 ビットリロードタイマの動作説明と設定手順例
MB95390H シリーズ
● ソフトウェアトリガ動作
カウント許可ビット (CNTE) の設定が "1" の場合に , ソフトウェアトリガビット (TRG)
に "1" を設定すると , カウントを開始します。
リロードモード時のソフトウェアトリガ動作を図 23.7-3 に示します。
図 23.7-3 リロードモードのカウント動作 ( ソフトウェアトリガ動作 )
カウントクロック
-1
カウンタ
0000
リロードデータ
データロード信号
-1
0000
リロードデータ
-1
-1
0000
リロードデータ
リロードデータ
UF ビット
CNTE ビット
TRG ビット
TO1 端子
● 外部トリガ入力動作
カウント許可ビット (CNTE) の設定が "1" の場合に , 動作モード選択ビット (MOD2 ～
MOD0) で設定しているトリガ入力の有効エッジ (立上り, 立下り, 両エッジから選択可
能 ) が TI1 端子に入力されると , カウントを開始します。
なお , ソフトウェアトリガによるタイマ起動も , 外部トリガによる起動と同様に有効と
なります。
リロードモード時における外部トリガ入力動作を図 23.7-4 に示します。
図 23.7-4 リロードモードのカウント動作 ( 外部トリガ入力動作 )
カウントクロック
-1
カウンタ
データロード信号
リロードデータ
0000
-1
リロードデータ
0000
-1
リロードデータ
0000
-1
リロードデータ
UF ビット
CNTE ビット
TI1 端子
TO1 端子
● ゲート入力動作
カウント許可ビット (CNTE) の設定" が1" の場合に, ソフトウェアトリガビット (TRG)
も "1" に設定すると , カウントを開始します。
動作モード選択ビット (MOD2 ～ MOD0) で設定されたゲート入力の有効レベル ("L"
または "H" が設定可能 ) が TI1 端子に入力されている間 , タイマはカウントを継続しま
す。
なお , ソフトウェアトリガによるタイマ起動も , 外部トリガによる起動と同様に有効と
なります。
リロードモード時におけるゲート入力動作を図 23.7-5 に示します。
490
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第 23 章 16 ビットリロードタイマ
23.7 16 ビットリロードタイマの動作説明と設定手順例
MB95390H シリーズ
図 23.7-5 リロードモードのカウント動作 ( 外部ゲート入力動作 )
カウントクロック
-1
リロードデータ
カウンタ
-1
-1
-1
0000
-1
リロードデータ
データロード信号
UF ビット
CNTE ビット
TRG ビット
TI1 端子
TO1 端子
■ 内部クロックモード ( ワンショットモード ) の動作
カウント許可ビット (CNTE) の設定が "1" の場合に , ソフトウェアトリガビット (TRG)
に "1" が設定されるか , 動作モード選択ビット (MOD2 ～ MOD0) で選択された有効
エッジ ( 立上り , 立下り , 両エッジから選択可能 ) が TI1 端子に入力されると , 16 ビッ
トリロードレジスタに設定した値が 16 ビットダウンカウンタにリロードされ , ダウン
カウントを開始します。カウント許可ビット (CNTE) とソフトウェアトリガビット
(TRG) が同時に "1" に設定され , カウント動作が許可されると , 同時にカウントを開始
します。
リロード選択ビット (RELD) が "0" の場合 , 16 ビットカウンタでアンダフローが発生
すると ("0000H" → "FFFFH"), 16 ビットカウンタは "FFFFH" の状態でカウントを停止し
ます。このとき , アンダフロー割込み要求フラグビット (UF) が "1" に設定され , アンダ
フロー割込み要求許可ビット (INTE) が "1" の場合 , 割込み要求を出力します。
TO1 端子からは , カウント中を示す矩形波を出力できます。
● ソフトウェアトリガ動作
カウント許可ビット (CNTE) の設定が "1" の場合に , ソフトウェアトリガビット (TRG)
が "1" に設定されると , カウントを開始します。
ワンショットモード時におけるソフトウェアトリガ動作を図 23.7-6 に示します。
図 23.7-6 ワンショットモードのカウント動作 ( ソフトウェアトリガ動作 )
カウントクロック
カウンタ
データロード信号
-1
0000 FFFF
リロードデータ
-1
0000 FFFF
リロードデータ
UF ビット
CNTE ビット
TRG ビット
TO1 端子
起動トリガ入力待ち
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第 23 章 16 ビットリロードタイマ
23.7 16 ビットリロードタイマの動作説明と設定手順例
MB95390H シリーズ
● 外部トリガ入力
カウント許可ビット (CNTE) の設定が "1" の場合に , 動作モード選択ビット (MOD2 ～
MOD0) で設定しているトリガ入力の有効エッジ (立上り, 立下り, 両エッジから設定可
能 ) が TI1 端子に入力されると , カウントを開始します。
ワンショットモード時における外部トリガ入力動作を図 23.7-7 に示します。
図 23.7-7 ワンショットモードのカウント動作 ( 外部トリガ入力動作 )
カウントクロック
-1
カウンタ
データロード信号
-1
0000 FFFF
リロードデータ
0000 FFFF
リロードデータ
UF ビット
CNTE ビット
TI1 端子
TO1 端子
起動トリガ入力待ち
● ゲート入力動作
カウント許可ビット (CNTE) の設定が "1" の場合に , ソフトウェアトリガビット (TRG)
が "1" に設定されると , カウントを開始します。
動作モード選択ビット (MOD2 ～ MOD0) で設定しているトリガ入力の許可レベル
("L" または "H" が設定可能 ) が TI1 端子に入力されている間 , タイマはカウントを継続
します。
ワンショットモード時における外部ゲート入力動作を図 23.7-8 に示します。
図 23.7-8 ワンショットモードのカウント動作 ( 外部ゲート入力動作 )
カウントクロック
カウンタ
リロードデータ
-1
0000 FFFF
-1
-1
リロードデータ
データロード信号
UF ビット
CNTE ビット
TRG ビット
TI1 端子
TO1 端子
起動トリガ入力待ち
492
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第 23 章 16 ビットリロードタイマ
23.7 16 ビットリロードタイマの動作説明と設定手順例
MB95390H シリーズ
23.7.2
イベントカウントモード
このモードでは , TI1 端子に入力されたパルスで有効エッジが検出されるごとに 16
ビットダウンカウンタをダウンカウントし , アンダフローが発生すると ("0000H" →
"FFFFH"), 割込みコントローラに割込み要求を出力します。また , TO1 端子からトグ
ル波形または矩形波を出力できます。
■ イベントカウントモードの設定
イベントカウンタとして動作させるには , レジスタを図 23.7-9 のように設定してくだ
さい。
図 23.7-9 イベントカウントモードの設定
TMCSRH1
bit7
-
bit6
-
bit5
CSL2
1
bit4
CSL1
1
bit3
CSL0
1
bit2
bit1
bit0
MOD2 MOD1 MOD0
TMCSRL1
bit7
-
bit6
OUTE
bit5
OUTL
bit4
RELD
bit3
INTE
bit2
UF
bit1
CNTE
1
bit0
TRG
TMRLRH1
bit7
D15
bit6
D14
bit5
D13
bit4
D12
bit3
D11
bit2
D10
bit1
D9
bit0
D8
カウンタの初期値 ( リロード値 ) を設定 ( 上位 )
TMRLRL1
bit7
D7
bit6
D6
bit5
D5
bit4
D4
bit3
D3
bit2
D2
bit1
D1
bit0
D0
カウンタの初期値 ( リロード値 ) を設定 ( 下位 )
: 使用ビット
1 : "1" を設定
■ イベントカウントモード
カウント許可ビット (CNTE) の設定が "1" の場合に , ソフトウェアトリガビット (TRG)
に "1" を設定すると, 16 ビットリロードレジスタ (TMRLRH1/TMRLRL1) に設定した値
が 16 ビットカウンタにリロードされます。TI1 端子に入力されたパルス ( 外部カウン
トクロック ) の有効エッジ ( 立上り , 立下り , 両エッジから選択可能 ) を検出するごと
にカウントします。
● リロードモードの動作
リロード選択ビット (RELD) が "1" の場合 , 16 ビットカウンタにアンダフローが発生
すると ("0000H" → "FFFFH"), 16 ビットリロードレジスタ (TMRLRH1/TMRLRL1) に設
定した値が 16 ビットカウンタにリロードされ , カウントを継続します。
16 ビットカウンタにアンダフローが発生すると ("0000H" → "FFFFH"), タイマ状態制御
レジスタ下位 (TMCSRL1) のアンダフロー割込み要求フラグビット (UF) に "1" が設定
されます。アンダフロー割込み許可ビット (INTE) に "1" を設定している場合は割込み
要求を出力します。
TO1 端子からは , アンダフローの発生ごとに反転するトグル波形を出力できます。リ
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493
第 23 章 16 ビットリロードタイマ
23.7 16 ビットリロードタイマの動作説明と設定手順例
MB95390H シリーズ
ロードモードにおけるカウント動作を図 23.7-10 に示します。
図 23.7-10 リロードモードのカウント動作 ( イベントカウントモード )
TI 端子
-1
カウンタ
データロード信号
-1
0000
リロードデータ
0000
リロードデータ
-1
-1
0000
リロードデータ
リロードデータ
UF ビット
CNTE ビット
TRG ビット
TO1 端子
● ワンショットモードの動作
リロード選択ビット (RELD) が "0" の場合 , 16 ビットカウンタでアンダフローが発生
すると ("0000H" → "FFFFH"), 16 ビットカウンタの値は "FFFFH" の状態で停止します。
タイマ状態制御レジスタ下位 (TMCSRL1) のアンダフロー要求フラグビット (UF) に
"1" が設定され , アンダフロー割込み許可ビット (INTE) の設定が "1" の場合には割込
み要求を出力します。
TO1 端子はカウント中を示す矩形波を出力します。ワンショットモード時におけるカ
ウント動作を図 23.7-11 に示します。
図 23.7-11 ワンショットモードのカウンタ動作 ( イベントカウントモード )
TI 端子
カウンタ
データロード信号
-1
0000 FFFF
リロードデータ
-1
0000 FFFF
リロードデータ
UF ビット
CNTE ビット
TRG ビット
TO1 端子
起動トリガ入力待ち
494
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第 23 章 16 ビットリロードタイマ
23.8 16 ビットリロードタイマ使用上の注意
MB95390H シリーズ
23.8
16 ビットリロードタイマ使用上の注意
16 ビットリロードタイマを使用する上での注意事項について説明します。
■ 16 ビットリロードタイマ使用上の注意
● プログラム設定上の注意
• 16 ビットタイマレジスタはカウント中でも値を読み出すことが可能です。読出し
時はワード転送命令を使用するか , 上位→下位の順に読出しを行ってください。
• 16 ビットリロードレジスタはカウント中でも値を書き込むことが可能です。書込
み時はワード転送命令を使用するか , 上位→下位の順に書込みを行ってください。
● 割込みに関する注意
アンダフロー割込み要求許可ビット (INTE) の設定が "1" の場合 , タイマ状態制御レジ
スタ下位 (TMCSRL1) のアンダフロー割込み要求フラグビット (UF) に "1" を設定する
と , 割込み処理から復帰できません。アンダフロー割込み要求フラグビット (UF) は必
ず "0" にしてください。
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495
第 23 章 16 ビットリロードタイマ
23.9 16 ビットリロードタイマの設定例
MB95390H シリーズ
16 ビットリロードタイマの設定例
23.9
16 ビットリロードタイマの設定例を以下に示します。
■ 設定例
● カウントクロックの選択方法
カウントクロック選択ビット (TMCSR1:CSL[2:0]) を使用します。
動作
カウントクロック選択ビット (CSL[2:0])
内部クロックを選択するには
ビットを "111B" 以外に設定
外部イベントクロックを選択
するには
ビットを "111B" に設定
● 内部クロックモード時の動作条件の選択方法
条件設定には , 動作モード選択ビット (TMCSR1:MOD[2:0]) を使用します。
動作条件
動作モード選択ビット (MOD[2:0])
TI1 端子からのトリガ入力 ( 立
上りエッジ )
ビットを "001B" に設定
TI1 端子からのトリガ入力 ( 立
下りエッジ )
ビットを "010B" に設定
TI1 端子からのトリガ入力 ( 両
エッジ )
ビットを "011B" に設定
TI1 端子からのゲート入力
("L" レベル )
ビットを "1x0B" に設定
TI1 端子からのゲート入力
("H" レベル )
ビットを "1x1B" に設定
● イベントカウントモード時の動作条件の選択方法
条件設定には , 動作モード選択ビット (TMCSR1:MOD[1:0]) を使用します。
動作条件
動作モード選択ビット (MOD[1:0])
立上りエッジ
ビットを "01B" に設定
立下りエッジ
ビットを "10B" に設定
両エッジ
ビットを "11B" に設定
MOD2 の設定は , "0" または "1" にかかわらず , 動作に影響を与えません。
496
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第 23 章 16 ビットリロードタイマ
23.9 16 ビットリロードタイマの設定例
MB95390H シリーズ
● リロードタイマのカウント動作を許可 / 停止する方法
タイマのカウント許可ビット (TMCSR1:CNTE) を使用します。
動作
動作許可ビット (CNTE)
リロードタイマを停止
ビットを "0" に設定
リロードタイマのカウント動
作を許可
ビットを "1" に設定
停止した状態からは再開できません。動作の許可は起動前か起動と同時にしてくださ
い。
● タイマをリロードするモード ( リロード / ワンショット ) を設定する方法
モード選択ビット (TMCSR1:RELD) を使用します。
動作モード
モード選択ビット (RELD)
ワンショットモードを選択
ビットを "0" に設定
リロードモードを選択
ビットを "1" に設定
● 出力レベルを反転させる方法
出力レベルを下表のように指定します。
設定には , 端子出力レベル選択ビット (TMCSR1:OUTL) を使用します。
出力レベル
端子出力レベル選択ビット
(OUTL)
リロードモードでのカウント開始時に "L" のトグ
ル出力をさせる
ビットを "0" に設定
リロードモードでのカウント開始時に "H" のトグ
ル出力をさせる
ビットを "1" に設定
ワンショットモードでのカウント中に "H" の矩形
波を出力させる
ビットを "0" に設定
ワンショットモードでのカウント中に "L" の矩形
波を出力させる
ビットを "1" に設定
● TI1 端子を外部イベント入力端子 , または外部トリガ入力端子にする方法
データ方向指定ビット (DDR6:P61) に "0" を設定します。
端子
TI1 端子
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制御ビット
データ方向レジスタ DDR6
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方向ビット (P61)
497
第 23 章 16 ビットリロードタイマ
23.9 16 ビットリロードタイマの設定例
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● TO1 端子を許可 / 禁止する方法
タイマ出力許可ビット (TMCSR1:OUTE) を使用します。
動作
タイマ出力許可ビット (TMCSR1:OUTE)
TO1 端子を許可
ビットを "1" に設定
TO1 端子を禁止
ビットを "0" に設定
● 起動トリガの生成方法
• ソフトトリガの生成方法
ソフトウェアトリガビット (TMCSR1:TRG) を使用します。
ソフトウェアトリガビット (TRG) に "1" を書き込むとトリガが発生します。
動作の許可と起動を同時に行うためには , カウント許可ビット (TMCSR1:CNTE) と
ソフトトリガビット (TMCSR1:TRG) を同時に設定します。
• 外部トリガの生成方法
各リロードタイマに対応するトリガ端子に , 動作モード選択ビットで指定したエッ
ジが入力されると , 外部トリガが発生します。
タイマ
トリガ端子
リロードタイマ
TI1
● 割込み関連レジスタ
割込みレベルは下表の割込みレベルレジスタで設定します。
リロードタイマ ch.1
割込みレベル設定ビット
割込みベクタ
割込みレベルレジスタ (ILR4)
アドレス : 0007DH
#16
アドレス :
0FFDAH
● 割込みを許可する方法
割込み要求許可ビット , 割込み要求フラグ
割込み許可の設定には , 割込み要求許可ビット (TMCSR1:INTE) を使用します。
動作
割込み要求許可ビット (INTE)
割込み要求を禁止
ビットを "0" に設定
割込み要求を許可
ビットを "1" に設定
割込み要求のクリアには , 割込み要求ビット (TMCSR1:UF) を使用します。
498
動作
割込み要求ビット (UF)
割込み要求をクリアする
ビットを "0" に設定
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第 24 章
マルチパルスジェネレータ
マルチパルスジェネレータの仕様と動作について
説明します。
24.1 マルチパルスジェネレータの概要
24.2 マルチパルスジェネレータのブロックダイヤグラム
24.3 マルチパルスジェネレータの端子
24.4 マルチパルスジェネレータのレジスタ
24.5 マルチパルスジェネレータの割込み
24.6 マルチパルスジェネレータの動作
24.7 マルチパルスジェネレータ使用上の注意
24.8 マルチパルスジェネレータのサンプルプログラム
CM26-10129-1
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499
第 24 章マルチパルスジェネレータ
24.1 マルチパルスジェネレータの概要
24.1
MB95390H シリーズ
マルチパルスジェネレータの概要
マルチパルスジェネレータは , 16 ビット PPG タイマ , 16 ビットリロードタイマ , お
よび波形シーケンサで構成されます。波形シーケンサを使用することにより , マルチ
パルスジェネレータ (SNI2 ～ SNI0) の入力信号に応じて , 16 ビット PPG タイマ出
力信号がマルチパルスジェネレータ出力 (OPT5 ～ OPT0) に送られます。また緊急の
場合は , OPT5 ～ OPT0 出力信号を DTTI 入力によってハードウェア的に終了させる
ことができます。OPT5 ～ OPT0 出力信号は PPG 信号と同期して , 望ましくないグ
リッチを除去します。
16 ビット PPG タイマおよび 16 ビットリロードタイマの詳細については , それぞれ
「第 22 章 16 ビット PPG タイマ」および「第 23 章 16 ビットリロードタイマ」を参
照してください。
■ 波形シーケンサの機能
● 出力信号制御
波形シーケンサを使用すると , マルチパルスジェネレータ出力 (OPT5 ～ OPT0) で , 16
ビット PPG 波形出力と DC チョッパ波形出力を生成できます。
• マルチパルスジェネレータの位置検出入力 (SNI2 ～ SNI0) から入力信号の有効エッ
ジが検出された場合 , 16 ビットリロードタイマでアンダフローが発生した場合 , ま
たは OPDBRH0/OPDBRL0 レジスタへ書込みがされた場合 , 出力データバッファレ
ジスタ (OPDBRHx, OPDBRLx) のいずれかのデータが出力データレジスタ上位
(OPDUR) および出力データレジスタ下位 (OPDLR) へロードされます。
• 出力データレジスタ (OPDUR, OPDLR) は , OPT 出力端子 (OPT5 ～ OPT0) へ出力さ
れる16 ビットPPG タイマ出力を決定します。出力データレジスタ (OPDUR, OPDLR)
にロードされる出力データバッファレジスタ (OPDBRHx, OPDBRLx) のデータに応
じて , 様々な組み合わせの OPT 出力 (OPT5 ～ OPT0) が得られます。
• 出力データレジスタ (OPDUR, OPDLR) および 12 対の出力データバッファレジスタ
(OPDBRHx, OPDBRLx) に設定されているシーケンスに応じて , 16 ビット PPG タイ
マ出力からマルチパルスジェネレータ出力 (OPT5 ～ OPT0) への信号送出を制御し
たり , PPG タイマ出力信号を 1 つの OPT 出力から他の OPT 出力へ切り換えること
ができます。また 16 ビットリロードタイマは , OPT 出力の切換え時に遅延を挿入す
ることもできます。
• OPDBRHx/OPDBRLx レジスタから OPDUR/OPDLR レジスタへのデータ転送の組合
わせを , 表 24.1-1 に示します。
500
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第 24 章マルチパルスジェネレータ
24.1 マルチパルスジェネレータの概要
MB95390H シリーズ
表 24.1-1 OPDBRHx/OPDBRLx レジスタから OPDUR/OPDLR レジスタへのデータ転送
OPDBRHx/OPDBRLx レジスタから OPDUR/OPDLR レジスタへのデータ転送
組合せ
1
ソフトウェアによる OPDBRHx/OPDBRLx への書込みが行われた後の ,
OPDBRHx/OPDBRLx から OPDUR/OPDLR へのデータ転送
2
16 ビットリロードタイマのアンダフローにより起動
3
位置検出入力 (SNI2 ～ SNI0) により起動
4
16 ビットリロードタイマのアンダフローにより起動
16 ビットタイマは位置検出比較回路により開始
5
16 ビットリロードタイマのアンダフローまたは位置検出入力により起動
• 波形シーケンサは, 位置を検出できなかった場合にモータの速度を測定したり, OPT
出力を禁止にしたりするために使用できる 16 ビットタイマを内蔵しています。
• DTTI 端子入力による強制的停止制御
外部端子制御は , DTTI 端子入力を通じて実行できます。( 端子レベルは各端子また
はソフトウェアで設定できます。) DTTI 入力には , 選択可能なノイズフィルタが存
在します。DTTI 端子のノイズフィルタのノイズ幅を表 24.1-2 に示します。
表 24.1-2 ノイズフィルタのノイズ幅
選択
DTTI 端子と SNI2 ～ SNI0 端子のノイズ幅
1
4 マシンサイクルノイズを除去する
2
8 マシンサイクルノイズを除去する
3
16 マシンサイクルノイズを除去する
4
32 マシンサイクルノイズを除去する
● 出力信号と PPG との間の同期化
シーケンサ状態遷移時におけるショートパルス (またはグリッチ) の発生を回避するに
は , 書込みタイミング (WTO) を遅延させ , 次に来る PPG 出力波形のエッジと同期化さ
せる必要があります。詳細は , 図 24.1-1 と図 24.1-2 を参照してください。この機能は ,
ソフトウェアで許可または禁止にできます。この機能を禁止したり同期化対象の PPG
エッジの極性を選択したりするには , 入力制御レジスタ上位 (IPCUR) の WTS1 ビット
と WTS0 ビットを使用します。
CM26-10129-1
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501
第 24 章マルチパルスジェネレータ
24.1 マルチパルスジェネレータの概要
MB95390H シリーズ
図 24.1-1 PPG 立上がりエッジの同期化
PPG
非同期状態の変化点
WTS1,WTS0 = 00B
OP5
グリッチ
OP4
同期状態の変化点
WTS1,WTS0 = 01B
OP5’
OP4’
リロードタイマ 0 のアンダ
フローなどが原因でシー
ケンサの状態が変化する。
図 24.1-2 PPG 立下がりエッジの同期化
PPG
非同期状態の変化点
WTS1,WTS0 = 00B
グリッチ
OP5
OP4
同期状態の変化点
WTS1,WTS0 = 10B
OP5’
OP4’
シーケンサ状態遷移 ( リ
ロードタイマのアンダフ
ローなどによる )
＜注意事項＞
PPG 同期モードから他の PPG 同期モードへの切り換え ( 例 : 立上りエッジ同期から立下
りエッジ同期 , あるいはその逆 ) は禁止です。いずれの同期モードも , このような切換え
で遷移することはできません。
502
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MB95390H シリーズ
第 24 章マルチパルスジェネレータ
24.1 マルチパルスジェネレータの概要
● 入力位置検出制御
マルチパルスジェネレータ入力端子 (SNI2 ～ SNI0) の入力信号を使用して , 直流モー
タのロータ位置を検出します。SNI2 ～ SNI0 の各入力端子にはノイズフィルタが存在
します。このノイズフィルタのノイズ幅を表 24.1-2 に示します。入力位置検出回路の
条件を以下に示します。
• SNI2 ～ SNI0 の各入力では, 立上りエッジ, 立下りエッジまたは両エッジの 3 種類の
エッジいずれかを選択できます。
• SNI2 ～ SNI0 入力のレベルは , 出力データレジスタ上位 (OPDUR: RDA2 ～ RDA0)
の RDA2 ～ RDA0 ビットと比較されます。
上記の条件が満たされると , OPDBRHx/OPDBRLx レジスタと OPDUR/OPDLR レジスタ
間のデータ転送に対する書込みタイミング信号が生成されます。
また , 各入力 (SNI2 ～ SNI0) のエッジ検出を許可または禁止できます。
CM26-10129-1
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503
第 24 章マルチパルスジェネレータ
24.2 マルチパルスジェネレータのブロックダイヤグラム
24.2
MB95390H シリーズ
マルチパルスジェネレータのブロックダイヤグラム
マルチパルスジェネレータのブロックダイヤグラムを図 24.2-1 に示します。また , 波
形シーケンサのブロックダイヤグラムを図 24.2-2 に示します。
■ マルチパルスジェネレータのブロックダイヤグラム
図 24.2-1 マルチパルスジェネレータのブロックダイヤグラム
DTTI
PG2/X1A/SNI2 端子
SNI2
PG1/X0A/SNI1 端子
SNI1
P17/SNI0 端子
SNI0
P61/TI1 端子
TIN0
F2MC-8FX バス
P60/DTTI 端子
OPT5
端子 P67/OPT5/PPG21/TRG1
OPT4
端子 P66/OPT4/PPG20/PPG1
OPT3
端子 P65/OPT3/PPG11
OPT2
端子 P64/OPT2/PPG10/EC1
OPT1
端子 P63/OPT1/PPG01/TO11
OPT0
端子 P62/OPT0/PPG00/TO10
波形シーケンサ
16 ビット PPG タイマ
PPG1
TOUT
16 ビットリロードタイマ
TIN
PPG1
WTIN0
割込み #04
割込み #04
割込み #16
割込み #16
割込み #17
割込み #17
端子 P61/TI1
TIN0O
*
端子 P44/TO1
*: 点線は MB95390H シリーズの TI1 パスを表します。
16 ビットリロードタイマは MB95390H シリーズ内で独立して使用可能です。
● 16 ビット PPG タイマ
16 ビット PPG タイマは , 波形シーケンサ用の PPG 信号を供給するために使用されま
す。16 ビット PPG タイマの詳細については ,「第 22 章 16 ビット PPG タイマ」を参照
してください。
504
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第 24 章マルチパルスジェネレータ
24.2 マルチパルスジェネレータのブロックダイヤグラム
● 16 ビットリロードタイマ
16 ビットリロードタイマは , 波形シーケンサ用のインターバルタイマとして使用されま
す。16 ビットリロードタイマの詳細については , 「第 23 章 16 ビットリロードタイマ」
を参照してください。
● 波形シーケンサ
波形シーケンサは , 様々な波形を生成できるマルチパルスジェネレータのコアです。波
形シーケンサのブロックダイヤグラムを図 24.2-2 に示します。
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505
第 24 章マルチパルスジェネレータ
24.2 マルチパルスジェネレータのブロックダイヤグラム
MB95390H シリーズ
■ 波形シーケンサのブロックダイヤグラム
図 24.2-2 波形シーケンサのブロックダイヤグラム
割込み
#16
書込みタイミング割込み
割込み #04
位置検出割込み
OPCUR レジスタ (上位)
DTIE DTIF NRSL OPS2 OPS1 OPS0 WTIF WTIE
PDIRT
OPCLR レジスタ (下位)
PDIF PDIE OPE5 OPE4 OPE3 OPE2 OPE1 OPE0
PPG1 ～
WTS1
WTS0
OPx1/OPx0
OPDUR レジスタ (上位
(上位))
+
OPDLR レジスタ (下位
(下位)
出力制御
回路
DTTI 制御回路
端子
P62/OPT0/PPG00/TO10
端子
P63/OPT1/PPG01/TO11
端子
P64/OPT2/PPG10/EC1
端子
P65/OPT3/PPG11
端子
P66/OPT4/PPG20/PPG1
端子
P67/OPT5/PPG21/TRG1
P60/DTTI
ノイズ
フィルタ
端子
3
3
コンペアクリア
割込み
BNKF
RDA2 ～
RDA0
D1
D0
デコーダ
F2MC-8FX バス
出力データバッファレジスタ x 12
OPDBRH (上位
(上位)) + OPDBRL (下位
(下位)
OPDBRB ～ OPDBR0
レジスタ
同期回路
P61/TI1
端子
16 ビットタイマ
WTO
CCIRT
WTIN1
P17/SNI0
データ書込み
制御ユニット
OPS2
OPS1
OPS0
3
端子
WTO
位置検出回路
セレクタ
PG1/X0A/SNI1
端子
PG2/X1A/SNI2
端子
TIN0O
WTIN0
TIN0O
WTIN0
WTIN1
WTIN1
比較回路
IPCUR レジスタ
(上位)
WTS1 WTS0 CPIF CPIE CPD2 CPD1 CPD0 CMPE CPE1 CPE0 SNC2 SNC1 SNC0 SEE2 SEE1 SEE0
IPCLR レジスタ
コンペア一致割込み
(下位)
S21 S20 S11
NCCR レジスタ
506
S10
S01
S00
D1
D0
PDIRT
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割込み #17
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第 24 章マルチパルスジェネレータ
24.2 マルチパルスジェネレータのブロックダイヤグラム
● 16 ビットタイマ
16 ビットタイマは , モータ速度を検査するインターバルタイマとして使用します。ま
た直流センサレスモータを制御するときの異常検出タイマとしても使用します。16
ビットタイマの詳細を図 24.2-3 に示します。
● 比較回路
比較回路は , モータ方向を変更する際に出力データレジスタ上位 (OPDUR) の RDA2 ～
RDA0 ビットを入力制御レジスタ上位 (IPCUR) の CPD2 ～ CPD0 ビットと比較するた
めに使用します。比較の結果 , 一致が検出されると , コンペア一致割込みが生成されま
す。
● データ書込み制御ユニット
データ書込み制御ユニットは, 出力データバッファレジスタ上位 (OPDBRHx)および出
力データバッファレジスタ下位 (OPDBRLx) から出力データレジスタ上位 (OPDUR) お
よび出力データレジスタ下位 (OPDLR) へデータを転送するための書込み信号 (WTO)
を生成します。詳細については , 図 24.2-4 を参照してください。
● デコーダ
デコーダは , 出力データレジスタにロードされる出力データバッファレジスタ
(OPDBRHB/OPDBRLB ～ OPDBRH0/OPDBRL0) を選択するために使用する出力データ
レジスタ上位 (OPUDR) の BNKF ビットおよび RDA2 ～ RDA0 ビットをデコードする
ために使用します。
● DTTI 制御
DTTI 制御は , 緊急の場合にマルチパルスジェネレータ出力を停止するために使用しま
す。DTTI 入力のレベル "0" がトリガとなります。
● ノイズフィルタ
ノイズフィルタは , 入力信号 (4 種類のサンプリングクロックの中から選択される ) の
ノイズを除去するために使用します。
● 出力制御ユニット
出力制御ユニットは , マルチパルスジェネレータ出力端子 (OPT5 ～ OPT0) への PPG
信号を許可または禁止するために使用します。
● 位置検出回路
位置検出回路は , 位置入力端子 (SNI2 ～ SNI0) のエッジ / レベルを検出するために使用
します。詳細については , 図 24.2-5 を参照してください。
● 同期回路
同期回路は , OPT5 ～ OPT0 出力を PPG 信号と同期化するために使用します。
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507
第 24 章マルチパルスジェネレータ
24.2 マルチパルスジェネレータのブロックダイヤグラム
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● ノイズキャンセル制御レジスタ (NCCR)
ノイズキャンセル制御レジスタ (NCCR) は , 4 種類のサンプリングクロックの中からい
ずれかを選択するために使用します。
● 出力制御レジスタ上位 (OPCUR) および出力制御レジスタ下位 (OPCLR)
出力制御レジスタ上位 (OPCUR) および出力制御レジスタ下位(OPCLR) は, 書込みタイ
ミング割込みおよびフラグと位置検出割込みおよびフラグの許可 , データ転送方式の
設定 , OPT5 ～ OPT0 端子と DTTI 端子を許可する制御設定に使用します。
● 出力データバッファレジスタ (OPDBRHx, OPDBRLx)
出力データバッファレジスタは , 12 対のレジスタ (OPDBRHB/OPDBRLB ～ OPDBRH0/
OPDBRL0) から構成されています。OPDBRHx は上位バイトレジスタで , OPDBRLx は
下位バイトレジスタです。OPDBRHx/OPDBRLx レジスタの値は BNKF によって設定さ
れ , データ書込み制御ユニットで生成された書込み信号の立上がりエッジで , RDA2 ～
RDA0 ビットが OPDUR/OPDLR レジスタにロードされます。
● 出力データレジスタ上位 (OPDUR) および出力データレジスタ下位 (OPDLR)
出力データレジスタ上位 (OPDUR) および出力データレジスタ下位 (OPDLR) は , OPT5 ～
OPT0 端子への出力データを格納するために使用します。
508
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第 24 章マルチパルスジェネレータ
24.2 マルチパルスジェネレータのブロックダイヤグラム
MB95390H シリーズ
■ 16 ビットタイマのブロックダイヤグラム
図 24.2-3 16 ビットタイマのブロックダイヤグラム
コンペアクリア割込み (CCIRT)
MCLK
TCSR
TCLR
ICLR
ICRE MODE TMEN CLK2
CLK1
CLK0
プリスケーラ
クロック
RST
RST
16 ビットアップカウンタ
ラッチ
Q D
C
T[15:0]
F2MC-8FX バス
CLK
16 ビットコンペアクリア
レジスタ
コンペア回路
WTO
WTIN1
16 ビットタイマバッファレジスタ
LD
● 16 ビットアップカウンタ
16 ビットアップカウンタは , 16 ビットアップカウンタのカウント値とコンペアクリア
レジスタの間で一致が検出されるとクリアされます。
● コンペア回路
コンペア回路は , 16 ビットアップカウンタのカウント値とコンペアクリアレジスタの
データを比較するために使用します。
● コンペアクリアレジスタ上位 (CPCUR) およびコンペアクリアレジスタ下位 (CPCLR)
コンペアクリアレジスタ上位 (CPCUR) およびコンペアクリアレジスタ下位 (CPCLR)
は, 16 ビットアップカウンタの値と比較する 16 ビットの値を格納するために使用しま
す。
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509
第 24 章マルチパルスジェネレータ
24.2 マルチパルスジェネレータのブロックダイヤグラム
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● タイマバッファレジスタ上位 (TMBUR) およびタイマバッファレジスタ下位 (TMBLR)
タイマバッファレジスタ上位 (TMBUR) およびタイマバッファレジスタ下位 (TMBLR)
は , 書込みタイミング割込みまたは位置検出割込みが発生したときの 16 ビットアップ
カウンタの値を格納するために使用します。
● タイマ制御状態レジスタ (TCSR)
タイマ制御状態レジスタ (TCSR) は , クロック周波数や割込み許可 / 禁止など , 16 ビッ
トタイマの動作を制御するために使用します。
■ データ書込み制御ユニットのブロックダイヤグラム
図 24.2-4 データ書込み制御ユニットのブロックダイヤグラム
書込み
OPDBRH0/OPDBRL0
16 ビット
リロードタイマから
立下りエッジ
WTIN0
TOUT
1 サイクル
遅延回路
検出器
セレクタ 1
WTO
立上りおよび
立下りエッジ
検出器
16 ビット
リロードタイマへ
P61/TI1
TIN
TIN0O
WTIN1
WTIN1
セレクタ 0
端子
位置検出
回路から
デコーダ
OPS2
OPS1
OPS0
● 1 サイクル遅延回路
1 サイクル遅延回路は , 出力データバッファレジスタ 0 (OPDBRH0, OPDBRL0) へ書込
みされたときにトリガ信号を 1 マシンサイクル遅延させるために使用します。
● セレクタ 0
セレクタ 0 は, 16 ビットリロードタイマのカウントを許可にするために, 位置検出回路
の WTIN1 か外部端子 (P61/TI1) のいずれかを選択するために使用します。
510
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第 24 章マルチパルスジェネレータ
24.2 マルチパルスジェネレータのブロックダイヤグラム
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● セレクタ 1
セレクタ 1 は , 書込みタイミング信号 (WTO) を生成するために , 書込み OPDBRHx/
OPDBRLx または 16 ビットリロードタイマからの TOUT, あるいは位置検出回路の
WTIN1 を選択するために使用します。
● 立下りエッジ検出器
立下りエッジ検出器は , 16 ビットリロードタイマ出力 (TOUT) の立下りエッジを検出
するために使用します。
● 立上り / 立下りエッジ検出器
立上り / 立下りエッジ検出器は , 16 ビットリロードタイマ出力 (TOUT) の立上り / 立下
りエッジを検出するために使用します。
下記のモードでタイマアンダフロートリガが使用されるとき , OPS2 ～ OPS0 ビットに
よって選択されたトリガエッジにより , WTIN0 信号が生成されます。
表 24.2-1 WTIN0 のための TOUT トリガエッジ選択
WTIN0 のための TOUT トリガエッジ
OPS2
OPS1
OPS0
0
0
0
-
0
0
1
立上りおよび立下り
0
1
0
-
0
1
1
立下り
1
0
0
立上りおよび立下り
1
0
1
立上りおよび立下り
1
1
0
-
1
1
1
立下り
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第 24 章マルチパルスジェネレータ
24.2 マルチパルスジェネレータのブロックダイヤグラム
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■ 位置検出回路のブロックダイヤグラム
図 24.2-5 位置検出回路のブロックダイヤグラム
RDA2
RDA1
RDA0
比較回路
SNI0
ノイズ
フィルタ
回路
エッジ
検出回路 0
SEE0
CPE1
CPE0
SNI1
ノイズ
フィルタ
回路
エッジ
検出回路 1
ノイズ
フィルタ
回路
WTIN1
SEE1
CPE1
CPE0
SNI2
セレクタ
CMPE
エッジ
検出回路 2
CPE1
CPE0
SEE2
● 比較回路
比較回路は , 位置検出入力 (SNI2 ～ SNI0) のレベルと , 出力データレジスタ上位
(OPDUR) の RDA2 ～ RDA0 ビットとを比較するために使用されます。セレクタが選択
されている場合 , 一致が検出されるとデータ書込みタイミング出力信号が生成されま
す。
● エッジ検出回路 0, 1, 2
エッジ検出回路 0, 1, 2 は同じ機能回路です。
エッジ検出回路は , 位置入力 (SNI2 ～ SNI0) のエッジと , 3 つの異なるエッジ設定とを
比較するために使用されます。セレクタが選択されている場合 , SNI2 ～ SNI0 入力のい
ずれかで有効エッジが検出されると , データ書込みタイミング出力信号が生成されま
す。
● ノイズフィルタ
ノイズフィルタは , 入力信号 (4 種類のサンプリングクロックの中から選択される ) の
ノイズを除去するために使用されます。
512
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第 24 章マルチパルスジェネレータ
24.2 マルチパルスジェネレータのブロックダイヤグラム
● セレクタ
セレクタは , データ書込み制御ユニットへのデータ書込みタイミング出力信号を生成
するため , エッジ検出回路または比較回路のいずれかを選択します。
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第 24 章マルチパルスジェネレータ
24.3 マルチパルスジェネレータの端子
24.3
MB95390H シリーズ
マルチパルスジェネレータの端子
マルチパルスジェネレータの端子について説明します。また端子のブロックダイヤグ
ラムも示します。
■ マルチパルスジェネレータの端子
マルチパルスジェネレータは , P62/OPT0 ～ P67/OPT5, P17/SNI0, PG1/SNI1, PG2/SNI2,
P60/DTTI および P61/TI1 を使用します。
● P62/OPT0 ～ P67/OPT5 端子
P62/OPT0 ～ P67/OPT5 端子は , 汎用入出力ポート (P62 ～ P67) またはマルチパルス
ジェネレータの波形出力として機能します。
波形出力ビットを許可 (OPCLR: OPE5 ～ OPE0 = 111111B) すると , ポートデータ方向
レジスタ (DDR6: bit7 ～ bit2) の値にかかわらず , P62/OPT0 ～ P67/OPT5 端子は自動的
に出力端子として設定され , OPT5 ～ OPT0 端子として機能します。
● P17/SNI0, PG1/SNI1, PG2/SNI2 端子
P17/SNI0, PG1/SNI1, および PG2/SNI2 端子は , 汎用入出力ポート (P17, PG1, および
PG2) またはマルチパルスジェネレータの位置検出入力として機能できます。
P17/SNI0, PG1/SNI1, および PG2/SNI2 端子は , SNI2 ～ SNI0 端子として使用する場合 ,
データ方向レジスタで入力ポートとして設定してください (DDR6: bit7 = 0 および
DDRG: bit2, bit1 = 00)。
● P60/DTTI 端子
P60/DTTI 端子は , 汎用入出力ポート (P60) またはマルチパルスジェネレータの DTTI
入力として機能できます。
P60/DTTI 端子は , DTTI 端子として使用する場合 , データ方向レジスタで入力ポートと
して設定してください (DDR6: bit0 = 0)。
● P61/TI1 端子
P61/TI1 端子は , 汎用入出力ポート (P61) またはマルチパルスジェネレータ用 16 ビット
リロードタイマの入力として機能できます。
P61/TI1 端子は, TI1 端子として使用する場合, データ方向レジスタで入力ポートとして
設定してください (DDR6: bit1 = 0)。
514
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第 24 章マルチパルスジェネレータ
24.3 マルチパルスジェネレータの端子
MB95390H シリーズ
■ マルチパルスジェネレータの端子のブロックダイヤグラム
図 24.3-1 マルチパルスジェネレータの端子 OPT0, OPT1, OPT3, OPT4(P62/OPT0/PPG00/TO10,
P63/OPT1/PPG01/TO11, P65/OPT3/PPG11, P66/PPG1/PPG20/OPT4) のブロックダイヤグラム
周辺機能出力許可
周辺機能出力
0
1
PDR リード
1
端子
内部バス
PDR
0
PDR ライト
ビット操作命令実行時
DDR リード
DDR
DDR ライトストップ, 時計(SPL=1)
図 24.3-2 マルチパルスジェネレータの端子 OPT2, OPT5(P64/EC1/PPG10/OPT2, P67/TRG1/
PPG21/OPT5) のブロックダイヤグラム
周辺機能入力
周辺機能入力許可
周辺機能出力許可
周辺機能出力
0
1
PDR リード
1
端子
PDR
0
内部バス
PDR ライト
ビット操作命令実行時
DDR リード
DDR
DDR ライトストップ, 時計(SPL=1)
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515
第 24 章マルチパルスジェネレータ
24.3 マルチパルスジェネレータの端子
MB95390H シリーズ
図 24.3-3 マルチパルスジェネレータの端子 DTTI, TI1(P60/DTTI, P61/TI1) のブロックダイヤグラム
周辺機能入力
ヒステリシス
0
プルアップ
1
PDRリード
端子
PDR
PDRライト
ビット操作命令実行時
内部バス
DDRリード
DDR
DDRライトストップ, 時計(SPL=1)
PULリード
PUL
PULライト
図 24.3-4 マルチパルスジェネレータの端子 SNI1, SNI2(PG1/X0A/SNI1, PG2/X1A/SNI2) のブロック
ダイヤグラム
周辺機能入力
ヒステリシス
0
プルアップ
1
PDR リード
端子
PDR
PDR ライト
内部バス
ビット操作命令実行時
DDR リード
DDR
DDR ライトストップ, 時計(SPL=1)
PUL リード
PUL
PUL ライト
516
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MB95390H シリーズ
第 24 章マルチパルスジェネレータ
24.3 マルチパルスジェネレータの端子
図 24.3-5 マルチパルスジェネレータの端子 SNI0(P17/SNI0) のブロックダイヤグラム
周辺機能入力
ヒステリシス
0
プルアップ
1
PDRリード
端子
PDR
PDRライト
ビット操作命令実行時
内部バス
DDRリード
DDR
DDRライトストップ, 時計(SPL=1)
PULリード
PUL
PULライト
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517
第 24 章マルチパルスジェネレータ
24.4 マルチパルスジェネレータのレジスタ
24.4
MB95390H シリーズ
マルチパルスジェネレータのレジスタ
マルチパルスジェネレータのレジスタについて説明します。
■ マルチパルスジェネレータのレジスタ
図 24.4-1 マルチパルスジェネレータのレジスタ
出力制御レジスタ ( 上位 )
bit7
アドレス
0066H
OPCUR
DTIE
R/W
bit6
DTIF
R/W
bit5
NRSL
R/W
bit4
OPS2
R/W
bit3
OPS1
R/W
bit2
OPS0
R/W
bit1
WTIF
R/W
bit0
WTIE
R/W
初期値
00000000B
出力制御レジスタ ( 下位 )
bit7
アドレス
0067H
OPCLR
PDIF
R/W
bit6
PDIE
R/W
bit5
OPE5
R/W
bit4
OPE4
R/W
bit3
OPE3
R/W
bit2
OPE2
R/W
bit1
OPE1
R/W
bit0
OPE0
R/W
初期値
00000000B
出力データレジスタ ( 上位 )
bit7
アドレス
0FDCH
OPDUR
BNKF
R/WX
bit6
RDA2
R/WX
bit5
RDA1
R/WX
bit4
RDA0
R/WX
bit3
OP51
R/WX
bit2
OP50
R/WX
bit1
OP41
R/WX
bit0
OP40
R/WX
初期値
0000XXXXB
出力データレジスタ ( 下位 )
bit7
アドレス
0FDDH
OP31
OPDLR
R/WX
bit6
OP30
R/WX
bit5
OP21
R/WX
bit4
OP20
R/WX
bit3
OP11
R/WX
bit2
OP10
R/WX
bit1
OP01
R/WX
bit0
初期値
OP00 XXXXXXXXB
R/WX
bit5
bit4
bit3
bit2
bit1
bit0
初期値
RDA1
RDA0
OP51
OP50
OP41
OP40
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
bit5
bit4
bit3
bit2
bit1
bit0
初期値
OP21
OP20
OP11
OP10
OP01
OP00
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
出力データバッファレジスタ ( 上位 )
bit7
bit6
アドレス
0FC4H
OPDBRHB
BNKF RDA2
～
～
0FDAH
OPDBRH0
R/W
R/W
( 偶数アドレス )
出力データバッファレジスタ ( 下位 )
bit7
bit6
アドレス
0FC5H
OPDBRLB
OP31 OP30
～
～
OPDBRL0
0FDBH
R/W
R/W
( 奇数アドレス )
R/W
R/WX
X
: リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
: リードオンリ ( 読出し可能。このビットに値を書き込んでも動作に影響はありません。)
: 不定
( 続き )
518
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第 24 章マルチパルスジェネレータ
24.4 マルチパルスジェネレータのレジスタ
MB95390H シリーズ
( 続く )
入力制御レジスタ ( 上位 )
bit7
アドレス
0068H
IPCUR
WTS1
R/W
bit6
WTS0
R/W
bit5
CPIF
R/W
bit4
CPIE
R/W
bit3
CPD2
R/W
bit2
CPD1
R/W
bit1
CPD0
R/W
bit0
CMPE
R/W
初期値
00000000B
入力制御レジスタ ( 下位 )
bit7
アドレス
0069H
IPCLR
CPE1
R/W
bit6
CPE0
R/W
bit5
SNC2
R/W
bit4
SNC1
R/W
bit3
SNC0
R/W
bit2
SEE2
R/W
bit1
SEE1
R/W
bit0
SEE0
R/W
初期値
00000000B
コンペアクリアレジスタ ( 上位 )
bit7
アドレス
0FDEH
CPCUR
CL15
R/W
bit6
CL14
R/W
bit5
CL13
R/W
bit4
CL12
R/W
bit3
CL11
R/W
bit2
CL10
R/W
bit1
CL09
R/W
bit0
CL08
R/W
初期値
XXXXXXXXB
コンペアクリアレジスタ ( 下位 )
bit7
アドレス
0FDF
CPCLR
CL07
H
R/W
bit6
CL06
R/W
bit5
CL05
R/W
bit4
CL04
R/W
bit3
CL03
R/W
bit2
CL02
R/W
bit1
CL01
R/W
bit0
CL00
R/W
初期値
XXXXXXXXB
タイマバッファレジスタ ( 上位 )
bit7
bit6
アドレス
0FE2H
T15
T14
TMBUR
R/WX R/WX
bit5
T13
R/WX
bit4
T12
R/WX
bit3
T11
R/WX
bit2
T10
R/WX
bit1
T09
R/WX
bit0
初期値
T08 XXXXXXXXB
R/WX
タイマバッファレジスタ ( 下位 )
bit7
bit6
アドレス
0FE3H
TMBLR
T07
T06
R/WX R/WX
bit5
T05
R/WX
bit4
T04
R/WX
bit3
T03
R/WX
bit2
T02
R/WX
bit1
T01
R/WX
bit0
初期値
T00 XXXXXXXXB
R/WX
タイマ制御状態レジスタ
bit7
bit6
アドレス
006BH
TCSR
TCLR MODE
R/W
R/W
bit5
ICLR
R/W
bit4
ICRE
R/W
bit3
TMEN
R/W
bit2
CLK2
R/W
bit1
CLK1
R/W
bit0
CLK0
R/W
初期値
00000000B
ノイズキャンセル制御レジスタ
bit7
アドレス
006AH
S21
NCCR
R/W
bit5
S11
R/W
bit4
S10
R/W
bit3
S01
R/W
bit2
S00
R/W
bit1
D1
R/W
bit0
D0
R/W
初期値
00000000B
R/W
R/WX
X
CM26-10129-1
bit6
S20
R/W
: リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
: リードオンリ ( 読出し可能。このビットに値を書き込んでも動作に影響はありません。)
: 不定
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第 24 章マルチパルスジェネレータ
24.4 マルチパルスジェネレータのレジスタ
24.4.1
MB95390H シリーズ
出力制御レジスタ (OPCUR, OPCLR)
出力制御レジスタは , 2 つの 8 ビットレジスタ (OPCUR, OPCLR) で構成されおり , 書
込みタイミングの割込みおよびフラグと位置検出の割込みおよびフラグの許可 , デー
タ転送方式の設定 , OPT5 ～ OPT0 端子と DTTI 端子の制御設定に使用します。
OPCUR は上位バイトレジスタで , OPCLR は下位バイトレジスタです。
■ 出力制御レジスタ上位 (OPCUR)
図 24.4-2 出力制御レジスタ上位 (OPCUR)
アドレス bit
0066H
7
6
5
4
3
2
1
0
DTIE
DTIF
NRSL
OPS2
OPS1
OPS0
WTIF
WTIE
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
WTIE
初期値
00000000B
書込みタイミング割込み許可ビット
0
割込み禁止
1
割込み許可
書込みタイミング割込み要求フラグビット
WTIF
OPS2
OPS1
読出し
書込み
0
書込みタイミング割込みなしこのビットをクリア
1
書込みタイミング割込みあり
OPS0
機能
影響なし
0
0
0
データは, ソフトウェアによる OPDBRH0/OPDBRL0
への書込みが行われた後に, OPDBRH0/OPDBRL0 から
OPDUR/OPDLR へ転送される
0
0
1
データは, 16 ビットリロードタイマのアンダフローが
トリガとなり, OPDBRH0/OPDBRL0 から OPDUR/
OPDLR に転送される
0
1
0
データは, 位置検出入力がトリガとなり, OPDBRH0/
OPDBRL0 から OPDUR/OPDLR に転送される
0
1
1
データは, 16 ビットリロードタイマのアンダフローに
より生成された書込み信号がトリガとなり, OPDBRH0/
OPDBRL0 から OPDUR/OPDLR に転送される。
16 ビットタイマは, 位置検出比較回路によって起動される
1
0
0
データは, 16 ビットリロードタイマのアンダフロー
または位置検出入力のいずれかにより生成された書込
み信号がトリガとなり, OPDBRH0/OPDBRL0 から
OPDUR/OPDLR に転送される
1
0
1
ワンショット位置検出またはタイマアンダフロー
1
1
0
ワンショット位置検出
1
1
1
ワンショット位置検出とタイマアンダフロー
NRSL
ノイズフィルタ許可ビット
0
DTTI 入力はノイズフィルタを経由しない
1
DTTI 入力はノイズフィルタを経由する
DTTI 割込み要求フラグビット
DTIF
読出し
書込み
0
有効エッジが検出されず
このビットをクリア
1
有効エッジを検出
動作に影響なし
DTIE
R/W
520
DTTI 制御許可ビット
0
DTTI 入力による制御を禁止
1
DTTI 入力による制御を許可
: リード/ライト可能(読出し値は書込み値と同じとなります。)
: 初期値
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第 24 章マルチパルスジェネレータ
24.4 マルチパルスジェネレータのレジスタ
表 24.4-1 出力制御レジスタ上位 (OPCUR) の各ビットの機能
ビット名
bit7
DTIE:
DTTI 制御許可ビッ
ト
bit6
DTIF:
DTTI 割込み要求フ
ラグビット
bit5
NRSL:
ノイズフィルタ許可
ビット
bit4
～
bit2
OPS2, OPS1, OPS0:
データ転送方式選択
ビット
bit1
WTIF:
書込みタイミング割
込み要求フラグビッ
ト
bit0
WTIE:
書込みタイミング割
込み許可ビット
CM26-10129-1
機能
• DTTI 端子の入力許可ビットです。
• このビットは , DTT1 端子による OPT5 ～ OPT0 端子の出力レベルの制御を可能
にします。ソフトウェアは , PORTx の PDRx の各 OPTx 端子に対してインアク
ティブレベルを設定できます。
• DTTI 割込み要求フラグです。
• このビットは , DTTI 入力割込み要求フラグです。このビットは , DTTI の立下が
りエッジが検出され , DTTI 制御許可ビット (DTIE) に "1" が設定されていると必
ず設定されます。
• このビットに "1" が設定された場合 , 割込みが生成されます。"0" を書き込むこ
とで , このビットはクリアされます。"1" を書き込んでも動作に影響を与えませ
ん。
• リードモディファイライト動作時は , 必ず "1" が読み出されます。
• このビットは , DTTI 端子入力が有効である場合にノイズ除去機能を選択するた
めに使用されます。
• ノイズ除去回路は , アクティブレベルが入力されたとき内部 n- ビットカウンタ
を開始します ("n" の値は , ノイズキャンセル制御レジスタの D1, D0 ビットの設
定に応じて , 2, 3, 4 または 5 をとることができます )。カウンタでオーバフロー
が発生するまでアクティブレベルが保持されると , 回路は DTTI 端子からの入力
を受け付けます。したがって , 除去可能なノイズのパルス幅は約 2n マシンサイ
クルです。
( 注意事項 ) ノイズ除去回路が有効の場合でも , 内部クロックが停止しているモー
ド (STOP モードなど ) 時の入力は無効です。
• OPTx 端子の出力タイミング制御選択ビットです。
• これらのビットは , OPDUR/OPDLR レジスタ書込みタイミング制御動作モード
を選択します。データは , 選択された動作モードによって制御される書込みタ
イミングで , 出力データバッファレジスタから出力データレジスタへ転送され
ます。
• 書込みタイミング割込み要求フラグです。
• 書込み信号により設定される出力タイミングスイッチの割込み要求フラグです。
出力データレジスタ上位 (OPDUR) の BNKF: RDA2 ～ RDA0 ビットで指定される
OPDBRHx/OPDBRLx レジスタのデータは , 書込み信号の立上りエッジで
OPDUR/OPDLR へ転送され , WTIF ビットは "1" に設定されます。
• このビットに "1" が設定され , かつ書込みタイミング割込み許可ビット (WTIE)
も "1" が設定されると , 割込みが生成されます。"0" を書き込むことで , この
ビットはクリアされます。"1" を書き込んでも動作に影響を与えません。
• リードモディファイライト動作時は , 必ず "1" が読み出されます。
• 書込みタイミングの割込みを許可するビットです。
• このビットに "1" が設定され , かつ書込みタイミング割込み要求フラグビット
(WTIF) も "1" が設定されると , 割込みが生成されます。
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521
第 24 章マルチパルスジェネレータ
24.4 マルチパルスジェネレータのレジスタ
MB95390H シリーズ
■ 出力制御レジスタ下位 (OPCLR)
図 24.4-3 出力制御レジスタ下位 (OPCLR)
アドレス
bit
0067H
7
6
5
4
3
2
1
0
初期値
PDIF
PDIE
OPE5
OPE4
OPE3
OPE2
OPE1
OPE0
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
OPE0
OPT0 出力許可ビット
0
OPT0 端子出力禁止
1
OPT0 端子出力許可
OPE1
OPT1 出力許可ビット
0
OPT1 端子出力禁止
1
OPT1 端子出力許可
OPE2
OPT2 出力許可ビット
0
OPT2 端子出力禁止
1
OPT2 端子出力許可
OPE3
OPT3 出力許可ビット
0
OPT3 端子出力禁止
1
OPT3 端子出力許可
OPE4
OPT4 出力許可ビット
0
OPT4 端子出力禁止
1
OPT4 端子出力許可
OPE5
OPT5 出力許可ビット
0
OPT5 端子出力禁止
1
OPT5 端子出力許可
PDIE
位置検出割込み許可ビット
0
割込みを禁止
1
割込みを許可
位置検出割込み要求フラグビット
PDIF
R/W : リード / ライト可能
( 読出し値は書込み値と同じとなります。)
: 初期値
522
読出し
書込み
0
位置検出割込みなし
このビットをクリア
1
位置検出割込みあり
影響なし
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第 24 章マルチパルスジェネレータ
24.4 マルチパルスジェネレータのレジスタ
表 24.4-2 出力制御レジスタ下位 (OPCLR) の各ビットの機能
ビット名
PDIF:
bit7 位置検出割込み要求
フラグビット
PDIE:
bit6 位置検出割込み許可
ビット
機能
• 位置検出割込み要求フラグです。
• このビットは , 位置検出に対する割込み要求フラグです。CMPE が "1" に設定され
ていて , SNI2 ～ SNI0 ビットが RDA2 ～ RDA0 ビットと比較され一致した場合 , あ
るいは CMPE が "0" に設定されていて , SNI2 ～ SNI0 端子で有効エッジが検出さ
れた場合 , このビットは "1" に設定されます。
• このビットに "1" が設定され , かつ位置検出割込み許可ビット (PDIE) でも "1" が
設定されると , 割込みが生成されます。"0" を書き込んだ場合 , このビットはクリ
アされます。"1" を書き込んでも動作に影響を与えません。
• リードモディファイライト動作時は , 必ず "1" が読み出されます。
• 位置検出の割込みを許可するビットです。
• このビットに "1" が設定され , かつ位置検出割込み要求フラグ (PDIF) にも "1" が
設定されると , 割込みが生成されます。
bit5 OPE5 ～ OPE0:
• OPT5 ～ OPE0 端子の出力許可ビットです。
～ OPT5 ～ OPE0 出力許 • これらのビットが設定されると , OPT5 ～ OPT0 端子への出力が可能になります。
bit0 可ビット
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523
第 24 章マルチパルスジェネレータ
24.4 マルチパルスジェネレータのレジスタ
24.4.2
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出力データレジスタ (OPDUR, OPDLR)
出力データレジスタは , 2 つの 8 ビットタイマレジスタ (OPDUR, OPDLR) で構成さ
れており , OPT5 ～ OPT0 端子への出力データを格納しています。OPDUR は上位バ
イトレジスタで , OPDLR は下位バイトレジスタです。
このレジスタは , 2 つの 8 ビットレジスタで , 出力データレジスタ値の読出しに使用さ
れます。
このレジスタを読み出す場合 , 必ず下記のいずれかの方法でアクセスしてください。
• 「MOVW」命令を使用する (OPDUR レジスタアドレスを読み出すための 16 ビット
アクセス命令を使用する )。
• 「MOV」命令を使用して , まず OPDUR を , 次に OPDLR を読み出します (OPDUR が
読み出されると , OPDLR が更新されます )。
524
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第 24 章マルチパルスジェネレータ
24.4 マルチパルスジェネレータのレジスタ
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■ 出力データレジスタ上位 (OPDUR)
図 24.4-4 出力データレジスタ上位 (OPDUR)
アドレス bit
7
6
5
4
3
2
1
0
初期値
0FDCH
BNKF
RDA2
RDA1
RDA0
OP51
OP50
OP41
OP40
0000XXXXB
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
OPT4 出力波形選択ビット
OP41
OP40
0
0
OPT4 端子が "L" レベルを出力
0
1
OPT4 端子が PPG タイマの出力を出力
1
0
OPT4 端子が PPG タイマの反転出力を
出力
1
1
OPT4 端子が "H" レベルを出力
OP51
OP50
0
0
OPT5 端子が "L" レベルを出力
0
1
OPT5 端子が PPG タイマの出力を出力
1
0
OPT5 端子が PPG タイマの反転出力を
出力
1
1
OPT5 端子が "H" レベルを出力
OPT5 出力波形選択ビット
OPDBRHx/OPDBRLx レジスタ選択ビット
BNKF RDA2 RDA1 RDA0
0
0
0
0
OPDBRH0/OPDBRL0 のデータが OPDUR/OPDLR にロードされる
0
0
0
1
OPDBRH1/OPDBRL1 のデータが OPDUR/OPDLR にロードされる
0
0
1
0
OPDBRH2/OPDBRL2 のデータが OPDUR/OPDLR にロードされる
0
0
1
1
OPDBRH3/OPDBRL3 のデータが OPDUR/OPDLR にロードされる
0
1
0
0
OPDBRH4/OPDBRL4 のデータが OPDUR/OPDLR にロードされる
0
1
0
1
OPDBRH5/OPDBRL5 のデータが OPDUR/OPDLR にロードされる
0
1
1
0
OPDBRH6/OPDBRL6 のデータが OPDUR/OPDLR にロードされる
0
1
1
1
OPDBRH7/OPDBRL7 のデータが OPDUR/OPDLR にロードされる
1
0
0
0
OPDBRH8/OPDBRL8 のデータが OPDUR/OPDLR にロードされる
1
0
0
1
OPDBRH9/OPDBRL9 のデータが OPDUR/OPDLR にロードされる
1
0
1
0
OPDBRHA/OPDBRLA のデータが OPDUR/OPDLR にロードされる
1
0
1
1
OPDBRHB/OPDBRLB のデータが OPDUR/OPDLR にロードされる
その他の値
設定禁止
R/WX : リードオンリ ( 読出し可能。このビットに値
を書き込んでも動作に影響はありません。)
X
: 不定
: 初期値
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24.4 マルチパルスジェネレータのレジスタ
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表 24.4-3 出力データレジスタ上位 (OPDUR) の各ビットの機能
bit7
～
bit4
bit3,
bit2
bit1,
bit0
526
ビット名
機能
BNKF, RDA2,
• これらのビットは ,OPDBRHx/OPDBRLx レジスタのアドレスを示します。また
RDA1, RDA0:
OPDUR/OPDLR レジスタにロードされる出力データバッファレジスタ値を決定
OPDBRHx/OPDBRLx
します。
レジスタ選択ビット
OP51, OP50:
• これらのビットは , OPT5 端子への出力波形の種類を選択します。
OPT5 出力波形選択
ビット
OP41, OP40:
• これらのビットは , OPT4 端子への出力波形の種類を選択します。
OPT4 出力波形選択
ビット
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24.4 マルチパルスジェネレータのレジスタ
MB95390H シリーズ
■ 出力データレジスタ下位 (OPDLR)
図 24.4-5 出力データレジスタ下位 (OPDLR)
アドレスbit
7
6
5
4
3
2
1
0
初期値
0FDDH
OP31
OP30
OP21
OP20
OP11
OP10
OP01
OP00
XXXXXXXXB
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX : リードオンリ ( 読出し可能。このビットに値
を書き込んでも動作に影響はありません。)
X
OPT0 出力波形選択ビット
OP01
OP00
0
0
OPT0 端子が "L" レベルを出力
0
1
OPT0 端子が PPG タイマの出力を出力
1
0
OPT0 端子が PPG タイマの反転出力を
出力
1
1
OPT0 端子が "H" レベルを出力
OP11
OP10
0
0
OPT1 端子が "L" レベルを出力
0
1
OPT1 端子が PPG タイマの出力を出力
1
0
OPT1 端子が PPG タイマの反転出力を
出力
1
1
OPT1 端子が "H" レベルを出力
OP21
OP20
0
0
OPT2 端子が "L" レベルを出力
0
1
OPT2 端子が PPG タイマの出力を出力
1
0
OPT2 端子が PPG タイマの反転出力を
出力
1
1
OPT2 端子が "H" レベルを出力
OP31
OP30
0
0
OPT3 端子が "L" レベルを出力
0
1
OPT3 端子が PPG タイマの出力を出力
1
0
OPT3 端子が PPG タイマの反転出力を
出力
1
1
OPT3 端子が "H" レベルを出力
OPT1 出力波形選択ビット
OPT2 出力波形選択ビット
OPT3 出力波形選択ビット
: 不定
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第 24 章マルチパルスジェネレータ
24.4 マルチパルスジェネレータのレジスタ
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表 24.4-4 出力データレジスタ下位 (OPDLR) の各ビットの機能
bit7,
bit6
bit5,
bit4
bit3,
bit2
bit1,
bit0
528
ビット名
OP31, OP30:
OPT3 出力波形選択
ビット
OP21, OP20:
OPT2 出力波形選択
ビット
OP11, OP10:
OPT1 出力波形選択
ビット
OP01, OP00:
OPT0 出力波形選択
ビット
機能
• これらのビットは , OPT3 端子への出力波形の種類を選択します。
• これらのビットは , OPT2 端子への出力波形の種類を選択します。
• これらのビットは , OPT1 端子への出力波形の種類を選択します。
• これらのビットは , OPT0 端子への出力波形の種類を選択します。
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第 24 章マルチパルスジェネレータ
24.4 マルチパルスジェネレータのレジスタ
MB95390H シリーズ
24.4.3
出力データバッファレジスタ (OPDBRH, OPDBRL)
出力データバッファレジスタは , 12 対のレジスタ (OPDBRHB/OPDBRLB ～
OPDBRH0/OPDBRL0) から構成されています。OPDBRHx は上位バイトレジスタで ,
OPDBRLx は下位バイトレジスタです。OPDBRHx/OPDBRLx レジスタの値は BNKF
によって設定され , データ書込み制御ユニットで生成された書込み信号の立上がり
エッジで , RDA2 ～ RDA0 ビットが OPDUR/OPDLR レジスタにロードされます。
■ 出力データバッファレジスタ上位 (OPDBRH)
図 24.4-6 出力データバッファレジスタ上位 (OPDBRH)
アドレス bit
0FC4H
～
7
6
5
4
3
2
1
0
BNKF
RDA2
RDA1
RDA0
OP51
OP50
OP41
OP40
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
OFDAH
OPT4 出力波形選択ビット
OP41 OP40
0
0
OPT4 端子が “L” レベルを出力
0
1
PT4 端子が PPG タイマの出力を出力
1
0
OPT4 端子が PPG タイマの反転出力を出力
1
1
OPT4 端子が “H” レベルを出力
OPT5 出力波形選択ビット
OP51 OP50
BNK F RDA2 RDA1 RDA0
0
OPT5 端子が “L” レベルを出力
0
1
OPT5 端子が PPG タイマの出力を出力
1
0
OPT5 端子が PPG タイマの反転出力を出力
1
1
OPT5 端子が “H” レベルを出力
OPDBRH/OPDBRLレジスタ選択ビット
次に OPDBRH0/OPDBRL0 が OPDUR/OPDLR にロードされる
0
0
0
0
0
0
0
1
次に OPDBRH1/OPDBRL1 が OPDUR/OPDLR にロードされる
0
0
1
0
次に OPDBRH2/OPDBRL2 が OPDUR/OPDLR にロードされる
0
0
1
1
次に OPDBRH3/OPDBRL3 が OPDUR/OPDLR にロードされる
0
1
0
0
次に OPDBRH4/OPDBRL4 が OPDUR/OPDLR にロードされる
0
1
0
1
次に OPDBRH5/OPDBRL5 が OPDUR/OPDLR にロードされる
0
1
1
0
次に OPDBRH6/OPDBRL6 が OPDUR/OPDLR にロードされる
0
1
1
1
次に OPDBRH7/OPDBRL7 が OPDUR/OPDLR にロードされる
1
0
0
0
次に OPDBRH8/OPDBRL8 が OPDUR/OPDLR にロードされる
1
0
0
1
次に OPDBRH9/OPDBRL9 が OPDUR/OPDLR にロードされる
1
0
1
0
次に OPDBRHA/OPDBRLA が OPDUR/OPDLR にロードされる
1
0
1
1
次に OPDBRHB/OPDBRLB が OPDUR/OPDLR にロードされる
その他の値
R/W
0
設定禁止
: リード/ライト可能(読出し値は書込み値と同じとなります。)
: 初期値
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第 24 章マルチパルスジェネレータ
24.4 マルチパルスジェネレータのレジスタ
MB95390H シリーズ
表 24.4-5 出力データバッファレジスタ上位 (OPDBRH) の各ビットの機能
ビット名
BNKF, RDA2, RDA1,
bit7
RDA0:
～ OPDBRH/OPDBRL
bit4
レジスタ選択ビット
機能
• これらのビットは , OPDBRHx/OPDBRLx レジスタの選択に使用します。選択さ
れたレジスタの値は , OPDUR/OPDLR レジスタにロードされます。
OP51, OP50:
bit3,
OPT5 出力波形選択
bit2
ビット
• これらのビットは出力波形の種類を選択します。
この波形は , 指定した出力データバッファレジスタの値が OPDUR/OPDLR レジ
スタへロードされた後 , OPT5 端子へ出力されます。
OP41, OP40:
bit1,
OPT4 出力波形選択
bit0
ビット
• これらのビットは出力波形の種類を選択します。
この波形は , 指定した出力データバッファレジスタの値が OPDUR/OPDLR レジ
スタへロードされた後 , OPT4 端子へ出力されます。
530
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第 24 章マルチパルスジェネレータ
24.4 マルチパルスジェネレータのレジスタ
MB95390H シリーズ
■ 出力データバッファレジスタ下位 (OPDBRL)
図 24.4-7 出力データバッファレジスタ下位 (OPDBRL)
アドレス bit
7
6
5
4
3
2
1
0
初期値
0FC5H
～ 0FDBH
OP31
OP30
OP21
OP20
OP11
OP10
OP01
OP00
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W : リード / ライト可能
( 読出し値は書込み値と同じとなります。)
OPT0 出力波形選択ビット
OP01
OP00
0
0
OPT0 端子が "L" レベルを出力
0
1
OPT0 端子が PPG タイマの出力を出力
1
0
OPT0 端子が PPG タイマの反転出力を
出力
1
1
OPT0 端子が "H" レベルを出力
OP11
OP10
0
0
OPT1 端子が "L" レベルを出力
0
1
OPT1 端子が PPG タイマの出力を出力
1
0
OPT1 端子が PPG タイマの反転出力を
出力
1
1
OPT1 端子が "H" レベルを出力
OP21
OP20
0
0
OPT2 端子が "L" レベルを出力
0
1
OPT2 端子が PPG タイマの出力を出力
1
0
OPT2 端子が PPG タイマの反転出力を
出力
1
1
OPT2 端子が "H" レベルを出力
OP31
OP30
0
0
OPT3 端子が "L" レベルを出力
0
1
OPT3 端子が PPG タイマの出力を出力
1
0
OPT3 端子が PPG タイマの反転出力を
出力
1
1
OPT3 端子が "H" レベルを出力
OPT1 出力波形選択ビット
OPT2 出力波形選択ビット
OPT3 出力波形選択ビット
: 初期値
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531
第 24 章マルチパルスジェネレータ
24.4 マルチパルスジェネレータのレジスタ
MB95390H シリーズ
表 24.4-6 出力データバッファレジスタ下位 (OPDBRL) の各ビットの機能
ビット名
OP31, OP30:
bit7,
OPT3 出力
bit6
波形選択ビット
機能
• これらのビットは出力波形の種類を選択します。
この波形は , 指定した出力データバッファレジスタの値が OPDUR/OPDLR レジ
スタへロードされた後 , OPT3 端子へ出力されます。
OP21, OP20:
bit5,
OPT2 出力
bit4
波形選択ビット
• これらのビットは出力波形の種類を選択します。
この波形は , 指定した出力データバッファレジスタの値が OPDUR/OPDLR レジ
スタへロードされた後 , OPT2 端子へ出力されます。
OP11, OP10:
bit3,
OPT1 出力
bit2
波形選択ビット
• これらのビットは出力波形の種類を選択します。
この波形は , 指定した出力データバッファレジスタの値が OPDUR/OPDLR レジ
スタへロードされた後 , OPT1 端子へ出力されます。
OP01, OP00:
bit1,
OPT0 出力
bit0
波形選択ビット
• これらのビットは出力波形の種類を選択します。
この波形は , 指定した出力データバッファレジスタの値が OPDUR/OPDLR レジ
スタへロードされた後 , OPT0 端子へ出力されます。
532
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第 24 章マルチパルスジェネレータ
24.4 マルチパルスジェネレータのレジスタ
MB95390H シリーズ
24.4.4
入力制御レジスタ (IPCUR, IPCLR)
入力制御レジスタは , 2 つの 8 ビットレジスタで構成されており , 位置検出入力の制
御をします。IPCUR は上位バイトレジスタで , IPCLR は下位バイトレジスタです。
■ 入力制御レジスタ上位 (IPCUR)
図 24.4-8 入力制御レジスタ上位 (IPCUR)
アドレス bit
7
6
5
4
3
2
1
0
初期値
0068H
WTS1
WTS0
CPIF
CPIE
CPD2
CPD1
CPD0
CMPE
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
位置検出コンペア許可ビット
CMPE
0
コンペア動作を禁止 ( 初期値 )
1
コンペア動作を許可
コンペアビット
CPD2 CPD1 CPD0
0
0
0
RDA2 ～ RDA0 = 000 の場合 , コンペア一致
0
0
1
RDA2 ～ RDA0 = 001 の場合 , コンペア一致
0
1
0
RDA2 ～ RDA0 = 010 の場合 , コンペア一致
0
1
1
RDA2 ～ RDA0 = 011 の場合 , コンペア一致
1
0
0
RDA2 ～ RDA0 = 100 の場合 , コンペア一致
1
0
1
RDA2 ～ RDA0 = 101 の場合 , コンペア一致
1
1
0
RDA2 ～ RDA0 = 110 の場合 , コンペア一致
1
1
1
RDA2 ～ RDA0 = 111 の場合 , コンペア一致
CPIE
コンペア割込み要求許可ビット
0
割込みを禁止 ( 初期値 )
1
割込みを許可
コンペア割込み要求フラグビット
CPIF
WTS1
R/W
: リード / ライト可能
( 読出し値は書込み値と同じと
なります。)
: 初期値
CM26-10129-1
読込み
書込み
0
コンペア割込みなし
このビットをクリア
1
コンペア割込みあり
影響なし
WTS0
PPG エッジ同期選択ビット
0
0
同期なし ( 初期値 )
0
1
立上りエッジ同期↑
1
0
立下りエッジ同期 ↓
1
1
両エッジ同期↑ & ↓
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533
第 24 章マルチパルスジェネレータ
24.4 マルチパルスジェネレータのレジスタ
MB95390H シリーズ
表 24.4-7 入力制御レジスタ上位 (IPCUR) の各ビットの機能
ビット名
機能
WTS1, WTS0:
• これらのビットは , 次の PPG 信号と書込みタイミングとの同期エッジを選択しま
bit7,
PPG エッジ同期選択
す。
bit6
ビット
• コンペア割込み要求フラグです。
• 比較回路に対してコンペア割込みを要求するフラグです。RDA2 ～ RDA0 ビット
が CPD2 ～ CPD0 ビットと比較され一致すると , このビットは "1" に設定されま
す。
CPIF:
bit5 コンペア割込み要求 • コンペア割込み要求許可ビット (CPIE) が "1" に設定されていると , 割込みが生成
フラグビット
されます。
• "0" を書き込むことで , このビットはクリアされます。"1" を書き込んでも動作に
影響を与えません。
• リードモディファイライト動作時は , 必ず "1" が読み出されます。
CPIE:
bit4 コンペア割込み要求
許可ビット
• コンペア割込みを許可するビットです。
• このビットが "1" に設定され , かつコンペア割込み要求フラグ (CPIF) も "1" に設
定されると , 割込みが生成されます。
bit3
CPD2, CPD1, CPD0:
～
コンペアビット
bit1
• これらのビットは , 出力データレジスタの RDA2 ～ RDA0 ビットと比較されま
す。これらのビットの値が RDA2 ～ RDA0 ビットの値と一致すると , コンペア割
込み要求フラグビット (CPIF) が "1" に設定されます。
CMPE:
bit0 位置検出コンペア許
可ビット
• このビットは , 位置検出のコンペア動作を許可します。
534
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第 24 章マルチパルスジェネレータ
24.4 マルチパルスジェネレータのレジスタ
MB95390H シリーズ
■ 入力制御レジスタ下位 (IPCLR)
図 24.4-9 入力制御レジスタ下位 (IPCLR)
アドレス bit
7
6
5
4
3
2
1
0
初期値
0069H
CPE1
CPE0
SNC2
SNC1
SNC0
SEE2
SEE1
SEE0
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
SEE0
SNI0 許可ビット
0
SNI0 エッジ検出を禁止 ( 初期値 )
1
SNI0 エッジ検出を許可
SEE1
SNI1 許可ビット
0
SNI1 エッジ検出を禁止 ( 初期値 )
1
SNI1 エッジ検出を許可
SEE2
SNI2 許可ビット
0
SNI2 エッジ検出を禁止 ( 初期値 )
1
SNI2 エッジ検出を許可
SNC0
SNI0 ノイズフィルタ許可ビット
0
SNI0 入力がノイズ除去回路を経由しない
1
SNI0 入力がノイズ除去回路を経由する
SNI1 ノイズフィルタ許可ビット
SNC1
0
SNI1 入力がノイズ除去回路を経由しない
1
SNI1 入力がノイズ除去回路を経由する
SNI2 ノイズフィルタ許可ビット
SNC2
0
SNI2 入力がノイズ除去回路を経由しない
1
SNI2 入力がノイズ除去回路を経由する
CPE1
CPE0
入力エッジ極性選択ビット
0
0
エッジ検出なし ( 停止状態 ) ( 初期値 )
0
1
立上りエッジ検出↑
1
0
立下りエッジ検出 ↓
1
1
両エッジ検出↑ & ↓
R/W : リード / ライト可能
( 読出し値は書込み値と同じとなります。)
: 初期値
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535
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24.4 マルチパルスジェネレータのレジスタ
MB95390H シリーズ
表 24.4-8 入力制御レジスタ下位 (IPCLR) の各ビットの機能
ビット名
CPE1, CPE0:
bit7,
bit6 入力エッジ極性選択
ビット
bit5 SNC2, SNC1, SNC0:
～ SNI2 ～ SNI0 ノイズ
bit3 フィルタ許可ビット
bit2 SEE2, SEE1, SEE0:
～ SNI2 ～ SNI0 許可
bit0 ビット
536
機能
• 入力エッジ極性を選択するビットです。
• これらのビットは , 位置検出の入力エッジ極性を選択します。位置検出は , これ
らのビットに設定された入力エッジ極性に従って動作します。
• これらのビットは , SNI2 ～ SNI0 端子入力が有効であるときにノイズ除去機能を
選択します。
• ノイズ除去回路は , アクティブレベルが入力されたとき内部 n- ビットカウンタを
開始します ("n" の値は , ノイズキャンセル制御レジスタの S21,S20, S11,S10 およ
び S01,S00 ビットの設定に応じて , 2, 3, 4 または 5 をとることができます )。カウ
ンタでオーバフローが発生するまでアクティブレベルが保持されると , 回路は
SNI2 ～ SNI0 端子からの入力を受け付けます。したがって , 除去可能なノイズの
パルス幅は約 2n マシンサイクルです。
( 注意事項 ) ノイズ除去回路が有効の場合でも , 入力は内部クロックが停止してい
るモード (STOP モードなど ) の時は無効です。
• SNI2 ～ SNI0 端子のエッジ検出を許可するビットです。
• これらのビットに "1" が設定されると , SNI2 ～ SNI0 端子のエッジ検出が許可さ
れます。
• これらのビットは , 入力制御レジスタ上位の CMPE ビットに "0" を設定する前
に設定してください。
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第 24 章マルチパルスジェネレータ
24.4 マルチパルスジェネレータのレジスタ
MB95390H シリーズ
24.4.5
コンペアクリアレジスタ (CPCUR, CPCLR)
コンペアクリアレジスタは 2 つの 8 ビットレジスタ (CPCUR, CPCLR) で構成されて
います。CPCUR は上位バイトレジスタで , CPCLR は下位バイトレジスタです。
これらのレジスタの値が 16 ビットタイマのカウント値と一致すると , 16 ビットタイ
マは "0000H" にリセットされます。
■ コンペアクリアレジスタ (CPCUR, CPCLR)
このレジスタは , 2 つの 8 ビットレジスタで構成されており , コンペアクリアレジスタ
値の保持に使用されます。
このレジスタの読出しや書込みをする場合 , 必ず下記のいずれかの方法でアクセスし
てください。
• 「MOVW」命令を使用する (16 ビットアクセス命令を使用して , CPCUR レジスタア
ドレスのに対する読出しまたは書込みを行う )。
• 「MOV」命令を使用して CPCUR → CPCLR の順番で読出しまたは書込みを行う。
コンペアクリアレジスタ上位 / コンペアクリアレジスタ下位は 2 つの 8 ビットレジス
タで , 16 ビットタイマのカウント値を比較するために使用します。このレジスタの初
期値は不定なため , 動作開始前に値を設定する必要があります。
＜注意事項＞
これらのレジスタへアクセスする場合は , ワードアクセス命令をご使用ください。
このレジスタが 16 ビットタイマのカウント値と一致すると , 16 ビットタイマは "0000H"
にリセットされ , コンペアクリア割込み要求フラグが設定されます。また , 割込み動作が
許可されている場合 , 割込み要求が CPU に送られます。
コンペアクリアレジスタ上位 (CPCUR) およびコンペアクリアレジスタ下位 (CPCLR) に
タイマカウンタ値と同じ値がロードされると , 同じカウンタ値が次回発生するまでコンペ
ア動作は行われません。
図 24.4-10 コンペアクリアレジスタ (CPCUR, CPCLR)
コンペアクリアレジスタ ( 上位 )
bit7
アドレス
0FDEH
CPCUR
CL15
R/W
bit6
CL14
R/W
bit5
CL13
R/W
bit4
CL12
R/W
bit3
CL11
R/W
bit2
CL10
R/W
bit1
CL09
R/W
bit0
CL08
R/W
初期値
XXXXXXXXB
コンペアクリアレジスタ ( 下位 )
bit7
アドレス
0FDFH
CPCLR
CL07
R/W
bit6
CL06
R/W
bit5
CL05
R/W
bit4
CL04
R/W
bit3
CL03
R/W
bit2
CL02
R/W
bit1
CL01
R/W
bit0
CL00
R/W
初期値
XXXXXXXXB
R/W
X
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: リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
: 不定
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24.4 マルチパルスジェネレータのレジスタ
MB95390H シリーズ
タイマバッファレジスタ (TMBUR, TMBLR)
24.4.6
タイマバッファレジスタは , 2 つの 8 ビットレジスタ (TMBUR, TMBLR) で構成され
ており , 16 ビットタイマのカウント値を読み出すために使用します。TMBUR は上位
バイトレジスタで , TMBLR は下位バイトレジスタです。
■ タイマバッファレジスタ (TMBUR, TMBLR)
このレジスタは 2 つの 8 ビットレジスタで構成されており , タイマバッファレジスタ値
の保持に使用されます。
このレジスタを読み出す場合 , 必ず下記のいずれかの方法でアクセスしてください。
• 「MOVW」命令を使用する (16 ビットアクセス命令を使用して TMBUR レジスタア
ドレスを読み出す )。
• 「MOV」命令を使用して TMBUR → TMBLR の順番で読出しまたは書込みを行う。
タイマバッファレジスタ上位 / タイマバッファレジスタ下位は , 書込みタイミングまた
は位置検出トリガが生成された時点の 16 ビットタイマのカウント値を格納します。こ
の後 , カウンタは "0000H" にクリアされます。
＜注意事項＞
TMBUR/TMBLR へアクセスするときは , ワードアクセス命令のみをご使用ください。
図 24.4-11 タイマバッファレジスタ (TMBUR, TMBLR)
タイマバッファレジスタ ( 上位 )
bit7
bit6
アドレス
0FE2H
TMBUR
T15
T14
R/WX R/WX
bit5
T13
R/WX
bit4
T12
R/WX
bit3
T11
R/WX
bit2
T10
R/WX
bit1
T09
R/WX
bit0
初期値
T08 XXXXXXXXB
R/WX
タイマバッファレジスタ ( 下位 )
bit7
bit6
アドレス
0FE3H
TMBLR
T07
T06
R/WX R/WX
bit5
T05
R/WX
bit4
T04
R/WX
bit3
T03
R/WX
bit2
T02
R/WX
bit1
T01
R/WX
bit0
初期値
T00 XXXXXXXXB
R/WX
R/WX
X
538
: リードオンリ ( 読出し可能。このビットに値を書き込んでも動作に影響はありません。)
: 不定
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第 24 章マルチパルスジェネレータ
24.4 マルチパルスジェネレータのレジスタ
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24.4.7
タイマ制御状態レジスタ (TCSR)
タイマ制御状態レジスタ (TCSR) は , 16 ビットタイマの動作を制御するために使用
します。
■ タイマ制御状態レジスタ (TCSR)
図 24.4-12 タイマ制御状態レジスタ (TCSR)
アドレス bit
006BH
7
6
5
4
3
2
1
0
TCLR
MODE
ICLR
ICRE
TMEN
CLK2
CLK1
CLK0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
クロック周波数選択ビット
CLK2
CLK1
CLK0
カウント
クロック
MCLK
16 MHz
MCLK
8 MHz
MCLK
4 MHz
MCLK
1 MHz
0
0
0
MCLK
62.5 ns
125 ns
0.25 μs
1 μs
0.5 μs
2 μs
0
0
1
MCLK/2
125 ns
0.25 μs
0
1
0
MCLK/4
0.25 μs
0.5 μs
1 μs
4 μs
0
1
1
MCLK/8
0.5 μs
1 μs
2 μs
8 μs
1
0
0
MCLK/16
1 μs
2 μs
4 μs
16 μs
1
0
1
MCLK/32
2 μs
4 μs
8 μs
32 μs
1
1
0
MCLK/64
4 μs
8 μs
16 μs
64 μs
1
1
1
MCLK/128
8 μs
16 μs
32 μs
128 μs
MCLK: マシンサイクル
タイマ許可ビット
TMEN
0
カウント禁止
1
カウント許可
コンペアクリア割込み要求許可ビット
ICRE
0
割込み禁止
1
割込み許可
コンペアクリア割込み要求フラグビット
ICLR
読出し
書込み
0
割込み要求なし
このビットをクリア
1
割込み要求あり
影響なし
タイマリセット条件ビット
MODE
0
タイマは書込みタイミングがトリガとなりリセットされる
1
タイマは位置検出がトリガとなりリセットされる
タイマクリアビット
TCLR
0
R/W
: リード/ライト可能
(読出し値は書込み値と同じとなります。)
: 初期値
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読出し
書込み
影響なし
読出し値は常に “0”
1
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カウンタを “0000H” に初期化
539
第 24 章マルチパルスジェネレータ
24.4 マルチパルスジェネレータのレジスタ
MB95390H シリーズ
表 24.4-9 タイマ制御状態レジスタ (TCSR) の各ビットの機能
ビット名
bit7
TCLR:
タイマクリアビット
機能
• 読出し値は常に "0" です。
• "0" を書き込んでも動作に影響を与えません。
• このビットに "1" を書き込むと , カウンタは "0000H" へ初期化されます。
MODE:
bit6 タイマリセット条件
ビット
• このビットは , 16 ビットタイマのリセット条件を設定します。
• "0" の場合 , 16 ビットタイマは書込みタイミング信号でリセットされます。
• "1" の場合 , 16 ビットタイマは位置検出信号でリセットされます。
( 注意事項 ) タイマ値のリセットは , タイマ値の変更時点で行われます。
ICLR:
bit5 コンペアクリア割込
み要求フラグビット
• このビットはコンペアクリアの割込み要求フラグです。
• コンペアクリアレジスタと 16 ビットタイマ値が一致すると , カウンタがクリア
され , このビットには "1" が設定されます。
• コンペアクリア割込み要求許可ビット (bit12: ICRE) に "1" が設定されると , 割込
みが生成されます。
• "0" を書き込むと , このビットはクリアされます。
• "1" を書き込んでも動作に影響を与えません。
• リードモディファイライト動作時は , 常に "1" が読み出されます。
ICRE:
bit4 コンペアクリア割込
み要求許可ビット
• コンペアクリアの割込み要求許可ビットです。
• このビットが "1" の場合で , コンペアクリア割込み要求フラグビット (bit13:
ICLR) に "1" が設定されると , 割込みが生成されます。
bit3
TMEN:
タイマ許可ビット
bit2 CLK2, CLK1, CLK0:
～クロック周波数選択
bit0 ビット
540
• このビットは , 16 ビットタイマのカウントを許可または禁止します。
• このビットに "0" を書き込むと , 16 ビットタイマのカウントが禁止されます。
• このビットに "1" を書き込むと , 16 ビットタイマのカウントが許可されます。
( 注意事項 ) 16 ビットタイマが禁止されている場合は , 出力コンペア動作も禁止に
なります。
• 16 ビットタイマのカウントクロックを選択するためのビットです。
( 注意事項 ) これらのビットが更新されると直ちにクロックが変更されるので ,
ビットの変更はタイマ停止状態の間に行うことを推奨します。
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第 24 章マルチパルスジェネレータ
24.4 マルチパルスジェネレータのレジスタ
MB95390H シリーズ
24.4.8
ノイズキャンセル制御レジスタ (NCCR)
ノイズキャンセル制御レジスタ (NCCR) は , DTTI 端子および SNIx 端子で除去する
ノイズパルス幅を制御するために使用します。
■ ノイズキャンセル制御レジスタ (NCCR)
図 24.4-13 ノイズキャンセル制御レジスタ (NCCR)
アドレス bit
7
6
5
4
3
2
1
0
初期値
006AH
S21
S20
S11
S10
S01
S00
D1
D0
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
D1
R/W : リード / ライト可能
( 読出し値は書込み値と同じとなります。)
: 初期値
CM26-10129-1
D0
DTTI ノイズ幅選択ビット
0
0
4 マシンサイクルノイズを除去する
0
1
8 マシンサイクルノイズを除去する
1
0
16 マシンサイクルノイズを除去する
1
1
32 マシンサイクルノイズを除去する
S01
S00
SNI0 ノイズ幅選択ビット
0
0
4 マシンサイクルノイズを除去する
0
1
8 マシンサイクルノイズを除去する
1
0
16 マシンサイクルノイズを除去する
1
1
32 マシンサイクルノイズを除去する
S11
S10
SNI1 ノイズ幅選択ビット
0
0
4 マシンサイクルノイズを除去する
0
1
8 マシンサイクルノイズを除去する
1
0
16 マシンサイクルノイズを除去する
1
1
32 マシンサイクルノイズを除去する
S21
S20
SNI2 ノイズ幅選択ビット
0
0
4 マシンサイクルノイズを除去する
0
1
8 マシンサイクルノイズを除去する
1
0
16 マシンサイクルノイズを除去する
1
1
32 マシンサイクルノイズを除去する
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541
第 24 章マルチパルスジェネレータ
24.4 マルチパルスジェネレータのレジスタ
MB95390H シリーズ
表 24.4-10 ノイズキャンセル制御レジスタ (NCCR) の各ビットの機能
ビット名
bit7, S21, S20:
bit6 ノイズ幅選択ビット
bit5, S11, S10:
bit4 ノイズ幅選択ビット
bit3, S01, S00:
bit2 ノイズ幅選択ビット
bit1, D1, D0:
bit0 ノイズ幅選択ビット
542
機能
• これらのビットは , SNI2 端子の除去対象ノイズパルス幅を指定します。
• これらのビットは , SNI1 端子の除去対象ノイズパルス幅を指定します。
• これらのビットは , SNI0 端子の除去対象ノイズパルス幅を指定します。
• これらのビットは , DTTI 端子の除去対象ノイズパルス幅を指定します。
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第 24 章マルチパルスジェネレータ
24.5 マルチパルスジェネレータの割込み
MB95390H シリーズ
24.5
マルチパルスジェネレータの割込み
マルチパルスジェネレータは , 以下の場合に割込み要求を生成できます。
• 書込みタイミング出力がデータ書込み制御ユニットで生成された
• 有効な位置検出入力が検出された
• 入力制御レジスタ上位(IPCUR)のCPD2～CPD0と出力データレジスタ下位 (OPDUR)
の RDA2 ～ RDA0 の間でコンペア一致が検出された
• 16 ビットタイマでコンペアクリアが生成された
• DTTI が下位信号レベルに変化した
■ マルチパルスジェネレータの割込み
マルチパルスジェネレータで生成される割込みには , 以下の 5 種類があります。
• 書込みタイミング割込み
• コンペアクリア割込み
• 位置検出割込み
• コンペア一致割込み
• DTTI 割込み
コンペアクリア割込みは書込みタイミング割込みと , コンペア一致割込みは位置検出
割込みと割込みベクタを共用します。
● 書込みタイミング割込み
出力制御レジスタ上位 (OPCUR) の WTIE ビットに "1" が設定されている場合 , データ
書込み制御回路によって書込みタイミングが生成されると , この書込みタイミング割
込みが生成され , 12 対の出力データバッファレジスタ (OPDBRHB/OPDBRLB ～
OPDBRH0/OPDBRL0) のいずれかから , 出力データレジスタ (OPDUR, OPDLR) へデー
タが送られます。
この割込みが生成されると , 出力制御レジスタ上位 (OPCUR：WTIF) の書込みタイミン
グ割込み要求フラグビットが "1" に設定されます。
● コンペアクリア割込み
タイマ制御状態レジスタ (TCSR) の ICRE ビットに "1" が設定されている場合 , 16 ビッ
トタイマ値とコンペア値が一致すると , コンペアクリア割込みが生成されます。
この割込みが生成されると , タイマ制御状態レジスタ (TCSR) の ICLR ビットが "1" に
設定されます。
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543
第 24 章マルチパルスジェネレータ
24.5 マルチパルスジェネレータの割込み
MB95390H シリーズ
● 位置検出タイミング割込み
出力制御レジスタ下位 (OPCLR)の PDIE ビットが "1" に設定されている場合, 位置検出
回路によって書込みタイミングが出力されると, この位置検出割込みが生成され, 12 対
の出力データバッファレジスタ (OPDBRHB/OPDBRLB ～ OPDBRH0/OPDBRL0) のいず
れかから , 出力データレジスタ (OPDUR, OPDLR) へデータが送られます。書込みタイ
ミング出力が生成されるのは , 位置入力 (SNI2 ～ SNI0) のレベルと出力データレジス
タ上位 (OPDUR) の RDA2 ～ RDA0 ビットとの間でコンペア一致が検出された場合 ,
または 3 つの異なるエッジ設定のいずれかが設定されている位置入力 (SNI2 ～ SNI0)
でエッジが検出された場合です。
この割込みが生成されると , 出力制御レジスタ下位 (OPCLR) の PDIF ビットに "1" が
設定されます。
● コンペア一致割込み
入力制御レジスタ上位 (IPCUR) の CPIE ビットに "1" が設定されている場合 , 出力デー
タレジスタ上位 (OPDUR) の RDA2 ～ RDA0 ビットが入力制御レジスタ上位 (IPCUR)
の CPD2 ～ CPD0 ビットと一致すると , コンペア一致割込みが生成されます。
この割込みが生成されると , 入力制御レジスタ上位 (IPCUR) の CPIF ビットが "1" に設
定されます。
● DTTI 割込み
出力制御レジスタ上位 (OPCUR) の DTIE ビットが "1" に設定されている場合 , DTTI 端
子で "L" レベル入力が検出されると DTTI 割込みが生成されます。
この割込みが生成されると , 出力制御レジスタ上位 (OPCUR) の DTIF ビットが "1" に
設定されます。
■ マルチパルスジェネレータの割込み要因
IRQ04 : この割込みは , DTTI 割込みが発生すると生成されます。
DTTI 割込みは , 出力制御レジスタ上位 (OPCUR) の DTIE ビットが "1" に設
定されており , DTTI 端子で "L" レベル入力が検出されると生成されます。
IRQ16 : この割込みは , 書込みタイミング割込みまたはコンペアクリア割込みのいず
れかが発生すると生成されます。
出力制御レジスタ上位 (OPCUR) の DTIE ビットが "1" に設定されている場
合に , データ書込み制御回路から書込みタイミング信号が生成されると , 書込
みタイミング割込みが生成されます。
コンペアクリア割込みが生成されるのは , タイマ制御状態レジスタ (TCSR) の
ICSR ビットが "1" に設定されている場合に, 16 ビットタイマのカウント値が
コンペアクリアレジスタ (CPCUR, CPCLR) と一致したときです。
544
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第 24 章マルチパルスジェネレータ
24.5 マルチパルスジェネレータの割込み
MB95390H シリーズ
IRQ17 : この割込みは , 位置検出割込みまたはコンペア一致割込みのいずれかが発生
すると生成されます。
出力制御レジスタ上位 (OPCUR) の PDIE ビットが "1" に設定されている場合
に , SNI2 ～ SNI0 で有効エッジが検出されると , 位置検出割込みが生成されま
す。
コンペア一致割込みが生成されるのは , 入力制御レジスタ上位 (IPCUR) の
CPIE ビットが "1" に設定されている場合に , 入力制御レジスタ上位 (IPCUR)
の CPD2 ～ CPD0 ビットの値が , 出力データレジスタ上位 (OPDUR) の RDA2
～ RDA0 ビットの値と一致したときです。
■ マルチパルスジェネレータの割込みに関連するレジスタとベクタテーブルの
アドレス
表 24.5-1 マルチパルスジェネレータの割込みに関連するレジスタとベクタテーブルのアドレス
割込み要因
割込み要求番号
割込みレベルセットレジスタ
レジスタ名
ビット名
ILR1
L04
ベクタテーブルのアドレス
上位
下位
FFF2H
FFF3H
MPG(DTTI)*1
IRQ04
MPG( 書込みタイ
ミングまたはコ
ンペアクリア )*2
IRQ16
ILR4
L16
FFDBH
FFDAH
MPG( 位置検出ま
たはコンペア一
致 )*3
IRQ17
ILR4
L17
FFD9H
FFD8H
*1: MPG(DTTI) は UART/SIO ch. 0 と同じ割込み要求番号とベクタテーブルを使用します。
*2: MPG( 書込みタイミング / コンペアクリア ) は 16 ビットリロードタイマ ch.1 および I2C と同
じ割込み要求番号とベクタテーブルアドレスを使用します。
*3: MPG( 位置検出 / コンペア一致 ) は 16 ビット PPG タイマ ch.1 と同じ割込み要求番号とベク
タテーブルを使用します。
各周辺機能のそれぞれの割込み要求番号およびベクタテーブルのアドレスについては
「付録 B 割込み要因一覧表」を参照してください。
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545
第 24 章マルチパルスジェネレータ
24.6 マルチパルスジェネレータの動作
24.6
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マルチパルスジェネレータの動作
マルチパルスジェネレータの動作について説明します。OPTx 端子は , 出力データレ
ジスタ (OPDUR, OPDLR) の OPx1/OPx0 ビットの設定に従って , 対応する種類の波
形 ("H", "L" または PPG 出力 ) を出力します。詳しくは , 表 24.6-1 を参照してくだ
さい。
■ 出力データレジスタのブロックダイヤグラム
図 24.6-1 出力データレジスタのブロックダイヤグラム
546
位置検出回路
16 ビット PPG タイマ
出力データレジスタ
OPT5
OPT4
OPT3
OPT2
出力制御回路
OP51/OP50
OP41/OP40
OP31/OP30
OP21/OP20
OP11/OP10
OP01/OP00
OPT1
OPT0
DTTI
デコーダ
出力データバッファレジスタ x 12
データ書込み制御ユニット
16 ビットリロードタイマ
BNKF/RDA2
RDA1/RDA0
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第 24 章マルチパルスジェネレータ
24.6 マルチパルスジェネレータの動作
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■ 出力データレジスタ (OPDUR, OPDLR)
出力データレジスタ (OPDUR, OPDLR) の値は , データ書込み制御ユニットで生成され
た書込みタイミング信号 (WTO) に従って , 出力データバッファレジスタ (OPDBRHB/
OPDBRLB ～ OPDBRH0/OPDBRL0) から受取られます。また , OPTx 出力波形は更新さ
れます。さらに , 出力レベルは DTTI 端子入力により強制的に固定されます。
表 24.6-1 出力データレジスタ (OPDUR, OPDLR)
OPx1,OPx0 設定
OPTx 出力
OPx1,OPx0 = 0,0
下位レベル
OPx1,OPx0 = 0,1
16 ビット PPG タイマ出力
OPx1,OPx0 = 1,0
16 ビット PPG タイマ反転出力
OPx1,OPx0 = 1,1
上位レベル
OPTx 出力波形タイミングダイヤグラムを図 24.6-2 に示します。
■ OPTx 出力波形タイミングダイヤグラム (WTS1,WTS0 = 00B)
図 24.6-2 OPTx 出力波形タイミングダイヤグラム (WTS1,WTS0 = 00B)
WTO
OPx1,
OPx0
(OPDUR,
OPDLR)
PPG
00
01
11
10
OPTx
L 出力
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PPG 出力
H 出力
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PPG 反転出力
547
第 24 章マルチパルスジェネレータ
24.6 マルチパルスジェネレータの動作
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位置検出の動作
24.6.1
位置検出回路の動作について説明します。有効な位置が検出されると , データ書込み
タイミング出力 (WTIN1) がデータ書込み制御ユニットに対して生成されます。また
出力制御レジスタ (OPCLR: PDIE) が "1" に設定されている場合 , 位置検出割込みが
生成されます。
■ 位置検出の動作
WTIN1 信号は , 以下の条件が満たされると位置検出回路で生成されます。
• SNI2 ～ SNI0 端子と RDA2 ～ RDA0 ビットの間でコンペア一致が検出された ( この
コンペア一致のトリガは , SNI2 ～ SNI0 端子の有効エッジ )
• 対応する SEEx ビットにより , SNIx で有効エッジが検出された
入力制御レジスタ上位 (IPCUR) の CMPE ビットが "0" に設定されると , SEE2 ～ SEE0
によって許可された SNIx 端子のエッジ検出のみが , 位置検出のためのエッジ検出動作
を行います。例えば , SEE0 ビットのみが "1" に設定されている場合で , SNI0 端子への
入力エッジが有効な場合 , データ書込み出力信号は SNI0 端子で有効エッジが検出され
たときのみ生成されます。CMPE = 0 のときのエッジ検出のタイミングダイヤグラムに
ついては , 図 24.6-3 を参照してください。
入力制御レジスタ上位 (IPCUR) の CMPE ビットが "1" に設定されると , SNI2 ～ SNI0
が RDA2 ～ RDA0 ビットと比較されます。この比較は , SNI2 ～ SNI0 端子のいずれか
のエッジが変化するとトリガされます。CMPE = 1 のときのエッジ検出のタイミングダ
イヤグラムについては , 図 24.6-4 を参照してください。
■ エッジ検出タイミングダイヤグラム (CMPE = 0)
図 24.6-3 エッジ検出タイミングダイヤグラム (CMPE = 0)
CMPE
CPE1,
CPE0
01
10
11
立下りエッジ
検出
両エッジ
検出
SNI2
SNI1
SNI0
WTIN1
立上りエッジ
検出
548
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24.6 マルチパルスジェネレータの動作
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■ 両エッジ検出と SNIx/RDAx コンペアタイミングダイヤグラム (CMPE = 1)
図 24.6-4 両エッジ検出と SNIx/RDAx コンペアタイミングダイヤグラム (CMPE = 1)
CMPE
CPE1,
CPE0
RDA2 ～
RDA0
(OPDUR)
11
110
010
001
SNI2
SNI1
SNI0
WTIN1
コンペア
一致
コンペア
一致
コンペア
一致
■ WTIN1 出力条件とレジスタ設定
表 24.6-2 WTIN1 出力状態とレジスタ設定
WTIN1 出力状態
CMPE
CPE1
CPE0
SEEx
0
0
0
0
出力なし ( 初期値 )
0
X
X
0
出力なし
0
0
0
1
出力なし
0
0
1
1
SNIx 立上りエッジを検出する
0
1
0
1
SNIx 立下がりエッジを検出する
0
1
1
1
SNIx 両エッジを検出する
1
0
0
X
設定禁止
1
0
1
X
SNIx 立上りエッジと SNIx/RDAx コンペア一致を検出す
る
1
1
0
X
SNIx 立下りエッジと SNIx/RDAx コンペア一致を検出す
る
1
1
1
X
SNIx 両エッジと SNIx/RDAx コンペア一致を検出する
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24.6 マルチパルスジェネレータの動作
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＜注意事項＞
CMPE = 1 のとき , SEEx には "0" を設定してください。SEEx に "1" を設定することは推
奨しません。
550
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24.6 マルチパルスジェネレータの動作
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24.6.2
データ書込み制御ユニットの動作
データ書込み制御ユニットは, 出力データバッファレジスタ (OPDBRHx, OPDBRLx)
から出力データレジスタ (OPDUR, OPDLR) へデータを転送するために必要となる書
込みタイミング出力 (WTO) を生成します。
■ データ書込み制御ユニットの動作
書込みタイミング出力 (WTO) は , 以下の場合に生成されます。
• ソフトウェアによって出力データバッファレジスタ 0 (OPDBRH0, OPDBRL0) に値
が書き込まれた
• 16 ビットリロードタイマのアンダフローによりトリガされた
• 16 ビットリロードタイマのアンダフローによりトリガされた (16 ビットタイマは位
置検出比較回路により開始 )
• 位置検出入力 (SNI2 ～ SNI0) によってトリガされた (16 ビットリロードタイマが遅
延を発生 )
• 16 ビットリロードタイマのアンダフローまたは位置検出入力によりトリガされた
WTO の生成要因は, 出力制御レジスタ上位 (OPCUR) の OPS2 ～ OPS0 ビットの値を設
定することで定義されます。
■ OPDBRH0/OPDBRL0 の信号フローダイヤグラム (OPS2 ～ OPS0 = 000B)
図 24.6-5 OPDBRH0/OPDBRL0 の信号フローダイヤグラム (OPS2 ～ OPS0 = 000B)
TIN
TIN0O
TOUT
WTIN0
TIN0
端子 TI1
16 ビットリロードタイマ
OPDBRL0 書込み信号
SNI2 ～端子
SNI0
位置検出
ODBR0W
WTO
書込み
タイミング
出力
WTIN1
データ書込み制御ユニット
書込みタイミング出力信号は , OPDBRH0/OPDBRL0 レジスタに値が書き込まれるたび
にデータ書込み制御ユニットから生成されます。また OPDBRH0/OPDBRL0 のデータ
は 1 サイクル後に出力データレジスタ (OPDUR, OPDLR) へ転送されます。
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■ 出力データレジスタ (OPDUR, OPDLR) 書込みタイミングダイヤグラム (OPS2 ～
OPS0 = 000B)
図 24.6-6 出力データレジスタ (OPDUR, OPDLR) 書込みタイミングダイヤグラム
(OPS2 ～ OPS0 = 000B)
OPS2 ～ OPS0
RDA2 ～ RDA0
(OPDUR)
000
101
001
ODBR0W
ODBR1W
OPDBRL0[0]
OPDBRL1[0]
WTO
OP00
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■ リロードタイマアンダフローの信号フローダイヤグラム (OPS2 ～ OPS0 = 001B)
図 24.6-7 リロードタイマアンダフローの信号フローダイヤグラム (OPS2 ～ OPS0 = 001B)
TIN
TIN0O
TOUT
WTIN0
TIN0
端子 TI1
16 ビットリロードタイマ
OPDBRL0 書込み信号
SNI2 ～端子
SNI0
位置検出
ODBR0W
WTO
書込み
タイミング
出力
WTIN1
データ書込み制御ユニット
16 ビットリロードタイマは, TIN 入力およびソフトウェアの両方でトリガでき, この設
定で書込み信号を生成します。書込み信号は, 16 ビットリロードタイマのアンダフロー
で制御されます。
■ 位置検出の信号フローダイヤグラム (OPS2 ～ OPS0 = 010B または 110B)
図 24.6-8 位置検出の信号フローダイヤグラム (OPS2 ～ OPS0 = 010B または 110B)
TIN
TIN0O
TIN0
端子 TI1
16 ビットリロードタイマ
TOUT
OPDBRL0 書込み信号
SNI2 ～端子
SNI0
位置検出
WTIN0
ODBR0W
WTO
書込み
タイミング
出力
WTIN1
データ書込み制御ユニット
書込み信号は , コンペア一致または位置検出の有効エッジ入力で生成されます。
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24.6 マルチパルスジェネレータの動作
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■ リロードタイマおよび位置検出の信号フローダイヤグラム (OPS2 ～ OPS0 =
011B または 111B)
図 24.6-9 リロードタイマと位置検出の信号フローダイヤグラム
(OPS2 ～ OPS0 = 011B または 111B)
TIN
TIN0O
TOUT
WTIN0
TIN0
端子 TI1
16 ビットリロードタイマ
OPDBRL0 書込み信号
SNI2 ～端子
SNI0
位置検出
ODBR0W
WTO
書込み
タイミング
出力
WTIN1
データ書込み制御ユニット
この設定の場合 , 16 ビットリロードタイマはコンペア一致または位置検出回路の有効
エッジ入力で起動されます。この後 , 16 ビットリロードタイマでアンダフローが発生
するたびに書込み信号が生成されます。コンペア一致は , SNI2 ～ SNI0 端子の有効エッ
ジの変化がトリガとなります。
■ リロードタイマまたは位置検出の信号フローダイヤグラム (OPS2 ～ OPS0 =
100B または 101B)
図 24.6-10 リロードタイマまたは位置検出の信号フローダイヤグラム (OPS2 ～ OPS0 = 100B また
は 101B)
TIN
TIN0O
TOUT
WTIN0
TIN0
端子 TI1
16 ビットリロードタイマ
OPDBRL0 書込み信号
SNI2 ～端子
SNI0
位置検出
ODBR0W
WTO
書込み
タイミング
出力
WTIN1
データ書込み制御ユニット
この設定の場合 , 書込み信号はコンペア一致または位置検出の有効エッジ入力で生成
されるか, 16 ビットリロードタイマでアンダフローが発生するたびに生成されます。コ
ンペア一致は , SNI2 ～ SNI0 端子の有効エッジの変化がトリガとなります。
554
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24.6 マルチパルスジェネレータの動作
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■ 出力データレジスタ (OPDUR, OPDLR) 書込みタイミングダイヤグラム
(OPS2 ～ OPS0 = 001B, 010B, 011B, 100B, 101B, 110B, 111B)
図 24.6-11 出力データレジスタ (OPDUR, OPDLR) 書込みタイミングダイヤグラム
(OPS2 ～ OPS0 = 001B, 010B, 011B, 100B, 101B, 110B, 111B)
OPS2 ～ OPS0
BNKF,
RDA2 ～ RDA0
(OPDUR)
001, 010, 011, 100, 101, 110, または 111
0001
0100
0111
OPDBRL1[0]
OPDBRL4[0]
OPDBRL7[0]
WTO
OP00
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24.6 マルチパルスジェネレータの動作
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出力データバッファレジスタの動作
24.6.3
出力データバッファレジスタ (OPDBRH, OPDBRL) は , 12 対のレジスタで構成され
ています。出力データレジスタ (OPDUR, OPDLR) に様々な OPDBRH/OPDBRL レジ
スタの値をロードすると , マルチパルスジェネレータ出力 (OPT5 ～ OPT0) から様々
な種類の波形が出力されます。
■ 出力データバッファレジスタの動作
BNKF によりアドレスが指定される出力データバッファレジスタ (OPDBRH, OPDBRL)
のデータ (RDA2 ～ RDA0 ビット ) は , データ書込み制御ユニットで生成される書込み
タイミングで出力データレジスタ (OPDUR, OPDLR) へ転送されます。
出力データバッファレジスタ上位 (OPDBRH) の BNKF および RDA2 ～ RDA0 ビット
は出力データレジスタ (OPDUR, OPDLR) へのデータ転送順序を決定し , OPx1/OPx0
ビットは出力波形の形状を決定します。出力波形は , 書込みタイミング (WTO) が生成
されるごとに自動的に更新されます。
出力データバッファレジスタ (OPDBRH, OPDBRL) の設定例を表 24.6-3 に示します。
表 24.6-3 出力データバッファレジスタ (OPDBRH, OPDBRL)
No.
0
1
2
3
4
5
6
7
8
9
A
BNKF
0
0
0
0
0
1
0
X
X
0
1
RDA2
1
1
0
0
1
0
0
X
X
1
0
RDA1
0
0
1
0
1
1
1
X
X
0
1
RDA0
0
1
1
1
0
0
0
X
X
0
1
OP51
0
0
0
1
0
0
0
X
X
0
0
OP50
0
0
1
1
0
0
0
X
X
0
1
OP41
1
0
0
0
0
1
0
X
X
0
0
OP40
1
1
0
0
0
1
0
X
X
1
0
OP31
0
0
0
0
0
0
1
X
X
0
0
OP30
0
0
0
0
1
0
1
X
X
0
0
OP21
0
0
0
0
1
0
0
X
X
0
0
OP20
1
0
0
0
1
1
0
X
X
0
0
OP11
0
0
1
0
0
0
0
X
X
0
1
OP10
0
0
1
0
0
0
1
X
X
0
1
OP01
0
1
0
0
0
0
0
X
X
1
0
OP00
0
1
0
1
0
0
0
X
X
1
0
OPBDR 番号のシーケ
ンス
4
5
3
1
6
A
2
X
X
4
B
OPT5 出力
L
L
PPG
H
L
L
L
X
X
L
PPG
OPT4 出力
H
PPG
L
L
L
H
L
X
X
PPG
L
OPT3 出力
L
L
L
L
PPG
L
H
X
X
L
L
OPT2 出力
PPG
L
L
L
H
PPG
L
X
X
L
L
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24.6 マルチパルスジェネレータの動作
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表 24.6-3 出力データバッファレジスタ (OPDBRH, OPDBRL)
No.
0
1
2
3
4
5
6
7
8
9
A
OPT1 出力
L
L
H
L
L
L
PPG
X
X
L
H
OPT0 出力
L
H
L
PPG
L
L
L
X
X
H
L
出力データバッファレジスタ 0 (OPDBRH0, OPDBRL0) (No. 0) を , 表 24.6-3 のように設
定すると , 出力データレジスタ (OPDUR, OPDLR) の値は初期化されます。以下のシー
ケンスは , 生成される書込みタイミングに従って動作を開始します。
No.4->No.6->No.2->No.3->No.1->No.5->No.A->No.B->No.9->(No.4 に戻って再循環 )
データは , 出力データレジスタ (OPDUR, OPDLR) へ順次転送されます。出力データ
バッファレジスタ (OPDBRH, OPDBRL) は , 設定されていない場合は使用されません (
表 24.6-3 の No.7 および No.8 を参照 )。
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24.6 マルチパルスジェネレータの動作
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出力データレジスタへのデータ転送動作
24.6.4
出力データバッファレジスタ (OPDBRHx, OPDBRLx) から出力データレジスタ
(OPDUR, OPDLR) へ自動でデータを転送をする際には , 8 つの方式 ( 以降の項で説明 )
を使用できます。各方式は , 出力制御レジスタ上位 (OPCUR) の OPS2 ～ OPS0 ビッ
トを設定することによって選択します。
■ 出力データレジスタへのデータ転送動作
出力データバッファレジスタ (OPDBRHB/OPDBRLB ～ OPDBRH0/OPDBRL0) から出力
データレジスタ (OPDUR, OPDLR) へのデータ転送には , 以下に示す 8 つの方式を使用
できます。
•
•
•
•
•
•
•
•
OPDBRH0 および OPDBRL0 書込み
16 ビットリロードタイマアンダフロー
位置検出
位置検出と 16 ビットリロードタイマアンダフロー
位置検出または 16 ビットリロードタイマアンダフロー
ワンショット位置検出
ワンショット位置検出と 16 ビットリロードタイマアンダフロー
ワンショット位置検出または 16 ビットリロードタイマアンダフロー
出力データレジスタ上位 (OPDUR) の BNKF, RDA2 ～ RDA0 ビットにより選択された
出力データバッファレジスタ (OPDBRHx, OPDBRLx) 値は , データ書込み制御回路にお
いて書込み信号が生成されると , 出力データレジスタ (OPDUR, OPDLR) へ転送されま
す。ただし , OPS2 ～ OPS0=000B の場合は , BNKF, RDA2 ～ RDA0 ビットの値とは無関
係に , 必ず OPDBRH0 および OPDBRL0 の値が出力データレジスタ (OPDUR, OPDLR)
へ転送されます。OPDBRHB/OPDBRLB ～ OPDBRH0/OPDBRL0 レジスタと OPDUR/
OPDLR レジスタの間の構造を図 24.6-2 に示します。
＜注意事項＞
データ転送方式を変更すると , 次に選択されるデータバッファレジスタは , 常にデータ出
力レジスタの BNKF, RDA2 ～ RDA0 ビットで指定されます。これは , BNKF および RDA2 ～
RDA0 ビットが無視される「OPDBRH0/OPDBRL0 書込み」方式には適用されません。こ
の方式では , BNKF および RDA2 ～ RDA0 ビットは無視されます。出力データレジスタへ
アクセスする場合は , ワードアクセス命令をご使用ください。
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24.6 マルチパルスジェネレータの動作
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OPS2
OPS1
OPS0
BNKF
RDA2
RDA1
RDA0
図 24.6-12 OPDBRHX/OPDBRLX レジスタと OPDUR/OPDLR レジスタの間の構造
OPDBRH0, OPDBRL0
OPDBRH1, OPDBRL1
OPDBRH2, OPDBRL2
OPDBRH3, OPDBRL3
OPDBRH4, OPDBRL4
OPDBRH5, OPDBRL5
OPDBRH6, OPDBRL6
OPDBRH7, OPDBRL7
OPDBRH8, OPDBRL8
WTO
セレクタ 12 ～ 1
OPDUR,
OPDLR
出力制御回路へ
OPDBRH9, OPDBRL9
OPDBRHA, OPDBRLA
OPDBRHB, OPDBRLB
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24.6 マルチパルスジェネレータの動作
24.6.4.1
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「OPDBRH0/OPDBRL0 書込み」方式
OPDBRH0/OPDBRL0書込みによってトリガされる, 出力端子 OPTx のタイミング更
新を図 24.6-13 に示します。
＜注意事項＞
この動作時は, 出力データバッファレジスタ 0 に対してワードアクセス命令をご使用くだ
さい。下位レジスタまたは上位レジスタへバイトアクセスしても転送動作は開始しませ
ん。リロードタイマは , この動作モードで自由に使用できます。
■「OPDBRH0/OPDBRL0 書込み」方式で生成されるタイミング (OPS2 ～ OPS0 =
000B)
図 24.6-13 「OPDBRH0/OPDBRL0 書込み」方式で生成されるタイミング (OPS2 ～ OPS0 = 000B)
RDA2 ～
RDA0
(OPDUR)
000
001
110
ODBR0W
ODBR1W
ODBR2W
WTO
OP01,
OP00
(OPDLR)
00
01
11
PPG
OPT0
560
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第 24 章マルチパルスジェネレータ
24.6 マルチパルスジェネレータの動作
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24.6.4.2 「16 ビットリロードタイマアンダフロー」方式
16 ビットリロードタイマアンダフローによってトリガされる , 出力端子 OPTx のタ
イミング更新を図 24.6-14 および図 24.6-15 に示します。
■「リロードタイマアンダフロー」方式で生成されるタイミング
図 24.6-14 「リロードタイマアンダフロー」方式で生成されるタイミング
BNKF,
RDA2,
RDA1,
RDA0
No. 0
No. 4
No. 6
No. 2
No. 3
No. 1
No. 5
No. A
0100
0110
0010
0011
0001
0101
1010
1011
OPT5
OPT4
OPT3
OPT2
OPT1
OPT0
タイマ
起動
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16 ビットリロードタイマアンダフロー発生
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第 24 章マルチパルスジェネレータ
24.6 マルチパルスジェネレータの動作
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BNKF, RDA2 ～ RDA0 ビットにより指定される出力データバッファレジスタ
(OPDBRHx, OPDBRLx) から出力データレジスタ (OPDUR, OPDLR) へのデータ転送は ,
図 24.6-15に示されているように , 16 ビットリロードタイマのアンダフローが生成され
るたびに自動的に更新されます。
この方式を使用するには , リロードタイマを「リロードモード」で使用する必要があり
ます。16 ビットリロードタイマを起動するには , ソフトウェアトリガを使用する必要
があります。16 ビットリロードタイマは , 更新時間の事前設定および連続制御動作を
実行するために必要となります。
■「リロードタイマアンダフロー」方式で生成されるタイミング
(OPS2 ～ OPS0 = 001B)
図 24.6-15 「リロードタイマアンダフロー」方式で生成されるタイミング (OPS2 ～ OPS0 = 001B)
リロード
タイマ
カウンタ
動作
RDA2 ～
RDA0
(OPDUR)
100
110
101
011
001
00
01
11
00
10
WTIN0
(TOUT)
WTO
OP01,
OP00
(OPDLR)
PPG
OPT0
562
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24.6 マルチパルスジェネレータの動作
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24.6.4.3 「位置検出」方式
位置検出の SNIx 入力端子によってトリガされる出力タイミング更新を図 24.6-16 お
よび図 24.6-17 に示します。
■「位置検出」方式で生成されるタイミング
図 24.6-16 「位置検出」方式で生成されるタイミング
BNKF,
RDA2,
RDA1,
RDA0
No. 0
No. 4
No. 6
No. 2
No. 3
No. 1
No. 5
No. A
0100
0110
0010
0011
0001
0101
1010
1011
OPT5
OPT4
OPT3
OPT2
OPT1
OPT0
書込み信号は, RDA2-RDA0 と SNI2-SNI0 の間で比較が一致した場合
書込み信号は,
の間で比較が一致した場合,, または SNI2-SNI0 で
有効エッジ入力が検出された場合に生成されます。比較は,, 入力エッジ位置検出入力端子
有効エッジ入力が検出された場合に生成されます。比較は
SNIx によりトリガされます。
SNI2
SNI1
SNI0
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24.6 マルチパルスジェネレータの動作
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SNI2 端子と RDA2 ビット , SNI1 端子と RDA1 ビット , SNI0 端子と RDA0 ビット間の
比較は , 位置検出がされるごとに行われます。
OPTx 出力波形は , 図 24.6-17のように SNIx 端子への有効エッジ入力に従って更新され
ます。BNKF, RDA2 ～ RDA0 ビットにより指定される出力データバッファレジスタ
(OPDBRHx, OPDBRLx) のデータは, 出力データレジスタ (OPDUR, OPDLR) に転送され
ます。SNI2 ～ SNI0 端子が RDA2 ～ RDA0 ビットの値と比較され一致すると, 出力デー
タが自動的に更新されます。
リロードタイマは , この動作モードで使用できます。
■「位置検出」方式で生成されるタイミング (OPS2 ～ OPS0 = 010B)
図 24.6-17 「位置検出」
方式で生成されるタイミング (OPS2 ～ OPS0 = 010B)
SNI2
SNI1
SNI0
RDA2 ～
RDA0
(OPDUR)
100
110
101
011
001
01
11
00
10
WTIN1
WTO
OP01,
OP00
(OPDLR)
00
11
PPG
OPT0
564
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24.6 マルチパルスジェネレータの動作
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24.6.4.4 「位置検出とリロードタイマアンダフロー」方式
「位置検出とリロードタイマアンダフロー」方式の動作時における出力タイミング更
新を図 24.6-18 および図 24.6-19 に示します。
■「位置検出とリロードタイマアンダフロー」方式で生成されるタイミング
図 24.6-18 「位置検出とリロードタイマアンダフロー」方式で生成されるタイミング
BNKF,
RDA2,
RDA1,
RDA0
No. 0
No. 4
No. 6
No. 2
No. 3
No. 1
No. 5
No. A
0100
0110
0010
0011
0001
0101
1010
1011
OPT5
OPT4
OPT3
OPT2
OPT1
OPT0
書込み信号は,, 16 ビットリロードタイマのアンダフローにより生成されます。
書込み信号は
16 ビットリロードタイマのダウンカウント時間
SNI2
SNI1
SNI0
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24.6 マルチパルスジェネレータの動作
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位置検出ごとに , 各 SNIx 端子と RDAx ビットのペア (SNI2 と RDA2, SNI1 と RDA1,
SNI0 と RDA0) に対する比較が実行されます。コンペア一致により 16 ビットリロード
タイマが起動します。16 ビットリロードタイマのアンダフローにより , 書込み信号が
生成されます。
SNIx 端子の有効エッジ入力に従って出力される OPTx 端子出力波形は , 図 24.6-19に示
されているとおりです。16 ビットリロードタイマは , SNI2 ～ SNI0 端子と RDA2 ～
RDA0 ビットの値とが比較され , 一致すると起動します。RDA2 ～ RDA0 ビットで指定
された出力データバッファレジスタ (OPDBRHx, OPDBRLx) から出力データレジスタ
(OPDUR, OPDLR) へのデータ転送は , 16 ビットリロードタイマのアンダフローがトリ
ガとなります。出力データの動作は自動的に更新されます。
この方式を使用するには , リロードタイマは「ワンショットモード」で使用する必要が
あります。TIN0O は , 2 マシンサイクルより長くする必要があります。
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■「位置検出とリロードタイマアンダフロー」方式で生成されるタイミング
(OPS2 ～ OPS0 = 011B)
図 24.6-19 「位置検出とリロードタイマアンダフロー」方式で生成されるタイミング
(OPS2 ～ OPS0 = 011B)
SNI2
SNI1
SNI0
TIN0O
(TIN)
リロード
タイマ
カウンタ
動作
RDA2 ～
RDA0
(OPDUR)
100
110
010
011
001
01
11
00
10
WTIN0
(TOUT)
WTO
OP01,
OP00
(OPDLR)
00
11
PPG
OPT0
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24.6 マルチパルスジェネレータの動作
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「位置検出またはタイマアンダフロー」方式
24.6.4.5
「位置検出またはリロードタイマアンダフロー」方式の動作時における出力タイミン
グ更新を図 24.6-20および図 24.6-21に示します。この方式は, OPS2 ～ OPS0 = 100B
の設定により選択されます。
■「位置検出またはリロードタイマアンダフロー」方式で生成されるタイミング
図 24.6-20 「位置検出またはリロードタイマアンダフロー」方式で生成されるタイミング
BNKF,
RDA2,
RDA1,
RDA0
No. 0
No. 4
No. 6
No. 2
No. 3
No. 1
No. 5
No. A
0100
0110
0010
0011
0001
0101
1010
1011
OPT5
OPT4
OPT3
OPT2
OPT1
OPT0
タイマ起動
16 ビットリロードタイマのアンダフローが発生
SNI2
SNI1
SNI0
書込み信号は, RDA2-RDA0 と SNI2-SNI0 の間で比較が一致した場合
書込み信号は,
の間で比較が一致した場合,, または SNI2-SNI0 で
有効エッジ入力が検出された場合に生成されます。比較は,, 入力エッジ位置検出入力端子
有効エッジ入力が検出された場合に生成されます。比較は
SNIx によりトリガされます。
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24.6 マルチパルスジェネレータの動作
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■「位置検出またはリロードタイマアンダフロー」方式で生成されるタイミング
(OPS2 ～ OPS0 = 100B)
図 24.6-21 「位置検出またはリロードタイマアンダフロー」方式で生成されるタイミング (OPS2 ～
OPS0 = 100B)
SNI2
SNI1
SNI0
WTIN1
リロード
タイマ
カウンタ
動作
RDA2 ～
RDA0
100
010
101
011
111
01
11
00
10
(OPDUR)
WTIN0
(TOUT)
WTO
OP01,
OP00
00
11
(OPDLR)
PPG
OPT0
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24.6 マルチパルスジェネレータの動作
24.6.4.6
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「ワンショット位置検出」方式
「ワンショット位置検出」方式において入力端子 SNIx がトリガとなる出力タイミング
更新を図 24.6-22 に示します。
■「ワンショット位置検出」方式
最初の有効位置が検出されてから動作モードが変更されるまでに位置検出が認識され
ない点を除き , 「位置検出」方式の動作と同じです。OPTx 出力波形を図 24.6-22 に示
します。
リロードタイマは , この動作モードで自由に使用できます。
■「ワンショット位置検出」方式で生成されるタイミング (OPS2 ～ OPS0 = 110B)
図 24.6-22 「ワンショット位置検出」方式で生成されるタイミング (OPS2 ～ OPS0 = 110B)
SNI2
SNI1
SNI0
RDA2 ～
RDA0
100
110
00
01
(OPDUR)
WTIN1
WTO
OP01,
OP00
11
(OPDLR)
PPG
OPT0
OPS2 ～
OPS0
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110
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24.6.4.7 「ワンショット位置検出とリロードタイマアンダフ
ロー」方式
「ワンショット位置検出とリロードタイマアンダフロー」方式の動作時における出力
タイミング更新を図 24.6-23 に示します。
■「ワンショット位置検出とリロードタイマアンダフロー」方式
最初の有効位置が検出されてから動作モードが変更されるまでに位置検出が認識され
ない点を除き , 「位置検出とリロードタイマアンダフロー」方式の動作と同じです。
OPTx 端子出力波形を図 24.6-23 に示します。
この方式を使用するには , リロードタイマは「ワンショットモード」で使用する必要
があります。TIN0O は , 2 マシンサイクルより長くする必要があります。
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第 24 章マルチパルスジェネレータ
24.6 マルチパルスジェネレータの動作
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■「ワンショット位置検出とリロードタイマアンダフロー」方式で生成されるタイミ
ング (OPS2 ～ OPS0 = 111B)
図 24.6-23「ワンショット位置検出とリロードタイマアンダフロー」
方式で生成されるタイミング
(OPS2 ～ OPS0 = 111B)
SNI2
SNI1
SNI0
TIN0O
(TIN)
リロード
タイマの
カウンタ
動作
RDA2 ～
RDA0
(OPDUR)
WTIN0
(TOUT)
100
110
00
01
WTO
OP01,
OP00
11
(OPDLR)
PPG
OPT0
OPS2 ～
OPS0
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第 24 章マルチパルスジェネレータ
24.6 マルチパルスジェネレータの動作
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24.6.4.8 「ワンショット位置検出またはリロードタイマアン
ダフロー」方式
「ワンショット位置検出またはリロードタイマアンダフロー」方式の動作時における
出力タイミング更新を図 24.6-24 に示します。この方式は , OPS2 ～ OPS0 = 101B の
設定により選択されます。
■「ワンショット位置検出またはリロードタイマアンダフロー」方式
最初の有効位置が検出されてから動作モードが変更されるまでに位置検出が認識され
ない点を除き「位置検出または 16 ビットリロードタイマアンダフロー」方式の動作と
同じです。OPTx 端子出力波形を図 24.6-24 に示します。
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第 24 章マルチパルスジェネレータ
24.6 マルチパルスジェネレータの動作
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■「ワンショット位置検出またはリロードタイマアンダフロー」方式で生成されるタ
イミング (OPS2 ～ OPS0 = 101B)
図 24.6-24「ワンショット位置検出またはリロードタイマアンダフロー」
方式で生成されるタイミング
(OPS2 ～ OPS0 = 101B)
SNI2
SNI1
SNI0
WTIN1
リロード
タイマの
カウンタ
動作
RDA2 ～
RDA0
(OPDUR)
WTIN0
(TOUT)
101
110
00
01
WTO
OP01,
OP00
(OPDLR)
11
PPG
OPT0
OPS2 ～
OPS0
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100
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24.6.5
DTTI 入力制御の動作
第 24 章マルチパルスジェネレータ
24.6 マルチパルスジェネレータの動作
DTTI 入力制御回路の動作について説明します。
■ DTTI 入力制御の動作
DTTI 回路は , PORTx と多重化される OPTx 端子への PDRx (PORTx データレジスタ ) 値
の出力を制御します。OPTx は OPEx が "1" に設定されると有効になります。動作モー
ドは , 出力制御レジスタ上位 (OPCUR) の DTIE ビットによって許可されます。
＜注意事項＞
DTTI 回路が有効になる前に , OPTx 端子と多重化される PORTx が , データ方向レジスタ
により出力ポートとして設定されていることを確認してください。
出力制御レジスタ上位 (OPCUR) の DTIE ビットが "1" に設定されると , OPT5 ～ OPT0
端子の波形出力は DTTI 端子の有効レベルで有効になります。DTTI 端子が "L" レベル
入力に設定されると , OPTx 出力はインアクティブレベルに固定されます。ソフトウェ
アは , PORTx の PDRx に対する各 OPTx 端子をインアクティブレベルに設定できます。
その後 OPTx 端子は , PORTx の PDRx に書き込まれたデータで動作します。
出力が DTTI 端子の入力によりインアクティブレベルに固定されている間でもタイマ
は動作を継続し , 位置検出機能は停止せず , 出力データバッファレジスタ (OPDBRHx,
OPDBRLx) から出力データレジスタ (OPDUR, OPDLR) へのデータ転送は継続され , 波
形が生成されます。しかし , OPT5 ～ OPT0 端子へ波形は出力されません。
DTTI 回路のブロックダイヤグラムを図 24.6-25に示し, D1,D0 が "00B" に設定されてい
る時の DTTI 回路のタイミングダイヤグラムを図 24.6-26 に示します。
■ DTTI 回路のブロックダイヤグラム
図 24.6-25 DTTI 回路のブロックダイヤグラム
DTTI 端子
DTIE
D1
D0
NRSL
入力許可または
禁止セレクタ
N- サイクル遅延
回路
N は , 4, 8, 16, または 32
ノイズキャンセル制御
レジスタ (NCCR) の
D1,D0 ビットの
設定による
ノイズキャンセル
セレクタ
DTTI 割込みおよび
制御ジェネレータ
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DTIF
DTISP
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第 24 章マルチパルスジェネレータ
24.6 マルチパルスジェネレータの動作
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■ DTTI 回路のタイミングダイヤグラム (D1, D0 = 00B)
図 24.6-26 DTTI 回路のタイミングダイヤグラム (D1, D0 = 00B)
MCLK
DTTI
DTIE*
NRSL
DTIF
DTISP
DTTI
DTIE
NRSL
DTIF*
DTISP
4 サイクル
* DTIF は , "0" を書き込むと下位になります。
＜注意事項＞
ノイズ除去後 , DTTI が認識されてから DTISP が有効になるまでの時間は , 最も遅くて 2
サイクル , 最速で 1 サイクルです。
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第 24 章マルチパルスジェネレータ
24.6 マルチパルスジェネレータの動作
■ DTTI と OPTx 出力の関係
表 24.6-4 DTTI と OPTx 出力の関係
機能
NRSL
DTIE
DTTI
X
0
X
DTTI は OPTx に影響を与えません。( 初期値 )
0
1
0
DTTI が有効になります。ノイズフィルタは有効になりません。DTTI
端子の "L" 入力は , PDRx で設定されているインアクティブレベルの出
力をトリガします。DTTI 割込みが生成されます。
0
1
1
DTTI は OPTx に影響を与えません。
1
1
0
DTTI が有効になります。ノイズフィルタは有効になります。DTTI 端
子の "L" 入力は , PDRx で設定されているインアクティブレベルの出力
をトリガとします。DTTI 割込みが生成されます。
1
1
1
DTTI は OPTx に影響を与えません。
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第 24 章マルチパルスジェネレータ
24.6 マルチパルスジェネレータの動作
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ノイズ除去機能の動作
24.6.6
SNIx 端子および DTTI 端子のノイズ除去機能について説明します。
■ ノイズ除去機能の動作
● DTTI 端子のノイズ除去機能
出力制御レジスタ上位 (OPCUR) の NRSL ビットに "1"を設定すると, DTTI 端子入力の
ノイズ除去機能を使用できます。ノイズ除去機能が選択されると , ノイズ除去回路は ,
出力端子をインアクティブレベルに固定するタイミングを約 4, 8, 16 または 32 マシン
クロックだけ遅延させます。
＜注意事項＞
DTTI 入力制御回路は周辺機能のマシンクロックを使用するため , DTTI 入力が有効になっ
た場合でも , 発振が停止するモード (STOP モードなど ) 時には入力は無効になります。
● SNI2 ～ SNI0 端子のノイズ除去機能
入力制御レジスタ下位 (IPCLR) の SNC2 ～ SNC0 ビットに "1" を設定すると , SNI2 ～
SNI0 端子入力のノイズ除去機能を使用できます。ノイズ除去機能が選択されると , ノ
イズ除去回路は入力を約 4 マシンクロックだけ遅延させます。ノイズ除去回路は周辺
クロックを使用するので , SNIx 入力が有効になった場合でも , 発振が停止するモード
(STOP モードなど ) 時は入力が無効になります。
● 設定可能なノイズ除去回路
除去されるノイズのパルス幅は, 4, 8, 16 または 32 マシンサイクル未満になるように設
定することが可能です。すなわち , 16 MHz マシンクロック時 , 回路は 0.25µs ～ 2 µs の
幅のパルスをフィルタリングできます。SNIx 端子と DTTI 端子のノイズ除去回路を設
定するための制御は分離されています。ノイズキャンセル制御レジスタを図 24.4-13 に
示します。
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24.6.7
16 ビットタイマの動作
第 24 章マルチパルスジェネレータ
24.6 マルチパルスジェネレータの動作
16 ビットタイマはバッファ機能とコンペアクリア機能を持っており , モータ速度検
査タイムアウトや異常検出タイムアウトとして使用します。16 ビットタイマは , リ
セットが完了しカウント有効ビットが設定された後 , カウンタ値 "0000H" からカウ
ントアップを開始します。
■ 16 ビットタイマの動作
カウンタ値は , 以下の条件でクリアされます。
• オーバフローが発生した
• コンペアクリアレジスタ (CPCUR, CPCLR) との一致が検出された
• 動作中にタイマ制御状態レジスタ (TCSR) の TCLR ビットに "1" が書き込まれた
• 書込みタイミング信号が生成され , タイマ制御状態レジスタ (TCSR) の MODE ビッ
トが "0" に設定された
• 位置検出信号が生成され , タイマ制御状態レジスタ (TCSR) の MODE ビットが "1"
に設定された
• リセットされた
コンペアクリアレジスタとの一致でカウンタがクリアされると , 割込みが生成されま
す。タイマオーバフローが発生しても , 割込みは生成されません。
＜注意事項＞
コンペアクリアレジスタやタイマバッファレジスタへアクセスする場合は , ワードアクセ
ス命令を使用してください。
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24.6 マルチパルスジェネレータの動作
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図 24.6-27 オーバフローによるカウンタクリア
カウンタ値
オーバフロー
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
リセット
割込み
図 24.6-28 コンペアクリアレジスタとの一致によるカウンタクリア
カウンタ値
FFFFH
BFFFH
一致
一致
7FFFH
3FFFH
時間
0000H
リセット
コンペアクリア
レジスタ値
BFFFH
割込み
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24.6 マルチパルスジェネレータの動作
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■ 16 ビットタイマのタイミング
16 ビットタイマの値は , プリスケーラクロックに基づくタイミングで増加し , 立上り
エッジでカウントアップします。
＜注意事項＞
プリスケーラクロックが変化する前に , TMEN ビット "0" を設定してタイマカウンタを無
効にする必要があります。
図 24.6-29 16 ビットタイマカウントのタイミング
CPU クロック
プリスケーラクロック
N+1
N
カウンタ値
N+2
N+3
N+4
カウンタは , リセットされたとき , ソフトウェアクリア (TCLR) が行われたとき , コン
ペアクリアレジスタとの一致が検出されたとき , 書込みタイミング信号または位置検
出信号が生成されるとクリアされます。リセットが発生した場合は , カウンタは即座に
クリアされます。コンペアクリアレジスタとの一致 , ソフトウェアクリア (TCLR), 書込
みタイミング信号または位置検出信号が生成された場合は , カウントタイミングと同
期してクリアされます。
図 24.6-30 16 ビットタイマクリアのタイミング
MCLK
コンペア
レジスタ値
N
プリスケーラクロック
コンペア一致
カウンタ値
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N-1
N
0000H
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0001H
0002H
581
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24.6 マルチパルスジェネレータの動作
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■ 16 ビットタイマバッファ動作のタイミングダイヤグラム
図 24.6-31 16 ビットタイマバッファ動作のタイミングダイヤグラム
CPU クロック
CLK
カウンタ値
タイマバッファ
モード
0000H
0001H
0002H
XXXXH
0000H
0001H
0002H
0002H
0 または 1
ロードバッファ
TMEN
WTO
WTIN1
タイマリセット
582
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24.6 マルチパルスジェネレータの動作
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■ マルチパルスジェネレータの 16 ビットタイマの使用
16 ビットタイマは , 書込みタイミング割込みフラグまたは位置検出割込みフラグが設
定されるとリセットされます ( タイマ制御状態レジスタ (TCSR) の MODE ビットで選
択可能 )。
16 ビットタイマは , タイマ制御状態レジスタ (TCSR) の TMEN ビットで起動または停
止できます。タイマオーバフロー割込みは存在しません。16 ビットタイマは , 再起動
されるたびに現カウンタ値がバッファにラッチされ , 速度が計算されます。
カウンタ値がコンペアクリアレジスタ (CPCUR, CPCLR) と一致すると , CPU への割込
みが発生し , タイマはリセットされます。
＜注意事項＞
コンペアクリアレジスタ上位 (CPCUR) およびコンペアクリアレジスタ下位 (CPCLR) に
タイマカウンタ値と同じ値がロードされると , 同じカウンタ値が次回発生するまで比較動
作は行われません。
コンペアクリア割込みは書込みタイミング割込みと , コンペア一致割込みは位置検出
割込みと割込みベクタを共用します。
■ マルチパルスジェネレータの 16 ビットタイマの動作ダイヤグラム
図 24.6-32 マルチパルスジェネレータの 16 ビットタイマの動作ダイヤグラム
コンペア
クリア
レジスタ
(CPCUR, CPCLR)
タイムアウト期間に対する
理想位置検出信号が
表示されない場合 ,
異常を意味します。
カウンタ値
現在のカウンタ値が
バッファに
ラッチされます。
書込みタイミングまたは位置検出によって
トリガされ , タイマがリセットされます。
CM26-10129-1
書込みタイミングまたは位置検出によって
トリガされ , タイマがリセットされます。
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583
第 24 章マルチパルスジェネレータ
24.7 マルチパルスジェネレータ使用上の注意
24.7
MB95390H シリーズ
マルチパルスジェネレータ使用上の注意
マルチパルスジェネレータを使用する上での注意事項を示します。
■ 波形シーケンサ使用上の注意
● 設定プログラム使用上の注意
• ある PPG 同期モードから別の PPG 同期モードへの切換え ( 例えば , 立上りエッジ同
期 (IPCUR: WTS1,WTS0 = 01B) から立下りエッジ同期 (IPCUR: WTS1,WTS0 = 10B)
への切換え , またはその逆 ) は , 禁止されています。必ず ,　PPG エッジ同期 (IPCUR:
WTS1,WTS0 = 00B) を一時的に無効にしてから ,　切換えを行なってください。
• データ転送方式を変更すると , 選択される次のデータバッファレジスタは , 必ず出
力データレジスタ上位 (OPDUR) の BNKF, RDA2 ～ RDA0 ビットで指定されます。
これは , BNKF, RDA2 ～ RDA0 ビットが無視される「OPDBRH0/OPDBRL0 書込み」
方式 (OPCUR: OPS2 ～ OPS0 = 000B) には適用されません。
「OPDBRH0/OPDBRL0 書
込み」方式では , BNKF および RDA2 ～ RDA0 ビットは無視されます。
• 出力データレジスタ (OPDUR, OPDLR) へアクセスする際には , ワードアクセスをご
使用ください。このとき , 「MOVW」命令を使用するか ,　もしくは「MOV」命令
を使用して最初に OPDUR, 次に OPDLR へアクセスしてください。
• データ転送に「OPDBRH0/OPDBRL0 書込み」方式 (OPCUR: OPS2 ～ OPS0 = 000B)
を使用する場合は , 出力データバッファレジスタ 0 に対してワードアクセス命令を
ご使用ください。下位レジスタまたは上位レジスタにバイトアクセスしても転送動
作は開始しません。
• 「16 ビットリロードタイマアンダフロー」方式 (OPCUR: OPS2 ～ OPS0 = 010B) を使
用するには , 16 ビットリロードタイマは「リロードモード」である必要があります。
16 ビットリロードタイマを起動するには , ソフトウェアトリガを使用する必要があ
ります。16 ビットリロードタイマは , 更新時間の事前設定および連続制御動作を実
行するために必要となります。
• 「位置検出とタイマアンダフロー」方式 (OPCUR: OPS2 ～ OPS0 = 011B または 111B)
を使用するには , 16 ビットリロードタイマは「ワンショットモード」である必要が
あります。TIN0O は , 2 マシンサイクルより長くなければなりません。
• DTTI 回路が有効になる (OPCUR: DTIE = 1) 前に , OPTx と多重化されている PORTx
がデータ方向レジスタ (DDRx) で出力ポートとして設定されていることを確認して
ください。
• DTTI 入力制御回路は周辺クロックを使用するため , DTTI 入力が有効になった場合
でも (OPCUR: DTIE = 1), 入力は発振が停止するモード (STOP モードなど) 時には無
効になります。
• ノイズ除去後 , DTTI が認識されてから DTISP が有効になるまでの時間は, 最も遅く
て 2 サイクル , 最速で 1 サイクルです。
• ノイズ除去機能が無効になっている (OPCUR: NRSL = 0) 場合は , 必ずノイズキャン
セル制御レジスタ (NCCR) の D1 および D0 ビットを更新してください。
584
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第 24 章マルチパルスジェネレータ
24.7 マルチパルスジェネレータ使用上の注意
• ノイズ除去機能が無効になっている (IPCLR: SNC2 ～ SNC0 = 000B) 場合は , 必ずノ
イズキャンセル制御レジスタ (NCCR) の S21, S20, S11, S10, S01 および S00 ビット
を更新してください。
● 割込みに関する注意
• 出力制御レジスタ上位 (OPCUR) の DTIF ビットが "1" に設定されたままになって
いると , 割込み処理から復帰できません。DTIF ビットは必ずクリアしてください。
• 出力制御レジスタ上位 (OPCUR) の WTIF ビットが "1" に設定されたままになって
いると , 割込み処理から復帰できません。WTIF ビットは必ずクリアしてください。
• 出力制御レジスタ下位 (OPCLR) の PDIF ビットが "1" に設定されたままになってい
ると , 割込み処理から復帰できません。PDIF ビットは必ずクリアしてください。
• 入力制御レジスタ上位 (IPCUR) の CPIF ビットが "1" に設定されたままになってい
ると , 割込み処理から復帰できません。CPIF ビットは必ずクリアしてください。
• 上記割込みは割込みベクタをほかのリソースと共用するので , 割込みが使用されて
いる場合は , 割込み要因を割込み処理ルーチンで注意深く確認する必要がありま
す。
■ 16 ビットタイマ使用上の注意
● 設定プログラム使用上の注意
• コンペアクリアレジスタ (CPCUR, CPCLR) およびタイマバッファレジスタ (TMBUR,
TMBLR) へアクセスする際には , ワードアクセスをご使用ください。
• プリスケーラクロックを切り換える場合は , タイマ制御状態レジスタ (TCSR) の
TMEN ビットに "0" を設定し , 事前にタイマカウンタを無効にしておかなければな
りません。タイマ制御状態レジスタ (TCSR) の CLK2, CLK1 および CLK0 の更新は ,
タイマがカウントしていない間に行ってください。
• コンペアクリアレジスタ上位 (CPCUR) およびコンペアクリアレジスタ下位 (CPCLR)
にタイマカウンタ値と同じ値がロードされた場合は , 比較動作は次の同じタイマカ
ウンタ値まで行われません。
● 割込みに関する注意
• タイマ制御状態レジスタ (TCSR) の ICLR ビットに "1" が設定されており , かつ割込
み要求が許可になっている (TCSR: ICRE = 1) と , CPU は割込み処理から復帰できま
せん。ICLR ビットは必ずクリアしてください。
• 16 ビットタイマは割込みベクタをほかのリソースと共用するので , 割込みが使用さ
れている場合は , 割込み要因を割込み処理ルーチンで注意深く確認しなければなり
ません。
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585
第 24 章マルチパルスジェネレータ
24.7 マルチパルスジェネレータ使用上の注意
MB95390H シリーズ
● 端子の占有に関する注意
• 16 ビット PPG の許可状態にかかわらず , マルチパルスジェネレータ (MPG) が許可
されているとき , P66 は MPG 出力として使用されます。よって , リソース出力の衝
突を避けるため , 上記 3 つのモジュールのうち 1 つのみを許可することが重要で
す。MPG が許可されているときは , 16 ビット PPG のリソース出力を禁止
(PCNTL1:POEN = 0) し , さらに 16 ビットリロードタイマのリソース出力も禁止
(TMCSRL.OUTE = 0) します。
● 機能の衝突に関する注意
• 16 ビット PPG および 16 ビットリロードタイマは , マルチパルスジェネレータ
(MPG) の一部分を構成するものです。MPG が許可されているとき , 2 つのモジュー
ルは MPG のために使用されるため , MPG から独立して機能することはできませ
ん。他のアプリケーションのために 16 ビット PPG または 16 ビットリロードタイマ
を使用する場合は , 事前に MPG を無効にする必要があります。
586
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第 24 章マルチパルスジェネレータ
24.8 マルチパルスジェネレータのサンプルプログラム
MB95390H シリーズ
24.8
マルチパルスジェネレータのサンプルプログラム
マルチパルスジェネレータのサンプルプログラムを示します。
■ マルチパルスジェネレータのサンプルプログラム
● 処理
• 書込みタイミング割込みが生成されたとき , PPG の出力は OPT0 へ , PPG の反転出
力は OPT1 へ送られます。
• 出力データレジスタ (OPDUR, OPDLR) へのデータ転送には , OPDBRH0/OPDBRL0
書込み方式が使用されます。
• 16 ビット PPG タイマは PWMにおいて使用され, ソフトウェアトリガにより開始し
ます。
• 16MHz はマシンクロック用 , 62.5ns は 16 ビット PPG タイマのカウントクロック用
です。
● コーディング例
;--------- デモプログラム ------------------------------------------ILR4
EQU
007DH
; 波形シーケンサ用割込み制御レジスタ
PCSR1
EQU
0FB2H
;16 ビット PPG 周期設定バッファレジスタ
PDUT1
EQU
0FB4H
;PPG デューティ設定レジスタ
PCNT1
EQU
0044H
;PPG 状態制御レジスタ
OPCUR
EQU
0066H
; 出力制御レジスタ上位
OPCLR
EQU
0067H
; 出力制御レジスタ下位
OPCR
EQU
OPCUR
; 出力制御レジスタ上位 + 下位
; ( ワードアクセス )
OPDBRH0 EQU
0FC4H
; 出力データバッファレジスタ 0 上位
OPDBRL0 EQU
0FC4H
; 出力データバッファレジスタ 0 下位
OPDBR0
OPDBRH0
; 出力データバッファレジスタ 0 上位 + 下位
EQU
; ( ワードアクセス )
WTIF
EQU
OPCUR:1
; 割込み要求フラグビット
;---------- メインプログラム -----------------------------------------CODE
CSEG
ABS
START:
;
; スタックポインタ (SP) が既に存在することを前
:
提とします
; 割込み禁止
CLRI
MOV
ILR4,#00H
; 割込みレベル 0 ( 最強 )
MOVW A,#0064H
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第 24 章マルチパルスジェネレータ
24.8 マルチパルスジェネレータのサンプルプログラム
MOVW PCSR1,A
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;PPG 出力の周期を設定
MOVW A,#003CH
MOVW PDUT1,A
;PPG 出力のデューティ比を設定
MOVW A,#01100000000000110B
MOVW PCNT1,A
; 正常極性における PPG 出力を許可
;16 ビット PPG タイマを許可
;PPG をソフトウェアトリガ
;PWM モードを選択
; 割込みフラグをクリア , カウンタ開始
MOVW A,#0103H
MOVW OPCR,A
;OPT0 と OPT1 出力を許可
;データ転送用OPDBRH0/OPDBRL0書込み方式を
設定
; 書込みタイミング割込みを許可
; 割込みフラグをクリア
MOVW A,#0009H
MOVW OPDBR0,A
;PPG 出力として OPT0 端子を設定
; 反転 PPG 出力として OPT1 端子を設定
; データ転送開始
; 割込みを許可
SETI
LOOP:
MOV
A,#00H
MOV
A,#01H;
JMP
LOOP;
; 無限ループ
;--------- 割込みプログラム ------------------------------------------WARI:
CLRB
WTIF
; 割込み要求フラグをクリア
; ;
;
ユーザ処理
; :
; 割込みから復帰
RETI
CODE
ENDS
;--------- ベクタ設定 -----------------------------------------------VECT
CSEG
ABS
ORG
OFFDAH
; 割込み #16 (10H) 用ベクタを設定
DW WARI
ORG
OFFFCH
; リセットベクタを設定
DW 0000H
; シングルチップモードを設定
DW START
VECT ENDS
588
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第 24 章マルチパルスジェネレータ
24.8 マルチパルスジェネレータのサンプルプログラム
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END
START
END
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589
第 24 章マルチパルスジェネレータ
24.8 マルチパルスジェネレータのサンプルプログラム
590
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第 25 章
UART/SIO
UART/SIO の機能と動作について説明します。
25.1 UART/SIO の概要
25.2 UART/SIO の構成
25.3 UART/SIO のチャネル
25.4 UART/SIO の端子
25.5 UART/SIO のレジスタ
25.6 UART/SIO の割込み
25.7 UART/SIO の動作説明と設定手順例
25.8 UART/SIO の設定例
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591
第 25 章 UART/SIO
25.1 UART/SIO の概要
MB95390H シリーズ
UART/SIO の概要
25.1
UART/SIO は , 汎用のシリアルデータ通信インタフェースです。クロック同期 ( シン
クロナス ) またはクロック非同期 ( アシンクロナス ) で , 可変データ長のシリアルデー
タ転送ができます。転送フォーマットは ,NRZ 方式で , 転送レートは専用ボーレート
ジェネレータまたは外部クロック ( クロック同期モードのとき ) から設定できます。
■
UART/SIO の機能
UART/SIO は , ほかの CPU や周辺装置とシリアルデータの送受信 ( シリアル入出力 ) を
行う機能があります。
• 全二重ダブルバッファがあり , 全二重で双方向通信ができます。
• 同期転送モード ( シンクロナス ) と非同期転送モード ( アシンクロナス ) を選択でき
ます。
• 専用のボーレートジェネレータによって最適なボーレートを選択できます。
• データ長は可変で , パリティなしの場合は 5 ビット～ 8 ビット , パリティありの場
合は 6 ビット～ 9 ビットの設定ができます ( 表 25.1-1 を参照 )。
• シリアルデータの方向 ( エンディアン ) を選択できます。
• データ転送フォーマットは , NRZ (Non Return to Zero) 方式です。
• 2 種類の動作モード ( 動作モード 0,1) があります。
動作モード 0 は , クロック非同期モード (UART) として動作します。
動作モード 1 は , クロック同期モード (SIO) として動作します。
表 25.1-1 UART/SIO の動作モード
動作モード
0
1
592
データ長
パリティなし
パリティあり
5
6
6
7
7
8
8
9
5
6
7
8
-
同期モード
ストップビット長
非同期
1 ビットまたは 2 ビット
同期
-
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第 25 章 UART/SIO
25.2 UART/SIO の構成
MB95390H シリーズ
25.2
UART/SIO の構成
UART/SIO は , 以下のブロックで構成されています。
• UART/SIO シリアルモード制御レジスタ 1 (SMC10)
• UART/SIO シリアルモード制御レジスタ 2 (SMC20)
• UART/SIO シリアルステータスアンドデータレジスタ (SSR0)
• UART/SIO シリアル入力データレジスタ (RDR0)
• UART/SIO シリアル出力データレジスタ (TDR0)
■
UART/SIO のブロックダイヤグラム
図 25.2-1 UART/SIO のブロックダイヤグラム
PER
各部から
状態
OVE
受信状態
判定回路
FER
RDRF
RIE
専用ボーレートジェネレータ
1/4
外部クロック入力
UCK0
各部から
状態
クロック
セレクタ
端子
受信割込み
TDRE
TEIE
送信状態
判定回路
TCPL
送信割込み
TCIE
シリアルクロック出力
スタート
ビット
検出
端子
受信用
シフト
レジスタ
データサンプルクロック入力
シリアルデータ出力
UO0
端子
UART/SIO
シリアル
ステータス
アンドデータ
レジスタ
パリティ
演算
送信用
シフト
レジスタ
パリティ
演算
UART/SIO
シリアル
出力データ
レジスタ
送信
ビット
カウント
ポート制御
各部へ設定
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UART/SIO
シリアル
入力データ
レジスタ
内部バス
シリアルデータ入力
UI0
受信
ビット
カウント
UART/SIO
シリアル
モード制御
レジスタ
1, 2
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593
第 25 章 UART/SIO
25.2 UART/SIO の構成
MB95390H シリーズ
● UART/SIO シリアルモード制御レジスタ 1 (SMC10)
UART/SIO の動作モードを制御するレジスタです。シリアルデータの方向 (エンディア
ン ), パリティの有無と極性 , ストップビット長 , 動作モード ( 同期 / 非同期 ), データ長
およびシリアルクロックを設定します。
● UART/SIO シリアルモード制御レジスタ 2 (SMC20)
UART/SIO の動作モードを制御するレジスタです。シリアルクロック出力の許可 / 禁
止 , シリアルデータ出力の許可 / 禁止 , 送信受信の許可 / 禁止 , 受信エラーフラグクリ
アおよび割込みの許可 / 禁止を設定します。
● UART/SIO シリアルステータスアンドデータレジスタ (SSR0)
UART/SIO の送受信やエラーの状態を示します。
● UART/SIO シリアル入力データレジスタ (RDR0)
受信データを保持するレジスタです。シリアル入力が変換されてこのレジスタに格納
されます。
● UART/SIO シリアル出力データレジスタ (TDR0)
送信データを設定するレジスタです。このレジスタに書き込まれたデータがシリアル
変換されて出力されます。
■
入力クロック
UART/SIO は , 専用ボーレートジェネレータからの出力クロック ( 内部クロック ), また
は UCK0 端子からの入力信号 ( 外部クロック ) を入力クロック ( シリアルクロック ) と
して使用します。
594
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第 25 章 UART/SIO
25.3 UART/SIO のチャネル
MB95390H シリーズ
25.3
UART/SIO のチャネル
UART/SIO のチャネルについて説明します。
■
UART/SIO のチャネル
MB95390H シリーズは ,UART/SIO を 1 チャネル搭載しています。
UART/SIO の端子とレジスタを表 25.3-1 および表 25.3-2 にそれぞれ示します。
表 25.3-1 UART/SIO の端子
チャネル
0
端子名
UCK0
UO0
UI0
端子機能
クロック入出力
データ出力
データ入力
表 25.3-2 UART/SIO のレジスタ
チャネル
0
レジスタ対応 ( 本マニュアル上の表記 )
レジスタ略称
SMC10
UART/SIO シリアルモード制御レジスタ 1
SMC20
UART/SIO シリアルモード制御レジスタ 2
SSR0
UART/SIO シリアルステータスアンドデータレジスタ
TDR0
UART/SIO シリアル出力データレジスタ
RDR0
UART/SIO シリアル入力データレジスタ
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595
第 25 章 UART/SIO
25.4 UART/SIO の端子
25.4
MB95390H シリーズ
UART/SIO の端子
UART/SIO の端子を示します。
■
UART/SIO の端子
UART/SIO の端子は,クロック入出力端子 (UCK0),シリアルデータ出力端子 (UO0) およ
びシリアルデータ入力端子 (UI0) です。
● UCK0
UART/SIO のクロック入出力端子です。
クロック出力を許可 (SMC20：SCKE ＝ 1) すると , 対応するポート方向レジスタの値
に関係なく ,UART/SIO のクロック出力端子 (UCK0) として機能します。このとき , 外
部クロックは選択しないでください (SMC10：CKS ＝ 0 に設定 ) 。
UART/SIO のクロック入力端子として使用する場合は,クロック出力を禁止 (SMC20：
SCKE ＝ 0) し , 対応するポート方向レジスタによって入力ポートに設定してくださ
い。このとき , 必ず外部クロックを選択 (SMC10：CKS ＝ 0 に設定 ) してください。
● UO0
UART/SIO のシリアルデータ出力端子です。シリアルデータ出力を許可 (SMC20：
TXOE ＝ 1) すると , 対応するポート方向レジスタの値に関係なく ,UART/SIO のシリ
アルデータ出力端子 (UO0) として機能します。
● UI0
UART/SIO のシリアルデータ入力端子です。UART/SIO のシリアルデータ入力端子
として使用する場合は,対応するポート方向レジスタによって入力ポートに設定して
ください。
596
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第 25 章 UART/SIO
25.4 UART/SIO の端子
MB95390H シリーズ
■
UART/SIO の端子のブロックダイヤグラム
図 25.4-1 UART/SIO の端子 UO0(P76/UO0) のブロックダイヤグラム
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDR リード
1
端子
PDR
0
PDR ライト
ビット操作命令実行時
内部バス
DDR リード
DDR
DDR ライトストップ, 時計(SPL=1)
PUL リード
PUL
PUL ライト
図 25.4-2 UART/SIO の端子 UCK0(P75/UCK0) のブロックダイヤグラム
周辺機能入力
周辺機能入力許可
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDR リード
1
端子
PDR
0
PDR ライト
ビット操作命令実行時
内部バス
DDR リード
DDR
DDR ライトストップ, 時計(SPL=1)
PUL リード
PUL
PUL ライト
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597
第 25 章 UART/SIO
25.4 UART/SIO の端子
MB95390H シリーズ
図 25.4-3 UART/SIO の端子 UI0(P77/UI0) のブロックダイヤグラム
周辺機能入力
ヒステリシス
周辺機能入力許可
プルアップ
0
1
PDRリード
CMOS
端子
PDR
PDRライト
ビット操作命令実行時
内部バス
DDRリード
DDR
DDRライト
ストップ, 時計(SPL=1)
PULリード
PUL
PDR リード
PULライト
PDR ライト
ILSRリード
ILSR
ILSRライト
598
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第 25 章 UART/SIO
25.5 UART/SIO のレジスタ
MB95390H シリーズ
25.5
UART/SIO のレジスタ
UART/SIO のレジスタは ,UART/SIO シリアルモード制御レジスタ 1 (SMC10),
UART/SIO シリアルモード制御レジスタ 2 (SMC20), UART/SIO シリアルステータス
アンドデータレジスタ (SSR0) , UART/SIO シリアル出力データレジスタ (TDR0) お
よび UART/SIO シリアル入力データレジスタ (RDR0) があります。
■
UART/SIO のレジスタ
図 25.5-1 UART/SIO のレジスタ
UART/SIO シリアルモード制御レジスタ 1 (SMC10)
bit7
bit6
bit5
bit4
bit3
アドレス
0056H
BDS
PEN
TDP
SBL
CBL1
R/W
R/W
R/W
R/W
R/W
bit2
CBL0
R/W
bit1
CKS
R/W
bit0
MD
R/W
初期値
00000000B
UART/SIO シリアルモード制御レジスタ 2 (SMC20)
bit7
bit6
bit5
bit4
bit3
アドレス
0057H
SCKE TXOE RERC
RXE
TXE
R/W
R/W
R1/W
R/W
R/W
bit2
RIE
R/W
bit1
TCIE
R/W
bit0
TEIE
R/W
初期値
00100000B
bit1
TCPL
初期値
00000001B
R(RM1),W
bit0
TDRE
R/WX
UART/SIO シリアルステータスアンドデータレジスタ (SSR0)
bit7
bit6
bit5
bit4
bit3
bit2
アドレス
0058H
PER
OVE
FER
RDRF
R0/WX R0/WX R/WX R/WX R/WX R/WX
UART/SIO シリアル出力データレジスタ (TDR0)
bit7
bit6
bit5
bit4
アドレス
0059H
TD7
TD6
TD5
TD4
R/W
R/W
R/W
R/W
bit3
TD3
R/W
bit2
TD2
R/W
bit1
TD1
R/W
bit0
TD0
R/W
初期値
00000000B
UART/SIO シリアル入力データレジスタ (RDR0)
bit7
bit6
bit5
bit4
アドレス
005AH
RD7
RD6
RD5
RD4
R/WX R/WX R/WX R/WX
bit3
RD3
R/WX
bit2
RD2
R/WX
bit1
RD1
R/WX
bit0
RD0
R/WX
初期値
00000000B
R/W
R(RM1),W
R/WX
R0/WX
R1/W
-
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：リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
：リード / ライト可能 ( 読出し値は書込み値と異なります。リードモディファイライト
(RMW) 系命令では , "1" が読み出されます。)
：リードオンリ ( 読出し可能。このビットに値を書き込んでも動作に影響はありません。)
：読出し値は "0" です。このビットに値を書き込んでも動作に影響はありません。
: リード / ライト可能 ( 読出し値は "1" です。)
：未定義ビット
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599
第 25 章 UART/SIO
25.5 UART/SIO のレジスタ
25.5.1
MB95390H シリーズ
UART/SIO シリアルモード制御レジスタ 1 (SMC10)
UART/SIO シリアルモード制御レジスタ 1 (SMC10) は ,UART/SIO の動作モードを制
御します。シリアルデータの方向 ( エンディアン ), パリティの有無と極性 , ストップ
ビット長 , 動作モード ( 同期 / 非同期 ), データ長およびシリアルクロックを設定しま
す。
■
UART/SIO シリアルモード制御レジスタ 1 (SMC10)
図 25.5-2 UART/SIO シリアルモード制御レジスタ 1 (SMC10)
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
アドレス
BDS PEN TDP SBL CBL1 CBL0 CKS MD
0056H
初期値
00000000B
R/W R/W R/W R/W R/W R/W R/W R/W
MD
0
1
CKS
0
1
動作モード選択ビット
クロック非同期モード (UART)
クロック同期モード (SIO)
クロック選択ビット
専用ボーレートジェネレータ
外部クロック (クロック非同期モードでは使用できません)
CBL1 CBL0
0
0
キャラクタビット長制御ビット
5 ビット
0
1
6 ビット
1
0
1
1
7 ビット
8 ビット
ストップビット長制御ビット
SBL
R/W
600
0
1 ビット長
1
2 ビット長
TDP
0
偶数パリティ
1
奇数パリティ
パリティ極性ビット
PEN
0
パリティなし
1
パリティあり
パリティ制御ビット
シリアルデータ方向制御ビット
BDS
0
LSB 側から順に送信・受信
1
MSB 側から順に送信・受信
: リード / ライト可能(読出し値は書込み値と同じとなります。)
: 初期値
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第 25 章 UART/SIO
25.5 UART/SIO のレジスタ
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表 25.5-1 UART/SIO シリアルモード制御レジスタ 1 (SMC10) の各ビットの機能
ビット名
機能
シリアルデータの方向 ( エンディアン ) を設定します。
BDS:
"0" を書き込んだ場合：シリアルデータレジスタの LSB 側から順に送信・受信しま
bit7 シリアルデータ方向
す。
制御ビット
"1" を書き込んだ場合：シリアルデータレジスタの MSB 側から順に送信・受信し
ます。
クロック非同期モード時 , パリティのあり・なしを設定します。
PEN:
bit6
"0" を書き込んだ場合：パリティなし
パリティ制御ビット
"1" を書き込んだ場合：パリティあり
bit5
偶数 / 奇数パリティを制御します。
TDP:
"0" を書き込んだ場合：偶数パリティ
パリティ極性ビット
"1" を書き込んだ場合：奇数パリティ
SBL:
bit4 ストップビット長
制御ビット
CBL1, CBL0:
bit3,
bit2 キャラクタビット長
制御ビット
クロック非同期モード時のストップビット長を制御します。
"0" を書き込んだ場合：ストップビット長は 1 になります。
"1" を書き込んだ場合：ストップビット長は 2 になります。
( 注意事項 ) 本ビットの設定はクロック非同期モードの送信動作についてのみ有効
です。
受信動作については , 本ビットに影響されず , ストップビット (1 ビッ
ト ) を検出して受信を完了し , 受信データレジスタフルフラグが "1"
に設定されます。
キャラクタビット長を以下の表のように選択します。
CBL1
0
0
1
1
CBL0
0
1
0
1
キャラクタビット長
5
6
7
8
非同期モード / 同期モード共通に有効な設定です。
外部クロック / 専用ボーレートジェネレータを選択します。
"0" を書き込んだ場合：専用ボーレートジェネレータが選択されます。
CKS:
"1" を書き込んだ場合：外部クロックが選択されます。
bit1
クロック選択ビット ( 注意事項 ) 本ビットに "1" を書き込んだ場合は , 強制的に UCK0 端子の出力が禁
止されます。
クロック非同期モード (UART) では外部クロックは使用できません。
MD:
bit0 動作モード選択
ビット
クロック非同期モード (UART) / クロック同期モード (SIO) を選択します。
"0" を書き込んだ場合：クロック非同期モード (UART) となります。
"1" を書き込んだ場合：クロック同期モード (SIO) となります。
＜注意事項＞
UART/SIO シリアルモード制御レジスタ 1 (SMC10) を変更する場合 , 送信・受信中の変更
はしないでください。
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601
第 25 章 UART/SIO
25.5 UART/SIO のレジスタ
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UART/SIO シリアルモード制御レジスタ 2 (SMC20)
25.5.2
UART/SIO シリアルモード制御レジスタ 2 (SMC20) は ,UART/SIO の動作モードを制
御します。シリアルクロック出力の許可 / 禁止 , シリアルデータ出力の許可 / 禁止 , 送
信受信の許可 / 禁止 , 受信エラーフラグクリアおよび割込みの許可 / 禁止を設定しま
す。
■
UART/SIO シリアルモード制御レジスタ 2 (SMC20)
図 25.5-3 UART/SIO シリアルモード制御レジスタ 2 (SMC20)
bit7 bit6 bit5 bit4
アドレス
RXE
0057H SCKE TXOE RERC
R/W
R/W
R1/W R/W
bit3
bit2
bit1
TXE
RIE
TCIE TEIE
R/W R/W
R/W
bit0
初期値
00100000B
R/W
送信データレジスタエンプティ割込み許可ビット
TEIE
0
送信データレジスタエンプティ割込み禁止
1
送信データレジスタエンプティ割込み許可
送信完了割込み許可ビット
TCIE
0
送信完了割込み禁止
1
送信完了割込み許可
受信割込み禁止
1
受信割込み許可
送信動作禁止
1
送信動作許可
RXE
0
受信動作禁止
1
受信動作許可
受信動作許可ビット
受信エラーフラグクリアビット
0
SSR0のエラーフラグがクリアされます
1
動作に影響はありません
TXOE
シリアルデータ出力許可ビット
0
シリアルデータ出力禁止 (汎用ポートとして使用可能)
1
シリアルデータ出力許可
SCKE
602
送信動作許可ビット
TXE
0
RERC
R/W
R1/W
受信割込み許可ビット
RIE
0
シリアルクロック出力許可ビット
0
シリアルクロック出力禁止 (汎用ポートとして使用可能)
1
シリアルクロック出力許可
: リード/ライト可能(読出し値は書込み値と同じとなります。)
: リード/ライト可能(読出し値は"1"です。)
: 初期値
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第 25 章 UART/SIO
25.5 UART/SIO のレジスタ
表 25.5-2 UART/SIO シリアルモード制御レジスタ 2 (SMC20) の各ビットの機能
ビット名
SCKE:
bit7 シリアルクロック出
力許可ビット
機能
クロック同期モード時に , シリアルクロック (UCK0) 端子の入出力を制御します。
"0" を書き込んだ場合：汎用ポートとして使用できます。
"1" を書き込んだ場合：クロック出力許可となります。
( 注意事項 ) CKS=1 のとき , 本ビットを "1" に設定しても内部クロックは出力され
ません。
SMC10:MD が "0" のとき ( 非同期モード ) は , 本ビットを "1" に設定す
るとポートからの出力は常に "H" が出力されることになります。
TXOE:
bit6 シリアルデータ出力
許可ビット
シリアルデータ (UO0 端子 ) の出力を制御します。
"0" を書き込んだ場合：汎用ポートとして使用できます。
"1" を書き込んだ場合：シリアルデータ出力許可となります。
RERC:
bit5 受信エラーフラグク
リアビット
"0" を書き込んだ場合： SSR0 レジスタの各エラーフラグ (PER,OVE,FER) がクリア
されます。
"1" を書き込んだ場合：動作に影響はありません。
このビットの読出し値は必ず "1" となります。
RXE:
受信動作許可ビット
"0" を書き込んだ場合：シリアルデータの受信を禁止します。
"1" を書き込んだ場合：シリアルデータの受信を許可します。
受信動作中にこのビットを "0" にした場合 , 直ちに受信動作が禁止され , 初期化さ
れます。途中まで受信したデータは UART/SIO シリアル入力データレジスタには転
送されません。
( 注意事項 ) RXE に "0" を書き込んだとき , 初期化されるのは受信動作です。エ
ラーフラグ (PER, OVE, FER, RDRF) には影響しません。
TXE:
送信動作許可ビット
"0" を書き込んだ場合：シリアルデータの送信を禁止します。
"1" を書き込んだ場合：シリアルデータの送信を許可します。
送信動作中にこのビットに "0" を書き込む場合 , 直ちに送信動作は禁止され , 初期
化されます。送信完了フラグ (TCPL) が "1" に設定され , 送信データレジスタエンプ
ティ (TDRE) も "1" に設定されます。
bit4
bit3
"0" を書き込んだ場合：受信割込みを禁止します。
RIE:
"1" を書き込んだ場合：受信割込みを許可します。
bit2 受信割込み許可ビッこのビットが "1" ( 許可 ) のときに受信データレジスタフル (RDRF) ビットおよび各
ト
エラーフラグ (PER,OVE,FER,RDRF) のいずれかが "1" になると , 直ちに受信割込み
が発生します。
"0" を書き込んだ場合：送信完了フラグによる割込みを禁止します。
TCIE:
"1" を書き込んだ場合：送信完了フラグによる割込みを許可します。
bit1 送信完了割込み許可
このビットが "1" ( 許可 ) のときに送信完了フラグ (TCPL) ビットが "1" になると直
ビット
ちに送信割込みが発生します。
"0" を書き込んだ場合：送信データレジスタエンプティによる割込みを禁止しま
TEIE:
す。
送信データレジスタ "1" を書き込んだ場合：送信データレジスタエンプティによる割込みを許可しま
bit0
エンプティ割込み許
す。
このビットが "1" ( 許可 ) のときに送信データレジスタエンプティ (TDRE) ビットが
可ビット
"1" になると , 直ちに送信割込みが発生します。
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第 25 章 UART/SIO
25.5 UART/SIO のレジスタ
25.5.3
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UART/SIO シリアルステータスアンドデータレジス
タ (SSR0)
UART/SIO シリアルステータスアンドデータレジスタ (SSR0) は ,UART/SIO の送受
信やエラーの状態を示します。
■
UART/SIO シリアルステータスアンドデータレジスタ (SSR0)
図 25.5-4 UART/SIO シリアルステータスアンドデータレジスタ (SSR0)
アドレス
0058H
bit7
bit6
-
-
bit5
bit4
bit3
bit2
bit1
bit0
PER OVE FER RDRF TCPL TDRE
初期値
00000001B
R0/WX R0/WX R/WX R/WX R/WX R/WX R(RM1), W R/WX
TDRE
送信データレジスタエンプティフラグ
0
送信データあり
1
送信データなし
送信完了フラグ
TCPL
0
"0"書込みでクリア
1
シリアル送信が完了
受信データレジスタフルフラグ
RDRF
0
受信データなし
1
受信データあり
フレーミングエラーフラグ
FER
0
フレーミングエラーなし
1
フレーミングエラーあり
オーバランエラーフラグ
OVE
0
オーバランエラーなし
1
オーバランエラーあり
パリティエラーフラグ
PER
0
パリティエラーなし
1
パリティエラーあり
R(RM1),W : リード / ライト可能(読出し値は書込み値と異なります。リードモディファイライト
(RMW) 系命令では，"1"が読み出されます。)
R/WX
: リードオンリ(読出し可能。このビットに値を書き込んでも動作に影響はありません。)
R0/WX
: 読出し値は"0"です。このビットに値を書き込んでも動作に影響はありません。
: 未定義ビット
: 初期値
604
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第 25 章 UART/SIO
25.5 UART/SIO のレジスタ
表 25.5-3 UART/SIO シリアルステータスアンドデータレジスタ (SSR0) の各ビットの機能
ビット名
bit7,
bit6
bit5
bit4
bit3
bit2
機能
読出し値は常に "0" です。このビットに値を書き込んでも動作に影響はありませ
未定義ビット
ん。
受信データのパリティエラーを検出します。
PER:
• 受信時にパリティエラーが発生すると設定され ,RERC ビットに "0" を書き込む
パリティエラー
ことによってクリアされます。
• エラーの検出と RERC によるクリアが同時の場合は , エラーフラグの設定が優先
フラグ
されます。
受信データのオーバランエラーを検出します。
OVE:
• 受信時にオーバランエラーが発生すると設定され ,RERC ビットに "0" を書き込
オーバランエラー
むことによってクリアされます。
フラグ
• エラーの検出と RERC によるクリアが同時の場合は , エラーフラグの設定が優先
されます。
受信データのフレーミングエラーを検出します。
FER:
• 受信時にフレーミングエラーが発生すると設定され ,RERC ビットに "0" を書き
フレーミングエラー
込むことによってクリアされます。
フラグ
• エラーの検出と RERC によるクリアが同時の場合は , エラーフラグの設定が優先
されます。
UART/SIO シリアル入力データレジスタの状態を示すフラグです。
RDRF:
• シリアル入力データレジスタへ受信データがロードされると ,"1" に設定されま
受信データレジスタ
す。
フルフラグ
• シリアル入力データレジスタのデータを読み出すと ,"0" にクリアされます。
データの送信状態を示すフラグです。
• シリアル送信が完了したとき ,"1" に設定されます。ただし , 連続して送信する
データが UART/SIO シリアル出力データレジスタにある場合 ,1 回の送信が完了
しても , 本ビットは "1" に設定されません。
• このビットに "0" を書き込むことでクリアされます。
• 設定とクリアが同時の場合は , 設定が優先されます。
• このビットに "1" を書き込んでも , 動作に影響を与えません。
bit1
TCPL:
送信完了フラグ
bit0
UART/SIO シリアル出力データレジスタの状態を示すフラグです。
TDRE:
送信データレジスタ • シリアル出力レジスタへ送信データを書き込むと ,"0" に設定されます。
エンプティフラグ
• 送信用シフトレジスタにロードされて送信が開始されると ,"1" に設定されます。
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605
第 25 章 UART/SIO
25.5 UART/SIO のレジスタ
25.5.4
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UART/SIO シリアル入力データレジスタ (RDR0)
UART/SIO シリアル入力データレジスタ (RDR0) は,シリアルデータの入力 (受信) 用
レジスタです。
■
UART/SIO シリアル入力データレジスタ (RDR0)
図 25.5-5に,UART/SIO シリアル入力データレジスタ (RDR0) のビット構成を示します。
図 25.5-5 UART/SIO シリアル入力データレジスタ (RDR0)
アドレス
005AH
R/WX
bit7
RD7
R/WX
bit6
RD6
R/WX
bit5
RD5
R/WX
bit4
RD4
R/WX
bit3
RD3
R/WX
bit2
RD2
R/WX
bit1
RD1
R/WX
bit0
RD0
R/WX
初期値
00000000B
：リードオンリ ( 読出し可能。このビットに値を書き込んでも動作に影響はありません。)
受信したデータが格納されます。シリアルデータ入力端子 (UI0 端子 ) に送られてきた
シリアルデータ信号がシフトレジスタで変換されて , このレジスタに格納されます。
受信データが正常にこのレジスタに設定されると , 受信データレジスタフル (RDRF) フ
ラグが "1" に設定されます。このとき , 受信割込み要求が許可されていれば割込みが発
生します。プログラムによる RDRF ビットチェックまたは割込みでこのレジスタに格
納された受信データが示されていれば , このレジスタの内容を読み出すことにより
,RDRF フラグが "0" にクリアされます。
キャラクタビット長 (CBL1,CBL0) を 8 ビット未満に設定した場合 , 不要となる上位の
ビット ( 設定したビット長以外のビット ) は "0" になります。
606
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第 25 章 UART/SIO
25.5 UART/SIO のレジスタ
MB95390H シリーズ
25.5.5
UART/SIO シリアル出力データレジスタ (TDR0)
UART/SIO シリアル出力データレジスタ (TDR0) は , シリアルデータの出力 ( 送信 ) 用
レジスタです。
■
UART/SIO シリアル出力データレジスタ (TDR0)
図 25.5-6に,UART/SIO シリアル出力データレジスタ (TDR0) のビット構成を示します。
図 25.5-6 UART/SIO シリアル出力データレジスタ (TDR0)
アドレス
0059H
R/W
bit7
TD7
R/W
bit6
TD6
R/W
bit5
TD5
R/W
bit4
TD4
R/W
bit3
TD3
R/W
bit2
TD2
R/W
bit1
TD1
R/W
bit0
TD0
R/W
初期値
00000000B
：リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
送信するデータを書き込みます。送信データレジスタエンプティ (TDRE) ビットが "1"
の場合 , 書込みができます。"0" の場合 , 書込みは無視されます。
既に送信データが書き込まれて TDRE が "0" のときに,このレジスタを更新する場合は
(UART/SIO シリアルモード制御レジスタの TXE が "1" または "0" のときにかかわら
ず ) TXE に "0" を書き込むことにより送信動作が初期化され ,TDRE が "1" となり , この
レジスタの更新が可能になります。また , 送信が開始されていないとき (TDR0 に送信
データを書き込んで,TXE をまだ "1" に設定していないとき) に TXE に "0" を書き込む
場合は ,TCPL は "1" に設定されません。送信データが送信用シフトレジスタに転送さ
れ , シリアルデータに変換されてシリアルデータ出力端子から送信されます。
送信データが UART/SIO シリアル出力データレジスタ (TDR0) に書き込まれると , 送信
データレジスタエンプティビット (TDRE) は "0" に設定されます。送信用シフトレジ
スタに送信データの転送が終了すれば , 送信データレジスタエンプティビット (TDRE)
は "1" に設定され , 次の送信用データを書き込むことができます。このとき , 送信デー
タレジスタエンプティ割込みが許可されていれば割込みが発生します。次の送信デー
タの書込みは , 送信データレジスタエンプティの発生のときに行うか , 送信データエン
プティ (TDRE) ビットが "1" のときに行ってください。
キャラクタビット長 (CBL1,CBL0) を 8 ビット未満に設定した場合 , 上位のビット ( 設
定したビット長以外のビット ) は無視されます。
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607
第 25 章 UART/SIO
25.5 UART/SIO のレジスタ
MB95390H シリーズ
＜注意事項＞
UART/SIO シリアルステータスアンドデータレジスタの TDRE が "0" のとき , このレジス
タのデータは更新できません。
既に送信データが書き込まれ ,TDRE が "0" のときに , このレジスタを更新する場合は
(UART/SIO シリアルモード制御レジスタ 2 の TXE が "1" または "0" のときにかかわら
ず ) TXE に "0" を書き込むことにより送信動作が初期化され ,TDRE が "1" となり , このレ
ジスタの更新が可能になります。
また , 送信が開始されていないとき (TDR に送信データを書き込んで ,TXE をまだ "1" に
設定していないとき ) に TXE に "0" を書き込む場合は ,TCPL は "1" に設定されません。
.
データを変更する場合は ,TXE に "0" を書き込むことにより , 一度 TDRE を "1" にしてか
ら書き込んでください。
608
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第 25 章 UART/SIO
25.6 UART/SIO の割込み
MB95390H シリーズ
25.6
UART/SIO の割込み
UART/SIO には , 割込みに関連したエラーフラグビット (PER,OVE,FER), 受信データ
レジスタフルビット (RDRF), 送信データレジスタエンプティビット (TDRE) および
送信完了フラグ (TCPL) の 6 つのビットがあります。
■
UART/SIO の割込み
表 25.6-1 に ,UART/SIO の割込み制御ビットと割込み要因を示します。
表 25.6-1 UART/SIO の割込み制御ビットと割込み要因
項目
割込み要求フラ
グビット
割込み要求許可
ビット
説明
SSR0：TDRE
SSR0：RDRF
SSR0：PER
SSR0：OVE
SSR0：FER
SMC20：TEIE SMC20：TCIE
SMC20：RIE
SMC20：RIE
SMC20：RIE
SMC20：RIE
送信データレ
ジスタエンプ
ティ
受信データフ
ル
パリティエ
ラー
割込み要因
■
SSR0：TCPL
送信完了
オーバランエフレーミング
エラー
ラー
送信割込み
送信データが UART/SIO シリアル出力データレジスタ (TDR0) に書き込まれると , 書き
込まれたデータが送信用シフトレジスタに転送されます。次のデータの書込みが可能
な状態になると ,TDRE ビットが "1" に設定されます。このとき , 送信データレジスタエ
ンプティ割込み許可ビットが許可 (SMC20：TEIE ＝ 1) されていると , 割込みコントロー
ラへの割込み要求が発生します。
また , すべての送信データの送信が完了すると ,TCPL ビットが "1" に設定されます。こ
のとき , 送信完了割込み許可ビットが許可 (SMC20：TCIE ＝ 1) されていると , 割込みコ
ントローラへの割込み要求が発生します。
■
受信割込み
データがストップビットまで正常に入力されると RDRF ビットが "1" に設定されま
す。
また , オーバラン , パリティ , またはフレミングエラーが発生した場合には , 各エ
ラーフラグビット (PER,OVE,FER) が "1" に設定されます。
これらのビットは , ストップビット検出時に設定され , 受信割込み許可ビットが許可
(SMC20：RIE ＝ 1) されていると , 割込みコントローラへの割込み要求が発生します。
■
UART/SIO の割込みに関連するレジスタとベクタテーブルのアドレス
表 25.6-2 UART/SIO の割込みに関連するレジスタとベクタテーブルのアドレス
割込み要因
割込み要求番号
UART/SIO ch. 0*
IRQ04
割込みレベル設定レジスタ
レジスタ
設定ビット
ILR1
L04
ベクタテーブルのアドレス
上位
下位
FFF3H
FFF2H
ch.：チャネル
*
UART/SIO ch. 0 は MPG(DTTI) と同じ割込み要求番号とベクタテーブルを使用します。
各周辺機能のそれぞれの割込み要求番号およびベクタテーブルのアドレスについては
「付録 B 割込み要因一覧表」を参照してください。
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609
第 25 章 UART/SIO
25.7 UART/SIO の動作説明と設定手順例
25.7
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UART/SIO の動作説明と設定手順例
UART/SIO には , シリアル通信機能 ( 動作モード 0,1) があります。
■
UART/SIO の動作
● 動作モード
UART/SIO には ,2 種類の動作モードがあります。クロック同期モード (SIO) とクロッ
ク非同期モード (UART) を選択できます ( 表 25.7-1 を参照 )。
表 25.7-1 UART/SIO の動作モード
動作モード
0
1
■
データ長
パリティなし
パリティあり
5
6
6
7
7
8
8
9
5
6
7
8
-
同期モード
ストップビット長
非同期
1 ビットまたは 2
ビット
同期
-
設定手順例
UART/SIO の設定手順例を以下に示します。
● 初期設定
1) ポートの入力設定 (DDR7)
2) 割込みレベルの設定 (ILR1)
3) プリスケーラ設定 (PSSR0)
4) ボーレート設定 (BRSR0)
5) クロック選択 (SMC10:CKS)
6) 動作モード設定 (SMC10:MD)
7) シリアルクロック出力の許可 / 禁止 (SMC20:SCKE)
8) 受信動作許可 (SMC20:RXE = 1)
9) 割込み許可 (SMC20:RIE = 1)
● 割込み処理
受信データの読出し (RDR0)
610
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第 25 章 UART/SIO
25.7 UART/SIO の動作説明と設定手順例
MB95390H シリーズ
25.7.1
動作モード 0 の動作説明
動作モード 0 は , クロック非同期モード (UART) として動作します。
■
UART/SIO の動作モード 0 の動作説明
UART/SIO シリアルモード制御レジスタ 1 (SMC10) の MD ビットを "0" に設定すると ,
クロック非同期モード (UART) が選択されます。
● ボーレート
シリアルクロックは,SMC10 レジスタの CKS ビットで選択します。このとき,専用ボー
レートジェネレータを必ず選択してください。
ボーレートは専用ボーレートジェネレータの出力クロック周波数の 4 分周になりま
す。UART は選択されたボーレートの－ 2% から＋ 2% までの範囲で通信可能です。
専用ボーレートジェネレータによるボーレート算出式を以下に示します ( 専用ボー
レートジェネレータについては「第
,
26 章 UART/SIO 専用ボーレートジェネレータ」も
参照 ) 。
図 25.7-1 専用ボーレートジェネレータ使用時のボーレート算出
マシンクロック (MCLK)
ボーレート値＝
1
2
4
8
4×
UART プリスケーラ選択レジスタ (PSSR0)
プリスケーラ選択 (PSS1,PSS0)
×
[bps]
2
:
255
UART ボーレート設定レジスタ (BRSR0)
ボーレート設定 (BRS7 ～ BRS0)
表 25.7-2 専用ボーレートジェネレータによる非同期時転送レートの例
( クロックギア：4/FCH, マシンクロック：10 MHz, 16 MHz, 16.25 MHz の場合 )
専用ボーレートジェネレータの設定
ボーレート
(10 MHz ÷
UART 内トータル分周比
プリスケーラ選択ボーレートカウン
部分周 (PSS × BRS × 4) トータル
PSS[1:0]
タ設定 BRS[7:0]
分周比 )
ボーレート
ボーレート
(16 MHz ÷ (16.25 MHz ÷
トータル
トータル
分周比 )
分周比 )
1 ( 設定値 : 0, 0)
20
4
80
125000
200000
203125
1 ( 設定値 : 0, 0)
22
4
88
113636
181818
184659
1 ( 設定値 : 0, 0)
44
4
176
56818
90909
92330
1 ( 設定値 : 0, 0)
87
4
348
28736
45977
46695
1 ( 設定値 : 0, 0)
130
4
520
19231
30769
31250
2 ( 設定値 : 0, 1)
130
4
1040
9615
15385
15625
4 ( 設定値 : 1, 0)
130
4
2080
4808
7692
7813
8 ( 設定値 : 1, 1)
130
4
4160
2404
3846
3906
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611
第 25 章 UART/SIO
25.7 UART/SIO の動作説明と設定手順例
MB95390H シリーズ
また , クロック非同期モードにおけるボーレート設定が可能な範囲は以下のとおりで
す。
表 25.7-3 クロック非同期モードにおけるボーレート設定可能範囲
PSS[1:0]
BRS[7:0]
"00B ～ 11B
02H(2) ～ FFH(255)
● 転送データフォーマット
UART は,NRZ (Non Return to Zero) 形式のデータのみを扱えます。
図 25.7-2 に,転送デー
タフォーマットを示します。
キャラクタビット長は ,CBL1,CBL0 の設定により 5 ビット～ 8 ビットを選択できます。
ストップビット長は SBL の設定により 1 ビットもしくは 2 ビットに設定できます。
パリティの有無 , パリティの極性は PEN,TDP により設定できます。
図 25.7-2 に示すように , 転送データは必ずスタートビット ("L" レベル ) より始まり
,MSB ファーストもしくは LSB ファースト (BDS ビットで ,LSB ファースト /MSB
ファーストの選択可能 ) で指定されたデータビット長転送が行われ , ストップビット
("H" レベル ) で終了します。アイドル時は "H" レベルになります。
図 25.7-2 転送データフォーマット
ST
D0
D1
D2
D3
D4
SP
ST
D0
D1
D2
D3
D4
SP
SP
ST
D0
D1
D2
D3
D4
P
SP
ST
D0
D1
D2
D3
D4
P
SP
...
データ 6 ビット長, データ 8 ビット長も同様です。
ST
D0
D1
D2
D3
D4
D5
D6
D7
SP
ST
D0
D1
D2
D3
D4
D5
D6
D7
SP
SP
ST
D0
D1
D2
D3
D4
D5
D6
D7
P
SP
ST
D0
D1
D2
D3
D4
D5
D6
D7
P
SP
P なし
データ 5 ビット
P あり
SP
P なし
データ 8 ビット
P あり
SP
ST : スタートビット
SP : ストップビット
P : パリティビット
D0 ～ D7: データ。順序は方向制御レジスタ (BDS ビット) により LSB ファースト /MSB ファーストの
選択が可能です。
612
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第 25 章 UART/SIO
25.7 UART/SIO の動作説明と設定手順例
● クロック非同期モード (UART) の受信動作
UART/SIO シリアルモード制御レジスタ 1 (SMC10) により , シリアルデータの方向 ( エ
ンディアン ), パリティの有無 , パリティの極性 , ストップビット長 , キャラクタビット
長およびクロックを選択します。
受信動作許可ビット (RXE) が "1" に設定されていると常に受信動作が行われます。
受信動作許可ビット (RXE) が "1" の場合 , 受信データのスタートビットを検出すると
,UART/SIO シリアルモード制御レジスタ 1 (SMC10) に設定されているデータフォー
マットに従って 1 フレームのデータを受信します。
1 フレームのデータ受信が完了すると,受信データを UART/SIO シリアル入力データレ
ジスタ (RDR0) に転送し , 次のシリアルデータの受信が可能になります。
UART/SIO シリアル入力データレジスタ (RDR0) にデータが格納されると , 受信データ
レジスタフル (RDRF) ビットが "1" に設定されます。
受信割込み許可ビット (RIE) が "1" に設定されている場合は , 受信データレジスタフル
(RDRF) ビットが "1" に設定されると受信割込みが発生します。
受信データを読み出す場合は ,UART/SIO シリアルステータスアンドデータレジスタの
各エラーフラグ (PER,OVE,FER) を確認し ,UART/SIO シリアル入力データレジスタ
(RDR0) を読み出します。
受信データが UART/SIO シリアル入力データレジスタ (RDR0) から読み出されると,受
信データレジスタフル (RDRF) ビットが "0" にクリアされます。
なお , 受信動作中に UART/SIO シリアルモード制御レジスタ 1 (SMC10) が変更された
場合の動作は保証されません。また , 受信動作中に RXE ビットを "0" にした場合 , 直ち
に受信動作が禁止され , 初期化されます。途中まで受信したデータはシリアル入力デー
タレジスタには転送されません。
図 25.7-3 クロック非同期モードの受信動作
RXE
UI0
St
D0 D1 D2 D3 D4 D5 D6 D7 Sp Sp St
D0 D1 D2
RDR0
のリード
RDRF
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第 25 章 UART/SIO
25.7 UART/SIO の動作説明と設定手順例
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● クロック非同期モード (UART) 時の受信エラー
以下の 3 つのエラー (PER,FER,OVE) があるときは , 受信データは UART/SIO シリアル
入力データレジスタ (RDR0) に転送されず , 受信データレジスタフル (RDRF) ビットも
"1" に設定されません。
• パリティエラー (PER)
パリティ制御ビット (PEN) が "1" に設定されている場合,受信シリアルデータのパリ
ティビットがパリティ極性ビット (TDP) と異なったとき , パリティエラー (PER)
ビットが "1" に設定されます。
• フレーミングエラー (FER)
設定されているキャラクタビット長 (CBL), パリティ制御 (PEN) により , シリアル
データの受信を行った結果,シリアルデータの最初のストップビットの位置に "1" を
検出しなかった場合 , フレーミングエラー (FER) ビットが "1" に設定されます。
なお ,2 ビット目以降のストップビットに対してはチェックを行いません。
• オーバランエラー (OVE)
シリアルデータの受信が完了したとき , 前回の受信データが読み出される前に次の
受信が行われた場合 , オーバランエラー (OVE) ビットが "1" に設定されます。
また , 各フラグは最初のストップビットの位置で設定されます。
図 25.7-4 受信エラーのセットタイミング
UI0
D5
D6
D7
P
SP
SP
PER
OVE
FER
受信割込み
614
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25.7 UART/SIO の動作説明と設定手順例
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● 受信動作時のスタートビットの検出と受信データの確定
受信動作許可ビット (RXE) が "1" に設定されてから専用ボーレートジェネレータのク
ロック (BRCLK) によってシリアルデータ入力をサンプリングし , シリアル入力の立下
りと連続した 3 回の "L" によりスタートビットは検出されます。したがって ,BRCLK
のサンプリングにおいて , 最初に "H","L","L","L" が検出されたとき , そのビットをス
タートビットとみなします。
スタートビット検出から 4 分周回路を起動し ,BRCLK の 4 周期ごとにシリアルデータ
を受信用シフトレジスタに取り込みます。
データの受信は , ボーレートクロック (BRCLK) とデータサンプリングクロック
(DSCLK) の 3 箇所でサンプリングして 3 ビット中 2 ビット一致の多数決で受信データ
を確定します。
図 25.7-5 スタートビット検出とシリアルデータの取込み
RXE
スタートビット
シリアルデータ入力
(UI0)
D1
D0
ボーレートクロック
(BRCLK)
"H"
"L"
"L"
"L"
"L"
スタートビット検出
4 分周カウンタ
X
0
1
2
3
0
1
2
3
データサンプリングクロック
(DSCLK)
3 箇所サンプリングし, 3 ビット中 2 ビット一致の多数決で
“0” または “1” を判定する
受信用シフトレジスタ
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X
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D0
D1
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25.7 UART/SIO の動作説明と設定手順例
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● クロック非同期モードの送信動作
UART/SIO シリアルモード制御レジスタ 1 (SMC10) により , シリアルデータの方向 ( エ
ンディアン ), パリティの有無 , パリティの極性 , ストップビット長 , キャラクタビット
長およびクロックを選択します。
送信動作の起動は次の 2 種類の手順で行えます。
• 送信動作許可ビット (TXE) を "1" に設定してからシリアル出力データレジスタへ送
信データを書き込むことによって送信を開始する。
• UART/SIO シリアル出力データレジスタに送信データを書き込んだ後 , 送信動作許
可ビット (TXE) を "1" に設定することによって送信を開始する。
送信データは , 送信データレジスタエンプティ (TDRE) ビットが "1" になっていること
を確認してから ,UART/SIO シリアル出力データレジスタ (TDR0) に書き込みます。
送信データが UART/SIO シリアル出力データレジスタ (TDR0) に書き込まれると送信
データレジスタエンプティ (TDRE) ビットが "0" に設定されます。
送信データが UART/SIO シリアル出力データレジスタ (TDR0) から送信用シフトレジ
スタに転送され , 送信データレジスタエンプティ (TDRE) が "1" に設定されます。
送信割込み許可ビット (TIE) を "1" に設定している場合は , 送信データレジスタエンプ
ティ (TDRE) ビットが "1" に設定されると送信割込みを発生します。これにより , 割込
み処理において次の送信データを UART/SIO シリアル出力データレジスタ (TDR0) に
書き込むことができます。
シリアル送信が完了したことを送信割込みによって検知する場合は送信完了割込み許
可ビットの設定を TEIE=0,TCIE=1 にしてください。送信が完了すると送信完了フラグ
(TCPL) が "1" に設定されて送信割込みが発生します。
送信完了フラグ (TCPL) と連続で送信する場合の送信データレジスタエンプティフラ
グ (TDRE) は , 以下の図 25.7-6 に示すように , 最終ビットの送信が完了した位置 ( デー
タ長 , パリティ許可 , ストップビット長設定により異なる ) において設定されます。
送信動作中に UART/SIO シリアルモード制御レジスタ 1 (SMC10) が変更された場合の
動作は保証されません。
図 25.7-6 クロック非同期モード (UART) の送信動作
UO0
D5
D6
D7
P
SP
SP
TCPL
TDRE
送信割込み
ストップビット長を 1 ビットに設定した場合
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ストップビット長を 2 ビットに設定した場合
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第 25 章 UART/SIO
25.7 UART/SIO の動作説明と設定手順例
MB95390H シリーズ
TDRE フラグは , 前の送信データが送信シフトレジスタにない場合は , 以下の図の位置
で設定されます。
図 25.7-7 送信データレジスタエンプティフラグ (TDRE) のセットタイミング 1 (TXE が "1" の場合 )
"1"
TXE
送信データの
書込み
UO0
D0
D1
D2
D3
TDRE
送信割込み
UART/SIO シリアル出力データレジスタ (TDR) から送信シフトレジスタへの
転送は 1 マシンクロック (MCLK) 周期で行われます。
図 25.7-8 送信データレジスタエンプティフラグ (TDRE) のセットタイミング 2
(TXE を "0" → "1" にした場合 )
TXE
送信データの
書込み
UO0
D0
D1
D2
D3
TDRE
送信割込み
● 送受信同時動作
クロック非同期モード (UART) では , 送信と受信は独立して動作できます。したがっ
て , 送信と受信が同時 , または位相がずれて送信フレームと受信フレームが重なり合う
場合であっても動作します。
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第 25 章 UART/SIO
25.7 UART/SIO の動作説明と設定手順例
25.7.2
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動作モード 1 の動作説明
動作モード 1 は , クロック同期モードとして動作します。
■
UART/SIO の動作モード 1 の動作説明
UART/SIO シリアルモード制御レジスタ 1 (SMC10) の MD ビットを "1" に設定すると
クロック同期モード (SIO) が選択されます。
クロック同期モード (SIO) でのキャラクタビット長は 5 ビット～ 8 ビットの可変長に
なります。
ただし , パリティは禁止 , ストップビットはなしになります。
シリアルクロックは ,SMC10 レジスタの CKS ビットで選択します。専用ボーレート
ジェネレータか外部クロックかを選択します。SIO は選択されたシリアルクロックを
シフトクロックとしてシフト動作を行います。
外部クロックを入力するときは ,SCKE ビットは "0" にしてください。
専用ボーレートジェネレータの出力をシフトクロックとして出力するときは ,SCKE
ビットを "1" にしてください。この場合のシリアルクロックは , 専用ボーレートジェネ
レータからのクロックを 2 分周して作られます。SIO モードにおけるボーレート設定
が可能な範囲は以下のとおりです ( 専用ボーレートジェネレータについては「
, 第 26 章
UART/SIO 専用ボーレートジェネレータ」の章も参照 )。
表 25.7-4 SIO モードにおけるボーレート設定可能範囲
PSS[1:0]
00B ～ 11B
BRS[7:0]
01H(1) ～ FFH(255),00H(256)
( 最速となる設定は 01H 最も遅い設定は 00H です。)
外部クロックによるボーレート算出式と , 専用ボーレートジェネレータ使用時のボー
レート算出式を以下に示します。
618
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第 25 章 UART/SIO
25.7 UART/SIO の動作説明と設定手順例
MB95390H シリーズ
図 25.7-9 外部クロックによるボーレート算出式
1
ボーレート値＝
[bps]
外部クロック *
4 マシンクロック以上
*: 外部クロック
4 マシンクロック以上
図 25.7-10 専用ボーレートジェネレータ使用時のボーレート算出式
マシンクロック (MCLK)
ボーレート値＝
2×
1
2
4
8
UART プリスケーラ選択レジスタ (PSSR0)
プリスケーラ選択 (PSS1,PSS0)
×
[bps]
1
:
256
UART ボーレート設定レジスタ (BRSR0)
ボーレート設定 (BRS7 ～ BRS0)
● シリアルクロックについて
シリアルクロックは送信データの出力制御に合わせて出力されます。そのため , 受信の
み行う場合であっても , 送信制御 (TXE=1) を設定してダミーの送信データを UART/
SIO シリアル出力レジスタに書き込む必要があります。また ,UCK0 のクロック値は
MB95390H シリーズの「データシート」を参照してください。
● UART/SIO 動作モード 1 受信動作
動作モード 1 の受信では , 各レジスタを以下のように使用します。
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第 25 章 UART/SIO
25.7 UART/SIO の動作説明と設定手順例
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図 25.7-11 動作モード 1 の受信時使用レジスタ
SMC10 (UART/SIO シリアルモード制御レジスタ 1)
bit7
bit6
bit5
bit4
BDS
PEN
TDP
SBL
×
×
×
bit3
CBL1
bit2
CBL0
bit1
CKS
bit0
MD
1
SMC20 (UART/SIO シリアルモード制御レジスタ 2)
bit7
bit6
bit5
bit4
SCKE TXOE RERC
RXE
0
bit3
TXE
bit2
RIE
bit1
TCIE
×
bit0
TEIE
×
bit2
RDRF
bit1
TCPL
×
bit0
TDRE
×
SSR0 (UART/SIO シリアルステータスアンドデータレジスタ )
bit7
bit6
bit5
bit4
bit3
PER
OVE
FER
×
×
×
×
TDR0 (UART/SIO シリアル出力データレジスタ )
bit7
bit6
bit5
bit4
TD7
TD6
TD5
TD4
×
×
×
×
bit3
TD3
×
bit2
TD2
×
bit1
TD1
×
bit0
TD0
×
RDR0 (UART/SIO シリアル入力データレジスタ )
bit7
bit6
bit5
bit4
RD7
RD6
RD5
RD4
bit3
RD3
bit2
RD2
bit1
RD1
bit0
RD0
：使用ビット
×：未使用ビット
1 ："1" に設定
0 ："0" に設定
受信動作は , シリアルクロックが外部クロック / 内部クロックのどちらかに設定されて
いるかによって異なります。
＜外部クロックの場合＞
受信動作許可ビット (RXE) が "1" に設定されていると , 常に外部クロックの立上り
エッジでシリアルデータを受信します。
＜内部クロックの場合＞
シリアルクロックは送信動作に合わせて出力されます。そのため , 受信であっても送
信動作を行わなければなりません。以下の 2 種類の手順で行えます。
• 送信動作許可ビット (TXE) を "1" に設定してから ,UART/SIO シリアル出力データ
レジスタへ送信データを書き込むことによってシリアルクロックを発生させて受
信を開始する。
• UART/SIO シリアル出力データレジスタに送信データを書き込んだ後 , 送信動作許
可ビット (TXE) を "1" に設定することでシリアルクロックを発生させて受信を開始
する。
620
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第 25 章 UART/SIO
25.7 UART/SIO の動作説明と設定手順例
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受信用シフトレジスタに 5 ビット～ 8 ビットのシリアルデータが受信されると , 受信
データを UART/SIO シリアル入力データレジスタ (RDR0) へ転送し,次のシリアルデー
タの受信を可能にします。
UART/SIO シリアル入力データレジスタにデータが格納されると,受信データレジスタ
フル (RDRF) ビットが "1" に設定されます。
受信割込み許可ビット (RIE) が "1" に設定されている場合は , 受信データレジスタフル
(RDRF) ビットが "1" に設定されると受信割込みが発生します。
受信データを読み出す場合は ,UART/SIO シリアルステータスアンドデータレジスタの
エラーフラグ (OVE) を確認し ,UART/SIO シリアル入力データレジスタから読み出し
ます。
受信データが UART/SIO シリアル入力データレジスタ (RDR0) から読み出されると,受
信データレジスタフル (RDRF) ビットが "0" にクリアされます。
図 25.7-12 クロック同期モードの 8 ビット受信動作
UCK0
UI0
D0 D1 D2 D3 D4 D5 D6 D7
RDR0 へのリード
RDRF
割込みコントローラへの割込み
受信エラー時の動作
オーバランエラー (OVE) があるときは , 受信データは UART/SIO シリアル入力デー
タレジスタ (RDR0) には転送されません。
オーバランエラー (OVE)
シリアルデータの受信が完了したとき,前回の受信によって受信データレジスタフル
(RDRF) ビットが "1" に設定されていた場合 , オーバランエラー (OVE) を "1" に設定
します。
図 25.7-13 オーバランエラー
UCK0
UI0
...
...
...
D0 D1 ... D6 D7
D0 D1 ... D6 D7
D0 D1 ... D6 D7
RDR0 への
リード
RDRF
OVE
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第 25 章 UART/SIO
25.7 UART/SIO の動作説明と設定手順例
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● UART/SIO 動作モード 1 送信動作
動作モード 1 の送信では , 各レジスタを以下のように使用します。
図 25.7-14 動作モード 1 の送信時使用レジスタ
SMC10 (UART/SIO シリアルモード制御レジスタ 1)
bit7
bit6
bit5
bit4
BDS
PEN
TDP
SBL
×
×
×
bit3
CBL1
bit2
CBL0
bit1
CKS
bit0
MD
1
SMC20 (UART/SIO シリアルモード制御レジスタ 2)
bit7
bit6
bit5
bit4
SCKE TXOE RERC
RXE
0
bit3
TXE
bit2
RIE
bit1
TCIE
×
bit0
TEIE
×
bit2
RDRF
bit1
TCPL
×
bit0
TDRE
×
SSR0 (UART/SIO シリアルステータスアンドデータレジスタ )
bit7
bit6
bit5
bit4
bit3
PER
OVE
FER
×
×
×
×
TDR0 (UART/SIO シリアル出力データレジスタ )
bit7
bit6
bit5
bit4
TD7
TD6
TD5
TD4
×
×
×
×
bit3
TD3
×
bit2
TD2
×
bit1
TD1
×
bit0
TD0
×
RDR0 (UART/SIO シリアル入力データレジスタ )
bit7
bit6
bit5
bit4
RD7
RD6
RD5
RD4
bit3
RD3
bit2
RD2
bit1
RD1
bit0
RD0
：使用ビット
×：未使用ビット
1 ："1" に設定
0 ："0" に設定
送信動作の起動は次の 2 種類の手順で行えます。
• 送信動作許可ビット (TXE) を "1" に設定してから ,UART/SIO シリアル出力データ
レジスタへ送信データを書き込むことによって送信を開始する。
• UART/SIO シリアル出力データレジスタに送信データを書き込んだ後 , 送信動作許
可ビット (TXE) を "1" に設定することによって送信を開始する。
送信データは , 送信データレジスタエンプティ (TDRE) ビットが "1" になっていること
を確認してから ,UART/SIO シリアル出力データレジスタ (TDR0) に書き込みます。
送信データが UART/SIO シリアル出力データレジスタ (TDR0) に書き込まれると送信
データレジスタエンプティ (TDRE) ビットが "0" に設定されます。
送信データが UART/SIO シリアル出力データレジスタ (TDR0) から送信用シフトレジ
スタに転送されてシリアル送信が開始されると , 送信データレジスタエンプティ
(TDRE) ビットが "1" に設定されます。
622
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第 25 章 UART/SIO
25.7 UART/SIO の動作説明と設定手順例
MB95390H シリーズ
外部クロックを使用する設定では,送信動作が起動した最初のシリアルクロックの立下
りからシリアルデータが送信されます。
送信割込み許可ビット (TIE) が "1" に設定されている場合は , 送信データレジスタエン
プティ (TDRE) が "1" に設定されると送信完了割込みが発生します。このとき , 次の送
信データを UART/SIO シリアル出力データレジスタ (TDR0) に書き込むことができま
す。また , 送信動作許可ビット (TXE) が "1" に設定されたままであれば , 連続してシリ
アル送信を行うことができます。
シリアル送信が完了したことを送信完了割込みによって検知する場合は,送信完了割込
み出力許可の設定を TEIE=0,TCIE=1 にしてください。送信が完了すると送信完了フラ
グ (TCPL) が "1" に設定されて送信完了割込みが発生します。
図 25.7-15 クロック同期モードの 8 ビット送信動作
TDR0 への
書込み
UCK0
UI0
D0 D1 D2 D3 D4 D5 D6 D7
TDRE
TCPL
割込み
コントローラ
への割込み
外部クロックの
場合は, UCK0 の
立下り後です。
割込み
コントローラ
への割込み
内部クロックの
場合は, 最終 1 ビット
周期後です。
● 送受信同時動作
＜外部クロックの場合＞
送信と受信はそれぞれ独立して動作できます。したがって , 送信と受信が同時 , また
は位相がずれて重なり合う場合でも動作します。
＜内部クロックの場合＞
送信側がシリアルクロックを発生しているため , 受信は送信の影響を受けます。
受信途中に送信が終了してしまった場合 , 受信側は停止した状態となります。受信
は , 送信側が再起動されたときに継続されます。
• シリアルクロックを出力および入力して使用する方法については「25.4
,
UART/SIO
の端子」
を参照してください。
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第 25 章 UART/SIO
25.8 UART/SIO の設定例
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UART/SIO の設定例
25.8
UART/SIO の設定例を示します。
■
設定例
● 各動作モードを選択する方法
動作モード選択ビット (SMC10:MD) で行います。
動作モード
動作モード選択 (MD)
動作モード 0 クロック非同期モード (UART)
"0" を設定
動作モード 1 クロック同期モード (SIO)
"1" を設定
● 動作クロックの種類と選択方法
クロック選択ビット (SMC10:CKS) で行います。
クロック入力
クロック選択 (CKS)
専用ボーレートジェネレータを選択するには
"0" を設定
外部クロックを選択するには
"1" を設定
● UCK0 端子 ,UI0 端子 ,UO0 端子を使用する方法
下記の設定で行います。
UART
624
UCK0 端子を入力として設定にするには
DDR7:P75 = 0
SMC20:SCKE = 0
UCK0 端子を出力として設定にするには
SMC20:SCKE = 1
UI0 端子を使用するには
DDR7:P77 = 0
UO0 端子を使用するには
SMC20:TXOE = 1
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CM26-10129-1
第 25 章 UART/SIO
25.8 UART/SIO の設定例
MB95390H シリーズ
● UART の動作を許可 / 停止する方法
受信動作許可ビット (SMC20:RXE) で行います。
動作
受信動作許可ビット (RXE)
受信動作を禁止 ( 停止 ) するには
"0" を設定する
受信動作を許可するには
"1" を設定する
送信動作制御ビット (SMC20:TXE) で行います。
動作
送信動作制御ビット (TXE)
送信動作を禁止 ( 停止 ) するには
"0" を設定する
送信動作を許可するには
"1" を設定する
● パリティを設定する方法
パリティ制御 (SMC10:PEN), パリティ極性 (SMC10:TDP) で行います。
動作
パリティ制御 (PEN)
パリティ極性 (TDP)
パリティなしにするには
"0" を設定する
-
偶数パリティにするには
"1" を設定する
"0" を設定する
奇数パリティにするには
"1" を設定する
"1" を設定する
● データ長を設定する方法
データ長選択ビット (SMC10:CBL[1:0]) で行います。
動作
データ長選択ビット (CBL[1:0])
5 ビット長にするには
"00B" を設定する
6 ビット長にするには
"01B" を設定する
7 ビット長にするには
"10B" を設定する
8 ビット長にするには
"11B" を設定する
● ストップビット長を選択する方法
ストップビット長制御 (SMC10:SBL) で行います。
CM26-10129-1
動作
ストップビット長制御 (SBL)
ストップビットを 1 ビット長にするには
"0" を設定する
ストップビットを 2 ビット長にするには
"1" を設定する
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625
第 25 章 UART/SIO
25.8 UART/SIO の設定例
MB95390H シリーズ
● エラーフラグをクリアする方法
受信エラーフラグクリアビット (SMC20:RERC) で行います。
動作
受信エラーフラグクリアビット (RERC)
エラーフラグ (PER,OVE,FER)
をクリアするには
"0" を設定する
● 転送方向の設定方法
シリアルデータ方向制御ビット (SMC10:BDS) で行います。
転送方向はどの動作モードでも ,LSB ファースト /MSB ファーストの選択が可能です。
動作
シリアルデータ方向制御 (BDS)
LSB ファースト転送 ( 最下位ビットから )
にするには
"0" を設定する
MSB ファースト転送 ( 最上位ビットから )
にするには
"1" を設定する
● 受信完了フラグをクリアする方法
下記の設定で行います。
動作
方法
受信完了フラグをクリアするには
RDR0 レジスタを読み出す
初回の RDR0 レジスタの読出しは , 受信開始になります。
● 送信バッファエンプティフラグをクリアする方法
下記の設定で行います。
動作
方法
送信バッファエンプティフラグを
クリアするには
TDR0 レジスタに書き込む
初回の TDR0 レジスタの書込みは , 送信開始になります。
● ボーレートを設定する方法
「25.7.1 動作モード 0 の動作説明」を参照してください。
626
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第 25 章 UART/SIO
25.8 UART/SIO の設定例
MB95390H シリーズ
● 割込み関連レジスタ
割込みレベルは下表の割込みレベル設定レジスタで設定します。
チャネル
割込みレベル設定レジスタ
割込みベクタ
ch. 0
割込みレベルレジスタ (ILR1)
アドレス : 0007AH
#4
アドレス : 0FFF2H
● 割込みを許可 / 禁止 / クリアする方法
割込み許可の設定は ,割込み要求許可ビット (SMC20:RIE,SMC20:TCIE,SMC20:TEIE) で
行います。
UART 受信
受信割込み許可
ビット (RIE)
UART 送信
送信完了割込み許可
ビット (TCIE)
割込み要求を
禁止するには
"0" を設定
割込み要求を
許可するには
"1" を設定
送信データレジスタ
エンプティ割込み
許可ビット (TEIE)
割込み要求のクリアは , 下記の設定にて行います。
UART 受信
受信データレジスタフルビット (RDRF) は
UART/SIO シリアル入力レジスタ (RDR 0)
割込み要求を読み出すことで "0" にクリアします。
をクリアす
エラーフラグ (PER,OVE,FER) はエラーフ
るには
ラグクリアビット (RERC) に "0" を書き込
むことで "0" になります。
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UART 送信
送信データレジスタエ
ンプティビット (TDRE)
は UART/SIO シリアル
出力データレジスタ
(TDR0) にデータを書き
込むことで "0" になり
ます。
627
第 25 章 UART/SIO
25.8 UART/SIO の設定例
628
MB95390H シリーズ
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第 26 章
UART/SIO 専用ボーレート
ジェネレータ
UART/SIO 専用ボーレートジェネレータの機能と
動作について説明します。
26.1 UART/SIO 専用ボーレートジェネレータの概要
26.2 UART/SIO 専用ボーレートジェネレータのチャネル
26.3 UART/SIO 専用ボーレートジェネレータのレジスタ
26.4 UART/SIO 専用ボーレートジェネレータの動作説明
CM26-10129-1
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629
第 26 章 UART/SIO 専用ボーレートジェネレータ
26.1 UART/SIO 専用ボーレートジェネレータの概要
26.1
MB95390H シリーズ
UART/SIO 専用ボーレートジェネレータの概要
UART/SIO 専用ボーレートジェネレータは ,UART/SIO のボーレートを発生します。
UART/SIO 専用ボーレートジェネレータプリスケーラ選択レジスタ (PSSR0) と
UART/SIO 専用ボーレートジェネレータボーレート設定レジスタ (BRSR0) から構成
されます。
■ UART/SIO 専用ボーレートジェネレータのブロックダイヤグラム
図 26.1-1 UART/SIO 専用ボーレートジェネレータのブロックダイヤグラム
ボーレートジェネレータ
PSS1, PSS0
MCLK
(マシンクロック)
BRS7 to BRS0
CLK
MCLK/2
プリスケーラ
UART/SIO
MCLK/4
8 ビット
ダウンカウンタ
BRCLK
1/4
MCLK/8
■ 入力クロック
UART/SIO 専用ボーレートジェネレータは , プリスケーラからの出力クロック , または
マシンクロックを入力クロックとして使用します。
■ 出力クロック
UART/SIO 専用ボーレートジェネレータは ,UART/SIO にクロックを供給しています。
630
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第 26 章 UART/SIO 専用ボーレートジェネレータ
26.2 UART/SIO 専用ボーレートジェネレータのチャネル
MB95390H シリーズ
26.2
UART/SIO 専用ボーレートジェネレータのチャネル
UART/SIO 専用ボーレートジェネレータのチャネルについて説明します。
■ UART/SIO 専用ボーレートジェネレータのチャネル
MB95390H シリーズは ,UART/SIO 専用ボーレートジェネレータを 1 チャネル搭載して
います。
表 26.2-1 に ,UART/SIO 専用ボーレートジェネレータのレジスタを示します。
表 26.2-1 UART/SIO 専用ボーレートジェネレータのレジスタ
チャネル
0
レジスタ略称
該当レジスタ ( 本マニュアル上の表記 )
PSSR0
UART/SIO 専用ボーレートジェネレータプリスケーラ選択レジスタ
BRSR0
UART/SIO 専用ボーレートジェネレータボーレート設定レジスタ
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631
第 26 章 UART/SIO 専用ボーレートジェネレータ
26.3 UART/SIO 専用ボーレートジェネレータのレジスタ
26.3
MB95390H シリーズ
UART/SIO 専用ボーレートジェネレータのレジスタ
UART/SIO 専用ボーレートジェネレータのレジスタには ,UART/SIO 専用ボーレート
ジェネレータプリスケーラ選択レジスタ (PSSR0) と UART/SIO 専用ボーレートジェ
ネレータボーレート設定レジスタ (BRSR0) があります。
■ UART/SIO 専用ボーレートジェネレータのレジスタ
図 26.3-1 UART/SIO 専用ボーレートジェネレータのレジスタ
UART/SIO 専用ボーレートジェネレータプリスケーラ選択レジスタ (PSSR0)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
アドレス
BRGE PSS1
0FBEH
R0/WX R0/WX R0/WX R0/WX R0/WX
R/W
R/W
bit0
PSS0
R/W
初期値
00000000B
UART/SIO 専用ボーレートジェネレータボーレート設定レジスタ (BRSR0)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
アドレス
0FBFH
BRS7 BRS6 BRS5 BRS4 BRS3 BRS2 BRS1
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit0
BRS0
R/W
初期値
00000000B
R/W
R0/WX
-
632
：リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
：読出し値は "0" です。このビットに値を書き込んでも動作に影響はありません。
：未定義ビット
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第 26 章 UART/SIO 専用ボーレートジェネレータ
26.3 UART/SIO 専用ボーレートジェネレータのレジスタ
MB95390H シリーズ
26.3.1
UART/SIO 専用ボーレートジェネレータプリスケー
ラ選択レジスタ (PSSR0)
UART/SIO 専用ボーレートジェネレータプリスケーラ選択レジスタ (PSSR0) は,ボー
レートクロックの出力とプリスケーラを制御するレジスタです。
■ UART/SIO 専用ボーレートジェネレータプリスケーラ選択レジスタ (PSSR0)
図 26.3-2 UART/SIO 専用ボーレートジェネレータプリスケーラ選択レジスタ (PSSR0)
アドレス
0FBEH
bit7
bit6
bit5
bit4
bit3
-
-
-
-
-
bit2
R/W
初期値
00000000B
R/W
プリスケーラ選択ビット
PSS1 PSS0
0
0
1/1
0
1
1/2
1
0
1/4
1
1
1/8
ボーレートクロック出力許可ビット
BRGE
:
:
:
:
bit0
BRGE PSS1 PSS0
R0/WX R0/WX R0/WX R0/WX R0/WX R/W
R/W
R0/WX
-
bit1
0
ボーレート出力禁止
1
ボーレート出力許可
リード / ライト可能(読出し値は書込み値と同じとなります。)
読出し値は "0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
初期値
表 26.3-1 UART/SIO 専用ボーレートジェネレータプリスケーラ選択レジスタ (PSSR0) の各ビット
の機能
ビット名
bit7
～未定義ビット
bit3
BRGE:
bit2 ボーレートクロック
出力許可ビット
PSS1, PSS0:
bit1,
bit0 プリスケーラ選択
ビット
CM26-10129-1
機能
読出し値は常に "0" です。このビットに値を書き込んでも動作に影響はありませ
ん。
ボーレートクロック "BRCLK" の出力を許可します。
"1" を書き込んだ場合： 8 ビットダウンカウンタに BRS[7:0] をロードして "BRCLK"
が出力され , UART/SIO に供給されます。
"0" を書き込んだ場合： "BRCLK" の出力を停止します。
PSS1
PSS0
0
0
プリスケーラ選択
1/1
0
1
1/2
1
0
1/4
1
1
1/8
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633
第 26 章 UART/SIO 専用ボーレートジェネレータ
26.3 UART/SIO 専用ボーレートジェネレータのレジスタ
MB95390H シリーズ
UART/SIO 専用ボーレートジェネレータボーレート
設定レジスタ (BRSR0)
26.3.2
UART/SIO 専用ボーレートジェネレータボーレート設定レジスタ (BRSR0) は , ボー
レートの設定を制御するレジスタです。
■ UART/SIO 専用ボーレートジェネレータボーレート設定レジスタ (BRSR0)
図 26.3-3 UART/SIO 専用ボーレートジェネレータボーレート設定レジスタ (BRSR0)
アドレス
0FBFH
R/W
bit7
BRS7
R/W
bit6
BRS6
R/W
bit5
BRS5
R/W
bit4
BRS4
R/W
bit3
BRS3
R/W
bit2
BRS2
R/W
bit1
BRS1
R/W
bit0
BRS0
R/W
初期値
00000000B
：リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
8 ビットダウンカウンタの周期を設定します。このレジスタにより任意のボーレート
クロックを設定できます。このレジスタへの書込みは UART の動作停止中に行ってく
ださい。
クロック非同期モードでは ,BRS[7:0] を "00H" または "01H" に設定しないでください。
634
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第 26 章 UART/SIO 専用ボーレートジェネレータ
26.4 UART/SIO 専用ボーレートジェネレータの動作説明
MB95390H シリーズ
26.4
UART/SIO 専用ボーレートジェネレータの動作説明
UART/SIO 専用ボーレートジェネレータは , クロック非同期モードのボーレートジェ
ネレータとして動作します。
■ ボーレート設定
シリアルクロックの選択は ,UART/SIO の SMC10 レジスタ (CKS ビット ) で行い
,UART/SIO 専用ボーレートジェネレータを選択します。
CLK 非同期モード時は ,CKS ビットで選択されたシフトクロックの 4 分周になり , 選択
されたボーレートの -2% から +2% までの範囲で転送可能です。UART/SIO 専用ボー
レートジェネレータによるボーレート算出式を以下に示します。
図 26.4-1 UART/SIO 専用ボーレートジェネレータ使用時のボーレート算出式
マシンクロック (MCLK)
ボーレート値＝
1
2
4
8
4×
×
[bps]
2
:
255
UART 専用ボーレートジェネレータ
ボーレート設定レジスタ (BRSR0)
ボーレート設定 (BRS7 ～ BRS0)
UART 専用ボーレートジェネレータプリ
スケーラ選択レジスタ (PSSR0)
プリスケーラ選択 (PSS1,PSS0)
表 26.4-1 ボーレートジェネレータによる非同期時転送レートの例
( マシンクロック：10MHz,16MHz,16.25MHz の場合 )
UART/SIO 専用ボーレートジェネレー
トータル分周比
タの設定
UART 内
(PSS ×
プリスケーラ選択ボーレートカウン部分周
BRS × 4)
PSS[1:0]
タ設定 BRS[7:0]
ボーレート
(10MHz ÷
トータル
分周比 )
ボーレート
(16MHz ÷
トータル
分周比 )
ボーレート
(16.25MHz ÷
トータル
分周比 )
1 ( 設定値 : 0,0)
20
4
80
125000
200000
203125
1 ( 設定値 : 0,0)
22
4
88
113636
181818
184659
1 ( 設定値 : 0,0)
44
4
176
56818
90909
92330
1 ( 設定値 : 0,0)
87
4
348
28736
45977
46695
1 ( 設定値 : 0,0)
130
4
520
19231
30769
31250
2 ( 設定値 : 0,1)
130
4
1040
9615
15385
15625
4 ( 設定値 : 1,0)
130
4
2080
4808
7692
7813
8 ( 設定値 : 1,1)
130
4
4160
2404
3846
3906
また ,UART モードにおけるボーレート設定が可能な範囲は以下のとおりです。
表 26.4-2 UART モードにおけるボーレート設定可能範囲
CM26-10129-1
PSS[1:0]
BRS[7:0]
00B ～ 11B
02H(2) ～ FFH(255)
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635
第 26 章 UART/SIO 専用ボーレートジェネレータ
26.4 UART/SIO 専用ボーレートジェネレータの動作説明
636
MB95390H シリーズ
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第 27 章
I 2C
I2C の機能と動作について説明します。
27.1 I2C の概要
27.2 I2C の構成
27.3 I2C のチャネル
27.4 I2C バスインタフェースの端子
27.5 I2C のレジスタ
27.6 I2C の割込み
27.7 I2C の動作説明と設定手順例
27.8 I2C 使用上の注意
27.9 l2C の設定例
CM26-10129-1
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637
第 27 章 I2C
27.1 I2C の概要
27.1
MB95390H シリーズ
I2C の概要
I2C インタフェースは , Philips 社の I2C バス仕様をサポートするインタフェースで
す。マスタ / スレーブモードの送信と受信 , アービトレーションロスト検出 , スレーブ
アドレス / ゼネラルコールアドレス検出, スタート / ストップ条件の発生と検出, バス
エラー検出および MCU スタンバイウェイクアップ機能を提供します。
■ I2C の機能
I2C インタフェースは双方向バスで , シリアルデータライン (SDA) とシリアルクロッ
クライン (SCL) の 2 本のワイヤから構成されています。この 2 本のワイヤによってバ
スに接続される各装置は , 互いに情報伝達が行われ , 各装置にある固有のアドレスを認
識することにより , それぞれの装置の機能に応じて送信装置および受信装置として動
作が可能となります。
装置間にはマスタとスレーブという関係が成り立ちます。
I2C インタフェースはバスのキャパシタンスの上限値が 400pF を超えなければ, バスに
複数の装置を接続することが可能です。複数のマスタが同時にデータ転送を開始しよ
うとした場合でも , データの破壊を防ぐために , 衝突検出および通信調整手順を備えて
いる本格的なマルチマスタバスです。
通信調整手順とは複数のマスタが同時にバスを制御しようとした場合に, 1 つのマスタ
だけがバスを制御できるようにし , さらにメッセージが失われたり , 内容が変更された
りしないようにする手順です。また , マルチマスタとはメッセージを失うことなく , 複
数のマスタが同時にバスを制御しようとすることです。
本 I2C インタフェースは , MCU スタンバイモードウェイクアップ機能を内蔵していま
す。
図 27.1-1 I2C インタフェースの構成
マイクロ
コントローラ A
LCD ドライバ
スタティック
RAM/E2PROM
SDA0
SCL0
ゲートアレイ
638
A/D コンバータ
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マイクロ
コントローラ B
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27.2
第 27 章 I2C
27.2 I2C の構成
I2C の構成
I2C は , 以下のブロックで構成されています。
• クロックセレクタ
• クロック分周器
• シフトクロック発生器
• スタート / ストップ条件発生回路
• スタート / ストップ条件検出回路
• アービトレーションロスト検出回路
• スレーブアドレス比較回路
• IBSR0 レジスタ
• IBCR レジスタ (IBCR00,IBCR10)
• ICCR0 レジスタ
• IAAR0 レジスタ
• IDDR0 レジスタ
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639
第 27 章 I2C
27.2 I2C の構成
MB95390H シリーズ
■ I2C のブロックダイヤグラム
図 27.2-1 I2C のブロックダイヤグラム
I2C 許可
ICCR0
5
EN
6
7
8
クロックセレクタ 1
CS4
CS3
CS2
CS1
CS0
マシンクロック
クロック分周器 1
DMBP
クロック分周器 2
4
8
22 38
98
128
256
512
クロックセレクタ 2
IBSR0
BB
RSC
LRB
Sync
シフトクロック
発生器
シフトクロックエッジ
バスビジー
リピートスタート
スタート / ストップ
条件検出回路
ラストビット
送信 / 受信
エラー
TRX
第 1 バイト
FBT
F2 MC-8FX 内部バス
アービトレーションロスト検出回路
IBCR10
BER
BEIE
転送割込み
INTE
INT
SCC
MSS
DACKE
終了
スタート
マスタ
ACK 許可
スタート / ストップ
条件発生回路
GC-ACK 許可
アドレス ACK 許可
GACKE
INT タイミング選択
IDDR0 レジスタ
IBSR0
AAS
GCA
スレーブ
ゼネラル
コール
スレーブアドレス
比較回路
IAAR0 レジスタ
IBCR00
AACKX
SCL ライン
INTS
ALF
SDA ライン
ALE
SPF
ストップ割込み
SPE
WUF
WUE
640
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MB95390H シリーズ
第 27 章 I2C
27.2 I2C の構成
● クロックセレクタ・クロック分周器・シフトクロック発生器
この回路はマシンクロックを使用し , I2C バスのシフトクロックを発生します。
● スタート / ストップ条件発生回路
バス開放時 (SCL と SDA が "H" レベルの場合 ), スタート条件を送信することによって
マスタは通信を開始します。SCL="H" の場合に , SDA ラインを "H" → "L" にするとス
タート条件になります。マスタはストップ条件を発生することによって通信を終了で
きます。SCL="H" の場合に , SDA ラインが "L" → "H" にするとストップ条件になりま
す。
● スタート / ストップ条件検出回路
この回路は , データ転送のスタート / ストップ条件を検出します。
● アービトレーションロスト検出回路
このインタフェース回路はマルチマスタシステムに対応しています。複数のマスタが
同時送信すると, アービトレーションロスト (SDA ラインが "L" レベルのときに論理レ
ベル "1" を送信した場合 ) が発生します。アービトレーションロストを検出すると ,
IBCR00:ALF が "1" になり , マスタは自動的にスレーブに変わります。
● スレーブアドレス比較回路
スレーブアドレス比較回路は , スタート条件後 , スレーブアドレスを受信して自己のス
レーブアドレスと比較します。このアドレスは 7 ビットのデータで , その後部に 8 ビッ
ト目のデータ方向ビット (R/W) が続きます。受信したアドレスが自己のスレーブアド
レスと一致した場合にアクノリッジを送信します。
● IBSR0 レジスタ
IBSR0 レジスタは I2C インタフェースのステータスを表します。
● IBCR レジスタ (IBCR00, IBCR10)
IBCR レジスタはオペレーティングモードの選択 , 割込みの許可 / 禁止 , アクノリッジ
の許可 / 禁止 , ゼネラルコールアクノリッジの許可 / 禁止および MCU スタンバイモー
ドウェイクアップ機能の許可 / 禁止時に使用されます。
● ICCR0 レジスタ
ICCR0 レジスタは I2C インタフェースの動作許可とシフトクロック周波数の選択に使
用されます。
● IAAR0 レジスタ
IAAR0 レジスタはスレーブアドレスの設定に使用されます。
● IDDR0 レジスタ
IDDR0 レジスタは , 送受信されるシフトデータ / アドレスを保持するレジスタです。送
信ではこのレジスタに書かれたデータ / アドレスが MSB ファーストからバスに転送
されます。
■ 入力クロック
I2C は , マシンクロックを入力クロック ( シフトクロック ) として使用します。
CM26-10129-1
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641
第 27 章 I2C
27.3 I2C のチャネル
27.3
MB95390H シリーズ
I2C のチャネル
I2C のチャネルについて説明します。
■ I2C のチャネル
MB95390H シリーズは , I2C を 1 チャネル搭載しています。
I2C の端子とレジスタを , 表 27.3-1 および表 27.3-2 にそれぞれ示します。
表 27.3-1 I2C の端子
チャネル
0
端子名
SCL
SDA
端子機能
I2C バス I/O
表 27.3-2 I2C のレジスタ
チャネル
0
642
レジスタ略称
レジスタ対応 ( 本マニュアル上の表記 )
IBCR00
I2C バス制御レジスタ 0
IBCR10
I2C バス制御レジスタ 1
IBSR0
I2C バスステータスレジスタ
IDDR0
I2C データレジスタ
IAAR0
I2C アドレスレジスタ
ICCR0
I2C クロック制御レジスタ
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MB95390H シリーズ
27.4
第 27 章 I2C
27.4 I C バスインタフェースの端子
2
I2C バスインタフェースの端子
I2C バスインタフェースの端子および端子のブロックダイヤグラムを示します。
■ I2C バスインタフェースの端子
I2C バスインタフェースの端子には , SDA 端子および SCL 端子があります。
● SDA 端子
SDA 端子は , 汎用入出力ポートとしての機能 , 外部割込み入力 ( ヒステリシス入力 ) と
しての機能 , 8 ビットシリアル I/O のシリアルデータ出力端子 (N-ch オープンドレイン )
としての機能および I2C のデータ I/O 端子としての機能 (SDA) を兼用しています。
SDA：SDA 端子は, I2C が許可 (ICCR0:EN=1) された場合, 自動的にデータ入出力端子に
なり , SDA 端子として機能します。
入力端子として使用する場合は , I2C の動作を許可し (ICCR0:EN=1), 対応するポート方
向レジスタ (DDR) の bit3 に "0" ( 入力 ) を設定してください。
● SCL 端子
SCL 端子は , N-ch オープンドレイン入出力ポート , 外部割込み入力 (ヒステリシス入力)
としての機能 , 8 ビットシリアル I/O のシリアルデータ入力 ( ヒステリシス入力 ) 機能
または I2C のシリアルクロック I/O 端子としての機能 (SCL) を兼用しています。
SCL：SCL 端子は , I2C が許可 (ICCR0:EN=1) された場合 , 自動的にシフトクロック入出
力端子になり , SCL 端子として機能します。
入力端子として使用する場合は , I2C の動作を許可し (ICCR0:EN=1), 対応するポート方
向レジスタ (DDR) の bit2 に "0" ( 入力 ) を設定してください。
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643
第 27 章 I2C
27.4 I2C バスインタフェースの端子
MB95390H シリーズ
■ I2C バスインタフェースの端子のブロックダイヤグラム
図 27.4-1 I2C バスインタフェースの端子 SCL, SDA(P72/SCL, P73/SDA) のブロックダイヤグラム
周辺機能入力
周辺機能入力許可
周辺機能出力許可
ヒステリシス
周辺機能出力
0
1
PDRリード
1
PDR
CMOS
0
端子
OD
PDRライト
ビット操作命令実行時
内部バス
DDRリード
DDR
DDRライトストップ, 時計(SPL=1)
ILSRリード
ILSR
ILSRライト
644
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第 27 章 I2C
27.5 I C のレジスタ
2
MB95390H シリーズ
27.5
I2C のレジスタ
I2C のレジスタについて説明します。
■ I2C のレジスタ
図 27.5-1 I2C のレジスタ
I2C バス制御レジスタ 0 (IBCR00)
bit7
bit6
アドレス
0060H
AACKX INTS
R/W
R/W
I2C バス制御レジスタ 1 (IBCR10)
bit7
bit6
アドレス
0061H
BER
BEIE
R(RM1),W
R/W
bit5
ALF
R(RM1),W
bit4
ALE
R/W
R(RM1),W
bit5
SCC
R0,W
bit4
MSS
R/W
bit3
bit2
DACKE GACKE
R/W
R/W
I2C バスステータスレジスタ (IBSR0)
bit7
bit6
bit5
アドレス
0062H
BB
RSC
R/WX R/WX R0/WX
I2C データレジスタ (IDDR0)
bit7
アドレス
0063H
D7
R/W
bit3
SPF
bit2
SPE
R/W
bit1
WUF
R(RM1),W
bit0
WUE
R/W
初期値
00000000B
bit0
INT
初期値
00000000B
bit1
INTE
R/W
R(RM1),W
bit4
LRB
R/WX
bit3
TRX
R/WX
bit2
AAS
R/WX
bit1
GCA
R/WX
bit0
FBT
R/WX
初期値
00000000B
bit6
D6
R/W
bit5
D5
R/W
bit4
D4
R/W
bit3
D3
R/W
bit2
D2
R/W
bit1
D1
R/W
bit0
D0
R/W
初期値
00000000B
I2C アドレスレジスタ (IAAR0)
bit7
bit6
アドレス
0064H
A6
R0/WX
R/W
bit5
A5
R/W
bit4
A4
R/W
bit3
A3
R/W
bit2
A2
R/W
bit1
A1
R/W
bit0
A0
R/W
初期値
00000000B
I2C クロック制御レジスタ (ICCR0)
bit7
bit6
アドレス
0065H
DMBP
R/W
R0/WX
bit5
EN
R/W
bit4
CS4
R/W
bit3
CS3
R/W
bit2
CS2
R/W
bit1
CS1
R/W
bit0
CS0
R/W
初期値
00000000B
R/W
R(RM1),W
R0,W
R/WX
R0/WX
-
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：リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
：リード / ライト可能 ( 読出し値は書込み値と異なります。リードモディファイライト (RMW)
系命令では , "1" が読み出されます。)
：ライトオンリ ( 書込み可能。読出し値は "0" です。)
：リードオンリ ( 読出し可能。このビットに値を書き込んでも動作に影響はありません。)
：読出し値は "0" です。このビットに値を書き込んでも動作に影響はありません。
：未定義ビット
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645
第 27 章 I2C
27.5 I2C のレジスタ
27.5.1
MB95390H シリーズ
I2C バス制御レジスタ (IBCR00,IBCR10)
I2C バス制御レジスタはオペレーティングモードの選択 , 割込み許可 / 禁止 , アクノ
リッジの許可 / 禁止,ゼネラルコールアクノリッジの許可 / 禁止および MCU スタンバ
イウェイクアップ機能の許可 / 禁止時に使用されます。
■ I2C バス制御レジスタ 0 (IBCR00)
図 27.5-2 I2C バス制御レジスタ 0 (IBCR00)
bit7
アドレス
0060H
bit6
AACKX INTS
R/W
R/W
bit5
bit4
bit3
bit2
bit1
bit0
初期値
ALF
ALE
SPF
SPE
WUF
WUE
00000000B
R(RM1),W
R/W
R(RM1),W
R/W R(RM1),W R/W
WUE
MCU スタンバイモードウェイクアップ機能許可ビット
0
ストップ / 時計モード中の MCU スタンバイモードウェイクアップ機能禁止
1
ストップ / 時計モード中の MCU スタンバイモードウェイクアップ機能許可
MCUスタンバイモードウェイクアップ割込み要求フラグビット
WUF
読出し時
書込み時
0
スタート条件未検出
クリア
1
スタート条件検出
変化なし
SPE
ストップ検出割込み許可ビット
0
ストップ検出割込み禁止
1
ストップ検出割込み許可
ストップ検出割込み要求フラグビット
SPF
読出し時
書込み時
0
ストップ条件未検出
クリア
1
ストップ条件検出
変化なし
ALE
アービトレーションロスト割込み許可ビット
0
アービトレーションロスト割込み禁止
1
アービトレーションロスト割込み許可
アービトレーションロスト割込み要求フラグビット
ALF
読出し時
アービトレーションロスト未検出
クリア
1
アービトレーションロスト検出
変化なし
INTS
646
データ受信時の転送完了フラグ (INT) タイミング選択ビット
0
9 番目の SCL 周期で INT 設定
1
8 番目の SCL 周期で INT 設定
AACKX
アドレスアクノリッジ禁止ビット
0
アドレス ACK 許可
: リード / ライト可能(読出し値は書込み値と
1
同じとなります。)
R(RM1),W : リード / ライト可能(読出し値は書込み値と
異なります。リードモディファイライト(RMW)系
命令では，"1"が読み出されます。)
: 初期値
R/W
書込み時
0
アドレス ACK 禁止
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第 27 章 I2C
27.5 I C のレジスタ
2
表 27.5-1 I2C バス制御レジスタ 0 (IBCR00) の各ビットの機能 (1 / 2)
ビット名
AACKX:
アドレス
bit7
アクノリッジ
禁止ビット
INTS:
データ受信時の転送
bit6 完了フラグ (INT)
タイミング
選択ビット
ALF:
bit5 アービトレーション
ロスト割込み要求
フラグビット
CM26-10129-1
機能
このビットは , 第 1 バイト送信時のアドレス ACK を制御します。
"0" を書き込んだ場合：アドレス ACK が自動的に出力されます ( スレーブアドレ
スと一致すると , アドレス ACK が自動的に返されます ) 。
"1" を書き込んだ場合：アドレス ACK は出力されません。
このビットへは , 次のどちらかの方法で "1" を書き込んでください。
- マスタモード時に , このビットに "1" を書き込んでください。
- バスビジービットが "0" (IBSR0:BB=0) であることを確認後 , このビットを "0"
にクリアしてください。
( 注意事項 ) • IBCR10:INT ビットの割込み発生時に AACKX=1 かつ IBSR0:FBT=0
の場合 , I2C のアドレスとスレーブアドレスが一致してもアドレス
ACK は出力されませんが , アドレッシングされた場合と同様に 1 バ
イトのアドレス / データ転送終了ごとに割込みを発生するため ,
IBCR10:INT ビットを "0" にクリアしてください。
• IBCR10:INT ビットの割込み発生時に AACKX=1 かつ IBSR0:FBT=1
の場合 , スレーブモードとしてアドレッシングされた後に AACKX
に "1" を書き込んだことが考えられるため , 再度 AACKX に "0" を設
定した後に通常の通信を続けるか , I2C の動作を禁止 (ICCR0:EN=0)
した後に通信を再開するかしてください。
このビットは , データ受信時における転送完了割込み (IBCR10:INT) のタイミング
を選択します。このビットの変更は IBSR0:TRX=0 かつ IBSR0:FBT=0 のときに行っ
てください。
"0" を書き込んだ場合： 9 番目の SCL 周期で転送完了割込み (IBCR10:INT) が設定
されます。
"1" を書き込んだ場合： 8 番目の SCL 周期で転送完了割込み (IBCR10:INT) が設定
されます。
( 注意事項 ) • データ受信時 (IBSR0:TRX=1 もしくは IBSR0:FBT=1) 以外 , 転送完了
割込み (IBCR10:INT) は常に 9 番目の SCL 周期で設定されます。
• データ ACK が受信データの内容に依存する場合 (SM バスで使われ
るパケットエラーチェッキングなど ), このビットに "1" を書き込む (
例えば前の転送完了割込みにて ) ことで最新の受信データを読み出
せるようにした上で , データ ACK 許可ビット (IBCR10:DACKE) の設
定によりデータ ACK を制御してください。
• 最新のデータ ACK (IBSR0:LRB) の読出しは , ACK 受信後に行えます
(IBSR0:LRB の読出しは , 9 番目の SCL 周期における転送終了割込み
で行われる必要があります ) 。そのため , このビットが "1" のときに
ACK を読み出す場合は , 8 番目の SCL 周期による転送終了割込み中
に , このビットに "0" を書き込んで , 9 番目の SCL 周期で , 再度 , 転
送終了割込みが発生するよう設定する必要があります。
このビットはアービトレーションロストの検出に使用します。
• このビットと IBCR00:ALE ビットがともに "1" のとき , アービトレーションロス
ト割込み要求を発生します。
• このビットは以下の条件で "1" になります。
- マスタとしてデータ / アドレス送信中にアービトレーションロストが検出され
た場合。
- ほかのシステムがバスを使用中に IBCR10:MSS ビットに "1" を書き込んだ場合。
ただし , スレーブとして AACK または GACK を返した後 , MSS ビットに "1" を
書き込んだ場合は設定されません。
• このビットは以下の条件で "0" になります。
- IBSR0:BB=0 のときに IBCR00:ALF ビットに "0" を書き込んだ場合
- 転送終了フラグのクリアのために IBCR10:INT ビットに "0" を書き込んだ場合
• このビットへ "1" の書込みを行っても , ビットの値は変化せず , 動作に影響を与
えません。
• リードモディファイライト (RMW) 命令では "1" が読み出せます。
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647
第 27 章 I2C
27.5 I2C のレジスタ
MB95390H シリーズ
表 27.5-1 I2C バス制御レジスタ 0 (IBCR00) の各ビットの機能 (2 / 2)
ビット名
ALE:
bit4 アービトレーション
ロスト割込み許可
ビット
機能
このビットは , アービトレーションロスト割込みの許可 / 禁止を選択します。
このビットと IBCR00:ALF ビットがともに "1" のとき , アービトレーションロスト
割込み要求を発生します。
"0" を書き込んだ場合：アービトレーションロスト割込みは禁止されます。
"1" を書き込んだ場合：アービトレーションロスト割込みは許可されます。
SPF:
bit3 ストップ検出割込み
要求フラグビット
このビットは , ストップ条件の検出に使用します。
• このビットと IBCR00:SPE ビットがともに "1" のとき , ストップ検出割込み要求
を発生します。
• このビットは , バスビジー中にストップ条件が正当に検出された場合は "1" にな
ります。
"0" を書き込んだ場合：クリアされます ("0" となります ) 。
"1" を書き込んだ場合：ビットの値は変化せず , 動作に影響を与えません。
• リードモディファイライト (RMW) 命令では "1" が読み出せます。
SPE:
bit2 ストップ検出割込み
許可ビット
このビットは , ストップ検出割込みの許可 / 禁止を選択します。
このビットと IBCR00:SPF ビットがともに "1" のとき , ストップ検出割込み要求を
発生します。
"0" を書き込んだ場合：ストップ検出割込みは禁止されます。
"1" を書き込んだ場合：ストップ検出割込みは許可されます。
このビットは , ストップ / 時計モード中の MCU スタンバイモードウェイクアップ
検出に使用します。
• このビットと IBCR00:WUE ビットがともに "1" のとき , ウェイクアップ割込み要
WUF:
MCU スタンバイモー求を発生します。
bit1 ドウェイクアップ割 • このビットは , ウェイクアップ機能の許可 (IBCR00:WUE=1) 時に , スタート条件
が検出された場合は "1" になります。
込み要求フラグビッ
ト
"0" を書き込んだ場合：クリアされます ("0" となります ) 。
"1" を書き込んだ場合：ビットの値は変化せず , 動作に影響を与えません。
• リードモディファイライト (RMW) 命令では "1" が読み出せます。
WUE:
MCU スタンバイ
bit0 モード
ウェイクアップ機能
許可ビット
648
このビットは , ストップ / 時計モード中の MCU スタンバイモードウェイクアップ
機能の許可 / 禁止を選択します。
"0" を書き込んだ場合：ウェイクアップ機能は禁止されます。
"1" を書き込んだ場合：ウェイクアップ機能は許可されます。
ストップ / 時計モード中にこのビットが "1" で , かつスタート条件が検出された場
合 , I2C の動作開始のためにウェイクアップ割込み要求を発生します。
( 注意事項 ) • このビットへの "1" の書込みは , MCU がストップ / 時計モードに入
る直前に行ってください。また , MCU がストップ / 時計モードから
ウェイクアップした後 , I2C の動作をすぐに再開できるように , でき
るだけ早くこのビットをクリア ("0" 書込み ) してください。
• ウェイクアップ割込み要求が発生した後 , MCU は発振安定待ち時間
の経過後にウェイクアップします。したがって , ウェイクアップ直後
のデータの取り逃しを避けるため , I2C 送信開始 (SDA の立下りエッ
ジ検出 ) によるウェイクアップから 100μs ( 最小の発振安定待ち時間
が 100 μs と仮定した場合 ) 以降に , SCL が最初の周期として立ち上
り , 第 1 ビットがデータとして受信されなければなりません。
• MCU スタンバイモード中 , 本 I2C 機能のステータスフラグ , ステー
トマシンおよび I2C バス出力は , スタンバイモードに入る直前の状態
を保持します。I2C バスシステム全体のハングアップを避けるため ,
スタンバイモードに入れる前に , IBSR0:BB=0 となっていることを確
認してください。
• ウェイクアップ機能は , IBSR0:BB=1 における MCU のストップ / 時
計モードへの遷移をサポートしていません。もしも IBSR0:BB=1 で
MCU がストップ / 時計モードへ遷移した場合 , スタート条件を検出
した段階でバスエラーとなります。
• ウェイクアップ機能は MCU のストップ / 時計モードのみ有効となり
ます。
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第 27 章 I2C
27.5 I C のレジスタ
2
＜注意事項＞
IBCR00 レジスタの AACKX ビット , INTS ビットおよび WUE ビットは , I2C の動作が禁
止 (ICCR0:EN=0) か , バスエラーが発生 (IBCR10:BER=1) した場合 , 各ビットの値が "0"
になり , 書込みができなくなります。
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649
第 27 章 I2C
27.5 I2C のレジスタ
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■ I2C バス制御レジスタ 1 (IBCR10)
図 27.5-3 I2C バス制御レジスタ 1 (IBCR10)
bit7
アドレス
BER
0061H
R(RM1),W
bit6
bit5
bit4
BEIE
SCC
MSS
R/W
R0,W
R/W
bit3
bit2
DACKE GACKE
R/W
R/W
bit1
bit0
初期値
INTE
INT
00000000B
R/W
R(RM1),W
転送完了割込み要求フラグビット
INT
読出し時
書込み時
0
データ転送未完了
クリア
1
1 バイトデータ（アクノリッジを含む）転送完了
変化なし
INTE
転送完了割込み許可ビット
0
データ転送完了割込み要求禁止
1
データ転送完了割込み要求許可
GACKE
ゼネラルコールアドレスアクノリッジ許可ビット
0
ゼネラルコールアドレス ACK 禁止
1
ゼネラルコールアドレス ACK 許可
DACKE
データアクノリッジ許可ビット
0
データ ACK 禁止
1
データ ACK 許可
MSS
マスタ / スレーブ選択ビット
0
スレーブモード選択
1
マスタモード選択
スタート条件発生ビット
SCC
読出し時
書込み時
変化なし
0
常に "0"
1
マスタモードの繰返しスタート条件発生
BEIE
バスエラー割込み要求許可ビット
0
バスエラー割込み要求禁止
1
バスエラー割込み要求許可
バスエラー割込み要求フラグビット
BER
読出し時
R/W
: リード / ライト可能(読出し値は書込み値と
同じとなります。)
書込み時
0
バスエラーなし
クリア
1
不正なスタート, ストップ条件を検出
変化なし
R(RM1),W : リード / ライト可能(読出し値は書込み値と
異なります。リードモディファイライト(RMW)系
命令では，"1"が読み出されます。)
R0,W
: ライトオンリ(書込み可能。読出し値は"0"です。)
: 初期値
650
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第 27 章 I2C
27.5 I C のレジスタ
2
表 27.5-2 I2C バス制御レジスタ 1 (IBCR10) の各ビットの機能 (1 / 2)
ビット名
BER:
bit7 バスエラー割込み要
求フラグビット
BEIE:
bit6 バスエラー割込み要
求許可ビット
機能
このビットはバスエラーの検出に使用します。
• このビットと IBCR10:BEIE ビットがともに "1" のとき , バスエラー割込み要求を
発生します。
• 不正なスタート , ストップ条件を検出した場合 , このビットは "1" になります。
"0" を書き込んだ場合：クリアされます ("0" となります ) 。
"1" を書き込んだ場合：ビットの値は変化せず , 動作に影響を与えません。
• リードモディファイライト (RMW) 命令では "1" が読み出せます。
• このビットが "1" になった場合 , ICCR0:EN も "0" になり , I2C インタフェースの
動作が禁止され , データ転送を終了します。
このビットは , バスエラー割込みの許可 / 禁止を選択します。
このビットと IBCR10:BER ビットがともに "1" のとき , バスエラー割込み要求を発
生します。
"0" を書き込んだ場合：バスエラー割込みは禁止されます。
"1" を書き込んだ場合：バスエラー割込みは許可されます。
このビットは , マスタモード中に繰返しスタート条件を発生し , 通信を再スタート
させます。
• マスタモード中にこのビットへ "1" 書込みを行った場合 , 繰返しスタート条件を
発生します。
• このビットへ "0" の書込みを行っても , 動作に影響を与えません。
SCC:
• 読出し動作では "0" が読み出せます。
bit5 スタート条件発生
( 注意事項 ) • IBCR10:SCC=1 と IBCR10:MSS=0 を同時に設定しないでください。
ビット
• IBCR10:INT=0 のときに , このビットへ "1" を書き込んだ場合 , 書込
みは無視されます ( スタート条件は発生しません ) 。また ,
IBCR10:INT=1 のときに , このビットへ "1" の書込みと , IBCR10:INT
ビットの "0" の書込みを同時に行った場合 , このビットが優先されて
スタート条件を発生します。
このビットは , マスタモードかスレーブモードかを選択します。
• I2C バスがアイドル状態 (IBSR0:BB=0) のときに , このビットに "1" を書き込むと ,
マスタモードが選択され , スタート条件の発生後にアドレス転送が開始されま
す。
• I2C バスがビジー状態 (IBSR0:BB=1) のときにこのビットに "0" を書き込むと , ス
レーブモードが選択され , ストップ条件の発生後にデータ転送を終了します。
• マスタモードのデータ / アドレス転送中にアービトレーションロストが発生した
MSS:
bit4 マスタ / スレーブ選択場合 , このビットは "0" にクリアされてスレーブモードになります。
( 注意事項 ) • IBCR10:SCC=1 と IBCR10:MSS=0 を同時に設定しないでください。
ビット
• IBCR10:INT=0 のときに , このビットへ "0" を書き込んだ場合 , 書込
みは無視されます。また , IBCR10:INT=1 のときにこのビットへ "0" の
書込みと , IBCR10:INT ビットへ "0" の書込みを同時に行った場合 ,
このビットが優先されてストップ条件を発生します。
• スレーブモードで送受信中に MSS ビットに "1" を書き込んでも ,
IBCR00:ALF ビットは設定されません。スレーブモードで送受信中に
MSS ビットに "1" を書き込まないでください。
DACKE:
bit3 データアクノリッジ
許可ビット
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このビットは , データ受信時のデータアクノリッジを制御します。
"0" を書き込んだ場合：データアクノリッジ出力は禁止されます。
"1" を書き込んだ場合：データアクノリッジ出力は許可されます。このとき , マス
タモードでは , データアクノリッジがデータ受信の 9 番目
の SCL 周期で出力されます。また, スレーブモードでは, ア
ドレスアクノリッジが既に出力されている場合のみ , デー
タアクノリッジがデータ受信の 9 番目の SCL 周期で出力
されます。
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第 27 章 I2C
27.5 I2C のレジスタ
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表 27.5-2 I2C バス制御レジスタ 1 (IBCR10) の各ビットの機能 (2 / 2)
ビット名
GACKE:
bit2 ゼネラルコールアド
レスアクノリッジ許
可ビット
INTE:
bit1 転送完了割込み許可
ビット
INT:
bit0 転送完了割込み要求
フラグビット
機能
このビットは , ゼネラルコールアドレスアクノリッジを制御します。
"0" を書き込んだ場合：ゼネラルコールアドレスアクノリッジ出力が禁止されま
す。
"1" を書き込んだ場合：マスタ/スレーブモード中にゼネラルコールアドレス (00H)
を受信すると , ゼネラルコールアドレスアクノリッジが出
力されます。
このビットは , 転送完了割込みの許可 / 禁止を選択します。
"0" を書き込んだ場合：転送完了割込みは禁止されます。
"1" を書き込んだ場合：転送完了割込みは許可されます。
このビットと IBCR10:INT ビットがともに "1" のとき , 転送完了割込み要求を発生
します。
このビットは転送完了の検出に使用します。
• このビットと IBCR10:INTE ビットがともに "1" のとき , 転送完了割込み要求を発
生します。
• このビットは , 以下の 4 つのいずれかの条件で , 1 バイトのアドレス / データ転送
が完了 ( アクノリッジを含むかどうかは IBCR00:INTS の設定に依存する ) した場
合に "1" になります。
- バスマスタモードの場合
- スレーブとしてアドレッシングされている場合
- ゼネラルコールアドレスを受信している場合
- アービトレーションロストを検出している場合
• このビットは以下の条件で "0" になります。
- このビットに "0" を書き込んだ場合
- マスタモードで , 繰返しスタート条件 (IBCR10:SCC=1) もしくはストップ条件
(IBCR10:MSS=0) を発生させた場合
• このビットへ "1" の書込みを行っても , ビットの値は変化せず , 動作に影響を与
えません。
• リードモディファイライト (RMW) 命令では "1" が読み出せます。
• このビットが "1" のとき , SCL ラインは "L" に保持されます。
• このビットに "0" を書き込んでクリアすると ( 値が "0" になります ) , SCL ライン
は開放されて次のバイトデータ送信が可能となります。
( 注意事項 ) • このビットが "0" のときに IBCR10:SCC に "1" を書き込んだ場合 ,
IBCR10:SCC ビットが優先されてスタート条件を発生します。
• このビットが "0" のときに IBCR10:MSS に "0" を書き込んだ場合 ,
IBCR10:MSS ビットが優先されてストップ条件を発生します。
• データ受信時に IBCR00:INTS=1 であった場合 , このビットは 1 バイ
トデータ転送完了後 ( アクノリッジを含みません ) に "1" になりま
す。それ以外の場合 , このビットはアクノリッジを含む 1 バイトの
データ / アドレス送受信完了後に "1" になります。
＜注意事項＞
• 割込み要求フラグ (IBCR10:BER) に "0" を書き込んでクリアするとき , 割込み要求許
可ビット (IBCR10:BEIE) を同時に書き換えないでください。
• BER ビットと BEIE ビットを除く IBCR10 のすべてのビットは , 動作禁止
(ICCR0:EN=0), もしくはバスエラーの発生 (IBCR10:BER=1) により, "0" にクリアされ
ます。
652
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第 27 章 I2C
27.5 I C のレジスタ
2
MB95390H シリーズ
I2C バスステータスレジスタ (IBSR0)
27.5.2
IBSR0 レジスタは I2C インタフェースのステータスを示します。
■ I2C バスステータスレジスタ (IBSR0)
図 27.5-4 I2C バスステータスレジスタ (IBSR0)
bit7
bit6
bit5
bit4
bit3
bit2
BB
RSC
-
LRB
TRX
AAS GCA
R/WX
R/WX
R0/WX
R/WX
R/WX
アドレス
0062H
R/WX
R0/WX
-
: リードオンリ(読出し可能。
このビットに値を書き込んでも
動作に影響はありません。)
bit1
R/WX
R/WX
bit0
初期値
FBT
00000000B
R/WX
FBT
第 1 バイト検出ビット
0
データ受信時に受信データが第 1 バイト以外
1
データ受信時に受信データが第 1 バイト（アドレスデータ）
GCA
ゼネラルコールアドレス検出ビット
0
スレーブモード時にゼネラルコールアドレス (00H) 受信なし
1
スレーブモード時にゼネラルコールアドレス (00H) 受信あり
AAS
アドレッシング検出ビット
0
スレーブモード時にアドレッシングされていない
1
スレーブモード時にアドレッシングされた
TRX
データ転送状態ビット
0
受信モード
1
送信モード
LRB
アクノリッジ格納ビット
0
アクノリッジを 9 番目のシフトクロックで検出
1
アクノリッジを 9 番目のシフトクロックで未検出
RSC
繰返しスタート条件検出ビット
0
繰返しスタート条件は未検出
1
バス使用中に繰返しスタート条件を検出
BB
バスビジービット
0
バスはアイドル状態
1
バスはビジー状態
: 読出し値は"0"です。このビットに値を
書き込んでも動作に影響はありません。
: 未定義ビット
: 初期値
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653
第 27 章 I2C
27.5 I2C のレジスタ
MB95390H シリーズ
表 27.5-3 I2C バスステータスレジスタ (IBSR0) の各ビットの機能 (1 / 2)
ビット名
bit7
bit6
bit5
bit4
bit3
BB:
バスビジービット
機能
このビットは , バスの状態を示します。
• このビットは , スタート条件が検出された場合に "1" になります。
• このビットは , ストップ条件が検出された場合に "0" になります。
このビットは , 繰返しスタート条件の検出に使用します。
• このビットは , 繰返しスタート条件が検出された場合に "1" になります。
• このビットは以下の条件で "0" になります。
- IBCR10:INT へ "0" を書き込んだ場合
RSC:
- スレーブモード時においてスレーブアドレスが IAAR0 の設定アドレスと一致
繰返しスタート条件
しない場合
検出ビット
- スレーブモード時においてスレーブアドレスが IAAR0 の設定アドレスと一致
するが IBCR00:AACKX=1 である場合
- スレーブモード時においてゼネラルコールアドレスを受信したが ,
IBCR10:GACKE=0 である場合
- ストップ条件を検出した場合
読出し値は常に "0" です。このビットに値を書き込んでも動作に影響はありませ
未定義ビット
ん。
このビットは , データバイト転送時に , 9 番目のシフトクロックで SDA ラインの値
を取り込みます。
• このビットは , アクノリッジが未検出のとき (SDA= "H") に "1" になります。
• このビットは以下の条件で "0" になります。
- アクノリッジを検出 (SDA= "L") した場合
LRB:
- スタート条件またはストップ条件を検出した場合
アクノリッジ格納
( 注意事項 ) 上記のことから , このビットの読出しは ACK の後に行う必要がありま
ビット
す (9 番目の SCL 周期における転送完了割込みにて値を読み出してくだ
さい )。そのため , IBCR00:INTS ビットが "1" のときに ACK を読み出
す場合は , 8 番目の SCL 周期による転送完了割込み中に , IBCR00:INTS
ビットに "0" を書き込んで , 9 番目の SCL 周期で再度転送完了割込みが
発生するように設定する必要があります。
このビットはデータ転送モードを示します。
• このビットは , 転送モードでデータ転送が行われた場合に "1" になります。
TRX:
• このビットは以下の条件で "0" になります。
データ転送状態
ビット
- 受信モードでデータ転送が行われた場合
- スレーブ送信モードで NACK を受信した場合
AAS:
bit2 アドレッシング検出
ビット
このビットはスレーブモード時に MCU がアドレッシングされたことを示します。
• このビットは , スレーブモード時に MCU がアドレッシングされた場合に "1" に
なります。
• このビットは , スタートまたはストップ条件が検出された場合に "0" になります。
このビットはゼネラルコールアドレスの検出に使用します。
• このビットは以下の条件で "1" になります。
- スレーブモードでゼネラルコールアドレス (00H) を受信した場合
- IBCR10:GACKE=1 のとき , マスタモードでゼネラルコールアドレス (00H) を受
GCA:
bit1 ゼネラルコールアド
レス検出ビット
654
信した場合
- マスタモードで , 2 バイト目のゼネラルコールアドレス送信中に , アービトレー
ションロストが検出された場合
• このビットは以下の条件で "0" になります。
- スタート条件またはストップ条件を検出した場合
- マスタモードで , 2 バイト目のゼネラルコールアドレス送信中に , アービトレー
ションロストが検出されなかった場合
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第 27 章 I2C
27.5 I C のレジスタ
2
表 27.5-3 I2C バスステータスレジスタ (IBSR0) の各ビットの機能 (2 / 2)
ビット名
FBT:
bit0 第 1 バイト検出
ビット
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機能
このビットは , 第 1 バイトの検出に使用します。
• このビットは , スタート条件が検出された場合に "1" になります。
• このビットは以下の条件で "0" になります。
- IBCR10:INT ビットに "0" を書き込んだ場合
- スレーブモード時においてスレーブアドレスが IAAR0 の設定アドレスと一致
しない場合
- スレーブモード時においてスレーブアドレスが IAAR0 の設定アドレスと一致
するが IBCR00:AACKX=1 である場合
- スレーブモード時においてゼネラルコールアドレスを受信したが
IBCR10:GACKE=0 である場合
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655
第 27 章 I2C
27.5 I2C のレジスタ
MB95390H シリーズ
I2C データレジスタ (IDDR0)
27.5.3
IDDR0 レジスタは , 送信データ / アドレスの設定および受信データ / アドレスの保持
に使用されます。
■ I2C データレジスタ (IDDR0)
図 27.5-5 I2C データレジスタ (IDDR0)
アドレス
0063H
R/W
bit7
D7
R/W
bit6
D6
R/W
bit5
D5
R/W
bit4
D4
R/W
bit3
D3
R/W
bit2
D2
R/W
bit1
D1
R/W
bit0
D0
R/W
初期値
00000000B
：リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
送信モード時 , レジスタに書かれたデータ / アドレスが MSB ビットから SDA ラインに
ビットごとにシフトされます。このレジスタの書込み側はダブルバッファになってお
り , バスが使用中 (IBSR0:BB=1) の場合 , 書込みデータは , 現在のデータ転送完了割込
みのクリア時 (IBCR10:INT ビットへの "0" 書込み ) または繰返しスタート条件発生時
(IBCR10:SCC ビットへの "1" 書込み) に, 8 ビットのシフトレジスタにロードされます。
シフトレジスタのデータはビットごとに SDA ラインにシフト出力されます。
なお , このレジスタへの書込みは現在のデータ転送には影響がありません。ただし , ス
レーブモード時は , アドレスの確定後にシフトレジスタへデータが転送されます。
転送終了割込みの間 (IBCR10:INT=1), 受信データ / アドレスをこのレジスタから読み
出すことができます。
ただし , 読出し時はシリアル転送用のレジスタを直接読み出すた
め , 受信データは IBCR10:INT=1 の場合のみ有効になります。
656
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第 27 章 I2C
27.5 I C のレジスタ
2
MB95390H シリーズ
I2C アドレスレジスタ (IAAR0)
27.5.4
IAAR0 レジスタはスレーブアドレスの設定に使用されます。
■ I2C アドレスレジスタ (IAAR0)
図 27.5-6 I2C アドレスレジスタ (IAAR0)
アドレス
0064H
R/W
R0/WX
-
bit7
R0/WX
bit6
A6
R/W
bit5
A5
R/W
bit4
A4
R/W
bit3
A3
R/W
bit2
A2
R/W
bit1
A1
R/W
bit0
A0
R/W
初期値
00000000B
：リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
：読出し値は "0" です。このビットに値を書き込んでも動作に影響はありません。
：未定義ビット
I2C アドレスレジスタ (IAAR0) は , スレーブアドレスの設定に使用します。スレーブ
モード時に, マスタからのアドレスデータの受信後, IAAR0 レジスタの値との比較判定
に使用されます。
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657
第 27 章 I2C
27.5 I2C のレジスタ
MB95390H シリーズ
I2C クロック制御レジスタ (ICCR0)
27.5.5
ICCR0 レジスタは , I2C 動作の許可とシフトクロック周波数の選択に使用されます。
■ I2C クロック制御レジスタ (ICCR0)
図 27.5-7 I2C クロック制御レジスタ (ICCR0)
bit7
bit6
アドレス
DMBP
0065H
R/W
R/W
R0/WX
-
658
R0/WX
bit5
bit4
bit3
bit2
bit1
bit0
初期値
EN
CS4
CS3
CS2
CS1
CS0
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
: リード / ライト可能(読出し値は書込み値と
同じとなります。)
: 読出し値は"0"です。このビットに値を
書き込んでも動作に影響はありません。
CS2
CS1
CS0
クロック 2 選択ビット (分周器 n)
0
0
0
4
0
0
1
8
0
1
0
22
0
1
1
38
1
0
0
98
1
0
1
128
1
1
0
256
1
1
1
512
CS4
CS3
クロック 1 選択ビット (分周器 m)
0
0
5
0
1
6
1
0
7
1
1
8
EN
I2C 動作許可ビット
0
I2C 動作禁止
1
I2C 動作許可
DMBP
分周器 m バイパスビット
0
CS4およびCS3（分周器m）の設定が有効
1
CS4およびCS3（分周器m）の設定が無効
: 未定義ビット
: 初期値
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第 27 章 I2C
27.5 I C のレジスタ
2
MB95390H シリーズ
表 27.5-4 I2C クロック制御レジスタ (ICCR0) の各ビットの機能
ビット名
bit7
bit6
DMBP:
分周器 m バイパス
ビット
未定義ビット
bit5
EN:
I2C 動作許可ビット
bit4,
bit3
CS4, CS3:
クロック 1 選択
ビット ( 分周器 m)
bit2
～
bit0
CS2, CS1, CS0:
クロック 2 選択
ビット ( 分周器 n)
機能
このビットは , シフトクロック周波数を発生させるための分周器 m のバイパスに
使用されます。
"0" を書き込んだ場合： CS3, CS4 で選択された値が分周器 m の値になります (m
= ICCR0:CS4, CS3) 。
"1" を書き込んだ場合：分周器 m をバイパスします。
( 注意事項 ) 分周器 n = 4 (ICCR0:CS2~CS0 = 000B) のとき , このビットを "1" にし
ないでください。
読出し値は常に "0" です。このビットに値を書き込んでも動作に影響はありませ
ん。
• このビットは , I2C インタフェースの動作を許可するビットです。
"0" を書き込んだ場合： I2C インタフェースの動作が禁止され , 次のビットが "0"
にクリアされます。
- IBCR00 レジスタの AACKX, INTS および WUE ビット
- IBCR10 レジスタの BER および BEIE ビットを除くすべてのビット
- IBSR0 レジスタのすべてのビット
"1" を書き込んだ場合： I2C インタフェースの動作が許可されます。
• このビットは以下の条件で "0" になります。
- このビットに "0" を書き込んだ場合
- IBCR10:BER が "1" になった場合
これらのビットは , シフトクロックの周波数を設定します。
シフトクロック周波数 (Fsck) は次式のように設定されます。
φ
Fsck =
(m × n + 2)
f はマシンクロックの周波数 (MCLK) となります。
＜注意事項＞
スタンバイモードウェイクアップ機能を使用しない場合 , MCU をストップ / 時計モード
に遷移させる前に , I2C の動作を禁止してください。
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659
第 27 章 I2C
27.6 I2C の割込み
27.6
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I2C の割込み
I2C インタフェースは , 転送割込みとストップ割込みがあり , 次に示す要因で割込み
を発生します。
• 転送割込み
データ転送が完了した場合 , またはバスエラーが発生した場合
• ストップ割込み
ストップ条件を検出した場合 , アービトレーションロストを検出した場合 , または
ストップ / 時計モード中に本 I2C インタフェースにアクセスがあった場合
■ 転送割込み
表 27.6-1 に , 転送割込みの制御ビットと I2C の割込み要因について示します。
表 27.6-1 転送割込みの制御ビットと I2C の割込み要因
項目
転送完了
バスエラー
割込み要求フラグビット
IBCR10:INT = 1
IBCR10:BER = 1
割込み要求許可ビット
IBCR10:INTE = 1
IBCR10:BEIE = 1
割込み要因
データ転送完了
バスエラー発生
• 転送完了時の割込み
データ転送が完了して転送完了割込み要求許可ビットが許可 (IBCR10:INTE=1) され
ている場合 , CPU に割込み要求を出力します。割込み処理ルーチン内で転送完了割込
み要求フラグビット (IBCR10:INT) に "0" を書き込んで割込み要求をクリアしてくだ
さい。
IBCR10:INTE ビット値にかかわらず , データ転送を完了した場合は ,
IBCR10:INT ビットが "1" に設定されます。
• バスエラー時の割込み
以下の条件が成立した場合はバスエラーと判断され , I2C インタフェースは停止状
態となります。
- マスタ時にストップ条件を検出した場合。
- 第 1 バイト送受信中にスタートまたはストップ条件を検出した場合。
- データ送受信中 ( スタート , 1 番目のデータおよびストップビットを除く ) にス
タートまたはストップ条件を検出した場合。
この場合 , バスエラー割込み要求許可ビットが許可 (IBCR10:BEIE=1) されていると
CPU に割込み要求を出力します。割込み処理ルーチン内でバスエラー割込み要求フラ
グビット (IBCR10:BER) に "0" を書き込んで , 割込み要求をクリアしてください。
IBCR10:BEIE ビット値にかかわらず , バスエラーが発生した場合は , IBCR10:BER ビッ
トが "1" に設定されます。
660
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第 27 章 I2C
27.6 I2C の割込み
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■ ストップ割込み
表 27.6-2 に , ストップ割込みの制御ビットと I2C の割込み要因 ( トリガイベント ) につ
いて示します。
表 27.6-2 ストップ割込みの制御ビットと I2C の割込み要因
項目
ストップ条件検出
アービトレーションロス
ト検出
MCU のストップ / 時計
モードに対する
ウェイクアップ機能
割込み要求フラグビット
IBCR00:SPF = 1
IBCR00:ALF = 1
IBCR00:WUF =1
割込み要求許可ビット
IBCR00:SPE = 1
IBCR00:ALE = 1
IBCR00:WUE = 1
割込み要因
ストップ条件検出
アービトレーションロス
トを検出している場合
スタート条件検出
• ストップ条件検出時の割込み
以下のすべての条件が成立しているときにストップ条件が検出された場合 , ストッ
プ条件は正常として扱われます。
- バスビジー中 ( スタート条件が検出されている状態 )
- IBCR10:MSS=0
- アクノリッジを含む 1 バイトのデータ転送後
この場合 , ストップ条件検出割込み要求許可ビットが許可 (IBCR00:SPE = 1) されてい
ると CPU に割込み要求を出力します。割込み処理ルーチン内で IBCR00:SPF ビットに
"0" を書き込んで , 割込み要求をクリアしてください。
IBCR00:SPE ビット値にかかわらず , 有効なストップ条件が発生した場合 ,
IBCR00:SPF ビットが "1" に設定されます。
• アービトレーションロスト検出時の割込み
アービトレーションロストが検出され , アービトレーションロスト検出割込み要求
許可ビットが許可 (IBCR00:ALE = 1) されていると , CPU に割込み要求を出力しま
す。バスがアイドル中にアービトレーションロスト割込み要求フラグビット
(IBCR00:ALF) に "0" を書き込むかバスビジー中に割込み処理ルーチン内で
IBCR10:INT ビットに "0" を書き込んで , 割込み要求をクリアしてください。
IBCR00:ALE ビット値にかかわらず , アービトレーションロストが発生した場合 ,
IBCR00:ALF ビットが "1" に設定されます。
• MCU のストップ / 時計モードに対するウェイクアップ機能時の割込み
MCU のストップ / 時計モードに対するウェイクアップ機能が許可 (IBCR00:WUE =
1) されており , スタート条件が検出されると , CPU に割込み要求を出力します。
割込み処理ルーチン内で MCU スタンバイモードウェイクアップ割込み要求フラグ
ビット (IBCR00:WUF) に "0" を書き込んで , 割込み要求をクリアしてください。
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第 27 章 I2C
27.6 I2C の割込み
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■ I2C の割込みのレジスタとベクタテーブルのアドレス
表 27.6-3 I2C の割込みのレジスタとベクタテーブルのアドレス
割込み要因
I2C*
割込み要求番号
IRQ16
割込みレベル設定レジスタ
レジスタ
設定ビット
ILR4
L16
ベクタテーブルのアドレス
上位
下位
FFDAH
FFDBH
*：I2C は 16 ビットリロードタイマ ch.1 および MPG( 書込みタイミング / コンペアクリ
ア ) と同じ割込み要求番号とベクタテーブルアドレスを使用します。
各周辺機能のそれぞれの割込み要求番号およびベクタテーブルのアドレスについては
「付録 B 割込み要因一覧表」を参照してください。
662
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27.7
第 27 章 I2C
27.7 I C の動作説明と設定手順例
2
I2C の動作説明と設定手順例
I2C の動作について説明します。
■ I2C の動作
● I2C インタフェース
I2C インタフェースは , シフトクロックに同期した 8 ビットデータのシリアルインタ
フェースです。Philips 社の I2C バス仕様に準拠しています。
● MCU スタンバイモードに対するウェイクアップ機能
MCU をストップ / 時計モードなどの低消費電力モードで動作させておいた場合でも ,
スタート条件の検出により , ウェイクアップさせることができるウェイクアップ機能
があります。
■ 設定手順例
I2C の設定手順例を以下に示します。
● 初期設定
1) ポートの入力設定 (DDR7)
2) 割込みレベルの設定 (ILR4)
3) スレーブアドレス設定 (IAAR0)
4) クロック選択 , I2C 動作許可 (ICCR0)
5) バスエラー割込み要求許可 (IBCR00:BEIE=1)
● 割込み処理
1) 任意の処理
2) バスエラー割込み要求フラグクリア (IBCR00:BER=0)
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663
第 27 章 I2C
27.7 I2C の動作説明と設定手順例
MB95390H シリーズ
l2C インタフェース
27.7.1
I2C インタフェースは , シフトクロックに同期した 8 ビットデータのシリアルインタ
フェースです。Philips 社の I2C バス仕様に準拠しています。
■ I2C のシステム
I2C バスシステムはデータ転送にシリアルデータライン (SDA) とシリアルクロックラ
イン (SCL) を使用します。バスに接続された全装置はオープンドレイン , またはオープ
ンコレクタ出力である必要があり , プルアップ抵抗を接続して使用します。
バスに接続された各デバイスには固有のアドレスがあり , アドレスは , ソフトウェアで
設定が可能です。
そして常に単純なマスタ / スレーブ関係が存在し , マスタはマスタト
ランスミッタ , またはマスタレシーバとして機能します。万一 , 複数のマスタが同時に
データ転送を開始しようとした場合でも , データ破壊を防ぐために衝突検出機能およ
びアービトレーション機能を備えた本格的なマルチマスタバスです。
■ I2C のプロトコル
図 27.7-1 にデータ転送に必要なフォーマットを示します。
図 27.7-1 データ転送例
MSB
LSB
MSB
LSB
SDA
SCL
スタート
条件 (S)
7 ビットアドレス
R/W
アクノリッジビット
8 ビットデータ
ストップ
条件 (P)
アクノリッジなし
スタート条件 (S) 発生後 , スレーブアドレスが送信されます。このアドレスは 7 ヒット
長で , 8 ビット目にデータ方向ビット (R/W) があります。アドレスの後にデータが送信
されます。
データは 8 ビット長で , その後にアクノリッジビットがあります。
データは 8 ビット＋アクノリッジの単位で連続させることにより同一スレーブアドレ
スに連続して送信できます。
データ転送は常にマスタストップ条件 (P) で終了します。しかし , 繰返しスタート条件
(S) を行うことによって , ストップ条件を発生せずに別のスレーブを示すアドレスを送
信することも可能です。
■ スタート条件
バスが開放されている状態 (SCL と SDA の両方が論理 "H" である ) において , マスタ
はスタート条件を発生することによって送信を開始します。
図 27.7-1 に示したとおり ,
SCL="H" の場合に SDA ラインを "H" → "L" にするとスタート条件となります。この場
合 , 新しいデータ転送が始まり , マスタ / スレーブ動作を開始します。
スタート条件を発生させる条件として , 次の 2 とおりがあります。
• I2C バスが使用されていない状態 (IBCR10:MSS = 0, IBSR0:BB = 0, IBCR10:INT = 0,
IBCR00:ALF=0) での IBCR10:MSS ビットの "1" の書込みを行った場合 ( その後 ,
IBSR0:BB が "1" に設定され , バスビジーを示します ) 。
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第 27 章 I2C
27.7 I C の動作説明と設定手順例
2
• バスマスタ時の割込み状態 (IBCR10:MSS=1, IBSR0:BB=1, IBCR10:INT=1, IBCR00:
ALF=0) での IBCR10:SCC ビットへ "1" の書込みを行った場合 ( これにより繰返しス
タート条件を発生します ) 。
上記の条件以外での IBCR10:MSS=1 または IBCR10:SCC=1 の書込みは無視されます。
ほかのシステムがバス使用中に , IBCR10:MSS ビットへ "1" の書込みを行うと ,
IBCR00:ALF ビットが "1" に設定されます。
■ アドレッシング
● マスタモードにおいてスレーブアドレッシングをする場合
マスタモードでは , スタート条件発生後 , IBSR0:BB=1, IBSR0:TRX=1 に設定され , ス
レーブアドレスの IDDR0 レジスタの内容を上位ビット MSB からバスに出力します。
このアドレスデータは , 7 ビットのスレーブアドレスとデータの転送方向を示す R/W
ビット (IDDR0 の bit0) の 8 ビットで構成されています。
アドレスデータ送信後 , スレーブからアクノリッジを受信します。
9 番目のクロック周
期で SDA が "L" レベルになり , 受信デバイスからアクノリッジビットを受信します (
図 27.7-1 を参照 )。この場合 , R/W ビット (IDDR0:bit0) が論理的に反転し , SDA が "L"
の場合は "1" として IBSR0:TRX ビットに格納されます。
● スレーブモードにおいてアドレッシングを受ける場合
スレーブモードではスタート条件検出後, IBSR0:BB=1, IBSR0:TRX=0 に設定され, マス
タからの受信データを IDDR0 レジスタへ格納します。アドレスデータ受信後 , IDDR0
レジスタと IAAR0 レジスタとの比較が行われ , 一致している場合 , IBSR0:AAS=1 に設
定し, マスタに対してアクノリッジを送信します。その後, 受信データの bit0 (IDDR0 レ
ジスタの bit0) を IBSR0:TRX ビットへ格納します。
■ データ転送
スレーブとしてアドレス指定されると , マスタが送った R/W ビットによって決定され
る方向で , バイトごとにデータ送受信ができます。
SDA ラインに出力される各バイトは 8 ビット固定です。
図 27.7-1 に示したとおりアク
ノリッジクロックパルスが "H" の状態の場合に SDA ラインを "L" レベルの状態に安
定させることで , 受信装置はアクノリッジを送信側に伝えるようになっています。
MSB
を先頭に 1 ビットごとに 1 クロックパルスでデータを転送します。バイト転送ごとに ,
アクノリッジの送受信が行われる必要があります。そのため , 1 つの完全なデータバイ
ト転送は 9 つのクロックパルスが必要となります。
■ アクノリッジ
アクノリッジは , 次に示す条件のもと , 送信側データバイト転送の 9 番目のクロックサ
イクルに対して受信側から送信されます。
アドレスアクノリッジは下記条件で発生します。
• 受信アドレスが IAAR0 の設定アドレスと一致し, さらにアドレスアクノリッジ自動
出力 (IBCR00:AACKX=0) の場合
• ゼネラルコールアドレス(00H)を受信し, さらにゼネラルコールアドレスアクノリッ
ジ出力許可 (IBCR10:GACKE=1) の場合
データを受信したときのデータアクノリッジビットは , IBCR10:DACKE ビットにより許
可 / 禁止できます。マスタモードでは IBCR10:DACKE=1 のときにデータアクノリッジが
発生し , スレーブモードでは , アドレスアクノリッジが既に発生しており , かつ
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665
第 27 章 I2C
27.7 I2C の動作説明と設定手順例
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IBCR10:DACKE=1 の場合に , データアクノリッジが発生します。また , 受信したアクノ
リッジは , 9 番目の SCL 周期で IBSR0:LRB に保持されます。
• データ ACK が受信データの内容に依存する場合 (SM バスで使われるパケットエ
ラーチェッキングなど ), IBCR00:INTS ビットに "1" を書き込む ( 例えば前の転送完
了割込みにて ) ことで最新の受信データを読み出せるようにした上で , データ ACK
許可ビット (IBCR10:DACKE) の設定によりデータ ACK を制御してください。
• 最新のデータ ACK (IBSR0:LRB) の読出しは , ACK 受信後に行えます (IBSR0:LRB の
読出しは , 9 番目の SCL 周期における転送終了割込みで行われる必要があり
ます ) 。そのため , IBCR00:INTS ビットが "1" のときに ACK を読み出す場合は , 8 番
目の SCL 周期による転送終了割込み中に, このビットに "0" を書き込んで, 9 番目の
SCL 周期で , 再度 , 転送終了割込みが発生するように設定する必要があります。
■ ゼネラルコールアドレス
ゼネラルコールアドレスは, スタートアドレスバイト (00H) とそれに続く第 2 アドレス
バイトから構成されています。ゼネラルコールアドレスを使用するためには , 第 1 バイ
トのゼネラルコールアドレスに対するアクノリッジの前に , IBCR10:GACKE=1 を設定
しておく必要があります。また , 第 2 アドレスバイトのアクノリッジは , 下図に示され
るような方法で制御できます。
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第 27 章 I2C
27.7 I C の動作説明と設定手順例
2
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図 27.7-2 ゼネラルコール動作
スレーブモード
第 1 バイトゼネラルコールアドレス
第 2 バイトゼネラルコールアドレス
ACK
ACK/NACK
9th SCL↓で IBCR10:INT が設定される
IBSR0: LRB を読み出す
9th SCL↓で IBCR10:INT が設定される
IBCR00:INTS=1 を設定する
IBCR10:GACKE=1 のとき ACK が与えられ
IBSR0:GCA が設定される
8th SCL↓で IBCR10:INT が設定される
IDDR0 を読み出して IBCR10:DACKE により ACK/NACK を制御
IBSR10:LRB を読み出す必要がある場合は INTS=0 に設定する
(a) スレーブモード時のゼネラルコール動作
マスタモード
GACKE=1
第 1 バイトゼネラルコールアドレス
ACK
第 2 バイトゼネラルコールアドレス
9th SCL↓で IBCR10:INT が設定される
IBCR00:INTS=1/GACKE=0 を設定する
ACK が与えられ IBSR0:GCA が設定される
ACK/NACK
9th SCL↓で IBCR10:INT が設定される
IBSR0:LRB を読み出す
GCA がクリアされる
8th SCL↓で IBCR10:INT が設定される
IBSR10:LRB を読み出すため INTS=0 に設定する
(b) マスタモード時のゼネラルコール動作 (AL なし, GACKE=1 からスタート)
マスタモード
GACKE=1
第 1 バイトゼネラルコールアドレス
ACK
第 2 バイトゼネラルコールアドレス
ACK/NACK
9th SCL↓で IBCR10:INT が設定される
IBSR0:LRB を読み出す
9th SCL↓で IBCR10:INT が設定される
IBCR00:INTS=1/GACKE=0 を設定する
8th SCL↓で IBCR10:INT が設定される
IDDR0 を読み出して IBCR10:DACKE により ACK/NACK を制御
IB SR10:LRB を読み出す必要がある場合は INTS=0 に設定する
ACK が与えられ IBSR0:GCA が設定される
第 2 アドレスで AL が発生してスレーブモードへ切替える
(c) マスタモード時のゼネラルコール動作 (第 2 アドレスで AL あり, GACKE=1 からスタート)
マスタモード
GACKE=0
第 1 バイトゼネラルコールアドレス
ACK
第 2 バイトゼネラルコールアドレス
9th SCL↓で IBCR10:INT が設定される
IBCR00:INTS=1 を設定する
ACK は与えられず IBSR0:GCA は設定されない
ACK/NACK
9th SCL↓で IBCR10:INT が設定される
IBSR0:LRB を読み出す
8th SCL↓で IBCR10:INT が設定される
IBSR10:LRB を読み出すため INTS=0 に設定する
(d) マスタモード時のゼネラルコール動作 (ALなし, GACKE=0 からスタート)
マスタモード
GACKE=0
第 1 バイトゼネラルコールアドレス
ACK
第 2 バイトゼネラルコールアドレス
9th SCL↓で IBCR10:INT が設定される
IBCR00:INTS=1 を設定する
ACK は与えられず IBSR0:GCA は設定されない
ACK/NACK
9th SCL↓で IBCR10:INT が設定される
IBSR0:LRB を読み出す
8th SCL↓で IBCR10:INT が設定される
IDDR0 を読み出して IBCR10:DACKE により ACK/NACK を制御
IBSRl:LRB を読み出す必要がある場合は INTS=0 に設定する
第 2 アドレスで AL が発生し, IBSR0:GCA が設定され,
スレーブモードへ切換える
(e) マスタモード時のゼネラルコール動作 (第 2 アドレスで AL あり, GACKE=0 からスタート)
ACK
NACK
GCA
AL
: アクノリッジ
: アクノリッジなし
: ゼネラルコールアドレス
: アービトレーションロスト
本モジュールと他のデバイスがゼネラルコールアドレスを同時に送信した場合 , 第 2
アドレスバイト転送時にアービトレーションロストが検出されていないかどうかで ,
バスを獲得したかどうかを確認できます。もし , アービトレーションロストが検出され
た場合 , 本モジュールはスレーブモードとなり , マスタからのデータ受信を継続しま
す。
■ ストップ条件
ストップ条件を発生させることによって , マスタはバスを開放して通信を終了します。
SCL が "H" の場合に , SDA ラインを "L" → "H" にするとストップ条件となります。マス
タモード時の通信終了 ( 以後バスフリー) をバス上のデバイスに知らせるための信号で
す。
また , マスタはストップ条件を発生させずに , 連続してスタート条件を発生できま
す。
これを繰返しスタート条件とよびます。
バスマスタ時の割込み状態 (IBCR10:MSS=1 および IBSR0:BB=1 および IBCR10:INT=1
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第 27 章 I2C
27.7 I2C の動作説明と設定手順例
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および IBCR00:ALF=0) で , IBCR10:MSS ビットへ "0" を書き込むとストップ条件が発
生してスレーブモードになります。上記以外での IBCR10:MSS ビットへの "0" の書込
みは無視されます。
■ アービトレーション
このインタフェース回路は複数のマスタを接続できる本格的なマルチマスタバスで
す。
マスタ転送で , システム内のほかのマスタが同時にデータ転送をした場合 , アービ
トレーションが発生します。
アービトレーションは , SCL ラインが "H" レベルの場合に SDA ラインで発生します。
マスタは, 自身の送信データが "1", SDA ライン上のデータが "L" レベルの場合, アービ
トレーションロストが発生したとみなし , データ出力をオフにして , IBCR00:ALF=1 に
設定します。このとき , アービトレーションロスト割込みが許可 (IBCR00:ALE=1) され
ていると , 割込みが発生します。
IBCR00:ALF=1 に設定されると , IBCR10:MSS=0,
IBSR0:TRX=0 となり , TRX がクリアされてスレーブ受信モードとなります。
もし , IBSR0:BB=0 のときに IBCR00:ALF が "1" に設定された場合 , IBCR00:ALF は "0"
の書込みでのみクリアされます。また , IBSR0:BB=1 のときに IBCR00:ALF が "1" に設
定された場合 , IBCR00:ALF は IBCR10:INT を "0" にクリアすることでのみクリアされ
ます。
● IBSR0:BB=0 でアービトレーションロスト割込みが発生する条件
図 27.7-3 や図 27.7-4 に示されるようなタイミングにて , プログラムによりスタート条
件を発生させた場合 (IBCR10:MSS ビットに "1" を設定 ), アービトレーションロスト検
出 (IBCR00:ALF = 1) により割込みの発生 (IBCR10:INT ビット = 1) が抑止されます。
• アービトレーションロストにより割込みが発生しない条件 1
スタート条件が検出されておらず (IBSR0:BB ビット = 0), SDA と SCL ラインの端子状
態が "L" レベルとなっている状態で , プログラムによりスタート条件を発生
(IBCR10:MSS ビットに "1" を設定 ) させた場合。
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第 27 章 I2C
27.7 I C の動作説明と設定手順例
2
図 27.7-3 IBCR00:ALF=1 で割込みが発生しない場合のタイミングダイヤグラム
SCL もしくは SDA 端子が “L” レベル
"L"
SCL 端子
"L"
SDA 端子
1
I2C
動作許可状態 (ICCR0:EN ビット= 1)
マスタモード設定 (IBCR10:MSS ビット= 1)
アービトレーションロスト検出ビット
(IBCR00:ALF ビット= 1)
バスビジー (IBSR0:BB ビット)
0
割込み (IBCR10:INT ビット)
0
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第 27 章 I2C
27.7 I2C の動作説明と設定手順例
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• アービトレーションロストにより割込みが発生しない条件 2
I2C バスがほかのマスタにより使用されているとき , プログラムにより I2C の動作を許
可 (ICCR0:EN ビットに "1" を設定) し, スタート条件を発生 (IBCR10:MSS ビットに "1"
を設定 ) させた場合。
これは , 図 27.7-4 に示すように , 本 I2C の動作が禁止 (ICCR0:EN ビット = 0) のときに
I2C バス上のほかのマスタが通信を開始した場合 , 本 I2C はスタート条件を検出できな
いためです (IBSR0:BB ビット = 0)。
図 27.7-4 IBCR00:ALF=1 で割込みが発生しない場合のタイミングダイヤグラム
スタート条件
9 番目のクロック周期で IBCR10:INT ビットの
割込みは発生しない
ストップ
条件
SCL 端子
スレーブアドレス
SDA 端子
ACK
データ
ACK
ICCR0:EN ビット
IBCR10:MSS ビット
IBCR00:ALF ビット
IBSR0:BB ビット
0
IBCR10:INT ビット
0
上記のような現象が発生し得る場合 , 下記のようなソフトウェアの設定手順に従って
ください。
1) プログラムによりスタート条件を発生させる (IBCR10:MSS ビットに "1" を設定 ) 。
2) アービトレーションロスト割込みで IBCR00:ALF と IBSR0:BB ビットを確認。
IBCR00:ALF=1 かつ IBSR0:BB=0 であった場合 , IBCR00:ALF ビットを "0" にクリア
します。
IBCR00:ALF=1 かつ IBSR0:BB=1 であった場合 , IBCR00:ALE ビットを "0" にクリア
して通常制御を行います ( 通常制御の INT 割込みにて , IBCR10:INT ビットへの "0"
の書込みで IBCR00:ALF を "0" にクリアします )。
それ以外は , 通常制御を行います ( 通常制御の INT 割込みにて , IBCR10:INT ビット
への "0" の書込みで IBCR00:ALF をクリアします )。
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第 27 章 I2C
27.7 I C の動作説明と設定手順例
2
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図 27.7-5 に , サンプルフローを示します。
図 27.7-5 サンプルフロー 1
AL 割込みを許可 (IBCR00:ALE=1)
マスタモードに設定
I2C バス制御レジスタ 1 (IBCR10) の MSS ビットを “1” に設定
NO
IBCR00:ALF = 1
YES
NO
IBSR0:BB = 0
YES
IBCR00:ALF に “0” をライトして
AL フラグと割込みをクリア
IBCR00:ALE に “0” をライトして
AL 割込みをクリア
通常制御
● 「IBCR00:ALF ビット =1」
の検出時における割込み (IBCR10:INT ビット =1) 発生例
バスビジー (IBSR0:BB ビット = 1) およびアービトレーションロストを検出したとき ,
プログラムによりスタート条件を発生させた場合 (IBCR10:MSS ビットに "1" を設定 ),
「IBCR00:ALF ビット = 1」の検出により IBCR10:INT ビット割込みが発生します。
図 27.7-6 「IBCR00:ALF ビット =1」検出時における割込み発生のタイミングダイヤグラム
スタート条件
9 番目のクロック周期における割込み
SCL 端子
SDA 端子
スレーブアドレス
ACK
データ
ICCR0:EN ビット
IBCR10:MSS ビット
IBCR00:ALF ビット
ソフトウェアにより
IBCR00:ALF ビットをクリア
IBSR0:BB ビット
IBCR10:INT ビット
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ソフトウェアにより IBCR10:INT ビットを
クリアして SCL ラインをリリース
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第 27 章 I2C
27.7 I2C の動作説明と設定手順例
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MCU スタンバイモードに対するウェイクアップ機能
27.7.2
ウェイクアップ機能により , MCU のストップ / 時計モード中に I2C マクロへアクセ
スすることが可能となります。
■ MCU スタンバイモードに対するウェイクアップ機能
本 I2C マクロは , MCU スタンバイモードウェイクアップ機能を内蔵しており ,
IBCR00:WUE ビットへ "1" を書き込むと動作を許可できます。
MCU がストップ / 時計モード中で IBCR00:WUE ビットが "1" のとき , I2C バス上にス
タート条件を検出すると , ウェイクアップ割込み要求フラグビット (IBCR00:WUF) が
"1" に設定され , MCU をストップ / 時計モードからウェイクアップさせるためのウェ
イクアップ割込み要求を発生します。
• MCU をストップ / 時計モードに入れる直前に , IBCR00:WUE を "1" に設定してくだ
さい。
また , MCU がストップ / 時計モードからウェイクアップした後 , I2C の動作を
直ちに再開できるように IBCR00:WUE をクリア ("0" 書込み ) してください。
• このウェイクアップ機能は MCU のストップ / 時計モードのみ有効となります。
図 27.7-7 通常の I2C 動作とウェイクアップ中の動作との比較
SDA
SCL
5
IBCR00:WUF
による IRQ
マシン
クロック
1
➀
2
3
4
ストップ / 時計モードに入る直前に IBCR00:WUE ビットを "1" に設定し , IBSR0:BB=0 を確認する。
➁
MCU をストップ / 時計モードに設定し , マシンクロックを停止させる。
➂
ストップ / 時計モード中に , スタート条件を検出。IBCR00：WUF = 1 となり , ウェイクアップ IRQ が発生。発振安定待ち時
間後 , MCU はウェイクアップし , メインクロックモードとなる。
➃
I2C が通常動作を再び開始できるよう , IBCR00:WUE ビットを "0" にクリアし , さらに IBCR00:WUF ビットを "0" にして
ウェイクアップ割込みをクリアする。
➄
データバイトを正確に受信するため , I2C 送信開始 (SDA の立下りエッジ検出 ) から 100μs ( 最小の発振安定待ち時間が
100μs と仮定した場合 ) 後に , SCL が最初の周期として開放されなければなりません。
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第 27 章 I2C
27.7 I C の動作説明と設定手順例
2
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図 27.7-8 に , ウェイクアップ機能のサンプルフローを示します。
図 27.7-8 サンプルフロー 2
ストップ / 時計
モードの遷移手順
IBSR0:BB=0
NO
YES
IBCR00:WUE =1 の設定により
ウェイクアップ機能許可
IBSR0:BB=0
NO
IBCR00:WUE = 0
YES
ストップ / 時計モード遷移
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IBCR00:ALE に "0" をライトして
AL 割込みをクリア
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第 27 章 I2C
27.8 I2C 使用上の注意
27.8
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I2C 使用上の注意
I2C 使用上の注意を示します。
■ I2C 使用上の注意
● I2C インタフェースのレジスタ設定時の注意
• I2C バス制御レジスタ (IBCR00:IBCR10) を設定前に, I2C インタフェースの動作を許
可する必要があります (ICCR0:EN)。
• マスタ / スレーブ選択ビット (IBCR10:MSS) を設定する ("1" を書き込む ) と , 転送が
開始されます。
● シフトクロック周波数を設定する場合の注意
• 表 27.5-4 の Fsck 式を使用して , m, n, DMBP の値を決めることにより , シフトクロッ
ク周波数を計算できます。
• n の値が 4 (ICCR0:CS2=CS1=CS=0) の場合は , "DMBP=1" は選択できません。
● 同時書込み時の優先度の注意
• 次バイト転送とストップ条件の競合
IBCR10:INT がクリアされた状態で IBCR10:MSS に "0" を書き込むと , MSS ビット
が優先されてストップ条件が発生します。
• 次バイト転送とスタート条件の競合
IBCR10:INT がクリアされた状態で IBCR10:SCC に "1" を書き込むと, SCC ビットが
優先されてスタート条件が発生します。
● ソフトウェアによる設定の注意
• 繰返しスタート条件 (IBCR10:SCC=1) とスレーブモード (IBCR10:MSS=0) を同時に
選択しないでください。
• 割込み要求フラグビット (IBCR10:BER/IBCR10:INT) が "1" で , 割込み要求許可ビッ
ト (IBCR10:BEIE=1/IBCR10:INTE=1) が許可された状態では , 割込み処理から復帰で
きません。IBCR10:BER/IBCR10:INT ビットのクリアは必ず行ってください。
• I2C の動作が禁止された場合 (ICCR0:EN=0), 次のビットが "0" にクリアされます。
- IBCR00 レジスタの AACKX, INTS および WUE ビット
- IBCR10 レジスタの BER および BEIE ビットを除くすべてのビット
- IBSR0 レジスタのすべてのビット
● データアクノリッジに対する注意
スレーブモードでは , データアクノリッジは以下の条件で発生します。
- 受信アドレスがアドレスレジスタ (IAAR0) の値と一致し , IBCR00:AACKX=0 の
場合
- ゼネラルコールアドレス (00H) が受信され , IBCR10:GACKE=1 の場合
674
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第 27 章 I2C
27.8 I C 使用上の注意
2
● 転送完了タイミング選択時の注意
• 転送完了タイミング選択ビット (IBCR00:INTS) は , データ受信時 (IBSR0:TRX=0 か
つ IBSR0:FBT=0) のみ有効となります。
• データ受信時以外 (IBSR0:TRX=1 か IBSR0:FBT=1) では , 転送完了割込み (IBCR10:
INT) は常に 9 番目の SCL 周期で発生します。
• データ ACK が受信データの内容に依存する場合 (SM バスで使われるパケットエ
ラーチェッキングなど ), IBCR00:INTS ビットに "1" を書き込む ( 例えば前の転送完
了割込みにて ) ことで最新の受信データを読み出せるようにした上で , データ ACK
許可ビット (IBCR10:DACKE) の設定によりデータ ACK を制御してください。
• 最新のデータ ACK (IBSR0:LRB) の読出しは , ACK 受信後に行えます (IBSR0:LRB
の読出しは , 9 番目の SCL 周期における転送終了割込みで行われる必要があり
ます ) 。そのため , IBCR00:INTS ビットが "1" のときに ACK を読み出す場合は , 8 番
目の SCL 周期による転送終了割込み中に , IBCR00:INTS ビットに "0" を書き込んで
9 番目の SCL 周期で , 再度 , 転送終了割込みが発生するように設定する必要があり
ます。
● MCU スタンバイモードウェイクアップ機能使用上の注意
• MCU をストップ / 時計モードに入れる直前に , IBCR00:WUE を "1" に設定してくだ
さい。
また , MCU がストップ / 時計モードからウェイクアップした後 , I2C の動作を
直ちに再開できるように IBCR00:WUE をクリア ("0" 書込み ) してください。
• ウェイクアップ割込み要求が発生された後 , MCU は発振安定待ち時間の経過後に
ウェイクアップします。したがって , ウェイクアップ直後のデータの取逃しを避け
るため , I2C 送信開始 (SDA の立下りエッジ検出 ) によるウェイクアップから 100μs
( 最小の発振安定待ち時間が 100μs と仮定した場合 ) 以降に , SCL が最初の周期とし
て立ち上り , 第 1 ビットがデータとして送信されるようにシステムを設計してくだ
さい。
• MCU スタンバイモード中 , 本 I2C 機能のステータスフラグ , ステートマシンおよび
I2C バス出力は , スタンバイモードに入る直前の状態を保持します。I2C バスシステ
ム全体のハングアップを避けるため , スタンバイモードに入れる前に , IBSR0:BB=0
となっていることを確認してください。
• ウェイクアップ機能は , IBSR0:BB=1 における MCU のストップ / 時計モードへの遷移
をサポートしていません。
もしも IBSR0:BB=1 で MCU がストップ / 時計モードへ遷
移した場合 , スタート条件を検出した段階でバスエラーとなります。
• PLL ストップモードでは , 発振安定待ち時間に加えて PLL 発振安定待ち時間が加わ
るため , ウェイクアップ後から通信開始までの時間がストップ / 時計モード時に比
べて PLL 発振安定待ち時間分長くなります。
• I2C インタフェースの動作を確実に行うため , I2C のウェイクアップ機能かほかのリ
ソースを使ったウェイクアップ機能 ( 外部割込みなど ) にかかわらず , ストップ / 時
計モードから MCU がウェイクアップした後 , IBCR00:WUE を "0" にクリアしてく
ださい。
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第 27 章 I2C
27.9 l2C の設定例
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l2C の設定例
27.9
I2C インタフェースの設定例を示します。
■ 設定例
● I2C 動作を許可 / 禁止する方法
I2C 動作許可ビット (ICCR0:EN) で行います。
動作
I2C 動作許可ビット (EN)
I2C 動作を禁止させるには
"0" を設定する
I2C 動作を許可するには
"1" を設定する
● I2C のマスタモード / スレーブモードを選択する方法
マスタ / スレーブ選択ビット (IBCR10:MSS) で行います。
動作
マスタ / スレーブ選択ビット (MSS)
マスタモードを選択するには
"1" を設定する
スレーブモードを選択するには
"0" を設定する
● シフトクロックの選択方法
クロック選択ビット (ICCR0:CS4/CS3/CS2/CS1/CS0) で選択します。
● シフトクロック周波数発生時 , 分周器 m をバイパスさせるかを制御する方法
分周器 m バイパスビット (ICCR0:DMBP) で行います。
676
動作
分周器 m バイパスビット (DMBP)
分周器 m をバイパスするには
"1" を設定する
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第 27 章 I2C
27.9 l2C の設定例
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● I2C のアドレスアクノリッジを制御する方法
アドレスアクノリッジ禁止ビット (IBCR00:AACKX) で行います。
動作
アドレスアクノリッジ禁止ビット (AACKX)
アドレスアクノリッジ出力を
許可するには
"0" を設定する
アドレスアクノリッジ出力を
禁止するには
"1" を設定する
● I2C のデータアクノリッジを制御する方法
データアクノリッジ許可ビット (IBCR10:DACKE) で行います。
動作
データアクノリッジ許可ビット (DACKE)
データアクノリッジ出力を
許可するには
"1" を設定する
データアクノリッジ出力を
禁止するには
"0" を設定する
● I2C のゼネラルコールアドレスアクノリッジを制御する方法
ゼネラルコールアドレスアクノリッジ許可ビット (IBCR10:GACKE) で行います。
動作
ゼネラルコールアドレスアクノリッジ許可ビット
(GACKE)
ゼネラルコールアドレスアク
ノリッジ出力を許可するには
"1" を設定する
ゼネラルコールアドレスアク
ノリッジ出力を禁止するには
"0" を設定する
● I2C の通信をリスタートする方法
スタート条件発生ビット (IBCR10:SCC) で行います。
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動作
スタート条件発生ビット (SCC)
通信をリスタートするには
"1" を設定する
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第 27 章 I2C
27.9 l2C の設定例
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● I2C のデータ受信時の転送完了フラグ (INT) タイミングを選択する方法
データ受信時の転送完了フラグ (INT) タイミング選択ビット (IBCR00:INTS) で行いま
す。
動作
データ受信時の転送完了フラグ (INT) タイミング
選択ビット (INTS)
9 番目の SCL 周期で転送割込
みを発生させるには
"0" を設定する
8 番目の SCL 周期で転送割込
みを発生させるには
"1" を設定する
● 割込み関連レジスタ
割込みレベルは , 下表の割込みレベル設定レジスタで設定します。
割込み要因
割込みレベル設定レジスタ
割込みベクタ
ch. 0
割込みレベルレジスタ (ILR4)
アドレス : 0007DH
#16
アドレス : 0FFDAH
● 割込みを許可 / 禁止 / クリアする方法
• 転送割込み
( データ転送完了割込み )
割込み許可の設定は , 割込み要求許可ビット (IBCR10:INTE) にて行います。
動作
割込み要求許可ビット (INTE)
割込み要求を禁止するには
"0" を設定する
割込み要求を許可するには
"1" を設定する
割込み要求のクリアは , 割込み要求フラグ (IBCR10:INT) にて行います。
678
動作
割込み要求フラグ (INT)
割込み要求をクリアするには
"0" を設定する
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第 27 章 I2C
27.9 l2C の設定例
MB95390H シリーズ
( バスエラー発生割込み )
割込み許可の設定は , 割込み要求許可ビット (IBCR10:BEIE) にて行います。
動作
割込み要求許可ビット (BEIE)
割込み要求を禁止するには
"0" を設定する
割込み要求を許可するには
"1" を設定する
割込み要求のクリアは , 割込み要求フラグ (IBCR10:BER) にて行います。
動作
割込み要求フラグ (BER)
割込み要求をクリアするには
"0" を設定する
• ストップ割込み
( ストップ条件検出割込み )
割込み許可の設定は , 割込み要求許可ビット (IBCR00:SPE) にて行います。
動作
割込み要求許可ビット (SPE)
割込み要求を禁止するには
"0" を設定する
割込み要求を許可するには
"1" を設定する
割込み要求のクリアは , 割込み要求フラグ (IBCR00:SPF) にて行います。
動作
割込み要求フラグ (SPF)
割込み要求をクリアするには
"0" を設定する
( アービトレーションロスト検出割込み )
割込み許可の設定は , 割込み要求許可ビット (IBCR00:ALE) にて行います。
動作
割込み要求許可ビット (ALE)
割込み要求を禁止するには
"0" を設定する
割込み要求を許可するには
"1" を設定する
割込み要求のクリアは , 割込み要求フラグ (IBCR00:ALF) にて行います。
CM26-10129-1
動作
割込み要求フラグ (ALF)
割込み要求をクリアするには
"0" を設定する
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679
第 27 章 I2C
27.9 l2C の設定例
MB95390H シリーズ
( スタート条件検出割込み )
割込み許可の設定は , 割込み要求許可ビット (IBCR00:WUE) にて行います。
動作
割込み要求許可ビット (WUE)
割込み要求を禁止するには
"0" を設定する
割込み要求を許可するには
"1" を設定する
割込み要求のクリアは , 割込み要求フラグ (IBCR00:WUF) にて行います。
680
動作
割込み要求フラグ (WUF)
割込み要求をクリアするには
"0" を設定する
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第 28 章
デュアルオペレーション
フラッシュメモリ
160/288/480K ビットデュアルオペレーションフ
ラッシュメモリの機能および動作について説明し
ます。
28.1 デュアルオペレーションフラッシュメモリの概要
28.2 デュアルオペレーションフラッシュメモリのセクタ /
バンク構成
28.3 デュアルオペレーションフラッシュメモリのレジスタ
28.4 フラッシュメモリ自動アルゴリズム起動方法
28.5 自動アルゴリズム実行状態の確認
28.6 フラッシュメモリ書込み / 消去
28.7 デュアルオペレーションフラッシュメモリの動作
28.8 フラッシュセキュリティ
28.9 デュアルオペレーションフラッシュメモリ使用上の注
意
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681
第 28 章デュアルオペレーションフラッシュメモリ
28.1 デュアルオペレーションフラッシュメモリの概要
28.1
MB95390H シリーズ
デュアルオペレーションフラッシュメモリの概要
デュアルオペレーションフラッシュメモリは, CPU メモリマップ上の160 Kビット
フラッシュメモリでは 1000H ～ 1FFFH および C000H ～ FFFFH ,288 K ビットフラッ
シュメモリでは1000H ～ 1FFFH および8000H ～ FFFFH, あるいは480 Kビットフ
ラッシュメモリでは 1000H ～ FFFFH に配置されています。
デュアルオペレーションフラッシュは , 上位バンクと下位バンク * から構成されてお
り , 従来のフラッシュ品では行えなかったバンクごとの消去 / 書込みと読出しの同時
実行が可能です。
*: MB95F398H/F398K
上位バンク：16 K バイト× 3 ＋ 8 K バイト× 1, 下位バンク 2 K バイト× 2
MB95F396H/F396K：
上位バンク：16 K バイト× 2, 下位バンク 2 K バイト× 2
MB95F394H/F394K：
上位バンク：16 K バイト× 1, 下位バンク 2 K バイト× 2
■ デュアルオペレーションフラッシュメモリの概要
フラッシュメモリへのデータ書込み / 消去の方法には , 下記の方法があります。
• シリアル専用ライタによる書込み / 消去
• プログラム実行による書込み / 消去
デュアルオペレーションフラッシュメモリへの書込み / 消去は , フラッシュメモリイン
タフェース回路を介して CPU からの命令で行えるため , 実装状態でプログラムコード
やデータの書換えを効率よく行うことができます。
セクタ構成も最小 2K バイトと小セクタで , プログラム / データ領域として扱いやすい
構成になっています。
データの書換え方法は , RAM 上でのプログラム実行だけでなく , デュアルオペレー
ションによりフラッシュメモリ上でもプログラムを実行できます。また , 異なるバンク
( 上位バンク / 下位バンク ) での消去 / 書込みと読出しの同時実行が可能です。
デュアルオペレーションフラッシュでは , 次の組合せが可能です。
上位バンク
下位バンク
読出し
読出し
書込み / セクタ消去
書込み / セクタ消去
読出し
チップ消去
一方のバンク書込み / セクタ消去中に , 他方のバンクへの書込み / 消去はできません。
682
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MB95390H シリーズ
第 28 章デュアルオペレーションフラッシュメモリ
28.1 デュアルオペレーションフラッシュメモリの概要
■ デュアルオペレーションフラッシュメモリの特長
• セクタ構成 :
- 20 K バイト× 8 ビット (16 K バイト× 1 + 2 K バイト× 2 )
- 36 K バイト× 8 ビット (16 K バイト× 2 + 2 K バイト× 2)
- 60 K バイト× 8 ビット (16 K バイト× 3 + 8 K バイト× 1 + 2 K バイト× 2)
• 2 バンク構成による消去 / 書込みと読出しの同時実行
• 自動プログラムアルゴリズム (Embedded Algorithm)
• 消去一時停止 / 消去再開機能の搭載
• データポーリング , トグルビットによる書込み / 消去完了検出
• CPU 割込みによる書込み / 消去の完了検出
• セクタごとの消去が可能 ( セクタ組合せ自由 )
• JEDEC 標準規格コマンドと互換
• 消去 / 書込み回数：100000 回
• フラッシュ読出しサイクルタイム ( 最小 ): 1 マシンサイクル
■ フラッシュメモリ書込み / 消去
• フラッシュメモリは , 同一バンクによる書込みと読出しを同時に行うことはできま
せん。
• フラッシュメモリにデータ書込み / 消去動作を行う際には , ほかのバンクに書込み /
読込みプログラムを退避させるか , またはフラッシュメモリ上にあるプログラムを
いったん RAM にコピーし , RAM にコピーしたプログラムを実行してください。
• デュアルオペレーションフラッシュメモリにより , フラッシュメモリ上でのプログ
ラム実行および割込みを用いた書込み制御が可能となります。また , 書込みの際に
プログラムを RAM 上へダウンロードして実行する必要もなく , ダウンロードの時
間削減および RAM データの電源瞬断のケアも不要となります。
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683
第 28 章デュアルオペレーションフラッシュメモリ
28.2 デュアルオペレーションフラッシュメモリのセクタ / バン
ク構成
28.2
MB95390H シリーズ
デュアルオペレーションフラッシュメモリのセクタ /
バンク構成
デュアルオペレーションフラッシュメモリのセクタ / バンク構成を示します。
■ デュアルオペレーションフラッシュメモリのセクタ / バンク構成
図 28.2-1 にデュアルオペレーションフラッシュメモリのセクタ構成を示します。
図中ア
ドレスは , 各セクタの上位アドレスと下位アドレスを示します。
● セクタ構成
CPU からフラッシュメモリへアクセスする場合 ,SA2 ～ SA1 は 160 K ビットフラッシュ
SA3 ～ SA2 は
メモリの 1000H ～ 1FFFH へ ,SA0 は C000H ～ FFFFH へ格納されます。
288 K ビットフラッシュメモリの 1000H ～ 1FFFH へ ,SA1 ～ SA0 は 8000H ～ FFFFH へ
格納されます。SA5 ～ SA0 は 480 K ビットフラッシュメモリの 1000H ～ FFFFH へ格納
されます。
● バンク構成
フラッシュメモリは ,160 K ビットフラッシュメモリにおいては SA2 から SA1 までの
下位バンクと SA0 の上位バンクから ,288 K ビットフラッシュメモリにおいては SA1 か
ら SA0 までの上位バンクと SA3 から SA2 までの下位バンクから ,480 K ビットフラッ
シュメモリにおいては SA3 から SA0 までの上位バンクと SA5 から SA4 までの下位バ
ンクから構成されます。
図 28.2-1 デュアルオペレーションフラッシュメモリのセクタ / バンク構成
フラッシュメモリ
160 Kビット
SA2 (2 Kバイト)
SA1 (2 Kバイト)
SA0 (16 Kバイト)
フラッシュメモリ
288 Kビット
SA3 (2 Kバイト)
SA2 (2 Kバイト)
SA1(16 Kバイト)
SA0(16 Kバイト)
684
フラッシュメモリ
480 Kビット
CPUアドレス
1000H
17FFH
1800H
1FFFH
C000H
SA5 (2 Kバイト)
下位バンク
上位バンク
SA4 (2 Kバイト)
SA3 (8 Kバイト)
FFFFH
SA2 (16 Kバイト)
CPUアドレス
SA1 (16 Kバイト)
1000H
17FFH
1800H
下位バンク
SA0 (16 Kバイト)
CPUアドレス
1000H
17FFH
1800H
下位バンク
1FFFH
2000H
3FFFH
4000H
7FFFH
8000H
上位バンク
BFFFH
C000H
FFFFH
1FFFH
8000H
BFFFH
C000H
上位バンク
FFFFH
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第 28 章デュアルオペレーションフラッシュメモリ
28.3 デュアルオペレーションフラッシュメモリのレジスタ
MB95390H シリーズ
28.3
デュアルオペレーションフラッシュメモリのレジスタ
デュアルオペレーションフラッシュメモリのレジスタを示します。
■ デュアルオペレーションフラッシュメモリのレジスタ
図 28.3-1 デュアルオペレーションフラッシュメモリのレジスタ
フラッシュメモリステータスレジスタ 2 (FSR2)
bit7
bit6
bit5
bit4
アドレス
0071H
PEIEN
PGMEND
PTIEN
PGMTO
R/W
R(RM1),W
R/W
R(RM1),W
フラッシュメモリステータスレジスタ (FSR)
bit7
bit6
bit5
bit4
アドレス
0072H
RDYIRQ
RDY
R0/WX
R0/WX
R(RM1),W
R/WX
bit3
bit2
bit1
bit0
EEIEN
ERSEND
ETIEN
ERSTO
R/W
R(RM1),W
R/W
R(RM1),W
bit3
bit2
bit1
bit0
予約
R/W0
IRQEN
WRE
SSEN
R/W
R/W
R/W
フラッシュメモリセクタ書込み制御レジスタ 0 (SWRE0)
bit7
bit6
bit5
bit4
bit3
アドレス
0073H
SA5E
SA4E
SA3E
予約
予約
R/W0
R/W0
R/W
R/W
フラッシュメモリステータスレジスタ 3 (FSR3)
bit7
bit6
bit5
bit4
アドレス
0074H
ERIP
予約
R/W0
R/W
R(RM1),W
R/WX
R/W0
R0/WX
X
R0/WX
R0/WX
R/WX
R/W
bit2
bit1
bit0
SA2E
SA1E
SA0E
R/W
R/W
R/W
bit3
bit2
bit1
bit0
ESPS
SERS
PGMS
HANG
R/WX
R/WX
R/WX
R/WX
初期値
00000000B
初期値
000X0000B
初期値
00000000B
初期値
XXX00000B
: リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
: リード / ライト可能 ( 読出し値は書込み値と異なります。リードモディファイライト (RMW)
系命令では , "1" が読み出されます。)
: リードオンリ ( 読出し可能。このビットに値を書き込んでも動作に影響はありません。)
: 書込み値は "0" です。読出し値は書込み値と同じとなります。
: 読出し値は "0" です。このビットに値を書き込んでも動作に影響はありません。
: 未定義ビット
: 不定
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第 28 章デュアルオペレーションフラッシュメモリ
28.3 デュアルオペレーションフラッシュメモリのレジスタ
MB95390H シリーズ
フラッシュメモリステータスレジスタ 2 (FSR2)
28.3.1
図 28.3-2 に , フラッシュメモリステータスレジスタ 2 (FSR2) のビット構成を示しま
す。
■ フラッシュメモリステータスレジスタ 2 (FSR2)
図 28.3-2 フラッシュメモリステータスレジスタ 2 (FSR2)
アドレス
0071H
bit7
PEIEN
R/W
bit6
PGMEND
R(RM1),W
bit5
PTIEN
R/W
bit4
PGMTO
R(RM1),W
ERSTO
0
1
ETIEN
0
1
ERSEND
0
1
EEIEN
0
1
PGMTO
0
1
PTIEN
0
1
PGMEND
0
1
PEIEN
0
1
bit3
EEIEN
R/W
bit2
ERSEND
R(RM1),W
bit1
ETIEN
R/W
bit0
初期値
ERSTO
00000000B
R(RM1),W
ERSTO 割込み要求フラグビット
読出し時
書込み時
セクタ消去の実行中　本ビットのクリア
セクタ消去の失敗
影響なし
ERSTO 割込み許可ビット
セクタ消去の失敗による割込み禁止 (ERSTO).
セクタ消去の失敗による割込み許可 (ERSTO).
ERSEND 割込み要求フラグビット
読出し時
書込み時
セクタ消去の実行中　本ビットのクリア
セクタ消去の終了
影響なし
ERSEND 割込み許可ビット
セクタ消去の終了による割込み禁止 (ERSEND).
セクタ消去の終了による割込み許可 (ERSEND).
PGMTO 割込み要求フラグビット
読出し時
書込み時
書込みの実行中
本ビットのクリア
書込みの失敗
影響なし
PGMTO 割込み許可ビット
書込みの失敗による割込み禁止 (PGMTO).
書込みの失敗による割込み許可 (PGMTO).
PGMEND 割込み要求フラグビット
読出し時
書込み時
書込みの実行中
本ビットのクリア
書込みの終了
影響なし
PGMEND 割込み許可ビット
書込みの終了による割込み禁止 (PGMEND).
書込みの終了による割込み許可 (PGMEND).
R/W
: リード/ライト可能(読出し値は書込み値と同じとなります。)
R(RM1),W : リード/ライト可能(読出し値は書込み値と異なります。リードモディファイライト(RMW)系命令では，"1"が読み出されます。)
: 初期値
686
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第 28 章デュアルオペレーションフラッシュメモリ
28.3 デュアルオペレーションフラッシュメモリのレジスタ
表 28.3-1 フラッシュメモリステータスレジスタ 2 (FSR2) の各ビットの機能 (1 / 2)
ビット名
bit7
bit6
bit5
bit4
bit3
PEIEN:
PGMEND
割込み許可ビット
機能
このビットは, フラッシュメモリ書込みの完了により発生する割込み要求の発生を
許可 , あるいは禁止します。
"0" を書き込んだ場合 : フラッシュメモリ書込みが完了している場合
(FSR2:PGMEND=1) の割込み要求の発生を禁止します。
"1" を書き込んだ場合 : フラッシュメモリ書込みが完了している場合
(FSR2:PGMEND=1) の割込み要求の発生を許可します。
PGMEND:
PGMEND
割込み要求フラグ
ビット
このビットはフラッシュメモリ書込みの完了を示します。
フラッシュメモリ書込みが完了すると , PGMEND ビットに , フラッシュメモリ自動
化アルゴリズムの終了した時点で , "1" が設定されます。
• フラッシュメモリ書込み完了による割込みが許可されている場合は (FSR2:
PEIEN=1), PGMEND ビットに "1" が設定されると , 割込み要求が発生します。
• フラッシュメモリ書込みが完了後 , PGMEND ビットに "0" が設定されると , フ
ラッシュメモリ書込みは禁止されます。
• フラッシュメモリ書込みが失敗した場合 (FSR3: HANG=1), このビットは "0" に
クリアされます。
"0" を書き込んだ場合 : このビットはクリアされます。
"1" を書き込んだ場合 : 動作に影響はありません。
• リードモディファイライト (RMW) 系命令によりこのビットを読み出すと , 必ず
"1" が読み出されます。
PTIEN:
PGMTO
割込み許可ビット
このビットは, フラッシュメモリ書込みの失敗による割込み要求の発生を許可また
は禁止します。
"0" を書き込んだ場合 : フラッシュメモリ書込みが失敗した場合
(FSR2:PGMTO=1) の割込み要求の発生を禁止します。
"1" を書き込んだ場合 : フラッシュメモリ書込みが失敗した場合
(FSR2:PGMTO=1) の割込み要求の発生を許可します。
PGMTO:
PGMTO
割込み要求フラグ
ビット
このビットは , フラッシュメモリ書込みが失敗したことを示します。
フラッシュメモリ書込みが失敗すると, フラッシュメモリ自動化アルゴリズムの失
敗時に , PGMTO ビットに "1" が設定されます。
• フラッシュメモリ書込みに失敗した場合 , 割込み要求の発生が許可されている
と (FSR2: PTIEN=1), PGMTO ビットに "1" が設定されると , 割込み要求が発生し
ます。
• フラッシュメモリ書込みが完了した場合 , PGMTO ビットに "1" が設定されると
, フラッシュメモリが禁止されます。
"0" を書き込んだ場合 : このビットはクリアされます。
"1" を書き込んだ場合 : 動作に影響はありません。
• リードモディファイライト (RMW) 系命令によりこのビットを読み出すと , 必ず
"1" が読み出されます。
EEIEN:
ERSEND
割込み許可ビット
このビットは , フラッシュメモリセクタ消去の完了による割込み要求の発生を許
可 , あるいは禁止します。
"0" を書き込んだ場合 : フラッシュメモリセクタ消去が完了した場合
(FSR2:ERSEND=1) の割込み要求の発生を禁止します。
"1" を書き込んだ場合 : フラッシュメモリセクタ消去が完了した場合
(FSR2:ERSEND=1) の割込み要求の発生を許可します。
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第 28 章デュアルオペレーションフラッシュメモリ
28.3 デュアルオペレーションフラッシュメモリのレジスタ
MB95390H シリーズ
表 28.3-1 フラッシュメモリステータスレジスタ 2 (FSR2) の各ビットの機能 (2 / 2)
ビット名
bit2
bit1
bit0
688
ERSEND:
ERSEND
割込み要求フラグ
ビット
機能
このビットはフラッシュメモリセクタ消去の完了を示します。
フラッシュメモリセクタ消去が完了すると , ERSEND ビットは , フラッシュメモリ
自動化アルゴリズムの完了で , "1" に設定されます。
• フラッシュメモリセクタ消去の完了時に , 割込み要求の発生が許可されていた
場合 (FSR2: EEIEN=1) , ERSEND ビットに "1" が設定されると , 割込み要求が発
生します。
• フラッシュメモリセクタ消去の完了時に , ERSEND ビットに "0" が設定されて
いると , フラッシュメモリセクタ消去が禁止されます。
• フラッシュメモリセクタ消去に失敗した場合に (FSR3: HANG=1), このビットは
"0" にクリアされます。
"0" を書き込んだ場合 : このビットはクリアされます。
"1" を書き込んだ場合 : 動作に影響はありません。
• リードモディファイライト (RMW) 系命令によりこのビットを読み出すと , 必ず
"1" が読み出されます。
ETIEN:
ERSTO
割込み許可ビット
このビットは , フラッシュメモリセクタ消去の失敗による割込み要求の発生を許
可 , あるいは禁止します。
"0" を書き込んだ場合 : フラッシュメモリセクタ消去に失敗した場合
(FSR2:ERSTO=1) の割込み要求の発生を禁止します。
"1" を書き込んだ場合 : フラッシュメモリセクタ消去に失敗した場合
(FSR2:ERSTO=1) の割込み要求の発生を許可します。
ERSTO:
ERSTO
割込み要求フラグ
ビット
このビットは , フラッシュメモリセクタ消去が失敗したことを示します。
フラッシュメモリセクタ消去に失敗すると , ERSTO ビットはフラッシュメモリ自
動化アルゴリズムの失敗で , "1" に設定されます。
• フラッシュメモリセクタ消去の失敗したときに割込み要求の発生が許可されて
いる場合 , (FSR2: ETIEN=1)ERSTO ビットが "1" に設定されると , 割込み要求が
発生します。
• フラッシュメモリセクタ消去の完了後 , ERSTO ビットが "1" に設定されると , フ
ラッシュメモリセクタ消去が禁止されます。
"0" を書き込んだ場合 : このビットはクリアされます。
"1" を書き込んだ場合 : 動作に影響はありません。
• リードモディファイライト (RMW) 系命令によりこのビットを読み出すと , 必ず
"1" が読み出されます。
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第 28 章デュアルオペレーションフラッシュメモリ
28.3 デュアルオペレーションフラッシュメモリのレジスタ
MB95390H シリーズ
28.3.2
フラッシュメモリステータスレジスタ (FSR)
図 28.3-3 に , フラッシュメモリステータスレジスタ (FSR) のビット構成を示します。
■ フラッシュメモリステータスレジスタ (FSR)
図 28.3-3 フラッシュメモリステータスレジスタ (FSR)
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
0072H
-
-
RDYIRQ
RDY
予約
IRQEN
WRE
SSEN
R0/WX R(RM1),W
R/WX
R/W0
R/W
R/W
R/W0
R0/WX
初期値
000X0000B
セクタスワップ許可ビット
SSEN
0
160 Kビットフラッシュメモリについて（MB95F394H/F394K）:
SA1およびSA0の上位2 Kバイトのアドレス領域が, アドレス
1800H-1FFFHおよびF800H-FFFFHにそれぞれマップされます。
288 Kビットフラッシュメモリについて（MB95F396H/F396K）:
SA2およびSA0の上位2 Kバイトのアドレス領域が, アドレス
1800H-1FFFHおよびF800H-FFFFHにそれぞれマップされます。
480 Kビットフラッシュメモリについて（MB95F398H/F398K）:
SA4およびSA0の上位2 Kバイトのアドレス領域が, アドレス
1800H-1FFFHおよびF800H-FFFFHにそれぞれマップされます。
1
160 Kビットフラッシュメモリについて（MB95F394H/F394K）:
SA0の上位2 Kバイトのアドレス領域およびSA1が, アドレス
1800H-1FFFHおよびF800H-FFFFHにそれぞれマップされます。
288 Kビットフラッシュメモリについて（MB95F396H/F396K）:
SA0の上位2 Kバイトのアドレス領域およびSA2が, アドレス
1800H-1FFFHおよびF800H-FFFFHにそれぞれマップされます。
480 Kビットフラッシュメモリについて（MB95F398H/F398K）:
SA0の上位2 Kバイトのアドレス領域およびSA4が, アドレス
1800H-1FFFHおよびF800H-FFFFHにそれぞれマップされます。
フラッシュメモリ書込み/消去許可ビット
WRE
0
フラッシュメモリ領域の書込み/消去禁止
1
フラッシュメモリ領域の書込み/消去許可
フラッシュメモリ書込み/消去割込み許可ビット
IRQEN
0
書込み/消去の終了による割込み禁止
1
書込み/消去の終了による割込み許可
予約ビット
予約
必ず"0"に設定してださい。
0
フラッシュメモリ書込み/消去ステータスビット
RDY
0
書込み/消去の実行中（次データ書込み/消去不可）
1
書込み/消去の終了（次データ書込み/消去許可）
RDYIRQ
フラッシュメモリ動作フラグビット
読出し時
書込み時
0
書込み/消去の実行中
本ビットをクリア
1
書込み/消去の終了
影響なし
未定義ビット
読出し値は常に"0"です。このビットに値を書き込んでも動作に影響は
ありません。
未定義ビット
読出し値は常に"0"です。このビットに値を書き込んでも動作に影響は
ありません。
: リード/ライト可能(読出し値は書込み値と同じとなります。)
R/W
R(RM1),W : リード/ライト可能(読出し値は書込み値と異なります。リードモディファイライト(RMF)系命令では，
R/WX
R/W0
R0/WX
X
CM26-10129-1
:
:
:
:
:
:
"1"が読み出されます。)
リードオンリ(読出し可能。このビットに値を書き込んでも動作に影響はありません。)
ライト値は"0"です。読出し値は書込み値と同じとなります。
リード値は"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
不定
初期値
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689
第 28 章デュアルオペレーションフラッシュメモリ
28.3 デュアルオペレーションフラッシュメモリのレジスタ
MB95390H シリーズ
表 28.3-2 フラッシュメモリステータスレジスタ (FSR) の各ビットの機能 (1 / 2)
ビット名
bit7,
bit6
未定義ビット
bit5
RDYIRQ:
フラッシュメモリ
動作フラグビット
bit4
RDY:
フラッシュメモリ
書込み / 消去
ステータスビット
bit3
予約ビット
bit2
IRQEN:
フラッシュメモリ
書込み / 消去割込み
許可ビット
bit1
690
WRE:
フラッシュメモリ
書込み / 消去許可
ビット
機能
読出し値は常に "0" です。このビットに値を書き込んでも動作に影響はありませ
ん。
このビットは , フラッシュメモリの動作状態を示します。
フラッシュメモリの書込み / 消去が完了すると , フラッシュメモリの自動アルゴ
リズムが終了した時点で RDYIRQ ビットに "1" が設定されます。
• フラッシュメモリ書込み / 消去の完了による割込みが許可されている場合は
(FSR:IRQEN=1), RDYIRQ ビットに "1" が設定されると , 割込み要求が発生しま
す。
• フラッシュメモリ書込み / 消去の完了後 , RDYIRQ ビットに "0" を設定すると ,
フラッシュメモリへの書込み / 消去は禁止されます。
"0" を書き込んだ場合：このビットはクリアされます。
"1" を書き込んだ場合：動作に影響はありません。
• リードモディファイライト (RMW) 系命令によりこのビットを読み出すと , 必ず
"1" が読み出されます。
このビットは , フラッシュメモリの書込み / 消去状態を示します。
• RDY ビットが "0" の場合は , フラッシュメモリへのデータの書込み / 消去は禁
止されます。
• RDY ビットが "0" の場合でも , 読出し / リセットコマンドを受け付けることが
できます。書込みまたは消去が終了すると , RDY ビットに "1" が設定されます。
• 書込み / 消去コマンドの発行後 , RDY ビットが "0" となるまでに 2 マシンク
ロック (MCLK) サイクルの遅延があります。書込み / 消去コマンドの発行後は ,
この 2 マシンクロックサイクルが経過するのを待ってから (NOP 命令を 2 個挿
入するなど ) , このビットを読み出してください。
このビットは必ず "0" に設定してください。
このビットは , フラッシュメモリの書込み / 消去の完了による割込み要求の発生
を許可または禁止します。
"0" を書き込んだ場合：フラッシュメモリ動作フラグビット (FSR:RDYIRQ) が "1"
であっても , 割込み要求は発生しません。
"1" を書き込んだ場合：フラッシュメモリ動作フラグビット (FSR:RDYIRQ) が "1"
の場合 , 割込み要求が発生します。
このビットは , フラッシュメモリ領域の書込み / 消去を許可または禁止します。
WRE ビットはフラッシュメモリの書込み / 消去コマンドを起動前に設定してくだ
さい。
"0" を書き込んだ場合：書込み / 消去コマンドを入力しても , 書込み / 消去の信号
は生成しません。
"1" を書き込んだ場合：書込み / 消去コマンド入力後 , フラッシュメモリへの書込
み / 消去ができます。
• フラッシュメモリに書込み / 消去を行わない場合は , 誤ってフラッシュメモリに
書き込んだり , 消去を行ったりしないように , WRE ビットを "0" に設定してく
ださい。
• フラッシュメモリに書き込む際には , FSR:WRE を "1" に設定して書込み許可に
してからデータが書き込まれるフラッシュメモリのセクタにしたがって , フ
ラッシュメモリセクタ書込み制御レジスタ 0 (SWRE0) の設定を行ってくださ
い。フラッシュメモリ書込みが禁止されている場合 (FSR:WRE = 0) は , フラッ
シュメモリセクタ書込み制御レジスタ 0 (SWRE0) のセクタに対応したビットが
"1" に設定されて書込みが許可されていても , フラッシュメモリへのセクタへの
書込みアクセスは行えません。
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第 28 章デュアルオペレーションフラッシュメモリ
28.3 デュアルオペレーションフラッシュメモリのレジスタ
表 28.3-2 フラッシュメモリステータスレジスタ (FSR) の各ビットの機能 (2 / 2)
ビット名
機能
480 K ビットフラッシュメモリのデュアルオペレーションモード時に , 割込みベク
タを含む上位バンク内のセクタ SA0 を , 下位バンク内のセクタ SA4 によって置き
換える際に使用します。
288 K ビットフラッシュメモリのデュアルオペレーションモード時に , 割込みベク
タを含む上位バンク内のセクタ SA0 を , 下位バンク内のセクタ SA2 によって置き
換える際に使用します。
160 K ビットフラッシュメモリのデュアルオペレーションモード時に , 割込みベク
タを含む上位バンク内のセクタ SA0 を , 下位バンク内のセクタ SA1 によって置き
換える際に使用します。
"0" を書き込んだ場合 : 480 K ビットフラッシュメモリにおいてはアドレス 1800H
～ 1FFFH へ SA4 を , アドレス F800H ～ FFFFH へ SA0 を
bit0
SSEN:
セクタスワップ許可
ビット
マップします。288 K ビットフラッシュメモリにおいては
アドレス 1800H ～ 1FFFH へ SA2 を , アドレス F800H ～
FFFFH へ SA0 をマップします。160 K ビットフラッシュメ
モリにおいてはアドレス 1800H ～ 1FFFH へ SA1 を , アド
レス F800H ～ FFFFH へ SA0 をマップします。
"1" を書き込んだ場合 : 480 K ビットフラッシュメモリにおいてはアドレス 1800H
～ 1FFFH へ SA0 を , アドレス F800H ～ FFFFH へ SA4 を
マップします。288 K ビットフラッシュメモリにおいては
アドレス 1800H ～ 1FFFH へ SA0 を , アドレス F800H ～
FFFFH へ SA2 をマップします。160 K ビットフラッシュメ
モリにおいてはアドレス 1800H ～ 1FFFH へ SA0 を , アド
レス F800H ～ FFFFH へ SA1 をマップします。
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第 28 章デュアルオペレーションフラッシュメモリ
28.3 デュアルオペレーションフラッシュメモリのレジスタ
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図 28.3-4 FSR:SSEN 設定値におけるアクセスセクタマップ
MB95F394H/F394K
MB95F396H/F396K
CPUアドレス
CPUアドレス
割込みベクタ FFFFH
F800H
F7FFH
SA1: 2Kバイト
SA2: 下位14Kバイト
SA2: 下位14Kバイト
C000H
BFFFH
割込みベクタ FFFFH
F800H
F7FFH
上位バンク
上位バンク
SA2: 上位2Kバイト
SA0: 上位2Kバイト
SA2: 2Kバイト
SA0: 下位14Kバイト
SA0: 下位14Kバイト
SA1:16Kバイト
SA1:16Kバイト
空き領域
空き領域
C000H
BFFFH
8000H
7FFFH
空き領域
下位バンク
下位バンク
2000H
1FFFH
1800H
17FFH
1000H
空き領域
SA1: 2Kバイト
SA2: 上位2Kバイト
SA0: 2Kバイト
SA0: 2Kバイト
FSR:SSEN=0
FSR:SSEN=1
2000H
1FFFH
1800H
17FFH
1000H
0FFFH
SA2: 2Kバイト
SA0: 上位2Kバイト
SA3: 2Kバイト
SA3: 2Kバイト
空き領域
空き領域
FSR:SSEN=0
FSR:SSEN=1
0000H
MB95F398H/F398K
CPUアドレス
割込みベクタ FFFFH
F800H
F7FFH
SA0: 上位2Kバイト
SA4: 2 Kバイト
SA0: 下位14Kバイト
SA0: 下位14Kバイト
SA1:16Kバイト
SA1: 16Kバイト
SA2:16Kバイト
SA2: 16Kバイト
SA3: 8Kバイト
SA3: 8Kバイト
SA4: 2Kバイト
SA0: 上位2Kバイト
C000H
BFFFH
上位バンク
8000H
7FFFH
4000H
3FFFH
下位バンク
692
2000H
1FFFH
1800H
17FFH
1000H
SA5: 2Kバイト
SA5: 2Kバイト
FSR:SSEN=0
FSR:SSEN=1
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第 28 章デュアルオペレーションフラッシュメモリ
28.3 デュアルオペレーションフラッシュメモリのレジスタ
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28.3.3
フラッシュメモリセクタ書込み制御レジスタ 0
(SWRE0)
フラッシュメモリセクタ書込み制御レジスタ 0 (SWRE0) は , フラッシュメモリイン
タフェースにあるレジスタで , フラッシュメモリの誤書込み防止機能の設定を行う際
に使用します。
■ フラッシュメモリセクタ書込み制御レジスタ 0 (SWRE0)
フラッシュメモリセクタ書込み制御レジスタ 0 (SWRE0) は , 各セクタ (SA0 ～ SA5) に
対応した書込み許可 / 禁止設定ビットです。初期値は "0" で , 書込み禁止の状態です。
"1"
を書き込むことによりビットに対応するセクタの書込みを許可します。また , "0" を書
き込むことにより , 誤書込み防止が機能します。このため , "0" を書き込んでから "1" の
書込みを行ってもそのセクタに書込みを行うことはできません。再度書き込む場合は
リセットをする必要があります。
図 28.3-5 フラッシュメモリセクタ書込み制御レジスタ 0 (SWRE0)
SWRE0
bit7
bit6
アドレス
0073H
予約
R/W0
予約
R/W0
R/W
R/W0
bit5
SA5E
R/W
bit4
SA4E
R/W
bit3
SA3E
R/W
bit2
SA2E
R/W
bit1
SA1E
R/W
bit0
SA0E
R/W
初期値
00000000B
：リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
：書込み値は "0" です。読出し値は書込み値と同じとなります。
SWRE0 への書込みは , 必ずバイト書込みで行ってください。ビット操作命令での設定
は禁止となります。
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28.3 デュアルオペレーションフラッシュメモリのレジスタ
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表 28.3-3 フラッシュメモリセクタ書込み制御レジスタ 0 (SWRE0) の各ビットの機能
ビット名
bit7,
bit6
予約ビット
機能
必ず "0" に設定してください。
フラッシュメモリの各セクタに対応した誤書込み機能設定ビットです。"1" の書
込みによりビットに対応したセクタに書込みが許可されます。また , "0" の書込み
によりビットに対応したセクタは , 誤書込み防止機能が働きます。また , リセット
により初期化されて "0" ( 書込み禁止 ) となります。
書込み機能設定ビットと対応するフラッシュメモリセクタの表
bit5
～
bit0
SA5E ～ SA0E:
書込み機能設定
ビット
ビット名
SA5E
SA4E
SA3E
SA2E
SA1E
SA0E
フラッシュメモリの対応セクタ
SA5
SA4
SA3
SA2
SA1
SA0
書込み禁止
: "0" の状態。フラッシュメモリセクタ書込み制御レジスタ 0
(SWRE0) の SAxE ビットに "0" を書き込んでいない状態で各セク
タに対応した SAxE ビットを書込み許可 ("1") にすることが可能
です ( リセット後の状態 )。
書込み許可
: "1" の状態。対応したセクタにデータを書き込むことが可能で
す。
誤書込み防止 : "0" の状態。フラッシュメモリセクタ書込み制御レジスタ 0
(SWRE0) の SAxE ビットに "0" を書き込んだ状態で各セクタに
対応した SAxE ビットに "1" を書き込んでも書込み許可 ("1") に
することはできません。
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28.3 デュアルオペレーションフラッシュメモリのレジスタ
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図 28.3-6 フラッシュメモリセクタ書込み制御レジスタ 0 (SWRE0) における
フラッシュメモリへの書込み禁止 / 許可 / 誤書込み防止状態の例
初期化
"1001B"を
レジスタへ
書き込む
"0111B"を
レジスタへ
書き込む
初期化
RST
プログラミング
禁止
書込み保護
プログラミング禁止
SA0E
プログラミング
禁止
プログラミング
許可
書込み保護
プログラミング禁止
SA1E
プログラミング
禁止
書込み保護
プログラミング禁止
プログラミング
禁止
書込み保護
プログラミング禁止
プログラミング
禁止
プログラミング許可
プログラミング禁止
プログラミング
禁止
書込み保護
プログラミング禁止
SA2E
SA3E
SA4E
SA5E
書込み禁止 :
SAxE は "0"。フラッシュメモリセクタ書込み制御レジスタ 0 (SWRE0) の SAxE ビッ
トへ "0" が書き込まれなければ , そのセクタに対応する SAxE ビットを "1" に設定す
ることによって , セクタへのデータ書込みを許可します (SAxE がリセットされた後
の状態です )。
書込み許可 :
SAxE は "1"。SAxE ビットに対応するセクタへのデータ書込みを許可します。
誤書込み防止 :
SAxE は "0"。フラッシュメモリセクタ書込み制御レジスタ 0 (SWRE0) の SAxE ビッ
トへ "0" が書き込まれると , そのセクタに対応する SAxE ビットを "1" に設定しても ,
セクタへのデータ書込みは禁止します。
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28.3 デュアルオペレーションフラッシュメモリのレジスタ
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フラッシュメモリステータスレジスタ 3 (FSR3)
28.3.4
図 28.3-7 に , フラッシュメモリステータスレジスタ 3 (FSR3) のビット構成を示します。
■ フラッシュメモリステータスレジスタ 3 (FSR3)
図 28.3-7 フラッシュメモリステータスレジスタ 3 (FSR3)
アドレス
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
0074H
予約
R0/WX
R0/WX
ERIP
R/WX
ESPS
R/WX
SERS
R/WX
PGMS
R/WX
HANG
R/WX
R/W0
初期値
X0000000B
HANG
0
1
フラッシュメモリハングアップステータスビット
コマンド入力の誤動作,未発生
コマンド入力の誤動作,発生
PGMS
0
1
フラッシュメモリへのデータ書込み(次データ書込み準備)
フラッシュメモリへのデータ書込み(次データ書込み準備なし)
SERS
0
1
フラッシュメモリセクタ消去ステータスビット
セクタ消去の終了(次セクタ消去許可)
セクタ消去の実行中(次セクタ書込み/消去不可)
ESPS
0
1
フラッシュメモリセクタ消去一時中断ステータスビット
フラッシュメモリセクタ消去一時中断なし
フラッシュメモリセクタ消去一時中断
ERIP
フラッシュメモリ書込みステータスビット
フラッシュメモリERIPモニタビット
0
フラッシュメモリは実ERAS期間ではなく，かつ一時停止コマンドは
許可されます。
1
フラッシュメモリは実ERAS期間であり，かつ一時停止コマンドは
許可されます。
未定義ビット
読出し値は常に"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
読出し値は常に"0"です。このビットに値を書き込んでも動作に影響はありません。
予約
0
R/WX
R/W0
R0/WX
X
696
:
:
:
:
:
:
予約ビット
必ず"0"に設定してください。
リードオンリ(読出し可能。このビットに値を書き込んでも動作に影響はありません。)
書込み値は"0"です。読出し値は書込み値と同じとなります。
読出し値は"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
不定
初期値
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28.3 デュアルオペレーションフラッシュメモリのレジスタ
表 28.3-4 フラッシュメモリステータスレジスタ 3 (FSR3) の各ビットの機能
ビット名
機能
bit7
予約ビット
このビットは常に "0" に設定してください。
bit6,
bit5
未定義ビット
読出し値は常に "0" です。このビットに値を書き込んでも動作に影響はありませ
ん。
bit3
ESPS:
フラッシュメモリ・
セクタ消去一時中断
ステータスビット
このビットは , フラッシュメモリの消去一時中断状態を示します。
• ESPS ビットが "1" に設定されていると , フラッシュメモリ・セクタ消去が一時
中断されていることを示します。
• ESPS ビットが "0" に設定されていると , フラッシュメモリ・セクタ消去は一時
中断されていないことを示します。
• セクタ消去一時中断コマンド発行終了後 , ESPS ビットが "1" になるまで 2 マシ
ンクロック (MCLK) の遅延があります。セクタ消去一時中断コマンド発行終了
後に , NOP を 2 回入れるなどをしてから本ビットを読み出すようにしてくださ
い。
bit2
SERS:
フラッシュメモリ・
セクタ消去ステータ
スビット
このビットは , フラッシュメモリのセクタ消去ステータスを示します。
• SERS ビットが "1" に設定されていると , セクタ消去実行中を示します。
• SERS ビットが "0" に設定されていると , セクタ消去終了を示します。
• セクタ消去コマンド発行終了後 , SERS ビットが "1" になるまで 2 マシンクロッ
ク (MCLK) の遅延があります。セクタ消去コマンド発行終了後に , NOP を 2 回
入れるなどをしてから本ビットを読み出すようにしてください。
PGMS:
フラッシュメモリ
書込みステータス
ビット
このビットは , フラッシュメモリ書込みステータスを示しています。
• PGMS ビットが "1" に設定されていると , フラッシュメモリへのデータ書込み中
を示します。
• PGMS ビットが "0" に設定されているフラッシュメモリへのデータ書込み完了
を示します。
• 書込みコマンド発行終了後 , PGMS ビットが "1" になるまで 2 マシンクロック
(MCLK) の遅延があります。書込みコマンド発行終了後に , NOP を 2 回入れる
などをしてから本ビットを読み出すようにしてください。
• マシン・クロック (MCLK) サイクルが 1 μs より長い場合 , PGMS はアサートさ
れません。本ビットは , 1 μs より短いマシンサイクル (MCLK) で使用してくだ
さい。
HANG:
フラッシュメモリ
ハングアップステー
タスビット
このビットは , フラッシュメモリの誤動作の有無を示します。
• HANG ビットが "1" に設定されていると , コマンド入力の誤動作を示します。
• HANG ビットが "0" に設定されていると , それまでコマンド入力の誤動作がな
いことを示します。
• リセット命令の発行と HANG ビットが "1" に設定される間には , 2 マシン
(MCLK) サイクル・クロックの遅延があります。
• リセットコマンド発行終了後 , HANG ビットが "0" になるまで 2 マシンクロッ
ク (MCLK) の遅延があります。リセットコマンド発行終了後に , NOP を 2 回入
れるなどをしてから本ビットを読み出すようにしてください。
bit1
bit0
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28.3 デュアルオペレーションフラッシュメモリのレジスタ
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■ フラッシュメモリステータスレジスタ 2, フラッシュメモリステータスレジスタ 3,
および RDY ビット (FRS:bit4)
図 28.3-8 FSR2:PGMEND ( フラッシュメモリ書込み中 )
書込みコマンド
書込みEND
FSR:bit4 (RDY)
FSR3:bit1 (PGMS)
FSR3:bit2 (SERS)
FSR3:bit3 (ESPS)
FSR3:bit0 (HANG)
FSR2:bit6 (PGMEND)
図 28.3-9 FSR2:PGMTO ( フラッシュメモリ書込みエラー時 )
書込みコマンド
書込みタイムアウト
リセットコマンド
FSR:bit4 (RDY)
FSR3:bit1 (PGMS)
FSR3:bit2 (SERS)
FSR3:bit3 (ESPS)
FSR3:bit0 (HANG)
FSR2:bit4 (PGMTO)
図 28.3-10 FSR2:ERSEND ( フラッシュメモリセクタ消去中 )
セクタ消去コマンド
セクタ消去END
FSR:bit4 (RDY)
FSR3:bit1 (PGMS)
FSR3:bit2 (SERS)
FSR3:bit3 (ESPS)
FSR3:bit0 (HANG)
FSR2:bit2 (ERSEND)
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28.3 デュアルオペレーションフラッシュメモリのレジスタ
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図 28.3-11 FSR2:ERSTO ( フラッシュメモリセクタ消去エラー時 )
リセットコマンド
セクタ消去タイムアウト
セクタ消去コマンド
FSR:bit4 (RDY)
FSR3:bit1 (PGMS)
FSR3:bit2 (SERS)
FSR3:bit3 (ESPS)
FSR3:bit0 (HANG)
FSR2:bit0 (ERSTO)
図 28.3-12 FSR2:PGMEND, FSR2:ERSEND
( フラッシュメモリセクタ消去一時停止中かつフラッシュメモリ書込み中 )
セクタ消去セクタ消去
コマンド
一時停止
コマンド
書込み
コマンド
セクタ消去
一時停止解除
コマンド
FSR:bit4 (RDY)
FSR3:bit1 (PGMS)
FSR3:bit2 (SERS)
FSR3:bit3 (ESPS)
FSR3:bit0 (HANG)
FSR2:bit6 (PGMEND)
FSR2:bit2 (ERSEND)
図 28.3-13 FSR2:PGMTO, FSR2:ERSEND
( フラッシュメモリセクタ消去一時停止中のフラッシュメモリ書込み失敗時 )
セクタ消去
コマンド
セクタ消去
一時停止
コマンド
書込み
コマンド
書込み
タイムアウト
リセット
コマンド
セクタ消去
一時停止解除
コマンド
FSR:bit4 (RDY)
FSR3:bit1 (PGMS)
FSR3:bit2 (SERS)
FSR3:bit3 (ESPS)
FSR3:bit0 (HANG)
FSR2:bit4 (PGMTO)
FSR2:bit0 (ERSTO)
FSR2:bit2 (ERSEND)
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第 28 章デュアルオペレーションフラッシュメモリ
28.3 デュアルオペレーションフラッシュメモリのレジスタ
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図 28.3-14 FSR2:ERSEND( フラッシュメモリセクタ消去中 )
セクタ消去
コマンド
セクタ消去
一時停止
コマンド
リセットコマンド
(読出し)
セクタ消去
一時停止解除
コマンド
FSR:bit4 (RDY)
FSR3:bit1 (PGMS)
FSR3:bit2 (SERS)
影響なし
FSR3:bit3 (ESPS)
FSR3:bit0 (HANG)
FSR2:bit2 (ERSEND)
図 28.3-15 FSR2:PGMEND, FSR2:ERSTO ( セクタ消去再開後のフラッシュメモリセクタ消去エラー時 )
セクタ消去
コマンド
セクタ消去
一時停止
コマンド
書込み
コマンド
セクタ消去
一時停止解除
コマンド
セクタ消去
タイムアウト
リセット
コマンド
FSR:bit4 (RDY)
FSR3:bit1 (PGMS)
FSR3:bit2 (SERS)
FSR3:bit3 (ESPS)
FSR3:bit0 (HANG)
FSR2:bit6 (PGMEND)
FSR2:bit0 (ERSTO)
700
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第 28 章デュアルオペレーションフラッシュメモリ
28.3 デュアルオペレーションフラッシュメモリのレジスタ
■ フラッシュメモリセクタ書込み制御レジスタ 0 (SWRE0) 設定フロー
FSR:WRE に "1" を設定してフラッシュメモリの書込みを可能にし , フラッシュメモリ
セクタ書込み制御レジスタ 0 (SWRE0) のセクタに対応するビットに "1" または "0" を
設定することで , それぞれ書込みの許可 / 禁止を設定できます。
図 28.3-16 フラッシュメモリ誤書込み設定および書込み手順例
書込み開始
FSR:WRE (bit1)
フラッシュメモリ書込み許可
SWRE0
セクタへのデータ書込み許可/禁止
("0"で書込み禁止,"1"で書込み許可)
書込みコマンドシーケンス
(1)UAAAH←AAH
(2)U554H←55H
(3)UAAAH←A0H
(4)書込みアドレス←書込みデータ
次のアドレス
内部アドレスの読出し
データポーリング
フラグ(DQ7)リード
Data
Data
0
タイミングリミット
(DQ5)
1
内部アドレスの読出し
Data
データポーリング
フラグ(DQ7)リード
Data
書込みエラー
最終アドレス?
NO
YES
FSR:WRE (bit1)
フラッシュメモリ書込み禁止
書込み完了
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第 28 章デュアルオペレーションフラッシュメモリ
28.3 デュアルオペレーションフラッシュメモリのレジスタ
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■ FSR:WRE 設定上の注意事項
フラッシュメモリにデータを書き込む際には , FSR:WRE を "1" に設定して書込み許可
にしてから , フラッシュメモリセクタ書込み制御レジスタ 0 (SWRE0) にある , データを
書き込もうとするセクタに対応するビットを "1" に設定してください。
FSR:WRE を "0"
に設定することによりフラッシュメモリへの書込みが禁止されている場合，SWRE0 レ
ジスタ内のそのセクタに対応するビットを "1" に設定することにより許可されていて
も，
フラッシュメモリ内のセクタへの書込みアクセスを実行することができません。
702
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第 28 章デュアルオペレーションフラッシュメモリ
28.4 フラッシュメモリ自動アルゴリズム起動方法
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28.4
フラッシュメモリ自動アルゴリズム起動方法
フラッシュメモリの自動アルゴリズムを起動するコマンドには , 読出し / リセット, 書
込み , チップ消去 , セクタ消去の 4 種類があり , セクタ消去については一時停止と再
開の制御ができます。
■ コマンドシーケンス表
表 28.4-1 に, フラッシュメモリの書込み/消去時に使用するコマンドの一覧を示します。
表 28.4-1 コマンドシーケンス表
バス
1st バス
2nd バス
3rd バス
4th バス
5th バス
6th バス
コマンドライトライトサイクルライトサイクルライトサイクルライトサイクルライトサイクルライトサイクル
シーケンスサイク
アドレスデータアドレスデータアドレスデータアドレスデータアドレスデータアドレスデータ
ル
読出し /
1
FXXXH
F0H
-
-
-
-
-
-
-
-
-
-
リセット *
4
UAAAH
AAH
U554H
55H
UAAAH
F0H
RA
RD
-
-
-
-
AAH
U554H
55H
UAAAH
A0H
書込み
4
UAAAH
PA
PD
-
-
-
-
チップ消去
6
XAAAH
AAH
X554H
55H
XAAAH
80H
XAAAH
AAH
X554H
55H
XAAAH
10H
セクタ消去
6
UAAAH
AAH
X554H
55H
UAAAH
80H
UAAAH
AAH
U554H
55H
SA
30H
RA
PA
SA
RD
PD
U
FX
セクタ消去一時停止
アドレス "UXXXH にデータ "B0H" を入力することで , セクタ消去を一時停止する。
セクタ消去再開
アドレス "UXXXH" にデータ "30H" を入力することで , 一時停止中の消去を再開する。
: 読出しアドレス
: 書込みアドレス
: セクタアドレス ( セクタ内の任意の 1 アドレスを指定 )
: 読出しデータ
: 書込みデータ
: 上位 4 ビットは RA, PA, および SA と同じ
: FF/FE
X
: 任意のアドレス
*: 2 種類の読出し / リセットコマンドは , どちらもフラッシュメモリを読出しモードにリセットできます。
＜注意事項＞
• 表中のアドレスは , CPU メモリマップ上の値です。アドレスおよびデータはすべて 16
進数で表記しています。ただし , "X" は任意の値です。
• 表中のアドレス "U" は任意ではなくアドレスの上位 4 ビット (bit 15 ～ bit 12) を表し
ます。その値は RA, PA, および SA の上位 4 ビットと同じでなければりません。
例：RA=C48EH の場合　U=C, PA=1024H の場合　U=1
SA=3000H の場合　U=3
• チップ消去コマンドが受け付けられるのは , 全セクタを書込み許可している場合のみ
です。フラッシュメモリセクタ書込み制御レジスタ 0 (SWRE0) に 1 セクタでも "0" を
設定 ( セクタ書込み禁止 ) している場合 , チップ消去コマンドは無視されます。
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703
第 28 章デュアルオペレーションフラッシュメモリ
28.4 フラッシュメモリ自動アルゴリズム起動方法
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■ コマンド発行時の注意点
コマンドシーケンス表のコマンドを発行する際には下記の点に注意してください。
• 各セクタの書込み許可の設定は 1 回目のコマンド発行前に行ってください。
• コマンドを発行する際のアドレス上位 4 ビット , U (bit15 ～ bit12) は , 1 回目のコマ
ンド発行時から RA, PA, SA の上位４ビットと同じにしてください。
上記の対策を行わなかった場合は , 正常にコマンドが認識されないため , リセットにて
フラッシュメモリ内のコマンドシーケンサを初期化してください。
704
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第 28 章デュアルオペレーションフラッシュメモリ
28.5 自動アルゴリズム実行状態の確認
MB95390H シリーズ
28.5
自動アルゴリズム実行状態の確認
フラッシュメモリでは, 書込み / 消去のフローを自動アルゴリズムで行うため, フラッ
シュメモリ内部の動作状態をハードウェアシーケンスフラグによって確認できます。
■ ハードウェアシーケンスフラグ
● ハードウェアシーケンスフラグの概要
ハードウェアシーケンスフラグは , 次の 4 ビットの出力で構成されます。
• データポーリングフラグ (DQ7)
• トグルビットフラグ (DQ6)
• タイミングリミット超過フラグ (DQ5)
• セクタ消去タイマフラグ (DQ3)
ハードウェアシーケンスフラグにより , 書込み / チップ・セクタ消去コマンドの終了 , 消
去コードライトを行えるかを確認できます。
ハードウェアシーケンスフラグの参照は , コマンドシーケンス設定後にフラッシュメ
モリ内部の対象セクタのアドレスにリードアクセスすることで行えます。ただし , ハー
ドウェアシーケンスフラグはコマンド発行された側のバンクのみに出力されます。
表 28.5-1 に , ハードウェアシーケンスフラグのビット割当てを示します。
表 28.5-1 ハードウェアシーケンスフラグのビット割当て
ビット No.
7
6
5
4
3
2
1
0
ハードウェアシーケンスフラグ
DQ7
DQ6
DQ5
－
DQ3
－
－
－
• 自動書込み / チップ・セクタ消去コマンドが実行中か , 終了しているかを判断する
には , ハードウェアシーケンスフラグを確認するかフラッシュメモリステータスレ
ジスタのフラッシュメモリ書込み / 消去ステータスビット (FSR: RDY) を確認して
ください。書込み / 消去の終了後は , 読出し / リセット状態に戻ります。
• 書込み / 消去プログラムを作成する場合には , DQ3, DQ5, DQ6, DQ7 のフラグで自
動書込み / 消去の終了を確認後 , データの読出しの処理を行ってください。
• 2 回目以降のセクタ消去コードライトが有効であるかどうかについても , ハード
ウェアシーケンスフラグによって確認できます。
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705
第 28 章デュアルオペレーションフラッシュメモリ
28.5 自動アルゴリズム実行状態の確認
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● ハードウェアシーケンスフラグの説明
表 28.5-2 に , ハードウェアシーケンスフラグ機能の一覧を示します。
表 28.5-2 ハードウェアシーケンスフラグ機能の一覧
状態
DQ7
DQ6
DQ5
DQ3
DQ7 →
DATA: 7
Toggle →
DATA: 6
0→
DATA: 5
0→
DATA: 3
チップ・セクタ消去→消去完了
0→1
Toggle →
Stop
0→1
1
セクタ消去ウェイト→消去開始
0
Toggle
0
0→1
消去→セクタ消去一時停止
( 消去中のセクタ )
0→1
Toggle → 1
0
1→0
セクタ消去一時停止→消去再開
( 消去中のセクタ )
1→0
1 → Toggle
0
0→1
DATA: 7
DATA: 6
DATA: 5
DATA: 3
DQ7
Toggle
1
0
0
Toggle
1
1
書込み→書込み完了
( 書込みアドレッシング時 )
正常動作時の
状態変化
セクタ消去一時停止中
( 消去中ではないセクタ )
異常動作
706
書込み
チップ・セクタ消去
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第 28 章デュアルオペレーションフラッシュメモリ
28.5 自動アルゴリズム実行状態の確認
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28.5.1
データポーリングフラグ (DQ7)
データポーリングフラグ (DQ7) は , 自動アルゴリズム実行が進行中もしくは終了状
態であることをデータポーリング機能によって知らせるハードウェアシーケンスフ
ラグです。
■ データポーリングフラグ (DQ7)
表 28.5-3 に , データポーリングフラグの状態遷移 ( 正常動作時の状態変化 ) を , 表 28.54 に , データポーリングフラグの状態遷移 ( 異常動作時の状態変化 ) を示します。
表 28.5-3 データポーリングフラグの状態遷移 ( 正常動作時の状態変化 )
動作状態
書込み→
書込み完了
チップ・
セクタ消去
→
消去完了
セクタ消去
ウェイト→
消去開始
セクタ消去→
セクタ消去
一時停止
( 消去中の
セクタ )
セクタ消去
一時停止→
消去再開
( 消去中の
セクタ )
セクタ消去
一時停止中
( 消去中では
ないセクタ )
DQ7
DQ7 → DATA: 7
0→1
0
0→1
1→0
DATA: 7
表 28.5-4 データポーリングフラグの状態遷移 ( 異常動作時の状態変化 )
動作状態
書込み
チップ・セクタ消去
DQ7
DQ7
0
● 書込みの場合
自動書込みアルゴリズム実行中にリードアクセスした場合 , フラッシュメモリは最後
に書き込まれたデータの bit7 を反転させた値を DQ7 に出力します。
自動書込みアルゴリズム終了時にリードアクセスを行った場合 , フラッシュメモリは
リードアクセスを行ったアドレスの読出し値の bit7 を DQ7 に出力します。
● チップ消去 / セクタ消去の場合
チップ消去 / セクタ消去の自動アルゴリズム実行中に現在消去しているセクタをリー
ドアクセスすると , フラッシュメモリの bit7 は "0" を出力します。チップ消去 / セクタ
消去が終了すると , フラッシュメモリの bit7 は "1" を出力します。
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707
第 28 章デュアルオペレーションフラッシュメモリ
28.5 自動アルゴリズム実行状態の確認
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● セクタ消去一時停止の場合
・セクタ消去一時停止状態でリードアクセスを行った場合 , フラッシュメモリは , リー
ドアドレスが消去中のセクタであれば DQ7 に "1" を出力します。消去中のセクタでな
ければ , リードアドレスの読出し値の bit7 (DATA: 7) を DQ7 に出力します。
・データポーリングフラグ (DQ7) をトグルビットフラグ (DQ6) とともに参照すること
で , セクタ一時停止状態であるか , どのセクタが消去中であるかを判定できます。
＜注意事項＞
自動アルゴリズムを起動した場合は , 指定したアドレスへのリードアクセスは無視されま
す。データの読出しは , データポーリングフラグ (DQ7) が "1" に設定された後に可能にな
ります。自動アルゴリズム終了後のデータの読出しは , データポーリング終了を確認した
リードアクセスの後に行ってください。
708
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第 28 章デュアルオペレーションフラッシュメモリ
28.5 自動アルゴリズム実行状態の確認
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28.5.2
トグルビットフラグ (DQ6)
トグルビットフラグ (DQ6) は , 自動アルゴリズム実行が進行中 , もしくは終了状態であ
ることをトグルビット機能によって知らせるハードウェアシーケンスフラグです。
■ トグルビットフラグ (DQ6)
表 28.5-5 に , トグルビットフラグの状態遷移 ( 正常動作時の状態変化 ) を , 表 28.5-6 に ,
トグルビットフラグの状態遷移 ( 異常動作時の状態変化 ) を示します。
表 28.5-5 トグルビットフラグの状態遷移 ( 正常動作時の状態変化 )
動作状態
書込み→
書込み完了
チップ・
セクタ消去
→
消去完了
セクタ消去
ウェイト→
消去開始
セクタ消去→
セクタ消去
一時停止
( 消去中の
セクタ )
セクタ消去
一時停止→
消去再開
( 消去中の
セクタ )
セクタ消去
一時停止中
( 消去中では
ないセクタ )
DQ6
Toggle →
DATA: 6
Toggle → Stop
Toggle
Toggle → 1
1 → Toggle
DATA: 6
表 28.5-6 トグルビットフラグの状態遷移 ( 異常動作時の状態変化 )
動作状態
書込み
チップ・セクタ消去
DQ6
Toggle
Toggle
● 書込みとチップ消去 / セクタ消去の場合
・自動書込みアルゴリズムまたはチップ消去 / セクタ消去の自動アルゴリズムを実行中
にリードアクセスを連続して行った場合 , フラッシュメモリは , 読出しを行うごとに
"1" と "0" を交互にトグル出力します。
・自動書込みアルゴリズムおよびチップ消去 / セクタ消去の自動アルゴリズムが終了し
た後にリードアクセスを連続して行った場合, フラッシュメモリは読出しを行うごと
にリードアドレスの読出し値の bit6 (DATA: 6) を出力します。
● セクタ消去一時停止の場合
セクタ消去一時停止状態でリードアクセスを行った場合 , フラッシュメモリは , リード
アドレスが消去中のセクタであるならば "1" を出力します。消去中のセクタでなけれ
ば , リードアドレスの読出し値の bit6 (DATA: 6) を出力します。
＜注意事項＞
デュアルオペレーションフラッシュメモリ ( フラッシュメモリ書込み制御プログラムをフ
ラッシュメモリ上で実行する ) を用いる場合 , トグルビットフラグ (DQ6) を使用して書込
み/消去中の状態を確認することができません。
「28.9 デュアルオペレーションフラッシュ
メモリ使用上の注意」記載の注意事項を参照の上 , プログラムを作成してください。
なお , フラッシュメモリ書込み制御プログラムを RAM 上で実行する場合は , 本注意事項
は該当しません。
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709
第 28 章デュアルオペレーションフラッシュメモリ
28.5 自動アルゴリズム実行状態の確認
28.5.3
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タイミングリミット超過フラグ (DQ5)
タイミングリミット超過フラグ (DQ5) は , 自動アルゴリズムの実行がフラッシュメ
モリ内部の規定時間 ( 書込み / 消去に要する時間 ) を超えてしまったことを知らせる
ハードウェアシーケンスフラグです。
■ タイミングリミット超過フラグ (DQ5)
表 28.5-7 に , タイミングリミット超過フラグの状態遷移 ( 正常動作時の状態変化 ) を ,
表 28.5-8 に , タイミングリミット超過フラグの状態遷移 ( 異常動作時の状態変化 ) を示
します。
表 28.5-7 タイミングリミット超過フラグの状態遷移 ( 正常動作時の状態変化 )
動作状態
書込み→
書込み完了
チップ・
セクタ消去
→
消去完了
セクタ消去
ウェイト→
消去開始
セクタ消去→
セクタ消去
一時停止
( 消去中の
セクタ )
セクタ消去
一時停止→
消去再開
( 消去中の
セクタ )
セクタ消去
一時停止中
( 消去中では
ないセクタ )
DQ5
0 → DATA: 5
0→1
0
0
0
DATA: 5
表 28.5-8 タイミングリミット超過フラグの状態遷移 ( 異常動作時の状態変化 )
動作状態
書込み
チップ・セクタ消去
DQ5
1
1
● 書込みとチップ消去 / セクタ消去の場合
書込みまたはチップ消去 / セクタ消去の自動アルゴリズム起動後にリードアクセスを
行った場合 , 規定時間 ( 書込み / 消去に要する時間 ) 内であれば "0" を , 規定時間を超え
ている場合は "1" を出力します。
タイミングリミット超過フラグ (DQ5) は , 自動アルゴリズムが実行中か終了状態かに
かかわらず , 書込み / 消去の成功または失敗の判定を行うことができます。タイミング
リミット超過フラグ (DQ5) が "1" を出力した場合 , データポーリング機能またはトグル
ビット機能により自動アルゴリズムが実行中であれば , 書込みが失敗していると判断
できます。
例えば , "0" が書き込まれているフラッシュメモリアドレスに "1" を書き込もうとした
場合は , フラッシュメモリはロックされて自動アルゴリズムは終了せず , データポーリ
ングフラグ (DQ7) から有効なデータが出力されません。また , トグルビットフラグ
(DQ6) はトグル動作を終了せず , 自動アルゴリズムも終了せずに , タイムリミットを超
えてしまい , タイミングリミット超過フラグ (DQ5) は "1" を出力します。タイミングリ
ミット超過フラグ (DQ5) が "1" を出力した場合は , フラッシュメモリが不良ではなく ,
正しく使用されなかったことを示しているため , リセットコマンドを実行してくださ
い。
710
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第 28 章デュアルオペレーションフラッシュメモリ
28.5 自動アルゴリズム実行状態の確認
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28.5.4
セクタ消去タイマフラグ (DQ3)
セクタ消去タイマフラグ (DQ3) は , セクタ消去コマンド起動後 , セクタ消去ウェイト
期間中であるか否かを知らせるハードウェアシーケンスフラグです。
■ セクタ消去タイマフラグ (DQ3)
表 28.5-9 に , セクタ消去タイマフラグの状態遷移 ( 正常動作時の状態変化 ) を , 表 28.510 に , セクタ消去タイマフラグの状態遷移 ( 異常動作時の状態変化 ) を示します。
表 28.5-9 セクタ消去タイマフラグの状態遷移 ( 正常動作時の状態変化 )
動作状態
書込み→
書込み完了
チップ・
セクタ消去
→
消去完了
セクタ消去
ウェイト→
消去開始
セクタ消去→
セクタ消去
一時停止
( 消去中の
セクタ )
セクタ消去
一時停止→
消去再開
( 消去中の
セクタ )
セクタ消去
一時停止中
( 消去中では
ないセクタ )
DQ3
0 → DATA: 3
1
0→1
1→0
0→1
DATA: 3
表 28.5-10 セクタ消去タイマフラグの状態遷移 ( 異常動作時の状態変化 )
動作状態
書込み
チップ・セクタ消去
DQ3
0
1
● セクタ消去の場合
• セクタ消去コマンド起動後にリードアクセスを行った場合に , セクタ消去ウェイト
期間中であれば "0" を出力します。セクタ消去ウェイト期間を超えている場合は "1"
を出力します。
• データポーリング機能やトグルビット機能により消去アルゴリズムが実行中を示
している場合 (DQ7=0, DQ6 がトグル出力 ) , セクタ消去タイマフラグ (DQ3) が "1" で
あれば , セクタ消去を行っています。続けて消去一時停止以外のコマンドを設定し
た場合は , 消去が終了されるまで無視されます。
• セクタ消去タイマフラグ (DQ3) が "0" であった場合 , フラッシュメモリはセクタ消
去コマンドを受け付けることができます。セクタ消去コマンドを書き込む場合は ,
セクタ消去タイマフラグ (DQ3) が"0"であることを確認してください。セクタ消去タ
イマ (DQ3) が "1" であった場合 , 一時停止のセクタ消去コマンドが受け付けられな
い場合があります。
● セクタ消去一時停止の場合
セクタ消去一時停止状態でリードアクセスを行った場合 , フラッシュメモリは , リード
アドレスが消去中のセクタであるならば "1" を出力します。消去中のセクタでなけれ
ば , リードアドレスの読出し値の bit3 (DATA: 3) を出力します。
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711
第 28 章デュアルオペレーションフラッシュメモリ
28.6 フラッシュメモリ書込み / 消去
28.6
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フラッシュメモリ書込み / 消去
自動アルゴリズムを起動するコマンドを入力し , フラッシュメモリに読出し / リセッ
ト , 書込み , チップ消去 , セクタ消去 , セクタ消去一時停止およびセクタ消去再開のそ
れぞれの動作を行う手順を説明します。
■ フラッシュメモリ書込み / 消去
自動アルゴリズムは , 読出し / リセット , 書込み , チップ消去 , セクタ消去 , セクタ消去
一時停止およびセクタ消去再開のコマンドシーケンスを CPU からフラッシュメモリに
書き込むことにより起動できます。CPU からフラッシュメモリへのコマンドシーケン
スのコマンドの書込みは , 必ず連続して行ってください。また , 自動アルゴリズムは
データポーリング機能により終了状態を確認できます。正常終了後は読出し / リセット
状態に戻ります。
各動作について , 下記の順に説明します。
• 読出し / リセット状態にする
• データを書き込む
• 全データを消去する ( チップ消去 )
• 任意のデータを消去する ( セクタ消去 )
• セクタ消去を一時停止する
• セクタ消去を再開する
712
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第 28 章デュアルオペレーションフラッシュメモリ
28.6 フラッシュメモリ書込み / 消去
MB95390H シリーズ
28.6.1
フラッシュメモリを読出し / リセット状態にする
読出し / リセットコマンドを入力し , フラッシュメモリを読出し / リセット状態にす
る手順について説明します。
■ フラッシュメモリを読出し / リセット状態にする
• フラッシュメモリを読出し / リセット状態にするには , コマンドシーケンス表の読
出し / リセットコマンドを CPU からフラッシュメモリへ連続して送ってください。
• 読出し / リセットコマンドには 1 回と 4 回のバス動作を行う 2 通りのコマンドシー
ケンスがありますが , これらに違いはありません。
• 読出し / リセット状態はフラッシュメモリの初期状態ですので , 電源投入後 , コマン
ドの正常終了後は常に読出し / リセット状態になります。読出し / リセット状態は ,
コマンドの入力待ち状態でもあります。
• 読出し / リセット状態では , フラッシュメモリへリードアクセスを行うことにより
データを読み出すことができます。マスク ROM と同様に CPU からのプログラムア
クセスができます。
• フラッシュメモリへリードアクセスを行う場合は , 読出し / リセットコマンドは必
要ありません。コマンドが正常に終了しなかった場合は , 自動アルゴリズムを初期
化するために , 読出し / リセットコマンドを使用してください。
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713
第 28 章デュアルオペレーションフラッシュメモリ
28.6 フラッシュメモリ書込み / 消去
28.6.2
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フラッシュメモリへデータを書き込む
書込みコマンドを入力し , フラッシュメモリへデータを書き込む手順について説明し
ます。
■ フラッシュメモリへデータの書込み
• フラッシュメモリのデータ書込み自動アルゴリズムを起動するためには , コマンド
シーケンス表の書込みコマンドをCPUからフラッシュメモリへ連続して送ってくだ
さい。
• 4 サイクル目に目的のアドレスへのデータ書込みが終了した場合 , 自動アルゴリズ
ムが起動されて自動書込みを開始します。
● アドレッシング方法
書込みはどのようなアドレスの順番でも , セクタの境界を越えても行えます。
1 回の書
込みコマンドによって書き込まれるデータは 1 バイトのみです。
● データ書込み上の注意
• 書込みによって , ビットデータを "0" から "1" に戻すことはできません。ビットデー
タ "0" にビットデータ "1" を書き込むと , データポーリング機能 (DQ7), またはトグ
ル動作 (DQ6) が終了せず , フラッシュメモリ素子が不良と判定され , 自動アルゴリ
ズムの実行時間が書込み規定時間を超えるため , タイミングリミット超過フラグ
(DQ5) がエラーと判定します。
読出し / リセット状態でデータを読み出した場合 , ビットデータは "0" のままです。
ビットデータを"0"から"1"に戻すには, フラッシュメモリの消去を行ってください。
• 自動書込み実行中は , すべてのコマンドが無視されます。
• 書込み中にハードウェアリセットが起動された場合は , 書込みアドレスのデータは
保証されません。チップ消去コマンドからやり直してください。
■ フラッシュメモリ書込み手順
• 図 28.6-1 に , フラッシュメモリ書込み手順の例を示します。ハードウェアシーケン
スフラグを用いることでフラッシュメモリ内部の自動アルゴリズムの状態を判定
できます。ここでは , フラッシュメモリへの書込み終了の確認にデータポーリング
フラグ (DQ7) を用いています。
• フラグチェックのために読み出すデータは , 最後に書込みを行ったアドレスからの
読出しとなります。
• データポーリングフラグ (DQ7) は , タイミングリミット超過フラグ (DQ5) と同時に
変化するので , タイミングリミット超過フラグ (DQ5) が "1" であった場合でもデー
タポーリングフラグビット (DQ7) を確認してください。
• トグルビットフラグ (DQ6) も , タイミングリミット超過フラグビット (DQ5) が "1"
に変化するのと同時にトグル動作を止めるため , DQ5 が "1" に変化した後に , トグ
ルビットフラグ (DQ6) を確認してください。
714
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第 28 章デュアルオペレーションフラッシュメモリ
28.6 フラッシュメモリ書込み / 消去
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図 28.6-1 フラッシュメモリ書込み手順の例
書込み開始
FSR:WRE(bit1)
フラッシュメモリ書込み許可
SWRE0
セクタへのデータ書込みの
禁止/許可
("0"を書き込んでセクタへのデータ
書込みを禁止,あるいは"1"を書き込
んでセクタへのデータ書込みを許可)
書込みコマンドシーケンス
(1)UAAAH←AAH
(2)U554H←55H
(3)UAAAH←A0H
(4)書込みアドレス←書込みデータ
次のアドレス
内部アドレス読出し
データポーリング
(DQ7)
データ
データ
0
タイミングリミット
(DQ5)
1
内部アドレス読出し
データ
データポーリング
(DQ7)
データ
書込みエラー
最終アドレス?
NO
YES
FSR:WRE(bit1)
フラッシュメモリ書込み禁止
書込み完了
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第 28 章デュアルオペレーションフラッシュメモリ
28.6 フラッシュメモリ書込み / 消去
28.6.3
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フラッシュメモリの全データを消去する
( チップ消去 )
チップ消去コマンドを発行し , フラッシュメモリの全データを消去する手順について
説明します。
■ フラッシュメモリのデータを消去する ( チップ消去 )
• フラッシュメモリからすべてのデータを消去するためには , コマンドシーケンス表
のチップ消去コマンドを CPU からフラッシュメモリへ連続して送ってください。
• チップ消去コマンドは 6 回のバス動作で行われ , 書込みコマンドの 6 サイクル目が
完了した時点でチップ消去動作を開始します。
• チップ消去では , 消去前にユーザがフラッシュメモリに書込みを行う必要はありま
せん。自動消去アルゴリズム実行中には , フラッシュメモリはデータを消去する前
にフラッシュメモリのすべてのセルに "0" を自動的に書き込んでから消去します。
■ チップ消去の際の注意点
• チップ消去コマンドが受け付けられるのは , 全セクタを書込み許可にしている場合
のみです。フラッシュメモリセクタ書込み制御レジスタ 0 (SWRE0) に 1 セクタでも
"0" を設定 ( セクタ書込み禁止 ) している場合 , チップ消去コマンドは無視されます。
• 消去中にハードウェアリセットが発生したフラッシュメモリのデータの整合性は
保証されません。
716
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第 28 章デュアルオペレーションフラッシュメモリ
28.6 フラッシュメモリ書込み / 消去
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28.6.4 フラッシュメモリの任意のデータを消去する
( セクタ消去 )
セクタ消去コマンドを入力し , フラッシュメモリの任意のセクタ消去を行う手順につ
いて説明します。セクタごとの消去が可能であり , 複数のセクタを同時に指定するこ
ともできます。
■ フラッシュメモリの任意のデータを消去する ( セクタ消去 )
フラッシュメモリの任意のセクタを消去するためには , コマンドシーケンス表のセク
タ消去コマンドを CPU からフラッシュメモリへ連続して送ってください。
● セクタ指定方法
• セクタ消去コマンドは 6 回のバス動作で行われます。消去されるセクタ内のアドレ
スを6 サイクル目のアドレスとして指定し, データとしてセクタ消去コード (30H) を
書き込むことにより最小 50μs のセクタ消去ウェイトが開始します。
• 複数のセクタ消去を行う場合は , 上記に続き消去する最初のセクタのアドレスにセ
クタ消去コードを書き込んだ後に , 消去する目的のセクタ内のアドレスに消去コー
ド (30H) を書き込みます。
● 複数のセクタを指定する場合の注意
• 最後のセクタ消去コードの書込みから最小50μsのセクタ消去ウェイト期間終了によ
り消去が開始します。
• 複数のセクタを同時に消去する場合は , セクタのアドレスと消去コード ( コマンド
シーケンス 6 サイクル目 ) を最小 50μs のセクタ消去ウェイト期間以内に入力してく
ださい。50μsを超えて消去コードを入力した場合は,セクタ消去ウェイト期間終了に
より受け付けられません。
• 連続したセクタ消去コードの書込みが有効であるかどうかは , セクタ消去タイマフ
ラグ (DQ3) によって確認できます。
• セクタ消去タイマフラグ (DQ3) を読み出す場合のアドレスには , 消去しようとして
いるセクタを指定してください。
■ フラッシュメモリのセクタ消去手順
• ハードウェアシーケンスフラグを用いることでフラッシュメモリ内部の自動アル
ゴリズムの状態を判定できます。
図 28.6-2 に , フラッシュメモリのセクタ消去手順
の例を示します。ここでは , 消去終了の確認にトグルビットフラグ (DQ6) を用いて
います。
• トグルビットフラグ (DQ6) は , タイミングリミット超過フラグ (DQ5) が "1" に変化
するのと同時にトグル動作を終了します。タイミングリミット超過フラグ (DQ5) が
"1" の場合でも , トグルビットフラグ (DQ6) を確認してください。
• データポーリングフラグ (DQ7) は , タイミングリミット超過フラグ (DQ5) と同時に
変化するので , タイミングリミット超過フラグ (DQ5) が "1" の場合は , データポーリ
ングフラグ (DQ7) を確認してください。
■ セクタ消去の際の注意点
消去中にハードウェアリセットが発生した場合 , フラッシュメモリのデータの整合性
は保証されません。再度 , セクタ消去を行ってください。
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717
第 28 章デュアルオペレーションフラッシュメモリ
28.6 フラッシュメモリ書込み / 消去
MB95390H シリーズ
図 28.6-2 フラッシュメモリのセクタ消去手順の例
消去開始
FSR:WRE (bit1)
フラッシュメモリ消去許可
SWRE0
セクタへのデータ書込みの
禁止/許可
("0"を書き込んでセクタへのデータ
書込みを禁止,あるいは"1"を書き込
んでセクタへのデータ書込みを許可)
消去コマンドシーケンス
(1)UAAAH ← AAH
(2)U554H ← 55H
(3)UAAAH ← 80H
(4)UAAAH ← AAH
(5)U554H ← 55H
(6)消去セクタへコード入力 (30H)
YES
消去セクタがほかに
あるか
NO
内部アドレスリード
内部アドレスリード1
0
DQ3
内部アドレスリード2
1
トグルビット(DQ6)
データ1=データ2
消去指定の追加が50μs
以内になされなかった。
残りをやり直すフラグを
立てる。
YES
NO
0
タイミングリミット
(DQ5)
1
内部アドレスリード
内部アドレスリード
NO
トグルビット(DQ6)
データ1=データ2
YES
消去エラー
残りやり直し
フラグ?
YES
NO
FSR:WRE (bit1)
フラッシュメモリ消去禁止
消去完了
718
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第 28 章デュアルオペレーションフラッシュメモリ
28.6 フラッシュメモリ書込み / 消去
MB95390H シリーズ
28.6.5
フラッシュメモリのセクタ消去を一時停止する
セクタ消去一時停止コマンドを入力し , フラッシュメモリセクタ消去の一時停止を行
う手順について説明します。
消去中でないセクタからデータを読み出すことが可能で
す。
■ フラッシュメモリのセクタ消去を一時停止する
• フラッシュメモリのセクタ消去を一時停止するには , コマンドシーケンス表のセク
タ消去一時停止コマンドを CPU からフラッシュメモリへ送ってください。
• セクタ消去一時停止コマンドは , セクタ消去中に消去を一時停止し , 消去中でない
セクタからデータを読み出すことができます。
• セクタ消去一時停止コマンドは , 消去ウェイト時間を含むセクタ消去中のみ有効で ,
チップ消去中や書込み中は無視されます。
• セクタ消去一時停止コマンドは , セクタ消去一時停止コード (B0H) を書き込むこと
で実行されます。このときのアドレスは , 消去指定したセクタ内の任意のアドレス
を設定してください。消去一時停止中に再度 , セクタ消去一時停止コマンドを実行
した場合 , 再度入力したコマンドは無視されます。
• セクタ消去ウェイト期間中に , セクタ消去一時停止コマンドを入力した場合 , 直ち
にセクタ消去ウェイトを終了し , 消去動作を中断して消去停止状態になります。
• セクタ消去ウェイト期間後のセクタ消去中に消去一時停止コマンドを入力した場
合 , 最大 20 ms 後に消去一時停止状態になります。
■ 注意
セクタ消去一時中止命令を発行する場合は , セクタ消去命令 , あるいは消去再開命令発
行後から 20 ms 期間をあけてください。
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719
第 28 章デュアルオペレーションフラッシュメモリ
28.6 フラッシュメモリ書込み / 消去
28.6.6
MB95390H シリーズ
フラッシュメモリのセクタ消去を再開する
セクタ消去再開コマンドを入力し , 一時停止したフラッシュメモリセクタ消去を再開
する手順について説明します。
■ フラッシュメモリのセクタ消去を再開する
• 一時停止したセクタ消去を再開させるには , コマンドシーケンス表のセクタ消去再
開コマンドを CPU からフラッシュメモリへ送ってください。
• セクタ消去再開コマンドは , セクタ消去一時停止コマンドによるセクタ消去一時停
止状態からセクタ消去を再開するためのコマンドです。セクタ消去再開コマンドは
消去再開コード (30H) の書込みを行うことで実行されますが , アドレスは消去指定
したセクタ内の任意のアドレスを指定します。
• セクタ消去中のセクタ消去再開コマンドの入力は無視されます。
720
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第 28 章デュアルオペレーションフラッシュメモリ
28.7 デュアルオペレーションフラッシュメモリの動作
MB95390H シリーズ
28.7
デュアルオペレーションフラッシュメモリの動作
デュアルオペレーションフラッシュを使用する際には , 次の点について特に注意が必
要です。
• 上位バンクの書換え時における割込み発生
• フラッシュメモリステータスレジスタのセクタスワップ許可ビット (FSR:SSEN)
の設定手順
■ 上位バンクの書換え時における割込み発生
デュアルオペレーションフラッシュは , 2 つのバンクで構成されていますが , 従来のフ
ラッシュ同様 , 同一バンクでの消去 / 書込みと読出しの実行は行えません。
SA0 には割込みベクタがあるため , 上位バンク書込み時に割込みが発生した場合には
CPU からの割込みベクタを正常に読み出せません。
上位バンクの書換えを行う際にはセ
クタスワップ許可ビットを "1" に設定 (FSR:SSEN=1) する必要があります。割込み発生時
は ,SA4/SA2/ SA1* に割込みベクタのデータを読みにいくため , セクタスワップ許可ビッ
ト (FSR:SSEN) 設定前に SA0 のデータを SA4/SA2/SA1* にコピーしておく必要がありま
す。
*: SA4: MB95F398H/F398K
SA2: MB95F396H/F396K
SA1: MB95F394H/F394K
■ セクタスワップ許可ビット (FSR:SSEN) の設定手順
図 28.7-1 に , セクタスワップ許可ビット (FSR:SSEN) の設定手順例を示します。
上位バンクのデータを書き換える際には , FSR:SSEN ビットを "1" に設定する必要があ
ります。また , フラッシュメモリへの書込み中にセクタスワップ許可ビット (FSR:
SSEN) の設定変更は禁止です。セクタスワップ許可ビット (FSR:SSEN) の設定は必ずフ
ラッシュメモリへの書込み開始前または終了後に行ってください。
また , FSR:SSEN
ビットを設定する際には , 割込みを禁止とし , セクタスワップ許可ビット (FSR:SSEN)
設定後 , 割込みを許可するようにしてください。
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第 28 章デュアルオペレーションフラッシュメモリ
28.7 デュアルオペレーションフラッシュメモリの動作
MB95390H シリーズ
図 28.7-1 セクタスワップ許可ビット (FSR:SSEN) の設定手順例
Flashデータ書換え開始
下位バンクのデータ書換え
上位バンクのデータ書換え
SA0(2Kバイト以上)のデータを
SA4/2/1*へコピー
書込み作業開始
FSR:SSENを設定("1")
書込み作業開始
Flashデータ書換え終了
Flashデータ書換え終了
FSR:SSENを設定("0")
*: SA4: MB95F398H/F398K
SA2: MB95F396H/F396K
SA1: MB95F394H/F394K
■ 書込み / 消去中の動作について
フラッシュメモリへの書込み / 消去中に割込みが発生した場合 , 割込みルーチン内でフ
ラッシュメモリへの書込みは禁止されています。
書込み / 消去ルーチンが複数存在する場合 , その書込み / 消去ルーチンが完了してから
ほかの書込み / 消去ルーチンを実行するようにしてください。
フラッシュメモリへの書込み / 消去中に , 書込み / 消去中のモード ( クロックモードお
よびスタンバイモード ) から状態遷移することは禁止されています。書込み / 消去終了
後に状態遷移するようにしてください。
■ デュアルオペレーションフラッシュメモリの割込みに関連するレジスタとベクタ
テーブルアドレス
表 28.7-1 デュアルオペレーションフラッシュメモリの割込みに関連するレジスタとベクタテーブル
アドレス
割込み要因
割込み要求番号
フラッシュメモリ
IRQ23
割込みレベル設定レジスタ
レジスタ
設定ビット
ILR5
L23
ベクタテーブルアドレス
上位
下位
FFCDH
FFCCH
各周辺機能のそれぞれの割込み要求番号およびベクタテーブルのアドレスについては
「付録 B 割込み要因一覧表」を参照してください。
722
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第 28 章デュアルオペレーションフラッシュメモリ
28.8 フラッシュセキュリティ
MB95390H シリーズ
28.8
フラッシュセキュリティ
フラッシュセキュリティコントローラ機能により , フラッシュメモリの内容を外部端
子から読み出されることを防止できます。
■ フラッシュセキュリティ
フラッシュメモリのアドレス (FFFCH) に保護コード "01H" が書き込まれると , フラッ
シュメモリへのアクセスが制限され , いずれの外部端子からもフラッシュメモリへの
読出し / 書込みはできなくなります。フラッシュメモリが一度保護されると , チップ消
去コマンドを行うまで , 機能のロックを解除することはできません。
保護コードは , フラッシュプログラミングの終わりにコーディングしてください。これ
は , プログラミング中の不要な保護を回避するためです。
一度保護されたフラッシュメモリを再度プログラムするには , チップ消去操作を行う
必要があります。
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723
第 28 章デュアルオペレーションフラッシュメモリ
28.9 デュアルオペレーションフラッシュメモリ使用上の注意
28.9
MB95390H シリーズ
デュアルオペレーションフラッシュメモリ使用上の
注意
デュアルオペレーションフラッシュメモリを使用するにあたっての注意点を示しま
す。
■ トグルビットフラグ (DQ6) に関する制限事項
デュアルオペレーションフラッシュメモリ ( フラッシュメモリ書込み制御プログラム
をフラッシュメモリ上で実行する ) を用いる場合 , トグルビットフラグ (DQ6) を使用し
て書込み / 消去中の状態を確認することができません。このため , フラッシュメモリへ
の書込み , 消去実行後のフラッシュメモリ内部動作状態は , 図 28.6-1 および図 28.6-2 の
例を参考にデータポーリングフラグ (DQ7) を用いて確認してください。
なお , フラッシュ書込み制御プログラムを RAM 上で実行する場合は , 本注意事項は該
当しません。
724
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第 29 章
シリアル書込み接続例
シリアル書込み接続例を示します。
29.1 シリアル書込み接続の基本構成
29.2 シリアル書込み接続例
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725
第 29 章シリアル書込み接続例
29.1 シリアル書込み接続の基本構成
29.1
MB95390H シリーズ
シリアル書込み接続の基本構成
MB95390Hシリーズは, フラッシュメモリのシリアルオンボード書込みをサポートし
ています。本節では , 構成について説明します。
■ シリアル書込み接続の基本構成
シリアルオンボード書込みには , 富士通セミコンダクター株式会社製の BGM アダプタ
MB2146-08-E を使用します。
表 29.1-1 に , シリアル書込み接続の基本構成を示します。
図 29.1-1 シリアル書込み接続の基本構成
ホストインタフェースケーブル
USB
726
BGMアダプタ
MB2146-08-E
1線式UART
フラッシュ
メモリ品
ユーザシステム
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第 29 章シリアル書込み接続例
29.1 シリアル書込み接続の基本構成
表 29.1-1 標準シリアルオンボード書込みに使用する端子
端子
機能
説明
VCC
電源電圧供給端子
書込み電圧 (4.5 V ～ 5.5 V) は , ユーザシステムから供給されます。
VSS
GND 端子
BGM アダプタ MB2146-08-E の GND と兼用です。
コンデンサ接続
バイパスコンデンサに接続してから , グランドに接続します。
C
RST 端子は , VCC に設定 ( プルアップ ) されます。
RST リセット
DBG 端子は , プログラマとの 1 線式 UART 通信を提供します。
1 線式 UART 設定シリアル特定のタイミングで DBG 端子と VCC 端子に電圧が供給されると , シリアル
DBG
書込みモード
書込みモードが設定されます。
( そのタイミングについては , 図 29.2-1 を参照してください。)
● 発振クロック周波数
UART クロックは , 内部 CR クロックにより提供されます。
UART ボーレートは , 実行
するフラッシュメモリ操作によって , 31250 bps または 62500 bps に設定する必要があ
ります。
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727
第 29 章シリアル書込み接続例
29.2 シリアル書込み接続例
29.2
MB95390H シリーズ
シリアル書込み接続例
マイクロコントローラは , 次のタイミングで PGM モードに遷移します。
■ MCU の PGM モードへの遷移
マイクロコントローラは , 次のタイミングで PGM モードに遷移します。
シリアルプログラマは , VCC 入力に従って , DBG 端子を制御します。
図 29.2-1 タイミングダイヤグラム
Vcc
H
L
DBG
PGM モードに遷移
↓
H
L
→
728
≧1s
1s
←
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第 29 章シリアル書込み接続例
29.2 シリアル書込み接続例
MB95390H シリーズ
■ シリアル書込み接続の例
図 29.2-2 は , フラッシュメモリ品でのシリアル書込みのための接続例を示したもので
す。
電源は , プログラマから , VCC 端子を介してアダプタに供給されます。
図 29.2-2 シリアル書込み接続例
MCU
1
IDC10 (メス・コネクタ)
Vcc
Vcc
インデックス・マーク
端子 9
端子 1
DBG
8
Vcc
端子10
端子 2
IDC10
RST
(TOP VIEW)
No.
IC
名称
1
UVCC
2
VSS
4
RSTOUT
8
DBG
4
Vss
2
ターゲットボード
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729
第 29 章シリアル書込み接続例
29.2 シリアル書込み接続例
730
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第 30 章
不揮発性レジスタ (NVR) の
機能
NVR インタフェースの機能と動作について説明し
ます。
30.1 NVR インタフェースの概要
30.2 NVR インタフェースの構成
30.3 NVR インタフェースのレジスタ
30.4 メイン CR クロックトリミング使用上の注意
30.5 NVR の使用上の注意
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731
第 30 章不揮発性レジスタ (NVR) の機能
30.1 NVR インタフェースの概要
30.1
MB95390H シリーズ
NVR インタフェースの概要
システム情報やオプション設定を格納する NVR( 不揮発性レジスタ ) 領域は , フラッ
シュメモリにおける予約領域です。リセット後 , NVR フラッシュ領域のデータは読み
出され , NVR I/O 領域のレジスタに格納されます。MB95390H シリーズでは , NVR イ
ンタフェースを用いて以下のデータを保存します。
• メイン CR クロックの周波数選択 (2 ビット )
• メイン CR クロックのコアーストリミング値 (5 ビット )
• メイン CR クロックのファイントリミング値 (6 ビット )
• ウォッチドッグタイマ選択 ID(16 ビット )
■ NVR インタフェースの機能
NVR インタフェースには , 以下のような機能があります。
1. NVR インタフェースはリセット後 , NVR フラッシュ領域からすべてのデータを取り出
し , NVR I/O 領域のレジスタに格納します ( 下の図 30.1-1 と図 30.2-1 を参照 )。
2. NVR インタフェースにより , ユーザーは , 周波数選択ビットを設定して , メイン CR ク
ロックの周波数 (1 MHz/8 MHz/10 MHz/12.5MHz) を選択できます。
3. NVR インタフェースにより , ユーザーは , CR トリミング設定の初期値を確認できます。
4. NVR インタフェースにより , ユーザーは , 16 ビットのウォッチドッグタイマ選択 ID を
変更し , ハードウェアウォッチドッグタイマまたはソフトウェアウォッチドッグタイ
マを選択できます (CPU の稼働中は , ウォッチドッグタイマ選択 ID を変更することは
できません )。
図 30.1-1 に , リセット中の NVR の読出しを示します。
図 30.1-1 リセット中の NVR の読出し
0FE4H
0FECH
X1110101B
XX101010B
10100101B
10010110B
FFBCH
FFBDH
FFBEH
FFBFH
X1110101B
XX101010B
10100101B
10010110B
NVR インタフェース 0FE5H
(I/O 領域)
0FEBH
NVR
(Flash 領域)
メモリマップ
732
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MB95390H シリーズ
30.2
NVR インタフェースの構成
第 30 章不揮発性レジスタ (NVR) の機能
30.2 NVR インタフェースの構成
NVR インタフェースは , 以下のブロックで構成されています。
• メイン CR クロック周波数選択 (CRSEL)
• メイン CR クロックのトリミング (CRTH と CRTL)
• ウォッチドッグタイマ選択 ID(WDTH と WDTL)
■ NVR インタフェースのブロックダイヤグラム
図 30.2-1 NVR インタフェースのブロックダイヤグラム
CRTH
-
CRSEL1
CRSEL0
CRTH4
CRTH3
CRTH2
CRTH1
CRTH0
5
2
1 MHz
メインCRクロック
メインCRクロック
発振器
8 MHz/10 MHz/12.5 MHz
クロック制御
6
CRTL
-
-
CRTL5
CRTL4
CRTL3
CRTL2
CRTL1
CRTL0
WDTH
WDTH7
WDTH6
WDTH5
WDTH4
WDTH3
WDTH2
WDTH1
WDTH0
8
A5Hと等値?
96Hと等値?
ウォッチドッグタイマ
8
97Hと等値?
WDTL
WDTL7
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WDTL6
WDTL5
WDTL4
WDTL3
WDTL2
WDTL1
WDTL0
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733
第 30 章不揮発性レジスタ (NVR) の機能
30.3 NVR インタフェースのレジスタ
MB95390H シリーズ
NVR インタフェースのレジスタ
30.3
NVR インタフェースのレジスタ一覧を示します。
■ NVR インタフェースのレジスタ
図 30.3-1 NVR インタフェースのレジスタ
CRTH
CRTL
アドレス
0FE4H
アドレス
0FE5H
アドレス
WDTH 0FEBH
WDTL
アドレス
0FECH
R/W
R/WX
R0/WX
X
734
:
:
:
:
:
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
_
CRSEL1
CRSEL0
CRTH4
CRTH3
CRTH2
CRTH1
CRTH0
R0/WX
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
_
_
CRTL5
CRTL4
CRTL3
CRTL2
CRTL1
CRTL0
R0/WX
R0/WX
R/W
R/W
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
WDTH7
WDTH6
WDTH5
WDTH4
WDTH3
WDTH2
WDTH1
WDTH0
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
WDTL7
WDTL6
WDTL5
WDTL4
WDTL3
WDTL2
WDTL1
WDTL0
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
初期値
0XXXXXXXB
初期値
00XXXXXXB
初期値
XXXXXXXXB
初期値
XXXXXXXXB
リード/ライト可能 (読出し値は書込み値と同じとなります。)
リードオンリ (読出し可能。このビットに値を書き込んでも動作に影響はありません。)
読出し値は"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
不定
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第 30 章不揮発性レジスタ (NVR) の機能
30.3 NVR インタフェースのレジスタ
MB95390H シリーズ
30.3.1
メイン CR クロックトリミングレジスタ ( 上位 )
(CRTH)
図 30.3-2 に , メイン CR クロックトリミングレジスタ ( 上位 )(CRTH) を示します。
■ メイン CR クロックトリミングレジスタ ( 上位 )(CRTH)
図 30.3-2 メイン CR クロックトリミングレジスタ ( 上位 )(CRTH)
アドレス
0FE4H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
_
CRSEL1
CRSEL0
CRTH4
CRTH3
CRTH2
CRTH1
CRTH0
R0/WX
R/W
R/W
R/W
R/W
R/W
R/W
R/W
CRTH[4:0]
00000
..
.
11111
メインCRクロックコーアストリミングビット
メインCRクロックは最大周波数に調節されます。
..
.
メインCRクロックは最小周波数に調節されます。
CRSEL[1:0]
00
01
10
11
メインCRクロック周波数選択ビット
メインCRクロック周波数は1 MHzに設定されます。
メインCRクロック周波数は12.5 MHzに設定されます。
メインCRクロック周波数は10 MHzに設定されます。
メインCRクロック周波数は8 MHzに設定されます。
R/W
: リード/ライト可能(読出し値は書込み値と同じとなります。)
R0/WX
X
: 読出し値は"0"です。このビットに値を書き込んでも動作に影響はありません。
: 未定義ビット
: 不定
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初期値
0XXXXXXXB
735
第 30 章不揮発性レジスタ (NVR) の機能
30.3 NVR インタフェースのレジスタ
MB95390H シリーズ
表 30.3-1 メイン CR クロックトリミングレジスタ ( 上位 )(CRTH) の各ビットの機能
ビット名
bit7
未定義ビット
機能
読出し値は常に "0" です。このビットに値を書き込んでも動作に影響はありませ
ん。
これらのビットはリセット後 , フラッシュアドレス FFBCH(bit6, bit5) からロードさ
れます。これらのビットの初期値は , NVR フラッシュ領域にプリロードされた値
により決まります。
メイン CR クロックの周波数は , CRSEL［1:0］の値を変更することにより選択でき
ます。
bit6,
bit5
CRSEL1, CRSEL0:
メイン CR クロック
周波数選択ビット
CRSEL[1:0]
メイン CR クロック周波数
00B
1 MHz
01B
12.5 MHz
10B
10 MHz
11B
8 MHz
メイン CR 周波数選択の変更に関する注意事項については , 「30.5 NVR の使用上
の注意」を参照してください。
これらのビットはリセット後 , フラッシュアドレス FFBCH(bit4 ～ bit0) からロー
ドされます。これらのビットの初期値は , NVR フラッシュ領域にプリロードされ
た値により決まります。
コアーストリミングでは , メイン CR クロック周波数を粗調整でき , コアーストリ
ミング値を大きくすると , メイン CR クロック周波数は小さくなります。下の表を
参照してください。
bit4
～
bit0
CRTH4 ～ CRTH0:
メイン CR コアース
トリミングビット
CRTH [4:0]
メイン CR クロック周波数
00000B
最大
:
:
11111B
最小
メイン CR クロックトリミングの詳細と , メイン CR クロックの値の変更に関する
注意事項については , それぞれ「30.4 メイン CR クロックトリミング使用上の注
意」と「30.5 NVR の使用上の注意」を参照してください。
736
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第 30 章不揮発性レジスタ (NVR) の機能
30.3 NVR インタフェースのレジスタ
MB95390H シリーズ
30.3.2
メイン CR クロックトリミングレジスタ ( 下位 )
(CRTL)
図 30.3-3 に , メイン CR クロックトリミングレジスタ ( 下位 )(CRTL) を示します。
■ メイン CR クロックトリミングレジスタ ( 下位 )(CRTL)
図 30.3-3 メイン CR クロックトリミングレジスタ ( 下位 )(CRTL)
bit7
bit6
_
_
R0/WX
R0/WX
アドレス
0FE5H
bit5
bit4
bit3
bit2
bit1
bit0
CRTL5
CRTL4
CRTL3
CRTL2
CRTL1
CRTL0
R/W
R/W
R/W
R/W
R/W
R/W
CRTL[5:0]
000000
..
.
111111
R/W
R0/WX
X
:
:
:
:
初期値
00XXXXXXB
メインCRクロックファイントリミングビット
メインCRクロックは最大値に調節されます。
..
.
メインCRクロックは最小値に調節されます。
リード/ライト可能(読出し値は書込み値と同じです。)
読出し値は"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
不定
表 30.3-2 メイン CR クロックトリミングレジスタ ( 下位 )(CRTL) の各ビットの機能
ビット名
bit7,
bit6
未定義ビット
機能
読出し値は常に "0" です。このビットに値を書き込んでも動作に影響はありませ
ん。
これらのビットはリセット後 , フラッシュアドレス FFBDH(bit5 ～ bit0) からロー
ドされます。これらのビットの初期値は , NVR フラッシュ領域にプリロードされ
た値により決まります。
ファイントリミングでは , メイン CR クロック周波数を微調整できます。
ファイントリミング値を大きくすると , メイン CR クロック周波数は小さくなり
ます。
bit5
～
bit0
CRTL5 ～ CRTL0:
メイン CR ファイン
トリミングビット
CRTL [5:0]
メイン CR クロック周波数
000000B
最大
:
:
111111B
最小
メイン CR クロックトリミングの詳細と , メイン CR クロックの値の変更に関する
注意事項については , それぞれ「30.4 メイン CR クロックトリミング使用上の注
意」と「30.5 NVR の使用上の注意」を参照してください。
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737
第 30 章不揮発性レジスタ (NVR) の機能
30.3 NVR インタフェースのレジスタ
30.3.3
MB95390H シリーズ
ウォッチドッグタイマ選択 ID レジスタ
(WDTH, WDTL)
図 30.3-4 に , ウォッチドッグタイマ選択 ID レジスタ (WDTH, WDTL) を示します。
■ ウォッチドッグタイマ選択 ID レジスタ (WDTH, WDTL)
図 30.3-4 ウォッチドッグタイマ選択 ID レジスタ (WDTH, WDTL)
アドレス
WDTH 0FEBH
アドレス
WDTL 0FECH
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
WDTH7
WDTH6
WDTH5
WDTH4
WDTH3
WDTH2
WDTH1
WDTH0
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
WDTL7
WDTL6
WDTL5
WDTL4
WDTL3
WDTL2
WDTL1
WDTL0
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
WDTH[7:0],
WDTL[7:0]
A596h
A597h
上記以外
初期値
XXXXXXXXB
初期値
XXXXXXXXB
ウォッチドッグタイマ選択ID
ハードウェアウォッチドッグタイマは無効になります。
ハードウェアウォッチドッグタイマが有効になります。スタンバイモード
(ストップ, スリープ, タイムベースタイマ, および時計モード)で停止可能。
ハードウェアウォッチドッグタイマが有効になります。スタンバイモード
(ストップ, スリープ, タイムベースタイマ, および時計モード)で動作を継続。
R/WX : リードオンリ(読出し可能。このビットに値を書き込んでも動作に影響はありません。)
X
: 不定
表 30.3-3 ウォッチドッグタイマ ID レジスタ ( 上位 )(WDTH) の各ビットの機能
ビット名
bit7
～
bit0
WDTH7 ～ WDTH0:
ウォッチドッグタイ
マ選択 ID ( 上位 )
機能
これらのビットはリセット後 , フラッシュアドレス FFBEH(bit7 ～ bit0) からロード
されます。これらのビットの初期値は , NVR フラッシュ領域にプリロードされた
値により決まります。
CPU の稼働中は , このレジスタを変更することはできません。
ウォッチドッグタイマ選択については , 表 30.3-5 を参照してください。
NVR 値の書込みに関する注意事項については ,「30.5 NVR の使用上の注意」を参照
してください。
表 30.3-4 ウォッチドッグタイマ ID レジスタ ( 下位 )(WDTL) の各ビットの機能
ビット名
bit7
～
bit0
738
WDTL7 ～ WDTL0:
ウォッチドッグタイ
マ選択 ID ( 下位 )
機能
これらのビットはリセット後 , フラッシュアドレス FFBFH(bit7 ～ bit0) からロード
されます。これらのビットの初期値は , NVR フラッシュ領域にプリロードされた
値により決まります。
CPU の稼働中は , このレジスタを変更することはできません。
ウォッチドッグタイマ選択については , 表 30.3-5 を参照してください。
NVR 値の書込みに関する注意事項については ,「30.5 NVR の使用上の注意」を参照
してください。
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第 30 章不揮発性レジスタ (NVR) の機能
30.3 NVR インタフェースのレジスタ
表 30.3-5 ウォッチドッグタイマ選択 ID
WDTH[7:0], WDTL[7:0]
機能
A596H
ハードウェアウォッチドッグタイマは無効になりソフトウェアウォッチドッグタイ
マは有効になります。
A597H
ハードウェアウォッチドッグタイマが選択されソフトウェアウォッチドッグタイマ
は無効になります。
スタンバイモード ( ストップ , スリープ , タイムベースタイマ , および時計モード )
で停止可能。
上記以外
ハードウェアウォッチドッグタイマが選択されソフトウェアウォッチドッグタイマ
は無効になります。
スタンバイモード ( ストップ , スリープ , タイムベースタイマ , および時計モード )
で動作を継続。
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739
第 30 章不揮発性レジスタ (NVR) の機能
30.4 メイン CR クロックトリミング使用上の注意
30.4
MB95390H シリーズ
メイン CR クロックトリミング使用上の注意
メイン CR クロックトリミング使用上の注意を示します。
ハードウェアリセット後 , 11 ビットの CR クロックトリミング値は , NVR フラッシュ
領域から NVR I/O 領域のレジスタへとロードされます。
表 30.4-1 に , CR トリミングの変更幅を示します。
表 30.4-1 CR トリミングの変更幅
740
機能
コアーストリミング値
CRTH[4:0]
ファイントリミング値
CRTL[5:0]
周波数が最小となる値
11111B
111111B
周波数が最大となる値
00000B
000000B
変更幅
20kHz ～ 60kHz
非線形
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第 30 章不揮発性レジスタ (NVR) の機能
30.4 メイン CR クロックトリミング使用上の注意
図 30.4-1 に , コアーストリミングでの変更幅と CR 周波数の関係を示します。
図 30.4-1 コアーストリミングでの変更幅
メイン CR クロック1MHz
2 MHz
CRTL[5:0] = 000000B
上限
標準サンプル
下限
400 kHz
CRTL[5:0] = 111111B
0
31
CRTH[4:0]
* ファイントリミングの調節幅は，-6.5% (CRTL[5:0] = 111111B) ～ +6.5% (CRTL[5:0] = 000000B)です。
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741
第 30 章不揮発性レジスタ (NVR) の機能
30.5 NVR の使用上の注意
30.5
MB95390H シリーズ
NVR の使用上の注意
NVR の使用上の注意を示します。
■ メイン CR 周波数の変更に関する注意事項
1. メイン CR クロックの周波数は , CRTH:CRSEL1,CRSEL0 の各ビットにそれぞれの値を
書き込むことで選択できます。ただし , クロック周波数の変更処理後には , 不安定な発
振が一定の時間生じます。この発振を回避するために , 以下のような対策を講じること
を強く推奨します。まず最初に CPU クロックソースを , メイン CR クロックから別のク
ロック ( メインクロック / サブクロック / サブ CR クロック ) に切り換え , 次にメイン
CR パラメータを変更し , そのあとで再びメイン CR クロックに戻します。
2. ここで , 変更値が NVR フラッシュ領域には書き込まれないことに留意してください。
CRTH および CRTL レジスタを変更すると , その変更値は , フラッシュライタにより
NVR フラッシュ領域に書き込まれます。
■ フラッシュ消去およびトリミング値に関する注意事項
1. フラッシュ消去操作では , すべての NVR データが消去されます。
フラッシュライタは , 元のシステム設定を保持するために , 以下の処理を実行します。
(1) CRTH:CRTH[4:0] および CRTL:CRTL[5:0] のデータのバックアップを作成します。
(2) フラッシュを消去します。
(3) CRTH:CRTH[4:0] および CRTL:CRTL[5:0] のすべてのデータを NVR フラッシュ領域
に復元します。
CRTH:CRTH[4:0] および CRTL:CRTL[5:0] に新しいデータが存在する場合は , フラッ
シュライタが新しいデータを NVR フラッシュ領域に書き込みます。
2. トリミング値は , 本デバイスが出荷される前にプリセットされています。プリセットさ
れたトリミング値が出荷後に変更された場合 , 変更されたトリミング値に基づいた使
用に対し , デバイスの正常な動作を保証しません。
3. ユーザープログラムコードによりフラッシュ操作が実行された場合は , 元のトリミン
グデータもユーザープログラムコードにより NVR フラッシュ領域に復元する必要があ
ります。
そうしなければ , 出荷前にデバイスにプリセットされたトリミング値は , フ
ラッシュ消去操作により消去されてしまいます。
742
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第 31 章
システム構成コントローラ
システム構成コントローラ ( 本章では「コント
ローラ」とよびます ) の機能と動作について説明
します。
31.1 システム構成レジスタ (SYSC) の概要
31.2 システム構成レジスタ (SYSC)
31.3 コントローラ使用上の注意
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743
第 31 章システム構成コントローラ
31.1 システム構成レジスタ (SYSC) の概要
31.1
MB95390H シリーズ
システム構成レジスタ (SYSC) の概要
コントローラは , SYSC レジスタで構成されています。この SYSC レジスタは , ク
ロックおよびリセットシステムを構成設定し , 8/16 ビット PPG 出力ポートを選択す
るための 8 ビットのレジスタです。
■ SYSC の機能
• PF2/RST 端子のポート / リセット機能の選択
• RST 端子のリセット出力の許可 / 禁止
• PG1/X0A/SNI1 端子および PG2/X1A/SNI2 端子のポート / 発振機能の選択
• PF0/X0 端子および PF1/X1 端子のポート / 発振機能の選択
• HCLK1 端子および HCLK2 端子の外部クロック入力機能の選択
• P10 , P11, P13 ～ P16, P62 ～ P67 から 8/16 ビット PPG 出力ポートを選択
744
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第 31 章システム構成コントローラ
31.2 システム構成レジスタ (SYSC)
MB95390H シリーズ
31.2
システム構成レジスタ (SYSC)
SYSC レジスタについて詳しく説明します。
■ システム構成レジスタ (SYSC)
図 31.2-1 システム構成レジスタ (SYSC)
アドレス
0FE8H
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
PGSEL
PFSEL
EXCK1
EXCK0
-
PPGSEL
RSTOE
RSTEN
R/W
R/W
R/W
R/W
R0/WX
R/W
R/W
R/W
初期値
11000011B
RSTEN
0
1
PF2 リセット /GPIO 機能選択ビット
RST/PF2 端子の汎用入出力ポート機能を許可します
RST/PF2 端子のリセット入力機能を許可します
RSTOE
0
1
リセット出力許可/禁止ビット
RST/PF2 端子のリセット出力機能を禁止します
RST/PF2 端子のリセット出力機能を許可します
PPGSEL
0
1
8/16 ビット PPG 出力ポート選択ビット
P10 ～ P11 および P13 ～ P16 を 8/16 ビット PPG 出力ポートとして選択
P62 ～ P67 を 8/16 ビット PPG 出力ポートとして選択
未定義ビット
読出し値は常に"0"です。書込みは動作に影響しません。
EXCK1
R/W
R0/WX
-
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EXCK0
HCLK ソース選択ビット
0
0
HCLK1/HCLK2 入力を禁止します (X0/X1 端子におけるメイン
発振入力をメイン発振クロック入力として選択)
0
1
1
1
0
1
P04 をメイン発振クロック入力端子として選択
P05 をメイン発振クロック入力端子として選択
設定禁止
PFSEL
0
1
PF1/PF0 機能選択ビット
PF1/PF0 端子をメインクロック発振端子として選択
PF1/PF0 端子を汎用入出力ポートとして選択
PGSEL
0
1
PG2/PG1 機能選択ビット
PG2/PG1 端子をサブクロック発振端子として選択
PG2/PG1 端子を汎用入出力ポートとして選択
: リード / ライト可能 (読出し値は書込み値と同じとなります。)
: リード値は"0"です。このビットに値を書き込んでも動作に影響がありません。
: 未定義ビット
: 初期値
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745
第 31 章システム構成コントローラ
31.2 システム構成レジスタ (SYSC)
MB95390H シリーズ
表 31.2-1 SYSC レジスタの各ビットの機能 (1 / 2)
ビット名
bit7
PGSEL:
PG2/PG1
機能選択ビット
bit6
PFSEL:
PF1/PF0
機能選択ビット
機能
このビットは , PG2/PG1 端子の機能を選択するために使用します。
"0" に設定すると , PG2/PG1 端子はサブクロック発振端子として選択されます。サ
ブクロック発振は , サブクロック発振許可ビット (SYCC2:SOSCE) により許可また
は禁止されます。
"1" に設定すると , PG2/PG1 端子は汎用入出力ポートとして選択されます。
このビットは , PF1/PF0 端子の機能を選択するために使用します。
"0" に設定すると , PF1/PF0 端子はメインクロック発振端子として選択されます。
メインクロック発振は , メインクロック発振許可ビット (SYCC2:MOSCE) により
許可または禁止されます。
"1" に設定すると , PF1/PF0 端子は汎用入出力ポートとして選択されます。
このビットは , メイン発振クロックとして使用される外部クロック入力端子を選
択するために使用します。
メイン発振クロックは , 以下に示すように X0/X1 端子 , HCLK1 入力 , または
HCLK2 入力におけるメイン発振入力により , 選択されます。
EXCK0
HCLK 入力端子の選択
0
0
HCLK1/HCLK2 入力は禁止されます (X0/X1 端子にお
けるメイン発振入力が , メイン発振クロック入力とし
て選択されます )。
0
1
1
0
1
1
EXCK1
bit5,
bit4
EXCK1, EXCK0:
HCLK ソース選択
ビット
bit3
未定義ビット
bit2
PPGSL:
8/16 ビット PPG 出力
ポート選択ビット
bit1
746
RSTOE:
リセット出力許可 /
禁止ビット
P04 が , HCLK1 のメイン発振クロック入力端子とし
て選択されます。
P05 が , HCLK2 のメイン発振クロック入力端子とし
て選択されます。
設定禁止
読出し値は常に "0" です。このビットに値を書き込んでも動作に影響はありませ
ん。
このビットは , 8/16 ビット PPG 出力ポートを選択するために使用します。
"0" に設定すると , P10 ～ P11 端子と P13 ～ P16 端子が 8/16 ビット PPG 出力ポー
トとして選択されます。
"1" に設定すると , P62 ～ P67 端子が 8/16 ビット PPG 出力ポートとして選択され
ます。
PPG ch.
PPGSEL = 0
PPGSEL = 1
ch. 0
P13 ～ P14
P62 ～ P63
ch. 1
P10 ～ P11
P64 ～ P65
ch. 2
P15 ～ P16
P66 ～ P67
このビットは , リセット入力機能が許可されている場合に , RST/PF2 端子のリ
セット出力機能を許可または禁止するために使用します。SYSC:RSTEN の設定に
よりリセット入力機能が禁止されている場合は , このビットの設定にかかわらず ,
リセット出力機能は禁止されます。
このレジスタのリセット入力許可 / 禁止ビット (SYSC:RSTEN) を参照してくださ
い。
"0" に設定すると , RST/PF2 端子のリセット出力機能は禁止となります。
"1" に設定すると , RST/PF2 端子のリセット出力機能は許可となります。
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MB95390H シリーズ
第 31 章システム構成コントローラ
31.2 システム構成レジスタ (SYSC)
表 31.2-1 SYSC レジスタの各ビットの機能 (2 / 2)
ビット名
bit0
RSTEN:
PF2 リセット /GPIO
機能選択ビット
機能
このビットは , RST/PF2 端子のリセット入力機能を許可または禁止するために使
用します。MB95F394H/F396H/F398H では , このビットの設定に関係なく , リセッ
ト入力機能は常に許可されます。
"0" に設定すると , RST/PF2 端子のリセット入力機能は禁止となり , 汎用入出力
ポート機能が許可となります。
"1" に設定すると , RST/PF2 端子のリセット入力機能は許可となり , 汎用入出力
ポート機能が禁止となります。
このビットを変更する前に , PDRF レジスタの bit2 を "1" に設定してください。
＜注意事項＞
リセット後にリセット入出力機能を維持するために , SYSC:RSTEN および SYSC:RSTOE
は , 電源投入後に "1" に初期化されます。その他のリセットでは , これらのビットは初期
化されません。
システムにおいてリセット入出力機能を使用する必要がある場合は , 安定した動作を維持
するために , リセット後の初期化プログラムルーチンにおいて SYSC:RSTEN を "1" に初
期化することを強く推奨します。リセット入出力機能が許可されている場合には , ウォッ
チドッグリセットを含むすべての種類のリセットが使用可能です。
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747
第 31 章システム構成コントローラ
31.3 コントローラ使用上の注意
31.3
MB95390H シリーズ
コントローラ使用上の注意
コントローラの使用上の注意を示します。
■ コントローラ使用上の注意
● MPG 機能使用時に PPGSEL を "0" に設定
MPG 機能が使用されている間, P62 ～ P67 は MPG 出力ポートとして使用されます。こ
のとき, PPG 機能を使用する必要がある場合は, PPGSEL ビットを "0" に設定して, PPG
出力ポートを P10 ～ P11 および P13 ～ P16 に切り換えてください。
748
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付録
I/O マップ , 割込み一覧 , メモリマップ , 端子状態 ,
およびマスクオプションを示します。
付録 A I/O マップ
付録 B 割込み要因一覧表
付録 C メモリマップ
付録 D MB95390H シリーズの端子状態
付録 E 命令概要
付録 F マスクオプション
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749
付録
付録 A I/O マップ
付録 A
MB95390H シリーズ
I/O マップ
MB95390H シリーズで使用している I/O マップを示します。
■ I/O マップ
表 A-1
I/O マップ (1 / 6)
アドレスレジスタ略称
レジスタ名
0000H
PDR0
ポート 0 データレジスタ
R/W
初期値
00000000B
R/W
0001H
DDR0
ポート 0 方向レジスタ
R/W
00000000B
0002H
PDR1
ポート 1 データレジスタ
R/W
00000000B
0003H
DDR1
ポート 1 方向レジスタ
R/W
00000000B
( 使用禁止 )
0004H
0005H
WATR
発振安定待ち時間設定レジスタ
( 使用禁止 )
R/W
11111111B
0007H
SYCC
R/W
0000X011B
0008H
STBC
システムクロック制御レジスタ
スタンバイ制御レジスタ
リセット要因レジスタ
タイムベースタイマ制御レジスタ
時計プリスケーラ制御レジスタ
ウォッチドッグタイマ制御レジスタ
システムクロック制御レジスタ 2
0006H
0009H
RSRR
000AH
TBTC
000BH
WPCR
000CH
WDTC
000DH
SYCC2
R/W
00000XXXB
R/W
XXXXXXXXB
R/W
00000000B
R/W
00000000B
R/W
00XX0000B
R/W
XX100011B
—
—
000EH
( 使用禁止 )
～
0011H
—
0012H
PDR4
ポート 4 データレジスタ
R/W
00000000B
0013H
DDR4
ポート 4 方向レジスタ
R/W
00000000B
0014H,
0015H
—
—
—
0016H
PDR6
ポート 6 データレジスタ
R/W
00000000B
0017H
DDR6
ポート 6 方向レジスタ
R/W
00000000B
0018H
PDR7
ポート 7 データレジスタ
R/W
00000000B
0019H
DDR7
ポート 7 方向レジスタ
R/W
00000000B
—
—
( 使用禁止 )
001AH
( 使用禁止 )
～
0027H
—
0028H
PDRF
ポート F データレジスタ
R/W
00000000B
0029H
DDRF
ポート F 方向レジスタ
R/W
00000000B
002AH
PDRG
ポート G データレジスタ
R/W
00000000B
002BH
DDRG
ポート G 方向レジスタ
R/W
00000000B
002CH
PUL0
ポート 0 プルアップレジスタ
R/W
00000000B
002DH
PUL1
ポート 1 プルアップレジスタ
R/W
00000000B
002EH,
002FH
—
—
—
0030H
PUL4
R/W
00000000B
750
( 使用禁止 )
ポート 4 プルアップレジスタ
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付録
付録 A I/O マップ
MB95390H シリーズ
表 A-1
I/O マップ (2 / 6)
アドレスレジスタ略称
レジスタ名
0031H
PUL6
ポート 6 プルアップレジスタ
R/W
初期値
00000000B
R/W
00000000B
—
—
ポート G プルアップレジスタ
R/W
00000000B
ポート 7 プルアップレジスタ
R/W
0032H
PUL7
0033H,
0034H
—
0035H
PULG
0036H
T01CR1
8/16 ビット複合タイマ 01 状態制御レジスタ 1
R/W
00000000B
0037H
T00CR1
8/16 ビット複合タイマ 00 状態制御レジスタ 1
R/W
00000000B
0038H
T11CR1
8/16 ビット複合タイマ 11 状態制御レジスタ 1
R/W
00000000B
0039H
T10CR1
8/16 ビット複合タイマ 10 状態制御レジスタ 1
R/W
00000000B
003AH
PC01
8/16 ビット PPG タイマ 01 制御レジスタ
R/W
00000000B
003BH
PC00
8/16 ビット PPG タイマ 00 制御レジスタ
R/W
00000000B
003CH
PC11
8/16 ビット PPG タイマ 11 制御レジスタ
R/W
00000000B
003DH
PC10
8/16 ビット PPG タイマ 10 制御レジスタ
R/W
00000000B
003EH
PC21
8/16 ビット PPG タイマ 21 制御レジスタ
R/W
00000000B
003FH
PC20
8/16 ビット PPG タイマ 20 制御レジスタ
R/W
00000000B
0040H
TMCSRH1
16 ビットリロードタイマ制御状態レジスタ上位
R/W
00000000B
16 ビットリロードタイマ制御状態レジスタ下位
R/W
00000000B
—
—
( 使用禁止 )
0041H
TMCSRL1
0042H,
0043H
—
0044H
PCNTH1
16 ビット PPG 状態制御レジスタ上位
R/W
00000000B
0045H
PCNTL1
16 ビット PPG 状態制御レジスタ下位
R/W
00000000B
0046H,
0047H
—
—
—
0048H
EIC00
外部割込み回路制御レジスタ ch. 0/ch. 1
R/W
00000000B
( 使用禁止 )
( 使用禁止 )
0049H
EIC10
外部割込み回路制御レジスタ ch. 2/ch. 3
R/W
00000000B
004AH
EIC20
外部割込み回路制御レジスタ ch. 4/ch. 5
R/W
00000000B
004BH
EIC30
外部割込み回路制御レジスタ ch. 6/ch. 7
R/W
00000000B
—
—
004CH
( 使用禁止 )
～
004FH
—
0050H
SCR
LIN-UART シリアル制御レジスタ
R/W
00000000B
0051H
SMR
LIN-UART シリアルモードレジスタ
R/W
00000000B
0052H
SSR
LIN-UART シリアルステータスレジスタ
R/W
00001000B
0053H
RDR/TDR
LIN-UART 受信 / 送信データレジスタ
R/W
00000000B
0054H
ESCR
LIN-UART 拡張状態制御レジスタ
R/W
00000100B
0055H
ECCR
LIN-UART 拡張通信制御レジスタ
R/W
000000XXB
0056H
SMC10
UART/SIO シリアルモード制御レジスタ 1
R/W
00000000B
0057H
SMC20
00100000B
SSR0
UART/SIO シリアルモード制御レジスタ 2
UART/SIO シリアルステータスアンドデータレジスタ
R/W
0058H
R/W
00000001B
0059H
TDR0
UART/SIO シリアル出力データレジスタ
R/W
00000000B
005AH
RDR0
UART/SIO シリアル入力データレジスタ
R
00000000B
—
—
005BH
～
005FH
CM26-10129-1
—
( 使用禁止 )
FUJITSU SEMICONDUCTOR LIMITED
751
付録
付録 A I/O マップ
表 A-1
MB95390H シリーズ
I/O マップ (3 / 6)
アドレスレジスタ略称
レジスタ名
2
0060H
IBCR00
I C バス制御レジスタ 0
0061H
IBCR10
I2C
0062H
IBSR0
I2C バスステータスレジスタ
バス制御レジスタ 1
2
R/W
初期値
00000000B
R/W
00000000B
R/W
00000000B
R/W
0063H
IDDR0
I C データレジスタ
R/W
00000000B
0064H
IAAR0
I2C アドレスレジスタ
R/W
00000000B
0065H
ICCR0
I2C クロック制御レジスタ
R/W
00000000B
0066H
OPCUR
16 ビット MPG 出力制御レジスタ ( 上位 )
R/W
00000000B
0067H
OPCLR
16 ビット MPG 出力制御レジスタ ( 下位 )
R/W
00000000B
0068H
IPCUR
16 ビット MPG 入力制御レジスタ ( 上位 )
R/W
00000000B
0069H
IPCLR
16 ビット MPG 入力制御レジスタ ( 下位 )
R/W
00000000B
006AH
NCCR
16 ビット MPG ノイズ除去制御レジスタ
R/W
00000000B
006BH
TCSR
16 ビット MPG タイマ状態制御レジスタ
R/W
00000000B
006CH
ADC1
8/10- ビット A/D コンバータ制御レジスタ 1
R/W
00000000B
006DH
ADC2
8/10- ビット A/D コンバータ制御レジスタ 2
R/W
00000000B
006EH
ADDH
8/10- ビット A/D コンバータデータレジスタ ( 上位 )
R/W
00000000B
006FH
ADDL
8/10- ビット A/D コンバータデータレジスタ ( 下位 )
R/W
00000000B
0070H
—
0071H
FSR2
0072H
FSR
0073H
SWRE0
0074H
FSR3
( 使用禁止 )
—
—
フラッシュメモリステータスレジスタ 2
R/W
00000000B
フラッシュメモリステータスレジスタ
フラッシュメモリセクタ書込み制御レジスタ 0
R/W
000X0000B
R/W
00000000B
R
X0000000B
フラッシュメモリステータスレジスタ 3
0075H
—
( 使用禁止 )
—
—
0076H
WREN
00000000B
0077H
WROR
R/W
00000000B
0078H
—
ワイルドレジスタアドレス比較許可レジスタ
ワイルドレジスタデータテスト設定レジスタ
レジスタバンクポインタ (RP) とダイレクトバンクポイ
ンタ (DP) のミラー
R/W
—
—
0079H
ILR0
割込みレベル設定レジスタ 0
R/W
11111111B
007AH
ILR1
割込みレベル設定レジスタ 1
R/W
11111111B
007BH
ILR2
割込みレベル設定レジスタ 2
R/W
11111111B
007CH
ILR3
割込みレベル設定レジスタ 3
R/W
11111111B
007DH
ILR4
割込みレベル設定レジスタ 4
R/W
11111111B
007EH
ILR5
割込みレベル設定レジスタ 5
R/W
11111111B
007FH
—
—
—
0F80H
WRARH0
ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 0
R/W
00000000B
0F81H
WRARL0
ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 0
R/W
00000000B
0F82H
WRDR0
ワイルドレジスタデータ設定レジスタ ch. 0
R/W
00000000B
0F83H
WRARH1
ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 1
R/W
00000000B
0F84H
WRARL1
ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 1
R/W
00000000B
0F85H
WRDR1
ワイルドレジスタデータ設定レジスタ ch. 1
R/W
00000000B
0F86H
WRARH2
ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 2
R/W
00000000B
0F87H
WRARL2
ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 2
R/W
00000000B
0F88H
WRDR2
ワイルドレジスタデータ設定レジスタ ch. 2
R/W
00000000B
752
( 使用禁止 )
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
付録
付録 A I/O マップ
MB95390H シリーズ
表 A-1
I/O マップ (4 / 6)
アドレスレジスタ略称
0F89H
—
～
0F91H
レジスタ名
R/W
初期値
( 使用禁止 )
—
—
0F92H
T01CR0
8/16 ビット複合タイマ 01 状態制御レジスタ 0
R/W
00000000B
0F93H
T00CR0
8/16 ビット複合タイマ 00 状態制御レジスタ 0
R/W
00000000B
0F94H
T01DR
8/16 ビット複合タイマ 01 データレジスタ
R/W
00000000B
0F95H
T00DR
8/16 ビット複合タイマ 00 データレジスタ
R/W
00000000B
0F96H
TMCR0
8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ R/W
00000000B
0F97H
T11CR0
8/16 ビット複合タイマ 11 状態制御レジスタ 0
R/W
00000000B
0F98H
T10CR0
8/16 ビット複合タイマ 10 状態制御レジスタ 0
R/W
00000000B
0F99H
T11DR
8/16 ビット複合タイマ 11 データレジスタ
R/W
00000000B
0F9AH
T10DR
8/16 ビット複合タイマ 10 データレジスタ
R/W
00000000B
0F9BH
TMCR1
8/16 ビット複合タイマ 10/11 タイマモード制御レジスタ R/W
00000000B
0F9CH
PPS01
8/16 ビット PPG01 周期設定バッファレジスタ
R/W
11111111B
0F9DH
PPS00
8/16 ビット PPG00 周期設定バッファレジスタ
R/W
11111111B
0F9EH
PDS01
8/16 ビット PPG01 デューティ設定バッファレジスタ
R/W
11111111B
0F9FH
PDS00
8/16 ビット PPG00 デューティ設定バッファレジスタ
R/W
11111111B
0FA0H
PPS11
8/16 ビット PPG11 周期設定バッファレジスタ
R/W
11111111B
0FA1H
PPS10
8/16 ビット PPG10 周期設定バッファレジスタ
R/W
11111111B
0FA2H
PDS11
8/16 ビット PPG11 デューティ設定バッファレジスタ
R/W
11111111B
0FA3H
PDS10
8/16 ビット PPG10 デューティ設定バッファレジスタ
R/W
11111111B
0FA4H
PPGS
8/16 ビット PPG 起動レジスタ
R/W
00000000B
0FA5H
REVC
8/16 ビット PPG 出力反転レジスタ
R/W
00000000B
0FA6H
PPS21
8/16 ビット PPG21 周期設定バッファレジスタ
R/W
11111111B
0FA7H
PPS20
8/16 ビット PPG20 周期設定バッファレジスタ
R/W
11111111B
R/W
00000000B
R/W
00000000B
0FA8H
0FA9H
TMRH1
TMRLRH1
TMRL1
TMRLRL1
16 ビットリロードタイマタイマレジスタ ( 上位 )
16 ビットリロードタイマリロードレジスタ ( 上位 )
16 ビットリロードタイマタイマレジスタ ( 下位 )
16 ビットリロードタイマリロードレジスタ ( 下位 )
0FAAH
PDS21
8/16 ビット PPG21 デューティ設定バッファレジスタ
R/W
11111111B
0FABH
PDS20
8/16 ビット PPG20 デューティ設定バッファレジスタ
R/W
11111111B
—
—
0FACH
～
0FAFH
—
( 使用禁止 )
0FB0H
PDCRH1
16 ビット PPG ダウンカウンタレジスタ ( 上位 )
R
00000000B
0FB1H
PDCRL1
16 ビット PPG ダウンカウンタレジスタ ( 下位 )
R
00000000B
0FB2H
PCSRH1
16 ビット PPG 周期設定バッファレジスタ ( 上位 )
R/W
11111111B
0FB3H
PCSRL1
16 ビット PPG 周期設定バッファレジスタ ( 下位 )
R/W
11111111B
0FB4H
PDUTH1
16 ビット PPG デューティ設定バッファレジスタ ( 上位 )
R/W
11111111B
0FB5H
PDUTL1
16 ビット PPG デューティ設定バッファレジスタ ( 下位 )
R/W
11111111B
～
0FBBH
—
( 使用禁止 )
—
—
0FBCH
BGR1
R/W
00000000B
0FB6H
CM26-10129-1
LIN-UART ボーレートジェネレータレジスタ 1
FUJITSU SEMICONDUCTOR LIMITED
753
付録
付録 A I/O マップ
表 A-1
MB95390H シリーズ
I/O マップ (5 / 6)
アドレスレジスタ略称
レジスタ名
0FBDH
BGR0
LIN-UART ボーレートジェネレータレジスタ 0
R/W
初期値
00000000B
R/W
0FBEH
PSSR0
UART/SIO プリスケーラ選択レジスタ
R/W
00000000B
0FBFH
BRSR0
UART/SIO ボーレート設定レジスタ
R/W
00000000B
—
—
0FC0H
( 使用禁止 )
～
0FC1H
—
0FC2H
AIDRH
A/D 入力禁止レジスタ ( 上位 )
R/W
00000000B
0FC3H
AIDRL
A/D 入力禁止レジスタ ( 下位 )
R/W
00000000B
0FC4H
OPDBRH0
出力データバッファレジスタ ( 上位 ) ch. 0
R/W
00000000B
0FC5H
OPDBRL0
出力データバッファレジスタ ( 下位 ) ch. 0
R/W
00000000B
0FC6H
OPDBRH1
出力データバッファレジスタ ( 上位 ) ch. 1
R/W
00000000B
0FC7H
OPDBRL1
出力データバッファレジスタ ( 下位 ) ch. 1
R/W
00000000B
0FC8H
OPDBRH2
出力データバッファレジスタ ( 上位 ) ch. 2
R/W
00000000B
0FC9H
OPDBRL2
出力データバッファレジスタ ( 下位 ) ch. 2
R/W
00000000B
0FCAH
OPDBRH3
出力データバッファレジスタ ( 上位 ) ch. 3
R/W
00000000B
0FCBH
OPDBRL3
出力データバッファレジスタ ( 下位 ) ch. 3
R/W
00000000B
0FCCH
OPDBRH4
出力データバッファレジスタ ( 上位 ) ch. 4
R/W
00000000B
0FCDH
OPDBRL4
出力データバッファレジスタ ( 下位 ) ch. 4
R/W
00000000B
0FCEH
OPDBRH5
出力データバッファレジスタ ( 上位 ) ch. 5
R/W
00000000B
0FCFH
OPDBRL5
出力データバッファレジスタ ( 下位 ) ch. 5
R/W
00000000B
0FD0H
OPDBRH6
出力データバッファレジスタ ( 上位 ) ch. 6
R/W
00000000B
0FD1H
OPDBRL6
出力データバッファレジスタ ( 下位 ) ch. 6
R/W
00000000B
0FD2H
OPDBRH7
出力データバッファレジスタ ( 上位 ) ch. 7
R/W
00000000B
0FD3H
OPDBRL7
出力データバッファレジスタ ( 下位 ) ch. 7
R/W
00000000B
0FD4H
OPDBRH8
出力データバッファレジスタ ( 上位 ) ch. 8
R/W
00000000B
0FD5H
OPDBRL8
出力データバッファレジスタ ( 下位 ) ch. 8
R/W
00000000B
0FD6H
OPDBRH9
出力データバッファレジスタ ( 上位 ) ch. 9
R/W
00000000B
0FD7H
OPDBRL9
出力データバッファレジスタ ( 下位 ) ch. 9
R/W
00000000B
0FD8H
OPDBRHA
出力データバッファレジスタ ( 上位 ) ch. A
R/W
00000000B
0FD9H
OPDBRLA
出力データバッファレジスタ ( 下位 ) ch. A
R/W
00000000B
0FDAH
OPDBRHB
出力データバッファレジスタ ( 上位 ) ch. B
R/W
00000000B
0FDBH
OPDBRLB
出力データバッファレジスタ ( 下位 ) ch. B
R/W
00000000B
0FDCH
OPDUR
出力データレジスタ ( 上位 )
R
0000XXXXB
0FDDH
OPDLR
出力データレジスタ ( 下位 )
R
XXXXXXXXB
0FDEH
CPCHR
コンペアクリアレジスタ ( 上位 )
R/W
XXXXXXXXB
0FDFH
CPCLR
コンペアクリアレジスタ ( 下位 )
R/W
XXXXXXXXB
0FE0H,
0FE1H
—
—
—
0FE2H
TMBUR
タイマバッファレジスタ ( 上位 )
R
XXXXXXXXB
0FE3H
TMBLR
タイマバッファレジスタ ( 下位 )
R
XXXXXXXXB
0FE4H
CRTH
メイン CR クロックトリミングレジスタ ( 上位 )
R/W
0XXXXXXXB
0FE5H
CRTL
メイン CR クロックトリミングレジスタ ( 下位 )
R/W
00XXXXXXB
0FE6H,
0FE7H
—
—
—
754
( 使用禁止 )
( 使用禁止 )
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
付録
付録 A I/O マップ
MB95390H シリーズ
表 A-1
I/O マップ (6 / 6)
アドレスレジスタ略称
レジスタ名
0FE8H
SYSC
システム構成レジスタ
0FE9H
CMCR
クロック監視制御レジスタ
0FEAH
CMDR
0FEBH
WDTH
クロック監視データレジスタ
ウォッチドッグタイマ選択 ID レジスタ ( 上位 )
0FECH
WDTL
ウォッチドッグタイマ選択 ID レジスタ ( 下位 )
R/W
初期値
11000011B
R/W
00000000B
R
00000000B
R
XXXXXXXXB
R
XXXXXXXXB
R/W
00000000B
R/W
01000000B
—
—
R/W
( 使用禁止 )
0FEDH
0FEEH
ILSR
0FEFH
WICR
入力レベル選択レジスタ
割込み端子制御レジスタ
0FF0H
～
0FFFH
CM26-10129-1
—
( 使用禁止 )
FUJITSU SEMICONDUCTOR LIMITED
755
付録
付録 A I/O マップ
MB95390H シリーズ
• R/W アクセス表記
R/W : リード / ライト可能
R : リードオンリ
W : ライトオンリ
• 初期値表記
0
1
X
: このビットの初期値は "0" です。
: このビットの初期値は "1" です。
: このビットの初期値は不定です。
＜注意事項＞
「( 使用禁止 )」となっているアドレスには書き込まないでください。「( 使用禁止 )」のア
ドレスを読み出すと , 未定義の値が返されます。
756
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
付録
付録 B 割込み要因一覧表
MB95390H シリーズ
付録 B
割込み要因一覧表
MB95390H シリーズで使用している割込み要因一覧表を示します。
■ 割込み要因一覧表
割込み動作については ,「第 5 章 CPU」を参照してください。
表 B-1
MB95390H シリーズ
割込み要
求番号
割込み要因
ベクタテーブルの
アドレス
上位
下位
割込みレベル
設定レジスタの
ビット名
外部割込み ch. 0, ch. 4
IRQ00
FFFAH
FFFBH
L00 [1:0]
外部割込み ch. 1, ch. 5
IRQ01
FFF8H
FFF9H
L01 [1:0]
外部割込み ch. 2, ch. 6
IRQ02
FFF6H
FFF7H
L02 [1:0]
外部割込み ch. 3, ch. 7
IRQ03
FFF4H
FFF5H
L03 [1:0]
UART/SIO ch. 0, MPG (DTTI)
IRQ04
FFF2H
FFF3H
L04 [1:0]
8/16 ビット複合タイマ ch. 0 ( 下位 )
IRQ05
FFF0H
FFF1H
L05 [1:0]
8/16 ビット複合タイマ ch. 0 ( 上位 )
IRQ06
FFEEH
FFEFH
L06 [1:0]
LIN-UART ( 受信 )
IRQ07
FFECH
FFEDH
L07 [1:0]
LIN-UART ( 送信 )
IRQ08
FFEAH
FFEBH
L08 [1:0]
8/16 ビット PPG ch. 1 ( 下位 )
IRQ09
FFE8H
FFE9H
L09 [1:0]
8/16 ビット PPG ch. 1 ( 下位 )
IRQ10
FFE6H
FFE7H
L10 [1:0]
8/16 ビット PPG ch. 2 ( 上位 )
IRQ11
FFE4H
FFE5H
L11 [1:0]
8/16 ビット PPG ch. 0 ( 上位 )
IRQ12
FFE2H
FFE3H
L12 [1:0]
8/16 ビット PPG ch. 0 ( 下位 )
IRQ13
FFE0H
FFE1H
L13 [1:0]
8/16 ビット複合タイマ ch. 1 ( 上位 )
IRQ14
FFDEH
FFDFH
L14 [1:0]
8/16 ビット PPG ch. 2 ( 下位 )
IRQ15
FFDCH
FFDDH
L15 [1:0]
16 ビットリロードタイマ ch. 1, MPG
( 書込みタイミング / コンペアクリア ),
I2C
IRQ16
FFDAH
FFDBH
L16 [1:0]
16 ビット PPG タイマ ch. 1, MPG
( 位置検出 / コンペア一致 )
IRQ17
FFD8H
FFD9H
L17 [1:0]
8/10 ビット A/D コンバータ
IRQ18
FFD6H
FFD7H
L18 [1:0]
タイムベースタイマ
IRQ19
FFD4H
FFD5H
L19 [1:0]
時計プリスケーラ
IRQ20
FFD2H
FFD3H
L20 [1:0]
IRQ21
FFD0H
FFD1H
L21 [1:0]
8/16 ビット複合タイマ ch. 1 ( 下位 )
IRQ22
FFCEH
FFCFH
L22 [1:0]
フラッシュメモリ
IRQ23
FFCCH
FFCDH
L23 [1:0]
―
CM26-10129-1
FUJITSU SEMICONDUCTOR LIMITED
同一レベルの
割込み要因の
優先順位
( 同時発生時 )
高
低
757
付録
付録 C メモリマップ
付録 C
MB95390H シリーズ
メモリマップ
MB95390H シリーズのメモリマップを示します。
■ メモリマップ
図 C-1 各品種のメモリマップ
MB95F394H/F394K
0000H
MB95F396H/F396K
0000H
0000H
I/O
0080H
0090H
0100H
アクセス禁止
RAM 496バイト
I/O
0080H
0090H
0100H
レジスタ
0200H
0280H
MB95F398H/F398K
I/O
アクセス禁止
RAM 1008バイト
0080H
0090H
0100H
レジスタ
アクセス禁止
RAM 2032バイト
レジスタ
0200H
0200H
0480H
アクセス禁止
0F80H
アクセス禁止
拡張 I/O
1000H
2000H
0880H
0F80H
フラッシュ4 Kバイト
0F80H
拡張 I/O
1000H
2000H
アクセス禁止
拡張 I/O
フラッシュ4 Kバイト
1000H
空き領域
空き領域
7FFFH
フラッシュ60 Kバイト
フラッシュ32 Kバイト
BFFFH
フラッシュ16 Kバイト
FFFFH
FFFFH
パラメータ
FFFFH
フラッシュメモリ
RAM
MB95F394H/F394K
20K バイト
496 バイト
MB95F396H/F396K
36K バイト
1008 バイト
MB95F398H/F398K
60K バイト
2032 バイト
品名
758
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
付録
付録 D MB95390H シリーズの端子状態
MB95390H シリーズ
付録 D
MB95390H シリーズの端子状態
表 D-1 に各モードでの MB95390H シリーズの端子状態を示します。
■ 各モードにおける端子状態
表 D-1
端子名
PF0/X0
PF1/X1
各モードにおける端子状態 (1 / 3)
通常動作
スリープ
モード
ストップモード
SPL=0
SPL=1
時計モード
SPL=0
SPL=1
リセット時
発振入力
発振入力
Hi-Z
入出力
ポート *4
入出力
ポート *4
- Hi-Z
- 前の状態保持 - Hi-Z
- 前の状態保持 - Hi-Z
- 入力許可 *1
*2*4
*2*4
*2*4
*2*4
( ただし機能
- 入力遮断
- 入力遮断
- 入力遮断
- 入力遮断
しません )
発振入力
発振入力
Hi-Z
入出力
ポート *4
入出力
ポート *4
- Hi-Z
- 前の状態保持 - Hi-Z
- 前の状態保持 - Hi-Z
- 入力許可 *1
( ただし機能
- 入力遮断 *2*4 - 入力遮断 *2*4 - 入力遮断 *2*4 - 入力遮断 *2*4
しません )
発振入力
発振入力
Hi-Z
Hi-Z
Hi-Z
Hi-Z
Hi-Z
Hi-Z
Hi-Z
Hi-Z
Hi-Z
Hi-Z
—
—
—
- Hi-Z ( ただし
- Hi-Z( ただし
- Hi-Z
プルアップ制
プルアップ制
- 前の状態保持
- 前の状態保持
- 入力許可 *1
御の設定は有
御の設定は有
*2*4
*2*4
( ただし機能
- 入力遮断
- 入力遮断
効)
効)
しません )
*2*4
*2*4
- 入力遮断
- 入力遮断
—
Hi-Z
Hi-Z
Hi-Z
Hi-Z
入出力
ポート *4/
周辺機能
入出力
入出力
ポート *4/
周辺機能
入出力
発振入力
発振入力
入出力
ポート *4/
周辺機能
入出力
入出力
ポート *4/
周辺機能
入出力
機能入出力
リセット入力リセット入力
入出力
ポート /
周辺機能
入出力
入出力
ポート /
周辺機能
入出力
- Hi-Z ( ただし
- Hi-Z( ただし
- Hi-Z
プルアップ制
プルアップ制
- 前の状態保持
- 前の状態保持
- 入力許可 *1
御の設定は有
御の設定は有
*2
( ただし機能
- 入力遮断 *2
入力遮断
効)
効)
しません )
- 入力遮断 *2
- 入力遮断 *2
P62/TO10/
入出力
PPG00/OPT0 ポート /
P63/TO11/
周辺機能
PPG01/OPT1 入出力
入出力
ポート /
周辺機能
入出力
- 前の状態保持 - Hi-Z
- 入力遮断 *3
- 入力遮断 *3
入出力
P64/EC1/
ポート /
PPG10/OPT2 周辺機能
入出力
入出力
ポート /
周辺機能
入出力
- 前の状態保持 - 入力遮断 *2
( ただし外部
割込み許可の
場合 , 外部割
込み入力可能 ) -
P65/PPG11/
OPT3
入出力
ポート /
周辺機能
入出力
- 前の状態保持 - Hi-Z
- 入力遮断 *3
- 入力遮断 *3
PG1/X0A/
SNI1
PG2/X1A/
SNI2
PF2/RST
P60/DTTI
P61/TI1
入出力
ポート /
P66/PPG1/
周辺機能
PPG20/OPT4 入出力
CM26-10129-1
- Hi-Z ( ただし
- Hi-Z( ただし
- Hi-Z
プルアップ制
プルアップ制
- 前の状態保持
- 前の状態保持
- 入力許可 *1
御の設定は有
御の設定は有
*2*4
*2*4
( ただし機能
- 入力遮断
- 入力遮断
効)
効)
しません )
- 入力遮断 *2*4
- 入力遮断 *2*4
リセット入力
リセット入力
リセット入力
リセット入力 *3
- Hi-Z
- 前の状態保持 - Hi-Z
- 入力遮断 *3
- 入力遮断 *3
Hi-Z ( ただし - 前の状態保持外部割込み許 - 入力遮断 *2
可の場合 , 外
( ただし外部
部割込み入力割込み許可の
可能 )
場合 , 外部割
込み入力可能 ) 入力遮断 *2
- 入力許可 *1
( ただし機能
しません )
Hi-Z( ただし
外部割込み許 - Hi-Z
可の場合 , 外 - 入力許可 *1
部割込み入力 ( ただし機能
可能 )
しません )
入力遮断 *2
- Hi-Z
- 前の状態保持 - Hi-Z
- 入力遮断 *3
- 入力遮断 *3
FUJITSU SEMICONDUCTOR LIMITED
- 入力許可 *1
( ただし機能
しません )
759
付録
付録 D MB95390H シリーズの端子状態
表 D-1
端子名
MB95390H シリーズ
各モードにおける端子状態 (2 / 3)
通常動作
スリープ
モード
ストップモード
SPL=0
SPL=1
時計モード
SPL=0
SPL=1
リセット時
入出力
P67/TRG1/ ポート /
PPG21/OPT5 周辺機能
入出力
入出力
ポート /
周辺機能
入出力
- 前の状態保持 - 入力遮断 *2
( ただし外部
割込み許可の
場合 , 外部割
込み入力可能 )
P10/PPG10
入出力
ポート /
周辺機能
入出力
- Hi-Z ( ただし
- Hi-Z( ただし
- Hi-Z
プルアップ制
プルアップ制
- 前の状態保持
- 前の状態保持
- 入力許可 *1
御の設定は有
御の設定は有
*2
( ただし機能
- 入力遮断 *2
入力遮断
効)
効)
しません )
*2
*2
- 入力遮断
- 入力遮断
P11/PPG11
P12/DBG
入出力
ポート /
周辺機能
入出力
入出力
入出力
- 前の状態保持 - Hi-Z
ポート / 周辺ポート / 周辺
- 入力遮断 *1
- 入力遮断 *1
機能入出力
機能入出力
P13/PPG00
P14/PPG01
P15/PPG20
P16/PPG21
Hi-Z
入力遮断 *2
( ただし外部
割込み許可の
場合 , 外部割
込み入力可能 )
入出力
入出力
- 前の状態保持
ポート / 周辺ポート / 周辺
- 入力遮断 *2
機能入出力
機能入出力
P17/SNI0
前の状態保持入力遮断 *2
( ただし外部
割込み許可の
場合 , 外部割
込み入力可能 )
Hi-Z
入力遮断 *2
( ただし外部割込み許可の
場合 , 外部割
込み入力可能 )
Hi-Z
入力許可 *1
( ただし機能
しません )
- Hi-Z
- 前の状態保持 - Hi-Z
- 入力遮断
*1
- 入力遮断
- 入力許可 *1
( ただし機能
しません )
*1
- Hi-Z( ただし
- Hi-Z( ただし
- Hi-Z
プルアップ制
プルアップ制
- 前の状態保持
- 入力許可 *1
御の設定は有
御の設定は有
*2
( ただし機能
- 入力遮断
効)
効)
しません )
*2
*2
- 入力遮断
- 入力遮断
P00/INT00/
AN00
P01/INT01/
AN01
P02/INT02/
AN02
P03/INT03/
AN03
P04/INT04/
AN04/
HCLK1
P05/INT05/
AN05/
HCLK2/
- Hi-Z ( ただし
プルアップ制
- 前の状態保持
- 前の状態保持
御の設定は有
- 入力遮断 *2
入出力
入出力
- 入力遮断 *2
効)
( ただし外部
( ただし外部
ポート / 周辺ポート / 周辺
- 入力遮断 *2
割込み許可の
割込み許可の
機能入出力 / 機能入出力 /
( ただし外部
場合 , 外部割
アナログ入力アナログ入力場合 , 外部割
割込み許可の
込み入力可能 )
込み入力可能 )
場合 , 外部割
込み入力可能 )
Hi-Z( ただし
プルアップ制
御の設定は有
効)
- Hi-Z
入力遮断 *2
*2
( ただし外部 - 入力遮断
割込み許可の
場合 , 外部割
込み入力可能 )
P06/INT06/
AN06
P07/INT07/
AN07
入出力
入出力
- 前の状態保持
ポート /
ポート /
- 入力遮断 *2
アナログ入力アナログ入力
- Hi-Z ( ただし
- Hi-Z ( ただし
- Hi-Z
プルアップ制
プルアップ制
- 前の状態保持
- 入力許可 *1
御の設定は有
御の設定は有
*2
( ただし機能
入力遮断
効)
効)
しません )
*2
*2
- 入力遮断
- 入力遮断
P44/TO1
入出力
入出力
- 前の状態保持
ポート / 周辺ポート / 周辺
- 入力遮断 *2
機能入出力
機能入出力
- Hi-Z ( ただし
- Hi-Z ( ただし
- Hi-Z
プルアップ制
プルアップ制
- 前の状態保持
- 入力許可 *1
御の設定は有
御の設定は有
*2
( ただし機能
- 入力遮断
効)
効)
しません )
*2
*2
- 入力遮断
- 入力遮断
P45/SCK
- Hi-Z ( ただし
プルアップ制
- 前の状態保持
- 前の状態保持
御の設定は有
- 入力遮断 *2
- 入力遮断 *2
効)
入出力
入出力
( ただし外部
( ただし外部
ポート / 周辺ポート / 周辺
- 入力遮断 *2
割込み許可の
割込み許可の
( ただし外部
機能入出力
機能入出力
場合 , 外部割
場合 , 外部割
割込み許可の
込み入力可能 )
込み入力可能 )
場合 , 外部割
込み入力可能 )
P40/AN08
P41/AN09
P42/AN10
P43/AN11
760
FUJITSU SEMICONDUCTOR LIMITED
Hi-Z ( ただし
プルアップ制
御の設定は有
効)
入力遮断 *2
( ただし外部
割込み許可の
場合 , 外部割
込み入力可能 )
Hi-Z
入力許可 *1
( ただし機能
しません )
CM26-10129-1
付録
付録 D MB95390H シリーズの端子状態
MB95390H シリーズ
表 D-1
端子名
各モードにおける端子状態 (3 / 3)
通常動作
スリープ
モード
ストップモード
SPL=0
SPL=1
時計モード
SPL=0
SPL=1
- Hi-Z ( ただし
- Hi-Z ( ただし
- Hi-Z
プルアップ制
プルアップ制
- 前の状態保持
- 入力許可 *1
御の設定は有
御の設定は有
*2
( ただし機能
- 入力遮断
効)
効)
しません )
*2
*2
- 入力遮断
- 入力遮断
P46/SOT
入出力
入出力
- 前の状態保持
ポート / 周辺ポート / 周辺
- 入力遮断 *2
機能入出力
機能入出力
P47/SIN
- Hi-Z ( ただし
プルアップ制
- 前の状態保持
- 前の状態保持
御の設定は有
- 入力遮断 *2
- 入力遮断 *2
効
)
入出力
入出力
( ただし外部
( ただし外部
ポート / 周辺ポート / 周辺
- 入力遮断 *2
割込み許可の
割込み許可の
( ただし外部
機能入出力
機能入出力
場合 , 外部割
場合 , 外部割
割込み許可の
込み入力可能 )
込み入力可能 )
場合 , 外部割
込み入力可能 )
P70/TO00
P71/TO01
P72/SCL
P73/SDA
P74/EC0
P75/UCK0
入出力
入出力
- 前の状態保持
ポート / 周辺ポート / 周辺
- 入力遮断 *2
機能入出力
機能入出力
リセット時
Hi-Z ( ただし
プルアップ制
御の設定は有
効)
入力遮断 *2
( ただし外部
割込み許可の
場合 , 外部割
込み入力可能 )
Hi-Z
入力許可 *1
( ただし機能
しません )
- Hi-Z ( ただし
- Hi-Z ( ただし
- Hi-Z
プルアップ制
プルアップ制
- 前の状態保持
- 入力許可 *1
御の設定は有
御の設定は有
*2
( ただし機能
入力遮断
効)
効)
しません )
*2
*2
- 入力遮断
- 入力遮断
- 前の状態保持 - 入力遮断 *2
入出力
入出力
( ただし外部
ポート / 周辺ポート / 周辺
割込み許可の
機能入出力
機能入出力
場合 , 外部割
込み入力可能 )
前の状態保持入力遮断 *2
( ただし外部
割込み許可の
場合 , 外部割
込み入力可能 )
入力遮断 *2
( ただし外部割込み許可の
場合 , 外部割
込み入力可能 )
- Hi-Z ( ただし
プルアップ制
- 前の状態保持
- 前の状態保持
御の設定は有
- 入力遮断 *2
- 入力遮断 *2
効)
入出力
入出力
( ただし外部
( ただし外部
ポート / 周辺ポート / 周辺
- 入力遮断 *2
割込み許可の
割込み許可の
( ただし外部
機能入出力
機能入出力
場合 , 外部割
場合 , 外部割
割込み許可の
込み入力可能 )
込み入力可能 )
場合 , 外部割
込み入力可能 )
Hi-Z ( ただし
プルアップ制
御の設定は有
効)
*2
入力遮断
( ただし外部
割込み許可の
場合 , 外部割
込み入力可能 )
Hi-Z
入力遮断 *2
( ただし外部
割込み許可の
場合 , 外部割
込み入力可能 )
Hi-Z
Hi-Z
入力許可 *1
( ただし機能
しません )
Hi-Z
入力許可 *1
( ただし機能
しません )
- Hi-Z ( ただし
- Hi-Z ( ただし
- Hi-Z
プルアップ制
プルアップ制
- 前の状態保持
- 入力許可 *1
御の設定は有
御の設定は有
*2
( ただし機能
入力遮断
効)
効)
しません )
- 入力遮断 *2
- 入力遮断 *2
P76/UO0
入出力
入出力
- 前の状態保持
ポート / 周辺ポート / 周辺
- 入力遮断 *2
機能入出力
機能入出力
P77/UI0
- Hi-Z ( ただし
プルアップ制
- 前の状態保持
- 前の状態保持
御の設定は有
- 入力遮断 *2
- 入力遮断 *2
効)
入出力
入出力
( ただし外部
( ただし外部
ポート / 周辺ポート / 周辺
- 入力遮断 *2
割込み許可の
割込み許可の
( ただし外部
機能入出力
機能入出力
場合 , 外部割
場合 , 外部割
割込み許可の
込み入力可能 )
込み入力可能 )
場合 , 外部割
込み入力可能 )
Hi-Z ( ただし
プルアップ制
御の設定は有
効)
*2
入力遮断
( ただし外部
割込み許可の
場合 , 外部割
込み入力可能 )
Hi-Z
入力許可 *1
( ただし機能
しません )
SPL: スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL)
Hi-Z: ハイインピーダンス
*1: 「入力許可」
とは , 入力機能が許可されている状態であることを意味します。入力機能が許可されて
いる間 , 外部入力によるリークを回避するためにプルアップまたはプルダウン処理を行う必要が
あります。端子を出力ポートとして使用した場合 , その端子状態は他のポートの端子状態と同じで
CM26-10129-1
FUJITSU SEMICONDUCTOR LIMITED
761
付録
付録 D MB95390H シリーズの端子状態
MB95390H シリーズ
す。
*2:「入力遮断」
とは , 端子からの直接の入力ゲート動作が禁止されていることを意味します。
*3: PF2/RST がリセット端子として設定されている場合の端子状態
*4: これらの端子が GPIO として設定されている場合の端子状態
762
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
付録
付録 E 命令概要
MB95390H シリーズ
付録 E 命令概要
F2MC-8FX に使用している命令について説明します。
■ F2MC-8FX の命令の概要
F2MC-8FX には , 140 種類の 1 バイト命令 ( マップとしては 256 バイト ) があり , 命令
とそれに続くオペランドによって命令コードを構成します。
付図 E-1 に命令コードと命令マップの対応について示します。
付図 E-1 命令コードと命令マップの対応
命令によって0～2バイトを与える
命令コード　1バイト
命令
オペランド
上位4ビット
オペランド
［命令マップ］
下位4ビット
• 命令は転送系 , 演算系 , 分岐系 , その他の 4 つに分類されます。
• アドレッシングには各種の方法があり , 命令の選択とオペランド指定により 10 種類
のアドレッシングを選択できます。
• ビット操作命令を備えており , リードモディファイライト動作が可能です。
• 特殊な動作を指示する命令があります。
管理番号 : CM26-00118-1
CM26-10129-1
FUJITSU SEMICONDUCTOR LIMITED
763
付録
付録 E 命令概要
MB95390H シリーズ
■ 命令の表示記号の説明
付表 E-1 に , この付録 E の命令コードの説明で使用している記号の説明を示します。
付表 E-1 命令一覧表の記号の説明
表記
意味
dir
ダイレクトアドレス (8 ビット長 )
off
オフセット (8 ビット長 )
ext
エクステンドアドレス (16 ビット長 )
#vct
ベクタテーブル番号 (3 ビット長 )
#d8
イミディエートデータ (8 ビット長 )
#d16
イミディエートデータ (16 ビット長 )
dir:b
ビットダイレクトアドレス (8 ビット長 :3 ビット長 )
rel
分岐相対アドレス (8 ビット長 )
@
レジスタ間接 ( 例 :@A,@IX,@EP)
A
アキュムレータ ( 使用する命令によって 8 ビット長か 16 ビット長かが決まる )
AH
アキュムレータの上位 8 ビット (8 ビット長 )
AL
アキュムレータの下位 8 ビット (8 ビット長 )
T
テンポラリアキュムレータ ( 使用する命令によって 8 ビット長か 16 ビット長かが決まる )
TH
テンポラリアキュムレータの上位 8 ビット (8 ビット長 )
TL
テンポラリアキュムレータの下位 8 ビット (8 ビット長 )
IX
インデックスレジスタ (16 ビット長 )
EP
エクストラポインタ (16 ビット長 )
PC
プログラムカウンタ (16 ビット長 )
SP
スタックポインタ (16 ビット長 )
PS
プログラムステータス (16 ビット長 )
dr
アキュムレータまたはインデックスレジスタのいずれか (16 ビット長 )
CCR
コンディションコードレジスタ (8 ビット長 )
RP
レジスタバンクポインタ (5 ビット長 )
DP
ダイレクトバンクポインタ (3 ビット長 )
Ri
汎用レジスタ (8 ビット長 , i=0 ～ 7)
×
×が即値データそのものであることを示す
( 使用する命令によって 8 ビット長か 16 ビット長かが決まる )
(×)
×の中身がアクセスの対象であることを示す
( 使用する命令によって 8 ビット長か 16 ビット長かが決まる )
(( × ))
×の中身が示すアドレスがアクセスの対象であることを示す
( 使用する命令によって 8 ビット長か 16 ビット長かが決まる )
764
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
付録
付録 E 命令概要
MB95390H シリーズ
■ 命令一覧表の項目の説明
付表 E-2 命令一覧表の項目の説明
項目
CM26-10129-1
説明
MNEMONIC
命令のアセンブル記述を表します。
～
命令のサイクル数を示します。1 命令サイクルは 1 マシンサイク
ルです。
( 注意事項 )
命令のサイクル数は , 直前の命令によって 1 サイクル延期される
場合があります。また , I/O 領域へのアクセスでは , 命令のサイク
ル数が延長される場合があります。
#
命令のバイト数を示します。
動作
命令の動作を示します。
TL, TH, AH
TL, TH, AH の各命令実行時の内容の変化 (A から T への自動転送 )
を示します。欄内の記号は以下のものを , それぞれ示します。
・－は変化なし
・dH は動作に記述したデータの上位 8 ビット
・AL と AH はその命令実行直前の AL と AH の内容になること
・00 は 00 になること
N, Z, V, C
それぞれに対応するフラグが変化する命令を示します。欄内の記
号は以下のものを , それぞれ表します。
・－：変化しないこと
・＋：変化すること
・R："0" になること
・S："1" になること
OP CODE
命令のコードを示します。該当命令が複数のコードを占める場合
は , 次のような記載規約に則っています。
【例】　48 ～ 4F ← これは 48, 49, …… 4F を示します。
FUJITSU SEMICONDUCTOR LIMITED
765
付録
付録 E 命令概要
E.1
MB95390H シリーズ
アドレッシング
F2MC-8FX には , 次の 10 種類のアドレッシングがあります。
• ダイレクトアドレッシング
• エクステンドアドレッシング
• ビットダイレクトアドレッシング
• インデックスアドレッシング
• ポインタアドレッシング
• 汎用レジスタアドレッシング
• イミディエートアドレッシング
• ベクタアドレッシング
• 相対アドレッシング
• インヘレントアドレッシング
■ アドレッシングの説明
● ダイレクトアドレッシング
命令表中で "dir" と示したアドレッシングで , ダイレクト領域 "0000H" ～ "047FH" をア
クセスする際に使用します。このアドレッシングでは , オペランドアドレスが "00H" ～
"7FH"の場合,"0000H"～"007FH"にアクセスします。また, オペランドアドレスが"80H"～
"FFH" の場合 , ダイレクトバンクポインタ DP の設定により "0080H" ～ "047FH" にアク
セスがマッピングできます。付図 E.1-1 に例を示します。
付図 E.1-1 ダイレクトアドレッシング例
MOV 92H, A
DP 001B
0 1 1 2H
A
4 5H
4 5H
● エクステンドアドレッシング
命令表の中で "ext" と示したアドレッシングで , 64K バイト全体の領域をアクセスすると
きに使用します。このアドレッシングでは , 第 1 オペランドでアドレスの上位 1 バイト
を , 第 2 オペランドでアドレスの下位 1 バイトを指定します。
付図 E.1-2 に例を示します。
付図 E.1-2 エクステンドアドレッシング例
MOVW
766
A, 1 2 3 4H
1 2 3 4H
5 6H
1 2 3 5H
7 8H
A
5 6 7 8H
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
付録
付録 E 命令概要
MB95390H シリーズ
● ビットダイレクトアドレッシング
命令表中で "dir:b" と示したアドレッシングで , ダイレクト領域 "0000H" ～ "047FH" を
ビット単位でアクセスする際に使用します。このアドレッシングでは , オペランドアド
レスが "00H" ～ "7FH" の場合 , "0000H" ～ "007FH" にアクセスします。また , オペラン
ドアドレスが "80H" ～ "FFH" の場合 , ダイレクトバンクポインタ DP の設定により
"0080H" ～ "047FH" にアクセスがマッピングできます。指定したアドレス内のビットの
位置は命令コードの下位 3 ビットの値で指定します。
付図 E.1-3 に例を示します。
付図 E.1-3 ビットダイレクトアドレッシング例
SETB
34H : 2
DP xxxB
7 6 5 4 3 2 1 0
0 0 3 4H
XXXXX1XXB
● インデックスアドレッシング
命令表の中で "@IX ＋ off" と示したアドレッシングで , 64K バイト全体の領域をアクセ
スするときに使用します。このアドレッシングでは , 第 1 オペランドの内容を符号拡張
した上で IX( インデックスレジスタ ) に加算してその結果をアドレスとします。付図
E.1-4 に例を示します。
付図 E.1-4 インデックスアドレッシング例
MOVW A, @IX+ 5AH
IX 2 7 A 5H
2 7 F FH
1 2H
2 8 0 0H
3 4H
A
1 2 3 4H
● ポインタアドレッシング
命令表の中で "@EP" と示したアドレッシングで , 64K バイト全体の領域をアクセスす
るときに使用します。このアドレッシングでは , EP( エクストラポインタ ) の内容をア
ドレスとします。付図 E.1-5 に例を示します。
付図 E.1-5 ポインタアドレッシング例
MOVW A, @EP
EP
2 7 A 5H
2 7 A 5H
1 2H
2 7 A 6H
3 4H
A
1 2 3 4H
● 汎用レジスタアドレッシング
命令表の中で "Ri" と示したアドレッシングで , 汎用レジスタ領域のレジスタバンクを
アクセスするときに使用します。このアドレッシングでは , アドレスの上位 1 バイトは
"01" に固定し , 下位 1 バイトを RP( レジスタバンクポインタ ) の内容とオペコードの下
位 3 ビットから作成し , このアドレスに対してアクセスを行います。付図 E.1-6 に例を
示します。
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767
付録
付録 E 命令概要
MB95390H シリーズ
付図 E.1-6 汎用レジスタアドレッシング例
MOV A, R 6
RP
0 1 0 1 0B
0 1 5 6H
A
A BH
A BH
● イミディエートアドレッシング
命令表の中で "#d8" と示したアドレッシングで , 即値データを必要とするときに使用し
ます。このアドレッシングでは , オペランドがそのまま即値データになります。バイト /
ワードの指定はオペコードにより決まります。付図 E.1-7 に例を示します。
付図 E.1-7 イミディエートアドレッシング例
MOV A, #56H
A
5 6H
● ベクタアドレッシング
命令表の中で "#vct" と示したアドレッシングで , テーブル内に登録したサブルーチン
アドレスに分岐するときに使用します。このアドレッシングでは , オペコード内に
"#vct" の情報を含み , 付表 E.1-1 に示す対応でテーブルのアドレスを作成します。
付表 E.1-1 "#vct" に対応したベクタテーブルアドレス
#vct
ベクタテーブルアドレス ( ジャンプ先上位アドレス : 下位アドレス )
0
FFC0H : FFC1H
1
FFC2H : FFC3H
2
FFC4H : FFC5H
3
FFC6H : FFC7H
4
FFC8H : FFC9H
5
FFCAH : FFCBH
6
FFCCH : FFCDH
7
FFCEH : FFCFH
付図 E.1-8 に例を示します。
付図 E.1-8 ベクタアドレッシング例
CALLV
#5
（変換）
768
F F C AH
F EH
F F C BH
D CH
PC
F E D CH
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付録
付録 E 命令概要
MB95390H シリーズ
● 相対アドレッシング
命令表の中で "rel" と示したアドレッシングで , PC( プログラムカウンタ ) の前後 128 バ
イトの領域に分岐するときに使用します。このアドレッシングでは , オペランドの内容
を PC に符号付きで加算し , その結果を PC に格納します。付図 E.1-9 に例を示します。
付図 E.1-9 相対アドレッシング例
BNE FEH
旧PC
9ABCH + FFFEH
9 A B CH
新PC
9 A B AH
この例では , BNE のオペコードが格納されているアドレスへジャンプするので , 結果と
して無限ループになります。
● インヘレントアドレッシング
命令表の中でオペランドを持たないアドレッシングで,オペコードで決まる動作を行う
ときに使用します。このアドレッシングでは , 動作が命令ごとに異なります。
付図 E.1-10 に例を示します。
付図 E.1-10 インヘレントアドレッシング例
NOP
旧PC
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9 A B CH
新PC
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9 A B DH
769
付録
付録 E 命令概要
E.2
MB95390H シリーズ
特殊な命令について
アドレッシング以外の特殊な命令について説明します。
■ 特殊な命令について
● JMP　@A
この命令は , A( アキュムレータ ) の内容をアドレスとして PC( プログラムカウンタ ) へ
分岐するというものです。N 個のジャンプ先をテーブル上に並べておき , その内容のい
ずれか 1 つを選択して A に転送します。この命令を実行することで N 分岐処理が行え
ます。
付図 E.2-1 に概要図を示します。
付図 E.2-1 JMP　@A
（実行前）
（実行後）
A
1 2 3 4H
A
1 2 3 4H
旧 PC
X X X XH
新PC
1 2 3 4H
● MOVW　A,PC
この命令は ,"JMP @A" と反対の動作を行うものです。すなわち , PC の内容を A に格納
するものです。メインルーチン内でこの命令を実行しておき , 特定のサブルーチンを呼
び出すような設定において , そのサブルーチン内で A の内容が決められた値になって
いることを確認することができます。予想できない部分からの分岐でないことが識別
でき , 暴走判断に使用することができます。
付図 E.2-2 に概要図を示します。
付図 E.2-2 MOVW　A,PC
（実行前）
（実行後）
A
X X X XH
A
1 2 3 4H
旧PC
1 2 3 3H
新PC
1 2 3 4H
この命令を実行したときの A の内容は , この命令のオペコードが格納されているアド
レスではなく , 次の命令が格納されているアドレスと同じ値になります。したがって ,
付図 E.2-2 では A に格納した値 "1234H" は「MOVW　A,PC」の次のオペコードが格納
されているアドレスに一致します。
● MULU A
この命令は , AL( アキュムレータの下位 8 ビット ) と TL( テンポラリアキュムレータの
下位 8 ビット ) を符号なしで掛け合わせ , 16 ビット長の結果を A に格納します。T( テ
ンポラリアキュムレータ ) の内容は変化しません。演算に関して , 実行前の AH( アキュ
ムレータの 8 上位ビット ), TH( テンポラリアキュムレータの上位 8 ビット ) の内容は
使用していません。フラグは変化しないので , 乗算の結果によって分岐するときには注
意が必要です。
770
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付録
付録 E 命令概要
MB95390H シリーズ
付図 E.2-3 に概要図を示します。
付図 E.2-3 MULU　A
（実行前）
（実行後）
A
5 6 7 8H
A
1 8 6 0H
T
1 2 3 4H
T
1 2 3 4H
● DIVU　A
この命令は , T の 16 ビットを A の 16 ビットで符号なしデータとして割り , 結果を 16
ビットとして A に , 余りも 16 ビットとして T に格納するものです。実行前の A の値
が "0" の場合 , ゼロ除算が実行されたことを示すために Z フラグが "1" になります。そ
の他のフラグは変化しないので除算の結果によって分岐するときには注意が必要で
す。
付図 E.2-4 に概要図を示します。
付図 E.2-4 DIVU　A
（実行前）
（実行後）
A
1 2 3 4H
A
0 0 0 4H
T
5 6 7 8H
T
0 D A 8H
● XCHW　A,PC
この命令は , A と PC の内容を交換するもので , 結果として実行前の A の内容が示す番
地へ分岐します。実行後の A は ,「XCHW　A,PC」のオペコードが格納されているア
ドレスの次のアドレスの値になります。この命令は , 特にメインルーチンでテーブルを
指定し , サブルーチンで使用するときに有効です。
付図 E.2-5 に概要図を示します。
付図 E.2-5 XCHW　A,PC
（実行前）
（実行後）
A
5 6 7 8H
A
1 2 3 5H
PC
1 2 3 4H
PC
5 6 7 8H
この命令を実行したときの A の内容は , この命令のオペコードが格納されているアド
レスではなく , 次の命令が格納されているアドレスと同じ値になります。したがって ,
付図 E.2-5 では A に格納した値 "1235H" は「XCHW　A,PC」の次のオペコードが格納
されているアドレスに一致します。そのため,"1234H"ではなく"1235H"となっています。
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771
付録
付録 E 命令概要
MB95390H シリーズ
付図 E.2-6 にアセンブラ表記例を示します。
付図 E.2-6 「XCHW　A,PC」の使用例
（サブルーチン）
･･･
（メインルーチン）
A, #PUTSUB
A, PC
PUTSUB
'PUT OUT DATA', EOL
A, 1234H
PTS1
XCHW A, EP
PUSHW A
MOV A, @EP
INCW EP
MOV IO, A
･･･
MOVW
XCHW
DB
MOVW
CMP A, #EOL
BNE PTS1
POPW A
XCHW A, EP
JMP @A
ここでテーブル
データを出力
● CALLV　#vct
テーブル内に登録したサブルーチンアドレスに分岐するときに使用します。リターン
アドレス (PC の内容 ) を SP( スタックポインタ ) が示すアドレスへ退避した後 , ベクタ
アドレッシングによってベクタテーブルに記載したアドレスへ分岐します。1 バイトの
命令ですので , 頻繁に使用するサブルーチンに対してこの命令を使用することで , プロ
グラム全体のサイズを縮小することができます。
付図 E.2-7 に概要図を示します。
付図 E.2-7 CALLV　#3 の実行例
（実行前）
（実行後）
PC
5 6 7 8H
PC
F E D CH
SP
1 2 3 4H （-2）
SP
1 2 3 2H
1 2 3 2H
X XH
1 2 3 2H
5 6H
1 2 3 3H
X XH
1 2 3 3H
7 9H
F F C 6H
F EH
F F C 6H
F EH
F F C 7H
D CH
F F C 7H
D CH
この命令を実行したときにスタック領域に退避される PC の内容は , この命令のオペ
コードが格納されているアドレスではなく,次の命令が格納されているアドレスと同じ
値になります。したがって , 付図 E.2-7 ではスタック (1232H, 1233H) に退避された値
"5679H" は「CALLV #vct」の次のオペコードが格納されているアドレス ( リターンア
ドレス ) に一致します。
772
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付録
付録 E 命令概要
MB95390H シリーズ
付表 E.2-1 ベクタテーブル
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ベクタテーブルのアドレス
べクタ用途
( コール命令 )
上位
下位
CALLV #7
FFCEH
FFCFH
CALLV #6
FFCCH
FFCDH
CALLV #5
FFCAH
FFCBH
CALLV #4
FFC8H
FFC9H
CALLV #3
FFC6H
FFC7H
CALLV #2
FFC4H
FFC5H
CALLV #1
FFC2H
FFC3H
CALLV #0
FFC0H
FFC1H
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773
付録
付録 E 命令概要
MB95390H シリーズ
ビット操作命令 (SETB, CLRB)
E.3
周辺機能のレジスタには , ビット操作命令に対して , 通常の読出し動作と異なる動作
をするビットがあります。
■ リードモディファイライト動作
ビット操作命令では , レジスタまたは RAM の指定ビットのみを "1" に設定 (SETB) し
たり ,"0" にクリア (CLRB) したりできます。しかし , CPU は 8 ビット単位でデータを
取り扱うため , 実際の動作としては , 8 ビットのデータを読み出し , 指定されたビット
を変更し , 元のアドレスに書き戻す , という一連の動作 ( リードモディファイライト動
作 ) を行います。
付表 E.3-1 にビット操作命令時のバス動作を示します。
付表 E.3-1 ビット操作命令時のバス動作
CODE
MNEMONIC
～
サイクル
アドレスバス
データバス
RD
WR
RMW
A0 ～ A7
CLRB dir:b
4
A8 ～ AF
SETB dir:b
1
2
3
4
N+2
dir アドレス
dir アドレス
N+3
次の命令
データ
データ
次の次の命令
1
1
0
1
0
0
1
0
1
1
0
0
■ ビット操作命令実行時の読出し先
一部の I/O ポートや割込み要求フラグビットでは , 通常読出しによる読出し先と , リー
ドモディファイライト時の読出し先が異なります。
● I/O ポート ( ビット操作時 )
I/O ポートの中には , 通常読出し時は I/O 端子の値が読み出され , ビット操作時はポー
トデータレジスタの値が読み出されるものがあります。これは , 端子の入出力方向や端
子の状態にかかわらず , ポートデータレジスタの , ほかのビットの不用意な変化を防止
するためです。
● 割込み要求フラグビット ( ビット操作時 )
割込み要求フラグビットは,通常読出し時は割込み要求の確認用フラグビットとして機
能しますが , ビット操作時は常に "1" が読み出されます。これは , ほかのビットをビッ
ト操作したときに , 割込み要求フラグビットへの "0" の書込みによって , フラグが不用
意にクリアされるのを防止するためです。
774
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付録
付録 E 命令概要
MB95390H シリーズ
E.4
F2MC-8FX 命令一覧表
付表 E.4-1 ～付表 E.4-4 に , F2MC-8FX で使用している命令の一覧を示します。
■ 転送系命令
付表 E.4-1 転送系の命令一覧 ( １ / ２ )
№
MNEMONIC
～
#
2 (dir) ← (A)
2 ( (IX) ＋ off) ← (A)
3 (ext) ← (A)
－－－－－－－
45
－－－－－－－
46
－－－－－－－
61
1 ( (EP) ) ← (A)
1 (Ri) ← (A)
－－－－－－－
47
－－－－－－－
48 ～ 4F
2 (A) ← d8
2 (A) ← (dir)
2 (A) ← ( (IX) ＋ off)
3 (A) ← (ext)
1 (A) ← ( (A) )
AL －－＋＋－－
AL －－＋＋－－
AL －－＋＋－－
AL －－＋＋－－
AL －－＋＋－－
1 (A) ← ( (EP) )
1 (A) ← (Ri)
AL －－＋＋－－
AL －－＋＋－－
1 MOV
dir, A
3
2 MOV
3
3 MOV
@IX ＋ off, A
ext, A
4 MOV
@EP, A
2
5 MOV
Ri, A
2
4
動　作
TL TH AH N
Z
V
C OPCODE
6 MOV
A, #d8
2
7 MOV
A, dir
3
8 MOV
9 MOV
A, @IX ＋ off
A, ext
4
10 MOV
A, @A
2
11 MOV
A, @EP
2
12 MOV
A, Ri
2
13 MOV
dir, #d8
4
－－－－－－－
14 MOV
4
－－－－－－－
86
15 MOV
@IX ＋ off, #d8
@EP, #d8
3 (dir) ← d8
3 ( (IX) ＋ off) ← d8
08 ～ 0F
85
3
2 ( (EP) ) ← d8
－－－－－－－
87
16 MOV
Ri, #d8
3
2 (Ri) ← d8
2 (dir) ← (AH) , (dir ＋ 1) ← (AL)
2 ( (IX) ＋ off) ← (AH) , ( (IX) ＋ off ＋ 1) ← (AL)
－－－－－－－
－－－－－－－
88 ～ 8F
D5
－－－－－－－
D6
3 (ext) ← (AH) , (ext ＋ 1) ← (AL)
1 ( (EP) ) ← (AH) , ( (EP) ＋ 1) ← (AL)
－－－－－－－
D4
－－－－－－－
D7
1 (EP) ← (A)
3 (A) ← d16
2 (AH) ← (dir) , (AL) ← (dir ＋ 1)
－－－－－－－
AL AH dH ＋＋－－
AL AH dH ＋＋－－
AL AH dH ＋＋－－
AL AH dH ＋＋－－
E3
3
17 MOVW dir, A
4
18 MOVW @IX ＋ off, A
19 MOVW ext, A
5
20 MOVW @EP, A
3
4
21 MOVW EP, A
1
22 MOVW A, #d16
3
23 MOVW A, dir
4
24 MOVW A, @IX ＋ off
25 MOVW A, ext
4
26 MOVW A, @A
3
27 MOVW A, @EP
3
5
28 MOVW A, EP
1
29 MOVW EP, #d16
3
30 MOVW IX, A
1
31 MOVW A, IX
1
32 MOVW SP, A
1
33 MOVW A, SP
1
34 MOV
@A, T
2
35 MOVW @A, T
3
36 MOVW IX, #d16
3
37 MOVW A, PS
1
38 MOVW PS, A
1
39 MOVW SP, #d16
3
40 SWAP
1
CM26-10129-1
2 (AH) ← ( (IX) ＋ off) , (AL) ← ( (IX) ＋ off ＋ 1)
3 (AH) ← (ext) , (AL) ← (ext ＋ 1)
1 (AH) ← ( (A) ) , (AL) ← ( (A) ＋ 1)
1 (AH) ← ( (EP) ) , (AL) ← ( (EP) ＋ 1)
1 (A) ← (EP)
3 (EP) ← d16
1 (IX) ← (A)
04
05
06
60
92
07
E4
C5
C6
C4
AL AH dH ＋＋－－
AL AH dH ＋＋－－
－－ dH －－－－
C7
－－－－－－－
E7
－－－－－－－
E2
93
F3
1 (A) ← (IX)
1 (SP) ← (A)
1 (A) ← (SP) －－ dH －－－－
F2
－－－－－－－
－－ dH －－－－
E1
1 ( (A) ) ← (T)
1 ( (A) ) ← (TH) , ( (A) ＋ 1) ← (TL)
－－－－－－－
82
－－－－－－－
83
3 (IX) ← d16
1 (A) ← (PS)
1 (PS) ← (A)
－－－－－－－
－－ dH －－－－
－－－＋＋＋＋
E6
3 (SP) ← d16
1 (AH) ←→ (AL)
－－－－－－－
－－ AL －－－－
E5
FUJITSU SEMICONDUCTOR LIMITED
F1
70
71
10
775
付録
付録 E 命令概要
MB95390H シリーズ
付表 E.4-1 転送系の命令一覧 ( １ / ２ )
№
MNEMONIC
～
#
41 SETB
dir：b
4
42 CLRB
dir：b
A, T
4
2 (dir) ：b ← 1
2 (dir) ：b ← 0
動　作
TL TH AH N
Z
V
－－－－－－－
A8 ～ AF
A0 ～ A7
42
44 XCHW A, T
1
1 (AL) ←→ (TL)
1 (A) ←→ (T)
45 XCHW A, EP
1
1 (A) ←→ (EP)
－－－－－－
AL －－－－－
AL AH dH －－－
－－ dH －－－
46 XCHW A, IX
1
47 XCHW A, SP
1
48 MOVW A, PC
2
1 (A) ←→ (IX)
1 (A) ←→ (SP)
1 (A) ← (PC)
43 XCH
1
C OPCODE
－
－
－
43
－
F7
－－ dH －－－－
－－ dH －－－－
－－ dH －－－－
F6
F5
F0
＜注意事項＞
A へのバイト転送動作時の T への自動転送は , TL ← AL となります。
複数オペランド命令でのオペランドは , MNEMONIC で表示された順に格納されるものと
します。
■ 演算系命令
付表 E.4-2 演算系の命令一覧 ( １ / ２ )
№
～
#
1 ADDC
A, Ri
2
－－－＋＋＋＋
2 ADDC
A, #d8
2
1 (A) ← (A) ＋ (Ri) ＋ C
2 (A) ← (A) ＋ d8 ＋ C
－－－＋＋＋＋
28 ～ 2F
24
2 (A) ← (A) ＋ (dir) ＋ C
2 (A) ← (A) ＋ ( (IX) ＋ off) ＋ C
1 (A) ← (A) ＋ ( (EP) ) ＋ C
－－－＋＋＋＋
25
MNEMONIC
3 ADDC
A, dir
3
4 ADDC
A, @IX ＋ off
A, @EP
3
5 ADDC
2
6 ADDCW A
1
7 ADDC
A
1
8 SUBC
A, Ri
2
動　作
1 (A) ← (A) ＋ (T) ＋ C
1 (AL) ← (AL) ＋ (TL) ＋ C
TL TH AH N
Z
V
C OPCODE
－－－＋＋＋＋
26
－－－＋＋＋＋
27
－－ dH ＋＋＋＋
23
－－－＋＋＋＋
22
－－－＋＋＋＋
9 SUBC
A, #d8
2
1 (A) ← (A) － (Ri) － C
2 (A) ← (A) － d8 － C
－－－＋＋＋＋
38 ～ 3F
34
10 SUBC
A, dir
3
2 (A) ← (A) － (dir) － C
－－－＋＋＋＋
35
11 SUBC
A, @IX ＋ off
A, @EP
3
2 (A) ← (A) － ( (IX) ＋ off) － C
1 (A) ← (A) － ( (EP) ) － C
－－－＋＋＋＋
36
－－－＋＋＋＋
－－ dH ＋＋＋＋
37
12 SUBC
2
13 SUBCW A
1
14 SUBC
A
1
1 (A) ← (T) － (A) － C
1 (AL) ← (TL) － (AL) － C
15 INC
Ri
3
16 INCW
EP
1
17 INCW
IX
1
18 INCW
A
1
19 DEC
Ri
3
20 DECW
EP
1
21 DECW
IX
1
22 DECW
A
1
23 MULU
A
8
24 DIVU
A
17
25 ANDW A
1
26 ORW
A
1
27 XORW
A
1
28 CMP
A
1
29 CMPW A
1
776
33
－－－＋＋＋＋
32
1 (Ri) ← (Ri) ＋ 1
－－－＋＋＋－
C8 ～ CF
1 (EP) ← (EP) ＋ 1
1 (IX) ← (IX) ＋ 1
1 (A) ← (A) ＋ 1
－－－－－－－
C3
－－－－－－－
－－ dH ＋＋－－
C2
1 (Ri) ← (Ri) － 1
1 (EP) ← (EP) － 1
－－－＋＋＋－
D8 ～ DF
D3
1 (IX) ← (IX) － 1
1 (A) ← (A) － 1
1 (A) ← (AL) × (TL)
1 (A) ← (T) / (A) , MOD → (T)
1 (A) ← (A) ∧ (T)
－－－－－－－
－－－－－－
－－ dH ＋＋－
－－ dH －－－
dL dH dH －＋－
C0
－
D2
－
D0
－
01
－
11
－－ dH ＋＋
R
－
63
1 (A) ← (A) ∨ (T)
1 (A) ← (A) ∀ (T)
－－ dH ＋＋
－－ dH ＋＋
R
－
73
R
－
53
1 (TL) － (AL)
1 (T) － (A)
－－－＋＋＋＋
12
－－－＋＋＋＋
13
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
付録
付録 E 命令概要
MB95390H シリーズ
付表 E.4-2 演算系の命令一覧 ( １ / ２ )
№
30 RORC
MNEMONIC
A
～
#
1
1
C→A
－－－＋＋－＋
03
1
C←A
2 (A) － d8
2 (A) － (dir)
－－－＋＋－＋
02
31 ROLC
A
1
32 CMP
A, #d8
2
33 CMP
A, dir
3
Z
V
C OPCODE
14
－－－＋＋＋＋
15
1 (A) － ( (EP) )
2 (A) － ( (IX) ＋ off)
－－－＋＋＋＋
17
－－－＋＋＋＋
16
1 (A) － (Ri)
1 decimal adjust for addition
－－－＋＋＋＋
1
18 ～ 1F
84
－－－＋＋＋＋
－－－＋＋ R －
－－－＋＋ R －
94
2 (A) ← (AL) ∀ (dir)
1 (A) ← (AL) ∀ ( (EP) )
－－－＋＋
R
－
55
－－－＋＋
R
－
57
－－－＋＋
R
－
56
－
A, @EP
2
35 CMP
A, @IX ＋ off
3
36 CMP
A, Ri
38 DAS
TL TH AH N
－－－＋＋＋＋
34 CMP
37 DAA
動　作
2
－－－＋＋＋＋
1
1 decimal adjust for subtraction
39 XOR
A
1
40 XOR
A, #d8
2
1 (A) ← (AL) ∀ (TL)
2 (A) ← (AL) ∀ d8
41 XOR
A, dir
3
42 XOR
A, @EP
2
43 XOR
3
44 XOR
A, @IX ＋ off
A, Ri
2
2 (A) ← (AL) ∀ ( (IX) ＋ off)
1 (A) ← (AL) ∀ (Ri)
－－－＋＋
R
45 AND
A
1
1 (A) ← (AL) ∧ (TL)
－－－＋＋
R
－
58 ～ 5F
62
46 AND
A, #d8
2
R
－
64
A, dir
3
2 (A) ← (AL) ∧ d8
2 (A) ← (AL) ∧ (dir)
－－－＋＋
47 AND
－－－＋＋
R
－
65
48 AND
A, @EP
2
－－－＋＋
R
－
67
49 AND
－－－＋＋
R
－
66
50 AND
A, @IX ＋ off
A, Ri
3
1 (A) ← (AL) ∧ ( (EP) )
2 (A) ← (AL) ∧ ( (IX) ＋ off)
2
1 (A) ← (AL) ∧ (Ri)
－－－＋＋
R
－
68 ～ 6F
51 OR
A
1
R
－
72
A, #d8
2
1 (A) ← (AL) ∨ (TL)
2 (A) ← (AL) ∨ d8
－－－＋＋
52 OR
－－－＋＋
R
－
74
53 OR
A, dir
3
－－－＋＋
R
－
75
54 OR
A, @EP
2
2 (A) ← (AL) ∨ (dir)
1 (A) ← (AL) ∨ ( (EP) )
－－－＋＋
R
－
77
55 OR
A, @IX ＋ off
3
2 (A) ← (AL) ∨ ( (IX) ＋ off)
－－－＋＋
R
－
76
1 (A) ← (AL) ∨ (Ri)
3 (dir) － d8
2 ( (EP) ) － d8
－－－＋＋
R
－
－－－＋＋＋＋
78 ～ 7F
95
－－－＋＋＋＋
97
3 ( (IX) ＋ off) － d8
2 (Ri) － d8
－－－＋＋＋＋
96
－－－＋＋＋＋
98 ～ 9F
1 (SP) ← (SP) ＋ 1
1 (SP) ← (SP) － 1
－－－－－－－
C1
－－－－－－－
D1
56 OR
A, Ri
2
57 CMP
dir, #d8
4
58 CMP
@EP, #d8
3
59 CMP
60 CMP
@IX ＋ off, #d8
Ri, #d8
4
61 INCW
SP
1
62 DECW
SP
1
CM26-10129-1
3
FUJITSU SEMICONDUCTOR LIMITED
52
54
777
付録
付録 E 命令概要
MB95390H シリーズ
■ 分岐系命令
付表 E.4-3 分岐系の命令一覧
№
～
#
TL TH AH
N
Z
V
C
rel( 分岐時 )
4
2 if Z ＝ 1 then PC ← PC ＋ rel
－
－
－
－
－
－
－
FD
rel( 非分岐時 )
2
2 BNZ/BNE rel( 分岐時 )
BNZ/BNE rel( 非分岐時 )
4
2 if Z ＝ 0 then PC ← PC ＋ rel
－
－
－
－
－
－
－
FC
2 if C ＝ 1 then PC ← PC ＋ rel
－
－
－
－
－
－
－
F9
2 if C ＝ 0 then PC ← PC ＋ rel
－
－
－
－
－
－
－
F8
2 if N ＝ 1 then PC ← PC ＋ rel
－
－
－
－
－
－
－
FB
2 if N ＝ 0 then PC ← PC ＋ rel
－
－
－
－
－
－
－
FA
2 if V ∀ N ＝ 1 then PC ← PC ＋ rel
－
－
－
－
－
－
－
FF
2 if V ∀ N ＝ 0 then PC ← PC ＋ rel
－
－
－
－
－
－
－
FE
5
3 if (dir：b) ＝ 0 then PC ← PC ＋ rel
－
－
－
－
＋
－
－
B0 ～ B7
dir：b, rel
5
3 if (dir：b) ＝ 1 then PC ← PC ＋ rel
－
－
－
－
＋
－
－
B8 ～ BF
11 JMP
@A
3
－
－
－
－
－
－
E0
ext
4
1 (PC) ← (A)
3 (PC) ← ext
－
12 JMP
－
－
－
－
－
－
－
21
13 CALLV
#vct
7
1 vector call
－
－
－
－
－
－
－
14 CALL
15 XCHW
ext
A, PC
6
3
3 subroutine call
1 (PC) ← (A) , (A) ← (PC) ＋ 1
－
－
－
－
－
dH
－
－
－
－
－
－
－
－
E8 ～ EF
31
F4
6
8
1 return from subroutine
1 return from interrupt
－
－
－
－
－
－
－
－－
restore
－
20
30
MNEMONIC
1 BZ/BEQ
BZ/BEQ
4
rel( 非分岐時 )
2
4 BNC/BHS rel( 分岐時 )
BNC/BHS rel( 非分岐時 )
4
BC/BLO
5 BN
BN
6 BP
BP
7 BLT
BLT
8 BGE
BGE
9 BBC
10 BBS
2
rel( 分岐時 )
4
rel( 非分岐時 )
2
rel( 分岐時 )
4
rel( 非分岐時 )
2
rel( 分岐時 )
4
rel( 非分岐時 )
2
rel( 分岐時 )
4
rel( 非分岐時 )
2
dir：b, rel
16 RET
17 RETI
OPCODE
2
rel( 分岐時 )
3 BC/BLO
動　作
■ その他の命令
付表 E.4-4 その他の命令一覧
№
～
#
1 PUSHW A
4
－
2 POPW
3
1 ((SP)) ← (A), (SP) ← (SP) － 2
1 (A) ← ((SP)), (SP) ← (SP) ＋ 2
MNEMONIC
A
動　作
TL TH AH
N
Z
V
C
OPCODE
－
－
－
40
－
－－
－ dH －
－
－
－
50
－
－
－
－
－
－
－
41
－
－
－
－
－
－
－
51
－
3 PUSHW IX
4
4 POPW
3
1 ((SP)) ← (IX), (SP) ← (SP) － 2
1 (IX) ← ((SP)), (SP) ← (SP) ＋ 2
5 NOP
1
1 No operation
－
－
－
－
－
－
－
00
6 CLRC
1
－
－
－
－
－
R
81
1
1 (C) ← 0
1 (C) ← 1
－
7 SETC
－
－
－
－
－
－
S
91
8 CLRI
1
－
－
－
－
－
－
－
80
9 SETI
1
1 (I) ← 0
1 (I) ← 1
－
－
－
－
－
－
－
90
778
IX
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
CM26-10129-1
FUJITSU SEMICONDUCTOR LIMITED
H
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
L
A
A
A
A
A, dir
A
A
CMP
CMP
A, dir
A, #d8
CMP
CMPW
A
ADDC
A, dir
ADDC
A, #d8
ADDC
ADDCW
A
addr16
ADDC
A
SUBC
A, dir
SUBC
A, #d8
SUBC
SUBCW
A
addr16
SUBC
MOV
MOV
IX
A, T
dir, A
A, T
XCHW
XCH
A
A
A
IX
XOR
XOR
A, dir
A, #d8
XOR
XORW
XOR
POPW
A
AND
AND
A, dir
A, #d8
AND
A
ext, A
ANDW
AND
MOV
OR
OR
OR
A, dir
A, #d8
A
A
PS, A
ORW
OR
MOVW
MOV
dir, #d8
MOV
DAA
@A, T
MOVW
@A, T
MOV
CLRC
CLRI
A, PS
MOVW
A, ext
MOV
POPW
A
8
7
6
5
A, @A
CMP
dir, #d8
CMP
DAS
MOVW
A, @A
MOV
SETC
SETI
9
CLRB
dir : 5
CLRB
dir : 4
CLRB
dir : 3
CLRB
dir : 2
CLRB
dir : 1
CLRB
dir : 0
CLRB
A
BBC
dir : 5, rel
BBC
dir : 4, rel
BBC
dir : 3, rel
BBC
dir : 2, rel
BBC
dir : 1, rel
BBC
dir : 0, rel
BBC
B
EP
IX
SP
MOVW
A, dir
MOVW
A, ext
MOVW
INCW
INCW
INCW
EP
IX
SP
A
MOVW
dir, A
MOVW
ext, A
MOVW
DECW
DECW
DECW
DECW
INCW
A
D
C
@A
MOVW
SP, #d16
MOVW
A, #d16
MOVW
EP, A
MOVW
IX, A
MOVW
SP, A
MOVW
JMP
E
XCHW
A, SP
XCHW
A, PC
XCHW
A, EP
MOVW
A, IX
MOVW
A, SP
MOVW
A, PC
MOVW
F
MOV
MOV
MOV
MOV
MOV
A, R7
A, R6
A, R5
A, R4
A, R3
CMP
CMP
CMP
CMP
CMP
A, R7
A, R6
A, R5
A, R4
A, R3
A, R7
ADDC
A, R6
ADDC
A, R5
ADDC
A, R4
ADDC
A, R3
ADDC
A, R7
SUBC
A, R6
SUBC
A, R5
SUBC
A, R4
SUBC
A, R3
SUBC
MOV
MOV
MOV
MOV
MOV
R7, A
R6, A
R5, A
R4, A
R3, A
XOR
XOR
XOR
XOR
XOR
A, R7
A, R6
A, R5
A, R4
A, R3
AND
AND
AND
AND
AND
A, R7
A, R6
A, R5
A, R4
A, R3
A, @IX+d
AND
A, @IX+d
XOR
@IX+d, A
MOV
A, @IX+d
SUBC
A, @IX+d
ADDC
A, @IX+d
CMP
A, @IX+d
MOV
OR
OR
OR
OR
OR
OR
A, R7
A, R6
A, R5
A, R4
A, R3
R7, #d8
MOV
R6, #d8
MOV
R5, #d8
MOV
R4, #d8
MOV
R3, #d8
MOV
R7, #d8
CMP
R6, #d8
CMP
R5, #d8
CMP
R4, #d8
CMP
R3, #d8
CMP
SETB
SETB
SETB
SETB
SETB
dir : 7
dir : 6
dir : 5
dir : 4
dir : 3
dir : 7, rel
BBS
dir : 6, rel
BBS
dir : 5, rel
BBS
dir : 4, rel
BBS
dir : 3, rel
BBS
INC
INC
INC
INC
INC
R7
R6
R5
R4
R3
DEC
DEC
DEC
DEC
DEC
R7
R6
R5
R4
R3
CALLV
CALLV
CALLV
CALLV
CALLV
#7
#6
#5
#4
#3
BLT
BGE
BZ
BNZ
BN
rel
rel
rel
rel
rel
A, IX
IX, #d16
dir : 6 dir : 6, rel A, @IX+d @IX+d, A
A, @IX+d @IX+d,#d8 @IX+d,#d8
XCHW
MOVW
MOVW
MOVW
BBC
CLRB
CMP
MOV
A, EP
EP, #d16
@EP, A
A, @EP
dir : 7 dir : 7, rel
A, @EP @EP, #d8 @EP, #d8
A, @EP
A, @EP
@EP, A
A, @EP
A, @EP
A, @EP
A, @EP
BNC
CALLV
DEC
INC
BBS
SETB
CMP
MOV
OR
AND
XOR
MOV
SUBC
ADDC
CMP
MOV
rel
#0
R0
R0
dir : 0 dir : 0, rel
R0, #d8
R0, #d8
A, R0
A, R0
A, R0
R0, A
A, R0
A, R0
A, R0
A, R0
BC
CALLV
DEC
INC
BBS
SETB
CMP
MOV
OR
AND
XOR
MOV
SUBC
ADDC
CMP
MOV
rel
#1
R1
R1
dir : 1 dir : 1, rel
R1, #d8
R1, #d8
A, R1
A, R1
A, R1
R1, A
A, R1
A, R1
A, R1
A, R1
BP
CALLV
DEC
INC
BBS
SETB
CMP
MOV
OR
AND
XOR
MOV
SUBC
ADDC
CMP
MOV
rel
#2
R2
R2
dir : 2 dir : 2, rel
R2, #d8
R2, #d8
A, R2
A, R2
A, R2
R2, A
A, R2
A, R2
A, R2
A, R2
MOV
MOV
A, #d8
MOV
RORC
CMP
PUSHW
CALL
JMP
DIVU
MULU
ROLC
PUSHW
4
RETI
3
RET
2
SWAP
1
NOP
0
MB95390H シリーズ
E.5 命令マップ
付録
付録 E 命令概要
付表 E.5-1 に , F2MC-8FX の命令マップを示します。
■ 命令マップ
付表 E.5-1 F2MC-8FX の命令マップ
779
付録
付録 F マスクオプション
付録 F
MB95390H シリーズ
マスクオプション
MB95390H シリーズのマスクオプションの一覧を表 F-1 に示します。
■ マスクオプション一覧
表 F-1
マスクオプション一覧
品名
No.
MB95F394H
MB95F396H
MB95F398H
選択可能 / 固定
MB95F394K
MB95F396K
MB95F398K
固定
1
低電圧検出リセット
低電圧検出リセットなし
低電圧検出リセットあり
2
リセット
専用リセット入力あり
専用リセット入力なし
780
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
索引
MB95390H シリーズ
索引
Numerics
11 制御ステータスレジスタ
8/16 ビット複合タイマ 10/11 制御ステータス
レジスタ 1 (T10CR1/T11CR1) ................... 224
16 ビット PPG
16 ビット PPG モードの設定......................... 440
16 ビット PPG モードの動作......................... 441
16 ビット PPG 周期設定バッファレジスタ
16 ビット PPG 周期設定バッファレジスタ上位 ,
下位 (PCSRH1, PCSRL1) ........................... 456
16 ビット PPG 状態制御レジスタ
16 ビット PPG 状態制御レジスタ下位
(PCNTL1).................................................. 460
16 ビット PPG 状態制御レジスタ上位
(PCNTH1) ................................................. 458
16 ビット PPG タイマ
16 ビット PPG 状態制御レジスタ
上位 (PCNTH1) ......................................... 458
16 ビット PPG 周期設定バッファレジスタ上位 ,
下位 (PCSRH1, PCSRL1) ........................... 456
16 ビット PPG 状態制御レジスタ下位
(PCNTL1).................................................. 460
16 ビット PPG タイマ ................................... 448
16 ビット PPG タイマに関連する端子のブロック
ダイヤグラム............................................ 453
16 ビット PPG タイマの端子......................... 452
16 ビット PPG タイマのチャネル ................. 451
16 ビット PPG タイマのブロック
ダイヤグラム............................................ 449
16 ビット PPG タイマのレジスタ ................. 454
16 ビット PPG タイマの割込みに関連するレジス
タとベクタテーブル ................................. 462
16 ビット PPG タイマ割込み......................... 462
16 ビット PPG ダウンカウンタレジスタ上位 , 下
位 (PDCRH1, PDCRL1).............................. 455
16 ビット PPG デューティ設定バッファレジスタ
上位 , 下位 (PDUTH1, PDUTL1) ................ 457
16 ビット PPG ダウンカウンタレジスタ
16 ビット PPG ダウンカウンタレジスタ上位 , 下
位 (PDCRH1, PDCRL1).............................. 455
16 ビット PPG デューティ設定バッファレジスタ上
位 , 下位 (PDUTH0, PDUTL0)
16 ビット PPG デューティ設定バッファレジスタ
上位 , 下位 (PDUTH1, PDUTL1) ................ 457
16 ビットタイマ
16 ビットタイマ使用上の注意 ...................... 585
16 ビットタイマのタイミング ...................... 581
16 ビットタイマの動作 ................................. 579
16 ビットタイマのブロックダイヤグラム .... 509
16 ビットタイマバッファ動作のタイミングダイ
ヤグラム ................................................... 582
マルチパルスジェネレータの 16 ビットタイマの
使用 .......................................................... 583
マルチパルスジェネレータの 16 ビットタイマの
動作ダイヤグラム..................................... 583
16 ビットリロードタイマ
16 ビットリロードタイマ使用上の注意........ 495
CM26-10129-1
16 ビットリロードタイマ制御状態レジスタ下位
(TMCSRL1) ...............................................482
16 ビットリロードタイマ制御状態レジスタ上位
(TMCSRH1) ...............................................480
16 ビットリロードタイマタイマレジスタ上位
(TMRH1)/ 下位 (TMRL1) ...........................484
16 ビットリロードタイマに関連する端子.....477
16 ビットリロードタイマに関連する端子のブ
ロックダイヤグラム..................................478
16 ビットリロードタイマのチャネル ............476
16 ビットリロードタイマの動作モード ........472
16 ビットリロードタイマのブロックダイヤグラ
ム ..............................................................474
16 ビットリロードタイマのレジスタ ............479
16 ビットリロードタイマの割込み................486
16 ビットリロードタイマの割込みに関連する
レジスタとベクタテーブル.......................486
16 ビットリロードタイマリロードレジスタ上位
(TMRLRH1)/ 下位 (TMRLRL1) ..................485
16 ビットリロードタイマ制御状態レジスタ
16 ビットリロードタイマ制御状態レジスタ下位
(TMCSRL1) ...............................................482
16 ビットリロードタイマ制御状態レジスタ上位
(TMCSRH1) ...............................................480
16 ビットリロードタイマタイマレジスタ
16 ビットリロードタイマタイマレジスタ上位
(TMRH1)/ 下位 (TMRL1) ...........................484
16 ビットリロードタイマリロードレジスタ
16 ビットリロードタイマリロードレジスタ上位
(TMRLRH1)/ 下位 (TMRLRL1) ..................485
16 ビットデータ
16 ビットデータのメモリ上の配置..................46
2 系統外部クロック品
サブクロックモードの動作
(2 系統外部クロック品 )..............................68
8 ビット PPG 独立モード
8 ビット PPG 独立モードの動作....................435
8 ビット PPG 独立モードの設定....................435
8 ビット PPG モード
8 ビットプリスケーラ＋ 8 ビット PPG モードの
設定...........................................................437
8 ビットプリスケーラ＋ 8 ビット PPG モードの
動作...........................................................437
8/10 ビット A/D コンバータ
8/10 ビット A/D コンバータ使用上の注意.....387
8/10 ビット A/D コンバータ動作中の割込み .383
8/10 ビット A/D コンバータの端子................375
8/10 ビット A/D コンバータの端子ブロックダイ
ヤグラム....................................................376
8/10 ビット A/D コンバータのブロックダイヤグ
ラム...........................................................373
8/10 ビット A/D コンバータのレジスタ ........377
8/10 ビット A/D コンバータの割込みに関連する
レジスタとベクタテーブルのアドレス.....383
8/10 ビット A/D コンバータ変換機能の
動作...........................................................384
8/10 ビット A/D コンバータ制御レジスタ
FUJITSU SEMICONDUCTOR LIMITED
781
索引
MB95390H シリーズ
8/10 ビット A/D コンバータ制御レジスタ 1
(ADC1)...................................................... 378
8/10 ビット A/D コンバータ制御レジスタ 2
(ADC2)...................................................... 380
8/10 ビット A/D コンバータデータレジスタ
8/10 ビット A/D コンバータデータレジスタ上位 /
下位 (ADDH, ADDL)................................. 382
8/16 ビット PPG
8/16 ビット PPG 起動レジスタ (PPGS) .......... 431
8/16 ビット PPG 出力反転レジスタ
(REVC) ..................................................... 432
8/16 ビット PPG タイマ 00 制御レジスタ
(PC00) ....................................................... 427
8/16 ビット PPG タイマ 00/01 周期設定バッファ
レジスタ (PPS01), (PPS00) ........................ 429
8/16 ビット PPG タイマ 00/01 デューティ設定
バッファレジスタ (PDS01), (PDS00)......... 430
8/16 ビット PPG タイマ 01 制御レジスタ
(PC01) ....................................................... 425
8/16 ビット PPG の概要................................. 418
8/16 ビット PPG の端子................................. 422
8/16 ビット PPG のチャネル ......................... 421
8/16 ビット PPG のブロックダイヤグラム.... 419
8/16 ビット PPG のレジスタ一覧 (ch. 0) ........ 424
8/16 ビット PPG の割込み ............................. 433
8/16 ビット PPG の割込みに関連する
レジスタとベクタテーブル ...................... 433
8/16 ビット PPG の端子のブロック
ダイヤグラム............................................ 423
8/16 ビット PPG 起動レジスタ
8/16 ビット PPG 起動レジスタ (PPGS) .......... 431
8/16 ビット PPG 出力反転レジスタ
8/16 ビット PPG 出力反転レジスタ
(REVC) ..................................................... 432
8/16 ビット PPG タイマ 00 制御レジスタ
8/16 ビット PPG タイマ 00 制御レジスタ
(PC00) ....................................................... 427
8/16 ビット PPG タイマ 00/01 周期設定バッファレ
ジスタ
8/16 ビット PPG タイマ 00/01 周期設定バッファ
レジスタ (PPS01), (PPS00) ........................ 429
8/16 ビット PPG タイマ 00/01 デューティ設定バッ
ファレジスタ
8/16 ビット PPG タイマ 00/01 デューティ設定
バッファレジスタ (PDS01), (PDS00)......... 430
8/16 ビット PPG タイマ 01 制御レジスタ
8/16 ビット PPG タイマ 01 制御レジスタ
(PC01) ....................................................... 425
8/16 ビット複合タイマ
8/16 ビット複合タイマ 00/01 制御ステータス
レジスタ 0 (T00CR0/T01CR0) ................... 214
8/16 ビット複合タイマ 00/01 タイマモード制御
レジスタ (TMCR0).................................... 228
8/16 ビット複合タイマ 0 のレジスタ ............ 212
8/16 ビット複合タイマ 1 のレジスタ ............ 213
8/16 ビット複合タイマの使用上の注意......... 274
8/16 ビット複合タイマの端子 ....................... 209
8/16 ビット複合タイマの端子のブロック
ダイヤグラム............................................ 211
8/16 ビット複合タイマのチャネル................ 208
8/16 ビット複合タイマのブロック
ダイヤグラム............................................ 205
8/16 ビット複合タイマの割込みに関連する
782
レジスタとベクタテーブルのアドレス.....242
LIN Synch Field エッジ検出割込み
(8/16 ビット複合タイマ割込み )................328
8/16 ビット複合タイマ 00/01 制御ステータス
レジスタ 1 (T00CR1/T01CR1)....................220
8/16 ビット複合タイマ 00/01 データレジスタ
8/16 ビット複合タイマ 00/01 データレジスタ
(T00DR/T01DR) .........................................234
8/16ビット複合タイマ10/11制御ステータスレジスタ
8/16 ビット複合タイマ 10/11 制御ステータス
レジスタ 0 (T10CR0/T11CR0)....................217
8/16 ビット複合タイマ 10/11 制御ステータス
レジスタ 1 (T10CR1/T11CR1)....................224
8/16 ビット複合タイマ 10/11 タイマモード制御
レジスタ
8/16 ビット複合タイマ 10/11 タイマモード制御
レジスタ (TMCR1) ....................................231
8/16 ビット複合タイマ 10/11 データレジスタ
8/16 ビット複合タイマ 10/11 データレジスタ
(T10DR/T11DR) .........................................237
A
A/D コンバータ
8/10 ビット A/D コンバータ使用上の注意.....387
8/10 ビット A/D コンバータ動作中の割込み .383
8/10 ビット A/D コンバータの端子................375
8/10 ビット A/D コンバータの端子ブロックダイ
ヤグラム....................................................376
8/10 ビット A/D コンバータのブロックダイヤグ
ラム...........................................................373
8/10 ビット A/D コンバータのレジスタ ........377
8/10 ビット A/D コンバータの割込みに関連する
レジスタとベクタテーブルのアドレス.....383
8/10 ビット A/D コンバータ変換機能の動作 .384
A/D 変換
A/D 変換機能 .................................................372
A/D 変換機能の動作 ......................................385
ADC
8/10 ビット A/D コンバータ制御レジスタ 1
(ADC1) ......................................................378
8/10 ビット A/D コンバータ制御レジスタ 2
(ADC2) ......................................................380
ADDH, ADDL
8/10 ビット A/D コンバータデータレジスタ上位
/ 下位 (ADDH, ADDL) ...............................382
B
BGR
LIN-UART ボーレートジェネレータレジスタ
1, 0 (BGR1, BGR0) のビット構成...............325
BRSR0
UART/SIO 専用ボーレートジェネレータボー
レート設定レジスタ (BRSR0) ...................634
C
CCR
コンディションコードレジスタ (CCR) の
構成.............................................................42
CMCR
クロック監視制御レジスタ (CMCR)..............405
CMDR
クロック監視データレジスタ (CMDR)..........404
CPCLR
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
索引
MB95390H シリーズ
コンペアクリアレジスタ (CPCUR, CPCLR) .. 537
CPCUR
コンペアクリアレジスタ (CPCUR, CPCLR) .. 537
CPU
CPU 間接続方式 ............................................ 343
スタンバイモードは CPU が割込みを受け付け
ない場合も解除されます。.......................... 73
CPU 間接続方式
CPU 間接続方式 ............................................ 343
CRTH
メイン CR クロックトリミングレジスタ
( 上位 )(CRTH) .......................................... 735
CRTL
メイン CR クロックトリミングレジスタ
( 下位 )(CRTL) .......................................... 737
CR クロック
CR クロックの発振安定待ち時間 ................... 56
サブ CR クロックモードの動作 ...................... 68
メイン CR クロックモードの動作................... 68
CR 周波数
メイン CR 周波数の変更に関する
注意事項 ................................................... 742
D
DP
ダイレクトバンクポインタ (DP) の構成 ......... 40
DQ3
セクタ消去タイマフラグ (DQ3) .................... 711
DQ5
タイミングリミット超過フラグ (DQ5) ......... 710
DQ6
トグルビットフラグ (DQ6) ........................... 709
トグルビットフラグ (DQ6) に関する
制限事項 ................................................... 724
DQ7
データポーリングフラグ (DQ7) .................... 707
DTTI
DTTI 回路のタイミングダイヤグラム
(D1,D0=00B).............................................. 576
DTTI 回路のブロックダイヤグラム .............. 575
DTTI と OPTx 出力の関係............................. 577
DTTI 入力制御の動作.................................... 575
E
ECCR
LIN-UART 拡張通信制御レジスタ (ECCR) の
ビット構成 ............................................... 323
EIC00
外部割込み制御レジスタ (EIC00).................. 282
ESCR
LIN-UART 拡張制御ステータスレジスタ (ESCR)
のビット構成............................................ 321
F
F2MC-8FX
F2MC-8FX の命令の概要............................... 763
FSR
FSR:WRE の設定について ............................ 702
セクタスワップ許可ビット (FSR:SSEN) の設定手
順.............................................................. 721
フラッシュメモリステータスレジスタ
(FSR)......................................................... 689
フラッシュメモリステータスレジスタ 2
CM26-10129-1
(FSR2) .......................................................686
フラッシュメモリステータスレジスタ 3
(FSR3) .......................................................696
I
I/O マップ
I/O マップ ......................................................750
I/O ポート
I/O ポートの概要 ...........................................106
I2C
I2C アドレスレジスタ (IAAR0) ......................657
I2C クロック制御レジスタ (ICCR0) ...............658
I2C 使用上の注意 ...........................................674
I2C データレジスタ (IDDR0) .........................656
I2C に関連する端子のブロック
ダイヤグラム ............................................644
I2C の機能......................................................638
I2C のシステム...............................................664
I2C のチャネル...............................................642
I2C の動作......................................................663
I2C のバスインタフェースに関連する端子 ...643
I2C のブロックダイヤグラム .........................640
I2C のプロトコル ...........................................664
I2C のレジスタ...............................................645
I2C の割込みに関連するレジスタと
ベクタテーブル.........................................662
I2C バスステータスレジスタ (IBSR0) ............653
I2C バス制御レジスタ 0 (IBCR00)..................646
I2C バス制御レジスタ 1 (IBCR10)..................650
2
I C アドレスレジスタ
I2C アドレスレジスタ (IAAR0) ......................657
I2C クロック制御レジスタ
I2C クロック制御レジスタ (ICCR0) ...............658
2
I C データレジスタ
I2C データレジスタ (IDDR0) .........................656
I2C バスステータスレジスタ
I2C バスステータスレジスタ (IBSR0) ............653
2
I C バス制御レジスタ
I2C バス制御レジスタ 0 (IBCR00)..................646
I2C バス制御レジスタ 1 (IBCR10)..................650
IAAR0
I2C アドレスレジスタ (IAAR0) ......................657
IBCR
I2C バス制御レジスタ 0 (IBCR00)..................646
I2C バス制御レジスタ 1 (IBCR10)..................650
IBSR0
I2C バスステータスレジスタ (IBSR0) ............653
ICCR0
I2C クロック制御レジスタ (ICCR0) ...............658
IDDR0
I2C データレジスタ (IDDR0) .........................656
ILR
割込みレベル設定レジスタ (ILR0 ～ ILR5) の
構成.............................................................98
IPCLR
入力制御レジスタ下位 (IPCLR) .....................535
IPCUR
入力制御レジスタ上位 (IPCUR).....................533
L
LIN Synch Field
LIN Synch Field エッジ検出割込み
(8/16 ビット複合タイマ割込み )................328
FUJITSU SEMICONDUCTOR LIMITED
783
索引
MB95390H シリーズ
LIN-UART
LIN-UART 使用上の注意 .............................. 364
LIN-UART 端子直接アクセス ....................... 355
LIN-UART の機能 ......................................... 302
LIN-UART の端子 ......................................... 309
LIN-UART の端子のブロック
ダイヤグラム............................................ 310
LIN-UART の動作 ......................................... 342
LIN-UART のブロックダイヤグラム ............ 305
LIN-UART のレジスタ .................................. 312
LIN-UART の割込みに関連するレジスタと
ベクタテーブルのアドレス ...................... 329
LIN-UART ボーレート選択........................... 334
LIN-UART 拡張制御ステータスレジスタ
LIN-UART 拡張制御ステータスレジスタ (ESCR)
のビット構成............................................ 321
LIN-UART 拡張通信制御レジスタ
LIN-UART 拡張通信制御レジスタ (ECCR) の
ビット構成 ............................................... 323
LIN-UART 受信データレジスタ
LIN-UART 受信データレジスタ (RDR) ......... 319
LIN-UART シリアルステータスレジスタ
LIN-UART シリアルステータスレジスタ
(SSR)......................................................... 317
LIN-UART シリアル制御レジスタ
LIN-UART シリアル制御レジスタ (SCR) ...... 313
LIN-UART シリアルモードレジスタ
LIN-UART シリアルモードレジスタ
(SMR) ....................................................... 315
LIN-UART 送信データレジスタ
LIN-UART 送信データレジスタ (TDR) ......... 320
LIN-UART ボーレートジェネレータレジスタ
LIN-UART ボーレートジェネレータレジスタ
1, 0 (BGR1, BGR0) のビット構成 .............. 325
LIN スレーブデバイス
LIN スレーブデバイス .................................. 363
LIN マスタ / スレーブ型通信
LIN マスタ / スレーブ型通信機能 ................. 361
LIN マスタデバイス
LIN マスタデバイス...................................... 362
M
MB95390H シリーズ
MB95390H シリーズの特長............................... 2
MB95390H シリーズの品種構成 ....................... 5
MB95390H シリーズのブロックダイヤグラム.. 8
MCU
MCU スタンバイモードに対するウェイクアップ
機能 .......................................................... 672
MCU の PGM モードへの遷移 ...................... 728
MDSE
PWM モード (PCNTH レジスタの MDSE:
bit5=0)....................................................... 463
ワンショットモード (PCNTH0 レジスタの
MDSE:bit5=1)............................................ 465
N
NCCR
ノイズキャンセル制御レジスタ (NCCR) ...... 541
NOP 命令
スタンバイモード設定を行う命令の直後に NOP
命令を 3 命令以上入れてください。............ 73
NVR インタフェース
784
NVR インタフェースの機能 ..........................732
NVR インタフェースのブロック
ダイヤグラム ............................................733
NVR インタフェースのレジスタ...................734
O
OPCLR
出力制御レジスタ下位 (OPCLR)....................522
OPCUR
出力制御レジスタ上位 (OPCUR) ...................520
OPDBR
「OPDBRH0/OPDBRL0 書込み」方式で生成され
るタイミング (OPS2 ～ OPS0=000B)..........560
OPDBRH
OPDBRH0/OPDBRL0 の信号フローダイヤグラム
(OPS2 ～ OPS0 = 000B) ..............................551
出力データバッファレジスタ上位
(OPDBRH) .................................................529
OPDBRL
OPDBRH0/OPDBRL0 の信号フローダイヤグラム
(OPS2 ～ OPS0 = 000B) ..............................551
出力データバッファレジスタ下位
(OPDBRL) .................................................531
OPDLR
出力データレジスタ (OPDUR, OPDLR) 書込みタ
イミングダイヤグラム (OPS2 ～ OPS0=
001B,010B,011B,100B,101B,110B,111B).....555
出力データレジスタ (OPDUR, OPDLR) 書込みタ
イミングダイヤグラム
(OPS2 ～ OPS0=000B) ................................552
出力データレジスタ下位 (OPDLR)................547
OPDUR
出力データレジスタ (OPDUR, OPDLR) 書込みタ
イミングダイヤグラム (OPS2 ～ OPS0=
001B,010B,011B,100B,101B,110B,111B).....555
出力データレジスタ (OPDUR, OPDLR) 書込みタ
イミングダイヤグラム
(OPS2 ～ OPS0=000B) ................................552
出力データレジスタ上位 (OPDUR) ...............547
OPS
OPDBRH0/OPDBRL0 の信号フローダイヤグラム
(OPS2 ～ OPS0 = 000B) ..............................551
位置検出の信号フローダイヤグラム (OPS2 ～
OPS0=010B または 110B) ...........................553
出力データレジスタ (OPDUR, OPDLR) 書込みタ
イミングダイヤグラム
(OPS2 ～ OPS0=000B) ................................552
出力データレジスタ (OPDUR, OPDLR) 書込みタ
イミングダイヤグラム (OPS2 ～ OPS0=
001B,010B,011B,100B,101B,110B,111B).....555
リロードタイマアンダフローの信号フローダイ
ヤグラム (OPS2 ～ OPS0 = 001B) ...............553
リロードタイマおよび位置検出の信号フローダ
イヤグラム
(OPS2 ～ OPS0 = 011B または 111B) ..........554
リロードタイマまたは位置検出の信号フローダ
イヤグラム
(OPS2 ～ OPS0 = 100B または 101B) ..........554
「OPDBRH0/OPDBRL0 書込み」方式で生成され
るタイミング (OPS2 ～ OPS0=000B)..........560
「位置検出とリロードタイマアンダフロー」方式
で生成されるタイミング (OPS2 ～
OPS0=011B) ...............................................567
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
索引
MB95390H シリーズ
「位置検出またはリロードタイマアンダフロー」
方式で生成されるタイミング (OPS2 ～
OPS0=100B) .............................................. 569
「位置検出」方式で生成されるタイミング (OPS2
～ OPS0 = 010B) ........................................ 564
「リロードタイマアンダフロー」方式で生成され
るタイミング (OPS2 ～ OPS0 = 001B) ....... 562
「ワンショット位置検出とリロードタイマアンダ
フロー」方式で生成されるタイミング
(OPS2 ～ OPS0 = 111B).............................. 572
「ワンショット位置検出またはリロードタイマア
ンダフロー」方式で生成されるタイミング
(OPS2 ～ OPS0 = 101B).............................. 574
「ワンショット位置検出」方式で生成されるタイ
ミング (OPS2 ～ OPS0=110B).................... 570
OPTx
DTTI と OPTx 出力の関係............................. 577
OPTx 出力波形タイミングダイヤグラム
(WTS1,WTS0=00B).................................... 547
P
PC
8/16 ビット PPG タイマ 00 制御レジスタ
(PC00) ....................................................... 427
8/16 ビット PPG タイマ 01 制御レジスタ
(PC01) ....................................................... 425
PCNTH
PWM モード (PCNTH レジスタの MDSE:
bit5=0)....................................................... 463
ワンショットモード (PCNTH0 レジスタの
MDSE:bit5=1)............................................ 465
PCNTH1
16 ビット PPG 状態制御レジスタ上位 (PCNTH1)
458
PCNTL1
16 ビット PPG 状態制御レジスタ , 下位
(PCNTL1).................................................. 460
PCSRH1, PCSRL1
16 ビット PPG 周期設定バッファレジスタ上位 ,
下位 (PCSRH1, PCSRL1) ........................... 456
PDCRH1, PDCRL1
16 ビット PPG ダウンカウンタレジスタ上位 , 下
位 (PDCRH1, PDCRL1).............................. 455
PDS
8/16 ビット PPG タイマ 00/01 デューティ設定
バッファレジスタ (PDS01), (PDS00)......... 430
PDUTH1, PDUTL1
16 ビット PPG デューティ設定バッファレジスタ
上位 , 下位 (PDUTH1, PDUTL1) ................ 457
PGM モード
MCU の PGM モードへの遷移 ...................... 728
PPG
16 ビット PPG 状態制御レジスタ , 下位
(PCNTL1).................................................. 460
16 ビット PPG モードの設定......................... 440
16 ビット PPG モードの動作......................... 441
8 ビット PPG 独立モードの動作 ................... 435
8 ビット独立モードの設定............................ 435
8 ビットプリスケーラ＋ 8 ビット PPG モードの
設定 .......................................................... 437
8 ビットプリスケーラ＋ 8 ビット PPG
モードの動作............................................ 437
8/16 ビット PPG 起動レジスタ (PPGS) .......... 431
CM26-10129-1
8/16 ビット PPG 出力反転レジスタ
(REVC) ......................................................432
8/16 ビット PPG タイマ 00 制御レジスタ
(PC00)........................................................427
8/16 ビット PPG タイマ 00/01 周期設定バッファ
レジスタ (PPS01), (PPS00) .........................429
8/16 ビット PPG タイマ 00/01 デューティ設定
バッファレジスタ (PDS01), (PDS00) .........430
8/16 ビット PPG タイマ 01 制御レジスタ
(PC01)........................................................425
8/16 ビット PPG に関連する
端子のブロック.........................................423
8/16 ビット PPG の概要 .................................418
8/16 ビット PPG の端子 .................................422
8/16 ビット PPG のチャネル ..........................421
8/16 ビット PPG のブロックダイヤグラム ....419
8/16 ビット PPG のレジスタ一覧 (ch. 0) ........424
8/16 ビット PPG の割込み..............................433
8/16 ビット PPG の割込みに関連する
レジスタとベクタテーブル.......................433
PPG タイマ
16 ビット PPG タイマ ....................................448
16 ビット PPG タイマに関連する端子のブロック
ダイヤグラム ............................................453
16 ビット PPG タイマの端子 .........................452
16 ビット PPG タイマのチャネル ..................451
16 ビット PPG タイマのブロック
ダイヤグラム ............................................449
16 ビット PPG タイマのレジスタ ..................454
16 ビット PPG タイマの割込みに関連するレジス
タとベクタテーブル..................................462
16 ビット PPG タイマ割込み .........................462
PPGS
8/16 ビット PPG 起動レジスタ (PPGS) ..........431
PPS
8/16 ビット PPG タイマ 00/01 周期設定バッファ
レジスタ (PPS01), (PPS00) .........................429
PSSR0
UART/SIO 専用ボーレートジェネレータプリス
ケーラ選択レジスタ (PSSR0) ....................633
PWC 機能
インターバルタイマ機能 , インプット
キャプチャ機能または PWC 機能が選択
された場合 ................................................272
PWC タイマ
PWC タイマ機能............................................203
PWC タイマ機能の動作 ( タイマ 0) ...............263
PWC タイマ機能の動作 ( タイマ 1) ...............265
PWM モード
PWM モード (PCNTH レジスタの MDSE:
bit5=0) .......................................................463
PWM タイマ
PWM タイマ機能 ( 周期可変モード ).............202
PWM タイマ機能 ( 周期可変モード ) の動作
( タイマ 0) .................................................259
PWM タイマ機能 ( 周期可変モード ) の動作
( タイマ 1) .................................................261
PWM タイマ機能 ( 周期固定モード ).............202
PWM タイマ機能 ( 周期固定モード ) の動作
( タイマ 0) .................................................255
PWM タイマ機能 ( 周期固定モード ) の動作
( タイマ 1) .................................................257
FUJITSU SEMICONDUCTOR LIMITED
785
索引
MB95390H シリーズ
R
RAM
RAM 内容のリセットによる影響.................... 88
RDR
LIN-UART 受信データレジスタ (RDR) ......... 319
RDR0
UART/SIO シリアル入力データレジスタ
(RDR0)...................................................... 606
REVC
8/16 ビット PPG 出力反転レジスタ
(REVC) ..................................................... 432
RP
レジスタバンクポインタ (RP) の構成 ............. 39
RSRR
リセット要因レジスタ (RSRR) の構成............ 90
リセット要因レジスタ (RSRR) の状態............ 92
S
SCR
LIN-UART シリアル制御レジスタ (SCR) ...... 313
SIO
UART/SIO シリアル出力データレジスタ
(TDR0) ...................................................... 607
UART/SIO シリアルステータスアンドデータレ
ジスタ (SSR0) ........................................... 604
UART/SIO シリアル入力データレジスタ
(RDR0)...................................................... 606
UART/SIO シリアルモード制御レジスタ 1
(SMC10).................................................... 600
UART/SIO シリアルモード制御レジスタ 2
(SMC20).................................................... 602
UART/SIO 専用ボーレートジェネレータに関連
するレジスタ............................................ 632
UART/SIO 専用ボーレートジェネレータのチャ
ネル .......................................................... 631
UART/SIO 専用ボーレートジェネレータのブ
ロックダイヤグラム ................................. 630
UART/SIO 専用ボーレートジェネレータプリス
ケーラ選択レジスタ (PSSR0) ................... 633
UART/SIO 専用ボーレートジェネレータボー
レート設定レジスタ (BRSR0)................... 634
UART/SIO に関連する端子 ........................... 596
UART/SIO に関連する端子のブロックダイヤグ
ラム .......................................................... 597
UART/SIO に関連するレジスタ .................... 599
UART/SIO の機能.......................................... 592
UART/SIO のチャネル .................................. 595
UART/SIO の動作.......................................... 610
UART/SIO の動作モード 0 の動作説明 ......... 611
UART/SIO の動作モード 1 の動作説明 ......... 618
UART/SIO のブロックダイヤグラム............. 593
UART/SIO の割込み ...................................... 609
UART/SIO の割込みに関連するレジスタとベク
タテーブル ............................................... 609
SMC
UART/SIO シリアルモード制御レジスタ 1
(SMC10).................................................... 600
UART/SIO シリアルモード制御レジスタ 2
(SMC20).................................................... 602
SMR
LIN-UART シリアルモードレジスタ
(SMR) ....................................................... 315
SNIx/RDAx コンペアタイミングダイヤグラム
786
両エッジ検出と SNIx/RDAx コンペアタイミング
ダイヤグラム (CMPE=1) ...........................549
SSEN
セクタスワップ許可ビット (FSR:SSEN) の設定手
順 ..............................................................721
SSR
LIN-UART シリアルステータスレジスタ
(SSR) .........................................................317
SSR0
UART/SIO シリアルステータスアンドデータレ
ジスタ (SSR0)............................................604
STBC
スタンバイ制御レジスタ (STBC).....................62
SWRE0
フラッシュメモリセクタ書込み制御レジスタ
(SWRE0)....................................................693
フラッシュメモリセクタ書込み制御レジスタ
(SWRE0) 設定フロー.................................701
SYCC
システムクロック制御レジスタ (SYCC) の
構成.............................................................57
SYCC2
システムクロック制御レジスタ 2 (SYCC2) の
構成.............................................................65
Synch Field
LIN Synch Field エッジ検出割込み
(8/16 ビット複合タイマ割込み )................328
T
T00CR0/T01CR0
8/16 ビット複合タイマ 00/01 制御ステータス
レジスタ 0 (T00CR0/T01CR0)....................214
T00CR1/T01CR1
8/16 ビット複合タイマ 00/01 制御ステータス
レジスタ 1 (T00CR1/T01CR1)....................220
T00DRT01DR
8/16 ビット複合タイマ 00/01 データレジスタ
(T00DR/T01DR) .........................................234
T10CR0/T11CR0
8/16 ビット複合タイマ 10/11 制御ステータス
レジスタ 0 (T10CR0/T11CR0)....................217
T10CR1/T11CR1
8/16 ビット複合タイマ 10/11 制御ステータス
レジスタ 1 (T10CR1/T11CR1)....................224
T10DR/T11DR
8/16 ビット複合タイマ 10/11 データレジスタ
(T10DR/T11DR) .........................................237
TBTC
タイムベースタイマ制御レジスタ
(TBTC) ......................................................156
TCSR
タイマ制御状態レジスタ (TCSR)...................539
TDR
LIN-UART 送信データレジスタ (TDR)..........320
TDR0
UART/SIO シリアル出力データレジスタ
(TDR0).......................................................607
TMBLR
タイマバッファレジスタ
(TMBUR, TMBLR).....................................538
TMBUR
タイマバッファレジスタ
(TMBUR, TMBLR).....................................538
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
索引
MB95390H シリーズ
TMCR0
8/16 ビット複合タイマ 00/01 タイマモード制御
レジスタ (TMCR0).................................... 228
TMCR1
8/16 ビット複合タイマ 10/11 タイマモード制御
レジスタ (TMCR1).................................... 231
TMCSRH1
16 ビットリロードタイマ制御状態レジスタ上位
(TMCSRH1) .............................................. 480
TMCSRL1
16 ビットリロードタイマ制御状態レジスタ下位
(TMCSRL1)............................................... 482
TMRH1
16 ビットリロードタイマタイマレジスタ上位
(TMRH1)................................................... 484
TMRL1
16 ビットリロードタイマタイマレジスタ下位
(TMRL1) ................................................... 484
TMRLRH1
16 ビットリロードタイマリロードレジスタ上位
(TMRLRH1) .............................................. 485
TMRLRL1
16 ビットリロードタイマリロードレジスタ下位
(TMRLRL1)............................................... 485
U
UART
UART/SIO シリアル出力データレジスタ
(TDR0) ...................................................... 607
UART/SIO シリアルステータスアンドデータレ
ジスタ (SSR0) ........................................... 604
UART/SIO シリアル入力データレジスタ
(RDR0)...................................................... 606
UART/SIO シリアルモード制御レジスタ 1
(SMC10).................................................... 600
UART/SIO シリアルモード制御レジスタ 2
(SMC20).................................................... 602
UART/SIO 専用ボーレートジェネレータに関連
するレジスタ............................................ 632
UART/SIO 専用ボーレートジェネレータのチャ
ネル .......................................................... 631
UART/SIO 専用ボーレートジェネレータのブ
ロックダイヤグラム ................................. 630
UART/SIO 専用ボーレートジェネレータプリス
ケーラ選択レジスタ (PSSR0) ................... 633
UART/SIO 専用ボーレートジェネレータボー
レート設定レジスタ (BRSR0)................... 634
UART/SIO に関連する端子 ........................... 596
UART/SIO に関連する端子のブロックダイヤグ
ラム .......................................................... 597
UART/SIO に関連するレジスタ .................... 599
UART/SIO の機能.......................................... 592
UART/SIO のチャネル .................................. 595
UART/SIO の動作.......................................... 610
UART/SIO の動作モード 0 の動作説明 ......... 611
UART/SIO の動作モード 1 の動作説明 ......... 618
UART/SIO のブロックダイヤグラム............. 593
UART/SIO の割込み ...................................... 609
UART/SIO の割込みに関連するレジスタとベク
タテーブル ............................................... 609
UART/SIO
UART/SIO シリアル出力データレジスタ
(TDR0) ...................................................... 607
CM26-10129-1
UART/SIO シリアルステータスアンドデータレ
ジスタ (SSR0)............................................604
UART/SIO シリアル入力データレジスタ
(RDR0) ......................................................606
UART/SIO シリアルモード制御レジスタ 1
(SMC10) ....................................................600
UART/SIO シリアルモード制御レジスタ 2
(SMC20) ....................................................602
UART/SIO 専用ボーレートジェネレータに関連
するレジスタ ............................................632
UART/SIO 専用ボーレートジェネレータのチャ
ネル...........................................................631
UART/SIO 専用ボーレートジェネレータのブ
ロックダイヤグラム..................................630
UART/SIO 専用ボーレートジェネレータプリス
ケーラ選択レジスタ (PSSR0) ....................633
UART/SIO 専用ボーレートジェネレータボー
レート設定レジスタ (BRSR0) ...................634
UART/SIO に関連する端子............................596
UART/SIO に関連する端子のブロックダイヤグ
ラム...........................................................597
UART/SIO に関連するレジスタ.....................599
UART/SIO の機能 ..........................................592
UART/SIO のチャネル ...................................595
UART/SIO の動作 ..........................................610
UART/SIO の動作モード 0 の動作説明..........611
UART/SIO の動作モード 1 の動作説明..........618
UART/SIO のブロックダイヤグラム .............593
UART/SIO の割込み.......................................609
UART/SIO の割込みに関連するレジスタとベク
タテーブル ................................................609
UART/SIO シリアル出力データレジスタ
UART/SIO シリアル出力データレジスタ
(TDR0).......................................................607
UART/SIO シリアルステータスアンドデータレジス
タ
UART/SIO シリアルステータスアンドデータレ
ジスタ (SSR0)............................................604
UART/SIO シリアル入力データレジスタ
UART/SIO シリアル入力データレジスタ
(RDR0) ......................................................606
UART/SIO シリアルモード制御レジスタ
UART/SIO シリアルモード制御レジスタ 1
(SMC10) ....................................................600
UART/SIO シリアルモード制御レジスタ 2
(SMC20) ....................................................602
UART/SIO 専用ボーレートジェネレータプリスケー
ラ選択レジスタ (PSSR0)
UART/SIO 専用ボーレートジェネレータプリス
ケーラ選択レジスタ (PSSR0) ....................633
UART/SIO 専用ボーレートジェネレータボーレート
設定レジスタ (BRSR0)
UART/SIO 専用ボーレートジェネレータボー
レート設定レジスタ (BRSR0) ...................634
W
WATR
WATR レジスタの設定上の注意事項 ..............61
発振安定待ち時間設定レジスタ (WATR) の
構成.............................................................59
WDTC
ウォッチドッグタイマ制御レジスタ
(WDTC) .....................................................171
FUJITSU SEMICONDUCTOR LIMITED
787
索引
MB95390H シリーズ
WDTH
ウォッチドッグタイマ選択 ID レジスタ
(WDTH) .................................................... 738
WDTL
ウォッチドッグタイマ選択 ID レジスタ
(WDTL)..................................................... 738
WICR
割込み端子選択回路制御レジスタ (WICR) ... 296
WPCR
時計プリスケーラ制御レジスタ (WPCR) ...... 182
WRAR
ワイルドレジスタアドレス設定レジスタ
(WRAR0 ～ WRAR2) ................................ 196
WRDR
ワイルドレジスタデータ設定レジスタ
(WRDR0 ～ WRDR2) ................................ 195
WRE
FSR:WRE の設定について ............................ 702
WREN
ワイルドレジスタアドレス比較許可レジスタ
(WREN) .................................................... 197
WROR
ワイルドレジスタデータテスト設定レジスタ
(WROR) .................................................... 198
WTIN
WTIN1 出力条件とレジスタ設定 .................. 549
WTS
OPTx 出力波形タイミングダイヤグラム
(WTS1,WTS0=00B).................................... 547
あ
アービトレーション
アービトレーション...................................... 668
アクノリッジ
アクノリッジ ................................................ 665
アドレスレジスタ
I2C アドレスレジスタ (IAAR0) ..................... 657
アドレッシング
アドレッシングの説明 .................................. 766
アドレッシング............................................. 665
アンダフロー
「位置検出とリロードタイマアンダフロー」方式
で生成されるタイミング.......................... 565
「位置検出またはリロードタイマアンダフロー」
方式で生成されるタイミング................... 568
「位置検出またはリロードタイマアンダフロー」
方式で生成されるタイミング (OPS2 ～
OPS0=100B) .............................................. 569
「リロードタイマアンダフロー」方式で生成され
るタイミング............................................ 561
「リロードタイマアンダフロー」方式で生成され
るタイミング (OPS2 ～ OPS0 = 001B) ....... 562
「ワンショット位置検出とリロードタイマアンダ
フロー」方式............................................ 571
「ワンショット位置検出とリロードタイマアンダ
フロー」方式で生成されるタイミング
(OPS2 ～ OPS0 = 111B).............................. 572
「ワンショット位置検出またはリロードタイマア
ンダフロー」方式..................................... 573
「ワンショット位置検出またはリロードタイマア
ンダフロー」方式で生成されるタイミング
(OPS2 ～ OPS0 = 101B).............................. 574
788
い
位置検出
位置検出の信号フローダイヤグラム (OPS2 ～
OPS0=010B または 110B) ...........................553
位置検出の動作 .............................................548
「位置検出とリロードタイマアンダフロー」方式
で生成されるタイミング ..........................565
「位置検出とリロードタイマアンダフロー」方式
で生成されるタイミング (OPS2 ～
OPS0=011B) ...............................................567
「位置検出またはリロードタイマアンダフロー」
方式で生成されるタイミング ...................568
「位置検出またはリロードタイマアンダフロー」
方式で生成されるタイミング (OPS2 ～
OPS0=100B) ...............................................569
「位置検出」方式で生成されるタイミング ....563
「位置検出」方式で生成されるタイミング (OPS2
～ OPS0 = 010B).........................................564
「ワンショット位置検出とリロードタイマアンダ
フロー」方式 ............................................571
「ワンショット位置検出とリロードタイマアンダ
フロー」方式で生成されるタイミング
(OPS2 ～ OPS0 = 111B) ..............................572
「ワンショット位置検出またはリロードタイマア
ンダフロー」方式 .....................................573
「ワンショット位置検出またはリロードタイマア
ンダフロー」方式で生成されるタイミング
(OPS2 ～ OPS0 = 101B) ..............................574
「ワンショット位置検出」方式......................570
「ワンショット位置検出」方式で生成されるタイ
ミング (OPS2 ～ OPS0=110B) ....................570
位置検出回路
位置検出回路のブロックダイヤグラム .........512
一時停止
フラッシュメモリのセクタ消去を
一時停止する ............................................719
一覧表
割込み要因一覧表..........................................757
イベントカウントモード
イベントカウントモード ...............................493
イベントカウントモード
( 外部クロックモード ) .............................472
イベントカウントモードの設定 ....................493
インターバル
タイムベースタイマインターバルとクロック
スーパバイザカウンタ値の対応表 ............409
インターバル機能
インターバル機能動作時の割込み ................158
インターバルタイマ
インターバルタイマ機能 .......................152, 178
インターバルタイマ機能
( フリーランモード ) .................................202
インターバルタイマ機能 ( フリーランモード ) の
動作 ( タイマ 0) .........................................251
インターバルタイマ機能 ( フリーランモード ) の
動作 ( タイマ 1) .........................................253
インターバルタイマ機能 ( 連続モード )........202
インターバルタイマ機能 ( 連続モード ) の動作
( タイマ 0) .................................................247
インターバルタイマ機能 ( 連続モード ) の動作
( タイマ 1) .................................................249
インターバルタイマ機能
( ワンショットモード ) .............................202
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
索引
MB95390H シリーズ
インターバルタイマ機能 ( ワンショットモード )
の動作 ( タイマ 0）.................................... 243
インターバルタイマ機能 ( ワンショットモード )
の動作 ( タイマ 1）.................................... 245
インターバルタイマ機能 , インプット
キャプチャ機能または PWC 機能が選択
された場合 ............................................... 272
インターバルタイマ機能動作時の割込み
( 時計割込み ) ........................................... 184
インターバルタイマ機能の動作
( 時計プリスケーラ ) ................................ 185
インタフェース
I2C のバスインタフェースに関連する端子... 643
インプットキャプチャ
インターバルタイマ機能 , インプット
キャプチャ機能または PWC 機能が選択
された場合 ............................................... 272
インプットキャプチャ機能の動作
( タイマ 0)................................................. 267
インプットキャプチャ機能の動作
( タイマ 1)................................................. 269
インプットキャプチャ機能
インプットキャプチャ機能........................... 203
う
ウォッチドッグタイマ
ウォッチドッグタイマ機能........................... 166
ウォッチドッグタイマ使用上の注意 ............ 176
ウォッチドッグタイマの動作 ....................... 173
ウォッチドッグタイマのブロック
ダイヤグラム............................................ 168
ウォッチドッグタイマのレジスタ ................ 170
ウォッチドッグタイマ制御レジスタ
ウォッチドッグタイマ制御レジスタ
(WDTC) .................................................... 171
ウォッチドッグタイマ選択 ID レジスタ
ウォッチドッグタイマ選択 ID レジスタ (WDTH,
WDTL)...................................................... 738
え
エッジ検出タイミングダイヤグラム
エッジ検出タイミングダイヤグラム
(CMPE = 0)................................................ 548
エッジ検出割込み
LIN Synch Field エッジ検出割込み
(8/16 ビット複合タイマ割込み ) ............... 328
演算系命令
演算系命令 .................................................... 776
か
外形寸法図
FPT-48P-M49 の外形寸法図 ............................ 11
LCC-48P-M11 の外形寸法図............................ 12
外部クロック
外部クロック ................................................ 338
イベントカウントモード
( 外部クロックモード )............................. 472
外部割込み回路
外部割込み回路に関連する端子.................... 279
外部割込み回路に関連する端子のブロック
ダイヤグラム............................................ 280
外部割込み回路の機能 .................................. 276
外部割込み回路のチャネル........................... 278
CM26-10129-1
外部割込み回路の動作 ..................................285
外部割込み回路の動作中の割込み ................284
外部割込み回路のブロックダイヤグラム......277
外部割込み回路のレジスタ ...........................281
外部割込み回路の割込みに関連するレジスタと
ベクタテーブルのアドレス.......................284
外部割込み制御レジスタ
外部割込み制御レジスタ (EIC00) ..................282
カウンタ
16 ビット PPG ダウンカウンタレジスタ上位 , 下
位 (PDCRH1, PDCRL1) ..............................455
カウンタ動作モード ......................................473
カウンタの動作状態 ......................................487
カウンタ動作
カウンタ動作モード ......................................473
書換え
上位バンクの書換え時における
割込み発生 ................................................721
書込み
書込み / 消去中の動作について.....................722
出力データレジスタ (OPDUR, OPDLR) 書込みタ
イミングダイヤグラム (OPS2 ～ OPS0=
001B,010B,011B,100B,101B,110B,111B).....555
フラッシュメモリ書込み / 消去 .....................683
フラッシュメモリ書込み / 消去の
詳細説明....................................................712
フラッシュメモリへデータの書込み .............714
出力データレジスタ (OPDUR, OPDLR) 書込みタ
イミングダイヤグラム
(OPS2 ～ OPS0=000B) ................................552
書込み手順
フラッシュメモリ書込み手順........................714
き
機能
I2C の機能......................................................638
MCU スタンバイモードに対するウェイクアップ
機能...........................................................672
UART/SIO の機能 ..........................................592
基本構成
シリアル書込み接続の基本構成 ....................726
く
クロック
CR クロックの発振安定待ち時間 ....................56
I2C クロック制御レジスタ (ICCR0) ...............658
イベントカウントモード
( 外部クロックモード ) .............................472
外部クロック .................................................338
各クロック速度のリロード値と
ボーレート ................................................337
クロック発振回路............................................80
クロックモード ...............................................51
クロックモードとスタンバイモードの
組合せ .........................................................53
クロックモードの影響を受けない
周辺機能......................................................51
クロックモードの状態遷移図..........................69
サブ CR クロックモードの動作.......................68
サブクロックモードの動作
(2 系統外部クロック品 )..............................68
出力クロック .......................... 82, 154, 180, 630
スタンバイモード設定前にクロックモードの
FUJITSU SEMICONDUCTOR LIMITED
789
索引
MB95390H シリーズ
遷移が完了していることを確認して
ください。................................................... 73
内部クロックモード...................................... 472
内部クロックモード
( リロードモード ) の動作 ........................ 489
内部クロックモード
( ワンショットモード ) の動作 ................. 491
内部クロックモードの設定........................... 489
入力クロック ........ 82, 154, 169, 180, 207, 308,
374, 420, 450, 475, 594, 630, 641
発振安定待ち時間とクロックモード・
スタンバイモードの遷移............................ 56
メイン CR クロックモードの動作................... 68
メインクロックモードの動作 ......................... 68
クロック監視制御レジスタ
クロック監視制御レジスタ (CMCR) ............. 405
クロック監視データレジスタ
クロック監視データレジスタ (CMDR) ......... 404
クロックスーパバイザ
クロックスーパバイザの動作
フローチャート例................................. 413
タイムベースタイマインターバルとクロック
スーパバイザカウンタ値の対応表 ........... 409
クロックスーパバイザカウンタ
クロックスーパバイザカウンタ.................... 407
クロックスーパバイザカウンタの概要......... 400
クロックスーパバイザカウンタの使用上の
注意 .......................................................... 414
クロックスーパバイザカウンタのブロック
ダイヤグラム............................................ 401
クロックスーパバイザカウンタの
レジスタ ................................................... 403
クロック制御部
クロック制御部の概要 .................................... 48
クロック制御部のブロックダイヤグラム ....... 49
クロック制御レジスタ
I2C クロック制御レジスタ (ICCR0) .............. 658
クロック速度
各クロック速度のリロード値と
ボーレート ............................................... 337
クロック発振回路
クロック発振回路 ........................................... 80
クロックモード
クロックモード............................................... 51
クロックモードとスタンバイモードの
組合せ......................................................... 53
クロックモードの影響を受けない
周辺機能 ..................................................... 51
クロックモードの状態遷移図 ......................... 69
スタンバイモード設定前にクロックモードの
遷移が完了していることを確認して
ください。................................................... 73
発振安定待ち時間とクロックモード・
スタンバイモードの遷移............................ 56
イベントカウントモード
( 外部クロックモード )............................. 472
内部クロックモード...................................... 472
内部クロックモード
( リロードモード ) の動作 ........................ 489
内部クロックモード
( ワンショットモード ) の動作 ................. 491
内部クロックモードの設定........................... 489
790
こ
コマンド
コマンドシーケンス表 ..................................703
コマンド発行時の注意点...............................704
コンディションコードレジスタ
コンディションコードレジスタ (CCR) の
構成.............................................................42
コンペアクリアレジスタ
コンペアクリアレジスタ (CPCUR, CPCLR)...537
さ
再開
フラッシュメモリのセクタ消去を
再開する....................................................720
サブ CR クロックモード
サブ CR クロックモードの動作.......................68
サブクロックモード
サブクロックモードの動作
(2 系統外部クロック品 )..............................68
サンプルプログラム
マルチパルスジェネレータのサンプルプログラ
ム ..............................................................587
し
シーケンス
コマンドシーケンス表 ..................................703
システム
I2C のシステム...............................................664
システムクロック制御レジスタ
システムクロック制御レジスタ (SYCC) の
構成.............................................................57
システムクロック制御レジスタ 2
システムクロック制御レジスタ 2 (SYCC2) の
構成.............................................................65
システム構成コントローラ
SYSC の機能..................................................744
システム構成コントローラ使用上の注意......748
システム構成レジスタ (SYSC) ......................745
周期可変モード
PWM タイマ機能 ( 周期可変モード ).............202
PWM タイマ機能 ( 周期可変モード ) の動作
( タイマ 0) .................................................259
PWM タイマ機能 ( 周期可変モード ) の動作
( タイマ 1) .................................................261
周期固定モード
PWM タイマ機能 ( 周期固定モード ).............202
PWM タイマ機能 ( 周期固定モード ) の動作
( タイマ 0) .................................................255
PWM タイマ機能 ( 周期固定モード ) の動作
( タイマ 1) .................................................257
周辺機能
クロックモードの影響を受けない
周辺機能......................................................51
周辺機能からの割込み要求 .............................96
受信割込み
受信割込み ....................................................326
受信割込み発生とフラグセットの
タイミング ................................................330
受信割込み ....................................................609
出力クロック
出力クロック .......................... 82, 154, 180, 630
出力制御レジスタ下位
出力制御レジスタ下位 (OPCLR)....................522
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CM26-10129-1
索引
MB95390H シリーズ
出力制御レジスタ上位
出力制御レジスタ上位 (OPCUR)................... 520
出力データバッファレジスタ
出力データバッファレジスタの動作 ............ 556
出力データバッファレジスタ下位
出力データバッファレジスタ下位
(OPDBRL)................................................. 531
出力データバッファレジスタ上位
出力データバッファレジスタ上位
(OPDBRH) ................................................ 529
出力データレジスタ
出力データレジスタ (OPDUR, OPDLR) ........ 547
出力データレジスタのブロック
ダイヤグラム............................................ 546
出力データレジスタへのデータ転送動作 ..... 558
出力データレジスタ下位
出力データレジスタ下位 (OPDLR) ............... 527
出力データレジスタ上位
出力データレジスタ上位 (OPDUR)............... 525
消去
書込み / 消去中の動作について .................... 722
セクタ消去の際の注意点 .............................. 717
チップ消去の際の注意点 .............................. 716
フラッシュ消去およびトリミング値に関する
注意事項 ................................................... 742
フラッシュメモリ書込み / 消去 .................... 683
フラッシュメモリ書込み / 消去の
詳細説明 ................................................... 712
フラッシュメモリのセクタ消去を
一時停止する............................................ 719
フラッシュメモリのセクタ消去を
再開する ................................................... 720
フラッシュメモリのデータを消去する
( チップ消去 ) ........................................... 716
フラッシュメモリの任意のデータを消去する
( セクタ消去 ) ........................................... 717
消去手順
フラッシュメモリのセクタ消去手順 ............ 717
状態遷移図
クロックモードの状態遷移図 ......................... 69
スタンバイモードの状態遷移図...................... 74
シリアル書込み接続
シリアル書込み接続の基本構成.................... 726
シリアル出力データレジスタ
UART/SIO シリアル出力データレジスタ
(TDR0) ...................................................... 607
シリアルステータスアンドデータレジスタ
UART/SIO シリアルステータスアンドデータレ
ジスタ (SSR0) ........................................... 604
シリアル入力データレジスタ
UART/SIO シリアル入力データレジスタ
(RDR0)...................................................... 606
シリアルモード制御レジスタ
UART/SIO シリアルモード制御レジスタ 1
(SMC10).................................................... 600
UART/SIO シリアルモード制御レジスタ 2
(SMC20).................................................... 602
シングルチップモード
シングルチップモード .................................... 34
信号フローダイヤグラム
OPDBRH0/OPDBRL0 の信号フローダイヤグラム
(OPS2 ～ OPS0 = 000B).............................. 551
位置検出の信号フローダイヤグラム (OPS2 ～
CM26-10129-1
OPS0=010B または 110B) ...........................553
信号方式
信号方式 ........................................................343
す
スタート条件
スタート条件 .................................................664
スタック
割込みからの復帰時のスタック動作 .............103
割込み処理開始時のスタック動作 ................103
割込み処理のスタック領域 ...........................104
スタンバイ
MCU スタンバイモードに対するウェイクアップ
機能...........................................................672
スタンバイ制御レジスタ
スタンバイ制御レジスタ (STBC).....................62
スタンバイモード
クロックモードとスタンバイモードの
組合せ .........................................................53
スタンバイモード............................................52
スタンバイモード時の端子の状態 ..................72
スタンバイモード時の動作 ...........................397
スタンバイモード設定前にクロックモードの
遷移が完了していることを確認して
ください。....................................................73
スタンバイモード設定を行う命令の直後に NOP
命令を 3 命令以上入れてください。............73
スタンバイモードの状態遷移図 ......................74
スタンバイモードの遷移と復帰の概要 ...........72
スタンバイモードは CPU が割込みを受け付け
ない場合も解除されます。...........................73
発振安定待ち時間とクロックモード・
スタンバイモードの遷移 ............................56
割込み要求によりスタンバイモードへの遷移が
抑止されることがあります。.......................73
MCU スタンバイモードに対するウェイクアップ
機能...........................................................672
ストップ
ストップ条件 .................................................667
ストップ割込み .............................................661
ストップモード
ストップモードの動作 ....................................76
スリープモード
スリープモードの動作 ....................................75
スレーブデバイス
LIN スレーブデバイス...................................363
せ
制御ステータスレジスタ
8/16 ビット複合タイマ 00/01 制御ステータス
レジスタ 0 (T00CR0/T01CR0)....................214
8/16 ビット複合タイマ 10/11 制御ステータス
レジスタ 0 (T10CR0/T11CR0)....................217
制御レジスタ
16 ビット PPG 状態制御レジスタ , 下位
(PCNTL1) ..................................................460
セクタ
デュアルオペレーションフラッシュメモリの
セクタ / バンク構成 ..................................684
セクタ消去
セクタ消去の際の注意点...............................717
フラッシュメモリのセクタ消去手順.............717
フラッシュメモリのセクタ消去を
FUJITSU SEMICONDUCTOR LIMITED
791
索引
MB95390H シリーズ
一時停止する............................................ 719
フラッシュメモリのセクタ消去を
再開する ................................................... 720
フラッシュメモリの任意のデータを消去する
( セクタ消去 ) ........................................... 717
セクタ消去タイマフラグ
セクタ消去タイマフラグ (DQ3) .................... 711
セクタスワップ許可ビット
セクタスワップ許可ビット (FSR:SSEN) の
設定手順 ................................................... 721
設定
UART/SIO 専用ボーレートジェネレータボー
レート設定レジスタ (BRSR0)................... 634
イベントカウントモードの設定.................... 493
ボーレート設定............................................. 635
設定順序
ワイルドレジスタ機能の設定順序 ................ 199
設定手順例
設定手順例 ................... 162, 175, 186, 286, 343
設定フロー
フラッシュメモリセクタ書込み制御レジスタ
(SWRE0) 設定フロー ................................ 701
ゼネラルコールアドレス
ゼネラルコールアドレス .............................. 666
専用ボーレートジェネレータ
専用ボーレートジェネレータ
( リロードカウンタ ) の動作..................... 339
UART/SIO 専用ボーレートジェネレータに関連
するレジスタ............................................ 632
UART/SIO 専用ボーレートジェネレータのチャ
ネル .......................................................... 631
UART/SIO 専用ボーレートジェネレータのブ
ロックダイヤグラム ................................. 630
UART/SIO 専用ボーレートジェネレータプリス
ケーラ選択レジスタ (PSSR0) ................... 633
UART/SIO 専用ボーレートジェネレータボー
レート設定レジスタ (BRSR0)................... 634
専用レジスタ
専用レジスタの機能........................................ 37
専用レジスタの構成........................................ 36
そ
送受信許可
送受信許可 .................................................... 343
送信割込み
送信割込み .................................................... 327
送信割込み発生とフラグセットの
タイミング ............................................... 332
送信割込み要求発生タイミング.................... 333
送信割込み .................................................... 609
双方向通信
双方向通信機能............................................. 356
その他命令
その他命令 .................................................... 778
た
タイマ 00
タイマ 00 の割込み ....................................... 240
タイマ 01
タイマ 01 の割込み ....................................... 240
タイマ 10
タイマ 10 の割込み ....................................... 241
タイマ 11
792
タイマ 11 の割込み ........................................241
タイマ制御状態レジスタ
タイマ制御状態レジスタ (TCSR)...................539
タイマバッファレジスタ
タイマバッファレジスタ
(TMBUR, TMBLR).....................................538
タイマモード制御レジスタ
8/16 ビット複合タイマ 10/11 タイマモード制御
レジスタ (TMCR1) ....................................231
タイミング
受信割込み発生とフラグセットの
タイミング ................................................330
送信割込み発生とフラグセットの
タイミング ................................................332
タイミングリミット超過フラグ
タイミングリミット超過フラグ (DQ5)..........710
タイムベースタイマ
タイムベースタイマインターバルとクロック
スーパバイザカウンタ値の対応表 ............409
タイムベースタイマ使用上の注意 ................163
タイムベースタイマのクリア........................160
タイムベースタイマの動作 .....................77, 160
タイムベースタイマの動作例........................161
タイムベースタイマのブロック
ダイヤグラム ............................................153
タイムベースタイマのレジスタ ....................155
タイムベースタイマの割込みに関連する
レジスタとベクタテーブルのアドレス.....159
タイムベースタイマインターバル
タイムベースタイマインターバルとクロック
スーパバイザカウンタ値の対応表 ............409
タイムベースタイマ制御レジスタ
タイムベースタイマ制御レジスタ
(TBTC) ......................................................156
ダイヤグラム
DTTI 回路のタイミングダイヤグラム
(D1,D0=00B) ..............................................576
OPTx 出力波形タイミングダイヤグラム
(WTS1,WTS0=00B) ....................................547
出力データレジスタ (OPDUR, OPDLR) 書込みタ
イミングダイヤグラム (OPS2 ～ OPS0=
001B,010B,011B,100B,101B,110B,111B).....555
出力データレジスタ (OPDUR, OPDLR) 書込みタ
イミングダイヤグラム
(OPS2 ～ OPS0=000B) ................................552
リロードタイマアンダフローの信号フローダイ
ヤグラム (OPS2 ～ OPS0 = 001B) ...............553
リロードタイマおよびと位置検出の信号フロー
ダイヤグラム (OPS2 ～ OPS0 = 011B または
111B) .........................................................554
リロードタイマまたは位置検出の信号フローダ
イヤグラム
(OPS2 ～ OPS0 = 100B または 101B) ..........554
ダイレクトバンクポインタ
ダイレクトバンクポインタ (DP) の構成..........40
レジスタバンクポインタおよびダイレクト
バンクポインタのミラーアドレス ..............39
多重割込み
多重割込み ....................................................101
端子
16 ビット PPG タイマに関連する端子のブロック
ダイヤグラム ............................................453
16 ビット PPG タイマの端子 .........................452
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
索引
MB95390H シリーズ
16 ビットリロードタイマに関連する端子 .... 477
16 ビットリロードタイマに関連する端子のブ
ロックダイヤグラム ................................. 478
8/10 ビット A/D コンバータの端子 ............... 375
8/10 ビット A/D コンバータの端子ブロックダイ
ヤグラム ................................................... 376
8/16 ビット PPG に関連する
端子のブロック ........................................ 423
8/16 ビット PPG の端子................................. 422
I2C のバスインタフェースに関連する端子... 643
UART/SIO に関連する端子 ........................... 596
UART/SIO に関連する端子のブロックダイヤグ
ラム .......................................................... 597
割込み端子選択回路に関連する端子 ............ 294
割込み端子選択回路の動作........................... 299
端子機能説明
端子機能説明 .................................................. 13
端子状態
各モードにおける端子状態........................... 759
端子接続
端子接続について ........................................... 24
端子直接アクセス
LIN-UART 端子直接アクセス ....................... 355
端子配列図
FPT-48P-M49 の端子配列図 .............................. 9
LCC-48P-M11 の端子配列図............................ 10
ち
チップ消去
チップ消去の際の注意点 .............................. 716
フラッシュメモリのデータを消去する
( チップ消去 ) ........................................... 716
チャネル
16 ビット PPG タイマのチャネル ................. 451
16 ビットリロードタイマのチャネル ........... 476
8/16 ビット PPG のチャネル ......................... 421
I2C のチャネル .............................................. 642
UART/SIO 専用ボーレートジェネレータのチャ
ネル .......................................................... 631
UART/SIO のチャネル .................................. 595
て
低電圧
低電圧検出リセット回路 .............................. 394
低電圧検出リセット回路に関連する
端子 .......................................................... 396
低電圧検出リセット回路の動作.................... 397
低電圧検出リセット回路のブロック
ダイヤグラム............................................ 395
低電圧検出リセット回路
低電圧検出リセット回路 .............................. 394
低電圧検出リセット回路に関連する
端子 .......................................................... 396
低電圧検出リセット回路の動作.................... 397
低電圧検出リセット回路のブロック
ダイヤグラム............................................ 395
データ書込み制御ユニット
データ書込み制御ユニットの動作 ................ 551
データ書込み制御ユニットのブロックダイヤグ
ラム .......................................................... 510
データ転送
データ転送 .................................................... 665
データポーリングフラグ
CM26-10129-1
データポーリングフラグ (DQ7).....................707
データレジスタ
8/16 ビット複合タイマ 00/01 データレジスタ
(T00DR/T01DR) .........................................234
8/16 ビット複合タイマ 10/11 データレジスタ
(T10DR/T11DR) .........................................237
デバイス
デバイス使用上の注意 ....................................24
デュアルオペレーションフラッシュメモリ
デュアルオペレーションフラッシュメモリのレ
ジスタ .......................................................685
デュアルオペレーションフラッシュメモリの
概要...........................................................682
デュアルオペレーションフラッシュメモリの
セクタ / バンク構成 ..................................684
デュアルオペレーションフラッシュメモリの
特長...........................................................683
転送
出力データレジスタへのデータ転送動作......558
データ転送 ....................................................665
転送割込み ....................................................660
転送系命令
転送系命令 ....................................................775
と
同期方式
同期方式 ........................................................343
同期モード
同期モード ( 動作モード 2) の動作 ................348
動作
16 ビット PPG モードの動作 .........................441
16 ビットリロードタイマの動作モード ........472
8 ビット PPG 独立モードの動作....................435
8 ビットプリスケーラ＋ 8 ビット PPG
モードの動作 ............................................437
カウンタ動作モード ......................................473
動作モード
同期モード ( 動作モード 2) の動作 ................348
16 ビットリロードタイマの動作モード ........472
UART/SIO の
動作モード 0 の動作説明 ..........................611
UART/SIO の動作モード 1 の動作説明..........618
カウンタ動作モード ......................................473
特殊な命令
特殊な命令について ......................................770
トグルビットフラグ
トグルビットフラグ (DQ6)............................709
トグルビットフラグ (DQ6) に関する
制限事項....................................................724
時計プリスケーラ
インターバルタイマ機能の動作
( 時計プリスケーラ ) .................................185
時計プリスケーラ使用上の注意 ....................187
時計プリスケーラのクリア ...........................185
時計プリスケーラの動作例 ...........................185
時計プリスケーラのブロック
ダイヤグラム ............................................179
時計プリスケーラのレジスタ........................181
時計プリスケーラの割込み ...........................184
時計プリスケーラの割込みに関連するレジスタ
とベクタテーブルのアドレス ...................184
時計プリスケーラ制御レジスタ
時計プリスケーラ制御レジスタ (WPCR).......182
FUJITSU SEMICONDUCTOR LIMITED
793
索引
MB95390H シリーズ
時計モード
時計モードの動作 ........................................... 79
時計割込み
インターバルタイマ機能動作時の割込み
( 時計割込み ) ........................................... 184
トリミング値
フラッシュ消去およびトリミング値に関する
注意事項 ................................................... 742
な
内部クロック
内部クロックモード...................................... 472
内部クロックモード
( リロードモード ) の動作 ........................ 489
内部クロックモード
( ワンショットモード ) の動作 ................. 491
内部クロックモードの設定........................... 489
に
入出力回路
入出力回路形式............................................... 18
入力クロック
入力クロック ........ 82, 154, 169, 180, 207, 308,
374, 420, 450, 475, 594, 630, 641
入力制御
DTTI 入力制御の動作.................................... 575
入力制御レジスタ下位
入力制御レジスタ下位 (IPCLR) .................... 535
入力制御レジスタ上位
入力制御レジスタ上位 (IPCUR) .................... 533
の
ノイズキャンセル制御レジスタ
ノイズキャンセル制御レジスタ (NCCR) ...... 541
ノイズ除去機能
ノイズ除去機能の動作 .................................. 578
は
ハードウェアシーケンスフラグ
ハードウェアシーケンスフラグ.................... 705
ハードウェア接続例
ハードウェア接続例...................................... 200
ハードウェアトリガ
ハードウェアトリガ...................................... 466
波形シーケンサ
波形シーケンサ使用上の注意 ....................... 584
波形シーケンサの機能 .................................. 500
波形シーケンサのブロックダイヤグラム ..... 506
バスインタフェース
I2C のバスインタフェースに関連する端子... 643
バスステータスレジスタ
I2C バスステータスレジスタ (IBSR0) ........... 653
バス制御レジスタ
I2C バス制御レジスタ 0 (IBCR00) ................. 646
I2C バス制御レジスタ 1 (IBCR10) ................. 650
発振安定待ち時間
CR クロックの発振安定待ち時間 ................... 56
発振安定待ち時間 ........................................... 55
発振安定待ち時間とクロックモード・
スタンバイモードの遷移............................ 56
発振安定待ち時間設定レジスタ
発振安定待ち時間設定レジスタ (WATR) の
構成 ............................................................ 59
発振回路
794
クロック発振回路............................................80
バンク
上位バンクの書換え時における
割込み発生 ................................................721
デュアルオペレーションフラッシュメモリの
セクタ / バンク構成 ..................................684
汎用レジスタ
汎用レジスタの構成 ........................................44
汎用レジスタの特長 ........................................45
汎用レジスタ領域............................................30
ひ
ビット構成
LIN-UART 拡張制御ステータスレジスタ (ESCR)
のビット構成 ............................................321
LIN-UART 拡張通信制御レジスタ (ECCR) の
ビット構成 ................................................323
LIN-UART ボーレートジェネレータレジスタ
1, 0 (BGR1, BGR0) のビット構成...............325
ビット操作命令
ビット操作命令実行時の読出し先 ................774
非同期 LIN モード
非同期 LIN モード動作 ..................................352
非同期モード
非同期モードの動作 ......................................344
表示記号
命令の表示記号の説明 ..................................764
品種構成
MB95390H シリーズの品種構成 ........................5
ふ
不揮発性レジスタ
不揮発性レジスタデータ領域
( アドレス : FFBCH ～ FFBFH).....................30
複合タイマ
8/16 ビット複合タイマ 00/01 データレジスタ
(T00DR/T01DR) .........................................234
8/16 ビット複合タイマ 0 のレジスタ.............212
8/16 ビット複合タイマ 10/11 制御ステータス
レジスタ 0 (T10CR0/T11CR0)....................217
8/16 ビット複合タイマ 10/11 制御ステータス
レジスタ 1 (T10CR1/T11CR1)....................224
8/16 ビット複合タイマ 10/11 タイマモード制御
レジスタ (TMCR1) ....................................231
8/16 ビット複合タイマ 10/11 データレジスタ
(T10DR/T11DR) .........................................237
8/16 ビット複合タイマ 1 のレジスタ.............213
8/16 ビット複合タイマの使用上の注意 .........274
8/16 ビット複合タイマの端子のブロック
ダイヤグラム ............................................211
8/16 ビット複合タイマのチャネル ................208
8/16 ビット複合タイマのブロック
ダイヤグラム ............................................205
8/16 ビット複合タイマの割込みに関連する
レジスタとベクタテーブルのアドレス.....242
LIN Synch Field エッジ検出割込み
(8/16 ビット複合タイマ割込み )................328
フラグセット
受信割込み発生とフラグセットの
タイミング ................................................330
送信割込み発生とフラグセットの
タイミング ................................................332
フラッシュ消去
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
索引
MB95390H シリーズ
フラッシュ消去およびトリミング値に関する
注意事項 ................................................... 742
フラッシュセキュリティ
フラッシュセキュリティ .............................. 723
フラッシュメモリ
シリアル書込み接続の基本構成.................... 726
デュアルオペレーションフラッシュメモリの
概要 .......................................................... 682
デュアルオペレーションフラッシュメモリの
セクタ / バンク構成.................................. 684
デュアルオペレーションフラッシュメモリの
特長 .......................................................... 683
デュアルオペレーションフラッシュメモリのレ
ジスタ....................................................... 685
フラッシュメモリ書込み / 消去 .................... 683
フラッシュメモリ書込み / 消去の
詳細説明 ................................................... 712
フラッシュメモリ書込み手順 ....................... 714
フラッシュメモリのセクタ消去手順 ............ 717
フラッシュメモリのセクタ消去を
一時停止する............................................ 719
フラッシュメモリのセクタ消去を
再開する ................................................... 720
フラッシュメモリのデータを消去する
( チップ消去 ) ........................................... 716
フラッシュメモリの任意のデータを消去する
( セクタ消去 ) ........................................... 717
フラッシュメモリへデータの書込み ............ 714
フラッシュメモリを読出し / リセット
状態にする ............................................... 713
フラッシュメモリステータスレジスタ
フラッシュメモリステータスレジスタ
(FSR)......................................................... 689
フラッシュメモリステータスレジスタ 2
(FSR2)....................................................... 686
フラッシュメモリステータスレジスタ 2,
フラッシュメモリステータスレジスタ 3,
および RDY ビット (FRS:bit4) .................. 698
フラッシュメモリステータスレジスタ 3
(FSR3)....................................................... 696
フラッシュメモリセクタ書込み制御レジスタ
フラッシュメモリセクタ書込み制御レジスタ
(SWRE0/SWRE1) ...................................... 693
フラッシュメモリセクタ書込み制御レジスタ
(SWRE0/SWRE1) 設定フロー.................... 701
フリーランモード
インターバルタイマ機能
( フリーランモード ) ................................ 202
インターバルタイマ機能 ( フリーランモード ) の
動作 ( タイマ 0) ........................................ 251
インターバルタイマ機能 ( フリーランモード ) の
動作 ( タイマ 1) ........................................ 253
プリスケーラ
8 ビットプリスケーラ＋ 8 ビット PPG モードの
設定 .......................................................... 437
8 ビットプリスケーラ＋ 8 ビット PPG
モードの動作............................................ 437
UART/SIO 専用ボーレートジェネレータプリス
ケーラ選択レジスタ (PSSR0) ................... 633
プリスケーラ .................................................. 81
プリスケーラの動作........................................ 83
プリスケーラのブロックダイヤグラム........... 82
フローチャート
CM26-10129-1
クロックスーパバイザの動作
フローチャート例 .....................................413
ブロックダイヤグラム
16 ビット PPG タイマに関連する端子のブロック
ダイヤグラム ............................................453
16 ビット PPG タイマのブロック
ダイヤグラム ............................................449
16 ビットタイマのブロックダイヤグラム.....509
16 ビットリロードタイマに関連する端子のブ
ロックダイヤグラム..................................478
16 ビットリロードタイマのブロックダイヤグラ
ム ..............................................................474
8/10 ビット A/D コンバータの端子ブロックダイ
ヤグラム....................................................376
8/10 ビット A/D コンバータのブロックダイヤグ
ラム...........................................................373
8/16 ビット PPG に関連する
端子のブロック.........................................423
8/16 ビット PPG のブロックダイヤグラム ....419
8/16 ビット複合タイマの端子のブロック
ダイヤグラム ............................................211
8/16 ビット複合タイマのブロック
ダイヤグラム ............................................205
DTTI 回路のブロックダイヤグラム...............575
I2C に関連する端子のブロック
........................ ダイヤグラム 644
I2C のブロックダイヤグラム .........................640
LIN-UART の端子のブロック
ダイヤグラム ............................................310
LIN-UART のブロックダイヤグラム .............305
MB95330H シリーズのブロックダイヤグラム ..8
NVR インタフェースのブロック
ダイヤグラム ............................................733
UART/SIO 専用ボーレートジェネレータのブ
ロックダイヤグラム..................................630
UART/SIO に関連する端子のブロックダイヤグ
ラム...........................................................597
UART/SIO のブロックダイヤグラム .............593
位置検出回路のブロックダイヤグラム .........512
ウォッチドッグタイマのブロック
ダイヤグラム ............................................168
外部割込み回路に関連する端子のブロック
ダイヤグラム ............................................280
外部割込み回路のブロックダイヤグラム......277
クロックスーパバイザカウンタのブロック
ダイヤグラム ............................................401
クロック制御部のブロックダイヤグラム........49
出力データレジスタのブロック
ダイヤグラム ............................................546
タイムベースタイマのブロック
ダイヤグラム ............................................153
低電圧検出リセット回路のブロック
ダイヤグラム ............................................395
データ書込み制御ユニットのブロックダイヤグ
ラム...........................................................510
時計プリスケーラのブロック
ダイヤグラム ............................................179
波形シーケンサのブロックダイヤグラム......506
プリスケーラのブロックダイヤグラム ...........82
ポート 0 のブロックダイヤグラム ................109
ポート 1 のブロックダイヤグラム ................114
ポート 4 のブロックダイヤグラム ................120
ポート 6 のブロックダイヤグラム ................128
FUJITSU SEMICONDUCTOR LIMITED
795
索引
MB95390H シリーズ
ポート 7 のブロックダイヤグラム ................ 134
ポート F のブロックダイヤグラム................ 141
ポート G のブロックダイヤグラム ............... 146
マルチパルスジェネレータ端子の
ブロックダイヤグラム ............................. 515
マルチパルスジェネレータのブロックダイヤグ
ラム .......................................................... 504
ワイルドレジスタ機能のブロック
ダイヤグラム............................................ 191
割込み端子選択
回路のブロックダイヤグラム................... 293
分岐系命令
分岐系命令 .................................................... 778
ベクタ
UART/SIO の割込みに関連するレジスタとベク
タテーブル ............................................... 609
ベクタテーブル
16 ビット PPG タイマの割込みに関連するレジス
タとベクタテーブル ................................. 462
16 ビットリロードタイマの割込みに関連する
レジスタとベクタテーブル ...................... 486
8/10 ビット A/D コンバータの割込みに関連する
レジスタとベクタテーブルのアドレス .... 383
8/16 ビット PPG の割込みに関連する
レジスタとベクタテーブル ...................... 433
8/16 ビット複合タイマの割込みに関連するレジ
スタとベクタテーブルのアドレス ........... 242
I2C の割込みに関連するレジスタとベクタテーブ
ル.............................................................. 662
LIN-UART の割込みに関連するレジスタと
ベクタテーブルのアドレス ...................... 329
UART/SIO の割込みに関連するレジスタとベク
タテーブル ............................................... 609
外部割込み回路の割込みに関連するレジスタと
ベクタテーブルのアドレス ...................... 284
タイムベースタイマの割込みに関連する
レジスタとベクタテーブル ...................... 159
時計プリスケーラの割込みに関連するレジスタ
とベクタテーブル..................................... 184
ベクタテーブル領域
( アドレス :FFC0H ～ FFFFH) ...................... 30
マルチパルスジェネレータの割込みに関連する
レジスタとベクタテーブルのアドレス .... 545
ポート 4 のレジスタの機能 ...........................122
ポート 4 の端子 .............................................119
ポート 6
ポート 6 の構成 .............................................126
ポート 6 の端子 .............................................126
ポート 6 の動作 .............................................131
ポート 6 のブロックダイヤグラム ................128
ポート 6 のレジスタの機能 ...........................130
ポート 7
ポート 7 の構成 .............................................133
ポート 7 の端子 .............................................133
ポート 7 の動作 .............................................138
ポート 7 のブロックダイヤグラム ................134
ポート 7 のレジスタの機能 ...........................137
ポート F
ポート F の構成 .............................................140
ポート F の端子 .............................................140
ポート F の動作 .............................................143
ポート F のブロックダイヤグラム ................141
ポート F のレジスタの機能 ...........................142
ポート G
ポート G の構成 ............................................145
ポート G の端子 ............................................145
ポート G の動作 ............................................148
ポート G のブロックダイヤグラム................146
ポート G のレジスタの機能 ..........................147
ボーレート
LIN-UART ボーレート選択 ...........................334
UART/SIO 専用ボーレートジェネレータに関連
するレジスタ ............................................632
UART/SIO 専用ボーレートジェネレータのチャ
ネル...........................................................631
UART/SIO 専用ボーレートジェネレータのブ
ロックダイヤグラム..................................630
UART/SIO 専用ボーレートジェネレータプリス
ケーラ選択レジスタ (PSSR0) ....................633
UART/SIO 専用ボーレートジェネレータボー
レート設定レジスタ (BRSR0) ...................634
各クロック速度のリロード値と
ボーレート ................................................337
ボーレート設定 .............................................635
ボーレートの計算..........................................336
ボーレートジェネレータ
専用ボーレートジェネレータ
( リロードカウンタ ) の動作 .....................339
ほ
ま
ポート 0
ポート 0 の構成............................................. 107
ポート 0 の端子............................................. 108
ポート 0 の動作............................................. 111
ポート 0 のブロックダイヤグラム ................ 109
ポート 0 のレジスタの機能........................... 110
ポート 1
ポート 1 の構成............................................. 113
ポート 1 の端子............................................. 113
ポート 1 の動作............................................. 117
ポート 1 のブロックダイヤグラム ................ 114
ポート 1 のレジスタの機能........................... 116
ポート 4
ポート 4 の構成............................................. 119
ポート 4 の動作............................................. 123
ポート 4 のブロックダイヤグラム ................ 120
マスタ / スレーブ型通信
LIN マスタ / スレーブ型通信機能..................361
マスタ / スレーブ型通信機能 ........................358
マスタデバイス
LIN マスタデバイス ......................................362
マルチパルスジェネレータ
マルチパルスジェネレータ端子の
ブロックダイヤグラム ..............................515
マルチパルスジェネレータの 16 ビットタイマの
使用...........................................................583
マルチパルスジェネレータの 16 ビットタイマの
動作ダイヤグラム .....................................583
マルチパルスジェネレータの概要 ................500
マルチパルスジェネレータのサンプルプログラ
ム ..............................................................587
マルチパルスジェネレータの端子 ................514
へ
796
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
索引
MB95390H シリーズ
マルチパルスジェネレータのブロックダイヤグ
ラム .......................................................... 504
マルチパルスジェネレータのレジスタ......... 518
マルチパルスジェネレータの割込みに関連する
レジスタとベクタテーブルのアドレス .... 545
マルチパルスジェネレータの割込み要因 ..... 544
マルチパルスジェネレータの動作ダイヤグラム
マルチパルスジェネレータの 16 ビットタイマの
動作ダイヤグラム..................................... 583
スタンバイモードは CPU が割込みを受け付け
ない場合も解除されます。...........................73
ストップモードの動作 ....................................76
スリープモードの動作 ....................................75
同期モード ( 動作モード 2) の動作 ................348
時計モードの動作............................................79
発振安定待ち時間とクロックモード・
スタンバイモードの遷移 ............................56
非同期 LIN モード動作 ..................................352
非同期モードの動作 ......................................344
メイン CR クロックモードの動作 ...................68
メインクロックモードの動作..........................68
割込み要求によりスタンバイモードへの遷移が
抑止されることがあります。.......................73
16 ビット PPG モードの設定 .........................440
16 ビット PPG モードの動作 .........................441
16 ビットリロードタイマの動作モード ........472
8 ビット PPG 独立モードの動作....................435
8 ビット独立モードの設定 ............................435
8 ビットプリスケーラ＋ 8 ビット PPG モードの
設定...........................................................437
8 ビットプリスケーラ＋ 8 ビット PPG
モードの動作 ............................................437
MCU スタンバイモードに対するウェイクアップ
機能...........................................................672
PWM モード (PCNTH レジスタの MDSE:
bit5=0) .......................................................463
UART/SIO シリアルモード制御レジスタ 1
(SMC10) ....................................................600
UART/SIO シリアルモード制御レジスタ 2
(SMC20) ....................................................602
UART/SIO の動作モード 0 の動作説明..........611
UART/SIO の動作モード 1 の動作説明..........618
イベントカウントモード...............................493
イベントカウントモード
( 外部クロックモード ) .............................472
イベントカウントモードの設定 ....................493
カウンタ動作モード ......................................473
内部クロックモード ......................................472
内部クロックモード
( リロードモード ) の動作.........................489
内部クロックモード
( ワンショットモード ) の動作..................491
内部クロックモードの設定 ...........................489
ワンショットモード (PCNTH0 レジスタの
MDSE:bit5=1) ............................................465
み
ミラーアドレス
レジスタバンクポインタおよびダイレクト
バンクポインタのミラーアドレス ............. 39
め
命令
F2MC-8FX の命令の概要............................... 763
スタンバイモード設定を行う命令の直後に NOP
命令を 3 命令以上入れてください。............ 73
命令一覧表の項目の説明 .............................. 765
命令の表示記号の説明 .................................. 764
命令マップ
命令マップ .................................................... 779
メイン CR クロックトリミングレジスタ
メイン CR クロックトリミングレジスタ
( 下位 )(CRTL) .......................................... 737
メイン CR クロックトリミングレジスタ
( 上位 )(CRTH) .......................................... 735
メイン CR クロックモード
メイン CR クロックモードの動作................... 68
メイン CR 周波数
メイン CR 周波数の変更に関する
注意事項 ................................................... 742
メインクロックモード
メインクロックモードの動作 ......................... 68
メモリ空間
メモリ空間の構成 ........................................... 28
メモリマップ
メモリマップ .................................... 29, 31, 758
も
モード
MCU の PGM モードへの遷移 ...................... 728
クロックモード............................................... 51
クロックモードとスタンバイモードの
組合せ......................................................... 53
クロックモードの影響を受けない
周辺機能 ..................................................... 51
クロックモードの状態遷移図 ......................... 69
サブ CR クロックモードの動作 ...................... 68
サブクロックモードの動作
(2 系統外部クロック品 ) ............................. 68
シングルチップモード .................................... 34
スタンバイモード ........................................... 52
スタンバイモード時の端子の状態 .................. 72
スタンバイモード設定前にクロックモードの
遷移が完了していることを確認して
ください。................................................... 73
スタンバイモード設定を行う命令の直後に NOP
命令を 3 命令以上入れてください。............ 73
スタンバイモードの状態遷移図...................... 74
スタンバイモードの遷移と復帰の概要........... 72
CM26-10129-1
よ
読出し
フラッシュメモリを読出し / リセット
状態にする ................................................713
り
リードモディファイライト
リードモディファイライト動作 ....................774
リセット
RAM 内容のリセットによる影響 ....................88
低電圧検出リセット回路...............................394
低電圧検出リセット回路に関連する
端子...........................................................396
低電圧検出リセット回路の動作 ....................397
低電圧検出リセット回路のブロック
ダイヤグラム ............................................395
FUJITSU SEMICONDUCTOR LIMITED
797
索引
MB95390H シリーズ
フラッシュメモリを読出し / リセット
状態にする ............................................... 713
リセット出力 .................................................. 87
リセット使用上の注意 .................................... 93
リセット中の時間 ........................................... 87
リセット中の端子の状態 ................................ 89
リセット動作の概要........................................ 88
リセット要因 .................................................. 86
リセット回路
低電圧検出リセット回路 .............................. 394
低電圧検出リセット回路に関連する
端子 .......................................................... 396
低電圧検出リセット回路の動作.................... 397
低電圧検出リセット回路のブロック
ダイヤグラム............................................ 395
リセット要因レジスタ
リセット要因レジスタ (RSRR) の構成............ 90
リセット要因レジスタ (RSRR) の状態............ 92
両エッジ検出
両エッジ検出と SNIx/RDAx コンペアタイミング
ダイヤグラム (CMPE=1) ........................... 549
リロードカウンタ
専用ボーレートジェネレータ
( リロードカウンタ ) の動作..................... 339
リロードカウンタの機能 .............................. 340
リロードタイマ
16 ビットリロードタイマ使用上の注意........ 495
16 ビットリロードタイマ制御状態レジスタ下位
(TMCSRL1)............................................... 482
16 ビットリロードタイマ制御状態レジスタ上位
(TMCSRH1) .............................................. 480
16 ビットリロードタイマタイマレジスタ上位
(TMRH1)/ 下位 (TMRL1)........................... 484
16 ビットリロードタイマに関連する端子 .... 477
16 ビットリロードタイマに関連する端子のブ
ロックダイヤグラム ................................. 478
16 ビットリロードタイマのチャネル ........... 476
16 ビットリロードタイマの動作モード........ 472
16 ビットリロードタイマのブロックダイヤグラ
ム.............................................................. 474
16 ビットリロードタイマのレジスタ ........... 479
16 ビットリロードタイマの割込み ............... 486
16 ビットリロードタイマの割込みに関連する
レジスタとベクタテーブル ...................... 486
16 ビットリロードタイマリロードレジスタ上位
(TMRLRH1)/ 下位 (TMRLRL1) ................. 485
リロードタイマアンダフローの信号フローダイ
ヤグラム (OPS2 ～ OPS0 = 001B) .............. 553
リロードタイマおよびと位置検出の信号フロー
ダイヤグラム (OPS2 ～ OPS0 = 011B または
111B) ......................................................... 554
リロードタイマまたは位置検出の信号フローダ
イヤグラム (OPS2 ～ OPS0 = 100B または
101B) ......................................................... 554
「位置検出とリロードタイマアンダフロー」方式
で生成されるタイミング (OPS2 ～
OPS0=011B) .............................................. 567
「リロードタイマアンダフロー」方式で生成され
るタイミング............................................ 561
「リロードタイマアンダフロー」方式で生成され
るタイミング (OPS2 ～ OPS0 = 001B) ....... 562
リロード値
各クロック速度のリロード値と
798
ボーレート ................................................337
リロードモード
内部クロックモード
( リロードモード ) の動作.........................489
れ
レジスタ
8/16 ビット複合タイマ 00/01 制御ステータス
レジスタ 0 (T00CR0/T01CR0)....................214
8/16 ビット複合タイマ 00/01 制御ステータス
レジスタ 1 (T00CR1/T01CR1)....................220
8/16 ビット複合タイマ 00/01 タイマモード制御
レジスタ (TMCR0) ....................................228
8/16 ビット複合タイマ 00/01 データレジスタ
(T00DR/T01DR) .........................................234
8/16 ビット複合タイマ 10/11 制御ステータス
レジスタ 0 (T10CR0/T11CR0)....................217
8/16 ビット複合タイマ 10/11 制御ステータス
レジスタ 1 (T10CR1/T11CR1)....................224
8/16 ビット複合タイマ 10/11 タイマモード制御
レジスタ (TMCR1) ....................................231
8/16 ビット複合タイマ 10/11 データレジスタ
(T10DR/T11DR) .........................................237
LIN-UART 拡張制御ステータスレジスタ (ESCR)
のビット構成 ............................................321
LIN-UART 拡張通信制御レジスタ (ECCR) の
ビット構成 ................................................323
LIN-UART 受信データレジスタ (RDR)..........319
LIN-UART シリアルステータスレジスタ
(SSR) .........................................................317
LIN-UART シリアル制御レジスタ (SCR) ......313
LIN-UART シリアルモードレジスタ
(SMR) ........................................................315
LIN-UART 送信データレジスタ (TDR)..........320
LIN-UART ボーレートジェネレータレジスタ
1, 0 (BGR1, BGR0) のビット構成...............325
ウォッチドッグタイマ制御レジスタ
(WDTC) .....................................................171
ウォッチドッグタイマ選択 ID レジスタ (WDTH,
WDTL) ......................................................738
外部割込み制御レジスタ (EIC00) ..................282
クロック監視制御レジスタ (CMCR)..............405
クロック監視データレジスタ (CMDR)..........404
コンペアクリアレジスタ (CPCUR, CPCLR)...537
システムクロック制御レジスタ (SYCC) の
構成.............................................................57
システムクロック制御レジスタ 2 (SYCC2) の
構成.............................................................65
出力制御レジスタ下位 (OPCLR)....................522
出力制御レジスタ上位 (OPCUR) ...................520
出力データバッファレジスタ下位
(OPDBLR) .................................................531
出力データバッファレジスタ上位
(OPDBRH) .................................................529
出力データレジスタ (OPDUR, OPDLR) .........547
出力データレジスタ (OPDUR, OPDLR) 書込みタ
イミングダイヤグラム (OPS2 ～ OPS0=
001B,010B,011B,100B,101B,110B,111B).....555
出力データレジスタ (OPDUR, OPDLR) 書込みタ
イミングダイヤグラム
(OPS2 ～ OPS0=000B) ................................552
出力データレジスタ下位 (OPDLR)................527
出力データレジスタ上位 (OPDUR) ...............525
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CM26-10129-1
索引
MB95390H シリーズ
出力データレジスタのブロック
ダイヤグラム............................................ 546
スタンバイ制御レジスタ (STBC) .................... 62
タイマ制御状態レジスタ (TCSR) .................. 539
タイマバッファレジスタ
(TMBUR, TMBLR) .................................... 538
時計プリスケーラ制御レジスタ (WPCR) ...... 182
入力制御レジスタ下位 (IPCLR) .................... 535
入力制御レジスタ上位 (IPCUR) .................... 533
ノイズキャンセル制御レジスタ (NCCR) ...... 541
発振安定待ち時間設定レジスタ (WATR) の
構成 ............................................................ 59
フラッシュメモリステータスレジスタ 2,
フラッシュメモリステータスレジスタ 3,
および RDY ビット (FRS:bit4) .................. 698
フラッシュメモリステータスレジスタ 3
(FSR3)....................................................... 696
マルチパルスジェネレータの割込みに関連する
レジスタとベクタテーブルのアドレス .... 545
メイン CR クロックトリミングレジスタ
( 下位 )(CRTL) .......................................... 737
メイン CR クロックトリミングレジスタ
( 上位 )(CRTH) .......................................... 735
リセット要因レジスタ (RSRR) の構成............ 90
リセット要因レジスタ (RSRR) の状態............ 92
ワイルドレジスタアドレス設定レジスタ
(WRAR0 ～ WRAR2) ................................ 196
ワイルドレジスタアドレス比較許可レジスタ
(WREN) .................................................... 197
ワイルドレジスタデータ設定レジスタ
(WRDR0 ～ WRDR2) ................................ 195
ワイルドレジスタデータテスト設定レジスタ
(WROR) .................................................... 198
割込みレベル設定レジスタ (ILR0 ～ ILR5) の
構成 ............................................................ 98
16 ビット PPG 周期設定バッファレジスタ上位 ,
下位 (PCSRH1, PCSRL1) ........................... 456
16 ビット PPG 状態制御レジスタ下位
(PCNTL1).................................................. 460
16 ビット PPG 状態制御レジスタ上位
(PCNTH1) ................................................. 458
16 ビット PPG タイマのレジスタ ................. 454
16 ビット PPG タイマの割込みに関連するレジス
タとベクタテーブル ................................. 462
16 ビット PPG ダウンカウンタレジスタ上位 , 下
位 (PDCRH1, PDCRL1).............................. 455
16 ビット PPG デューティ設定バッファレジスタ
上位 , 下位 (PDUTH1, PDUTL1) ................ 457
16 ビットリロードタイマ制御状態レジスタ下位
(TMCSRL1)............................................... 482
16 ビットリロードタイマ制御状態レジスタ上位
(TMCSRH1) .............................................. 480
16 ビットリロードタイマタイマレジスタ上位
(TMRH1)/ 下位 (TMRL1)........................... 484
16 ビットリロードタイマのレジスタ ........... 479
16 ビットリロードタイマの割込みに関連する
レジスタとベクタテーブル ...................... 486
16 ビットリロードタイマリロードレジスタ上位
(TMRLRH1)/ 下位 (TMRLRL1) ................. 485
8/16 ビット PPG 起動レジスタ (PPGS) .......... 431
8/16 ビット PPG 出力反転レジスタ
(REVC) ..................................................... 432
8/16 ビット PPG タイマ 00 制御レジスタ
CM26-10129-1
(PC00)........................................................427
8/16 ビット PPG タイマ 00/01 周期設定バッファ
レジスタ (PPS01), (PPS00) .........................429
8/16 ビット PPG タイマ 00/01 デューティ設定
バッファレジスタ (PDS01), (PDS00) .........430
8/16 ビット PPG タイマ 01 制御レジスタ
(PC01)........................................................425
8/16 ビット PPG のレジスタ一覧 (ch. 0) ........424
8/16 ビット PPG の割込みに関連する
レジスタとベクタテーブル.......................433
I2C アドレスレジスタ (IAAR0) ......................657
I2C クロック制御レジスタ (ICCR0) ...............658
I2C データレジスタ (IDDR0) .........................656
I2C のレジスタ...............................................645
I2C の割込みに関連するレジスタとベクタテーブ
ル ..............................................................662
I2C バスステータスレジスタ (IBSR0) ............653
I2C バス制御レジスタ 0 (IBCR00)..................646
I2C バス制御レジスタ 1 (IBCR10)..................650
PWM モード (PCNTH レジスタの MDSE:
bit5=0) .......................................................463
UART/SIO シリアル出力データレジスタ
(TDR0).......................................................607
UART/SIO シリアルステータスアンドデータレ
ジスタ (SSR0)............................................604
UART/SIO シリアル入力データレジスタ
(RDR0) ......................................................606
UART/SIO シリアルモード制御レジスタ 1
(SMC10) ....................................................600
UART/SIO シリアルモード制御レジスタ 2
(SMC20) ....................................................602
UART/SIO 専用ボーレートジェネレータに関連
するレジスタ ............................................632
UART/SIO 専用ボーレートジェネレータプリス
ケーラ選択レジスタ (PSSR0) ....................633
UART/SIO 専用ボーレートジェネレータボー
レート設定レジスタ (BRSR0) ...................634
UART/SIO に関連するレジスタ.....................599
UART/SIO の割込みに関連するレジスタとベク
タテーブル ................................................609
割込み端子選択回路制御レジスタ (WICR)....296
割込み端子選択回路のレジスタ ....................295
ワンショットモード (PCNTH0 レジスタの
MDSE:bit5=1) ............................................465
レジスタバンクポインタ
レジスタバンクポインタ (RP) の構成 .............39
レジスタバンクポインタおよびダイレクト
バンクポインタのミラーアドレス ..............39
連続モード
インターバルタイマ機能 ( 連続モード )........202
インターバルタイマ機能 ( 連続モード ) の動作
( タイマ 0) .................................................247
インターバルタイマ機能 ( 連続モード ) の動作
( タイマ 1) .................................................249
わ
ワイルドレジスタ
ワイルドレジスタ機能 ..................................190
ワイルドレジスタ機能適用アドレス .............199
ワイルドレジスタ機能の設定順序 ................199
ワイルドレジスタ機能のブロック
ダイヤグラム ............................................191
ワイルドレジスタ機能のレジスタ ................193
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799
索引
MB95390H シリーズ
ワイルドレジスタ番号 .................................. 194
ワイルドレジスタアドレス設定レジスタ
ワイルドレジスタアドレス設定レジスタ
(WRAR0 ～ WRAR2) ................................ 196
ワイルドレジスタアドレス比較許可レジスタ
ワイルドレジスタアドレス比較許可レジスタ
(WREN) .................................................... 197
ワイルドレジスタデータ設定レジスタ
ワイルドレジスタデータ設定レジスタ
(WRDR0 ～ WRDR2) ................................ 195
ワイルドレジスタデータテスト設定レジスタ
ワイルドレジスタデータテスト設定レジスタ
(WROR) .................................................... 198
割込み
8/16 ビット複合タイマの割込みに関連する
レジスタとベクタテーブルのアドレス .... 242
LIN Synch Field エッジ検出割込み
(8/16 ビット複合タイマ割込み ) ............... 328
LIN-UART の割込みに関連するレジスタと
ベクタテーブルのアドレス ...................... 329
インターバル機能動作時の割込み ................ 158
インターバルタイマ機能動作時の割込み
( 時計割込み ) ........................................... 184
外部割込み回路の動作中の割込み ................ 284
外部割込み回路の割込みに関連するレジスタと
ベクタテーブルのアドレス ...................... 284
周辺機能からの割込み要求............................. 96
受信割込み .................................................... 326
受信割込み発生とフラグセットの
タイミング ............................................... 330
上位バンクの書換え時における
割込み発生 ............................................... 721
スタンバイモードは CPU が割込みを受け付け
ない場合も解除されます。.......................... 73
送信割込み .................................................... 327
送信割込み発生とフラグセットの
タイミング ............................................... 332
送信割込み要求発生タイミング.................... 333
タイマ 00 の割込み ....................................... 240
タイマ 01 の割込み ....................................... 240
タイマ 10 の割込み ....................................... 241
タイマ 11 の割込み ....................................... 241
タイムベースタイマの割込みに関連する
レジスタとベクタテーブル ...................... 159
多重割込み .................................................... 101
時計プリスケーラの割込み........................... 184
時計プリスケーラの割込みに関連するレジスタ
とベクタテーブル..................................... 184
マルチパルスジェネレータの割込みに関連する
レジスタとベクタテーブルのアドレス .... 545
マルチパルスジェネレータの割込み要因 ..... 544
マルチパルス割込み...................................... 543
割込みからの復帰時のスタック動作 ............ 103
割込み処理開始時のスタック動作 ................ 103
割込み処理時間............................................. 102
割込み処理のスタック領域........................... 104
割込み動作時の処理........................................ 99
割込みの受付けを制御するビット .................. 43
割込みの概要 .................................................. 96
割込み要求によりスタンバイモードへの遷移が
抑止されることがあります。...................... 73
16 ビット PPG タイマの割込みに関連するレジス
タとベクタテーブル ................................. 462
800
16 ビット PPG タイマ割込み .........................462
16 ビットリロードタイマの割込み................486
16 ビットリロードタイマの割込みに関連する
レジスタとベクタテーブル.......................486
8/10 ビット A/D コンバータ動作中の割込み .383
8/10 ビット A/D コンバータの割込みに関連する
レジスタとベクタテーブルのアドレス.....383
8/16 ビット PPG の割込み..............................433
8/16 ビット PPG の割込みに関連する
レジスタとベクタテーブル.......................433
I2C の割込みに関連するレジスタとベクタテーブ
ル ..............................................................662
UART/SIO の割込み.......................................609
UART/SIO の割込みに関連するレジスタとベク
タテーブル ................................................609
受信割込み ....................................................609
ストップ割込み .............................................661
送信割込み ....................................................609
転送割込み ....................................................660
割込み端子選択回路 ......................................292
割込み端子選択回路制御レジスタ (WICR)....296
割込み端子選択回路に関連する端子.............294
割込み端子選択回路の動作 ...........................299
割込み端子選択
回路のブロックダイヤグラム ...................293
割込み端子選択回路のレジスタ ....................295
割込み要因一覧表..........................................757
割込み端子選択回路
割込み端子選択回路使用上の注意 ................300
割込み端子選択回路制御レジスタ (WICR)....296
割込み端子選択回路に関連する端子.............294
割込み端子選択回路の概要 ...........................292
割込み端子選択回路の動作 ...........................299
割込み端子選択
回路のブロックダイヤグラム ...................293
割込み端子選択回路のレジスタ ....................295
割込み端子選択回路制御レジスタ (WICR)
割込み端子選択回路制御レジスタ (WICR)....296
割込みレベル設定レジスタ
割込みレベル設定レジスタ (ILR0 ～ ILR5) の
構成.............................................................98
ワンショット位置検出
「ワンショット位置検出とリロードタイマアンダ
フロー」方式 ............................................571
「ワンショット位置検出とリロードタイマアンダ
フロー」方式で生成されるタイミング
(OPS2 ～ OPS0 = 111B) ..............................572
「ワンショット位置検出またはリロードタイマア
ンダフロー」方式 .....................................573
「ワンショット位置検出またはリロードタイマア
ンダフロー」方式で生成されるタイミング
(OPS2 ～ OPS0 = 101B) ..............................574
「ワンショット位置検出」方式......................570
「ワンショット位置検出」方式で生成されるタイ
ミング (OPS2 ～ OPS0=110B) ....................570
ワンショットモード
インターバルタイマ機能
( ワンショットモード ) .............................202
インターバルタイマ機能 ( ワンショットモード )
の動作 ( タイマ 0）.....................................243
インターバルタイマ機能 ( ワンショットモード )
の動作 ( タイマ 1）.....................................245
内部クロックモード
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
索引
MB95390H シリーズ
( ワンショットモード ) の動作 ................. 491
ワンショットモード (PCNTH0 レジスタの
CM26-10129-1
MDSE:bit5=1) ............................................465
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801
索引
802
MB95390H シリーズ
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
レジスタ索引
MB95390H シリーズ
レジスタ索引
A
ADC1
ADC2
ADDH
ADDL
AIDRH
AIDRL
I
A/D コンバータ制御レジスタ 1 ....... 378
A/D コンバータ制御レジスタ 2 ....... 380
A/D コンバータデータレジスタ
上位.................................................. 382
A/D コンバータデータレジスタ
下位.................................................. 382
A/D 入力禁止レジスタ上位.............. 106
A/D 入力禁止レジスタ下位.............. 106
B
BGR0
BGR1
BRSR0
LIN-UART ボーレートジェネレータ
レジスタ 0 ....................................... 325
LIN-UART ボーレートジェネレータ
レジスタ 1 ....................................... 325
UART/SIO 専用ボーレートジェネレータ
ボーレート設定レジスタ ................. 634
C
CMCR
CMDR
CPCLR
CPCUR
CRTH
CRTL
クロック監視制御レジスタ ............. 405
クロック監視データレジスタ .......... 404
コンペアクリアレジスタ ( 下位 )..... 537
コンペアクリアレジスタ ( 上位 )..... 537
メイン CR クロックトリミングレジスタ
( 上位 ) ............................................. 735
メイン CR クロックトリミングレジスタ
( 下位 ) ............................................. 737
ポート 0 方向レジスタ .................... 106
ポート 1 方向レジスタ .................... 106
ポート 4 方向レジスタ .................... 106
ポート 6 方向レジスタ .................... 106
ポート 7 方向レジスタ .................... 106
ポート F 方向レジスタ .................... 106
ポート G 方向レジスタ.................... 106
E
ECCR
EIC00
EIC10
EIC20
EIC30
ESCR
LIN-UART 拡張通信制御レジスタ ... 323
外部割込み制御レジスタ
ch.0/ch.1 .......................................... 282
外部割込み制御レジスタ
ch.2/ch.3 .......................................... 282
外部割込み制御レジスタ
ch.4/ch.5 .......................................... 282
外部割込み制御レジスタ
ch.6/ch.7 .......................................... 282
LIN-UART 拡張制御ステータス
レジスタ .......................................... 321
FSR
FSR2
FSR3
NCCR
フラッシュメモリステータス
レジスタ .......................................... 689
フラッシュメモリステータス
レジスタ 2 ....................................... 686
フラッシュメモリステータス
レジスタ 3 ....................................... 696
CM26-10129-1
ノイズキャンセル制御レジスタ.......541
O
OPCLR
OPCUR
OPDBLR0
OPDBLR1
OPDBLR3
OPDBLR4
OPDBLR5
OPDBLR6
OPDBLR7
OPDBLR8
OPDBLR9
OPDBLRA
OPDBLRB
OPDBUR0
OPDBUR1
F
I2C アドレスレジスタ ......................657
I2C バス制御レジスタ 0 ...................646
I2C バス制御レジスタ 1 ...................650
I2C バスステータスレジスタ ...........653
I2C クロック制御レジスタ ...............658
I2C データレジスタ ..........................656
割込みレベル設定レジスタ 0 .............98
割込みレベル設定レジスタ 1 .............98
割込みレベル設定レジスタ 2 .............98
割込みレベル設定レジスタ 3 .............98
割込みレベル設定レジスタ 4 .............98
割込みレベル設定レジスタ 5 .............98
入力レベル選択レジスタ..................106
入力制御レジスタ下位 .....................535
入力制御レジスタ上位 .....................533
N
OPDBLR2
D
DDR0
DDR1
DDR4
DDR6
DDR7
DDRF
DDRG
IAAR0
IBCR00
IBCR10
IBSR0
ICCR0
IDDR0
ILR0
ILR1
ILR2
ILR3
ILR4
ILR5
ILSR
IPCLR
IPCUR
OPDBUR2
OPDBUR3
OPDBUR4
出力制御レジスタ下位 .....................522
出力制御レジスタ上位 .....................520
出力データバッファレジスタ
下位 0 ...............................................531
出力データバッファレジスタ
下位 1 ...............................................531
出力データバッファレジスタ
下位 2 ...............................................531
出力データバッファレジスタ
下位 3 ...............................................531
出力データバッファレジスタ
下位 4 ...............................................531
出力データバッファレジスタ
下位 5 ...............................................531
出力データバッファレジスタ
下位 6 ...............................................531
出力データバッファレジスタ
下位 7 ...............................................531
出力データバッファレジスタ
下位 8 ...............................................531
出力データバッファレジスタ
下位 9 ...............................................531
出力データバッファレジスタ
下位 A...............................................531
出力データバッファレジスタ
下位 B...............................................531
出力データバッファレジスタ
上位 0 ...............................................529
出力データバッファレジスタ
上位 1 ...............................................529
出力データバッファレジスタ
上位 2 ...............................................529
出力データバッファレジスタ
上位 3 ...............................................529
出力データバッファレジスタ
上位 4 ...............................................529
FUJITSU SEMICONDUCTOR LIMITED
803
レジスタ索引
MB95390H シリーズ
OPDBUR5 出力データバッファレジスタ
上位 5............................................... 529
OPDBUR6 出力データバッファレジスタ
上位 6............................................... 529
OPDBUR7 出力データバッファレジスタ
上位 7............................................... 529
OPDBUR8 出力データバッファレジスタ
上位 8............................................... 529
OPDBUR9 出力データバッファレジスタ
上位 9............................................... 529
OPDBURA 出力データバッファレジスタ
上位 A .............................................. 529
OPDBURB 出力データバッファレジスタ
上位 B .............................................. 529
OPDLR
出力制御レジスタ下位..................... 527
OPDUR
出力データレジスタ上位 ................. 525
P
PC00
PC01
PC10
PC11
PC20
PC21
PCNTH1
PCNTL1
PCSRH1
PCSRL1
PDCRH1
PDCRL1
PDR0
PDR1
PDR4
PDR6
PDR7
PDRF
PDRG
PDS00
PDS01
PDS10
PDS11
PDS20
PDS21
PDUTH1
804
8/16 ビット PPG タイマ 00 制御
レジスタ .......................................... 427
8/16 ビット PPG タイマ 01 制御
レジスタ .......................................... 425
8/16 ビット PPG タイマ 10 制御
レジスタ .......................................... 427
8/16 ビット PPG タイマ 11 制御
レジスタ .......................................... 425
8/16 ビット PPG タイマ 20 制御
レジスタ .......................................... 427
8/16 ビット PPG タイマ 21 制御
レジスタ .......................................... 425
16 ビット PPG 状態制御レジスタ
上位.................................................. 458
16 ビット PPG 状態制御レジスタ
下位.................................................. 460
16 ビット PPG 周期設定バッファ
レジスタ上位 ................................... 456
16 ビット PPG 周期設定バッファ
レジスタ下位 ................................... 456
16 ビット PPG ダウンカウンタ
レジスタ上位 ................................... 455
16 ビット PPG ダウンカウンタ
レジスタ下位 ................................... 455
ポート 0 データレジスタ ................. 106
ポート 1 データレジスタ ................. 106
ポート 4 データレジスタ ................. 106
ポート 6 データレジスタ ................. 106
ポート 7 データレジスタ ................. 106
ポート F データレジスタ................. 106
ポート G データレジスタ ................ 106
8/16 ビット PPG タイマ 00 デューティ
設定バッファレジスタ..................... 430
8/16 ビット PPG タイマ 01 デューティ
設定バッファレジスタ..................... 430
8/16 ビット PPG タイマ 10 デューティ
設定バッファレジスタ..................... 430
8/16 ビット PPG タイマ 11 デューティ
設定バッファレジスタ..................... 430
8/16 ビット PPG タイマ 20 デューティ
設定バッファレジスタ..................... 430
8/16 ビット PPG タイマ 21 デューティ
設定バッファレジスタ..................... 430
16 ビット PPG デューティ設定バッファ
レジスタ上位 ................................... 457
PDUTL1
PPGS
PPS00
PPS01
PPS10
PPS11
PPS20
PPS21
PSSR0
PUL0
PUL1
PUL4
PUL6
PUL7
PULG
16 ビット PPG デューティ設定バッファ
レジスタ下位....................................457
8/16 ビット PPG 起動レジスタ .......431
8/16 ビット PPG タイマ 00 周期設定
バッファレジスタ ............................429
8/16 ビット PPG タイマ 01 周期設定
バッファレジスタ ............................429
8/16 ビット PPG タイマ 10 周期設定
バッファレジスタ ............................429
8/16 ビット PPG タイマ 11 周期設定
バッファレジスタ ............................429
8/16 ビット PPG タイマ 20 周期設定
バッファレジスタ ............................429
8/16 ビット PPG タイマ 21 周期設定
バッファレジスタ ............................429
UART/SIO 専用ボーレートジェネレータ
プリスケーラ選択レジスタ ..............633
ポート 0 プルアップ制御レジスタ ...106
ポート 1 プルアップ制御レジスタ ...106
ポート 4 プルアップ制御レジスタ ...106
ポート 6 プルアップ制御レジスタ ...106
ポート 7 プルアップ制御レジスタ ...106
ポート G プルアップ制御レジスタ ..106
R
RDR
RDR0
REVC
RSSR
LIN-UART 受信データレジスタ .......319
UART/SIO シリアル入力データ
レジスタ ...........................................606
8/16 ビット PPG 出力反転
レジスタ ...........................................432
リセット要因レジスタ .......................90
S
SCR
SMC10
SMC20
SMR
SSR
SSR0
STBC
SWRE0
SYCC
SYCC2
SYSC
LIN-UART シリアル制御レジスタ....313
UART/SIO シリアルモード制御
レジスタ 1 ........................................600
UART/SIO シリアルモード制御
レジスタ 2 ........................................602
LIN-UART シリアルモードレジスタ 315
LIN-UART シリアルステータス
レジスタ ...........................................317
UART/SIO シリアルステータスアンド
データレジスタ ................................604
スタンバイ制御レジスタ....................62
フラッシュメモリセクタ書込み制御
レジスタ 0 ........................................693
システムクロック制御レジスタ.........57
システムクロック制御レジスタ 2 ......65
システム構成レジスタ .....................745
T
T00CR0
T00CR1
T00DR
T01CR0
T01CR1
T01DR
8/16 ビット複合タイマ 00
制御ステータスレジスタ 0...............214
8/16 ビット複合タイマ 00
制御ステータスレジスタ 1...............220
8/16 ビット複合タイマ 00
データレジスタ ................................234
8/16 ビット複合タイマ 01
制御ステータスレジスタ 0...............214
8/16 ビット複合タイマ 01
制御ステータスレジスタ 1...............220
8/16 ビット複合タイマ 01
データレジスタ ................................234
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
レジスタ索引
MB95390H シリーズ
8/16 ビット複合タイマ 10
制御ステータスレジスタ 0 .............. 217
T10CR1
8/16 ビット複合タイマ 10
制御ステータスレジスタ 1 .............. 224
T10DR
8/16 ビット複合タイマ 10
データレジスタ ............................... 237
T11CR0
8/16 ビット複合タイマ 11
制御ステータスレジスタ 0 .............. 217
T11CR1
8/16 ビット複合タイマ 11
制御ステータスレジスタ 1 .............. 224
T11DR
8/16 ビット複合タイマ 11
データレジスタ ............................... 237
TBTC
タイマベースタイマ制御レジスタ... 156
TCSR
タイマ制御状態レジスタ ................. 539
TDR
LIN-UART 送信データレジスタ....... 320
TDR0
UART/SIO シリアル出力データ
レジスタ .......................................... 607
TMBLR
タイマバッファレジスタ ( 下位 )..... 538
TMBUR
タイマバッファレジスタ ( 上位 )..... 538
TMCR0
8/16 ビット複合タイマ 00
タイマモード制御レジスタ ............. 228
TMCR0
8/16 ビット複合タイマ 01
タイマモード制御レジスタ ............. 228
TMCR1
8/16 ビット複合タイマ 10
タイマモード制御レジスタ ............. 231
TMCR1
8/16 ビット複合タイマ 11
タイマモード制御レジスタ ............. 231
TMCSRH1 16 ビットリロードタイマ制御状態
レジスタ上位 ................................... 480
TMCSRL1 16 ビットリロードタイマ制御状態
レジスタ下位 ................................... 482
TMRH1
16 ビットリロードタイマタイマ
レジスタ上位 ................................... 484
TMRL1
16 ビットリロードタイマタイマ
レジスタ下位 ................................... 484
TMRLRH1 16 ビットリロードタイマリロード
レジスタ上位 ................................... 485
T10CR0
CM26-10129-1
TMRLRL1
16 ビットリロードタイマリロード
レジスタ下位....................................485
W
WATR
WDTC
WDTH
WDTL
WICR
WPCR
WRARH0
WRARH1
WRARH2
WRARL0
WRARL1
WRARL2
WRDR0
WRDR1
WRDR2
WREN
WROR
発振安定待ち時間設定レジスタ.........59
ウォッチドッグタイマ制御
レジスタ ...........................................171
ウォッチドッグタイマ選択 ID
レジスタ（上位）..............................738
ウォッチドッグタイマ選択 ID
レジスタ（下位）..............................738
割込み端子選択回路制御
レジスタ (WICR) ..............................296
時計プリスケーラ制御レジスタ .......182
ワイルドレジスタアドレス設定
レジスタ上位 ch.0 ............................196
ワイルドレジスタアドレス設定
レジスタ上位 ch.1 ............................196
ワイルドレジスタアドレス設定
レジスタ上位 ch.2 ............................196
ワイルドレジスタアドレス設定
レジスタ下位 ch.0 ............................196
ワイルドレジスタアドレス設定
レジスタ下位 ch.1 ............................196
ワイルドレジスタアドレス設定
レジスタ下位 ch.2 ............................196
ワイルドレジスタデータ設定レジスタ
ch.0 ..................................................195
ワイルドレジスタデータ設定レジスタ
ch.1 ..................................................195
ワイルドレジスタデータ設定レジスタ
ch.2 ..................................................195
ワイルドレジスタアドレス比較
許可レジスタ....................................197
ワイルドレジスタデータテスト設定
レジスタ ...........................................198
FUJITSU SEMICONDUCTOR LIMITED
805
レジスタ索引
806
MB95390H シリーズ
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
端子機能索引
MB95390H シリーズ
端子機能索引
A
AN00
AN01
AN02
AN03
AN04
AN05
AN06
AN07
AN08
AN09
AN10
AN11
PPG01
A/D コンバータアナログ入力端子
ch. 0 .............................................. 375
A/D コンバータアナログ入力端子
ch. 1 .............................................. 375
A/D コンバータアナログ入力端子
ch. 2 .............................................. 375
A/D コンバータアナログ入力端子
ch. 3 .............................................. 375
A/D コンバータアナログ入力端子
ch. 4 .............................................. 375
A/D コンバータアナログ入力端子
ch. 5 .............................................. 375
A/D コンバータアナログ入力端子
ch. 6 .............................................. 375
A/D コンバータアナログ入力端子
ch. 7 .............................................. 375
A/D コンバータアナログ入力端子
ch. 8 .............................................. 375
A/D コンバータアナログ入力端子
ch. 9 .............................................. 375
A/D コンバータアナログ入力端子
ch. 10 ............................................ 375
A/D コンバータアナログ入力端子
ch. 11 ............................................ 375
E
EC0
EC1
8/16 ビット複合タイマ 00/01 クロック
入力端子 ch.0 ................................. 209
8/16 ビット複合タイマ 10/11 クロック
入力端子 ch.1 ................................. 210
外部割込み入力端子 ch.0 ................. 279
外部割込み入力端子 ch.1 ................. 279
外部割込み入力端子 ch.2 ................. 279
外部割込み入力端子 ch.3 ................. 279
外部割込み入力端子 ch.4 ................. 279
外部割込み入力端子 ch.5 ................. 279
外部割込み入力端子 ch.6 ................. 279
外部割込み入力端子 ch.7 ................. 279
PPG21
R
RST
MPG 波形シーケンサ出力端子 ......... 514
MPG 波形シーケンサ出力端子 ......... 514
MPG 波形シーケンサ出力端子 ......... 514
MPG 波形シーケンサ出力端子 ......... 514
MPG 波形シーケンサ出力端子 ......... 514
MPG 波形シーケンサ出力端子 ......... 514
SCK
SCL
SDA
SIN
SNI0
SNI1
SOT
CM26-10129-1
LIN-UART のシリアルクロック
入出力端子 .....................................309
I2C のクロック入出力端子 ............... 643
I2C のデータライン端子 .................. 643
LIN-UART のシリアルデータ
入力端子 ........................................309
MPG 波形シーケンサの位置検出機能用
トリガ入力端子 ..............................514
MPG 波形シーケンサの位置検出機能用
トリガ入力端子 ..............................514
MPG 波形シーケンサの位置検出機能用
トリガ入力端子 ..............................514
LIN-UART のシリアルデータ
出力端子 ........................................309
T
TO00
TO01
TO1
TO10
TRG1
16 ビットリロードタイマ入力端子
ch.1 ...............................................477
8/16 ビット複合タイマ 00 出力端子
ch.0 ...............................................209
8/16 ビット複合タイマ 01 出力端子
ch.0 ...............................................209
16 ビットリロードタイマ出力端子
ch.1 ...............................................477
8/16 ビット複合タイマ 10 出力端子
ch.0 ...............................................210
8/16 ビット複合タイマ 10 出力端子
ch.0 ...............................................210
16 ビット PPG ch. 1 トリガ入力
端子 ..............................................452
U
UCK0
UI0
8/16 ビット PPG タイマ 00 出力端子
ch. 0 .............................................. 421
リセット端子.................................. 396
S
TO11
P
PPG00
PPG20
TI1
O
OPT0
OPT1
OPT2
OPT3
OPT4
OPT5
PPG11
SNI2
I
INT00
INT01
INT02
INT03
INT04
INT05
INT06
INT07
PPG1
PPG10
8/16 ビット PPG タイマ 01 出力端子
ch. 0 ..............................................421
16 ビット PPG ch. 1 出力端子 .........452
8/16 ビット PPG タイマ 10 出力
端子 ch. 1.......................................421
8/16 ビット PPG タイマ 11 出力
端子 ch. 1.......................................421
8/16 ビット PPG タイマ 20 出力
端子 ch. 2.......................................421
8/16 ビット PPG タイマ 21 出力
端子 ch. 2.......................................421
UO0
UART/SIO ch. 0 のクロック入出力
端子 ..............................................596
UART/SIO ch. 0 のシリアルデータ入力
端子 ..............................................596
UART/SIO ch. 0 のシリアルデータ出力
端子 ..............................................596
FUJITSU SEMICONDUCTOR LIMITED
807
端子機能索引
808
MB95390H シリーズ
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
割込みベクタ索引
MB95390H シリーズ
割込みベクタ索引
I
IRQ00
IRQ00
IRQ01
IRQ01
IRQ02
IRQ02
IRQ03
IRQ03
IRQ04
IRQ04
IRQ05
IRQ06
IRQ07
IRQ08
IRQ09
IRQ10
外部割込み ch. 0 .............................. 284
外部割込み ch. 4 .............................. 284
外部割込み ch. 1 .............................. 284
外部割込み ch. 5 .............................. 284
外部割込み ch. 2 .............................. 284
外部割込み ch. 6 .............................. 284
外部割込み ch. 3 .............................. 284
外部割込み ch. 7 .............................. 284
MPG (DTTI) .................................... 544
UART/SIO ch. 0............................... 609
8/16 ビット複合タイマ ch. 0( 下位 )... 242
8/16 ビット複合タイマ ch. 0( 上位 )... 242
LIN-UART( 受信 )............................. 329
LIN-UART( 送信 )............................. 329
8/16 ビット PPG ch. 1 下位 .............. 433
8/16 ビット PPG ch. 1 上位 .............. 433
CM26-10129-1
IRQ11
IRQ12
IRQ13
IRQ14
IRQ15
IRQ16
IRQ16
IRQ16
IRQ17
IRQ17
IRQ18
IRQ19
IRQ20
IRQ22
IRQ23
8/16 ビット PPG ch. 2 上位 ..............433
8/16 ビット PPG ch. 0 下位 ..............433
8/16 ビット PPG ch. 0 上位 ..............433
8/16 ビット複合タイマ ch. 1( 上位 ) ...242
8/16 ビット PPG ch. 2 下位 ..............433
16 ビットリロードタイマ ch. 1 .........486
I2C .................................................662
MPG ( 書込みタイミングまたは
コンペア一致 ) .................................544
16 ビット PPG ch. 1 ........................462
MPG ( 位置検出または
コンペア一致 ) .................................545
8/10 ビット A/D コンバータ ..............383
タイムベースタイマ .........................159
時計プリスケーラ ............................184
8/16 ビット複合タイマ ch. 1( 下位 ) ...242
フラッシュメモリ ............................722
FUJITSU SEMICONDUCTOR LIMITED
809
割込みベクタ索引
810
MB95390H シリーズ
FUJITSU SEMICONDUCTOR LIMITED
CM26-10129-1
CM26-10129-1
FUJITSU SEMICONDUCTOR - CONTROLLER MANUAL
F2MC®-8FX
8 ビット・マイクロコントローラ
MB95390H シリーズ
ハードウェアマニュアル
2010 年 6 月　初版発行
発行
富士通セミコンダクター株式会社
編集
企画部　プロモーション推進部

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