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本ドキュメントはCypress (サイプレス) 製品に関する情報が記載されております。
FUJITSU SEMICONDUCTOR
CONTROLLER MANUAL
MN702-00006-5v0-J
8 ビット・マイクロコントローラ
New 8FX
MB95560H/570H/580H シリーズ
ハードウェアマニュアル
8 ビット・マイクロコントローラ
8 ビット・マイクロコントローラ
New 8FX
MB95560H/570H/580H シリーズ
ハードウェアマニュアル
富士通セミコンダクターのマイコンを効率的に開発するための情報を下記 URL にてご紹介いたします。
ご採用を検討中 , またはご採用いただいたお客様に有益な情報を公開しています。
http://edevice.fujitsu.com/micom/jp-support/
富士通セミコンダクター株式会社
はじめに
■ 本書の目的と対象読者
富士通セミコンダクター製品につきまして , 平素より格別のご愛顧を賜り厚くお礼申
し上げます。
MB95560H/570H/580Hシリーズは, ASIC (Application Specific IC) 対応が可能なオリジナ
ル 8 ビットワンチップマイクロコントローラである New 8FX ファミリの汎用品の 1 つ
として開発された製品です。MB95560H/570H/580H シリーズは携帯機器をはじめ民生
機器から産業機器まで幅広く使用できます。
本書は , 実際に MB95560H/570H/580H シリーズマイクロコントローラを使用して製品
を開発される技術者を対象に , MB95560H/570H/580H シリーズの機能や動作について
解説したものです。本書をご一読ください。
なお , 各種命令の詳細については , 「F2MC-8FX プログラミングマニュアル」を参照し
てください。
■ 商標
F2MC は , FUJITSU Flexible Microcontroller の略で , 富士通セミコンダクター株式会社の
登録商標です。
本書に記載されている社名および製品名などの固有名詞は , 各社の商標または登録商
標です。
■ サンプルプログラム
富士通セミコンダクター株式会社は , New 8FX ファミリマイクロコントローラの周辺
機器を稼動するためのサンプルプログラムを無償で提供いたします。
サンプルプログラムは , 予告なく変更されます。これらのソフトウェアは , 標準的な動
作や使用方法を紹介するために提供していますので , 貴社のシステムで御使用になら
れる前にこれらのプログラムを十分に評価してください。これらの使用に起因する損
害などについては , 当社はその責任を負いません。
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本資料の記載内容は、予告なしに変更することがありますので、製品のご購入やご使用などのご用命の
際は、当社営業窓口にご確認ください。
本資料に記載された動作概要や応用回路例などの情報は、半導体デバイスの標準的な動作や使い方を示
したもので、実際に使用する機器での動作を保証するものではありません。したがって、お客様の機器
の設計においてこれらを使用する場合は、お客様の責任において行ってください。これらの使用に起因
する損害などについては、当社はその責任を負いません。
本資料は、本資料に記載された製品および動作概要・回路図を含む技術情報について、当社もしくは第
三者の特許権 , 著作権等の知的財産権やその他の権利の使用権または実施権を許諾するものではありま
せん。また , これらの使用について、第三者の知的財産権やその他の権利の実施ができることの保証を
行うものではありません。したがって、これらの使用に起因する第三者の知的財産権やその他の権利の
侵害などについて、当社はその責任を負いません。
本資料に記載された製品は , 通常の産業用 , 一般事務用 , パーソナル用 , 家庭用などの一般的用途に使用
されることを意図して設計・製造されています。極めて高度な安全性が要求され、仮に当該安全性が確
保されない場合 , 直接生命・身体に対する重大な危険性を伴う用途（原子力施設における核反応制御 , 航
空機自動飛行制御 , 航空交通管制 , 大量輸送システムにおける運行制御 , 生命維持のための医療機器 , 兵
器システムにおけるミサイル発射制御など）, または極めて高い信頼性が要求される用途（海底中継器 ,
宇宙衛星など）に使用されるよう設計・製造されたものではありません。したがって、これらの用途へ
のご使用をお考えのお客様は、必ず事前に当社営業窓口までご相談ください。ご相談なく使用されたこ
とにより発生した損害などについては、当社は責任を負いません。
半導体デバイスには、ある確率で故障や誤動作が発生します。本資料に記載の製品を含め当社半導体デ
バイスをご使用いただく場合は、当社半導体デバイスに故障や誤動作が発生した場合も , 結果的に人身
事故 , 火災事故 , 社会的な損害などを生じさせないよう、お客様の責任において、装置の冗長設計 , 延焼
対策設計 , 過電流防止対策設計 , 誤動作防止設計などの安全設計をお願いします。
本資料に記載された製品および技術情報を輸出または非居住者に提供する場合は、外国為替及び外国貿
易法および米国輸出管理関連法規などの規制をご確認の上、必要な手続きをおとりください。
本資料に記載されている社名および製品名などの固有名詞は、各社の商標または登録商標です。
Copyright © 2011-2013 FUJITSU SEMICONDUCTOR LIMITED All rights reserved.
ii
目次
第1章
1.1
1.2
1.3
1.4
1.5
1.6
1.7
1.8
第2章
2.1
第3章
概要 .................................................................................................. 1
MB95560H/570H/580H シリーズの特長 ............................................................................ 2
MB95560H/570H/580H シリーズの品種構成 ..................................................................... 5
品種間の相違点と品種選択時の注意事項 ......................................................................... 11
MB95560H/570H/580H シリーズのブロックダイヤグラム .............................................. 12
端子配列図 ........................................................................................................................ 14
パッケージ外形寸法図 ...................................................................................................... 16
端子機能説明 .................................................................................................................... 23
入出力回路形式 ................................................................................................................ 32
デバイス使用上の注意 ................................................................... 35
デバイス使用上の注意 ...................................................................................................... 36
メモリ空間 ..................................................................................... 39
3.1
メモリ空間 ........................................................................................................................ 40
3.1.1
特定用途の領域 ........................................................................................................... 42
3.2
メモリマップ .................................................................................................................... 43
第4章
4.1
第5章
メモリアクセスモード ................................................................... 45
メモリアクセスモード ...................................................................................................... 46
CPU ............................................................................................... 47
5.1
専用レジスタ .................................................................................................................... 48
5.1.1
レジスタバンクポインタ (RP) ..................................................................................... 51
5.1.2
ダイレクトバンクポインタ (DP) ................................................................................. 52
5.1.3
コンディションコードレジスタ (CCR) ....................................................................... 54
5.2
汎用レジスタ .................................................................................................................... 56
5.3
16 ビットデータのメモリ上の配置 .................................................................................. 58
第6章
クロック制御部 .............................................................................. 59
6.1
クロック制御部の概要 ......................................................................................................
6.2
発振安定待ち時間 .............................................................................................................
6.3
システムクロック制御レジスタ (SYCC) ..........................................................................
6.4
PLL 制御レジスタ (PLLC) ................................................................................................
6.5
発振安定待ち時間設定レジスタ (WATR) .........................................................................
6.6
スタンバイ制御レジスタ (STBC) .....................................................................................
6.7
システムクロック制御レジスタ 2 (SYCC2) .....................................................................
6.8
スタンバイ制御レジスタ 2 (STBC2) ................................................................................
6.9
クロックモード ................................................................................................................
6.10 低消費電力モード ( スタンバイモード ) の動作 ...............................................................
6.10.1 スタンバイモード使用上の注意 ..................................................................................
6.10.2 スリープモード ...........................................................................................................
6.10.3 ストップモード ...........................................................................................................
6.10.4 タイムベースタイマモード .........................................................................................
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97
6.10.5 時計モード ................................................................................................................... 99
6.11 クロック発振回路 ........................................................................................................... 100
6.12 プリスケーラの概要 ....................................................................................................... 101
6.13 プリスケーラの構成 ....................................................................................................... 102
6.14 プリスケーラの動作 ....................................................................................................... 103
6.15 プリスケーラ使用上の注意 ............................................................................................ 104
第7章
7.1
7.2
7.3
第8章
リセット ...................................................................................... 105
リセット動作 .................................................................................................................. 106
リセット要因レジスタ (RSRR) ...................................................................................... 110
リセット使用上の注意 .................................................................................................... 113
割込み .......................................................................................... 115
8.1
割込み .............................................................................................................................
8.1.1
割込みレベル設定レジスタ (ILR0 ～ ILR5) ...............................................................
8.1.2
割込み動作時の処理 ..................................................................................................
8.1.3
多重割込み .................................................................................................................
8.1.4
割込み処理時間 .........................................................................................................
8.1.5
割込み処理時のスタック動作 ....................................................................................
8.1.6
割込み処理のスタック領域 .......................................................................................
第9章
9.1
9.2
9.2.1
9.2.2
9.3
9.3.1
9.3.2
9.4
9.4.1
9.4.2
9.5
9.5.1
9.5.2
9.6
9.6.1
9.6.2
第 10 章
116
118
119
122
123
124
125
I/O ポート .................................................................................... 127
I/O ポートの概要 ............................................................................................................
ポート 0 ..........................................................................................................................
ポート 0 のレジスタ ..................................................................................................
ポート 0 の動作説明 ..................................................................................................
ポート 1 ..........................................................................................................................
ポート 1 のレジスタ ..................................................................................................
ポート 1 の動作説明 ..................................................................................................
ポート 6 ..........................................................................................................................
ポート 6 のレジスタ ..................................................................................................
ポート 6 の動作説明 ..................................................................................................
ポート F ..........................................................................................................................
ポート F のレジスタ ..................................................................................................
ポート F の動作 .........................................................................................................
ポート G .........................................................................................................................
ポート G のレジスタ .................................................................................................
ポート G の動作説明 .................................................................................................
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155
157
158
タイムベースタイマ .................................................................... 161
10.1 タイムベースタイマの概要 ............................................................................................
10.2 タイムベースタイマの構成 ............................................................................................
10.3 タイムベースタイマのレジスタ .....................................................................................
10.3.1 タイムベースタイマ制御レジスタ (TBTC) ................................................................
10.4 タイムベースタイマの割込み .........................................................................................
10.5 タイムベースタイマの動作説明と設定手順例 ................................................................
10.6 タイムベースタイマ使用上の注意 ..................................................................................
iv
162
163
165
166
168
169
172
第 11 章
ハードウェア / ソフトウェアウォッチドッグタイマ ................... 173
11.1 ウォッチドッグタイマの概要 .........................................................................................
11.2 ウォッチドッグタイマの構成 .........................................................................................
11.3 ウォッチドッグタイマのレジスタ ..................................................................................
11.3.1 ウォッチドッグタイマ制御レジスタ (WDTC) ...........................................................
11.4 ウォッチドッグタイマの動作説明と設定手順例 ............................................................
11.5 ウォッチドッグタイマ使用上の注意 ..............................................................................
第 12 章
時計プリスケーラ ........................................................................ 185
12.1 時計プリスケーラの概要 ................................................................................................
12.2 時計プリスケーラの構成 ................................................................................................
12.3 時計プリスケーラのレジスタ .........................................................................................
12.3.1 時計プリスケーラ制御レジスタ (WPCR) ..................................................................
12.4 時計プリスケーラの割込み ............................................................................................
12.5 時計プリスケーラの動作説明と設定手順例 ...................................................................
12.6 時計プリスケーラ使用上の注意 .....................................................................................
12.7 時計プリスケーラの設定例 ............................................................................................
第 13 章
186
187
189
190
192
193
195
196
ワイルドレジスタ機能 ................................................................. 197
13.1 ワイルドレジスタ機能の概要 .........................................................................................
13.2 ワイルドレジスタ機能の構成 .........................................................................................
13.3 ワイルドレジスタ機能のレジスタ ..................................................................................
13.3.1 ワイルドレジスタデータ設定レジスタ (WRDR0 ～ WRDR2) ..................................
13.3.2 ワイルドレジスタアドレス設定レジスタ (WRAR0 ～ WRAR2) ...............................
13.3.3 ワイルドレジスタアドレス比較許可レジスタ (WREN) ............................................
13.3.4 ワイルドレジスタデータテスト設定レジスタ (WROR) ............................................
13.4 ワイルドレジスタ機能の動作説明 ..................................................................................
13.5 一般的なハードウェア接続例 .........................................................................................
第 14 章
174
175
177
178
180
183
198
199
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203
204
205
206
207
208
8/16 ビット複合タイマ ................................................................ 209
14.1 8/16 ビット複合タイマの概要 ........................................................................................
14.2 8/16 ビット複合タイマの構成 ........................................................................................
14.3 8/16 ビット複合タイマのチャネル .................................................................................
14.4 8/16 ビット複合タイマの端子 ........................................................................................
14.5
8/16 ビット複合タイマのレジスタ ................................................................................
14.5.1 8/16 ビット複合タイマ 00/01 ステータス制御レジスタ 0 (T00CR0/T01CR0) .........
14.5.2 8/16 ビット複合タイマ 10/11 ステータス制御レジスタ 0 (T10CR0/T11CR0) .........
14.5.3 8/16 ビット複合タイマ 00/01 ステータス制御レジスタ 1 (T00CR1/T01CR1) .........
14.5.4 8/16 ビット複合タイマ 10/11 ステータス制御レジスタ 1 (T10CR1/T11CR1) .........
14.5.5 8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ (TMCR0) ........................
14.5.6 8/16 ビット複合タイマ 10/11 タイマモード制御レジスタ (TMCR1) ........................
14.5.7 8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) ...............................
14.5.8 8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/T11DR) ...............................
14.6 8/16 ビット複合タイマの割込み .....................................................................................
14.7 インターバルタイマ機能 ( ワンショットモード ) の動作説明 .......................................
14.8 インターバルタイマ機能 ( 連続モード ) の動作説明 ......................................................
14.9 インターバルタイマ機能 ( フリーランモード ) の動作説明 ...........................................
14.10 PWM タイマ機能 ( 周期固定モード ) の動作説明 ...........................................................
14.11 PWM タイマ機能 ( 周期可変モード ) の動作説明 ...........................................................
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262
266
14.12
14.13
14.14
14.15
14.16
第 15 章
PWC タイマ機能の動作説明 ..........................................................................................
インプットキャプチャ機能の動作説明 ..........................................................................
ノイズフィルタの動作説明 ............................................................................................
動作中の各モードでの状態 ............................................................................................
8/16 ビット複合タイマの使用上の注意 ..........................................................................
外部割込み回路 ........................................................................... 283
15.1 外部割込み回路の概要 ....................................................................................................
15.2 外部割込み回路の構成 ....................................................................................................
15.3 外部割込み回路のチャネル ............................................................................................
15.4 外部割込み回路の端子 ....................................................................................................
15.5 外部割込み回路のレジスタ ............................................................................................
15.5.1 外部割込み制御レジスタ (EIC10) ..............................................................................
15.6 外部割込み回路の割込み ................................................................................................
15.7 外部割込み回路の動作説明と設定手順例 .......................................................................
15.8 外部割込み回路使用上の注意 .........................................................................................
15.9 外部割込み回路の設定例 ................................................................................................
第 16 章
270
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291
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294
296
297
LIN-UART .................................................................................... 299
16.1 LIN-UART の概要 ...........................................................................................................
16.2 LIN-UART の構成 ...........................................................................................................
16.3 LIN-UART の端子 ...........................................................................................................
16.4 LIN-UART のレジスタ ....................................................................................................
16.4.1 LIN-UART シリアル制御レジスタ (SCR) ..................................................................
16.4.2 LIN-UART シリアルモードレジスタ (SMR) ..............................................................
16.4.3 LIN-UART シリアルステータスレジスタ (SSR) ........................................................
16.4.4 LIN-UART 受信データレジスタ /LIN-UART 送信データレジスタ (RDR/TDR) .........
16.4.5 LIN-UART 拡張ステータス制御レジスタ (ESCR) .....................................................
16.4.6 LIN-UART 拡張通信制御レジスタ (ECCR) ................................................................
16.4.7 LIN-UART ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) ...........................
16.5 LIN-UART の割込み ........................................................................................................
16.5.1 受信割込み発生とフラグ設定のタイミング ..............................................................
16.5.2 送信割込み発生とフラグ設定のタイミング ..............................................................
16.6 LIN-UART のボーレート .................................................................................................
16.6.1 ボーレート設定 .........................................................................................................
16.6.2 リロードカウンタ ......................................................................................................
16.7 LIN-UART の動作説明と LIN-UART 設定手順例 ............................................................
16.7.1 非同期モード ( 動作モード 0, 1) の動作 ....................................................................
16.7.2 同期モード ( 動作モード 2) の動作 ............................................................................
16.7.3 LIN 機能 ( 動作モード 3) の動作 ................................................................................
16.7.4 シリアル端子直接アクセス .......................................................................................
16.7.5 双方向通信機能 ( ノーマルモード ) ...........................................................................
16.7.6 マスタ / スレーブ型通信機能 ( マルチプロセッサモード ) ........................................
16.7.7 LIN 通信機能 ..............................................................................................................
16.7.8 LIN-UART の LIN 通信フローチャートの例 ( 動作モード 3) .....................................
16.8 LIN-UART 使用上の注意 .................................................................................................
16.9 LIN-UART の設定例 ........................................................................................................
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358
359
361
365
第 17 章
8/10 ビット A/D コンバータ ........................................................ 371
17.1 8/10 ビット A/D コンバータの概要 ................................................................................
17.2 8/10 ビット A/D コンバータの構成 ................................................................................
17.3 8/10 ビット A/D コンバータの端子 ................................................................................
17.4 8/10 ビット A/D コンバータのレジスタ .........................................................................
17.4.1 8/10 ビット A/D コンバータ制御レジスタ 1 (ADC1) .................................................
17.4.2 8/10 ビット A/D コンバータ制御レジスタ 2 (ADC2) .................................................
17.4.3 8/10 ビット A/D コンバータデータレジスタ上位 / 下位 (ADDH, ADDL) ...................
17.5 8/10 ビット A/D コンバータの割込み .............................................................................
17.6 8/10 ビット A/D コンバータの動作説明と設定手順例 ....................................................
17.7 8/10 ビット A/D コンバータ使用上の注意 ......................................................................
17.8 8/10 ビット A/D コンバータの設定例 .............................................................................
第 18 章
低電圧検出リセット回路 ............................................................. 393
18.1 低電圧検出リセット回路の概要 .....................................................................................
18.2 低電圧検出リセット回路の構成 .....................................................................................
18.3 低電圧検出リセット回路の端子 .....................................................................................
18.4 低電圧検出リセット回路のレジスタ ..............................................................................
18.4.1 LVD リセット電圧選択 ID レジスタ (LVDR) .............................................................
18.5 低電圧検出リセット回路の動作説明 ..............................................................................
第 19 章
394
395
396
397
398
399
クロックスーパバイザカウンタ .................................................. 401
19.1 クロックスーパバイザカウンタの概要 ..........................................................................
19.2 クロックスーパバイザカウンタの構成 ..........................................................................
19.3 クロックスーパバイザカウンタのレジスタ ...................................................................
19.3.1 クロック監視データレジスタ (CMDR) ......................................................................
19.3.2 クロック監視制御レジスタ (CMCR) .........................................................................
19.4 クロックスーパバイザカウンタの動作説明 ...................................................................
19.5 クロックスーパバイザカウンタ使用上の注意 ................................................................
第 20 章
372
373
375
378
379
381
383
384
385
388
390
402
403
405
406
407
409
414
デュアルオペレーションフラッシュメモリ ................................ 417
20.1 デュアルオペレーションフラッシュメモリの概要 ........................................................
20.2 フラッシュメモリのセクタ / バンク構成 ........................................................................
20.3 フラッシュメモリのレジスタ .........................................................................................
20.3.1 フラッシュメモリステータスレジスタ 2 (FSR2) ......................................................
20.3.2 フラッシュメモリステータスレジスタ (FSR) ...........................................................
20.3.3 フラッシュメモリセクタ書込み制御レジスタ 0 (SWRE0) .......................................
20.3.4 フラッシュメモリステータスレジスタ 3 (FSR3) ......................................................
20.3.5 フラッシュメモリステータスレジスタ 4 (FSR4) ......................................................
20.4 フラッシュメモリ自動アルゴリズムの起動方法 ............................................................
20.5 自動アルゴリズム実行状態の確認 ..................................................................................
20.5.1 データポーリングフラグ (DQ7) ................................................................................
20.5.2 トグルビットフラグ (DQ6) .......................................................................................
20.5.3 タイミングリミット超過フラグ (DQ5) .....................................................................
20.5.4 セクタ消去タイマフラグ (DQ3) ................................................................................
20.5.5 トグルビット 2 フラグ (DQ2) ....................................................................................
20.6 フラッシュメモリの書込み / 消去 ..................................................................................
20.6.1 フラッシュメモリの読出し / リセット状態への遷移 .................................................
20.6.2 フラッシュメモリへのデータ書込み .........................................................................
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20.6.3 フラッシュメモリの全データ消去 ( チップ消去 ) .....................................................
20.6.4 フラッシュメモリの特定データ消去 ( セクタ消去 ) ..................................................
20.6.5 フラッシュメモリセクタ消去の一時停止 ..................................................................
20.6.6 フラッシュメモリセクタ消去の再開 .........................................................................
20.6.7 アンロックバイパス書込み .......................................................................................
20.7 デュアルオペレーションフラッシュの動作説明 ............................................................
20.8 フラッシュセキュリティ ................................................................................................
20.9 デュアルオペレーションフラッシュメモリの使用上の注意 ..........................................
第 21 章
21.1
21.2
第 22 章
シリアル書込み接続例 ................................................................. 467
シリアル書込み接続の基本構成 ..................................................................................... 468
シリアル書込み接続例 .................................................................................................... 470
不揮発性レジスタ (NVR) の機能 ................................................. 473
22.1 NVR インタフェースの概要 ...........................................................................................
22.2 NVR インタフェースの構成 ...........................................................................................
22.3 NVR インタフェースのレジスタ ....................................................................................
22.3.1 メイン CR クロックトリミングレジスタ ( 上位 ) (CRTH) ........................................
22.3.2 メイン CR クロックトリミングレジスタ ( 下位 ) (CRTL) .........................................
22.3.3 メイン CR クロック温度依存調節レジスタ (CRTDA) ...............................................
22.3.4 ウォッチドッグタイマ選択 ID レジスタ (WDTH, WDTL) .........................................
22.4 メイン CR クロックトリミング使用上の注意 ................................................................
22.5 NVR の使用上の注意 ......................................................................................................
第 23 章
23.1
23.2
23.3
456
457
459
460
461
462
464
465
474
475
476
477
478
479
480
482
484
クロックおよびリセットシステム構成コントローラ .................. 485
システム構成レジスタ (SYSC) の概要 ........................................................................... 486
システム構成レジスタ (SYSC) ....................................................................................... 487
コントローラ使用上の注意 ............................................................................................ 489
付録 ....................................................................................................................... 491
付録 A
付録 B
付録 C
付録 D
付録 E
E.1
E.2
E.3
E.4
E.5
付録 F
I/O マップ ............................................................................................................
割込み要因のテーブル .........................................................................................
メモリマップ .......................................................................................................
端子状態 ...............................................................................................................
命令概要 ...............................................................................................................
アドレッシング ..............................................................................................................
特殊な命令について .......................................................................................................
ビット操作命令 (SETB, CLRB) ......................................................................................
F2MC-8FX 命令一覧表 ...................................................................................................
命令マップ .....................................................................................................................
マスクオプション ................................................................................................
492
502
505
506
508
511
515
519
520
524
525
レジスタ索引........................................................................................................... 527
端子機能索引........................................................................................................... 529
割込みベクタ索引 ................................................................................................... 531
viii
本版での主な変更内容
変更箇所は , 本文中のページ左側の│によって示しています。
ページ
変更内容 ( 詳細は本文を参照してください。)
シリーズ名を変更
MB95560H シリーズ→ MB95560H/570H/580H シリーズ
—
—
MB95570H シリーズに関する記載を追加
MB95580H シリーズに関する記載を追加
37
第 2 章 デバイス使用上の注意
2.1 動作デバイス使用上の注意
■ 端子接続について
• C 端子
以下の記述を訂正
VCC 端子のバイパスコンデンサは , CS より大きい容量
値のコンデンサを使用してください。
→
VCC 端子のバイパスコンデンサは CS 以上の容量値の
コンデンサを使用してください。
107
第 7 章 リセット
7.1 リセット動作
■ リセット要因
● 低電圧検出リセット
( オプション )
以下の記述を追加
ただし , 低電圧検出リセット回路の LVD リセット電圧
選択 ID レジスタ (LVDR) は低電圧検出リセットに
よってはリセットされません。
441
第 20 章 デュアルオペレーショ
ン フラッシュメモリ
20.4 フラッシュメモリ自動ア
ルゴリズムの起動方法
■ コマンドシーケンス表
表 20.4-1
以下のアドレスを変更
UAA8H → UAAAH/UAA8H
497
付録
付録 A I/O マップ
■ I/O マップ
表 A-2
CMDR レジスタの R/W 属性を訂正
R/W → R
WDTH レジスタの R/W 属性を訂正
R/W → R
WDTL レジスタの R/W 属性を訂正
R/W → R
501
付録 A I/O マップ
■ I/O マップ
表 A-3
CMDR レジスタの R/W 属性を訂正
R/W → R
WDTH レジスタの R/W 属性を訂正
R/W → R
WDTL レジスタの R/W 属性を訂正
R/W → R
ix
• 3 版から 4 版への主な変更内容
ページ
変更内容 ( 詳細は本文を参照してください。)
61
第 6 章 クロック制御部
6.1 クロック制御部の概要
■ クロック制御部のブロック
ダイヤグラム
図 6.1-1
メイン CR PLL クロック発振回路と PLLC 制御レジス
タ (PLLC) の接続を訂正
166
第 10 章 タイムベースタイマ
10.3.1 タイムベースタイマ制御
レジスタ (TBTC)
■ タイムベースタイマ制御レ
ジスタ (TBTC)
図 10.3-2
設定 TBC[3:0] = 1101 のインターバル時間 (PLL 逓倍率
2 をかけたメイン CR クロック , FMCRPLL = 8 MHz) を
訂正
222 × 1/FMCRPLL (524.288 s)
→
222 × 1/FMCRPLL (524.288 ms)
190
第 12 章 時計プリスケーラ
12.3.1 時計プリスケーラ制御レ
ジスタ (WPCR)
■ 時計プリスケーラ制御レジ
スタ (WPCR)
図 12.3-2
WTC2 ビットの R/W 属性を訂正
R/X → R/W
x
ページ
373
変更内容 ( 詳細は本文を参照してください。)
第 17 章 8/10 ビット A/D コン
バータ
17.2 8/10 ビット A/D コンバータ
の構成
ADDH レジスタと ADDL レジスタのレジスタ名を訂
正
A/D コンバータデータレジスタ (ADDH, ADDL)
→
8/10 ビット A/D コンバータデータレジスタ (ADDH,
ADDL)
ADC1 レジスタのレジスタ名を訂正
A/D コンバータ制御レジスタ 1 (ADC1)
→
8/10 ビット A/D コンバータ制御レジスタ 1 (ADC1)
ADC2D レジスタのレジスタ名を訂正
A/D コンバータ制御レジスタ 2 (ADC2)
→
8/10 ビット A/D コンバータ制御レジスタ 2 (ADC2)
17.2 8/10 ビット A/D コンバータ
の構成
■ 8/10 ビット A/D コンバータの
ブロックダイヤグラム
図 17.2-1
ADDH レジスタと ADDL レジスタのレジスタ名を変
更
A/D コンバータデータレジスタ (ADDH, ADDL)
→
8/10 ビット A/D コンバータデータレジスタ (ADDH,
ADDL)
ADC1 レジスタのレジスタ名を変更
A/D コンバータ制御レジスタ 1 (ADC1)
→
8/10 ビット A/D コンバータ制御レジスタ 1 (ADC1)
ADC2 レジスタのレジスタ名を変更
A/D コンバータ制御レジスタ 2 (ADC2)
→
8/10 ビット A/D コンバータ制御レジスタ 2 (ADC2)
374
17.2 8/10 ビット A/D コンバータ 「● A/D コンバータデータレジスタ (ADDH/ADDL)」
の構成
を「● 8/10 ビット A/D コンバータデータレジスタ
■ 8/10 ビット A/D コンバータの (ADDH, ADDL)」に改名
ブロックダイヤグラム
「● A/D コンバータ制御レジスタ 1 (ADC1)」を「● 8/
10 ビット A/D コンバータ制御レジスタ 1 (ADC1)」に
改名
「● A/D コンバータ制御レジスタ 2 (ADC2)」を「● 8/
10 ビット A/D コンバータ制御レジスタ 2 (ADC2)」に
改名
386
17.6 8/10 ビット A/D コンバータ
の動作説明と設定手順例
■ 8/10 ビット A/D コンバータ変
換機能の動作
● 連続起動
図 17.6-2
ADDL レジスタの設定を追加
xi
ページ
494
変更内容 ( 詳細は本文を参照してください。)
付録
付録 A I/O マップ
■ I/O マップ
表 A-1
CMDR レジスタの R/W 属性を訂正
R/W → R
WDTH レジスタの R/W 属性を訂正
R/W → R
WDTL レジスタの R/W 属性を訂正
R/W → R
xii
第1章
概要
MB95560H/570H/580H シリーズの特長や基本的な
仕様について説明します。
MN702-00006-5v0-J
1.1
MB95560H/570H/580H シリーズの特長
1.2
MB95560H/570H/580H シリーズの品種構成
1.3
品種間の相違点と品種選択時の注意事項
1.4
MB95560H/570H/580H シリーズのブロックダイヤ
グラム
1.5
端子配列図
1.6
パッケージ外形寸法図
1.7
端子機能説明
1.8
入出力回路形式
FUJITSU SEMICONDUCTOR LIMITED
1
第 1 章 概要
1.1 MB95560H/570H/580H シリーズの特長
1.1
MB95560H/570H/580H シリーズ
MB95560H/570H/580H シリーズの特長
MB95560H/570H/580H シリーズは , コンパクトな命令体系に加えて , 豊富な周辺機
能を内蔵した汎用ワンチップマイクロコントローラです。
■ MB95560H/570H/580H シリーズの特長
● F2MC-8FX CPU コア
コントローラに最適な命令体系
• 乗除算命令
• 16 ビット算術演算
• ビットテストによるブランチ命令
• ビット操作命令など
● クロック
• 選択可能なメインクロックソース
- メイン発振クロック ( 最大 16.25 MHz, 最大マシンクロック周波数 : 8.125 MHz)
- 外部クロック ( 最大 32.5 MHz, 最大マシンクロック周波数 :16.25 MHz)
- メイン CR クロック (4 MHz± 2%)
- PLL 逓倍率が 2 の場合 , メイン CR クロックの周波数は 8 MHz になります。
- PLL 逓倍率が 2.5 の場合 , メイン CR クロックの周波数は 10 MHz になります。
- PLL 逓倍率が 3 の場合 , メイン CR クロックの周波数は 12 MHz になります。
- PLL 逓倍率が 4 の場合 , メイン CR クロックの周波数は 16 MHz になります。
• 選択可能なサブクロックソース
- サブ発振クロック (32.768 kHz)
- 外部クロック (32.768 kHz)
- サブ CR クロック ( 標準 :100 kHz, 最小 : 50 kHz, 最大 : 150 kHz)
● タイマ
• 8/16 ビット複合タイマ
• タイムベースタイマ
• 時計プリスケーラ
● LIN-UART (MB95F562H/F562K/F563H/F563K/F564H/F564K/F582H/F582K/F583H/F583K/
F584H/F584K にのみ搭載 )
• 全二重ダブルバッファ
• クロック同期のシリアルデータ転送およびクロック非同期のシリアルデータの転
送が可能
● 外部割込み
• エッジ検出による割込み(立上りエッジ, 立下りエッジおよび両エッジから選択可能)
• 各種の低消費電力 ( スタンバイ ) モードからの解除としても使用可能
● 8/10 ビット A/D コンバータ
8 ビットまたは 10 ビット分解能の選択が可能
2
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MN702-00006-5v0-J
MB95560H/570H/580H シリーズ
第 1 章 概要
1.1 MB95560H/570H/580H シリーズの特長
● 低消費電力 ( スタンバイ ) モード
• ストップモード
• スリープモード
• 時計モード
• タイムベースタイマモード
● I/O ポート
• MB95F562H/F563H/F564H ( 最大ポート数 : 16)
- 汎用入出力ポート (CMOS I/O)
: 15 本
- 汎用入出力ポート (N-ch オープンドレイン ) : 1 本
• MB95F562K/F563K/F564K ( 最大ポート数 : 17)
- 汎用入出力ポート (CMOS I/O)
: 15 本
- 汎用入出力ポート (N-ch オープンドレイン ) : 2 本
• MB95F572H/F573H/F574H ( 最大ポート数 : 4)
- 汎用入出力ポート (CMOS I/O)
: 3本
- 汎用入出力ポート (N-ch オープンドレイン ) : 1 本
• MB95F572K/F573K/F574K ( 最大ポート数 : 5)
- 汎用入出力ポート (CMOS I/O)
: 3本
- 汎用入出力ポート (N-ch オープンドレイン ) : 2 本
• MB95F582H/F583H/F584H ( 最大ポート数 : 12)
- 汎用入出力ポート (CMOS I/O)
: 11 本
- 汎用入出力ポート (N-ch オープンドレイン ) : 1 本
• MB95F582K/F583K/F584K ( 最大ポート数 : 13)
- 汎用入出力ポート (CMOS I/O)
: 11 本
- 汎用入出力ポート (N-ch オープンドレイン ) : 2 本
● オンチップデバック
• 1 線式シリアル制御
• シリアル書込みをサポート ( 非同期モード )
● ハードウェア / ソフトウェアウォッチドッグタイマ
• ハードウェアウォッチドッグタイマ内蔵
• ソフトウェアウォッチドッグタイマ内蔵
● パワーオンリセット
電源が投入されると , パワーオンリセットが発生します。
● 低電圧検出リセット回路 (MB95F562K/F563K/F564K/F572K/F573K/F574K/F582K/F583K/
F584K にのみ搭載 )
低電圧検出器内蔵
● クロックスーパバイザカウンタ
クロックスーパバイザカウンタ機能内蔵
● デュアルオペレーションフラッシュメモリ
消去 / 書込み処理および読込み処理は , 異なるバンク（上位バンク / 下位バンク）で同
時に行えます。
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3
第 1 章 概要
1.1 MB95560H/570H/580H シリーズの特長
MB95560H/570H/580H シリーズ
● フラッシュメモリのセキュリティ機能
フラッシュメモリの内容を保護
4
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MB95560H/570H/580H シリーズ
第 1 章 概要
1.2 MB95560H/570H/580H シリーズの品種構成
MB95560H/570H/580H シリーズの品種構成
1.2
表 1.2-1 ～表 1.2-3 は , MB95560H/570H/580H シリーズの品種構成です。
■ MB95560H/570H/580H シリーズの品種構成
表 1.2-1
MB95560H シリーズの品種構成 (1 / 2)
品種
MB95F562H
MB95F563H
MB95F564H
MB95F562K
MB95F563K
MB95F564K
項目
分類
フラッシュメモリ品
クロックスーパ
メインクロックの発振を監視
バイザカウンタ
フラッシュ
メモリ容量
8K バイト
12K バイト
20K バイト
8K バイト
12K バイト
20K バイト
RAM 容量
240 バイト
496 バイト
496 バイト
240 バイト
496 バイト
496 バイト
パワーオン
リセット
あり
低電圧検出
リセット
リセット入力
CPU 機能
なし
あり
専用のリセット入力あり
ソフトウェア選択
• 基本命令数
: 136 命令
• 命令ビット長
: 8 ビット
• 命令長
: 1 ～ 3 バイト
• データビット長
: 1,8,16 ビット
• 最小命令実行時間
: 61.5ns ( マシンクロック周波数 = 16.25MHz)
• 割込み処理時間
: 0.6μs ( マシンクロック周波数 = 16.25MHz)
汎用入出力
• I/O ポート ( 最大 )
• CMOS I/O
• N-ch オープンドレイン
: 16 本
: 15 本
:1本
• I/O ポート ( 最大 )
• CMOS I/O
• N-ch オープンドレイン
タイムベース
タイマ
インターバル時間 : 0.256ms ～ 8.3s ( 外部クロック周波数 = 4MHz)
: 17 本
: 15 本
:2本
ハードウェア / • リセット発生周期
ソフトウェア
メイン発振クロック 10MHz 時 : 105ms ( 最小 )
ウォッチドッグ • サブ内部CRクロックをハードウェアウォッチドッグタイマのクロックソースとして使用可能
タイマ
ワイルド
レジスタ
3 バイト分のデータ置換え可能
LIN-UART
•
•
•
•
専用リロードタイマによって広範囲の通信速度設定が可能
全二重ダブルバッファ
クロック同期シリアルデータ転送およびクロック非同期シリアルデータ転送可能
LIN 機能は LIN マスタまたは LIN スレーブとして使用可能
8/10 ビット A/D 6 チャネル
コンバータ
8 ビットまたは 10 ビット分解能の選択が可能
2 チャネル
8/16 ビット複合 • タイマは , 8 ビットタイマ ×2 チャネルまたは 16 ビットタイマ ×1 チャネルとして使用可能
• インターバルタイマ機能 , PWC 機能 , PWM 機能および入力キャプチャ機能内蔵
タイマ
• カウントクロック : 内部クロック (7 種類 ) および外部クロックから選択可能
• 方形波出力可能
MN702-00006-5v0-J
FUJITSU SEMICONDUCTOR LIMITED
5
第 1 章 概要
1.2 MB95560H/570H/580H シリーズの品種構成
表 1.2-1
MB95560H/570H/580H シリーズ
MB95560H シリーズの品種構成 (2 / 2)
品種
MB95F562H
MB95F563H
MB95F564H
MB95F562K
MB95F563K
MB95F564K
項目
6 チャネル
外部割込み
• エッジ検出による割込み（立上り , 立下りエッジまたは両エッジから選択可能）
• スタンバイモードからの解除としても使用可能
オンチップ
デバッグ
• １線式シリアル制御
• シリアル書込みをサポート ( 非同期モード )
時計プリスケー
8 種類のインターバル時間から選択可能
ラ
フラッシュ
メモリ
• 自動プログラミング (Embedded Algorithm) および書込み / 消去 / 消去一時停止 / 消去再開コマ
ンドをサポート
• アルゴリズム完了を示すフラグ
• フラッシュの内容を保護するためのフラッシュセキュリティ機能
1000
10000
100000
書込み / 消去回数
データ保持時間
スタンバイ
モード
パッケージ
6
20 年間
10 年間
5 年間
スリープモード , ストップモード , 時計モード , タイムベースタイマモード
LCC-32P-M19
FPT-20P-M09
FPT-20P-M10
FUJITSU SEMICONDUCTOR LIMITED
MN702-00006-5v0-J
MB95560H/570H/580H シリーズ
表 1.2-2
第 1 章 概要
1.2 MB95560H/570H/580H シリーズの品種構成
MB95570H シリーズの品種構成 (1 / 2)
品種
MB95F572H
MB95F573H
MB95F574H
MB95F572K
MB95F573K
MB95F574K
項目
分類
フラッシュメモリ品
クロックスーパ
メインクロックの発振を監視
バイザカウンタ
フラッシュ
メモリ容量
8K バイト
12K バイト
20K バイト
8K バイト
12K バイト
20K バイト
RAM 容量
240 バイト
496 バイト
496 バイト
240 バイト
496 バイト
496 バイト
パワーオン
リセット
あり
低電圧検出
リセット
リセット入力
CPU 機能
なし
あり
専用のリセット入力あり
ソフトウェア選択
• 基本命令数
: 136 命令
• 命令ビット長
: 8 ビット
• 命令長
: 1 ～ 3 バイト
• データビット長
: 1,8,16 ビット
• 最小命令実行時間
: 61.5ns ( マシンクロック周波数 = 16.25MHz)
• 割込み処理時間
: 0.6μs ( マシンクロック周波数 = 16.25MHz)
汎用入出力
• I/O ポート ( 最大 )
• CMOS I/O
• N-ch オープンドレイン
:4本
:3本
:1本
• I/O ポート ( 最大 )
• CMOS I/O
• N-ch オープンドレイン
タイムベース
タイマ
インターバル時間 : 0.256ms ～ 8.3s ( 外部クロック周波数 = 4MHz)
:5本
:3本
:2本
ハードウェア / • リセット発生周期
ソフトウェア
メイン発振クロック 10MHz 時 : 105ms ( 最小 )
ウォッチドッグ • サブ内部CRクロックをハードウェアウォッチドッグタイマのクロックソースとして使用可能
タイマ
ワイルド
レジスタ
3 バイト分のデータ置換え可能
LIN-UART
LIN-UART なし
8/10 ビット A/D 2 チャネル
コンバータ
8 ビットまたは 10 ビット分解能の選択が可能
1 チャネル
8/16 ビット複合 • タイマは , 8 ビットタイマ ×2 チャネルまたは 16 ビットタイマ ×1 チャネルとして使用可能
• インターバルタイマ機能 , PWC 機能 , PWM 機能および入力キャプチャ機能内蔵
タイマ
• カウントクロック : 内部クロック (7 種類 ) および外部クロックから選択可能
• 方形波出力可能
2 チャネル
外部割込み
• エッジ検出による割込み（立上り , 立下りエッジまたは両エッジから選択可能）
• スタンバイモードからの解除としても使用可能
オンチップ
デバッグ
• １線式シリアル制御
• シリアル書込みをサポート ( 非同期モード )
時計プリスケー
8 種類のインターバル時間から選択可能
ラ
MN702-00006-5v0-J
FUJITSU SEMICONDUCTOR LIMITED
7
第 1 章 概要
1.2 MB95560H/570H/580H シリーズの品種構成
表 1.2-2
MB95560H/570H/580H シリーズ
MB95570H シリーズの品種構成 (2 / 2)
品種
MB95F572H
MB95F573H
MB95F574H
MB95F572K
MB95F573K
MB95F574K
項目
フラッシュ
メモリ
• 自動プログラミング (Embedded Algorithm) および書込み / 消去 / 消去一時停止 / 消去再開コマ
ンドをサポート
• アルゴリズム完了を示すフラグ
• フラッシュの内容を保護するためのフラッシュセキュリティ機能
1000
10000
100000
書込み / 消去回数
データ保持時間
スタンバイ
モード
パッケージ
8
20 年間
10 年間
5 年間
スリープモード , ストップモード , 時計モード , タイムベースタイマモード
DIP-8P-M03
FPT-8P-M08
FUJITSU SEMICONDUCTOR LIMITED
MN702-00006-5v0-J
MB95560H/570H/580H シリーズ
表 1.2-3
第 1 章 概要
1.2 MB95560H/570H/580H シリーズの品種構成
MB95580H シリーズの品種構成 (1 / 2)
品種
MB95F582H
MB95F583H
MB95F584H
MB95F582K
MB95F583K
MB95F584K
項目
分類
フラッシュメモリ品
クロックスーパ
メインクロックの発振を監視
バイザカウンタ
フラッシュ
メモリ容量
8K バイト
12K バイト
20K バイト
8K バイト
12K バイト
20K バイト
RAM 容量
240 バイト
496 バイト
496 バイト
240 バイト
496 バイト
496 バイト
パワーオン
リセット
あり
低電圧検出リ
セット
なし
あり
リセット入力
専用のリセット入力あり
ソフトウェア選択
CPU 機能
• 基本命令数
: 136 命令
• 命令ビット長
: 8 ビット
• 命令長
: 1 ～ 3 バイト
• データビット長
: 1,8,16 ビット
• 最小命令実行時間
: 61.5ns ( マシンクロック周波数 = 16.25MHz)
• 割込み処理時間
: 0.6μs ( マシンクロック周波数 = 16.25MHz)
汎用入出力
• I/O ポート ( 最大 )
• CMOS I/O
• N-ch オープンドレイン
: 12 本
: 11 本
:1本
• I/O ポート ( 最大 )
• CMOS I/O
• N-ch オープンドレイン
タイムベース
タイマ
インターバル時間 : 0.256ms ～ 8.3s ( 外部クロック周波数 = 4MHz)
: 13 本
: 11 本
:2本
ハードウェア / • リセット発生周期
ソフトウェア
メイン発振クロック 10MHz 時 : 105ms ( 最小 )
ウォッチドッグ • サブ内部CRクロックをハードウェアウォッチドッグタイマのクロックソースとして使用可能
タイマ
ワイルド
レジスタ
3 バイト分のデータ置換え可能
LIN-UART
•
•
•
•
専用リロードタイマによって広範囲の通信速度設定が可能
全二重ダブルバッファ
クロック同期シリアルデータ転送およびクロック非同期シリアルデータ転送可能
LIN 機能は LIN マスタまたは LIN スレーブとして使用可能
8/10 ビット A/D 5 チャネル
コンバータ
8 ビットまたは 10 ビット分解能の選択が可能
1 チャネル
8/16 ビット複合 • タイマは , 8 ビットタイマ ×2 チャネルまたは 16 ビットタイマ ×1 チャネルとして使用可能
• インターバルタイマ機能 , PWC 機能 , PWM 機能および入力キャプチャ機能内蔵
タイマ
• カウントクロック : 内部クロック (7 種類 ) および外部クロックから選択可能
• 方形波出力可能
6 チャネル
外部割込み
• エッジ検出による割込み（立上り , 立下りエッジまたは両エッジから選択可能）
• スタンバイモードからの解除としても使用可能
オンチップ
デバッグ
• １線式シリアル制御
• シリアル書込みをサポート ( 非同期モード )
時計プリスケー
8 種類のインターバル時間から選択可能
ラ
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9
第 1 章 概要
1.2 MB95560H/570H/580H シリーズの品種構成
表 1.2-3
MB95560H/570H/580H シリーズ
MB95580H シリーズの品種構成 (2 / 2)
品種
MB95F582H
MB95F583H
MB95F584H
MB95F582K
MB95F583K
MB95F584K
項目
フラッシュ
メモリ
• 自動プログラミング (Embedded Algorithm) および書込み / 消去 / 消去一時停止 / 消去再開コマ
ンドをサポート
• アルゴリズム完了を示すフラグ
• フラッシュの内容を保護するためのフラッシュセキュリティ機能
1000
10000
100000
書込み / 消去回数
データ保持時間
スタンバイ
モード
パッケージ
10
20 年間
10 年間
5 年間
スリープモード , ストップモード , 時計モード , タイムベースタイマモード
LCC-32P-M19
FPT-16P-M08
FPT-16P-M23
FUJITSU SEMICONDUCTOR LIMITED
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MB95560H/570H/580H シリーズ
1.3
第 1 章 概要
1.3 品種間の相違点と品種選択時の注意事項
品種間の相違点と品種選択時の注意事項
MB95560H/570H/580H シリーズの品種間の相違点と品種選択時の注意事項について
説明します。
■ 品種間の相違点と品種選択時の注意事項
• 消費電流
オンチップデバッグ機能を使用する場合は , フラッシュの消去 / プログラムの消費
電流を考慮してください。
消費電流の詳細については , MB95560H/570H/580H シリーズのデータシートの
「■ 電気的特性」を参照してください。
• パッケージ
各パッケージ情報の詳細は , 「1.6 パッケージ外形寸法図」を参照してください。
• 動作電圧
動作電圧は , オンチップデバッグ機能を使用するか使用しないかによって , 異なり
ます。動作電圧の詳細については , MB95560H/570H/580H シリーズのデータシート
の「■ 電気的特性」を参照してください。
• オンチップデバック機能
オンチップデバッグファンクションと評価ツールの接続には , VCC, VSS, およびシリ
アル通信との接続が必要です。接続方法については , 「第 21 章 シリアル書込み接
続例」を参照してください。
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11
第 1 章 概要
1.4 MB95560H/570H/580H シリーズのブロック
ダイヤグラム
1.4
MB95560H/570H/580H シリーズ
MB95560H/570H/580H シリーズのブロックダイヤグラ
ム
図 1.4-1 ～図 1.4-3 は , MB95560H/570H/580H シリーズのブロックダイヤグラムで
す。
■ MB95560H/570H/580H シリーズのブロックダイヤグラム
図 1.4-1 MB95560H シリーズのブロックダイヤグラム
F2MC-8FX CPU
PF2*1/RST*2
セキュリティ付き
デュアルオペレーション
フラッシュメモリ
(8/12/20 Kバイト)
LVD付きリセット
PF1/X1*2
PF0/X0*2
PG2/X1A*2
発振回路
CR発振器
RAM (240/496 バイト)
PG1/X0A*2
割込みコントローラ
クロック制御
オンチップデバッグ
ワイルドレジスタ
P02*3/INT02～P07*3/INT07
内部バス
(P12*1/DBG)
(P05*3/TO00)
8/16ビット複合タイマch. 0
P12*1/EC0, (P04/EC0)
8/10-bit A/Dコンバータ
外部割込み
(P02*3/SCK)
(P03*3/SOT)
(P06*3/TO01)
(P00*3/AN00～P05*3/AN05)
(P62*3/TO10)
LIN-UART
8/16ビット複合タイマch. 1
(P63*3/TO11)
P64*3/EC1
(P04/SIN)
C
ポート
Vcc
Vss
ポート
*1：PF2とP12はN-chオープンドレイン端子です。
*2：ソフトウェアオプション
*3：P00～P03, P05～P07, P62～P64は大電流ポートです。
（注意事項）( ) 内の端子は, 他の周辺機能との兼用端子を意味しています。
12
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MB95560H/570H/580H シリーズ
第 1 章 概要
1.4 MB95560H/570H/580H シリーズのブロック
ダイヤグラム
図 1.4-2 MB95570H シリーズのブロックダイヤグラム
F2MC-8FX CPU
PF2*1/RST*2
セキュリティ付き
デュアルオペレーション
フラッシュメモリ
(8/12/20 Kバイト)
LVD付きリセット
CR発振器
RAM (240/496 バイト)
内部バス
クロック制御
(P12*1/DBG)
オンチップデバッグ
割込みコントローラ
(P05*3/TO00)
8/16ビット複合タイマch. 0
(P06*3/TO01)
P12*1/EC0, (P04/EC0)
ワイルドレジスタ
P04*3/INT04, P06*3/INT06
8/10-bit A/Dコンバータ
外部割込み
P05*3/AN05, (P04/AN04)
C
ポート
Vcc
ポート
*1：PF2とP12はN-chオープンドレイン端子です。
Vss
*2：ソフトウェアオプション
*3：P05およびP06は大電流ポートです。
（注意事項）( ) 内の端子は, 他の周辺機能との兼用端子を意味しています。
図 1.4-3 MB95580H シリーズのブロックダイヤグラム
F2MC-8FX CPU
PF2*1/RST*2
セキュリティ付き
デュアルオペレーション
フラッシュメモリ
(8/12/20 Kバイト)
LVD付きリセット
PF1/X1*2
PF0/X0*2
PG2/X1A*2
発振回路
CR発振器
RAM (240/496 バイト)
PG1/X0A*2
割込みコントローラ
クロック制御
オンチップデバッグ
ワイルドレジスタ
P02*3/INT02～P07*3/INT07
内部バス
(P12*1/DBG)
(P05*3/TO00)
8/16ビット複合タイマch. 0
外部割込み
(P06*3/TO01)
P12*1/EC0, (P04/EC0)
8/10-bit A/Dコンバータ
(P01*3/AN01～P05*3/AN05)
(P02*3/SCK)
(P03*3/SOT)
LIN-UART
(P04/SIN)
C
ポート
Vcc
Vss
ポート
*1：PF2とP12はN-chオープンドレイン端子です。
*2：ソフトウェアオプション
*3：P01～P03, P05～P07は大電流ポートです。
（注意事項）( ) 内の端子は, 他の周辺機能との兼用端子を意味しています。
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13
第 1 章 概要
1.5 端子配列図
1.5
MB95560H/570H/580H シリーズ
端子配列図
図 1.5-1 と図 1.5-2 に , MB95560H/570H/580H シリーズ の端子配列図を示します。
■ MB95560H/570H/580H シリーズの端子配列図
32
31
30
29
28
27
26
25
NC
NC
NC
NC
NC
NC
NC
NC
図 1.5-1 MB95560H/570H/580H シリーズの端子配列図 (1/2)
24
1
(TOP VIEW)
23
2
22
3
21
4
LCC-32P-M19
5 (MB95560Hシリーズ) 20
19
6
7
18
X0/PF0
X1/PF1
Vss
X1A/PG2
X0A/PG1
Vcc
C
RST/PF2
TO10/P62
TO11/P63
14
1
2
3
4
5
6
7
8
9
10
14
15
16
P64/EC1
使用可能なピン数は20です。
NC
P00/AN00
8
9
10
11
12
13
C
RST/PF2
TO11/P63
TO10/P62
NC
NC
NC
X1/PF1
X0/PF0
VSS
X1A/PG2
X0A/PG1
Vcc
(TOP VIEW)
FPT-20P-M09
FPT-20P-M10
(MB95560Hシリーズ)
P07/INT07
P12/EC0/DBG
P06/INT06/TO01
P05/INT05/AN05/TO00
P04/INT04/AN04/SIN/EC0
P03/INT03/AN03/SOT
P02/INT02/AN02/SCK
17
P01/AN01
20
19
18
17
16
15
14
13
12
11
P12/EC0/DBG
P07/INT07
P06/INT06/TO01
P05/INT05/AN05/TO00
P04/INT04/AN04/SIN/EC0
P03/INT03/AN03/SOT
P02/INT02/AN02/SCK
P01/AN01
P00/AN00
P64/EC1
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第 1 章 概要
1.5 端子配列図
MB95560H/570H/580H シリーズ
X0/PF0
X1/PF1
Vss
X1A/PG2
X0A/PG1
Vcc
RST/PF2
C
1
2
3
4
5
6
7
8
Vss
Vcc
C
RST/PF2
1
2
3
4
NC
25
14
15
16
NC
NC
使用可能なピン数は16です。
NC
8
9
10
11
12
13
C
RST/PF2
MN702-00006-5v0-J
NC
NC
NC
NC
NC
NC
NC
24
1
(TOP VIEW)
23
2
22
3
21
4
LCC-32P-M19
5 (MB95580Hシリーズ) 20
19
6
7
18
NC
NC
NC
NC
NC
X1/PF1
X0/PF0
VSS
X1A/PG2
X0A/PG1
Vcc
32
31
30
29
28
27
26
図 1.5-2 MB95560H/570H/580H シリーズの端子配列図 (2/2)
(TOP VIEW)
FPT-16P-M08
FPT-16P-M23
(MB95580Hシリーズ)
(TOP VIEW)
DIP-8P-M03
FPT-8P-M08
(MB95570Hシリーズ)
P07/INT07
P12/EC0/DBG
P06/INT06/TO01
P05/INT05/AN05/TO00
P04/INT04/AN04/SIN/EC0
P03/INT03/AN03/SOT
P02/INT02/AN02/SCK
17
P01/AN01
16
15
14
13
12
11
10
9
8
7
6
5
P12/EC0/DBG
P07/INT07
P06/INT06/TO01
P05/INT05/AN05/TO00
P04/INT04/AN04/SIN/EC0
P03/INT03/AN03/SOT
P01/AN01
P02/INT02/AN02/SCK
P12/EC0/DBG
P06/INT06/TO01
P05/AN05/TO00
P04/INT04/AN04/EC0
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15
第 1 章 概要
1.6 パッケージ外形寸法図
MB95560H/570H/580H シリーズ
パッケージ外形寸法図
1.6
MB95560H/570H/580H シリーズ には , 7 種類のパッケージが用意されています。
■ LCC-32P-M19 のパッケージ外形寸法図
図 1.6-1 LCC-32P-M19 のパッケージ外形寸法図
プラスチック・QFN, 32ピン
リードピッチ
0.50 mm
パッケージ幅×
パッケージ長さ
5.00 mm × 5.00 mm
封止方法
プラスチックモールド
取付け高さ
0.80 mm Max.
質量
0.06 g
(LCC-32P-M19)
プラスチック・QFN, 32ピン
（LCC-32P-M19）
3.50±0.10
(.138±.004)
5.00±0.10
(.197±.004)
5.00±0.10
(.197±.004)
3.50±0.10
(.138±.004)
INDEX AREA
0.25
(.010
(3-R0.20)
((3-R.008))
0.50(.020)
+0.05
–0.07
+.002
–.003
)
0.40±0.05
(.016±.002)
1PIN CORNER
(C0.30(C.012))
(TYP)
0.75±0.05
(.030±.002)
0.02
(.001
C
+0.03
–0.02
+.001
–.001
(0.20(.008))
)
2009-2010 FUJITSU SEMICONDUCTOR LIMITED C32071S-c-1-2
単位：mm（inches）
注意：括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
16
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第 1 章 概要
1.6 パッケージ外形寸法図
MB95560H/570H/580H シリーズ
■ FPT-20P-M09 のパッケージ外形寸法図
図 1.6-2 FPT-20P-M09 のパッケージ 外形寸法図
プラスチック・SOP, 20ピン
リードピッチ
1.27 mm
パッケージ幅×
パッケージ長さ
7.50 mm × 12.70 mm
リード形状
ガルウィング
リード曲げ方向
正曲げ
封止方法
プラスチックモールド
取付け高さ
2.65 mm Max
(FPT-20P-M09)
プラスチック・SOP, 20ピン
（FPT-20P-M09）
注 1）端子幅および端子厚さはメッキ厚を含む。
注 2）端子幅はタイバ切断残りを含まず。
注 3）#寸法はレジン残りを含まず。
0.25
#12.70±0.10(.500±.004)
+0.07
–0.02
+.003
.010 –.001
20
11
BTM E-MARK
+0.40
#7.50±0.10 10.2 –0.20
(.295±.004) .402 +.016
–.008
INDEX
Details of "A" part
+0.13
2.52 –0.17
(Mounting height)
+.005
.099 –.007
1
"A"
10
1.27(.050)
0.40
.016
+0.09
–0.05
+.004
–.002
0.25(.010)
M
0~8°
+0.47
0.80 –0.30
+.019
.031 –.012
0.20±0.10
(.008±.004)
(Stand off)
0.10(.004)
C
2008-2010 FUJITSU SEMICONDUCTOR LIMITED F20030S-c-1-2
単位：mm（inches）
注意：括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
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第 1 章 概要
1.6 パッケージ外形寸法図
MB95560H/570H/580H シリーズ
■ FPT-20P-M10 のパッケージ外形寸法図
図 1.6-3 FPT-20P-M10 のパッケージ 外形寸法図
プラスチック・TSSOP, 20ピン
リードピッチ
0.65 mm
パッケージ幅×
パッケージ長さ
4.40 mm × 6.50 mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
1.20 mm MAX
質量
0.08 g
(FPT-20P-M10)
プラスチック・TSSOP, 20ピン
（FPT-20P-M10）
注 1）端子幅および端子厚さはメッキ厚を含む。
注 2）端子幅はタイバ切断残りを含まず。
注 3）#寸法はレジン残りを含まず。
+0.05
#6.50±0.10(.256±.004)
0.14 –0.04
+.002
.006 –.002
11
20
BTM E-MARK
#4.40±0.10 6.40±0.20
(.173±.004) (.252±.008)
INDEX
Details of "A" part
LEAD No.
1
1.20(.047)
(Mounting height)
MAX
10
0.65(.026)
"A"
0.24±0.04
(.009±.002)
0~8°
0.60±0.15
(.024±.006)
0.10(.004)
C
2009-2010 FUJITSU SEMICONDUCTOR LIMITED F20031S-c-1-2
0.10±0.05
(.004±.002)
(Stand off)
単位：mm（inches）
注意：括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
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第 1 章 概要
1.6 パッケージ外形寸法図
MB95560H/570H/580H シリーズ
■ FPT-16P-M08 のパッケージ外形寸法図
図 1.6-4 FPT-16P-M08 のパッケージ 外形寸法図
プラスチック・TSSOP, 16ピン
リードピッチ
0.65 mm
パッケージ幅×
パッケージ長さ
4.40 mm × 4.96 mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
1.20 mmMax
重さ
0.06 g
(FPT-16P-M08)
プラスチック・TSSOP, 16ピン
（FPT-16P-M08）
注1）端子幅および端子厚さはメッキ厚を含む。
注2）端子幅はタイバ切断残りを含まず。
注3）*寸法はレジン残りを含まず。
*4.96±0.10(.195±.004)
16
0.145±0.045
(.0057±.0018)
9
*4.40±0.10 6.40±0.20
(.173±.004) (.252±.008)
INDEX
Details of "A" part
+0.10
1.10 –0.15
(Mounting height)
+0.04
.043 –0.06
LEAD No.
1
8
"A"
0.65(.026)
0.24±0.08
(.009±.003)
0.13(.005)
M
0~8°
0.60±0.15
(.024±.006)
0.10±0.05
(.004±.002)
(Stand off)
0.10(.004)
C
2007-2010 FUJITSU SEMICONDUCTOR LIMITED F16021S-c-1-5
単位：mm（inches）
注意：括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
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第 1 章 概要
1.6 パッケージ外形寸法図
MB95560H/570H/580H シリーズ
■ FPT-16P-M23 のパッケージ外形寸法図
図 1.6-5 FPT-16P-M23 のパッケージ 外形寸法図
プラスチック・SOP, 16 ピン
リードピッチ
1.27 mm
パッケージ幅×
パッケージ長さ
3.90 mm × 9.96 mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
1.75 mm MAX
質量
0.12 g
(FPT-16P-M23)
注 1）端子幅および端子厚さはメッキ厚を含む。
注 2）端子幅はタイバ切断残りを含まず。
注 3）# 印寸法はレジン残りを含まず。
（FPT-16P-M23）
+0.20
#9.96±0.10(.392±.004)
0.60 –0.15
+0.08
.024 –0.06
9
16
8 ±2
8 ±2
BTM E-MARK
INDEX
(1.04 (.041))
#3.90±0.10 6.00±0.20
(.154±.004) (.236±.008)
0.40±0.10
(.016±.004)
1
0.40±0.10
(.016±.004)
8
+0.11
1.27(.050)
0.40 –0.04
(.016 +.004
–.002 )
0.25(.010)
M
0.65±0.10 (.026±.004)
1.45±0.20 (.057±.008)
7 ±2
+0.15
+0.06
1.60 –0.25 .063 –0.10
7 ±2
C
+0.10
+0.04
0.15 –0.05 .006 –0.02
0.10(.004)
2010 FUJITSU SEMICONDUCTOR LIMITED HMbF16-23Sc-1-1
単位：mm （inches）
注意：括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
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第 1 章 概要
1.6 パッケージ外形寸法図
MB95560H/570H/580H シリーズ
■ DIP-8P-M03 のパッケージ外形寸法図
図 1.6-6 DIP-8P-M03 のパッケージ外形寸法図
プラスチック・DIP, 8 ピン
リードピッチ
2.54 mm
封止方法
プラスチックモールド
(DIP-8P-M03)
プラスチック・DIP, 8 ピン
（DIP-8P-M03）
9.40
.370
8
+0.40
–0.30
+.016
–.012
5
INDEX
6.35±0.25
(.250±.010)
1
4
7.62(.300)
TYP.
4.36(.172)MAX
0.50(.020)
MIN
0.25±0.05
(.010±.002)
3.00(.118)MIN
+0.35
0.46±0.08
(.018±.003)
0.89 –0.30
+.014
.035 –.012
+0.30
0.99 –0
+.012
.039 –0
C
+0.30
1.52 –0
15° MAX
+.012
.060 –0
2.54(.100)
TYP.
2006-2010 FUJITSU SEMICONDUCTOR LIMITED D08008S-c-1-4
単位：mm （inches）
注意：括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
MN702-00006-5v0-J
FUJITSU SEMICONDUCTOR LIMITED
21
第 1 章 概要
1.6 パッケージ外形寸法図
MB95560H/570H/580H シリーズ
■ FPT-8P-M08 のパッケージ外形寸法図
図 1.6-7 FPT-8P-M08 のパッケージ 外形寸法図
プラスチック・SOP, 8ピン
リードピッチ
1.27 mm
パッケージ幅×
パッケージ長さ
5.30 mm × 5.24 mm
リード形状
ガルウィング
リード曲げ方向
正曲げ
封止方法
プラスチックモールド
取付け高さ
2.10 mm Max
(FPT-8P-M08)
プラスチック・SOP, 8ピン
（FPT-8P-M08）
注1）端子幅および端子厚さはメッキ厚を含む。
注2）端子幅はタイバ切断残りを含まず。
注3）#寸法はレジン残りを含まず。
#5.24±0.10
(.206±.004)
8
5
"A"
BTM E-MARK
#5.30±0.10
(.209±.004)
INDEX
7.80
.307
+0.45
–0.10
+.018
–.004
Details of "A" part
2.10(.083)
MAX
(Mounting height)
1
1.27(.050)
4
0.43±0.05
(.017±.002)
0.20±0.05
(.008±.002)
0~8°
+0.15
0.10 –0.05
+.006
.004 –.002
(Stand off)
C
2008-2010 FUJITSU SEMICONDUCTOR LIMITED F08016S-c-1-2
+0.10
0.75 –0.20
+.004
.030 –.008
単位：mm（inches）
注意：括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
22
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第 1 章 概要
1.7 端子機能説明
MB95560H/570H/580H シリーズ
1.7
端子機能説明
表 1.7-1 ～表 1.7-5 は , 端子機能説明を示しています。下記の表の「入出力回路形
式」の欄に記載されたアルファベットは , 表 1.8-1 の「分類」の列に対応します。
■ 端子機能説明 (MB95560H シリーズ , 32/20 ピン MCU)
表 1.7-1
端子番号
1
2
3
4
5
端子機能説明 (MB95560H シリーズ , 32 ピン MCU) (1 / 2)
端子名
PF1
X1
PF0
X0
VSS
PG2
X1A
PG1
X0A
入出力
回路形式 *
B
B
—
C
C
機能
汎用入出力ポートです。
メインクロック用入出力発振端子です。
汎用入出力ポートです。
メインクロック用入力発振端子です。
電源 (GND) 端子です。
汎用入出力ポートです。
サブクロック用入出力発振端子です。
汎用入出力ポートです。
サブクロック用入力発振端子です。
6
VCC
—
電源端子です。
7
C
—
コンデンサ接続端子です。
汎用入出力ポートです。
PF2
8
9
RST
P63
A
E
P62
汎用入出力ポートです。
大電流用端子です。
8/16 ビット複合タイマ ch.1 出力端子です。
TO11
10
リセット端子です。
MB95F562H/F563H/F564H では専用のリセット端子です。
E
汎用入出力ポートです。
大電流用端子です。
8/16 ビット複合タイマ ch.1 出力端子です。
TO10
11
12
13
NC
—
内部接続端子です。常に開放にしてください。
D
汎用入出力ポートです。
大電流用端子です。
14
15
P00
A/D コンバータアナログ入力端子です。
AN00
16
P64
E
8/16 ビット複合タイマ ch.1 クロック入力端子です。
EC1
17
P01
AN01
MN702-00006-5v0-J
汎用入出力ポートです。
大電流用端子です。
D
汎用入出力ポートです。
大電流用端子です。
A/D コンバータアナログ入力端子です。
FUJITSU SEMICONDUCTOR LIMITED
23
第 1 章 概要
1.7 端子機能説明
表 1.7-1
端子番号
MB95560H/570H/580H シリーズ
端子機能説明 (MB95560H シリーズ , 32 ピン MCU) (2 / 2)
端子名
入出力
回路形式 *
汎用入出力ポートです。
大電流用端子です。
P02
18
19
INT02
D
21
A/D コンバータアナログ入力端子です。
SCK
LIN-UART クロック入出力端子です。
P03
汎用入出力ポートです。
大電流用端子です。
INT03
D
A/D コンバータアナログ入力端子です。
SOT
LIN-UART データ出力端子です。
P04
汎用入出力ポートです。
外部割込み入力端子です。
AN04
D
LIN-UART データ入力端子です。
EC0
8/16 ビット複合タイマ ch.0 クロック入力端子です。
P05
汎用入出力ポートです。
大電流用端子です。
INT05
D
外部割込み入力端子です。
AN05
A/D コンバータアナログ入力端子です。
TO00
8/16 ビット複合タイマ ch.0 出力端子です。
汎用入出力ポートです。
大電流用端子です。
INT06
E
EC0
汎用入出力ポートです。
F
8/16 ビット複合タイマ ch.0 クロック入力端子です。
DBG 入力端子です。
DBG
P07
外部割込み入力端子です。
8/16 ビット複合タイマ ch.0 出力端子です。
P12
24
A/D コンバータアナログ入力端子です。
SIN
TO01
23
外部割込み入力端子です。
AN03
P06
22
外部割込み入力端子です。
AN02
INT04
20
機能
E
汎用入出力ポートです。
大電流用端子です。
外部割込み入力端子です。
INT07
25
26
27
28
29
NC
—
内部接続端子です。常に開放にしてください。
30
31
32
*: 入出力回路形式については , 「1.8 入出力回路形式」を参照してください。
24
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第 1 章 概要
1.7 端子機能説明
MB95560H/570H/580H シリーズ
表 1.7-2
端子番号
1
2
3
4
5
端子機能説明 (MB95560H シリーズ , 20 ピン MCU) (1 / 2)
端子名
PF0
X0
PF1
X1
VSS
PG2
X1A
PG1
X0A
入出力
回路形式 *
B
B
—
C
C
機能
汎用入出力ポートです。
メインクロック用入力発振端子です。
汎用入出力ポートです。
メインクロック用入出力発振端子です。
電源 (GND) 端子です。
汎用入出力ポートです。
サブクロック用入出力発振端子です。
汎用入出力ポートです。
サブクロック用入力発振端子です。
6
VCC
—
電源端子です。
7
C
—
コンデンサ接続端子です。
汎用入出力ポートです。
PF2
8
9
RST
P62
A
E
10
E
12
P64
EC1
P00
E
D
13
D
15
汎用入出力ポートです。
大電流用端子です。
汎用入出力ポートです。
大電流用端子です。
汎用入出力ポートです。
大電流用端子です。
P02
INT02
8/16 ビット複合タイマ ch.1 クロック入力端子です。
A/D コンバータアナログ入力端子です。
AN01
14
汎用入出力ポートです。
A/D コンバータアナログ入力端子です。
AN00
P01
汎用入出力ポートです。
大電流用端子です。
8/16 ビット複合タイマ ch.1 出力端子です。
TO11
11
汎用入出力ポートです。
大電流用端子です。
8/16 ビット複合タイマ ch.1 出力端子です。
TO10
P63
リセット端子です。
MB95F562H/F563H/F564H では専用のリセット端子です。
D
外部割込み入力です。
AN02
A/D コンバータアナログ入力端子です。
SCK
LIN-UART クロック入出力端子です。
P03
汎用入出力ポートです。
大電流用端子です。
INT03
D
外部割込み入力端子です。
AN03
A/D コンバータアナログ入力端子です。
SOT
LIN-UART データ出力端子です。
MN702-00006-5v0-J
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25
第 1 章 概要
1.7 端子機能説明
表 1.7-2
端子番号
MB95560H/570H/580H シリーズ
端子機能説明 (MB95560H シリーズ , 20 ピン MCU) (2 / 2)
端子名
入出力
回路形式 *
汎用入出力ポートです。
P04
外部割込み入力端子です。
INT04
16
17
AN04
D
LIN-UART データ入力端子です。
EC0
8/16 ビット複合タイマ ch.0 クロック入力端子です。
P05
汎用入出力ポートです。
大電流用端子です。
INT05
D
A/D コンバータアナログ入力端子です。
TO00
8/16 ビット複合タイマ ch.0 出力端子です。
汎用入出力ポートです。
大電流用端子です。
INT06
E
P07
E
DBG
汎用入出力ポートです。
大電流用端子です。
外部割込み入力端子です。
汎用入出力ポートです。
P12
EC0
外部割込み入力端子です。
8/16 ビット複合タイマ ch.0 出力端子です。
INT07
20
外部割込み入力端子です。
AN05
TO01
19
A/D コンバータアナログ入力端子です。
SIN
P06
18
機能
F
8/16 ビット複合タイマ ch.0 クロック入力端子です。
DBG 入力端子です。
*: 入出力回路形式については , 「1.8 入出力回路形式」を参照してください。
26
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第 1 章 概要
1.7 端子機能説明
MB95560H/570H/580H シリーズ
■ 端子機能説明 (MB95570H シリーズ , 8 ピン MCU)
表 1.7-3
端子機能説明 (MB95570H シリーズ , 8 ピン MCU)
端子番号
端子名
入出力
回路形式 *
1
VSS
—
電源 (GND) 端子です。
2
VCC
—
電源端子です。
3
C
—
コンデンサ接続端子です。
汎用入出力ポートです。
PF2
4
RST
A
6
INT04
AN04
D
A/D コンバータアナログ入力端子です。
8/16 ビット複合タイマ ch.0 クロック入力端子です。
P05
汎用入出力ポートです。
大電流用端子です。
AN05
D
INT06
汎用入出力ポートです。
大電流用端子です。
E
汎用入出力ポートです。
P12
DBG
外部割込み入力端子です。
8/16 ビット 複合タイマ ch.0 出力端子です。
TO01
EC0
A/D コンバータアナログ入力端子です。
8/16 ビット複合タイマ ch.0 出力端子です。
P06
8
外部割込み入力端子です。
EC0
TO00
7
リセット端子です。
MB95F572H/F573H/F574H では専用のリセット端子です。
汎用入出力ポートです。
P04
5
機能
F
8/16 ビット複合タイマ ch.0 クロック入力端子です。
DBG 入力端子です。
*: 入出力回路形式については , 「1.8 入出力回路形式」を参照してください。
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27
第 1 章 概要
1.7 端子機能説明
MB95560H/570H/580H シリーズ
■ 端子機能説明 (MB95580H シリーズ , 32/16 ピン MCU)
表 1.7-4
端子番号
1
2
3
4
5
端子機能説明 (MB95580H シリーズ , 32 ピン MCU) (1 / 2)
端子名
PF1
X1
PF0
X0
VSS
PG2
X1A
PG1
X0A
入出力
回路形式 *
B
B
—
C
C
機能
汎用入出力ポートです。
メインクロック用入出力発振端子です。
汎用入出力ポートです。
メインクロック用入力発振端子です。
電源 (GND) 端子です。
汎用入出力ポートです。
サブクロック用入出力発振端子です。
汎用入出力ポートです。
サブクロック用入力発振端子です。
6
VCC
—
電源端子です。
7
C
—
コンデンサ接続端子です。
A
リセット端子です。
MB95F582H/F583H/F584H では専用のリセット端子です。
—
この端子は内部接続端子です。常に開放にしてください。
D
汎用入出力ポートです。
大電流用端子です。
汎用入出力ポートです。
PF2
8
RST
9
10
11
12
13
NC
14
15
16
17
P01
A/D コンバータアナログ入力端子です。
AN01
汎用入出力ポートです。
大電流用端子です。
P02
18
19
28
INT02
D
外部割込み入力端子です。
AN02
A/D コンバータアナログ入力端子です。
SCK
LIN-UART クロック入出力端子です。
P03
汎用入出力ポートです。
大電流用端子です。
INT03
D
外部割込み入力端子です。
AN03
A/D コンバータアナログ入力端子です。
SOT
LIN-UART データ出力端子です。
FUJITSU SEMICONDUCTOR LIMITED
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第 1 章 概要
1.7 端子機能説明
MB95560H/570H/580H シリーズ
表 1.7-4
端子番号
端子機能説明 (MB95580H シリーズ , 32 ピン MCU) (2 / 2)
端子名
入出力
回路形式 *
汎用入出力ポートです。
P04
外部割込み入力端子です。
INT04
20
21
AN04
D
LIN-UART データ入力端子です。
EC0
8/16 ビット複合タイマ ch.0 クロック出力端子です。
P05
汎用入出力ポートです。
大電流用端子です。
INT05
D
A/D コンバータアナログ入力端子です。
TO00
8/16 ビット複合タイマ ch.0 クロック出力端子です。
汎用入出力ポートです。
大電流用端子です。
INT06
E
EC0
汎用入出力ポートです。
F
8/16 ビット複合タイマ ch.0 クロック入力端子です。
DBG 入力端子です。
DBG
P07
外部割込み入力端子です。
8/16 ビット 複合タイマ ch.0 出力端子です。
P12
24
外部割込み入力端子です。
AN05
TO01
23
A/D コンバータアナログ入力端子です。
SIN
P06
22
機能
E
汎用入出力ポートです。
大電流用端子です。
外部割込み入力端子です。
INT07
25
26
27
28
29
NC
—
この端子は内部接続端子です。常に開放にしてください。
30
31
32
*: 入出力回路形式については , 「1.8 入出力回路形式」を参照してください。
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29
第 1 章 概要
1.7 端子機能説明
表 1.7-5
端子番号
1
2
3
4
5
6
MB95560H/570H/580H シリーズ
端子機能説明 (MB95580H シリーズ , 16 ピン MCU) (1 / 2)
端子名
PF1
X1
PF0
X0
VSS
PG2
X1A
PG1
X0A
VCC
入出力
回路形式 *
B
B
—
C
C
—
8
RST
C
10
INT02
サブクロック用入出力発振端子です。
汎用入出力ポートです。
サブクロック用入出力発振端子です。
電源端子です。
D
外部割込み入力端子です。
AN02
A/D コンバータアナログ入力端子です。
SCK
LIN-UART クロック入出力端子です。
P01
汎用入出力ポートです。
大電流用端子です。
INT03
D
A/D コンバータアナログ入力端子です。
汎用入出力ポートです。
大電流用端子です。
D
外部割込み入力端子です。
AN03
A/D コンバータアナログ入力端子です。
SOT
LIN-UART データ出力端子です。
P04
汎用入出力ポートです。
AN04
外部割込み入力端子です。
D
A/D コンバータアナログ入力端子です。
SIN
LIN-UART データ入力端子です。
EC0
8/16 ビット複合タイマ ch.0 クロック出力端子です。
P05
汎用入出力ポートです。
大電流用端子です。
INT05
D
外部割込み入力端子です。
AN05
A/D コンバータアナログ入力端子です。
TO00
8/16 ビット複合タイマ ch.0 クロック出力端子です。
INT06
TO01
30
汎用入出力ポートです。
汎用入出力ポートです。
大電流用端子です。
汎用入出力ポートです。
大電流用端子です。
P06
14
電源 (GND) 端子です。
コンデンサ接続端子です。
INT04
13
メインクロック用入力発振端子です。
—
P03
12
汎用入出力ポートです。
リセット端子です。
MB95F582H/F583H/F584H では専用のリセット端子です。
AN01
11
メインクロック用入出力発振端子です。
A
P02
9
汎用入出力ポートです。
汎用入出力ポートです。
PF2
7
機能
E
外部割込み入力端子です。
8/16 ビット 複合タイマ ch.0 出力端子です。
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第 1 章 概要
1.7 端子機能説明
MB95560H/570H/580H シリーズ
表 1.7-5
端子番号
15
端子機能説明 (MB95580H シリーズ , 16 ピン MCU) (2 / 2)
端子名
P07
INT07
入出力
回路形式 *
E
EC0
DBG
汎用入出力ポートです。
外部割込み入力端子です。
汎用入出力ポートです。
P12
16
機能
F
8/16 ビット複合タイマ ch.0 クロック入力端子です。
DBG 入力端子です。
*: 入出力回路形式については , 「1.8 入出力回路形式」を参照してください。
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31
第 1 章 概要
1.8 入出力回路形式
MB95560H/570H/580H シリーズ
入出力回路形式
1.8
表 1.8-1 は , 入出力回路形式の一覧表です。表 1.8-1 の「分類」の列に示されるアル
ファベットは , 表 1.7-1 ～表 1.7-5 の「入出力回路形式」の列のアルファベットに対
応します。
■ 入出力回路形式
表 1.8-1
入出力回路形式 (1 / 2)
分類
回路
A
備考
リセット入力 / ヒステリシス入力
リセット出力 / デジタル出力
• N-ch オープンドレイン出力
• ヒステリシス入力
• リセット出力
N-ch
B
ポート選択
P-ch
デジタル出力
デジタル出力
N-ch
スタンバイ制御
ヒステリシス入力
• 発振回路
• 高速側
帰還抵抗 : 約 1MΩ
• CMOS 出力
• ヒステリシス入力
クロック入力
X1
X0
スタンバイ制御 / ポート選択
P-ch
ポート選択
デジタル出力
N-ch
デジタル出力
スタンバイ制御
ヒステリシス入力
32
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第 1 章 概要
1.8 入出力回路形式
MB95560H/570H/580H シリーズ
表 1.8-1
入出力回路形式 (2 / 2)
分類
回路
C
備考
ポート選択
R
P-ch
プルアップ制御
P-ch
デジタル出力
デジタル出力
N-ch
• 発振回路
• 低速側
帰還抵抗 : 約 10MΩ
• CMOS 出力
• ヒステリシス入力
• プルアップ制御あり
スタンバイ制御
ヒステリシス入力
クロック入力
X1A
X0A
スタンバイ制御 / ポート選択
ポート選択
R
プルアップ制御
デジタル出力
デジタル出力
P-ch
デジタル出力
N-ch
スタンバイ制御
ヒステリシス入力
D
プルアップ制御
R
P-ch
デジタル出力
P-ch
•
•
•
•
CMOS 出力
ヒステリシス入力
プルアップ制御あり
アナログ入力
デジタル出力
N-ch
アナログ入力
A/D制御
スタンバイ制御
ヒステリシス入力
E
プルアップ制御
R
P-ch
• CMOS 出力
• ヒステリシス入力
• プルアップ制御あり
デジタル出力
P-ch
デジタル出力
N-ch
スタンバイ制御
ヒステリシス入力
F
スタンバイ制御
• N-ch オープンドレイン出力
• ヒステリシス入力
ヒステリシス入力
デジタル出力
N-ch
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33
第 1 章 概要
1.8 入出力回路形式
34
MB95560H/570H/580H シリーズ
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第2章
デバイス使用上の注意
MB95560H/570H/580H シリーズを使用する際の注
意事項について説明します。
2.1
MN702-00006-5v0-J
デバイス使用上の注意
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35
第 2 章 デバイス使用上の注意
2.1 デバイス使用上の注意
2.1
MB95560H/570H/580H シリーズ
デバイス使用上の注意
デバイスの電源電圧と端子の処理などについての注意事項を示します。
■ デバイス使用上の注意
• ラッチアップの防止
デバイスの使用時には , 印加電圧が最大電圧定格を超えないようにしてください。
CMOS IC では , 中耐圧・高耐圧以外の入出力端子に VCC より高い電圧や VSS より
低い電圧が印加された場合 , または MB95560H/570H/580H シリーズのデータシート
内の 「■ 電気的特性」の「1. 絶対最大定格」に示す電源電圧の定格範囲外の電圧が
VCC 端子または VSS 端子に印加された場合 , ラッチアップ現象が発生することがあ
ります。
ラッチアップ現象が発生すると電源電流が激増し , 素子を熱破壊する恐れがありま
す。
• 供給電圧の安定
供給電圧は , 安定させてください。
電源電圧が急激に変動すると , たとえ変動が VCC 電源電圧の動作保証範囲内であっ
ても誤動作を生じることがあります。
電圧安定化の基準として商用周波数 (50 Hz/60 Hz) での VCC リップル (p-p 値 ) は標
準 VCC 値の 10% 以下に , また電源の切換え時などの瞬時変化においては , 過度変動
率が 0.1 V/ms 以下になるよう電圧変動を抑えてください。
• 外部クロック使用時の注意
外部クロック使用時において , パワーオンリセット , サブクロックモードまたはス
トップモードの解除時には , 発振安定待ち時間が発生します。
■ 端子接続について
• 未使用端子の処理
入力に用いる未使用端子を開放のままにしておくと , 誤操作およびラッチアップ現
象による永久破壊の原因となることがあります。使用していない入力端子は , 2 kΩ
以上の抵抗を介してプルアップまたはプルダウンの処理をしてください。使用して
いない入出力端子は , 出力状態に設定して開放とするか , あるいは , 入力状態に設定
し入力端子と同じ処理をしてください。使用していない出力端子は , 開放としてく
ださい。
• 電源端子
VCC 端子または VSS 端子が複数ある場合 , デバイス設計上はラッチアップなどの誤
動作を防止するためにデバイス内部で同電位にすべきものどうしを接続してあり
ます。不要輻射の低減 , グランドレベルの上昇によるストローブ信号の誤動作の防
止 , 総出力電流規格を遵守などのために , 必ずすべての VCC 端子と VSS 端子をデバ
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第 2 章 デバイス使用上の注意
2.1 デバイス使用上の注意
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イスの外部で電源とグランドに接続してください。また , 電流供給源と本デバイス
の VCC 端子と VSS 端子は低インピーダンスで接続してください。
本デバイスの近くで , VCC 端子 と VSS 端子の間に , 0.1 μF 程度のセラミックコンデ
ンサをバイパスコンデンサとして接続することをお勧めいたします。
• DBG 端子
DBG 端子を外部のプルアップ抵抗に直接接続してください。
ノイズによってデバイスが意図せずにデバッグモードに入るのを防止するため , プ
リント基板のレイアウトを設計するときは DBG 端子 から VCC 端子または VSS 端子
への距離を最小限にしてください。
パワーオン後 , リセット出力が解除されるまでは , DBG 端子が "L" レベルのままに
ならないようにしてください。
• RST 端子
RST を外部のプルアップ抵抗に直接接続してください。
ノイズによってデバイスが意図せずにリセットモードに入るのを防止するため , プ
リント基板のレイアウトを設計するときは RST 端子と VCC 端子または VSS 端子へ
の距離を最小限にしてください。
パワーオン後 , PF2/RST 端子はリセット入出力端子として機能します。また , リセッ
ト出力は SYSC レジスタの RSTOE ビットによって許可でき , リセット入力機能ま
たは汎用入出力機能は SYSC レジスタの RSTEN ビットによって選択できます。
• C 端子
セラミックコンデンサまたは同程度の周波数特性のコンデンサを使用してくださ
い。VCC 端子のバイパスコンデンサは CS 以上の容量値のコンデンサを使用してく
ださい。平滑コンデンサ CS への接続は , 下図を参照してください。ノイズによっ
てデバイスが意図せずに不明なモードに入るのを防止するため , プリント基板のレ
イアウトを設計するときは , C 端子から CS への距離および CS から VSS 端子への距
離を最小限にしてください。
図 2.1-1 DBG_RST_C 端子接続
DBG
C
RST
Cs
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第 2 章 デバイス使用上の注意
2.1 デバイス使用上の注意
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• シリアル通信に関する注意事項
シリアル通信においては , ノイズなどにより間違ったデータを受信する可能性があ
ります。そのため , ノイズを抑えるボードの設計をしてください。
また , 万が一ノイズなどの影響により誤ったデータを受信した場合を考慮し , デー
タの最終部にチェックサムなどを付加してエラー検出を行ってください。エラーが
検出された場合には , 再送を行うなどの処理をしてください。
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第3章
メモリ空間
メモリ空間について説明します。
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3.1
メモリ空間
3.2
メモリマップ
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39
第 3 章 メモリ空間
3.1 メモリ空間
3.1
MB95560H/570H/580H シリーズ
メモリ空間
MB95560H/570H/580H シリーズ のメモリ空間は 64 K バイトで , I/O 領域 , 拡張 I/O
領域 , データ領域 , プログラム領域によって構成されています。メモリ空間には , 汎
用レジスタやベクタテーブルなど , 特定の用途に使用される領域があります。
■ メモリ空間の構成
● I/O 領域 ( アドレス : 0000H ～ 007FH )
• この領域には , 内蔵する周辺機能の制御レジスタ , データレジスタが配置されています。
• I/O領域はメモリ空間の一部に割り当てられているため, メモリにアクセスする場合
と同様にアクセスできます。また , ダイレクトアドレッシング命令を用いることで ,
より高速にアクセスできます。
● 拡張 I/O 領域 ( アドレス : 0F80H ～ 0FFFH)
• この領域には , 内蔵する周辺機能の制御レジスタ , データレジスタなどが配置され
ています。
• 拡張 I/O 領域はメモリ空間の一部に割り当てられている , メモリにアクセスする場
合と同様にアクセスできます。
● データ領域
• 内部データ領域としてスタティック RAM がデータ領域内に内蔵されています。
• 内部 RAM 容量は , 品種によって異なります。
• 0090H ～ 00FFH は , ダイレクトアドレッシング命令を用いることで , 高速にアクセ
スできます。
• 0100H ～ 027FH は , 拡張ダイレクトアドレッシング領域です。ダイレクトバンクポイ
ンタの設定により , ダイレクトアドレッシング命令による高速アクセスが可能とな
ります。 (MB95F563H/F563K/F564H/F564K/F573H/F573K/F574H/F574K/F583H/F583K/
F584H/F584K)
• 0100H ～ 017FH は , 拡張ダイレクトアドレッシング領域です。ダイレクトバンクポ
インタの設定により , ダイレクトアドレッシング命令による高速アクセスが可能と
なります。(MB95F562H/F562K/F572H/F572K/F582H/F582K)
• 0100H ～ 01FFH は , 汎用レジスタ領域として使用できます。
(MB95F563H/F563K/F564H/F564K/F573H/F573K/F574H/F574K/F583H/F583K/F584H/
F584K)
• 0100H ～ 017FH は , 汎用レジスタ領域として使用できます。
(MB95F562H/F562K/F572H/F572K/F582H/F582K)
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第 3 章 メモリ空間
3.1 メモリ空間
MB95560H/570H/580H シリーズ
● プログラム領域
• 内部プログラム領域としてフラッシュメモリが内蔵されています。
• フラッシュメモリの容量は , 品種によって異なります。
• FFC0H ～ FFFFH は , ベクタテーブルとして使用します。
• FFBCH ～ FFBFH は , 不揮発性レジスタのデータ保存に使用します。
■ メモリマップ
図 3.1-1 メモリマップ
0000H
I/O 領域
ダイレクトアドレッシング領域
0080H
0100H
レジスタバンク
(汎用レジスタ領域)
拡張ダイレクトアドレッシング領域
0200H
027FH
データ領域
0F80H
拡張 I/O 領域
0FFFH
プログラム領域
FFC0H
FFFFH
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ベクタテーブル領域
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41
第 3 章 メモリ空間
3.1 メモリ空間
3.1.1
MB95560H/570H/580H シリーズ
特定用途の領域
特定の用途の領域には , 汎用レジスタ領域とベクタテーブル領域があります。
■ 汎用レジスタ領域
( アドレス : MB95F563H/F563K/F564H/F564K/F573H/F573K/F574H/F574K/
F583H/F583K/F584H/F584K 内の 0100H ～ 01FFH )
( アドレス : MB95F562H/F562K/F572H/F572K/F582H/F582K 内
の 0100 H ～ 017FH )
• 8 ビットの演算や転送などに使用する補助的レジスタが配置されています。
• RAM 領域の一部に割り当てられており , 通常の RAM として使用することもできま
す。
• 汎用レジスタとして使用すると , 汎用レジスタアドレッシングによって , 短い命令
で高速にアクセスできます。
詳細は , 「5.1.1 レジスタバンクポインタ (RP)」および 「5.2 汎用レジスタ」を参照し
てください。
■ 不揮発性レジスタデータ領域 ( アドレス : FFBBH ～ FFBFH)
FFBBH ～ FFBFH までの領域は不揮発性レジスタのデータの保存用として使用します。
詳細は , 「第 22 章 不揮発性レジスタ (NVR) の機能」を参照してください。
■ ベクタテーブル領域 ( アドレス :FFC0H ～ FFFFH)
• ベクタコール命令 (CALLV), 割込み , およびリセットのベクタテーブルとして使用
します。
• フラッシュメモリ領域の最上部に割り当てられており , それぞれのベクタテーブル
のアドレスに対応する処理ルーチンの開始アドレスをデータとして設定します。
表 8.1-1 に , ベクタコール命令 , 割込み , およびリセットに対応して参照されるベクタ
テーブルのアドレスを示します。
詳細は「第 7 章 リセット」, 「第 8 章 割込み」, および 「付録」の 「E.2 特殊な命令
について」「■ 特殊な命令について ● CALLV　#vct」を参照してください。
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第 3 章 メモリ空間
3.2 メモリマップ
MB95560H/570H/580H シリーズ
メモリマップ
3.2
MB95560H/570H/580H シリーズのメモリマップを示します。
■ メモリマップ
図 3.2-1 メモリマップ
MB95F562H/F562K/F572H/
F572K/F582H/F582K
0000H
MB95F563H/F563K/F573H/
F573K/F583H/F583K
0000H
I/O領域
0080H
0090H
0100H
0180H
0080H
0090H
0100H
アクセス禁止
RAM 240 バイト
レジスタ
0F80H
拡張I/O領域
レジスタ
0200H
0280H
アクセス禁止
アクセス禁止
0F80H
拡張I/O領域
1000H
アクセス禁止
1000H
アクセス禁止
フラッシュメモリ 4 Kバイト
B000H
C000H
アクセス禁止
フラッシュメモリ 4 Kバイト
B000H
アクセス禁止
アクセス禁止
F000H
アクセス禁止
RAM 496 バイト
拡張I/O領域
1000H
FFFFH
I/O領域
0080H
0090H
0100H
アクセス禁止
RAM 496 バイト
レジスタ
0200H
0280H
アクセス禁止
C000H
0000H
I/O領域
0F80H
B000H
MB95F564H/F564K/F574H/
F574K/F584H/F584K
フラッシュメモリ 20 Kバイト
E000H
フラッシュメモリ 4 Kバイト
フラッシュメモリ 8 Kバイト
FFFFH
FFFFH
パラメータ
フラッシュメモリ
RAM
MB95F562H/F562K/F572H/F572K/F582H/F582K
8 K バイト
240 バイト
MB95F563H/F563K/F573H/F573K/F583H/F583K
12 K バイト
496 バイト
MB95F564H/F564K/F574H/F574K/F584H/F584K
20K バイト
496 バイト
品種
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第 3 章 メモリ空間
3.2 メモリマップ
44
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第4章
メモリアクセスモード
メモリアクセスモードについて説明します。
4.1
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メモリアクセスモード
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45
第 4 章 メモリアクセスモード
4.1 メモリアクセスモード
MB95560H/570H/580H シリーズ
メモリアクセスモード
4.1
MB95560H/570H/580H シリーズ のメモリアクセスは , シングルチップモードのみで
す。
■ シングルチップモード
シングルチップモードでは , 内部の RAM および フラッシュメモリのみが使用され , 外
部バスアクセスは行いません。
● モードデータ
モードデータは , CPU のメモリアクセスモードを決定するデータです。
モードデータアドレスは , "FFFDH" に固定されます。フラッシュメモリのモードデー
タは必ず "00H" に設定してシングルチップモードを選択してください。
図 4.1-1 モードデータの設定
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
FFFDH
データ
00H
00H以外
動作
シングルチップモード選択
予約済み, 00H以外モードデータに設定しないでください
リセット解除後に , CPU は最初にモードデータをフェッチ ( 取り出 ) します。
CPU はモードデータの次に , リセットベクタをフェッチ ( 取り出 ) します。リセットベ
クタで設定されたアドレスから命令の実行を開始します。
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第5章
CPU
CPU の機能と動作について説明します。
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5.1
専用レジスタ
5.2
汎用レジスタ
5.3
16 ビットデータのメモリ上の配置
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47
第 5 章 CPU
5.1 専用レジスタ
5.1
MB95560H/570H/580H シリーズ
専用レジスタ
CPU には , プログラムカウンタ (PC), 2 つの演算用レジスタ (A, T), 3 つのアドレス
ポインタ (IX, EP, SP), およびプログラムステータス (PS) の専用レジスタがありま
す。各レジスタは , 16 ビット長です。PS レジスタは , レジスタバンクポインタ
(RP), ダイレクトポインタ (DP), およびコンディションコードレジスタ (CCR) から
構成されています。
■ 専用レジスタの構成
CPU 内の専用レジスタは , 7 つの 16 ビットレジスタから構成されています。アキュム
レータ (A) およびテンポラリアキュムレータ (T) については , 下位 8 ビットのみの使用
もできます。
図 5.1-1 に , 専用レジスタの構成を示します。
図 5.1-1 専用レジスタの構成
16 ビット
初期値
FFFDH
: プログラムカウンタ
PC
現在の命令格納位置を示します。
0000H
AH
AL
: アキュムレータ (A)
演算や転送などの一時記憶レジスタです。
0000H
TH
TL
: テンポラリアキュムレータ (T)
アキュムレータとの間で演算を行います。
0000H
IX
: インデックスレジスタ
0000H
EP
: エクストラポインタ
0000H
SP
: スタックポインタ
インデックスアドレスを示すレジスタです。
メモリアドレスを示すポインタです。
現在のスタック位置を示します。
0030H
RP
DP
PS
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CCR
: プログラムステータス
レジスタバンクポインタ, ダイレクトバンクポインタ
やコンディションコードを格納するレジスタです。
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第 5 章 CPU
5.1 専用レジスタ
■ 専用レジスタの機能
● プログラムカウンタ (PC)
プログラムカウンタは , CPU により現在実行されている命令のメモリアドレスを示す
16 ビットのカウンタです。プログラムカウンタは , 命令の実行 , 割込み , リセットなど
によりその内容が更新されます。リセット直後の初期値は , モードデータの読出しアド
レス (FFFDH) です。
● アキュムレータ (A)
アキュムレータは, 16ビット長の演算用レジスタで, メモリ上のデータやテンポラリア
キュムレータ (T) などほかのレジスタ内のデータと各種の演算および転送処理を行な
います。アキュムレータ内のデータは , ワード長 (16 ビット ) としてもバイト長 (8 ビッ
ト ) としても扱えます。バイト長データの演算処理や転送処理では , アキュムレータの
下位 8 ビット (AL) のみが使用され , 上位 8 ビット (AH) は変化しません。リセット直
後の初期値は "0000H" です。
● テンポラリアキュムレータ (T)
テンポラリアキュムレータは , 16 ビット長の演算用補助レジスタで , アキュムレータ
(A) 内のデータと各種の演算を行います。テンポラリアキュムレータ内のデータは , ア
キュムレータ (A) に対する演算がワード長 (16 ビット ) の場合はワード長で , バイト長
(8 ビット ) の場合はバイト長で扱われます。バイト長演算が行われると , テンポラリア
キュムレータの下位 8 ビット (TL) のみが使用され , 上位 8 ビット (TH) は使われません。
MOV 命令を使用してアキュムレータ (A) にデータを転送する場合 , アキュムレータに
格納されていたデータは自動的にテンポラリアキュムレータへと転送されます。バイ
ト長のデータを転送する場合は , テンポラリアキュムレータの上位 8 ビット (TH) は変
化しません。リセット後の初期値は "0000H" です。
● インデックスレジスタ (IX)
インデックスレジスタは , インデックスアドレスを保持するための 16 ビット長のレジ
スタで , 1 バイト分 , オフセット (-128 ～ +127) して使用します。インデックスアドレ
スにオフセット値を加えることにより , データアクセスのためのメモリアドレスが生
成されます。リセット後の初期値は "0000H" です。
● エクストラポインタ (EP)
エクストラポインタは , データアクセスのためのメモリアドレスを示す値を保持する
16 ビット長のレジスタです。リセット後の初期値は "0000H" です。
● スタックポインタ (SP)
スタックポインタは , 割込みやサブルーチン呼び出しが生じたとき , スタックの退避 /
復帰命令によって参照されるアドレスを保持する 16 ビット長のレジスタです。プログ
ラムの実行中 , スタックポインタの値は , スタックに退避された最新データのアドレス
となっています。リセット後の初期値は "0000H" です。
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第 5 章 CPU
5.1 専用レジスタ
MB95560H/570H/580H シリーズ
● プログラムステータス (PS)
プログラムステータスは , 16 ビット長の制御レジスタです。上位 8 ビットは , レジスタ
バンクポインタ (RP) とダイレクトバンクポインタ (DP) から構成され , 下位 8 ビットは ,
コンディションコードレジスタ (CCR) となっています。
上位 8 ビットのうち , 上位 5 ビットはレジスタバンクポインタで , 汎用レジスタバンク
のアドレスを保持するために使用します。下位 3 ビットはダイレクトバンクポインタ
で , ダイレクトアドレッシングにより高速にアクセスされる領域を示します。
下位 8 ビットはコンディションコードレジスタ (CCR) で , CPU の状態を表す各種フラ
グで構成されています。
プログラムステータスにアクセス可能な命令は , MOVW A,PS と MOVW PS,A です。プ
ログラムステータスレジスタ内のレジスタバンクポインタ (RP) とダイレクトバンクポ
インタ (DP) は , ミラーアドレス (0078H) をアクセスすることによっても読出し , 書込み
ができます。
なお , コンディションコードレジスタ (CCR) は , プログラムステータスレジスタの一部
であり , コンディションコードレジスタのみのアクセスはできません。
専用レジスタの詳しい使用方法については , 「F2MC-8FX プログラミングマニュアル」
を参照してください。
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第 5 章 CPU
5.1 専用レジスタ
MB95560H/570H/580H シリーズ
レジスタバンクポインタ (RP)
5.1.1
プログラムステータス (PS) の bit15 ～ bit11 であるレジスタバンクポインタ (RP)
は , 現在使用している汎用レジスタバンクのアドレスを示し , 汎用レジスタアドレッ
シング時に実アドレスに変換されます。
■ レジスタバンクポインタ (RP) の構成
図 5.1-2 に , レジスタバンクポインタの構成を示します。
図 5.1-2 レジスタバンクポインタの構成
RP
DP
CCR
RP 初期値
bit15 bit14 bit13 bit12 bit11 bit10 bit9
PS
R4
R3
R2
R1
R0
DP2
DP1
bit8
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
DP0
H
I
IL1
IL0
N
Z
V
C
00000B
レジスタバンクポインタは , 現在使用されているレジスタバンクのアドレスを示しま
す。レジスタバンクポインタの内容は , 図 5.1-3 に示す規則にしたがって , 実アドレス
に変換されます。
図 5.1-3 汎用レジスタ領域の実アドレス変換規則
固定値
"0"
"0"
"0"
"0"
"0"
RP 上位
"0"
オペコード 下位
"0"
"1"
R4
R3
R2
R1
R0
b2
b1
b0
発生アドレス　A15 A14 A13 A12 A11 A10 A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
レジスタバンクポインタは , RAM 領域の中で汎用レジスタとして使用するレジスタバ
ンクを指定します。レジスタバンクは全部で 32 個あります。カレントレジスタバンク
は , レジスタバンクポインタの上位 5 ビットに 0 ～ 31 の値を設定することにより指定
されます。1 つのレジスタバンクには , 8 つの 8 ビット長の汎用レジスタがあり , オペ
コードの下位 3 ビットで選択されます。
このレジスタバンクポインタによって , "0100H" ～ "01FFH"( 最大 ) までを , 汎用レジス
タ領域として使用できます。ただし , 一部の製品には , 汎用レジスタ領域として使用可
能な領域のサイズに制限があります。レジスタバンクポインタのリセット後の初期値
は "0000H" です。
■ レジスタバンクポインタおよびダイレクトバンクポインタのミラーアドレス
レジスタバンクポインタ (RP) およびダイレクトバンクポインタ (DP) の値は , "MOVW
A,PS" 命令によってプログラムステータス (PS) レジスタにアクセスすることにより , 書
き込めます。読出しは , "MOVW PS,A" 命令によってプログラムステータス (PS) にアク
セスすることにより行えます。また , レジスタバンクポインタのミラーアドレス
"0078H" にアクセスすることによっても , 両ポインタを直接書込み / 読出しすることが
可能です。
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第 5 章 CPU
5.1 専用レジスタ
MB95560H/570H/580H シリーズ
ダイレクトバンクポインタ (DP)
5.1.2
プログラムステータス (PS) の bit10 ～ bit8 であるダイレクトバンクポインタ (DP)
は , ダイレクトアドレッシングでアクセスする領域を指定するためのものです。
■ ダイレクトバンクポインタ (DP) の構成
図 5.1-4 に , ダイレクトバンクポインタの構成を示します。
図 5.1-4 ダイレクトバンクポインタの構成
RP
DP
CCR
DP 初期値
bit15 bit14 bit13 bit12 bit11 bit10 bit9
PS
R4
R3
R2
R1
R0
DP2
DP1
bit8
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
DP0
H
I
IL1
IL0
N
Z
V
C
000B
"0000H ～ 007FH" および "0080H ～ 047FH" の領域は , ダイレクトアドレッシングにより
アクセスすることが可能です。ダイレクトバンクポインタの値にかかわらず 0000H ～
007FH へのアクセスはオペランドで指定します。0080H ～ 047FH へのアクセスは , ダイ
レクトバンクポインタの値とオペランドにより指定します。
表 5.1-1 に , ダイレクトバンクポインタ (DP) とアクセス領域の関係を , 表 5.1-2 にダイ
レクトアドレッシング命令一覧を示します。
表 5.1-1
ダイレクトバンクポインタとアクセス領域
ダイレクトバンクポインタ (DP[2:0])
オペランドで指定された dir
アクセス領域
XXXB( マッピングに影響しません )
0000H ～ 007FH
0000H ～ 007FH
000B( 初期値 )
001B
0080H ～ 00FFH *1
010B
0180H ～ 01FFH *2
011B
100B
0100H ～ 017FH
0080H ～ 00FFH
0200H ～ 027FH
0280H ～ 02FFH *3
101B
0300H ～ 037FH
110B
0380H ～ 03FFH
111B
0400H ～ 047FH
*1: メモリ容量の制約により , MB95560H/570H/580H シリーズではこの値は , "0090H ～ 00FFH"
となっています。
*2: MB95F562H/F562K/F572H/F572K/F582H/F582K では , 使用可能なアクセス領域は "0180H" ま
でとなります。
*3: MB95F563H/F563K/F564H/F564K/F573H/F573K/F574H/F574K/F583H/F583K/F584H/F584K で
は , 使用可能なアクセス領域は "0280H" までとなります。
52
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表 5.1-2
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5.1 専用レジスタ
ダイレクトアドレッシング命令一覧
適用可能な命令
CLRB dir:bit
SETB dir:bit
BBC dir:bit,rel
BBS dir:bit,rel
MOV A,dir
CMP A,dir
ADDC A,dir
SUBC A,dir
MOV dir,A
XOR A,dir
AND A,dir
OR A,dir
MOV dir,#imm
CMP dir,#imm
MOVW A,dir
MOVW dir,A
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53
第 5 章 CPU
5.1 専用レジスタ
MB95560H/570H/580H シリーズ
コンディションコードレジスタ (CCR)
5.1.3
プログラムステータス (PS) レジスタの下位 8 ビットであるコンディションコードレ
ジスタ (CCR) は , 演算結果や転送データに関する情報を示すビット (H, N, Z, V, C)
と , 割込み要求の受付けを制御するためのビット (I, IL1, IL0) によって構成されます。
■ コンディションコードレジスタ (CCR) の構成
図 5.1-5 コンディションコードレジスタの構成
RP
DP
CCR
CCR 初期値
bit15 bit14 bit13 bit12 bit11 bit10 bit9
PS
R4
R3
R2
R1
R0
DP2
DP1
bit8
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
DP0
H
I
IL1
IL0
N
Z
V
C
00110000B
ハーフキャリフラグ
割込み許可フラグ
割込みレベルビット
ネガティブフラグ
ゼロフラグ
オーバフローフラグ
キャリフラグ
コンディションコードレジスタは , プログラムステータス (PS) レジスタの一部であり ,
そのためコンディションコードレジスタに独立してアクセスすることはできません。
■ 演算結果を示すビット
● ハーフキャリフラグ (H)
このフラグは , 演算の結果 , bit3 から bit4 への繰上げ ( キャリ ) や bit4 から bit3 への借
越し ( ボロー ) が発生した場合に "1" になります。発生しなかった場合には , "0" にな
ります。このフラグは 10 進補正命令用であるため , 加減算以外の命令には使用しない
でください。
● ネガティブフラグ (N)
このフラグは , 演算の結果 , 最上位ビットの値が "1" となった場合に "1" になり , "0" と
なった場合に "0" になります。
● ゼロフラグ (Z)
このフラグは , 演算の結果が "0" のときは "1" になり , 演算の結果が "1" のときは "0" に
なります。
● オーバフローフラグ (V)
このフラグは, 演算に用いたオペランドを2の補数で表現される整数とみなした場合に
演算の結果 , オーバフローが発生したかどうかを示します。オーバフローが発生した場
合, オーバフローフラグは"1"に, オーバフローが発生しなかった場合は"0"になります。
54
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第 5 章 CPU
5.1 専用レジスタ
MB95560H/570H/580H シリーズ
● キャリフラグ (C)
このフラグは , 演算の結果 , bit7 からの繰上げ ( キャリ ) や bit7 への借越し ( ボロー) が
発生した場合に "1" になります。発生しなかった場合には , "0" になります。また , シ
フト命令の実行時には , シフトアウトした値がこのフラグに設定されます。
図 5.1-6 に , シフト命令によるキャリフラグの変化を示します。
図 5.1-6 シフト命令によるキャリフラグの変化
• 左シフトの場合 (ROLC)
• 右シフトの場合 (RORC)
bit7
bit0
bit7
bit0
C
C
■ 割込みの受付けを制御するビット
● 割込み許可フラグ (I)
このフラグが "1" のときは割込みが許可され , CPU は割込みを受け付けます。"0" のと
きは割込みが禁止され , CPU は割込みを受け付けません。
リセット後の初期値は "0" です。
このフラグは , SETI 命令で "1" になり , CLRI 命令で "0" になります。
● 割込みレベルビット (IL1, IL0)
これらのビットは , CPU が現在受け付けている割込みのレベルを示します。
割込みレベルは , 各周辺機能の割込み要求 (IRQ00 ～ IRQ23) に対応する割込みレベル
設定レジスタ (ILR0 ～ ILR5) の値と比較されます。
割込み許可フラグが許可 (CCR:I=1) 状態であり , 割込み要求の割込みレベルがこれらの
ビットが示す値より小さい場合のみ , CPU はその割込み要求を処理します。
表 5.1-3 は , 割
込みレベルの優先度を示したものです。リセット後の初期値は "11B" になります。
表 5.1-3
割込みレベル
IL1
IL0
0
0
割込みレベル
0
0
1
1
1
0
2
1
1
3
優先度
高い
低い ( 割込みなし )
CPU が割込み処理中でないとき ( メインプログラム実行中 ) は , 割込みレベルビット
(IL1, IL0) は通常 , "11B" となっています。
割込みの詳細については , 「8.1 割込み」を参照してください。
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第 5 章 CPU
5.2 汎用レジスタ
5.2
MB95560H/570H/580H シリーズ
汎用レジスタ
汎用レジスタは , 8 ビット ×8 個を 1 バンクとするメモリブロックです。最大 32 バ
ンクまで使用できます。レジスタバンクの指定には , レジスタバンクポインタ (RP)
を使用します。
レジスタバンクは , 割込み処理 , ベクタコール処理 , およびサブルーチンの呼出しに
使用すると有効です。
■ 汎用レジスタの構成
• 汎用レジスタは 8 ビット長のレジスタで , 汎用レジスタ領域 (RAM 上 ) のレジスタ
バンク内にあります。
• 1 バンクあたり 8 つのレジスタ (R0 ～ R7) があり , 最大 32 バンクまで使用できます。
• 現在使用しているレジスタバンクはレジスタバンクポインタ (RP) で指定され , オペ
コードの下位 3 ビットが汎用レジスタ 0(R0) ～汎用レジスタ 7(R7) を示します。
図 5.2-1 に , レジスタバンクの構成を示します。
図 5.2-1 レジスタバンクの構成
8 ビット
1F8H
ここのアドレス = 0100H + 8 × (RP)
アドレス 100H
R0
R0
R0
R1
R2
R3
R4
R5
R6
107H
R1
R2
R3
R4
R5
R6
R7
R1
R2
R3
R4
R5
R6
1FFH
R7
バンク 31
R7
バンク 0
32 バンク
使用できるRAM容量に
よって, バンク数は
制限されます。
メモリ領域
各品種で使用可能な汎用レジスタ領域については , 「3.1.1 特定用途の領域」を参照し
てください。
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第 5 章 CPU
5.2 汎用レジスタ
■ 汎用レジスタの特長
汎用レジスタには , 以下のような特長があります。
• 短い命令によるRAMへの高速アクセス(汎用レジスタアドレッシング)が可能です。
• レジスタバンクのブロックにレジスタをまとめることで , データの保護と , 機能に
よるレジスタの分類が容易になります。
個々の割込み処理ルーチンやベクタコール (CALLV #0 ～ #7) 処理ルーチンに対し , 専
用の汎用レジスタバンクを割り当てることができます。例えば , 「2 番目の割込みには
必ず 4 番目のレジスタバンクを割り当てる」という使い方ができます。
割込み処理ルーチンの先頭で専用レジスタバンクを指定するだけで , 割込み前に汎用
レジスタに格納されていたデータを , そのレジスタバンクに保存できます。これによっ
て , 汎用レジスタのデータをスタックに退避する必要がなくなり , CPU は高速に割込み
を受け付けることができるようになります。
＜注意事項＞
レジスタバンクを指定するためにレジスタバンクポインタ (RP) を変更するときには , コ
ンディションコードレジスタの割込みレベルビット (CCR:IL1, IL0) の値が変更されないよ
うにするために , 割込み処理ルーチンのプログラムに , 以下の処理のいずれかを入れてく
ださい。
• RP の値を書き込む前に , 割込みレベルビットを読み出し , その値を保存する。
• RP のミラーアドレス "0078H" に新しい値を直接書き込んでください。
• RAM サイズが 240 バイトの製品では , 汎用レジスタとして使用可能な領域は "0100H" ～
"017FH" であり , RAM サイズが 496 バイトの製品の半分となっています。したがって C
コンパイラなどのプログラム開発ツールを用いて汎用レジ タ領域を設定する際には ,
汎用レジスタとして使用する領域がインストールされたRAM のサイズを超えていない
ことを確認してください。
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第 5 章 CPU
5.3 16 ビットデータのメモリ上の配置
5.3
MB95560H/570H/580H シリーズ
16 ビットデータのメモリ上の配置
16 ビットデータのメモリ上の格納状態について説明します。
■ 16 ビットデータのメモリ上の配置
● RAM での 16 ビットデータの格納状態
メモリに 16 ビットデータを書き込む場合 , アドレス値の小さい方にデータの上位バイ
トが , その次のアドレスにデータの下位バイトがそれぞれ格納されます。
16 ビットデー
タの読出し時も同様に扱われます。
図 5.3-1 に , メモリ上の 16 ビットデータの配置を示します。
図 5.3-1 16 ビットデータのメモリ上の配置
実行前
実行後
メモリ
MOVW 0081H, A
0080H
0081H
0082H
0083H
A 1 2 3 4H
A 1 2 3 4H
メモリ
12H
34H
0080H
0081H
0082H
0083H
● オペランドにより指定された 16 ビットデータの格納状態
命令内のオペランドで 16 ビットデータを指定した場合も , オペコード ( 命令 ) に近い
アドレスに上位バイトが , その次のアドレスに下位バイトが格納されます。
これはオペランドがメモリアドレスを示す場合でも , 16 ビットのイミディエートデー
タ ( 即値 ) の場合でも同じです。
図 5.3-2 に , 命令での 16 ビットデータの配置を示します。
図 5.3-2 16 ビットデータの命令における配置
[例]
; エクステンドアドレス
MOV A, 5678H
MOVW A, #1234H ; 16ビットイミディエートデータ
アセンブルすると
XXX0H
XXX2H
XXX5H
XXX8H
XX XX
60 56 78 ; エクステンドアドレス
E4 12 34 ; 16ビットイミディエートデータ
XX
● スタックにおける 16 ビットデータの格納状態
割込み時にスタックに退避される 16 ビット長のレジスタのデータも , オペランドによ
り指定された 16 ビットデータと同様に , アドレス値の小さい方に上位バイトが格納さ
れます。
58
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第6章
クロック制御部
クロック制御部の機能と動作について説明します。
6.1
クロック制御部の概要
6.2
発振安定待ち時間
6.3
システムクロック制御レジスタ (SYCC)
6.4
PLL 制御レジスタ (PLLC)
6.5
発振安定待ち時間設定レジスタ (WATR)
6.6
スタンバイ制御レジスタ (STBC)
6.7
システムクロック制御レジスタ 2 (SYCC2)
6.8
スタンバイ制御レジスタ 2 (STBC2)
6.9
クロックモード
6.10 低消費電力モード ( スタンバイモード ) の動作
6.11 クロック発振回路
6.12 プリスケーラの概要
6.13 プリスケーラの構成
6.14 プリスケーラの動作
6.15 プリスケーラ使用上の注意
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59
第 6 章 クロック制御部
6.1 クロック制御部の概要
6.1
MB95560H/570H/580H シリーズ
クロック制御部の概要
New 8FX ファミリは , 消費電力の最適な制御を行うクロック制御部を搭載していま
す。外部メインクロックと外部サブクロックの両方をサポートする 2 系統外部ク
ロック品と , 外部メインクロックのみをサポートする 1 系統外部クロック品があり
ます。
クロック制御部はクロック発振の許可 / 停止 , 内部回路へのクロック信号供給の
許可 / 停止 , クロックソースの選択 , および内蔵 CR 発振器と周波数分周回路の制御
を行います。
■ クロック制御部の概要
クロック制御部はクロック発振の許可 / 停止 , 内部回路へのクロック供給の許可 / 停止 ,
クロックソースの選択 , および内蔵 CR 発振器と周波数分周回路の制御を行います。
クロック制御部ではクロックモードの設定 , スタンバイモードの設定 , リセット動作に
従い内部クロックを制御します。クロックモードにより内部動作クロックの選択が行
われ , スタンバイモードによりクロック発振および信号供給の許可 / 停止を行います。
クロック制御部はクロックモード , およびスタンバイモードの組み合わせに応じた最
適な消費電力と機能を選択します。
2 系統外部クロック品には 4 種類のソースクロックがあります。これらはメイン発振ク
ロックを 2 分周したメインクロック , サブ発振クロックを 2 分周したサブクロック , メ
イン CR クロックまたは PLL 逓倍率をメイン CR 発振クロックにかけて生成したメイ
ン CR PLL クロック , およびサブ CR 発振クロックを分周したサブ CR クロックの 4 種
類です。
1 系統外部クロック品には , メイン発振クロックを 2 分周したメインクロック , メイン
CR クロックまたは PLL 逓倍率をメイン CR 発振クロックにかけて生成したメイン CR
PLL クロック , およびサブ CR クロックがあります。
60
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第 6 章 クロック制御部
6.1 クロック制御部の概要
MB95560H/570H/580H シリーズ
■ クロック制御部のブロックダイヤグラム
図 6.1-1 にクロック制御部のブロックダイヤグラムを示します。
図 6.1-1 クロック制御部のブロックダイヤグラム
システムクロック制御レジスタ 2 (SYCC2)
スタンバイ制御レジスタ (STBC)
SRDY MRDY SCRDY MCRDY SOSCE MOSCE SCRE MCRE
STP
SLP
SPL
SRST
TMD
-
-
-
時計モードまたは
タイムベースタイマモード
スリープモード
ストップモード
システムクロックセレクタ
メインCR
クロック
発振回路
サブCR
クロック
発振回路
メイン
クロック
発振回路
サブ
クロック
発振回路
(5)
プリスケーラ
(6)
(7)
(8)
2分周
分周なし
4分周
8分周
(1)
2分周
(2)
2分周
発振安定
待ち回路
(3)
16分周
(4)
ソース
クロック
選択制御回路
(9)
クロック
制御回路
CPUへの供給
周辺機能への供給
メインCR PLL (10)
クロック
発振回路
タイムベースタイマ用クロック
時計タイマ用クロック
MPEN MPMC1 MPMC0 MPRDY
-
-
-
-
PLLC制御レジスタ (PLLC)
SWT3 SWT2 SWT1 SWT0 MWT3 MWT2 MWT1 MWT0
発振安定待ち時間設定レジスタ (WATR)
(1): メインクロック (FCH)
(2): サブクロック (FCL)
(3): メインクロック
(4): サブクロック
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SCM2 SCM1 SCM0
SCS2
SCS1
SCS0
DIV1
DIV0
システムクロック制御レジスタ (SYCC)
(5): メインCRクロック (FCRH)
(6): メインCRリファレンスクロック (FCRHS)
(7): サブCRクロック (FCRL)
(8): ソースクロック
(9): マシンクロック (MCLK)
(10): メインCR PLLクロック (FMCRPLL)
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61
第 6 章 クロック制御部
6.1 クロック制御部の概要
MB95560H/570H/580H シリーズ
クロック制御部は , 以下のブロックで構成されています。
● メインクロック発振回路
このブロックはメインクロックの発振回路です。
● サブクロック発振回路 (2 系統外部クロック品 )
このブロックはサブクロックの発振回路です。
● メイン CR クロック発振回路
このブロックはメイン CR クロックの発振回路です。
● メイン CR PLL クロック発振回路
このブロックはメイン CR PLL クロックの発振回路です。
● サブ CR クロック発振回路
このブロックはサブ CR クロックの発振回路です。
● システムクロックセレクタ
このブロックはクロックモードに対応して , メインクロック , サブクロック , メイン CR
クロック , メイン CR PLL クロック , およびサブ CR クロックの 5 種類のソースクロッ
ク中から 1 種類のクロックが選択されます。選択されたソースクロックはプリスケー
ラにより分周され , クロック制御回路へ供給されます。この分周されたクロックを「マ
シンクロック」とよびます。
● クロック制御回路
CPU および各周辺機能へのマシンクロックの供給を , 選択されているスタンバイモー
ドまたは発振安定待ち時間に対応して制御します。
● 発振安定待ち回路
このブロックからは , 14 種類の発振安定信号のうち 1 種類をメインクロック用発振信
号として , または 15 種類の発振安定信号のうちの 1 種類を , サブクロック用発振安定
待ち時間信号として出力します。
● システムクロック制御レジスタ (SYCC)
このレジスタは , クロックモードの選択 , マシンクロック分周比の選択 , および現在の
クロックモードの表示のために使用します。
● PLL 制御レジスタ (PLLCC)
このレジスタは , メイン CR PLL クロック逓倍率の設定を制御します。
● スタンバイ制御レジスタ (STBC)
このレジスタはRUN状態からスタンバイモードへの遷移, ストップモード, タイムベー
スタイマモードまたは時計モードの端子状態の設定 , およびソフトウェアリセットの
発生を制御するために使用します。
● システムクロック制御レジスタ 2 (SYCC2)
このレジスタはメインクロック , メイン CR クロック , サブクロック , サブ CR クロッ
クの発振の許可 / 停止 , およびメインクロック , メイン CR クロック , サブクロック , サ
ブ CR クロックの発振のレディ信号の表示のために使用します。
62
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第 6 章 クロック制御部
6.1 クロック制御部の概要
● 発振安定待ち時間設定レジスタ (WATR)
このレジスタはメインクロックとサブクロックの発振安定待ち時間を設定するために
使用します。
● スタンバイ制御レジスタ 2 (STBC2)
このレジスタはディープスタンバイモードを制御します。
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第 6 章 クロック制御部
6.1 クロック制御部の概要
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■ クロックモード
メインクロックモード , メイン CR クロックモード , メイン CR PLL クロックモード ,
サブクロックモード , およびサブ CR クロックモードの 5 種類のクロックモードがあり
ます。
表 6.1-1 にクロックモードとマシンクロック (CPU と周辺機能の動作クロック ) との関
係を示します。
表 6.1-1
クロックモードとマシンクロックの選択
クロックモード
マシンクロック
メインクロックモード
マシンクロックはメインクロックの 2 分周より生成されま
す。
メイン CR クロックモード
マシンクロックはメイン CR クロックより生成されます。
メイン CR PLL クロックモード
マシンクロックは PLL 逓倍率をメイン CR クロックにかけ
て生成されます。
サブクロックモード
(2 系統外部クロック品のみ )
サブ CR クロックモード
マシンクロックはサブクロックの 2 分周 より生成されます。
マシンクロックはサブ CR クロックより生成されます。
選択されたクロックの周波数の分周は , どのクロックモードでも可能です。また , メイ
ン CR クロックを使用するモードにおいてはクロック周波数を選択することもできま
す。
■ クロックモードの影響を受けない周辺機能
下記に示す周辺機能はクロックモード , 分周 , または PLL 逓倍率の設定による影響を
受けません。表 6.1-2 にクロックモードの影響を受けない周辺機能を示します。
表 6.1-2
クロックモードの影響を受けない周辺機能
周辺機能
ウォッチドッグタイマ
動作クロック
メインクロック ( タイムベースタイマ出力の選択時 )
サブクロック ( 時計プリスケーラの出力選択時 ) (2 系統外部
クロック品のみ )
上記以外の周辺機能ではタイムベースタイマ , または時計プリスケーラをカウントク
ロックとして選択可能です。詳細については , 各周辺機能の説明で確認してください。
64
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第 6 章 クロック制御部
6.1 クロック制御部の概要
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■ スタンバイモード
選択されたスタンバイモードによりクロック発振の許可 / 停止 , および内部回路へのク
ロック供給の許可 / 停止を選択できます。タイムベースタイマモードおよび時計モー
ドを除き , クロックモードの設定とは別にスタンバイモードを設定することが可能で
す。
表 6.1-3 にスタンバイモードとクロック供給の状態との関係を示します。
表 6.1-3
スタンバイモードとクロック供給の状態
スタンバイモード
クロック供給の状態
スリープモード
CPU へのクロック供給が停止します。その結果 CPU は動作を停止
しますが , ほかの周辺機能は動作を継続します。
タイムベースタイマ
モード
タイムベースタイマおよび時計プリスケーラへのみクロック信号
を供給し , 他の回路へのクロック供給は停止します。その結果 , タ
イムベースタイマ , 時計プリスケーラ , 外部割込み , および低電圧
検出リセット ( オプション ) を除くすべての機能は停止します。
タイムベースタイマモードはメインクロックモード , メイン CR ク
ロックモードおよびメイン CR PLL クロックモードにおいて使用
可能です。
時計モード
(2 系統外部クロック品
のみ )
メインクロック発振は停止します。時計プリスケーラへのみク
ロック信号を供給し , 他の回路へのクロック供給は停止します。そ
の結果 , 時計プリスケーラ , 外部割込み , および低電圧検出リセッ
ト ( オプション ) を除くすべての機能は停止します。
時計モードはサブクロックモードおよびサブ CR クロックモード
において使用されるスタンバイモードです。
ストップモード
メインクロック発振およびサブクロック発振を停止し , すべての回
路へのクロック供給を停止します。その結果 , 外部割込み , および
低電圧検出リセット ( オプション ) を除くすべての機能は停止しま
す。
＜注意事項＞
特別な設定を行うことで , 表 6.1-3 以外にクロックが供給される場合があります。
例えば , クロックモードがメインクロックモードでスタンバイモードがストップモードの
場合 , SYCC2:SOSCE と SYCC2:SCRE に "1" が書かれたとき , 時計プリスケーラが動作
します。
また , ハードウェアウォッチドッグタイマが起動した場合は , スタンバイモードでも
ウォッチドッグタイマが動作します。
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65
第 6 章 クロック制御部
6.1 クロック制御部の概要
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■ クロックモードとスタンバイモードの組合せ
表 6.1-4と表 6.1-5にクロックモードとスタンバイモードの組合わせ, および各種クロッ
クモードとスタンバイモードの組合わせを有する異なる内部回路の動作状態をそれぞ
れ示します。
表 6.1-4
機能
メイン
クロック
メイン CR
クロック /
メイン CR
PLL クロック
サブクロック
サブ CR
クロック
CPU
フラッシュ
メモリ
RAM
I/O ポート
タイムベース
タイマ
時計プリス
ケーラ
外部割込み
ハードウェア
ウォッチドッ
グタイマ
ソフトウェア
ウォッチドッ
グタイマ
低電圧検出
リセット
その他の周辺
機能
スタンバイモードとクロックモードの組合せおよび内部動作状態 (1)
メイン
クロック
モード
RUN
スリープ
メイン
サブ
CR クロック
クロック
モード /
モード
メイン
(2 系統外部
CR PLL
クロック クロック品 )
モード
メイン
サブ
CR クロック
クロック
モード /
モード
メイン
(2 系統外部
CR PLL
クロック クロック品 )
モード
サブ CR
クロック
モード
メイン
クロック
モード
動作
停止 *1
停止
動作
停止 *1
停止
停止 *2
動作
停止
停止 *2
動作
停止
サブ CR
クロック
モード
動作 *3
動作
動作 *3
動作 *3
動作
動作 *3
動作 *4
動作 *4
動作
動作 *4
動作 *4
動作
動作
動作
停止
停止
動作
動作
値保持
値保持
動作
動作
出力保持
出力保持
動作
停止
動作
停止
動作 *3, *4
動作
動作 *3*4
動作
動作
動作
動作
動作
動作
動作
動作 *5
動作 *5
動作
動作
停止
停止
動作
動作
動作
動作
動作
動作
動作
動作
*1: システムクロック制御レジスタ 2 のメインクロック発振許可ビット (SYCC2:MOSCE) を "1" に設定すると , メ
インクロックが動作します。
*2: システムクロック制御レジスタ 2 のメイン CR クロック発振許可ビット (SYCC2:MCRE) を "1" に設定すると ,
メイン CR クロックまたはメイン CR PLL クロックが動作します。
*3: システムクロック制御レジスタ 2 のサブクロック発振許可ビット (SYCC2:SOSCE) を "1" に設定すると , このモ
ジュールが動作します。
*4: システムクロック制御レジスタ 2 のサブ CR クロック発振許可ビット (SYCC2:SCRE) を "1" に設定すると , こ
のモジュールが動作します。
*5: スタンバイモード中の不揮発性レジスタによりハードウェアウォッチドッグタイマが禁止されると , ハード
ウェアウォッチドッグタイマが停止します。
66
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第 6 章 クロック制御部
6.1 クロック制御部の概要
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表 6.1-5
スタンバイモードとクロックモードの組合せおよび内部動作状態 (2)
タイムベースタイマ
機能
メイン
クロック
メイン CR
クロック /
メイン CR
PLL クロック
サブクロック
メイン
クロック
モード
時計プリスケーラ
メイン
サブ
CR クロック
クロック
モード /
モード
メイン
(2 系統外部
CR PLL
クロック クロック品 )
モード
サブ CR
クロック
モード
ストップ
メイン
クロック
モード
メイン
サブ
CR クロック
クロック
モード /
モード
メイン
(2 系統外部
CR PLL
クロック クロック品 )
モード
動作
停止 *1
停止
停止
停止 *2
動作
停止
停止
サブ CR
クロック
CPU
動作 *3
動作
動作 *3
動作 *3
停止
動作 *4
動作 *4
動作
動作 *4
停止
停止
停止
停止
フラッシュ
メモリ
RAM
値保持
値保持
値保持
I/O ポート
出力保持 /Hi-Z
出力保持
出力保持 /Hi-Z
動作
停止
停止
動作 *3, *4
動作
動作
動作
動作
動作 *5
動作 *5
動作 *5
停止
停止
停止
動作
動作
動作
停止
停止
停止
タイムベース
タイマ
時計プリス
ケーラ
外部割込み
ハードウェア
ウォッチドッ
グタイマ
ソフトウェア
ウォッチドッ
グタイマ
低電圧検出
リセット
その他の周辺
機能
動作 *3, *4
サブ CR
クロック
モード
停止
*1: システムクロック制御レジスタ 2 のメインクロック発振許可ビット (SYCC2:MOSCE) を "1" に設定すると , メ
インクロックが動作します。
*2: システムクロック制御レジスタ 2 のメイン CR クロック発振許可ビット (SYCC2:MCRE) を "1" に設定すると ,
メイン CR クロックまたはメイン CR PLL クロックが動作します。
*3: システムクロック制御レジスタ 2 のサブクロック発振許可ビット (SYCC2:SOSCE) を "1" に設定すると , このモ
ジュールが動作します。
*4: システムクロック制御レジスタ 2 のサブ CR クロック発振許可ビット (SYCC2:SCRE) を "1" に設定すると , こ
のモジュールが動作します。
*5: スタンバイモード中の不揮発性レジスタによりハードウェアウォッチドッグタイマが禁止されると , ハード
ウェアウォッチドッグタイマが停止します。
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67
第 6 章 クロック制御部
6.2 発振安定待ち時間
MB95560H/570H/580H シリーズ
発振安定待ち時間
6.2
発振安定待ち時間とは , 発振回路が発振を停止した状態から発振器が固有の周波数
で安定し , 発振状態を再開するまでの時間です。クロック制御部は発振開始後に発
振クロック周期を所定の回数までカウントすることにより , 発振安定待ち時間を確
保します。発振安定待ち時間中 , クロック制御部は内部回路へのクロック供給を停
止します。
■ 発振安定待ち時間
クロック制御部は , 発振開始後に発振クロック周期を所定の回数までカウントするこ
とにより , 発振安定待ち時間を確保します。発振安定待ち時間中 , クロック制御部は内
部回路へのクロック供給を停止します。
電源投入時 , またはリセット , スタンバイモード時の割込み , ソフトウェア動作による
クロックモードの変更により , 発振停止状態から発振を開始する状態遷移の要求が発
生した場合 , クロック制御部は他のクロックモードへ遷移する前に , 自動的にメインク
ロックまたはサブクロックの発振安待ち時間の経過を待ちます。
図 6.2-1 に発振開始直後の発振の動作を示します。
図 6.2-1 発振開始直後の発振器の動作
振動子の発振時間
通常動作
ストップモードからの
復帰またはリセット動作
（　）
発振安定待ち時間
X1
↑
発振開始
発振安定
発振安定
メインクロック , サブクロック , メイン CR クロック , メイン CR PLL クロックおよび
サブ CR クロックの発振安定待ち時間は専用カウンタを使用してカウントされます。メ
インクロック , サブクロックのカウント値は発振安定待ち時間設定レジスタ (WATR)
で設定可能です。発振器の特性に合わせて指定してください。
パワーオンリセットの場合 , 発振安定待ち時間は初期値に固定されます。
表 6.2-1 に発振安定待ち時間の長さを示します。
表 6.2-1
発振安定待ち時間
クロック
リセット要因
パワーオンリセット
メインクロック
サブクロック
(2 系統外部クロック品 )
パワーオンリセット以外
パワーオンリセット
パワーオンリセット以外
発振安定待ち時間
初期値 : (214-2)/FCH
(FCH: メインクロック周波数 )
レジスタ設定値
(WATR: MWT3, MWT2, MWT1, MWT0)
初期値 : (215-2)/FCL
( FCL: サブクロック周波数 )
レジスタ設定値
(WATR: SWT3, SWT2, SWT1, SWT0)
メインクロックの発振安定待ち時間が終了した後に , サブクロックの発振安定待ち時
間測定が開始されます。
68
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6.2 発振安定待ち時間
■ PLL クロック発振安定待ち時間
発振器の発振安定待ち時間と同様 , スタンバイモード時の割込み , あるいはソフトウェ
アによるクロックモードの変更により , PLL 発振停止状態から PLL 発振を開始する状
態遷移の要求が発生すると , クロック制御部は自動的に PLL 発振安定待ち時間の経過
を待ちます。PLL 起動タイミングにしたがって PLL クロック発振安定待ち時間が変わ
ることに注意してください。
表 6.2-2 に , PLL 発振安定待ち時間を示します。
表 6.2-2
PLL 発振安定待ち時間
PLL 発振安定待ち時間
212/FMCRPLL*
メイン CR PLL クロック
*: FMCRPLL: 16 MHz
■ CR クロックの発振安定待ち時間
発振器の発振安定待ち時間と同様 , スタンバイモード時の割込みやソフトウェア動作
によるクロックモードの変更により , CR 発振停止状態から CR 発振を開始する状態遷
移の要求が発生すると , クロック制御部は自動的に CR 発振安定待ち時間の経過を待ち
ます。
表 6.2-3 に CR 発振安定待ち時間を示します。
表 6.2-3
CR 発振安定待ち時間
CR 発振安定待ち時間
メイン CR クロック
210/FCRHS*1
サブ CR クロック
25/FCRL*2
*1: FCRHS: 4 MHz
*2: FCRL: 100 kHz
■ 発振安定待ち時間とクロックモード・スタンバイモードの遷移
モード状態の遷移が発生すると , クロック制御部は必要に応じて自動で発振安定待ち
時間の経過を待ちます。モード状態の遷移が発生する状況によってはクロック制御部
は , モード状態の遷移が発生していても発振安定待ち時間の経過を待たない場合があ
ります。
状態遷移の詳細については , 「6.9 クロックモード」および「6.10 低消費電力モード
( スタンバイモード ) の動作」を参照してください。
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第 6 章 クロック制御部
6.3 システムクロック制御レジスタ (SYCC)
MB95560H/570H/580H シリーズ
システムクロック制御レジスタ (SYCC)
6.3
システムクロック制御レジスタ (SYCC) はマシンクロックの分周比の選択と現在の
クロックモードの表示に使用されます。
■ システムクロック制御レジスタ (SYCC)
図 6.3-1 システムクロック制御レジスタ (SYCC)
アドレス
0070H
R/W
R/WX
X
70
bit7
SCM2
R/WX
:
:
:
:
bit6
SCM1
R/WX
bit5
SCM0
R/WX
bit 4
SCS2
R/W
bit3
SCS1
R/W
bit2
SCS0
R/W
bit1
DIV1
R/W
bit0
DIV0
R/W
DIV1
0
0
1
1
DIV0
0
1
0
1
マシンクロック分周比選択ビット
ソースクロック(分周なし)
ソースクロック/4
ソースクロック/8
ソースクロック/16
SCS2
0
0
0
0
1
1
1
1
SCS1
0
0
1
1
0
0
1
1
SCS0
0
1
0
1
0
1
0
1
クロックモード選択ビット
サブクロックモード
予約
メインクロックモード
予約
サブCRクロックモード
予約
メインCRクロックモード
メインCR PLLクロックモード
SCM2
0
0
0
0
1
1
1
1
SCM1
0
0
1
1
0
0
1
1
SCM0
0
1
0
1
0
1
0
1
クロックモードモニタビット
サブクロックモード
予約
メインクロックモード
予約
サブCRクロックモード
予約
メインCRクロックモード
メインCR PLLクロックモード
初期値
XXX11011B
リード/ライト可能(読出し値は書込み値と同じとなります。)
リードオンリ(読出し可能。このビットに値を書き込んでも動作に影響はありません。)
不定
初期値
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表 6.3-1
第 6 章 クロック制御部
6.3 システムクロック制御レジスタ (SYCC)
システムクロック制御レジスタ (SYCC) の各ビットの機能
ビット名
bit7
～
bit5
bit4
～
bit2
機能
現在のクロックモードを示すビットです。
"000B" を読み出した場合 : 現在のクロックモードはサブクロックモードである
ことを示します。
"010B" を読み出した場合 : 現在のクロックモードはメインクロックモードであ
SCM2, SCM1, SCM0:
ることを示します。
クロックモードモニ "100B" を読み出した場合 : 現在のクロックモードはサブ CR クロックモードであ
ることを示します。
タビット
"110B" を読み出した場合 : 現在のクロックモードはメイン CR クロックモードで
あることを示します。
"111B" を読み出した場合 : 現在のクロックモードはメイン CR PLL クロックモー
ドであることを示します。
SCS2, SCS1, SCS0:
クロックモード選択
ビット
クロックモードを選択するビットです。
"000B" を書き込んだ場合 : サブクロックモードを選択します。
"010B" を書き込んだ場合 : メインクロックモードを選択します。
"100B" を書き込んだ場合 : サブ CR クロックモードを選択します。
"110B" を書き込んだ場合 : メイン CR クロックモードを選択します。
"111B" を書き込んだ場合 : メイン CR PLL クロックモードを選択します。
ソースクロックに対するマシンクロックの分周比を選択するビットです。
マシンクロックはこれらのビットで設定された分周比により , ソースクロックか
ら生成されます。
bit1,
bit0
DIV1, DIV0:
マシンクロック分周
比選択ビット
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DIV1 DIV0 マシンクロック分周比選択ビット
ソースクロック ( 分周なし )
0
0
0
1
ソースクロック /4
1
0
ソースクロック /8
1
1
ソースクロック /16
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71
第 6 章 クロック制御部
6.4 PLL 制御レジスタ (PLLC)
MB95560H/570H/580H シリーズ
PLL 制御レジスタ (PLLC)
6.4
PLL 制御レジスタ (PLLC) は , メイン CR PLL クロック逓倍率の設定を制御します。
■ PLL 制御レジスタ (PLLC)
図 6.4-1 PLL 制御レジスタ (PLLC)
アドレス
0006H
bit7
MPEN
R/W
bit6
MPMC1
R/W
bit5
MPMC0
R/W
bit4
MPRDY
R/WX
bit3
R0/WX
bit2
R0/WX
bit1
R0/WX
bit0
R0/WX
初期値
000X0000B
未定義ビット
読出し値は"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
読出し値は"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
読出し値は"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
読出し値は"0"です。このビットに値を書き込んでも動作に影響はありません。
MPRDY
0
1
メインCR PLLクロック発振安定ビット
メインCR PLLクロック発振の準備ができていません。
メインCR PLLクロック発振の準備ができています。
MPMC1 MPMC0
0
0
0
1
1
0
1
1
MPEN
0
1
R/W
R/WX
R0/WX
-
72
:
:
:
:
:
メインCR PLLクロック逓倍率制御ビット
メインCRクロック × 2
メインCRクロック × 2.5
メインCRクロック × 3
メインCRクロック × 4
メインCR PLLクロック許可ビット
メインCR PLLクロックを禁止します。
メインCR PLLクロックを許可します。
リード/ライト可能(読出し値は書込み値と同じとなります。)
リードオンリ(読出し可能。このビットに値を書き込んでも動作に影響はありません。)
読出し値は常に"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
初期値
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第 6 章 クロック制御部
6.4 PLL 制御レジスタ (PLLC)
MB95560H/570H/580H シリーズ
表 6.4-1
PLL 制御レジスタ (PLLC) の各ビットの機能
ビット名
機能
このビットはメイン CR PLL クロックを許可または禁止します。
"0" を書き込んだ場合 : メイン CR PLL クロックを禁止します。
"1" を書き込んだ場合 : メイン CR PLL クロックを許可します。
• SCS[2:0] が "111B" に設定されると , このビットは自動的に "1" に設定されます。
bit7
MPEN:
• SCS[2:0] または SCM[2:0] が "111B" に設定された場合 , このビットに "0" を書き
メインCR PLLクロッ
込んでも動作に影響はありません。
ク許可ビット
• クロックモードがメインCR PLLクロックモードの以外のモードに切り替わると,
このビットは自動的に "0" に設定されます。
• 現在のクロックモードがサブクロックモードまたはサブ CR クロックモードの場
合 , このビットに "1" を書き込んでも動作に影響はありません。
これらのビットは , メイン CR PLL クロックの逓倍率を選択します。
MPMC1 MPMC0 メイン CR PLL クロック逓倍率
bit6,
bit5
MPMC1, MPMC0:
メインCR PLLクロッ
ク逓倍率選択ビット
0
0
メインクロック × 2
0
1
メインクロック × 2.5
1
0
メインクロック × 3
1
1
メインクロック × 4
• メイン CR PLL クロックが停止しているときのみ , これらのビットの設定を変更
できます。よって、メインクロックモード , メイン CR クロックモード , サブク
ロックモード , またはサブ CR クロックモードで , これらのビットの設定が変更
できます。
( 注意事項 ) SCS[2:0] または SCM[2:0] が "111B" に設定された場合 , これらのビッ
トに値を書き込むことは禁止されます。
bit4
MPRDY:
このビットはメイン CR PLL クロック発振の準備ができているか否かを示します。
メインCR PLLクロッ "0" を読み出した場合 : メイン CR PLL クロック発振の準備ができていません。
"1" を読み出した場合 : メイン CR PLL クロック発振の準備ができています。
ク発振安定待ち
ビット
bit3
～
bit0
未定義ビット
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読出し値は常に "0" です。これらのビットに値を書き込んでも動作に影響はありま
せん。
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第 6 章 クロック制御部
6.5 発振安定待ち時間設定レジスタ (WATR)
6.5
MB95560H/570H/580H シリーズ
発振安定待ち時間設定レジスタ (WATR)
発振安定待ち時間を設定するレジスタです。
■ 発振安定待ち時間設定レジスタ (WATR)
図 6.5-1 発振安定待ち時間設定レジスタ (WATR)
アドレス
bit7
bit6
bit5
bit4
0005H
SWT3
SWT2
SWT1
SWT0
R/W
R/W
R/W
R/W
bit3
R/W
MWT3 MWT2 MWT1 MWT0 サイクル数
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
214 - 2
213 - 2
212 - 2
211 - 2
210 - 2
29 - 2
28 - 2
27 - 2
26 - 2
25 - 2
24 - 2
23 - 2
22 - 2
21 - 2
21 - 2
21 - 2
SWT3 SWT2 SWT1 SWT0 サイクル数
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
R/W
74
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
bit2
bit1
bit0
MWT3 MWT2 MWT1 MWT0
215 - 2
214 - 2
213 - 2
212 - 2
211 - 2
210 - 2
29 - 2
28 - 2
27 - 2
26 - 2
25 - 2
24 - 2
23 - 2
22 - 2
21 - 2
21 - 2
R/W
R/W
初期値
11111111B
R/W
メイン発振クロック FCH = 4 MHZ の場合
(214 - 2)/FCH
(213 - 2)/FCH
(212 - 2)/FCH
(211 - 2)/FCH
(210 - 2)/FCH
(29 - 2)/FCH
(28 - 2)/FCH
(27 - 2)/FCH
(26 - 2)/FCH
(25 - 2)/FCH
(24 - 2)/FCH
(23 - 2)/FCH
(22 - 2)/FCH
(21 - 2)/FCH
(21 - 2)/FCH
(21 - 2)/FCH
約 4.10 ms
約 2.05 ms
約 1.02 ms
511.5 μs
255.5 μs
127.5 μs
63.5 μs
31.5 μs
15.5 μs
7.5 μs
3.5 μs
1.5 μs
0.5 μs
0.0 μs
0.0 μs
0.0 μs
サブ発振クロック FCL = 32.768 kHZ の場合
(215 - 2)/FCL
(214 - 2)/FCL
(213 - 2)/FCL
(212 - 2)/FCL
(211 - 2)/FCL
(210 - 2)/FCL
(29 - 2)/FCL
(28 - 2)/FCL
(27 - 2)/FCL
(26 - 2)/FCL
(25 - 2)/FCL
(24 - 2)/FCL
(23 - 2)/FCL
(22 - 2)/FCL
(21 - 2)/FCL
(21 - 2)/FCL
約 1.00 s
約 0.5 s
約 0.25 s
約 0.125 s
約 62.44 ms
約 31.19 ms
約 15.56 ms
約 7.75 ms
約 3.85 ms
約 1.89 ms
約 915.5 μs
約 427.2 μs
約 183.1 μs
約 61.0 μs
0.0 μs
0.0 μs
: リード/ライト可能 (読出し値は書込み値と同じとなります。)
: 初期値
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第 6 章 クロック制御部
6.5 発振安定待ち時間設定レジスタ (WATR)
MB95560H/570H/580H シリーズ
表 6.5-1
発振安定待ち時間設定レジスタ (WATR) の各ビットの機能 (1 / 2)
ビット名
機能
サブクロック発振安定待ち時間を設定するビットです。
SWT3, SWT2, SWT1,
SWT0
bit7
～
bit4
SWT3, SWT2,
SWT1, SWT0:
サブクロック発振安
定待ち時間選択ビッ
ト
サイクル数 サブクロック FCL=32.768 kHz の場合
1111B
215-2
(215-2)/FCL
約 1.0 s
1110B
14
2 -2
(214-2)/FCL
約 0.5 s
1101B
13
2 -2
(213-2)/FCL
約 0.25 s
1100B
12
2 -2
(212-2)/FCL
約 0.125 s
1011B
11
2 -2
(211-2)/FCL
約 62.44 ms
1010B
10
2 -2
(210-2)/FCL
約 31.19 ms
1001B
29-2
(29-2)/FCL
約 15.56 ms
1000B
28-2
(28-2)/FCL
約 7.75 ms
0111B
7
2 -2
(27-2)/FCL
約 3.85 ms
0110B
26-2
(26-2)/FCL
約 1.89 ms
0101B
25-2
(25-2)/FCL
約 915.5 μs
0100B
24-2
(24-2)/FCL
約 427.2 μs
0011B
23-2
(23-2)/FCL
約 183.1 μs
0010B
22-2
(22-2)/FCL
約 61.0 μs
0001B
21-2
0.0 μs
0000B
21-2
(21-2)/FCL
(21-2)/FCL
0.0 μs
1 系統外部クロック品では , これらビットの値に意味はありません。
上記表のサイクル数は最小サブクロック発振安定待ち時間です。最大値は , 上記
表のサイクル数に 1/FCL を加えたものです。
( 注意事項 ) これらのビットを , サブクロック発振安定待ち時間中には書き換え
ないでください。書き換える場合はシステムクロック制御レジスタ
2 のサブクロック発振安定ビット (SYCC2:SRDY) が "1" に設定され
ているときか , メインクロックモード , メイン CR クロックモード ,
またはサブ CR クロックモードの状態のときに行います。また , メ
インクロックモード , メイン CR クロックモード , またはサブ CR ク
ロックモードにおいて , システムクロック制御レジスタ 2 のサブク
ロック発振停止ビット (SYCC2:SOSCE) が "0" に設定され , サブク
ロックが停止している時にもこれらのビットは書換え可能です。
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75
第 6 章 クロック制御部
6.5 発振安定待ち時間設定レジスタ (WATR)
表 6.5-1
MB95560H/570H/580H シリーズ
発振安定待ち時間設定レジスタ (WATR) の各ビットの機能 (2 / 2)
ビット名
機能
メインクロック発振安定待ち時間を設定するビットです。
bit3
～
bit0
MWT3, MWT2,
MWT1, MWT0:
メインクロック発振
安定待ち時間選択
ビット
MWT3, MWT2, MWT1,
MWT0
サイクル数
1111B
214-2
メインクロック FCH=4 MHz の場合
(214-2)/FCH
約 4.10 ms
1110B
13
2 -2
(213
約 2.05 ms
1101B
12
2 -2
(212
約 1.02 ms
1100B
11
2 -2
(211
約 511.5 μs
1011B
10
2 -2
(210
約 255.5 μs
1010B
9
2 -2
(29
約 127.5 μs
1001B
8
2 -2
(28
約 63.5 μs
1000B
7
2 -2
(27-2)/F
CH
約 31.5 μs
0111B
26-2
(26-2)/F
CH
約 15.5 μs
0110B
25-2
(25-2)/F
CH
約 7.5 μs
0101B
24-2
(24-2)/F
CH
約 3.5 μs
0100B
23-2
(23-2)/F
CH
約 1.5 μs
0011B
22-2
(22-2)/F
CH
約 0.5 μs
0010B
21-2
(21-2)/F
CH
0.0 μs
0001B
21-2
(21-2)/F
CH
0.0 μs
0000B
21-2
(21-2)/F
CH
0.0 μs
-2)/FCH
-2)/FCH
-2)/FCH
-2)/FCH
-2)/FCH
-2)/FCH
上記表のサイクル数は最小メインクロック発振安定待ち時間です。最大値は上記
表のサイクル数に 1/FCH を加えたものです。
( 注意事項 ) これらのビットをメインクロック発振安定待ち時間中には書き換え
ないでください。書き換える場合はスタンバイ制御レジスタのメイ
ンクロック発振安定ビット (STBC:MRDY) を "1" に設定されている
ときか , メイン CR クロックモード , サブクロックモード , サブ CR
クロックモードの状態のときに行います。また , メイン CR クロッ
クモード , サブクロックモード , またはサブ CR クロックモードの
システムクロック制御レジスタ 2 のメインクロック発振停止ビット
(SYCC2:MOSCE) が "0" に設定され , メインクロックが停止してい
るときにもこれらのビットは書換え可能です。
■ WATR レジスタの設定上の注意事項
低電圧検出リセット機能を搭載しないデバイスでデュアルオペレーションフラッシュ
機能を使用する場合 , メインクロック発振安定待ち時間を必ず 90 μs 以上に設定 ( メイ
ンクロック周波数 FCH が 4 MHz のとき , WATR:MWT[3:0] を "1010B" 以上に設定 ) して
ください 。
上記の設定は , 下記の製品に適用します。
MB95F562H/F563H/F564H
MB95F572H/F573H/F574H
MB95F582H/F583H/F584H
メインクロック発振安定待ち時間が 90 μs 以内で終了した場合にフラッシュの書込み /
消去動作を行うと , 誤動作となる場合があります。
76
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第 6 章 クロック制御部
6.6 スタンバイ制御レジスタ (STBC)
MB95560H/570H/580H シリーズ
6.6
スタンバイ制御レジスタ (STBC)
スタンバイ制御レジスタ (STBC) は , RUN 状態からスリープモード , ストップモー
ド , タイムベースタイマモード , または時計モードへの遷移 , ストップモード , タイ
ムベースタイマモード , および時計モードの端子状態の設定 , およびソフトウェアリ
セットの発生制御を行います。
■ スタンバイ制御レジスタ (STBC)
図 6.6-1 スタンバイ制御レジスタ (STBC)
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0008H
STP
SLP
SPL
SRST
TMD
-
-
-
00000000B
R0,W
R0,W
R/W
R0,W
R0,W
R0/WX R0/WX R0/WX
未定義ビット
読出し値は"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
読出し値は"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
読出し値は"0"です。このビットに値を書き込んでも動作に影響はありません。
時計ビット
TMD
0
1
書込み時
常に“0”を読み出します
動作に影響はありません
-
メインクロックモード/
メインCRクロックモード/
メインCR PLLクロックモード
サブクロックモード/
サブCRクロックモード
タイムベースタイマモード
に遷移します
時計モードに遷移します
ソフトウェアリセットビット
SRST
読出し時
書込み時
0
常に“0”を読み出します
動作に影響はありません
1
-
3マシンクロックのリセット信号を発生します
SPL
0
1
端子状態設定ビット
ストップモード,タイムベースタイマモードまたは時計モード時,外部端子を直前の状態に保持します
ストップモード,タイムベースタイマモードまたは時計モード時,外部端子をハイインピーダンスにします
スリープビット
SLP
読出し時
書込み時
0
常に“0”を読み出します
動作に影響はありません
1
-
スリープモードに遷移します
ストップビット
STP
読出し時
書込み時
0
常に“0”を読み出します
動作に影響はありません
1
-
ストップモードに遷移します
R/W
R0/WX
R0,W
-
MN702-00006-5v0-J
読出し時
:
:
:
:
:
リード/ライト可能(読出し値は書込み値と同じとなります。)
読出し値は常に“0”です。このビットに値を書き込んでも動作に影響はありません。)
ライトオンリ(書込み可能。読出し値は“0”となります。)
未定義ビット
初期値
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77
第 6 章 クロック制御部
6.6 スタンバイ制御レジスタ (STBC)
表 6.6-1
スタンバイ制御レジスタ (STBC) の各ビットの機能
ビット名
bit7
STP:
ストップビット
機能
ストップモードへの遷移を設定するビットです。
"0" を書き込んだ場合 : 動作に影響はありません。
"1" を書き込んだ場合 : デバイスはストップモードに遷移します。
このビットの読出し値は常に "0" です。
( 注意事項 )
bit6
MB95560H/570H/580H シリーズ
SLP:
スリープビット
割込み要求が発生した後はこのビットへの "1" の書込みは無視され
ます。詳細は , 「6.10.1 スタンバイモード使用上の注意」を参照し
てください。
スリープモードへの遷移を設定するビットです。
"0" を書き込んだ場合 : 動作に影響はありません。
"1" を書き込んだ場合 : デバイスはスリープモードに遷移します。
このビットの読出し値は常に "0" です。
( 注意事項 )
割込み要求が発生した後はこのビットへの "1" の書込みは無視され
ます。詳細は , 「6.10.1 スタンバイモード使用上の注意」を参照し
てください。
bit5
SPL:
端子状態設定ビット
ストップモード , タイムベースタイマモード , および時計モードの外部端子の状態
を設定するビットです。
"0" を書き込んだ場合 : 外部端子の状態 ( レベル ) はストップモード , タイムベー
スタイマモード , および時計モードに保持されます。
"1" を書き込んだ場合 : 外部端子はストップモード , タイムベースタイマモード ,
および時計モードでハイインピーダンスになります。( プ
ルアップ設定レジスタにてプルアップ抵抗への接続を選
択した端子は , プルアップ状態になります ) 。
bit4
SRST:
ソフトウェアリセッ
トビット
ソフトウェアリセットを設定するビットです。
"0" を書き込んだ場合 : 動作に影響はありません。
"1" を書き込んだ場合 : 3 マシンクロックリセット信号を発生します。
このビットの読出し値はは常に "0" です。
bit3
TMD:
時計ビット
2 系統外部クロック品においてタイムベースタイマモード , または時計モードへの
遷移を設定するビットです。
1 系統外部クロック品では , タイムベースタイマモードへの遷移を設定するビット
です。
• メインクロックモード , またはメイン CR クロックモード時にこのビットに "1"
を書き込むと , デバイスはタイムベースタイマモードに遷移します。
• サブクロックモード , またはサブ CR クロックモードでこのビットに "1" を書き
込むと , デバイスは時計モードに遷移します。
• このビットに "0" を書き込んでも動作に影響を与えません。
• このビットの読出し値はは常に "0" です。
( 注意事項 )
bit2
～
bit0
78
未定義ビット
割込み要求が発生した後はこのビットへの "1" の書込みは無視され
ます。詳細は , 「6.10.1 スタンバイモード使用上の注意」を参照し
てください。
読出し値は常に "0" です。これらのビットに値を書き込んでも動作に影響はあり
ません。
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6.6 スタンバイ制御レジスタ (STBC)
＜注意事項＞
• スタンバイモードを設定する前に , システムクロック制御レジスタにおけるクロック
モードモニタビット(SYCC:SCM[2:0])とクロックモード選択ビット(SYCC2:SCS[2:0])
の値を比較して , クロックモードへの遷移が完了していることを確認してください。
• ストップビット(STP), スリープビット(SLP), ソフトウェアリセットビット(SRST), お
よび時計ビット (TMD) の中から , 2 つ以上のビットに対し同時に "1" を書き込んだ場合
の優先順位は下記のとおりです。
(1) ソフトウェアリセットビット (SRST)
(2) ストップビット (STP)
(3) 時計ビット (TMD)
(4) スリープビット (SLP)
スタンバイモードが解除されるとデバイスは通常動作状態に戻ります。
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第 6 章 クロック制御部
6.7 システムクロック制御レジスタ 2 (SYCC2)
MB95560H/570H/580H シリーズ
システムクロック制御レジスタ 2 (SYCC2)
6.7
システムクロック制御レジスタ 2(SYCC2) は , メインクロック , サブクロック , メイ
ン CR クロック , およびサブ CR クロックのそれぞれの発振安定状態を示し , またメ
インクロック発振 , サブクロック発振 , メイン CR クロック発振 , およびサブ CR ク
ロック発振を制御します。
■ システムクロック制御レジスタ 2 (SYCC2)
図 6.7-1 システムクロック制御レジスタ 2 (SYCC2)
アドレス
000DH
bit7
SRDY
R/WX
bit6
MRDY
R/WX
bit5
SCRDY
R/WX
bit4
MCRDY
R/WX
bit0
MCRE
R/W
SCRE
0
1
サブCRクロック発振許可ビット
サブCRクロック発振を禁止します。
サブCRクロック発振を許可します。
MOSCE
0
1
メインクロック発振許可ビット
メインクロック発振を禁止します。
メインクロック発振を許可します。
SOSCE
0
1
サブクロック発振許可ビット
サブクロック発振を禁止します。
サブクロック発振を許可します。
初期値
XXXX0011B
メインCRクロック発振安定ビット
0
メインCRクロック発振安定待ち状態, またはメインCRクロック発振が
停止されたことを示します。
1
メインCRクロック発振が安定したことを示します。
サブCRクロック発振安定ビット
0
サブCRクロック発振安定待ち状態, またはサブCRクロック発振が停止
されたことを示します。
1
サブCRクロック発振が安定したことを示します。
MRDY
メインクロック発振安定ビット
0
メインクロック発振安定待ち状態, またはメインクロック発振が停止さ
れたことを示します。
1
メインクロック発振が安定したことを示します。
SRDY
80
bit1
SCRE
R/W
メインCRクロック発振許可ビット
メインCRクロック発振を禁止します。
メインCRクロック発振を許可します。
SCRDY
:
:
:
:
bit2
MOSCE
R/W
MCRE
0
1
MCRDY
R/W
R/WX
X
bit3
SOSCE
R/W
サブクロック発振安定ビット
0
サブクロック発振安定待ち状態, またはサブクロック発振が停止された
ことを示します。
1
サブクロック発振が安定したことを示します。
リードライト可能(読出し値は書込み値と同じとなります。)
リードオンリ(読出し可能。このビットに値を書き込んでも動作に影響はありません。)
不定
初期値
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表 6.7-1
システムクロック制御レジスタ 2 (SYCC2) の各ビットの機能 (1 / 2)
ビット名
bit7
bit6
bit5
bit4
bit3
bit2
bit1
第 6 章 クロック制御部
6.7 システムクロック制御レジスタ 2 (SYCC2)
機能
SRDY:
サブクロック発振安
定ビット
サブクロックの発振が安定したかどうかを示すビットです。
• SRDY ビットが "1" のとき , サブクロックの発振安定待ち時間が経過したことを
示します。
• SRDY ビットが "0" のとき , クロック制御部がサブクロック発振安定待ち状態に
あることか , またはサブクロック発振が停止したことを示します。
• このビットは読出し専用です。このビットに値を書き込んでも動作に影響はあ
りません。
• 1 系統外部クロック品ではこのビットの値は動作に影響しません。
MRDY:
メインクロック発振
安定ビット
メインクロックの発振が安定したかどうかを示すビットです。
• MRDY ビットが "1" のとき , メインクロックの発振安定待ち時間が経過したこ
とを示します。
• MRDY ビットが "0" のとき , クロック制御部がメインクロックの発振安定待ち
状態にあるか , またはメインクロック発振が停止したことを示します。
• このビットは読出し専用です。このビットに値を書き込んでも動作に影響はあ
りません。
SCRDY:
サブ CR クロック発
振安定ビット
サブ CR クロックの発振が安定したかどうかを示すビットです。
• SCRDY ビットが "1" のとき , サブ CR クロックの発振安定待ち時間が経過した
ことを示します。
• SCRDY ビットが "0" のとき , クロック制御部がサブ CR クロック発振安定待ち
状態にあるか , またはサブ CR クロック発振が停止したことを示します。
• このビットは読出し専用です。このビットに値を書き込んでも動作に影響はあ
りません。
• 1 系統外部クロック品ではこのビットの値は動作に影響しません。
MCRDY:
メイン CR クロック
発振安定ビット
メイン CR クロックの発振が安定したかどうかを示すビットです。
• MCRDY ビットが "1" のとき , メイン CR クロックの発振安定待ち時間が経過し
たことを示します。
• MCRDY ビットが "0" のとき , クロック制御部がメイン CR クロックの発振安定
待ち状態にあるか , またはメイン CR クロック発振が停止したことを示します。
• このビットは読出し専用です。このビットに値を書き込んでも動作に影響はあ
りません。
SOSCE:
サブクロック発振許
可ビット
サブクロック発振を許可または禁止するビットです。
"0" を書き込んだ場合 : サブクロック発振を禁止します。
"1" を書き込んだ場合 : サブクロック発振を許可します。
• SCS[2:0] が "000B" または "001B" に設定された場合 , このビットは自動的に "1"
設定されます。
• SCS[2:0] または SCM[2:0] が "000B" または "001B" に設定された場合 , このビッ
トに "0" を書き込んでも動作に影響はありません。
MOSCE:
メインクロック発振
許可ビット
メインクロック発振を許可または禁止するビットです。
"0" を書き込んだ場合 : メインクロック発振を禁止します。
"1" を書き込んだ場合 : メインクロック発振を許可します。
• SCS[2:0] が "010B" または "011B" に設定された場合 , このビットは自動的に "1"
設定されます。
• SCS[2:0] または SCM[2:0] が "010B" または "011B" に設定された場合 , このビッ
トに "0" を書き込んでも動作に影響はありません。
• クロックモードがメインクロックモードの以外のモードに切り替わると , この
ビットは自動的に "0" に設定されます。
• 現在のクロックモードがサブクロックモードまたはサブ CR クロックモードの
場合 , このビットに "1" を書き込んでも動作に影響はありません。
SCRE:
サブ CR クロック発
振許可ビット
サブ CR クロックを許可または禁止するビットです。
"0" を書き込んだ場合 : サブ CR クロック発振を禁止します。
"1" を書き込んだ場合 : サブ CR クロック発振を許可します。
• SCS[2:0] が "100B" または "101B" に設定された場合 , このビットは自動的に "1"
設定されます。
• SCS[2:0] または SCM[2:0] が "100B" または "101B" に設定された場合 , このビッ
トに "0" を書き込んでも動作に影響はありません。
• SCS[2:0] と SCM[2:0] が "100B" と "101B" 以外の値に設定された場合 , このビッ
トはほかのビットと無関係に設定できます。
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第 6 章 クロック制御部
6.7 システムクロック制御レジスタ 2 (SYCC2)
表 6.7-1
システムクロック制御レジスタ 2 (SYCC2) の各ビットの機能 (2 / 2)
ビット名
bit0
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MCRE:
メイン CR クロック
発振許可ビット
機能
メイン CR クロック発振を許可または禁止するビットです。
"0" を書き込んだ場合 : メイン CR クロック発振を禁止します。
"1" を書き込んだ場合 : メイン CR クロック発振を許可します。
• SCS[2:0] が "110B" または "111B" に設定された場合 , このビットは自動的に "1"
設定されます。
• SCS[2:0] または SCM[2:0] が "110B" または "111B" に設定された場合 , このビッ
トに "0" を書き込んでも動作に影響はありません。
• クロックモードがメイン CR クロックモードとメイン CR PLL クロックモード以
外のモードに切り替わると , このビットは自動的に "0" に設定されます。
• 現在のクロックモードがサブクロックモードまたはサブ CR クロックモードの
場合 , このビットに "1" を書き込んでも動作に影響はありません。
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第 6 章 クロック制御部
6.8 スタンバイ制御レジスタ 2 (STBC2)
スタンバイ制御レジスタ 2 (STBC2)
6.8
スタンバイ制御レジスタ 2 (STBC2) は , ディープスタンバイモードを制御します。
■ スタンバイ制御レジスタ 2 (STBC2)
図 6.8-1 スタンバイ制御レジスタ 2 (STBC2)
アドレス
000EH
bit7
R0/WX
bit6
R0/WX
bit5
R0/WX
bit4
R0/WX
DSTBYX
0
1
bit3
R0/WX
bit2
R0/WX
bit1
R0/WX
bit0
DSTBYX
R/W
初期値
00000000B
ディープスタンバイモード制御ビット
スタンバイモードでフラッシュメモリの使用を禁止します。
スタンバイモードでフラッシュメモリの使用を許可します。
未定義ビット
読出し値は"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
読出し値は"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
読出し値は"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
読出し値は"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
読出し値は"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
読出し値は"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
読出し値は"0"です。このビットに値を書き込んでも動作に影響はありません。
R/W
R0/WX
-
:
:
:
:
リード/ライト可能(読出し値は書込み値と同じとなります。)
読出し値は常に"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
初期値
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6.8 スタンバイ制御レジスタ 2 (STBC2)
表 6.8-1
スタンバイ制御レジスタ 2 (STBC2) の各ビットの機能
ビット名
bit7
～
bit1
bit0
MB95560H/570H/580H シリーズ
未定義ビット
DSTBYX:
ディープスタンバイ
モード制御ビット
機能
読出し値は常に "0" です。これらのビットに値を書き込んでも動作に影響はあり
ません。
スタンバイモードでフラッシュメモリの動作を禁止することにより , デバイスを
ディープスタンバイモードに遷移させるビットです。
"0" を書き込んだ場合 : ディープスタンバイモードを許可します。スタンバイ制
御レジスタ (STBC) の設定によりデバイスがスタンバイ
モードに入るとき , フラッシュメモリの動作が禁止され
ます。
"1" を書き込んだ場合 : ディープスタンバイモードを禁止します。スタンバイ制
御レジスタ (STBC) の設定によりデバイスがスタンバイ
モードに入るとき , フラッシュメモリの動作が許可され
ます。
＜注意事項＞
• デバイスをディープスタンバイモードから復帰させる時間はフラッシュリカバリ待ち
時間 (9/MCLK) と発振安定待ち時間の合計になります。
• フラッシュコマンドシーケンス（読出し / リセット以外）実行中にデバイスをディープ
スタンバイモードに遷移させないでください。
84
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6.9
第 6 章 クロック制御部
6.9 クロックモード
クロックモード
クロックモードには , メインクロックモード , サブクロックモード , メイン CR ク
ロックモード , メイン CR PLL クロックモード , およびサブ CR クロックモードの 5
種類があります。システムクロック制御レジスタ (SYCC) の設定によってモードの
切替えを行います。
■ メインクロックモードの動作
メインクロックモードでは CPU と周辺機能のマシンクロックとして , メインクロック
を使用します。
タイムベースタイマはメインクロックで動作します。
時計プリスケーラはサブクロックまたはサブ CR クロックで動作します。
メインクロックモードで動作中にスタンバイモードを設定すると , スリープモード , ス
トップモードまたはタイムベースタイマモードに遷移できます。
リセット後はリセット前のクロックモードに関係なく , デバイスは常にメイン CR ク
ロックモードになります。
■ サブクロックモードの動作 (2 系統外部クロック品 )
サブクロックモードではメインクロック発振 * が停止され , サブクロックが CPU と周
辺機能のマシンクロックとして使用されます。タイムベースタイマはメインクロック
を使用しているため停止しています。
サブクロックモードで動作中にスタンバイモードを設定すると , スリープモード , ス
トップモードまたは時計モードへ移行できます。
■ メイン CR クロックモードまたはメイン CR PLL クロックモードの動作
メイン CR クロックモードでは CPU と周辺機能のマシンクロックとして , メイン CR ク
ロックを使用します。メイン CR PLL クロックモードでは CPU と周辺機能のマシンク
ロックとして , メイン CR PLL クロックを使用します。タイムベースタイマおよび
ウォッチドッグタイマはメインクロックで動作します。
時計プリスケーラはサブクロックまたはサブ CR クロックで動作します。
メイン CR クロックモードまたはメイン CR PLL クロックモードで動作中にスタンバイ
モードを設定すると , スリープモード , ストップモードまたはタイムベースタイマモー
ドへ移行できます。
■ サブ CR クロックモードの動作 (2 系統外部クロック品 )
サブ CR クロックモードではメインクロック発振 * が停止され , サブ CR クロックが
CPU と周辺機能のマシンクロックとして使用されます。このモードではメインクロッ
クの動作を必要とするタイムベースタイマは動作しません。時計プリスケーラは , サブ
CR クロックで動作します。
サブ CR クロックモードで動作中にスタンバイモードを設定すると , スリープモード ,
ストップモードまたは時計モードへ移行できます。
*: クロックモードがメインクロックモード , メイン CR クロックモード , またはメイン CR PLL
クロックモードから他のクロックモードに遷移すると , メインクロック , メイン CR クロッ
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第 6 章 クロック制御部
6.9 クロックモード
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ク , およびメイン CR PLL クロックは自動的に禁止されます (SYCC2: MOSCE を "0", または
SYCC2:MCRE を "0" に設定 )。新しいクロックモードがサブクロックモードまたはサブ CR
クロックモードの場合 , SYCC2:MOSCE あるいは SYCC2:MCRE に "1" を書き込んでもメイ
ンクロックあるいは メイン CR クロックを 許可できません。
86
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第 6 章 クロック制御部
6.9 クロックモード
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■ クロックモードの状態遷移図
クロックモードには , メインクロックモード , サブクロックモード , メイン CR クロッ
クモード , メイン CR PLL クロックモード , サブ CR クロックモードの 5 種類がありま
す。このデバイスではシステムクロック制御レジスタ (SYCC) の設定によって , クロッ
クモードを切り換えられます。
図 6.9-1 クロックモードの状態遷移図
電源投入
各ステートでリセット発生
リセット状態
<1>
メインCRクロック
発振安定待ち時間
(10)
メインCR
クロックモード
メインCR PLL
クロック
(またはメインCR
クロック)
発振安定待ち時間
メインCR PLL
クロックモード
(またはメインCR
PLLクロックモード)
(8)
(7)
メイン
クロックモード
(5)
(6)
(4)
メインクロック
発振安定
待ち時間
(3)
(2)
(9)
(12)
(11)
(1)
サブCR
クロック発振
安定待ち時間
メインCRクロック
(またはメインCR
PLLクロック)
発振安定
サブクロック
発振安定
待ち時間
メインクロック
発振安定
待ち時間
(13)
(18)
(17)
サブCR
クロック発振
安定待ち時間
(20)
(19)
サブCRクロック
モード
(15)
サブクロックモード
(16)
サブクロック
発振安定
待ち時間
(14)
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87
第 6 章 クロック制御部
6.9 クロックモード
表 6.9-1
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クロックモードの状態遷移表 (1 / 2)
現在の状態
次の状態
説明
リセット後にデバイスは , メイン CR クロック発振安定待ち時間の経
過を待ってからメイン CR クロックモードに遷移します。リセットが
<1> リセット状態 メイン CR クロック 任意のクロックモードによるウォッチドッグリセット , ソフトウェア
リセット , または外部リセットの場合でも , デバイスはサブ CR ク
ロックとメイン CR クロック発振安定待ち時間の経過を待ちます。
システムクロック制御レジスタのクロックモード選択ビット
(SYCC:SCS[2:0]) を "100B" に設定すると , デバイスはサブ CR クロッ
(1)
クモードに遷移します。
ただし , システムクロック制御レジスタ 2 のサブ CR クロック発振許
可ビット (SYCC2:SCRE) の設定によりサブ CR が停止していた場合 ,
サブ CR クロック
デバイスはサブ CR クロック発振安定待ち時間の経過を待ってからサ
ブ CR クロックモードに遷移します。サブ CR クロック発振があらか
じめ許可されている場合 , またはシステムクロック制御レジスタ 2 の
(2)
サブ CR クロック発振安定ビット (SYCC2:SCRDY) が "1" に設定され
ている場合 , デバイスはクロックモード選択ビット (SYCC:SCS[2:0])
が "100B" に設定された直後にサブ CR クロックモードに遷移します。
システムクロック制御レジスタのクロックモード選択ビット
(SYCC:SCS[2:0]) に "000B" を設定すると , デバイスはサブクロック発
振安定待ち時間の経過を待ってからサブクロックモードに遷移しま
(3)
す。
システムクロック制御レジスタ 2 のサブクロック発振許可ビット
メイン CR
(SYCC2:SOSCE) の設定によりサブクロックが発振している場合 , デ
クロック /
サブクロック
バイスはサブクロック発振安定待ち時間の経過を待ちません。サブク
メイン CR
ロック発振があらかじめ許可されている場合 , およびシステムクロッ
PLL クロック
ク制御レジスタ 2 のサブクロック発振安定ビット (SYCC2:SRDY) が
(4)
"1" に設定されている場合は , デバイスはクロックモード選択ビット
(SYCC:SCS[2:0]) が "000B" に設定された直後 , サブクロックモードに
遷移します。
(5)
メインクロック
(6)
88
システムクロック制御レジスタのクロックモード選択ビット
(SYCC:SCS[2:0]) を "010B" に設定すると , デバイスはメインクロック
発振安定待ち時間の経過を待ってからメインクロックモードに遷移し
ます。
システムクロック制御レジスタ 2 のメインクロック発振許可ビット
(SYCC2: MOSCE) の設定によりメインクロックが発振している場合 ,
デバイスはメインクロック発振安定待ち時間の経過を待ちません。メ
インクロック発振があらかじめ許可されている場合 , およびシステム
クロック制御レジスタ 2 のメインクロック発振安定ビット
(SYCC2:MRDY) が "1" に設定されている場合は , デバイスはクロック
モード選択ビット (SYCC:SCS[2:0]) が "010B" に設定された直後 , メイ
ンクロックモードに遷移します。
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6.9 クロックモード
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表 6.9-1
クロックモードの状態遷移表 (2 / 2)
現在の状態
次の状態
説明
システムクロック制御レジスタのクロックモード選択ビット
(SYCC:SCS[2:0]) を "110B" または "111B" に設定すると , デバイスはメ
イン CR クロック発振安定待ち時間の経過を待ってからメイン CR ク
(7)
ロックモードまたはメイン CR PLL クロックモードに遷移します。
システムクロック制御レジスタ 2 のメインクロック発振許可ビット
メイン CR クロック / (SYCC2:MCRE) の設定によってメイン CR クロックが発振している場
メイン CR PLL
合 , デバイスはメイン CR クロック発振安定待ち時間またはメイン
クロック
CR クロック発振安定待ち時間の経過を待ちません。例えば , メイン
メインクロッ
CR クロック発振があらかじめ許可されている場合 , およびシステム
クロック制御レジスタ 2 のメイン CR クロック発振安定ビット
(8) ク
(SYCC2:MCRDY) が "1" に設定されている場合は , デバイスはクロッ
クモード選択ビット (SYCC2:SCS[2:0]) が "110B" に設定された直後 ,
メイン CR クロックモードに遷移します。
(9)
サブ CR クロック
(1) および (2) と同様
(10)
(11)
サブクロック
(3) および (4) と同様
(12)
(13)
サブ CR
クロック
(14)
(15)
(16)
システムクロック制御レジスタのクロックモード選択ビット
(SYCC:SCS[2:0]) を "110B" に設定すると , デバイスはメイン CR ク
ロック発振安定待ち時間の経過を待ってからメイン CR クロックモー
メイン CR クロック /
ドに遷移します。
メイン CR PLL
システムクロック制御レジスタのクロックモード選択ビット
クロック
(SYCC:SCS[2:0]) を "111B" に設定すると , デバイスはメイン CR PLL
クロック発振安定待ち時間の経過を待ってからメイン CR PLL クロッ
クモードに遷移します。
システムクロック制御レジスタのクロックモード選択ビット
(SYCC:SCS[2:0]) を "010B" に設定すると , デバイスはメインクロック
メインクロック
発振安定待ち時間の経過を待ってからメインクロックモードに遷移し
ます。
サブクロック
(3) および (4) と同様
メイン CR クロック /
メイン CR PLL
(13) と同様
クロック
(18) サブクロック メインクロック
(14) と同様
(19)
サブ CR クロック
(1) および (2) と同様
(20)
(17)
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89
第 6 章 クロック制御部
6.10 低消費電力モード ( スタンバイモード ) の
動作
6.10
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低消費電力モード ( スタンバイモード ) の動作
スタンバイモードには , スリープモード , ストップモード , タイムベースタイマモー
ド , 時計モードの 4 種類があります。
■ スタンバイモードの遷移と復帰の概要
スタンバイモードには , スリープモード , ストップモード , タイムベースタイマモード ,
時計モードの 4 種類があります。スタンバイ制御レジスタ (STBC) の設定によって , デ
バイスはスタンバイモードに遷移します。
スタンバイモードの解除は , 割込みまたはリセットにより行われます。通常動作に遷移
する前に , デバイスは必要に応じて自動的に発振安定待ち時間の経過を待ちます。
リセットによりクロックモードがスタンバイモードから復帰する場合は , デバイスは
メイン CR クロックモードに戻ります。割込みによりクロックモードがスタンバイモー
ドから復帰する場合は , スタンバイモードに遷移する前にデバイスは元のクロック
モードに復帰します。
■ スタンバイモード時の端子の状態
スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) によって , ストップモード ,
タイムベースタイマモード , または時計モード時の I/O ポートまたは周辺機能端子の状
態を直前の状態保持 , または周辺機能端子をハイインピーダンスに設定できます。
スタンバイモード時のすべての端子の状態については , 「付録 D 端子状態」を参照し
てください。
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6.10.1
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6.10 低消費電力モード ( スタンバイモード ) の
動作
スタンバイモード使用上の注意
スタンバイ制御レジスタ (STBC) をスタンバイモードに設定した場合でも , 周辺機能
から割込み要求が発生しているときには , スタンバイモードに遷移しません。デバ
イスが割込みに反応してスタンバイモードから通常動作状態へ復帰する場合は , 割
込み要求が受け付けられるかどうかによって復帰後の動作が異なります。
■ スタンバイモード設定を行う命令の直後に NOP 命令を 3 命令以上入れてください。
スタンバイ制御レジスタに設定した後 , デバイスはスタンバイモードへ移行するまで
に 4 マシンクロック周期が必要となります。その間 CPU はプログラムを実行します。
スタンバイモードへの遷移時にプログラムの実行を回避するためには , NOP 命令を 3
命令以上入れてください。
デバイスがスタンバイモードへ遷移するように設定した命令の後に , NOP 以外の命令
を配置してもデバイスは正常に動作します。その場合 , 下記の 2 つのイベントが起こり
得ます。スタンバイモード解除後に実行するはずの命令がスタンバイモードへ遷移す
る前に実行されることがあります。次に , デバイスが命令実行の途中でスタンバイモー
ドに入り , スタンバイモード解除後に同じ命令の実行が再開されることもあります (命
令実行サイクル数の増加 ) 。
■ スタンバイモード設定前にクロックモードの遷移が完了していることを確認して
ください。
スタンバイモードの設定前に , システムクロック制御レジスタにおけるクロックモード
モニタビット (SYCC:SCM[2:0]) とクロックモード選択ビット (SYCC:SCS[2:0]) の値を比
較して , クロックモードの遷移が完了していることを確認してください。
■ 割込み要求によりスタンバイモードへの遷移が抑止されることがあります。
スタンバイモードの設定を行う時に割込みレベルが "11B" より強い割込み要求が発生
していると , デバイスはスタンバイ制御レジスタへの書込みを無視し , 設定されたスタ
ンバイモードへの遷移はしないで命令の実行を続けます。割込み要求の処理後にもデ
バイスはスタンバイモードへ遷移しません。
CPU のコンディションコードレジスタにおける割込み許可フラグ (CCR:I) および割込
みレベルビット (CCR:IL1, IL0) によって割込みが禁止されている場合にも , 同様の動
作が実行されます。
■ スタンバイモードは CPU が割込みを受け付けない場合も解除されます。
スタンバイモード中に割込みレベルが "11B" より強い割込み要求が発生すると , デバイ
スは CPU のコンディションコードレジスタ (CCR) における割込み許可フラグ (CCR:I) , お
よび割込みレベルビット (CCR:IL1, IL0) の設定に関係なくスタンバイモードから解除
されます。
スタンバイモードからの解除後 , CPU のコンディションコードレジスタ (CCR) の設定
により割込みを受け付けられる状態のときは , デバイスは割込みを処理します。もし
CCR の設定が割込みを受け付けられない場合 , デバイスはスタンバイモードに遷移す
る前に実行した次の命令から実行を再開します。
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第 6 章 クロック制御部
6.10 低消費電力モード ( スタンバイモード ) の
動作
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■ デバイスがスタンバイモードに移行してもフラッシュメモリの動作が継続できま
す。
デバイスがスタンバイモードに移行した直後 , フラッシュメモリは自動的に禁止され
ます。デバイスがスタンバイモードに移行してもフラッシュメモリの動作を継続させ
るには, スタンバイ制御レジスタ(STBC)のストップビット(STP), スリープビット(SLP)
または時計ビット (TMD) を "1" に設定する前に , スタンバイ制御レジスタ 2 のディー
プスタンバイ制御ビット (STBC2:DSTBYX) を "0" に設定してください。
■ ディープスタンバイモードで必ずフラッシュメモリからプログラムを実行する必
要があります。
RAM からプログラムを実行する場合 , STBC2 レジスタの DSTBYX ビットを "1" に設
定してから , STBC レジスタを使ってデバイスをディープスタンバイモードに遷移させ
てください。
フラッシュメモリからプログラムを実行する場合 , DSTBYX ビットを "1" に設定する
必要がありません。
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6.10 低消費電力モード ( スタンバイモード ) の
動作
■ スタンバイモードの状態遷移図 ( ディープスタンバイモードを禁止したとき )
図 6.10-1 にスタンバイモードの状態遷移図 ( ディープスタンバイモードを禁止したと
き ) を示します。
図 6.10-1 スタンバイモードの状態遷移図 ( ディープスタンバイモードを禁止したとき )
電源投入
各ステートでリセット発生
リセット状態
<1>
メインCRクロック
発振安定待ち時間
(3)
ストップモード
メインクロック/
メインCRクロック/
メインCR PLLクロック/
サブクロック/
サブCRクロック
発振安定待ち時間
(4)
(7)
通常動作
(RUN状態)
(5)
(8)
時計モード
(1)
(6)
タイムベース
タイマモード
表 6.10-1
(2)
スリープモード
ディープスタンバイモード禁止時の状態遷移表 ( スタンバイモードへの遷移と解除 )
状態遷移
説明
リセット後 , デバイスがメイン CR クロックモードに遷移します。
<1> リセット状態後の通常動作 パワーオンリセット , ウォッチドッグリセット , ソフトウェアリセット , 外部
リセットの場合 , デバイスは常にサブ CR クロックとメイン CR クロック発
振安定待ち時間の経過を待ちます。
(1)
スリープモード
スタンバイ制御レジスタのスリープビット (STBC:SLP) に "1" を書き込むと ,
デバイスはスリープモードに遷移します。
(2)
デバイスは周辺機能からの割込みにより RUN 状態に復帰します。
(3)
スタンバイ制御レジスタのストップビット (STBC:STP) に "1" を書き込むと ,
デバイスはストップモードに遷移します。
ストップモード
(4)
(5)
(6)
メインクロックモードまたはメイン CR クロックモード中のスタンバイ制御
タイムベースタイマモード レジスタ (STBC:TMD) の時計ビットに "1" を書き込むと , デバイスはタイム
ベースモードに遷移します。
(7)
(8)
外部割込みにより , 現在のクロックモードに応じて必要な発振安定待ち時間
の経過を待ってからデバイスは RUN 状態に復帰します。
時計モード
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サブクロックモードまたはサブ CR クロックモードのスタンバイ制御レジス
タの時計ビット (STBC:TMD) に "1" を書き込むと , デバイスは時計モードに
遷移します。
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第 6 章 クロック制御部
6.10 低消費電力モード ( スタンバイモード ) の
動作
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■ スタンバイモードの状態遷移図 ( ディープスタンバイモードを許可したとき )
図 6.10-2 にスタンバイモードの状態遷移図 ( ディープスタンバイモードを許可したと
き ) を示します。
図 6.10-2 スタンバイモードの状態遷移図 ( ディープスタンバイモードを許可したとき )
電源投入
各ステートでリセット発生
リセット状態
<1>
メインCRクロック
発振安定待ち時間
(3)
ストップモード
(4)
メインクロック/
メインCRクロック/
メインCR PLLクロック/
サブクロック/
サブCRクロック
発振安定待ち時間
(6)
(7)
通常動作
(RUN状態)
(8)
フラッシュリカバリ
待ち時間
(1)
(5)
フラッシュリカバリ
待ち時間
(2)
タイムベース
タイマモード
表 6.10-2
時計モード
フラッシュリカバリ
待ち時間
フラッシュリカバリ
待ち時間
スリープモード
ディープスタンバイモード許可時の状態遷移表 ( スタンバイモードへの遷移と解除 )
状態遷移
説明
リセット後 , デバイスがメイン CR クロックモードに遷移します。
<1> リセット状態後の通常動作 パワーオンリセット , ウォッチドッグリセット , ソフトウェアリセット , 外部
リセットの場合 , デバイスは常にサブ CR クロックとメイン CR クロック発
振安定待ち時間の経過を待ちます。
(1)
スリープモード
スタンバイ制御レジスタのスリープビット (STBC:SLP) に "1" を書き込むと ,
デバイスはスリープモードに遷移します。
(2)
周辺機能からの割込みにより , フラッシュリカバリ待ち時間の経過を待って
からデバイスは RUN 状態に復帰します。
(3)
スタンバイ制御レジスタのストップビット (STBC:STP) に "1" を書き込むと ,
デバイスはストップモードに遷移します。
ストップモード
(4)
外部割込みにより , 現在のクロックモードに応じて必要な発振安定待ち時間
の経過およびフラッシュリカバリ待ち時間の経過を待ってからデバイスは
RUN 状態に復帰します。
(5)
メインクロックモードまたはメイン CR クロックモード中のスタンバイ制御
レジスタ (STBC:TMD) の時計ビットに "1" を書き込むと , デバイスはタイム
ベースモードに遷移します。
タイムベースタイマモード
(6)
(7)
時計モード
(8)
94
周辺機能からの割込みにより , フラッシュリカバリ待ち時間の経過を待って
からデバイスは RUN 状態に復帰します。
サブクロックモードまたはサブ CR クロックモードのスタンバイ制御レジス
タの時計ビット (STBC:TMD) に "1" を書き込むと , デバイスは時計モードに
遷移します。
周辺機能からの割込みにより , フラッシュリカバリ待ち時間の経過を待って
からデバイスは RUN 状態に復帰します。
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6.10.2
第 6 章 クロック制御部
6.10 低消費電力モード ( スタンバイモード ) の
動作
スリープモード
スリープモードでは CPU とウォッチドッグタイマの動作は停止となります。
■ スリープモードの動作
スリープモードでは CPU とウォッチドッグタイマの動作クロックは停止となります。
CPU はデバイスがスリープモードへ遷移する直前に存在しているレジスタと RAM の
内容を保持して停止しますが , ウォッチドッグタイマを除く周辺機能は動作を続けま
す。
ハードウェアウォッチドッグタイマの場合 , 不揮発性レジスタ機能によってスタンバ
イモードが許可されたとき , スリープモードでサブ CR クロックは停止せず , ハード
ウェアウォッチドッグタイマは動作します。詳細は ,「第 22 章 不揮発性レジスタ (NVR)
の機能」を参照してください。
● スリープモードへの遷移
スタンバイ制御レジスタのスリープビット (STBC:SLP) を "1" に設定すると , デバイス
はスリープモードに入ります。
● スリープモードの解除
リセットまたは周辺機能からの割込みによって , デバイスはスリープモードから解除
されます。
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6.10 低消費電力モード ( スタンバイモード ) の
動作
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ストップモード
6.10.3
ストップモードでは , メインクロック , メイン CR クロック , メイン CR PLL クロッ
クおよびサブクロックは停止となります。
■ ストップモードの動作
ストップモードでは , メインクロック , メイン CR クロック , メイン CR PLL クロック ,
およびサブクロックは停止となります。このモードでは , デバイスはストップモードへ
遷移する直前にレジスタと RAM の内容を保持しつつ , 外部割込みと低電圧検出リセッ
トを除くすべての機能を停止します。
ハードウェアウォッチドッグタイマの場合 , 不揮発性レジスタ機能によってスタンバ
イモードが許可されたとき , ストップモードでサブ CR クロックは停止せず , ハード
ウェアウォッチドッグタイマは動作します。詳細は「第 22 章 不揮発性レジスタ (NVR)
の機能」を参照してください。
● ストップモードへの遷移
スタンバイ制御レジスタのストップビット (STBC:STP) に "1" を書き込むと , デバイス
はストップモードに入ります。このとき , スタンバイ制御レジスタの端子状態定設定
ビット (STBC:SPL) が "0" の場合 , 外部端子の状態は保持され , SPL ビットが "1" の場合
には外部端子の状態はハイインピーダンスになります ( プルアップ設定レジスタでプ
ルアップ抵抗を選択している端子はプルアップ状態になります ) 。
メインクロックモード , メイン CR クロックモードまたはメイン CR PLL クロックモー
ドの場合 , 割込みによるストップモード解除後にメインクロック発振安定 , メイン CR
クロック発振安定またはメイン CR PLL クロック発振安定を待っている間 , タイムベー
スタイマ割込み要求が発生することがあります。タイムベースタイマの割込みイン
ターバル時間がメインクロック発振安定待ち時間より短い場合 , ストップモードへ遷
移する前にタイムベースタイマからの割込み要求出力を禁止して , 予期せぬ割込みを
発生させないことを推奨します。
また , デバイスがサブクロックモードまたはサブ CR モードからストップモードへ遷移
する前に , 時計プリスケーラからの割込み要求出力を禁止することも推奨します。
● ストップモードの解除
ストップモードはリセットまたは外部割込みによって解除されます。どのクロック
モードも , スタンバイモードにおいて , ハードウェアウォッチドッグタイマか不揮発性
レジスタ機能によって許可された場合 , サブ CR クロックは停止せず , ウォッチドッグ
タイマおよび時計プリスケーラはストップモードで動作します。また , 時計プリスケー
ラからの割込みによりデバイスはストップモードから解除されます。詳細は , 「第 22
章 不揮発性レジスタ (NVR) の機能」を参照してください。
＜注意事項＞
デバイスが割込みによってストップモードから解除された場合 , 動作途中でストップモー
ドとなった周辺機能はストップモードに遷移した時点の動作から再開します。そのため ,
インターバルタイマにおける初回のインターバル時間などの周辺機能設定が不定になり
ます。デバイスをストップモードから解除した後は必要に応じて周辺機能を初期化してく
ださい。
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6.10.4
第 6 章 クロック制御部
6.10 低消費電力モード ( スタンバイモード ) の
動作
タイムベースタイマモード
タイムベースタイマモードではメインクロック発振 , サブクロック発振 , タイムベー
スタイマ , および時計プリスケーラのみ動作します。このモードでは CPU と周辺機
能の動作クロックは停止となります。
■ タイムベースタイマの動作
タイムベースタイマモードは , タイムベースタイマへのクロック供給を除きメインク
ロックの供給を停止させるモードです。このモードではデバイスはタイムベースタイ
マモードへ遷移する直前に存在しているレジスタと RAM の内容を保持しつつ , タイム
ベースタイマ , 外部割込みと低電圧検出リセットを除くすべての機能を停止します。
システムクロック制御レジスタ 2 のサブクロック発振許可ビットおよびサブ CR クロッ
ク発振許可ビット (SYCC2:SOSCE, SCRE) の設定により , それぞれサブクロック発振お
よびサブ CR クロック発振をそれぞれ許可または禁止できます。サブクロックが発振
する場合 , 時計プリスケーラが動作します。
ハードウェアウォッチドッグタイマの場合 , 不揮発性レジスタ機能によってスタンバ
イモードが許可されたとき, タイムベースタイマモードでサブCRクロックは停止せず,
ハードウェアウォッチドッグタイマは動作します。詳細は, 「第22章 不揮発性レジス
タ (NVR) の機能」 を参照してください。
● タイムベースタイマモードへの遷移
システムクロック制御レジスタのクロックモードモニタビット (SYCC:SCM[2:0]) が
"010B", "011B", "110B" または "111B" の場合 , スタンバイ制御レジスタの時計ビット
(STBC:TMD) に "1" を書き込むことによりデバイスはタイムベースタイマモードに遷
移します。
タイムベースタイマモードへの遷移はデバイスのクロックモードがメインクロック
モード , メイン CR クロックモードまたはメイン CR PLL クロックモードのときのみ可
能です。
デバイスがタイムベースタイマモードに遷移したとき , スタンバイ制御レジスタの端
子状態設定ビット (STBC:SPL) が "0" の場合 , 外部端子の状態を保持し , SPL ビットが
"1" の場合には外部端子の状態はハイインピーダンスになります ( プルアップ設定レジ
スタでプルアップ抵抗を選択している端子はプルアップ状態になります ) 。
● タイムベースタイマモードからの解除
リセット , タイムベースタイマ割込み , 外部割込みにより , デバイスはタイムベースタ
イマモードから解除されます。
システムクロック制御レジスタ 2(SYCC2) のサブクロック発振許可ビット (SOSCE) と
サブ CR クロック発振許可ビット (SCRE) の設定により , サブクロック発振およびサブ
CR クロック発振を許可または禁止できます。サブクロックが発振する場合 ,
時計プリスケーラからの割込みによりデバイスはタイムベースタイマモードから解除
されます。
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第 6 章 クロック制御部
6.10 低消費電力モード ( スタンバイモード ) の
動作
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＜注意事項＞
デバイスが割込みによってタイムベースタイマモードから解除された場合 , 動作途中でタ
イムベースタイマモードとなった周辺機能は , タイムベースタイマモードに遷移した時点
の動作から再開します。そのため , インターバルタイマにおける初回のインターバル時間
などの周辺機能設定が不定になります。デバイスをタイムベースタイマモードから解除し
た後は必要に応じて周辺機能を初期化してください。
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第 6 章 クロック制御部
6.10 低消費電力モード ( スタンバイモード ) の
動作
時計モード
6.10.5
時計モードではサブクロック , サブ CR クロック , および時計プリスケーラのみが動
作します。このモードでは CPU と周辺機能の動作クロックは停止となります。
■ 時計モードの動作
時計モードでは , デバイスは時計モードへ遷移する直前にレジスタと RAM の内容を保
持しつつ , デバイスは外部割込みと低電圧検出リセットを除くすべての機能を停止し
ます。
スタンバイモード中に , 不揮発性レジスタによってハードウェアウォッチドッグタイ
マが許可されていると , 時計モードでサブ CR クロックは停止せず , ハードウェア
ウォッチドッグタイマは動作します。詳細は , 「第 22 章 不揮発性レジスタ (NVR) の
機能」を参照してください。
● 時計モードへの遷移
システムクロック制御レジスタのシステムクロックモニタビット (SYCC:SCM[2:0]) が
"000B" または "100B"の場合, スタンバイ制御レジスタの時計ビット(STBC:TMD) に "1"
を書き込むことによりデバイスは時計モードに遷移します。
時計モードへの遷移はデバイスのクロックモードがサブクロックモード , またはサブ
CR クロックモードのときのみ遷移できます。
デバイスが時計モードに遷移したとき , スタンバイ制御レジスタの端子状態指定ビッ
ト (STBC:SPL) が "0" の場合 , 外部端子の状態を保持し , SPL ビットが "1" の場合には外
部端子の状態はハイインピーダンスになります ( プルアップ設定レジスタでプルアッ
プ抵抗を選択している端子はプルアップ状態になります ) 。
● 時計モードからの解除
リセット , 時計割込み , または外部割込みによりデバイスは時計モードから解除されま
す。
＜注意事項＞
デバイスが割込みによって時計モードから解除された場合 , 動作途中で時計モードとなっ
た周辺機能は , 時計モードに遷移した時点の動作から再開します。そのため , インターバ
ルタイマにおける初回のインターバル時間などの周辺機能設定が不定になります。デバイ
スを時計モードから解除した後は , 必要に応じて周辺機能を初期化してください。
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99
第 6 章 クロック制御部
6.11 クロック発振回路
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クロック発振回路
6.11
クロック発振回路はクロック発振端子に振動子を接続するか , またはクロック信号
を入力することによって内部クロックを生成します。
■ クロック発振回路
● 水晶振動子またはセラミック振動子の場合
図 6.11-1 のように水晶振動子またはセラミック振動子を接続してください。
図 6.11-1 水晶振動子とセラミック振動子の接続例
2系統クロック品
メインクロック
発振回路
X0
X1
C
C
1系統クロック品
サブクロック
発振回路
メインクロック
発振回路
X0A
X1A
C
C
X0
X1
C
C
● 外部クロックの場合
図 6.11-2 に示すように , 外部クロックを X0 端子に接続してください。X1 端子は開放
にしておくか , X0 端子の反転クロックを X1 端子に供給してください。( 本シリーズの
データシートを参照。) また , サブクロックを外部クロックから供給する場合 , 外部ク
ロックは X0A 端子に接続し , X1A 端子は開放にしてください。
図 6.11-2 外部クロックの接続例
2系統クロック品 (X1 開放)
メインクロック
発振回路
X0
X1
開放
100
2系統クロック品
サブクロック
発振回路t
X0A
X1A
メインクロック
発振回路
X0
X1
1系統クロック品
サブクロック
発振回路
X0A
開放
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X1A
開放
メインクロック
発振回路
X0
X1
開放
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6.12
第 6 章 クロック制御部
6.12 プリスケーラの概要
プリスケーラの概要
プリスケーラは , マシンクロック (MCLK) とタイムベースタイマから出力されるカウ
ントクロックより , 各種周辺機能へ供給するカウントクロックソースを生成します。
■ プリスケーラ
プリスケーラは CPU の動作するマシンクロック (MCLK) とタイムベースタイマから出
力されるカウントクロック (FCH/27, FCH/28, FCRH/26 または FCRH/27) より , 各種周辺機
能へ供給するカウントクロックソースを生成します。このカウントクロックソースは
プリスケーラで分周されたクロック , またはバッファされたクロックです。下記の周辺
機能はこのプリスケーラによって分周されたクロック周波数をカウントクロックソー
スとして使用しています。
なお , 本プリスケーラには制御用のレジスタはなく , マシンクロック (MCLK) およびタ
イムベースタイマのカウントクロック (FCH/27, FCH/28, FCRH/26 または FCRH/27) にて常
に動作します。
• 8/16 ビット複合タイマ
• 8/10 ビット A/D コンバータ
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101
第 6 章 クロック制御部
6.13 プリスケーラの構成
MB95560H/570H/580H シリーズ
プリスケーラの構成
6.13
図 6.13-1 に , プリスケーラのブロックダイヤグラムを示します。
■ プリスケーラのブロックダイヤグラム
図 6.13-1 プリスケーラのブロックダイヤグラム
プリスケーラ
MCLK/2
MCLK/4
カウンタ値
MCLK(マシンクロック)
MCLK/8
5ビット
カウンタ
出力制御回路
タイムベースタイマから
FCH/27
FCRH/26
あるいは
FCH/28
カウンタ
FCRH/27
各周辺機能へ
カウントクロック
を供給する
MCLK/16
MCLK/32
FCH/27 あるいは FCRH/26
FCH/28 あるいは FCRH/27
MCLK: マシンクロック(内部動作周波数)
• 5 ビットカウンタ
本カウンタは , マシンクロック (MCLK) をカウントし , 出力制御回路へカウンタ値
を出力します。
• 出力制御回路
本回路は , 5 ビットカウンタ値に基づき , マシンクロック (MCLK) を 2 分周 , 4 分周 ,
8 分周 , 16 分周 , 32 分周したクロックを各周辺機能へ供給する回路です。この回路
はタイムベースタイマ (FCH/27, FCH/28, FCRH/26 または FCRH/27) からのクロックを
バッファリングして各周辺機能へ供給します。
■ 入力クロック
プリスケーラはマシンクロック , またはタイムベースタイマの出力クロックを入力ク
ロックとして使用します。
■ 出力クロック
プリスケーラは 8/16 ビット複合タイマおよび 8/10 ビット A/D コンバータにクロック
を供給しています。
102
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第 6 章 クロック制御部
6.14 プリスケーラの動作
MB95560H/570H/580H シリーズ
6.14
プリスケーラの動作
プリスケーラは , 各周辺機能へ供給するカウントクロックソースを生成します。
■ プリスケーラの動作
プリスケーラは , マシンクロック (MCLK) を分周して生成される周波数のクロック , お
よびタイムベースタイマ (FCH/27, FCH/28, FCRH/26 または FCRH/27) のバッファ信号から
カウントクロックソースを生成し , 各周辺機能へ供給します。このプリスケーラはマシ
ンクロックとタイムベースタイマからのクロックが供給されている間は動作を継続し
ます。
表 6.14-1 と表 6.14-2 にプリスケーラの生成するカウントクロックソースを示します。
表 6.14-1
プリスケーラの生成するカウントクロックソース (FCH)
カウントクロック
ソース周波数
MCLK/2
5 MHz
周波数
(FCH = 32 MHz,
MCLK = 16 MHz)
周波数
(FCH = 32.5 MHz,
MCLK = 16.25 MHz)
8 MHz
8.125 MHz
MCLK/4
2.5 MHz
4 MHz
4.0625 MHz
MCLK/8
1.25 MHz
2 MHz
2.0313 MHz
MCLK/16
0.625 MHz
1 MHz
1.0156 MHz
MCLK/32
0.3125 MHz
0.5 MHz
0.5078 MHz
/27
156.25 kHz
250 kHz
253.9 kHz
FCH/28
78.125 kHz
125 kHz
126.95 kHz
FCH
表 6.14-2
周波数
(FCH = 20 MHz,
MCLK = 10 MHz)
プリスケーラの生成するカウントクロックソース (FCRH)
カウントクロック
ソース周波数
周波数
(FCRH = 4 MHz,
MCLK = 4 MHz)
周波数
(FCRH = 8 MHz,
MCLK = 8 MHz)
周波数
(FCRH = 10 MHz,
MCLK = 10 MHz)
周波数
(FCRH = 12.5 MHz,
MCLK = 12.5 MHz)
MCLK/2
2 MHz
4 MHz
5 MHz
6.25 MHz
MCLK/4
1 MHz
2 MHz
2.5 MHz
3.125 MHz
MCLK/8
500 kHz
1 MHz
1.25 MHz
1.5625 MHz
MCLK/16
250 kHz
0.5 MHz
0.625 MHz
0.78125 MHz
MCLK/32
125 kHz
0.25 MHz
0.3125 MHz
0.390625 MHz
FCRH
/26
62.5 kHz
125 kHz
156.25 kHz
195.3125 kHz
FCRH
/27
31.25 kHz
62.5 kHz
78.125 kHz
97.65625 kHz
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103
第 6 章 クロック制御部
6.15 プリスケーラ使用上の注意
6.15
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プリスケーラ使用上の注意
プリスケーラ使用上の注意を示します。
プリスケーラは , マシンクロックとタイムベースタイマから発生するクロックにより
動作し , これらのクロックが供給されている間は動作を継続します。したがって , 周辺
機能が起動した直後の動作は , プリスケーラの出力値に応じて , 周辺機能のクロック取
込みに , 最大 1 クロックリソース分の誤差が発生します。
図 6.15-1 周辺機能起動直後に発生するクロック取込み誤差
プリスケーラ
の出力
周辺機能起動
周辺機能側の
クロック取込み
周辺機能起動直後の
クロック取込み誤差
以下の周辺機能は , プリスケーラのカウント値の影響を受けます。
• 8/16 ビット複合タイマ
• 8/10 ビット A/D コンバータ
104
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第7章
リセット
リセットの動作について説明します。
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7.1
リセット動作
7.2
リセット要因レジスタ (RSRR)
7.3
リセット使用上の注意
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105
第 7 章 リセット
7.1 リセット動作
MB95560H/570H/580H シリーズ
リセット動作
7.1
リセット要因が発生すると , CPU は現在実行中の処理を直ちに中断してリセット解
除待ち状態になります。リセットが解除されると , CPU はフラッシュメモリから
モードデータとリセットベクタを読み出します ( モードフェッチ )。電源投入時 , ま
たはデバイスがサブクロックモード , サブ CR クロックモードおよびストップモード
のリセットから解除されると , CPU は発振安定待ち時間が経過した後にモード
フェッチを行います。
■ リセット要因
リセットには , 5 つのリセット要因があります。
表 7.1-1
リセット要因
リセット要因
リセット条件
外部リセット
外部リセット端子に "L" レベルを入力する。
スタンバイ制御レジスタのソフトウェアリセットビット (STBC:SRST) を
"1" に設定する。
ソフトウェアリセット
ウォッチドッグリセット
ウォッチドッグタイマのオーバフロー。
パワーオンリセット
電源の投入
低電圧検出リセット ( オプション )
供給電圧が検出電圧より低下する。
● 外部リセット
外部リセット端子 (RST) を "L" レベルにすることによって , 外部リセットを発生します。
外部から入力されたリセット信号は , 内部のノイズフィルタを通してマイコンの動作
クロックに非同期で受け付けられ , 内部回路を初期化するためにマシンクロックに同
期した内部リセット信号を発生します。したがって , 内部回路の初期化のためにマイコ
ンの動作クロックが必要です。ただし , 外部クロックで動作するためには , 外部クロッ
ク信号が入力されなけれなばいけません。外部端子 (I/O ポートおよび周辺機能を含む )
は非同期でリセットされます。また , 外部リセット入力には , パルス幅の標準値があり
ます。値が標準値を下回る場合は , リセット信号が受け付けられないことがあります。
なお , 規格値はデータシートに記載していますので , 規格値を満足するように外部のリ
セット回路を設計してください。
● ソフトウェアリセット
スタンバイ制御レジスタのソフトウェアリセットビット (STBC:SRST) を "1" に設定す
ることで , ソフトウェアリセットが発生します。
● ウォッチドッグリセット
ウォッチドッグタイマの起動後 , 所定時間にウォッチドッグタイマのクリアが行われ
ないときには , ウォッチドッグリセットが発生します。
106
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第 7 章 リセット
7.1 リセット動作
● パワーオンリセット
電源が投入されると , パワーオンリセットが発生します。
● 低電圧検出リセット ( オプション )
低電圧検出リセット回路は
MB95F562K/F563K/F564K/F572K/F573K/F574K/F582K/
F583K/F584K にのみあります。
低電圧検出リセット回路は , 電源電圧が定められた電圧より低下したときにリセット
を発生します。
低電圧検出リセットの論理機能はパワーオンリセットと同じです。本マニュアルにお
けるパワーオンリセットに関するすべての記述は , 低電圧検出リセットにも適応され
ます。
ただし , 低電圧検出リセット回路の LVD リセット電圧選択 ID レジスタ (LVDR) は低電
圧検出リセットによってはリセットされません。
低電圧検出リセットの詳細については「第 18 章 低電圧検出リセット回路」を参照し
てください。
■ リセット時間
ソフトウェアリセットまたはウォッチドッグリセットの場合, リセット時間は3つのマ
シンクロック周期から構成されます。1 つはリセット前に選択したマシンクロック周波
数のマシンクロック周期です。残りの 2 つは , リセット後の初期マシンクロック周波数
( メインクロック周波数の 1/32) の周期です。ただし , このリセット時間は RAM アクセ
ス中のリセットを抑止する RAM アクセス保護機能により , リセット前に選択した周波
数のマシンクロック周期によって延長されることがあります。また , メインクロック発
振安定スタンバイモードの場合 , 発振安定待ち時間分リセット時間はさらに延長され
ます。外部リセットおよびリセットの両方は RAM アクセス保護機能およびメインク
ロック発振安定待ち時間の影響を受けます。
パワーオンリセットおよび低電圧検出リセットの場合 , 発振安定待ち時間中は , リセッ
ト状態が継続します。
■ リセット出力
RST端子は, リセット入力機能が有効であり, かつリセット出力機能が有効である場合,
リセット中に "L" レベルを出力します。ただし , 外部リセットの場合はリセット端子に
は "L" レベルを出力する機能はありません。
リセット入力機能 , リセット出力機能設定については , 「第 23 章 クロックおよびリ
セット システム構成コントローラ」を参照してください。
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107
第 7 章 リセット
7.1 リセット動作
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■ リセット動作の概要
図 7.1-1 リセット動作フロー
ソフトウェアリセット
ウォッチドッグリセット
リセット中
RAMアクセス中
リセット抑止
パワーオンリセット/
低電圧検出リセット
外部リセット入力
RAMアクセス中
リセット抑止
サブCRクロックで動作中?
YES
サブCRクロックで動作中?
YES
NO
サブCRクロック
発振安定待ち時間
リセット状態
NO
サブCRクロック
発振安定待ち時間
リセット状態
外部リセット
解除?
サブCRクロック
発振安定待ち時間
リセット状態
NO
YES
メインCRクロック
発振安定待ち時間
モードフェッチ
モードデータ取込み
リセットベクタ取込み
リセットベクタが示すアドレスから
命令コードを取り込み, 命令を実行
通常動作
(Run 状態)
任意のリセットで , CPU はモードフェッチをメイン CR クロック発振安定待ち時間が
経過した後に実行します。
■ RAM 内容のリセットによる影響
リセットが発生した場合 , CPU は現在実行中の命令の動作を中断し , リセット状態にな
ります。ただし , RAM アクセス中は , RAM アクセスの保護のために RAM アクセスの
終了後にマシンクロックに同期して内部リセット信号を発生します。この機能は 2 バ
イトのデータの書込み中 , ワードデータの書込み動作がリセットにより割り込まれる
のを防止します。
108
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第 7 章 リセット
7.1 リセット動作
■ リセット中の端子の状態
リセットが発生すると I/O ポートまたは周辺機能端子は , リセット解除後ソフトウェア
による設定が行われるまで , ハイインピーダンスになります。
＜注意事項＞
デバイスの誤作動防止ため , リセット中はハイインピーダンスとなる端子に対してプル
アップ抵抗を接続してください。
リセット中の全端子の状態の詳細については「付録 D 端子状態」を参照してください。
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109
第 7 章 リセット
7.2 リセット要因レジスタ (RSRR)
MB95560H/570H/580H シリーズ
リセット要因レジスタ (RSRR)
7.2
リセット要因レジスタは , 発生したリセットの要因を示します。
■ リセット要因レジスタ (RSRR)
図 7.2-1 リセット要因レジスタ (RSRR)
アドレス
0009H
bit7
bit6
bit5
bit4
-
-
-
EXTS
R,W
R0/WX R0/WX R0/WX
SWR
0
1
HWR
0
1
PONR
0
1
WDTR
0
1
EXTS
0
1
R,W
R0/WX
X
110
bit3
bit2
WDTR PONR
R,W
R,W
bit1
bit0
初期値
HWR
R,W
SWR
R,W
000XXXXXB
ソフトウェアリセットフラグビット
書込み時
読出し時
書込み動作により
要因がソフトウェアリセット ビットは"0"になります。
ハードウェアリセットフラグビット
書込み時
読出し時
書込み動作により
要因がハードウェアリセット ビットは"0"になります。
パワーオンリセットフラグビット
書込み時
読出し時
書込み動作により
要因がパワーオンリセット ビットは"0"になります。
ウォッチドッグリセットフラグビット
書込み時
読出し時
書込み動作により
要因がウォッチドッグリセット ビットは"0"になります。
外部リセットフラグビット
読出し時
書込み時
書込み動作により
ビットは"0"になります。
要因が外部リセット
: リード/ライト可能 (読出し値は書込み値と異なります。）
: 読出し値は常に "0"です。このビットに値を書き込んでも動作に影響はありません。
: 未定義ビット
: 不定
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第 7 章 リセット
7.2 リセット要因レジスタ (RSRR)
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表 7.2-1
リセット要因レジスタ (RSRR) の各ビットの機能
ビット名
bit7
～
bit5
bit4
bit3
未定義ビット
機能
読出し値は常に "0" です。これらのビットに値を書き込んでも動作に影響はあり
ません。
EXTS:
このビットが "1" になると , 外部リセットが発生したことを示します。
外部リセットフラグ それ以外では , リセット発生前の値を保持します。
・読出し動作または書込み動作 (0 または 1) により , ビットは "0" になります。
ビット
WDTR:
このビットが "1" になると , ウォッチドッグリセットが発生したことを示します。
ウォッチドッグリ
それ以外では , リセット発生前の値を保持します。
セットフラグビット ・読出し動作または書込み動作 (0 または 1) により , ビットは "0" になります。
bit2
このビットが "1" になると , パワーオンリセット / 低電圧検出リセット ( オプショ
ン ) が発生したことを示します。
PONR:
それ以外では , リセット発生前の値を保持します。
パワーオンリセット
・低電圧検出リセット機能は MB95F562K/F563K/F564K/F572K/F573K/F574K/
フラグビット
F582K/F583K/F584K にのみあります。
・読出し動作または書込み動作 (0 または 1) により , ビットは "0" になります。
bit1
HWR:
ハードウェアリセッ
トフラグビット
bit0
このビットが "1" になると , ソフトウェアリセットが発生したことを示します。
ハードウェアリセット ( 外部リセット , ウォッチドッグリセット , パワーオンリ
SWR:
セット , 低電圧検出リセット ) が発生した場合は , リセット発生前の値を保持しま
ソフトウェアリセッ
す。
トフラグビット
・読出し動作 , 書込み動作 (0 または 1) またはパワーオンリセットにより , ビットは
"0" になります。
このビットが "1" になると , ソフトウェアリセット以外のリセットが発生したこ
とを示します。したがって , bit2 ～ bit4 のいずれかのビットが "1" になると , この
ビットも "1" になります。
ソフトウェアリセットが発生した場合は , リセット発生前の値を保持します。
・読出し動作または書込み動作 (0 または 1) により , ビットは "0" になります。
＜注意事項＞
リセット要因レジスタを読み出すとその内容がクリアされるため , レジスタの内容を演算
に使用する前に RAM に保存してください。
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111
第 7 章 リセット
7.2 リセット要因レジスタ (RSRR)
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■ リセット要因レジスタ (RSRR) の状態
表 7.2-2
リセット要因レジスタの状態
リセット要因
EXTS
WDTR
PONR
HWR
SWR
パワーオンリセット
×
×
1
1
0
低電圧検出リセット ( オプション )
×
×
1
1
0
ソフトウェアリセット
1
ウォッチドッグリセット
1
外部リセット
1
1
1
フラグセット
1:
:
×:
前の状態を保持
不定
EXTS: このビットが "1" に設定されたときには , 外部リセットが発生したことを示し
ています。
WDTR: このビットが "1" に設定されたときには , ウォッチドッグリセットが発生した
ことを示しています。
PONR: このビットが "1" に設定されたときには , パワーオンリセットまたは低電圧検
出リセット ( オプション ) が発生したことを示しています。
HWR:
このビットが"1"に設定されたときには, 外部リセット, ウォッチドッグリセッ
ト , パワーオンリセット , 低電圧検出リセット ( オプション ) のリセットのう
ちの 1 つが発生したことを示しています。
SWR:
このビットが "1" に設定されたときには , ソフトウェアリセットが発生したこ
とを示しています。
112
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7.3
第 7 章 リセット
7.3 リセット使用上の注意
リセット使用上の注意
リセット使用上の注意を示します。
■ リセット使用上の注意
● リセットの要因によるレジスタおよびビットの初期化について
リセットが発生しても , 初期化されないレジスタやビットがあります。
• リセット要因の種類により, リセット要因レジスタ(RSRR)のどのビットを初期化す
るか決定されます。
• クロック制御部の発振安定待ち時間設定レジスタ (WATR) はパワーオンリセットに
よってのみ初期化されます。
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113
第 7 章 リセット
7.3 リセット使用上の注意
114
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第8章
割込み
割込みについて説明します。
8.1
MN702-00006-5v0-J
割込み
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115
第 8 章 割込み
8.1 割込み
8.1
MB95560H/570H/580H シリーズ
割込み
割込みについて説明します。
■ 割込みの概要
New 8FX ファミリには , 周辺機能に関連する 24 本の割込み要求入力があり , それぞれ
独立に割込みレベルを設定できます。
周辺機能で割込み要求が発生した場合 , この割込み要求は割込みコントローラに出力
されます。割込みコントローラは , その割込み要求の割込みレベルを判定し , CPU に割
込みの発生を伝えします。CPU は割込み受付け状態に従って割込み動作を行います。
割込み要求によりデバイスはスタンバイモードから解除され , 命令実行を再開します。
■ 周辺機能からの割込み要求
表 8.1-1 に , 各周辺機能の割込み要求を示します。CPU が割込み要求を受け付けると ,
割込み要求に対応する割込みベクタテーブルアドレスを分岐先アドレスとして , 割込
み処理ルーチンへ分岐します。
各割込み要求の割込み処理優先順位は , 割込みレベル設定レジスタ (ILR0 ～ ILR5) によ
り , 割込み処理の優先順位を 4 段階に設定できます。
割込み処理ルーチンで割込みが処理されている間 , 同一 , またはそれ以下のレベルの割
込み要求が発生した場合は , 現在の割込みサービスルーチンが終了した後に , 処理が実
行されます。また , 複数の割込み要求が同一割込みレベルに設定された場合 , IRQ00 が
最優先順位になります。
116
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第 8 章 割込み
8.1 割込み
MB95560H/570H/580H シリーズ
表 8.1-1
割込み要求と割込みベクタ
ベクタテーブルのアドレス
上位
下位
割込みレベル設定
レジスタのビット 名
IRQ00
FFFAH
FFFBH
L00 [1:0]
IRQ01
FFF8H
FFF9H
L01 [1:0]
IRQ02
FFF6H
FFF7H
L02 [1:0]
IRQ03
FFF4H
FFF5H
L03 [1:0]
IRQ04
FFF2H
FFF3H
L04 [1:0]
割込み要求
IRQ05
FFF0H
FFF1H
L05 [1:0]
IRQ06
FFEEH
FFEFH
L06 [1:0]
IRQ07
FFECH
FFEDH
L07 [1:0]
IRQ08
FFEAH
FFEBH
L08 [1:0]
IRQ09
FFE8H
FFE9H
L09 [1:0]
IRQ10
FFE6H
FFE7H
L10 [1:0]
IRQ11
FFE4H
FFE5H
L11 [1:0]
IRQ12
FFE2H
FFE3H
L12 [1:0]
IRQ13
FFE0H
FFE1H
L13 [1:0]
IRQ14
FFDEH
FFDFH
L14 [1:0]
IRQ15
FFDCH
FFDDH
L15 [1:0]
IRQ16
FFDAH
FFDBH
L16 [1:0]
IRQ17
FFD8H
FFD9H
L17 [1:0]
IRQ18
FFD6H
FFD7H
L18 [1:0]
IRQ19
FFD4H
FFD5H
L19 [1:0]
IRQ20
FFD2H
FFD3H
L20 [1:0]
IRQ21
FFD0H
FFD1H
L21 [1:0]
IRQ22
FFCEH
FFCFH
L22 [1:0]
IRQ23
FFCCH
FFCDH
L23 [1:0]
同一レベルの割込み要求の
優先順位 ( 同時発生時 )
高い
低い
割込み要因については , 「付録 B 割込み要因のテーブル」を参照してください。
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117
第 8 章 割込み
8.1 割込み
8.1.1
MB95560H/570H/580H シリーズ
割込みレベル設定レジスタ (ILR0 ～ ILR5)
割込みレベル設定レジスタ (ILR0 ～ ILR5) には , 各周辺機能からの割込み要求に対
応した 2 ビットのデータが 24 組が割り当てられています。これら 2 ビットのデータ
( 割込みレベル設定ビット ) を使用して , 割込み要求の割込みレベルを設定します。
■ 割込みレベル設定レジスタ (ILR0 ～ ILR5) の構成
図 8.1-1 割込みレベル設定レジスタの構成
レジスタ
ILR0
アドレス
00079H
bit7
bit6
L03[1:0]
bit5
bit4
L02[1:0]
bit3
bit2
L01[1:0]
bit1
bit0
L00[1:0]
初期値
R/W 11111111B
ILR1
0007AH
L07[1:0]
L06[1:0]
L05[1:0]
L04[1:0]
R/W 11111111B
ILR2
0007BH
L11[1:0]
L10[1:0]
L09[1:0]
L08[1:0]
R/W 11111111B
ILR3
0007CH
L15[1:0]
L14[1:0]
L13[1:0]
L12[1:0]
R/W 11111111B
ILR4
0007DH
L19[1:0]
L18[1:0]
L17[1:0]
L16[1:0]
R/W 11111111B
ILR5
0007EH
L23[1:0]
L22[1:0]
L21[1:0]
L20[1:0]
R/W 11111111B
割込みレベル設定レジスタは, 各割込み要求に対し2ビットずつのデータを割り当てら
れています。これらレジスタの割込みレベル設定ビットの値が , 割込み処理における割
込み要求の優先順位を表します。( 割込みレベル：0 ～ 3)
割込みレベル設定ビットは , コンディションコードレジスタ (CCR: IL1, IL0) の割込み
レベルビットと比較されます。
割込み要求の割込みレベル 3 を設定した場合 , CPU は割込み要求を受け付けません。
表 8.1-2 に , 割込みレベル設定ビットと割込みレベルとの関係を示します。
表 8.1-2
割込みレベル設定ビットと割込みレベルとの関係
00
割込みレベル
0
01
1
10
2
11
3
LXX[1:0]
優先順位
高い
低い ( 割込みなし )
XX:00 ～ 23 割込み要求の番号
メインプログラム実行中は , コンディションコードレジスタの割込みレベルビット
(CCR: IL1, IL0) は , "11B" です。
118
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8.1.2
第 8 章 割込み
8.1 割込み
割込み動作時の処理
周辺機能により割込み要求が発生すると , 割込みコントローラはその割込み要求の
割込みレベルを CPU に通知します。CPU が割込みを受け付けられる状態になって
いると , 現在実行中のプログラムを一時中断し , 割込み処理ルーチンを実行します。
■ 割込み動作時の処理
割込み処理の手順は , 周辺機能の割込み要因発生 , メインプログラムの実行 , 割込み要
求フラグビットの設定 , 割込み要求許可ビットの判定 , 割込みレベル (ILR0 ～ ILR5 お
よび CCR:IL1, IL0) の判定 , 同一割込みレベルの同時要求の確認 , 割込み許可フラグ
(CCR:I) の判定 , という順で行われます。
図 8.1-2 に割込み動作時の処理を示します。
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119
第 8 章 割込み
8.1 割込み
MB95560H/570H/580H シリーズ
図 8.1-2 割込み動作時の処理
内部データバス
コンディションコードレジスタ(CCR)
I
CPU
IL
チェック
(7)
比較器
(5)
START
ストップモード解除
スリープモード解除
タイムベースタイマモード/
時計モード解除
RAM
(1) 周辺リソースの初期化
割込み要求フラグ
周辺リソースの
割込みあり?
NO
YES
(3)
周辺リソースの
割込み要求出力は許可されて
いるか?
NO
AND
割込み要求許可
(3)
(4)
レベル比較器
(6)
各周辺リソース
(4)
割込み
コント
ローラ
YES
割込みの優先順位を判定し
該当レベルをCPUへ転送
(5)
該当レベルとPS内の
ILビットを比較
該当レベル
がILより強い?
YES
NO
(2)
Iフラグ=1?
メインプログラム
の実行
YES
NO
割込みサービスルーチン
割込み要求クリア
(7)
PCとPSをスタックに退避
PCとPSを復帰
割込み処理の実行
(6)
RETI
120
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PC←割込みベクタ
PS内のILの更新
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第 8 章 割込み
8.1 割込み
(1) リセット直後は , すべての割込み要求は禁止状態になっています。周辺機能の初期
化プログラムで , 割込みを発生する各周辺機能を初期化して , 該当する割込みレベ
ル設定レジスタ (ILR0 ～ ILR5) に割込みレベルを設定してから周辺機能を動作させ
ます。割込みレベルは , 0, 1, 2, 3 のいずれかを設定できます。レベル 0 が最も優先
され , レベル 1 がその次に優先されます。周辺機能にレベル 3 を設定した場合は ,
該当する周辺機能の割込みは禁止されます。
(2) メインプログラム ( 多重割込みの場合は , 割込み処理ルーチン ) を実行します。
(3) 周辺機能で割込み要因が発生したとき , 周辺機能の割込み要求フラグビットが "1"
に設定されます。このとき , 周辺機能の割込み要求許可ビットが許可されていると ,
割込み要求が割込みコントローラへ出力されます。
(4) 割込みコントローラは , 各周辺機能からの割込み要求を常に監視しており , 現在発
生している割込み要求の割込みレベルの中から , 最も優先された割込みレベルを
CPU に伝達します。このとき , 同一の割込みレベルで同時に要求があった場合の
優先順位も , 割込みコントローラにて比較されます。
(5) CPU は受け取った割込みレベルがコンディションコードレジスタの割込みレベル
ビット (CCR:IL1, IL0) に設定されているレベルより優先度が高い ( 割込みレベル番
号が低い ) 場合 , CPU は割込み許可フラグ (CCR:I) の内容をチェックし , 割込み許
可 (CCR:I=1) になっていれば割込みを受け付けます。
(6) CPU は , プログラムカウンタ (PC) およびプログラムステータス (PS) の内容をスタッ
クに退避し , 該当する割込みベクタテーブルアドレスから割込み処理ルーチンの先
頭アドレスを取り込み , コンディションコードレジスタの割込みレベルビット
(CCR:IL1, IL0) の値を受け付けた割込みレベルの値に変更した後 , 割込み処置ルー
チンを実行しはじめます。
(7) CPU は最後に , RETI 命令を実行し , スタックに退避しておいたプログラムカウンタ
(PC) およびプログラムステータス (PS) の値を復帰して , 割込みの直前に実行した命
令の次の命令から処理を実行します。
＜注意事項＞
周辺機能の割込み要求フラグビットは , 割込み要求が受け付けられても自動的には "0" に
なりません。したがって , 割込み処理ルーチンでプログラム ( 割込み要求ビットフラッグ
への "0" の書込み ) を使用して "0" にする必要があります。
低消費電力モード ( スタンバイモード ) は , 割込みによって解除されます。詳細は ,
「6.10 低消費電力モード ( スタンバイモード ) の動作」を参照してください。
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121
第 8 章 割込み
8.1 割込み
8.1.3
MB95560H/570H/580H シリーズ
多重割込み
周辺機能からの複数の割込み要求に対し , 割込みレベル設定レジスタ (ILR0 ～ ILR5)
に異なる割込みレベルを設定することにより , 多重割込みを行います。
■ 多重割込み
割込み処理ルーチン実行中に , 優先レベルの高い割込みレベルに設定された割込み要
求が発生すると , CPU は現在の割込み処理を中断して , 順位の優先される割込み要求を
受け付けます。割込み要求の割込みレベルは 0 ～ 3 まで設定できますが , レベル 3 に設
定した場合 , CPU は割込み要求を受け付けません。
[ 例：多重割込み ]
多重割込み処理の例として , タイマ割込みより外部割込みを優先させる場合を想定し ,
タイマ割込みのレベルを 2 に , 外部割込みレベルを 1 に設定します。このとき , タイマ
割込み処理中に外部割込みが発生すると , 図 8.1-3 に示す処理を行います。
図 8.1-3 多重割込みの例
メインプログラム
タイマ割込み処理
外部割込み処理
割込みレベル1
（CCR:IL1,IL0=01B）
割込みレベル2
（CCR:IL1,IL0=10B）
周辺リソース初期化 (1)
タイマ割込み発生（2）
（3）外部割込み発生
（4）外部割込み処理
中断
再開
メインプログラム再開（8）
（6）タイマ割込み処理
（5）外部割込み復帰
（7）タイマ割込み復帰
• タイマ割込み処理中 , コンディションコードレジスタの割込みレベルビット (CCR:
IL1, IL0) は , タイマ割込みに対応する割込みレベル設定レジスタ (ILR0 ～ ILR5) の
値と同じ値 ( 上記の例ではレベル 2) になります。このとき , タイマ割込みの割込み
レベル ( 上記の例ではレベル 1) より優先されるレベルの割込み要求が発生すると ,
その割込みが先に処理されます。
• タイマ割込み中に多重割込みを一時的に禁止したい場合は , コンディションコード
レジスタ (CCR:I) の割込み許可フラグを "0" にするか , または , 割込みレベルビット
(CCR:IL1, IL0) を "00B" にします。
• 割込み処理の終了後に割込み復帰命令 (RETI) が実行されると , プログラムカウンタ
(PC) およびプログラムステータス (PS) の値が復帰され , CPU は割り込まれたプログ
ラムを実行しはじめます。また , コンディションコードレジスタ (CCR) の値は , プ
ログラムステータス (PS) の値が復帰されることにより , 割込み前の値となります。
122
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第 8 章 割込み
8.1 割込み
MB95560H/570H/580H シリーズ
8.1.4
割込み処理時間
割込み要求の発生後に CPU が割込み処理ルーチンに移行するまでには , 割込み要求
が発生してから実行中の命令が終了するまでの時間と , 割込みハンドリング時間 ( 割
込み処理準備に要する時間 ) の合計時間を必要とします。割込み処理時間は , 最大
26 マシンクロック周期となります。
■ 割込み処理時間
割込み要求が発生して割込み処理ルーチンが実行される前に , CPU は , 割込み要求サン
プル待ち時間および割込みハンドリング時間が必要です。
● 割込み要求サンプル待ち時間
割込み要求が発生しているかどうかは , 各命令の最後のサイクルで割込み要求をサン
プリングして判断します。そのため , CPU は命令実行中には割込み要求を認識できま
せん。このサンプリング待ち時間は , 最も実行サイクルの長い DIVU 命令 (17 マシンク
ロック周期 ) の実行開始直後に割込み要求が発生した場合に最大となります。
● 割込みハンドリング時間
CPU は割込みを受け付けた後 , 以下の割込み処理準備を行うために , 9 マシンクロック
周期を必要します。
• プログラムカウンタ (PC) およびプログラムステータス (PS) の値をスタックに退避
する。
• 割込み処理ルーチンの先頭アドレス ( 割込みベクタ ) を PC に設定する。
• プログラムステータス (PS) 内の割込みレベルビット (PS:CCR:IL1, IL0) を更新する。
図 8.1-4 割込み処理時間
通常命令実行
割込みハンドリング
割込み処理ルーチン
CPUの動作
割込み待ち時間
割込み要求
サンプル待ち時間
割込みハンドリング時間
(9マシンクロック)
割込み要求発生
：命令最終サイクル,ここで割込み要求をサンプルする
最も実行サイクルの長い DIVU 命令 (17 マシンクロック周期 ) の実行開始直後に割込み
要求が発生した場合 , 割込み処理時間は 26 マシンクロック周期となります。
マシンクロック周期は , クロックモードおよびメインクロック速度の切換え ( ギア機能 )
によって変化します。詳細は , 「第 6 章 クロック制御部」を参照してください。
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123
第 8 章 割込み
8.1 割込み
8.1.5
MB95560H/570H/580H シリーズ
割込み処理時のスタック動作
割込み処理時のレジスタ内容の退避および復帰について説明します。
■ 割込み処理開始時のスタック動作
割込みが受け付けられると , CPU は現在のプログラムカウンタ (PC) およびプログラム
ステータス (PS) の内容を自動的にスタックに退避します。
図 8.1-5 に , 割込み処理開始時のスタック動作を示します。
図 8.1-5 割込み処理開始時のスタック動作
割込み直前
PS
0870H
PC
E000H
SP
0280H
割込み直後
アドレス メモリ
027CH
027DH
027EH
027FH
0280H
0281H
××H
××H
××H
××H
××H
××H
SP
PS
0870H
PC
E000H
027CH
アドレス メモリ
027CH
027DH
027EH
027FH
0280H
0281H
0 8
7 0
H
H
E 0 H
0 0 H
××H
××H
｝
｝
PS
PC
■ 割込みからの復帰時のスタック動作
CPU が割込み処理終了時に割込み復帰命令 (RETI) を実行すると , 最初にプログラムス
テータス (PS) の値 , 次いでプログラムカウンタ (PC) の値をスタックから復帰させます。
復帰するときの順序は 2 つの値をスタックに退避する順序とは逆の順序になります。復
帰後 , PS および PC は割込み処理開始直前の状態に戻ります。
＜注意事項＞
アキュムレータ (A) の値とテンポラリアキュムレータ (T) の値は自動的にスタックに退避
されないため , PUSHW および POPW 命令で A, T の値を退避 , 復帰させてください。
124
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第 8 章 割込み
8.1 割込み
MB95560H/570H/580H シリーズ
割込み処理のスタック領域
8.1.6
割込み処理の実行には , RAM 上のスタック領域を使用します。スタックポインタ
(SP) にはスタック領域の先頭アドレスがあります。
■ 割込み処理のスタック領域
スタック領域は , サブルーチンコール命令 (CALL) またはベクタコール命令 (CALLV)
を実行するときのプログラムカウンタ (PC) の退避や復帰 , PUSHW, POPW 命令による
一時的なレジスタ類の退避や復帰にも使われます。
• スタック領域は , データ領域とともに RAM 上に確保されます。
• スタックポインタ (SP) は , RAM アドレスの最大値を示すよう初期化し , データ領域
は , RAM アドレスの小さい方から配置してください。
図 8.1-6 に , 割込み処理のスタック領域の設定例を示します。
図 8.1-6 割込み処理のスタック領域の設定例
0000H
I/0
0080H
データ領域
RAM
0100H
汎用
レジスタ
0200H
スタック領域
SPの推奨設定値
(RAMアドレスの最大値が
0280Hの場合)
0280H
アクセス禁止
フラッシュ
メモリ
FFFFH
＜注意事項＞
スタック領域は , アドレス値の大きいほうから小さい方に向かって割込み , サブルーチン
コール , PUSHW 命令などにより使用されます。領域を開放する場合は , 小さい方から大
きい方に向かって , 復帰命令 (RETI, RET), POPW 命令などにより開放されます。多重割
込みやサブルーチンコールにより使用されるスタック領域のアドレス値が小さくなった
場合 , スタック領域をデータ領域や汎用レジスタ領域に重ねないでください。これら 2 つ
の領域にはほかのデータが保持されています。
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125
第 8 章 割込み
8.1 割込み
126
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第9章
I/O ポート
I/O ポートの機能と動作について説明します。
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9.1
I/O ポートの概要
9.2
ポート 0
9.3
ポート 1
9.4
ポート 6
9.5
ポート F
9.6
ポート G
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127
第 9 章 I/O ポート
9.1 I/O ポートの概要
9.1
MB95560H/570H/580H シリーズ
I/O ポートの概要
I/O ポートは , 汎用入出力端子を制御するときに使用します。
■ I/O ポートの概要
I/O ポートは , ポートデータレジスタ (PDR) によって , CPU からデータを出力したり ,
入力された信号を CPU に取り込んだりする機能があります。また , ポート方向レジス
タ (DDR) によって I/O 端子の入出力の方向をビット単位で任意に設定できます。
表 9.1-1 にポートレジスタ一覧を示します。
表 9.1-1
ポートレジスタ一覧 (MB95560H シリーズ )
リード / ライト
初期値
ポート 0 データレジスタ
PDR0
R, RM/W
00000000B
ポート 0 方向レジスタ
DDR0
R/W
00000000B
ポート 1 データレジスタ
PDR1
R, RM/W
00000000B
ポート 1 方向レジスタ
DDR1
R/W
00000000B
ポート 6 データレジスタ
PDR6
R, RM/W
00000000B
ポート 6 方向レジスタ
DDR6
R/W
00000000B
ポート F データレジスタ
PDRF
R, RM/W
00000000B
レジスタ名称
ポート F 方向レジスタ
DDRF
R/W
00000000B
ポート G データレジスタ
PDRG
R, RM/W
00000000B
ポート G 方向レジスタ
DDRG
R/W
00000000B
ポート 0 プルアップレジスタ
PUL0
R/W
00000000B
ポート 6 プルアップレジスタ
PUL6
R/W
00000000B
ポート G プルアップレジスタ
PULG
R/W
00000000B
A/D 入力禁止レジスタ ( 下位 )
AIDRL
R/W
00000000B
R/W
: リード / ライト可能 ( 読出し値は書込み値 )
R, RM/W : リード / ライト可能 ( 読出し値は書込み値と異なります。書込み値は , リード
モディファイライト (RMW) 系命令によって , 読み出されます。)
128
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第 9 章 I/O ポート
9.1 I/O ポートの概要
MB95560H/570H/580H シリーズ
表 9.1-2
ポートレジスタ一覧 (MB95570H シリーズ )
リード / ライト
レジスタ名称
初期値
ポート 0 データレジスタ
PDR0
R, RM/W
00000000B
ポート 0 方向レジスタ
DDR0
R/W
00000000B
ポート 1 データレジスタ
PDR1
R, RM/W
00000000B
ポート 1 方向レジスタ
DDR1
R/W
00000000B
ポート F データレジスタ
PDRF
R, RM/W
00000000B
ポート F 方向レジスタ
DDRF
R/W
00000000B
ポート 0 プルアップレジスタ
PUL0
R/W
00000000B
A/D 入力禁止レジスタ ( 下位 )
AIDRL
R/W
00000000B
R/W
: リード / ライト可能 ( 読出し値は書込み値 )
R, RM/W : リード / ライト可能 ( 読出し値は書込み値と異なります。書込み値は , リード
モディファイライト (RMW) 系命令によって , 読み出されます。)
表 9.1-3
ポートレジスタ一覧 (MB95580H シリーズ )
リード / ライト
初期値
ポート 0 データレジスタ
PDR0
R, RM/W
00000000B
ポート 0 方向レジスタ
DDR0
R/W
00000000B
ポート 1 データレジスタ
PDR1
R, RM/W
00000000B
ポート 1 方向レジスタ
DDR1
R/W
00000000B
ポート F データレジスタ
PDRF
R, RM/W
00000000B
ポート F 方向レジスタ
DDRF
R/W
00000000B
ポート G データレジスタ
PDRG
R, RM/W
00000000B
ポート G 方向レジスタ
DDRG
R/W
00000000B
ポート 0 プルアップレジスタ
PUL0
R/W
00000000B
ポート G プルアップレジスタ
PULG
R/W
00000000B
A/D 入力禁止レジスタ ( 下位 )
AIDRL
R/W
00000000B
レジスタ名称
R/W
: リード / ライト可能 ( 読出し値は書込み値 )
R, RM/W : リード / ライト可能 ( 読出し値は書込み値と異なります。書込み値は , リード
モディファイライト (RMW) 系命令によって , 読み出されます。)
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129
第 9 章 I/O ポート
9.2 ポート 0
9.2
MB95560H/570H/580H シリーズ
ポート 0
ポート 0 は , 汎用入出力ポートです。
汎用入出力ポートとしての機能を中心に説明します。
周辺機能の詳細については , それぞれの章を参照してください。
■ ポート 0 の構成
ポート 0 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 0 データレジスタ (PDR0)
• ポート 0 方向レジスタ (DDR0)
• ポート 0 プルアップレジスタ (PUL0)
• A/D 入力禁止レジスタ下位 (AIDRL)
130
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第 9 章 I/O ポート
9.2 ポート 0
MB95560H/570H/580H シリーズ
■ ポート 0 の端子
MB95560H シリーズは , ポート 0 に 8 本の入出力端子があります。
MB95570H シリーズは , ポート 0 に 3 本の入出力端子があります。
MB95580H シリーズは , ポート 0 に 7 本の入出力端子があります。
表 9.2-1 , 表 9.1-2, および表 9.1-3 にポート 0 の端子を示します。
表 9.2-1
端子名
ポート 0 の端子 (MB95560H シリーズ )
機能
兼用周辺機能
入出力形式
入力
出力
OD PU
P00/AN00
P00: 汎用入出力 AN00: アナログ入力
ヒステリシス / CMOS
アナログ
-
❍
P01/AN01
P01: 汎用入出力 AN01: アナログ入力
ヒステリシス / CMOS
アナログ
-
❍
INT02: 外部割込み入力
P02/INT02/
AN02/SCK P02: 汎用入出力 AN02: アナログ入力
SCK: LIN-UART のクロック入出力
ヒステリシス / CMOS
アナログ
-
❍
INT03: 外部割込み入力
P03/INT03/
AN03/SOT P03: 汎用入出力 AN03: アナログ入力
SOT:LIN-UART のデータ出力
ヒステリシス / CMOS
アナログ
-
❍
ヒステリシス / CMOS
アナログ
-
❍
INT05: 外部割込み入力
P05/INT05/
AN05/TO00 P05: 汎用入出力 AN05: アナログ入力
TO00: 8/16 ビット複合タイマ ch.0 出力
ヒステリシス / CMOS
アナログ
-
❍
INT06 : 外部割込み入力
P06/INT06/
P06: 汎用入出力
TO01
TO01: 8/16 ビット複合タイマ ch.0 出力
ヒステリシス
CMOS
-
❍
ヒステリシス
CMOS
-
❍
INT04: 外部割込み入力
AN04: アナログ入力
P04/INT04/
AN04/SIN/ P04: 汎用入出力 SIN: LIN-UART のデータ入力
EC0
EC0: 8/16 ビット複合タイマ ch.0 クロック入
力
P07/INT07
P07: 汎用入出力 INT07: 外部割込み入力
OD: オープンドレイン , PU: プルアップ
MN702-00006-5v0-J
FUJITSU SEMICONDUCTOR LIMITED
131
第 9 章 I/O ポート
9.2 ポート 0
表 9.2-2
端子名
MB95560H/570H/580H シリーズ
ポート 0 の端子 (MB95570H シリーズ )
機能
兼用周辺機能
入出力形式
入力
出力
OD PU
INT04: 外部割込み入力
P04/INT04/
AN04: アナログ入力
AN04/EC0 P04: 汎用入出力
EC0: 8/16 ビット複合タイマ ch.0 クロック入
力
P05/AN05/
TO00
P05: 汎用入出力
AN05: アナログ入力
TO00: 8/16 ビット複合タイマ ch.0 出力
INT06: 外部割込み入力
P06/INT06/
P06: 汎用入出力
TO01
TO01: 8/16 ビット複合タイマ ch.0 出力
ヒステリシス / CMOS
アナログ
-
❍
ヒステリシス / CMOS
アナログ
-
❍
ヒステリシス
-
❍
CMOS
OD: オープンドレイン , PU: プルアップ
表 9.2-3
端子名
ポート 0 の端子 (MB95580H シリーズ )
機能
兼用周辺機能
P01/AN01 P01: 汎用入出力 AN01: アナログ入力
入出力形式
入力
出力
OD PU
ヒステリシス /
CMOS
アナログ
-
❍
ヒステリシス / CMOS
アナログ
-
❍
ヒステリシス / CMOS
アナログ
-
❍
ヒステリシス /
CMOS
アナログ
-
❍
ヒステリシス /
CMOS
アナログ
-
❍
INT02: 外部割込み入力
P02/INT02/
AN02: アナログ入力
AN02/SCK P02: 汎用入出力
SCK: LIN-UART のクロック入出力
INT03: 外部割込み入力
P03/INT03/
P03: 汎用入出力 AN03: アナログ入力
AN03/SOT
SOT: LIN-UART のデータ出力
INT04: 外部割込み入力
AN04: アナログ入力
P04/INT04/
AN04/SIN/ P04: 汎用入出力 SIN: LIN-UART のデータ入力
EC0
EC0: 8/16 ビット複合タイマ ch.0 クロック入
力
INT05: 外部割込み入力
P05/INT05/
P05: 汎用入出力 AN05: アナログ入力
AN05/TO00
TO00: 8/16 ビット複合タイマ ch.0 出力
INT06: 外部割込み入力
P06/INT06/
P06: 汎用入出力
TO01
TO01: 8/16 ビット複合タイマ ch.0 出力
ヒステリシス
CMOS
-
❍
P07/INT07 P07: 汎用入出力 INT07: 外部割込み入力
ヒステリシス
CMOS
-
❍
OD: オープンドレイン , PU: プルアップ
132
FUJITSU SEMICONDUCTOR LIMITED
MN702-00006-5v0-J
第 9 章 I/O ポート
9.2 ポート 0
MB95560H/570H/580H シリーズ
■ ポート 0 のブロックダイヤグラム
図 9.2-1 P00 および P01 のブロックダイヤグラム
A/Dアナログ入力
プルアップ
0
1
PDRリード
端子
PDR
PDRライト
ビット操作命令時
内部 バ ス
DDRリード
DDR
DDRライト ストップ, 時計 (SPL=1)
PULリード
PUL
PULライト
AIDRリード
AIDR
AIDRライト
図 9.2-2 P02, P03 および P05 のブロックダイヤグラム
A/Dアナログ入力
周辺機能入力
周辺機能入力許可
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDRリード
1
PDR
端子
0
INT02, INT03,
INT05のみ
PDRライト
ビット操作命令時
内部バス
DDRリード
DDR
DDRライト
ストップ, 時計 (SPL=1)
PULリード
PUL
PULライト
AIDRリード
AIDR
AIDRライト
MN702-00006-5v0-J
FUJITSU SEMICONDUCTOR LIMITED
133
第 9 章 I/O ポート
9.2 ポート 0
MB95560H/570H/580H シリーズ
図 9.2-3 P04 のブロックダイヤグラム
A/Dアナログ入力
周辺機能入力
周辺機能入力許可
プルアップ
0
1
PDRリード
端子
PDR
PDRライト
INT04のみ
ビット操作命令時
内部バス
DDRリード
DDR
DDRライト
ストップ, 時計 (SPL=1)
PULリード
PUL
PULライト
AIDRリード
AIDR
AIDRライト
図 9.2-4 P06 のブロックダイヤグラム
周辺機能入力
周辺機能入力許可
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDRリード
1
PDR
端子
0
PDRライト
ビット操作命令時
内部バス
DDRリード
DDR
DDRライト
ストップ, 時計 (SPL=1)
PULリード
PUL
PULライト
134
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MN702-00006-5v0-J
MB95560H/570H/580H シリーズ
第 9 章 I/O ポート
9.2 ポート 0
図 9.2-5 P07 のブロックダイヤグラム
周辺機能入力
周辺機能入力許可
0
プルアップ
1
PDRリード
端子
PDR
PDRライト
内部バス
ビット操作命令時
DDRリード
DDR
DDRライト
ストップ, 時計 (SPL=1)
PULリード
PUL
PULライト
MN702-00006-5v0-J
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135
第 9 章 I/O ポート
9.2 ポート 0
9.2.1
MB95560H/570H/580H シリーズ
ポート 0 のレジスタ
ポート 0 に関するレジスタについて説明します。
■ ポート 0 のレジスタの機能
表 9.2-4 に , ポート 0 のレジスタの機能を示します。
表 9.2-4
レジスタ名
ポート 0 のレジスタの機能
データ
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が
"L" レベル
PDR の値が "0"
出力ポート時は , "L" レベルを出力
1
端子状態が
"H" レベル
PDR の値が "1"
出力ポート時は , "H" レベルを出力
PDR0
DDR0
PUL0
AIDRL
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
0
アナログ入力許可
1
ポート入力許可
表 9.2-5 に , ポート 0 の端子と各レジスタビットとの関係を示します。
表 9.2-5
ポート 0 におけるレジスタと端子との関係 (MB95560H シリーズ )
関連するレジスタのビットと端子との関係
端子名
PDR0
P07
P06
DDR0
bit7
bit6
-
-
PUL0
AIDRL
表 9.2-6
P05
P04
P03
P02
P01
P00
bit5
bit4
bit3
bit2
bit1
bit0
ポート 0 におけるレジスタと端子との関係 (MB95570H シリーズ )
関連するレジスタのビットと端子との関係
端子名
PDR0
P06
DDR0
bit6
PUL0
AIDRL
136
P05
P04
bit5
bit4
-
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第 9 章 I/O ポート
9.2 ポート 0
MB95560H/570H/580H シリーズ
表 9.2-7
ポート 0 におけるレジスタと端子との関係 (MB95580H シリーズ )
関連するレジスタのビットと端子との関係
端子名
PDR0
P07
P06
DDR0
bit7
bit6
-
-
PUL0
AIDRL
MN702-00006-5v0-J
P05
P04
P03
P02
P01
bit5
bit4
bit3
bit2
bit1
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137
第 9 章 I/O ポート
9.2 ポート 0
9.2.2
MB95560H/570H/580H シリーズ
ポート 0 の動作説明
ポート 0 の動作について説明します。
■ ポート 0 の動作
● 出力ポートとしての動作
• 端子に対応する DDR レジスタのビットを "1" に設定すると , その端子は出力ポート
になります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , その端子から PDR レジスタの値が外
部端子に出力されます。
• PDR レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出
力ポートとして設定した端子へ出力されます。
• PDR レジスタを読み出すと , PDR レジスタの値が読み出されます。
● 入力ポートとしての動作
• 端子に対応する DDR レジスタのビットを "0" に設定すると , その端子は入力ポート
になります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• アナログ入力兼用端子を入力ポートとして使用している時は , A/D 入力禁止レジス
タ下位 (AIDRL) の対応するビットを "1" に設定してください。
• PDR レジスタにデータを書き込むと , その値は出力ラッチに保持されますが , 入力
ポートとして設定した端子へは出力されません。
• PDR レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファ
イライト (RMW) 系命令を使って , PDR レジスタを読み出している場合は , PDR レ
ジスタの値を読み出します。
● 周辺機能出力端子としての動作
• 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると ,
その端子は , 周辺機能出力端子となります。
• 周辺機能出力を許可した場合でも, PDRレジスタによって端子の値を読み出せます。
したがって , PDR レジスタの読出し動作により , 周辺機能の出力値を読み出せます。
ただし , リードモディファイライト (RMW) 系命令を使って PDR レジスタを読み出
す場合には , PDR レジスタの値を読み出します。
● 周辺機能入力端子としての動作
• 端子を入力ポートとして設定するには , 周辺機能の入力端子に対応する DDR レジス
タのビットを "0" に設定します。
• アナログ入力兼用端子をその他の周辺機能入力端子として使用する場合は , 入力ポー
トの動作と同様に , その端子を入力ポートとして設定してください。
• 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDR レジ
スタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライ
ト (RMW) 系命令では , PDR レジスタの値を読み出します。
138
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MN702-00006-5v0-J
第 9 章 I/O ポート
9.2 ポート 0
MB95560H/570H/580H シリーズ
● リセット時の動作
CPU がリセットされると , DDR レジスタのすべてのビットが "0" に初期化され , ポー
ト入力が許可された状態になります。アナログ入力と兼用となる端子については , A/D
入力禁止レジスタ下位 (AIDRL) が "0" に初期化されるため , ポート入力は禁止された
状態になります。
● ストップモードおよび時計モードの動作
• スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が "1" に設定され , デバ
イスがストップモードもしくは時計モードに移行すると, DDRレジスタの値に関係
なく強制的に端子はハイインピーダンス状態になります。入力開放によるリークを
防ぐため入力は , 入力は "L" レベルに固定され , 遮断されます。ただし , 外部割込み
(MB95560H/580H シリーズの INT02 ～ INT07, MB95570H シリーズの INT04 と INT06)
による割込み入力が許可されている場合 , 入力可能になり入力は遮断されません。
• 端子状態設定ビットが "0" の場合は , ポート入出力または周辺機能入出力状態のま
まになり , 出力レベルは維持されます。
● アナログ入力端子としての動作
• アナログ入力端子に対応する DDR レジスタのビットに "0" を , AIDRL レジスタのそ
の端子に対応するビットに "0" を設定してください。
• ほかの周辺機能と兼用されている端子では , それらの周辺機能の出力を禁止してく
ださい。また , PUL レジスタの対応するビットを "0" に設定してください。
● 外部割込み入力端子としての動作
• 外部割込み入力端子に対応する DDR レジスタのビットを "0" に設定します。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子の値は常に外部割込み回路に入力されます。端子を割込み以外の機能に使用す
る場合は , その端子に対応する外部割込み機能を禁止にします。
● プルアップレジスタの動作
PUL レジスタのビットに "1" を設定すると , プルアップ抵抗は端子に内部接続されま
す。端子出力が "L" レベルのときは , PUL レジスタの値にかかわらずに , プルアップ抵
抗は切断されます。
表 9.2-8 に , ポート 0 の端子状態を示します。
表 9.2-8
動作状態
ポート 0 の端子状態
通常動作
スリープ
ストップ
時計
(SPL=0)
(SPL=0)
入出力ポート /
周辺機能入出力
端子状態
ストップ
時計
(SPL=1)
(SPL=1)
Hi-Z
( プルアップの設定は有効 )
入力遮断
( 外部割込み機能許可の場合 ,
外部割込み入力可能 )
リセット時
Hi-Z
入力不可 *
SPL : スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL)
Hi-Z : ハイインピーダンス
*: " 入力不可 " とは , 端子と隣接する入力ゲートの動作が禁止状態にあることを意味します。
MN702-00006-5v0-J
FUJITSU SEMICONDUCTOR LIMITED
139
第 9 章 I/O ポート
9.3 ポート 1
9.3
MB95560H/570H/580H シリーズ
ポート 1
ポート 1 は , 汎用入出力ポートです。
汎用入出力ポートとしての機能を中心に説明します。
周辺機能の詳細については , それぞれの章を参照ください。
■ ポート 1 の構成
ポート 1 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 1 データレジスタ (PDR1)
• ポート 1 方向レジスタ (DDR1)
■ ポート 1 の端子
ポート 1 には 1 本の入出力端子があります。
表 9.3-1 にポート 1 の端子を示します。
表 9.3-1
ポート 1 の端子
端子名
機能
P12/
DBG/EC0
P12: 汎用入出力
兼用周辺機能
DBG: オンチップデバック通信端子
EC0: 8/16ビット複合タイマch.0クロック入力
入出力形式
入力
出力
ヒステリシス
CMOS
OD PU
❍
-
OD: オープンドレイン , PU: プルアップ
140
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MN702-00006-5v0-J
第 9 章 I/O ポート
9.3 ポート 1
MB95560H/570H/580H シリーズ
■ ポート 1 のブロックダイヤグラム
図 9.3-1 P12 のブロックダイヤグラム
0
1
PDRリード
端子
PDR
内部バス
OD
PDRライト
ビット操作命令時
DDRリード
DDR
DDRライト
MN702-00006-5v0-J
ストップ, 時計 (SPL=1)
FUJITSU SEMICONDUCTOR LIMITED
141
第 9 章 I/O ポート
9.3 ポート 1
9.3.1
MB95560H/570H/580H シリーズ
ポート 1 のレジスタ
ポート 1 に関するレジスタについて説明します。
■ ポート 1 のレジスタの機能
表 9.3-2 にポート 1 のレジスタの機能を示します。
表 9.3-2
レジスタ名
ポート 1 のレジスタの機能
データ
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が
"L" レベル
PDR レジスタの値が "0"
出力ポート時は , "L" レベルを出力
1
端子状態が
"H" レベル
PDR レジスタの値が "1"
出力ポート時は , "H" レベルを出力 *
PDR1
DDR1
ポート入力許可
0
ポート出力許可
*: N-ch オープンドレイン端子では , Hi-Z になります。
1
表 9.3-3 に , ポート 1 の端子と各レジスタのビットとの関係を示します。
表 9.3-3
ポート 1 におけるレジスタと端子との関係
関連するレジスタのビットと端子との関係
端子名
PDR1
DDR1
142
-
-
-
-
-
P12
-
-
-
-
-
-
-
bit2
-
-
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MN702-00006-5v0-J
MB95560H/570H/580H シリーズ
9.3.2
第 9 章 I/O ポート
9.3 ポート 1
ポート 1 の動作説明
ポート 1 の動作について説明します。
■ ポート 1 の動作
● 出力ポートとしての動作
• 端子に対応する DDR レジスタのビットを "1" に設定すると , 端子は出力ポートにな
ります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDR レジスタの値が外部端子に出力
されます。
• PDR レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出
力ポートとして設定した端子へ出力されます。
• PDR レジスタを読み出すと , PDR レジスタの値が読み出せます。
● 入力ポートとしての動作
• 端子に対応する DDR レジスタのビットを "0" に設定すると , その端子は入力ポート
になります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDR レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力
ポートとして設定した端子へは出力されません。
• PDR レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファ
イライト (RMW) 系命令を使用して PDR レジスタを読み出している場合は , PDR レ
ジスタの値を読み出します。
● 周辺機能出力端子としての動作
• 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると ,
その端子は , 周辺機能出力端子となります。
• 周辺機能の出力を許可した場合でも , PDR レジスタから端子の値を読み出せます。
したがって , PDR レジスタの読出し動作により , 周辺機能の出力値を読み出せます。
ただし , リードモディファイライト (RMW) 系命令を使用して PDR レジスタを読み
出す場合には , PDR レジスタの値を読み出します。
● 周辺機能入力端子としての動作
• 端子を入力ポートとして設定するには , 周辺機能の入力端子に対応する DDR レジス
タのビットを "0" に設定します。
• 周辺機能が入力端子として使用しているかどうかに関係なく , PDR レジスタを読み
出すと端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令
では , PDR レジスタの値を読み出します。
● リセット時の動作
CPU がリセットされると , DDR レジスタのすべてのビットが "0" に初期化され , ポー
ト入力が許可されます。
MN702-00006-5v0-J
FUJITSU SEMICONDUCTOR LIMITED
143
第 9 章 I/O ポート
9.3 ポート 1
MB95560H/570H/580H シリーズ
● ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が "1" に設定され , デバ
イスがストップモードもしくは時計モードに移行すると , DDR レジスタの値に関係
なく端子は強制的にハイインピーダンスになります。入力開放によるリークを防止
するため "L" レベルに固定され , 遮断されます。
• 端子状態設定ビットが "0" の場合は , ポート入出力の状態または周辺機能入出力の
状態は変更されず , 出力レベルは維持されます。
表 9.3-4 に , ポート 1 の端子状態を示します。
表 9.3-4
動作状態
端子状態
ポート 1 の端子状態
通常動作
スリープ
ストップ
時計
(SPL=0)
(SPL=0)
入出力ポート /
周辺機能入出力
ストップ
時計
(SPL=1)
(SPL=1)
Hi-Z
入力遮断
リセット時
Hi-Z
入力可能 *
( ただし , 機能しない )
SPL : スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL)
Hi-Z : ハイインピーダンス
*: " 入力可能 " とは , 入力機能が可能な状態であることを意味します。リセット後は内蔵プル
アップを設定するか , 出力端子に設定することを推奨します。
144
FUJITSU SEMICONDUCTOR LIMITED
MN702-00006-5v0-J
第 9 章 I/O ポート
9.4 ポート 6
MB95560H/570H/580H シリーズ
9.4
ポート 6
ポート 6 は , 汎用入出力ポートです。
汎用入出力ポートとしての機能を中心に説明します。
周辺機能の詳細については , それぞれの章を参照ください。
ポート 6 は MB95560H シリーズにのみあります。
■ ポート 6 の構成
ポート 6 は , 以下の要素から構成されています。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 6 データレジスタ (PDR6)
• ポート 6 方向レジスタ (DDR6)
• ポート 6 プルアップレジスタ (PUL6)
■ ポート 6 の端子
ポート 6 には 3 本の入出力端子があります。
表 9.4-1 にポート 6 の端子を示します。
表 9.4-1
端子名
ポート 6 の端子
機能
兼用周辺機能
入出力形式
入力
出力
OD PU
P62/TO10
P62: 汎用入出力 TO10: 8/16 ビット複合タイマ ch.1 出力
ヒステリシス
CMOS
-
❍
P63/TO11
P63: 汎用入出力 TO11: 8/16 ビット複合タイマ ch.1 出力
ヒステリシス
CMOS
-
❍
P64/EC1
P64: 汎用入出力 EC1: 8/16ビット複合タイマch.1クロック入力
ヒステリシス
CMOS
-
❍
OD: オープンドレイン , PU: プルアップ
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145
第 9 章 I/O ポート
9.4 ポート 6
MB95560H/570H/580H シリーズ
■ ポート 6 のブロックダイヤグラム
図 9.4-1 P62 および P63 のブロックダイヤグラム
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDRリード
1
PDR
端子
0
PDRライト
ビット操作命令時
内部バス
DDRリード
DDR
DDRライト
ストップ, 時計 (SPL=1)
PULリード
PUL
PULライト
図 9.4-2 P64 のブロックダイヤグラム
周辺機能入力
0
プルアップ
1
PDRリード
端子
PDR
PDRライト
ビット操作命令時
内部バス
DDRリード
DDR
DDRライト
ストップ, 時計 (SPL=1)
PULリード
PUL
PULライト
146
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MN702-00006-5v0-J
第 9 章 I/O ポート
9.4 ポート 6
MB95560H/570H/580H シリーズ
9.4.1
ポート 6 のレジスタ
ポート 6 に関するレジスタについて説明します。
■ ポート 6 のレジスタの機能
表 9.4-2 にポート 6 のレジスタの機能を示します。
表 9.4-2
レジスタ名
ポート 6 のレジスタの機能
データ
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が
"L" レベル
PDR レジスタの値が "0"
出力ポート時は , "L" レベルを出力
1
端子状態が
"H" レベル
PDR レジスタの値が "1"
出力ポート時は , "H" レベルを出力
PDR6
DDR6
PUL6
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
表 9.4-3 に , ポート 6 端子と各レジスタのビットの関係を示します。
表 9.4-3
ポート 6 におけるレジスタと端子との関係
関連するレジスタビットと端子との関係
端子名
PDR6
-
-
-
P64
P63
P62
-
-
DDR6
-
-
-
bit4
bit3
bit2
-
-
PUL6
MN702-00006-5v0-J
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147
第 9 章 I/O ポート
9.4 ポート 6
9.4.2
MB95560H/570H/580H シリーズ
ポート 6 の動作説明
ポート 6 の動作について説明します。
■ ポート 6 の動作
● 出力ポートとしての動作
• 端子に対応する DDR レジスタのビットを "1" に設定すると , その端子は出力ポート
になります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDR レジスタの値が外部端子に出力
されます。
• PDR レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出
力ポートとして設定した端子へ出力されます。
• PDR レジスタを読み出すと , PDR の値が読み出せます。
● 入力ポートとしての動作
• 端子に対応する DDR レジスタのビットを "0" に設定すると , その端子は入力ポート
になります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDR レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力
ポートとして設定した端子へは出力されません。
• PDR レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファ
イライト (RMW) 系命令を使用して PDR レジスタを読み出している場合は , PDR レ
ジスタの値を読み出します。
● 周辺機能出力端子としての動作
• 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると ,
その端子は , 周辺機能出力端子となります。
• 周辺機能の出力を許可した場合でも , PDR レジスタから端子の値を読み出せます。
したがって , PDR レジスタの読出し動作により , 周辺機能の出力値を読み出せます。
ただし , リードモディファイライト (RMW) 系命令を使用して PDR レジスタを読み
出す場合には , PDR レジスタの値を読み出します。
● 周辺機能入力端子としての動作
• 端子を入力ポートとして設定するには , 周辺機能の入力端子に対応する DDR レジス
タのビットを "0" に設定します。
• 周辺機能が入力端子として使用しているかどうかに関係なく , PDR レジスタを読み
出すと端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命
令では , PDR レジスタの値を読み出します。
148
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第 9 章 I/O ポート
9.4 ポート 6
MB95560H/570H/580H シリーズ
● リセット時の動作
CPU がリセットされると , DDR レジスタのすべてのビットが "0" に初期化され , ポー
ト入力が許可された状態になります。
● ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が "1" に設定され , デバ
イスがストップモードもしくは時計モードに移行すると , DDR レジスタの値に関係
なく端子は強制的にハイインピーダンスになります。入力開放によるリークを防止
するため "L" レベルに固定され , 遮断されます。
• 端子状態設定ビットが "0" の場合は , ポート入出力の状態または周辺機能入出力の
状態は変更されず , 出力レベルは維持されます。
● プルアップレジスタの動作
PUL レジスタのビットに "1" を設定すると , プルアップ抵抗は端子に内部接続されま
す。端子出力が "L" レベルのときは , PUL レジスタの値にかかわらずに , プルアップ抵
抗は切断されます。
表 9.4-4 に , ポート 6 の端子状態を示します。
表 9.4-4
動作状態
端子状態
ポート 6 の端子状態
通常動作
スリープ
ストップ
時計
(SPL=0)
(SPL=0)
I/O ポート / 周辺機能
入出力
ストップ
時計
(SPL=1)
(SPL=1)
Hi-Z
入力遮断
リセット時
Hi-Z
入力可能 *
( ただし , 機能しない )
SPL : スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL)
Hi-Z : ハイインピーダンス
*: " 入力可能 " とは , 入力機能が可能な状態であることを意味します。リセット後は内蔵プル
アップを設定するか , 出力端子に設定することを推奨します。
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149
第 9 章 I/O ポート
9.5 ポート F
MB95560H/570H/580H シリーズ
ポート F
9.5
ポート F は , 汎用入出力ポートです。
汎用入出力ポートとしての機能を中心に説明します。
周辺機能の詳細については , それぞれの章を参照ください。
■ ポート F の構成
ポート F は , 以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート F データレジスタ (PDRF)
• ポート F 方向レジスタ (DDRF)
■ ポート F の端子
MB95560H/580H シリーズは , ポート F には 3 本の入出力端子があります。
MB95570H シリーズは , ポート F には 1 本の入出力端子があります。
表 9.5-1 および表 9.5-2 にポート F の端子を示します。
表 9.5-1
ポート F の端子 (MB95560H/580H シリーズ )
端子名
PF0/X0*1
*1
PF1/X1
PF2/RST
*2
表 9.5-2
兼用周辺機能
入出力形式
入力
出力
PF0: 汎用入出力 X0: メインクロック用発振端子
ヒステリシス
CMOS
-
-
PF1: 汎用入出力 X1: メインクロック用発振端子
ヒステリシス
CMOS
-
-
PF2: 汎用入出力 RST: リセット端子
ヒステリシス
CMOS
❍
-
OD PU
ポート F の端子 (MB95570H シリーズ )
端子名
PF2/RST
機能
*2
機能
兼用周辺機能
PF2: 汎用入出力 RST: リセット端子
入出力形式
入力
出力
ヒステリシス
CMOS
OD PU
❍
-
OD: オープンドレイン , PU: プルアップ
*1: メイン発振クロックが選択された場合 (SYSC:PFSEL=0), ポート機能は使用できません。
*2: 外部リセットが選択された場合 (SYSC:RSTEN=1 ), ポート機能は使用できません。この端子
は , MB95F562H/F563H/F564H/F572H/F573H/F574H/F582H/F583H/F584H の専用リセット端子
です。
150
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第 9 章 I/O ポート
9.5 ポート F
MB95560H/570H/580H シリーズ
■ ポート F のブロックダイヤグラム
図 9.5-1 PF0 および PF1 のブロックダイヤグラム
0
1
PDRリード
PDR
端子
内部バス
PDRライト
ビット操作命令時
DDRリード
DDR
DDRライト
ストップ, 時計 (SPL=1)
図 9.5-2 PF2 のブロックダイヤグラム
リセット入力
リセット入力許可
リセット出力許可
リセット出力
0
1
PDRリード
端子
1
内部バス
PDR
0
OD
PDRライト
ビット操作命令時
DDRリード
DDR
DDRライト
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ストップ, 時計 (SPL=1)
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151
第 9 章 I/O ポート
9.5 ポート F
9.5.1
MB95560H/570H/580H シリーズ
ポート F のレジスタ
ポート F に関するレジスタについて説明します。
■ ポート F のレジスタの機能
表 9.5-3 にポート F のレジスタの機能を示します。
表 9.5-3
レジスタ名
ポート F のレジスタの機能
データ
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が
"L" レベル
PDR レジスタの値が "0"
出力ポート時は , "L" レベルを出力
1
端子状態が
"H" レベル
PDR レジスタの値が "1"
出力ポート時は , "H" レベルを出力 *
PDRF
DDRF
ポート入力許可
0
ポート出力許可
*: N-ch オープンドレイン端子では , Hi-Z になります。
1
表 9.5-4 および表 9.5-5 に , ポート F の端子と各レジスタのビットとの関係を示します。
表 9.5-4
ポート F でのレジスタと端子との関係 (MB95560H/580H シリーズ )
関連するレジスタのビットと端子との関係
端子名
PDRF
DDRF
表 9.5-5
-
-
-
-
-
PF2
PF1
PF0
-
-
-
-
-
bit2
bit1
bit0
ポート F でのレジスタと端子との関係 (MB95570H シリーズ )
関連するレジスタのビットと端子との関係
端子名
PDRF
DDRF
152
-
-
-
-
-
PF2
-
-
-
-
-
-
-
bit2
-
-
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MB95560H/570H/580H シリーズ
9.5.2
第 9 章 I/O ポート
9.5 ポート F
ポート F の動作
ポート F の動作について説明します。
■ ポート F の動作
● 出力ポートとしての動作
• 対応する DDR レジスタのビットを "1" に設定すると , 端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDR レジスタの値が外部端子に出力
されます。
• PDR レジスタにデータを書き込むと , 出力ラッチにその値が保持され , そのまま出
力ポートとして設定した端子へ出力されます。
• PDR レジスタを読み出すと , PDR の値が読み出せます。
● 入力ポートとしての動作
• 対応する DDR レジスタのビットを "0" に設定すると , 端子は入力ポートになります。
• PDR レジスタにデータを書き込むと , 出力ラッチにその値が保持されますが , 入力
ポートとして設定した端子へは出力されません。
• PDR レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファ
イライト (RMW) 系命令では , PDR レジスタの値を読み出します。
● リセット時の動作
CPU がリセットされると , DDR レジスタのすべてのビットが "0" に初期化され , ポー
ト入力が許可された状態になります。
● ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が "1" に設定され , デバ
イスがストップモードもしくは時計モードに移行すると , DDR レジスタの値に関係
なく端子は強制的にハイインピーダンスになります。入力開放によるリークを防止
するため "L" レベルに固定され , 遮断されます。
• 端子状態指定ビットが "0" の場合は , ポート入出力の状態または周辺機能入出力の
状態は変更されず , 出力レベルは維持されます。
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153
第 9 章 I/O ポート
9.5 ポート F
MB95560H/570H/580H シリーズ
表 9.5-6 に , ポート F の端子状態を示します。
表 9.5-6
動作状態
端子状態
ポート F の端子状態
通常動作
スリープ
ストップ
時計
(SPL=0)
(SPL=0)
入出力ポート
ストップ
時計
(SPL=1)
(SPL=1)
Hi-Z
入力遮断
リセット時
Hi-Z
入力可能 *1
( ただし , 機能しない )
"L" 出力 *2
SPL : スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL)
Hi-Z : ハイインピーダンス
*1: " 入力可能 " とは , 入力機能が可能な状態であることを意味します。リセット後は内蔵プル
アップを設定するか , 出力端子に設定することを推奨します。
*2: パワーオンリセット時の PF2 のみ
154
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第 9 章 I/O ポート
9.6 ポート G
MB95560H/570H/580H シリーズ
ポート G
9.6
ポート G は , 汎用入出力ポートです。
汎用入出力ポートとしての機能を中心に説明します。
周辺機能の詳細については , それぞれの章を参照ください。
ポート G は MB95560H/580H シリーズにのみあります。
■ ポート G の構成
ポート G は , 以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート G データレジスタ (PDRG)
• ポート G 方向レジスタ (DDRG)
• ポート G プルアップレジスタ (PULG)
■ ポート G の端子
ポート G には 2 本の入出力端子があります。
表 9.6-1 にポート G の端子を示します。
表 9.6-1
ポート G の端子
端子名
機能
PG1/X0A*
*
PG2/X1A
兼用周辺機能
入出力形式
入力
出力
PG1: 汎用入出力 X0A: サブクロック用発振端子
ヒステリシス
CMOS
-
❍
PG2: 汎用入出力 X1A: サブクロック用発振端子
ヒステリシス
CMOS
-
❍
OD PU
OD: オープンドレイン , PU: プルアップ
*: サブ発振クロックが選択された場合 (SYSC:PGSEL=0), ポート機能は使用できません。
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第 9 章 I/O ポート
9.6 ポート G
MB95560H/570H/580H シリーズ
■ ポート G のブロックダイヤグラム
図 9.6-1 PG1 および PG2 のブロックダイヤグラム
0
プルアップ
1
PDRリード
端子
PDR
PDRライト
ビット操作命令時
内部バス
DDRリード
DDR
DDRライト
ストップ, 時計 (SPL=1)
PULリード
PUL
PULライト
156
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第 9 章 I/O ポート
9.6 ポート G
MB95560H/570H/580H シリーズ
9.6.1
ポート G のレジスタ
ポート G に関するレジスタについて説明します。
■ ポート G のレジスタの機能
表 9.6-2 に , ポート G のレジスタの機能を示します。
表 9.6-2
レジスタ名
ポート G のレジスタの機能
データ
読出し時
リードモディファイライト
(RMW) 系命令による読出し
書込み時
0
端子状態が
"L" レベル
PDR レジスタの値が "0"
出力ポート時は , "L" レベルを出力
1
端子状態が
"H" レベル
PDR レジスタの値が "1"
出力ポート時は , "H" レベルを出力
PDRG
DDRG
PULG
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
表 9.6-3 に , ポート G の端子と各レジスタのビットとの関係を示します。
表 9.6-3
ポート G のレジスタと端子との関係
関連するレジスタのビットと端子との関係
端子名
PDRG
-
-
-
-
-
PG2
PG1
-
DDRG
-
-
-
-
-
bit2
bit1
-
PULG
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157
第 9 章 I/O ポート
9.6 ポート G
9.6.2
MB95560H/570H/580H シリーズ
ポート G の動作説明
ポート G の動作について説明します。
■ ポート G の動作
● 出力ポートとしての動作
• 対応する DDR レジスタのビットを "1" に設定すると , 端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDR レジスタの値が外部端子に出力
されます。
• PDR レジスタにデータを書き込むと , 出力ラッチにその値が保持され , そのまま出
力ポートとして設定した端子へ出力されます。
• PDR レジスタを読み出すと , PDR の値が読み出せます。
● 入力ポートとしての動作
• 端子に対応する DDR レジスタのビットを "0" に設定すると , その端子は入力ポート
になります。
• PDR レジスタにデータを書き込むと , 出力ラッチにその値が保持されますが , 入力
ポートとして設定した端子へは出力されません。
• PDR レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファ
イライト (RMW) 系命令では , PDR レジスタの値を読み出します。
● リセット時の動作
CPU がリセットされると , DDR レジスタのすべてのビットが "0" に初期化され , ポー
ト入力が許可された状態になります。
● ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が "1" に設定され , デバ
イスがストップモードもしくは時計モードに移行すると , DDR レジスタの値に関係
なく端子は強制的にハイインピーダンスになります。入力開放によるリークを防止
するため "L" レベルに固定され , 遮断されます。
• 端子状態指定ビットが "0" の場合は , ポート入出力の状態または周辺機能入出力の
状態は変更されず , 出力レベルは維持されます。
● プルアップレジスタの動作
PUL レジスタのビットに "1" を設定すると , プルアップ抵抗は端子に内部接続されま
す。端子出力が "L" レベルのときは , PUL レジスタの値にかかわらずに , プルアップ抵
抗は切断されます。
158
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第 9 章 I/O ポート
9.6 ポート G
MB95560H/570H/580H シリーズ
表 9.6-4 に , ポート G の端子状態を示します。
表 9.6-4
動作状態
ポート G の端子状態
通常動作
スリープ
ストップ
時計
端子状態
(SPL=0)
(SPL=0)
入出力ポート
ストップ
時計
(SPL=1)
(SPL=1)
Hi-Z
入力遮断
リセット時
Hi-Z
入力可能 *
( ただし , 機能しない )
SPL : スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL)
Hi-Z : ハイインピーダンス
* : " 入力可能 " とは , 入力機能が可能な状態であることを意味します。リセット後は内蔵プル
アップを設定するか , 出力端子に設定することを推奨します。
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159
第 9 章 I/O ポート
9.6 ポート G
160
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第 10 章
タイムベースタイマ
タイムベースタイマの機能と動作について説明し
ます。
10.1 タイムベースタイマの概要
10.2 タイムベースタイマの構成
10.3 タイムベースタイマのレジスタ
10.4 タイムベースタイマの割込み
10.5 タイムベースタイマの動作説明と設定手順例
10.6 タイムベースタイマ使用上の注意
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161
第 10 章 タイムベースタイマ
10.1 タイムベースタイマの概要
10.1
MB95560H/570H/580H シリーズ
タイムベースタイマの概要
タイムベースタイマは , メインクロックの 2 分周 , メイン CR クロックまたはメイン
CR PLL クロックに同期してカウントダウンする 24 ビットのフリーランカウンタで
す。クロックは , SYCC レジスタの SCS[2:0] ビットによって選択できます。このタ
イムベースタイマには , 一定のインターバル時間で繰り返し割込み要求を発生させ
るインターバルタイマ機能があります。
■ インターバルタイマ機能
インターバルタイマ機能は , メインクロックの 2 分周 , メイン CR クロックまたはメイ
ン CR PLL クロックをカウントクロックとして一定のインターバル時間で繰り返し割
込み要求を発生させる機能です。
• タイムベースタイマのカウンタがカウントダウンを行い , 選択したインターバル時
間が経過するごとに割込み要求を発生させます。
• インターバル時間の長さは , 次の 16 種類の中から選択できます。
表 10.1-1 に , タイムベースタイマのインターバル時間を示します。
表 10.1-1
n=9
タイムベースタイマのインターバル時間
メイン CR クロックを使用し
た場合のインターバル時間
PLL 逓倍率 2 をかけたメイン
CR クロックを使用した場合
のインターバル時間
メインクロックを使用した場
合のインターバル時間
(2n × 1/FCRH*1)
(2n × 1/FMCRPLL*2)
(2n × 2/FCH*3)
128 μs
64 μs
256 μs
n=10
256 μs
128 μs
512 μs
n=11
512 μs
256 μs
1.024 ms
n=12
1.024 ms
512 μs
2.048 ms
n=13
2.048 ms
1.024 ms
4.096 ms
n=14
4.096 ms
2.048 ms
8.192 ms
n=15
8.192 ms
4.096 ms
16.384 ms
n=16
16.384 ms
8.192 ms
32.768 ms
n=17
32.768 ms
16.384 ms
65.536 ms
n=18
65.536 ms
32.768 ms
131.072 ms
n=19
131.072 ms
65.536 ms
262.144 ms
n=20
262.144 ms
131.072 ms
524.288 ms
n=21
524.288 ms
262.144 ms
1.049 s
n=22
1.049 s
524.288 ms
2.097 s
n=23
2.097 s
1.049 s
4.194 s
n=24
4.194 s
2.097 s
8.389 s
*1: FCRH = 4 MHz
∴1/FCRH = 0.25 μs
*2: FMCRPLL = 8 MHz
PLL 逓倍率 = 2
FCRH × PLL 逓倍率 = 4 MHz × 2 = 8 MHz
∴1/FMCRPLL = 0.125 μs
*3: FCH = 4 MHz
∴2/FCH = 0.5 μs
162
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第 10 章 タイムベースタイマ
10.2 タイムベースタイマの構成
MB95560H/570H/580H シリーズ
タイムベースタイマの構成
10.2
タイムベースタイマは , 以下のブロックから構成されています。
• タイムベースタイマカウンタ
• カウンタクリア回路
• インターバルタイマセレクタ
• タイムベースタイマ制御レジスタ (TBTC)
■ タイムベースタイマのブロックダイヤグラム
図 10.2-1 タイムベースタイマのブロックダイヤグラム
タイムベースタイマカウンタ
プリスケーラへ
ソフトウェアウォッチドッグタイマへ
FCHの2分周
×21 ×22 ×23 ×24 ×25 ×26 ×27 ×28 ×29 ×210 ×211 ×212 ×213 ×214 ×215 ×216 ×217 ×218 ×219 ×220 ×221 ×222 ×223 ×224
FCRH
FMCRPLL
SCM2
SCM1
SCM0
SCS2
SCS1
システムクロック制御レジスタ(SYCC)
SCS0
DIV1
DIV0
カウンタクリア
ソフトウェアウォッチドッグタイマクリア
リセット
メインクロック, メインCRクロックの発振停止
カウンタクリア
回路
インターバルタイマ
セレクタ
タイムベースタイマ割込み
TBIF
TBIE
-
TBC3
TBC2
TBC1
TBC0
TCLR
タイムベースタイマ制御レジスタ (TBTC)
FCH
: メインクロック
FCRH : メインCRクロック
FMCRPLL : メインCR PLLクロック
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163
第 10 章 タイムベースタイマ
10.2 タイムベースタイマの構成
MB95560H/570H/580H シリーズ
● タイムベースタイマカウンタ
メインクロックの 2 分周をカウントクロックとする 24 ビットのダウンカウンタです。
● カウンタクリア回路
タイムベースタイマのカウンタのクリアを制御する回路です。
● インターバルタイマセレクタ
24ビットのタイムベースタイマカウンタの中の16ビットからインターバルタイマ用の
1 ビットを選択する回路です。
● タイムベースタイマ制御レジスタ (TBTC)
インターバル時間の選択 , カウンタのクリア , 割込み制御およびタイムベースタイマの
状態確認を行うレジスタです。
■ 入力クロック
タイムベースタイマは , メインクロックを 2 分周またはメイン CR クロックまたはメイ
ン CR PLL クロックを入力クロック ( カウントクロック ) として使用します。
■ 出力クロック
タイムベースタイマは , メインクロック , ソフトウェアウォッチドッグタイマ , プリス
ケーラにクロックを供給しています。
164
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第 10 章 タイムベースタイマ
10.3 タイムベースタイマのレジスタ
MB95560H/570H/580H シリーズ
10.3
タイムベースタイマのレジスタ
図 10.3-1 に , タイムベースタイマのレジスタを示します。
■ タイムベースタイマのレジスタ
図 10.3-1 タイムベースタイマのレジスタ
タイムベースタイマ制御レジスタ(TBTC)
アドレス
000AH
bit7
bit6
TBIF TBIE
bit5
-
bit4
bit3
bit2
bit1
bit0
TBC3 TBC2 TBC1 TBC0 TCLR
初期値
00000000B
R(RM1),W R/W R0/WX R/W R/W R/W R/W R0,W
R/W
: リード/ライト可能 (読出し値は書込み値と同じとなります。)
R(RM1),W : リード/ライト可能 (読出し値は書込み値と異なります。リードモディファイライト
(RMW)系命令時では"1"が読み出されます。)
R0,W
R0/WX
-
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: ライトオンリ (書込み可能。読出し値は"0"となります。)
: 読出し値は常に"0"です。このビットに値を書き込んでも動作に影響はありません。
: 未定義ビット
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165
第 10 章 タイムベースタイマ
10.3 タイムベースタイマのレジスタ
MB95560H/570H/580H シリーズ
タイムベースタイマ制御レジスタ (TBTC)
10.3.1
タイムベースタイマ制御レジスタ (TBTC) は , インターバル時間の選択 , カウンタの
クリア , 割込み制御およびタイムベースタイマの状態確認を行います。
■ タイムベースタイマ制御レジスタ (TBTC)
図 10.3-2 タイムベースタイマ制御レジスタ (TBTC)
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
000AH
TBIF
TBIE
-
TBC3
TBC2
TBC1
TBC0
TCLR
00000000B
R(RM1),W
R/W
R0/WX
R/W
R/W
R/W
R/W
R0,W
タイムベースタイマ初期化ビット
書込み時
読出し時
TCLR
0
常に"0"が読み出されます 。
1
TBC3 TBC2 TBC1 TBC0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
0
1
0
1
0
1
0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
動作に影響はありません。
-
タイムベースタイマの全カウンタ
ビットを"1"にクリアします。
インターバル時間
(メインCRクロック,
FCRH = 4 MHz)
インターバル時間
(PLL逓倍率2をかけたメインCRクロック,
FMCRPLL = 8 MHz)
29 × 1/FCRH (128 μs)
210 × 1/FCRH (256 μs)
211 × 1/FCRH (512 μs)
212 × 1/FCRH (1.024 ms)
213 × 1/FCRH (2.048 ms)
214 × 1/FCRH (4.096 ms)
215 × 1/FCRH (8.192 ms)
216 × 1/FCRH (16.384 ms)
217 × 1/FCRH (32.768 ms)
218 × 1/FCRH (65.536 ms)
219 × 1/FCRH (131.072 ms)
220 × 1/FCRH (262.144 ms)
221 × 1/FCRH (524.288 ms)
222 × 1/FCRH (1.049 s)
223 × 1/FCRH (2.097 s)
224 × 1/FCRH (4.194 s)
29 × 1/FMCRPLL (64 μs)
210 × 1/FMCRPLL (128 μs)
211 × 1/FMCRPLL (256 μs)
212 × 1/FMCRPLL (512 μs)
213 × 1/FMCRPLL (1.024 ms)
214 × 1/FMCRPLL (2.048 ms)
215 × 1/FMCRPLL (4.096 ms)
216 × 1/FMCRPLL (8.192 ms)
217 × 1/FMCRPLL (16.384 ms)
218 × 1/FMCRPLL (32.768 ms)
219 × 1/FMCRPLL (65.536 ms)
220 × 1/FMCRPLL (131.072 ms)
221 × 1/FMCRPLL (262.144 ms)
222 × 1/FMCRPLL (524.288 ms)
223 × 1/FMCRPLL (1.049 s)
224 × 1/FMCRPLL (2.097 s)
インターバル時間
(メインクロック,
FCH = 4 MHz)
29 × 2/FCH (256 μs)
210 × 2/FCH (512 μs)
211 × 2/FCH (1.024 ms)
212 × 2/FCH (2.048 ms)
213 × 2/FCH (4.096 ms)
214 × 2/FCH (8.192 ms)
215 × 2/FCH (16.384 ms)
216 × 2/FCH (32.768 ms)
217 × 2/FCH (65.536 ms)
218 × 2/FCH (131.072 ms)
219 × 2/FCH (262.144 ms)
220 × 2/FCH (524.288 ms)
221 × 2/FCH (1.049 s)
222 × 2/FCH (2.197 s)
223 × 2/FCH (4.194 s)
224 × 2/FCH (8.389 s)
未定義ビット
読出し値は常に”0”です。このビットに値を書き込んでも動作に影響はありません。
TBIE
タイムベースタイマ割込み要求許可ビット
0
割込み要求出力を禁止します。
1
割込み要求出力を許可します。
TBIF
タイムベースタイマ割込み要求フラグビット
読出し時
書込み時
0
インターバル時間の未経過
ビットを"0"にクリアします。
1
インターバル時間の経過
動作に影響はありません。
: リード/ライト可能 (読出し値は書込み値と同じとなります。)
R/W
R(RM1),W : リード/ライト可能 (読出し値は書込み値と異なります。リードモディファイライト(RMW)系
命令では，"1"が読み出されます。 )
R0,W
R0/WX
-
166
:
:
:
:
ライトオンリ (書込み可能。 読出し値は"0"となります。 )
読出し値は常に"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
初期値
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第 10 章 タイムベースタイマ
10.3 タイムベースタイマのレジスタ
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表 10.3-1
タイムベースタイマ制御レジスタ (TBTC) の各ビットの機能
ビット名
機能
bit7
TBIF:
タイムベースタイマ
割込み要求フラグ
ビット
タイムベースタイマにより選択したインターバル時間が経過すると , "1" に設定さ
れるフラグです。
このビットとタイムベースタイマ割込み要求許可ビット (TBIE) が "1" のとき , 割
込み要求を出力します。
"0" を書き込んだ場合 : このビットはクリアされます。
"1" を書き込んだ場合 : 動作に影響を与えません。
リードモディファイライト (RMW) 系命令によりこのビットを読み出すと , 常に
"1" が読み出されます。
bit6
TBIE:
タイムベースタイマ
割込み要求許可ビッ
ト
割込みコントローラへの割込み要求の出力を許可 / 禁止するビットです。
"0" を書き込んだ場合 : タイムベースタイマの割込み要求を禁止します。
"1" を書き込んだ場合 : タイムベースタイマの割込み要求を許可します。
このビットとタイムベースタイマ割込み要求フラグビット (TBIF) が "1" のとき ,
割込み要求を出力します。
bit5
未定義ビット
読出し値は常に "0" です。このビットに値を書き込んでも動作に影響はありませ
ん。
このビットによりインターバル時間を選択します。
インターバル時間
(PLL 逓倍率 2 をかけた
メイン CR クロック ,
FMCRPLL = 8 MHz)
インターバル時間
TBC3 TBC2 TBC1 TBC0 ( メイン CR クロック ,
FCRH = 4 MHz)
bit4
～
bit1
bit0
TBC3 ～ TBC0:
インターバル時間選
択ビット
TCLR:
タイムベースタイマ
初期化ビット
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インターバル時間
( メインクロック ,
FCH = 4 MHz)
0
1
0
0
29 × 1/FCRH (128 μs)
29 × 1/FMCRPLL (64 μs)
29 × 2/FCH (256 μs)
0
0
0
0
210 × 1/FCRH (256 μs)
210 × 1/FMCRPLL (128 μs)
210 × 2/FCH (512 μs)
0
1
0
1
211 × 1/FCRH (512 μs)
211 × 1/FMCRPLL (256 μs)
211 × 2/FCH (1.024 ms)
12
× 1/FCRH (1.024 ms)
12
× 1/FMCRPLL (512 μs)
212 × 2/FCH (2.048 ms)
0
0
0
1
2
0
1
1
0
213 × 1/FCRH (2.048 ms)
213 × 1/FMCRPLL (1.024ms) 213 × 2/FCH (4.096 ms)
× 1/FCRH (4.096 ms)
214× 1/FMCRPLL (2.048 ms) 214× 2/FCH (8.192 ms)
0
0
1
0
214
0
1
1
1
215 × 1/FCRH (8.192 ms)
2
215 × 1/FMCRPLL (4.096 ms) 215 × 2/FCH (16.384 ms)
0
0
1
1
2 × 1/FCRH (16.384 ms)
216 × 1/FMCRPLL (8.192 ms) 216 × 2/FCH (32.768 ms)
1
0
0
0
217 × 1/FCRH (32.768 ms)
217 × 1/FMCRPLL (16.384 ms) 217 × 2/FCH (65.536 ms)
16
18
× 1/FCRH (65.536 ms)
218 × 1/FMCRPLL (32.768 ms) 218 × 2/FCH (131.072 ms)
1
0
0
1
2
1
0
1
0
219 × 1/FCRH (131.072 ms) 219 × 1/FMCRPLL (65.536 ms) 219 × 2/FCH (262.144 ms)
1
0
1
1
220 × 1/FCRH (262.144 ms) 220 × 1/FMCRPLL (131.072 ms) 220 × 2/FCH (524.288 ms)
1
1
0
0
221 × 1/FCRH (524.288 ms) 221 × 1/FMCRPLL (262.144 ms) 221 × 2/FCH (1.049 s)
1
1
0
1
222 × 1/FCRH (1.049 s)
222 × 1/FMCRPLL (524.288 ms) 222 × 2/FCH (2.097 s)
1
1
1
0
223 × 1/FCRH (2.097 s)
223 × 1/FMCRPLL (1.049 s)
223 × 2/FCH (4.194 s)
1
1
1
1
224 × 1/FCRH (4.194 s)
224 × 1/FMCRPLL (2.097 s)
224 × 2/FCH (8.389 s)
このビットによりタイムベースタイマのカウンタをクリアできます。
"0" を書き込んだ場合 : 動作に影響はありません。
"1" を書き込んだ場合 : 全カウンタビットが "1" に初期化されます。
このビットを読み出すと , 常に "0" となります。
( 注意事項 ) タイムベースタイマの出力が , ウォッチドッグタイマのカウントク
ロックとして選択されている時には , タイムベースタイマをクリア
するために , このビットを使うとソフトウェアウォッチドッグタイ
マもクリアされます。
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167
第 10 章 タイムベースタイマ
10.4 タイムベースタイマの割込み
MB95560H/570H/580H シリーズ
タイムベースタイマの割込み
10.4
タイムベースタイマにより選択したインターバル時間が経過すると , 割込み要求が
発生します ( インターバルタイマ機能 )。
■ インターバル機能動作時の割込み
タイムベースタイマカウンタが内部カウントクロックでカウントダウンし , 選択され
たタイムベースタイマカウンタがアンダフローすると , タイムベースタイマの割込み
要求フラグビット (TBTC:TBIF) が "1" に設定されます。そのとき , タイムベースタイマ
の割込み要求許可ビットを許可 (TBTC:TBIE=1) にしていると , 割込み要求が発生し , 割
込みコントローラへ送られます。
• TBIE ビットの値に関係なく , 選択されたビットがアンダフローすると TBIF ビット
は , "1" に設定されます。
• TBIF ビットが "1" に設定されているときには , TBIE ビットを禁止から許可 (0 → 1)
にすると , 直ちに割込み要求が発生します。
• カウンタクリア (TBTC:TCLR=1) とタイムベースタイマカウンタのアンダフローが
同時に発生した場合は , TBIF ビットは "1" に設定されません。
• 割込み処理ルーチンでは TBIF ビットに "0" を書き込んで割込み要求をクリアしてく
ださい。
＜注意事項＞
リセット解除後に割込み要求出力を許可 (TBTC:TBIE=1) する場合は , 必ず TBIF ビットを
同時にクリア (TBTC:TBIF=0) してください。
表 10.4-1
タイムベースタイマの割込み
項目
説明
割込みの条件
割込みフラグ
TBTC:TBC3 ～ TBC0 で設定したインターバル時間が経過した。
TBTC:TBIF
割込み許可
TBTC:TBIE
■ タイムベースタイマの割込みに関連するレジスタとベクタテーブルのアドレス
表 10.4-2
タイムベースタイマの割込みに関連するレジスタとベクタテーブルのアドレス
割込み要因
割込み要求番号
タイムベースタイマ
IRQ19
割込みレベル設定レジスタ
レジスタ
ILR4
設定ビット
L19
ベクタテーブルのアドレス
上位
FFD4H
下位
FFD5H
各周辺機能のそれぞれの割込み要求番号およびベクタテーブルのアドレスについては
「付録 B 割込み要因のテーブル」を参照してください。
168
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10.5
第 10 章 タイムベースタイマ
10.5 タイムベースタイマの動作説明と設定手順
例
タイムベースタイマの動作説明と設定手順例
タイムベースタイマのインターバルタイマ機能の動作について説明します。
■ タイムベースタイマの動作
タイムベースタイマのカウンタは , リセット後 "FFFFFFH" に初期化され , メインクロッ
クの 2 分周に同期してカウントを開始します。
タイムベースタイマは , メインクロックが発振している限り , カウントダウンを続けま
す。メインクロックが停止すると , カウンタは停止し , "FFFFFFH" に初期化されます。
インターバルタイマ機能を使用するには図 10.5-1 に示した設定が必要です。
図 10.5-1 インターバルタイマ機能の設定
アドレス
000AH
TBTC
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
TBIF
TBIE
-
TBC3
TBC2
TBC1
TBC0
TCLR
0
1
0
: 使用ビット
1 : "1"を設定
0 : "0"を設定
タイムベースタイマ制御レジスタのタイムベースタイマ初期化ビット (TBTC:TCLR) に
"1" を設定すると , タイムベースタイマのカウンタは "FFFFFFH" に初期化され , カウン
トダウンを継続します。選択されたインターバル時間が経過すると , タイムベースタイ
マ制御レジスタのタイムベースタイマ割込み要求フラグビット (TBTC:TBIF) が "1" に
なります。つまり , 最後にカウンタがクリアされた時間を基準にして , 選択されたイン
ターバル時間ごとに割込み要求を発生します。
■ タイムベースタイマのクリア
タイムベースタイマの出力をほかの周辺機能で使用している際にタイムベースタイマ
をクリアすると , カウント時間が変化するなど動作に影響を与えます。
タイムベースタイマ初期化ビット (TBTC:TCLR) を使ってカウンタをクリアする場合は ,
このクリアによって予期せぬ影響が及ばないようにその他の周辺機能の設定を必要に
応じて変更してください。
なお , タイムベースタイマの出力がウォッチドッグタイマのカウントクロックとして
選択されているときにタイムベースタイマがクリアされると , 同時にウォッチドッグ
タイマもクリアされます。
タイムベースタイマは , タイムベースタイマ初期化ビット (TBTC:TCLR) によってクリ
アされるだけでなく , メインクロックが停止し , 発振安定待ち時間のカウントが必要に
なったときにもクリアされます。タイムベースタイマは以下の状況でクリアされます。
• デバイスが , メインクロックモードまたはメイン CR クロックモードまたはメイン
CR PLL クロックモードからストップモードへ遷移したとき
• デバイスが , メインクロックモードまたはメイン CR クロックモードまたはメイン
CR PLL クロックモードからサブクロックモードまたはサブ CR クロックモードへ遷
移したとき
• 電源投入時
• 低電圧検出リセット発生時
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169
第 10 章 タイムベースタイマ
10.5 タイムベースタイマの動作説明と設定手順
例
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■ タイムベースタイマの動作例
図 10.5-2 に次に示す条件下での動作例を示します。
1) パワーオンリセットが発生した場合
2) デバイスが , メインクロックモード , メイン CR クロックモードもしくはメイン CR
PLL クロックモードにおいてインターバルタイマ機能の動作中に , スリープモード
へ遷移した場合
3) デバイスが , メインクロックモード , メイン CR クロックモードもしくはメイン CR
PLL クロックモード中に , ストップモードへ遷移したとき
4) カウンタクリアの要求が発生した場合
デバイスがタイムベースタイマモードに遷移した場合 , スリープモードに遷移した際
と同様の動作が実行されます。
クロックモードがサブクロックモード , サブ CR クロックモード , メインクロックモー
ド , メイン CR クロックモードもしくはメイン CR PLL クロックモード時のストップ
モードでは , タイマ動作はクリアされ , メインクロックが停止するために , タイマは動
作を停止します。
図 10.5-2 タイムベースタイマの動作
カウント値
(カウントダウン)
FFFFFFH
WATR:MWT3～MWT0で
検出するカウント値
TBTC:TBC3～TBC0で
検出するカウント値
インターバル周期
(TBTC:TBC3～
TBC0 = 0011B)
ストップモードへの
移行によるクリア
000000H
発振安定待ち
時間
発振安定待ち時間
4) カウンタクリア
(TBTC:TCLR = 1)
1) パワーオンリセット
インターバル
設定時のクリア
割込みサービスルーチン
でクリア
TBIFビット
TBIEビット
スリープ
2) SLPビット
(STBCレジスタ)
3) STP bit
(STBCレジスタ)
タイムベースタイマ割込み
(TIRQ)によるスリープ解除
ストップ
外部割込みによるストップモード解除
• タイムベースタイマ制御レジスタのインターバル時間選択ビット (TBTC:TBC3～TBC0) に "0011B"を設定した場合 (216 × 2/FCH)
•
•
•
•
•
•
•
170
TBTC:TBC3～TBC0 :
TBTC:TCLR
:
TBTC:TBIF
:
TBTC:TBIE
:
STBC:SLP
:
STBC:STP
:
WATR:MWT3～MWT0 :
タイムベースタイマ制御レジスタのインターバル時間選択ビット
タイムベースタイマ制御レジスタのタイムベースタイマ初期化ビット
タイムベースタイマ制御レジスタのタイムベースタイマ割込み要求フラグビット
タイムベースタイマ制御レジスタのタイムベースタイマ割込み要求許可ビット
スタンバイ制御レジスタのスリープビット
スタンバイ制御レジスタのストップビット
発振安定待ち時間設定レジスタのメインクロック発振安定待ち時間選択ビット
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第 10 章 タイムベースタイマ
10.5 タイムベースタイマの動作説明と設定手順
例
■ 設定手順例
タイムベースタイマの設定手順例を以下に示します。
● 初期設定
1 割込み禁止を設定
(TBTC:TBIE = 0)
2 インターバル時間を設定
(TBTC:TBC3 ～ TBC0)
3 割込み許可を設定
(TBTC:TBIE = 1)
4 カウンタをクリア
(TBTC:TCLR = 1)
● 割込み処理
1 割込み要求フラグをクリア
(TBTC:TBIF = 0)
2 カウンタをクリア
(TBTC:TCLR = 1)
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171
第 10 章 タイムベースタイマ
10.6 タイムベースタイマ使用上の注意
10.6
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タイムベースタイマ使用上の注意
タイムベースタイマの使用に関する注意を示します。
■ タイムベースタイマ使用上の注意
● プログラムで設定する場合
タイムベースタイマ割込み要求フラグビット (TBTC:TBIF) が "1"に設定され , 割込み要
求許可ビットが許可された (TBTC:TBIE=1) 状態では , タイマは , 割込み処理から復帰
できません。割込み処理ルーチン内で TBIF ビットのクリアを必ず行ってください。
● タイムベースタイマのクリアについて
タ イム ベー スタ イマ は , タイ ムベ ー スタ イマ 初期 化ビ ット によ るク リア (TBTC:
TCLR=1) 以外に , メインクロックの発振安定待ち時間が必要となる場合にクリアされ
ます。ソフトウェアウォッチドッグタイマ (WDTC:CS1, CS0 = 00B または CS1, CS0=
01B) のカウントクロックとしてタイムベースタイマが選択されている場合 , タイム
ベースタイマがクリアされるとソフトウェアウォッチドッグタイマもクリアされま
す。
● タイムベースタイマからクロックを供給される周辺機能について
メインクロックの原発振が停止するモードでは , カウンタはクリアされ , タイムベース
タイマは動作を停止します。また , タイムベースタイマの出力をほかの周辺機能で使用
している際にタイムベースタイマのカウンタをクリアすると , 動作周期が変化するな
ど , 周辺機能の動作に影響を与えます。
なお , タイムベースタイマのカウンタがクリアされた後 , タイムベースタイマから出力
されたソフトウェアウォッチドッグタイマ用のクロックは , 初期状態となります。ただ
し , ソフトウェアウォッチドッグタイマが初期状態に戻ると同時に , ソフトウェア
ウォッチドッグタイマのカウンタもクリアされるため , ソフトウェアウォッチドッグ
タイマは通常の周期で動作します。
172
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第 11 章
ハードウェア / ソフトウェア
ウォッチドッグタイマ
ウォッチドッグタイマの機能と動作について説明
します。
11.1 ウォッチドッグタイマの概要
11.2 ウォッチドッグタイマの構成
11.3 ウォッチドッグタイマのレジスタ
11.4 ウォッチドッグタイマの動作説明と設定手順例
11.5 ウォッチドッグタイマ使用上の注意
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173
第 11 章 ハードウェア / ソフトウェアウォッチドッグタイマ
11.1 ウォッチドッグタイマの概要
11.1
MB95560H/570H/580H シリーズ
ウォッチドッグタイマの概要
ウォッチドッグタイマは , プログラム暴走対策用のカウンタです。
■ ウォッチドッグタイマ機能
ウォッチドッグタイマは , プログラム暴走対策用のカウンタです。ウォッチドッグタイ
マが一度起動すると , 一定時間内で定期的にウォッチドッグタイマのカウンタをクリ
アし続ける必要があります。プログラムが無限ループに陥るなどして , 一定時間以上ク
リアされない場合 , ウォッチドッグリセットを発生します。
● ソフトウェア / ハードウェアウォッチドッグタイマのカウントクロック
• ソフトウェアウォッチドッグタイマでは , タイムベースタイマの出力 , 時計プリス
ケーラの出力 , またはサブ CR タイマの出力がカウントクロックとして選択できま
す。
• ハードウェアウォッチドッグタイマでは , サブ CR タイマの出力のみがカウントク
ロックとして使用できます。
● ソフトウェア / ハードウェアウォッチドッグタイマの起動
• ソフトウェア / ハードウェアウォッチドッグタイマは , フラッシュメモリ上にある
アドレス FFBEH, FFBFH の値にしたがって起動されます。また , これらの値はウォッ
チドッグタイマ選択 ID レジスタ WDTH/WDTL(0FEBH/0FECH) へコピーされます。
• ソフトウェア起動の場合 ( ソフトウェアウォッチドッグ ), ウォッチドッグタイマ機
能を開始するためには , ウォッチドッグタイマレジスタ (WDTC) を設定しなければ
なりません。
• ハードウェア起動の場合 ( ハードウェアウォッチドッグ ), リセット後にウォッチ
ドッグタイマは自動的に起動します。ウォッチドッグタイマは , フラッシュメモリ
上にあるアドレス FFBEH, FFBFH の値にしたがって , ストップモードで停止または
実行します。これらの値はウォッチドッグタイマ選択 ID レジスタ WDTH/WDTL
(0FEBH/0FECH) へコピーされます。" ウォッチドッグタイマ選択 ID についての詳細
は , 「第 22 章 不揮発性レジスタ (NVR) の機能」を参照してください。
• 表 11.1-1 に , ウォッチドッグタイマのインターバル時間を示します。ウォッチドッ
グタイマのカウンタがクリアされない場合 , 最小時間～最大時間の間にウォッチ
ドッグリセットが発生します。インターバル時間の最小時間内にウォッチドッグタ
イマのカウンタをクリアしてください。
表 11.1-1
ウォッチドッグタイマのインターバル時間
カウントクロック切換えビット
CS[1:0], CSP
000
タイムベースタイマ出力
B (SWWDT)
010
( メインクロックが 4MHz のとき )
B (SWWDT)
100
時計プリスケーラ出力
B (SWWDT)
110
( サブクロックが 32.768kHz のとき )
B (SWWDT)
サブ CR タイマ
XX1B (SWWDT) または
( サブ CR クロックが
HWWDT*
50kHz ～ 150kHz のとき )
カウントクロックの種類
インターバル時間
最小時間 最大時間
524 ms
1.05 s
262 ms
524 ms
500 ms
1.00 s
250 ms
500 ms
437 ms
2.62 s
*: CS[1:0]=00B, CSP=1( 読取り専用 )
174
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第 11 章 ハードウェア / ソフトウェアウォッチドッグタイマ
11.2 ウォッチドッグタイマの構成
MB95560H/570H/580H シリーズ
11.2
ウォッチドッグタイマの構成
ウォッチドッグタイマは , 以下のブロックで構成されています。
• カウントクロックセレクタ
• ウォッチドッグタイマカウンタ
• リセット制御回路
• ウォッチドッグタイマクリアセレクタ
• カウンタクリア制御回路
• ウォッチドッグタイマ制御レジスタ (WDTC)
■ ウォッチドッグタイマのブロックダイヤグラム
図 11.2-1 ウォッチドッグタイマのブロックダイヤグラム
ウォッチドッグタイマ制御レジスタ(WDTC)
CS1
221/FCH (または220/FCRHまたは220/FMCRPLL),
220/FCH (または219/FCRHまたは219/FMCRPLL)
(タイムベースタイマ出力)
214/FCL (または214/FCRL),
213/FCL (または213/FCRL)
(時計プリスケーラ出力)
CS0
CSP HWWDT WTE3 WTE2 WTE1 WTE0
ウォッチドッグタイマ
カウントクロック
セレクタ
クリア 起動
216/FCRL
(サブCRタイマ)
タイムベースタイマ
からのクリア信号
ウォッチドッグ
タイマ
クリアセレクタ
時計プリスケーラ
からのクリア信号
リセット
制御回路
ウォッチドッグ
タイマカウンタ
スリープモード開始
ストップモード開始
タイムベースタイマ/時計モード開始
ストップモードで停止中または動作中
リセット
信号
オーバフロー
カウンタクリア
制御回路
FCH
: メインクロック
FCRH : メインCRクロック
FMCRPLL : メインCR PLLクロック
FCL
: サブクロック
FCRL : サブCRクロック
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175
第 11 章 ハードウェア / ソフトウェアウォッチドッグタイマ
11.2 ウォッチドッグタイマの構成
MB95560H/570H/580H シリーズ
● カウントクロックセレクタ
このセレクタは , ウォッチドッグタイマカウンタのカウントクロックを選択します。
● ウォッチドッグタイマカウンタ
このカウンタは , タイムベースタイマの出力 , 時計プリスケーラの出力またはサブ CR
タイマの出力をカウントクロックとする 1 ビットのカウンタです。
● リセット制御回路
この回路は , ウォッチドッグタイマカウンタのオーバフローによってリセット信号を
発生させます。
● ウォッチドッグタイマクリアセレクタ
ウォッチドッグタイマクリア信号を選択します。
● カウンタクリア制御回路
ウォッチドッグタイマカウンタのクリアと動作停止を制御する回路です。
● ウォッチドッグタイマ制御レジスタ (WDTC)
ウォッチドッグタイマカウンタの起動とクリア , およびカウントクロックの選択を設
定するレジスタです。
■ 入力クロック
ウォッチドッグタイマは , タイムベースタイマの出力 , 時計プリスケーラからの出力 ,
またはサブ CR タイマからの出力クロックを入力クロック ( カウントクロック ) として
使用します。
176
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第 11 章 ハードウェア / ソフトウェアウォッチドッグタイマ
11.3 ウォッチドッグタイマのレジスタ
MB95560H/570H/580H シリーズ
11.3
ウォッチドッグタイマのレジスタ
図 11.3-1 に , ウォッチドッグタイマのレジスタを示します。
■ ウォッチドッグタイマのレジスタ
図 11.3-1 ウォッチドッグタイマのレジスタ
ウォッチドッグタイマ制御レジスタ (WDTC)
bit7
bit6
bit5
bit4
アドレス
000CH
CS1
CS0
CSP HWWDT
R/W
R/W
R/W
R0/WX
ソフトウェア
ハードウェア R0/WX R0/WX R1/WX R1/WX
R/W
R0,W
R0/WX
R1/WX
:
:
:
:
bit3
WTE3
R0,W
R0,W
bit2
WTE2
R0,W
R0,W
bit1
WTE1
R0,W
R0,W
bit0
WTE0
R0,W
R0,W
初期値
00000000B
00110000B
リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
ライトオンリ ( 書込み可能。読出し値は "0" です。)
読出し値は常に "0" です。このビットに値を書き込んでも動作に影響はありません。
読出し値は常に "1" です。このビットに値を書き込んでも動作に影響はありません。
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177
第 11 章 ハードウェア / ソフトウェアウォッチドッグタイマ
11.3 ウォッチドッグタイマのレジスタ
11.3.1
MB95560H/570H/580H シリーズ
ウォッチドッグタイマ制御レジスタ (WDTC)
ウォッチドッグタイマ制御レジスタ (WDTC) は , ウォッチドッグタイマの起動とク
リアを行うレジスタです。
■ ウォッチドッグタイマ制御レジスタ (WDTC)
図 11.3-2 ウォッチドッグタイマ制御レジスタ (WDTC)
アドレス bit7
bit6
bit5
bit4
bit3
000CH CS1
CS0
CSP HWWDT WTE3
R/W
R/W R0/WX R0,W
ソフトウェア R/W
ハードウェア R0/WX R0/WX R1/WX R1/WX R0,W
bit2
WTE2
R0,W
R0,W
WTE3 WTE2 WTE1 WTE0
0
1
0
上記以外
FCH
FCRH
FMCRPLL
FCL
FCRL
178
:
:
:
:
:
:
:
:
:
:
:
bit0
WTE0
R0,W
R0,W
初期値
00000000B
00110000B
ウォッチドッグ制御ビット
• ソフトウェアウォッチドッグタイマを起動
(リセット後1回目の書込みのとき)
• ウォッチドッグタイマをクリア
ソフトウェア：リセット後の2回目以降の書込み
ハードウェア：リセット後の1回目の書込み
動作に影響はありません
ハードウェアウォッチドッグタイマ起動ビット
HWWDT
R/W
R0,W
R0/WX
R1/WX
X
1
bit1
WTE1
R0,W
R0,W
1
ハードウェアウォッチドッグタイマ起動
0
ハードウェアウォッチドッグタイマ停止
(ソフトウェアウォッチドッグタイマを起動可能)
CS1
0
0
1
1
CS0
0
1
0
1
CSP
0
0
0
0
X
X
1
カウントクロック
タイムベースタイマの出力周期 (221/FCHまたは220/FCRHまたは220/FMCRPLL)
タイムベースタイマの出力周期 (220/FCHまたは219/FCRHまたは219/FMCRPLL)
時計プリスケーラの出力周期 (214/FCLまたは214/FCRL)
時計プリスケーラの出力周期 (213/FCLまたは213/FCRL)
サブCRタイマの出力周期 (216/FCRL)
リード/ライト可能(読出し値は書込み値と同じとなります。)
ライトオンリ(書込み可能。 読出し値は"0"となります。)
読出し値は常に"0"です。このビットに値を書き込んでも動作に影響はありません。
読出し値は常に"1"です。このビットに値を書き込んでも動作に影響はありません。　"0"または"1"
ソフトウェアウォッチドッグタイマを使用する場合の初期値
メインクロック
メインCRクロック
メインCR PLLクロック
サブクロック
サブCRクロック
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第 11 章 ハードウェア / ソフトウェアウォッチドッグタイマ
11.3 ウォッチドッグタイマのレジスタ
MB95560H/570H/580H シリーズ
表 11.3-1
bit7,
bit6
bit5
ウォッチドッグタイマ制御レジスタ (WDTC) の各ビットの機能
ビット名
CS1, CS0:
カウントクロック切
換えビット
CSP:
カウントクロック選
択サブ CR セレクタ
ビット
機能
ウォッチドッグタイマのカウントクロックを選択するビットです。
CS1 CS0 CSP
カウントクロック
0
0
0
タイムベースタイマの出力周期 (221/FCH または 220/FCRH
または 220/FMCRPLL)
0
1
0
タイムベースタイマの出力周期 (220/FCH または 219/FCRH
または 219/FMCRPLL)
1
0
0
時計プリスケーラの出力周期 (214/FCL または 214/FCRL)
1
1
0
時計プリスケーラの出力周期 (213/FCL または 213/FCRL)
X
X
1
サブ CR タイマの出力周期 (216/FCRL)
• ウォッチドッグ制御ビットによってウォッチドッグタイマを起動すると同時に,
これらのビットに書き込んでください。
• ウォッチドッグタイマを起動後には変更できません。
( 注意事項 ) サブクロックモードでは , タイムベースタイマが停止するため , 時
計プリスケーラの出力を常に選択してください。なお , 1 系統外部
クロック品では , 時計プリスケーラの出力は選択しないでくださ
い。
ハードウェアウォッチドッグタイマの開始・停止を確認するのに使用されるリー
ドオンリのビットです。
"1": ハードウェアウォッチドッグタイマは起動されています。
"0": ハードウェアウォッチドッグタイマは停止されています ( ソフトウェア
ウォッチドッグタイマは起動できます )。
bit4
HWWDT:
ハードウェアウォッ
チドッグ起動ビット
bit3
～
bit0
ウォッチドッグタイマを制御するビットです。
WTE3, WTE2, WTE1, "0101B" を書き込んだ場合 : ウォッチドッグタイマを起動 ( リセット後の 1 回目
WTE0:
の書込み ) またはクリア ( リセット後の 2 回目以降
ウォッチドッグ制御
の書込み ) します。
ビット
"0101B" 以外を書き込んだ場合 : 動作に影響はありません。
• これらのビットを読み出すと , その値は常に "0000B" になります。
＜注意事項＞
リードモディファイライト (RMW) 系命令は使用できません。
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第 11 章 ハードウェア / ソフトウェアウォッチドッグタイマ
11.4 ウォッチドッグタイマの動作説明と設定手
順例
11.4
MB95560H/570H/580H シリーズ
ウォッチドッグタイマの動作説明と設定手順例
ウォッチドッグタイマは , ウォッチドッグタイマカウンタのオーバフローによって
ウォッチドッグリセットを発生します。
■ ウォッチドッグタイマの動作
● ウォッチドッグタイマの起動方法
ソフトウェアウォッチドッグの場合
• ウォッチドッグタイマ制御レジスタのウォッチドッグ制御ビット (WDTC:WTE3 ～
WTE0) に , リセット後の最初の書込み時に "0101B" を書き込むとウォッチドッグタ
イマは起動します。このとき , ウォッチドッグタイマ制御レジスタのカウントク
ロック切換えビット (WDTC:CS1, CS0, CSP) を同時に指定します。
• ウォッチドッグタイマを一度起動すると , リセット以外にその動作を止める方法は
ありません。
ハードウェアウォッチドッグの場合
• ハードウェアウォッチドッグタイマを起動するために , フラッシュメモリ上にある
アドレス FFBEH と FFBFH に "A596H" 以外の任意の値を書き込んでください。リセッ
ト後 , フラッシュメモリ上にあるアドレス FFBEH と FFBFH のデータは , ウォッチ
ドッグタイマ選択 ID レジスタ WDTH/WDTL (0FFBH/0FECH) へコピーされます。フ
ラッシュメモリ上にあるアドレス FFBEH, および FFBFH に "A597H" の書き込むと ,
ハードウェアウォッチドッグタイマはスタンバイモードで停止しますが , "A596H"
および "A597H" 以外の任意の値を書き込むことで , ハードウェアウォッチドッグタ
イマはすべてのモードで動作します。ウォッチドッグタイマ選択 ID についての詳
細は , 「第 22 章 不揮発性レジスタ (NVR) の機能」を参照してください。
• リセット後に動作を開始します。
• CS1, CS0, および CSP は , "001B" に固定されたリードオンリビットです。
• リセットによりタイマはクリアされ , リセットが解除された後に動作は再開します。
● ウォッチドッグタイマのクリア
• ウォッチドッグタイマのカウンタがインターバル時間内にクリアされない場合 , カ
ウンタはオーバフローし , ウォッチドッグリセットが発生します。
• ウォッチドッグタイマ制御レジスタのウォッチドッグ制御ビット (WDTC:WTE3 ～
WTE0) に , "0101B" を書き込むと , ハードウェアウォッチドッグタイマのカウンタは
クリアされます。ウォッチドッグタイマ制御レジスタのウォッチドッグ制御ビット
(WDTC:WTE3 ～ WTE0) への , 2 回目以降の , "0101B" の書込みによって , ソフトウェ
アウォッチドッグタイマのカウンタはクリアされます。
• ウォッチドッグタイマは, カウントクロックとして選択しているタイマ(タイムベー
スタイマまたは時計プリスケーラ ) がクリアされると同時にクリアされます。
180
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第 11 章 ハードウェア / ソフトウェアウォッチドッグタイマ
11.4 ウォッチドッグタイマの動作説明と設定手
順例
MB95560H/570H/580H シリーズ
● スタンバイモード時の動作
ウォッチドッグタイマは , 選択されたクロックモードに関係なく , スタンバイモード
( スリープ / ストップ / タイムベースタイマ / 時計 ) に入ると , ウォッチドッグタイマカ
ウンタをクリアして , 動作を停止します。ただし , スタンバイモードで実行中のハード
ウェアウォッチドッグタイマにおけるハードウェアの起動を選択する場合を除きます。
スタンバイモードを解除すると , タイマは動作を再開しますが , スタンバイモードで実
行中のハードウェアウォッチドッグタイマでハードウェアの起動を選択している場合
は再開しません。
＜注意事項＞
ウォッチドッグタイマは , カウントクロックとして選択されているタイマ ( タイムベース
タイマまたは時計プリスケーラ ) のクリアと同時にクリアされます。このため , ウォッチ
ドッグタイマのカウントクロックとして選択されたタイマを , ウォッチドッグタイマ用に
選択されたインターバル時間内で繰り返しクリアするようにソフトウェアが設定されて
いると , ウォッチドッグタイマは機能できません。
● インターバル時間
インターバル時間は , ウォッチドッグタイマをクリアするタイミングによって変化し
ます。図 11.4-1 に , タイムベースタイマ出力 221/FCH (FCH: メインクロック ) がカウン
トクロックとして選択された場合 ( メインクロック = 4MHz) の , ウォッチドッグタイ
マのクリアのタイミングとインターバル時間との関係を示します。
図 11.4-1 ウォッチドッグタイマのクリアのタイミングとインターバル時間
最小時間
524 ms
タイムベースタイマ
カウントクロック出力
ウォッチドッグクリア
オ―バフロー
ウォッチドッグ
1ビットカウンタ
ウォッチドッグ
リセット
最大時間
1.05 s
タイムベースタイマ
カウントクロック出力
ウォッチドッグクリア
オーバフロー
ウォッチドッグ
1ビットカウンタ
ウォッチドッグ
リセット
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181
第 11 章 ハードウェア / ソフトウェアウォッチドッグタイマ
11.4 ウォッチドッグタイマの動作説明と設定手
順例
● サブクロックモード時の動作
MB95560H/570H/580H シリーズ
サブクロックモードでウォッチドッグリセットが発生した場合 , タイマは発振安定待
ち時間の経過後にメインクロックモードで動作を開始します。この発振安定待ち時間
内にリセット信号が出力されます。
■ 設定手順例
以下に , ソフトウェアウォッチドッグタイマの設定手順を示します。
1) カウントクロックを選択
(WDTC:CS1, CS0, CSP)
2) ウォッチドッグタイマの起動
(WDTC:WTE3 ～ WTE0 = 0101B)
3) ウォッチドッグタイマのクリア (WDTC:WTE3 ～ WTE0 = 0101B)
以下に , ハードウェアウォッチドッグタイマの設定手順を示します。
1) フラッシュメモリ上にあるアドレス FFBEH と FFBFH に "A596H" 以外の任意の値を
書き込んでください。リセット後 , フラッシュメモリ上にあるアドレス FFBEH と
FFBFH のデータは , ウォッチドッグタイマ選択 ID レジスタ WDTH/WDTL (0FFBH/
0FECH) へコピーされます。フラッシュメモリ上にあるアドレス FFBEH, および
FFBFH に "A597H" の書き込むと , ハードウェアウォッチドッグタイマはスタンバイ
モードで停止しますが , "A596H" および "A597H" 以外の任意の値を書き込むことで ,
ハードウェアウォッチドッグタイマはすべてのモードで動作します。ウォッチドッ
グタイマ選択 ID についての詳細は ,「第 22 章 不揮発性レジスタ (NVR) の機能」を
参照してください。
2) ウォッチドッグタイマをクリアします (WDTC:WTE3 ～ WTE0 = 0101B)。
182
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第 11 章 ハードウェア / ソフトウェアウォッチドッグタイマ
11.5 ウォッチドッグタイマ使用上の注意
MB95560H/570H/580H シリーズ
11.5
ウォッチドッグタイマ使用上の注意
ウォッチドッグタイマの使用に関する注意を示します。
■ ウォッチドッグタイマ使用上の注意
● ウォッチドッグタイマの停止について
ソフトウェアウォッチドッグの場合
ウォッチドッグタイマは , 一度起動すると , リセットが発生するまで停止できません。
● カウントクロックの選択について
ソフトウェアウォッチドッグの場合
カウントクロック切換えビット (WDTC:CS1, CS0, CSP) は , ウォッチドッグタイマ起動
後に , ウォッチドッグ制御ビット (WDTC:WTE3 ～ WTE0) を "0101B" にしたときのみ
書換え可能です。カウントクロック切換えビットは , ビット操作命令では設定はできま
せん。また , 一度タイマが起動すると , ビット設定を変更することができません。
サブクロックモードでは , メインクロックの発振が停止するため , タイムベースタイマ
は動作しません。
ウォッチドッグタイマをサブクロックモードで動作させるためには , あらかじめカウ
ントクロックに時計プリスケーラを選択し "WDTC:CS1, CS0, CSP" を "100B" または
"110B" または "XX1B" に設定する必要があります。
● ウォッチドッグタイマのクリアについて
ウォッチドッグタイマのカウントクロックに使用しているカウンタ ( タイムベースタ
イマ , 時計プリスケーラまたはサブ CR タイマ ) をクリアすると , 同時にウォッチドッ
グタイマのカウンタもクリアされます。
ウォッチドッグタイマがスリープモード , ストップモード , または時計モードに遷移す
ると , ウォッチドッグタイマのカウンタはクリアされます。ただし , スタンバイモード
で実行中に , ハードウェアウォッチドッグタイマでハードウェアの起動を選択する場
合を除きます。
● プログラム作成上の注意
メインループの中で , 繰り返しウォッチドッグタイマをクリアするようなプログラム
を作成する場合 , 割込み処理時間を含むメインループの処理時間が ウォッチドッグタ
イマインターバル時間の最小時間以下となるように設定してください。
● ハードウェアウォッチドッグ ( スタンバイモードで実行するタイマ )
ハードウェアウォッチドッグタイマは , ストップモード , スリープモード , タイムベー
スタイマモード , または時計モードでは停止しません。したがって , 内部クロックが停
止しても , ウォッチドッグタイマは , CPU によってクリアされることはありません ( ス
リープモード , ストップモード , タイムベースタイマモード , または時計モード )。
定期的にデバイスをスタンバイモードから解除し , ウォッチドッグタイマをクリアし
ます。ただし , 発振安定待ち時間設定レジスタの設定に応じて , ウォッチドッグリセッ
トは , CPU がサブクロックモードまたはサブ CR クロックモード中のストップモード
から復帰した後に発生することがあります。
サブクロックを選択するとき , サブクロック安定待ち時間設定にも留意してください。
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183
第 11 章 ハードウェア / ソフトウェアウォッチドッグタイマ
11.5 ウォッチドッグタイマ使用上の注意
MB95560H/570H/580H シリーズ
184
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第 12 章
時計プリスケーラ
時計プリスケーラの機能と動作について説明します。
12.1 時計プリスケーラの概要
12.2 時計プリスケーラの構成
12.3 時計プリスケーラのレジスタ
12.4 時計プリスケーラの割込み
12.5 時計プリスケーラの動作説明と設定手順例
12.6 時計プリスケーラ使用上の注意
12.7 時計プリスケーラの設定例
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185
第 12 章 時計プリスケーラ
12.1 時計プリスケーラの概要
12.1
MB95560H/570H/580H シリーズ
時計プリスケーラの概要
時計プリスケーラは , サブクロックまたはサブ CR クロックの 2 分周に同期してカ
ウントダウンする 16 ビットのフリーランカウンタです。このプリスケーラには , 一
定のインターバル時間で繰り返し割込み要求を発生させるインターバルタイマ機能
があります。
■ インターバルタイマ機能
インターバルタイマ機能とは , サブクロックの 2 分周をカウントクロックとして , 一定
の時間間隔で繰り返し割込み要求を発生させる機能です。
• 時計プリスケーラのカウンタがカウントダウンを行い , 選択したインターバル時間
が経過するごとに割込み要求を発生します。
• インターバル時間は , 次の 8 種類の中から選択できます。
表 12.1-1 に , 時計プリスケーラのインターバル時間を示します。
表 12.1-1
時計プリスケーラのインターバル時間
インターバル時間
( サブ CR クロック )
(2n × 2/FCRL*1)
インターバル時間
( サブクロック )
(2n × 2/FCL*2)
n=10
20.48 ms
62.5 ms
n=11
40.96 ms
125 ms
n=12
81.92 ms
250 ms
n=13
163.84 ms
500 ms
n=14
327.68 ms
1s
n=15
655.36 ms
2s
n=16
1.311 s
4s
n=17
2.621 s
8s
*1: FCRL=100 kHz の場合 , 2/FCRL=20 μs
*2: FCL=32.768 kHz の場合 , 2/FCL=61.035 μs
＜注意事項＞
サブ CR の周波数の精度については , MB95560H/570H/580H シリーズ のデータシートを
参照してください。
186
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第 12 章 時計プリスケーラ
12.2 時計プリスケーラの構成
MB95560H/570H/580H シリーズ
12.2
時計プリスケーラの構成
時計プリスケーラは , 以下のブロックから構成されています。
• 時計プリスケーラカウンタ
• カウンタクリア回路
• インターバルタイマセレクタ
• 時計プリスケーラ制御レジスタ (WPCR)
■ 時計プリスケーラのブロックダイヤグラム
図 12.2-1 時計プリスケーラのブロックダイヤグラム
ソフトウェアウォッチドッグタイマ
時計プリスケーラカウンタ(カウンタ)
FCL の2分周
FCRL の2分周
X 21
X 22
X 23
X 24
X 25
X 26
X 27
X 28
X 29
X 210 X 211 X 212 X 213 X 214 X 215 X 216 X 217
カウンタクリア
SYCC:SCM[2:0]
SYCC2:SRDY,
SYCC2:SCRDY
ウォッチドッグタイマクリア
リセット,サブクロック発振の停止,
またはサブCRクロック発振の停止
インターバルタイマ
セレクタ
カウンタクリア
回路
時計プリスケーラ割込み
WTIF
WTIE
-
-
WTC2
WTC1
WTC0 WCLR
時計プリスケーラ制御レジスタ (WPCR)
FCL : サブクロック
FCRL : サブCRクロック
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187
第 12 章 時計プリスケーラ
12.2 時計プリスケーラの構成
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● 時計プリスケーラカウンタ ( カウンタ )
サブクロックまたはサブ CR クロックの 2 分周をカウントクロックとする 16 ビットの
ダウンカウンタです。
● カウンタクリア回路
時計プリスケーラのクリアを制御する回路です。
● インターバルタイマセレクタ
時計プリスケーラカウンタ中にある 16 ビットの内の 8 ビットから , インターバルタイ
マ用の 1 ビットを選択する回路です。
● 時計プリスケーラ制御レジスタ (WPCR)
インターバル時間の選択 , カウンタのクリア , 割込み制御および状態の確認を行うレジ
スタです。
■ 入力クロック
時計プリスケーラは , サブクロックまたはサブ CR クロックを 2 分周したクロックを入
力クロック ( カウントクロック ) として使用します。
■ 出力クロック
時計プリスケーラは , ソフトウェアウォッチドッグタイマにクロックを供給します。
188
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第 12 章 時計プリスケーラ
12.3 時計プリスケーラのレジスタ
MB95560H/570H/580H シリーズ
12.3
時計プリスケーラのレジスタ
図 12.3-1 に , 時計プリスケーラのレジスタを示します。
■ 時計プリスケーラのレジスタ
図 12.3-1 時計プリスケーラのレジスタ
時計プリスケーラ制御レジスタ (WPCR)
bit7
bit6
bit5
アドレス
000BH
WTIF
WTIE
R(RM1),W
R/W
R0/WX
R/W
R(RM1),W
R0,W
R0/WX
-
bit4
R0/WX
bit3
WTC2
R/W
bit2
WTC1
R/W
bit1
WTC0
R/W
bit0
WCLR
R0,W
初期値
00000000B
: リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
: リード / ライト可能 ( 読出し値は書込み値と異なります。リードモディファイライト (RMW)
系命令では , "1" が読み出されます。)
: ライトオンリ ( 書込み可能。読出し値は "0" です。)
: 読出し値は常に "0" です。このビットに値を書き込んでも動作に影響はありません。
: 未定義ビット
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189
第 12 章 時計プリスケーラ
12.3 時計プリスケーラのレジスタ
MB95560H/570H/580H シリーズ
時計プリスケーラ制御レジスタ (WPCR)
12.3.1
時計プリスケーラ制御レジスタ (WPCR) は , インターバル時間の選択 , カウンタの
クリア , 割込み制御および時計プリスケーラの状態確認を行うレジスタです。
■ 時計プリスケーラ制御レジスタ (WPCR)
図 12.3-2 時計プリスケーラ制御レジスタ (WPCR)
アドレス bit7
bit6
000BH WTIF WTIE
R(RM1),W R/W
bit2
bit1
bit0
bit5
bit4
bit3
WTC2 WTC1 WTC0 WCLR
R/W
R/W
R0,W
R0/WX R0/WX R/W
WCLR
0
1
時計タイマ初期化ビット
読出し時
書込み時
変化しません。
常に"0"が読み出されます。
動作に影響はありません。
時計プリスケーラの全カウンタ
ビットを"1"にクリアします
WTC2 WTC1 WTC0
1
初期値
00000000B
0
インターバル時間
インターバル時間
(サブクロック FCL=32.768 kHz) (サブCRクロック FCRL=100 kHz)
0
210 × 2/FCL (62.5 ms)
210 × 2/FCRL (20.48 ms)
0
0
0
211
× 2/FCL (125 ms)
211 × 2/FCRL (40.96 ms)
0
0
1
212 × 2/FCL (250 ms)
212 × 2/FCRL (81.92 ms)
0
213
× 2/FCL (500 ms)
213 × 2/FCRL (163.84 ms)
0
1
0
1
1
214
× 2/FCL (1 s)
214 × 2/FCRL (327.68 ms)
1
0
1
215 × 2/FCL (2 s)
215 × 2/FCRL (655.36 ms)
1
1
0
1
216
× 2/FCL (4 s)
216 × 2/FCRL (1.311 s)
217
× 2/FCL (8 s)
217 × 2/FCRL (2.621 s)
1
1
WTIE
0
1
WTIF
0
1
割込み要求許可ビット
割込み要求出力を禁止します
割込み要求出力を許可します
時計割込み要求フラグビット
読出し時
書込み時
インターバル時間の
ビットを"0"にクリアします
未経過
インターバル時間が
変化しません。
経過しました
動作に影響はありません
: リード/ライト可能(読出し値は書込み値と同じとなります。)
R/W
R(RM1),W : リード/ライト可能(読出し値は書込み値と異なります。
リードモディファイライト(RMW)系命令では, "1"が読み出されます。)
R0,W
R0/WX
-
190
:
:
:
:
ライトオンリ(書込み可能。読出し値は"0"です。)
読出し値は常に"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
初期値
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第 12 章 時計プリスケーラ
12.3 時計プリスケーラのレジスタ
MB95560H/570H/580H シリーズ
表 12.3-1
時計プリスケーラ制御レジスタ (WPCR) の各ビットの機能
ビット名
機能
bit7
WTIF:
時計割込み要求フラ
グビット
時計プリスケーラにより選択したインターバル時間が経過すると , このビットは
"1" になります。
• このビットとタイムベースタイマ割込み要求許可ビット (WTIE) が "1" に設定さ
れたとき , 割込み要求が発生します。
"0" を書き込んだ場合 : このビットは "0" になります。
"1" を書き込んだ場合 : 動作に影響はありません。
• リードモディファイライト (RMW) 系命令によりこのビットを読み出すと , 常に
"1" が読み出されます。
bit6
WTIE:
割込み要求許可ビッ
ト
このビットは割込みコントローラへの割込み要求出力を許可または禁止します。
"0" を書き込んだ場合 : 時計プリスケーラの割込み要求出力を禁止します。
"1" を書き込んだ場合 : 時計プリスケーラの割込み要求出力を許可します。
このビットと時計割込み要求フラグビット (WTIE) が "1" に設定されたとき , 割込
み要求が出力されます。
bit5,
bit4
未定義ビット
読出し値は "0" です。これらのビットに値を書き込んでも動作に影響はありませ
ん。
これらのビットはインターバル時間を選択します。
WTC2 WTC1 WTC0
bit3
～
bit1
bit0
WTC2 ～ WTC0:
時計割込みインター
バル時間選択ビット
WCLR:
時計タイマ初期化
ビット
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インターバル時間
インターバル時間
( サブクロック FCL=32.768 kHz)
( サブ CR クロック FCRL=100 kHz)
1
0
0
210 × 2/FCL (62.5 ms)
210 × 2/FCRL (20.48 ms)
0
0
0
211 × 2/FCL (125 ms)
211 × 2/FCRL (40.96 ms)
0
0
1
212 × 2/FCL (250 ms)
212 × 2/FCRL (81.92 ms)
0
1
0
213 × 2/FCL (500 ms)
213 × 2/FCRL (163.84 ms)
0
1
1
214 × 2/FCL (1 s)
214 × 2/FCRL (327.68 ms)
1
0
1
215 × 2/FCL (2 s)
215 × 2/FCRL (655.36 ms)
1
1
0
216 × 2/FCL (4 s)
216 × 2/FCRL (1.311 s)
1
1
1
217 × 2/FCL (8 s)
217 × 2/FCRL (2.621 s)
このビットは時計プリスケーラのカウンタをクリアします。
"0" を書き込んだ場合 : 動作に影響はありません。
"1" を書き込んだ場合 : 全カウンタのビットが "1" に初期化されます。
このビットを読み出すと , 常に "0" となります。
( 注意事項 ) 時計プリスケーラの出力がソフトウェアウォッチドッグタイマのカ
ウントクロックとして選択されているときには , このビットで時計
プリスケーラがクリアされるとソフトウェアウォッチドッグタイマ
もクリアされます。
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191
第 12 章 時計プリスケーラ
12.4 時計プリスケーラの割込み
MB95560H/570H/580H シリーズ
時計プリスケーラの割込み
12.4
時計プリスケーラで選択されたインターバル時間が経過すると , 割込み要求が発生
します ( インターバルタイマ機能 )。
■ インターバルタイマ機能動作時の割込み ( 時計割込み )
サブクロックモード使用時のストップモード以外のモードでは , 時計プリスケーラ用
カウンタがサブクロック原発振でカウントアップし , 設定したインターバルタイマ時
間が経過すると , 時計割込み要求フラグビットが "1" に設定 (WPCR:WTIF = 1) されま
す。そのとき , 割込み要求許可ビットが許可 (WPCR:WTIE = 1) されている場合 , 時計
プリスケーラから割込みコントローラへ割込み要求 (IRQ20) が出力されます。
• WTIF ビットは , WTIE ビットの値に関係なく , 時計割込みインターバル時間選択
ビットで設定した時間になると "1" に設定されます。
• WTIF ビットが "1" に設定された場合 , WTIE ビットを禁止状態から許可状態
(WPCR:WTIE = 0 → 1) に変化させると , 直ちに割込み要求が発生します。
• 選択されたビットがオーバフローすると同時にカウンタがクリア (WPCR:WCLR=1)
した場合は , WTIF ビットは "1" に設定されません。
• 割込み要求を "0" にクリアするには , 割込み処理ルーチンで WTIF ビットに "0" を
書き込んでください。
＜注意事項＞
リセット解除後に , 割込み要求出力を許可 (WPCR:WTIE=1) するには , 必ず同時に WTIF
ビットをクリアしてください (WPCR:WTIE=0)。
■ 時計プリスケーラの割込み
表 12.4-1
時計プリスケーラの割込み
項目
説明
割込みの条件
割込みフラグ
WPCR: WTC2 ～ WTC0 で設定したインターバル時間が経過した。
WPCR:WTIF
割込み許可
WPCR:WTIE
■ 時計プリスケーラの割込みに関連するレジスタとベクタテーブルのアドレス
表 12.4-2
時計プリスケーラの割込みに関連するレジスタとベクタテーブルのアドレス
割込み要因
割込み要求番号
時計プリスケーラ
IRQ20
割込みレベル設定レジスタ
レジスタ
ILR5
設定ビット
L20
ベクタテーブルのアドレス
上位
FFD2H
下位
FFD3H
各周辺機能のそれぞれの割込み要求番号およびベクタテーブルのアドレスについては
「付録 B 割込み要因のテーブル」を参照してください。
192
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12.5
第 12 章 時計プリスケーラ
12.5 時計プリスケーラの動作説明と設定手順例
時計プリスケーラの動作説明と設定手順例
時計プリスケーラは , インターバルタイマとして動作します。
■ インターバルタイマ機能の動作 ( 時計プリスケーラ )
時計プリスケーラカウンタは , サブクロックが発振している間 , サブクロックの 2 分周
をカウントクロックとしてカウントダウンを続けます。
カウントがクリア (WPCR:WCLR = 1) されると , カウンタは "FFFFH" からカウントダウ
ンを開始し , "0000H" に達すると , "FFFFH" に戻ってカウントを継続します。カウント
ダウン中に , 割込みインターバル時間選択ビットで設定した時間になると , サブクロッ
クモードが使われているストップモード以外の場合 , 時計割込み要求フラグビット
(WPCR:WTIF) が "1" に設定されます。すなわち , カウンタが最後にクリアされた時間
を基準にして , 選択されたインターバル時間ごとに時計割込み要求が発生します。
■ 時計プリスケーラのクリア
時計プリスケーラをクリアすると , 時計プリスケーラの出力を使用している他の周辺
機能は , カウント時間が変化するなど動作に影響を受けます。
時計プリスケーラ初期化ビット (WPCR:WCLR) によってカウンタをクリアする場合は ,
カウンタのクリアにより予期せぬ影響を及ぶことがないようにその他の周辺機能の設
定を必要に応じて変更してください。
なお , 時計プリスケーラの出力をカウントクロックとして選択しているとき , 時計プリ
スケーラがクリアされると , ウォッチドッグタイマもクリアされます。
時計プリスケーラは , 時計プリスケーラ初期化ビット (WPCR:WCLR) によるクリアに
加え , サブクロックが停止し , 発振安定待ち時間のカウントが必要になるとクリアされ
ます。時計プリスケーラは , 以下の状況でクリアされます。
• デバイスが , サブクロックモードまたはサブ CR クロックモードからストップモー
ドへ移行したとき
• メインクロックモード , またはメイン CR クロックモードにおいて , システムクロッ
ク制御レジスタ 2 のサブクロック発振許可ビット (SYCC2:SOSCE または SCRE) を
"0" に設定したとき
また , リセットが発生した場合 , 時計プリスケーラのカウンタはクリアされ , 動作を停
止します。
■ 時計プリスケーラの動作例
図 12.5-1 に , 下記の条件下においての動作例を示します。
1) パワーオンリセットが発生した場合
2) デバイスが , サブクロックモードもしくはサブ CR クロックモードにおいてインター
バルタイマ機能の動作中に , スリープモードへ移行した場合
3) デバイスが , サブクロックモードもしくはサブ CR クロックモードにおいてインター
バルタイマ機能の動作中に , ストップモードへ移行した場合
4) カウンタクリアの要求が発生した場合
時計モードへの移行は , スリープモードへの移行と同じ動作で行います。
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193
第 12 章 時計プリスケーラ
12.5 時計プリスケーラの動作説明と設定手順例
MB95560H/570H/580H シリーズ
図 12.5-1 時計プリスケーラの動作例
カウンタ値
(カウントダウン)
FFFFH
WATR:SWT3～SWT0で
検出するカウント値
WPCR:WTC2～WTC0で
検出するカウント値
インターバル周期
(WPCR:WTC2～WTC0=011B)
0000H
サブクロック
発振安定待ち時間
サブクロック
発振安定待ち時間
ストップモードへの
移行によるクリア
4)カウンタクリア
(WPCR:WCLR=1)
1)パワーオンリセット
割込みサービスルーチンで
クリア
インターバル
設定時のクリア
WTIFビット
WTIEビット
スリープ
2)SLPビット
(STBCレジスタ)
時計割込みによる
スリープモード解除
3)STPビット
(STBCレジスタ)
ストップ
外部割込みによるストップモード解除
14
・時計プリスケーラ制御レジスタのインターバル時間選択ビット(WPCR:WTC2～WTC0)に "011B"を設定した場合(2 ×2/FCL)
・WPCR:WTC2～WTC0
・WPCR:WCLR
・WPCR:WTIF
・WPCR:WTIE
・STBC:SLP
・STBC:STP
・WATR:SWT3～SWT0
:時計プリスケーラ制御レジスタのインターバル時間選択ビット
:時計プリスケーラ制御レジスタの時計タイマ初期化ビット
:時計プリスケーラ制御レジスタの時計割込み要求フラグビット
:時計プリスケーラ制御レジスタの時計割込み要求許可ビット
:スタンバイ制御レジスタのスリープビット
:スタンバイ制御レジスタのストップビット
:発振安定待ち時間設定レジスタのサブクロック発振安定待ち時間選択ビット
■ 設定手順例
以下に , 時計プリスケーラの設定手順例を示します。
● 初期設定
1) 割込みレベルの設定
(ILR5)
2) インターバル時間の設定
(WPCR:WTC2 ～ WTC0)
3) 割込みを許可
(WPCR:WTIE = 1)
4) カウンタをクリア
(WPCR:WCLR = 1)
● 割込み処理
1) 割込み要求フラグをクリア
(WPCR:WTIF = 0)
2) 割込みの処理
194
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12.6
第 12 章 時計プリスケーラ
12.6 時計プリスケーラ使用上の注意
時計プリスケーラ使用上の注意
時計プリスケーラの使用に関する注意点を示します。
■ 時計プリスケーラ使用上の注意
● プログラムで割込み処理を設定する場合
時計割込み要求フラグビット (WPCR:WTIF) が "1" に設定され , 割込み要求が 許可
(WPCR:WTIE=1) されている場合には , 時計プリスケーラは割込み処理から復帰できま
せん。必ず割込みルーチン内で WTIF ビットをクリアしてください。
● 時計プリスケーラのクリアについて
ソフトウェアウォッチドッグタイマのカウントクロックとして時計プリスケーラを選
択 (WDTC:CS1, CS0, CSP=100B または 110B) した場合 , 時計プリスケーラをクリアする
とソフトウェアウォッチドッグタイマもクリアされます。
● 時計割込みについて
メインクロック使用時のストップモードでは , 時計プリスケーラはカウント動作を行
います。時計プリスケーラがカウント動作を開始する前に , サブクロック / サブ CR ク
ロックの発振安定待ち時間の完了を待つようにもできます。時計プリスケーラにサブ
クロック / サブ CR クロックの発振安定待ち時間の完了を待たせるには , SYCC2:SOSCE
または SYCC2:SCRE をそれぞれに "1" に設定してください。また , 同じモードでは , 時
計プリスケーラ割込み (IRQ20) を発生できます。
● 時計プリスケーラからクロックを供給される周辺機能について
時計プリスケーラをクリアすると , 時計プリスケーラの出力を使用している他の周辺
機能は , 動作周期が変化するなど動作に影響を受けます。
なお , 時計プリスケーラのカウンタがクリアされた後 , 時計プリスケーラから出力され
たソフトウェアウォッチドッグタイマ用のクロックは , 初期状態となります。ソフト
ウェアウォッチドッグタイマのクロックが初期状態に戻ると同時に , ソフトウェア
ウォッチドッグタイマのカウンタが同時にクリアされるため , ソフトウェアウォッチ
ドッグタイマは正常な周期で動作します。
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195
第 12 章 時計プリスケーラ
12.7 時計プリスケーラの設定例
12.7
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時計プリスケーラの設定例
時計プリスケーラの設定例を示します。
■ 設定方法の例
● 時計プリスケーラを初期化する方法
時計タイマ初期化ビット (WPCR:WCLR) で行います。
制御内容
時計タイマ初期化ビット (WCLR)
時計プリスケーラを初期化するには
"1" に設定する
● インターバル時間の選択方法
時計割込みインターバル時間選択ビット (WPCR:WTC2 ～ WTC0) でインターバル時間
を選択します。
● 割込み関連レジスタ
下表の割込みレベル設定レジスタを使って , 割込みレベルを選択します。
割込み要因
割込みレベル設定レジスタ
割込みベクタ
時計プリスケーラ
割込みレベル設定レジスタ (ILR5)
アドレス : 0007EH
#20
アドレス : 0FFD2H
● 割込みを許可 / 禁止 / クリアする方法
割込みを許可 / 禁止するには , 割込み要求許可ビット (WPCR:WTIE) にて行います。
制御内容
割込み要求許可ビット (WTIE)
割込み要求を禁止するには
"0" に設定する
割込み要求を許可するには
"1" に設定する
割込み要求をクリアするには , 時計割込み要求フラグ (WPCR:WTIF) にて行います。
196
制御内容
時計割込み要求フラグ (WTIF)
割込み要求をクリアするには
"0" を設定する
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第 13 章
ワイルドレジスタ機能
ワイルドレジスタの機能と動作について説明します。
13.1 ワイルドレジスタ機能の概要
13.2 ワイルドレジスタ機能の構成
13.3 ワイルドレジスタ機能のレジスタ
13.4 ワイルドレジスタ機能の動作説明
13.5 一般的なハードウェア接続例
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197
第 13 章 ワイルドレジスタ機能
13.1 ワイルドレジスタ機能の概要
13.1
MB95560H/570H/580H シリーズ
ワイルドレジスタ機能の概要
ワイルドレジスタ機能を使うことで , 内蔵レジスタに設定したアドレスと修正デー
タで , プログラムのバグにパッチをあてることができます。
ワイルドレジスタの機能について説明します。
■ ワイルドレジスタ機能
ワイルドレジスタは , 3 本のワイルドレジスタデータ設定レジスタ , 3 本のワイルドレ
ジスタアドレス設定レジスタ , 1 バイトのアドレス比較許可レジスタおよび 1 バイトの
ワイルドレジスタデータテスト設定レジスタから構成されます。これらのレジスタに
修正したいアドレスとデータを設定すると , フラッシュメモリのデータはレジスタに
設定した修正データに置き換えることができます。最大 3 つの異なるアドレスのデー
タを修正できます。
ワイルドレジスタの機能を使用して , マスク生成後にプログラムのデバッグをするこ
とと , プログラムの不良箇所にパッチをあてることができます。
198
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第 13 章 ワイルドレジスタ機能
13.2 ワイルドレジスタ機能の構成
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ワイルドレジスタ機能の構成
13.2
ワイルドレジスタのブロックダイヤグラムを示します。ワイルドレジスタは , 以下の
ブロックで構成されます。
• メモリ領域部
ワイルドレジスタデータ設定レジスタ (WRDR0 ～ WRDR2)
ワイルドレジスタアドレス設定レジスタ (WRAR0 ～ WRAR2)
ワイルドレジスタアドレス比較許可レジスタ (WREN)
ワイルドレジスタデータテスト設定レジスタ (WROR)
• 制御回路部
■ ワイルドレジスタ機能のブロックダイヤグラム
図 13.2-1 ワイルドレジスタ機能のブロックダイヤグラム
ワイルドレジスタ機能
制御回路部
アクセス制御回路
デコーダと
ロジック制御回路
アドレス
比較回路
メモリ領域部
内 部 バス
ワイルドレジスタ
アドレス設定レジスタ
(WRAR)
アクセス
制御回路
ワイルドレジスタ
データ設定レジスタ
(WRDR）
ワイルドレジスタ
アドレス比較許可レジスタ
(WREN)
●
●
●
ワイルドレジスタ
データテスト設定レジスタ
(WROR)
メモリ空間
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199
第 13 章 ワイルドレジスタ機能
13.2 ワイルドレジスタ機能の構成
MB95560H/570H/580H シリーズ
● メモリ領域部
メモリ領域部は , ワイルドレジスタデータ設定レジスタ (WRDR), ワイルドレジスタア
ドレス設定レジスタ (WRAR), ワイルドレジスタアドレス比較許可レジスタ (WREN) お
よびワイルドレジスタデータテスト設定レジスタ (WROR) より構成されています。ワ
イルドレジスタ機能を使用して , 置き換えたいアドレスおよびデータを設定します。ワ
イルドレジスタアドレス比較許可レジスタ (WREN) は , ワイルドレジスタデータ設定
レジスタ (WRDR) に対応するワイルドレジスタ機能を許可にします。また , ワイルド
レジスタデータテスト設定レジスタ (WROR) は , ワイルドレジスタデータ設定レジス
タ (WRDR) に対応する通常読出し機能を有効にします。
● 制御回路部
この回路は , ワイルドレジスタアドレス設定レジスタ (WRAR) に設定されているアド
レスと実際のアドレスデータとを比較します。一致している場合には , 制御回路部は ,
ワイルドレジスタデータ設定レジスタ(WRDR)からデータバスへデータを出力します。
制御回路部は , ワイルドレジスタアドレス比較許可レジスタ (WREN) により動作を制
御する回路です。
200
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第 13 章 ワイルドレジスタ機能
13.3 ワイルドレジスタ機能のレジスタ
MB95560H/570H/580H シリーズ
13.3
ワイルドレジスタ機能のレジスタ
ワイルドレジスタ機能のレジスタには , ワイルドレジスタデータ設定レジスタ
(WRDR), ワイルドレジスタアドレス設定レジスタ (WRAR), ワイルドレジスタアド
レス比較許可レジスタ (WREN) およびワイルドレジスタデータテスト設定レジスタ
(WROR) があります。
■ ワイルドレジスタ機能のレジスタ
図 13.3-1 ワイルドレジスタ機能のレジスタ
ワイルドレジスタデータ設定レジスタ (WRDR0 ～ WRDR2)
bit7
bit6
bit5
bit4
bit3
アドレス
0F82 H
WRDR0
RD7
RD6
RD5
RD4
RD3
bit2
bit1
bit0
RD2
RD1
RD0
R/W
R/W
R/W
R/W
ワイルドレジスタアドレス設定レジスタ (WRAR0 ～ WRAR2)
bit15
bit14
bit13
bit12
bit11
アドレス
WRAR0 0F80H, 0F81H RA15 RA14 RA13 RA12 RA11
bit10
bit9
bit8
RA10
RA9
RA8
WRDR1
0F85H
WRDR2
0F88H
R/W
R/W
R/W
R/W
WRAR1
0F83H, 0F84H
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
WRAR2
0F86H, 0F87H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
RA7
RA6
RA5
RA4
RA3
RA2
RA1
RA0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
ワイルドレジスタアドレス比較許可レジスタ (WREN)
bit7
bit6
bit5
bit4
アドレス
0076H
予約
予約
bit3
bit2
bit1
bit0
予約
R/W0
EN2
EN1
EN0
R/W
R/W
R/W
bit3
bit2
bit1
bit0
予約
R/W0
DRR2
DRR1
DRR0
R/W
R/W
R/W
R0/WX
R0/WX
R/W0
R/W0
ワイルドレジスタデータテスト設定レジスタ (WROR)
bit7
bit6
bit5
bit4
アドレス
0077H
予約
予約
R0/WX
R/W
R/W0
R0/WX
-
:
:
:
:
R0/WX
R/W0
R/W0
初期値
00000000B
初期値
00000000B
初期値
00000000B
初期値
00000000B
初期値
00000000B
リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
書込み値は常に "0" です。読出し値は書込み値と同じとなります。
読出し値は常に "0" です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
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201
第 13 章 ワイルドレジスタ機能
13.3 ワイルドレジスタ機能のレジスタ
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■ ワイルドレジスタ番号
ワイルドレジスタ番号は , 各ワイルドレジスタアドレス設定レジスタ (WRAR) および
各ワイルドレジスタデータ設定レジスタ (WRDR) に割当てられます。
表 13.3-1
ワイルドレジスタアドレス設定レジスタおよびワイルドレジスタデータ設定レジスタに
対応するワイルドレジスタ番号
ワイルドレジスタ番号
ワイルドレジスタアドレス
設定レジスタ (WRAR)
ワイルドレジスタデータ
設定レジスタ (WRDR)
0
WRAR0
WRDR0
202
1
WRAR1
WRDR1
2
WRAR2
WRDR2
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第 13 章 ワイルドレジスタ機能
13.3 ワイルドレジスタ機能のレジスタ
MB95560H/570H/580H シリーズ
ワイルドレジスタデータ設定レジスタ
(WRDR0 ～ WRDR2)
13.3.1
ワイルドレジスタデータ設定レジスタ (WRDR0 ～ WRDR2) は , ワイルドレジスタ
機能により修正するデータを指定します。
■ ワイルドレジスタデータ設定レジスタ (WRDR0 ～ WRDR2)
図 13.3-2 ワイルドレジスタデータ設定レジスタ (WRDR0 ～ WRDR2)
WRDR0
アドレス
0F82H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
RD7
RD6
RD5
RD4
RD3
RD2
RD1
RD0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
RD7
RD6
RD5
RD4
RD3
RD2
RD1
RD0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
WRDR1
アドレス
0F85H
初期値
00000000B
WRDR2
アドレス
0F88H
bit6
bit5
bit4
bit3
bit2
bit1
bit0
RD6
RD5
RD4
RD3
RD2
RD1
RD0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
ワイルドレジスタデータ設定レジスタ (WRDR) の各ビットの機能
ビット名
bit7
～
bit0
初期値
00000000B
: リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
R/W
表 13.3-2
bit7
RD7
RD7 ～ RD0:
ワイルドレジスタ
データ設定ビット
MN702-00006-5v0-J
機能
これらのビットはワイルドレジスタ機能により修正されるデータを指定します。
• これらのビットを使い , ワイルドレジスタアドレス設定レジスタ (WRAR) で割
り当てられたアドレスに修正データを設定します。それぞれのワイルドレジス
タ番号に対応したアドレスにてデータが許可になります。
• これらのビットの読出しは , ワイルドレジスタデータテスト設定レジスタ
(WROR) で対応するデータテスト設定ビットを "1" に設定した場合のみ許可と
なります。
FUJITSU SEMICONDUCTOR LIMITED
203
第 13 章 ワイルドレジスタ機能
13.3 ワイルドレジスタ機能のレジスタ
MB95560H/570H/580H シリーズ
ワイルドレジスタアドレス設定レジスタ
(WRAR0 ～ WRAR2)
13.3.2
ワイルドレジスタアドレス設定レジスタ (WRAR0 ～ WRAR2) は , ワイルドレジス
タ機能により修正するアドレスを設定します。
■ ワイルドレジスタアドレス設定レジスタ (WRAR0 ～ WRAR2)
図 13.3-3 ワイルドレジスタアドレス設定レジスタ (WRAR0 ～ WRAR2)
WRAR0
アドレス
0F80H
アドレス
0F81H
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
RA15
RA14
RA13
RA12
RA11
RA10
RA9
RA8
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
RA7
RA6
RA5
RA4
RA3
RA2
RA1
RA0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
RA15
RA14
RA13
RA12
RA11
RA10
RA9
RA8
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
初期値
00000000B
WRAR1
アドレス
0F83H
アドレス
0F84H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
RA7
RA6
RA5
RA4
RA3
RA2
RA1
RA0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
初期値
00000000B
WRAR2
アドレス
0F86H
アドレス
0F87H
R/W
表 13.3-3
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
RA15
RA14
RA13
RA12
RA11
RA10
RA9
RA8
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
RA7
RA6
RA5
RA4
RA3
RA2
RA1
RA0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
: リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
ワイルドレジスタアドレス設定レジスタ (WRAR) の各ビットの機能
ビット名
bit15 RA15 ～ RA0:
～ ワイルドレジスタア
bit0 ドレス設定ビット
204
初期値
00000000B
機能
ワイルドレジスタ機能により修正するアドレスを設定します。
アドレスは , ワイルドレジスタアドレス設定レジスタに対応するワイルドレジス
タ番号に従って設定されます。
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第 13 章 ワイルドレジスタ機能
13.3 ワイルドレジスタ機能のレジスタ
MB95560H/570H/580H シリーズ
ワイルドレジスタアドレス比較許可レジスタ
(WREN)
13.3.3
ワイルドレジスタアドレス比較許可レジスタ (WREN) は , それぞれのワイルドレジ
スタ番号に対応して , ワイルドレジスタ機能の動作を許可 / 禁止します。
■ ワイルドレジスタアドレス比較許可レジスタ (WREN)
図 13.3-4 ワイルドレジスタアドレス比較許可レジスタ (WREN)
アドレス
0076H
R/W
R/W0
R0/WX
-
表 13.3-4
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
-
-
予約
R/W0
EN0
R0/WX
予約
R/W0
EN1
R0/WX
予約
R/W0
EN2
R/W
R/W
R/W
:
:
:
:
初期値
00000000B
リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
書込み値は常に "0" です。読出し値は書込み値と同じとなります。
読出し値は常に "0" です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
ワイルドレジスタアドレス比較許可レジスタ (WREN) の各ビットの機能
ビット名
bit7,
bit6
未定義ビット
bit5
～
bit3
予約ビット
bit2
～
bit0
EN2, EN1, EN0:
ワイルドレジスタア
ドレス比較許可ビッ
ト
機能
読出し値は常に "0" です。これらのビットに値を書き込んでも動作に影響はあり
ません。
これらのビットは常に "0" に設定してください。
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ワイルドレジスタの動作を許可 / 禁止にします。
• EN0 はワイルドレジスタ番号 0 に対応します。
• EN1 はワイルドレジスタ番号 1 に対応します。
• EN2 はワイルドレジスタ番号 2 に対応します。
"0" を書き込んだ場合 : ワイルドレジスタ機能の動作を禁止します。
"1" を書き込んだ場合 : ワイルドレジスタ機能の動作を許可します。
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205
第 13 章 ワイルドレジスタ機能
13.3 ワイルドレジスタ機能のレジスタ
MB95560H/570H/580H シリーズ
ワイルドレジスタデータテスト設定レジスタ
(WROR)
13.3.4
ワイルドレジスタデータテスト設定レジスタ (WROR) は , 対応するワイルドレジス
タデータ設定レジスタ (WRDR0 ～ WRDR2) よりデータ読出しを許可 / 禁止します。
■ ワイルドレジスタデータテスト設定レジスタ (WROR)
図 13.3-5 ワイルドレジスタデータテスト設定レジスタ (WROR)
アドレス
0077H
R/W
R/W0
R0/WX
-
表 13.3-5
bit7
bit6
R0/WX R0/WX
:
:
:
:
bit3
予約
R/W0
bit2
DRR2
R/W
bit1
DRR1
R/W
bit0
DRR0
R/W
初期値
00000000B
ワイルドレジスタデータテスト設定レジスタ (WROR) の各ビットの機能
ビット名
未定義ビット
bit5
～
bit3
予約ビット
206
bit4
予約
R/W0
リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
書込み値は "0" です。読出し値は書込み値と同じとなります。
読出し値は "0" です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
bit7,
bit6
bit2
～
bit0
bit5
予約
R/W0
機能
読出し値は "0" です。これらのビットに値を書き込んでも動作に影響はありませ
ん。
これらのビットは常に "0" に設定してください。
DRR2, DRR1, DRR0:
ワイルドレジスタ
データテスト設定
ビット
対応するワイルドレジスタデータ設定レジスタからの読出しを許可 / 禁止します。
• DRR0 はワイルドレジスタデータ設定レジスタ (WRDR0) からの読出しを許可 /
禁止します。
• DRR1 はワイルドレジスタデータ設定レジスタ (WRDR1) からの読出しを許可 /
禁止します。
• DRR2 はワイルドレジスタデータ設定レジスタ (WRDR2) からの読出しを許可 /
禁止します。
"0" を書き込んだ場合 : ワイルドレジスタデータ設定レジスタからの読出しを禁
止します。
"1" を書き込んだ場合 : ワイルドレジスタデータ設定レジスタからの読出しを許
可します。
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第 13 章 ワイルドレジスタ機能
13.4 ワイルドレジスタ機能の動作説明
MB95560H/570H/580H シリーズ
13.4
ワイルドレジスタ機能の動作説明
ワイルドレジスタの設定順序について説明します。
■ ワイルドレジスタ機能の設定順序
ワイルドレジスタ機能を使用する前に , ユーザプログラム内にある , 外部メモリ ( 例え
ば , EEPROM や FRAM) からワイルドレジスタに設定する値を読み出すプログラムを準
備する必要があります。以下に , ワイルドレジスタの設定方法を示します。
本節では , 外部メモリとデバイス間の通信方法については説明しません。
• ワイルドレジスタアドレス設定レジスタ (WRAR0 ～ WRAR2) に , 変更する内蔵の
ROM コードのアドレスを書き込みます。
• アドレスが書き込まれたワイルドレジスタアドレス設定レジスタに対応するワイ
ルドレジスタデータ設定レジスタ (WRDR0 ～ WRDR2) に , 新しいコードを書き込み
ます。
• ワイルドレジスタアドレス比較許可レジスタ (WREN) のワイルドレジスタ番号に対
応する EN ビットに , "1" を書き込み , ワイルドレジスタ機能を許可にします。
表 13.4-1 は , ワイルドレジスタ機能のレジスタ設定順序を示します。
表 13.4-1
ワイルドレジスタ機能のレジスタ設定手順
ステップ
動作
動作例
1
変更する内蔵コードがアドレス F011H にあり , 変更
ある一定の通信方法を通じて , 外部周辺機
するデータが B5H の場合 , 変更する内蔵 ROM コー
能より , 置換データを読み出します。
ドは 3 つになります。
2
置換アドレスをワイルドレジスタアドレ
ワイルドレジスタアドレス設定レジスタ
ス設定レジスタ (WRAR0 ～ WRAR2) へ書 (WRAR0 = F011H , WRAR1 = ..., WRAR2 = ...) を設定
します。
込みます。
3
ワイルドレジスタデータ設定レジスタ
(WRDR0 ～ WRDR2) に新しい ROM コー
ドを書き込みます ( 内蔵 ROM コードを置
き換えます )。
4
ワイルドレジスタアドレス比較許可レジ
スタ (WREN) の EN ビットを許可にしま
す。
ワイルドレジスタデータ設定レジスタ
(WRDR0 = B5H , WRDR1 = ..., WRDR2 =... ) を設定
します。
ワイルドレジスタ番号 0 のワイルドレジスタ機能を
許可するには , アドレス比較許可レジスタ (WREN)
の bit0 に "1" を設定します。もし , アドレスがワイ
ルドレジスタアドレス設定レジスタ (WRAR) に設
定されている値と一致すれば , ワイルドレジスタ
データ設定レジスタ (WRDR) の値は , 内蔵 ROM
コードに置き換えられます。複数の内蔵 ROM コー
ドを置き換える際は , それぞれの内蔵 ROM コード
に対応するワイルドレジスタアドレス比較許可レジ
スタ (WREN) の EN ビットを許可してください。
■ ワイルドレジスタ機能適用アドレス
ワイルドレジスタ機能が適用できるアドレス空間は , "0078H" を除くすべての空間です。
アドレス "0078H" はレジスタバンクポインタおよびダイレクトバンクポインタのミ
ラーアドレスとなっているため , このアドレスにパッチをあてることはできません。
MN702-00006-5v0-J
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207
第 13 章 ワイルドレジスタ機能
13.5 一般的なハードウェア接続例
13.5
MB95560H/570H/580H シリーズ
一般的なハードウェア接続例
以下に , ワイルドレジスタ機能を使用するときのハードウェア間の一般的な接続に
ついて例示します。
■ ハードウェア接続例
図 13.5-1 一般的なハードウェア接続例
EEPROM
(修正プログラム格納)
208
MB95560H/570H/580Hシリーズ
SO
SIN
SI
SOT
SCK
SCK
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第 14 章
8/16 ビット複合タイマ
8/16 ビット複合タイマの機能と動作について説明
します。
14.1 8/16 ビット複合タイマの概要
14.2 8/16 ビット複合タイマの構成
14.3 8/16 ビット複合タイマのチャネル
14.4 8/16 ビット複合タイマの端子
14.5 8/16 ビット複合タイマのレジスタ
14.6 8/16 ビット複合タイマの割込み
14.7 インターバルタイマ機能 ( ワンショットモード ) の 動
作説明
14.8 インターバルタイマ機能 ( 連続モード ) の動作説明
14.9 インターバルタイマ機能 ( フリーランモード ) の 動作
説明
14.10 PWM タイマ機能 ( 周期固定モード ) の動作説明
14.11 PWM タイマ機能 ( 周期可変モード ) の動作説明
14.12 PWC タイマ機能の動作説明
14.13 インプットキャプチャ機能の動作説明
14.14 ノイズフィルタの動作説明
14.15 動作中の各モードでの状態
14.16 8/16 ビット複合タイマの使用上の注意
MN702-00006-5v0-J
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209
第 14 章 8/16 ビット複合タイマ
14.1 8/16 ビット複合タイマの概要
14.1
MB95560H/570H/580H シリーズ
8/16 ビット複合タイマの概要
8/16 ビット複合タイマは , 2 つの 8 ビットカウンタで構成されています。 2 つの 8
ビットタイマとして使用することも , 2 つのカウンタをカスケード接続して 1 つの
16 ビットタイマとして使用することもできます。
8/16 ビット複合タイマには , 以下の機能があります。
• インターバルタイマ機能
• PWM タイマ機能
• PWC タイマ機能 ( パルス幅測定 )
• インプットキャプチャ機能
■ インターバルタイマ機能 ( ワンショットモード )
インターバルタイマ機能 ( ワンショットモード ) が選択されると , タイマが起動した時
点でカウンタは "00H" からカウント動作を開始します。カウンタの値が 8/16 ビット複
合タイマ 00/01 データレジスタの値と一致すると , タイマ出力が反転し , 割込み要求が
発生して , カウント動作が停止します。
■ インターバルタイマ機能 ( 連続モード )
インターバルタイマ機能 ( 連続モード ) が選択されると , タイマが起動した時点でカウ
ンタは "00H" からカウント動作を開始します。カウンタの値が 8/16 ビット複合タイマ
00/01 データレジスタの値と一致すると , タイマ出力が反転し , 割込み要求が発生して ,
カウンタは再び "00H" からカウントします。この連続動作の結果 , タイマは方形波を出
力します。
■ インターバルタイマ機能 ( フリーランモード )
インタバールタイマ機能 ( フリーランモード ) が選択されると , タイマが起動した時点
でカウンタは "00H" からカウント動作を開始します。カウンタの値が 8/16 ビット複合
タイマ 00/01 データレジスタの値と一致すると , タイマ出力が反転し , 割込み要求が発
生します。このような条件下で , カウント動作を継続し , カウント値が "FFH" に達する
と , 再度 "00H" からカウント動作を開始します。この連続動作の結果 , タイマは方形波
を出力します。
■ PWM タイマ機能 ( 周期固定モード )
PWM タイマ機能 ( 周期固定モード ) が選択されると , 周期固定で "H" パルス幅可変の
PWM 信号が生成されます。この周期は , 8 ビット動作モードでは "FFH" に , 16 ビット
動作モードでは FFFFH に固定されます。カウントクロックを選択することで時間が決
定されます。"H" パルス幅はレジスタを設定して指定します。
■ PWM タイマ機能 ( 周期可変モード )
PWM タイマ機能 ( 周期可変モード ) が選択されると , 2 つの 8 ビットカウンタを使用
して , 周期と "L" パルス幅をレジスタで指定することにより , 任意の周期とデューティ
の 8 ビット PWM 信号を生成します。
この動作モードでは , 2 つの 8 ビットカウンタが別々に使用されるため , 複合タイマは
16 ビットカウンタとして動作することはできません。
210
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第 14 章 8/16 ビット複合タイマ
14.1 8/16 ビット複合タイマの概要
■ PWC タイマ機能
PWC タイマ機能が選択されると , 外部入力パルスの幅および周期を測定できます。
この動作モードでは , 外部入力信号のカウント開始エッジを検出した直後に , カウンタ
は "00H" からカウント動作を開始します。この後 , カウント終了エッジが検出されると ,
カウンタは , カウント値をレジスタに転送し , 割込みを発生させます。
■ インプットキャプチャ機能
インプットキャプチャ機能が選択されると , 外部入力信号のエッジを検出した直後に ,
カウンタ値をレジスタに格納します。
この機能には , カウント動作にフリーランモードとクリアモードがあります。
クリアモードでは , カウンタは "00H" からカウント動作を開始し , エッジを検出すると ,
カウンタの値をレジスタに転送して割込みを発生させます。その後 , カウンタは , "00H"
からカウントを再開します。
フリーランモードでは , カウンタはエッジを検出した時点で , カウンタ値をレジスタに
転送して割込みを発生させます。この後 , クリアモードの場合とは異なり , カウンタは ,
"00H" にクリアすることなく , そのままカウント動作を継続します。
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211
第 14 章 8/16 ビット複合タイマ
14.2 8/16 ビット複合タイマの構成
14.2
MB95560H/570H/580H シリーズ
8/16 ビット複合タイマの構成
8/16 ビット複合タイマは , 以下のブロックで構成されています。
• 8 ビットカウンタ ×2 チャネル
• 8 ビットコンパレータ ( テンポラリラッチを含む ) ×2 チャネル
• 8/16 ビット複合タイマ 00/01 データレジスタ ×2 チャネル
(T00DR/T01DR),（T10DR/T11DR)
• 8/16 ビット複合タイマ 00/01 ステータス制御レジスタ 0 ×2 チャネル
(T00CR0/T01CR0), (T10CR0/T11CR0)
• 8/16 ビット複合タイマ 00/01 ステータス制御レジスタ 1 ×2 チャネル
(T00CR1/T01CR1), (T10CR1/T11CR1)
• 8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ (TMCR0), (TMCR1)
• アウトプットコントローラ × 2 チャネル
• 制御ロジック × 2 チャネル
• カウントクロックセレクタ × 2 チャネル
• エッジ検出器 × 2 チャネル
• ノイズフィルタ × 2 チャネル
212
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第 14 章 8/16 ビット複合タイマ
14.2 8/16 ビット複合タイマの構成
MB95560H/570H/580H シリーズ
■ 8/16 ビット複合タイマのブロックダイヤグラム
図 14.2-1 8/16 ビット複合タイマのブロックダイヤグラム
T00CR0 IFE C2 C1 C0 F3 F2 F1 F0
(T10CR0)
タイマ00 (タイマ10)
CK00
8ビットカウンタ
:
:
カウント
クロック
セレクタ
CK07
タイマ出力
制御回路部
プリスケーラ/
:
タイムベースタイマ :
からの
CK06
クロック
8ビットコンパレータ
TO00(TO10)
出力
コントローラ
ENO0
8ビットデータレジスタ
エッジ
検出器
ノイズ
フィルタ
EC00(EC10)
TII0
STA HO IE IR BF IF SO OE
T00CR1(T10CR1)
TMCR0(TMCR1)
TO1 TO0
IRQ06(IRQ14)
16ビットモード制御信号
TIS MOD FE11 FE10 FE01 FE00
T01CR0 IFE C2 C1 C0 F3 F2 F1 F0
(T11CR0)
タイマ01(タイマ11)
16ビット
モードクロック
CK10
プリスケーラ/ :
タイムベース :
タイマ
CK16
からの
クロック
CK17
8ビットカウンタ
:
:
カウント
クロック
セレクタ
制御回路部
EC0(EC1)
IRQ05(IRQ22)
IRQ
回路部
8ビットコンパレータ
出力
コントローラ
タイマ出力
TO01
(TO11)
ENO1
8ビットデータレジスタ
外部入力
エッジ
検出器
ノイズ
フィルタ
EC01
(EC11)
T01CR1 STA HO IE IR BF IF SO OE
(T11CR1)
*: 括弧内の名称は, タイマ10およびタイマ11で使用されます。
● 8 ビットカウンタ
各種タイマ動作の基本となるカウンタです。2 つの 8 ビットカウンタとして , または 1
つの 16 ビットカウンタとして使用できます。
● 8 ビットコンパレータ
8/16ビット複合タイマ00/01データレジスタの値とカウンタの値を比較するコンパレー
タです。8/16 ビット複合タイマ 00/01 データレジスタの値を一時的に格納するラッチ
を内蔵しています。
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213
第 14 章 8/16 ビット複合タイマ
14.2 8/16 ビット複合タイマの構成
MB95560H/570H/580H シリーズ
● 8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR)
[8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/T11DR)]
このレジスタは , インターバルタイマ動作または PWM タイマ動作時にカウントされた
最大値の書込みおよびPWCタイマ動作またはインプットキャプチャ動作時のカウント
値の読出しを行います。
● 8/16 ビット複合タイマ 00/01 ステータス制御レジスタ 0 (T00CR0/T01CR0)
[8/16 ビット複合タイマ 10/11 ステータス制御レジスタ 0 (T10CR0/T11CR0)]
タイマ動作モードの選択や , カウントクロックの選択 , および IF フラグ割込みの許可
または禁止を行うレジスタです。
● 8/16 ビット複合タイマ 00/01 ステータス制御レジスタ 1 (T00CR1/T01CR1)
[8/16 ビット複合タイマ 10/11 ステータス制御レジスタ 1 (T10CR1/T11CR1)]
割込みフラグの制御, タイマ出力の制御, およびタイマ動作の制御を行うレジスタです。
● 8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ (TMCR0)
[8/16 ビット複合タイマ 10/11 タイマモード制御レジスタ (TMCR1)]
ノイズフィルタ機能の選択 , 8 ビットまたは 16 ビット動作モードの選択 , タイマ 00/01
信号入力の選択 , およびタイマ出力値の表示を行うレジスタです。
● アウトプットコントローラ
このアウトプットコントローラは , タイマ出力を制御します。端子出力が許可されてい
るとき , タイマ出力は外部端子に出力されます。
● 制御回路部
この制御回路部は , タイマ動作を制御します。
● カウントクロックセレクタ
このセレクタは , カウンタの動作クロック信号をプリスケーラの出力信号 ( マシンク
ロックの分周信号およびタイムベースタイマの出力信号 ) から選択します。
● エッジ検出器
エッジ検出器は , PWC タイマ動作やインプットキャプチャ動作時のイベントとして使
用される外部入力信号のエッジを選択します。
● ノイズフィルタ
このフィルタは , 外部入力信号のノイズフィルタとして動作します。"H" パルスノイズ
除去 , "L" パルスノイズ除去 , または "H"/"L" パルスノイズ除去から選択できます。
● TII0 内部端子 (LIN-UART に内部接続 , MB95560H/580H シリーズ ch.0 のみで使用可能 )
TII0 端子はタイマ 00 の信号入力端子として機能しますが , チップ内部で LIN-UART に
接続されています。使用方法については「第 16 章 LIN-UART」を参照してください。
なお , ch.1 の TII0 端子は内部で "0" に固定されています。
■ 入力クロック
8/16 ビット複合タイマは , プリスケーラからの出力クロックを入力クロック ( カウント
クロック ) として使用します。
214
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14.3
第 14 章 8/16 ビット複合タイマ
14.3 8/16 ビット複合タイマのチャネル
8/16 ビット複合タイマのチャネル
8/16 ビット複合タイマのチャネルについて説明します。
■ 8/16 ビット複合タイマのチャネル
MB95560H シリーズには , 8/16 ビット複合タイマが 2 チャネル搭載されています。
1 チャネル内には , 8 ビットカウンタが 2 つあり , それらは 2 つの 8 ビットタイマとし
て , または 1 つの 16 ビットタイマとして使用することもできます。それぞれのチャネ
ルと外部端子およびレジスタの対応を以下の表に示します。
表 14.3-1
8/16 ビット複合タイマのチャネルと対応する外部端子
(MB95560H シリーズ )
チャネル
0
1
表 14.3-2
チャネル
0
1
端子名
端子機能
TO00
タイマ 00 出力
TO01
タイマ 01 出力
EC0
タイマ 00 入力およびタイマ 01 入力
TO10
タイマ 10 出力
TO11
タイマ 11 出力
EC1
タイマ 10 入力およびタイマ 11 入力
8/16 ビット複合タイマのチャネルと対応するレジスタ
(MB95560H シリーズ )
対応するレジスタ ( 本マニュアル上の名称 )
レジスタ略称
T00CR0
タイマ 00 ステータス制御レジスタ 0
T01CR0
タイマ 01 ステータス制御レジスタ 0
T00CR1
タイマ 00 ステータス制御レジスタ 1
T01CR1
タイマ 01 ステータス制御レジスタ 1
T00DR
タイマ 00 データレジスタ
T01DR
タイマ 01 データレジスタ
TMCR0
タイマ 00/01 タイマモード制御レジスタ
T10CR0
タイマ 10 ステータス制御レジスタ 0
T11CR0
タイマ 11 ステータス制御レジスタ 0
T10CR1
タイマ 10 ステータス制御レジスタ 1
T11CR1
タイマ 11 ステータス制御レジスタ 1
T10DR
タイマ 10 データレジスタ
T11DR
タイマ 11 データレジスタ
TMCR1
タイマ 10/11 タイマモード制御レジスタ
本章の以下に続く節では , 8/16 ビット複合タイマの ch.0 の詳細のみを説明します。
ch.0 および ch.1 は同じものです。端子名とレジスタ名にある 2 桁の数字は , チャネル
とタイマに対応します。最初の数字はチャネル , 2 番目の数字はタイマを示します。
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215
第 14 章 8/16 ビット複合タイマ
14.3 8/16 ビット複合タイマのチャネル
MB95560H/570H/580H シリーズ
MB95570H/580H シリーズには , 8/16 ビット複合タイマが 1 チャネル搭載されています。
1 チャネル内には , 8 ビットカウンタが 2 つあり , それらは 2 つの 8 ビットタイマとし
て , または 1 つの 16 ビットタイマとして使用することもできます。それぞれのチャネ
ルと外部端子およびレジスタの対応を以下の表に示します。
表 14.3-3
8/16 ビット複合タイマのチャネルと対応する外部端子
(MB95570H/580H シリーズ )
チャネル
0
表 14.3-4
チャネル
0
端子名
端子機能
TO00
タイマ 00 出力
TO01
タイマ 01 出力
EC0
タイマ 00 入力およびタイマ 01 入力
8/16 ビット複合タイマのチャネルと対応するレジスタ
(MB95570H/580H シリーズ )
レジスタ略称
T00CR0
対応するレジスタ ( 本マニュアル上の名称 )
タイマ 00 ステータス制御レジスタ 0
T01CR0
タイマ 01 ステータス制御レジスタ 0
T00CR1
タイマ 00 ステータス制御レジスタ 1
T01CR1
タイマ 01 ステータス制御レジスタ 1
T00DR
タイマ 00 データレジスタ
T01DR
タイマ 01 データレジスタ
TMCR0
タイマ 00/01 タイマモード制御レジスタ
端子名とレジスタ名にある 2 桁の数字は , チャネルとタイマに対応します。最初の数字
はチャネル , 2 番目の数字はタイマを示します。
216
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14.4
第 14 章 8/16 ビット複合タイマ
14.4 8/16 ビット複合タイマの端子
8/16 ビット複合タイマの端子
8/16 ビット複合タイマの端子について説明します。
■ 8/16 ビット複合タイマの端子
8/16 ビット複合タイマの外部端子は , TO00, TO01, TO10, TO11, EC0, EC1 です。TII0 は
チップ内部接続用です。
● TO00 端子
TO00:
この端子は , 8 ビット動作時には , タイマ 00 のタイマ出力端子として , また 16 ビッ
ト動作時にはタイマ 00 とタイマ 01 のタイマ出力端子として機能します。インター
バルタイマ機能時 , または PWM タイマ機能時に出力を許可 (T00CR1:OE = 1) され
ているときには , ポート方向レジスタ (DDR0:bit5) の設定に関係なく自動的に出力
端子となり , タイマ出力 TO00 端子として機能します。
インプットキャプチャ機能の使用時に出力が許可されると , 出力は不定となります。
● TO01 端子
TO01:
この端子は , 8 ビット動作時のタイマ 01 のタイマ出力端子になります。インターバ
ルタイマ機能時 , または PWM タイマ機能 ( 周期固定モード ) 時に出力を許可
(T01CR1:OE = 1) すると , ポート方向レジスタ (DDR0:bit6) の設定に関係なく自動的
に出力端子となり , タイマ出力 TO01 端子として機能します。
16 ビット動作時は , PWM タイマ機能 ( 周期可変モード ) またはインプットキャプ
チャ機能の使用時に出力を許可すると , 出力は不定となります。
● EC0 端子
EC0 端子は , EC00 内部端子および EC01 内部端子に接続しています。
EC00 内部端子
この端子は , インターバルタイマ機能または PWM タイマ機能が選択されている時
には , タイマ 00 の外部カウントクロック入力端子として機能し , PWC タイマ機能
またはインプットキャプチャ機能が選択されているときには , タイマ 00 の信号入力
端子として機能します。PWC タイマ機能またはインプットキャプチャ機能が選択
されているときには , 外部カウントクロック入力端子として設定できません。
この入力機能を使用するときには , EC0 端子に対応するポート方向レジスタのビッ
トを "0" に設定して , 入力ポートにしてくでさい。
EC01 内部端子
この端子は , インターバルタイマ機能または PWM タイマ機能が選択されている時
には , タイマ 01 の外部カウントクロック入力端子として機能し , PWC タイマ機能
またはインプットキャプチャ機能が選択されている時には , タイマ 01 の信号入力端
子として機能します。PWC タイマ機能またはインプットキャプチャ機能が選択さ
れているときには , 外部カウントクロック入力端子として設定できません。
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217
第 14 章 8/16 ビット複合タイマ
14.4 8/16 ビット複合タイマの端子
MB95560H/570H/580H シリーズ
16 ビット動作時には , この端子の入力機能は使用されません。PWM タイマ機能 ( 周
期可変モード ) が選択されているときには , この端子の入力機能は使用可能です。
この入力機能を使用するときには , EC0 端子に対応するポート方向レジスタのビッ
トを "0" に設定して , 入力ポートにしてください。
● TO10 端子
TO10:
この端子は , 8 ビット動作時には , タイマ 10 のタイマ出力端子として , また 16 ビッ
ト動作時にはのタイマ 10 とタイマ 11 のタイマ出力端子として機能します。イン
ターバルタイマ機能時 , または PWM タイマ機能時に出力を許可 (T10CR1:OE = 1)
されているときには , ポート方向レジスタ (DDR6:bit2) の設定に関係なく自動的に
出力端子となり , タイマ出力 TO10 端子として機能します。
インプットキャプチャ機能の使用時に出力が許可されると , 出力は不定となりま
す。
● TO11 端子
TO11:
この端子は , 8 ビット動作時のタイマ 11 のタイマ出力端子になります。インターバ
ルタイマ機能時 , または PWM タイマ機能 ( 周期固定モード ) 時に出力を許可
(T11CR1:OE = 1) すると , ポート方向レジスタ (DDR6:bit3) の設定に関係なく自動的
に出力端子となり , タイマ出力 TO11 端子として機能します。
16 ビット動作時は , PWM タイマ機能 ( 周期可変モード ) またはインプットキャプ
チャ機能の使用時に出力を許可すると , 出力は不定となります。
● EC1 端子
EC1 端子は , EC10 内部端子および EC11 内部端子に接続しています。
EC10 内部端子 :
この端子は , インターバルタイマ機能または PWM タイマ機能が選択されている時
には , タイマ 10 の外部カウントクロック入力端子として機能し , PWC タイマ機能
またはインプットキャプチャ機能が選択されているときには , タイマ 10 の信号入力
端子として機能します。PWC タイマ機能またはインプットキャプチャ機能が選択
されているときには , 外部カウントクロック入力端子として設定できません。
この入力機能を使用するときには , EC1 端子に対応するポート方向レジスタのビッ
トを "0" に設定して , 入力ポートにしてください。
EC11 内部端子 :
この端子は , インターバルタイマ機能または PWM タイマ機能が選択されている時
には , タイマ 11 の外部カウントクロック入力端子として機能し , PWC タイマ機能
またはインプットキャプチャ機能が選択されている時には, タイマ11 の信号入力端
子として機能します。PWC タイマ機能またはインプットキャプチャ機能が選択さ
れているときには , 外部カウントクロック入力端子として設定できません。
16 ビット動作時には , この端子の入力機能は使用されません。PWM タイマ機能 ( 周
期可変モード ) が選択されているときには , この端子の入力機能は使用可能です。こ
の入力機能を使用するときには , EC1 端子に対応するポート方向レジスタのビット
を "0" に設定して , 入力ポートにしてください。
218
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第 14 章 8/16 ビット複合タイマ
14.4 8/16 ビット複合タイマの端子
MB95560H/570H/580H シリーズ
■ 8/16 ビット複合タイマの端子のブロックダイヤグラム
図 14.4-1 EC0 (P12/EC0/DBG) のブロックダイヤグラム
0
1
PDR リード
端子
PDR
OD
内部バス
PDR ライト
ビット操作命令を実行するとき
DDR リード
DDR
DDR ライト
ストップ, 時計 (SPL = 1)
図 14.4-2 EC0 (P04/INT04/AN04/SIN/EC0) のブロックダイヤグラム
A/D アナログ入力
周辺機能入力
周辺機能入力許可 (INT04)
ヒステリシス
0
プルアップ
1
PDR リード
端子
PDR
PDR ライト
ビット操作命令を実行するとき
内部バス
DDR リード
DDR
DDR ライト
ストップ, 時計 (SPL = 1)
PUL リード
PUL
PUL ライト
AIDR リード
AIDR
AIDR ライト
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219
第 14 章 8/16 ビット複合タイマ
14.4 8/16 ビット複合タイマの端子
MB95560H/570H/580H シリーズ
図 14.4-3 TO00 のブロックダイヤグラム
A/D アナログ入力
周辺機能入力
周辺機能入力許可 (INT05)
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDR リード
1
PDR
端子
0
PDR ライト
ビット操作命令を実行するとき
DDR リード
内部バス
DDR
DDR ライト
ストップ, 時計 (SPL = 1)
PUL リード
PUL
PUL ライト
AIDR リード
AIDR
AIDR ライト
図 14.4-4 TO01 のブロックダイヤグラム
周辺機能入力
周辺機能入力許可 (INT06)
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDR リード
1
PDR
端子
0
PDR ライト
ビット操作命令を実行するとき
内部バス
DDR リード
DDR
DDR ライト
ストップ, 時計 (SPL = 1)
PUL リード
PUL
PUL ライト
220
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第 14 章 8/16 ビット複合タイマ
14.4 8/16 ビット複合タイマの端子
図 14.4-5 TO10 および TO11 のブロックダイヤグラム
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDRリード
1
PDR
端子
0
PDRライト
ビット操作命令時
内部バス
DDRリード
DDR
DDRライト
ストップ, 時計 (SPL=1)
PULリード
PUL
PULライト
図 14.4-6 EC1 のブロックダイヤグラム
周辺機能入力
0
プルアップ
1
PDRリード
端子
PDR
PDRライト
ビット操作命令時
内部バス
DDRリード
DDR
DDRライト
ストップ, 時計 (SPL=1)
PULリード
PUL
PULライト
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221
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
14.5
MB95560H/570H/580H シリーズ
8/16 ビット複合タイマのレジスタ
8/16 ビット複合タイマのレジスタについて説明します。
■ 8/16 ビット複合タイマ 0 のレジスタ
図 14.5-1 8/16 ビット複合タイマ 0 のレジスタ
8/16 ビット複合タイマ 00/01 ステータス制御レジスタ 0 (T00CR0/T01CR0)
bit7
bit6
bit5
bit4
bit3
bit2
bit0
アドレス
T01CR0 0F92H
IFE
C2
C1
C0
F3
F2
F1
T00CR0 0F93H
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit0
F0
R/W
初期値
00000000B
8/16 ビット複合タイマ 00/01 ステータス制御レジスタ 1 (T00CR1/T01CR1)
bit7
bit6
bit5
bit4
bit3
bit2
bit0
アドレス
T01CR1 0036H
STA
HO
IE
IR
BF
IF
SO
T00CR1 0037H
R/W
R/W
R/W R(RM1),W R/WX R(RM1),W R/W
bit0
OE
R/W
初期値
00000000B
8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR)
bit7
bit6
bit5
bit4
bit3
アドレス
0F94H
TDR7 TDR6 TDR5 TDR4 TDR3
T01DR
0F95H
T00DR
R,W
R,W
R,W
R,W
R,W
bit2
TDR2
R,W
bit0
TDR1
R,W
bit0
TDR0
R,W
初期値
00000000B
8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ (TMCR0)
bit7
bit6
bit5
bit4
bit3
bit2
アドレス
0F96H
TO1
TO0
TIS
MOD
FE11
FE10
R/WX R/WX
R/W
R/W
R/W
R/W
bit0
FE01
R/W
bit0
FE00
R/W
初期値
00000000B
R/W
R(RM1),W
R/WX
R,W
222
: リード / ライト可能（読出し値は書込み値と同じとなります。）
: リード / ライト可能（読出し値は書込み値と異なります。リードモディファイライト (RMW)
系命令では , "1" が読み出されます。）
: リードオンリ（読出し可能。ビットに値を書き込んでも動作に影響はありません。）
: リード / ライト可能 （読出し値は書込み値と異なります。）
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第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
■ 8/16 ビット複合タイマ 1 のレジスタ
図 14.5-2 8/16 ビット複合タイマ 1 のレジスタ
8/16 ビット複合タイマ 10/11 ステータス制御レジスタ 0 (T10CR0/T11CR0)
bit7
bit6
bit5
bit4
bit3
bit2
bit0
アドレス
T11CR0 0F97H
IFE
C2
C1
C0
F3
F2
F1
T10CR0 0F98H
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit0
F0
R/W
初期値
00000000B
8/16 ビット複合タイマ 10/11 ステータス制御レジスタ 1 (T10CR1/T11CR1)
bit7
bit6
bit5
bit4
bit3
bit2
bit0
アドレス
STA
HO
IE
IR
BF
IF
SO
T11CR1 0038H
T10CR1 0039H
R/W
R/W
R/W R(RM1),W R/WX R(RM1),W R/W
bit0
OE
R/W
初期値
00000000B
8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/T11DR)
bit7
bit6
bit5
bit4
bit3
アドレス
0F99H
TDR7 TDR6 TDR5 TDR4 TDR3
T11DR
0F9AH
T10DR
R,W
R,W
R,W
R,W
R,W
bit2
TDR2
R,W
bit0
TDR1
R,W
bit0
TDR0
R,W
初期値
00000000B
8/16 ビット複合タイマ 10/11 タイマモード制御レジスタ (TMCR1)
bit7
bit6
bit5
bit4
bit3
bit2
アドレス
0F9BH
TO1
TO0
TIS
MOD
FE11
FE10
R/WX R/WX
R/W
R/W
R/W
R/W
bit0
FE01
R/W
bit0
FE00
R/W
初期値
00000000B
R/W
R(RM1),W
R/WX
R,W
: リード / ライト可能（読出し値は書込み値と同じとなります。）
: リード / ライト可能（読出し値は書込み値と異なります。リードモディファイライト (RMW)
系命令では , "1" が読み出されます。）
: リードオンリ（読出し可能。ビットに値を書き込んでも動作に影響はありません。）
: リード / ライト可能 （読出し値は書込み値と異なります。）
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223
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
14.5.1
MB95560H/570H/580H シリーズ
8/16 ビット複合タイマ 00/01 ステータス制御レジス
タ 0 (T00CR0/T01CR0)
8/16 ビット複合タイマ 00/01 ステータス制御レジスタ (T00CR0/T01CR0) は , タイ
マの動作モードの選択 , カウントクロックの選択および IF フラグ割込みの許可また
は禁止を行います。T00CR0 レジスタはタイマ 00 に , T01CR0 レジスタはタイマ 01
に対応します。
■ 8/16 ビット複合タイマ 00/01 ステータス制御レジスタ 0 (T00CR0/T01CR0)
図 14.5-3 8/16 ビット複合タイマ 00/01 ステータス制御レジスタ 0 (T00CR0/T01CR0)
アドレス
T01CR0 0F92H
T00CR0 0F93H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
IFE
C2
C1
C0
F3
F2
F1
F0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
タイマ動作モード選択ビット
F3
F2
F1
F0
0
0
0
0
インターバルタイマ(ワンショットモード)
0
0
0
1
インターバルタイマ(連続モード)
0
0
1
0
インターバルタイマ(フリーランモード)
0
0
1
1
PWMタイマ(周期固定モード)
0
1
0
0
PWMタイマ(周期可変モード)
0
1
0
1
PWCタイマ("H"パルス=立上り～立下り)
0
1
1
0
PWCタイマ("L"パルス=立下り～立上り)
0
1
1
1
PWCタイマ(周期=立上り～立上り)
1
0
0
0
PWCタイマ(周期=立下り～立下り)
1
0
0
1
PWCタイマ("H"パルス=立上り～立下り, 周期=立上り～立上り)
1
0
1
0
インプットキャプチャ(立上り, フリーランカウンタ)
1
0
1
1
インプットキャプチャ(立下り, フリーランカウンタ)
1
1
0
0
インプットキャプチャ(両エッジ, フリーランカウンタ)
1
1
0
1
インプットキャプチャ(立上り, カウンタクリア)
1
1
1
0
インプットキャプチャ(立下り, カウンタクリア)
1
1
1
1
インプットキャプチャ(両エッジ, カウンタクリア)
カウントクロック選択ビット
C2
C1
C0
0
0
0
1 × MCLK (マシンクロック)
0
0
1
1/2 × MCLK (マシンクロック)
0
1
0
1/4 × MCLK (マシンクロック)
0
1
1
1/8 × MCLK (マシンクロック)
1
0
0
1/16 × MCLK (マシンクロック)
1
0
1
1/32 × MCLK (マシンクロック)
1
1
0
1/128 × FCH または 1/64 × FCRH または 1/64 × FMCRPLL*
1
1
1
外部クロック
IFE
R/W
初期値
00000000B
IFフラグ割込み許可ビット
0
IFフラグ割込み禁止
1
IFフラグ割込み許可
: リード/ライト可能(読出し値は書込み値と同じとなります。)
: 初期値
* : カウントクロックとして使用される値は，SYCCレジスタの設定により決まります。
224
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表 14.5-1
8/16 ビット複合タイマ 00/01 ステータス制御レジスタ 0 (T00CR0/T01CR0) の各ビット
の機能 (1 / 2)
ビット名
bit7
bit6
～
bit4
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
機能
このビットは IF フラグ割込みを許可または禁止します。
タイマ動作中 (T00CR1/T01CR1:STA=1), このビットへの書込み動作は無効になり
ます。このビットを書き換える前に , タイマが停止していることを確認してくだ
IFE:
さい。
IF フラグインタラプ
"0" を書き込んだ場合 : IF フラグ割込みは禁止されます。
ト許可ビット
"1" を書き込んだ場合 : IE ビット (T00CR1/T01CR1:IE) と , IF フラグ (T00CR1/
T01CR1:IF) の両方 を "1" に設定したとき , IF フラグ割込
み要求が出力されます。
C2, C1, C0:
カウントクロック選
択ビット
MN702-00006-5v0-J
これらのビットは , カウントクロックを選択します。
• カウントクロックはプリスケーラにより生成されます。「6.14 プリスケーラの
動作」を参照してください。
• タイマ動作中 (T00CR1/T01CR1:STA=1), これらのビットへの書込み動作は無効
になります。
• 16 ビット動作時には T01CR0 ( タイマ 01) のクロック選択は無効になります。
• PWC 機能またはインプットキャプチャ機能のとき , これらのビットは "111 B" に設
定できません。使用中の PWC 機能またはインプットキャプチャ機能で "111B"
を書き込むと , これらのビットは "000B" にリセットされます。
また , これらのビットが "111B" の状態でインプットキャプチャ動作モードに遷
移した場合も "000B" にリセットされます。
• これらのビットを "110B" に設定した場合 , タイムベースタイマからのカウント
クロックがカウントクロックとして使用されます。タイムベースタイマからの
カウントクロックは , SYCC レジスタの設定により , メインクロックまたはメイ
ン CR クロックまたはメイン CR PLL クロックから生成されます。タイムベー
スタイマからのカウントクロックをカウントクロックとして使用する場合は ,
タイムベースタイマ制御レジスタのタイムベースタイマ初期化ビット
(TBTC:TCLR) に "1" を書き込んでタイムベースタイマをリセットすると , カウ
ント時間が影響されます。
カウントクロック
C2
C1
C0
0
0
0
1 × MCLK ( マシンクロック )
0
0
1
1/2 × MCLK ( マシンクロック )
0
1
0
1/4 × MCLK ( マシンクロック )
0
1
1
1/8 × MCLK ( マシンクロック )
1
0
0
1/16 × MCLK ( マシンクロック )
1
0
1
1/32 × MCLK ( マシンクロック )
1
1
0
1/128 × FCH または 1/64 × FCRH または 1/64 × FMCRPLL
1
1
1
外部クロック
FUJITSU SEMICONDUCTOR LIMITED
225
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
表 14.5-1
MB95560H/570H/580H シリーズ
8/16 ビット複合タイマ 00/01 ステータス制御レジスタ 0 (T00CR0/T01CR0) の各ビット
の機能 (2 / 2)
ビット名
機能
タイマ動作モードを選択するビットです。
• PWM タイマ機能 ( 周期可変モード ; F3, F2, F1, F0=0100B) は , T00CR0( タイマ
00) または T01CR0( タイマ 01) のいずれか一方のレジスタから設定します。こ
の場合 , 一方のタイマが作動すると (T00CR1/T01CR1:STA= 1), 他方のタイマの
F3, F2, F1 および F0 ビットが自動的に "0100B" に設定されます。
• 16 ビット動作モードを選択 (TMCR0:MOD=1) した状態で , 複合タイマが PWM
タイマ機能 ( 周期可変モード ) で動作を開始 (T00CR1/T01CR1:STA=1) すると ,
MOD ビットは自動的に "0" になります。
• タイマ動作中 (T00CR1/T01CR1:STA=1) のとき , これらのビットへの書込み動作
は無効になります。
bit3
～
bit0
226
F3, F2, F1, F0:
タイマ動作モード選
択ビット
F3
0
0
0
0
0
0
0
0
1
F2
0
0
0
0
1
1
1
1
0
F1
0
0
1
1
0
0
1
1
0
F0
0
1
0
1
0
1
0
1
0
1
0
0
1
1
0
1
0
1
0
1
1
1
1
0
0
1
1
0
1
1
1
1
0
1
1
1
1
タイマ動作モード
インターバルタイマ ( ワンショットモード )
インターバルタイマ ( 連続モード )
インターバルタイマ ( フリーランモード )
PWM タイマ ( 周期固定モード )
PWM タイマ ( 周期可変モード )
PWC タイマ (H パルス＝立上り～立下り )
PWC タイマ (L パルス＝立下り～立上り )
PWC タイマ ( 周期＝立上り～立上り )
PWC タイマ ( 周期＝立下り～立下り )
PWC タイマ
(H パルス＝立上り～立下り ; 周期＝立上り
～立上り )
インプットキャプチャ
( 立上り , フリーランカウンタ )
インプットキャプチャ
( 立下り , フリーランカウンタ )
インプットキャプチャ
( 両エッジ , フリーランカウンタ )
インプットキャプチャ
( 立上り , カウンタクリア )
インプットキャプチャ
( 立下り , カウンタクリア )
インプットキャプチャ
( 両エッジ , カウンタクリア )
FUJITSU SEMICONDUCTOR LIMITED
MN702-00006-5v0-J
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
MB95560H/570H/580H シリーズ
14.5.2
8/16 ビット複合タイマ 10/11 ステータス制御
レジスタ 0 (T10CR0/T11CR0)
8/16 ビット複合タイマ 10/11 ステータス制御レジスタ 0 (T10CR0/T11CR0) は , タイ
マの動作モードの選択 , カウントクロックの選択および IF フラグ割込みの許可また
は禁止を行います。T10CR0 レジスタはタイマ 10 に , T11CR0 レジスタはタイマ 11
に対応します。
■ 8/16 ビット複合タイマ 10/11 ステータス制御レジスタ 0 (T10CR0/T11CR0)
図 14.5-4 8/16 ビット複合タイマ 10/11 ステータス制御レジスタ 0 (T10CR0/T11CR0)
アドレス
T11CR0 0F97H
T10CR0 0F98H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
IFE
C2
C1
C0
F3
F2
F1
F0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
タイマ動作モード選択ビット
F3
F2
F1
F0
0
0
0
0
インターバルタイマ(ワンショットモード)
0
0
0
1
インターバルタイマ(連続モード)
0
0
1
0
インターバルタイマ(フリーランモード)
0
0
1
1
PWMタイマ(周期固定モード)
0
1
0
0
PWMタイマ(周期可変モード)
0
1
0
1
PWCタイマ("H"パルス=立上り～立下り)
0
1
1
0
PWCタイマ("L"パルス=立下り～立上り)
0
1
1
1
PWCタイマ(周期=立上り～立上り)
1
0
0
0
PWCタイマ(周期=立下り～立下り)
1
0
0
1
PWCタイマ("H"パルス=立上り～立下り, 周期=立上り～立上り)
1
0
1
0
インプットキャプチャ(立上り, フリーランカウンタ)
1
0
1
1
インプットキャプチャ(立下り, フリーランカウンタ)
1
1
0
0
インプットキャプチャ(両エッジ, フリーランカウンタ)
1
1
0
1
インプットキャプチャ(立上り, カウンタクリア)
1
1
1
0
インプットキャプチャ(立下り, カウンタクリア)
1
1
1
1
インプットキャプチャ(両エッジ, カウンタクリア)
カウントクロック選択ビット
C2
C1
C0
0
0
0
1 × MCLK (マシンクロック)
0
0
1
1/2 × MCLK (マシンクロック)
0
1
0
1/4 × MCLK (マシンクロック)
0
1
1
1/8 × MCLK (マシンクロック)
1
0
0
1/16 × MCLK (マシンクロック)
1
0
1
1/32 × MCLK (マシンクロック)
1
1
0
1/128 × FCH または 1/64 × FCRH または 1/64 × FMCRPLL*
1
1
1
外部クロック
IFE
R/W
初期値
00000000B
IFフラグ割込み許可ビット
0
IFフラグ割込み禁止
1
IFフラグ割込み許可
: リード/ライト可能(読出し値は書込み値と同じとなります。)
: 初期値
* : カウントクロックとして使用される値は，SYCCレジスタの設定により決まります。
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FUJITSU SEMICONDUCTOR LIMITED
227
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
表 14.5-2
MB95560H/570H/580H シリーズ
8/16 ビット複合タイマ 10/11 ステータス制御レジスタ 0 (T10CR0/T11CR0) の各ビット
の機能 (1 / 2)
ビット名
bit7
bit6
～
bit4
228
機能
このビットは IF フラグ割込みを許可または禁止します。
タイマ動作中 (T00CR1/T01CR1:STA=1), このビットへの書込み動作は無効になり
ます。このビットを書き換える前に , タイマが停止していることを確認してくだ
IFE:
さい。
IF フラグインタラプ
"0" を書き込んだ場合 : IF フラグ割込みは禁止されます。
ト許可ビット
"1" を書き込んだ場合 : IE ビット (T10CR1/T11CR1:IE) と , IF フラグ (T10CR1/
T11CR1:IF) の両方 を "1" に設定したとき , IF フラグ割込
み要求が出力されます。
C2, C1, C0:
カウントクロック選
択ビット
これらのビットは , カウントクロックを選択します。
• カウントクロックはプリスケーラにより生成されます。「6.14 プリスケーラの
動作」を参照してください。
• タイマ動作中 (T10CR1/T11CR1:STA=1), これらのビットへの書込み動作は無効
になります。
• 16 ビット動作時には T11CR0 ( タイマ 11) のクロック選択は無効になります。
• PWC 機能またはインプットキャプチャ機能のとき , これらのビットは "111 B" に設
定できません。使用中の PWC 機能またはインプットキャプチャ機能で "111B"
を書き込むと , これらのビットは "000B" にリセットされます。
また , これらのビットが "111B" の状態でインプットキャプチャ動作モードに遷
移した場合も "000B" にリセットされます。
• これらのビットを "110B" に設定した場合 , タイムベースタイマからのカウント
クロックがカウントクロックとして使用されます。タイムベースタイマからの
カウントクロックは，SYCC レジスタの設定により , メインクロックまたはメ
イン CR クロックまたはメイン CR PLL クロックから生成されます。タイム
ベースタイマからのカウントクロックをカウントクロックとして使用する場合
は , タイムベースタイマ制御レジスタのタイムベースタイマ初期化ビット
(TBTC:TCLR) に "1" を書き込んでタイムベースタイマをリセットすると , カウ
ント時間が影響されます。
カウントクロック
C2
C1
C0
0
0
0
1 × MCLK ( マシンクロック )
0
0
1
1/2 × MCLK ( マシンクロック )
0
1
0
1/4 × MCLK ( マシンクロック )
0
1
1
1/8 × MCLK ( マシンクロック )
1
0
0
1/16 × MCLK ( マシンクロック )
1
0
1
1/32 × MCLK ( マシンクロック )
1
1
0
1/128 × FCH または 1/64 × FCRH または 1/64 × FMCRPLL
1
1
1
外部クロック
FUJITSU SEMICONDUCTOR LIMITED
MN702-00006-5v0-J
MB95560H/570H/580H シリーズ
表 14.5-2
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
8/16 ビット複合タイマ 10/11 ステータス制御レジスタ 0 (T10CR0/T11CR0) の各ビット
の機能 (2 / 2)
ビット名
機能
タイマ動作モードを選択するビットです。
• PWM タイマ機能 ( 周期可変モード ; F3, F2, F1, F0=0100B) は , T10CR0( タイマ
10) または T11CR0( タイマ 11) のいずれか一方のレジスタから設定します。こ
の場合 , 一方のタイマが作動すると (T10CR1/T11CR1:STA= 1), 他方のタイマの
F3, F2, F1 および F0 ビットが自動的に "0100B" に設定されます
• 16 ビット動作モードを選択 (TMCR1:MOD=1) した状態で , 複合タイマが PWM
タイマ機能 ( 周期可変モード ) で動作を開始 (T10CR1/T11CR1:STA=1) すると ,
MOD ビットは自動的に "0" になります。
• タイマ動作中 (T10CR1/T11CR1:STA=1) のとき , これらのビットへの書込み動作
は無効になります。
bit3
～
bit0
F3, F2, F1, F0:
タイマ動作モード選
択ビット
MN702-00006-5v0-J
F3
0
0
0
0
0
0
0
0
1
F2
0
0
0
0
1
1
1
1
0
F1
0
0
1
1
0
0
1
1
0
F0
0
1
0
1
0
1
0
1
0
1
0
0
1
1
0
1
0
1
0
1
1
1
1
0
0
1
1
0
1
1
1
1
0
1
1
1
1
タイマ動作モード
インターバルタイマ ( ワンショットモード )
インターバルタイマ ( 連続モード )
インターバルタイマ ( フリーランモード )
PWM タイマ ( 周期固定モード )
PWM タイマ ( 周期可変モード )
PWC タイマ (H パルス＝立上り～立下り )
PWC タイマ (L パルス＝立下り～立上り )
PWC タイマ ( 周期＝立上り～立上り )
PWC タイマ ( 周期＝立下り～立下り )
PWC タイマ
(H パルス＝立上り～立下り ; 周期＝立上り
～立上り )
インプットキャプチャ
( 立上り , フリーランカウンタ )
インプットキャプチャ
( 立下り , フリーランカウンタ )
インプットキャプチャ
( 両エッジ , フリーランカウンタ )
インプットキャプチャ
( 立上り , カウンタクリア )
インプットキャプチャ
( 立下り , カウンタクリア )
インプットキャプチャ
( 両エッジ , カウンタクリア )
FUJITSU SEMICONDUCTOR LIMITED
229
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
14.5.3
MB95560H/570H/580H シリーズ
8/16 ビット複合タイマ 00/01 ステータス制御レジス
タ 1 (T00CR1/T01CR1)
8/16 ビット複合タイマ 00/01 ステータス制御レジスタ 1 (T00CR1/T01CR1) は , 割込
みフラグの制御 , タイマ出力の制御およびタイマ動作を制御します。T00CR1 はタイ
マ 00 に , T01CR1 はタイマ 01 に対応します。
■ 8/16 ビット複合タイマ 00/01 ステータス制御レジスタ 1 (T00CR1/T01CR1)
図 14.5-5 8/16 ビット複合タイマ 00/01 ステータス制御レジスタ 1 (T00CR1/T01CR1)
アドレス
T01CR1 0036H
T00CR1 0037H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
STA
HO
IE
IR
BF
IF
SO
OE
00000000B
R/W
R/W
R/W
R(RM1),W
R/WX
R(RM1),W
R/W
R/W
タイマ出力許可ビット
OE
0
タイマ出力禁止
1
タイマ出力許可
タイマ出力初期値ビット
SO
0
タイマ初期値"0"
1
タイマ初期値"1"
タイマリロード・オーバフローフラグ
IF
読出し時
書込み時
0
リロード・オーバフローなし
フラグクリア
1
リロード・オーバフローあり
動作に影響なし
データレジスタフルフラグ
BF
0
データレジスタに測定データなし
1
データレジスタに測定データあり
パルス幅測定完了/エッジ検出フラグ
IR
読出し時
書込み時
0
測定完了・エッジ検出なし
フラグクリア
1
測定完了・エッジ検出あり
動作に影響なし
割込み許可ビット
IE
0
割込み要求禁止
1
割込み要求許可
タイマ一時停止ビット
HO
0
タイマ動作再開
1
タイマ一時停止
タイマ動作許可ビット
STA
0
タイマ停止
1
タイマ動作許可
: リード/ライト可能(読出し値は書込み値と同じとなります。)
R/W
R(RM1),W : リード/ライト可能(読出し値は書込み値と異なります。)
リードモディファイライト(RMW)系命令では，"1"が読み出されます。)
R/WX
230
: リードオンリ(読出し可能。このビットに値を書き込んでも動作に影響はありません。)
: 初期値
FUJITSU SEMICONDUCTOR LIMITED
MN702-00006-5v0-J
MB95560H/570H/580H シリーズ
表 14.5-3
8/16 ビット複合タイマ 00/01 ステータス制御レジスタ 1(T00CR1/T01CR1) の各ビットの
機能 (1 / 2)
ビット名
bit7
bit6
bit5
bit4
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
機能
STA:
タイマ動作許可
ビット
タイマ動作を許可または停止するビットです。
"0" を書き込んだ場合 : タイマ動作を停止し , カウント値は 00H になります。
• PWM タイマ機能 ( 周期可変モード ) (T00CR0/T01CR0:F3, F2, F1, F0 = 0100B) の
ときは , T00CR1 ( タイマ 00) または T01CR1 ( タイマ 01) のどちらかのレジスタ
の STA ビットを使いタイマ動作を許可または停止できます。この場合 , 一方の
レジスタの STA ビットを "0" に設定した場合 , 他方のレジスタの STA ビットは
自動的に同じ値に設定されます。
• 16 ビット動作 (TMCR0:MOD=1) のときには , T00CR1( タイマ 00) レジスタの
STA ビットによりタイマ動作の許可または停止を行ってください。この場合 ,
一方のタイマの STA ビットを "0" に設定した場合 , 他方のタイマの STA ビット
は自動的に同じ値に設定されます。
"1" を書き込んだ場合 : カウント値 "00H" からタイマ動作を開始します。
• カウントクロック選択ビット (T00CR0/T01CR0:C2, C1, C0), タイマ動作モード選
択ビット (T00CR0/T01CR0:F3, F2, F1, F0), タイマ出力初期値ビット (T00CR1/
T01CR1:SO), 8 ビット /16 ビット動作モード選択ビット (TMCR0:MOD) および
フィルタ機能選択ビット (TMCR0:FE11, FE10, FE01, FE00) の設定は , このビッ
トを "1" に設定する前に行ってください。
HO:
タイマ一時停止
ビット
タイマ動作を一時停止または再開するビットです。
• タイマ動作中にこのビットに "1" を書き込むと , タイマ動作は一時停止します。
• タイマ動作が許可されている状態 (T00CR1/T01CR1:STA=1) でこのビットに "0"
を書き込むと , タイマ動作は再開します。
• PWM タイマ機能 ( 周期可変モード ) (T00CR0/T01CR0:F3, F2, F1, F0 = 0100B) が
使用されている時 , T00CR1 ( タイマ 00) または T01CR1 ( タイマ 01) のいずれか
のレジスタの HO ビットによりタイマ一時停止許可または動作再開が可能です。
この場合 , 一方のレジスタの HO ビットを "0" または "1" に設定した場合 , 他方
のレジスタの HO ビットは自動的に同じ値に設定されます。
• 16 ビット動作 (TMCR0:MOD=1) のときは , T00CR1( タイマ 00) の HO ビットに
よりタイマ一時停止・動作再開を行ってください。この場合 , 一方のレジスタ
の HO ビットを "0" または "1" に設定した場合 , 他方のレジスタの HO ビットは
自動的に同じ値に設定されます。
IE:
割込み要求許可
ビット
割込み要求出力を許可または禁止を行うビットです。
"0" を書き込んだ場合 : 割込み要求を禁止します。
"1" を書き込んだ場合 : パルス幅測定完了 / エッジ検出フラグ (T00CR1/
T01CR1:IR) またはタイマリロード / オーバフローフラグ
(T00CR1/T01CR1:IF) が "1" のときに , 割込み要求を出力
します。
ただし , タイマリロード / オーバフローフラグ (T00CR1/
T01CR1:IF) からの割込み要求は , IF フラグ割込み許可
ビット (T00CR0/T01CR0:IFE) も "1" に設定しないと出力
されません。
IR:
パルス幅測定完了 /
エッジ検出フラグ
パルス幅測定の完了またはエッジが検出されたことを示すビットです。
• PWC タイマ機能が使用されているときに , パルス幅測定の完了直後にこのビッ
トは "1" に設定されます。
• インプットキャプチャ機能が使用されているとき , エッジが検出された直後に
このビットは "1" に設定されます。
• 選択された複合タイマの機能が , PWC タイマ機能やインプットキャプチャ機能
以外のとき , このビットは "0" に設定されます。
• リードモディファイライト (RMW) 系命令によりこのビットを読み出すと , 常に
"1" が読み出されます。
• 16 ビット動作のとき , T01CR1( タイマ 01) レジスタの IR ビットは "0" に設定さ
れます。
• このビットに "0" を書き込むと , このビットは "0" になります。
• "1" を書き込んでも , 無視されます。
MN702-00006-5v0-J
FUJITSU SEMICONDUCTOR LIMITED
231
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
表 14.5-3
MB95560H/570H/580H シリーズ
8/16 ビット複合タイマ 00/01 ステータス制御レジスタ 1(T00CR1/T01CR1) の各ビットの
機能 (2 / 2)
ビット名
機能
BF:
データレジスタフル
フラグ
• PWC タイマ機能が使用されているときには , パルス幅測定の完了直後にカウン
ト値が 8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) に格納され
ると , このビットは "1" に設定されます。
• 8 ビット動作のとき , 8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/
T01DR) を読み出すとこのビットは "0" になります。
• このビットが "1" に設定されると , 8/16 ビット複合タイマ 00/01 データレジスタ
(T00DR/T01DR) は , データを保持します。このビットが "1" のとき , 次のエッジ
が検出されてもカウント値は 8/16 ビット複合タイマ 00/01 データレジスタ
(T00DR/T01DR) に転送されず , 次の測定結果は喪失されます。ただし , 例外と
して T00CR0/T01CR0 レジスタにおける F3 ～ F0 ビットが "1001B" に設定され
ているときは , BF ビットが "1" の状態でも "H" パルスの測定結果が 8/16 ビット
複合タイマ 00/01 データレジスタ (T00DR/T01DR) に転送されます。ただし , 周
期の測定結果は 8/16 ビット複合タイマ 00/01 データレジスタに転送されません。
したがって , 周期測定を行うためには周期が終了する前に "H" パルス測定の結
果を読み出す必要があります。また , "H" パルス測定の結果または周期測定の結
果は次の "H" パルスが終了する前に読み出さないと喪失されます。
• 16 ビット動作のとき , T00CR1( タイマ 00) レジスタの BF ビットは , T01DR( タ
イマ 01) を読み出すと "0" になります。
• 16 ビット動作のとき , T01CR1( タイマ 01) レジスタの BF ビットは "0" になりま
す。
• PWC タイマ機能以外のタイマ機能が選択されているとき , このビットは "0" に
なります。
• このビットに値を書き込んでも動作に影響はありません。
IF:
タイマリロード・
オーバフローフラグ
カウント値の一致およびカウントのオーバフローを検出するのに使用するビット
です。
• インターバルタイマ機能 ( ワンショットまたは連続モード ) または PWM タイマ
機能 ( 周期可変モード ) のとき , 8/16 ビット複合タイマ 00/01 データレジスタ
(T00DR/T01DR) の値とカウント値が一致すると , このビットは "1" になります。
• インプットキャプチャ機能または PWC 機能が使用されているときには , カウン
タがオーバフローするとこのビットは "1" になります。
• リードモディファイライト (RMW) 系命令によりこのビットを読み出すと , 常に
"1" が読み出されます。
• このビットに "0" を書き込むと , このビットは "0" になります。
• このビットに "1" を書き込んでも , 動作に影響を与えません。
• PWM 機能 ( 周期可変モード ) が選択されると , このビットは "0" になります。
• 16 ビット動作のとき , T01CR1( タイマ 01) レジスタの IF ビットは "0" になりま
す。
bit1
SO:
タイマ出力初期値
ビット
このビットに値を書き込むことによりタイマ出力 (TMCR0:TO1/TO0) 初期値が設
定されます。このビットの値は , タイマ動作許可ビット (T00CR1/T01CR1:STA) が
"0" から "1" に変化したときタイマ出力に反映されます。
• 16 ビット動作モード (TMCR0:MOD=1) で , T00CR1( タイマ 00) レジスタの SO
ビットによりタイマ出力初期値を設定してください。この場合 , 他方のレジス
タの SO ビットの値は動作に影響を与えません。
• タイマ動作中 (T00CR1:STA=1 または T01CR1:STA=1), このビットへの書込みは
無効になります。ただし , 16 ビット動作モードではタイマ動作中でも T01CR1( タ
イマ 01) レジスタの SO ビットへ値を書き込めますが , 書き込まれた値はタイマ
出力に直接的な影響を与えることはありません。
• PWM タイマ機能 ( 周期固定モードまたは周期可変モード ), またはインプット
キャプチャ機能が使用されているときに , このビットの値は動作に影響を与え
ません。
bit0
OE:
タイマ出力許可
ビット
タイマ出力を許可または禁止するビットです。
"0" を書き込んだ場合 : タイマ出力は外部端子には送られません。この場合 , 外
部端子は汎用ポートとして機能します。
"1" を書き込んだ場合 : タイマ出力 (TMCR0:TO1/TO0) が外部端子に送られます。
bit3
bit2
232
FUJITSU SEMICONDUCTOR LIMITED
MN702-00006-5v0-J
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
MB95560H/570H/580H シリーズ
14.5.4
8/16 ビット複合タイマ 10/11 ステータス制御レジス
タ 1 (T10CR1/T11CR1)
8/16 ビット複合タイマ 10/11 ステータス制御レジスタ 1 (T10CR1/T11CR1) は , 割込
みフラグの制御 , タイマ出力の制御およびタイマ動作を制御します。T10CR1 はタイ
マ 10 に , T11CR1 はタイマ 11 に対応します。
■ 8/16 ビット複合タイマ 10/11 ステータス制御レジスタ 1 (T10CR1/T11CR1)
図 14.5-6 8/16 ビット複合タイマ 10/11 ステータス制御レジスタ 1 (T10CR1/T11CR1)
アドレス
T11CR1 0038H
T10CR1 0039H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
STA
HO
IE
IR
BF
IF
SO
OE
00000000B
R/W
R/W
R/W
R(RM1),W
R/WX
R(RM1),W
R/W
R/W
タイマ出力許可ビット
OE
0
タイマ出力禁止
1
タイマ出力許可
タイマ出力初期値ビット
SO
0
タイマ初期値"0"
1
タイマ初期値"1"
タイマリロード・オーバフローフラグ
IF
読出し時
書込み時
0
リロード・オーバフローなし
フラグクリア
1
リロード・オーバフローあり
動作に影響なし
データレジスタフルフラグ
BF
0
データレジスタに測定データなし
1
データレジスタに測定データあり
パルス幅測定完了/エッジ検出フラグ
IR
読出し時
書込み時
0
測定完了・エッジ検出なし
フラグクリア
1
測定完了・エッジ検出あり
動作に影響なし
割込み許可ビット
IE
0
割込み要求禁止
1
割込み要求許可
タイマ一時停止ビット
HO
0
タイマ動作再開
1
タイマ一時停止
タイマ動作許可ビット
STA
0
タイマ停止
1
タイマ動作許可
: リード/ライト可能(読出し値は書込み値と同じとなります。)
R/W
R(RM1),W : リード/ライト可能(読出し値は書込み値と異なります。)
リードモディファイライト(RMW)系命令では，"1"が読み出されます。)
R/WX
MN702-00006-5v0-J
: リードオンリ(読出し可能。このビットに値を書き込んでも動作に影響はありません。)
: 初期値
FUJITSU SEMICONDUCTOR LIMITED
233
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
表 14.5-4
8/16 ビット複合タイマ 10/11 ステータス制御レジスタ 1(T10CR1/T11CR1) の各ビットの
機能 (1 / 2)
ビット名
bit7
bit6
bit5
bit4
234
MB95560H/570H/580H シリーズ
機能
STA:
タイマ動作許可
ビット
タイマ動作を許可または停止するビットです。
"0" を書き込んだ場合 : タイマ動作は停止し , カウント値は 00H になります。
• PWM タイマ機能 ( 周期可変モード ) (T10CR0/T11CR0:F3, F2, F1, F0 = 0100B) の
ときは , T10CR1 ( タイマ 10) または T11CR1 ( タイマ 11) のどちらかのレジスタ
の STA ビットを使いタイマ動作を許可または停止できます。この場合 , 一方の
レジスタの STA ビットを "0" に設定した場合 , 他方のレジスタの STA ビットは
自動的に同じ値に設定されます。
• 16 ビット動作 (TMCR1:MOD=1) のときには , T10CR1( タイマ 10) レジスタの
STA ビットによりタイマ動作の許可または停止を行ってください。この場合 ,
一方のタイマの STA ビットを "0" に設定した場合 , 他方のタイマの STA ビット
は自動的に同じ値に設定されます。
"1" を書き込んだ場合 : カウント値 "00H" からタイマ動作を開始します。
• カウントクロック選択ビット (T10CR0/T11CR0:C2, C1, C0), タイマ動作モード選
択ビット (T10CR0/T11CR0:F3, F2, F1, F0), タイマ出力初期値ビット (T10CR1/
T11CR1:SO), 8 ビット /16 ビット動作モード選択ビット (TMCR1:MOD) および
フィルタ機能選択ビット (TMCR1:FE11, FE10, FE01, FE00) の設定は , このビッ
トを "1" に設定する前に行ってください。
HO:
タイマ一時停止
ビット
タイマ動作を一時停止または再開するビットです。
• タイマ動作中にこのビットに "1" を書き込むと , タイマ動作は一時停止します。
• タイマ動作が許可されている状態 (T10CR1/T11CR1:STA=1) でこのビットに "0"
を書き込むと , タイマ動作は再開します。
• PWM タイマ機能 ( 周期可変モード ) (T10CR0/T11CR0:F3, F2, F1, F0 = 0100B) が
使用されている時 , T10CR1 ( タイマ 10) または T11CR1 ( タイマ 11) のいずれか
のレジスタの HO ビットによりタイマ一時停止許可または動作再開が可能です。
この場合 , 一方のレジスタの HO ビットを "0" または "1" に設定した場合 , 他方
のレジスタの HO ビットは自動的に同じ値に設定されます。
• 16 ビット動作 (TMCR1:MOD=1) のときは , T10CR1( タイマ 10) の HO ビットに
よりタイマ一時停止・動作再開を行ってください。この場合 , 一方のレジスタ
の HO ビットを "0" または "1" に設定した場合 , 他方のレジスタの HO ビットは
自動的に同じ値に設定されます。
IE:
割込み要求許可
ビット
割込み要求出力を許可または禁止を行うビットです。
"0" を書き込んだ場合 : 割込み要求を禁止します。
"1" を書き込んだ場合 : パルス幅測定完了 / エッジ検出フラグ (T10CR1/
T11CR1:IR) またはタイマリロード / オーバフローフラグ
(T10CR1/T11CR1:IF) が "1" のときに , 割込み要求を出力
します。
ただし , タイマリロード / オーバフローフラグ (T10CR1/
T11CR1:IF) からの割込み要求は , IF フラグ割込み許可
ビット (T10CR0/T11CR0:IFE) も "1" に設定しないと出力
されません。
IR:
パルス幅測定完了 /
エッジ検出フラグ
パルス幅測定の完了またはエッジが検出されたことを示すビットです。
• PWC タイマ機能が使用されているときに , パルス幅測定の完了直後にこのビッ
トは "1" に設定されます。
• インプットキャプチャ機能が使用されているとき , エッジが検出された直後に
このビットは "1" に設定されます。
• 選択された複合タイマの機能が , PWC タイマ機能やインプットキャプチャ機能
以外のとき , このビットは "0" に設定されます。
• リードモディファイライト (RMW) 系命令によりこのビットを読み出すと , 常に
"1" が読み出されます。
• 16 ビット動作のとき , T11CR1( タイマ 11) レジスタの IR ビットは "0" に設定さ
れます。
• このビットに "0" を書き込むと , このビットは "0" になります。
• "1" を書き込んでも , 無視されます。
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表 14.5-4
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
8/16 ビット複合タイマ 10/11 ステータス制御レジスタ 1(T10CR1/T11CR1) の各ビットの
機能 (2 / 2)
ビット名
機能
BF:
データレジスタフル
フラグ
• PWC タイマ機能が使用されているときには , パルス幅測定の完了直後にカウン
ト値が 8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/T11DR) に格納され
ると , このビットは "1" に設定されます。
• 8 ビット動作のとき , 8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/
T11DR) を読み出すとこのビットは "0" になります。
• このビットが "1" に設定されると , 8/16 ビット複合タイマ 10/11 データレジスタ
(T10DR/T11DR) は , データを保持します。このビットが "1" のとき , 次のエッジ
が検出されてもカウント値は 8/16 ビット複合タイマ 10/11 データレジスタ
(T10DR/T11DR) に転送されず , 次の測定結果は喪失されます。ただし , 例外と
して T10CR0/T11CR0 レジスタにおける F3 ～ F0 ビットが "1001B" に設定され
ているときは , BF ビットが "1" の状態でも "H" パルスの測定結果が 8/16 ビット
複合タイマ 10/11 データレジスタ (T10DR/T11DR) に転送されます。ただし , 周
期の測定結果は 8/16 ビット複合タイマ 10/11 データレジスタに転送されません。
したがって , 周期測定を行うためには周期が終了する前に "H" パルス測定の結
果を読み出す必要があります。また , "H" パルス測定の結果または周期測定の結
果は次の "H" パルスが終了する前に読み出さないと喪失されます。
• 16 ビット動作のとき , T10CR1( タイマ 10) レジスタの BF ビットは , T11DR( タ
イマ 11) を読み出すと "0" になります。
• 16 ビット動作のとき , T11CR1( タイマ 11) レジスタの BF ビットは "0" になりま
す。
• PWC タイマ機能以外のタイマ機能が選択されているとき , このビットは "0" に
なります。
• このビットに値を書き込んでも動作に影響はありません。
IF:
タイマリロード・
オーバフローフラグ
カウント値の一致およびカウントのオーバフローを検出するのに使用するビット
です。
• インターバルタイマ機能 ( ワンショットまたは連続モード ) または PWM タイマ
機能 ( 周期可変モード ) のとき , 8/16 ビット複合タイマ 10/11 データレジスタ
(T10DR/T11DR) の値とカウント値が一致すると , このビットは "1" になります。
• インプットキャプチャ機能または PWC 機能が使用されているときには , カウン
タがオーバフローするとこのビットは "1" になります。
• リードモディファイライト (RMW) 系命令によりこのビットを読み出すと , 常に
"1" が読み出されます。
• このビットに "0" を書き込むと , このビットは "0" になります。
• このビットに "1" を書き込んでも , 動作に影響を与えません。
• PWM 機能 ( 周期可変モード ) が選択されると , このビットは "0" になります。
• 16 ビット動作のとき , T11CR1( タイマ 11) レジスタの IF ビットは "0" になりま
す。
bit1
SO:
タイマ出力初期値
ビット
このビットに値を書き込むことによりタイマ出力 (TMCR1:TO1/TO0) 初期値が設
定されます。このビットの値は , タイマ動作許可ビット (T10CR1/T11CR1:STA) が
"0" から "1" に変化したときタイマ出力に反映されます。
• 16 ビット動作モード (TMCR1:MOD=1) で , T10CR1( タイマ 10) レジスタの SO
ビットによりタイマ出力初期値を設定してください。この場合 , 他方のレジス
タの SO ビットの値は動作に影響を与えません。
• タイマ動作中 (T10CR1:STA=1 または T11CR1:STA=1), このビットへの書込みは
無効になります。ただし , 16 ビット動作モードではタイマ動作中でも T11CR1( タ
イマ 11) レジスタの SO ビットへ値を書き込めますが , 書き込まれた値はタイマ
出力に直接的な影響を与えることはありません。
• PWM タイマ機能 ( 周期固定モードまたは周期可変モード ), またはインプット
キャプチャ機能が使用されているときに , このビットの値は動作に影響を与え
ません。
bit0
OE:
タイマ出力許可
ビット
タイマ出力を許可または禁止するビットです。
"0" を書き込んだ場合 : タイマ出力は外部端子には送られません。この場合 , 外
部端子は汎用ポートとして機能します。
"1" を書き込んだ場合 : タイマ出力 (TMCR1:TO1/TO0) が外部端子に送られます。
bit3
bit2
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235
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
MB95560H/570H/580H シリーズ
8/16 ビット複合タイマ 00/01 タイマモード制御
レジスタ (TMCR0)
14.5.5
8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ (TMCR0) は , フィルタ機能
の選択 , 8 ビットまたは 16 ビット動作モードの選択 , タイマ 00 への信号入力の選択 ,
タイマ出力値の表示を行います。このレジスタはタイマ 00 とタイマ 01 の両方に対応
します。
■ 8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ制御レジスタ (TMCR0)
図 14.5-7 8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ (TMCR0)
アドレス
0F96H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
00000000 B
R/WX
R/WX
R/W
R/W
R/W
R/W
R/W
R/W
タイマ00フィルタ機能選択ビット
FE01
FE00
0
0
フィルタなし
0
1
"H"パルスノイズ除去
1
0
"L"パルスノイズ除去
1
1
"H/L"パルスノイズ除去
FE11
FE10
0
0
フィルタなし
0
1
"H"パルスノイズ除去
1
0
"L"パルスノイズ除去
1
1
"H/L"パルスノイズ除去
MOD
タイマ01フィルタ機能選択ビット
8ビット/16ビット動作モード選択ビット
0
8ビット動作モード
1
16ビット動作モード
タイマ00内部信号選択ビット
TIS
0
外部信号(EC0)をタイマ00入力として選択*
1
内部信号(TII0)をタイマ00入力として選択
タイマ00出力ビット
TO0
0
タイマ00出力値
1
タイマ01出力ビット
TO1
0
タイマ01出力値
1
R/W
R/WX
: リード/ライト可能(読出し値は書込み値と同じとなります。)
: リードオンリ(読出し可能。このビットに値を書き込んでも動作に影響はありません。)
: 初期値
*: SYSC レジスタを設定することによって , EC0 入力を P12 または P04 に割り当てるこ
とができます。詳細は ,「第 23 章 クロックおよびリセット システム構成コントロー
ラ」を参照してください。
236
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MN702-00006-5v0-J
MB95560H/570H/580H シリーズ
表 14.5-5
bit7
bit6
bit5
8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ (TMCR0) の各ビットの
機能 (1 / 2)
ビット名
機能
TO1:
タイマ 01 出力
ビット
タイマ 01 の出力値を示すビットです。タイマ動作を開始 (T00CR1/T01CR1:STA =
1) すると , 選択したタイマ機能に応じてこのビット値は変化します。
• このビットに値を書き込んでも動作に影響はありません。
• 16 ビット動作のとき , PWM タイマ機能 ( 周期可変モード ) またはインプット
キャプチャ機能が選択されると , このビットの値は不定となります。
• インターバルタイマ機能または PWC タイマ機能のとき , タイマ動作を停止
(T00CR1/T01CR1:STA=0) すると , このビットは最後の値を保持します。
• PWM タイマ機能 ( 周期可変モード ) が選択された状態で , タイマ動作を停止
(T00CR1/T01CR1:STA=0) すると , このビットは最後の値を保持します。
• タイマ動作モード選択ビット (T00CR0/T01CR0:F3, F2, F1, F0) をタイマ動作停止
中に変更したとき , このビットは , 過去に同じタイマ動作を行ったことがある場
合にはそのタイマ動作の最後の値を示し , そうでない場合には初期値 "0" とな
ります。
TO0:
タイマ 00 出力
ビット
タイマ 00 の出力値を示すビットです。タイマ動作を開始 (T00CR1/T01CR1:STA =
1) すると , 選択したタイマ機能に応じてこのビット値は変化します。
• このビットに値を書き込んでも動作に影響はありません。
• インプットキャプチャ機能のとき , このビットの値は不定になります。
• インターバルタイマ機能 , PWM タイマ機能 ( 周期可変モード ) または PWC タ
イマ機能のとき , タイマ動作を停止 (T00CR1/T01CR1:STA=0) すると , このビッ
トは最後の値を保持します。
• PWM タイマ機能 ( 周期可変モード ) のとき , タイマ動作を停止 (T00CR1/
T01CR1:STA=0) すると , このビットは最後の値を保持します。
• タイマ動作モード選択ビット (T00CR0/T01CR0:F3, F2, F1, F0) をタイマ動作停止
中に変更したとき , このビットは , 過去に同じタイマ動作を行ったことがある場
合にはそのタイマ動作の最後の値を示し , そうでない場合には初期値 "0" とな
ります。
TIS:
タイマ 00 内部信号
選択ビット
このビットは , PWC タイマ機能またはインプットキャプチャ機能が選択されてい
るときに , タイマ 00 の信号入力を選択します。
"0" を書き込んだ場合 : 外部信号 (EC0) がタイマ 00 の信号入力として選択されま
す。
"1" を書き込んだ場合 : 内部信号 (TII0) がタイマ 00 の信号入力として選択されま
す。
SYSC レジスタを設定することによって , EC0 入力を P12 または P04 に割り当て
ることができます。詳細は , 「23.2 システム構成レジスタ (SYSC)」を参照してく
ださい。
MOD:
bit4
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
8 ビット /16 ビット動
作モード選択ビット
MN702-00006-5v0-J
8 ビットまたは 16 ビット動作モードを選択するビットです。
"0" を書き込んだ場合 : タイマ 00 とタイマ 01 は個別の 8 ビットタイマとして動
作します。
"1" を書き込んだ場合 : タイマ 00 とタイマ 01 は 1 つの 16 ビットタイマとして
動作します。
• このビットが "1" の状態で , PWM タイマ機能 ( 周期可変モード ) のタイマ動作
を開始 (T00CR1/T01CR1:STA = 1) すると , このビットは自動的に "0" になりま
す。
• タイマ動作中 (T00CR1:STA=1 または T01CR1:STA=1) のとき , このビットへの
書込みは無効になります。
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237
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
表 14.5-5
MB95560H/570H/580H シリーズ
8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ (TMCR0) の各ビットの
機能 (2 / 2)
ビット名
機能
このビットは , PWC タイマ機能またはインプットキャプチャ機能が選択されてい
るとき , タイマ 01 への外部信号 (EC0) に対するフィルタ機能を選択します。
bit3,
bit2
FE11, FE10:
タイマ 01 フィルタ
機能選択ビット
タイマ 01 フィルタ機能
FE11
FE10
0
0
フィルタなし
0
1
"H" パルスノイズ除去
1
0
"L" パルスノイズ除去
1
1
"H/L" パルスノイズ除去
• タイマ動作中 (T01CR1:STA=1), このビットへの書込みは無効になります。
• インターバルタイマ機能または PWM タイマ機能が選択されているときには ,
これらのビットを設定しても動作に影響しません ( フィルタ機能は動作しませ
ん )。
このビットは , PWC タイマ機能またはインプットキャプチャ機能が選択されてい
るとき , タイマ 00 への外部信号 (EC0) に対するフィルタ機能を選択します。
bit1,
bit0
FE01, FE00:
タイマ 00 フィルタ
機能選択ビット
タイマ 00 フィルタ機能
FE01
FE00
0
0
フィルタなし
0
1
"H" パルスノイズ除去
1
0
"L" パルスノイズ除去
1
1
"H/L" パルスノイズ除去
• タイマ動作中 (T00CR1:STA=1) のとき , このビットへの書込みアクセスは無効
になります。
• インターバルタイマ機能または PWM タイマ機能が選択されているときには ,
これらのビットを設定しても動作に影響しません ( フィルタ機能は動作しませ
ん )。
238
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第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
MB95560H/570H/580H シリーズ
8/16 ビット複合タイマ 10/11 タイマモード制御
レジスタ (TMCR1)
14.5.6
8/16 ビット複合タイマ 10/11 タイマモード制御レジスタ (TMCR1) は , フィルタ機能
の選択 , 8 ビットまたは 16 ビット動作モードの選択 , タイマ 10 への信号入力の選択 ,
タイマ出力値の表示を行います。このレジスタはタイマ 10 とタイマ 11 の両方に対応
します。
■ 8/16 ビット複合タイマ 10/11 タイマモード制御レジスタ (TMCR1)
図 14.5-8 8/16 ビット複合タイマ 10/11 タイマモード制御レジスタ (TMCR1)
アドレス
0F9BH
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
00000000 B
R/WX
R/WX
R/W
R/W
R/W
R/W
R/W
R/W
タイマ10フィルタ機能選択ビット
FE01
FE00
0
0
フィルタなし
0
1
"H"パルスノイズ除去
1
0
"L"パルスノイズ除去
1
1
"H/L"パルスノイズ除去
FE11
FE10
0
0
フィルタなし
0
1
"H"パルスノイズ除去
1
0
"L"パルスノイズ除去
1
1
"H/L"パルスノイズ除去
タイマ11フィルタ機能選択ビット
8ビット/16ビット動作モード選択ビット
MOD
0
8ビット動作モード
1
16ビット動作モード
タイマ10内部信号選択ビット
TIS
0
外部信号(EC1)をタイマ10入力として選択*
1
設定禁止
タイマ10出力ビット
TO0
0
タイマ10出力値
1
タイマ11出力ビット
TO1
0
タイマ11出力値
1
R/W
R/WX
: リード/ライト可能(読出し値は書込み値と同じとなります。)
: リードオンリ(読出し可能。このビットに値を書き込んでも動作に影響はありません。)
: 初期値
*: EC1 入力は , P64 に指定されています。
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239
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
表 14.5-6
bit7
bit6
bit5
8/16 ビット複合タイマ 10/11 タイマモード制御レジスタ (TMCR1) の各ビットの
機能 (1 / 2)
ビット名
機能
TO1:
タイマ 11 出力
ビット
タイマ 11 の出力値を示すビットです。タイマ動作を開始 (T10CR1/T11CR1:STA =
1) すると , 選択したタイマ機能に応じてこのビット値は変化します。
• このビットに値を書き込んでも動作に影響はありません。
• 16 ビット動作のとき , PWM タイマ機能 ( 周期可変モード ) またはインプット
キャプチャ機能が選択されると , このビットの値は不定となります。
• インターバルタイマ機能または PWC タイマ機能のとき , タイマ動作を停止
(T10CR1/T11CR1:STA=0) すると , このビットは最後の値を保持します。
• PWM タイマ機能 ( 周期可変モード ) が選択された状態で , タイマ動作を停止
(T10CR1/T11CR1:STA=0) すると , このビットは最後の値を保持します。
• タイマ動作モード選択ビット (T10CR0/T11CR0:F3, F2, F1, F0) をタイマ動作停止
中に変更したとき , このビットは , 過去に同じタイマ動作を行ったことがある場
合にはそのタイマ動作の最後の値を示し , そうでない場合には初期値 "0" とな
ります。
TO0:
タイマ 10 出力
ビット
タイマ 10 の出力値を示すビットです。タイマ動作を開始 (T10CR1/T11CR1:STA =
1) すると , 選択したタイマ機能に応じてこのビット値は変化します。
• このビットに値を書き込んでも動作に影響はありません。
• インプットキャプチャ機能のとき , このビットの値は不定になります。
• インターバルタイマ機能 , PWM タイマ機能 ( 周期可変モード ) または PWC タ
イマ機能のとき , タイマ動作を停止 (T10CR1/T11CR1:STA=0) すると , このビッ
トは最後の値を保持します。
• PWM タイマ機能 ( 周期可変モード ) のとき , タイマ動作を停止 (T10CR1/
T11CR1:STA=0) すると , このビットは最後の値を保持します。
• タイマ動作モード選択ビット (T10CR0/T11CR0:F3, F2, F1, F0) をタイマ動作停止
中に変更したとき , このビットは , 過去に同じタイマ動作を行ったことがある場
合にはそのタイマ動作の最後の値を示し , そうでない場合には初期値 "0" とな
ります。
TIS:
タイマ 10 内部信号
選択ビット
このビットは , PWC タイマ機能またはインプットキャプチャ機能が選択されてい
るときに , タイマ 10 の信号入力を選択します。
"0" を書き込んだ場合 : 外部信号 (EC1) がタイマ 10 の信号入力として選択されま
す。
"1" を書き込んだ場合 : TIS への "1" 書込みは禁止です。
〔TIS への "1" 書込みによりタイマ 10 への入力信号が内
部信号（TII0) として選択されますが , ch.1 の TII0 端子は
内部的に "0" に固定されているため〕
EC1 入力は , P64 に指定されています。
MOD:
bit4
240
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8 ビット /16 ビット動
作モード選択ビット
8 ビットまたは 16 ビット動作モードを選択するビットです。
"0" を書き込んだ場合 : タイマ 10 とタイマ 11 は個別の 8 ビットタイマとして動
作します。
"1" を書き込んだ場合 : タイマ 10 とタイマ 11 は 1 つの 16 ビットタイマとして
動作します。
• このビットが "1" の状態で , PWM タイマ機能 ( 周期可変モード ) のタイマ動作
を開始 (T10CR1/T11CR1:STA = 1) すると , このビットは自動的に "0" になりま
す。
• タイマ動作中 (T10CR1:STA=1 または T11CR1:STA=1) のとき , このビットへの
書込みは無効になります。
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表 14.5-6
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
8/16 ビット複合タイマ 10/11 タイマモード制御レジスタ (TMCR1) の各ビットの
機能 (2 / 2)
ビット名
機能
このビットは , PWC タイマ機能またはインプットキャプチャ機能が選択されてい
るとき , タイマ 11 への外部信号 (EC1) に対するフィルタ機能を選択します。
bit3,
bit2
FE11, FE10:
タイマ 11 フィルタ
機能選択ビット
タイマ 11 フィルタ機能
FE11
FE10
0
0
フィルタなし
0
1
"H" パルスノイズ除去
1
0
"L" パルスノイズ除去
1
1
"H/L" パルスノイズ除去
• タイマ動作中 (T11CR1:STA=1), このビットへの書込みは無効になります。
• インターバルタイマ機能または PWM タイマ機能が選択されているときには ,
これらのビットを設定しても動作に影響しません ( フィルタ機能は動作しませ
ん )。
このビットは , PWC タイマ機能またはインプットキャプチャ機能が選択されてい
るとき , タイマ 10 への外部信号 (EC1) に対するフィルタ機能を選択します。
bit1,
bit0
FE01, FE00:
タイマ 10 フィルタ
機能選択ビット
タイマ 10 フィルタ機能
FE01
FE00
0
0
フィルタなし
0
1
"H" パルスノイズ除去
1
0
"L" パルスノイズ除去
1
1
"H/L" パルスノイズ除去
• タイマ動作中 (T10CR1:STA=1) のとき , このビットへの書込みアクセスは無効
になります。
• インターバルタイマ機能または PWM タイマ機能が選択されているときには ,
これらのビットを設定しても動作に影響しません ( フィルタ機能は動作しませ
ん )。
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241
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
14.5.7
MB95560H/570H/580H シリーズ
8/16 ビット複合タイマ 00/01 データレジスタ
(T00DR/T01DR)
8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) は , インターバルタ
イマ動作または PWM タイマ動作時にカウント最大値を設定するレジスタです。ま
た , PWC タイマ動作またはインプットキャプチャ動作時のカウント値の読出しを行
います。T00DR レジスタはタイマ 00 に , T01DR レジスタはタイマ 01 に対応しま
す。
■ 8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR)
図 14.5-9 8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR)
T01DR
T00DR
R,W
アドレス bit7
0F94H
TDR7
0F95H
R,W
bit6
TDR6
R,W
bit5
TDR5
R,W
bit4
TDR4
R,W
bit3
TDR3
R,W
bit2
TDR2
R,W
bit1
TDR1
R,W
bit0
TDR0
R/W
初期値
00000000B
: リード / ライト可能 ( 読出し値は書込み値と異なります。
)
● インターバルタイマ機能
8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) を使用してインターバル
時間を設定します。タイマが動作を開始 (T00CR1/T01CR1:STA=1) すると , このレジス
タの値は 8 ビットコンパレータのラッチに転送され , カウントが開始されます。カウン
ト値と8ビットコンパレータのラッチの中にある値とが一致すると, このレジスタの値
は再びラッチに転送され , カウント値が "00H" に戻ってカウントを継続します。
現在のカウント値は , このレジスタから読み出せます。
インターバルタイマ機能の間は , このレジスタに "00H" の書込みを禁止します。
16 ビット動作のときは , データの上位を T01DR, 下位を T00DR に書き込んでください。
また , 書込みまたは読出しは T01DR, T00DR の順番で行ってください。
● PWM タイマ機能 ( 周期固定 )
8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) を使用して "H" パルス幅
を設定します。タイマが動作を開始 (T00CR1/T01CR1:STA=1) すると , このレジスタの
値は 8 ビットコンパレータのラッチに転送され , タイマ出力 "H" からカウントが開始
されます。
カウント値とラッチに転送された値が一致すると , タイマ出力は "L" になり ,
カウント値が "FFH" に達するまでカウント動作を継続します。オーバフローが発生す
ると , このレジスタの値は再び 8 ビットコンパレータのラッチに転送され , 次のカウント
サイクルを実行します。
このレジスタから , 現在のカウント値を読み出せます。16 ビット動作のときは , データ
の上位を T01DR, 下位を T00DR に書き込んでください。また , 書込みまたは読出しは
T01DR, T00DR の順番で行ってください。
242
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第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
● PWM タイマ機能 ( 周期可変 )
8/16 ビット複合タイマ 00 データレジスタ (T00DR) で , "L" パルス幅を , 8/16 ビット複
合タイマ 01 データレジスタ (T01DR) で , 周期を設定します。動作を開始 (T00CR1/
T01CR1:STA=1) すると , それぞれのレジスタの値は 8 ビットコンパレータのラッチに
転送され , 2 つのカウンタがタイマ出力 "L" からカウントを開始します。ラッチに転送
された T00DR の値がタイマ 00 カウンタの値と一致すると , タイマ出力は "H" になり ,
ラッチに転送された T01DR の値がタイマ 01 カウンタの値と一致するまでカウント動
作を継続します。8 ビットコンパレータのラッチに転送された T01DR の値がタイマ 01
カウンタの値と一致すると , T00DR および T01DR レジスタの値は再びラッチに転送さ
れ , 次の PWM 周期のカウント動作を継続します。
このレジスタから , 現在のカウント値を読み出せます。
16 ビット動作モードのときは , データの上位を T01DR, 下位を T00DR に書き込んでく
ださい。また , 読出しは T01DR, T00DR の順番で行ってください。
● PWC タイマ機能
8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) を使用して , PWC 測定結
果を読み出します。PWC 測定が完了するとカウンタ値がこのレジスタに転送されて BF
ビットが "1" になります。
8/16 ビット複合タイマ 00/01 データレジスタを読むと , BF ビットは "0" になります。BF
ビットが "1" のとき , 8/16 ビット複合タイマ 00/01 データレジスタへのデータ転送は行
われません。
例外として , T00CR0/T01CR0 レジスタにおける F3 ～ F0 ビットが 1001B に設定されて
いる状態では , BF ビットが "1" に設定されていても , "H" パルスの測定結果は 8/16 ビッ
ト複合タイマ 00/01 データレジスタに転送されますが , 周期の測定結果は 8/16 ビット
複合タイマ 00/01 データレジスタに転送されません。したがって , 周期測定を行うため
には周期が完了する前に "H" パルス測定の結果を読み出す必要があります。また , "H"
パルス測定結果または周期測定結果は次の "H" パルスが終了する前に読み出さないと
喪失されます。
8/16 ビット複合タイマ 00/01データレジスタを読み込んでいるときに, BF ビットを誤っ
てクリアしないように注意してください。
8/16 ビット複合タイマ 00/01 データレジスタに新たなデータを書き込むと , 格納された
測定データが新たなデータと入れ替わります。したがって , データをレジスタに書き込
まないでください。16 ビット動作モードのときは , データの上位を T01DR, 下位を
T00DRに書き込んでください。また, 読出しはT01DR, T00DRの順番で行ってください。
● インプットキャプチャ機能
8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) は , インプットキャプチャ
結果の読出しに使用します。指定されたエッジが検出されると , カウンタ値が 8/16 ビッ
ト複合タイマ 00/01 データレジスタに転送されます。
8/16 ビット複合タイマ 00/01 データレジスタに新たなデータを書き込むと , 格納された
測定データが新たなデータと入れ替わります。したがって , データをレジスタに書き込
まないでください。16 ビット動作モードのときは , データの上位を T01DR, 下位を
T00DRに書き込んでください。また, 読出しはT01DR, T00DRの順番で行ってください。
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243
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
MB95560H/570H/580H シリーズ
● 読出し , 書込み動作について
T00DR と T01DR の 16 ビット動作時および PWM タイマ機能 ( 周期可変 ) 時の読出し ,
書込み動作は以下のように行われます。
• T01DR からの読出し： 同レジスタの読出し動作に加えて , T00DR の値を内部の読
出しバッファへ格納する動作も同時に行われます。
• T00DR からの読出し： 内部の読出しバッファからの読出し動作が行われます。
• T01DR への書込み：
内部の書込みバッファへの書込み動作が行われます。
• T00DR への書込み：
同レジスタの書込み動作に加え , 内部の書込みバッファの
値を T01DR へ格納する動作も同時に行われます。
図 14.5-10 に , T00DR と T01DR レジスタの 16 ビット動作における読み書き動作を示し
ます。
図 14.5-10 T00DR と T01DR レジスタの 16 ビット動作におけるリードおよびライト動作
書込み
データ
書込み
バッファ
T01DR
書込み
244
読出し
バッファ
T00DR
レジスタ
読出し
データ
T01DR
レジスタ
T00DR
書込み
T01DR
読出し
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T00DR
読出し
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第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
MB95560H/570H/580H シリーズ
14.5.8
8/16 ビット複合タイマ 10/11 データレジスタ
(T10DR/T11DR)
8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/T11DR) は , インターバルタ
イマ動作または PWM タイマ動作時にカウント最大値を設定するレジスタです。ま
た , PWC タイマ動作またはインプットキャプチャ動作時のカウント値の読出しを行
います。T10DR レジスタはタイマ 10 に , T11DR レジスタはタイマ 11 に対応しま
す。
■ 8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/T11DR)
図 14.5-11 8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/T11DR)
T11DR
T10DR
R,W
アドレス bit7
0F99H
TDR7
0F9AH
R,W
bit6
TDR6
R,W
bit5
TDR5
R,W
bit4
TDR4
R,W
bit3
TDR3
R,W
bit2
TDR2
R,W
bit1
TDR1
R,W
bit0
TDR0
R/W
初期値
00000000B
: リード / ライト可能 ( 読出し値は書込み値と異なります。
)
● インターバルタイマ機能
8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/T11DR) を使用してインターバル
時間を設定します。タイマが動作を開始 (T10CR1/T11CR1:STA=1) すると , このレジス
タの値は 8 ビットコンパレータのラッチに転送され , カウントが開始されます。カウン
ト値と8ビットコンパレータのラッチの中にある値とが一致すると, このレジスタの値
は再びラッチに転送され , カウント値が "00H" に戻ってカウントを継続します。
現在のカウント値は , このレジスタから読み出せます。
インターバルタイマ機能の間は , このレジスタに "00H" の書込みを禁止します。
16 ビット動作のときは , データの上位を T11DR, 下位を T10DR に書き込んでください。
また , 書込みまたは読出しは T11DR, T10DR の順番で行ってください。
● PWM タイマ機能 ( 周期固定 )
8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/T11DR) を使用して "H" パルス幅
を設定します。タイマが動作を開始 (T10CR1/T11CR1:STA=1) すると , このレジスタの
値は 8 ビットコンパレータのラッチに転送され , タイマ出力 "H" からカウントが開始
されます。
カウント値とラッチに転送された値が一致すると , タイマ出力は "L" になり ,
カウント値が "FFH" に達するまでカウント動作を継続します。オーバフローが発生す
ると , このレジスタの値は再び 8 ビットコンパレータのラッチに転送され , 次のカウント
サイクルを実行します。
このレジスタから , 現在のカウント値を読み出せます。16 ビット動作のときは , データ
の上位を T11DR, 下位を T10DR に書き込んでください。また , 書込みまたは読出しは
T11DR, T10DR の順番で行ってください。
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245
第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
MB95560H/570H/580H シリーズ
● PWM タイマ機能 ( 周期可変 )
8/16 ビット複合タイマ 10 データレジスタ (T10DR) で , "L" パルス幅を , 8/16 ビット複
合タイマ 11 データレジスタ (T11DR) で , 周期を設定します。動作を開始 (T10CR1/
T11CR1:STA=1) すると , それぞれのレジスタの値は 8 ビットコンパレータのラッチに
転送され , 2 つのカウンタがタイマ出力 "L" からカウントを開始します。ラッチに転送
された T10DR の値がタイマ 10 カウンタの値と一致すると , タイマ出力は "H" になり ,
ラッチに転送された T11DR の値がタイマ 11 カウンタの値と一致するまでカウント動
作を継続します。8 ビットコンパレータのラッチに転送された T11DR の値がタイマ 11
カウンタの値と一致すると , T10DR および T11DR レジスタの値は再びラッチに転送さ
れ , 次の PWM 周期のカウント動作を継続します。
このレジスタから , 現在のカウント値を読み出せます。
16 ビット動作のときは, データの上位をT11DR, 下位をT10DR に書き込んでください。
また , 読出しは T11DR, T10DR の順番で行ってください。
● PWC タイマ機能
8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/T11DR) を使用して , PWC 測定結
果を読み出します。PWC 測定が完了するとカウンタ値がこのレジスタに転送されて BF
ビットが "1" になります。
8/16 ビット複合タイマ 10/11 データレジスタを読むと , BF ビットは "0" になります。BF
ビットが "1" のとき , 8/16 ビット複合タイマ 10/11 データレジスタへのデータ転送は行
われません。
例外として , T10CR0/T11CR0 レジスタにおける F3 ～ F0 ビットが 1001B に設定されて
いる状態では , BF ビットが "1" に設定されていても , "H" パルスの測定結果は 8/16 ビッ
ト複合タイマ 10/11 データレジスタに転送されますが , 周期の測定結果は 8/16 ビット
複合タイマ 10/11 データレジスタに転送されません。したがって , 周期測定を行うため
には周期が完了する前に "H" パルス測定の結果を読み出す必要があります。また , "H"
パルス測定結果または周期測定結果は次の "H" パルスが終了する前に読み出さないと
喪失されます。
8/16 ビット複合タイマ 10/11 データレジスタを読み込んでいるときに, BF ビットを誤っ
てクリアしないように注意してください。
8/16 ビット複合タイマ 10/11 データレジスタに新たなデータを書き込むと , 格納された
測定データが新たなデータと入れ替わります。したがって , データをレジスタに書き込
まないでください。16 ビット動作モードのときは , データの上位を T11DR, 下位を
T10DRに書き込んでください。また, 読出しはT10DR, T11DRの順番で行ってください。
● インプットキャプチャ機能
8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/T11DR) は , インプットキャプチャ
結果の読出しに使用します。指定されたエッジが検出されると , カウンタ値が 8/16 ビッ
ト複合タイマ 10/11 データレジスタに転送されます。
8/16 ビット複合タイマ 10/11 データレジスタに新たなデータを書き込むと , 格納された
測定データが新たなデータと入れ替わります。したがって , データをレジスタに書き込
まないでください。16 ビット動作モードのときは , データの上位を T11DR, 下位を
T10DRに書き込んでください。また, 読出しはT11DR, T10DRの順番で行ってください。
246
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第 14 章 8/16 ビット複合タイマ
14.5 8/16 ビット複合タイマのレジスタ
● 読出し , 書込み動作について
T10DR と T11DR の 16 ビット動作時および PWM タイマ機能 ( 周期可変 ) 時の読出し ,
書込み動作は以下のように行われます。
• T11DR からの読出し： 同レジスタの読出し動作に加えて , T10DR の値を内部の読
出しバッファへ格納する動作も同時に行われます。
• T10DR からの読出し： 内部の読出しバッファからの読出し動作が行われます。
• T11DR への書込み：
内部の書込みバッファへの書込み動作が行われます。
• T10DR への書込み：
同レジスタの書込み動作に加え , 内部の書込みバッファの
値を T11DR へ格納する動作も同時に行われます。
図 14.5-12 に , T10DR と T11DR レジスタの 16 ビット動作における読み書き動作を示し
ます。
図 14.5-12 T10DR と T11DR レジスタの 16 ビット動作におけるリードおよびライト動作
読出し
バッファ
T10DR
レジスタ
書込み
データ
書込み
バッファ
T11DR
書込み
MN702-00006-5v0-J
読出し
データ
T11DR
レジスタ
T10DR
書込み
T11DR
読出し
FUJITSU SEMICONDUCTOR LIMITED
T10DR
読出し
247
第 14 章 8/16 ビット複合タイマ
14.6 8/16 ビット複合タイマの割込み
14.6
MB95560H/570H/580H シリーズ
8/16 ビット複合タイマの割込み
8/16 ビット複合タイマは , 以下の割込みを発生します。それぞれの割込みには , 割
込み番号と割込みベクタが割り当てられます。
• タイマ 00 割込み
• タイマ 01 割込み
• タイマ 10 割込み
• タイマ 11 割込み
■ タイマ 00 割込み
表 14.6-1 に , タイマ 00 の割込みおよびその要因を示します。
表 14.6-1
タイマ 00 割込み
項目
説明
割込み発生の要因 インターバルタイマ動作 PWC タイマ動作または
または PWM タイマ動作 インプットキャプチャ動
作のときのオーバフロー
( 周期可変モード ) のと
きの比較一致
割込みフラグ
T00CR1:IF
T00CR1:IF
割込み許可
T00CR1:IE と
T00CR0:IFE
T00CR1:IE と
T00CR0:IFE
PWC タイマ動作のと
きの測定完了または
インプットキャプ
チャ動作のときの
エッジ検出
T00CR1:IR
T00CR1:IE
■ タイマ 01 割込み
表 14.6-2 に , タイマ 01 の割込みおよびその要因を示します。
表 14.6-2
タイマ 01 割込み
項目
248
説明
割込み発生の要因 インターバルタイマ動作
または PWM タイマ動作
( 周期可変モード ) のと
きの比較一致。16 ビット
動作時を除く。
PWC タイマ動作または
インプットキャプチャ
動作のときのオーバフ
ロー。16 ビット動作時
を除く。
割込みフラグ
T01CR1:IF
T01CR1:IF
割込み許可
T01CR1:IE と
T01CR0:IFE
T01CR1:IE と
T01CR0:IFE
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PWC タイマ動作のと
きの測定完了または
インプットキャプ
チャ動作のときの
エッジ検出。16 ビッ
ト動作時を除く。
T01CR1:IR
T01CR1:IE
MN702-00006-5v0-J
MB95560H/570H/580H シリーズ
第 14 章 8/16 ビット複合タイマ
14.6 8/16 ビット複合タイマの割込み
■ タイマ 10 割込み
表 14.6-3 に , タイマ 10 の割込みおよびその要因を示します。
表 14.6-3
タイマ 10 割込み
項目
説明
割込み発生の要因
インターバルタイマ動作
または PWM タイマ動作
( 周期可変モード ) のと
きの比較一致
PWC タイマ動作または
インプットキャプチャ
動作のときのオーバフ
ロー
割込みフラグ
T10CR1:IF
T10CR1:IF
割込み許可
T10CR1:IE と
T10CR0:IFE
T10CR1:IE と
T10CR0:IFE
PWC タイマ動作のと
きの測定完了または
インプットキャプ
チャ動作のときの
エッジ検出
T10CR1:IR
T10CR1:IE
■ タイマ 11 割込み
表 14.6-4 に , タイマ 11 の割込みおよびその要因を示します。
表 14.6-4
タイマ 11 割込み
項目
説明
割込み発生の要因 インターバルタイマ動作
または PWM タイマ動作
( 周期可変モード ) のと
きの比較一致。16 ビット
動作モード時を除く。
PWC タイマ動作または
インプットキャプチャ
動作のときのオーバフ
ロー。16 ビット動作
モード時を除く。
割込みフラグ
T11CR1:IF
T11CR1:IF
割込み許可
T11CR1:IE と
T11CR0:IFE
T11CR1:IE と
T11CR0:IFE
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PWC タイマ動作のと
きの測定完了または
インプットキャプ
チャ動作のときの
エッジ検出。16 ビッ
ト動作モード時を除
く。
T11CR1:IR
T11CR1:IE
249
第 14 章 8/16 ビット複合タイマ
14.6 8/16 ビット複合タイマの割込み
MB95560H/570H/580H シリーズ
■ 8/16 ビット複合タイマの割込みに関連するレジスタとベクタテーブルのアドレス
表 14.6-5
8/16 ビット複合タイマの割込みに関連する MB95560H シリーズのレジスタとベクタ
テーブルのアドレス
割込み要因
割込み要求番号
割込みレベル設定レジスタ
ベクタテーブルのアドレス
レジスタ
設定ビット
上位
下位
IRQ05
ILR1
L05
FFF0H
FFF1H
8/16 ビット複合タ
イマ ch. 0( 上位 )/
タイマ 01
IRQ06
ILR1
L06
FFEEH
FFEFH
8/16 ビット複合タ
イマ ch. 1( 下位 )/
タイマ 10
IRQ22
ILR5
L22
FFCEH
FFCFH
8/16 ビット複合タ
イマ ch. 1( 上位 )/
タイマ 11
IRQ14
ILR3
L14
FFDEH
FFDFH
8/16 ビット複合タ
イマ ch. 0( 下位 )/
タイマ 00
表 14.6-6
8/16 ビット複合タイマの割込みに関連する MB95570H/580H シリーズのレジスタとベク
タテーブルのアドレス
割込み要因
割込み要求番号
8/16 ビット複合タ
イマ ch. 0( 下位 )/
タイマ 00
8/16 ビット複合タ
イマ ch. 0( 上位 )/
タイマ 01
割込みレベル設定レジスタ
ベクタテーブルのアドレス
レジスタ
設定ビット
上位
下位
IRQ05
ILR1
L05
FFF0H
FFF1H
IRQ06
ILR1
L06
FFEEH
FFEFH
各周辺機能のそれぞれの割込み要求番号およびベクタテーブルのアドレスについては
「付録 B 割込み要因のテーブル」を参照してください。
250
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第 14 章 8/16 ビット複合タイマ
14.7 インターバルタイマ機能 ( ワンショット
モード ) の 動作説明
MB95560H/570H/580H シリーズ
14.7
インターバルタイマ機能 ( ワンショットモード ) の
動作説明
8/16 ビット複合タイマのインターバルタイマ機能 ( ワンショットモード ) の動作を
説明します。
■ インターバルタイマ機能 ( ワンショットモード ) の動作 ( タイマ 0)
インターバルタイマ機能 ( ワンショットモード ) として動作させるには , 図 14.7-1 に示
された設定をしてください。
図 14.7-1 インターバルタイマ機能 ( ワンショットモード ) の設定 ( タイマ 0)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
T00CR0/T01CR0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
0
0
0
0
T00CR1/T01CR1
STA
HO
IE
IR
BF
IF
SO
OE
1
❍
❍
×
×
❍
❍
❍
TMCR0
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
❍
❍
×
❍
❍
❍
❍
❍
インターバル時間 ( カウンタコンペア値 ) の設定
T00DR/T01DR
❍: 使用ビット
×: 未使用ビット
1: "1" に設定
0: "0" に設定
インターバルタイマ機能 ( ワンショットモード ) では , タイマ動作を許可 (T00CR1/
T01CR1:STA=1) すると , 選択されたカウントクロック信号の立上りエッジでカウンタ
が "00H" からカウント動作を開始します。カウンタの値が 8/16 ビット複合タイマ 00/01
データレジスタ (T00DR/T01DR) の値と一致すると , タイマ出力 (TMCR0:TO0/TO1) が
反転して, 割込みフラグ (T00CR1/T01CR1:IF) が"1"に, スタートビット (T00CR1/T01CR1:
STA) が "0" になり , カウント動作が停止します。
8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) の値は , カウント動作開
始時にコンパレータ内部の一時格納用のラッチ (比較データ格納用ラッチ) に転送され
ます。8/16 ビット複合タイマ 00/01 データレジスタに "00H" を書き込まないでください。
図 14.7-2 に , 8 ビット動作でのインターバルタイマ機能 ( タイマ 0) の動作を示します。
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251
第 14 章 8/16 ビット複合タイマ
14.7 インターバルタイマ機能 ( ワンショット
モード ) の 動作説明
図 14.7-2 8 ビット動作時のインターバルタイマ機能 ( ワンショットモード ) の動作 ( タイマ 0)
MB95560H/570H/580H シリーズ
カウンタ値
FF H
80 H
00 H
時間
T00DR/T01DR値
(FFH)
タイマサイクル
T00DR/T01DR値変更(FFH→80H)*
プログラムにより
クリア
IF ビット
STA ビット
自動的にクリア
逆転
再起動
自動的にクリア 再起動 自動的にクリア
出力初期値の変更なし("0")に再起動する
タイマ出力端子
初期値"1"で起動
*: T00DR/T01DRデータレジスタ値が動作中に変更された場合
, 新しい値が次のアクティブサイクルから使用されます。
252
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第 14 章 8/16 ビット複合タイマ
14.7 インターバルタイマ機能 ( ワンショット
モード ) の 動作説明
MB95560H/570H/580H シリーズ
■ インターバルタイマ機能 ( ワンショットモード ) の動作 ( タイマ 1)
インターバルタイマ機能 ( ワンショットモード ) として動作させるには , 図 14.7-3 に示
された設定をしてください。
図 14.7-3 インターバルタイマ機能 ( ワンショットモード ) の設定 ( タイマ 1)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
T10CR0/T11CR0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
0
0
0
0
T10CR1/T11CR1
STA
HO
IE
IR
BF
IF
SO
OE
1
❍
❍
×
×
❍
❍
❍
TMCR1
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
❍
❍
×
❍
❍
❍
❍
❍
インターバル時間 ( カウンタコンペア値 ) の設定
T10DR/T11DR
❍: 使用ビット
×: 未使用ビット
1: "1" に設定
0: "0" に設定
インターバルタイマ機能 ( ワンショットモード ) では , タイマ動作を許可 (T10CR1/
T11CR1:STA=1) すると , 選択されたカウントクロック信号の立上りエッジでカウンタ
が "00H" からカウント動作を開始します。カウンタの値が 8/16 ビット複合タイマ 10/11
データレジスタ (T10DR/T11DR) の値と一致すると , タイマ出力 (TMCR1:TO0/TO1) が
反転して , 割込みフラグ (T10CR1/T11CR1:IF) が "1" に , スタートビット (T10CR1/
T11CR1:STA) が "0" になり , カウント動作が停止します。
8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/T11DR) の値は , カウント動作開
始時にコンパレータ内部の一時格納用のラッチ (比較データ格納用ラッチ) に転送され
ます。8/16 ビット複合タイマ 10/11 データレジスタに "00H" を書き込まないでください。
図 14.7-4 に , 8 ビット動作でのインターバルタイマ機能 ( タイマ 1) の動作を示します。
図 14.7-4 8 ビット動作時のインターバルタイマ機能 ( ワンショットモード ) の動作 ( タイマ 1)
カウンタ値
FF H
80 H
00 H
時間
T10DR/T11DR値
(FFH)
タイマサイクル
T10DR/T11DR値変更(FFH→80H)*
プログラムにより
クリア
IF ビット
STA ビット
自動的にクリア
逆転
再起動
自動的にクリア 再起動 自動的にクリア
出力初期値の変更なし("0")に再起動する
タイマ出力端子
初期値"1"で起動
*: T10DR/T11DRデータレジスタ値が動作中に変更された場合
, 新しい値が次のアクティブサイクルから使用されます。
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253
第 14 章 8/16 ビット複合タイマ
14.8 インターバルタイマ機能 ( 連続モード ) の
動作説明
14.8
MB95560H/570H/580H シリーズ
インターバルタイマ機能 ( 連続モード ) の動作説明
8/16 ビット複合タイマのインターバルタイマ機能 ( 連続モードの動作 ) を説明しま
す。
■ インターバルタイマ機能 ( 連続モード ) の動作 ( タイマ 0)
インターバルタイマ機能 ( 連続モード ) として動作させるには , 図 14.8-1 に示された設
定をしてください。
図 14.8-1 インターバルタイマ機能 ( 連続モード ) の設定 ( タイマ 0)
T00CR0/T01CR0
T00CR1/T01CR1
TMCR0
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
0
0
0
1
STA
HO
IE
IR
BF
IF
SO
OE
1
❍
❍
×
×
❍
❍
❍
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
❍
❍
×
❍
❍
❍
❍
❍
インターバル時間 ( カウンタコンペア値 ) の設定
T00DR/T01DR
❍: 使用ビット
×: 未使用ビット
1: "1" に設定
0: "0" に設定
イ ン タ ー バ ル タ イ マ 機 能 ( 連 続 モ ー ド ) で は , タ イ マ 動 作 を 許 可 (T00CR1/
T01CR1:STA=1) すると , 選択されたカウントクロックの立上りエッジでカウンタが
"00H" からカウント動作を開始します。カウンタの値が 8/16 ビット複合タイマ 00/01
データレジスタ (T00DR/T01DR) の値と一致すると , タイマ出力ビット (TMCR0:TO0/
TO1) が反転し , 割込みフラグ (T00CR1/T01CR1:IF) が "1" になり , カウンタは "00H" に
戻り再びカウント動作を開始します。この連続動作の結果 , タイマは方形波を出力しま
す。
8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) の値は , カウント動作を
開始したとき , またはカウンタ値の比較一致を検出したときに , コンパレータ内部の一
時格納用のラッチ ( 比較データ格納用ラッチ ) に転送されます。カウント動作中は ,
8/16 ビット複合タイマ 00/01 データレジスタには 00H を書き込まないでください。
タイマ動作を停止すると, タイマ出力ビット (TMCR0:TO0/TO1) は最後の値を保持しま
す。
254
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第 14 章 8/16 ビット複合タイマ
14.8 インターバルタイマ機能 ( 連続モード ) の
動作説明
図 14.8-2 インターバルタイマ機能 ( 連続モード ) の動作図 ( タイマ 0)
MB95560H/570H/580H シリーズ
コンペア値
コンペア値(E0H)
コンペア値(FFH)
コンペア値 (80H)
FFH
E0H
80H
00H
時間
T00DR/T01DR値変更(FFH→80H)*1
T00DR/T01TDR値(E0H)
プログラムによる
クリア
IFビット
STAビット
起動
一致
一致
一致
一致
一致
カウンタクリア *2
タイマ出力端子
*1: T00DR/T01DRデータレジスタ値が動作中に変更された場合, 新しい値が次のアクティブサイクルから使用されます。
*2: 動作中に一致が検出されるとカウンタはクリアされ, データレジスタ設定が比較データラッチにロードされます。
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255
第 14 章 8/16 ビット複合タイマ
14.8 インターバルタイマ機能 ( 連続モード ) の
動作説明
MB95560H/570H/580H シリーズ
■ インターバルタイマ機能 ( 連続モード ) の動作 ( タイマ 1)
インターバルタイマ機能 ( 連続モード ) として動作させるには , 図 14.8-3 に示された設
定をしてください。
図 14.8-3 インターバルタイマ機能 ( 連続モード ) の設定 ( タイマ 1)
T10CR0/T11CR0
T10CR1/T11CR1
TMCR1
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
0
0
0
1
STA
HO
IE
IR
BF
IF
SO
OE
1
❍
❍
×
×
❍
❍
❍
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
❍
❍
×
❍
❍
❍
❍
❍
インターバル時間 ( カウンタコンペア値 ) の設定
T10DR/T11DR
❍: 使用ビット
×: 未使用ビット
1: "1" に設定
0: "0" に設定
イ ン タ ー バ ル タ イ マ 機 能 ( 連 続 モ ー ド ) で は , タ イ マ 動 作 を 許 可 (T10CR1/
T11CR1:STA=1) すると , 選択されたカウントクロックの立上りエッジでカウンタが
"00H"からカウント動作を開始します。カウンタの値が8/16ビット複合タイマ10/11デー
タレジスタ (T10DR/T11DR) の値と一致すると , タイマ出力ビット (TMCR1:TO0/TO1)
が反転し , 割込みフラグ (T10CR1/T11CR1:IF) が "1" になり , カウンタは "00H" に戻り再
びカウント動作を開始します。この連続動作の結果 , タイマは方形波を出力します。
8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/T11DR) の値は , カウント動作を
開始したとき , またはカウンタ値の比較一致を検出したときに , コンパレータ内部の一
時格納用のラッチ ( 比較データ格納用ラッチ ) に転送されます。カウント動作中は ,
8/16 ビット複合タイマ 10/11 データレジスタには 00H を書き込まないでください。
タイマ動作を停止すると, タイマ出力ビット (TMCR1:TO0/TO1) は最後の値を保持しま
す。
256
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第 14 章 8/16 ビット複合タイマ
14.8 インターバルタイマ機能 ( 連続モード ) の
動作説明
図 14.8-4 インターバルタイマ機能 ( 連続モード ) の動作図 ( タイマ 1)
MB95560H/570H/580H シリーズ
コンペア値
コンペア値(E0H)
コンペア値(FFH)
コンペア値 (80H)
FFH
E0H
80H
00H
時間
T10DR/T11DR値変更(FFH→80H)*1
T10DR/T11TDR値(E0H)
プログラムによる
クリア
IFビット
STAビット
起動
一致
一致
一致
一致
一致
カウンタクリア *2
タイマ出力端子
*1: T10DR/T11DRデータレジスタ値が動作中に変更された場合, 新しい値が次のアクティブサイクルから使用されます。
*2: 動作中に一致が検出されるとカウンタはクリアされ, データレジスタ設定が比較データラッチにロードされます。
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257
第 14 章 8/16 ビット複合タイマ
14.9 インターバルタイマ機能 ( フリーランモー
ド ) の 動作説明
14.9
MB95560H/570H/580H シリーズ
インターバルタイマ機能 ( フリーランモード ) の
動作説明
8/16 ビット複合タイマのインターバルタイマ機能 ( フリーランモード ) の動作を説
明します。
■ インターバルタイマ機能 ( フリーランモード ) の動作 ( タイマ 0)
インターバルタイマ機能 ( フリーランモード ) として動作させるには , 図 14.9-1 に示され
た設定をしてください。
図 14.9-1 インターバルタイマ機能 ( フリーランモード ) の設定 ( タイマ 0)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
T00CR0/T01CR0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
0
0
1
0
T00CR1/T01CR1
STA
HO
IE
IR
BF
IF
SO
OE
1
❍
❍
×
×
❍
❍
❍
TMCR0
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
❍
❍
×
❍
❍
❍
❍
❍
インターバル時間 ( カウンタコンペア値 ) の設定
T00DR/T01DR
❍: 使用ビット
×: 未使用ビット
1: "1" を設定
0: "0" を設定
インターバルタイマ機能 ( フリーランモード ) では , タイマ動作を許可 (T00CR1/
T01CR1:STA=1) すると , 選択されたカウントクロック信号の立上りエッジでカウンタ
が "00H" からカウント動作を開始します。カウンタの値が 8/16 ビット複合タイマ 00/01
データレジスタ (T00DR/T01DR) の値と一致すると , タイマ出力ビット (TMCR0:TO0/
TO1) が反転して割込みフラグ (T00CR1/T01CR1:IF) が "1" になります。上記の設定でカ
ウント動作を継続し , カウント値が "FFH" に達すると , カウンタは再度 "00H" からカウ
ント動作を継続します。この連続動作の結果 , タイマは方形波を出力します。
8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) の値は , カウンタがカウ
ント動作を開始したとき , またはカウンタ値の比較一致を検出したときに , コンパレー
タ内部の一時格納用のラッチ ( 比較データ格納用ラッチ ) に転送されます。8/16 ビット
複合タイマ 00/01 データレジスタに "00H" を書き込まないでください。
タイマ動作を停止すると, タイマ出力ビット (TMCR0:TO0/TO1) は最後の値を保持しま
す。
258
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第 14 章 8/16 ビット複合タイマ
14.9 インターバルタイマ機能 ( フリーランモー
ド ) の 動作説明
図 14.9-2 インターバルタイマ機能 ( フリーランモード ) の動作図 ( タイマ 0)
MB95560H/570H/580H シリーズ
(E0H)
カウンタ値
FFH
E0H
80H
00H
時間
T00DR/T01DR値(E0H)
T00DR/T01DR値は変更されますが, 比較データ用ラッチに転送されません。
プログラムによるクリア
IFビット
STAビット
起動
一致
一致
一致
一致
カウンタ値一致*
タイマ出力端子
*: 動作中に一致が検出されても, カウンタはクリアされず, データレジスタ設定も比較データラッチにリロードされません。
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259
第 14 章 8/16 ビット複合タイマ
14.9 インターバルタイマ機能 ( フリーランモー
ド ) の 動作説明
MB95560H/570H/580H シリーズ
■ インターバルタイマ機能 ( フリーランモード ) の動作 ( タイマ 1)
インターバルタイマ機能 ( フリーランモード ) として動作させるには , 図 14.9-3 に示され
た設定をしてください。
図 14.9-3 インターバルタイマ機能 ( フリーランモード ) の設定 ( タイマ 1)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
T10CR0/T11CR0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
0
0
1
0
T10CR1/T11CR1
STA
HO
IE
IR
BF
IF
SO
OE
1
❍
❍
×
×
❍
❍
❍
TMCR1
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
❍
❍
×
❍
❍
❍
❍
❍
インターバル時間 ( カウンタコンペア値 ) の設定
T10DR/T11DR
❍: 使用ビット
×: 未使用ビット
1: "1" を設定
0: "0" を設定
インターバルタイマ機能 ( フリーランモード ) では , タイマ動作を許可 (T10CR1/
T11CR1:STA=1) すると , 選択されたカウントクロック信号の立上りエッジでカウンタ
が "00H" からカウント動作を開始します。カウンタの値が 8/16 ビット複合タイマ 10/11
データレジスタ (T10DR/T11DR) の値と一致すると , タイマ出力ビット (TMCR1:TO0/
TO1) が反転して割込みフラグ (T10CR1/T11CR1:IF) が "1" になります。上記の設定でカ
ウント動作を継続し , カウント値が "FFH" に達すると , カウンタは再度 "00H" からカウ
ント動作を継続します。この連続動作の結果 , タイマは方形波を出力します。
8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/T11DR) の値は , カウンタがカウ
ント動作を開始したとき , またはカウンタ値の比較一致を検出したときに , コンパレー
タ内部の一時格納用のラッチ ( 比較データ格納用ラッチ ) に転送されます。8/16 ビット
複合タイマ 10/11 データレジスタに "00H" を書き込まないでください。
タイマ動作を停止すると, タイマ出力ビット (TMCR1:TO0/TO1) は最後の値を保持しま
す。
260
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第 14 章 8/16 ビット複合タイマ
14.9 インターバルタイマ機能 ( フリーランモー
ド ) の 動作説明
図 14.9-4 インターバルタイマ機能 ( フリーランモード ) の動作図 ( タイマ 1)
MB95560H/570H/580H シリーズ
(E0H)
カウンタ値
FFH
E0H
80H
00H
時間
T10DR/T11DR値(E0H)
T10DR/T11DR値は変更されますが, 比較データ用ラッチに転送されません。
プログラムによるクリア
IFビット
STAビット
起動
一致
一致
一致
一致
カウンタ値一致*
タイマ出力端子
*: 動作中に一致が検出されても, カウンタはクリアされず, データレジスタ設定も比較データラッチにリロードされません。
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261
第 14 章 8/16 ビット複合タイマ
14.10 PWM タイマ機能 ( 周期固定モード ) の動
作説明
14.10
MB95560H/570H/580H シリーズ
PWM タイマ機能 ( 周期固定モード ) の動作説明
8/16 ビット複合タイマの PWM タイマ機能 ( 周期固定モード ) の動作を説明します。
■ PWM タイマ機能 ( 周期固定モード ) の動作 ( タイマ 0)
PWM タイマ機能 ( 周期固定モード ) として動作させるには , 図 14.10-1 に示された設定
をしてください。
図 14.10-1 PWM タイマ機能 ( 周期固定モード ) の設定 ( タイマ 0)
T00CR0/T01CR0
T00CR1/T01CR1
TMCR0
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
0
0
1
1
STA
HO
IE
IR
BF
IF
SO
OE
❍
❍
×
×
×
×
×
❍
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
❍
❍
×
❍
❍
❍
❍
❍
"H" パルス幅 ( コンペア値 ) の設定
T00DR/T01DR
❍: 使用ビット
×: 未使用ビット
1: "1" を設定
0: "0" を設定
PWM タイマ機能 ( 周期固定モード ) では , 周期固定で "H" パルス幅可変 PWM 信号を
タイマ出力端子 (TO00/TO01) から出力します。この周期は , 8 ビット動作モードでは
"FFH", 16 ビット動作モードでは "FFFFH" に固定されます。選択したカウントクロック
により時間が決定されます。"H" パルス幅は 8/16 ビット複合タイマ 00/01 データレジス
タ (T00DR/T01DR) の値により指定します。
この機能は割込みフラグ (T00CR1/T01CR1:IF) には影響しません。また , 各周期は常に
"H" パルス出力から始まるので , タイマ出力初期値設定ビット (T00CR1/T01CR1:SO) は
動作に影響を与えません。
8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) の値は , カウンタがカウ
ント動作を開始したとき , またはカウンタ値の比較一致を検出したときに , コンパレー
タ内部の一時格納用のラッチ ( 比較データ格納用ラッチ ) に転送されます。
タイマ動作を停止すると, タイマ出力ビット (TMCR0:TO0/TO1) は最後の値を保持しま
す。
タイマ起動 (STA ビットに "1" を書き込む ) 直後の出力波形では , "H" パルスが , T00DR/
T01DR レジスタの設定値よりも , 1 カウントクロック少なくなります。
262
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第 14 章 8/16 ビット複合タイマ
14.10 PWM タイマ機能 ( 周期固定モード ) の動
作説明
図 14.10-2 PWM タイマ機能 ( 周期固定モード ) の動作 ( タイマ 0)
MB95560H/570H/580H シリーズ
T00DR/T01DR レジスタ値 : "00H" (デューティ比 = 0%)
カウンタ値
PWM 波形
FFH, 00H
00H
"H"
"L"
T00DR/T01DR レジスタ値 : "80H" (デューティ比 = 50%)
カウンタ値
PWM 波形
00H
80H
FFH, 00H
"H"
"L"
T00DR/T01DR レジスタ値 : "FFH" (デューティ比 = 99.6%)
カウンタ値
00H
FFH, 00H
"H"
PWM 波形
"L"
1カウント幅
(注意事項)　PWM機能が選択されているとき, タイマ出力端子はカウンタが停止した時点（T00CR0/T01CR0:STA=0）のレベルを維持します。
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263
第 14 章 8/16 ビット複合タイマ
14.10 PWM タイマ機能 ( 周期固定モード ) の動
作説明
MB95560H/570H/580H シリーズ
■ PWM タイマ機能 ( 周期固定モード ) の動作 ( タイマ 1)
PWM タイマ機能 ( 周期固定モード ) として動作させるには , 図 14.10-3 に示された設定
をしてください。
図 14.10-3 PWM タイマ機能 ( 周期固定モード ) の設定 ( タイマ 1)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
T10CR0/T11CR0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
0
0
1
1
T10CR1/T11CR1
STA
HO
IE
IR
BF
IF
SO
OE
❍
❍
×
×
×
×
×
❍
TMCR1
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
❍
❍
×
❍
❍
❍
❍
❍
"H" パルス幅 ( コンペア値 ) の設定
T10DR/T11DR
❍: 使用ビット
×: 未使用ビット
1: "1" を設定
0: "0" を設定
PWM タイマ機能 ( 周期固定モード ) では , 周期固定で "H" パルス幅可変 PWM 信号を
タイマ出力端子 (TO10/TO11) から出力します。この周期は , 8 ビット動作モードでは
"FFH", 16 ビット動作モードでは "FFFFH" に固定されます。選択したカウントクロック
により時間が決定されます。"H" パルス幅は 8/16 ビット複合タイマ 10/11 データレジス
タ (T10DR/T11DR) の値により指定します。
この機能は割込みフラグ (T10CR1/T11CR1:IF) には影響しません。また , 各周期は常に
"H" パルス出力から始まるので , タイマ出力初期値設定ビット (T10CR1/T11CR1:SO) は
動作に影響を与えません。
8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/T11DR) の値は , カウンタがカウ
ント動作を開始したとき , またはカウンタ値の比較一致を検出したときに , コンパレー
タ内部の一時格納用のラッチ ( 比較データ格納用ラッチ ) に転送されます。
タイマ動作を停止すると, タイマ出力ビット (TMCR1:TO0/TO1) は最後の値を保持しま
す。
タイマ起動 (STA ビットに "1" を書き込む ) 直後の出力波形では , "H" パルスが , T10DR/
T11DR レジスタの設定値よりも , 1 カウントクロック少なくなります。
264
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第 14 章 8/16 ビット複合タイマ
14.10 PWM タイマ機能 ( 周期固定モード ) の動
作説明
図 14.10-4 PWM タイマ機能 ( 周期固定モード ) の動作 ( タイマ 1)
MB95560H/570H/580H シリーズ
T10DR/T11DR レジスタ値 : "00H" (デューティ比 = 0%)
カウンタ値
PWM 波形
FFH, 00H
00H
"H"
"L"
T10DR/T11DR レジスタ値 : "80H" (デューティ比 = 50%)
カウンタ値
PWM 波形
00H
80H
FFH, 00H
"H"
"L"
T10DR/T11DR レジスタ値 : "FFH" (デューティ比 = 99.6%)
カウンタ値
00H
FFH, 00H
"H"
PWM 波形
"L"
1カウント幅
(注意事項)　PWM機能が選択されているとき, タイマ出力端子はカウンタが停止した時点（T10CR0/T11CR0:STA=0）のレベルを維持します。
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265
第 14 章 8/16 ビット複合タイマ
14.11 PWM タイマ機能 ( 周期可変モード ) の動
作説明
14.11
MB95560H/570H/580H シリーズ
PWM タイマ機能 ( 周期可変モード ) の動作説明
8/16 ビット複合タイマの PWM タイマ機能 ( 周期可変モード ) の動作を説明します。
■ PWM タイマ機能 ( 周期可変モード ) の動作 ( タイマ 0)
PWM タイマ機能 ( 周期可変モード ) として動作させるには , 図 14.11-1 に示された設定
をしてください。
図 14.11-1 PWM タイマ機能 ( 周期可変モード ) の設定 ( タイマ 0)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
T00CR0/T01CR0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
0
1
0
0
T00CR1/T01CR1
STA
HO
IE
IR
BF
IF
SO
OE
1
❍
❍
×
×
❍
×
×
TMCR0
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
❍
❍
×
×
❍
❍
❍
❍
T00DR
"L" パルス幅 ( コンペア値 ) を設定
T01DR
PWM 波形の周期 ( コンペア値 ) を設定
❍: 使用ビット
×: 未使用ビット
1: "1" を設定
0: "0" を設定
PWM タイマ機能 ( 周期可変モード ) では , タイマ 00 とタイマ 01 の両方を使用します。
任意の周期と任意のデューティとの PWM 信号がタイマ出力端子 (TO00) から出力され
ます。8/16 ビット複合タイマ 01 データレジスタ (T01DR) で周期を指定し , 8/16 ビット
複合タイマ 00 データレジスタ (T00DR) で "L" パルス幅を指定します。
この機能では , 2 つの 8 ビットカウンタを使用するため , 複合タイマは 16 ビットカウン
タを構成できません。
タイマ動作を許可 (T00CR1:STA=1 または T01CR1:STA=1 のいずれかの設定で可能に )
すると , モードビット (TMCR0:MOD) は "0" になります。また , 最初の周期は常に "L"
パルス出力から始まるので , タイマ初期値設定ビット (T00CR1/T01CR1:SO) は動作に
影響を与えません。
割込みフラグ (T00CR1/T01CR1:IF) は , その割込みフラグに対応する 8 ビットカウンタ
が , 8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) の値と一致したとき
に設定されます。
8/16 ビット複合タイマ 00/01 データレジスタの値はカウンタがカウント動作を開始し
たとき , またはそれぞれのカウンタ値の比較一致を検出したときに , コンパレータ内部
の一時格納用のラッチ ( 比較データ格納用ラッチ ) に転送されます。
"L" パルス幅の設定値が周期の設定値より大きい場合は "H" は出力されません。
カウントクロックの選択は , タイマ 00 とタイマ 01 の両方に対してそれぞれ行う必要が
あります。この際 , 2 つのタイマに対し異なるカウントクロックを選択することを禁止
します。
266
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MN702-00006-5v0-J
第 14 章 8/16 ビット複合タイマ
14.11 PWM タイマ機能 ( 周期可変モード ) の動
作説明
タイマ動作を停止したとき , タイマ出力ビット (TMCR0:TO0) は最後の出力値を保持し
MB95560H/570H/580H シリーズ
ます。
動作中に 8/16 ビット複合タイマ 00/01 データレジスタを書き換えた場合 , 書き込まれ
たデータは同期一致が検出された次のサイクルより有効となります。
図 14.11-2 PWM タイマ機能 ( 周期可変モード ) の動作 ( タイマ 0)
T00DR レジスタ値 : "80H", T01DR レジスタ値 : "80H" (デューティ比 = 0%)
(タイマ00値≧タイマ01値)
カウンタタイマ00値
カウンタタイマ01値
PWM 波形
00H
00H
"H"
80H,00H
80H,00H
80H,00H
80H,00H
"L"
T00DR レジスタ値 : "40H", T01DR レジスタ値 : "80H" (デューティ比 = 50%)
カウンタタイマ00値
カウンタタイマ01値
PWM 波形
00H
00H
40H
00H
80H,00H
40H
00H
80H,00H
"H"
"L"
T00DR レジスタ値 : "00H", T01DR レジスタ値 : "FFH" (デューティ比 = 99.6%)
カウンタタイマ00値
カウンタタイマ01値
00H
FFH,00H
00H
00H
"H"
PWM 波形
"L"
MN702-00006-5v0-J
1カウント幅
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267
第 14 章 8/16 ビット複合タイマ
14.11 PWM タイマ機能 ( 周期可変モード ) の動
作説明
MB95560H/570H/580H シリーズ
■ PWM タイマ機能 ( 周期可変モード ) の動作 ( タイマ 1)
PWM タイマ機能 ( 周期可変モード ) として動作させるには , 図 14.11-3 に示された設定
をしてください。
図 14.11-3 PWM タイマ機能 ( 周期可変モード ) の設定 ( タイマ 1)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
T10CR0/T11CR0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
0
1
0
0
T10CR1/T11CR1
STA
HO
IE
IR
BF
IF
SO
OE
1
❍
❍
×
×
❍
×
×
TMCR1
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
❍
❍
×
×
❍
❍
❍
❍
T10DR
"L" パルス幅 ( コンペア値 ) を設定
T11DR
PWM 波形の周期 ( コンペア値 ) を設定
❍: 使用ビット
×: 未使用ビット
1: "1" を設定
0: "0" を設定
PWM タイマ機能 ( 周期可変モード ) では , タイマ 10 とタイマ 11 の両方を使用します。
任意の周期と任意のデューティとの PWM 信号がタイマ出力端子 (TO10) から出力され
ます。8/16 ビット複合タイマ 11 データレジスタ (T11DR) で周期を指定し , 8/16 ビット
複合タイマ 10 データレジスタ (T10DR) で "L" パルス幅を指定します。
この機能では , 2 つの 8 ビットカウンタを使用するため , 複合タイマは 16 ビットカウン
タを構成できません。
タイマ動作を許可 (T10CR1:STA=1 または T11CR1:STA=1 のいずれかの設定で可能に )
すると , モードビット (TMCR1:MOD) は "0" になります。また , 最初の周期は常に "L"
パルス出力から始まるので , タイマ初期値設定ビット (T10CR1/T11CR1:SO) は動作に
影響を与えません。
割込みフラグ (T10CR1/T11CR1:IF) は , その割込みフラグに対応する 8 ビットカウンタ
が , 8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/T11DR) の値と一致したとき
に設定されます。
8/16 ビット複合タイマ 10/11 データレジスタの値はカウンタがカウント動作を開始し
たとき , またはそれぞれのカウンタ値の比較一致を検出したときに , コンパレータ内部
の一時格納用のラッチ ( 比較データ格納用ラッチ ) に転送されます。
"L" パルス幅の設定値が周期の設定値より大きい場合は "H" は出力されません。
カウントクロックの選択は , タイマ 10 とタイマ 11 の両方に対してそれぞれ行う必要が
あります。この際 , 2 つのタイマに対し異なるカウントクロックを選択することを禁止
します。
タイマ動作を停止したとき , タイマ出力ビット (TMCR1:TO0) は最後の出力値を保持し
ます。
動作中に 8/16 ビット複合タイマ 10/11 データレジスタを書き換えた場合 , 書き込まれ
たデータは同期一致が検出された次のサイクルより有効となります。
268
FUJITSU SEMICONDUCTOR LIMITED
MN702-00006-5v0-J
第 14 章 8/16 ビット複合タイマ
14.11 PWM タイマ機能 ( 周期可変モード ) の動
作説明
図 14.11-4 PWM タイマ機能 ( 周期可変モード ) の動作 ( タイマ 1)
MB95560H/570H/580H シリーズ
T10DR レジスタ値 : "80H", T11DR レジスタ値 : "80H" (デューティ比 = 0%)
(タイマ10値≧タイマ11値)
カウンタタイマ10値
カウンタタイマ11値
PWM 波形
00H
00H
"H"
80H,00H
80H,00H
80H,00H
80H,00H
"L"
T10DR レジスタ値 : "40H", T11DR レジスタ値 : "80H" (デューティ比 = 50%)
カウンタタイマ10値
カウンタタイマ11値
PWM 波形
00H
00H
40H
00H
80H,00H
40H
00H
80H,00H
"H"
"L"
T10DR レジスタ値 : "00H", T11DR レジスタ値 : "FFH" (デューティ比 = 99.6%)
カウンタタイマ10値
カウンタタイマ11値
00H
FFH,00H
00H
00H
"H"
PWM 波形
"L"
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1カウント幅
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269
第 14 章 8/16 ビット複合タイマ
14.12 PWC タイマ機能の動作説明
14.12
MB95560H/570H/580H シリーズ
PWC タイマ機能の動作説明
8/16 ビット複合タイマの PWC タイマ機能の動作を説明します。
■ PWC タイマ機能の動作 ( タイマ 0)
PWC タイマ機能として動作させるには , 図 14.12-1 に示された設定をしてください。
図 14.12-1 PWC タイマ機能の設定 ( タイマ 0)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
T00CR0/T01CR0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
❍
❍
❍
❍
T00CR1/T01CR1
STA
HO
IE
IR
BF
IF
SO
OE
1
❍
❍
❍
❍
❍
❍
×
TMCR0
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
❍
❍
❍
❍
❍
❍
❍
❍
パルス幅測定値を保持
T00DR/T01DR
❍: 使用ビット
×: 未使用ビット
1: "1" を設定
PWC タイマ機能を選択しているときには , 外部入力パルスの幅および周期を測定でき
ます。カウント開始・終了のエッジはタイマ動作モード選択ビット (T00CR0/T01CR0:F3,
F2, F1, F0) により選択します。
この機能の動作では , 外部入力信号の指定されたカウント開始エッジを検出した直後
に , カウンタは "00H" からカウント動作を開始します。指定されたカウント終了エッジ
を検出すると , カウント値が 8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/
T01DR) に 転 送 さ れ , 割 込 み フ ラ グ (T00CR1/T01CR1:IR) と バ ッ フ ァ フ ル フ ラ グ
(T00CR1/T01CR1:BF) を "1" にします。バッファフルフラグは , 8/16 ビット複合タイマ
00/01 データレジスタ (T00DR/T01DR) が読み出されたとき , "0" になります。
バッファフルフラグが "1" の場合 , 8/16 ビット複合タイマ 00/01 データレジスタはデー
タを保持します。この間に次のエッジが検出されても , カウント値は 8/16 ビット複合
タイマ 00/01 データレジスタに転送されないので , 次の測定結果を喪失します。
例外として , T00CR0/T01CR0 レジスタの F3 ～ F0 ビットが "1001B" に設定されている
ときは , BF ビットが "1" の状態でも "H" パルスの測定結果は 8/16 ビット複合タイマ 00/
01 データレジスタに転送されます。ただし , 周期の測定結果は 8/16 ビット複合タイマ
00/01 データレジスタに転送されません。したがって , 周期測定を行うためには周期が
終了する前に "H" パルス測定の結果を読み出す必要があります。また , "H" パルス測定
の結果および周期測定の結果は , 次の "H" パルスが終了する前に読み出さないと喪失
します。
カウンタの値を超える時間を測定する場合は , カウンタオーバフローの回数をソフト
ウェアでカウントして求めることができます。すなわち , カウンタがオーバフローする
と , 割込みフラグ (T00CR1/T01CR1:IF) が "1" になるので , この割込み処理ルーチンに
よりオーバフローの回数をカウントできます。また , オーバフローによりタイマ出力は反
270
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MN702-00006-5v0-J
第 14 章 8/16 ビット複合タイマ
14.12 PWC タイマ機能の動作説明
MB95560H/570H/580H シリーズ
転します。
タイマ出力の初期値は , タイマ出力初期値ビット (T00CR1/T01CR1:SO) により
設定できます。
タイマ動作を停止したとき, タイマ出力ビット (TMCR0:TO0/TO1) は最後の値を保持し
ます。
図 14.12-2 PWC タイマの動作図 (H パルス幅測定例 ) ( タイマ 0)
"H" 幅
パルス入力
(PWC端子への入力波形)
FFH
カウンタ値
時間
STA ビット
カウンタ動作
プログラムによるクリア
IR ビット
BF ビット
カウンタから T00DR/T01DR
T00DR/T01DR データレジスタ読出し
にデータ転送
MN702-00006-5v0-J
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271
第 14 章 8/16 ビット複合タイマ
14.12 PWC タイマ機能の動作説明
MB95560H/570H/580H シリーズ
■ PWC タイマ機能の動作 ( タイマ 1)
PWC タイマ機能として動作させるには , 図 14.12-3 に示された設定をしてください。
図 14.12-3 PWC タイマ機能の設定 ( タイマ 1)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
T10CR0/T11CR0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
❍
❍
❍
❍
T10CR1/T11CR1
STA
HO
IE
IR
BF
IF
SO
OE
1
❍
❍
❍
❍
❍
❍
×
TMCR1
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
❍
❍
❍
❍
❍
❍
❍
❍
パルス幅測定値を保持
T10DR/T11DR
❍: 使用ビット
×: 未使用ビット
1: "1" を設定
PWC タイマ機能を選択しているときには , 外部入力パルスの幅および周期を測定でき
ます。カウント開始・終了のエッジはタイマ動作モード選択ビット (T10CR0/T11CR0:F3,
F2, F1, F0) により選択します。
この機能の動作では , 外部入力信号の指定されたカウント開始エッジを検出した直後
に , カウンタは "00H" からカウント動作を開始します。指定されたカウント終了エッジ
を検出すると , カウント値が 8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/
T11DR) に 転 送 さ れ , 割 込 み フ ラ グ (T10CR1/T11CR1:IR) と バ ッ フ ァ フ ル フ ラ グ
(T10CR1/T11CR1:BF) を "1" にします。バッファフルフラグは , 8/16 ビット複合タイマ
10/11 データレジスタ (T10DR/T11DR) が読み出されたとき , "0" になります。
バッファフルフラグが "1" の場合 , 8/16 ビット複合タイマ 10/11 データレジスタはデー
タを保持します。この間に次のエッジが検出されても , カウント値は 8/16 ビット複合
タイマ 10/11 データレジスタに転送されないので , 次の測定結果を喪失します。
例外として , T10CR0/T11CR0 レジスタの F3 ～ F0 ビットが "1001B" に設定されている
ときは , BF ビットが "1" の状態でも "H" パルスの測定結果は 8/16 ビット複合タイマ 10/
11 データレジスタに転送されます。ただし , 周期の測定結果は 8/16 ビット複合タイマ
10/11 データレジスタに転送されません。したがって , 周期測定を行うためには周期が
終了する前に "H" パルス測定の結果を読み出す必要があります。また , "H" パルス測定
の結果および周期測定の結果は , 次の "H" パルスが終了する前に読み出さないと喪失
します。
カウンタの値を超える時間を測定する場合は , カウンタオーバフローの回数をソフト
ウェアでカウントして求めることができます。すなわち , カウンタがオーバフローする
と , 割込みフラグ (T10CR1/T11CR1:IF) が "1" になるので , この割込み処理ルーチンに
よりオーバフローの回数をカウントできます。また , オーバフローによりタイマ出力は反
転します。
タイマ出力の初期値は , タイマ出力初期値ビット (T10CR1/T11CR1:SO) により
設定できます。
タイマ動作を停止したとき, タイマ出力ビット (TMCR1:TO0/TO1) は最後の値を保持し
ます。
272
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第 14 章 8/16 ビット複合タイマ
14.12 PWC タイマ機能の動作説明
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図 14.12-4 PWC タイマの動作図 (H パルス幅測定例 ) ( タイマ 1)
"H" 幅
パルス入力
(PWC端子への入力波形)
FFH
カウンタ値
時間
STA ビット
カウンタ動作
プログラムによるクリア
IR ビット
BF ビット
カウンタから T10DR/T11DR
T10DR/T11DR データレジスタ読出し
にデータ転送
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273
第 14 章 8/16 ビット複合タイマ
14.13 インプットキャプチャ機能の動作説明
14.13
MB95560H/570H/580H シリーズ
インプットキャプチャ機能の動作説明
8/16 ビット複合タイマのインプットキャプチャ機能の動作を説明します。
■ インプットキャプチャ機能の動作 ( タイマ 0)
インプットキャプチャ機能として動作させるには , 図 14.13-1 に示された設定をしてくだ
さい。
図 14.13-1 インプットキャプチャ機能の設定 ( タイマ 0)
T00CR0/T01CR0
T00CR1/T01CR1
TMCR0
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
❍
❍
❍
❍
STA
HO
IE
IR
BF
IF
SO
OE
1
❍
❍
❍
×
❍
×
×
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
×
×
❍
❍
❍
❍
❍
❍
パルス幅測定値を保持
T00DR/T01DR
❍: 使用ビット
×: 未使用ビット
1: "1" を設定
インプットキャプチャ機能が選択されると , 外部信号入力のエッジ検出の直後に , カウ
ンタの値を , 8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) に格納しま
す。検出するエッジは , タイマ動作モード設定ビット (T00CR0/T01CR0:F3, F2, F1, F0)
により選択します。
この機能には , フリーランモードとクリアモードがあり , タイマ動作モード設定により
選択します。
クリアモードでは , カウンタは "00H" からカウント動作を開始します。エッジを検出す
ると , カウンタの値を 8/16 ビット複合タイマ 00/01 データレジスタ (T00DR/T01DR) に
転送して割込みフラグ (T00CR1/T01CR1:IR) が "1" になり , 再び "00H" からカウント動
作を開始します。
フリーランモードでは , エッジが検出されると , カウンタの値を 8/16 ビット複合タイ
マ 00/01 デ ー タ レ ジ ス タ (T00DR/T01DR) に 転 送 し て , 割 込 み フ ラ グ (T00CR1/
T01CR1:IR) が "1" になります。この場合には , カウンタはクリアされることなく , その
ままカウント動作を継続します。
この機能は , バッファフルフラグ (T00CR1/T01CR1:BF) に影響を与えません。
カウンタの値を超える時間を測定する場合は , カウンタオーバフローの回数をソフト
ウェアでカウントして求めることができます。すなわち , カウンタがオーバフローする
と , 割込みフラグ (T00CR1/T01CR1:IF) が "1" になるので , この割込み処理ルーチンに
よりオーバフローの回数をカウントできます。また , オーバフローによりタイマ出力は
反転します。タイマ出力の初期値は , タイマ出力初期値ビット (T00CR1/T01CR1:SO) に
より設定できます。
274
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第 14 章 8/16 ビット複合タイマ
14.13 インプットキャプチャ機能の動作説明
＜注意事項＞
インプットキャプチャ機能の使用上の注意については ,「14.16 8/16 ビット複合タイマの
使用上の注意」を参照してください。
図 14.13-2 インプットキャプチャ機能動作図 ( タイマ 0)
FFH
BFH
9FH
7FH
3FH
T00DR/T01DRの
キャプチャ値
BFH
キャプチャ立下りエッジ
3FH
キャプチャ
立下りエッジ
外部入力
カウンタクリアモード
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7FH
キャプチャ立上りエッジ
9FH
キャプチャ
立上りエッジ
カウンタフリーランモード
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275
第 14 章 8/16 ビット複合タイマ
14.13 インプットキャプチャ機能の動作説明
MB95560H/570H/580H シリーズ
■ インプットキャプチャ機能の動作 ( タイマ 1)
インプットキャプチャ機能として動作させるには , 図 14.13-3 に示された設定をしてくだ
さい。
図 14.13-3 インプットキャプチャ機能の設定 ( タイマ 1)
T10CR0/T11CR0
T10CR1/T11CR1
TMCR1
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
IFE
C2
C1
C0
F3
F2
F1
F0
❍
❍
❍
❍
❍
❍
❍
❍
STA
HO
IE
IR
BF
IF
SO
OE
1
❍
❍
❍
×
❍
×
×
TO1
TO0
TIS
MOD
FE11
FE10
FE01
FE00
×
×
❍
❍
❍
❍
❍
❍
パルス幅測定値を保持
T10DR/T11DR
❍: 使用ビット
×: 未使用ビット
1: "1" を設定
インプットキャプチャ機能が選択されると , 外部信号入力のエッジ検出の直後に , カウ
ンタの値を , 8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/T11DR) に格納しま
す。検出するエッジは , タイマ動作モード設定ビット (T10CR0/T11CR0:F3, F2, F1, F0)
により選択します。
この機能には , フリーランモードとクリアモードがあり , タイマ動作モード設定により
選択します。
クリアモードでは , カウンタは "00H" からカウント動作を開始します。エッジを検出す
ると , カウンタの値を 8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/T11DR) に
転送して割込みフラグ (T10CR1/T11CR1:IR) が "1" になり , 再び "00H" からカウント動
作を開始します。
フリーランモードでは , エッジが検出されると , カウンタの値を 8/16 ビット複合タイ
マ 10/11 デ ー タ レ ジ ス タ (T10DR/T11DR) に 転 送 し て , 割 込 み フ ラ グ (T10CR1/
T11CR1:IR) が "1" になります。この場合には , カウンタはクリアされることなく , その
ままカウント動作を継続します。
この機能は , バッファフルフラグ (T10CR1/T11CR1:BF) に影響を与えません。
カウンタの値を超える時間を測定する場合は , カウンタオーバフローの回数をソフト
ウェアでカウントして求めることができます。すなわち , カウンタがオーバフローする
と , 割込みフラグ (T10CR1/T11CR1:IF) が "1" になるので , この割込み処理ルーチンに
よりオーバフローの回数をカウントできます。また , オーバフローによりタイマ出力は
反転します。タイマ出力の初期値は , タイマ出力初期値ビット (T10CR1/T11CR1:SO) に
より設定できます。
＜注意事項＞
インプットキャプチャ機能の使用上の注意については ,「14.16 8/16 ビット複合タイマの
使用上の注意」を参照してください。
276
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第 14 章 8/16 ビット複合タイマ
14.13 インプットキャプチャ機能の動作説明
図 14.13-4 インプットキャプチャ機能動作図 ( タイマ 1)
FFH
BFH
9FH
7FH
3FH
T10DR/T11DRの
キャプチャ値
BFH
キャプチャ立下りエッジ
3FH
キャプチャ
立下りエッジ
外部入力
カウンタクリアモード
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7FH
キャプチャ立上りエッジ
9FH
キャプチャ
立上りエッジ
カウンタフリーランモード
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277
第 14 章 8/16 ビット複合タイマ
14.14 ノイズフィルタの動作説明
14.14
MB95560H/570H/580H シリーズ
ノイズフィルタの動作説明
8/16 ビット複合タイマのノイズフィルタの動作を説明します。
インプットキャプチャ機能または PWC タイマ機能が選択されているときには , 外部入
力端子 (EC0/EC1) からの信号のノイズをノイズフィルタにより除去できます。TMCR0/
TMCR1 レジスタのビット (TMCR0/TMCR1:FE11, FE10, FE01, FE00) により "H" パルス
ノイズ除去 , "L" パルスノイズ除去 , または "H/L" パルスノイズ除去のいずれかを選択
できます。除去できる最大のパルス幅は 3 マシンクロック周期です。ノイズフィルタ
機能が作動中の場合 , 信号入力に 4 マシンクロック周期の遅れが発生します。
図 14.14-1 ノイズフィルタの動作
サンプリング
フィルタクロック
外部入力信号
出力フィルタ
"H" ノイズ
出力フィルタ
"L" ノイズ
出力フィルタ
"H"/"L" ノイズ
278
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第 14 章 8/16 ビット複合タイマ
14.15 動作中の各モードでの状態
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14.15
動作中の各モードでの状態
8/16 ビット複合タイマの動作中に , マイコンが時計モード , ストップモードへ移行
するとき , または一時停止 (T00CR1/T01CR1/T10CR1/T11CR1:HO=1) が要求される
ときのタイマの動作を説明します。
■ インターバルタイマ機能 , インプットキャプチャ機能または PWC 機能が選択され
ている場合
図 14.15-1 に , 8/16 ビット複合タイマの動作中に , マイコンが時計モード , ストップモー
ドへ移行するとき , または一時停止の要求があるときのカウンタ値の変化を示します。
マイコンがストップモードまたは時計モードに移行すると , カウンタは値を保持して
動作を停止します。ストップモードまたは時計モードが割込みによって解除されると ,
カウンタは保持した値から動作を再開します。このため , 初回のインターバル時間や初
期外部クロックのカウント数は正しい値ではありません。マイコンがストップモード
または時計モードから解除された後には , 必ずカウンタ値を初期化してください。
図 14.15-1 スタンバイモードまたは一時停止時のカウンタの動作 (PWM タイマ機能以外 )
T00DR/T01DR データレジスタ値 (FFH)
カウンタ値
FFH
80H
00H
タイマサイクル
時間
要求終了
HO 要求
HO 要求終了
発振安定待ち遅延時間
ストップモード(不確定）からの
起動後のインターバル時間
IF ビット
プログラムに
よるクリア
STA ビット
動作停止
動作履歴
動作再起動
HOビット
IE ビット
スリープモード
SLP ビット
(STBCレジスタ)
割込みによるスリープモードからの復帰
外部割込みによるストップモードからの復帰
STP ビット
(STBCレジスタ)
ストップモード
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第 14 章 8/16 ビット複合タイマ
14.15 動作中の各モードでの状態
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図 14.15-2 スタンバイモードおよび一時停止時のカウンタの動作 (PWM タイマ機能のとき )
カウンタ値
(FFH)
FFH
00H
時間
発振安定待ち遅延時間
T00DR/T01DR値 (FFH)
STA ビット
*
PWMタイマ出力端子
SLP ビット
(STBC レジスタ)
スリープモード
停止前のレベルを維持
一時停止前のレベルを維持
外部割込みによるストップモードからの復帰
割込みによるスリープモードからの復帰
STP ビット
(STBC レジスタ)
HO ビット
*: PWMタイマ出力はストップモードへの移行前の値を保持します。
280
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14.16
第 14 章 8/16 ビット複合タイマ
14.16 8/16 ビット複合タイマの使用上の注意
8/16 ビット複合タイマの使用上の注意
8/16 ビット複合タイマの使用に関する注意事項を示します。
■ 8/16 ビット複合タイマの使用上の注意
• タイマ動作モード選択ビット (T00CR0/T01CR0/T10CR0/T11CR0:F3 ～ F0) によりタ
イマ機能を変更する場合は , あらかじめタイマ動作を停止 (T00CR1/T01CR1/T10CR1/
T11CR1:STA=0) してから , 割込みフラグ (T00CR1/T01CR1/T10CR1/T11CR1:IF, IR), 割
込み許可ビット (T00CR1/T01CR1/T10CR1/T11CR1:IE,
T00CR0/T01CR0/T10CR0/
T11CR0:IFE) およびバッファフルフラグ (T00CR1/T01CR1/T10CR1/T11CR1:BF) をク
リアしてください。
• インプットキャプチャ機能を使用しているとき, "H"レベル外部信号を入力中に, 外
部入力信号の両エッジ検出が 8/16 ビット複合タイマがカウンタ値をキャプチャする
タイミングとして選択される場合 (T00CR0/T01CR0:F3 ～ F0 = 1100B または 1111B),
最初の立下りエッジは無視されます。また , タイマカウンタ値のデータレジスタ
(T00DR/T01DR) への転送は行われず , 割込みフラグ (T00CR1/T01CR1:IR) はセット
されません。
- カウンタクリアモードでは最初の立下りエッジでカウンタはクリアされず , デー
タレジスタへのデータの転送は行われません。8/16 ビット複合タイマは次の立上
りエッジよりキャプチャ動作を開始します。
- カウンタフリーランモードでは最初の立下りエッジでデータレジスタへのデー
タ転送は行われません。8/16 ビット複合タイマは次の立上りエッジよりキャプ
チャ動作を開始します。
• PWM 周期可変モードの 8 ビット動作 (TMCR0/TMCR1:MOD = 0) において , カウン
タ動作中に8/16ビット複合タイマ00/01データレジスタチャネルch.0 (T00DR/T01DR)
を変更する場合 , T01DR を設定した後に T00DR を設定してください。
8/16 ビット複合タイマ 10/11 データレジスタ (T10DR/T11DR) についても , 同様の手
順で設定を行ってください。
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281
第 14 章 8/16 ビット複合タイマ
14.16 8/16 ビット複合タイマの使用上の注意
282
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第 15 章
外部割込み回路
外部割込み回路の機能と動作について説明します。
15.1 外部割込み回路の概要
15.2 外部割込み回路の構成
15.3 外部割込み回路のチャネル
15.4 外部割込み回路の端子
15.5 外部割込み回路のレジスタ
15.6 外部割込み回路の割込み
15.7 外部割込み回路の動作説明と設定手順例
15.8 外部割込み回路使用上の注意
15.9 外部割込み回路の設定例
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283
第 15 章 外部割込み回路
15.1 外部割込み回路の概要
15.1
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外部割込み回路の概要
外部割込み回路は , 外部割込み端子に入力された信号のエッジを検出し , 割込みコン
トローラへ割込み要求を出力します。
■ 外部割込み回路の機能
外部割込み回路は , 外部割込み端子に入力された信号の任意のエッジを検出し , 割込み
コントローラに対して割込み要求を発生します。この割込み要求によって , デバイスを
スタンバイモードから復帰させ , 通常の動作状態に戻せます。そのため , デバイスの動
作モードは , 外部割込み端子に信号が入力されたときに変更可能となります。
284
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第 15 章 外部割込み回路
15.2 外部割込み回路の構成
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15.2
外部割込み回路の構成
外部割込み回路は , 以下のブロックで構成されています。
• エッジ検出回路
• 外部割込み制御レジスタ
■ 外部割込み回路のブロックダイヤグラム
図 15.2-1 に , 外部割込み回路のブロックダイヤグラムを示します。
図 15.2-1 外部割込み回路のブロックダイヤグラム
端子
INT02
10
10
01
端子
INT03
01
外部割込み制御
レジスタ（EIC)
EIR1
SL11
SL10
11
EIE1
EIR0
SL01
SL00
EIE0
内部データバス
11
セレクタ
エッジ検出回路 0
セレクタ
エッジ検出回路 1
割込み要求2
割込み要求3
● エッジ検出回路
外部割込み回路端子 (INT) への信号入力時に検出されたエッジの極性が , 割込み制御レ
ジスタ (EIC) で選択されているエッジの極性と一致すると , 対応する外部割込み要求フ
ラグビット (EIR) は "1" に設定されます。
● 外部割込み制御レジスタ (EIC)
このレジスタは , エッジの選択 , 割込み要求の許可または禁止 , 割込み要求の確認など
を行うために使用します。
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285
第 15 章 外部割込み回路
15.3 外部割込み回路のチャネル
15.3
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外部割込み回路のチャネル
外部割込み回路のチャネルについて説明します。
■ 外部割込み回路のチャネル
MB95560H/580H シリーズには , 外部割込み回路を 3 ユニット搭載しています。
表 15.3-1 に外部割込み回路の端子 , 表 15.3-2 にそのレジスタを示します。
表 15.3-1
ユニット
1
2
3
表 15.3-2
外部割込み回路の端子
端子名
INT02
端子機能
外部割込み入力 ch.2
INT03
外部割込み入力 ch.3
INT04
外部割込み入力 ch.4
INT05
外部割込み入力 ch.5
INT06
外部割込み入力 ch.6
INT07
外部割込み入力 ch.7
外部割込み回路のレジスタ
ユニット
1
レジスタ名
EIC10
2
EIC20
3
EIC30
対応するレジスタ ( 本マニュアルにおける名称 )
EIC: 外部割込み制御レジスタ
MB95570H シリーズには , 外部割込み回路を 2 ユニット搭載しています。
表 15.3-3 に外部割込み回路の端子 , 表 15.3-4 にそのレジスタを示します。
表 15.3-3
外部割込み回路の端子
ユニット
2
端子名
INT04
外部割込み入力 ch.4
3
INT06
外部割込み入力 ch.6
表 15.3-4
端子機能
外部割込み回路のレジスタ
ユニット
2
レジスタ名
EIC20
3
EIC30
対応するレジスタ ( 本マニュアルにおける名称 )
EIC: 外部割込み制御レジスタ
以下の節では , 外部割込み回路のユニット 1 の詳細のみを説明します。
外部割込み回路の他のユニットの詳細は ユニット 1 のそれと同じです。
286
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15.4
第 15 章 外部割込み回路
15.4 外部割込み回路の端子
外部割込み回路の端子
外部割込み回路の端子および端子のブロックダイヤグラムを示します。
■ 外部割込み回路の端子
MB95560H/580H シリーズでは , 外部割込み回路の端子は , INT02 ～ INT07 となります。
● INT02 ～ INT07 端子
これらの端子は , 外部割込み入力端子および汎用 I/O ポートとして機能します。
INT02 ～ INT07: INT02 ～ INT07 の端子は , ポート方向レジスタ (DDR) によって対応
する端子を入力ポートに設定し , 外部割込み制御レジスタ (EIC) に
よって対応する外部割込み入力を許可すると , 外部割込み入力端子
(INT02 ～ INT07) として機能します。
端子が入力ポートとして設定されている場合 , その端子の状態は , 常
にポートデータレジスタ (PDR) から読み出せます。PDR の値はリー
ドモディファイライト (RMW) 系命令で読み出せます。
MB95570H シリーズでは , 外部割込み回路の端子は , INT04, INT06 となります。
● INT04, INT06 端子
これらの端子は , 外部割込み入力および汎用 I/O ポートとして機能します。
INT04, INT06:
INT04 または INT06 端子は , ポート方向レジスタ (DDR) によって対
応する端子を入力ポートに設定し , 外部割込み制御レジスタ (EIC) に
よって対応する外部割込み入力を許可すると , 外部割込み入力端子
(INT04 または INT06) として機能します。
端子が入力ポートとして設定されている場合 , その端子の状態は , 常
にポートデータレジスタ (PDR) から読み出すことができます。PDR
の値はリードモディファイライト(RMW)系命令で読み出すことがで
きます。
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287
第 15 章 外部割込み回路
15.4 外部割込み回路の端子
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■ 外部割込み回路の端子のブロックダイヤグラム
図 15.4-1 INT02, INT03 および INT05 のブロックダイヤグラム
A/Dアナログ入力
周辺機能入力
周辺機能入力許可
(INT02, INT03, INT05)
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDRリード
1
PDR
端子
0
PDRライト
ビット操作命令を実行するとき
DDRリード
内部バス
DDR
DDRライト
ストップ, 時計 (SPL = 1)
PULリード
PUL
PULライト
AIDRリード
AIDR
AIDRライト
図 15.4-2 INT04 のブロックダイヤグラム
A/D アナログ入力
周辺機能入力
周辺機能入力許可 (INT04)
ヒステリシス
0
プルアップ
1
PDR リード
端子
PDR
PDR ライト
ビット操作命令を実行するとき
内部バス
DDR リード
DDR
DDR ライト
ストップ, 時計 (SPL = 1)
PUL リード
PUL
PUL ライト
AIDR リード
AIDR
AIDR ライト
288
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MB95560H/570H/580H シリーズ
第 15 章 外部割込み回路
15.4 外部割込み回路の端子
図 15.4-3 INT06 のブロックダイヤグラム
周辺機能入力
周辺機能入力許可(INT06)
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDRリード
1
端子
PDR
0
PDRライト
ビット操作命令を実行するとき
内部バス
DDRリード
DDR
DDRライト
ストップ, 時計 (SPL = 1)
PULリード
PUL
PULライト
図 15.4-4 INT07 のブロックダイヤグラム
周辺機能入力
周辺機能入力許可(INT07)
0
プルアップ
1
PDRリード
端子
PDR
PDRライト
ビット操作命令を実行するとき
内部バス
DDRリード
DDR
DDRライト
ストップ, 時計 (SPL = 1)
PULリード
PUL
PULライト
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289
第 15 章 外部割込み回路
15.5 外部割込み回路のレジスタ
15.5
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外部割込み回路のレジスタ
外部割込み回路のレジスタについて説明します。
■ 外部割込み回路のレジスタ
図 15.5-1 に , 外部割込み回路のレジスタを示します。
図 15.5-1 外部割込み回路のレジスタ
外部割込み制御レジスタ (EIC)
bit7
bit6
アドレス
0049H
EIR1
SL11
EIC10
R(RM1),W
EIC20
EIC30
R/W
R(RM1),W
290
004AH
004BH
R/W
bit5
bit4
bit3
bit2
bit1
bit0
SL10
EIE1
EIR0
SL01
SL00
EIE0
R/W
R/W
R(RM1),W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
EIR1
SL11
SL10
EIE1
EIR0
SL01
SL00
EIE0
R(RM1),W
R/W
R/W
R/W
R(RM1),W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
EIR1
SL11
SL10
EIE1
EIR0
SL01
SL00
EIE0
R(RM1),W
R/W
R/W
R/W
R(RM1),W
R/W
R/W
R/W
初期値
00000000B
初期値
00000000B
初期値
00000000B
: リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
: リード / ライト可能 ( 読出し値は書込み値と異なります。リードモディファイライト (RMW)
系命令では , "1" が読み出されます。)
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第 15 章 外部割込み回路
15.5 外部割込み回路のレジスタ
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15.5.1
外部割込み制御レジスタ (EIC10)
外部割込み制御レジスタ (EIC10) は , 外部割込み入力に対するエッジ極性の選択と ,
割込みを制御します
■ 外部割込み制御レジスタ (EIC10)
図 15.5-2 外部割込み制御レジスタ (EIC10)
アドレス
EIC10 0049H
EIC20 004AH
EIC30 004BH
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
EIR1
SL11
SL10
EIE1
EIR0
SL01
SL00
EIE0
00000000B
R(RM1),W R/W
R/W
R/W R(RM1),W R/W
R/W
R/W
割込み要求許可ビット0
EIE0
0
割込み要求出力の禁止
1
割込み要求出力の許可
SL01
0
0
1
1
SL00
0
1
0
1
エッジ極性選択ビット0
エッジ検出なし
立上りエッジ
立下りエッジ
両エッジ
外部割込み要求フラグビット0
書込み時
読出し時
EIR0
0
指定エッジが入力されていない このビットのクリア
1
指定エッジが入力されている 変更なし, ほかへの影響なし
割込み要求許可ビット1
EIE1
0
1
SL11
0
0
1
1
割込み要求出力の禁止
割込み要求出力の許可
SL10
0
1
0
1
エッジ極性選択ビット1
エッジ検出なし
立上りエッジ
立下りエッジ
両エッジ
0
外部割込み要求フラグビット1
読出し時
書込み時
指定エッジが入力されていない このビットのクリア
1
指定エッジが入力されている 変更なし，ほかへの影響なし
EIR1
: リード/ライト可能（読出し値は書込み値と同じとなります。）
R/W
R(RM1),W : リード/ライト可能（読出し値は書込み値と異なります。リードモディファイライト(RMW)系
命令では，"1"が読み出されます。）
: 初期値
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291
第 15 章 外部割込み回路
15.5 外部割込み回路のレジスタ
表 15.5-1
外部割込み制御レジスタ (EIC10) の各ビットの機能
ビット名
bit7
bit6,
bit5
bit4
bit3
bit2,
bit1
bit0
292
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機能
EIR1:
外部割込み要求フラ
グビット 1
このフラグは , エッジ極性選択ビット (SL11, SL10) により選択されているエッジ
が , 外部割込み端子 INT03 に入力された場合に "1" となります。
• このビットと割込み要求許可ビット 1(EIE1) が "1" になったとき , 割込み要求が
出力されます。
• "0" に設定すると , このビットはクリアされます。"1" に設定しても動作に影響
はありません。
• リードモディファイライト (RMW) 系命令によりこのビットを読み出すと , "1"
となります。
SL11, SL10:
エッジ極性選択
ビット 1
外部割込み端子 INT03 に入力されるパルスのエッジ極性を選択するビットです。
選択されたエッジが割込み要因となります。
• これらのビットが "00B" のとき , エッジ検出は実行されず , 割込み要求は発生し
ません。
• これらのビットが "01B" のとき , 立上りエッジが検出されます。"10B" の場合に
は , 立下りエッジが検出されます。"11B" の場合には , 両方のエッジが検出され
ます。
EIE1:
割込み要求許可
ビット 1
このビットは , 割込みコントローラへの割込み要求の出力を許可または禁止する
ために使用します。このビットと外部割込み要求フラグビット 1(EIR1) が "1" の
とき , 割込み要求が出力されます。
• 外部割込み端子を使用する場合は , ポート方向レジスタ (DDR) の対応するビッ
トに "0" を書き込み , その端子を入力ポートとして設定してください。
• 外部割込み端子の状態は , 割込み要求許可ビットの状態にかかわらず , ポート
データレジスタから直接読み出せます。
EIR0:
外部割込み要求フラ
グビット 0
このフラグは , エッジ極性選択ビット (SL01, SL00) により選択されているエッジ
が , 外部割込み端子 INT02 に入力された場合に "1" となります。
• このビットと割込み要求許可ビット 0(EIE0) が "1" になったとき , 割込み要求が
出力されます。
• "0" に設定すると , このビットはクリアされます。"1" を書き込んでも動作に影
響はありません。
• リードモディファイライト (RMW) 系命令によりこのビットを読み出すと , "1"
が読み出されます。
SL01, SL00:
エッジ極性選択
ビット 0
外部割込み端子 INT02 に入力されるパルスのエッジ極性を選択するビットです。
選択されたエッジが割込み要因となります。
• これらのビットが "00B" のとき , エッジ検出は実行されず , 割込み要求は発生し
ません。
• これらのビットが "01B" の場合 , 立上りエッジが検出されます。"10B" の場合に
は , 立下りエッジが検出されます。"11B" の場合には , 両方のエッジが検出され
ます。
EIE0:
割込み要求許可
ビット 0
このビットは , 割込みコントローラへの割込み要求の出力を許可または禁止しま
す。このビットと外部割込み要求フラグビット 0(EIR0) が "1" のとき , 割込み要求
が出力されます。
• 外部割込み端子を使用する場合は , ポート方向レジスタ (DDR) の対応するビッ
トに "0" を書き込み , その端子を入力ポートとして設定してください。
• 外部割込み端子の状態は , 割込み要求許可ビットの状態にかかわらず , ポート
データレジスタから直接読み出せます。
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第 15 章 外部割込み回路
15.6 外部割込み回路の割込み
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15.6
外部割込み回路の割込み
外部割込み回路の割込み要因としては , 外部割込み端子に入力された信号の指定
エッジの検出があります。
■ 外部割込み回路の動作中の割込み
外部割込み入力の指定されたエッジが検出された場合 , 対応する外部割込み要求フラ
グビット (EIC:EIR0, EIR1) が "1" に設定されます。このとき , その外部割込み要求フラ
グビットに対応する割込み要求許可ビット (EIC:EIE0, EIE1 = 1) が許可されていれば ,
割込みコントローラへの割込み要求が発生します。割込み処理ルーチンでは , 発生した
割込み要求に対応する外部割込み要求フラグビットに "0" を書き込んで割込み要求を
クリアしてください。
■ 外部割込み回路の割込みに関連するレジスタとベクタテーブルのアドレス
表 15.6-1
MB95560H/580H シリーズにおける外部割込み回路の割込みに関連するレジスタとベク
タテーブルのアドレス
割込み要因
割込み要求番号
割込みレベル設定レジスタ
ベクタテーブルのアドレス
外部割込み ch. 4
IRQ00
レジスタ
ILR0
設定ビット
L00
上位
FFFAH
下位
FFFBH
外部割込み ch. 5
IRQ01
ILR0
L01
FFF8H
FFF9H
IRQ02
ILR0
L02
FFF6H
FFF7H
IRQ03
ILR0
L03
FFF4H
FFF5H
外部割込み ch. 2
外部割込み ch. 6
外部割込み ch. 3
外部割込み ch. 7
ch.: チャネル
表 15.6-2
MB95570H シリーズにおける外部割込み回路の割込みに関連するレジスタとベクタテー
ブルのアドレス
割込み要因
割込み要求番号
割込みレベル設定レジスタ
ベクタテーブルのアドレス
外部割込み ch. 4
IRQ00
レジスタ
ILR0
設定ビット
L00
上位
FFFAH
下位
FFFBH
外部割込み ch. 6
IRQ02
ILR0
L02
FFF6H
FFF7H
ch.: チャネル
各周辺機能のそれぞれの割込み要求番号およびベクタテーブルのアドレスについては
「付録 B 割込み要因のテーブル」を参照してください。
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293
第 15 章 外部割込み回路
15.7 外部割込み回路の動作説明と設定手順例
15.7
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外部割込み回路の動作説明と設定手順例
外部割込み回路の動作について説明します。
■ 外部割込み回路の動作
外部割込み端子(INT02, INT03)より入力された信号のエッジの極性が, 外部割込み制御
レジスタ (EIC:SL01, SL00 または EIC:SL11, SL10) により選択されているエッジの極性
と一致した場合は , 対応する外部割込み要求フラグビット (EIC:EIR1, EIR0) が "1" とな
り , 割込み要求が発生します。
デバイスのスタンバイモードからの復帰に外部割込みを使用しない場合は , 必ず割込
み要求許可ビットを "0" に設定してください。
エッジ極性選択ビット (SL) を設定する際には , 誤って割込み要求が発生することがな
いように , 割込み要求許可ビット (EIE) を "0" に設定してください。また , エッジ極性
を変更した後には , 割込み要求フラグビット (EIR) を "0" にクリアしてください。
図 15.7-1 に , 外部割込みの動作を示します。
図 15.7-1 外部割込みの動作
INT02端子への
入力波形
プログラム
によりクリア
プログラムにより
割込み要求ビットクリア
EIR0ビット
EIE0ビット
SL01ビット
SL00ビット
IRQ
エッジ検出なし 立上りエッジ
294
立下りエッジ
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両エッジ
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第 15 章 外部割込み回路
15.7 外部割込み回路の動作説明と設定手順例
■ 設定手順例
以下に , 外部割込み回路の設定手順例を示します。
● 初期設定
1) 割込みレベルを設定する。(ILR0)
2) エッジ極性を選択する。(EIC:SL01, SL00)
3) 割込み要求を許可する。(EIC:EIE0 = 1)
● 割込み処理
1) 割込み要求フラグをクリアする。(EIC:EIR0 = 0)
2) 割込みを処理する。
＜注意事項＞
外部割込み入力ポートは , I/O ポートと同一の端子を共用しています。したがって , この
端子を外部割込み入力ポートとして使用する場合は , その端子に対応するポート方向レジ
スタ (DDR) 内のビットを "0"( 入力 ) に設定してください。
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295
第 15 章 外部割込み回路
15.8 外部割込み回路使用上の注意
15.8
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外部割込み回路使用上の注意
外部割込み回路の使用に関する注意事項を示します。
■ 外部割込み回路使用上の注意
• エッジ極性選択ビット (SL) を設定する際には , 割込み要求許可ビット (EIE) を
"0"( 割込み要求を禁止する ) に設定してください。また , エッジ極性を設定した後
には , 外部割込み要求フラグビット (EIR) を "0" にクリアしてください。
• 外部割込み要求フラグビットが "1" で , 割込み要求許可ビットが許可となっている
場合は , デバイスを割込み処理ルーチンから復帰させることはできません。割込み
処理ルーチンでは , 必ず外部割込み要求フラグビットをクリアしてください。
296
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第 15 章 外部割込み回路
15.9 外部割込み回路の設定例
MB95560H/570H/580H シリーズ
15.9
外部割込み回路の設定例
外部割込み回路の設定例を示します。
■ 設定方法の例
● 検出レベルと設定方法
検出レベルには , エッジ検出なし , 立上りエッジ , 立下りエッジ , 両エッジの 4 つのレ
ベルがあります。
検出レベルビット (EIC:SL01, SL00 または EIC:SL11, SL10) で行います。
動作モード
検出レベルビット
(SL01, SL00 または SL11, SL10)
エッジ検出なし
"00B" に設定
立上りエッジの検出
"01B" に設定
立下りエッジの検出
"10B" に設定
両エッジの検出
"11B" に設定
● 外部割込み端子の使用方法
データ方向レジスタ (DDR0) の対応するビットに "0" を設定します。
動作
方向ビット (P02 ～ P07)
設定
INT02 端子を外部割込みに使用
DDR0: P02
"0" に設定
INT03 端子を外部割込みに使用
DDR0: P03
"0" に設定
INT04 端子を外部割込みに使用
DDR0: P04
"0" に設定
INT05 端子を外部割込みに使用
DDR0: P05
"0" に設定
INT06 端子を外部割込みに使用
DDR0: P06
"0" に設定
INT07 端子を外部割込みに使用
DDR0: P07
"0" に設定
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297
第 15 章 外部割込み回路
15.9 外部割込み回路の設定例
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● 割込み関連レジスタ
割込みレベルは , 下表に示された割込みレベル設定レジスタで設定します。
チャネル
割込みレベル設定レジスタ
ch. 2
割込みレベル設定レジスタ (ILR0)
アドレス : 00079H
ch. 3
割込みレベル設定レジスタ (ILR0)
アドレス : 00079H
ch. 4
割込みレベル設定レジスタ (ILR0)
アドレス : 00079H
ch. 5
割込みレベル設定レジスタ (ILR0)
アドレス : 00079H
ch. 6
割込みレベル設定レジスタ (ILR0)
アドレス : 00079H
ch. 7
割込みレベル設定レジスタ (ILR0)
アドレス : 00079H
割込みベクタ
#2
アドレス : 0FFF6H
#3
アドレス : 0FFF4H
#0
アドレス : 0FFFAH
#1
アドレス : 0FFF8H
#2
アドレス : 0FFF6H
#3
アドレス : 0FFF4H
● 割込み要求を許可 / 禁止 / クリアする方法
割込み要求は , 割込み要求許可ビット (EIC00:EIE0 または EIE1) により , 許可 / 禁止し
ます。
動作
割込み要求許可ビット (EIE0 または EIE1)
割込み要求を禁止するには
"0" に設定
割込み要求を許可するには
"1" に設定
割込み要求は , 割込み要求ビット (EIC00:EIR0 または EIR1) により , クリアします。
298
動作
割込み要求ビット (EIR0 または EIR1)
割込み要求をクリアするには
"0" に設定
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第 16 章
LIN-UART
LIN-UART の機能と動作について説明します。
(LIN-UART は , MB95560H/580H シリーズにのみ
搭載されています。)
16.1 LIN-UART の概要
16.2 LIN-UART の構成
16.3 LIN-UART の端子
16.4 LIN-UART のレジスタ
16.5 LIN-UART の割込み
16.6 LIN-UART のボーレート
16.7 LIN-UART の動作説明と LIN-UART 設定手順例
16.8 LIN-UART 使用上の注意
16.9 LIN-UART の設定例
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299
第 16 章 LIN-UART
16.1 LIN-UART の概要
16.1
MB95560H/570H/580H シリーズ
LIN-UART の概要
LIN (Local Interconnect Network) -UART は , 外部装置と同期通信もしくは非同期
通信 ( 調歩同期 ) をするための汎用のシリアルデータ通信インタフェースです。双方
向通信機能 ( ノーマルモード ) とマスタ / スレーブ型通信機能 ( マルチプロセッサ
モード : マスタ動作とスレーブ動作の両方をサポート ) に加え , LIN バスに対応する
ための特別な機能もサポートします。
■ LIN-UART の機能
LIN-UART は , ほかの CPU や周辺装置とシリアルデータを送受信するための汎用シリ
アルデータ通信インタフェースです。表 16.1-1 に , LIN-UART の機能を示します。
表 16.1-1
LIN-UART の機能
機能
データバッファ
全二重ダブルバッファ
シリアル入力
LIN-UART は , 受信したデータを 5 回オーバサンプリングし , サンプリング
値の多数決により受信値を決定します ( 非同期モードのみ )。
転送モード
• クロック同期 ( スタート / ストップ同期 , またはスタートビット / ストップ
ビットを選択 )
• クロック非同期 ( スタートビットまたはストップビットが使用可能 )
ボーレート
• 専用ボーレートジェネレータあり (15 ビットのリロードカウンタで構成さ
れている )
• 外部クロック入力可能。リロードカウンタにより調整できます。
信号方式
• 7 ビット ( 同期モードまたは LIN モード以外 )
• 8 ビット
NRZ (Non Return to Zero)
スタートビットタイミング
非同期モード時は , スタートビット立下りエッジに同期
受信エラー検出
• フレーミングエラー
• オーバランエラー
• パリティエラー ( 動作モード 1 ではサポートされません )
割込み要求
• 受信割込み ( 受信完了 , 受信エラー検出 , LIN synch break 検出 )
• 送信割込み ( 送信データエンプティ )
• TII0 への割込み要求 (LIN synch field 検出 : LSYN)
マスタ / スレーブ型通信機能
( マルチプロセッサモード )
1 ( マスタ ) － n ( スレーブ ) 間の通信が可能
( マスタとスレーブシステムの両方をサポート )
同期モード
シリアルクロックの送信側 / 受信側
端子アクセス
シリアル入出力端子の状態を直接読出し可能
データ長
LIN バスオプション
•
•
•
•
•
マスタデバイス動作
スレーブデバイス動作
LIN synch break 検出
LIN synch break 生成
8/16 ビット複合タイマに接続している LIN synch field のスタート / ストッ
プエッジの検出
同期シリアルクロック
スタート / ストップビットを用いて同期通信するために , SCK 端子に連続出
力可能
クロック遅延オプション
クロックを遅らせるための特殊な同期クロックモード ( 特殊ペリフェラルイ
ンタフェース (SPI) で使用 )
300
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第 16 章 LIN-UART
16.1 LIN-UART の概要
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LIN-UART は 4 つの異なるモードで動作します。
動作モードは , LIN-UART シリアルモー
ドレジスタ (SMR) の MD0, MD1 ビットにより選択されます。動作モード 0 と動作モー
ド 2 は双方向シリアル通信 , 動作モード 1 はマスタ / スレーブ型通信 , 動作モード 3 は
LIN マスタ / スレーブ型通信に使用します。
表 16.1-2
LIN-UART の動作モード
データ長
動作モード
パリティなし
0
ノーマルモード
1
マルチプロセッサ
モード
2
ノーマルモード
3
LIN モード
パリティあり
7 ビットまたは 8 ビット
7 ビットまたは
8 ビット +1*
-
8 ビット
8 ビット
-
同期
方式
非同期
非同期
ストップ
ビット長
1 ビットまた
は 2 ビット
同期
なし , 1 ビッ
ト , 2 ビット
非同期
1 ビット
データビット
フォーマット
LSB ファースト
MSB ファースト
LSB ファースト
-: 使用不可
*: 「+1」は , マルチプロセッサモードで通信制御に使用されるアドレス / データ選択ビット (AD)
LIN-UART シリアルモードレジスタ (SMR) の MD0 と MD1 ビットで , 以下の LIN-UART
の動作モードを選択します。
表 16.1-3
LIN-UART の動作モード
MD1
MD0
0
0
モード
0
種類
非同期 ( ノーマルモード )
0
1
1
非同期 ( マルチプロセッサモード )
1
0
2
同期 ( ノーマルモード )
1
1
3
非同期 (LIN モード )
• 動作モード 1 は , マルチプロセッサモードにおけるマスタとスレーブのいずれの動
作にも対応します。
• 動作モード 3 は , 通信フォーマットが 8 ビットデータ , パリティなし , 1 ストップ
ビット , LSB ファーストに固定されます。
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301
第 16 章 LIN-UART
16.2 LIN-UART の構成
16.2
MB95560H/570H/580H シリーズ
LIN-UART の構成
LIN-UART は以下のブロックで構成されています。
• リロードカウンタ
• 受信制御回路
• 受信シフトレジスタ
• LIN-UART 受信データレジスタ (RDR)
• 送信制御回路
• 送信シフトレジスタ
• LIN-UART 送信データレジスタ (TDR)
• エラー検出回路
• オーバサンプリング回路
• 割込み生成回路
• LIN synch break/synch field 検出回路
• バスアイドル検出回路
• LIN-UART シリアル制御レジスタ (SCR)
• LIN-UART シリアルモードレジスタ (SMR)
• LIN-UART シリアルステータスレジスタ (SSR)
• LIN-UART 拡張ステータス制御レジスタ (ESCR)
• LIN-UART 拡張通信制御レジスタ (ECCR)
302
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第 16 章 LIN-UART
16.2 LIN-UART の構成
MB95560H/570H/580H シリーズ
■ LIN-UART のブロックダイヤグラム
図 16.2-1 LIN-UART のブロックダイヤグラム
OTO,
EXT,
REST
マシン
クロック
PE
ORE
FRE
TIE
RIE
LBIE
LBD
送信クロック
リロード
カウンタ
SCK
割込み
生成回路
受信クロック
送信制御回路
受信制御回路
RBI
TBI
端子
送信スタート
回路
スタートビット
検出回路
受信
IRQ
SIN
再スタート受信
リロードカウンタ
端子
受信ビット
カウンタ
送信ビット
カウンタ
受信パリティ
カウンタ
送信パリティ
カウンタ
送信
IRQ
TDRE
SOT
オーバサン
プリング
回路
端子
RDRF
SOT
8/16 ビット複合
タイマへの内部
信号
SIN
LIN break/
Synch Field
検出回路
SIN
送信シフト
レジスタ
受信シフト
レジスタ
送信開始
バスアイドル LBR
LBL1
検出回路
LBL0
エラー
検出
PE
ORE
FRE
LIN break
生成回路
RDR
TDR
RBI
LBD
TBI
内部データバス
PE
ORE
FRE
RDRF
TDRE
BDS
RIE
TIE
SSR
レジスタ
MD1
MD0
OTO
EXT
REST
UPCL
SCKE
SOE
SMR
レジスタ
PEN
P
SBL
CL
AD
CRE
RXE
TXE
SCR
レジスタ
LBIE
LBD
LBL1
LBL0
SOPE
SIOP
CCO
SCES
LBR
ESCR
レジスタ
MS
SCDE
SSM
ECCR
レジスタ
RBI
TBI
● リロードカウンタ
このブロックは , 専用ボーレートジェネレータとして機能する 15 ビットのリロードカ
ウンタで , リロード値に対する 15 ビットレジスタから構成されており , 外部クロック
または内部クロックから送受信クロックを生成します。送信リロードカウンタのカウ
ント値は , ボーレートジェネレータ 1, 0 (BGR1, BGR0) より読み出せます。
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303
第 16 章 LIN-UART
16.2 LIN-UART の構成
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● 受信制御回路
このブロックは , 受信ビットカウンタ , スタートビット検出回路 , および受信パリティ
カウンタから構成されています。受信ビットカウンタは , 受信データビットをカウント
し , 指定されたデータ長に応じて 1 データの受信を完了すると LIN-UART 受信データ
レジスタにフラグを設定します。このとき受信割込みが許可されている場合には , 受信
割込み要求が発生します。スタートビット検出回路は , シリアル入力信号におけるス
タートビットを検出します。スタートビットが検出されると , この回路はスタートビッ
トの立下りエッジに同期して , リロードカウンタに信号を送信します。受信パリティカ
ウンタは , 受信データのパリティを計算します。
● 受信シフトレジスタ
SIN端子から入力された受信データをビットシフトしながら取り込み, 受信が完了する
と RDR レジスタに受信データを転送します。
● LIN-UART 受信データレジスタ (RDR)
このレジスタは, 受信データを保持します。シリアル入力データは変換され, LIN-UART
受信データレジスタに格納されます。
● 送信制御回路
このブロックは , 送信ビットカウンタ , 送信スタート回路 , および送信パリティカウン
タから構成されています。送信ビットカウンタは , 送信データビットをカウントし , 指
定されたデータ長に応じて1データの送信を完了すると, 送信データレジスタのフラグ
を設定します。このとき送信割込みが許可されている場合には , 送信割込み要求が発生
します。送信スタート回路は , TDR にデータが書き込まれると送信を開始します。送
信パリティカウンタは , データがパリティありの場合 , 送信するデータのパリティビッ
トを生成します。
● 送信シフトレジスタ
LIN-UART 送信データレジスタ (TDR) に書き込まれたデータは , 送信シフトレジスタ
に転送されます。そして送信シフトレジスタは , データをビットシフトしながら SOT
端子に出力します。
● LIN-UART 送信データレジスタ (TDR)
送信データを設定します。このレジスタに書き込まれたデータは , シリアルデータに変
換されて出力されます。
● エラー検出回路
この回路は , 受信終了時に発生するエラーを検出します。エラーが発生すると , 対応す
るエラーフラグを設定します。
● オーバサンプリング回路
非同期モード動作では, オーバサンプリング回路は受信したデータを5回オーバサンプ
リングし , サンプリング値の多数決により受信値を決定します。また , 同期モードでは
動作を停止します。
● 割込み生成回路
この回路は , すべての割込み要因を制御します。対応する割込み許可ビットが設定され
ている場合は , 直ちに割込みが発生します。
304
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第 16 章 LIN-UART
16.2 LIN-UART の構成
● LIN synch break/synch field 検出回路
この回路は , LIN マスタノードがメッセージヘッダを送信すると , LIN synch break を検
出します。LIN synch break が検出されると , LBD フラグが設定されます。
LIN synch field
の 1 回目と 5 回目の立下りエッジを検出し , マスタノードが送信する実際のシリアルク
ロック同期を測定するために , 8/16 ビット複合タイマへ内部信号を出力します。
● LIN synch break 生成回路
この回路は , 設定された長さの LIN synch break を生成します。
● バスアイドル検出回路
この回路は , 送信または受信が行われていないことを検出すると , TBI フラグビットま
たは RBI フラグビットにそれぞれ "1" を設定します。
● LIN-UART シリアル制御レジスタ (SCR)
以下に動作機能を示します。
• パリティビットの有無の設定
• パリティビットの選択
• ストップビット長の設定
• データ長の設定
• 動作モード 1 でのフレームデータ形式の選択
• エラーフラグのクリア
• 送信の許可 / 禁止
• 受信の許可 / 禁止
● LIN-UART シリアルモードレジスタ (SMR)
以下に動作機能を示します。
• LIN-UART 動作モードの選択
• クロック入力ソースの選択
• 外部クロックへの 1 対 1 接続またはリロードカウンタ接続の選択
• 専用リロードタイマのリセット
• LIN-UART ソフトウェアリセット ( レジスタ設定の維持 )
• シリアルデータ端子への出力の許可 / 禁止
• クロック端子への出力の許可 / 禁止
● LIN-UART シリアルステータスレジスタ (SSR)
以下に動作機能を示します。
• 送受信やエラーの状態確認
• 転送方向 (LSB ファーストまたは MSB ファースト ) の選択
• 受信割込みの許可 / 禁止
• 送信割込みの許可 / 禁止
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305
第 16 章 LIN-UART
16.2 LIN-UART の構成
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● 拡張ステータス制御レジスタ (ESCR)
以下に動作機能を示します。
• LIN synch break 割込みの許可 / 禁止
• LIN synch break 検出
• LIN synch break 長の選択
• SIN 端子 , SOT 端子への直接アクセス
• LIN-UART 同期クロックモードにおける連続クロック出力の設定
• サンプリングクロックエッジの選択
● LIN-UART 拡張通信制御レジスタ (ECCR)
以下に動作機能を示します。
• バスアイドル検出
• 同期クロックの設定
• LIN synch break 生成
■ 入力クロック
LIN-UART は , マシンクロックまたは SCK 端子からの入力信号を , 入力クロックとし
て使用します。
入力クロックは , LIN-UART の送受信クロックソースとして使用されます。
306
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第 16 章 LIN-UART
16.3 LIN-UART の端子
MB95560H/570H/580H シリーズ
16.3
LIN-UART の端子
LIN-UART の端子について説明します。
■ LIN-UART の端子
LIN-UART の端子は , 汎用ポートとしても使用されます。表 16.3-1 に , LIN-UART 端子
の機能と , 使用時の設定を示します。
表 16.3-1
端子名
端子機能
端子を使用するために必要となる設定
SIN
シリアルデータ入力
入力ポートに設定する。
(DDR: 対応するビット = 0)
SOT
シリアルデータ出力
出力を許可する。
(SMR:SOE = 1)
SCK
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LIN-UART の端子
シリアルクロック入出力
この端子をクロック入力に使用する場合は ,
入力ポートに設定する。
(DDR: 対応するビット = 0)
この端子をクロック出力端子として使用する場
合は , 出力を許可する。
(SMR:SCKE = 1)
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307
第 16 章 LIN-UART
16.3 LIN-UART の端子
MB95560H/570H/580H シリーズ
■ LIN-UART の端子のブロックダイヤグラム
図 16.3-1 SCK および SOT のブロックダイヤグラム
A/Dアナログ入力
周辺機能入力
周辺機能入力許可
(INT02, INT03)
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDRリード
1
PDR
端子
0
PDRライト
ビット操作命令を実行するとき
DDRリード
内部バス
DDR
DDRライト
ストップ, 時計 (SPL = 1)
PULリード
PUL
PULライト
AIDRリード
AIDR
AIDRライト
図 16.3-2
SIN のブロックダイヤグラム
A/D アナログ入力
周辺機能入力
周辺機能入力許可 (INT04)
ヒステリシス
0
プルアップ
1
PDR リード
端子
PDR
PDR ライト
ビット操作命令を実行するとき
内部バス
DDR リード
DDR
DDR ライト
ストップ, 時計 (SPL = 1)
PUL リード
PUL
PUL ライト
AIDR リード
AIDR
AIDR ライト
308
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第 16 章 LIN-UART
16.4 LIN-UART のレジスタ
MB95560H/570H/580H シリーズ
16.4
LIN-UART のレジスタ
LIN-UART のレジスタ一覧を示します。
■ LIN-UART のレジスタ
図 16.4-1 LIN-UART のレジスタ
LIN-UART シリアル制御レジスタ (SCR)
bit7
bit6
bit5
アドレス
0050H
PEN
P
SBL
R/W
R/W
R/W
bit4
CL
R/W
bit3
AD
R/W
bit2
CRE
R0,W
bit1
RXE
R/W
bit0
TXE
R/W
初期値
00000000B
LIN-UART シリアルモードレジスタ (SMR)
bit7
bit6
bit5
アドレス
MD1
MD0
OTO
0051H
R/W
R/W
R/W
bit4
EXT
R/W
bit3
REST
R0,W
bit2
UPCL
R0,W
bit1
SCKE
R/W
bit0
SOE
R/W
初期値
00000000B
bit3
TDRE
R/WX
bit2
BDS
R/W
bit1
RIE
R/W
bit0
TIE
R/W
初期値
00001000B
LIN-UART 受信データレジスタ / 送信データレジスタ (RDR/TDR)
bit7
bit6
bit5
bit4
bit3
bit2
アドレス
D7
D6
D5
D4
D3
D2
0053H
R/W
R/W
R/W
R/W
R/W
R/W
bit1
D1
R/W
bit0
D0
R/W
初期値
00000000B
LIN-UART 拡張ステータス制御レジスタ (ESCR)
bit7
bit6
bit5
bit4
アドレス
LBIE
LBD
LBL1
LBL0
0054H
R/W
R(RM1),W
R/W
R/W
LIN-UART シリアルステータスレジスタ (SSR)
bit7
bit6
bit5
bit4
アドレス
0052H
PE
ORE
FRE
RDRF
R/WX
R/WX
R/WX
R/WX
bit3
SOPE
R/W
bit2
SIOP
R(RM1),W
bit1
CCO
R/W
bit0
SCES
R/W
初期値
00000100B
bit3
SSM
R/W
bit2
予約
RX,W0
bit1
RBI
R/WX
bit0
TBI
R/WX
初期値
000000XXB
LIN-UART ボーレートジェネレータレジスタ 1 (BGR1)
bit7
bit6
bit5
bit4
bit3
アドレス
BGR14 BGR13 BGR12 BGR11
0FBCH
R0/WX
R/W
R/W
R/W
R/W
bit2
BGR10
R/W
bit1
BGR9
R/W
bit0
BGR8
R/W
初期値
00000000B
LIN-UART ボーレートジェネレータレジスタ 0 (BGR0)
bit7
bit6
bit5
bit4
bit3
アドレス
BGR7
BGR6
BGR5
BGR4
BGR3
0FBDH
R/W
R/W
R/W
R/W
R/W
bit2
BGR2
R/W
bit1
BGR1
R/W
bit0
BGR0
R/W
初期値
00000000B
LIN-UART 拡張通信制御レジスタ (ECCR)
bit7
bit6
bit5
アドレス
0055H
LBR
MS
予約
RX,W0
R0,W
R/W
R/W
R(RM1),W
R/WX
R0,W
R0/WX
RX,W0
-
bit4
SCDE
R/W
: リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
: リード / ライト可能 ( 読出し値は書込み値と異なります。リードモディファイライト
(RMW) 系命令では , "1" が読み出されます。)
: リードオンリ ( 読出し可能。このビットに値を書き込んでも動作に影響はありません。)
: ライトオンリ ( 書込み可能。読出し値は "0" です。)
: 読出し値は常に "0" です。このビットに値を書き込んでも動作に影響はありません。
: 読出し値は不定で , 書込み値は "0" です。
: 未定義ビット
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第 16 章 LIN-UART
16.4 LIN-UART のレジスタ
16.4.1
MB95560H/570H/580H シリーズ
LIN-UART シリアル制御レジスタ (SCR)
LIN-UART シリアル制御レジスタ (SCR) は , パリティの設定 , ストップビット長や
データ長の選択 , モード 1 におけるフレームデータ形式の選択 , 受信エラーフラグのク
リア , および送受信動作の許可 / 禁止の設定を行うためのレジスタです。
■ LIN-UART シリアル制御レジスタ (SCR)
図 16.4-2 LIN-UART シリアル制御レジスタ (SCR)
アドレス
0050H
bit7
bit6
bit5
bit4
bit3
bit2
PEN
P
SBL
CL
AD
CRE RXE TXE
bit1
初期値
bit0
00000000 B
R/W R/W R/W R/W R/W R0,W R/W R/W
送信動作許可ビット
TXE
0
送信禁止
1
送信許可
RXE
0
受信禁止
1
受信許可
受信動作許可ビット
受信エラーフラグクリアビット
CRE
書込み時
影響なし
1
受信エラーフラグ (PE,FRE,ORE)
クリア
0
データフレーム
1
アドレスフレーム
データ長選択ビット
CL
0
7 ビット
1
8 ビット
ストップビット長選択ビット
SBL
310
常に"0"
を読出し
アドレス/ データ形式選択ビット
AD
R/W
R0,W
読出し時
0
0
1 ビット
1
2 ビット
P
0
1
偶数パリティ
パリティ選択ビット
奇数パリティ
パリティ許可ビット
PEN
0
パリティなし
1
パリティあり
: リード/ライト可能(読出し値は書込み値と同じとなります。)
: ライトオンリ(書込み可能。読出し値は"0"です。)
: 初期値
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第 16 章 LIN-UART
16.4 LIN-UART のレジスタ
MB95560H/570H/580H シリーズ
表 16.4-1
LIN-UART シリアル制御レジスタ (SCR) の各ビットの機能
ビット名
機能
bit7
PEN:
パリティ許可ビット
このビットは , パリティビットの付加 ( 送信時 ) と検出 ( 受信時 ) を行うかどうか
を指定します。
( 注意事項 ) パリティビットは動作モード 0 の場合 , または動作モード 2 で , 同
期データ形式にスタート / ストップビットあり (ECCR:SSM=1) に設
定した場合にのみ付加されます。
このビットは , 動作モード 3(LIN) では "0" に固定されます。
bit6
P:
パリティ選択ビット
パリティビットあり (SCR:PEN=1) に設定した場合に , 奇数パリティ (1) か偶数パ
リティ (0) のいずれかに設定します。
bit5
SBL:
ストップビット長選
択ビット
このビットは , 動作モード 0, 1( 非同期 ) の場合 , または動作モード 2( 同期 ) で ,
同期データ形式にスタート / ストップビットあり (ECCR:SSM=1) を設定した場合
の , ストップビット ( 送信データのフレームエンドマーク ) のビット長を設定しま
す。
このビットは , 動作モード 3(LIN) では "0" に固定されます。
bit4
CL:
データ長選択ビット
送受信データのデータ長を指定します。このビットは , 動作モード 2, 動作モード
3 では "1" に固定されます。
bit3
AD:
アドレス / データ形
式選択ビット
このビットは , マルチプロセッサモード ( 動作モード 1) で , 送受信するフレーム
のデータ形式を指定します。このビットの値は , マスタモード時に書き込んで , ス
レーブモード時は読み出してください。マスタモードの動作は , 以下のようにな
ります。
"0" を書き込んだ場合 : データフレームに設定されます。
"1" を書き込んだ場合 : アドレスデータのフレームに設定されます。
読出し値は , 最後に受信したデータ形式となります。
( 注意事項 ) このビットの使用方法については , 「16.8 LIN-UART 使用上の注
意」を参照してください。
bit2
CRE:
受信エラーフラグク
リアビット
このビットは , シリアルステータスレジスタ (SSR) の FRE, ORE, PE フラグをクリ
アします。
"0" を書き込んだ場合 : 動作に影響はありません。
"1" を書き込んだ場合 : エラーフラグがクリアされます。
このビットを読み出すと , その値は常に "0" となります。
RXE:
受信動作許可ビット
このビットは , LIN-UART の受信を許可または禁止します。
"0" を書き込んだ場合 : データフレーム受信が禁止されます。
"1" を書き込んだ場合 : データフレーム受信が許可されます。
動作モード 3 における LIN synch break 検出は , このビットの設定に影響されませ
ん。
( 注意事項 ) 受信中にデータフレーム受信が禁止 (RXE=0) された場合には , 直ち
に受信動作が停止します。この場合 , データの整合性は保証されま
せん。
TXE:
送信動作許可ビット
このビットは , LIN-UART の送信を許可または禁止します。
"0" を書き込んだ場合 : データフレーム送信が禁止されます。
"1" を書き込んだ場合 : データフレーム送信が許可されます。
( 注意事項 ) 送信中にデータフレーム送信が禁止 (RXE=0) された場合には , 直ち
に送信動作が停止します。この場合 , データの整合性は保証されま
せん。
bit1
bit0
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第 16 章 LIN-UART
16.4 LIN-UART のレジスタ
16.4.2
MB95560H/570H/580H シリーズ
LIN-UART シリアルモードレジスタ (SMR)
LIN-UART シリアルモードレジスタ (SMR) は , 動作モードの選択 , ボーレートク
ロックの選択 , およびシリアルデータとクロック端子への出力許可または禁止の設
定を行うためのレジスタです。
■ LIN-UART シリアルモードレジスタ (SMR)
図 16.4-3 LIN-UART シリアルモードレジスタ (SMR)
アドレス bit7 bit6 bit5 bit4 bit3 bit2
bit1 bit0
0051H
MD1 MD0 OTO EXT REST UPCL SCKE SOE
初期値
00000000B
R/W R/W R/W R/W R0,W R0,W R/W R/W
SOE
汎用入出力ポート
1
LIN-UARTシリアルデータ出力端子
SCKE
0
1
UPCL
書込み時
1
LIN-UARTリセット
読出し時
常に"0"を
読出し
リロードカウンタリスタートビット
読出し時
書込み時
0
動作に影響なし
1
リロードカウンタのリスタート
常に"0"を
読出し
外部シリアルクロックソース選択ビット
0
ボーレートジェネレータ(リロードカウンタ)を使用
1
外部シリアルクロックソースを使用
OTO
312
LIN-UARTプログラマブルクリアビット
動作に影響なし
EXT
R/W
R0,W
LIN-UARTシリアルクロック出力許可ビット
汎用入出力ポートまたはLIN-UARTクロック
入力端子
LIN-UARTのシリアルクロック出力端子
0
REST
MD1
0
0
1
1
LIN-UARTシリアルデータ出力許可ビット
0
1対1外部クロック入力許可ビット
0
ボーレートジェネレータ(リロードカウンタ)を使用
1
外部クロックを直接使用
MD0
0
1
0
1
動作モード選択ビット
モード0：非同期(ノーマルモード）
モード1：非同期(マルチプロセッサモード）
モード2：同期(ノーマルモード）
モード3：非同期(LINモード）
: リード/ライト可能(読出し値は書込み値と同じとなります。)
: ライトオンリ(書込み可能。読出し値は"0"です。)
: 初期値
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第 16 章 LIN-UART
16.4 LIN-UART のレジスタ
MB95560H/570H/580H シリーズ
表 16.4-2
LIN-UART シリアルモードレジスタ (SMR) の各ビットの機能
ビット名
機能
これらのビットは , 動作モードを設定します。
( 注意事項 ) 通信中にモードを変更した場合 , LIN-UART の送受信は一時停止し ,
LIN-UART は次の通信の開始待ち状態となります。
bit7,
bit6
MD1, MD0:
動作モード選択ビッ
ト
MD1
MD0
モード
種類
0
0
0
非同期 ( ノーマルモード )
0
1
1
非同期 ( マルチプロセッサモード )
1
0
2
同期 ( ノーマルモード )
1
1
3
非同期 (LIN モード )
bit5
OTO:
1 対 1 外部クロック
入力許可ビット
"1" を書き込んだ場合 : LIN-UART シリアルクロックとして外部クロックを直接
使用することを許可します。
動作モード 2( 非同期 ) に , シリアルクロックの受信側が選択されている場合
(ECCR:MS = 1) は , 外部クロックが使用されます。
EXT=0 の場合 , OTO ビットは "0" に固定されます。
bit4
EXT:
外部シリアルクロッ
クソース選択ビット
このビットは , クロック入力を選択します。
"0" を書き込んだ場合 : 内部ボーレートジェネレータ ( リロードカウンタ ) のク
ロックを選択します。
"1" を書き込んだ場合 : 外部シリアルクロックソースを選択します。
bit3
REST:
リロードカウンタ再
スタートビット
このビットは , リロードカウンタを再スタートします。
"0" を書き込んだ場合 : 動作に影響はありません。
"1" を書き込んだ場合 : リロードカウンタを再スタートします。
このビットを読み出すと , その値は常に "0" となります。
UPCL:
LIN-UART プログラ
マブルクリアビット
(LIN-UART ソフト
ウェアリセット )
このビットは , LIN-UART をリセットします。
"0" を書き込んだ場合 : 動作に影響はありません。
"1" を書き込んだ場合 : LIN-UART を即時リセットします (LIN-UART ソフト
ウェアリセット )。ただし , レジスタ設定は維持されま
す。このとき , 送受信は一時停止します。すべての送受
信割込み要因 (TDRE, RDRF, LBD, PE, ORE, FRE) は解除
されます。
割込みおよび送信を禁止に設定した後には , LIN-UART
をリセットしてください。
また , LIN-UART のリセット後は , 受信データレジスタが
クリアされ (RDR = 00H), リロードカウンタが再スタート
します。
このビットを読み出すと , その値は常に "0" となります。
bit1
SCKE:
LIN-UART シリアル
クロック出力許可
ビット
このビットは , シリアルクロックの入出力ポートを制御します。
"0" を書き込んだ場合 : SCK 端子は , 汎用入出力ポートまたはシリアルクロック
入力端子として機能します。
"1" を書き込んだ場合 : SCK 端子は , シリアルクロック出力端子として機能し , 動
作モード 2( 同期 ) でクロックを出力します。
( 注意事項 ) SCK 端子をシリアルクロック入力端子として使用する場合
(SCKE = 0) は , SCK と同じ端子を使用する汎用入出力ポートに対応
する DDR レジスタのビットを入力ポートに設定してください。
また , 外部シリアルクロックソース選択ビットによって外部クロッ
クを選択 (EXT=1) してください。
SCK 端子が , シリアルクロック出力端子として設定されている場合
(SCKE=1), SCK と同じ端子を使用する汎用入出力ポートの状態にか
かわらず , シリアルクロック出力端子として機能します。
bit0
SOE:
LIN-UART シリアル
データ出力許可ビッ
ト
このビットは , シリアルデータの出力を許可または禁止します。
"0" を書き込んだ場合 :SOT 端子は汎用入出力ポートとなります。
"1" を書き込んだ場合 :SOT 端子はシリアルデータ出力端子 (SOT) となります。
SOT 端子は , シリアルデータ出力として設定されている場合 (SOE=1), SOT と同じ
端子を使用する汎用入出力ポートの状態にかかわらず , シリアルデータ出力端子
(SOT) として機能します。
bit2
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313
第 16 章 LIN-UART
16.4 LIN-UART のレジスタ
16.4.3
MB95560H/570H/580H シリーズ
LIN-UART シリアルステータスレジスタ (SSR)
LIN-UART シリアルステータスレジスタ (SSR) は , 送受信やエラーの状態の確認 , お
よび割込みの許可または禁止の設定を行うためのレジスタです。
■ LIN-UART シリアルステータスレジスタ (SSR)
図 16.4-4 LIN-UART シリアルステータスレジスタ (SSR)
アドレス
0052H
bit7
bit6
bit5
bit4
bit3
bit2 bit1
PE ORE FRE RDRF TDRE BDS RIE TIE
R/WX R/WX R/WX R/WX
R/WX
R/W
初期値
bit0
00001000B
R/W R/W
送信割込み禁止
1
送信割込み許可
RIE
0
受信割込み禁止
1
受信割込み許可
314
受信割込み要求許可ビット
0
転送方向選択ビット
LSBファースト (最下位ビットから転送)
1
MSBファースト (最上位ビットから転送)
BDS
R/W
R/WX
送信割込み要求許可ビット
TIE
0
TDRE
送信データエンプティフラグビット
0
送信データレジスタ(TDR)にデータが存在
します
1
送信データレジスタ(TDR)にデータが存在
しません
RDRF
受信データフルフラグビット
0
受信データレジスタ(RDR)にデータが存在
しません
1
受信データレジスタ(RDR)にデータが存在
します
フレーミングエラーフラグビット
FRE
0
フレーミングエラーなし
1
フレーミングエラーあり
オーバランエラーフラグビット
ORE
0
オーバランエラーなし
1
オーバランエラーあり
パリティエラーフラグビット
PE
0
パリティエラーなし
1
パリティエラーあり
: リード/ライト可能(読出し値は書込み値と同じとなります。)
: リードオンリ(読出し可能。このビットに値を書き込んでも動作に影響はありません。)
: 初期値
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第 16 章 LIN-UART
16.4 LIN-UART のレジスタ
MB95560H/570H/580H シリーズ
表 16.4-3
シリアルステータスレジスタ (SSR) の各ビットの機能
ビット名
機能
PE:
パリティエラーフラ
グビット
受信データのパリティエラーを検出します。
• 受信中にパリティエラーが発生すると "1" に設定され , LIN-UART シリアル制御
レジスタ (SCR) の CRE ビットを "1" に設定するとクリアされます。
• PE ビットと RIE ビットが "1" の場合 , 受信割込み要求を出力します。
• このフラグが設定された場合は , LIN-UART 受信データレジスタ (RDR) のデー
タは無効となります。
ORE:
オーバランエラーフ
ラグビット
受信データのオーバランエラーを検出します。
• 受信中にオーバランが発生すると "1" に設定され , LIN-UART シリアル制御レジ
スタ (SCR) の CRE ビットを "1" に設定するとクリアされます。
• ORE ビットと RIE ビットが "1" の場合 , 受信割込み要求を出力します。
• このフラグが設定された場合は , LIN-UART 受信データレジスタ (RDR) のデー
タは無効となります。
bit5
FRE:
フレーミングエラー
フラグビット
このビットは , 受信データのフレーミングエラーを検出します。
• 受信中にフレーミングエラーが発生すると "1" に設定され , LIN-UART シリアル
制御レジスタ (SCR) の CRE ビットを "1" に設定するとクリアされます。
• FRE ビットと RIE ビットが "1" の場合 , 受信割込み要求を出力します。
• このフラグが設定された場合は , LIN-UART 受信データレジスタ (RDR) のデー
タは無効となります。
bit4
RDRF:
受信データフルフラ
グビット
このフラグは , LIN-UART 受信データレジスタ (RDR) の状態を示します。
• RDR に受信データがロードされると "1" に設定され , LIN-UART 受信データレ
ジスタ (RDR) を読み出すと "0" にクリアされます。
• RDRF ビットと RIE ビットが "1" の場合 , 受信割込み要求が出力されます。
TDRE:
送信データエンプ
ティフラグビット
このフラグは , LIN-UART 送信データレジスタ (TDR) の状態を示します。
• TDR に送信データを書き込むと "0" となり , TDR に有効なデータが存在してい
ることを示します。データが送信シフトレジスタにロードされてデータ転送が
開始すると "1" となり , TDR に有効なデータが存在しないことを示します。
• TDRE ビットと TIE ビットが "1" の場合 , 送信割込み要求を出力します。
• TDRE ビットが "1" のときに , LIN-UART 拡張通信制御レジスタ (ECCR) の LBR
ビットに "1" を設定すると , TDRE ビットは "0" になります。LIN synch break 生
成後 , TDRE ビットは "1" に戻ります。
( 注意事項 ) TDRE の初期値は "1" です。
bit2
BDS:
転送方向選択ビット
このビットは , シリアルデータを最下位ビット側から先に転送するか (LSB ファー
スト , BDS=0), 最上位ビット側から先に転送するか (MSB ファースト , BDS=1) を
選択します。
( 注意事項 ) シリアルデータレジスタのデータの書込み / 読出し時には , 上位側
と下位側のデータが入れ換わります。このため , RDR レジスタに
データを書き込んだ後に BDS ビットを変更すると , RDR レジスタ
のデータは無効になります。
動作モード 3(LIN) では , BDS ビットは "0" に固定されます。
bit1
RIE:
受信割込み要求許可
ビット
このビットは , 割込みコントローラへの受信割込み要求の出力を許可または禁止
します。
RIE ビットと受信データフラグビット (RDRF) が "1" の場合 , または 1 つ以上のエ
ラーフラグビット (PE, ORE, FRE) が "1" の場合は , 受信割込み要求を出力します。
bit0
TIE:
送信割込み要求許可
ビット
このビットは , 割込みコントローラへの送信割込み要求の出力を許可または禁止
します。
TIE ビットと TDRE ビットが "1" の場合 , 送信割込み要求を出力します。
bit7
bit6
bit3
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16.4 LIN-UART のレジスタ
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LIN-UART 受信データレジスタ /LIN-UART 送信デー
タレジスタ (RDR/TDR)
16.4.4
LIN-UART 受信データレジスタと LIN-UART 送信データレジスタは , 同一アドレス
に配置されています。読出し時には受信データレジスタとして機能し , 書込み時に
は送信データレジスタとして機能します。
■ LIN-UART 受信データレジスタ (RDR)
図 16.4-5 に , LIN-UART 受信データレジスタ /LIN-UART 送信データレジスタのビット
構成を示します。
図 16.4-5 LIN-UART 受信データレジスタ /LIN-UART 送信データレジスタ (RDR/TDR)
アドレス
0053H
bit
7
D7
6
D6
5
D5
4
D4
3
D3
2
D2
1
D1
0
D0
初期値
00000000B
R/W R/W R/W R/W R/W R/W R/W R/W
データレジスタ
R/W
読出し
LIN-UART受信データレジスタからリード
書込み
LIN-UART送信データレジスタにライト
R/W : リード/ライト可能 (読出し値は書込み値と同じとなります。)
LIN-UART 受信データレジスタ (RDR) は , シリアルデータ受信用のデータバッファレ
ジスタです。
シリアル入力端子 (SIN) に送信されたシリアル入力データ信号が , シフトレジスタで変
換され , その変換データが LIN-UART 受信データレジスタ (RDR) に格納されます。
データ長が 7 ビットの場合は , 最上位ビット (RDR:D7) は "0" となります。
受信データが , LIN-UART 受信データレジスタ (RDR) に格納されると , 受信データフル
フラグビット (SSR:RDRF) が "1" に設定されます。受信割込みが許可されている場合
(SSR:RIE = 1) には , 受信割込み要求が発生します。
LIN-UART 受信データレジスタ (RDR) は , 受信データフルフラグビット (SSR:RDRF) が
"1" の状態で読み出してください。受信データフルフラグビット (SSR:RDRF) は , LINUART 受信データレジスタ (RDR) を読み出すと自動的に "0" にクリアされます。また ,
受信割込みが許可されていて , エラーが生じていない場合には受信割込みもクリアさ
れます。
受信エラーが発生 (SSR:PE, ORE, FRE のいずれかが "1") した場合 , LIN-UART 受信デー
タレジスタ (RDR) のデータは無効となります。
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16.4 LIN-UART のレジスタ
■ LIN-UART 送信データレジスタ (TDR)
LIN-UART 送信データレジスタ (TDR) は , シリアルデータ送信用のデータバッファレ
ジスタです。
送信が許可されている場合 (SCR:TXE=1) に , 送信するデータを LIN-UART 送信データ
レジスタ (TDR) に書き込むと , 送信データは送信シフトレジスタに転送され , シリアル
データに変換されて , シリアルデータ出力端子 (SOT) から送出されます。
データ長が 7 ビットの場合 , 最上位ビット (TDR:D7) のデータは無効となります。
送信データエンプティフラグ (SSR:TDRE) は , 送信データが LIN-UART 送信データレ
ジスタ (TDR) に書き込まれると "0" にクリアされます。
送信データエンプティフラグ(SSR:TDRE)は, データが送信シフトレジスタに転送され,
データ送信が開始すると "1" に設定されます。
送信データエンプティフラグ (SSR:TDRE) が "1" になると , 次の送信データを TDR に
書き込めます。送信割込みが許可されている場合には , 送信割込みが発生します。TDR
への次の送信データの書込みは , 送信割込みの発生後 , または , 送信データエンプティ
フラグ (SSR:TDRE) が "1" になったときに行ってください。
＜注意事項＞
LIN-UART 送信データレジスタは書込み専用のレジスタで , 受信データレジスタは読出し
専用のレジスタです。2 つのレジスタは同一アドレスに配置されているため , 書込み値と
読出し値が異なります。したがって , INC 命令や DEC 命令などのリードモディファイラ
イト (RMW) 系命令は使用できません。
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16.4 LIN-UART のレジスタ
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LIN-UART 拡張ステータス制御レジスタ (ESCR)
16.4.5
LIN-UART 拡張ステータス制御レジスタ (ESCR) は , LIN synch break 割込み許可 /
禁止 , LIN synch break 長選択 , LIN synch break 検出 , SIN および SOT 端子への直
接アクセス , LIN-UART 同期クロックモードでの連続クロック出力 , およびサンプリ
ングクロックエッジを設定します。
■ LIN-UART 拡張ステータス制御レジスタ (ESCR) のビット構成
図 16.4-6 に , LIN-UART 拡張ステータス制御レジスタ (ESCR) のビット構成を ,
表 16.4-4 に , 各ビットの機能の一覧を示します。
図 16.4-6 LIN-UART 拡張ステータス制御レジスタ (ESCR) のビット構成
アドレス bit7
0054H
LBIE
R/W
bit6
bit5
LBD
LBL1 LBL0 SOPE SIOP CCO SCES
R(RM1),W
R/W
bit4
R/W
bit3
R/W
bit2
R(RM1),W
bit1
R/W
初期値
bit0
00000100B
R/W
サンプリングクロックエッジ選択ビット（モード2）
SCES
0
クロックの立上りエッジでサンプリング（ノーマル）
1
クロックの立下りエッジでサンプリング（反転クロック）
CCO
0
1
SIOP
0
1
SOPE
0
1
LBL0
0
1
0
1
LBD
0
1
LBIE
0
1
連続クロック出力許可ビット（モード2）
連続クロック出力禁止
連続クロック出力許可
シリアル入出力端子直接アクセスビット
書込み時（SOPE = 1）
読出し時
SOT端子を" 0" に固定
SIN端子の値を読出し
SOT端子を" 1" に固定
シリアル出力端子直接アクセス許可ビット
シリアル出力端子直接アクセス禁止
シリアル出力端子直接アクセス許可
LBL1
0
0
1
1
LIN synch break長選択ビット
13ビット分
14ビット分
15ビット分
16ビット分
LIN synch break検出フラグビット
書込み時
読出し時
LIN synch break検出フラグ
LIN
synch
break検出なし
クリア
影響なし
LIN synch break検出あり
LIN synch break検出割込み許可ビット
LIN synch break検出割込み禁止
LIN synch break検出割込み許可
: リード/ライト可能(読出し値は書込み値と同じとなります。)
R/W
R(RM1),W : リード/ライト可能(読出し値は書込み値と異なります。リードモディファイライト(RMW)系
命令では，"1" が読み出されます。)
: 初期値
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表 16.4-4
LIN-UART 拡張ステータス制御レジスタ (ESCR) の各ビットの機能
ビット名
bit7
bit6
機能
LBIE:
LIN synch break 検出
割込み許可ビット
このビットは , LIN synch break 検出割込みを許可または禁止します。
LIN synch break 検出フラグ (LBD) が "1" で , 割込みが許可されている (LBIE = 1)
と , 割込みが発生します。
動作モード 1, 動作モード 2 では "0" に固定されます。
LBD:
LIN synch break 検出
フラグビット
このビットは , LIN synch break を検出します。
動作モード 3 で LIN synch break が検出される ( シリアル入力が 11 ビット幅以上
では "0" になる ) と , "1" に設定されます。LBD ビットを "0" に設定すると , LBD
ビットと割込みはクリアされます。リードモディファイライト (RMW) 系命令に
よりこのビットを読み出すと , 常に "1" が読み出されますが , これは LIN synch
break が検出されたことを示すものではありません。
( 注意事項 ) LIN synch break 検出を行う際には , LIN synch break 検出割込みを許
可 (LBIE=1) に設定した後 , 受信禁止 (SCR:RXE=0) に設定してくだ
さい。
LBL1/LBL0:
LIN synch break 長選
択ビット
SOPE:
シリアル出力端子直
接アクセス許可
ビット *
bit5,
bit4
bit3
bit2
bit1
bit0
これらのビットは , LIN synch break 生成時間を何ビット分とするかを設定します。
受信 LIN synch break 長は常に 11 ビットです。
このビットは , SOT 端子への直接書込みを許可または禁止します。
シリアルデータ出力が許可されている (SMR:SOE = 1) 状態で , このビットに "1"
を設定すると , SOT 端子への直接書込みが可能となります。*
SIOP:
シリアル入出力端子
直接アクセス
ビット *
このビットは , シリアル入出力端子への直接アクセスを制御します。
通常の読出し命令で SIOP ビットを読み出すと , 常に SIN 端子の値を返します。
シリアル出力端子への直接アクセスが許可されている場合 (SOPE=1) は , このビッ
トに値に設定すると , その値は SOT 端子に反映されます。*
( 注意事項 ) ビット操作命令を使用した場合は , SIOP ビットは , 読出しサイクル
内の SOT 端子のビット値を返します。
CCO:
連続クロック出力許
可ビット
このビットは , SCK 端子からの連続シリアルクロック出力を許可または禁止しま
す。
シリアルクロック送信側が選択されている動作モード 2( 同期 ) で , CCO ビットに
"1" を設定すると , SCK 端子がクロック出力端子として使用されている場合に ,
SCK 端子からの連続シリアルクロック出力が可能となります。
( 注意事項 ) CCO ビットが "1" のときは , ECCR レジスタの SSM ビットを "1" に
設定してください。
SCES:
サンプリングクロッ
クエッジ選択ビット
このビットは , サンプリングエッジを選択します。シリアルクロック受信側が選
択されている動作モード 2( 同期 ) で , SCES ビットに "1" を設定すると , サンプリ
ングエッジが立上りエッジから立下りエッジへと切り換わります。
シリアルクロック送信側が選択されている動作モード 2( 同期 )(ECCR:MS = 0) で ,
SCK 端子がクロック出力端子として使用されている場合 , 内部シリアルクロック
信号と出力クロック信号は反転します。
動作モード 0/1/3 では , このビットを "0" に設定してください。
本ビットに "1" を設定している場合 ,　ソフトウェアリセットは禁止です。
本ビットを変更する前に , 送受信を禁止してください。
*: SOPE と SIOP の相互作用
SOPE
SIOP
SIOP への書込み
SIOP の読出し
0
R/W
影響なし ( ただし書込み値は保持されます )
SIN の値を返します
1
R/W
"0" または "1" を SOT に書き込みます
SIN の値を返します
1
RMW
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SOT の値を読み出し , "0" または "1" を書き込みます
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16.4 LIN-UART のレジスタ
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LIN-UART 拡張通信制御レジスタ (ECCR)
16.4.6
LIN-UART 拡張通信制御レジスタ (ECCR) は , バスアイドル検出 , 同期クロック設定 ,
および LIN synch break の生成を行うためのレジスタです。
■ LIN-UART 拡張通信制御レジスタ (ECCR) のビット構成
図 16.4-7 に , LIN-UART 拡張通信制御レジスタ (ECCR) のビット構成を , 表 16.4-5 に ,
各ビットの機能の一覧を示します。
図 16.4-7 LIN-UART 拡張通信制御レジスタ (ECCR) のビット構成
アドレス bit7
0055H
予約
bit6
bit5
bit4
bit3
bit2
bit1
bit0
LBR
MS
SCDE
SSM
予約
RBI
TBI
R/W
R/W
R/W RX,W0 R/WX R/WX
RX,W0 R0,W
初期値
000000XXB
TBI*
0
1
送信バスアイドル検出フラグビット
送信中
送信動作なし
RBI*
0
1
受信バスアイドル検出フラグビット
受信中
受信動作なし
予約ビット
読出し値は不定です。
常に" 0"に設定してください。
SSM
0
1
スタート/ストップモード許可ビット(モード2)
スタート/ ストップビットなし
スタート/ ストップビットあり
シリアルクロック遅延許可ビット(モード2)
SCDE
クロック遅延禁止
0
クロック遅延許可
1
MS
0
1
LBR
0
1
シリアルクロック送信側/受信側選択ビット(モード2)
シリアルクロック送信側（シリアルクロック発生）
シリアルクロック受信側（外部シリアルクロック受信）
LIN synch break生成ビット(モード3)
書込み時
読出し時
影響なし
常に" 0" を読出し
LIN synch break生成
予約ビット
読出し値は不定です。常に" 0" に設定してください。
: リード/ライト可能(読出し値は書込み値と同じとなります。)
: リードオンリ(読出し可能。このビットに値を書き込んでも動作に影響はありません。)
: ライトオンリ(書込み可能。読出し値は"0"です。)
: 読出し値は不定となり, 書込み値は"0"です。
: 不定
: 初期値
*: 動作モード2でSSM = 0のときには未使用
R/W
R/WX
R0,W
RX,W0
X
320
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16.4 LIN-UART のレジスタ
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表 16.4-5
LIN-UART 拡張通信制御レジスタ (ECCR) の各ビットの機能
ビット名
機能
bit7
予約ビット
読出し値は不定です。
このビットは常に "0" に設定してください。
bit6
LBR:
LIN synch break 生成
ビット
動作モード 3 において , このビットに "1" が設定されている場合は , ESCR レジス
タの LBL0/LBL1 ビットで指定された長さの LIN synch break が生成されます。
動作モード 0/1/2 では , このビットを "0" に設定してください。
bit5
MS:
シリアルクロック送
信側 / 受信側選択
ビット
このビットは , 動作モード 2 において , シリアルクロックの送信側 / 受信側を選択
します。
送信側 (MS = 0) が選択されている場合 , LIN-UART は同期クロックを生成します。
受信側 (MS = 1) が選択されている場合 , LIN-UART は外部シリアルクロックを受
信します。動作モード 0/1/3 では , このビットは "0" に固定されます。
このビットの変更は , SCR:TXE ビットが "0" の場合にのみ行ってください。
( 注意事項 ) シリアルクロック受信側選択時は , クロックソースを外部クロック
に設定し , 外部クロック入力を許可 (SMR:SCKE=0, EXT=1, OTO=1)
にしてください。
bit4
SCDE:
シリアルクロック遅
延許可ビット
シリアルクロック送信側が選択されている動作モード 2 で , SCDE ビットに "1" を
設定すると , 図 16.7-5 に示すような遅延したシリアルクロックが出力されます。
遅延したシリアルクロックを出力するこの機能は , シリアルペリフェラルインタ
フェース (SPI) に有効です。
このビットは , 動作モード 0/1/3 では "0" に固定されます。
bit3
SSM:
スタート / ストップ
ビットモード許可
ビット
bit2
予約ビット
bit1
bit0
RBI:
受信バスアイドル検
出フラグビット
TBI:
送信バスアイドル検
出フラグビット
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動作モード 2 で , このビットに "1" を設定すると , 同期データ形式に
スタート / ストップビットが付加されます。
動作モード 0/1/3 では , このビットは "0" に固定されます。
読出し値は不定です。
このビットは常に "0" に設定してください。
SIN 端子が "H" レベルで , かつ受信動作をしていない場合 , このビットは "1" にな
ります。動作モード 2 で SSM=0 の場合は , このビットを使用しないでください。
SOT 端子に送信動作がない場合 , このビットは "1" になります。動作モード 2 で
SSM=0 の場合は , このビットを使用しないでください。
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321
第 16 章 LIN-UART
16.4 LIN-UART のレジスタ
MB95560H/570H/580H シリーズ
LIN-UART ボーレートジェネレータレジスタ 1, 0
(BGR1, BGR0)
16.4.7
LIN-UART ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) は , シリアルク
ロックの分周比を設定します。また , 送信リロードカウンタのカウント値を読み出
せます。
■ LIN-UART ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) のビット構成
図 16.4-8 に , LIN-UART ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) のビット
構成を示します。
図 16.4-8 LIN-UART ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) のビット構成
BGR1
アドレス
0FBCH
bit7
-
bit6
bit5
bit4
bit3
bit2
bit1
bit0
BGR14 BGR13 BGR12 BGR11 BGR10 BGR9 BGR8
R0/WX R/W
R/W
R/W
R/W
R/W
初期値
00000000B
R/W R/W
R/W
書込み
読出し
リロードカウンタbit 8～bit 14に書込み
送信リロードカウンタbit 8～bit 14の読出し
LIN-UARTボーレートジェネレータレジスタ1
読出し
"0"を読み出します
未定義ビット
BGR0
bit7 bit6 bit5 bit4 bit3 bit2 bit1
bit0
アドレス
BGR7
BGR6
BGR5
BGR4
BGR3
BGR2
BGR1
BGR0
0FBDH
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
R/W
R/W
LIN-UARTボーレートジェネレータレジスタ0
書込み
リロードカウンタbit 0～bit 7に書込み
読出し
送信リロードカウンタbit 0～bit 7の読出し
R/W : リード/ライト可能（読出し値は書込み値と同じとなります。）
R0/WX : 読出し値は常に"0"です。このビットに値を書き込んでも動作に影響はありません。
LIN-UART ボーレートジェネレータレジスタは , シリアルクロックの分周比を設定します。
BGR1 は上位ビット , BGR0 は下位ビットに対応します。BGR1 および BRG0 は , カウ
ンタのリロード値を書き込むと , 送信リロードカウンタの値を読み出せます。また ,
BGR1 と BGR0 は , バイトアクセスおよびワードアクセスが可能です。
LIN-UARTボーレートジェネレータレジスタにリロード値に設定すると, リロードカウ
ンタはカウントを開始します。
＜注意事項＞
このレジスタへの書込みは , LIN-UART の動作停止中にのみ行ってください。
322
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第 16 章 LIN-UART
16.5 LIN-UART の割込み
MB95560H/570H/580H シリーズ
LIN-UART の割込み
16.5
LIN-UART には , 受信割込みと送信割込みがあり , 以下の要因で発生します。各割込
みには , 割込み番号と割込みベクタが割り当てられています。また , 8/16 ビット複
合タイマの割込みを使用した LIN synch field エッジ検出割込み機能もあります。
• 受信割込み
LIN-UART 受信データレジスタ (RDR) に受信データが設定された場合 , 受信エ
ラーが発生した場合 , また , LIN synch break が検出されたときに発生します。
• 送信割込み
送信データが LIN-UART 送信データレジスタ (TDR) から送信シフトレジスタに転
送され , データ送信が開始した場合に発生します。
■ 受信割込み
表 16.5-1 に , 受信割込みの制御ビットと割込み要因を示します。
表 16.5-1
受信割込みの割込み制御ビットと割込み要因
割込み要求
フラグ
フラグ
レジスタ
ビット
動作モード
割込み要因
0
1
2
3
❍ 受信データの RDR への書
込み
❍ オーバランエラー
RDRF
SSR
❍
❍
❍
ORE
SSR
❍
❍
❍
FRE
SSR
❍
❍
Δ
PE
SSR
❍
×
Δ
❍ フレーミングエラー
× パリティエラー
LBD
ESCR
×
×
×
❍ LIN synch break 検出
割込み要因
許可ビット
割込み要求フラグの
クリア
受信データの読出し
SSR:RIE
ESCR:LBIE
受信エラーフラグクリ
アビット (SCR:CRE) へ
の "1" の書込み
ESCR:LBD への "0" の
書込み
❍ : 使用ビット
× : 未使用ビット
Δ :ECCR:SSM = 1 の場合のみ使用可能
● 受信割込み
以下に示す動作のいずれかが受信モードで発生すると, その動作に対応するLIN-UART
シリアルステータスレジスタ (SSR) のビットに "1" が設定されます。
データ受信完了
受信データが , LIN-UART シリアル入力シフトレジスタから LIN-UART 受信データ
レジスタ (RDR) へ転送された場合 (RDRF=1)
オーバランエラー
RDRF = 1 の状態で , CPU が RDR レジスタを読み出す前に次のシリアルデータを受
信した場合 (ORE = 1)
フレーミングエラー
ストップビット受信エラーが発生した場合 (FRE=1)
パリティエラー
パリティ検出エラーが発生した場合 (PE=1)
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第 16 章 LIN-UART
16.5 LIN-UART の割込み
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上記フラグビットのいずれかが "1" のとき , 受信割込みが許可 (SSR:RIE=1) されている
場合は , 受信割込み要求が発生します。
RDRF フラグは , LIN-UART 受信データレジスタ (RDR) を読み出すと , 自動的に "0" に
クリアされます。エラーフラグはすべて , LIN-UART シリアル制御レジスタ (SCR) の
受信エラーフラグクリアビット (CRE) に "1" に設定すると , "0" にクリアされます。
● LIN synch break 割込み
動作モード 3 で , LIN-UART が LIN スレーブ動作を実行する場合は , LIN synch break 割
込みが機能します。
内部データバス ( シリアル入力 ) が 11 ビットの間以上 "0" になると , LIN-UART 拡張ス
テータス制御レジスタ (ESCR) の LIN synch break 検出フラグビット (LBD) が "1" に設
定されます。LIN synch break 割込みと LBD フラグは , LBD フラグに "0" に設定すると
クリアされます。LIN synch field 内で 8/16 ビット複合タイマ割込みが発生する前に ,
LBD フラグをクリアしてください。
LIN synch break 検出を行うには , 受信禁止 (SCR:RXE=0) にする必要があります。
■ 送信割込み
表 16.5-2 に , 送信割込みの制御ビットと割込み要因を示します。
表 16.5-2
送信割込みの割込み制御ビットと割込み要因
割込み要求
フラグ
ビット
フラグ
レジスタ
0
1
2
3
TDRE
SSR
❍
❍
❍
❍
動作モード
割込み要因
割込み要因許可
ビット
送信レジスタが空き
になった
SSR:TIE
割込み要求フラグの
クリア
送信データの書込み
❍: 使用ビット
● 送信割込み
送信データが LIN-UART 送信データレジスタ (TDR) から送信シフトレジスタに転送さ
れ , データ送信が開始すると , LIN-UART シリアルステータスレジスタ (SSR) の送信
データレジスタエンプティフラグビット (TDRE) に "1" が設定されます。このとき , 送
信割込みが許可されている場合 (SSR:TIE = 1) には , 送信割込み要求が発生します。
＜注意事項＞
ハードウェアリセット / ソフトウェアリセット後の TDRE の初期値は "1" であるため , ハー
ドウェアリセット / ソフトウェアリセット後に TIE ビットが "1" に設定されると , 直ちに
割込みが発生します。TDRE は , LIN-UART 送信データレジスタ (TDR) にデータを書き込
むことでのみクリアされます。
324
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■ LIN Synch Field エッジ検出割込み (8/16 ビット複合タイマ割込み )
表 16.5-3 に , LIN synch field エッジ検出割込みの制御ビットと割込み要因を示します。
表 16.5-3
LIN Synch Field エッジ検出割込みの割込み制御ビットと割込み要因
割込み要求
フラグ
フラグビット レジスタ
IR
IR
T00CR1
T00CR1
0
動作モード
1
2
3
×
×
×
×
割込み要因
×
❍ LIN synch field の 1 回目の
立下りエッジ
×
❍ LIN synch field の 5 回目の
立下りエッジ
割込み要因
許可ビット
割込み要求フラグの
クリア
T00CR1:IE
T00CR1:IR への "0"
の書込み
❍: 使用ビット
×: 未使用ビット
● LIN synch field エッジ検出割込み (8/16 ビット複合タイマ割込み )
動作モード 3 で , LIN-UART が LIN スレーブ動作を実行する場合は , LIN synch field エッ
ジ検出割込みが機能します。
LIN synch break 検出後 , 内部信号 (LSYN) は LIN synch field の 1 回目の立下りエッジで
"1" に設定され , 5 回目の立下りエッジ後に "0" に設定されます。
8/16 ビット複合タイマ
が内部信号を受信し , 立上りエッジと立下りエッジを検出するように設定され , かつ ,
8/16 ビット複合タイマ割込みが許可されている場合は , 2 つの立下りエッジの間で 8/16
ビット複合タイマ割込みが発生します。
8/16 ビット複合タイマで検出されたカウント値の差 ( 図 16.5-1 を参照 ) は , マスタシリ
アルクロックの 8 ビット分に相当します。この値から新しいボーレートを計算できま
す。新しいボーレートは 設定された後 , 次のスタートビットで検出された立下りエッ
ジから有効となります。
図 16.5-1 8/16 ビット複合タイマによるボーレートの計算
LIN synch field
受信データ
スタート RDR
RDR
RDR
RDR
RDR
RDR
RDR
RDR ストップ
ビット ビット0 ビット1 ビット2 ビット3 ビット4 ビット5 ビット6 ビット7 ビット
内部信号
(LSYN)
8/16ビット
複合タイマ
データ=0x55
キャプチャ値1
キャプチャ値2
カウント値の差 ＝ キャプチャ値2 － キャプチャ値1
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■ LIN-UART の割込みに関連するレジスタとベクタテーブルのアドレス
表 16.5-4
LIN-UART の割込みに関連するレジスタとベクタテーブルのアドレス
割込みレベル設定レジスタ
割込み要因
ベクタテーブルのアドレス
割込み要求番号
レジスタ
設定ビット
上位
下位
LIN-UART( 受信 )
IRQ07
ILR1
L07
FFECH
FFEDH
LIN-UART( 送信 )
IRQ08
ILR2
L08
FFEAH
FFEBH
各周辺機能のそれぞれの割込み要求番号およびベクタテーブルのアドレスについては
「付録 B 割込み要因のテーブル」を参照してください。
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16.5.1
受信割込み発生とフラグ設定のタイミング
受信が完了したとき (SSR:RDRF), または受信エラーが発生した場合 (SSR:PE,
ORE, FRE) に , 受信割込みが発生します。
■ 受信割込み発生とフラグ設定のタイミング
動作モード 0, 1, 2(SSM=1), 3 で最初のストップビットが検出された場合 , または動作
モード 2(SSM=0) で最終データビットが検出された場合に , 受信データが LIN-UART 受
信データレジスタ (RDR) に格納されます。受信が完了した場合 (SSR:RDRF=1), または
受信エラーが発生した場合 (SSR:PE, ORE, FRE=1) に , 各エラーフラグが設定されます。
エ
ラーフラグが設定された場合に , 受信割込みが許可されている (SSR:RIE = 1) と , 受信割
込みが発生します。
＜注意事項＞
各動作モードで , 受信エラーが発生した場合は , LIN-UART 受信データレジスタ (RDR) の
データは無効となります。
図 16.5-2 に , 受信動作とフラグ設定のタイミングを示します。
図 16.5-2 受信動作とフラグ設定のタイミング
受信データ
( モード 0/3)
ST
D0
D1
D2
…
D5
D6
D7/P
SP
ST
受信データ
( モード 1)
ST
D0
D1
D2
…
D6
D7
AD
SP
ST
D0
D1
D2
…
D4
D5
D6
D7
D0
受信データ
( モード 2)
PE*1, FRE
RDRF
ORE*2
(RDRF = 1)
受信割込み発生
* 1:PE フラグは , 動作モード 1 および 3 では常に "0" となります。
* 2: オーバランエラーは , 受信データが読み出される前に次のデータが転送された場合 (RDRF = 1) に発生します。
ST: スタートビット , SP: ストップビット , AD: モード 1( マルチプロセッサ ) アドレスデータ選択ビット
＜注意事項＞
図 16.5-2 は , 動作モード 0 におけるすべての受信動作を示すものではなく , 異なった通信
フォーマットの 2 つの受信動作例を示したものです。1 つは 通信フォーマットが 7 ビッ
トデータ , パリティあり ( パリティビット =" 偶数パリティ " または " 奇数パリティ "), ス
トップビット 1 の場合 , もう 1 つは 8 ビットデータ , パリティなし , ストップビット 1 の
場合です。
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16.5 LIN-UART の割込み
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図 16.5-3 ORE フラグ設定のタイミング
受信データ
ST 0
1 2
3
4 5 6
7 SP ST 0
1 2
3
4 5 6
7 SP
RDRF
ORE
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16.5 LIN-UART の割込み
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送信割込み発生とフラグ設定のタイミング
16.5.2
送信割込みは , 送信データが LIN-UART 送信データレジスタ (TDR) から送信シフト
レジスタに転送され , データ送信が開始したときに発生します。
■ 送信割込み発生とフラグ設定のタイミング
LIN-UART 送信データレジスタ (TDR) に書き込まれたデータが送信シフトレジスタに
転送され, そのデータの送信が開始すると, TDRレジスタへの次のデータの書込みが可
能な状態 (SSR:TDRE=1) になります。送信割込みが許可されている場合 (SSR:TIE = 1)
には , データ送信が開始された時点で , 送信割込みが発生します。
TDRE ビットは読出し専用です。LIN-UART 送信データレジスタ (TDR) にデータが書
き込まれた場合にのみ , "0" にクリアされます。
図 16.5-4 に , 送信動作とフラグ設定のタイミングを示します。
図 16.5-4 送信動作とフラグ設定のタイミング
送信割込み発生
送信割込み発生
モード 0/1/3:
TDR書込み
TDRE
シリアル出力
ST
D0 D1 D2 D3
D4 D5 D6 D7
P
AD
SP ST
D0 D1 D2 D3 D4 D5 D6 D7
送信割込み発生
P SP
AD
送信割込み発生
モード 2 (SSM = 0):
TDR書込み
TDRE
シリアル出力
D0
D1 D2 D3 D4 D5 D6
D7 D0
D1 D2 D3 D4 D5 D6 D7 D0 D1 D2 D3
D4
ST: スタートビット, D0～D7: データビット, P: パリティ, SP: ストップビット
AD: アドレスデータ選択ビット（モード1）
＜注意事項＞
図 16.5-4 は , 動作モード 0 におけるすべての送信動作を示すものではありません。8 ビッ
トデータ , パリティあり (" 偶数パリティ " または " 奇数パリティ "), ストップビット 1 に
よる送信動作例を示しています。
パリティビットは動作モード 3 の場合 , もしくは動作モード 2 で SSM ＝ 0 の場合には送
信されません。
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第 16 章 LIN-UART
16.5 LIN-UART の割込み
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■ 送信割込み要求発生タイミング
送信割込みが許可されている場合 (SSR:TIE=1) に , TDRE フラグに "1" が設定されると ,
送信割込みが発生します。
＜注意事項＞
初期状態では , TDRE ビットが "1" になっていますので , 送信割込みが許可 (SSR:TIE=1)
されると , 直ちに送信割込みが発生します。TDRE ビットのクリアは , 送信データレジス
タ(TDR) に新規データを書き込むことしかありませんので, 送信割込み許可のタイミング
には注意してください。
各周辺機能の割込み要求番号およびベクタテーブルアドレスについては , 「付録 B 割
込み要因のテーブル」を参照してください。
330
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16.6
第 16 章 LIN-UART
16.6 LIN-UART のボーレート
LIN-UART のボーレート
LIN-UART の入力クロック ( 送受信クロックソース ) は , 次の中からいずれかを選択
できます。
• マシンクロックをボーレートジェネレータ ( リロードカウンタ ) に入力
• 外部クロックをボーレートジェネレータ ( リロードカウンタ ) に入力
• 外部クロック (SCK 端子入力クロック ) を直接使用
■ LIN-UART ボーレート選択
ボーレートは , 次の 3 種類の中から 1 種類を選択できます。図 16.6-1 に , ボーレート選
択回路を示します。
● 専用ボーレートジェネレータ ( リロードカウンタ ) で内部クロックを分周して得られるボー
レート
内部リロードカウンタは 2 つあり , それぞれ送信シリアルクロックと受信シリアルク
ロックに対応しています。LIN-UART ボーレートジェネレータレジスタ 1, 0 (BGR1,
BGR0) で 15 ビットのリロード値を設定することにより , ボーレートを選択します。
リロードカウンタは , BGR1 と BGR0 に設定された値で内部クロックを分周します。
このボーレートは , 非同期モードと同期モード ( シリアルクロック送信側 ) 時に使用し
ます。
クロックソースの設定について , 内部クロックとボーレートジェネレータクロック使
用を選択 (SMR:EXT=0, OTO=0) してください。
● 専用ボーレートジェネレータ ( リロードカウンタ ) で外部クロックを分周して得られるボー
レート
リロードカウンタのクロックソースに外部クロックを使用します。
LIN-UART ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) で 15 ビットのリロー
ド値を設定することにより , ボーレートを選択します。
リロードカウンタは , BGR1 と BGR0 に設定された値で外部クロックを分周します。
このボーレートは , 非同期モード時に使用します。
クロックソースの設定について , 外部クロックとボーレートジェネレータクロック使
用を選択 (SMR:EXT=1, OTO=0) してください。
● 外部クロック (1 対 1 モード ) によるボーレート
LIN-UART のクロック入力端子 (SCK) から入力されたクロックをそのままボーレート
として使用します ( 動作モード 2 スレーブ動作 ( 同期 )(ECCR:MS=1))。
このクロックは , 同期モード ( シリアルクロック受信側 ) 時に使用します。
クロックソースの設定について , 外部クロックと , 外部クロック直接使用を選択
(SMR:EXT = 1, OTO = 1) してください。
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第 16 章 LIN-UART
16.6 LIN-UART のボーレート
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図 16.6-1 LIN-UART ボーレート選択回路
REST
リロード値：V
セット
受信
15ビットリロードカウンタ
スタートビット
立下りエッジ検出
Rxc = 0?
受信クロック
F/F
リロード
Rxc = v/2?
リセット
0
1
リロード値：V
MCLK
0
送信
15ビットリロードカウンタ
(マシンクロック)
SCK
EXT
セット
Txc = 0?
OTO
F/F
リロード
1
(外部クロック入力)
カウンタ値：Txc
Txc = v/2?
0
リセット
1
送信クロック
内部データバス
EXT
REST
OTO
332
SMR
レジスタ
BGR14
BGR13
BGR12
BGR11
BGR10
BGR9
BGR8
BGR1
レジスタ
BGR7
BGR6
BGR5
BGR4
BGR3
BGR2
BGR1
BGR0
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BGR0
レジスタ
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第 16 章 LIN-UART
16.6 LIN-UART のボーレート
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ボーレート設定
16.6.1
ボーレート設定と , シリアルクロック周波数の計算結果を示します。
■ ボーレートの計算
2 つの 15 ビットリロードカウンタは , LIN-UART ボーレートジェネレータレジスタ 1,
0 (BGR1, BGR0) で設定します。
ボーレート計算式を以下に示します。
リロード値 :
v=(
MCLK
b
)-1
v: リロード値 , b: ボーレート , MCLK: マシンクロック , または外部クロック周波数
計算例
マシンクロック 10MHz, 内部クロック使用 , ボーレートを 19200 bps に設定する場合 ,
次のようになります。
リロード値 :
v= (
10 × 106
19200
) -1 = 519.83... ≒ 520
よって , 実際のボーレートは以下のように計算できます。
b=
MCLK
(v + 1)
=
10 × 106
521
= 19193.8579
＜注意事項＞
リロードカウンタは , リロード値に "0" が設定されると停止します。このため , 最小のリ
ロード値は "1" としてください。
非同期モードで送受信する場合は , 受信値を決定するために 5 回オーバサンプリングしな
ければならないため , リロード値は最小でも "4" に設定する必要があります。
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333
第 16 章 LIN-UART
16.6 LIN-UART のボーレート
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■ 各クロック速度のリロード値とボーレート
表 16.6-1 に , 各クロック速度のリロード値とボーレートを示します。
表 16.6-1
リロード値とボーレート
8 MHz (MCLK)
10 MHz (MCLK)
16 MHz (MCLK)
16.25 MHz (MCLK)
ボーレート
リロード値
周波数偏差
リロード値
周波数偏差
リロード値
周波数偏差
リロード値
周波数偏差
2M
-
-
4
0
7
0
-
-
1M
7
0
9
0
15
0
-
-
500000
15
0
19
0
31
0
-
-
400800
-
-
-
-
-
-
-
-
250000
31
0
39
0
63
0
64
0
230400
-
-
-
-
68
- 0.64
-
-
153600
51
- 0.16
64
- 0.16
103
- 0.16
105
0.19
125000
63
0
79
0
127
0
129
0
115200
68
- 0.64
86
0.22
138
0.08
140
- 0.04
76800
103
0.16
129
0.16
207
- 0.16
211
0.19
57600
138
0.08
173
0.22
277
0.08
281
- 0.04
38400
207
0.16
259
0.16
416
0.08
422
- 0.04
28800
277
0.08
346
- 0.06
555
0.08
563
- 0.04
19200
416
0.08
520
0.03
832
- 0.04
845
- 0.04
10417
767
< 0.01
959
< 0.01
1535
< 0.01
1559
< 0.01
9600
832
- 0.04
1041
0.03
1666
0.02
1692
0.02
7200
1110
< 0.01
1388
< 0.01
2221
< 0.01
2256
< 0.01
4800
1666
0.02
2082
- 0.02
3332
< 0.01
3384
< 0.01
2400
3332
< 0.01
4166
< 0.01
6666
< 0.01
6770
< 0.01
1200
6666
< 0.01
8334
< 0.01
13332
< 0.01
13541
< 0.01
600
13332
< 0.01
16666
< 0.01
26666
< 0.01
27082
< 0.01
300
26666
< 0.01
-
-
53332
< 0.01
54166
< 0.01
周波数偏差の単位は % です。MCLK はマシンクロックです。
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第 16 章 LIN-UART
16.6 LIN-UART のボーレート
■ 外部クロック
LIN-UART シリアルモードレジスタ (SMR) の EXT ビットを "1" に設定すると外部ク
ロックが選択されます。ボーレートジェネレータでは , 外部クロックは内部クロックと
同じように使用できます。
動作モード 2( 同期 ) でスレーブ動作を使用する場合は , 1 対 1 外部クロック入力モード
(SMR:OTO=1) を選択します。このモードでは , SCK に入力された外部クロックが LINUART シリアルクロックに直接入力されます。
＜注意事項＞
外部クロック信号は LIN-UART で , 内部クロック (MCLK: マシンクロック ) に同期します。
したがって , 外部クロックの周期が内部クロックの周期の半分より高速である場合 , 外部
クロックが分周不可能となるため , 外部クロック信号は不安定な状態になります。
SCK クロックの値はデータシートを参照してください。
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第 16 章 LIN-UART
16.6 LIN-UART のボーレート
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■ 専用ボーレートジェネレータ ( リロードカウンタ ) の動作
図 16.6-2 に , リロード値 "832" を用いた 2 つのリロードカウンタの動作例を示します。
図 16.6-2 専用ボーレートジェネレータ ( リロードカウンタ ) の動作
送受信クロック
リロードカウンタ
(V+1)/2 で立下り
002
001
832
831
830
829
828
417
416
415
414
413
412
411
リロードカウンタ値
＜注意事項＞
シリアルクロック信号の立下りエッジは , リロード値を 2 で割った値 [(V+1)/2] をカウン
トした後に発生します。
336
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16.6.2
第 16 章 LIN-UART
16.6 LIN-UART のボーレート
リロードカウンタ
専用ボーレートジェネレータとして機能する 15 ビットのリロードカウンタです。外
部クロックまたは内部クロックより , 送受信クロックを生成します。
また , 送信リロードカウンタのカウント値を LIN-UART ボーレートジェネレータレ
ジスタ 1, 0 (BGR1, BGR0) より読み出せます。
■ リロードカウンタの機能
リロードカウンタには, 送信リロードカウンタと受信リロードカウンタの2種類があり
ます。リロードカウンタは , 専用ボーレートジェネレータとして機能します。リロード
値に対する 15 ビットレジスタから構成されており , 外部クロックまたは内部クロック
より送受信クロックを生成します。また , 送信リロードカウンタのカウント値を LINUART ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) より読み出せます。
● カウントの開始
LIN-UART ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) にリロード値を書き込
むと , リロードカウンタはカウントを開始します。
● 再スタート
リロードカウンタは以下の条件で再スタートします。
送信 / 受信リロードカウンタ共通の条件
• LIN-UART プログラマブルリセット (SMR:UPCL ビット )
• プログラマブル再スタート (SMR:REST ビット )
受信リロードカウンタの条件
• 非同期モードでの , スタートビット立下りエッジの検出
● 簡易タイマ機能
LIN-UART シリアルモードレジスタ (SMR) の REST ビットを "1" に設定すると , 次のク
ロックサイクルで 2 つのリロードカウンタは再スタートします。
この機能により , 送信リロードカウンタを簡易的なタイマとして使用することが可能
です。
図 16.6-3 に , この機能の使用例を示します ( リロード値が 100 の場合 )。
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337
第 16 章 LIN-UART
16.6 LIN-UART のボーレート
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図 16.6-3 リロードタイマの再スタートによる簡易的タイマの使用例
MCLK
(マシンクロック)
書込み
SMRレジスタ
RESTビット
書込み信号
リロード
リロードカウンタ
37
36
35 100 99
98
97
96
95 94
93
92
91 90
89
88
87
BGR0/BGR1レジスタ
読出し信号
90
レジスタ読出し値
: 動作に影響がありません
この例における再スタート後のマシンクロックサイクル数 "cyc" は , 以下の式で求めら
れます。
cyc = v - c + 1 = 100 - 90 + 1 = 11
v: リロード値 , c: リロードカウンタ値
＜注意事項＞
SMR:UPCL ビットを "1" に設定することにより LIN-UART をリセットした場合にも , 送信
リロードカウンタは再スタートします。
自動再スタート ( 受信リロードカウンタのみ )
非同期モードでスタートビット立下りエッジが検出されると , 受信リロードカウン
タが再スタートします。この自動再スタート機能は , 受信シフトレジスタを受信
データに同期させるためのものです。
● カウンタのクリア
リセットすると , LIN-UART ボーレートジェネレータレジスタ 1, 0(BGR1, BGR0) のリ
ロード値とリロードカウンタは "00H" にクリアされ , リロードカウンタは停止します。
LIN-UART リセット (SMR:UPCL への "1" の書込み ) により , カウンタ値は一時的に
"00H" にクリアされますが , リロード値は保持されているため , リロードカウンタは再
スタートします。
再スタートの設定 (SMR:REST への "1" の書込み ) では , リロードカウンタは , カウン
タ値を "00H" にクリアすることなく , 再スタートします。
338
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第 16 章 LIN-UART
16.7 LIN-UART の動作説明と LIN-UART 設定手
順例
LIN-UART の動作説明と LIN-UART 設定手順例
16.7
LIN-UART は , 動作モード 0/2 の双方向シリアル通信 , 動作モード 1 のマスタ / ス
レーブ通信 , 動作モード 3 の LIN マスタ / スレーブ通信で動作します。
■ LIN-UART の動作
● 動作モード
LIN-UART には , 4 種類の動作モード (0 ～ 3) があり , 表 16.7-1 に示すように , それぞれ
CPU 間の接続方式やデータ転送方式が異なります。
表 16.7-1
LIN-UART の動作モード
データ長
動作モード
0
1
パリティなし
ノーマルモード
パリティあり
7 ビットまたは 8 ビット
マルチプロセッサ 7 ビットまたは
モード
8 ビット +1*
2
ノーマルモード
3
LIN モード
8 ビット
8 ビット
非同期
非同期
-
ストップ
ビット長
同期方式
同期
1 ビットまたは 2
ビット
LSB ファースト
MSB ファースト
なし , 1 ビット ,
2 ビット
非同期
-
データビット
フォーマット
1 ビット
LSB ファースト
-: 使用不可
*: 「+1」は , マルチプロセッサモードにおける通信制御に使用されるアドレス / データ選択ビット (AD)
LIN-UART シリアルモードレジスタ (SMR) の MD0 と MD1 ビットにより , 以下の LINUART の動作モードを選択します。
表 16.7-2
LIN-UART の動作モード
MD1
MD0
0
0
モード
0
非同期 ( ノーマルモード )
種類
0
1
1
非同期 ( マルチプロセッサモード )
1
0
2
同期 ( ノーマルモード )
1
1
3
非同期 (LIN モード )
＜注意事項＞
• 動作モード 1 でマスタ / スレーブ接続されたシステムは , マスタとスレーブいずれの動
作にも対応しています。
• 動作モード 3 では , 通信フォーマットは 8 ビットデータ , パリティなし , 1 ストップビッ
ト , LSB ファーストに固定されます。
• 動作モードを切り換えた場合 , すべての送受信動作は中止され , LIN-UART は次の送受
信待ち状態になります。
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339
第 16 章 LIN-UART
16.7 LIN-UART の動作説明と LIN-UART 設定手
順例
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■ CPU 間接続方式
CPU 間接続方式として , 外部クロック 1 対 1 接続 ( ノーマルモード ) とマスタ / スレー
ブ型接続 ( マルチプロセッサモード ) のいずれかを選択できます。どちらの方式でも ,
CPU はデータ長 , パリティ設定 , 同期方式などをすべての CPU 間で統一しておく必要
があります。CPU の動作モードは , 次のように選択します。
• 1 対 1 接続 :
2 つの CPU 間で動作モード 0, 動作モード 2 のいずれかの同じ方式を
採用する必要があります。非同期方式では動作モード 0, 同期方式で
は動作モード 2 を選択してください。また , 動作モード 2 では 1 つの
CPU 側をシリアルクロック送信側へ , もう 1 つの CPU 側をシリアル
クロック受信側へ設定してください。
• マスタ / スレーブ接続 : 動作モード 1 を選択します。CPU をマスタ / スレーブ
システムとして使用してください。
■ 非同期 / 同期方式
非同期方式では , 受信クロックは受信スタートビットの立下りエッジに同期します。同
期方式では , 受信クロックはシリアルクロック送信側のクロック信号 , または送信側と
して動作する LIN-UART のクロック信号に同期させることができます。
■ 信号方式
NRZ(Non Return to Zero) 形式です。
■ 送受信許可
LIN-UART は , SCR:TXE ビットと SCR:RXE ビットによって , それぞれ送信と受信の動
作を制御します。送信または受信を禁止するには , 次の操作を実行します。
• 受信動作中に受信を禁止する場合 , 受信が終了するのを待ち , 受信データレジスタ
(RDR) を読み出してから , 受信を禁止します。
• 送信動作中に送信を禁止する場合 , 送信が終了するのを待ってから , 送信を禁止し
ます。
■ 設定手順例
以下に , LIN-UART の設定手順例を示します。
● 初期設定
1) ポート入力 (DDR0) を設定します。
2) 割込みレベル (ILR1, ILR2) を設定します。
3) データ形式を設定し , 送受信動作を許可します (SCR)。
4) 動作モードとボーレートを選択し , 端子出力を許可します (SMR)。
5) ボーレートジェネレータ 1, 0(BGR1, BGR0) を設定します。
340
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16.7.1
第 16 章 LIN-UART
16.7 LIN-UART の動作説明と LIN-UART 設定手
順例
非同期モード ( 動作モード 0, 1) の動作
LIN-UART を動作モード 0( ノーマルモード ), または動作モード 1( マルチプロセッ
サモード ) で使用する場合 , 転送方式は非同期となります。
■ 非同期モードの動作
● 送受信データ形式
送受信データは必ずスタートビット ("L" レベル ) で始まり , その後に指定されたデー
タビット長の送受信が行なわれ , 最後に少なくとも 1 ビットのストップビット ("H" レベ
ル ) で終了します。
ビット転送方向 (LSB ファーストまたは MSB ファースト ) は , LIN-UART シリアルス
テータスレジスタ (SSR) の BDS ビットで決定されます。パリティありの場合は , パリ
ティビットは常に最終データビットと最初のストップビットの間に配置されます。
動作モード 0 では , データ長は 7 ビットまたは 8 ビットです。パリティありを選択でき
ます。ストップビット長は , 1 ビットまたは 2 ビットから選択できます。
動作モード 1 では , データ長は 7 ビットまたは 8 ビットです。アドレス / データビット
が付加され , パリティは付加されません。ストップビット長は , 1 ビットまたは 2 ビッ
トから選択できます。
送受信フレームのビット長に関する式を , 以下に示します。
長さ = 1 + d + p + s
(d = データビット数 [7 または 8], p = パリティ [0 または 1],
s = ストップビット数 [1 または 2])
図 16.7-1 に , 非同期モード ( 動作モード 0, 1) における送受信データ形式を示します。
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第 16 章 LIN-UART
16.7 LIN-UART の動作説明と LIN-UART 設定手
順例
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図 16.7-1 送受信データ形式 ( 動作モード 0, 1)
[動作モード0]
ST
D0
D1
D2
D3
D4
D5
D6
D7
SP
SP
ST
D0
D1
D2
D3
D4
D5
D6
D7
SP
ST
D0
D1
D2
D3
D4
D5
D6
D7
P
SP
ST
D0
D1
D2
D3
D4
D5
D6
D7
P
SP
ST
D0
D1
D2
D3
D4
D5
D6
SP
SP
ST
D0
D1
D2
D3
D4
D5
D6
SP
ST
D0
D1
D2
D3
D4
D5
D6
P
P:なし
8ビットデータ
SP
P:あり
P:なし
7ビットデータ
SP
SP
P:あり
ST
D0
D1
D2
D3
D4
D5
D6
P
SP
ST
D0
D1
D2
D3
D4
D5
D6
D7
AD
SP
ST
D0
D1
D2
D3
D4
D5
D6
D7
AD
SP
ST
D0
D1
D2
D3
D4
D5
D6
AD
SP
SP
ST
D0
D1
D2
D3
D4
D5
D6
AD
SP
[動作モード1]
SP
8ビットデータ
ST: スタートビット
SP: ストップモード
P: パリティビット
AD: アドレス/データビット
7ビットデータ
＜注意事項＞
LIN-UART シリアルステータスレジスタ (SSR) の BDS ビットを "1"(MSB ファースト ) に
設定すると , ビットは D7, D6, …D1, D0(P) の順序で処理されます。
342
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● 送信
第 16 章 LIN-UART
16.7 LIN-UART の動作説明と LIN-UART 設定手
順例
LIN-UART シリアルステータスレジスタ (SSR) の送信データレジスタエンプティフラ
グビット (TDRE) が "1" の場合には , LIN-UART 送信データレジスタ (TDR) に送信デー
タを書き込めます。データを書き込むと , TDRE フラグは "0" となります。TDRE フラ
グが "0" になったときに送信が許可されていれば (SCR:TXE = 1), TDR に書き込まれた
データは送信シフトレジスタに書き込まれ , シリアルクロックの次のサイクルでス
タートビットから順に送信が開始します。
送信割込みが許可されている場合 (TIE = 1) に , 送信データが LIN-UART 送信データレ
ジスタ (TDR) から送信シフトレジスタに転送されると , TDRE フラグが "1" に設定され ,
割込みが発生します。
データ長が 7 ビットに設定 (CL=0) されている場合 , 転送方向選択ビット (BDS) の設定
(LSB ファーストまたは MSB ファースト ) にかかわらず , TDR レジスタの bit7 が不使
用ビットになります。
＜注意事項＞
送信データエンプティフラグビット (SSR:TDRE) の初期値は "1" であるため , 送信割込み
が許可 (SSR:TIE=1) されると , 直ちに割込みが発生します。
● 受信
受信が許可されていると (SCR:RXE=1), 受信動作を行います。スタートビットを検出す
ると , LIN-UART シリアル制御レジスタ (SCR) で定義されているデータ形式に従って 1
フレームデータの受信が行われます。エラーが発生した場合には , エラーフラグ
(SSR:PE, ORE, FRE) が設定されます。1 フレームデータの受信が完了すると , 受信デー
タは受信シフトレジスタから LIN-UART 受信データレジスタ (RDR) へ転送され , 受信
データレジスタフルフラグビット (SSR:RDRF) が "1" に設定されます。このとき , 受信
割込み要求が既に許可 (SSR:RIE=1) されていれば , 受信割込み要求が出力されます。
受信データを読み出す際には , まずエラーフラグの状態を調べて正常に受信が行われ
たことを確認し , 受信が正常の場合は , LIN-UART 受信データレジスタ (RDR) からデー
タを読み出してください。受信エラーが発生している場合には , エラー処理を行ってくだ
さい。
受信データを読み出すと , 受信データレジスタフルフラグビット (SSR:RDRF) がクリア
されます。
データ長が 7 ビットに設定 (CL=0) されている場合 , 転送方向選択ビット (BDS) の設定
(LSB ファーストまたは MSB ファースト ) にかかわらず , RDR レジスタの bit7 が不使
用ビットになります。
＜注意事項＞
LIN-UART 受信データレジスタ (RDR) のデータは , 受信データレジスタフルフラグビット
(SSR:RDRF) が "1" に設定され , エラーが発生しなかった (SSR:PE, ORE, FRE=0) 場合に
有効となります。
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第 16 章 LIN-UART
16.7 LIN-UART の動作説明と LIN-UART 設定手
順例
● 入力クロック
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内部クロックまたは外部クロックを使用します。ボーレートについては , ボーレート
ジェネレータを選択してください (SMR:EXT=0 または 1, OTO=0)。
● ストップビットと受信バスアイドルフラグ
送信では , ストップビット数を 1 ビットまたは 2 ビットから選択できます。2 ビットを
選択した場合には , 両方のストップビットが受信中に検出されます。
最初のストップビットが検出されると , 受信データレジスタフルフラグ (SSR:RDRF) が
"1" になります。その後にスタートビットが検出されなければ , 受信バスアイドルフラ
グ (ECCR:RBI) が "1" になり , 受信動作がないことを示します。
● エラー検出
動作モード 0 では , パリティエラー , オーバランエラー , およびフレームエラーを検出
できます。
動作モード 1 では , オーバランエラーとフレームエラーを検出できます。ただし , パリ
ティエラーは検出できません。
● パリティ
パリティビットの付加 ( 送信時 ) と検出 ( 受信時 ) の設定が可能です。
パリティ許可ビット (SCR:PEN) でパリティの有無を , パリティ選択ビット (SCR:P) で
奇数 / 偶数パリティを選択できます。
動作モード 1 では , パリティは使用できません。
図 16.7-2 パリティありの場合の送信データ
SIN
ST
1 0 1 1
SOT
0 0
0
0
0 0
0
0
0 0
データ
0
SP
偶数パリティの送信
(SCR:P = 0)
SP
奇数パリティの送信
(SCR:P = 1)
1
ST
1 0 1 1
受信中 , 偶数パリティエラー発生
(SCR:P = 0)
0
ST
1 0 1 1
SOT
0
SP
0
パリティ
ST: スタートビット , SP: ストップビット , パリティあり (PEN = 1)
( 注意事項 ) 動作モード 1 では , パリティは使用できません。
● データ信号方式
NRZ データ形式です。
● データビット転送方式
データビット転送方式は , LSB ファーストまたは MSB ファーストが選択できます。
344
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16.7.2
第 16 章 LIN-UART
16.7 LIN-UART の動作説明と LIN-UART 設定手
順例
同期モード ( 動作モード 2) の動作
LIN-UART を動作モード 2( ノーマルモード ) で使用する場合 , 転送方式はクロック
同期転送となります。
■ 同期モード ( 動作モード 2) の動作
● 送受信データ形式
同期モードでは , 8 ビットデータが送受信されます。データフォーマットは , スタート
ビットとストップビットの有無を選択できます (ECCR:SSM)。また , スタート / ストッ
プ ビ ッ ト あ り の 場 合 (ECCR:SSM=1) は , パ リ テ ィ ビ ッ ト の 有 無 も 選 択 で き ま す
(SCR:PEN)。
図 16.7-3 に , 同期モード ( 動作モード 2) におけるデータ形式を示します。
図 16.7-3 送受信データ形式 ( 動作モード 2)
送受信データ
(ECCR:SSM=0,SCR:PEN=0)
D0
D1
D2
D3
D4
D5
D6
D7
(ECCR:SSM=1,SCR:PEN=0)
ST
D0
D1
D2
D3
D4
D5
D6
D7
SP
送受信データ
(ECCR:SSM=1,SCR:PEN=1)
ST
D0
D1
D2
D3
D4
D5
D6
D7
P
*
送受信データ
SP
*
SP
SP
*: 2ストップビットに設定 (SCR:SBL = 1)した場合
ST:スタートビット, SP:ストップビット, P:パリティビット
データ転送方法:LSBファースト
● クロック反転機能
LIN-UART 拡張ステータス制御レジスタ (ESCR) の SCES ビットが "1" の場合 , シリア
ルクロックは反転します。シリアルクロック受信側が選択されている場合 , LIN-UART
は受信したシリアルクロックの立下りエッジでデータをサンプリングします。シリア
ルクロック送信側が選択されている場合は , SCES ビットが "1" のとき , マークレベル
が "0" になります。
図 16.7-4 クロック反転時の送信データフレーム
マークレベル
送受信クロック
(SCES = 0, CCO = 0):
送受信クロック
(SCES = 1, CCO = 0):
データストリーム (SSM = 1)
(パリティなし, 1ストップビット)
マークレベル
ST
SP
データフレーム
● スタート / ストップビット
LIN-UART 拡張通信制御レジスタ (ECCR) の SSM ビットが "1" の場合は , 非同期モー
ドと同様にスタートビットとストップビットがデータ形式に付加されます。
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第 16 章 LIN-UART
16.7 LIN-UART の動作説明と LIN-UART 設定手
順例
● クロックの供給
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クロック同期モード ( ノーマル ) では , 送受信データビット数はクロックサイクル数と
同じでなければなりません。スタート / ストップビットが許可されている場合 , クロッ
クサイクル数は追加されたスタート / ストップビット分まで一致している必要があり
ます。
シリアルクロック送信側が選択されており(ECCR:MS＝0), シリアルクロック出力が許
可されている (SMR:SCKE ＝ 1) 場合は , 送受信中に同期クロックが自動的に出力され
ます。シリアルクロック受信側 (ECCR:MS ＝ 1) が選択されているか , シリアルクロッ
ク出力が禁止されている (SMR:SCKE ＝ 0) 場合は , 送受信データビット数と等しいク
ロックサイクルが , 外部クロック端子から供給される必要があります。
シリアルデータが送受信動作に関係ない場合には , クロック信号をマークレベル ("H")
に保持する必要があります。
● クロックの遅延
ECCR の SCDE ビットに "1" を設定すると , 図 16.7-5 に示すような遅延した送信クロッ
クが出力されます。この機能は , 受信側のデバイスが , シリアルクロックの立上りエッ
ジまたは立下りエッジでデータをサンプリングする際に必要となります。
図 16.7-5 送信クロックの遅延 (SCDE=1)
送信データ書込み
受信データサンプルエッジ (SCES = 0)
マークレベル
送受信クロック
(ノーマル)
マークレベル
送信クロック
(SCDE = 1)
送受信データ
マークレベル
0
LSB
1
1
0
1
0
0
データ
1
MSB
● クロックの反転
LIN-UART 拡張ステータスレジスタ (ESCR) の SCES ビットが "1" の場合 , LIN-UART
のクロックは反転し , 受信データは LIN-UART クロックの立下りエッジでサンプリン
グされます。このとき , LIN-UART クロックのエッジで送信 / 受信データの値が有効と
なる必要があります。
346
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● クロックの連続供給
第 16 章 LIN-UART
16.7 LIN-UART の動作説明と LIN-UART 設定手
順例
ESCR レジスタの CCO ビットが "1" のとき , シリアルクロック送信側に , SCK 端子か
らのシリアルクロック出力が連続供給されます。この場合は , データフレームの開始と
終了を明確にするために , スタートビットとストップビットをデータ形式 (SSM = 1) に
付加してください。図 16.7-6 に , クロックの連続供給動作 ( 動作モード 2) を示します。
図 16.7-6 クロックの連続供給 ( 動作モード 2)
送受信クロック
(SCES = 0, CCO = 1):
送受信クロック
(SCES = 1, CCO = 1):
データストリーム (SSM = 1)
(パリティなし, 1ストップビット)
ST
SP
データフレーム
● エラー検出
スタートビット / ストップビットが有効でない (ECCR:SSM=0) 場合は , オーバランエ
ラーのみが検出されます。
● 同期モードの通信設定
同期モードで通信を行うためには , 以下の設定をしてください。
• LIN-UART ボーレートジェネレータレジスタ 1, 0(BGR1, BGR0)
専用ボーレートリロードカウンタに必要な値を設定します。
• LIN-UART シリアルモードレジスタ (SMR)
MD1, MD0: "10B" ( モード 2)
SCKE :"1" － 専用ボーレートリロードカウンタを使用します
: "0" － 外部クロックを入力します
SOE :"1" － 送受信を許可します
: "0" － 受信のみを許可します
• LIN-UART シリアル制御レジスタ (SCR)
RXE, TXE: いずれかのビットを "1" に設定します。
AD
: アドレス / データ形式選択機能は使用されないため , このビットの値は動作
に影響を与えません。
CL
: ビット長は自動的に 8 ビットに設定されるため , このビットの値は動作に
影響を与えません。
CRE : "1" を書き込んだ場合 : SSR レジスタのエラーフラグがクリアされます。
- SSM = 0 の場合 :
PEN, P, SBL: パリティビット , ストップビットも使用しないため , これら 3 ビット
の値は動作に影響を与えません。
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第 16 章 LIN-UART
16.7 LIN-UART の動作説明と LIN-UART 設定手
順例
- SSM = 1 の場合 :
MB95560H/570H/580H シリーズ
PEN :"1": パリティビットを付加 / 検出する　"0": パリティビットを使用しな
い
P
:"1": 偶数パリティ　SBL :"1": ストップビット長 2　"0": 奇数パリティ
"0": ストップビット長 1
• LIN-UART シリアルステータスレジスタ (SSR)
BDS :"0" － LSB ファースト , "1" － MSB ファースト
RIE
:"1" － 受信割込みを許可 , "0" － 受信割込みを禁止
TIE
:"1" － 送信割込みを許可 , "0" － 送信割込みを禁止
• LIN-UART 拡張通信制御レジスタ (ECCR)
SSM :"0" － スタート / ストップビットを使用しない ( 通常 )
:"1" － スタート / ストップビットを使用する ( 拡張機能 )
MS
:"0" － シリアルクロック送信側 ( シリアルクロック出力 )
:"1" － シリアルクロック受信側 ( シリアルクロック送信側のデバイスからの
シリアルクロックを入力 )
＜注意事項＞
通信を開始するには , LIN-UART 送信データレジスタ (TDR) にデータを書き込んでくださ
い。
データのみを受信する場合は , シリアル出力を禁止 (SMR:SOE=0) してから , TDR レジス
タにダミーデータを書き込んでください。
連続クロック出力を許可し, スタート/ストップビットを許可することにより, 非同期モー
ドの場合と同様の双方向通信が可能となります。
348
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16.7.3
第 16 章 LIN-UART
16.7 LIN-UART の動作説明と LIN-UART 設定手
順例
LIN 機能 ( 動作モード 3) の動作
動作モード 3 において , LIN-UART は LIN マスタおよび LIN スレーブとして動作し
ます。動作モード 3 では , 通信フォーマットは 8 ビットデータ , パリティなし , ス
トップビット 1, LSB ファーストに設定されます。
■ 非同期 LIN モード動作
● LIN マスタとしての動作
LIN モードでは , マスタがバス全体のボーレートを決定し , スレーブはマスタに同期し
ます。
LIN-UART 拡張通信制御レジスタ (ECCR) の LBR ビットを "1" に設定すると , SOT 端
子から "L" レベルが 13 ビット～ 16 ビット出力されます。これらのビットは , LIN メッ
セージの開始を示す LIN synch break です。
ここで LIN-UART シリアルステータスレジスタ (SSR) の TDRE フラグビットは "0" に
なります。LIN synch break 後 , TDRE ビットは "1"( 初期値 ) になります。このとき SSR
の TIE ビットが "1" の場合は , 送信割込みが出力されます。
送信される LIN synch break の長さは ESCR の LBL0/LBL1 ビットによって , 表 16.7-3 の
ように設定されます。
表 16.7-3
LIN Synch Break 長
LBL0
LBL1
Synch break 長
0
0
13 ビット
1
0
14 ビット
0
1
15 ビット
1
1
16 ビット
LIN synch field は , LIN synch break の後にバイトデータ 0x55 として送信されます。送
信割込みの発生を防ぐため , TDRE フラグビットが "0" であっても , ECCR の LBR ビッ
トを "1" に設定した後で 0x55 を TDR に書き込めます。
● LIN スレーブとしての動作
LIN スレーブモードでは , LIN-UART はマスタのボーレートに同期する必要がありま
す。受信が禁止 (RXE=0) されていても , LIN break 割込みが許可 (LBIE=1) されていれ
ば , LIN-UART は受信割込みを発生します。受信割込みが発生するとき , ESCR の LBD
ビットは "1" になります。
LBD ビットを "0" に設定すると , 受信割込み要求フラグがクリアされます。
以下では , LIN-UART の動作を例として , ボーレートの計算について説明します。LINUART が synch field の最初の立下りエッジを検出すると , 8/16 ビット複合タイマに入力
される内部信号を "H" にして , 8/16 ビット複合タイマをスタートさせます。この内部
信号は 5 回目の立下りエッジで "L" になります。8/16 ビット複合タイマは , インプット
キャプチャモードに設定されている必要があります。また , 8/16 ビット複合タイマ割
込みを許可し , 両エッジを検出するように設定する必要があります。8/16 ビット複合
タイマに入力信号が入力される時間は , ボーレートを 8 倍した値となります。
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349
第 16 章 LIN-UART
16.7 LIN-UART の動作説明と LIN-UART 設定手
順例
ボーレート設定は , 以下の式で算出できます。
MB95560H/570H/580H シリーズ
8/16 ビット複合タイマのカウンタがオーバフローしていない場合
: BGR 値 = (b - a) / 8 - 1
8/16 ビット複合タイマのカウンタがオーバフローした場合
: BGR 値 = (max + b - a) / 8 - 1
max: フリーランタイマの最大値
a:1 回目の割込み後の TII0 データレジスタ値
b:2 回目の割込み後の TII0 データレジスタ値
＜注意事項＞
上記のように LIN スレーブモード時 , Synch field で新たに計算された BGR 値にボーレー
トの ±15% 以上の誤差が生じた場合は , ボーレートの設定は行わないでください。
8/16 ビット複合タイマのインプットキャプチャ機能の動作については , 「14.13 イン
プットキャプチャ機能の動作説明」を参照してください。
● LIN synch break 検出割込みとフラグ
スレーブモードにおいて LIN synch break が検出されると , ESCR の LIN break 検出 (LBD)
フラグに "1" が設定されます。LIN break 割込みが許可されている場合 (LBIE = 1) は ,
割込みが発生します。
図 16.7-7 LIN Synch Break 検出とフラグセットのタイミング
シリアルクロック
シリアル入力
(LINバス)
CPUによるLBDクリア
LBD
TII0入力
(LSYN)
Synch break (14ビット設定の場合)
Synch field
上図は LIN synch break 検出とフラグのタイミングを示しています。
SSR のデータフレーミングエラー(FRE) フラグビットは , LIN break 割込みよりも 2 ビッ
ト前に受信割込みを生成する ( 通信フォーマットが 8 ビットデータ , パリティなし , 1
ストップビットである場合 ) ため , LIN break を使用する場合は , RXE を "0" に設定し
てください。
LIN synch break 検出は , 動作モード 3 のみで機能します。
図 16.7-8 に , LIN スレーブモードにおける LIN-UART の動作を示します。
350
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第 16 章 LIN-UART
16.7 LIN-UART の動作説明と LIN-UART 設定手
順例
図 16.7-8 LIN スレーブモードにおける LIN-UART の動作
MB95560H/570H/580H シリーズ
シリアルクロックサイクル#
0
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15
シリアル
クロック
シリアル入力
(LINバス)
FRE
(RXE=1)
LBD
(RXE=0)
RXE=1の場合に受信割込み発生
RXE=0の場合に受信割込み発生
● LIN バスタイミング
図 16.7-9 LIN バスタイミングと LIN-UART 信号
前回のシリアルクロック
クロックなし
(計算フレーム)
新たに計算されたシリアルクロック
8/16ビット複合タイマのカウント
LIN
バス
(SIN)
RXE
LBD
(IRQ00)
LBIE
TII0入力
(LSYN)
IRQ(TII0)
RDRF
(IRQ00)
RIE
CPUによる
RDR読出し
受信割込み許可
LIN break開始
LIN break検出, 割込み発生
CPUによるIRQクリア(LBD→0)
IRQ (8/16ビット複合タイマ)
IRQクリア:8/16ビット複合タイマのインプットキャプチャスタート
IRQ (8/16ビット複合タイマ)
IRQクリア:ボートレートを計算して設定
LBIE禁止
受信許可
スタートビットの立下りエッジ
受信データ1バイトをRDRに保存
CPUによるRDR読出し
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351
第 16 章 LIN-UART
16.7 LIN-UART の動作説明と LIN-UART 設定手
順例
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シリアル端子直接アクセス
16.7.4
送信端子 (SOT) および受信端子 (SIN) には , 直接アクセスできます。
■ LIN-UART 端子直接アクセス
LIN-UART では , プログラマがシリアル入出力端子に直接アクセスすることが可能で
す。
シ リ ア ル 入 力 端 子 (SIN) の 状 態 は ,
シリアル入出力端子直接アクセスビット
(ESCR:SIOP) により読み出せます。
シリアル出力端子 (SOT) への直接書込みを可能 (ESCR:SOPE=1) にし , シリアル入出力
端子直接アクセスビット (ESCR:SIOP) へ "0" または "1" を書き込んだ後 , シリアル出力
を許可 (SMR:SOE=1) にすると , シリアル出力端子 (SOT) の値を任意に設定できます。
LIN モードでは , 送信したデータの読出しおよび , 物理的な LIN バス線信号エラーが発
生した場合のエラー処理にこの機能を使用できます。
＜注意事項＞
送信動作中ではない ( 送信シフトレジスタが空である ) 場合のみ , 直接アクセスが可能で
す。
送信を許可 (SMR:SOE=1) する前に , シリアル出力端子直接アクセスビット (ESCR:SIOP)
に値を書き込んでください。これは , SIOP ビットが以前の値を保持しているために , 予
期せぬレベルの信号が出力されることを防ぐためです。
SIOP ビットに対しては , 通常の読出しでは SIN 端子の値が読み出されますが , リードモ
ディファイライト (RMW) 系命令では SOT 端子の値が読み出されます。
352
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16.7.5
第 16 章 LIN-UART
16.7 LIN-UART の動作説明と LIN-UART 設定手
順例
双方向通信機能 ( ノーマルモード )
動作モード 0, 動作モード 2 では , 通常の双方向通信を行うことができます。動作
モード 0 では非同期モード , 動作モード 2 では同期モードを選択できます。
■ 双方向通信機能
LIN-UART をノーマルモード ( 動作モード 0, 動作モード 2) で動作させるためには ,
図 16.7-10 に示された設定をしてください。
図 16.7-10 LIN-UART の動作モード 0, 動作モード 2 の設定
SCR, SMR
モード 0 →
モード 2 →
SSR,
RDR/TDR
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
PEN P SBL CL AD CRE RXE TXE MD1 MD0 OTO EXT REST UPCL SCKE SOE
×
0
0
0
0
0
0
+
×
0
1
0
0
0
PE ORE FRE RDRF TDRE BDS RIE
TIE
変換データをセット ( 書込み時 )
受信データを保持 ( 読込み時 )
モード 0 →
モード 2 →
ESCR, ECCR LBIE LBD LBL1 LBL0 SOPE SIOP CCO SCES 予約 LBR MS SCDE SSM 予約 RBI
×
×
×
×
0
0
0
0
×
×
×
0
モード 0 →
×
×
×
×
0
×
0
モード 2 →
: 使用ビット
× : 未使用ビット
1 : "1" に設定
0 : "0" に設定
: SSM = 1( 同期スタート / ストップビットモード ) の場合に使用
+ : 自動的に正しい値が設定されます
TBI
● CPU 間接続
双方向通信を使用する場合は , 図 16.7-11 に示すように 2 つの CPU を接続します。
図 16.7-11 LIN-UART モード 2 における双方向通信の接続例
SOT
SOT
SIN
SIN
出力
入力
SCK
SCK
CPU1
(シリアルクロック送信側)
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CPU2
(シリアルクロック受信側)
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353
第 16 章 LIN-UART
16.7 LIN-UART の動作説明と LIN-UART 設定手
順例
● 通信手順例
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通信は送信側から , 送信データの準備が完了次第開始されます。受信側は送信データを
受け取った後に , 定期的に ANS( 例では 1 バイトごと ) を返します。図 16.7-12 に , 双方
向通信のフローチャート例を示します。
図 16.7-12 双方向通信フローチャートの例
(マスタ)
(スレーブ)
スタート
スタート
動作モード設定
(0, 2いずれか)
動作モード設定
(マスタと合わせる)
TDR に1バイトデータを
設定して通信
データ送信
NO
受信データあり
YES
NO
受信データあり
受信データ読出しと処理
YES
受信データ読出しと処理
354
データ送信
(ANS)
1バイトデータ送信
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16.7.6
第 16 章 LIN-UART
16.7 LIN-UART の動作説明と LIN-UART 設定手
順例
マスタ / スレーブ型通信機能 ( マルチプロセッサモー
ド)
動作モード 1 では , 複数 CPU のマスタ / スレーブモード接続による通信が可能で
す。LIN-UART はマスタまたはスレーブとして使用できます。
■ マスタ / スレーブ型通信機能
LIN-UART をマルチプロセッサモード ( 動作モード 1) で動作させるためには , 図 16.7-13
に示された設定をしてください。
図 16.7-13 LIN-UART の動作モード 1 の設定
SCR, SMR
モード 1 →
SSR,
RDR/TDR
モード 1 →
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
PEN P SBL CL AD CRE RXE TXE MD1 MD0 OTO EXT REST UPCL SCKE SOE
+
×
0
0
1
0
0
0
PE ORE FRE RDRF TDRE BDS RIE
TIE
比較データをセット ( 書込み時 )
受信データを保持 ( 読出し時 )
×
ESCR, ECCR LBIE LBD LBL1 LBL0 SOPE SIOP CCO SCES 予約 LBR MS SCDE SSM 予約 RBI
×
×
×
×
0
0
0
×
×
×
×
0
モード 1 →
: 使用ビット
× : 未使用ビット
1 : "1" に設定
0 : "0" に設定
+ : 自動的に正しい値が設定されます
TBI
● CPU 間接続
マスタ / スレーブ型通信では , 通信システムは図 16.7-14 に示すように , 1 つのマスタ
CPU と複数のスレーブ CPU が 2 本の共通通信ラインで接続された構成となります。
LIN-UART はマスタまたはスレーブのどちらとしても使用できます。
図 16.7-14 LIN-UART のマスタ / スレーブ型通信の接続例
SOT
SIN
マスタ CPU
SOT
SIN
スレーブ CPU #0
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SOT
SIN
スレーブ CPU #1
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355
第 16 章 LIN-UART
16.7 LIN-UART の動作説明と LIN-UART 設定手
順例
● 機能の選択
MB95560H/570H/580H シリーズ
マスタ / スレーブ型通信では , 表 16.7-4 に示すように動作モードとデータ転送方式を選
択してください。
表 16.7-4
マスタ / スレーブ型通信機能の選択
動作モード
マスタ CPU
アドレス
送受信
データ
送受信
モード 1
( 送受信
AD ビット )
スレーブ
CPU
モード 1
( 送受信
AD ビット )
データ
AD = 1
+
7 ビットまたは 8
ビットアドレス
AD = 0
+
7 ビットまたは 8
ビットデータ
パリ
ティ
なし
同期方式
ストップ
ビット
ビット方向
非同期
1 ビット
または
2 ビット
LSB ファー
スト
または
MSB ファー
スト
● 通信手順
マスタ / スレーブ型通信は , マスタ CPU がアドレスデータを送信すると開始します。ア
ドレスデータとは , AD ビットを "1" としたデータで , 通信先となるスレーブ CPU を選
択します。各スレーブ CPU はプログラムでアドレスデータを判断し , 割り当てられた
アドレスと一致した場合にマスタ CPU との通信をします。
図 16.7-15 に , マスタ / スレーブ型通信 ( マルチプロセッサモード ) のフローチャート
を示します。
356
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第 16 章 LIN-UART
16.7 LIN-UART の動作説明と LIN-UART 設定手
順例
図 16.7-15 マスタ / スレーブ型通信のフローチャート
MB95560H/570H/580H シリーズ
(マスタCPU)
(スレーブCPU)
スタート
スタート
動作モード1に設定
動作モード1に設定
SIN端子をシリアルデータ
入力に設定
SOT 端子をシリアルデータ
出力に設定
SIN端子をシリアルデータ
入力に設定
SOT 端子をシリアルデータ
出力に設定
7または8データビット設定
1または2ストップビット
設定
7または8データビット設定
1または2ストップビット
設定
ADビットを"1"に設定
送受信動作許可
送受信動作許可
受信バイト
スレーブへアドレスを送信
ADビット= 1
NO
YES
スレーブアドレス
がアドレスデータ
に一致
ADビットを"0"に設定
NO
YES
マスタCPUと通信
スレーブCPUと通信
通信終了?
通信終了?
NO
NO
YES
YES
ほかのスレーブ
CPUと通信
NO
YES
送受信動作禁止
エンド
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357
第 16 章 LIN-UART
16.7 LIN-UART の動作説明と LIN-UART 設定手
順例
16.7.7
MB95560H/570H/580H シリーズ
LIN 通信機能
LIN-UART 通信は , LIN デバイスを LIN マスタシステムまたは LIN スレーブシステム
に使用できます。
■ LIN マスタ / スレーブ型通信機能
LIN-UART を LIN 通信モード ( 動作モード 3) で動作させるためには , 図 16.7-16 に示さ
れた設定をしてください。
図 16.7-16 LIN-UART の動作モード 3(LIN) の設定
SCR, SMR
モード 3 →
SSR,
RDR/TDR
モード 3 →
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
PEN P SBL CL AD CRE RXE TXE MD1 MD0 OTO EXT REST UPCL SCKE SOE
+
×
+
+
×
0
1
1
0
0
0
PE ORE FRE RDRF TDRE BDS RIE
×
TIE
変換データをセット ( 書込み時 )
受信データを保持 ( 読込み時 )
+
ESCR, ECCR LBIE LBD LBL1 LBL0 SOPE SIOP CCO SCES 予約 LBR MS SCDE SSM 予約 RBI
0
0
0
×
×
×
0
モード 3 →
: 使用ビット
× : 未使用ビット
1 : "1" に設定
0 : "0" に設定
+ : 自動的に正しい値が設定されます
TBI
● LIN デバイス接続
図 16.7-17 に , LIN バスシステムの通信例を示します。
LIN-UART は , LIN マスタまたは LIN スレーブとして動作できます。
図 16.7-17 LIN バスシステム通信の例
SOT
SOT
LINバス
SIN
LINマスタ
358
SIN
トランシーバ
トランシーバ
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LINスレーブ
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第 16 章 LIN-UART
16.7 LIN-UART の動作説明と LIN-UART 設定手
順例
MB95560H/570H/580H シリーズ
LIN-UART の LIN 通信フローチャートの例
( 動作モード 3)
16.7.8
LIN-UART の LIN 通信フローチャート例を示します。
■ LIN マスタデバイス
図 16.7-18 LIN マスタのフローチャート
スタート
初期設定:
動作モード3を設定
シリアルデータ出力許可, ボーレート設定
Synch break長設定
TXE = 1, TIE = 0, RXE = 1, RIE = 1
NO
メッセージ?
(受信)
(送信)
YES
YES
ウェイクアップ?
(0x80受信)
YES
RXE = 0
Synch break割込み許可
Synch break送信:
ECCR:LBR = 1
Synch field送信:
TDR = 0x55
NO
Data field
受信?
NO
RDRF = 1
受信割込み
Data 1 受信
*1
送信data 1設定
TDR = Data 1
送信割込み許可
RDRF = 1
受信割込み
Data N 受信
TDRE = 1
送信割込み
*1
送信data N設定
TDR = Data N
送信割込み禁止
LBD = 1
Synch break割込み
RDRF = 1
受信割込み
受信許可
LBD = 0
Synch break割込み禁止
Data 1 受信
Data 1 読出し
RDRF = 1
受信割込み
Synch field受信 *1
Identify field設定:
*1
RDRF = 1
受信割込み
Data N 受信
Data N 読出し
TDR = ID
*1
RDRF = 1
受信割込み
ID field受信 *1
エラーなし?
NO
エラー処理 *2
YES
* 1: エラーが発生した場合, エラー処理を行なってください。
* 2: - FRE, OREが“1”になっていた場合, SCR:CREビットに“1”を書き込んでエラーフラグをクリアしてください。
- ESCR:LBDビットが“1”になっていた場合, LIN-UARTリセットを実行してください。
(注意事項)各処理中で検出されたエラーを適切に処理してください。
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第 16 章 LIN-UART
16.7 LIN-UART の動作説明と LIN-UART 設定手
順例
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■ LIN スレーブデバイス
図 16.7-19 LIN スレーブのフローチャート
スタート
初期設定:
動作モード3を設定
シリアルデータ出力許可
TXE = 1, TIE = 0, RXE = 0, RIE = 1
LIN-UARTと8/16ビット複合タイマとの接続
受信禁止
8/16ビット複合タイマ割込み許可
Synch break割込み許可
(受信)
(送信)
YES
LBD = 1
Synch break割込み
Synch break検出クリア
ESCR:LBD = 0
Synch break割込み禁止
Data field
受信?
RDRF = 1
受信割込み
Data 1 受信
*1
送信data 1設定
TDR = Data 1
送信割込み許可
RDRF = 1
受信割込み
TII0割込み
Data N 受信
TDRE = 1
送信割込み
*1
8/16ビット複合タイマデータ読出し
8/16ビット複合タイマ割込みフラグクリア
TII0割込み
NO
送信data N設定
TDR = Data N
送信割込み禁止
受信禁止
RDRF = 1
受信割込み
8/16ビット複合タイマデータ読出し
ボーレート調整
受信許可
8/16ビット複合タイマ割込みフラグクリア
8/16ビット複合タイマ割込み禁止
Data 1 受信
Data 1 読出し
RDRF = 1
受信割込み
RDRF = 1
受信割込み
Identify field受信*1
スリープモード?
*1
Data N 受信
Data N 読出し
受信禁止
*1
NO
YES
エラーなし?
NO
エラー処理
*2
YES
ウェイクアップ
受信?
NO
YES
ウェイクアップ
送信?
NO
YES
ウェイクアップコード送信
* 1: エラーが発生した場合, エラー処理を行なってください。
* 2: - FRE, OREが“1”になっていた場合, SCR:CREビットに“1”を書き込んでエラーフラグをクリアしてください。
- ESCR:LBDビットが“1”になっていた場合, LIN-UARTリセットを実行してください。
(注意事項)各処理中で検出されたエラーを適切に処理してください。
360
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16.8
第 16 章 LIN-UART
16.8 LIN-UART 使用上の注意
LIN-UART 使用上の注意
LIN-UART を使用する場合の注意点を示します。
■ LIN-UART 使用上の注意
● 動作の許可
LIN-UART には , それぞれ送信と受信を許可するための TXE ビットと RXE ビットが ,
LIN-UART シリアル制御レジスタ (SCR) にあります。デフォルト ( 初期値 ) では , 送受
信ともに禁止されているため , 転送開始前には動作を許可する必要があります。また ,
必要に応じて動作禁止にして送受信を中止することもできます。
● 通信モードの設定
通信モードの設定は , LIN-UART の動作停止中にしてください。送信または受信中に通
信モードを設定した場合は, モード設定時に送受信中であったデータは保証されません。
● 送信割込み許可のタイミング
送信データエンプティフラグビット (SSR:TDRE) はデフォルト ( 初期 ) 値が "1"( 送信
データなし , 送信データ書込み許可 ) であるため , 送信割込み要求が許可 (SSR:TIE=1)
されると , 直ちに送信割込み要求が発生します。送信割込み要求が発生するのを防ぐた
め , 送信データ設定後には必ず TIE フラグビットを "1" に設定してください。
● 動作設定の変更
サンプリングクロックエッジ選択ビット (ESCR:SCES) が "0" のときに , 以下のビット
を変更する場合 , 送受信を禁止にしてビットを変更し , 変更後に LIN-UART のソフト
ウェアリセットを実行してください。
• シリアル制御レジスタ (SCR)
パリティ許可ビット (PEN), ストップビット長選択ビット (SBL), データ長選択ビッ
ト (CL)
• シリアルモードレジスタ (SMR)
動作モード選択ビット (MD1, MD0)
• 拡張ステータス制御レジスタ (ESCR)
連続クロック出力許可ビット (CCO)
• 拡張通信制御レジスタ (ECCR)
シリアルクロック送信側 / 受信側選択ビット (MS), シリアルクロック遅延許可ビッ
ト (SCDE), スタート / ストップ許可ビット (SSM)
LIN-UART のソフトウェアリセット (SMR:UPCL=1) は , シリアルモードレジスタ (SMR)
の設定を変更した後 , 再度レジスタにアクセスして行ってください。
この順番で動作設定の変更が行なわれなかった場合は , 正しい動作が保証されません。
LIN break field の送信ビット長は可変ですが , 検出は 11 ビット長固定になっています。
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第 16 章 LIN-UART
16.8 LIN-UART 使用上の注意
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● サンプリングクロックエッジ選択ビット (ESCR:SCES) の変更
SCES ビットに "1" を設定している場合 , ソフトウェアリセットは禁止です。
• SCES ビットを "0" から "1" に変更する場合
送受信を禁止し , ソフトウェアリセットを実行した (SCR:UPCL=1) 後 , SCES ビット
を "1" に変更してください。
• SCES ビットを "1" から "0" に変更する場合
送受信を禁止し , SCES ビットを "0" に変更した後 , ソフトウェアリセットを実行し
てください (SCR:UPCL=1)。
● LIN 機能の使用
LIN 機能は動作モード 3 で使用可能です。このモードでは , 通信フォーマットは 8 ビッ
トデータ , パリティなし , 1 ストップビット , LSB ファーストに固定されます。
LIN synch break の送信ビット長は可変ですが , 検出ではビット長は 11 ビット固定とな
ります。
● LIN スレーブ設定
LIN スレーブを開始するときは , LIN synch break の最小 13 ビット長を確実に検出する
ために , 必ず最初の LIN synch break を受信する前にボーレートを設定してください。
● バスアイドル機能
バスアイドル機能は , 同期モード ( 動作モード 2) では使用できません。
● AD ビット (LIN-UART シリアル制御レジスタ (SCR): アドレス / データ形式選択ビット )
AD ビットを使用する際には下記の点に注意してください。
AD ビットに書き込まれた値により , アドレス / データのどちらを送信するかが選択さ
れます。AD ビットを読み出すと , 最後に受信した AD ビットの値が読み出されます。
マイクロコントローラの内部では , 受信した AD ビット値と送信した AD ビット値が個
別のレジスタに保存されます。
リードモディファイライト (RMW) 系命令を使用した場合は , 送信した AD ビット値が
読み出されます。このため , SCR レジスタのほかのビットにビットアクセスした場合 ,
AD ビットに誤った値が書き込まれることがあります。
上記の理由により , AD ビットの設定は送信前の SCR レジスタへの最後のアクセス時
に行う必要があります。SCR レジスタへの値の書込み時には常にバイトアクセスする
ことで , 上記の問題を防ぐことができます。
● LIN-UART ソフトウェアリセット
LIN-UART シリアル制御レジスタ (SCR) の TXE ビットが "0" のときに , LIN-UART ソ
フトウェアリセット (SMR:UPCL ＝ 1) を実行してください。
362
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第 16 章 LIN-UART
16.8 LIN-UART 使用上の注意
● Synch Break 検出
動作モード 3(LIN モード ) 時に , シリアル入力が 11 ビット幅以上で "L" になると , 拡張
ステータス制御レジスタ (ESCR) の LBD ビットが "1" になり (synch break 検出 ), LINUART は synch field 待ちとなります。このため , synch break 以外のところでシリアル入
力が 11 ビット以上 "0" になった場合 , LIN-UART は synch break が入力されたものと認
識 (LBD ＝ 1) し , synch field 待ちとなります。
この場合 , LIN-UART リセット (SMR:UPCL = 1) を実行してください。
● フレーミングエラー対処方法
フレーミングエラーが起こり ( ストップビット：SIN = 0), 次のスタートビット (SIN = 0)
がすぐ後に続く場合,そのスタートビットの立下りエッジの有無にかかわらずスタート
ビットと認識し , 受信が開始されます。これはデータストリームに同期した状態で次に
フレーミングエラーが検出されることにより , シリアルデータ入力 (SIN) が "L" の状態
が続いていることを検出するのに使用されます ( 図 16.8-1 上 )。この動作が必要ない場
合は , フレーミングエラー後 , 一時的に受信を禁止してください (RXE=1 → 0 → 1)。こ
れにより , シリアルデータ入力 (SIN) の立下りエッジが検出され , 受信サンプリングポ
イントで"L"を検出するとスタートビットと認識し,受信が開始されます(図 16.8-1下)。
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363
第 16 章 LIN-UART
16.8 LIN-UART 使用上の注意
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図 16.8-1 UART ドミナントバス動作
受信が常に許可される場合(RXE = 1)
SIN
FRE
CRE
フレーミング
エラー発生
エラー
クリア
立下りエッジの有無に
かかわらず受信を継続
次のフレーミン
グエラー
立下りエッジが次の
スタートビットエッジ
受信が一時的に禁止される場合(RXE = 1→0→1）
SIN
FRE
CRE
RXE
受信リセット：
エラークリア
フレーミングエラー
発生
立下りエッジの有無に
かかわらず受信を継続
364
立下りエッジが次の
スタートビットエッジ
立下りエッジまで待機
エラーは発生
しない
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第 16 章 LIN-UART
16.9 LIN-UART の設定例
MB95560H/570H/580H シリーズ
16.9
LIN-UART の設定例
LIN-UART の設定例を示します。
■ 設定方法の例
● 動作モードの選択方法
動作モード選択ビット (SMR:MD[1:0]) で行います。
動作モード
動作モード選択ビット (MD[1:0])
モード 0
非同期 ( ノーマルモード )
"00B" に設定
モード 1
非同期 ( マルチプロセッサモード )
"01B" に設定
モード 2
同期 ( ノーマルモード )
"10B" に設定
モード 3
非同期 (LIN モード )
"11B" に設定
● 動作クロックの種類と動作クロックの選択方法
外部クロック選択ビット (SMR:EXT) で行います。
クロック入力
外部クロック選択ビット (EXT)
専用ボーレートジェネレータを選択するには
"0" に設定
外部クロックを選択するには
"1" に設定
● SCK 端子 , SIN 端子 , SOT 端子の制御方法
下記の設定で行います。
動作
LIN-UART
SCK 端子を入力端子として設定するには
DDR0:P02 = 0
SMR:SCKE = 0
SCK 端子を出力端子として設定するには
SMR:SCKE = 1
SIN 端子を使用するには
DDR0:P04 = 0
SOT 端子を使用するには
SMR:SOE = 1
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365
第 16 章 LIN-UART
16.9 LIN-UART の設定例
MB95560H/570H/580H シリーズ
● LIN-UART 動作の許可 / 禁止方法
受信動作許可ビット (SCR:RXE) で行います。
動作
受信動作許可ビット (RXE)
受信を禁止するには
"0" に設定
受信を許可するには
"1" に設定
送信動作制御ビット (SCR:TXE) で行います。
動作
送信動作制御ビット (TXE)
送信を禁止するには
"0" に設定
送信を許可するには
"1" に設定
● LIN-UART のシリアルクロックとして外部クロックを使用する方法
1 対 1 外部クロック入力許可ビット (SMR:OTO) で行います。
動作
1 対 1 外部クロック入力許可ビット (OTO)
外部クロックを許可するには
"1" に設定
● リロードカウンタの再スタート方法
リロードカウンタ再スタートビット (SMR:REST) で行います。
動作
リロードカウンタ再スタートビット (REST)
リロードカウンタを再スタートするには
"1" に設定
● LIN-UART のリセット方法
LIN-UART プログラマブルクリアビット (SMR:UPCL) で行います。
動作
LIN-UART プログラマブルクリアビット (UPCL)
ソフトウェアリセットにより LIN-UART
をリセットするには
"1" に設定
● パリティの設定方法
パリティ許可ビット (SCR:PEN) と , パリティ選択ビット (SCR:P) で行います。
366
動作
パリティ制御 (PEN)
パリティ極性 (P)
パリティなしにするには
"0" に設定
-
偶数パリティを使用するには
"1" に設定
"0" に設定
奇数パリティを使用するには
"1" に設定
"1" に設定
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第 16 章 LIN-UART
16.9 LIN-UART の設定例
MB95560H/570H/580H シリーズ
● データ長の設定方法
データ長選択ビット (SCR:CL) で行います。
動作
データ長選択ビット (CL)
ビット長を 7 ビットにするには
"0" に設定
ビット長を 8 ビットにするには
"1" に設定
● ストップビット長の選択方法
ストップビット長選択ビット (SCR:SBL) で行います。
動作
ストップビット長選択ビット (SBL)
ストップビット長を 1 ビットにするには
"0" に設定
ストップビット長を 2 ビットにするには
"1" に設定
● エラーフラグのクリア方法
受信エラーフラグクリアビット (SCR:CRE) で行います。
動作
受信エラーフラグクリアビット (CRE)
エラーフラグ (PE, ORE, FRE) をクリアするには
"1" に設定
● 転送方向の設定方法
転送方向選択ビット (SSR:BDS) で行います。
転送方向はどの動作モードでも, LSBファーストとMSBファーストの選択が可能です。
動作
転送方向選択ビット (BDS)
LSB ファーストを選択するには
( 最下位ビットから転送 )
"0" に設定
MSB ファーストを選択するには
( 最上位ビットから転送 )
"1" に設定
● 受信完了フラグのクリア方法
下記の設定で行います。
動作
方法
受信完了フラグをクリアするには
RDR レジスタを読み出す
RDR レジスタが読み出されると , 受信が開始します。
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367
第 16 章 LIN-UART
16.9 LIN-UART の設定例
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● 送信バッファエンプティフラグのクリア方法
下記の設定で行います。
動作
方法
送信バッファエンプティフラグをクリアするには
TDR レジスタにデータを書き込む
TDR レジスタにデータが書き込まれると , 送信が開始します。
● データ形式 ( アドレス / データ ) の選択方法 ( モード 1 のみ )
アドレス / データ形式選択ビット (SCR:AD) で行います。
動作
アドレス / データ形式選択ビット (AD)
データフレームを選択するには
"0" に設定
アドレスフレームを選択するには
"1" に設定
この設定は , 送信においてのみ有効です。受信では AD ビットは無視されます。
● ボーレートの設定方法
「16.6 LIN-UART のボーレート」を参照してください。
● 割込み関連レジスタ
割込みレベルは , 下表に示す割込みレベル設定レジスタで設定します。
368
割込みレベル設定レジスタ
割込みベクタ
受信
割込みレベル設定レジスタ (ILR1)
アドレス : 0007AH
#7
アドレス : 0FFECH
送信
割込みレベル設定レジスタ (ILR2)
アドレス : 0007BH
#8
アドレス : 0FFEAH
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第 16 章 LIN-UART
16.9 LIN-UART の設定例
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● 割込みの許可 / 禁止 / クリア方法
割込み要求許可フラグ , 割込み要求フラグ
割込み要求許可ビット (SSR:RIE), (SSR:TIE) を使用して , それぞれ受信 / 送信割込みを
許可します。
UART 受信
UART 送信
受信割込み許可ビット (RIE)
送信割込み許可ビット (TIE)
動作
割込み要求を禁止するには
"0" に設定
割込み要求を許可するには
"1" に設定
割込み要求をクリアするには , 下記の設定で行います。
動作
UART 受信
割込み要求を
クリアするには
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UART 送信
受信データレジスタフルフラグビット
(RDRF) は , LIN-UART シリアル入力レジ
スタ (RDR) を読み出すことによりクリア
されます。
送信データレジスタエンプ
ティフラグビット (TDRE)
は , LIN-UART シリアル出力
データレジスタ (TDR) に
エラーフラグ (PE, ORE, FRE) は , エラーフ データを書き込むことによ
ラグクリアビット (CRE) を "1" に設定する り , "0" に設定されます。
ことにより , "0" になります。
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369
第 16 章 LIN-UART
16.9 LIN-UART の設定例
370
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第 17 章
8/10 ビット A/D コンバータ
8/10 ビット A/D コンバータの機能と動作について
説明します。
17.1 8/10 ビット A/D コンバータの概要
17.2 8/10 ビット A/D コンバータの構成
17.3 8/10 ビット A/D コンバータの端子
17.4 8/10 ビット A/D コンバータのレジスタ
17.5 8/10 ビット A/D コンバータの割込み
17.6 8/10 ビット A/D コンバータの動作説明と設定手順例
17.7 8/10 ビット A/D コンバータ使用上の注意
17.8 8/10 ビット A/D コンバータの設定例
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371
第 17 章 8/10 ビット A/D コンバータ
17.1 8/10 ビット A/D コンバータの概要
17.1
MB95560H/570H/580H シリーズ
8/10 ビット A/D コンバータの概要
8/10 ビット A/D コンバータは , 10 ビット逐次比較型の 8/10 ビット A/D コンバータ
です。複数のアナログ入力端子から 1 つの入力信号を選択し , ソフトウェアと内部
クロックによって起動できます。
■ A/D 変換機能
A/D コンバータは , アナログ入力端子から入力されたアナログ電圧 ( 入力電圧 ) を ,
8/10 ビットのデジタル値に変換します。
• 入力信号は , 複数のアナログ入力端子から選択できます。
• 変換速度は , プログラマブルで設定可能です ( 動作電圧と周波数によって選択可能
です )。
• A/D 変換が完了すると割込みが発生します。
• 変換完了は , ADC1 レジスタの ADI ビットで確認できます。
A/D 変換機能を起動するには , 以下のいずれかの方法を使用します。
• ADC1 レジスタの AD ビットによる起動
• 8/16 ビット複合タイマ出力 TO00 による連続起動
372
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第 17 章 8/10 ビット A/D コンバータ
17.2 8/10 ビット A/D コンバータの構成
MB95560H/570H/580H シリーズ
17.2
8/10 ビット A/D コンバータの構成
8/10 ビット A/D コンバータは , 以下のブロックで構成されています。
• クロックセレクタ (A/D 変換起動用入力クロックセレクタ )
• アナログチャネルセレクタ
• サンプルアンドホールド回路
• 制御回路
• 8/10 ビット A/D コンバータデータレジスタ (ADDH, ADDL)
• 8/10 ビット A/D コンバータ制御レジスタ 1 (ADC1)
• 8/10 ビット A/D コンバータ制御レジスタ 2 (ADC2)
■ 8/10 ビット A/D コンバータのブロックダイヤグラム
図 17.2-1 に , 8/10 ビット A/D コンバータのブロックダイヤグラムを示します。
図 17.2-1 8/10 ビット A/D コンバータのブロックダイヤグラム
8/10ビットA/Dコンバータ制御レジスタ2 (ADC2)
AD8
8/16ビット複合タイマ
出力端子 (TO00)
TIM0
ADCK
ADIE
EXT
CKDIV1 CKDIV0
起動信号
セレクタ
アナログ
チャネル
セレクタ
サンプルアンド
ホールド回路
内部データバス
AN00～AN05
TIM1
制御回路
8/10ビットA/Dコンバータデータ
レジスタ(ADDH, ADDL)
ANS3
ANS2
ANS1
ANS0
ADI
ADMV
予約
AD
8/10ビットA/Dコンバータ制御レジスタ1 (ADC1)
IRQ
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373
第 17 章 8/10 ビット A/D コンバータ
17.2 8/10 ビット A/D コンバータの構成
MB95560H/570H/580H シリーズ
● クロックセレクタ
このセレクタは , 連続起動を許可 (ADC2:EXT=1) した状態で , A/D 変換クロックを選択
します。
● アナログチャネルセレクタ
このセレクタは , 複数のアナログ入力端子から入力チャネルを選択する回路です。
● サンプルアンドホールド回路
アナログチャネルセレクタで選択された入力電圧を保持する回路です。この回路は , A/D
変換を起動した直後の入力電圧をサンプルホールドすることにより , A/D 変換中 ( 比
較中 ) の入力電圧の変動の影響を受けずに変換できます。
● 制御回路
A/D 変換機能では , コンパレータからの電圧比較信号を基に , 10 ビットの A/D データ
レジスタの値を , 最上位ビット (MSB) から最下位ビット (LSB) に向かって順に決定し
ます。A/D 変換が完了すると , A/D 変換機能は割込み要求フラグビット (ADC1:ADI) を
"1" に設定します。
● 8/10 ビット A/D コンバータデータレジスタ (ADDH/ADDL)
10 ビットの A/D データの上位 2 ビットが ADDH レジスタに , 下位 8 ビットが ADDL レ
ジスタに格納されます。
AD 変換精度ビット (ADC2:AD8) を "1" にすると , AD 変換精度は 8 ビット精度となり ,
ADDL レジスタに 10 ビット A/D データの上位 8 ビットが格納されます。
● 8/10 ビット A/D コンバータ制御レジスタ 1 (ADC1)
A/D コンバータの各機能の許可と禁止 , アナログ入力端子の選択 , ステータスの確認を
行うためのレジスタです。
● 8/10 ビット A/D コンバータ制御レジスタ 2 (ADC2)
入力クロックの選択 , 割込みの許可と禁止 , A/D コンバータの各機能の制御を行うため
のレジスタです。
■ 入力クロック
8/10 ビット A/D コンバータは , プリスケーラからの出力クロックを入力クロック ( 動
作クロック ) として使用します。
374
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17.3
第 17 章 8/10 ビット A/D コンバータ
17.3 8/10 ビット A/D コンバータの端子
8/10 ビット A/D コンバータの端子
8/10 ビット A/D コンバータの端子について説明します。
■ 8/10 ビット A/D コンバータの端子
MB95560H シリーズは , アナログ入力端子を 6 チャネル搭載しています
アナログ入力端子は , 汎用入出力ポートとしても使用されます。
● AN05 端子～ AN00 端子
AN05 ～ AN00: A/D 変換機能を使用する場合は , これらの端子に変換したいアナログ
電圧を入力します。AN05 ～ AN00 の端子をアナログ入力端子として
使用するには , 対象の端子に対応するポート方向レジスタ (DDR) の端
子ビットに"0"を, アナログ入力端子選択ビット(ADC1:ANS0～ANS3)
にその端子を代表する値を書き込んでください。アナログ入力端子と
して使用されていない端子は , 8/10 ビット A/D コンバータが使用され
ている場合も汎用入出力ポートとして使用できます。
MB95570H シリーズは , アナログ入力端子を 2 チャネル搭載しています。
アナログ入力端子は , 汎用入出力ポートとしても使用されます。
● AN05 端子 , AN04 端子
AN05, AN04:
A/D 変換機能を使用する場合は , これらの端子に変換したいアナログ
電圧を入力します。AN05, AN04 の端子をアナログ入力端子として使
用するには , 対象の端子に対応するポート方向レジスタ (DDR) の端子
ビットに "0" を , アナログ入力端子選択ビット (ADC1:ANS0 ～ ANS3)
にその端子を代表する値を書き込んでください。アナログ入力端子と
して使用されていない端子は , 8/10 ビット A/D コンバータが使用され
ている場合も汎用入出力ポートとして使用できます。
MB95580H シリーズは , アナログ入力端子を 5 チャネル搭載しています。
アナログ入力端子は , 汎用入出力ポートとしても使用されます。
● AN05 端子～ AN01 端子
AN05 ～ AN01: A/D 変換機能を使用する場合は , これらの端子に変換したいアナログ
電圧を入力します。AN05 ～ AN01 の端子をアナログ入力端子として
使用するには , 対象の端子に対応するポート方向レジスタ (DDR) の端
子ビットに"0"を, アナログ入力端子選択ビット(ADC1:ANS0～ANS3)
にその端子を代表する値を書き込んでください。アナログ入力端子と
して使用されていない端子は , 8/10 ビット A/D コンバータが使用され
ている場合も汎用入出力ポートとして使用できます。
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375
第 17 章 8/10 ビット A/D コンバータ
17.3 8/10 ビット A/D コンバータの端子
MB95560H/570H/580H シリーズ
■ 8/10 ビット A/D コンバータの端子のブロックダイヤグラム
図 17.3-1 AN00 および AN01 のブロックダイヤグラム
A/Dアナログ入力
プルアップ
0
1
PDRリード
端子
PDR
PDRライト
ビット操作命令を実行するとき
DDRリード
内部バス
DDR
DDRライト
ストップ, 時計(SPL = 1)
PULリード
PUL
PULライト
AIDRリード
AIDR
AIDRライト
図 17.3-2 AN02, AN03 および AN05 のブロックダイヤグラム
A/Dアナログ入力
周辺機能入力
周辺機能入力許可(INT02, INT03, INT05)
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDRリード
1
PDR
端子
0
PDRライト
ビット操作命令を実行するとき
内部バス
DDRリード
DDR
DDRライト
ストップ, 時計(SPL = 1)
PULリード
PUL
PULライト
AIDRリード
AIDR
AIDRライト
376
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第 17 章 8/10 ビット A/D コンバータ
17.3 8/10 ビット A/D コンバータの端子
MB95560H/570H/580H シリーズ
図 17.3-3 AN04 のブロックダイヤグラム
A/D アナログ入力
周辺機能入力
周辺機能入力許可 (INT04)
ヒステリシス
0
プルアップ
1
PDR リード
端子
PDR
PDR ライト
ビット操作命令を実行するとき
内部バス
DDR リード
DDR
DDR ライト
ストップ, 時計 (SPL = 1)
PUL リード
PUL
PUL ライト
AIDR リード
AIDR
AIDR ライト
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377
第 17 章 8/10 ビット A/D コンバータ
17.4 8/10 ビット A/D コンバータのレジスタ
17.4
MB95560H/570H/580H シリーズ
8/10 ビット A/D コンバータのレジスタ
8/10 ビット A/D コンバータには , A/D コンバータ制御レジスタ 1 (ADC1), A/D コン
バータ制御レジスタ 2 (ADC2), A/D コンバータデータレジスタ上位 (ADDH), A/D コ
ンバータデータレジスタ下位 (ADDL) の 4 つのレジスタがあります。
■ 8/10 ビット A/D コンバータのレジスタ
図 17.4-1 に , 8/10 ビット A/D コンバータのレジスタを示します。
図 17.4-1 8/10 ビット A/D コンバータのレジスタ
8/10 ビット A/D コンバータ制御レジスタ 1 (ADC1)
bit7
bit6
bit5
bit4
アドレス
006CH
ANS3 ANS2 ANS1 ANS0
R/W
R/W
R/W
R/W
R(RM1),W
bit2
ADMV
R/WX
8/10 ビット A/D コンバータ制御レジスタ 2 (ADC2)
bit7
bit6
bit5
bit4
アドレス
006DH
AD8
TIM1
TIM0
ADCK
R/W
R/W
R/W
R/W
bit3
ADIE
R/W
bit2
EXT
R/W
bit3
ADI
bit1
予約
R/W0
bit0
AD
R0,W
初期値
00000000B
bit1
bit0
初期値
CKDIV1 CKDIV0 00000000B
R/W
R/W
8/10 ビット A/D コンバータデータレジスタ上位 (ADDH)
bit7
bit6
bit5
bit4
bit3
bit2
アドレス
006EH
R0/WX R0/WX R0/WX R0/WX R0/WX R0/WX
bit1
SAR9
R/WX
bit0
SAR8
R/WX
初期値
00000000B
8/10 ビット A/D コンバータデータレジスタ下位 (ADDL)
bit7
bit6
bit5
bit4
bit3
アドレス
006FH
SAR7 SAR6 SAR5 SAR4 SAR3
R/WX R/WX R/WX R/WX R/WX
bit1
SAR1
R/WX
bit0
SAR0
R/WX
初期値
00000000B
R/W
R(RM1),W
R/WX
R/W0
R0,W
R0/WX
-
378
bit2
SAR2
R/WX
: リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
: リード / ライト可能 ( 読出し値は書込み値と異なります。リードモディファイライト
(RMW) 系命令では , "1" が読み出されます。)
: リードオンリ ( 読出し可能。このビットに値を書き込んでも動作に影響はありません。)
: 書込み値は "0" です。読出し値は書込み値と同じとなります。
: ライトオンリ ( 書込み可能。読出し値は "0" です。)
: 読出し値は常に "0" です。このビットに値を書き込んでも動作に影響はありません。
: 未定義ビット
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17.4.1
第 17 章 8/10 ビット A/D コンバータ
17.4 8/10 ビット A/D コンバータのレジスタ
8/10 ビット A/D コンバータ制御レジスタ 1 (ADC1)
8/10 ビット A/D コンバータ制御レジスタ 1 (ADC1) は , 8/10 ビット A/D コンバータ
の各機能の許可 / 禁止 , アナログ入力端子の選択 , およびコンバータの状態の確認を
行うためのレジスタです。
■ 8/10 ビット A/D コンバータ制御レジスタ 1 (ADC1)
図 17.4-2 8/10 ビット A/D コンバータ制御レジスタ 1 (ADC1)
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
006CH
ANS3
ANS2
ANS1
ANS0
ADI
ADMV
予約
AD
00000000B
R/W
R/W
R/W
R/W R(RM1),W R/WX
R/W
R0,W
AD
0
1
A/D 変換起動ビット
A/D 変換起動しない
A/D 変換起動する
予約
0
予約ビット
必ず"0"に設定してください。
ADMV
0
1
変換中フラグビット
変換中ではない
変換中
ADI
割込み要求フラグビット
読出し時
書込み時
0
変換未終了
このビットをクリアする
1
変換終了
"1"を書き込んでも ADI とほかの
ビットに影響はありません。
ANS3
0
0
0
0
0
0
ANS2
0
0
0
0
1
1
ANS1
0
0
1
1
0
0
ANS0
0
1
0
1
0
1
アナログ入力端子選択ビット
AN00端子
AN01端子
AN02端子
AN03端子
AN04端子
AN05端子
: リード/ライト可能 (読出し値は書込み値と同じとなります。)
R/W
R(RM1),W : リード/ライト可能 (読出し値は書込み値と異なります。リードモディファイライト (RMW) 系
命令では，"1"が読み出されます。)
R/WX
R/W0
R0,W
:
:
:
:
リードオンリ (読出し可能。このビットに値を書き込んでも動作に影響はありません。)
読出し値は"1"です。読出し値は書込み値と同じとなります。
ライトオンリ (書込み可能。読出し値は"0"です。)
初期値
アナログ入力端子選択ビット (ANS3 ～ ANS0) で MB95570H/580H シリーズで使用不可
能な端子を選択しないでください。
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379
第 17 章 8/10 ビット A/D コンバータ
17.4 8/10 ビット A/D コンバータのレジスタ
表 17.4-1
MB95560H/570H/580H シリーズ
8/10 ビット A/D コンバータ制御レジスタ 1 (ADC1) の各ビットの機能
ビット名
機能
ANS3, ANS2,
ANS1, ANS0:
アナログ入力端子選
択ビット
これらのビットは , AN00 ～ AN05 から使用されるアナログ入力端子を選択しま
す。
アナログ入力端子の数は 3 つのシリーズで異なります。
ソフトウェアにより A/D 変換が起動 (AD = 1) された場合は (ADC2:EXT = 0), これ
らのビットを同時に変更できます。
( 注意事項 ) ADMV ビットが "1" の場合は , これらのビットを変更しないでくだ
さい。
アナログ入力端子として使わない端子は , 汎用ポートとして使用で
きます。
bit3
ADI:
割込み要求フラグ
ビット
このビットは , A/D 変換の完了を検出します。
• A/D 変換機能を使用している場合 , このビットは A/D 変換の完了直後に "1" に
設定されます。
• このビットと割込み要求許可ビット (ADC2:ADIE) が "1" になったとき , 割込み
要求が出力されます。
• "0" を書き込むと , このビットはクリアされます。"1" を書き込んでもこのビッ
トは変化せず , 他のビットにも影響はありません。
• リードモディファイライト (RMW) 系命令によりこのビットを読み出すと , "1"
が読み出されます。
bit2
ADMV:
変換中フラグビット
このビットは , A/D 変換実行中であることを示します。
A/D 変換中 , このビットの値は "1" となります。
このビットは読出し専用です。このビットに値を書き込んでも動作に影響はあり
ません。
bit1
予約ビット
このビットは必ず "0" に設定してください。
AD:
A/D 変換起動ビット
このビットは , ソフトウェアにより A/D 変換機能を起動します。
このビットを "1" に設定すると , A/D 変換機能が起動します。
( 注意事項 ) このビットに "0" を書き込んでも , A/D 変換機能の動作を停止させ
ることはできません。読出し値は常に "0" となります。
EXT = 1 のとき , このビットによる A/D 変換の起動は禁止されま
す。
EXT = 0 の状態で , A/D 変換実行中にこのビットに "1" を書き込む
と , A/D 変換は再起動します。
bit7
～
bit4
bit0
380
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MB95560H/570H/580H シリーズ
第 17 章 8/10 ビット A/D コンバータ
17.4 8/10 ビット A/D コンバータのレジスタ
8/10 ビット A/D コンバータ制御レジスタ 2 (ADC2)
17.4.2
8/10 ビット A/D コンバータ制御レジスタ 2 (ADC2) は , 8/10 ビット A/D コンバータ
の各機能の制御 , 入力クロックの選択 , および割込みの許可 / 禁止を行うためのレジ
スタです。
■ 8/10 ビット A/D コンバータ制御レジスタ 2 (ADC2)
図 17.4-3 8/10 ビット A/D コンバータ制御レジスタ 2 (ADC2)
アドレス
bit7
bit6
bit5
006DH
AD8
TIM1
TIM0
R/W
R/W
R/W
bit4
bit3
ADCK ADIE
R/W
R/W
CKDIV1 CKDIV0
0
0
1
1
EXT
0
1
0
1
0
1
bit2
bit1
bit0
EXT CKDIV1 CKDIV0
R/W
R/W
初期値
00000000B
R/W
クロック (CKIN) 選択ビット
1×MCLK
1/2×MCLK
1/4×MCLK
1/8×MCLK
連続起動許可ビット
ADC1 レジスタの AD ビットでの起動
ADC2 レジスタの ADCK ビットで選択されたクロックで連続起動
割込み要求許可ビット
割込み要求出力の禁止
割込み要求出力の許可
ADIE
0
1
ADCK
外部起動信号選択ビット
0
外部起動信号を使用しません
1
8/16 ビット複合タイマ出力端子 (TO00) による起動
TIM1
0
0
1
1
AD8
0
1
MCLK
R/W
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TIM0
0
1
0
1
サンプリング時間選択ビット
CKIN×4
CKIN×7
CKIN×10
CKIN×16
精度選択ビット
10 ビット精度
8 ビット精度
: マシンクロック
: リード/ライト可能 (読出し値は書込み値と同じとなります。)
: 初期値
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381
第 17 章 8/10 ビット A/D コンバータ
17.4 8/10 ビット A/D コンバータのレジスタ
表 17.4-2
8/10 ビット A/D コンバータ制御レジスタ 2 (ADC2) の各ビットの機能
ビット名
bit7
bit6,
bit5
bit4
bit3
bit2
bit1,
bit0
382
MB95560H/570H/580H シリーズ
機能
AD8:
精度選択ビット
このビットは , A/D 変換の分解能を選択します。
"0" を書き込んだ場合 : 10 ビット精度が選択されます。
"1" を書き込んだ場合 : 8 ビット精度が選択されます。ADDL レジスタを読み出
すことにより , 8 ビットデータを取得できます。
( 注意事項 ) 選択された分解能によって , 使用するデータビットが異なります。
このビットの変更は , A/D コンバータの動作が停止した後で行って
ください。
TIM1, TIM0:
サンプリング時間選
択ビット
これらのビットは , サンプリング時間を設定します。
• 動作条件 ( 電圧と周波数 ) に従ってサンプリング時間を変更してください。
• CKIN の値はクロック選択ビット (ADC2:CKDIV1, CKDIV0) によって決まりま
す。
( 注意事項 ) これらのビットの変更は , A/D コンバータの動作が停止していると
きにのみ行ってください。
ADCK:
外部起動信号選択
ビット
ADIE:
割込み要求許可
ビット
EXT:
連続起動許可ビット
CKDIV1, CKDIV0:
クロック選択ビット
このビットは , 外部起動時の起動信号を選択します (ADC2:EXT = 1)。
このビットは , 割込みコントローラへの割込みの出力を許可または禁止します。
• このビットと割込み要求フラグビット (ADC1:ADI) が "1" のとき , 割込み要求が
出力されます。
このビットは , A/D 変換機能の起動をソフトウェアで行うか , 入力クロックの立上
り検出で連続的に行うかを選択します。
これらのビットは , A/D 変換に使用するクロックを選択します。入力クロックは
プリスケーラにより生成されます。詳細については , 「第 6 章 クロック制御部」
を参照してください。
• サンプリング時間は , これらのビットで選択されたクロックによって異なりま
す。
• 動作条件 ( 電圧と周波数 ) に従って , これらのビットを変更してください。
( 注意事項 ) これらのビットの変更は , A/D コンバータの動作が停止していると
きにのみ行ってください。
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第 17 章 8/10 ビット A/D コンバータ
17.4 8/10 ビット A/D コンバータのレジスタ
MB95560H/570H/580H シリーズ
8/10 ビット A/D コンバータデータレジスタ上位 / 下位
(ADDH, ADDL)
17.4.3
8/10 ビット A/D コンバータデータレジスタ上位 / 下位 (ADDH, ADDL) は , 10 ビット
A/D 変換中に , 10 ビット A/D 変換結果を格納します。
10 ビットデータの上位 2 ビットが ADDH レジスタに , 下位 8 ビットが ADDL レジ
スタに格納されます。
■ 8/10 ビット A/D コンバータデータレジスタ上位 / 下位 (ADDH, ADDL)
図 17.4-4 8/10 ビット A/D コンバータデータレジスタ上位 / 下位 (ADDH, ADDL)
ADDH
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
アドレス
006EH
-
-
-
-
-
-
SAR9
SAR8
R0/WX R0/WX R0/WX R0/WX R0/WX R0/WX R/WX
R/WX
ADDL
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
アドレス
006FH
SAR7
SAR6
SAR5
SAR4
SAR3
SAR2
SAR1
SAR0
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R0/WX
-
初期値
00000000B
初期値
00000000B
：リードオンリ ( 読出し可能。このビットに値を書き込んでも動作に影響はありません。
)
：読出し値は常に "0" です。このビットに値を書き込んでも動作に影響はありません。
：未定義ビット
10 ビットの A/D データのうち , 上位 2 ビットが ADDH レジスタの bit1 と bit0 に対応し ,
下位 8 ビットが ADDL レジスタの bit7 ～ bit0 に対応します。
ADC2 レジスタの AD8 ビットに "1" が設定されている場合は , 8 ビット精度が選択され
ます。ADDL レジスタを読み出すことにより , 8 ビットデータを取得できます。
これらのレジスタは読出し専用です。データを書き込んでも動作に影響はありません。
8 ビット精度が選択された A/D 変換では , ADDH レジスタの SAR8 と SAR9 は "0" にな
ります。
● A/D 変換機能
A/D 変換を起動すると , レジスタ設定による変換時間の経過後に変換結果が確定し ,
ADDH レジスタと ADDL のレジスタとに格納されます。A/D 変換完了後 , 次の A/D 変
換が完了する前に , A/D データレジスタ ( 変換結果 ) を読み出し , ADC1 レジスタの割
込み要求フラグビット (ADI) をクリアしてください。A/D 変換中 , ADDH と ADDL と
のレジスタの値は , 前回の A/D 変換結果となります。
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383
第 17 章 8/10 ビット A/D コンバータ
17.5 8/10 ビット A/D コンバータの割込み
17.5
MB95560H/570H/580H シリーズ
8/10 ビット A/D コンバータの割込み
8/10 ビット A/D コンバータの割込み要因としては A/D 変換機能動作時の変換終了が
あります。
■ 8/10 ビット A/D コンバータ動作中の割込み
A/D 変換が完了すると , 割込み要求フラグビット (ADC1:ADI) が "1" になります。この
とき割込み要求許可ビットが許可になっていると (ADC2:ADIE = 1), 割込みコントロー
ラへの割込み要求が発生します。割込み要求をクリアするには , 割込み処理ルーチンな
どで ADI ビットに "0" を書き込んでください。
ADIビットは, ADIEビットの値に関係なく, A/D変換が完了すると"1"に設定されます。
割込み要求フラグビット (ADC1:ADI) が "1" で , 割込み要求が許可されている場合
(ADC2:ADIE = 1) は , CPU は割込み処理から復帰することができません。必ず割込み処
理ルーチン内で ADI ビットをクリアしてください。
■ 8/10 ビット A/D コンバータの割込みに関連するレジスタとベクタテーブルの
アドレス
表 17.5-1
8/10 ビット A/D コンバータの割込みに関連するレジスタとベクタテーブルのアドレス
割込み要因
8/10 ビット
A/D コンバータ
割込み要求番号
IRQ18
割込みレベル設定レジスタ
ベクタテーブルのアドレス
レジスタ
設定ビット
上位
下位
ILR4
L18
FFD6H
FFD7H
各周辺機能のそれぞれの割込み要求番号およびベクタテーブルのアドレスについては
「付録 B 割込み要因のテーブル」を参照してください。
384
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MB95560H/570H/580H シリーズ
17.6
第 17 章 8/10 ビット A/D コンバータ
17.6 8/10 ビット A/D コンバータの動作説明と
設定手順例
8/10 ビット A/D コンバータの動作説明と設定手順例
8/10 ビット A/D コンバータは , ADC1 レジスタの EXT ビットによりソフトウェア起
動または連続起動を選択できます。
■ 8/10 ビット A/D コンバータ変換機能の動作
● ソフトウェア起動
ソフトウェアにより A/D 変換機能を起動するには , 図 17.6-1 の設定をしてください。
図 17.6-1 A/D 変換機能 ( ソフトウェア起動 ) の設定
ADC1
bit7
ANS3
bit6
ANS2
bit5
ANS1
bit4
ANS0
bit3
ADI
bit2
ADMV
bit1
予約
0
bit0
AD
1
ADC2
AD8
TIM1
TIM0
ADCK
×
ADIE
EXT
0
CKDIV1 CKDIV0
ADDH
-
-
-
-
-
-
A/D 変換値を保持
A/D 変換値を保持
ADDL
: 使用ビット
× : 未使用ビット
1 : "1" に設定
0 : "0" に設定
A/D 変換機能が起動されると , A/D 変換が開始します。また , 変換中においても A/D 変
換機能を再起動できます。
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385
第 17 章 8/10 ビット A/D コンバータ
17.6 8/10 ビット A/D コンバータの動作説明と
設定手順例
● 連続起動
MB95560H/570H/580H シリーズ
A/D 変換機能を連続起動するには , 図 17.6-2 の設定をしてください。
図 17.6-2 A/D 変換機能 ( 連続起動 ) の設定
ADC1
bit7
ANS3
bit6
ANS2
bit5
ANS1
bit4
ANS0
bit3
ADI
bit2
ADMV
bit1
予約
0
bit0
AD
×
ADC2
AD8
TIM1
TIM0
ADCK
ADIE
EXT
1
CKDIV1 CKDIV0
ADDH
-
-
-
-
-
-
A/D 変換値を保持
A/D 変換値を保持
ADDL
: 使用ビット
× : 未使用ビット
1 : "1" に設定
0 : "0" に設定
連続起動が許可されると, 選択された入力クロックの立上りエッジでA/D変換機能が起
動され , A/D 変換が開始します。連続起動が禁止されると (ADC2:EXT = 0), 連続起動動
作は停止します。
■ A/D 変換機能の動作
8/10 ビット A/D コンバータの動作について説明します。
1) A/D 変換が開始すると , 変換フラグビットが設定され (ADC1:ADMV ＝ 1), 選択され
たアナログ入力端子がサンプルホールド回路に接続されます。
2) アナログ入力端子の電圧をサンプリング期間中にサンプルアンドホールド回路内
のサンプルアンドホールド用コンデンサに取り込みます。この電圧は , A/D 変換が
終了するまで保持されます。
3) サンプルアンドホールド用コンデンサに取り込まれた電圧と , A/D 変換用の基準電
圧をコントロール回路内のコンパレータで最上位ビット (MSB) から最下位ビット
(LSB) まで比較し , 結果を ADDH, ADDL レジスタへ転送します。結果の転送が終わ
ると , 変換中フラグビットがクリア (ADC1:ADMV ＝ 0) され , 割込み要求フラグ
ビットが設定 (ADC1:ADI ＝ 1) されます。
＜注意事項＞
• A/D 変換機能時 , ADDH, ADDL レジスタの内容は A/D 変換終了時に保持されます。し
たがって , A/D 変換中は前回変換した値が読み出されます。
• A/D 変換機能の使用中は , アナログ入力端子 (ADC1:ANS3 ～ ANS0) を変更しないでく
だ さ い。特 に 連 続 起 動 中 は , ア ナ ロ グ 入 力 端 子 を 変 更 す る 前 に 連 続 起 動 を 禁 止
(ADC2:EXT = 0) してください。
• リセットモード , ストップモード , または時計モードを開始すると , A/D コンバータは
停止し , ADMV ビットは "0" にクリアされます。
386
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第 17 章 8/10 ビット A/D コンバータ
17.6 8/10 ビット A/D コンバータの動作説明と
設定手順例
■ 設定手順例
以下に , 8/10 ビット A/D コンバータの設定手順例を示します。
● 初期設定
1) 入力ポート (DDR0) を設定します。
2) 割込みレベル (ILR4) を設定します。
3) A/D 入力を許可します (ADC1:ANS0 ～ ANS3)。
4) サンプリング時間を設定します (ADC2:TIM1, TIM0)。
5) クロックを選択します (ADC2:CKDIV1, CKDIV0)。
6) A/D 変換精度を設定します (ADC2:AD8)。
7) 動作モードを選択します (ADC2:EXT)。
8) 起動トリガを選択します (ADC2:ADCK)。
9) 割込みを許可します (ADC2:ADIE=1)。
10)A/D 変換を起動します (ADC1:AD = 1)。
● 割込み処理
1) 割込み要求フラグをクリアします (ADC1:ADI=0)。
2) 変換値を読み出します (ADDH, ADDL)。
3) A/D 変換を起動します (ADC1:AD = 1)。
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387
第 17 章 8/10 ビット A/D コンバータ
17.7 8/10 ビット A/D コンバータ使用上の注意
17.7
MB95560H/570H/580H シリーズ
8/10 ビット A/D コンバータ使用上の注意
8/10 ビット A/D コンバータを使用するための注意点を示します。
■ 8/10 ビット A/D コンバータ使用上の注意
● プログラムによる 8/10 ビット A/D コンバータの設定に関する注意事項
• A/D 変換機能時 , ADDH, ADDL レジスタの内容は A/D 変換終了時まで保持されま
す。したがって , A/D 変換中は前回変換した値が読み出されます。
• A/D 変換機能の使用中は , アナログ入力端子 (ADC1:ANS3 ～ ANS0) を変更しないで
ください。特に連続起動中は , アナログ入力端子を変更する前に連続起動を禁止
(ADC2:EXT = 0) してください。
• リセットモード , ストップモード , または時計モードの開始時には , A/D コンバータ
は停止し , ADMV ビットは "0" にクリアされます。
• 割込み要求フラグビット (ADC1:ADI) が "1" で , 割込み要求が許可されている場合
(ADC2:ADIE = 1) は , CPU は割込み処理から復帰することができません。割込み処
理ルーチン内で必ず ADI ビットをクリアしてください。
● 割込み要求に関する注意事項
A/D 変換の再起動 (ADC1:AD = 1) と A/D 変換の完了が同時に発生した場合は , 割込み
要求フラグビット (ADC1:ADI) が "1" に設定されます。
● 誤差について
| Vcc - Vss | が小さくなるに従い , それに比例して A/D 変換の誤差は増大します。
● 8/10 ビット A/D コンバータのアナログ入力順序
アナログ入力 (AN00 ～ AN05) とデジタル電源 (VCC) を同時に投入するか , またはデジ
タル電源投入後にアナログ入力を投入してください。
デジタル電源 (VCC) は , アナログ入力 (AN00 ～ AN05) と同時に切断するか , またはア
ナログ入力 (AN00 ～ AN05) 切断後に切断してください。
8/10 ビット A/D コンバータの電源投入 / 切断時には , アナログ入力電圧がデジタル電
源の電圧を超えないように注意してください。
● 変換時間
A/D 変換の変換速度は , クロックモード , メインクロック発振周波数 , メインクロック
の速度切換え ( ギア機能 ) に影響されます。
例:
サンプリング時間 = CKIN ×(ADC2:TIM1/TIM0 設定 )
比較 ( コンペア ) 時間 = CKIN ×10 ( 固定値 ) + MCLK
A/D コンバータ起動時間 : 最短時間 = MCLK + CKIN
最長時間 = MCLK + MCLK
変換時間 = A/D コンバータ起動時間 + サンプリング時間 + 比較時間
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第 17 章 8/10 ビット A/D コンバータ
17.7 8/10 ビット A/D コンバータ使用上の注意
• A/D 変換が開始した時間によって , 変換時間には最大 (1 CKIN - 1 MCLK) の誤差が
生じることがあります。
• ソフトウェアで A/D コンバータを設定する場合は , その設定が MB95560H/570H/
580H シリーズのデータシートに記載された A/D コンバータの「サンプリング時間」
と「コンペア時間」の仕様を満たしていることを確認してください。
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第 17 章 8/10 ビット A/D コンバータ
17.8 8/10 ビット A/D コンバータの設定例
17.8
MB95560H/570H/580H シリーズ
8/10 ビット A/D コンバータの設定例
8/10 ビット A/D コンバータの設定例を示します。
■ 設定方法の例
● 8/10 ビット A/D コンバータの動作クロックを選択する方法
動作クロックの選択には, クロック選択ビット(ADC2:CKDIV1/CKDIV0)を使用します。
● 8/10 ビット A/D コンバータのサンプリング時間を選択する方法
サンプリング時間の選択には, サンプリング時間選択ビット(ADC2:TIM1/TIM0)を使用
します。
● 8/10 ビット A/D 変換機能の起動方法を選択する方法
起動トリガの選択には , 連続起動許可ビット (ADC2:EXT) で行います。
A/D 変換起動要因
連続起動許可ビット (EXT)
ソフトウェアトリガを選択するには
"0" に設定する
入力クロックの立上り信号を選択するには
"1" に設定する
• ソフトウェアトリガの発生方法
A/D 変換起動ビット (ADC1:AD) を使用して , ソフトウェアトリガを発生させます。
動作
A/D 変換起動ビット (AD)
ソフトウェアトリガを発生させるには
"1" に設定する
• 入力クロックを用いた A/D 変換機能の起動方法
入力クロックの立上りエッジで , 起動トリガが発生します。
入力クロックの選択には , 外部起動信号選択ビット (ADC2:ADCK) で行います。
入力クロック
外部起動信号選択ビット (ADCK)
外部起動信号を使用しない
"0" に設定する
8/16 ビット複合タイマ出力端子 (TO00) を選択するには
"1" に設定する
● A/D 変換精度を選択する方法
変換結果精度の選択には , 精度選択ビット (ADC2:AD8) で行います。
390
動作モード
精度選択ビット (AD8)
10 ビット精度にするには
"0" に設定する
8 ビット精度にするには
"1" に設定する
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第 17 章 8/10 ビット A/D コンバータ
17.8 8/10 ビット A/D コンバータの設定例
● アナログ入力端子を使用する方法
アナログ入力端子の選択には , アナログ入力端子選択ビット (ADC1:ANS3 ～ ANS0) で
行います。
動作
アナログ入力端子選択ビット (ANS3 ～ ANS0)
AN00 端子を使用するには
"0000B" に設定する
AN01 端子を使用するには
"0001B" に設定する
AN02 端子を使用するには
"0010B" に設定する
AN03 端子を使用するには
"0011B" に設定する
AN04 端子を使用するには
"0100B" に設定する
AN05 端子を使用するには
"0101B" に設定する
● 変換完了を確認する方法
変換が完了したかどうかを確認する方法は , 2 通りあります。
• 割込み要求フラグビット (ADC1:ADI) で確認する方法
割込み要求フラグビット (ADI)
意味
読出し値が "0" の場合
A/D 変換完了割込み要求なし
読出し値が "1" の場合
A/D 変換完了割込み要求あり
• 変換フラグビット (ADC1:ADMV) で確認する方法
変換フラグビット (ADMV)
意味
読出し値が "0" の場合
A/D 変換完了 ( 停止 )
読出し値が "1" の場合
A/D 変換実行中
● 割込み関連レジスタ
下表の割込みレベル設定レジスタを用いて , 割込みレベルを設定します。
割込み要因
割込みレベル設定レジスタ
割込みベクタ
8/10 ビット A/D
コンバータ
割込みレベル設定レジスタ (ILR4)
アドレス : 0007DH
#18
アドレス : 0FFD6H
● 割込みを許可 / 禁止 / クリアする方法
割込みを許可するには , 割込み要求許可ビット (ADC2:ADIE) で行います。
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制御内容
割込み要求許可ビット (ADIE)
割込み要求を禁止するには
"0" に設定する
割込み要求を許可するには
"1" に設定する
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第 17 章 8/10 ビット A/D コンバータ
17.8 8/10 ビット A/D コンバータの設定例
MB95560H/570H/580H シリーズ
割込み要求をクリアするには , 割込み要求ビット (ADC1:ADI) で行います。
392
制御内容
割込み要求ビット (ADI)
割込み要求をクリアするには
"0" に設定する
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第 18 章
低電圧検出リセット回路
低電圧検出リセット回路の機能と動作について説
明します。( 低電圧検出リセット回路は ,
MB95F562K/F563K/F564K/F572K/F573K/F574K/
F582K/F583K/F584K にのみ搭載されています。)
18.1 低電圧検出リセット回路の概要
18.2 低電圧検出リセット回路の構成
18.3 低電圧検出リセット回路の端子
18.4 低電圧検出リセット回路のレジスタ
18.5 低電圧検出リセット回路の動作説明
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393
第 18 章 低電圧検出リセット回路
18.1 低電圧検出リセット回路の概要
18.1
MB95560H/570H/580H シリーズ
低電圧検出リセット回路の概要
低電圧検出リセット回路は , 電源電圧を監視し , 電源電圧が低電圧検出の電圧レベル
より低くなった場合に , リセット信号を発生します。この回路は MB95F562K/
F563K/F564K/F572K/F573K/F574K/F582K/F583K/F584K にのみ搭載ています。
■ 低電圧検出リセット回路
低電圧検出リセット回路は , 電源電圧を監視し , 電源電圧が検出電圧レベルより低下し
たときにリセット信号を発生します。
リセットしきい値電圧は LVDR レジスタで選択できます。
電源投入時 , リセットしきい値電圧の最小値が LVDR レジスタで選択されます。
この回路は, MB95F562K/F563K/F564K/F572K/F573K/F574K/F582K/F583K/F584Kにのみ
搭載されています。
電気的特性の詳細は , MB95560H/570H/580H シリーズのデータシートを参照してくだ
さい。
394
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第 18 章 低電圧検出リセット回路
18.2 低電圧検出リセット回路の構成
MB95560H/570H/580H シリーズ
18.2
低電圧検出リセット回路の構成
図 18.2-1 に , 低電圧検出リセット回路のブロックダイヤグラムを示します。
■ 低電圧検出リセット回路のブロックダイヤグラム
図 18.2-1 低電圧検出リセット回路のブロックダイヤグラム
VCC
AAH
5AH
リセット信号
55H
上記以外
N-ch
Vref
LVRS7 LVRS6 LVRS5 LVRS4 LVRS3 LVRS2 LVRS1 LVRS0
LVDリセット電圧選択IDレジスタ(LVDR)
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395
第 18 章 低電圧検出リセット回路
18.3 低電圧検出リセット回路の端子
18.3
MB95560H/570H/580H シリーズ
低電圧検出リセット回路の端子
低電圧検出リセット回路の端子について説明します。
■ 低電圧検出リセット回路の端子
● VCC 端子
低電圧検出リセット回路は , 本端子の電圧を監視します。
● VSS 端子
この端子は , 電圧検出の基準となる GND 端子です。
● RST 端子
低電圧検出リセット信号はマイコン内部と本端子へ出力されます。
396
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18.4
第 18 章 低電圧検出リセット回路
18.4 低電圧検出リセット回路のレジスタ
低電圧検出リセット回路のレジスタ
低電圧検出リセット回路のレジスタについて説明します。
■ 低電圧検出リセット回路のレジスタ
図 18.4-1 低電圧検出リセット回路のレジスタ
LVD リセット電圧選択 ID レジスタ (LVDR)
bit7
bit6
bit5
bit4
アドレス
004EH
LVRS7 LVRS6 LVRS5 LVRS4
R/W
R/W
R/W
R/W
R/W
bit3
LVRS3
R/W
bit2
LVRS2
R/W
bit1
LVRS1
R/W
bit0
LVRS0
R/W
初期値
00000000B
: リード / ライト可能 ( 読出し値は書込み値と同じとなります。
)
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397
第 18 章 低電圧検出リセット回路
18.4 低電圧検出リセット回路のレジスタ
MB95560H/570H/580H シリーズ
LVD リセット電圧選択 ID レジスタ (LVDR)
18.4.1
LVD リセット電圧選択 ID レジスタ (LVDR) はリセットしきい値電圧を選択します。
■ LVD リセット電圧選択 ID レジスタ (LVDR)
図 18.4-2 LVD リセット電圧選択 ID レジスタ (LVDR)
アドレス
004EH
LVRS7
bit7
bit6
LVRS6
bit5
LVRS5
bit4
LVRS4
bit3
LVRS3
bit2
LVRS2
bit1
LVRS1
bit0
LVRS0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
: リード / ライト可能 ( 読出し値は書込み値と同じとなります。
)
R/W
LVD リセット電圧選択 ID レジスタ (LVDR) はリセットしきい値電圧を選択します。
LVDR
表 18.4-1
解除電圧 ( 典型値 )
01010101B
2.7 V
2.8 V
01011010B
3V
3.1 V
10101010B
3.2 V
3.3 V
上記以外
2.6 V
2.7 V
LVD リセット電圧選択 ID レジスタ (LVDR) の各ビットの機能
ビット名
bit7
～
bit0
リセットしきい値電圧
検出電圧 ( 典型値 )
機能
LVRS7 ～ LVRS0:
LVDR レジスタに 8 ビットコードを入力してリセットしきい値電圧を選択できま
LVD リセット電圧選 す。パワーオンリセットが発生すると , このレジスタはクリアされます。
択ビット
＜注意事項＞
低電圧検出リセット回路のリセットは LVDR レジスタをクリアしないため , リセットしき
い値電圧の設定に影響はありません。
398
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第 18 章 低電圧検出リセット回路
18.5 低電圧検出リセット回路の動作説明
低電圧検出リセット回路の動作説明
18.5
低電圧検出リセット回路は , 電源電圧が検出電圧よりも低下したときにリセット信
号を発生します。
■ リセットしきい値電圧
LVDR レジスタに設定したリセットしきい値電圧を変更した場合 , 新しく設定したリ
セットしきい値電圧は , LVD リセットしきい値電圧遷移安定時間 (tstb) が経過してから
有効になります。tstb の詳細については , MB95560H/570H/580H シリーズのデータシー
トを参照してください。
■ 低電圧検出リセット回路の動作
低電圧検出リセット回路は , 電源電圧が検出電圧レベルよりも低下したときにリセッ
ト信号を発生します。その後 , 解除電圧を検出すると , 発振安定待ち時間の間リセット
信号を継続して出力し , リセットを解除します。
電気的特性の詳細については , MB95560H/570H/580H シリーズのデータシートを参照
してください。
図 18.5-1 低電圧検出リセット回路の動作
Vcc
検出電圧/
リセット解除電圧
動作下限電圧
リセット信号
B
B
A
A
B
A
A: 遅延
B: 発振安定待ち時間
■ スタンバイモード時の動作
低電圧検出リセット回路は , スタンバイモード ( ストップモード , スリープモード , サ
ブクロックモード , 時計モード ) においても常に動作します。
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399
第 18 章 低電圧検出リセット回路
18.5 低電圧検出リセット回路の動作説明
400
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第 19 章
クロックスーパバイザ
カウンタ
クロックスーパバイザカウンタの機能と動作につ
いて説明します。
19.1 クロックスーパバイザカウンタの概要
19.2 クロックスーパバイザカウンタの構成
19.3 クロックスーパバイザカウンタのレジスタ
19.4 クロックスーパバイザカウンタの動作説明
19.5 クロックスーパバイザカウンタ使用上の注意
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401
第 19 章 クロックスーパバイザ カウンタ
19.1 クロックスーパバイザカウンタの概要
19.1
MB95560H/570H/580H シリーズ
クロックスーパバイザカウンタの概要
クロックスーパバイザカウンタは , 外部クロック周波数を調べて , 外部クロックの異
常状態を検出します。
■ クロックスーパバイザカウンタの概要
クロックスーパバイザカウンタは , 外部クロック周波数を調べて , 外部クロックの異常
状態を検出します。
クロックスーパバイザカウンタは , 8 つのオプションから選ばれたタイムベースタイマ
のインターバル時間内で , 外部クロック入力に基づいてカウンタを自動的にカウント
アップします。
このモジュールのカウントクロックは , メイン発振クロックとサブ発振クロックのど
ちらかを選択できます。
＜注意事項＞
クロックスーパバイザカウンタは , メイン CR クロックモードで , ( スタンバイモードで動
作する ) ハードウェアウォッチドッグタイマとともに動作する必要があります。
上記以外の場合 , このカウンタは外部クロックの異常状態を正しく検出することはできず ,
外部クロックが停止するとハングアップしてしまいます。
( スタンバイモードで動作する ) ハードウェアウォッチドッグタイマについては , 「第 11
章 ハードウェア / ソフトウェアウォッチドッグタイマ」を参照してください。
402
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19.2
第 19 章 クロックスーパバイザ カウンタ
19.2 クロックスーパバイザカウンタの構成
クロックスーパバイザカウンタの構成
クロックスーパバイザカウンタは , 以下のブロックで構成されています。
• 制御回路
• クロック監視制御レジスタ (CMCR)
• クロック監視データレジスタ (CMDR)
• タイムベースタイマ出力セレクタ
• カウンタソースクロックセレクタ
■ クロックスーパバイザカウンタのブロックダイヤグラム
図 19.2-1 に , クロックスーパバイザカウンタのブロックダイヤグラムを示します。
図 19.2-1 クロックスーパバイザカウンタのブロックダイヤグラム
エッジ検出
タイムベースタイマ出力
タイムベース
タイマ出力
セレクタ
8ビットカウンタ
3
メイン発振クロック
サブ発振クロック
カウンタ
ソース
クロック
セレクタ
1回目: カウント開始
2回目: カウント停止
CLK
制御回路
カウンタ動作許可
クロック監視制御レジスタ(CMCR)
クロック監視データレジスタ(CMDR)
内部バス
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403
第 19 章 クロックスーパバイザ カウンタ
19.2 クロックスーパバイザカウンタの構成
MB95560H/570H/580H シリーズ
● 制御回路
このブロックは , クロック監視制御レジスタ (CMCR) の設定に基づき , カウンタの開始
と停止 , カウンタクロックソースとカウンタ許可期間を制御します。
● クロック監視制御レジスタ (CMCR)
このレジスタは , カウンタソースクロックの選択 , 8 種類の異なるタイムベースタイマ
インターバルからのカウンタ許可期間の選択 , カウンタの開始 , およびカウンタが動作
中かどうかの確認を行います。
● クロック監視データレジスタ (CMDR)
このレジスタブロックは , カウンタ停止後にカウンタ値を読み出すために使用します。
ソフトウェアが , このレジスタの内容に従い , 外部クロック周波数が正しいかどうかを
判断します。
● タイムベースタイマインターバルセレクタ
このブロックは , 8 種類のタイムベースタイマインターバルからカウンタ許可期間を選
択するために使用します。
● カウンタソースクロックセレクタ
このブロックは , メイン発振クロックとサブ発振ブロックからカウンタソースクロッ
クを選択するために使用します。
404
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MB95560H/570H/580H シリーズ
19.3
第 19 章 クロックスーパバイザ カウンタ
19.3 クロックスーパバイザカウンタのレジスタ
クロックスーパバイザカウンタのレジスタ
クロックスーパバイザカウンタのレジスタについて説明します。
■ クロックスーパバイザカウンタのレジスタ
図 19.3-1 に , クロックスーパバイザカウンタのレジスタを示します。
図 19.3-1 クロックスーパバイザカウンタのレジスタ
クロック監視データレジスタ (CMDR)
bit7
bit6
bit5
アドレス
0FEAH
CMDR7 CMDR6 CMDR5
R/WX
R/WX
R/WX
クロック監視制御レジスタ (CMCR)
bit7
bit6
bit5
アドレス
0FE9H
予約
R0/WX
R0/WX
R/W0
R/W
R/WX
R/W0
R0/WX
-
:
:
:
:
:
bit0
CMDR0
R/WX
初期値
00000000B
bit4
bit3
bit2
bit1
bit0
CMCSEL TBTSEL2 TBTSEL1 TBTSEL0 CMCEN
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
bit4
CMDR4
R/WX
bit3
CMDR3
R/WX
bit2
CMDR2
R/WX
bit1
CMDR1
R/WX
リード / ライト ( 読出し値は書込み値と同じとなります。)
リードオンリ ( 読出し可能。このビットに値を書き込んでも動作に影響はありません。)
書込み値は "0" です。読出しは書込み値と同じとなります。
読出し値は常に "0" です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
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405
第 19 章 クロックスーパバイザ カウンタ
19.3 クロックスーパバイザカウンタのレジスタ
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クロック監視データレジスタ (CMDR)
19.3.1
クロック監視データレジスタ (CMDR) は , クロックスーパバイザカウンタの停止後に
カウント値を読み出すために使用します。ソフトウェアが , このレジスタの内容に従
い , 外部クロック周波数が正しいかどうかを判断します。
■ クロック監視データレジスタ (CMDR)
図 19.3-2 クロック監視データレジスタ (CMDR)
アドレス
0FEAH
bit7
CMDR7
R/WX
bit6
CMDR6
R/WX
bit5
CMDR5
R/WX
bit4
CMDR4
R/WX
bit3
CMDR3
R/WX
bit2
CMDR2
R/WX
bit1
CMDR1
R/WX
bit0
CMDR0
R/WX
初期値
00000000B
: リードオンリ ( 読出し可能。このビットに値を書き込んでも動作に影響はありません。)
R/WX
クロック監視データレジスタ (CMDR) は , クロックスーパバイザカウンタの停止後に
カウンタ値を読み出すために使用します。
• カウンタ値は , このクロック監視データレジスタ (CMDR) から読み出せます。ソフ
トウェアは , 読み出したカウンタ値と選択されているタイムベースタイマインター
バルに従い , 外部クロック周波数が正しいかどうかを判断します。
表 19.3-1
クロック監視データレジスタ (CMDR) の各ビットの機能
ビット名
bit7
～
bit0
CMDR7 ～ CMDR0
機能
CMDR レジスタは , カウンタ停止後のクロックスーパバイザカウンタの値を示す
データレジスタです。
以下のいずれかのイベントが生じると , このレジスタはクリアされます。
• リセット
• ソフトウェアにより CMCEN ビットが "0" から "1" に変更されます。
• カウンタ動作中に , ソフトウェアにより CMCEN ビットが "1" から "0" に変更さ
れます。
• 外部クロックの停止後 , 選択されているタイムベースタイマクロックの立下り
エッジを 2 回検出 ( 図 19.5-2 を参照してください )。
＜注意事項＞
カウンタが動作している間 (CMCEN = 1) は , このレジスタの値は "0" です。
406
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第 19 章 クロックスーパバイザ カウンタ
19.3 クロックスーパバイザカウンタのレジスタ
クロック監視制御レジスタ (CMCR)
19.3.2
クロック監視制御レジスタ (CMCR) は , カウンタソースクロックの選択 , カウンタ許
可期間として使われるタイムベースタイマインターバルの選択 , カウンタの開始 , お
よびカウンタが動作中かどうかの確認を行うために使用します。
■ クロック監視制御レジスタ (CMCR)
図 19.3-3 クロック監視制御レジスタ (CMCR)
アドレス
bit7
bit6
bit5
bit4
0FE9H
-
-
予約
CMCSEL
R0/WX
R0/WX
R/W0
R/W
bit3
bit2
TBTSEL2 TBTSEL1 TBTSEL0
R/W
R/W
bit0
初期値
CMCEN
00000000B
bit1
R/W
R/W
CMCEN
カウンタ許可ビット
カウンタ動作を禁止します。
0
1
カウンタ動作を許可します。
TBTSEL2 TBTSEL1 TBTSEL0 タイムベースタイマカウンタ出力選択ビット
3
0
0
0
2 × 1/FCRH
0
0
1
25 × 1/FCRH
7
0
1
0
2 × 1/FCRH
0
1
1
29 × 1/FCRH
11
1
0
0
2 × 1/FCRH
1
0
1
213 × 1/FCRH
1
1
0
215 × 1/FCRH
1
1
1
217 × 1/FCRH
CMCSEL
カウンタクロック選択ビット
0
メイン発振クロック
1
サブ発振クロック
予約
0
予約ビット
必ず"0"に設定してください。
未定義ビット
読出し値は常に"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
読出し値は常に"0"です。このビットに値を書き込んでも動作に影響はありません。
R/W
R/W0
R0/WX
-
:
:
:
:
:
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リード/ライト可能 (読出し値は書込み値と同じとなります。)
書込み値は"0"です。読出し値は書込み値と同じとなります。
読出し値は常に"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
初期値
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407
第 19 章 クロックスーパバイザ カウンタ
19.3 クロックスーパバイザカウンタのレジスタ
表 19.3-2
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クロック監視制御レジスタ (CMCR) の各ビットの機能
ビット名
機能
bit7,
bit6
未定義ビット
読出し値は常に "0" です。これらのビットに値を書き込んでも動作に影響はあり
ません。
bit5
予約ビット
このビットは必ず "0" に設定してください。
bit4
CMCSEL:
カウンタクロック
選択ビット
カウンタクロックソースを選択します。
"0" を書き込んだ場合 : 外部メイン発振クロックを , カウンタのソースクロック
として選択します。
"1" を書き込んだ場合 : 外部サブ発振クロックを , カウンタのソースクロックと
して選択します。
タイムベースタイマのインターバルを選択します。
クロックスーパバイザカウンタの動作は , これらのビットによって選択されたタ
イムベースタイマの出力にしたがって , 特定の時間に許可または禁止されます。
選択されたインターバルの最初の立上りエッジでカウンタ動作が許可され , 2 回目
の立上りエッジでカウンタ動作が禁止されます。
TBTSEL2 TBTSEL1 TBTSEL0
bit3
～
bit1
bit0
TBTSEL2, TBTSEL1,
TBTSEL0:
タイムベースタイマ
カウンタ出力選択
ビット
CMCEN:
カウンタ許可ビット
タイムベースタイマカウンタ
出力選択ビット
0
0
0
23 × 1/FCRH
0
0
1
25 × 1/FCRH
0
1
0
27 × 1/FCRH
0
1
1
29 × 1/FCRH
1
0
0
211 × 1/FCRH
1
0
1
213 × 1/FCRH
1
1
0
215 × 1/FCRH
1
1
1
217 × 1/FCRH
クロックスーパバイザカウンタの動作を許可または禁止します。
"0" を書き込んだ場合 : カウンタを停止し , CMDR レジスタをクリアします。
"1" を書き込んだ場合 : カウンタの動作を許可します。カウンタは , タイムベー
スタイマインターバルの最初の立上りエッジを検出した
時点で動作を開始します。同じインターバルの 2 回目の
立上りエッジを検出すると , 動作を停止します。
カウンタが停止すると , このビットが自動的に "0" に設定されます。
＜注意事項＞
• CMCEN = 1 のときに , CMCSEL ビットを変更しないでください。
• CMCEN = 1 のときに , TBTSEL[2:0] ビットを変更しないでください。
408
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19.4
第 19 章 クロックスーパバイザ カウンタ
19.4 クロックスーパバイザカウンタの動作説明
クロックスーパバイザカウンタの動作説明
クロックスーパバイザカウンタの動作について説明します。
■ クロックスーパバイザカウンタ
● クロックスーパバイザカウンタの動作 1
ソフトウェアによってクロックスーパバイザカウンタの動作が許可されると(CMCEN = 1),
クロックスーパバイザカウンタは , TBTSEL[2:0] ビットによって 8 種類から選択された
タイムベースタイマインターバルで動作します。選択されたタイムベースタイマイン
ターバルの2つの立上りエッジの間, 内部カウンタは外部クロックにより時間が計測さ
れます。
このモジュールのカウントクロックとして , メイン発振クロックとサブ発振クロック
とのどちらかを選択できます。
図 19.4-1 クロックスーパバイザカウンタの動作 1
選択したタイムベースタイマインターバル
メイン/サブ発振クロック
CMCEN
内部カウンタ
0
CMDRレジスタ
30
0
30
● クロックスーパバイザカウンタの動作 2
CMCEN ビットが "0" から "1" に変わると , CMDR レジスタがクリアされます。
図 19.4-2 クロックスーパバイザカウンタの動作 2
選択したタイムベースタイマインターバル
メイン/サブ発振クロック
CMCEN
内部カウンタ
CMDRレジスタ
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クリア
0
10
0
10
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10
0
0
10
409
第 19 章 クロックスーパバイザ カウンタ
19.4 クロックスーパバイザカウンタの動作説明
MB95560H/570H/580H シリーズ
● クロックスーパバイザカウンタの動作 3
カウント値が "255" に達すると , カウンタは停止します。それ以上カウントを続けるこ
とはできません。
図 19.4-3 クロックスーパバイザカウンタの動作 3
選択したタイムベースタイマインターバル
メイン/サブ発振クロック
CMCEN
内部カウンタ
0
CMDRレジスタ
255
0
255
● クロックスーパバイザカウンタの動作 4
選択されている外部クロックが停止すると , カウントを停止します。このカウンタ停止
により , ソフトウェアは選択されている外部クロックが異常状態にあることを認識し
ます。
図 19.4-4 クロックスーパバイザカウンタの動作 4
選択したタイムベースタイマインターバル
メイン/サブ発振クロック
CMCEN
内部カウンタ
0
CMDRレジスタ
0
● クロックスーパバイザカウンタの動作 5
カウンタの動作中に CMCEN に "0" が設定されると , カウンタはソフトウェアにより
"0" にクリアされます。
図 19.4-5 クロックスーパバイザカウンタの動作 5
選択したタイムベースタイマインターバル
メイン/サブ発振クロック
ソフトウェアにより設定
CMCEN
内部カウンタ
CMDRレジスタ
410
0
0
0
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第 19 章 クロックスーパバイザ カウンタ
19.4 クロックスーパバイザカウンタの動作説明
■ タイムベースタイマインターバルとクロックスーパバイザカウンタ値の対応表
表 19.4-1 は , 様々な外部クロックを測定するための各種のメイン CR クロック周波数に
対し , 適切なタイムベースタイマインターバルを示したものです。
表 19.4-1
メイ
ン
CR
(FCRH)
[MHz]
TBTSEL 設定に対するカウンタ値の表
メイン /
メイ
サブ水 ン CR 測定
誤差
晶発振
[MHz] 誤差
0.03277
0.5
1
4
4
6
10
20
32.5
TBTSEL2 ～ TBTSEL0
"000"
"001"
"010"
"011"
"100"
"101"
"110"
"111"
(23×1/FCRH) (25×1/FCRH) (27×1/FCRH) (29×1/FCRH) (211×1/FCRH) (213×1/FCRH) (215×1/FCRH) (217×1/FCRH)
+2%
-1
0
0
0
1
7
31
130
525
-2%
+1
1
1
1
3
9
35
137
548
+2%
-1
0
0
6
30
124
500
2006
8030
-2%
+1
1
3
9
33
131
523
2090
8360
+2%
-1
0
2
14
61
249
1002
4014
16061
-2%
+1
2
5
17
66
262
1045
4180
16719
+2%
-1
2
14
61
249
1002
4014
16061
64249
-2%
+1
5
17
66
262
1045
4180
16719
66874
+2%
-1
4
22
93
375
1504
6022
24093
96375
-2%
+1
7
25
98
392
1568
6270
25078
100311
+2%
-1
8
38
155
626
2508
10038
40155
160626
-2%
+1
11
41
164
654
2613
10449
41796
167184
+2%
-1
18
77
31
1253
5018
20077
80312
321253
-2%
+1
21
82
327
1307
5225
20898
83592
334368
+2%
-1
30
126
508
2038
8155
32626
130508
522038
-2%
+1
34
133
531
2123
8490
33960
135837
543347
: 推奨設定
: カウンタ値は "0" または "255" になります。
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411
第 19 章 クロックスーパバイザ カウンタ
19.4 クロックスーパバイザカウンタの動作説明
MB95560H/570H/580H シリーズ
表 19.4-1 は , 以下の式により計算されています。
3
カウンタ値 =
2 × 1/FCRH(TBTSEL=000)
5
2 × 1/FCRH(TBTSEL=001)
7
2 × 1/FCRH(TBTSEL=010)
9
2 × 1/FCRH(TBTSEL=011)
11
2 × 1/FCRH(TBTSEL=100)
13
2 × 1/FCRH(TBTSEL=101)
15
2 × 1/FCRH(TBTSEL=110)
17
2 × 1/FCRH(TBTSEL=111)
× メイン/サブ発振クロック周波数
± 1 (測定誤差)
2
*カウンタ値の小数を切り捨ててください。
選択したタイムベースタイマインターバル
この間では, 上記の式のカウンタ値はメイン/サブ発振
クロックによりカウントされます。
発振が安定するまでクロックスーパバイザカウンタを待機させるために , タイムベー
スタイマ割込みを使用する場合は , 以下の条件を満たすようにしてください。
タイムベースタイマインターバル > メイン / サブ発振安定時間 ×1.05
例 : FCH = 10 MHz, FCRH = 4 MHz, MWT[3:0] = 1111 (WATR レジスタ内 )
(2
14
– 2)
6
10 × 10
タイムベースタイマインターバル > ------------------------ × 1.05 ≈ 1.72ms
TBC[3:0] = 0110 (213×1/FCRH)
＜注意事項＞
• タイムベースタイマインターバルの設定については , 「10.1 タイムベースタイマの概
要」を参照してください。
• メイン / サブ発振安定時間の設定については , 「6.5 発振安定待ち時間設定レジスタ
(WATR)」を参照してください。
412
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第 19 章 クロックスーパバイザ カウンタ
19.4 クロックスーパバイザカウンタの動作説明
■ クロックスーパバイザの動作フローチャート例
図 19.4-6 クロックスーパバイザの動作フローチャート例
クロック監視開始
NO
発振安定待ち時間
経過
メインCRクロックモードにて、タイムベースタイ
マ割込みやその他の方法を使用し, 設定した発振
安定待ち時間が経過するまで待ってください。
YES
メインクロック/
サブクロック
発振安定ビット*を
読み出す
“0”
“1”
CMCSEL,TBTSEL[2:0],CMCENを設定
CMCENを読み出す
“1”
“0”
CMDR値 = 予測値?
NO
YES
対象外部クロックを変更
(正常発振)
メインCRクロックモードを維持
します。
(外部クロックが異常周波数で
発振しています。)
メインCRクロックモードを維持し
ます。
(発振安定待ち時間が経過したにも
かかわらず, メインクロック/サブ
クロック発振安定ビット*が"1"に
なっていないため, 外部クロック
は既に停止しているか, または異
常周波数になっています。)
* : メインクロック発振安定ビット - SYCC2:MRDY
サブクロック発振安定ビット - SYCC2:SRDY
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413
第 19 章 クロックスーパバイザ カウンタ
19.5 クロックスーパバイザカウンタ使用上の注
意
19.5
MB95560H/570H/580H シリーズ
クロックスーパバイザカウンタ使用上の注意
クロックスーパバイザカウンタを使用する際の注意事項を示します。
■ クロックスーパバイザカウンタの使用上の注意
● 制限事項
• クロックスーパバイザカウンタは , メイン CR クロックモードで , ( スタンバイモー
ドで動作する ) ハードウェアウォッチドッグタイマとともに動作する必要がありま
す。そうしないと , 外部クロックの異常状態を正しく検出することはできず , 外部
クロックが停止するとハングアップしてしまいます。( スタンバイモードで動作す
る ) ハードウェアウォッチドッグタイマについては ,「第 11 章 ハードウェア / ソフ
トウェアウォッチドッグタイマ」を参照してください。
• メイン CR クロックモードのみを使用してください。それ以外のクロックモードは
使用しないでください。
• タイムベースタイマが停止すると , 内部カウンタは動作を停止します。クロックスー
パバイザカウンタが外部クロックによりカウントしている間は , タイムベースタイ
マをクリアしないでください。
• タイムベースタイマインターバルは , クロックスーパバイザカウンタの動作に対し
十分に余裕のあるものを選択してください。タイムベースタイマのインターバルに
ついては , 表 19.4-1 を参照してください。
• CMDR レジスタは , CMCEN = 0 のときに読み出してください ( クロックスーパバイ
ザカウンタの動作中 (CMCEN = 1) は , CMDR の値は "0" のままです )。
• クロックスーパバイザカウンタを使用する場合は , 必ずマシンクロックサイクルが
選択されたタイムベースタイマインターバルの半分よりも短くなるようにしてく
ださい。マシンクロックサイクルが選択されたタイムベースタイマインターバルの
半分よりも長いと , クロックスーパバイザカウンタの停止後も CMCEN が "1" のま
まとなることがあります。
表 19.5-1 に , 各 TBTSEL 設定に対する適切なクロックギア設定を示します。
表 19.5-1
各 TBTSEL に対する適切なクロックギア設定
TBTSEL2 ～ TBTSEL0
000B
001B
010B ～ 111B
23×1/FCRH
25×1/FCRH
27×1/FCRH ～ 217×1/FCRH
00 (1×1/FCRH)
❍
❍
❍
01 (4×1/FCRH)
×
❍
❍
10 (8×1/FCRH)
×
❍
❍
11 (16×1/FCRH)
×
×
❍
DIV ( クロックギア設定 )
❍ : 推奨
×
414
: 使用禁止
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第 19 章 クロックスーパバイザ カウンタ
19.5 クロックスーパバイザカウンタ使用上の注
意
クロックスーパバイザカウンタの動作中に外部クロックが停止し , 選択されたタイムベー
MB95560H/570H/580H シリーズ
●
スタイマインターバルの 2 回目の立上りエッジ後に再開した場合は , CMCEN は外部ク
ロック再開後に "0" になります。
図 19.5-1 クロックスーパバイザカウンタの動作 1
選択したタイムベースタイマインターバル
メイン/サブ発振クロック
CMCEN
内部カウンタ
0
5
6
0
CMDRレジスタ
6
● クロックスーパバイザカウンタの動作中に外部クロックが停止した場合 , 選択されたタイ
ムベースタイマインターバルにおいて 2 回目の立上りエッジ後に立下りエッジが検出され
ると , CMCEN が "0" になります。カウンタも同じ立下りエッジでクリアされます。
図 19.5-2 クロックスーパバイザカウンタの動作 2
選択したタイムベースタイマインターバル
メイン/サブ発振クロック
CMCEN
内部カウンタ
CMDRレジスタ
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0
5
0
0
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415
第 19 章 クロックスーパバイザ カウンタ
19.5 クロックスーパバイザカウンタ使用上の注
意
416
MB95560H/570H/580H シリーズ
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第 20 章
デュアルオペレーション
フラッシュメモリ
64/96/160K ビットデュアルオペレーションフラッ
シュメモリの機能と動作について説明します。
20.1 デュアルオペレーションフラッシュメモリの概要
20.2 フラッシュメモリのセクタ / バンク構成
20.3 フラッシュメモリのレジスタ
20.4 フラッシュメモリ自動アルゴリズムの起動方法
20.5 自動アルゴリズム実行状態の確認
20.6 フラッシュメモリの書込み / 消去
20.7 デュアルオペレーションフラッシュの動作説明
20.8 フラッシュセキュリティ
20.9 デュアルオペレーションフラッシュメモリの使用上の
注意
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417
第 20 章 デュアルオペレーション フラッシュメモリ
20.1 デュアルオペレーションフラッシュメモリ
の概要
20.1
MB95560H/570H/580H シリーズ
デュアルオペレーションフラッシュメモリの概要
デュアルオペレーションフラッシュメモリは, 64K ビットフラッシュメモリではCPU
メモリマップの B000H ～ BFFFH および F000H ～ FFFFH に , 96K ビットフラッシュ
メモリでは CPU メモリマップの B000H ～ BFFFH および E000H ～ FFFFH に , 160K
ビットフラッシュメモリでは CPU メモリマップの B000H ～ FFFFH に配置されてい
ます。
デュアルオペレーションフラッシュは , 上位バンクと下位バンク * で構成されており ,
従来のフラッシュ品では行えなかったバンクごとの消去 / 書込みと読出しの同時実行
が可能です。
*: MB95F564H/F564K/F574H/F574K/F584H/F584K
上位バンク : 16 K バイト × 1, 下位バンク : 2 K バイト × 2
MB95F563H/F563K/F573H/F573K/F583H/F583K
上位バンク : 8 K バイト × 1, 下位バンク : 2 K バイト × 2
MB95F562H/F562K/F572H/F572K/F582H/F582K
上位バンク : 4 K バイト × 1, 下位バンク : 2 K バイト × 2
■ デュアルオペレーションフラッシュメモリの概要
フラッシュメモリへのデータの書込み / 消去の方法には , 以下の方法があります。
• 専用シリアルプログラマによる書込み / 消去
• プログラム実行による書込み / 消去
プログラム実行によるフラッシュメモリへのデータの書込み / 消去は , フラッシュメモ
リインタフェース回路を介して CPU からの命令により実行できるため , デバイスが回
路基板に実装された状態でプログラムコードやデータを効率的に書き換えられます。
また , セクタ構成も最小 2K バイトと小セクタで , プログラム / データ領域として扱い
やすい構成になっています。
データの書換え方法は, RAM 上でのプログラム実行, またはデュアルオペレーションに
おけるフラッシュメモリ上でのプログラム実行があります。また , 異なるバンク ( 上位
バンク / 下位バンク ) での消去 / 書込みと読出しの同時実行が可能です。
デュアルオペレーションフラッシュでは , 次の組合せが可能です。
上位バンク
下位バンク
読出し
書込み / セクタ消去
読出し
書込み / セクタ消去
読出し
チップ消去
418
セクタ消去 ( 消去一時中断 )
書込み
書込み
セクタ消去 ( 消去一時中断 )
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第 20 章 デュアルオペレーション フラッシュメモリ
20.1 デュアルオペレーションフラッシュメモリ
の概要
MB95560H/570H/580H シリーズ
■ デュアルオペレーションフラッシュメモリの特長
• セクタ構成
- 8 K バイト (4 K バイト + 2 K バイト ×2)
- 12 K バイト (8 K バイト + 2 K バイト ×2)
- 20 K バイト (16 K バイト + 2 K バイト ×2)
• 2 バンク構成 , 書込み / 消去動作と読込み動作を同時に行える
• 自動書込みアルゴリズム (Embedded Algorithm)
• 消去一時停止 / 消去再開機能の搭載
• データポーリングフラグまたはトグルビットによる書込み / 消去完了の検出
• CPU 割込みによる書込み / 消去完了の検出
• セクタごとの消去が可能（セクタ組合せ自由）
• JEDEC 標準規格コマンドとの互換性
• 書込み / 消去サイクル ：100000 回
• フラッシュ読込みサイクル時間 ( 最小 ) ：1 マシンサイクル
■ フラッシュメモリの書込み / 消去
• フラッシュメモリは , 同一バンクの書込みと読出しを同時に行うことはできません。
• フラッシュメモリバンクのデータを書込み/消去するには,ほかのバンクまたはRAM
に書込み / 読込みプログラムをコピーしてから , そのプログラムを実行してくださ
い。
• デュアルオペレーションフラッシュメモリにより , フラッシュメモリ上でのプログ
ラム実行および割込みを用いた書込み制御が可能となります。また , 書込みの際に
プログラムを RAM 上へダウンロードして実行する必要もなく , ダウンロードの時
間削減および RAM データの電源瞬断のケアも不要となります。
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419
第 20 章 デュアルオペレーション フラッシュメモリ
20.2 フラッシュメモリのセクタ / バンク構成
20.2
MB95560H/570H/580H シリーズ
フラッシュメモリのセクタ / バンク構成
フラッシュメモリのセクタ / バンク構成を示します。
■ デュアルオペレーションフラッシュメモリのセクタ / バンク構成
図 20.2-1 に , デュアルオペレーションフラッシュメモリのセクタ構成を示します。図
中アドレスは , 各セクタの上位アドレスと下位アドレスを示します。
● バンク構成
フラッシュメモリの下位バンクは SA0 と SA1 で , 上位バンクは SA2 です。
図 20.2-1 デュアルオペレーションフラッシュメモリのセクタ / バンク構成
フラッシュメモリ
(8 K バイト )
フラッシュメモリ
(12 K バイト )
フラッシュメモリ
(20 K バイト )
SA0: 2 K バイト
SA0: 2 K バイト
SA0: 2 K バイト
SA1: 2 K バイト
SA1: 2 K バイト
SA1: 2 K バイト
CPU アドレス
B000H
B7FFH
B800H
下位
バンク
BFFFH
C000H
SA2: 16 K バイト
SA2: 8 K バイト
DFFFH
E000H
上位
バンク
EFFFH
F000H
SA2: 4 K バイト
FFFFH
420
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第 20 章 デュアルオペレーション フラッシュメモリ
20.3 フラッシュメモリのレジスタ
MB95560H/570H/580H シリーズ
20.3
フラッシュメモリのレジスタ
フラッシュメモリのレジスタを示します。
■ フラッシュメモリのレジスタ
図 20.3-1 フラッシュメモリのレジスタ
フラッシュメモリステータスレジスタ 2 (FSR2)
bit7
bit6
bit5
bit4
アドレス
0071H
PEIEN PGMEND PTIEN PGMTO
R/W
R(RM1),W
R/W
R(RM1),W
フラッシュメモリステータスレジスタ (FSR)
bit7
bit6
bit5
bit4
アドレス
0072H
RDYIRQ
RDY
R0/WX
R0/WX
R(RM1),W
R/WX
bit3
bit2
bit1
bit0
EEIEN
ERSEND
ETIEN
ERSTO
R/W
R(RM1),W
R/W
R(RM1),W
bit3
bit2
bit1
bit0
予約
R/W0
IRQEN
WRE
SSEN
R/W
R/W
R/W
bit2
bit1
bit0
フラッシュメモリセクタ書込み制御レジスタ 0 (SWRE0)
bit7
bit6
bit5
bit4
bit3
アドレス
0073H
予約
予約
予約
予約
予約
R/W0
R/W0
R/W0
R/W0
フラッシュメモリステータスレジスタ 3 (FSR3)
bit7
bit6
bit5
bit4
アドレス
0074H
CERS
R0/WX
R0/WX
R0/WX
R/WX
フラッシュメモリステータスレジスタ 4 (FSR4)
bit7
bit6
bit5
bit4
アドレス
0075H
CEREND CTIEN
CERTO
R0/WX
R/W
R(RM1),W
R/WX
R/W0
R0/WX
X
R(RM1),W
R/W
R(RM1),W
SA2E
SA1E
SA0E
R/W0
R/W
R/W
R/W
bit3
bit2
bit1
bit0
ESPS
SERS
PGMS
HANG
R/WX
R/WX
R/WX
R/WX
bit3
bit2
bit1
bit0
-
-
-
-
R0/WX
R0/WX
R0/WX
R0/WX
初期値
00000000B
初期値
000X0000B
初期値
00000000B
初期値
000XXXXXB
初期値
00000000B
: リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
: リード / ライト可能 ( 読出し値は書込み値と異なります。リードモディファイライト (RMW)
系命令では , "1" が読み出されます。
)
: リードオンリ ( 読出し可能。このビットに値を書き込んでも動作に影響はありません。
)
: 書込み値は "0" です。読出し値は書込み値と同じとなります。
: 読出し値は常に "0" です。このビットに値を書き込んでも動作に影響はありません。
: 未定義ビット
: 不定
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421
第 20 章 デュアルオペレーション フラッシュメモリ
20.3 フラッシュメモリのレジスタ
20.3.1
MB95560H/570H/580H シリーズ
フラッシュメモリステータスレジスタ 2 (FSR2)
図 20.3-2 に , フラッシュメモリステータスレジスタ 2 (FSR2) のビット構成を示しま
す。
■ フラッシュメモリステータスレジスタ 2 (FSR2)
図 20.3-2 フラッシュメモリステータスレジスタ 2 (FSR2)
アドレス
0071H
bit7
PEIEN
R/W
bit6
PGMEND
R(RM1),W
bit5
PTIEN
R/W
bit4
PGMTO
R(RM1),W
ERSTO
0
1
ETIEN
0
1
ERSEND
0
1
EEIEN
0
1
PGMTO
0
1
PTIEN
0
1
PGMEND
0
1
PEIEN
0
1
bit3
EEIEN
R/W
bit2
ERSEND
R(RM1),W
bit1
ETIEN
R/W
bit0
初期値
ERSTO 00000000B
R(RM1),W
ERSTO割込み要求フラグビット
読出し時
書込み時
セクタ消去実行中です。
このビットをクリアします。
セクタ消去は失敗しました。
動作に影響はありません。
ERSTO割込み許可ビット
セクタ消去失敗による割込み(ERSTO)を禁止します。
セクタ消去に失敗による割込み(ERSTO)を許可します。
ERSEND割込み要求フラグビット
読出し時
書込み時
セクタ消去実行中です。
このビットをクリアします。
セクタ消去は完了しました。
動作に影響はありません。
ERSEND割込み許可ビット
セクタ消去の完了による割込み(ERSEND)を禁止します。
セクタ消去の完了による割込み(ERSEND)を許可します。
PGMTO割込み要求フラグビット
読出し時
書込み時
このビットをクリアします。
書込み実行中です。
動作に影響はありません。
書込みは失敗しました。
PGMTO割込み許可ビット
書込み失敗による割込み(PGMTO)を禁止します。
書込み失敗による割込み(PGMTO)を許可します。
PGMEND割込み要求フラグビット
読出し時
書込み時
書込み実行中です。
このビットをクリアします。
書込みは完了しました。
動作に影響はありません。
PGMEND割込み許可ビット
書込み終了による割込み(PGMEND)を禁止します。
書込み終了による割込み(PGMEND)を許可します。
R/W
: リード/ライト可能(読出し値は書込み値と同じとなります。)
R(RM1),W : リード/ライト可能(読出し値は書込み値と異なります。リードモディファイライト(RMW)系命令では, "1" が読み出されます。)
: 初期値
422
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第 20 章 デュアルオペレーション フラッシュメモリ
20.3 フラッシュメモリのレジスタ
MB95560H/570H/580H シリーズ
表 20.3-1
フラッシュメモリステータスレジスタ 2 (FSR2) の各ビットの機能 (1 / 2)
ビット名
機能
PEIEN:
PGMEND 割込み許
可ビット
このビットは , フラッシュメモリ書込みの完了による割込み要求の発生を許可ま
たは禁止します。
"0" を書き込んだ場合 : フラッシュメモリ書込みが完了した場合 (FSR2:
PGMEND=1) でも , 割込み要求の発生を禁止します。
"1" を書き込んだ場合 : フラッシュメモリ書込みが完了した場合 (FSR2:
PGMEND=1), 割込み要求の発生を許可します。
bit6
PGMEND:
PGMEND 割込み要
求フラグビット
このビットはフラッシュメモリ書込みの完了を示します。
フラッシュメモリ書込みが完了しているとき , PGMEND ビットはフラッシュメモ
リ自動化アルゴリズムの完了直後に "1" に設定されます。
• フラッシュメモリ書込み完了による割込み要求の発生が許可されている場合は
(FSR2:PEIEN=1), PGMEND ビットが "1" に設定されると , 割込み要求が発生し
ます。
• フラッシュメモリ書込みが完了した後 , PGMEND ビットが "0" に設定されると ,
以降のフラッシュメモリ書込みは禁止されます。
• フラッシュメモリ書込みが失敗した場合 (FSR3:HANG=1), PGMEND ビットが
"0" にクリアされます。
"0" を書き込んだ場合 : このビットはクリアされます。
"1" を書き込んだ場合 : 動作に影響はありません。
リードモディファイライト (RMW) 系命令によりこのビットを読み出すと , 必ず
"1" が読み出されます。
bit5
PTIEN:
PGMTO 割込み許可
ビット
このビットは , フラッシュメモリ書込みの失敗による割込み要求の発生を許可ま
たは禁止します。
"0" を書き込んだ場合 : フラッシュメモリ書込みが失敗した場合 (FSR2:
PGMTO=1) でも , 割込み要求の発生を禁止します。
"1" を書き込んだ場合 : フラッシュメモリ書込みが失敗した場合 (FSR2:
PGMTO=1), 割込み要求の発生を許可します。
bit4
PGMTO:
PGMTO 割込み要求
フラグビット
このビットは , フラッシュメモリ書込みが失敗したことを示します。
フラッシュメモリ書込みが失敗すると , PGMTO ビットは , フラッシュメモリ自動
化アルゴリズムの失敗時に , "1" に設定されます。
• フラッシュメモリ書込み失敗による割込み要求の発生が許可されていると
(FSR2:PTIEN=1), PGMTO ビットが "1" に設定されると , 割込み要求が発生しま
す。
• フラッシュメモリ書込みが失敗した後 , PGMTO ビットが "1" に設定されると ,
以降のフラッシュメモリ書込みが禁止されます。
"0" を書き込んだ場合 : このビットはクリアされます。
"1" を書き込んだ場合 : 動作に影響はありません。
リードモディファイライト (RMW) 系命令によりこのビットを読み出すと , 必ず
"1" が読み出されます。
bit3
このビットは , フラッシュメモリセクタ消去の完了による割込み要求の発生を許
可または禁止します。
EEIEN:
"0" を書き込んだ場合 : フラッシュメモリセクタ消去が完了した場合 (FSR2:
ERSEND 割込み許可
ERSEND=1) でも , 割込み要求の発生を禁止します。
ビット
"1" を書き込んだ場合 : フラッシュメモリセクタ消去が完了した場合 (FSR2:
ERSEND=1), 割込み要求の発生を許可します。
bit7
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423
第 20 章 デュアルオペレーション フラッシュメモリ
20.3 フラッシュメモリのレジスタ
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表 20.3-1
フラッシュメモリステータスレジスタ 2 (FSR2) の各ビットの機能 (2 / 2)
ビット名
bit2
bit1
bit0
424
機能
このビットはフラッシュメモリセクタ消去の完了を示します。
フラッシュメモリセクタ消去が完了しているとき , ERSEND ビットはフラッシュ
メモリ自動化アルゴリズムの完了直後に "1" に設定されます。
• フラッシュメモリセクタ消去完了による割込み要求の発生が許可されている場
合 (FSR2: EEIEN=1), ERSEND ビットが "1" に設定されると , 割込み要求が発生
します。
ERSEND:
• フラッシュメモリセクタ消去が完了した後 , ERSEND ビットが "0" に設定され
ERSEND 割込み要求
ると , 以降のフラッシュメモリセクタ消去が禁止されます。
フラグビット
• フラッシュメモリセクタ消去が失敗した場合 (FSR3: HANG=1), ERSEND ビット
は "0" にクリアされます。
"0" を書き込んだ場合 : このビットはクリアされます。
"1" を書き込んだ場合 : 動作に影響はありません。
リードモディファイライト (RMW) 系命令によりこのビットを読み出すと , 必ず
"1" が読み出されます。
ETIEN:
ERSTO 割込み許可
ビット
このビットは , フラッシュメモリセクタ消去の失敗による割込み要求の発生を許
可または禁止します。
"0" を書き込んだ場合 : フラッシュメモリセクタ消去が失敗した場合 (FSR2:
ERSTO=1) でも , 割込み要求の発生を禁止します。
"1" を書き込んだ場合 : フラッシュメモリセクタ消去が失敗した場合 (FSR2:
ERSTO=1), 割込み要求の発生を許可します。
ERSTO:
ERSTO 割込み要求
フラグビット
このビットは , フラッシュメモリセクタ消去が失敗したことを示します。
フラッシュメモリセクタ消去に失敗すると , ERSTO ビットはフラッシュメモリ自
動化アルゴリズムの失敗で , "1" に設定されます。
• フラッシュメモリセクタ消去失敗による 割込み要求の発生が許可されている場
合 (FSR2: ETIEN=1), ERSTO ビットが "1" に設定されると , 割込み要求が発生し
ます。
• フラッシュメモリセクタ消去が失敗した後 , ERSTO ビットが "1" に設定される
と , 以降のフラッシュメモリセクタ消去が禁止されます。
"0" を書き込んだ場合 : このビットはクリアされます。
"1" を書き込んだ場合 : 動作に影響はありません。
リードモディファイライト (RMW) 系命令によりこのビットを読み出すと , 必ず
"1" が読み出されます。
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20.3 フラッシュメモリのレジスタ
MB95560H/570H/580H シリーズ
フラッシュメモリステータスレジスタ (FSR)
20.3.2
図 20.3-3 に , フラッシュメモリステータスレジスタ (FSR) のビット構成を示します。
■ フラッシュメモリステータスレジスタ (FSR)
図 20.3-3 フラッシュメモリステータスレジスタ (FSR)
アドレス
0072H
bit7
R0/WX
bit6
bit5
-
RDYIRQ
R0/WX R(RM1),W
bit4
初期値
bit3
bit2
bit1
bit0
RDY
予約
IRQEN
WRE
SSEN
R/WX
R/W0
R/W
R/W
R/W
000X0000B
セクタスワップ許可ビット
SSEN
SA1とSA2の2 Kバイト領域は, B800H～BFFFHとF800H～FFFFH
にそれぞれ配置されます。
SA2の2 Kバイト領域とSA1は, B800H～BFFFHとF800H～FFFFH
にそれぞれ配置されます。
0
1
フラッシュメモリ書込み/消去許可ビット
WRE
0
フラッシュメモリ領域の書込み/消去を禁止します。
1
フラッシュメモリ領域の書込み/消去を許可します。
フラッシュメモリ書込み/消去割込み許可ビット
IRQEN
0
書込み/消去の完了による割込みを禁止します。
1
書込み/消去の完了による割込みを許可します。
予約
予約ビット
必ず"0"に設定してださい。
0
フラッシュメモリ書込み/消去ステータスビット
RDY
0
書込み/消去実行中です。（次データ書込み/消去不可）
1
書込み/消去は完了しました。（次データ書込み/消去許可）
RDYIRQ
フラッシュメモリ動作フラグビット
読出し時
書込み時
0
書込み/消去実行中です。
1
書込み/消去は完了しました。影響はありません。
本ビットをクリアします。
未定義ビット
読出し値は常に"0"です。このビットに値を書き込んでも動作に影響は
ありません。
未定義ビット
読出し値は常に"0"です。このビットに値を書き込んでも動作に影響は
ありません。
: リード/ライト可能(読出し値は書込み値と同じとなります。)
R/W
R(RM1),W : リード/ライト可能(読出し値は書込み値と異なります。リードモディファイライト(RMF)系命令では，
R/WX
R/W0
R0/WX
X
:
:
:
:
:
:
"1"が読み出されます。)
リードオンリ(読出し可能。このビットに値を書き込んでも動作に影響はありません。)
ライト値は"0"です。読出し値は書込み値と同じとなります。
リード値は常に"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
不定
初期値
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20.3 フラッシュメモリのレジスタ
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表 20.3-2
フラッシュメモリステータスレジスタ (FSR) の各ビットの機能
ビット名
機能
未定義ビット
読出し値は常に "0" です。これらのビットに値を書き込んでも動作に影響はあり
ません。
RDYIRQ:
フラッシュメモリ
動作フラグビット
このビットは , フラッシュメモリの動作状態を示します。
フラッシュメモリの書込み / 消去が完了すると , フラッシュメモリの自動アルゴ
リズムが終了した時点で RDYIRQ ビットに "1" が設定されます。
• フラッシュメモリ書込み / 消去の完了による割込みが許可されている場合は
(FSR:IRQEN=1), RDYIRQ ビットに "1" が設定されると , 割込み要求が発生しま
す。
• フラッシュメモリ書込み / 消去の完了後 , RDYIRQ ビットに "0" を設定すると ,
以降のフラッシュメモリへの書込み / 消去は禁止されます。
"0" を書き込んだ場合：このビットはクリアされます。
"1" を書き込んだ場合：動作に影響はありません。
• リードモディファイライト (RMW) 系命令によりこのビットを読み出すと , 必ず
"1" が読み出されます。
bit4
RDY:
フラッシュメモリ
書込み / 消去ステー
タスビット
このビットは , フラッシュメモリの書込み / 消去ステータスを示します。
• RDY ビットが "0" の場合は , フラッシュメモリへのデータの書込み / 消去は禁
止されます。
• RDY ビットが "0" の場合でも , 読出し / リセットコマンドを受け付けることが
できます。書込みまたは消去が終了すると , RDY ビットに "1" が設定されます。
• 書込み / 消去コマンドの発行後 , RDY ビットが "0" となるまでに 2 マシンク
ロック (MCLK) サイクルの遅延があります。書込み / 消去コマンドの発行後は ,
この 2 マシンクロックサイクルが経過するのを待ってから (NOP 命令を 2 個挿
入するなど ) , このビットを読み出してください。
bit3
予約ビット
このビットは必ず "0" に設定してください。
bit2
IRQEN:
フラッシュメモリ書
込み / 消去割込み
許可ビット
このビットは , フラッシュメモリの書込み / 消去の完了による割込み要求の発生
を許可または禁止します。
"0" を書き込んだ場合 :フラッシュメモリ動作フラグビット (FSR:RDYIRQ) が "1"
であっても , 割込み要求は発生しません。
"1" を書き込んだ場合 :フラッシュメモリ動作フラグビット (FSR:RDYIRQ) が "1"
の場合 , 割込み要求が発生します。
WRE:
フラッシュメモリ
書込み / 消去許可
ビット
このビットは , フラッシュメモリ領域の書込み / 消去を許可または禁止します。
WRE ビットはフラッシュメモリの書込み / 消去コマンドの起動前に設定してくだ
さい。
"0" を書き込んだ場合 :書込み / 消去コマンドが入力されても , 書込み / 消去信号
は生成されません。
"1" を書き込んだ場合 :書込み / 消去コマンドが入力された後 , フラッシュメモリ
へのデータ書込み / 消去が許可されます。
• フラッシュメモリへのデータの書込み / 消去を行わない時には , データが誤って
フラッシュメモリに書き込まれたり , フラッシュメモリから消去されたりする
ことを防ぐために , WRE ビットを "0" に設定してください。
• フラッシュメモリにデータを書き込むには , FSR:WRE を "1" に設定して , フ
ラッシュメモリへのデータ書込みを許可し , さらにデータが書き込まれるフ
ラッシュメモリのセクタに対応するようフラッシュメモリセクタ書込み制御レ
ジスタ 0 (SWRE0) を設定してください。フラッシュメモリ書込みが禁止されて
いる場合 (FSR:WRE = 0) は , フラッシュセクタ書込み制御レジスタ 0 (SWRE0)
に対応したビットが "1" に設定されて書込みが許可されていても , フラッシュ
メモリへのセクタへの書込みアクセスは行えません。
SSEN:
セクタスワップ許可
ビット
このビットは , 上位バンクの SA2 の 2K バイトアドレスエリアをスワップするた
めに使用します。本アドレスエリア内にはデュアルオペレーション時の下位バン
クの SA1 用の割込みベクタが含まれています。
"0" を書き込んだ場合 : SA1 は B800H ～ BFFFH に , SA2 の 2K バイトは F800H ～
FFFFH にマッピングされます。
"1" を書き込んだ場合 : SA2 の 2K バイトは B800H ～ BFFFH に , SA1 は F800H ～
FFFFH にマッピングされます。
bit7,
bit6
bit5
bit1
bit0
426
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20.3 フラッシュメモリのレジスタ
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図 20.3-4 FSR:SSEN 設定値におけるアクセスセクタマップ
MB95F562H/F562K/F572H/
F572K/F582H/F582K
CPUアドレス
B000H
SA0: 2 Kバイト
B7FFH
B800H
SA1: 2 Kバイト
BFFFH
C000H
SA0: 2 Kバイト
SA2: 2 Kバイト
下位バンク
下位バンク
CPUアドレス
MB95F563H/F563K/F573H/F573K/
F583H/F583K
B000H
SA0: 2 Kバイト
B7FFH
B800H
SA1: 2 Kバイト
BFFFH
C000H
-
SA0: 2 Kバイト
SA2: 2 Kバイト
-
-
EFFFH
F000H
F7FFH SA2: 4 Kバイト
割込み F800H
ベクタ
FFFFH
FSR:SSEN=0
SA2: 2 Kバイト
SA1: 2 Kバイト
FSR:SSEN=1
上位バンク
上位バンク
DFFFH
E000H
SA2: 6 Kバイト
SA2: 8 Kバイト
F7FFH
F800H
FFFFH
SA1: 2 Kバイト
FSR:SSEN=0
FSR:SSEN=1
MB95F564H/F564K/F574H/
F574K/F584H/F584K
B000H
SA0: 2 Kバイト
B7FFH
B800H
SA1: 2 Kバイト
BFFFH
C000H
上位バンク
下位バンク
CPUアドレス
SA0: 2 Kバイト
SA2: 2 Kバイト
SA2:14 Kバイト
SA2:16 Kバイト
F7FFH
割込み F800H
ベクタ
FFFFH
SA1: 2 Kバイト
FSR:SSEN=0
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FSR:SSEN=1
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20.3 フラッシュメモリのレジスタ
20.3.3
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フラッシュメモリセクタ書込み制御レジスタ 0
(SWRE0)
フラッシュメモリセクタ書込み制御レジスタ 0 (SWRE0) は , フラッシュメモリ書込
みプロテクト機能を実施するためにフラッシュメモリインタフェースにインストー
ルされています。
■ フラッシュメモリ・セクタ書込み制御レジスタ 0 (SWRE0)
フラッシュメモリ・セクタ書込み制御レジスタ 0(SWRE0) には , 個々のセクタ (SA2 ～
SA0) へのデータ書込みを許可 / 禁止するためのビットがあります。各ビットの初期値
は "0" で , データ書込みを禁止します。SWRE0 のビットに "1" を書き込むと , そのビッ
トに対応するセクタへのデータ書込みが許可されます。SWRE0 のビットに "0" を書き
込むと , そのビットに対応するセクタへの誤ったデータ書込みが防止されます。
SWRE0 のビットに "0" を書き込むと , その後そのビットに "1" を書き込んでも , その
ビットに対応するセクタへのデータを書き込むことはできません。再度書き込む場合
はリセットをする必要があります。
図 20.3-5 フラッシュメモリ・セクタ書込み制御レジスタ 0 (SWRE0)
アドレス
0073H
R/W
R/W0
bit7
bit6
bit5
bit4
bit3
予約
R/W0
予約
R/W0
予約
R/W0
予約
R/W0
予約
R/W0
bit2
SA2E
R/W
bit1
SA1E
R/W
bit0
SA0E
R/W
初期値
00000000B
: リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
: 書込み値は "0" です。読出し値は書込み値と同じとなります。
SWRE0 への書込みは , 必ずバイト書込みで行ってください。ビット操作命令での設定
は禁止となります。
428
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20.3 フラッシュメモリのレジスタ
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表 20.3-3
フラッシュメモリ・セクタ書込み制御レジスタ 0 (SWRE0) の各ビットの機能
ビット名
bit7
～
bit3
機能
これらのビットは必ず "0" に設定してください。
予約ビット
これらのビットは , データが誤ってフラッシュメモリのセクタに書き込まれるこ
とを防止する機能を設定するのに使用されます。SWRE0 のビットに "1" を書き込
むと , そのビットに対応するセクタにデータを書き込むことが可能になります。
SWRE0 のビットに "0" を書き込むことにより , そのビットに対応するセクタに
誤ってデータが書き込まれることを防止します。さらに , このビットをリセット
すると , そのビットが "0" に初期化されます ( 書込み禁止 )。
書込み機能設定ビットとそれらに対応するフラッシュメモリ・セクタの一覧
bit2
～
bit0
SA2E ～ SA0E:
書込み機能セット
アップ・ビット
MN702-00006-5v0-J
ビット名
SA2E
フラッシュメモリの対応セクタ
SA2
SA1E
SA1
SA0E
SA0
書込み禁止 : SAxE は "0"。フラッシュメモリ・セクタ書込み制御レジスタ 0 (SWRE0)
の SAxE ビットに "0" が書き込まれなければ , そのセクタに対応する
SAxE ビットに "1" を設定することによって , セクタへのデータ書込み
を許可します。(SAxE がリセットされた後の状態です。)
割込み許可 : SAxE は "1"。SAxE ビットに対応するセクタへのデータ書込みを許可
します。
書込み保護 : SAxE は "0"。フラッシュメモリ・セクタ書込み制御レジスタ 0 (SWRE0)
の SAxE ビットに "0" が書き込まれると , そのセクタに対応する SAxE
ビットを "1" に設定しても , セクタへのデータ書込みは許可されませ
ん。
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429
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20.3 フラッシュメモリのレジスタ
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図 20.3-6 フラッシュメモリ・セクタ書込み制御レジスタ 0 (SWRE0) による
フラッシュメモリの書込み禁止 , 書込み許可 , 書込み保護の状態例
レジスタへの
書込み
初期化
レジスタへの
書込み
初期化
RST
書込み禁止
書込み許可
誤書込み防止
書込み禁止
SA0E
書込み禁止
誤書込み防止
書込み禁止
書込み禁止
書込み許可
書込み禁止
SA1E
SA2E
書込み禁止 : SAxE は "0"。フラッシュメモリ・セクタ書込み制御レジスタ 0 (SWRE0)
の SAxE ビットに "0"が書き込まれなければ , そのセクタに対応する SAxE
ビットに "1" を設定することによって , セクタへのデータ書込みを許可し
ます。(SAxE がリセットされた後の状態です。)
書込み許可 : SAxE は "1"。SAxE ビットに対応するセクタへのデータ書込みを許可しま
す。
書込み保護 : SAxE は "0"。フラッシュメモリ・セクタ書込み制御レジスタ 0 (SWRE0)
の SAxE ビットに "0" が書き込まれると , そのセクタに対応する SAxE ビッ
トを "1" に設定しても , セクタへのデータ書込みは許可されません。
■ SWRE0 レジスタ設定上の注意
FSR: SSEN が "0" である場合 , フラッシュメモリの SA0(B000H ～ B7FFH), あるいは
SA1(B800H ～ BFFFH) へのデータ書込み / データ消去を行うには , 最初に , SWRE0 レジ
スタの SA0E と SA1E の両方に "1" を設定してください。
FSR: SSEN が "1" である場合 , データ書込み / データ消去を行うには , SWRE0 レジスタ
の SA0E, SA1E, SA2E をすべて "1" に設定してください。
フラッシュメモリのセクタマップの詳細に関しては , 図 20.2-1 および図 20.3-4 を参照
してください。
430
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20.3 フラッシュメモリのレジスタ
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フラッシュメモリステータスレジスタ 3 (FSR3)
20.3.4
図 20.3-7 に , フラッシュメモリステータスレジスタ 3 (FSR3) のビット構成を示します。
■ フラッシュメモリステータスレジスタ 3 (FSR3)
図 20.3-7 フラッシュメモリステータスレジスタ 3 (FSR3)
アドレス
0074H
bit7
R0/WX
bit6
R0/WX
bit5
R0/WX
bit4
CERS
R/WX
bit3
ESPS
R/WX
bit2
SERS
R/WX
bit1
PGMS
R/WX
bit0
HANG
R/WX
初期値
000XXXXXB
HANG
0
1
フラッシュメモリ・ハングアップステータスビット
コマンド入力の誤動作,未発生
コマンド入力の誤動作,発生
PGMS
0
1
フラッシュメモリ書込みステータスビット
データ書込み/消去の完了(次データ書込み/消去許可)
データ書込み/消去の実行中(次データ書込み/消去不可)
SERS
0
1
フラッシュメモリ・セクタ消去ステータスビット
セクタ消去の完了(次セクタ消去許可)
セクタ消去の実行中(次セクタ書込み/消去不可)
ESPS
0
1
フラッシュメモリ・セクタ消去一時中断ステータスビット
フラッシュメモリ・セクタ消去一時中断なし
フラッシュメモリ・セクタ消去一時中断
CERS
0
1
フラッシュメモリ・チップ消去ステータスビット
チップ消去の完了
チップ消去の実行中
未定義ビット
読出し値は常に“0”です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
読出し値は常に“0”です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
読出し値は常に“0”です。このビットに値を書き込んでも動作に影響はありません。
R/WX
R0/WX
X
:
:
:
:
リードオンリ(読出し可能。このビットに値を書き込んでも動作に影響はありません。)
リード値は常に"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
不定
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20.3 フラッシュメモリのレジスタ
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表 20.3-4
フラッシュメモリステータスレジスタ 3 (FSR3) の各ビットの機能
ビット名
bit7
～
bit4
未定義ビット
bit4
CERS:
フラッシュメモリ・
チップ消去ステータ
スビット
bit3
ESPS:
フラッシュメモリ・
セクタ消去一時中断
ステータスビット
bit2
SERS:
フラッシュメモリ・
セクタ消去ステータ
スビット
機能
読出し値は常に "0" です。これらのビットに値を書き込んでも動作に影響はあり
ません。
このビットは , フラッシュメモリのチップ消去ステータスを示します。
• CERS ビットが "1" に設定されていると , チップ消去実行中を示します。
• CERS ビットが "0" に設定されていると , チップ消去完了を示します。
このビットは , フラッシュメモリの消去一時中断ステータスを示します。
• ESPS ビットが "1" に設定されていると , フラッシュメモリ・セクタ消去が一時
中断されていることを示します。
• ESPS ビットが "0" に設定されていると , フラッシュメモリ・セクタ消去は一時
中断されていないことを示します。
このビットは , フラッシュメモリのセクタ消去ステータスを示します。
• SERS ビットが "1" に設定されていると , セクタ消去実行中を示します。
• SERS ビットが "0" に設定されていると , セクタ消去完了を示します。
bit1
PGMS:
フラッシュメモリ
書込みステータス
ビット
このビットは , フラッシュメモリ書込みステータスを示しています。
• PGMS ビットが "1" に設定されていると , フラッシュメモリへのデータ書込み中
を示します。
• PGMS ビットが "0" に設定されているフラッシュメモリへのデータ書込み完了
を示します。
• マシンン・クロック (MCLK) サイクルが 1 μs より長い場合 , PGMS はアサート
されません。本ビットは , 1 μs より短いマシンサイクル (MCLK) で使用してく
ださい。
bit0
HANG:
フラッシュメモリ
ハングアップステー
タスビット
このビットは , フラッシュメモリの誤動作の有無を示します。
• HANG ビットが "1" に設定されていると , コマンド入力の誤動作を示します。
• HANG ビットが "0" に設定されていると , それまでコマンド入力の誤動作がな
いことを示します。
432
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第 20 章 デュアルオペレーション フラッシュメモリ
20.3 フラッシュメモリのレジスタ
MB95560H/570H/580H シリーズ
20.3.5
フラッシュメモリステータスレジスタ 4 (FSR4)
図 20.3-8 に , フラッシュメモリステータスレジスタ 4 (FSR4) のビット構成を示します。
■ フラッシュメモリステータスレジスタ 4 (FSR4)
図 20.3-8 フラッシュメモリステータスレジスタ 4 (FSR4)
アドレス
0075H
bit7
R0/WX
bit6
CEREND
R(RM1),W
bit5
CTIEN
R/W
bit4
CERTO
R(RM1),W
bit3
R0/WX
bit2
R0/WX
bit1
R0/WX
bit0
R0/WX
初期値
00000000B
未定義ビット
読出し値は常に“0”です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
読出し値は常に“0”です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
読出し値は常に“0”です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
読出し値は常に”0”です。このビットに値を書き込んでも動作に影響はありません。
CERTO
0
1
CTIEN
0
1
CEREND
0
1
CERTO割込み要求フラグビット
読出し時
書込み時
チップ消去実行中です。
このビットをクリアします。
チップ消去は失敗しました。
動作に影響はありません。
CERTO割込み許可ビット
チップ消去失敗による割込み(CERTO)を禁止します。
チップ消去失敗による割込み(CERTO)を許可します。
フラッシュメモリチップ消去完了ステータスビット
読出し
書込み
チップ消去実行中です。
このビットをクリアします。
チップ消去は完了しました。
動作に影響はありません。
未定義ビット
読出し値は常に“0”です。このビットに値を書き込んでも動作に影響はありません。
: リード/ライト可能(読出し値は書込み値と同じとなります。)
R/W
R(RM1),W : リード/ライト可能(読出し値は書込み値と異なります。リードモディファイライト(RMW)系命令では，
"1"が読み出されます。)
R0/WX
-
: 読出し値は常に"0"です。このビットに値を書き込んでも動作に影響はありません。
: 未定義ビット
: 初期値
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第 20 章 デュアルオペレーション フラッシュメモリ
20.3 フラッシュメモリのレジスタ
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表 20.3-5
フラッシュメモリステータスレジスタ 4 (FSR4) の各ビットの機能
ビット名
機能
未定義ビット
読出し値は常に "0" です。このビットに値を書き込んでも動作に影響はありませ
ん。
CEREND:
フラッシュメモリ
チップ消去完了ス
テータスビット
このビットは , フラッシュメモリチップ消去の完了を示します。
フラッシュメモリチップ消去が完了すると , CEREND ビットは , フラッシュメモ
リ自動化アルゴリズムが終了した時点で , "1" が設定されます。
• フラッシュメモリチップ消去が完了した後 , CEREND ビットが "0" に設定され
ると , フラッシュメモリチップ消去は禁止されます。
• フラッシュメモリチップ消去が失敗した場合 (FSR3:HANG=1), このビットは "0"
にクリアされます。
"0" を書き込んだ場合 : このビットはクリアされます。
"1" を書き込んだ場合 : 動作に影響はありません。
リードモディファイライト (RMW) 系命令によりこのビットを読み出すと , 必ず
"1" が読み出されます。
CTIEN:
CERTO 割込み許可
ビット
このビットは , フラッシュメモリチップ消去の失敗による割込み要求の発生を許
可または禁止します。
"0" を書き込んだ場合 : フラッシュメモリチップ消去が失敗した場合
(FSR4:CERTO=1), 割込み要求の発生を禁止します。
"1" を書き込んだ場合 : フラッシュメモリチップ消去が失敗した場合
(FSR4:CERTO=1), 割込み要求の発生を許可します。
bit4
CERTO:
CERTO 割込み要求
フラグビット
このビットは , フラッシュメモリチップ消去が失敗したことを示します。
フラッシュメモリチップ消去が失敗すると , CERTO ビットは , フラッシュメモリ
自動化アルゴリズムの失敗時に , "1" に設定されます。
• フラッシュメモリチップ消去失敗による割込み要求の発生が許可されている場
合 (FSR4:CTIEN=1), CERTO ビットは "1" に設定されると , 割込み要求が発生し
ます。
• フラッシュメモリチップ消去が完了した後に , このビットが "1" に設定される
と , 以降のフラッシュメモリチップ消去は禁止されます。
"0" を書き込んだ場合 : このビットはクリアされます。
"1" を書き込んだ場合 : 動作に影響はありません。
リードモディファイライト (RMW) 系命令によりこのビットを読み出すと , 必ず
"1" が読み出されます。
bit3
～
bit0
未定義ビット
bit7
bit6
bit5
434
読出し値は常に "0" です。これらのビットに値を書き込んでも動作に影響はあり
ません。
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20.3 フラッシュメモリのレジスタ
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■ フラッシュメモリステータスレジスタ 2, フラッシュメモリステータスレジスタ 3,
フラッシュメモリステータスレジスタ 4 および RDY ビット (FSR:bit4) の状態例
図 20.3-9 FSR2:PGMEND ( フラッシュメモリ書込み中 )
書込みコマンド
書込みEND
FSR:RDY
FSR3:PGMS
FSR3:SERS
FSR3:ESPS
FSR3:HANG
FSR2:PGMEND
図 20.3-10 FSR2:PGMTO ( フラッシュメモリ書込みエラー時 )
書込みコマンド
書込みタイムアウト
リセットコマンド
FSR:RDY
FSR3:PGMS
FSR3:SERS
FSR3:ESPS
FSR3:HANG
FSR2:PGMTO
図 20.3-11 FSR2:ERSEND ( フラッシュメモリセクタ消去時 )
セクタ消去コマンド
セクタ消去END
FSR:RDY
FSR3:PGMS
FSR3:SERS
FSR3:ESPS
FSR3:HANG
FSR2:ERSEND
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20.3 フラッシュメモリのレジスタ
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図 20.3-12 FSR2:ERSTO ( フラッシュメモリセクタ消去エラー時 )
セクタ消去タイムアウト
セクタ消去コマンド
リセットコマンド
FSR:RDY
FSR3:PGMS
FSR3:SERS
FSR3:ESPS
FSR3:HANG
FSR2:ERSTO
図 20.3-13 FSR2:PGMEND, FSR2:ERSEND
( フラッシュメモリセクタ消去一時停止中のフラッシュメモリ書込み )
セクタ消去 セクタ消去
コマンド
一時停止
コマンド
書込み
コマンド
セクタ消去
一時停止解除
コマンド
FSR:RDY
FSR3:PGMS
FSR3:SERS
FSR3:ESPS
FSR3:HANG
FSR2:PGMEND
FSR2:ERSEND
図 20.3-14 FSR2:PGMTO, FSR2:ERSEND
( フラッシュメモリセクタ消去一時停止中のフラッシュメモリ書込み )
セクタ消去
コマンド
セクタ消去
一時停止
コマンド
書込み
コマンド
書込み
タイムアウト
リセット
コマンド
セクタ消去
一時停止解除
コマンド
FSR:RDY
FSR3:PGMS
FSR3:SERS
FSR3:ESPS
FSR3:HANG
FSR2:PGMTO
FSR2:ERSTO
FSR2:ERSEND
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図 20.3-15 FSR2:ERSEND ( フラッシュメモリセクタ消去一時停止中のフラッシュメモリ読出し )
セクタ消去
コマンド
セクタ消去
一時停止
コマンド
リセットコマンド
(読出し)
セクタ消去
一時停止解除
コマンド
FSR:RDY
FSR3:PGMS
FSR3:SERS
影響なし
FSR3:ESPS
FSR3:HANG
FSR2:ERSEND
図 20.3-16 FSR2:PGMEND, FSR2:ERSTO ( セクタ消去再開後のフラッシュメモリセクタ消去エラー時 )
セクタ消去
コマンド
セクタ消去
一時停止
コマンド
書込み
コマンド
セクタ消去
一時停止解除
コマンド
セクタ消去
タイムアウト
リセット
コマンド
FSR:RDY
FSR3:PGMS
FSR3:SERS
FSR3:ESPS
FSR3:HANG
FSR2:PGMEND
FSR2:ERSTO
図 20.3-17 FSR4:CERTO ( チップ消去失敗時 )
チップ消去
コマンド
リセット
コマンド
チップ消去
タイムアウト
FSR:RDY
FSR3:CERS
FSR3:HANG
FSR4:CERTO
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図 20.3-18 FSR4:CEREND ( チップ消去中 )
チップ消去
コマンド
チップ消去
終了
FSR:RDY
FSR3:CERS
FSR3:SERS
FSR4:CEREND
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■ フラッシュメモリセクタ書込み制御レジスタ 0 (SWRE0) フローチャート
FSR:WRE に "1" を設定してフラッシュメモリの書込みを可能にし , フラッシュメモリ
セクタ書込み制御レジスタ 0 (SWRE0) のセクタに対応するビットに "1" または "0" を
設定することで , それぞれ可能 / 不可を設定できます。
図 20.3-19 フラッシュメモリ書込み可能 / 不可の手順例
書込み開始
FSR:WRE (bit1)
フラッシュメモリ書込み許可
SWRE0
セクタへのデータ書込みの禁止/許可
("0"を書き込んでセクタへのデータ書込みを禁止,あるいは
"1"を書き込んでセクタへのデータ書込みを許可)
書込みコマンドシーケンス
(1)UAA8H←AAH
(2)U554H←55H
(3)UAA8H←A0H
(4)書込みアドレス←書込みデータ
次のアドレス
内部アドレスの読出し
データポーリング
(DQ7)
Data
Data
0
タイミングリミット
(DQ5)
1
内部アドレスの読出し
Data
データポーリング
(DQ7)
Data
書込みエラー
最終アドレス?
NO
YES
FSR:WRE (bit1)
フラッシュメモリ書込み禁止
書込み完了
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20.3 フラッシュメモリのレジスタ
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■（FSR:WRE) 設定上の注意事項
フラッシュメモリに書き込む際には , FSR:WRE に "1" を設定し , 書込み許可にしてか
らフラッシュメモリセクタ書込み制御レジスタ 0 (SWRE0) の設定を行ってください。
FSR:WRE が書込み禁止 ("0") の場合 , フラッシュメモリセクタ書込み制御レジスタ 0
(SWRE0) のセクタに対応するビットを書込み許可 ("1") にしても , セクタへの書込み動
作は行われません。
440
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第 20 章 デュアルオペレーション フラッシュメモリ
20.4 フラッシュメモリ自動アルゴリズムの起動
方法
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20.4
フラッシュメモリ自動アルゴリズムの起動方法
フラッシュメモリ自動アルゴリズムを起動するコマンドには , 読出し / リセット , 書
込み , チップ消去 , セクタ消去の 4 種類があります。セクタ消去コマンドで , セクタ
消去の停止 / 再開ができます。
■ コマンドシーケンス表
表 20.4-1 に , フラッシュメモリの書込み / 消去時に使用するコマンドの一覧を示します。
表 20.4-1
コマンドシーケンス
バス書
コマンド
込みサ
シーケンス
イクル
2 回目の
バス書込み
サイクル
最初の
バス書込み
サイクル
アドレス データ
3 回目の
バス書込み
サイクル
アドレス データ アドレス データ
4 回目の
バス書込み
サイクル
5 回目の
バス書込み
サイクル
アドレス データ アドレス データ
6 回目の
バス書込み
サイクル
アドレス データ
読出し /
リセット *
1
FXXXH
F0H
-
-
-
-
-
-
-
-
-
-
1
RA
RD
-
-
-
--
-
-
-
-
-
-
書込み
4
UAAAH/
UAA8H
AAH
U554H
55H
UAAAH/
UAA8H
A0H
PA
PD
-
-
-
-
チップ消去
6
UAAAH/
UAA8H
AAH
X554H
55H
UAAAH/
UAA8H
80H
UAAAH/
UAA8H
AAH
X554H
55H
UAAAH/
UAA8H
10H
セクタ消去
6
UAAAH/
UAA8H
AAH
X554H
55H
UAAAH/
UAA8H
80H
UAAAH/
UAA8H
AAH
U554H
55H
SA
30H
アンロック
バイパス
エントリ
3
UAAAH/
UAA8H
AAH
U554H
55H
UAAAH/
UAA8H
20H
-
-
-
-
-
-
アンロック
バイパス
書込み
2
UXXXH
A0H
PA
PD
-
-
-
-
-
-
-
-
アンロック
バイパス
リセット
2
UXXXH
90H
UXXXH
any
-
-
-
-
-
-
-
-
セクタ消去一時停止
アドレス "UXXXH" にデータ "B0H" を入力することで , セクタ消去を一時停止する。
セクタ消去再開
アドレス "UXXXH" にデータ "30H" を入力することで , セクタ消去一時停止後 , 消去
を再開する。
消去セクタ追加
SA にデータ "30H" を入力することで , 新しい消去セクタを追加します。
RA : 読出しアドレス
PA : 書込みアドレス
SA : セクタアドレス ( セクタ内の任意の 1 セクタを指定する。)
RD : 読出しデータ
PD : 書込みデータ
U
: 上位 4 ビットは RA, PA, および SA と同じ。
: FF/FE
FX
X
: 任意のアドレス
any : 任意の書込みデータ
*: どちらのコマンドもフラッシュメモリを読出しモードにリセットできます。
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第 20 章 デュアルオペレーション フラッシュメモリ
20.4 フラッシュメモリ自動アルゴリズムの起動
方法
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＜注意事項＞
• 表 20.4-1 にあるアドレスは , CPU メモリマップ上の値です。アドレスおよびデータは
すべて 16 進数で表記しています。ただし , "X" は任意の値です。
• 表のアドレスにおける "U" は任意の値ではなく , アドレスの上位 4 ビット (bit 15 ～
bit 12) を表します。その値は RA, PA, および SA の上位 4 ビットと同じでなければな
りません。
例：RA = C48EH の場合 , U = C; PA = 1024H の場合 , U=1。
SA=3000H の場合 , U=3
• すべてのセクタへのデータ書込みが許可されている場合のみ , チップ消去コマンドが
受け入れられます。フラッシュメモリセクタ書込み制御レジスタ 0(SWRE0) のどのセ
クタのビットであっても , "0" に設定されている ( セクタへのデータ書込みが禁止され
ている ) 場合は , チップ消去コマンドは無視されます。
■ コマンドの発行に関する注意事項
コマンドシーケンス表のコマンドを発行する際には , 下記の点に注意してください。
• 第一コマンドを発行する前に，必要なセクタへのデータ書込みを許可してくださ
い。
• アドレスの上位 4 ビット (bit15 ～ bit12) を表す数値 "U" が最初のコマンドから RA,
PA, および SA の上位 4 ビットと同じであるようにしてください。
もし , 上記の 2 項目が満たされない場合は , コマンドが正しく認識されません。コマン
ドが正しく認識されない場合は , リセットを実行してコマンドシーケンサを初期化す
る必要があります。
442
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第 20 章 デュアルオペレーション フラッシュメモリ
20.5 自動アルゴリズム実行状態の確認
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自動アルゴリズム実行状態の確認
20.5
フラッシュメモリは , 自動アルゴリズムを用いて書込み / 消去のフローを実行するた
め , フラッシュメモリ内部の動作状態をハードウェアシーケンスフラグによって確
認できます。
■ ハードウェアシーケンスフラグ
● ハードウェアシーケンスフラグの概要
ハードウェアシーケンスフラグは , 下記の 5 ビットの出力で構成されます。
- データポーリングフラグ (DQ7)
- トグルビットフラグ (DQ6)
- タイミングリミットフラグ (DQ5)
- セクタ消去タイマフラグ (DQ3)
- トグルビット 2 フラグ (DQ2)
ハードウェアシーケンスフラグは , 書込みコマンド , チップ消去コマンド , あるいはセ
クタ消去コマンドが終了したかどうか , 消去コードが書き込まれたか , および読出され
ているセクタが消去セクタであるか否かを示します。
ハードウェアシーケンスフラグの値は , コマンドシーケンス設定後にフラッシュメモ
リ内の対象セクタのアドレスにリードアクセスすることにより確認できます。ハード
ウェアシーケンスフラグは , コマンドが発行されたバンクにのみ出力されることに注
意してください。
表 20.5-1 に , ハードウェアシーケンスフラグのビット割当てを示します。
表 20.5-1
ハードウェアシーケンスフラグのビット割当て
ビット No.
7
6
5
4
3
2
1
0
ハードウェアシーケンスフラグ
DQ7
DQ6
DQ5
-
DQ3
DQ2
-
-
• 自動書込み / チップ消去 , あるいはセクタ消去コマンドが実行中であるか , または完
了しているかを判断するためには , 対応するハードウェアシーケンスフラグまたは
フラッシュメモリステータスレジスタのフラッシュメモリ書込み / 消去ステータス
ビット (FSR:RDY) を確認します。自動書込みまたはチップ消去の完了後 , フラッ
シュメモリは読出し / リセット状態に戻ります。
• 自動書込み / チップ消去プログラムを作成する際には , DQ2, DQ3, DQ5, DQ6, および
DQ7フラグにより自動書込み/チップ消去が完了していることを確認してから, デー
タを読み出すように , プログラムを作成してください。
• ハードウェアシーケンスフラグは , セカンドセクタ消去コード書込み , およびその
後に実行されるこれらが有効であるか否かを確認するために使用できます。
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第 20 章 デュアルオペレーション フラッシュメモリ
20.5 自動アルゴリズム実行状態の確認
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● ハードウェアシーケンスフラグの説明
表 20.5-2 に , ハードウェアシーケンスフラグの機能を示します。
表 20.5-2
ハードウェアシーケンスフラグの機能一覧
状態
DQ7
DQ6
DQ5
DQ3
DQ2
書込み →
書込み完了
( 書込みアドレス指定時 )
DQ7 →
DATA: 7
Toggle →
DATA: 6
0→
DATA: 5
0→
DATA: 3
0→
DATA: 2
チップ / セクタ消去 →
消去完了
0→ 1
Toggle → 1
0→ 1
1
Toggle →1
0
Toggle
0
0→1
Toggle
0
Toggle → 0
0
1
Toggle
セクタ消去一時停止 →
消去再開
( セクタ消去実行中 )
0
0 → Toggle
0
1
Toggle
セクタ消去一時停止中
( セクタ消去停止 )
DATA: 7
DATA: 6
DATA: 5
DATA: 3
DATA: 2
DQ7
Toggle
1
0
0
0
Toggle
1
1
Toggle
セクタ消去待ち →
消去開始
通常動作時
の状態遷移
消去 →
セクタ消去一時停止
（セクタ消去実行中）
書込み
異常動作
444
チップ / セクタ消去
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第 20 章 デュアルオペレーション フラッシュメモリ
20.5 自動アルゴリズム実行状態の確認
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データポーリングフラグ (DQ7)
20.5.1
データポーリングフラグ (DQ7) は , 自動アルゴリズム実行が進行中もしくは終了状
態であることをデータポーリング機能によって知らせるハードウェアシーケンスフ
ラグです。
■ データポーリングフラグ (DQ7)
表 20.5-3 と表 20.5-4 に , 正常動作時と異常動作時のそれぞれのデータポーリングフラ
グの状態遷移を示します。
表 20.5-3
データポーリングフラグの状態遷移 ( 正常動作時の状態変化 )
動作状態
書込み →
書込み完了
チップ /
セクタ
消去 →
消去完了
セクタ消去
待ち →
消去開始
消去 →
セクタ消去一時
停止
（セクタ消去実
行中）
セクタ消去一時
停止 →
消去再開
( セクタ消去実
行中 )
セクタ消去
一時停止中
( セクタ消去
停止 )
DQ7
DQ7 →
DATA: 7
0→1
0
0
0
DATA: 7
表 20.5-4
データポーリングフラグの状態遷移 ( 異常動作時の状態変化 )
動作状態
書込み
チップ / セクタ消去
DQ7
DQ7
0
● 書込みの場合
自動書込みアルゴリズム実行中にリードアクセスした場合 , フラッシュメモリは最後
に書き込まれたデータの bit7 を反転させた値を DQ7 に出力します。
自動書込みアルゴリズム終了時にリードアクセスを行った場合 , フラッシュメモリは
リードアクセスを行ったアドレスの読出し値の bit7 を DQ7 に出力します。
● チップ / セクタ消去の場合
チップ / セクタ消去の自動アルゴリズム実行中に現在消去しているセクタをリードア
クセスすると , フラッシュメモリの bit7 は "0" を出力します。チップ / セクタ消去が終
了すると , フラッシュメモリの bit7 は "1" を出力します。
● セクタ消去一時停止の場合
• セクタ消去一時停止時にリードアクセスすると , フラッシュメモリはアドレスの指
し示す番地が消去中のセクタの場合 "0" を出力し , 消去中のセクタでなければアド
レスの指し示す番地の読出し値の bit7(DATA: 7) を出力します。
• トグルビットフラグ (DQ6) とともに参照することで , 現在セクタ一時停止状態であ
るか , どのセクタが消去中であるかの判定が可能です。
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第 20 章 デュアルオペレーション フラッシュメモリ
20.5 自動アルゴリズム実行状態の確認
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＜注意事項＞
自動アルゴリズムを起動した場合は , 指定したアドレスへのリードアクセスは無視されま
す。データの読出しは , データポーリングフラグ (DQ7) が "1" に設定された後 , 可能にな
ります。自動アルゴリズム終了後のデータの読出しは , データポーリング終了を確認した
リードアクセスの後に行ってください。
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第 20 章 デュアルオペレーション フラッシュメモリ
20.5 自動アルゴリズム実行状態の確認
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トグルビットフラグ (DQ6)
20.5.2
トグルビットフラグ (DQ6) は , 自動アルゴリズム実行が進行中 , もしくは終了状態
であることをトグルビット機能によって知らせるハードウェアシーケンスフラグで
す。
■ トグルビットフラグ (DQ6)
表 20.5-5 と表 20.5-6 に , 正常動作時と異常動作時のそれぞれのトグルビットフラグの
状態遷移を示します。
表 20.5-5
トグルビットフラグの状態遷移 ( 正常動作時の状態変化 )
動作状態
書込み →
書込み完了
チップ /
セクタ
消去 →
消去完了
セクタ消去
待ち →
消去開始
消去 →
セクタ消去一時
停止
（セクタ消去実
行中）
セクタ消去一時
停止 →
消去再開
( セクタ消去実
行中 )
セクタ消去
一時停止中
( セクタ消去
停止 )
DQ6
Toggle →
DATA: 6
Toggle → 1
Toggle
Toggle → 0
0 → Toggle
DATA: 6
表 20.5-6
トグルビットフラグの状態遷移 ( 異常動作時の状態変化 )
動作状態
書込み
チップ / セクタ消去
DQ6
Toggle
Toggle
● 書込みとチップ / セクタ消去の場合
• 自動書込みアルゴリズムまたはチップ / セクタ消去の自動アルゴリズムを実行中に
リードアクセスを連続して行った場合 , フラッシュメモリは , 読出しを行うごとに
"1" と "0" を交互にトグル出力します。
• 自動書込みアルゴリズムおよびチップ / セクタ消去の自動アルゴリズムが終了した
後にリードアクセスを連続して行った場合 , フラッシュメモリは読出しを行うごと
にリードアドレスの読出し値の bit6 (DATA: 6) を出力します。
● セクタ消去一時停止時
セクタ消去一時停止時にリードアクセスすると,フラッシュメモリはアドレスの指し示
す番地が消去中のセクタに属する場合 , "0" を出力します。消去中のセクタに属さない
場合 , アドレスの指し示す番地の読出し値の bit6(DATA: 6) を出力します。
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第 20 章 デュアルオペレーション フラッシュメモリ
20.5 自動アルゴリズム実行状態の確認
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＜注意事項＞
デュアルオペレーションフラッシュメモリ ( フラッシュメモリ書込み制御プログラムをフ
ラッシュメモリ上で実行する ) を用いる場合 , トグルビットフラグ (DQ6) を使用して書込
み/消去中の状態を確認することができません。
「20.9 デュアルオペレーションフラッシュ
メモリの使用上の注意」記載の注意事項を参照の上 , プログラムを作成してください。
なお , フラッシュメモリ書込み制御プログラムを RAM 上で実行する場合は , 本注意事項
は該当しません。
448
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20.5 自動アルゴリズム実行状態の確認
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タイミングリミット超過フラグ (DQ5)
20.5.3
タイミングリミット超過フラグ (DQ5) は , 自動アルゴリズムの実行時間がフラッ
シュメモリ内の規定時間 ( 書込み / 消去に要する時間 ) を超えてしまったことを示す
ハードウェアシーケンスフラグです。
■ タイミングリミット超過フラグ (DQ5)
表 20.5-7 と表 20.5-8 に , 正常動作時と異常動作時のフラグそれぞれのタイミングリ
ミット超過フラグの状態遷移を示します。
表 20.5-7
タイミングリミット超過フラグの状態遷移 ( 正常動作時 )
動作状態
書込み →
書込み完了
チップ /
セクタ
消去 →
消去完了
セクタ消去
待ち →
消去開始
消去 →
セクタ消去一時
停止
（セクタ消去実
行中）
セクタ消去一時
停止 →
消去再開
( セクタ消去実
行中 )
セクタ消去
一時停止中
( セクタ消去
停止 )
DQ5
0 → DATA: 5
0→1
0
0
0
DATA: 5
表 20.5-8
タイミングリミット超過フラグの状態遷移 ( 異常動作時 )
動作状態
書込み
チップ / セクタ消去
DQ5
1
1
● 書込みとチップ / セクタ消去時について
書込みまたはチップ / セクタ消去の自動アルゴリズム起動後にこのフラグにリードア
クセスを行うと , 自動アルゴリズム実行時間が , 規定の時間 ( 書込み / 消去に要する時
間 ) 以内の場合は "0" が , また超えている場合は "1" が出力されます。
タイミングリミット超過フラグ (DQ5) は , 自動アルゴリズムが実行中か終了している
かにかかわらず , 書込み / 消去の成功または失敗を確認するために使用できます。タイ
ミングリミット超過フラグ(DQ5)が"1"で, フラッシュメモリステータスレジスタ(FSR)
のフラッシュメモリ書込み / 消去ステータスビット (RDY) が "0" の場合 , 書込みは失敗
したと判断できます。
例えば , "0" が書き込まれているフラッシュメモリアドレスに "1" を書き込もうとする
と , フラッシュメモリはロックされます。この場合 , 自動アルゴリズムは終了すること
ができず , その実行時間がフラッシュメモリ内で設定された規定時間を超えてしまう
ため , タイミングリミット超過フラグ (DQ5) は "1" を出力します。DQ5 が "1" であるこ
とは , フラッシュメモリの不良ではなく , それが正しく使用されなかったことを示しま
す。DQ5 が "1" を出力する場合は , リセットコマンドを実行してください。
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449
第 20 章 デュアルオペレーション フラッシュメモリ
20.5 自動アルゴリズム実行状態の確認
MB95560H/570H/580H シリーズ
セクタ消去タイマフラグ (DQ3)
20.5.4
セクタ消去タイマフラグ (DQ3) は , セクタ消去コマンド起動後にセクタ消去ウェイ
ト期間中であるか否かを知らせるフラグです。
■ セクタ消去タイマフラグ (DQ3)
表 20.5-9 と表 20.5-10 に , 正常動作時と異常動作時のフラグそれぞれのセクタ消去タイ
マフラグの状態遷移を示します。
表 20.5-9
セクタ消去タイマフラグの状態遷移 ( 正常動作時 )
動作状態
書込み →
書込み完了
チップ /
セクタ
消去 →
消去完了
セクタ消去
待ち →
消去開始
消去 →
セクタ消去一時
停止
（セクタ消去実
行中）
セクタ消去一時
停止 →
消去再開
( セクタ消去実
行中 )
セクタ消去
一時停止中
( セクタ消去
停止 )
DQ3
0 → DATA: 3
1
0→1
1
1
DATA: 3
表 20.5-10
セクタ消去タイマフラグの状態遷移 ( 異常動作時 )
動作状態
書込み
チップ / セクタ消去
DQ3
0
1
● セクタ消去動作時
• セクタ消去コマンド起動後に読出しアクセスすると , セクタ消去ウェイト期間中の
場合には "0" を , セクタ消去ウェイト期間を超えてしまっている場合には "1" を出力
します。
• データポーリング機能やトグルビット機能によって消去アルゴリズムが実行中を
示している場合に (DQ7 = 0, DQ6: トグル出力 , DQ3 = 1）, セクタ消去は実行中です。
続けてのセクタ消去一時停止以外のコマンド発行はセクタ消去が終了されるまで
無視されます。
• このフラグが "0" の場合には , フラッシュメモリはセクタ消去コマンドを受付け可
能です。フラッシュメモリへのセクタ消去コマンドの書込みに先立って , セクタ消
去タイマフラグ (DQ3) が "0" であることを確かめてください。フラグが "1" であっ
た場合には , フラッシュメモリはセクタ消去コマンドの一時停止を受け付けないこ
とがあります。
● セクタ消去一時停止時
セクタ消去一時停止中に読出しアクセスすると,フラッシュメモリはアドレスの示す番
地が消去中のセクタに属する場合には "1" を出力します。消去中のセクタに属さない
場合にはアドレスの示す番地の読出し値の bit3(DATA: 3) を出力します。
450
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第 20 章 デュアルオペレーション フラッシュメモリ
20.5 自動アルゴリズム実行状態の確認
MB95560H/570H/580H シリーズ
トグルビット 2 フラグ (DQ2)
20.5.5
トグルビット 2 フラグ (DQ2) は , セクタ消去一時停止状態で読出しアドレスが消去
対象セクタであるか否か , および出力データがトグルされたかどうかをトグルビッ
ト機能によって知らせるハードウェアシーケンスフラグです
■ トグルビット 2 フラグ (DQ2)
表 20.5-11 と表 20.5-12 に , 正常動作時と異常動作時のそれぞれのトグルビット 2 フラ
グの状態遷移を示します。
表 20.5-11
トグルビット 2 フラグの状態遷移 ( 正常動作時の状態変化 )
動作状態
書込み →
書込み完了
チップ /
セクタ
消去 →
消去完了
セクタ消去
待ち →
消去開始
消去 →
セクタ消去一時
停止
（セクタ消去実
行中）
セクタ消去一時
停止 →
消去再開
( セクタ消去実
行中 )
セクタ消去
一時停止中
( セクタ消去
停止 )
DQ2
0 → DATA: 2
Toggle → 1
Toggle
Toggle
Toggle
DATA: 2
表 20.5-12
トグルビット 2 フラグの状態遷移 ( 異常動作時の状態変化 )
動作状態
書込み
チップ / セクタ消去
DQ2
0
Toggle
● チップ / セクタ消去の場合
• チップ / セクタ消去の自動アルゴリズムを実行中にリードアクセスを連続して行っ
た場合 , フラッシュメモリはリードアクセスを行うごとに "1" と "0" を交互にトグル
出力します。
• 自動書込みアルゴリズムまたはチップ / セクタ消去の自動アルゴリズムを実行中に
リードアクセスを連続して行った場合 , フラッシュメモリはリードアクセスを行う
ごとにリードアドレスの読出し値の bit2 (DATA: 2) を出力します。
● セクタ消去一時停止時
セクタ消去一時停止時にリードアクセスすると,フラッシュメモリはアドレスの指し示
す番地が消去中のセクタに属する場合 , "1" と "0" を交互にトグル出力します。消去中
のセクタに属さない場合 , アドレスの指し示す番地の読出し値の bit2(DATA: 2) を出力
します。
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451
第 20 章 デュアルオペレーション フラッシュメモリ
20.6 フラッシュメモリの書込み / 消去
20.6
MB95560H/570H/580H シリーズ
フラッシュメモリの書込み / 消去
自動アルゴリズムを起動する各コマンドを入力し , フラッシュメモリに読出し / リ
セット , 書込み , チップ消去 , セクタ消去 , セクタ消去一時停止 , セクタ消去再開の
それぞれの動作を行う手順を説明します。
■ フラッシュメモリの書込み / 消去の詳細説明
自動アルゴリズムは , 読出し / リセット , 書込み , チップ消去 , セクタ消去 , セクタ消去
一時停止 , セクタ消去再開のコマンドシーケンスを CPU からフラッシュメモリに書き
込むことにより起動できます。CPU からフラッシュメモリへのコマンドシーケンスの
コマンドの書込みは , 必ず連続して行ってください。自動アルゴリズムの終了は , デー
タポーリング機能により確認できます。自動アルゴリズムの正常終了後は , フラッシュ
メモリは読出し / リセット状態に戻ります。
動作について , 以下の順序で説明します。
• 読出し / リセット状態への遷移
• データの書込み
• 全データの消去 ( チップ消去 )
• 任意のデータの消去 ( セクタ消去 )
• セクタ消去の一時停止
• セクタ消去の再開
• アンロックバイパス書込み
452
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第 20 章 デュアルオペレーション フラッシュメモリ
20.6 フラッシュメモリの書込み / 消去
MB95560H/570H/580H シリーズ
20.6.1
フラッシュメモリの読出し / リセット状態への遷移
読出し / リセットコマンドを入力して , フラッシュメモリを読出し / リセット状態に
する手順について説明します。
■ フラッシュメモリの読出し / リセット状態への遷移
• フラッシュメモリを読出し / リセット状態にするには , コマンドシーケンス表の読
出し / リセットコマンドを CPU からフラッシュメモリへ連続送信します。
• 読出し / リセット状態はフラッシュメモリの初期状態であるため , フラッシュメモ
リは電源投入後 , またはコマンドの正常終了後は , 必ず読出し / リセット状態となり
ます。読出し / リセット状態は , コマンドの入力待ち状態でもあります。
• 読出し / リセット状態では , フラッシュメモリへのリードアクセスによって , その
データを読み出すことができ , プログラムアクセスによっても CPU からフラッシュ
メモリへのアクセスが可能です。
• フラッシュメモリにリードアクセスする場合は , 読出し / リセットコマンドは必要
ありません。コマンドが正常に終了しなかった場合は , 自動アルゴリズムを初期化
するために , 読出し / リセットコマンドを使用してください。
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453
第 20 章 デュアルオペレーション フラッシュメモリ
20.6 フラッシュメモリの書込み / 消去
20.6.2
MB95560H/570H/580H シリーズ
フラッシュメモリへのデータ書込み
書込みコマンドを入力して , フラッシュメモリにデータを書き込む手順について説
明します。
■ フラッシュメモリへのデータ書込み
• フラッシュメモリにデータを書き込むための自動アルゴリズムを起動するには , コ
マンドシーケンス表の書込みコマンドをCPUからフラッシュメモリへ連続送信しま
す。
• 対象アドレスへのデータ書込みが 4 サイクル目に終了すると , 自動アルゴリズムが
起動され自動書込みを開始します。
● アドレッシング方式
書込みは , 任意の順序のアドレスに対し , セクタの境界を越えて実行できます。1 回の
書込みコマンドによって書き込むことのできるデータは 1 バイトのみです。
● データ書込みに関する注意事項
• 書込みによって , ビットデータを "0" から "1" に戻すことはできません。"0" であっ
たビットデータに "1" が書き込まれると , データポーリング機能 (DQ7), あるいはト
グル動作 (DQ6) が終了せず , フラッシュメモリ素子が不良であると判断され , 自動
アルゴリズムの実行時間が規定の書込み時間を超えてしまうため , タイミングリ
ミット超過フラグ (DQ5) がエラーの発生を示すことになります。読出し / リセット
状態でデータを読み出すと , ビットデータは "0" のままとなります。ビットデータ
を "0" から "1" に戻すには , フラッシュメモリの消去を行ってください。
• 自動書込みの実行中は , すべてのコマンドが無視されます。
• 書込み中にハードウェアリセットが生じた場合は , その時点のアドレスに書込み中
であったデータの整合性は保証されません。チップ消去コマンドからデータの書込
みをやり直してください。
■ フラッシュメモリ書込み手順
• 図 20.6-1 に , フラッシュメモリへのデータ書込み手順の例を示します。ハードウェ
アシーケンスフラグにより , フラッシュメモリ内の自動アルゴリズムの動作状態を
確認できます。この例では , データポーリングフラグ（DQ7) を使用して , フラッシュ
メモリへのデータ書込みの終了を確認しています。
• フラグチェックのために読み出すデータは , 最後に書込みを行ったアドレスからの
読出しとなります。
• データポーリングフラグ (DQ7) およびタイミングリミット超過フラグ (DQ5) は , 同
時に変更されるため , タイミングリミット超過フラグ(DQ5) が , "1"であっても, デー
タポーリングフラグ (DQ7) を確認してください。
• 同様に , トグルビットフラグ (DQ6) は , タイミングリミット超過フラグ (DQ5) が ,
"1" に変化すると同時にトグルを停止するため , DQ5 が "1" に変化した後に , DQ6 を
確認してください。
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第 20 章 デュアルオペレーション フラッシュメモリ
20.6 フラッシュメモリの書込み / 消去
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図 20.6-1 フラッシュメモリへの書込み手順の例
書込み開始
FSR:WRE (bit1)
フラッシュメモリ書込み許可
SWRE0
セクタへのデータ書込みの禁止/許可
("0"を書き込んでセクタへのデータ書込みを禁止,あるいは
"1"を書き込んでセクタへのデータ書込みを許可)
書込みコマンドシーケンス
(1)UAA8H←AAH
(2)U554H←55H
(3)UAA8H←A0H
(4)書込みアドレス←書込みデータ
次のアドレス
内部アドレス読込み
データポーリング
(DQ7)
Data
Data
0
タイミングリミット
(DQ5)
1
内部アドレス読込み
Data
データポーリング
(DQ7)
Data
書込みエラー
最終アドレス?
NO
YES
FSR:WRE (bit1)
フラッシュメモリ書込み禁止
書込み完了
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455
第 20 章 デュアルオペレーション フラッシュメモリ
20.6 フラッシュメモリの書込み / 消去
20.6.3
MB95560H/570H/580H シリーズ
フラッシュメモリの全データ消去 ( チップ消去 )
チップ消去コマンドを発行して , フラッシュメモリの全データを消去する手順につ
いて説明します。
■ フラッシュメモリからのデータ消去 ( チップ消去 )
• フラッシュメモリからすべてのデータを消去するには , コマンドシーケンス表の
チップ消去コマンドを CPU からフラッシュメモリへ連続送信します。
• チップ消去コマンドは , 6 回のバス動作で実行されます。チップ消去は , 書込みコマ
ンドの 6 サイクル目が完了した時点で開始します。
• チップ消去では , データ消去を開始する前にユーザがフラッシュメモリにデータを
書き込む必要はありません。自動消去アルゴリズム実行中には , フラッシュメモリ
はデータを消去する前にフラッシュメモリのすべてのセルに "0" を自動的に書き込
んでから消去します。
■ チップ消去に関する注意事項
• すべてのセクタへのデータ書込みが許可されている場合のみチップ消去コマンド
が受けつけらます。フラッシュメモリ書込み制御レジスタ 0 (SWRE0) 内のいかなる
セクタのビットが "0" に設定（当該セクタへのデータ書込みが禁止）されている場
合は , チップ消去コマンドは無視されます。
• チップ消去中にハードウェアリセットが生じた場合は , フラッシュメモリ内のデー
タの整合性は保証されません。
456
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第 20 章 デュアルオペレーション フラッシュメモリ
20.6 フラッシュメモリの書込み / 消去
MB95560H/570H/580H シリーズ
20.6.4
フラッシュメモリの特定データ消去 ( セクタ消去 )
フラッシュメモリの特定セクタの消去のため , セクタ消去コマンドを入力する手順
を説明します。セクタ別消去が可能であり , かつ , 同時に複数セクタの指定も可能で
す。
■ フラッシュメモリの特定データ消去 ( セクタ消去 )
フラッシュメモリの特定セクタからのデータ消去ため , コマンドシーケンス表のセク
タ消去コマンドを連続的に CPU からフラッシュメモリに送信します。
● セクタの指定
• セクタ消去コマンドは 6 バス動作で実行されます。消去されるセクタのアドレスが
6 番目のサイクルのアドレスと指定され , セクタ消去コード (30H) が , データとして
書き込まれると , 最小 40μs の消去待ち時間が開始されます。
• 1 つ以上のセクタからデータを消去ためには , 既に述べたように , 消去する最初のセ
クタのアドレスにセクタ消去コード (30H) を書き込んだ後に , 消去セクタのアドレ
スに消去コード (30H) を書き込みます。
● 複数セクタ指定する場合の注意事項
• 最後のセクタ消去コード書き込まれた後に , 最小 40μs セクタ消去待ち時間が経過し
たときに , セクタ消去が開始されます。
• 同時に複数のセクタからデータを消去するためには , 40μs セクタ消去待ち時間以内
に , セクタアドレスと消去コードを ( コマンドシーケンスの 6 番目のサイクルに ) 入
力します。セクタ消去待ち時間が経過した後に , 消去コードが入力されても , それ
は受け入れられません。
• 連続的なセクタ消去コード書込みが , 有効であるかどうかの確認に , セクタ消去タ
イマフラグ (DQ3) を使用できます。
• 消去されるセクタのアドレスをセクタ消去タイマフラグ (DQ3) が読み込まれるアド
レスとして指定します。
■ フラッシュメモリ・セクタ消去手順
• フラッシュメモリの自動アルゴリズムの状態をチェックするのにハードウェア
シーケンスフラグを使用できます。図 20.6-2 に , フラッシュメモリ・セクタ消去手
順の例を示します。この例では , トグルビットフラグ (DQ6) を , セクタ消去の終わ
りを確認するために使用します。
• トグルビットフラグ (DQ6) は , 実行タイムアウトフラグ (DQ5) が "1" に変更される
と同時に , 出力のトグルを停止します。実行タイムアウトフラグ (DQ5) が "1" であっ
ても , トグルビットフラグ (DQ6) を確認します。
• データポーリングフラグ (DQ7) と実行タイムアウトフラグ (DQ5) は同時に変化する
ため , 実行タイムアウトフラグ (DQ5) が "1" である場合は , データポーリングフラグ
(DQ7) を確認します。
■ セクタデータ消去の注意事項
データ消去中に , ハードウェアリセットが起こると , フラッシュメモリ内のデータの完
全性は保証されません。ハードウェアリセットが起こった後に , もう一度セクタ消去手
順を実行します。
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457
第 20 章 デュアルオペレーション フラッシュメモリ
20.6 フラッシュメモリの書込み / 消去
MB95560H/570H/580H シリーズ
図 20.6-2 フラッシュメモリのセクタからのデータ消去手順例
消去開始
FSR:WRE (bit1)
フラッシュメモリ消去許可
SWRE0
セクタへのデータ書込みの禁止/許可
("0"を書き込んでセクタへのデータ書込みを禁止,あるいは
"1"を書き込んでセクタへのデータ書込みを許可)
消去コマンドシーケンス
(1) UAA8H ← AAH
(2) U554H ← 55H
(3) UAA8H ← 80H
(4) UAA8H ← AAH
(5) U554H ← 55H
(6) 消去セクタへコード入力(30H)
YES
消去セクタがほかに
あるか
NO
内部アドレスリード
0
内部アドレスリード1
DQ3
内部アドレスリード2
1
消去指定の追加が40μs以内
になされなかった。残りを
やり直すフラグを立て, いっ
たん消去を終える。
トグルビット(DQ6)
データ1=データ2
YES
NO
0
タイミングリミット
(DQ5)
1
内部アドレスリード
内部アドレスリード
NO
トグルビット(DQ6)
データ1=データ2
YES
消去エラー
残りやり直し
フラグ?
YES
NO
FSR:WRE (bit1)
フラッシュメモリ消去禁止
消去完了
458
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第 20 章 デュアルオペレーション フラッシュメモリ
20.6 フラッシュメモリの書込み / 消去
MB95560H/570H/580H シリーズ
フラッシュメモリセクタ消去の一時停止
20.6.5
フラッシュメモリのセクタ消去を一時停止するためにセクタ消去一時停止コマンド
を入力する手順を説明します。消去実行中でないセクタからのデータ読取り可能で
す。
■ フラッシュメモリのセクタ消去の一時停止
• フラッシュメモリセクタ消去を一時停止させるには , コマンド・シーケンス表のフ
ラッシュメモリセクタ消去一時停止コマンドをCPUからフラッシュメモリに送信し
ます。
• セクタ消去一時停止コマンドは , セクタ消去中に消去を一時停止し , 消去中でない
セクタからデータを読み出せます。
• セクタ消去一時停止コマンドは , 消去待ち時間を含むセクタ消去時間においてのみ
許可されます。チップ消去時 , あるいは書込み時には , 本コマンドは無視されます。
• セクタ消去一時停止コマンドは , 消去一時停止コード (B0H) を書き込むことで実行
されます。このときのアドレスは , 消去指定したセクタ内の任意のアドレスを設定
してください。消去一時停止中に再度 , セクタ消去一時停止コマンドを実行した場
合 , 再度入力したコマンドは無視されます。
• セクタ消去ウェイト期間中に , セクタ消去一時停止コマンドを入力した場合 , 直ち
にセクタ消去ウェイトを終了し , 消去動作を中断して消去停止状態になります。
• セクタ消去待ち期間後のセクタ消去中に , セクタ消去一時停止コマンドが入力され
ると , 最大 20 µs 後に消去一時停止状態となります。
＜注意事項＞
セクタ消去一時停止コマンドの発行する場合は , セクタ消去コマンドまたはセクタ消去再
開コマンドの発行後 , 20 ms 以上経過してから発行してください。
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459
第 20 章 デュアルオペレーション フラッシュメモリ
20.6 フラッシュメモリの書込み / 消去
20.6.6
MB95560H/570H/580H シリーズ
フラッシュメモリセクタ消去の再開
フラッシュメモリのセクタ消去の一時停止を再開するためのセクタ消去再開コマン
ドを入力する手順を説明します。
■ フラッシュメモリのセクタ消去の再開
• 一時停止しているセクタ消去を再開するには , コマンド・シーケンス表のセクタ消
去再開コマンドを CPU からフラッシュメモリに送信してください。
• セクタ消去再開コマンドは , セクタ消去一時停止コマンドで中断したセクタ消去動
作を再開します。セクタ消去再開コマンドは , 消去再開コード (30H) を書き込むこ
とによって , 実行される。消去を選択されたセクタのアドレスを指定します。
• セクタ消去中は , セクタ削除再開コマンド入力は無視されます。
460
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第 20 章 デュアルオペレーション フラッシュメモリ
20.6 フラッシュメモリの書込み / 消去
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20.6.7
アンロックバイパス書込み
アンロックバイパス状態を説明します。
■ ノーマルコマンド状態からアンロックバイパス状態への遷移
ノーマルコマンド状態でアンロックバイパス書込みコマンドが入力されると , フラッ
シュメモリはアンロックバイパス状態に遷移します。アンロックバイパス状態では , 書
込みコマンドが表 20.4-1 で説明されたように 2 書込みサイクル以内に入力されれば , フ
ラッシュメモリはその書込みコマンドを実行できます。
■ アンロックバイパス状態からノーマルコマンド状態への復帰
アンロックバイパス状態でアンロックバイパスリセットコマンドが入力されると , フ
ラッシュメモリはアンロックバイパス状態からノーマルコマンド状態に復帰します。
また , アンロックバイパス状態で , ハードウェアリセットを実行することによっても ,
フラッシュメモリはノーマルコマンド状態に復帰します。
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第 20 章 デュアルオペレーション フラッシュメモリ
20.7 デュアルオペレーションフラッシュの動作
説明
20.7
MB95560H/570H/580H シリーズ
デュアルオペレーションフラッシュの動作説明
デュアルオペレーションフラッシュを使用する際には , 次の点について特に注意が
必要です。
• 上位バンクの書換え時における割込み発生
• フラッシュメモリステータスレジスタのセクタ変換許可ビット (FSR:SSEN) の設
定手順
■ 上位バンクの書換え時における割込み発生
デュアルオペレーションフラッシュは , 2 つのバンクで構成されていますが , 従来のフ
ラッシュ同様 , 同一バンクでの消去 / 書込みと読出しの実行は行えません。
SA2 には割込みベクタがあるため , 上位バンク書込み時に割込みが発生した場合には
CPU からの割込みベクタを正常に読み出せません。上位バンクの書換えを行う際には
セクタ変換許可ビットを "1" に設定 (FSR:SSEN=1) する必要があります。そのため , 割
込み発生時は , SA1 に割込みベクタのデータを読み出すため , セクタ変換許可ビット
(FSR:SSEN) 設定前に SA1 と SA2 に同じデータをコピーしておく必要があります。
■ セクタ変換許可ビット (FSR:SSEN) の設定手順
図 20.7-1 に , セクタ変換許可ビット (FSR:SSEN) の設定手順例を示します。
上位バンクのデータを書き換える際には , FSR:SSEN ビットを "1" に設定する必要があ
ります。また , フラッシュメモリへの書込み中にセクタ変換許可ビット (FSR:SSEN) の
設定変更は禁止です。セクタ変換許可ビット (FSR:SSEN) の設定は必ずフラッシュメモ
リへの書込み開始前または終了後に行ってください。また , FSR:SSEN ビットを設定す
る際には , 割込み許可を禁止とし , セクタ変換許可ビット (FSR:SSEN) 設定後 , 割込み
を許可するようにしてください。
図 20.7-1 セクタ変換許可ビット (FSR:SSEN) の設定手順例
フラッシュデータ書換え開始
下位バンクのデータ書換え
書込み作業開始
上位バンクのデータ書換え
SA2のデータを
SA1にコピー
FSR:SSENを“1”に設定
書込み作業開始
フラッシュデータ書換え終了
フラッシュデータ書換え終了
FSR:SSENを“0”に設定
462
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第 20 章 デュアルオペレーション フラッシュメモリ
20.7 デュアルオペレーションフラッシュの動作
説明
MB95560H/570H/580H シリーズ
■ 書込み / 消去中の動作について
フラッシュメモリへの書込み / 消去中に割込みが発生した場合 , 割込みルーチン内でフ
ラッシュメモリへの書込みは禁止されています。
書込み / 消去ルーチンが複数存在する場合 , その書込み / 消去ルーチンが完了してから
ほかの書込み / 消去ルーチンを実行するようにしてください。
フラッシュメモリへの書込み / 消去中に , 書込み / 消去中のモード ( クロックモードお
よびスタンバイモード ) から状態遷移することは禁止されています。書込み / 消去終了
後に状態遷移するようにしてください。
■ デュアルオペレーションフラッシュメモリの割込みに関連するレジスタとベクタ
テーブルのアドレス
表 20.7-1
デュアルオペレーションフラッシュメモリの割込みに関連するレジスタとベクタテーブ
ルのアドレス
割込みレベル設定レジスタ
割込み要因
ベクタテーブルのアドレス
割込み要求番号
フラッシュメモリ
IRQ23
レジスタ
設定ビット
上位
下位
ILR5
L23
FFCCH
FFCDH
各周辺機能のそれぞれの割込み要求番号およびベクタテーブルのアドレスについては
「付録 B 割込み要因のテーブル」を参照してください。
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463
第 20 章 デュアルオペレーション フラッシュメモリ
20.8 フラッシュセキュリティ
20.8
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フラッシュセキュリティ
フラッシュセキュリティコントローラ機能により , フラッシュメモリの内容が外部
端子から読み出されることを防止します。
■ フラッシュセキュリティ
フラッシュメモリアドレス (FFFCH) に保護コード "01H" を書き込むと , フラッシュメモ
リへのアクセスが制限され , どの外部端子からもフラッシュメモリへの読出し / 書込み
アクセスができなくなります。フラッシュメモリが一度保護されると , チップ消去コマ
ンドを実行するまでこの機能のロックを解除することはできません。
保護コードは, フラッシュプログラミングの最後にコーディングしてください。これは,
プログラミング中の不要な保護を回避するためです。
フラッシュメモリを一度保護すると , 再度フラッシュメモリにデータを書き込めるよ
うにするにはチップ消去が必要になります。
464
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第 20 章 デュアルオペレーション フラッシュメモリ
20.9 デュアルオペレーションフラッシュメモリ
の使用上の注意
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20.9
デュアルオペレーションフラッシュメモリの使用上の
注意
デュアルオペレーションフラッシュメモリを使用するにあたっての注意点を示します。
■ トグルビットフラグ (DQ6) に関する制限事項
デュアルオペレーションフラッシュメモリ ( フラッシュメモリ書込み制御プログラム
をフラッシュメモリ上で実行する ) を用いる場合 , トグルビットフラグ (DQ6) を使用し
て書込み / 消去中の状態を確認することができません。このため , フラッシュメモリへ
の書込み , セクタ消去実行後のフラッシュメモリ内部動作状態は , 図 20.6-1 および図
20.6-2 の例を参考にデータポーリングフラグ (DQ7) を用いて確認してください。
なお , フラッシュ書込み制御プログラムを RAM 上で実行する場合は , 本注意事項は該
当しません。
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465
第 20 章 デュアルオペレーション フラッシュメモリ
20.9 デュアルオペレーションフラッシュメモリ
の使用上の注意
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466
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第 21 章
シリアル書込み接続例
シリアル書込み接続例を示します。
21.1 シリアル書込み接続の基本構成
21.2 シリアル書込み接続例
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467
第 21 章 シリアル書込み接続例
21.1 シリアル書込み接続の基本構成
21.1
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シリアル書込み接続の基本構成
MB95560H/570H/580H シリーズは , フラッシュメモリのシリアルオンボード書込み
をサポートしています。本節では , 構成について説明します。
■ シリアル書込み接続の基本構成
シリアルオンボード書込みには , 富士通セミコンダクター株式会社製の BGM アダプタ
MB2146-08-E を使用します。
表 21.1-1 に , シリアル書込み接続の基本構成を示します。
図 21.1-1 シリアル書込み接続の基本構成
ホストインタフェースケーブル
USB
468
BGMアダプタ
MB2146-08-E
1線式UART
フラッシュ
メモリ品
ユーザシステム
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表 21.1-1
第 21 章 シリアル書込み接続例
21.1 シリアル書込み接続の基本構成
標準シリアルオンボード書込みに使用する端子
端子
機能
説明
VCC
電源電圧供給端子
書込み電圧 (4.5 V ～ 5.5 V) は , ユーザシステムから供給されます。
VSS
GND 端子
フラッシュマイコンプログラマの GND と兼用となっています。
コンデンサ接続
バイパスコンデンサに接続してから , グランドに接続します。
RST
リセット
RST 端子は , VCC に設定 ( プルアップ ) されます。
DBG
1 線式 UART
設定シリアル書込みモー
ド
DBG 端子は , プログラマとの 1 線式 UART 通信を提供します。
特定のタイミングで DBG 端子と VCC 端子に電圧が供給されると , シ
リアル書込みモードが設定されます。
( そのタイミングについては , 図 21.2-1 を参照してください。)
C
● 発振クロック周波数
UART クロックは , 内部 CR クロックにより提供されます。UART ボーレートは , 実行
するフラッシュメモリ操作によって , 31250 bps または 62500 bps に設定する必要があ
ります。
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469
第 21 章 シリアル書込み接続例
21.2 シリアル書込み接続例
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シリアル書込み接続例
21.2
マイクロコントローラは , 次のタイミングで PGM モードに遷移します。
■ MCU の PGM モードへの遷移
マイクロコントローラは , 次のタイミングで PGM モードに遷移します。
シリアルプログラマは , VCC 入力に従って , DBG 端子を制御します。
図 21.2-1 タイミングダイヤグラム
Vcc
H
L
DBG
PGM モードに遷移
↓
H
L
→
470
≧1
1s
←
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第 21 章 シリアル書込み接続例
21.2 シリアル書込み接続例
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■ シリアル書込み接続の例
図 21.2-2 は , フラッシュメモリ品でのシリアル書込みのための接続例を示したもので
す。
電源は , プログラマから , VCC 端子を介してアダプタに供給されます。
図 21.2-2 シリアル書込み接続例
MCU
1
IDC10 (メス・コネクタ)
Vcc
Vcc
インデックス・マーク
端子 9
端子 1
DBG
8
Vcc
端子10
端子 2
IDC10
RST
(TOP VIEW)
IC
名称
No.
1
UVCC
2
VSS
4
RSTOUT
8
DBG
4
Vss
2
ターゲットボード
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471
第 21 章 シリアル書込み接続例
21.2 シリアル書込み接続例
472
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第 22 章
不揮発性レジスタ (NVR) の
機能
NVR インタフェースの機能と動作について説明し
ます。
22.1 NVR インタフェースの概要
22.2 NVR インタフェースの構成
22.3 NVR インタフェースのレジスタ
22.4 メイン CR クロックトリミング使用上の注意
22.5 NVR の使用上の注意
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473
第 22 章 不揮発性レジスタ (NVR) の機能
22.1 NVR インタフェースの概要
22.1
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NVR インタフェースの概要
システム情報やオプション設定を格納する NVR( 不揮発性レジスタ ) 領域は , フラッ
シュメモリにおける予約領域です。リセット後 , NVR フラッシュ領域のデータは読
み出され , NVR I/O 領域のレジスタに格納されます。MB95560H/570H/580H シリー
ズでは , NVR インタフェースを用いて以下のデータを保存します。
• メイン CR クロックのコアーストリミング値 (5 ビット )
• メイン CR クロックのファイントリミング値 (5 ビット )
• ウォッチドッグタイマ選択 ID(16 ビット )
• メイン CR クロックの温度依存調整値 (5 ビット )
■ NVR インタフェースの機能
NVR インタフェースには , 以下のような機能があります。
1. NVRインタフェースはリセット後, NVRフラッシュ領域からすべてのデータを取り
出し , NVR I/O 領域のレジスタに格納します ( 図 22.1-1 と図 22.2-1 を参照 )。
2. NVRインタフェースにより, ユーザは, CRトリミング設定の初期値を確認できます。
3. NVR インタフェースにより , ユーザは , 16 ビットのウォッチドッグタイマ選択 ID
を変更し , ハードウェアウォッチドッグタイマまたはソフトウェアウォッチドッグ
タイマを選択できます (CPU の稼働中は , ウォッチドッグタイマ選択 ID を変更する
ことはできません )。
図 22.1-1 に , リセット中の NVR の読出しを示します。
図 22.1-1 リセット中の NVR の読出し
NVR インタフェース
(I/O 領域)
NVR
(フラッシュ領域)
0FE4H
XXX01010B
0FE5H
XXX00001B
0FE7H
XXX10101B
0FEBH
11111111B
0FECH
00000000B
FFBBH
XXX10101B
FFBCH
XXX01010B
FFBDH
FFBEH
XXX00001B
11111111B
FFBFH
00000000B
メモリマップ
474
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第 22 章 不揮発性レジスタ (NVR) の機能
22.2 NVR インタフェースの構成
MB95560H/570H/580H シリーズ
22.2
NVR インタフェースの構成
NVR インタフェースは , 以下のブロックで構成されています。
• メイン CR クロックのトリミング (CRTH と CRTL)
• ウォッチドッグタイマ選択 ID(WDTH と WDTL)
• メイン CR 温度依存調整 (CRTDA)
■ NVR インタフェースのブロックダイヤグラム
図 22.2-1 NVR インタフェースのブロックダイヤグラム
CRTH
-
-
-
CRTH4
CRTH3
CRTH2
CRTH1
CRTH0
5
4 MHz
メイン CR クロック
5
CRTL
-
-
-
CRTL4
CRTL3
CRTL2
CRTL1
メイン CR クロック
発振器
CRTL0
5
CRTDA
-
-
-
CRTDA4
CRTDA3
CRTDA2
CRTDA1
CRTDA0
WDTH
WDTH7
WDTH6
WDTH5
WDTH4
WDTH3
WDTH2
WDTH1
WDTH0
8
A5Hと等値?
96Hと等値?
ウォッチドッグタイマ
8
97Hと等値?
WDTL
WDTL7
WDTL6
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WDTL5
WDTL4
WDTL3
WDTL2
WDTL1
WDTL0
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475
第 22 章 不揮発性レジスタ (NVR) の機能
22.3 NVR インタフェースのレジスタ
MB95560H/570H/580H シリーズ
NVR インタフェースのレジスタ
22.3
NVR インタフェースのレジスタ一覧を示します。
■ NVR インタフェースのレジスタ
図 22.3-1 NVR インタフェースのレジスタ
メイン CR クロックトリミングレジスタ ( 上位 ) (CRTH)
bit7
bit6
bit5
bit4
bit3
アドレス
0FE4H
CRTH4 CRTH3
R0/WX
R0/WX
R0/WX
R/W
R/W
bit2
CRTH2
R/W
bit1
CRTH1
R/W
bit0
CRTH0
R/W
初期値
000XXXXXB
メイン CR クロックトリミングレジスタ ( 下位 ) (CRTL)
bit7
bit6
bit5
bit4
bit3
アドレス
0FE5H
CRTL4
CRTL3
R0/WX
R0/WX
R0/WX
R/W
R/W
bit2
CRTL2
R/W
bit1
CRTL1
R/W
bit0
CRTL0
R/W
初期値
000XXXXXB
メイン CR クロック温度依存調整レジスタ (CRTDA)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
アドレス
0FE7H
CRTDA4 CRTDA3 CRTDA2 CRTDA1 CRTDA0
R0/WX
R0/WX
R0/WX
R/W
R/W
R/W
R/W
R/W
初期値
000XXXXXB
ウォッチドッグタイマ選択 ID レジスタ ( 上位 ) (WDTH)
bit7
bit6
bit5
bit4
bit3
アドレス
0FEBH
WDTH7 WDTH6 WDTH5 WDTH4 WDTH3
R/WX
R/WX
R/WX
R/WX
R/WX
bit2
WDTH2
R/WX
bit1
WDTH1
R/WX
bit0
WDTH0
R/WX
初期値
XXXXXXXXB
ウォッチドッグタイマ選択 ID レジスタ ( 下位 ) (WDTL)
bit7
bit6
bit5
bit4
bit3
アドレス
0FECH
WDTL7 WDTL6 WDTL5 WDTL4 WDTL3
R/WX
R/WX
R/WX
R/WX
R/WX
bit2
WDTL2
R/WX
bit1
WDTL1
R/WX
bit0
WDTL0
R/WX
初期値
XXXXXXXXB
R/W
R/WX
R0/WX
X
476
:
:
:
:
:
リード / ライト可能 ( 読出し値は書込み値と同じとなります。)
リードオンリ ( 読出し可能。このビットに値を書き込んでも動作に影響はありません。)
読出し値は常に "0" です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
不定
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第 22 章 不揮発性レジスタ (NVR) の機能
22.3 NVR インタフェースのレジスタ
MB95560H/570H/580H シリーズ
メイン CR クロックトリミングレジスタ ( 上位 )
(CRTH)
22.3.1
図 22.3-2 に , メイン CR クロックトリミングレジスタ ( 上位 ) (CRTH) を示します。
■ メイン CR クロックトリミングレジスタ ( 上位 ) (CRTH)
図 22.3-2 メイン CR クロックトリミングレジスタ ( 上位 ) (CRTH)
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
0FE4H
-
-
-
CRTH4
CRTH3
CRTH2
CRTH1
CRTH0
R0/WX
R0/WX
R0/WX
R/W
R/W
R/W
R/W
R/W
CRTH[4:0]
00000B
..
.
11111B
初期値
000XXXXXB
メインCRクロックコーアストリミングビット
メインCRクロックは最大周波数に調節されます。
..
.
メインCRクロックは最小周波数に調節されます。
未定義ビット
読出し値は常に"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
読出し値は常に"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
読出し値は常に"0"です。このビットに値を書き込んでも動作に影響はありません。
R/W
R0/WX
X
:
:
:
:
リード/ライト可能(読出し値は書込み値と同じとなります。)
読出し値は常に"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
不定
表 22.3-1 メイン CR クロックトリミングレジスタ ( 上位 ) (CRTH) の各ビットの機能
ビット名
bit7
～
bit5
未定義ビット
機能
読出し値は常に "0" です。これらのビットに値を書き込んでも動作に影響はあり
ません。
これらのビットはリセット後 , フラッシュアドレス FFBCH (bit4 ～ bit0) からロー
ドされます。これらのビットの初期値は , NVR フラッシュ領域にプリロードされ
た値により決まります。
コアーストリミングでは , メイン CR クロック周波数を粗調整することができ , コ
アーストリミング値を大きくすると , メイン CR クロック周波数は小さくなりま
す。下の表を参照してください。
bit4
～
bit0
CRTH4 ～ CRTH0:
メイン CR コアース
トリミング
CRTH[4:0]
メイン CR クロック周波数
00000B
:
最大
:
11111B
最小
メイン CR クロックトリミングの詳細と , メイン CR クロックの値の変更に関する
注意事項については , それぞれ「22.4 メイン CR クロックトリミング使用上の注
意」と「22.5 NVR の使用上の注意」を参照してください。
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477
第 22 章 不揮発性レジスタ (NVR) の機能
22.3 NVR インタフェースのレジスタ
MB95560H/570H/580H シリーズ
メイン CR クロックトリミングレジスタ ( 下位 )
22.3.2
(CRTL)
図 22.3-3 に , メイン CR クロックトリミングレジスタ ( 下位 ) (CRTL) を示します。
■ メイン CR クロックトリミングレジスタ ( 下位 ) (CRTL)
図 22.3-3 メイン CR クロックトリミングレジスタ ( 下位 ) (CRTL)
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
0FE5H
-
-
-
CRTL4
CRTL3
CRTL2
CRTL1
CRTL0
R0/WX
R0/WX
R0/WX
R/W
R/W
R/W
R/W
R/W
CRTL[4:0]
00000B
..
.
11111B
初期値
000XXXXXB
メインCRクロックファイントリミングビット
メインCRクロックは最大値に調節されます。
..
.
メインCRクロックは最小値に調節されます。
未定義ビット
読出し値は常に"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
読出し値は常に"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
読出し値は常に"0"です。このビットに値を書き込んでも動作に影響はありません。
R/W
R0/WX
X
:
:
:
:
リード/ライト可能(読出し値は書込み値と同じとなります。)
読出し値は常に"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
不定
表 22.3-2 メイン CR クロックトリミングレジスタ ( 下位 ) (CRTL) の各ビットの機能
ビット名
bit7
～
bit5
未定義ビット
機能
読出し値は常に "0" です。これらのビットに値を書き込んでも動作に影響はあり
ません。
これらのビットはリセット後 , フラッシュアドレス FFBDH (bit4 ～ bit0) からロー
ドされます。これらのビットの初期値は , NVR フラッシュ領域にプリロードされ
た値により決まります。
ファイントリミングでは , メイン CR クロック周波数を微調整できます。
ファイントリミング値を大きくすると , メイン CR クロック周波数は小さくなり
ます。
bit4
～
bit0
CRTL4 ～ CRTL0:
メイン CR ファイン
トリミング
CRTL[4:0]
メイン CR クロック周波数
:
最大
:
11111B
最小
00000B
メイン CR クロックトリミングの詳細と , メイン CR クロックの値の変更に関する
注意事項については , それぞれ「22.4 メイン CR クロックトリミング使用上の注
意」と「22.5 NVR の使用上の注意」を参照してください。
478
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第 22 章 不揮発性レジスタ (NVR) の機能
22.3 NVR インタフェースのレジスタ
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メイン CR クロック温度依存調節レジスタ (CRTDA)
22.3.3
図 22.3-4 に , メイン CR クロック温度依存調節レジスタ (CRTDA) を示します。
■ メイン CR クロック温度依存調節レジスタ (CRTDA)
図 22.3-4 メイン CR クロック温度依存調節レジスタ (CRTDA)
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
0FE7H
-
-
-
CRTDA4
CRTDA3
CRTDA2
CRTDA1
CRTDA0
R0/WX
R0/WX
R0/WX
R/W
R/W
R/W
R/W
R/W
CRTDA[4:0]
00000B
..
.
11111B
初期値
000XXXXXB
メインCRクロック温度依存調節ビット
メインCRクロックは最大値に調節されます。
..
.
メインCRクロックは最小値に調節されます。
未定義ビット
読出し値は常に"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
読出し値は常に"0"です。このビットに値を書き込んでも動作に影響はありません。
未定義ビット
読出し値は常に"0"です。このビットに値を書き込んでも動作に影響はありません。
R/W
R0/WX
-
: リード/ライト可能(読出し値は書込み値と同じとなります。)
: 読出し値は常に"0"です。このビットに値を書き込んでも動作に影響はありません。
: 未定義ビット
表 22.3-3 メイン CR クロックト温度依存調節レジスタ (CRTDA) の各ビットの機能
ビット名
bit7
～
bit5
bit4
～
bit0
未定義ビット
CRTDA4 ～
CRTDA0:
メイン CR クロック
温度依存調節ビット
機能
読出し値は常に "0" です。これらのビットに値を書き込んでも動作に影響はあり
ません。
これらのビットはリセット後 , フラッシュアドレス 3FBBH (bit4 ～ bit0) からロー
ドされます。これらのビットの初期値は , NVR フラッシュ領域にプリロードされ
た値により決まります。
温度依存調節は , メイン CR クロック周波数を微調整できます。
ファイントリミング値を大きくすると , メイン CR クロック周波数は小さくなり
ます。
CRTDA[4:0]
メイン CR クロック周波数
:
最大
:
11111B
最小
00000B
メイン CR クロックトリミングの詳細と , メイン CR クロックの値の変更に関する
注意事項については , それぞれ「22.4 メイン CR クロックトリミング使用上の注
意」と「22.5 NVR の使用上の注意」を参照してください。
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479
第 22 章 不揮発性レジスタ (NVR) の機能
22.3 NVR インタフェースのレジスタ
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ウォッチドッグタイマ選択 ID レジスタ
(WDTH, WDTL)
22.3.4
図 22.3-5 に , ウォッチドッグタイマ選択 ID レジスタ (WDTH, WDTL) を示します。
■ ウォッチドッグタイマ選択 ID レジスタ (WDTH, WDTL)
図 22.3-5 ウォッチドッグタイマ選択 ID レジスタ (WDTH, WDTL)
WDTH
WDTL
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
0FEBH
WDTH7
WDTH6
WDTH5
WDTH4
WDTH3
WDTH2
WDTH1
WDTH0
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
0FECH
WDTL7
WDTL6
WDTL5
WDTL4
WDTL3
WDTL2
WDTL1
WDTL0
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
WDTH[7:0], WDTL[7:0]
初期値
XXXXXXXXB
ウォッチドッグタイマ選択ID
A596h
ハードウェアウォッチドッグタイマは無効になります。
A597h
ハードウェアウォッチドッグタイマが有効になります。スタンバイモード
(ストップ, スリープ, タイムベースタイマ, および時計モード)で停止可能。
上記以外
初期値
XXXXXXXXB
ハードウェアウォッチドッグタイマが有効になります。スタンバイモード
(ストップ, スリープ, タイムベースタイマ, および時計モード)で動作を継続。
R/WX : リードオンリ(読出し可能。このビットに値を書き込んでも動作に影響はありません。)
X
: 不定
表 22.3-4 ウォッチドッグタイマ ID レジスタ ( 上位 ) (WDTH) の各ビットの機能
ビット名
bit7
～
bit0
WDTH7 ～ WDTH0
ウォッチドッグタ
イマ選択 ID
( 上位 )
機能
これらのビットはリセット後 , フラッシュアドレス FFBEH (bit7 ～ bit0) からロー
ドされます。これらのビットの初期値は , NVR フラッシュ領域にプリロードさ
れた値により決まります。
CPU の稼働中は , このレジスタを変更することはできません。
ウォッチドッグタイマ選択については , 表 22.3-6 を参照してください。
NVR 値の書込みに関する注意事項については , 「22.5 NVR の使用上の注意」を
参照してください。
表 22.3-5 ウォッチドッグタイマ ID レジスタ ( 下位 ) (WDTL) の各ビットの機能
ビット名
bit7
～
bit0
480
WDTL7 ～ WDTL0
ウォッチドッグタ
イマ選択 ID
( 下位 )
機能
これらのビットはリセット後 , フラッシュアドレス FFBFH (bit7 ～ bit0) からロー
ドされます。これらのビットの初期値は , NVR フラッシュ領域にプリロードさ
れた値により決まります。
CPU の稼働中は , このレジスタを変更することはできません。
ウォッチドッグタイマ選択については , 表 22.3-6 を参照してください。
NVR 値の書込みに関する注意事項については , 「22.5 NVR の使用上の注意」を
参照してください。
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第 22 章 不揮発性レジスタ (NVR) の機能
22.3 NVR インタフェースのレジスタ
表 22.3-6 ウォッチドッグタイマ選択 ID
WDTH[7:0], WDTL[7:0]
機能
A596H
ハードウェアウォッチドッグタイマは無効になりソフトウェアウォッチドッグタ
イマは有効になります。
A597H
ハードウェアウォッチドッグタイマが選択されソフトウェアウォッチドッグタイ
マは無効になります。
スタンバイモード（ストップ , スリープ , タイムベースタイマ , および時計モー
ド）で停止可能。
上記以外
ハードウェアウォッチドッグタイマが選択されソフトウェアウォッチドッグタイ
マは無効になります。
スタンバイモード（ストップ , スリープ , タイムベースタイマ , および時計モー
ド）で動作を継続。
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481
第 22 章 不揮発性レジスタ (NVR) の機能
22.4 メイン CR クロックトリミング使用上の注
意
22.4
MB95560H/570H/580H シリーズ
メイン CR クロックトリミング使用上の注意
メイン CR クロックトリミング使用上の注意を示します。
ハードウェアリセット後 , 10 ビットのメイン CR クロックトリミング値と 5 ビットの
温度依存調節値は , NVR フラッシュ領域から NVR I/O 領域のレジスタへとロードされ
ます。
表 22.4-1 に , メイン CR クロックトリミングの変更幅を示します。
表 22.4-1 メイン CR クロックトリミングの変更幅
482
機能
コアーストリミング値
CRTH[4:0]
ファイントリミング値
CRTL[4:0]
周波数が最小となる値
11111B
11111B
周波数が最大となる値
00000B
00000B
変更幅
220 kHz ～ 300 kHz
14 kHz ～ 20 kHz
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第 22 章 不揮発性レジスタ (NVR) の機能
22.4 メイン CR クロックトリミング使用上の注
意
図 22.4-1 に , メイン CR クロック周波数とトリミング変更幅の関係を示します。
図 22.4-1 メイン CR クロック周波数とトリミング変更幅の関係
(CRTDA[4:0] が 10000B に設定された場合 )
10000
9000
メインCRクロック周波数 (kHz)
8000
7000
6000
5000
4000
3000
2000
1000
FH
,1
00
H
,0
0H
00
H
FH
,1
0H
,0
H
01
04
H
,0
0H
04
01
H
FH
,1
H
FH
,1
H
07
H
,0
0H
0H
,0
H
0A
0H
0A
07
H
,1
FH
FH
H
0D
,0
H
0D
H
,0
0H
10
10
,1
FH
,1
H
FH
,1
H
0H
13
,0
H
13
16
H
,0
0H
16
H
,1
FH
FH
,1
H
0H
,0
H
19
H
1C
1F
H
,0
,0
0H
0H
19
1C
1F
H
H
,1
,1
FH
FH
0
CRTH[4:0]設定, CRTL[4:0]設定
トリミングデータ (CRTH[4:0], CRTL[4:0])
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483
第 22 章 不揮発性レジスタ (NVR) の機能
22.5 NVR の使用上の注意
22.5
MB95560H/570H/580H シリーズ
NVR の使用上の注意
NVR の使用上の注意を示します。
■ メイン CR 周波数の変更に関する注意事項
変更値が NVR フラッシュ領域には書き込まれないことに留意してください。CRTH,
CRTL および CRTDA レジスタを変更すると , その変更値は , フラッシュライタにより
NVR フラッシュ領域に書き込まれます。
■ フラッシュ消去およびトリミング値に関する注意事項
1. フラッシュ消去操作では , すべての NVR データが消去されます。
フラッシュライタは , 元のシステム設定を保持するために , 以下の処理を実行しま
す。
(1) CRTH:CRTH[4:0], CRTL:CRTL[4:0] および CRTDA:CRTDA[4:0] のデータのバッ
クアップを作成します。
(2) フラッシュを消去します。
(3) CRTH:CRTH[4:0], CRTL:CRTL[4:0] および CRTDA:CRTDA[4:0] のすべてのデー
タを , NVR フラッシュ領域に復元します。
CRTH:CRTH[4:0], CRTL:CRTL[4:0] および CRTDA:CRTDA[4:0] に新しいデータが存
在する場合は , フラッシュライタが新しいデータを NVR フラッシュ領域に書き込み
ます。
2. トリミング値は , 本デバイスが出荷される前にプリセットされています。プリセッ
トされたトリミング値が出荷後に変更された場合 , 変更されたトリミング値に基づ
いた使用に対し , デバイスの正常な動作を保証しません。
3. ユーザプログラムコードによりフラッシュ操作が実行された場合は , 元のトリミン
グデータもユーザプログラムコードにより NVR フラッシュ領域に復元する必要が
あります。そうしなければ , 出荷前にデバイスにプリセットされたトリミング値は ,
フラッシュ消去操作により消去されてしまいます。
484
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第 23 章
クロックおよびリセット
システム構成コントローラ
クロックおよびリセットシステム構成コントロー
ラ ( 本章では「コントローラ」とよびます ) の機能
と動作について説明します。
23.1 システム構成レジスタ (SYSC) の概要
23.2 システム構成レジスタ (SYSC)
23.3 コントローラ使用上の注意
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485
第 23 章 クロックおよびリセット システム構成コントローラ
23.1 システム構成レジスタ (SYSC) の概要
23.1
MB95560H/570H/580H シリーズ
システム構成レジスタ (SYSC) の概要
コントローラは , SYSC レジスタで構成されています。この SYSC レジスタは , ク
ロックおよびリセットシステムを構成設定するための 8 ビット (bit2 は未使用 ) のレ
ジスタです。
■ SYSC の機能
● PF2/RST 端子の汎用入出力ポート / リセット機能の選択
● RST 端子のリセット出力許可 / 禁止
● PG1/X0A 端子および PG2/X1A 端子の汎用入出力ポート / 発振機能の選択
● PF0/X0 端子および PF1/X1 端子の汎用入出力ポート / 発振機能の選択
● 8/16 ビット複合タイマへの外部カウントクロック入力端子として EC0 入力端子を選択
486
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第 23 章 クロックおよびリセット システム構成コントローラ
23.2 システム構成レジスタ (SYSC)
MB95560H/570H/580H シリーズ
23.2
システム構成レジスタ (SYSC)
システム構成レジスタについて説明します。
■ システム構成レジスタ (SYSC)
図 23.2-1 システム構成レジスタ (SYSC)
アドレス
0FE8H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
RSTOE
RSTEN
R/W
R/W
PGSEL
PFSEL
予約
予約
EC0SL
_
R/W
R/W
R/W0
R/W0
R/W
R0/WX
RSTEN
0
1
PF2/RST 端子の汎用ポート入出力機能を許可します。
PF2/RST 端子のリセット入力機能を許可します。
RSTOE
0
1
PF2/RST 端子のリセット出力機能を禁止します。
PF2/RST 端子のリセット出力機能を許可します。
初期値
11000011B
PF2機能選択ビット
リセット出力許可/禁止ビット
未定義ビット
読出し値は常に"0"です。このビットに値を書き込んでも動作に影響はありません。
EC0SL
0
1
R/W
R/W0
R0/WX
-
EC0 クロック選択ビット
P12/EC0 端子を外部カウントクロック入力として選択します。
P04/EC0 端子を外部カウントクロック入力として選択します。
予約
0
予約ビット
必ず“0”に設定してください。
予約
0
予約ビット
必ず“0”に設定してください。
PFSEL
0
1
PF0とPF1機能選択ビット
PF0とPF1端子がメインクロック発振端子として選択します。
PF0とPF1 端子が汎用入出力ポートとして選択します。
PGSEL
0
1
PG1とPG2機能選択ビット
PG1とPG2端子がサブクロック発振端子として選択します。
PG1とPG2端子が汎用入出力ポートとして選択します。
: リード / ライト可能 (読出し値は書込み値と同じとなります。)
: 書込み値は"0"です。読出し値は書込み値と同じとなります。
: リード値は常に"0"です。このビットに値を書き込んでも動作に影響はありません。
: 未定義ビット
: 初期値
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487
第 23 章 クロックおよびリセット システム構成コントローラ
23.2 システム構成レジスタ (SYSC)
MB95560H/570H/580H シリーズ
表 23.2-1
システム構成レジスタ (SYSC) の各ビットの機能
ビット名
機能
bit7
PGSEL:
PG1 と PG2
機能選択ビット
このビットは , PG1 と PG2 端子の機能を選択するために使用します。
"0" に設定すると , PG1 と PG2 端子はサブクロック発振端子として選択されま
す。サブクロック発振は , サブクロック発振許可ビット (SYCC2:SOSCE) により
許可または禁止されます。
"1" に設定すると , PG1 と PG2 端子は汎用入出力ポートとして選択されます。
bit6
PFSEL:
PF0 と PF1
機能選択ビット
このビットは , PF0 と PF1 端子の機能を選択するために使用します。
0" に設定すると , PF0 と PF1 端子はメインクロック発振端子として選択されま
す。メインクロック発振は , メインクロック発振許可ビット (SYCC2:MOSCE) に
より許可または禁止されます。
"1" に設定すると , PF0 と PF1 端子は汎用入出力ポートとして選択されます。
bit5,
bit4
予約ビット
これらのビットは必ず "0" に設定してください。
bit3
EC0SL:
EC0 クロック選択
ビット
このビットは , 8/16 ビット複合タイマの外部カウントクロック入力端子として ,
EC0 入力端子を選択するために使用します (EC0 入力機能を使用するには , 8/16
ビット複合タイマに対応するレジスタビットが有効になっていなければなりま
せん。詳細については ,「第 14 章 8/16 ビット複合タイマ」を参照してください )。
"0" に設定すると , P12/EC0 端子が外部カウントクロック入力端子として選択さ
れます。
"1" に設定すると , P04/EC0 端子が外部カウントクロック入力端子として選択さ
れます。
bit2
未定義ビット
読出し値は常に "0" です。このビットに値を書き込んでも動作に影響はありませ
ん。
RSTOE:
リセット出力許可 /
禁止ビット
このビットは , リセット入力機能が有効の場合に , PF2/RST 端子のリセット出力
機能を有効または無効にするために使用します。SYSC:RSTEN の設定によりリ
セット入力機能が無効となっている場合は , このビットの設定にかかわらず , リ
セット出力機能は無効となります。
このレジスタのリセット入力許可 / 禁止ビット (SYSC:RSTEN) を参照してくだ
さい。
"0" に設定すると , PF2/RST 端子のリセット出力機能は禁止となります。
"1" に設定すると , PF2/RST 端子のリセット出力機能は許可となります。
RSTEN:
PF2 機能選択ビッ
ト
このビットは , PF2/RST 端子のリセット入力機能を有効または無効にするために
使用します。MB95F562H/F563H/F564H/F572H/F573H/F574H/F582H/F583H/F584H
では , このビットの設定に関係なく , リセット入力機能は常に有効となります。
"0" に設定すると , PF2/RST 端子のリセット入力機能は無効となり , 汎用入出力
ポート機能が有効となります。
"1" に設定すると , PF2/RST 端子のリセット入力機能が有効となり , 汎用入出力
ポート機能は無効となります。
このビットを変更する前に , PDRF レジスタの bit 2 を "1" に設定してください。
bit1
bit0
＜注意事項＞
リセット後にリセット入出力機能を維持するために , SYSC:RSTEN および SYSC:RSTOE
は , 電源投入後に "1" に初期化されます。その他のリセットでは , これらのビットは初期
化されません。
システムにおいてリセット入出力機能を使用する必要がある場合は , 安定した動作を維持
するために , リセット後の初期化プログラムルーチンにおいて SYSC:RSTEN を "1" に初
期化することを強く推奨します。リセット入出力機能を有効にしてある場合には , ウォッ
チドッグリセットを含むすべての種類のリセットが使用可能です。
488
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第 23 章 クロックおよびリセット システム構成コントローラ
23.3 コントローラ使用上の注意
MB95560H/570H/580H シリーズ
23.3
コントローラ使用上の注意
コントローラの使用上の注意を示します。
■ コントローラ使用上の注意
● X0, X0A, X1 および X1A の設定
X0 および X1 をメイン発振クロック端子として使用するには , SYSC:PFSEL を "0" に設
定してください。
X0A および X1A をサブ発振クロック端子として使用するには , SYSC:PGSEL を "0" に
設定してください。
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489
第 23 章 クロックおよびリセット システム構成コントローラ
23.3 コントローラ使用上の注意
MB95560H/570H/580H シリーズ
490
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付録
I/O マップ , 割込み一覧 , メモリマップ , 端子状態 ,
命令概要およびマスクオプションを示します。
付録 A I/O マップ
付録 B 割込み要因のテーブル
付録 C メモリマップ
付録 D 端子状態
付録 E 命令概要
付録 F マスクオプション
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491
付録 A I/O マップ
MB95560H/570H/580H シリーズ
付録 A
I/O マップ
MB95560H/570H/580H シリーズで使用している I/O マップを示します。
■ I/O マップ
表 A-1 I/O マップ (MB95560H シリーズ ) (1 / 3)
アドレス
0000H
レジスタ略称
PDR0
ポート 0 データレジスタ
R/W
初期値
00000000B
0001H
DDR0
ポート 0 方向レジスタ
R/W
00000000B
0002H
0003H
PDR1
ポート 1 データレジスタ
R/W
00000000B
DDR1
ポート 1 方向レジスタ
R/W
00000000B
0004H
—
—
—
0005H
WATR
発振安定待ち時間設定レジスタ
R/W
11111111B
0006H
PLLC
PLL 制御レジスタ
R/W
000X0000B
0007H
SYCC
システムクロック制御レジスタ
R/W
XXX11011B
0008H
STBC
スタンバイ制御レジスタ
R/W
00000000B
0009H
RSRR
リセット要因レジスタ
R/W
000XXXXXB
000AH
TBTC
タイムベースタイマ制御レジスタ
R/W
00000000B
000BH
WPCR
時計プリスケーラ制御レジスタ
R/W
00000000B
000CH
WDTC
ウォッチドッグタイマ制御レジスタ
R/W
00XX0000B
000DH
SYCC2
システムクロック制御レジスタ 2
R/W
XXXX0011B
000EH
STBC2
スタンバイ制御レジスタ 2
R/W
00000000B
000FH
～
0015H
—
—
—
0016H
PDR6
ポート 6 データレジスタ
R/W
00000000B
0017H
DDR6
ポート 6 方向レジスタ
R/W
00000000B
0018H
～
0027H
—
—
—
0028H
PDRF
ポート F データレジスタ
R/W
00000000B
0029H
DDRF
ポート F 方向レジスタ
R/W
00000000B
002AH
PDRG
ポート G データレジスタ
R/W
00000000B
002BH
DDRG
ポート G 方向レジスタ
R/W
00000000B
ポート 0 プルアップレジスタ
R/W
00000000B
—
—
R/W
00000000B
—
—
002CH
PUL0
002DH
～
0032H
—
0033H
PUL6
0034H
—
レジスタ名
( 使用禁止 )
( 使用禁止 )
( 使用禁止 )
( 使用禁止 )
ポート 6 プルアップレジスタ
( 使用禁止 )
R/W
0035H
PULG
ポート G プルアップレジスタ
R/W
00000000B
0036H
T01CR1
8/16 ビット複合タイマ 01 ステータス制御レジスタ 1
R/W
00000000B
0037H
T00CR1
8/16 ビット複合タイマ 00 ステータス制御レジスタ 1
R/W
00000000B
0038H
T11CR1
8/16 ビット複合タイマ 11 ステータス制御レジスタ 1
R/W
00000000B
0039H
T10CR1
8/16 ビット複合タイマ 10 ステータス制御レジスタ 1
R/W
00000000B
003AH
～
0048H
—
—
—
492
( 使用禁止 )
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付録 A I/O マップ
MB95560H/570H/580H シリーズ
表 A-1 I/O マップ (MB95560H シリーズ ) (2 / 3)
アドレス
0049H
レジスタ略称
EIC10
外部割込み回路制御レジスタ ch.2/ ch.3
R/W
初期値
00000000B
004AH
EIC20
外部割込み回路制御レジスタ ch.4/ ch.5
R/W
00000000B
外部割込み回路制御レジスタ ch.6/ ch.7
R/W
00000000B
—
—
R/W
00000000B
—
—
004BH
EIC30
004CH,
004DH
—
004EH
LVDR
004FH
—
レジスタ名
( 使用禁止 )
LVDR リセット電圧選択 ID レジスタ
( 使用禁止 )
R/W
0050H
SCR
LIN-UART シリアル制御レジスタ
R/W
00000000B
0051H
SMR
LIN-UART シリアルモードレジスタ
R/W
00000000B
SSR
LIN-UART シリアルステータスレジスタ
R/W
00001000B
RDR
LIN-UART 受信データレジスタ
R/W
00000000B
TDR
LIN-UART 送信データレジスタ
R/W
00000000B
0054H
ESCR
LIN-UART 拡張ステータス制御レジスタ
R/W
00000100B
0055H
ECCR
LIN-UART 拡張通信制御レジスタ
R/W
000000XXB
0056H
～
006BH
—
—
—
006CH
ADC1
8/10 ビット A/D コンバータ制御レジスタ 1
R/W
00000000B
006DH
ADC2
8/10 ビット A/D コンバータ制御レジスタ 2
R/W
00000000B
006EH
ADDH
8/10 ビット A/D コンバータデータレジスタ ( 上位 )
R/W
00000000B
006FH
ADDL
8/10 ビット A/D コンバータデータレジスタ ( 下位 )
R/W
00000000B
0052H
0053H
( 使用禁止 )
( 使用禁止 )
0070H
—
—
—
0071H
FSR2
フラッシュメモリステータスレジスタ 2
R/W
00000000B
0072H
FSR
フラッシュメモリステータスレジスタ
R/W
000X0000B
0073H
SWRE0
ラッシュメモリセクタ書込み制御レジスタ 0
R/W
00000000B
0074H
FSR3
フラッシュメモリステータスレジスタ 3
R
000XXXXXB
0075H
FSR4
フラッシュメモリステータスレジスタ 4
R/W
00000000B
0076H
WREN
ワイルドレジスタアドレス比較許可レジスタ
R/W
00000000B
0077H
WROR
ワイルドレジスタデータテスト設定レジスタ
R/W
00000000B
0078H
—
—
—
0079H
ILR0
割込みレベル設定レジスタ 0
R/W
11111111B
007AH
ILR1
割込みレベル設定レジスタ 1
R/W
11111111B
007BH
ILR2
割込みレベル設定レジスタ 2
R/W
11111111B
レジスタバンクポインタ (RP) とダイレクトバンクポイン
タ (DP) のミラー
007CH
ILR3
割込みレベル設定レジスタ 3
R/W
11111111B
007DH
ILR4
割込みレベル設定レジスタ 4
R/W
11111111B
007EH
ILR5
割込みレベル設定レジスタ 5
R/W
11111111B
( 使用禁止 )
007FH
—
0F80H
WRARH0
0F81H
WRARL0
0F82H
WRDR0
ワイルドレジスタデータ設定レジスタ ch. 0
R/W
00000000B
0F83H
WRARH1
ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 1
R/W
00000000B
0F84H
WRARL1
ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 1
R/W
00000000B
0F85H
WRDR1
ワイルドレジスタデータ設定レジスタ ch. 1
R/W
00000000B
0F86H
WRARH2
ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 2
R/W
00000000B
0F87H
WRARL2
ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 2
R/W
00000000B
0F88H
WRDR2
ワイルドレジスタデータ設定レジスタ ch. 2
R/W
00000000B
MN702-00006-5v0-J
—
—
ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 0
R/W
00000000B
ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 0
R/W
00000000B
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493
付録 A I/O マップ
MB95560H/570H/580H シリーズ
表 A-1 I/O マップ (MB95560H シリーズ ) (3 / 3)
アドレス
0F89H
～
0F91H
レジスタ略称
レジスタ名
R/W
初期値
—
( 使用禁止 )
—
—
0F92H
T01CR0
8/16 ビット複合タイマ 01 ステータス制御レジスタ 0
R/W
00000000B
0F93H
T00CR0
8/16 ビット複合タイマ 00 ステータス制御レジスタ 0
R/W
00000000B
0F94H
T01DR
8/16 ビット複合タイマ 01 データレジスタ
R/W
00000000B
0F95H
T00DR
8/16 ビット複合タイマ 00 データレジスタ
R/W
00000000B
0F96H
TMCR0
8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ
R/W
00000000B
0F97H
T11CR0
8/16 ビット複合タイマ 11 ステータス制御レジスタ 0
R/W
00000000B
0F98H
T10CR0
8/16 ビット複合タイマ 10 ステータス制御レジスタ 0
R/W
00000000B
0F99H
T11DR
8/16 ビット複合タイマ 11 データレジスタ
R/W
00000000B
0F9AH
T10DR
8/16 ビット複合タイマ 10 データレジスタ
R/W
00000000B
0F9BH
TMCR1
8/16 ビット複合タイマ 10/11 タイマモード制御レジスタ
R/W
00000000B
0F9CH
～
0FBBH
—
—
—
0FBCH
BGR1
LIN-UART ボーレートジェネレータレジスタ 1
R/W
00000000B
0FBDH
BGR0
LIN-UART ボーレートジェネレータレジスタ 0
R/W
00000000B
0FBEH
～
0FC2H
—
—
—
0FC3H
AIDRL
R/W
00000000B
0FC4H
～
0FE3H
—
—
—
0FE4H
CRTH
メイン CR クロックトリミングレジスタ ( 上位 )
R/W
000XXXXXB
0FE5H
CRTL
メイン CR クロックトリミングレジスタ ( 下位 )
R/W
000XXXXXB
0FE6H
—
—
—
0FE7H
CRTDA
R/W
000XXXXXB
( 使用禁止 )
( 使用禁止 )
A/D 入力禁止レジスタ ( 下位 )
( 使用禁止 )
( 使用禁止 )
メイン CR クロック温度依存調節レジスタ
0FE8H
SYSC
システム構成レジスタ
R/W
11000011B
0FE9H
CMCR
クロック監視制御レジスタ
R/W
XX000000B
0FEAH
CMDR
クロック監視データレジスタ
R
00000000B
0FEBH
WDTH
ウォッチドッグタイマ選択 ID レジスタ ( 上位 )
R
XXXXXXXXB
0FECH
WDTL
ウォッチドッグタイマ選択 ID レジスタ ( 下位 )
R
XXXXXXXXB
0FEDH
～
0FFFH
—
—
—
( 使用禁止 )
• R/W アクセス表記
R/W
R
W
: リード / ライト可能
: リードオンリ
: ライトオンリ
• 初期値表記
0
1
X
494
: このビットの初期値は "0" です。
: このビットの初期値は "1" です。
: このビットの初期値は未定義です。
FUJITSU SEMICONDUCTOR LIMITED
MN702-00006-5v0-J
MB95560H/570H/580H シリーズ
付録 A I/O マップ
＜注意事項＞
「( 使用禁止 )」となっているアドレスには書き込まないでください。
「( 使用禁止 )」のア
ドレスを読み出すと , 未定義の値が返されます。
MN702-00006-5v0-J
FUJITSU SEMICONDUCTOR LIMITED
495
付録 A I/O マップ
MB95560H/570H/580H シリーズ
表 A-2 I/O マップ (MB95570H シリーズ ) (1 / 2)
アドレス
0000H
レジスタ略称
PDR0
0001H
0002H
0003H
レジスタ名
ポート 0 データレジスタ
R/W
初期値
00000000B
DDR0
ポート 0 方向レジスタ
R/W
00000000B
PDR1
ポート 1 データレジスタ
R/W
00000000B
DDR1
ポート 1 方向レジスタ
R/W
00000000B
( 使用禁止 )
R/W
0004H
—
0005H
WATR
発振安定待ち時間設定レジスタ
—
—
R/W
11111111B
0006H
PLLC
PLL 制御レジスタ
R/W
000X0000B
0007H
SYCC
システムクロック制御レジスタ
R/W
XXX11011B
0008H
STBC
スタンバイ制御レジスタ
R/W
00000000B
0009H
RSRR
リセット要因レジスタ
R/W
000XXXXXB
000AH
TBTC
タイムベースタイマ制御レジスタ
R/W
00000000B
000BH
WPCR
時計プリスケーラ制御レジスタ
R/W
00000000B
000CH
WDTC
ウォッチドッグタイマ制御レジスタ
R/W
00XX0000B
000DH
SYCC2
システムクロック制御レジスタ 2
R/W
XXXX0011B
000EH
STBC2
スタンバイ制御レジスタ 2
R/W
00000000B
000FH
～
0027H
—
—
—
( 使用禁止 )
0028H
PDRF
ポート F データレジスタ
R/W
00000000B
0029H
DDRF
ポート F 方向レジスタ
R/W
00000000B
002AH,
002BH
—
—
—
R/W
00000000B
—
—
( 使用禁止 )
ポート 0 プルアップレジスタ
002CH
PUL0
002DH
～
0035H
—
0036H
T01CR1
8/16 ビット複合タイマ 01 ステータス制御レジスタ 1
R/W
00000000B
0037H
T00CR1
8/16 ビット複合タイマ 00 ステータス制御レジスタ 1
R/W
00000000B
0038H
～
0049H
—
—
—
004AH
EIC20
外部割込み回路制御レジスタ ch.4
R/W
00000000B
004BH
EIC30
外部割込み回路制御レジスタ ch.6
R/W
00000000B
004CH,
004DH
—
—
—
004EH
LVDR
R/W
00000000B
004FH
～
006BH
—
—
—
( 使用禁止 )
( 使用禁止 )
( 使用禁止 )
LVDR リセット電圧選択 ID レジスタ
( 使用禁止 )
006CH
ADC1
8/10 ビット A/D コンバータ制御レジスタ 1
R/W
00000000B
006DH
ADC2
8/10 ビット A/D コンバータ制御レジスタ 2
R/W
00000000B
006EH
ADDH
8/10 ビット A/D コンバータデータレジスタ ( 上位 )
R/W
00000000B
006FH
ADDL
8/10 ビット A/D コンバータデータレジスタ ( 下位 )
R/W
00000000B
0070H
—
—
—
0071H
FSR2
フラッシュメモリステータスレジスタ 2
R/W
00000000B
0072H
FSR
フラッシュメモリステータスレジスタ
R/W
000X0000B
0073H
SWRE0
フラッシュメモリセクタ書込み制御レジスタ 0
R/W
00000000B
0074H
FSR3
R
000XXXXXB
496
( 使用禁止 )
フラッシュメモリステータスレジスタ 3
FUJITSU SEMICONDUCTOR LIMITED
MN702-00006-5v0-J
付録 A I/O マップ
MB95560H/570H/580H シリーズ
表 A-2 I/O マップ (MB95570H シリーズ ) (2 / 2)
アドレス
0075H
レジスタ略称
FSR4
レジスタ名
フラッシュメモリステータスレジスタ 4
R/W
初期値
00000000B
0076H
WREN
ワイルドレジスタアドレス比較許可レジスタ
R/W
00000000B
0077H
WROR
ワイルドレジスタデータテスト設定レジスタ
R/W
00000000B
0078H
—
—
—
レジスタバンクポインタ (RP) とダイレクトバンクポイン
タ (DP) のミラー
R/W
0079H
ILR0
割込みレベル設定レジスタ 0
R/W
11111111B
007AH
ILR1
割込みレベル設定レジスタ 1
R/W
11111111B
007BH,
007CH
—
—
—
007DH
ILR4
割込みレベル設定レジスタ 4
R/W
11111111B
007EH
ILR5
割込みレベル設定レジスタ 5
R/W
11111111B
007FH
—
—
—
( 使用禁止 )
( 使用禁止 )
0F80H
WRARH0
ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 0
R/W
00000000B
0F81H
WRARL0
ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 0
R/W
00000000B
0F82H
WRDR0
ワイルドレジスタデータ設定レジスタ ch. 0
R/W
00000000B
0F83H
WRARH1
ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 1
R/W
00000000B
0F84H
WRARL1
ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 1
R/W
00000000B
0F85H
WRDR1
ワイルドレジスタデータ設定レジスタ ch. 1
R/W
00000000B
0F86H
WRARH2
ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 2
R/W
00000000B
0F87H
WRARL2
ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 2
R/W
00000000B
0F88H
WRDR2
ワイルドレジスタデータ設定レジスタ ch. 2
R/W
00000000B
0F89H
～
0F91H
—
—
—
( 使用禁止 )
0F92H
T01CR0
8/16 ビット複合タイマ 01 ステータス制御レジスタ 0
R/W
00000000B
0F93H
T00CR0
8/16 ビット複合タイマ 00 ステータス制御レジスタ 0
R/W
00000000B
0F94H
T01DR
8/16 ビット複合タイマ 01 データレジスタ
R/W
00000000B
0F95H
T00DR
8/16 ビット複合タイマ 00 データレジスタ
R/W
00000000B
0F96H
TMCR0
8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ
R/W
00000000B
0F97H
～
0FC2H
—
—
—
R/W
00000000B
—
—
( 使用禁止 )
A/D 入力禁止レジスタ ( 下位 )
0FC3H
AIDRL
0FC4H
～
0FE3H
—
0FE4H
CRTH
メイン CR クロックトリミングレジスタ ( 上位 )
R/W
000XXXXXB
0FE5H
CRTL
メイン CR クロックトリミングレジスタ ( 下位 )
R/W
000XXXXXB
0FE6H
—
0FE7H
CRTDA
0FE8H
SYSC
( 使用禁止 )
( 使用禁止 )
—
—
メイン CR クロック温度依存調節レジスタ
R/W
000XXXXXB
システム構成レジスタ
R/W
11000011B
R/W
00000000B
00000000B
0FE9H
CMCR
クロック監視制御レジスタ
0FEAH
CMDR
クロック監視データレジスタ
R
0FEBH
WDTH
ウォッチドッグタイマ選択 ID レジスタ ( 上位 )
R
XXXXXXXXB
0FECH
WDTL
ウォッチドッグタイマ選択 ID レジスタ ( 下位 )
R
XXXXXXXXB
0FEDH
～
0FFFH
—
—
—
MN702-00006-5v0-J
( 使用禁止 )
FUJITSU SEMICONDUCTOR LIMITED
497
付録 A I/O マップ
MB95560H/570H/580H シリーズ
• R/W アクセス表記
R/W
R
W
: リード / ライト可能
: リードオンリ
: ライトオンリ
• 初期値表記
0
1
X
: このビットの初期値は "0" です。
: このビットの初期値は "1" です。
: このビットの初期値は未定義です。
＜注意事項＞
「( 使用禁止 )」となっているアドレスには書き込まないでください。
「( 使用禁止 )」のア
ドレスを読み出すと , 未定義の値が返されます。
498
FUJITSU SEMICONDUCTOR LIMITED
MN702-00006-5v0-J
MB95560H/570H/580H シリーズ
付録 A I/O マップ
表 A-3 I/O マップ (MB95580H シリーズ ) (1 / 3)
アドレス
0000H
レジスタ略称
PDR0
0001H
0002H
0003H
レジスタ名
ポート 0 データレジスタ
R/W
初期値
00000000B
DRD0
ポート 0 方向レジスタ
R/W
00000000B
PDR1
ポート 1 データレジスタ
R/W
00000000B
DDR1
ポート 1 方向レジスタ
R/W
00000000B
( 使用禁止 )
R/W
0004H
—
0005H
WATR
発振安定待ち時間設定レジスタ
—
—
R/W
11111111B
0006H
PLLC
PLL 制御レジスタ
R/W
000X0000B
0007H
SYCC
システムクロック制御レジスタ
R/W
XXX11011B
0008H
STBC
スタンバイ制御レジスタ
R/W
00000000B
0009H
RSRR
リセット要因レジスタ
R/W
000XXXXXB
000AH
TBTC
タイムベースタイマ制御レジスタ
R/W
00000000B
000BH
WPCR
時計プリスケーラ制御レジスタ
R/W
00000000B
000CH
WDTC
ウォッチドッグタイマ制御レジスタ
R/W
00XX0000B
000DH
SYCC2
システムクロック制御レジスタ 2
R/W
XXXX0011B
000EH
STBC2
スタンバイ制御レジスタ 2
R/W
00000000B
000EH
～
0027H
—
—
—
( 使用禁止 )
0028H
PDRF
ポート F データレジスタ
R/W
00000000B
0029H
DDRF
ポート F 方向レジスタ
R/W
00000000B
002AH
PDRG
ポート G データレジスタ
R/W
00000000B
002BH
DDRG
ポート G 方向レジスタ
R/W
00000000B
002CH
PUL0
ポート 0 プルアップレジスタ
R/W
00000000B
002DH
～
0034H
—
—
—
( 使用禁止 )
0035H
PULG
ポート G プルアップレジスタ
R/W
00000000B
0036H
T01CR1
8/16 ビット複合タイマ 01 ステータス制御レジスタ 1
R/W
00000000B
0037H
T00CR1
8/16 ビット複合タイマ 00 ステータス制御レジスタ 1
R/W
00000000B
0038H
～
0048H
—
—
—
( 使用禁止 )
0049H
EIC10
外部割込み回路制御レジスタ ch. 2/ch. 3
R/W
00000000B
004AH
EIC20
外部割込み回路制御レジスタ ch. 4/ch. 5
R/W
00000000B
004BH
EIC30
外部割込み回路制御レジスタ ch. 6/ch. 7
R/W
00000000B
004CH,
004DH
—
—
—
004EH
LVDR
R/W
00000000B
004FH
—
—
—
( 使用禁止 )
LVDR リセット電圧選択 ID レジスタ
( 使用禁止 )
0050H
SCR
LIN-UART シリアル制御レジスタ
R/W
00000000B
0051H
SMR
LIN-UART シリアルモードレジスタ
R/W
00000000B
0052H
SSR
LIN-UART シリアルステータスレジスタ
R/W
00001000 B
RDR
LIN-UART 受信データレジスタ
R/W
00000000B
TDR
LIN-UART 送信データレジスタ
R/W
00000000B
0054H
ESCR
LIN-UART 拡張ステータス制御レジスタ
R/W
00000100 B
0055H
ECCR
LIN-UART 拡張通信制御レジスタ
R/W
000000XXB
0053H
MN702-00006-5v0-J
FUJITSU SEMICONDUCTOR LIMITED
499
付録 A I/O マップ
MB95560H/570H/580H シリーズ
表 A-3 I/O マップ (MB95580H シリーズ ) (2 / 3)
アドレス
0056H
～
006BH
レジスタ略称
レジスタ名
R/W
初期値
—
( 使用禁止 )
—
—
006CH
ADC1
8/10 ビット A/D コンバータ制御レジスタ 1
R/W
00000000B
006DH
ADC2
8/10 ビット A/D コンバータ制御レジスタ 2
R/W
00000000B
006EH
ADDH
8/10 ビット A/D コンバータデータレジスタ ( 上位 )
R/W
00000000B
006FH
ADDL
8/10 ビット A/D コンバータデータレジスタ ( 下位 )
R/W
00000000B
0070H
—
—
—
0071H
FSR2
フラッシュメモリステータスレジスタ 2
R/W
00000000B
0072H
FSR
フラッシュメモリステータスレジスタ
R/W
000X0000B
0073H
SWRE0
フラッシュメモリセクタ書込み制御レジスタ 0
R/W
00000000B
0074H
FSR3
フラッシュメモリステータスレジスタ 3
R
000XXXXXB
0075H
FSR4
フラッシュメモリステータスレジスタ 4
R/W
00000000B
0076H
WREN
ワイルドレジスタアドレス比較許可レジスタ
R/W
00000000B
0077H
WROR
ワイルドレジスタデータテスト設定レジスタ
R/W
00000000B
—
—
0078H
—
( 使用禁止 )
レジスタバンクポインタ (PR) とダイレクトバンクポイン
タ (DP) のミラー
0079H
ILR0
割込みレベル設定レジスタ 0
R/W
11111111B
007AH
ILR1
割込みレベル設定レジスタ 1
R/W
11111111B
007BH
ILR2
割込みレベル設定レジスタ 2
R/W
11111111B
007CH
—
—
—
007DH
ILR4
割込みレベル設定レジスタ 4
R/W
11111111B
007EH
ILR5
割込みレベル設定レジスタ 5
R/W
11111111B
007FH
—
—
—
0080H
WRARH0
ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 0
R/W
00000000B
0F81H
WRARL0
ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 0
R/W
00000000B
0F82H
WRDR0
ワイルドレジスタデータ設定レジスタ ch. 0
R/W
00000000B
0F83H
WRARH1
ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 1
R/W
00000000B
0F84H
WRARL1
ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 1
R/W
00000000B
0F85H
WRDR1
ワイルドレジスタデータ設定レジスタ ch. 1
R/W
00000000B
0F86H
WRARH2
ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 2
R/W
00000000B
0F87H
WRARL2
ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 2
R/W
00000000B
0F88H
WRDR2
ワイルドレジスタデータ設定レジスタ ch. 2
R/W
00000000B
0F89H
～
0F91H
—
—
—
( 使用禁止 )
( 使用禁止 )
( 使用禁止 )
0F92H
T01CR0
8/16 ビット複合タイマ 01 ステータス制御レジスタ 0
R/W
00000000B
0F93H
T00CR0
8/16 ビット複合タイマ 00 ステータス制御レジスタ 0
R/W
00000000B
0F94H
T01DR
8/16 ビット複合タイマ 01 データレジスタ
R/W
00000000B
0F95H
T00DR
8/16 ビット複合タイマ 00 データレジスタ
R/W
00000000B
0F96H
TMCR0
8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ
R/W
00000000B
0F97H
～
0FBBH
—
—
—
0FBCH
BGR1
LIN-UART ボーレートジェネレータレジスタ 1
R/W
00000000B
0FBDH
BGR0
LIN-UART ボーレートジェネレータレジスタ 0
R/W
00000000B
500
( 使用禁止 )
FUJITSU SEMICONDUCTOR LIMITED
MN702-00006-5v0-J
付録 A I/O マップ
MB95560H/570H/580H シリーズ
表 A-3 I/O マップ (MB95580H シリーズ ) (3 / 3)
アドレス
0FBEH
～
0FC2H
レジスタ略称
レジスタ名
R/W
初期値
—
( 使用禁止 )
—
—
R/W
00000000B
—
—
A/D 入力禁止レジスタ（下位）
0FC3H
AIDRL
0FC4H
～
0FE3H
—
0FE4H
CRTH
メイン CR クロックトリミングレジスタ ( 上位 )
R/W
000XXXXXB
0FE5H
CRTL
メイン CR クロックトリミングレジスタ ( 下位 )
R/W
000XXXXXB
0FE6H
—
0FE7H
CRTDA
0FE8H
SYSC
( 使用禁止 )
( 使用禁止 )
—
—
メイン CR クロック温度依存調節レジスタ
R/W
000XXXXXB
システム構成レジスタ
R/W
11000011B
R/W
00000000B
R
00000000B
0FE9H
CMCR
クロック監視制御レジスタ
0FEAH
CMDR
クロック監視データレジスタ
0FEBH
WDTH
ウォッチドッグタイマ選択 ID レジスタ ( 上位 )
R
XXXXXXXXB
0FECH
WDTL
ウォッチドッグタイマ選択 ID レジスタ ( 下位 )
R
XXXXXXXXB
0FEDH
～
0FFFH
—
—
—
( 使用禁止 )
• R/W アクセス表記
R/W
R
W
: リード / ライト可能
: リードオンリ
: ライトオンリ
• 初期値表記
0
1
X
: このビットの初期値は "0" です。
: このビットの初期値は "1" です。
: このビットの初期値は未定義です。
＜注意事項＞
「( 使用禁止 )」となっているアドレスには書き込まないでください。
「( 使用禁止 )」のア
ドレスを読み出すと , 未定義の値が返されます。
MN702-00006-5v0-J
FUJITSU SEMICONDUCTOR LIMITED
501
付録 B 割込み要因のテーブル
MB95560H/570H/580H シリーズ
割込み要因のテーブル
付録 B
MB95560H/570H/580H シリーズで使用している割込み要因一覧表を示します。
■ 割込み要因一覧表
割込み動作については , 「第 5 章 CPU」を参照してください。
表 B-1 割込み要因一覧表 (MB95560H シリーズ )
割込み
要求番号
割込み要因
ベクタテーブルの
アドレス
上位
下位
割込みレベル
設定レジスタの
ビット名
外部割込み ch. 4
IRQ00
FFFAH
FFFBH
L00 [1 : 0]
外部割込み ch. 5
IRQ01
FFF8H
FFF9H
L01 [1 : 0]
IRQ02
FFF6H
FFF7H
L02 [1 : 0]
IRQ03
FFF4H
FFF5H
L03 [1 : 0]
⎯
IRQ04
FFF2H
FFF3H
L04 [1 : 0]
8/16 ビット複合タイマ ch.0 ( 下位 )
IRQ05
FFF0H
FFF1H
L05 [1 : 0]
8/16 ビット複合タイマ ch.0 ( 上位 )
IRQ06
FFEEH
FFEFH
L06 [1 : 0]
LIN-UART( 受信 )
IRQ07
FFECH
FFEDH
L07 [1 : 0]
LIN-UART( 送信 )
⎯
IRQ08
FFEAH
FFEBH
L08 [1 : 0]
IRQ09
FFE8H
FFE9H
L09 [1 : 0]
⎯
IRQ10
FFE6H
FFE7H
L10 [1 : 0]
⎯
IRQ11
FFE4H
FFE5H
L11 [1 : 0]
⎯
IRQ12
FFE2H
FFE3H
L12 [1 : 0]
⎯
IRQ13
FFE0H
FFE1H
L13 [1 : 0]
8/16 ビット複合タイマ ch.1( 上位 )
⎯
IRQ14
FFDEH
FFDFH
L14 [1 : 0]
IRQ15
FFDCH
FFDDH
L15 [1 : 0]
⎯
IRQ16
FFDAH
FFDBH
L16 [1 : 0]
⎯
IRQ17
FFD8H
FFD9H
L17 [1 : 0]
8/10 ビット A/D コンバータ
IRQ18
FFD6H
FFD7H
L18 [1 : 0]
タイムベースタイマ
IRQ19
FFD4H
FFD5H
L19 [1 : 0]
時計プリスケーラ
⎯
IRQ20
FFD2H
FFD3H
L20 [1 : 0]
IRQ21
FFD0H
FFD1H
L21 [1 : 0]
8/16 ビット複合タイマ ch.1 ( 下位 )
IRQ22
FFCEH
FFCFH
L22 [1 : 0]
フラッシュメモリ
IRQ23
FFCCH
FFCDH
L23 [1 : 0]
外部割込み ch. 2
外部割込み ch. 6
外部割込み ch. 3
外部割込み ch. 7
502
FUJITSU SEMICONDUCTOR LIMITED
同一レベルの
割込み要因の
優先順位
( 同時発生時 )
高
低
MN702-00006-5v0-J
付録 B 割込み要因のテーブル
MB95560H/570H/580H シリーズ
表 B-2 割込み要因一覧表 (MB95570H シリーズ )
割込み
要求番号
割込み要因
外部割込み ch. 4
⎯
ベクタテーブルの
アドレス
上位
下位
割込みレベル
設定レジスタの
ビット名
IRQ00
FFFAH
FFFBH
L00 [1 : 0]
IRQ01
FFF8H
FFF9H
L01 [1 : 0]
IRQ02
FFF6H
FFF7H
L02 [1 : 0]
IRQ03
FFF4H
FFF5H
L03 [1 : 0]
⎯
IRQ04
FFF2H
FFF3H
L04 [1 : 0]
8/16 ビット複合タイマ ch. 0 ( 下位 )
IRQ05
FFF0H
FFF1H
L05 [1 : 0]
8/16 ビット複合タイマ ch. 0 ( 上位 )
⎯
IRQ06
FFEEH
FFEFH
L06 [1 : 0]
IRQ07
FFECH
FFEDH
L07 [1 : 0]
⎯
IRQ08
FFEAH
FFEBH
L08 [1 : 0]
⎯
IRQ09
FFE8H
FFE9H
L09 [1 : 0]
⎯
IRQ10
FFE6H
FFE7H
L10 [1 : 0]
⎯
IRQ11
FFE4H
FFE5H
L11 [1 : 0]
⎯
IRQ12
FFE2H
FFE3H
L12 [1 : 0]
⎯
IRQ13
FFE0H
FFE1H
L13 [1 : 0]
⎯
IRQ14
FFDEH
FFDFH
L14 [1 : 0]
⎯
IRQ15
FFDCH
FFDDH
L15 [1 : 0]
⎯
IRQ16
FFDAH
FFDBH
L16 [1 : 0]
⎯
IRQ17
FFD8H
FFD9H
L17 [1 : 0]
8/10 ビット A/D コンバータ
IRQ18
FFD6H
FFD7H
L18 [1 : 0]
タイムベースタイマ
IRQ19
FFD4H
FFD5H
L19 [1 : 0]
時計プリスケーラ
⎯
IRQ20
FFD2H
FFD3H
L20 [1 : 0]
IRQ21
FFD0H
FFD1H
L21 [1 : 0]
⎯
IRQ22
FFCEH
FFCFH
L22 [1 : 0]
IRQ23
FFCCH
FFCDH
L23 [1 : 0]
⎯
外部割込み ch. 6
⎯
⎯
フラッシュメモリ
MN702-00006-5v0-J
FUJITSU SEMICONDUCTOR LIMITED
同一レベルの
割込み要因の
優先順位
( 同時発生時 )
高
低
503
付録 B 割込み要因のテーブル
MB95560H/570H/580H シリーズ
表 B-3 割込み要因一覧表 (MB95580H シリーズ )
割込み
要求番号
割込み要因
ベクタテーブルの
アドレス
上位
下位
割込みレベル
設定レジスタの
ビット名
外部割込み ch. 4
IRQ00
FFFAH
FFFBH
L00 [1:0]
外部割込み ch. 5
IRQ01
FFF8H
FFF9H
L01 [1:0]
IRQ02
FFF6H
FFF7H
L02 [1:0]
IRQ03
FFF4H
FFF5H
L03 [1:0]
⎯
IRQ04
FFF2H
FFF3H
L04 [1:0]
8/16 ビット複合タイマ ch. 0 ( 下位 )
IRQ05
FFF0H
FFF1H
L05 [1:0]
8/16 ビット複合タイマ ch. 0 ( 上位 )
IRQ06
FFEEH
FFEFH
L06 [1:0]
LIN-UART ( 受信 )
IRQ07
FFECH
FFEDH
L07 [1:0]
LIN-UART ( 送信 )
⎯
IRQ08
FFEAH
FFEBH
L08 [1:0]
IRQ09
FFE8H
FFE9H
L09 [1:0]
⎯
IRQ10
FFE6H
FFE7H
L10 [1:0]
⎯
IRQ11
FFE4H
FFE5H
L11 [1:0]
⎯
IRQ12
FFE2H
FFE3H
L12 [1:0]
⎯
IRQ13
FFE0H
FFE1H
L13 [1:0]
⎯
IRQ14
FFDEH
FFDFH
L14 [1:0]
⎯
IRQ15
FFDCH
FFDDH
L15 [1:0]
⎯
IRQ16
FFDAH
FFDBH
L16 [1:0]
⎯
IRQ17
FFD8H
FFD9H
L17 [1:0]
8/10 ビット A/D コンバータ
IRQ18
FFD6H
FFD7H
L18 [1:0]
タイムベースタイマ
IRQ19
FFD4H
FFD5H
L19 [1:0]
時計プリスケーラ
⎯
IRQ20
FFD2H
FFD3H
L20 [1:0]
IRQ21
FFD0H
FFD1H
L21 [1:0]
⎯
IRQ22
FFCEH
FFCFH
L22 [1:0]
IRQ23
FFCCH
FFCDH
L23 [1:0]
外部割込み ch. 2
外部割込み ch. 6
外部割込み ch. 3
外部割込み ch. 7
フラッシュメモリ
504
FUJITSU SEMICONDUCTOR LIMITED
同一レベルの
割込み要因の
優先順位
( 同時発生時 )
高
低
MN702-00006-5v0-J
付録 C メモリマップ
MB95560H/570H/580H シリーズ
付録 C
メモリマップ
MB95560H/570H/580H シリーズのメモリマップを示します。
■ メモリマップ
図 C-1 メモリマップ
MB95F562H/F562K/F572H/
F572K/F582H/F582K
0000H
MB95F563H/F563K/F573H/
F573K/F583H/F583K
0000H
I/O領域
0080H
0090H
0100H
0180H
0080H
0090H
0100H
アクセス禁止
RAM 240 バイト
レジスタ
0F80H
拡張I/O領域
レジスタ
0200H
0280H
アクセス禁止
アクセス禁止
0F80H
拡張I/O領域
1000H
アクセス禁止
1000H
アクセス禁止
フラッシュメモリ 4 Kバイト
B000H
C000H
アクセス禁止
フラッシュメモリ 4 Kバイト
B000H
アクセス禁止
アクセス禁止
F000H
アクセス禁止
RAM 496 バイト
拡張I/O領域
1000H
FFFFH
I/O領域
0080H
0090H
0100H
アクセス禁止
RAM 496 バイト
レジスタ
0200H
0280H
アクセス禁止
C000H
0000H
I/O領域
0F80H
B000H
MB95F564H/F564K/F574H/
F574K/F584H/F584K
フラッシュメモリ 20 Kバイト
E000H
フラッシュメモリ 4 Kバイト
フラッシュメモリ 8 Kバイト
FFFFH
FFFFH
パラメータ
フラッシュメモリ
RAM
MB95F562H/F562K/F572H/F572K/F582H/F582K
8 K バイト
240 バイト
MB95F563H/F563K/F573H/F573K/F583H/F583K
12 K バイト
496 バイト
MB95F564H/F564K/F574H/F574K/F584H/F584K
20 K バイト
496 バイト
品種
MN702-00006-5v0-J
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505
付録 D 端子状態
MB95560H/570H/580H シリーズ
付録 D
端子状態
表 D-1 に各モードでの MB95560H/570H/580H シリーズの端子状態を示します。
■ 各モードにおける端子状態
表 D-1 各モードにおける端子状態 (1 / 2)
端子名
PF0/X0
PF1/X1
通常動作
時計モード
SPL=1
SPL=0
SPL=1
リセット時
発振回路入力
Hi-Z
入出力
ポート *4
入出力
ポート *4
- Hi-Z
- Hi-Z
- Hi-Z
- 前値保持
- 前値保持
- 入力可能 *1
- 入力遮断 *2 *4 - 入力遮断 *2 *4 - 入力遮断 *2*4 - 入力遮断 *2*4 ( ただし機能
しません )
発振回路出力
発振回路出力
Hi-Z
入出力
ポート *4
入出力
ポート *4
- Hi-Z
- Hi-Z
- Hi-Z
- 前値保持
- 前値保持
- 入力可能 *1
*2
*4
*2*4
*2
*4
*2*4
( ただし機能
- 入力遮断
- 入力遮断
- 入力遮断
- 入力遮断
しません )
発振回路入力
発振回路入力
Hi-Z
Hi-Z
Hi-Z
Hi-Z
Hi-Z
Hi-Z
Hi-Z
Hi-Z
—
Hi-Z
—
Hi-Z
—
ポート *4
入出力
ポート *4
- 前値保持
- 入力遮断 *2 *4
- Hi-Z
- Hi-Z
- Hi-Z
( ただし
( ただし
- 前値保持
- 入力可能 *1
プルアップの
プルアップの
*2*4
( ただし機能
- 入力遮断
設定は有効 )
設定は有効 )
しません )
- 入力遮断 *2 *4
- 入力遮断 *2*4
発振回路出力
発振回路出力
Hi-Z
Hi-Z
Hi-Z
Hi-Z
—
ポート *4
入出力
ポート *4
- 前値保持
- 入力遮断 *2 *4
- Hi-Z
- Hi-Z
- Hi-Z
( ただし
( ただし
- 前値保持
- 入力可能 *1
プルアップの
プルアップの
*2*4
( ただし機能
- 入力遮断
設定は有効 )
設定は有効 )
しません )
- 入力遮断 *2 *4
- 入力遮断 *2*4
リセット入力
リセット入力
リセット入力
リセット入力
リセット入力
リセット入力
- Hi-Z
- 前値保持
- 入力遮断 *2
- Hi-Z
PG2/X1A 入出力
P12/EC0/
DBG
ストップモード
SPL=0
発振回路入力
PG1/X0A 入出力
PF2/RST
スリープ
モード
入出力ポート / 入出力ポート /
- 前値保持
周辺機能
- 入力遮断 *2
入出力
P62/TO10 周辺機能
P63/TO11 入出力
リセット入力 *3
- Hi-Z
- 入力遮断
*2
- 入力遮断
*2
- 入力可能 *1
( ただし機能
しません )
P64/EC1
506
FUJITSU SEMICONDUCTOR LIMITED
MN702-00006-5v0-J
付録 D 端子状態
MB95560H/570H/580H シリーズ
表 D-1 各モードにおける端子状態 (2 / 2)
端子名
スリープ
モード
通常動作
ストップモード
SPL=0
SPL=1
時計モード
SPL=0
SPL=1
リセット時
P00/AN00
P01/AN01
P02/
INT02/
AN02/
SCK
P03/
INT03/
AN03/
SOT
P04/
INT04/
AN04/
SIN/EC0
入出力
ポート /
周辺機能
入出力 /
アナログ入力
入出力
ポート /
周辺機能
入出力 /
アナログ入力
P05/
INT05/
AN05/
TO00
P06/
INT06/
TO01
入出力
ポート /
周辺機能
P07/INT07 入出力
- Hi-Z
- Hi-Z
( ただし
( ただし
- 前値保持
- 前値保持
- Hi-Z
プルアップの
プルアップの
*2
*2
*2
入力遮断
- 入力遮断
設定は有効 )
設定は有効 ) - 入力不可
( ただし
(
ただし
- 入力遮断 *2
- 入力遮断 *2
外部割込み許
外部割込み許
可の場合 , 外 ( ただし
可の場合 , 外 ( ただし
部割込み入力 外部割込み
部割込み入力 外部割込み
許可の場合
,
許可の場合 ,
可能 )
可能 )
外部割込み
外部割込み
入力可能 )
入力可能 )
- Hi-Z
入出力
ポート /
周辺機能
入出力
- 入力可能 *1
( ただし機能
しません )
SPL: スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL)
Hi-Z: ハイインピーダンス
*1:「入力許可」とは , 入力機能が許可されている状態であることを意味します。入力機能が許可されている間 , 外
部入力によるリークを回避するためにプルアップまたはプルダウン処理を行う必要があります。端子を出力
ポートとして使用した場合 , その端子状態は他のポートの端子状態と同じです。
*2:「入力遮断」とは , 端子からの直接の入力ゲート動作が禁止されていることを意味します。
*3: PF2/RST がリセット端子として設定されている場合の端子状態
*4: これらの端子が GPIO として設定されている場合の端子状態
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507
付録 E 命令概要
MB95560H/570H/580H シリーズ
付録 E
命令概要
F2MC-8FX に使用している命令について説明します。
■ F2MC-8FX の命令の概要
F2MC-8FX には , 140 種類の 1 バイト命令 ( マップとしては 256 バイト ) があり , 命令
とそれに続くオペランドによって命令コードを構成します。
図 E-1 に命令コードと命令マップの対応について示します。
図 E-1 命令コードと命令マップの対応
命令によって0～2バイトを与える
命令コード　1バイト
命令
オペランド
上位4ビット
オペランド
［命令マップ］
下位4ビット
• 命令は転送系 , 演算系 , 分岐系 , そのほかの 4 つに分類されます。
• アドレッシングには各種の方法があり , 命令の選択とオペランド指定により 10 種類
のアドレッシングを選択できます。
• ビット操作命令を備えており , リードモディファイライト動作が可能です。
• 特殊な動作を指示する命令があります。
管理番号 : CM26-00118-1
508
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MN702-00006-5v0-J
付録 E 命令概要
MB95560H/570H/580H シリーズ
■ 命令コードの記号の説明
表 E-1 に , この付録 E の命令コードの説明で使用している記号の意味を示します。
表 E-1 命令コードの記号の説明
表 記
意 味
dir
ダイレクトアドレス (8 ビット長 )
off
オフセット (8 ビット長 )
ext
エクステンドアドレス (16 ビット長 )
#vct
ベクタテーブル番号 (3 ビット長 )
#d8
イミディエートデータ (8 ビット長 )
#d16
イミディエートデータ (16 ビット長 )
dir:b
ビットダイレクトアドレス (8 ビット長 :3 ビット長 )
rel
分岐相対アドレス (8 ビット長 )
@
レジスタ間接 ( 例 :@A,@IX,@EP)
A
アキュムレータ ( 使用する命令によって 8 ビット長か 16 ビット長かが決まる )
AH
アキュムレータの上位 8 ビット (8 ビット長 )
AL
アキュムレータの下位 8 ビット (8 ビット長 )
T
テンポラリアキュムレータ ( 使用する命令によって 8 ビット長か 16 ビット長かが決まる )
TH
テンポラリアキュムレータの上位 8 ビット (8 ビット長 )
TL
テンポラリアキュムレータの下位 8 ビット (8 ビット長 )
IX
インデックスレジスタ (16 ビット長 )
EP
エクストラポインタ (16 ビット長 )
PC
プログラムカウンタ (16 ビット長 )
SP
スタックポインタ (16 ビット長 )
PS
プログラムステータス (16 ビット長 )
dr
アキュムレータまたはインデックスレジスタのいずれか (16 ビット長 )
CCR
コンディションコードレジスタ (8 ビット長 )
RP
レジスタバンクポインタ (5 ビット長 )
DP
ダイレクトバンクポインタ (3 ビット長 )
Ri
汎用レジスタ (8 ビット長 , i=0 ～ 7)
×
× が即値データそのものであることを示す
( 使用する命令によって 8 ビット長か 16 ビット長かが決まる )
(×)
× の中身がアクセスの対象であることを示す
( 使用する命令によって 8 ビット長か 16 ビット長かが決まる )
((×))
× の中身が示すアドレスがアクセスの対象であることを示す
( 使用する命令によって 8 ビット長か 16 ビット長かが決まる )
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509
付録 E 命令概要
MB95560H/570H/580H シリーズ
■ 命令一覧表の項目の説明
表 E-2 命令一覧表の項目の説明
項目
510
説明
MNEMONIC
命令のアセンブル記述を表します。
～
命令のサイクル数を示します。1 命令サイクルは 1 マシンサイク
ルです。
( 注意事項 )
命令のサイクル数は , 直前の命令によって 1 サイクル延期される
場合があります。また , I/O 領域へのアクセスでは , 命令のサイク
ル数が延長される場合があります。
#
命令のバイト数を示します。
動作
命令の動作を示します。
TL, TH, AH
TL, TH, AH の各命令実行時の内容の変化 (A から T への自動転送 )
を示します。欄内の記号は以下のものを , それぞれ示します。
・－ は変化なし
・dH は動作に記述したデータの上位 8 ビット
・AL と AH はその命令実行直前の AL と AH の内容になること
・00 は 00 になること
N, Z, V, C
それぞれに対応するフラグが変化する命令を示します。欄内の記
号は以下のものを , それぞれ表します。
・－：変化しないこと
・＋：変化すること
・R："0" になること
・S："1" になること
OP CODE
命令のコードを示します。該当命令が複数のコードを占める場合
は , 次のような記載規約に則っています。
【例】　48 ～ 4F ← これは 48, 49, …… 4F を示します。
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付録 E 命令概要
E.1 アドレッシング
MB95560H/570H/580H シリーズ
E.1
アドレッシング
F2MC-8FX には , 次の 10 種類のアドレッシングがあります。
• ダイレクトアドレッシング
• エクステンドアドレッシング
• ビットダイレクトアドレッシング
• インデックスアドレッシング
• ポインタアドレッシング
• 汎用レジスタアドレッシング
• イミディエートアドレッシング
• ベクタアドレッシング
• 相対アドレッシング
• インヘレントアドレッシング
■ アドレッシングの説明
● ダイレクトアドレッシング
命令表中で "dir" と示したアドレッシングで , ダイレクト領域 "0x0000" ～ "0x047F" を
アクセスする際に使用します。このアドレッシングでは , オペランドアドレスが
"0x00" ～ "0x7F" の場合 ,"0x0000" ～ "0x007F" にアクセスします。また , オペランドア
ドレスが "0x80" ～ "0xFF" の場合 , ダイレクトバンクポインタ DP の設定により
"0x0080" ～ "0x047F" にアクセスがマッピングできます。図 E.1-1 に例を示します。
図 E.1-1 ダイレクトアドレッシング例
MOV 92H, A
DP 0b001
0x112
A
0x45
0x45
● エクステンドアドレッシング
命令表の中で "ext" と示したアドレッシングで , 64K バイト全体の領域をアクセスする
ときに使用します。このアドレッシングでは , 第 1 オペランドでアドレスの上位 1 バイ
トを , 第 2 オペランドでアドレスの下位 1 バイトを指定します。
図 E.1-2 に例を示します。
図 E.1-2 エクステンドアドレッシング例
MOVW A, 1 2 3 4H
MN702-00006-5v0-J
0x1234
0x56
0x1235
0x78
A
0x5678
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511
付録 E 命令概要
E.1 アドレッシング
MB95560H/570H/580H シリーズ
● ビットダイレクトアドレッシング
命令表中で "dir:b" と示したアドレッシングで , ダイレクト領域 "0x0000" ～ "0x047F" を
ビット単位でアクセスする際に使用します。このアドレッシングでは , オペランドアド
レスが "0x00" ～ "0x7F" の場合 , "0x0000" ～ "0x007F" にアクセスします。また , オペラ
ンドアドレスが "0x80" ～ "0xFF" の場合 , ダイレクトバンクポインタ DP の設定により
"0x0080" ～ "0x047F" にアクセスがマッピングできます。指定したアドレス内のビット
の位置は命令コードの下位 3 ビットの値で指定します。
図 E.1-3 に例を示します。
図 E.1-3 ビットダイレクトアドレッシング例
SETB 34H : 2
DP 0bXXX
0x0034
7 6 5 4 3 2 1 0
0bXXXXX1XX
● インデックスアドレッシング
命令表の中で "@IX ＋ off" と示したアドレッシングで , 64K バイト全体の領域をアクセ
スするときに使用します。このアドレッシングでは , 第 1 オペランドの内容を符号拡張
した上で IX( インデックスレジスタ ) に加算してその結果をアドレスとします。図 E.14 に例を示します。
図 E.1-4 インデックスアドレッシング例
MOVW A, @IX+ 5AH
IX
0x27A5
0x27FF
0x12
0x2800
0x34
A
0x1234
● ポインタアドレッシング
命令表の中で "@EP" と示したアドレッシングで , 64K バイト全体の領域をアクセスす
るときに使用します。このアドレッシングでは , EP( エクストラポインタ ) の内容をア
ドレスとします。図 E.1-5 に例を示します。
図 E.1-5 ポインタアドレッシング例
MOVW A, @EP
EP
0x27A5
0x27A5
0x12
0x27A6
0x34
A
0x1234
● 汎用レジスタアドレッシング
命令表の中で "Ri" と示したアドレッシングで , 汎用レジスタ領域のレジスタバンクを
アクセスするときに使用します。このアドレッシングでは , アドレスの上位 1 バイトは
"01" に固定し , 下位 1 バイトを RP ( レジスタバンクポインタ ) の内容とオペコードの
下位 3 ビットから作成し , このアドレスに対してアクセスを行います。図 E.1-6 に例を
示します。
512
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付録 E 命令概要
E.1 アドレッシング
MB95560H/570H/580H シリーズ
図 E.1-6 汎用レジスタアドレッシング例
MOV A, R 6
RP
0b01010
0x0156 0xAB
A
0xAB
● イミディエートアドレッシング
命令表の中で "#d8" と示したアドレッシングで , 即値データを必要とするときに使用し
ます。このアドレッシングでは , オペランドがそのまま即値データになります。バイト /
ワードの指定はオペコードにより決まります。図 E.1-7 に例を示します。
図 E.1-7 イミディエートアドレッシング例
MOV A, #56H
A
0x56
● ベクタアドレッシング
命令表の中で "#vct" と示したアドレッシングで , テーブル内に登録したサブルーチン
アドレスに分岐するときに使用します。このアドレッシングでは , オペコード内に
"#vct" の情報を含み , 表 E.1-1 に示す対応でテーブルのアドレスを作成します。
表 E.1-1 "#vct" に対応したベクタテーブルアドレス
#vct
ベクタテーブルアドレス ( ジャンプ先上位アドレス : 下位アドレス )
0
0xFFC0 : 0xFFC1
1
0xFFC2 : 0xFFC3
2
0xFFC4 : 0xFFC5
3
0xFFC6 : 0xFFC7
4
0xFFC8 : 0xFFC9
5
0xFFCA : 0xFFCB
6
0xFFCC : 0xFFCD
7
0xFFCE : 0xFFCF
図 E.1-8 に例を示します。
図 E.1-8 ベクタアドレッシング例
CALLV #5
(変換)
MN702-00006-5v0-J
0xFFCA
0xFE
0xFFCB
0xDC
PC
0xFEDC
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513
付録 E 命令概要
E.1 アドレッシング
MB95560H/570H/580H シリーズ
● 相対アドレッシング
命令表の中で "rel" と示したアドレッシングで , PC( プログラムカウンタ ) の前後 128 バ
イトの領域に分岐するときに使用します。このアドレッシングでは , オペランドの内容
を PC に符号付きで加算し , その結果を PC に格納します。図 E.1-9 に例を示します。
図 E.1-9 相対アドレッシング例
BNE FEH
旧PC
0x9ABC + 0xFFFE
0x9ABC
新PC
0x9ABA
この例では , BNE のオペコードが格納されているアドレスへジャンプするため , 結果と
して無限ループになります。
● インヘレントアドレッシング
命令表の中でオペランドを持たないアドレッシングで,オペコードで決まる動作を行う
ときに使用します。このアドレッシングでは , 動作が命令ごとに異なります。
図 E.1-10 に例を示します。
図 E.1-10 インヘレントアドレッシング例
NOP
旧PC
514
0x9ABC
新PC
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0x9ABD
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付録 E 命令概要
E.2 特殊な命令について
MB95560H/570H/580H シリーズ
E.2
特殊な命令について
アドレッシング以外の特殊な命令について説明します。
■ 特殊な命令について
● JMP　@A
この命令は , A( アキュムレータ ) の内容をアドレスとして PC( プログラムカウンタ ) へ
分岐するというものです。N 個のジャンプ先をテーブル上に並べておき , その内容のい
ずれか 1 つを選択して A に転送します。この命令を実行することによって N 分岐処理
が行えます。
図 E.2-1 に概要図を示します。
図 E.2-1 JMP　@A
(実行前)
A
(実行後)
0x1234
A
0x1234
旧PC 0xXXXX
新PC
0x1234
● MOVW　A,PC
この命令は ,"JMP @A" と反対の動作を行うものです。すなわち , PC の内容を A に格納
するものです。メインルーチン内でこの命令を実行しておき , 特定のサブルーチンを呼
び出すような設定において , そのサブルーチン内で A の内容が決められた値になって
いることを確認できます。予想できない部分からの分岐でないことが識別でき , 暴走判
断に使用できます。
図 E.2-2 に概要図を示します。
図 E.2-2 MOVW　A,PC
(実行前)
A 0xXXXX
旧PC
0x1233
(実行後)
A
0x1234
新PC
0x1234
この命令を実行したときの A の内容は , この命令のオペコードが格納されているアド
レスではなく , 次の命令が格納されているアドレスと同じ値になります。したがって ,
図 E.2-2 では A に格納した値 "0x1234" は「MOVW　A,PC」の次のオペコードが格納さ
れているアドレスに一致します。
● MULU A
この命令は , AL( アキュムレータの下位 8 ビット ) と TL( テンポラリアキュムレータの
下位 8 ビット ) を符号なしで掛け合わせ , 16 ビット長の結果を A に格納します。T( テ
ンポラリアキュムレータ ) の内容は変化しません。演算に関して , 実行前の AH( アキュ
ムレータの 8 上位ビット ), TH( テンポラリアキュムレータの上位 8 ビット ) の内容は
使用していません。フラグは変化しないため , 乗算の結果によって分岐するときには注
意してください。
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515
付録 E 命令概要
E.2 特殊な命令について
MB95560H/570H/580H シリーズ
図 E.2-3 に概要図を示します。
図 E.2-3 MULU　A
(実行前)
(実行後)
A
0x5678
A
0x1860
T
0x1234
T
0x1234
● DIVU　A
この命令は , T の 16 ビットを A の 16 ビットで符号なしデータとして割り , 結果を 16
ビットとして A に , 余りも 16 ビットとして T に格納するものです。実行前の A の値
が "0" の場合 , ゼロ除算が実行されたことを示すために Z フラグが "1" になります。そ
のほかのフラグは変化しないため除算の結果によって分岐するときには注意してくだ
さい。
図 E.2-4 に概要図を示します。
図 E.2-4 DIVU　A
(実行前)
(実行後)
A
0x1234
A
0x0004
T
0x5678
T
0x0DA8
● XCHW　A,PC
この命令は , A と PC の内容を交換するもので , 結果として実行前の A の内容が示す番
地へ分岐します。実行後の A は ,「XCHW　A,PC」のオペコードが格納されているア
ドレスの次のアドレスの値になります。この命令は , 特にメインルーチンでテーブルを
指定し , サブルーチンで使用するときに有効です。
図 E.2-5 に概要図を示します。
図 E.2-5 XCHW　A,PC
(実行前)
(実行後)
A
0x5678
A
0x1235
PC
0x1234
PC
0x5678
この命令を実行したときの A の内容は , この命令のオペコードが格納されているアド
レスではなく , 次の命令が格納されているアドレスと同じ値になります。したがって ,
図 E.2-5 では A に格納した値 "0x1235" は「XCHW　A,PC」の次のオペコードが格納さ
れているアドレスに一致します。そのため, "0x1234"ではなく"0x1235"となっています。
516
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付録 E 命令概要
E.2 特殊な命令について
MB95560H/570H/580H シリーズ
図 E.2-6 にアセンブラ表記例を示します。
図 E.2-6 「XCHW　A,PC」の使用例
(メインルーチン)
MOVW
XCHW
DB
MOVW
(サブルーチン)
A, #PUTSUB
A, PC
PUTSUB
'PUT OUT DATA', EOL
A, 1234H
PTS1
XCHW A, EP
PUSHW A
MOV A, @EP
INCW EP
MOV IO, A
ここでテーブル
データを出力
CMP A, #EOL
BNE PTS1
POPW A
XCHW A, EP
JMP @A
● CALLV　#vct
テーブル内に登録したサブルーチンアドレスに分岐するときに使用します。リターン
アドレス (PC の内容 ) を SP( スタックポインタ ) が示すアドレスへ退避した後 , ベクタ
アドレッシングによってベクタテーブルに記載したアドレスへ分岐します。1 バイトの
命令のため , 頻繁に使用するサブルーチンに対してこの命令を使用することによって ,
プログラム全体のサイズを縮小できます。
図 E.2-7 に実行例を示します。
図 E.2-7 CALLV　#3 の実行例
(実行前)
PC
0x5678
SP
0x1234
(実行後)
(−2)
PC
0xFEDC
SP
0x1232
0x1232
0xXX
0x1232
0x56
0x1233
0xXX
0x1233
0x79
0xFFC6
0xFE
0xFFC6
0xFE
0xFFC7
0xDC
0xFFC7
0xDC
この命令を実行したときにスタック領域に退避される PC の内容は , この命令のオペ
コードが格納されているアドレスではなく,次の命令が格納されているアドレスと同じ
値になります。したがって , 図 E.2-7 ではスタック (0x1232, 0x1233) に退避された値
"0x5679" は「CALLV #vct」の次のオペコードが格納されているアドレス ( リターンア
ドレス ) に一致します。
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517
付録 E 命令概要
E.2 特殊な命令について
MB95560H/570H/580H シリーズ
表 E.2-1 ベクタテーブル
べクタ用途
( コール命令 )
518
ベクタテーブルのアドレス
上位
下位
CALLV #7
0xFFCE
0xFFCF
CALLV #6
0xFFCC
0xFFCD
CALLV #5
0xFFCA
0xFFCB
CALLV #4
0xFFC8
0xFFC9
CALLV #3
0xFFC6
0xFFC7
CALLV #2
0xFFC4
0xFFC5
CALLV #1
0xFFC2
0xFFC3
CALLV #0
0xFFC0
0xFFC1
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付録 E 命令概要
E.3 ビット操作命令 (SETB, CLRB)
ビット操作命令 (SETB, CLRB)
E.3
周辺機能のレジスタには , ビット操作命令に対して , 通常の読出し動作と異なる動作
をするビットがあります。
■ リードモディファイライト動作
ビット操作命令では , レジスタまたは RAM の指定ビットのみを "1" に設定 (SETB) し
たり ,"0" にクリア (CLRB) したりできます。しかし , CPU は 8 ビット単位でデータを
取り扱うため , 実際の動作としては , 8 ビットのデータを読み出し , 指定されたビット
を変更し , 元のアドレスに書き戻す , という一連の動作 ( リードモディファイライト動
作 ) を行います。
表 E.3-1 にビット操作命令時のバス動作を示します。
表 E.3-1 ビット操作命令時のバス動作
CODE
MNEMONIC
～
サイクル
アドレスバス
データバス
RD
WR
RMW
A0 ～ A7
CLRB dir:b
4
A8 ～ AF
SETB dir:b
1
2
3
4
N+2
dir アドレス
dir アドレス
N+3
次の命令
データ
データ
次の次の命令
1
1
0
1
0
0
1
0
1
1
0
0
■ ビット操作命令実行時の読出し先
一部の I/O ポートや割込み要求フラグビットでは , 通常読出しによる読出し先と , リー
ドモディファイライト時の読出し先が異なります。
● I/O ポート ( ビット操作時 )
I/O ポートの中には , 通常読出し時は I/O 端子の値が読み出され , ビット操作時はポー
トデータレジスタの値が読み出されるものがあります。これは , 端子の入出力方向や端
子の状態にかかわらず , ポートデータレジスタの , ほかのビットの不用意な変化を防止
するためです。
● 割込み要求フラグビット ( ビット操作時 )
割込み要求フラグビットは,通常読出し時は割込み要求の確認用フラグビットとして機
能しますが , ビット操作時は常に "1" が読み出されます。これは , ほかのビットをビッ
ト操作したときに , 割込み要求フラグビットへの "0" の書込みによって , フラグが不用
意にクリアされるのを防止するためです。
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519
付録 E 命令概要
E.4 F2MC-8FX 命令一覧表
E.4
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F2MC-8FX 命令一覧表
表 E.4-1 ～表 E.4-4 に , F2MC-8FX で使用している命令の一覧を示します。
■ 転送系命令
表 E.4-1 転送系の命令一覧 (1 / 2)
№
MNEMONIC
～
#
2 (dir) ← (A)
2 ( (IX) ＋ off) ← (A)
3 (ext) ← (A)
－ － － － － － －
45
－ － － － － － －
46
－ － － － － － －
61
1 ( (EP) ) ← (A)
1 (Ri) ← (A)
－ － － － － － －
47
－ － － － － － －
48 ～ 4F
2 (A) ← d8
2 (A) ← (dir)
2 (A) ← ( (IX) ＋ off)
04
3 (A) ← (ext)
1 (A) ← ( (A) )
AL － － ＋ ＋ － －
AL － － ＋ ＋ － －
AL － － ＋ ＋ － －
AL － － ＋ ＋ － －
AL － － ＋ ＋ － －
1 (A) ← ( (EP) )
1 (A) ← (Ri)
AL － － ＋ ＋ － －
AL － － ＋ ＋ － －
1 MOV
dir, A
3
2 MOV
3
3 MOV
@IX ＋ off, A
ext, A
4 MOV
@EP, A
2
5 MOV
Ri, A
2
4
動　作
TL TH AH N
Z
V
C OPCODE
6 MOV
A, #d8
2
7 MOV
A, dir
3
8 MOV
3
9 MOV
A, @IX ＋ off
A, ext
10 MOV
A, @A
2
11 MOV
A, @EP
2
12 MOV
A, Ri
2
13 MOV
dir, #d8
4
－ － － － － － －
14 MOV
4
－ － － － － － －
86
15 MOV
@IX ＋ off, #d8
@EP, #d8
3 (dir) ← d8
3 ( (IX) ＋ off) ← d8
08 ～ 0F
85
3
2 ( (EP) ) ← d8
－ － － － － － －
87
16 MOV
Ri, #d8
3
2 (Ri) ← d8
2 (dir) ← (AH) , (dir ＋ 1) ← (AL)
2 ( (IX) ＋ off) ← (AH) , ( (IX) ＋ off ＋ 1) ← (AL)
－ － － － － － －
－ － － － － － －
88 ～ 8F
D5
－ － － － － － －
D6
4
17 MOVW dir, A
4
18 MOVW @IX ＋ off, A
19 MOVW ext, A
4
20 MOVW @EP, A
3
5
21 MOVW EP, A
1
22 MOVW A, #d16
3
23 MOVW A, dir
4
24 MOVW A, @IX ＋ off
25 MOVW A, ext
4
26 MOVW A, @A
3
27 MOVW A, @EP
3
5
28 MOVW A, EP
1
29 MOVW EP, #d16
3
30 MOVW IX, A
1
31 MOVW A, IX
1
32 MOVW SP, A
1
33 MOVW A, SP
1
34 MOV
@A, T
2
35 MOVW @A, T
3
36 MOVW IX, #d16
3
37 MOVW A, PS
1
38 MOVW PS, A
1
06
60
92
07
3 (ext) ← (AH) , (ext ＋ 1) ← (AL)
1 ( (EP) ) ← (AH) , ( (EP) ＋ 1) ← (AL)
－ － － － － － －
D4
－ － － － － － －
D7
1 (EP) ← (A)
3 (A) ← d16
2 (AH) ← (dir) , (AL) ← (dir ＋ 1)
－ － － － － － －
AL AH dH ＋ ＋ － －
AL AH dH ＋ ＋ － －
AL AH dH ＋ ＋ － －
AL AH dH ＋ ＋ － －
2 (AH) ← ( (IX) ＋ off) , (AL) ← ( (IX) ＋ off ＋ 1)
3 (AH) ← (ext) , (AL) ← (ext ＋ 1)
1 (AH) ← ( (A) ) , (AL) ← ( (A) ＋ 1)
1 (AH) ← ( (EP) ) , (AL) ← ( (EP) ＋ 1)
1 (A) ← (EP)
3 (EP) ← d16
1 (IX) ← (A)
1 (A) ← (IX)
1 (SP) ← (A)
1 (A) ← (SP) E3
E4
C5
C6
C4
AL AH dH ＋ ＋ － －
AL AH dH ＋ ＋ － －
－ － dH － － － －
C7
－ － － － － － －
E7
－ － － － － － －
E2
93
F3
－ － dH － － － －
F2
－ － － － － － －
－ － dH － － － －
E1
1 ( (A) ) ← (T)
1 ( (A) ) ← (TH) , ( (A) ＋ 1) ← (TL)
－ － － － － － －
82
－ － － － － － －
83
3 (IX) ← d16
1 (A) ← (PS)
－ － － － － － －
－ － dH － － － －
－ － － ＋ ＋ ＋ ＋
E6
－ － － － － － －
－ － AL － － － －
E5
39 MOVW SP, #d16
3
1 (PS) ← (A)
3 (SP) ← d16
40 SWAP
1
1 (AH) ←→ (AL)
520
05
FUJITSU SEMICONDUCTOR LIMITED
F1
70
71
10
MN702-00006-5v0-J
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付録 E 命令概要
E.4 F2MC-8FX 命令一覧表
表 E.4-1 転送系の命令一覧 (2 / 2)
№
MNEMONIC
～
#
41 SETB
dir：b
4
42 CLRB
dir：b
A, T
4
2 (dir) ：b ← 1
2 (dir) ：b ← 0
動　作
TL TH AH N
Z
V
－ － － － － － －
A8 ～ AF
A0 ～ A7
42
44 XCHW A, T
1
1 (AL) ←→ (TL)
1 (A) ←→ (T)
45 XCHW A, EP
1
1 (A) ←→ (EP)
－ － － － － －
AL － － － － －
AL AH dH － － －
－ － dH － － －
46 XCHW A, IX
1
47 XCHW A, SP
1
48 MOVW A, PC
2
1 (A) ←→ (IX)
1 (A) ←→ (SP)
1 (A) ← (PC)
43 XCH
1
C OPCODE
－
－
－
43
－
F7
－ － dH － － － －
－ － dH － － － －
－ － dH － － － －
F6
F5
F0
＜注意事項＞
A へのバイト転送動作時の T への自動転送は , TL ← AL となります。
複数オペランド命令にあるオペランドは , MNEMONIC で表示された順に格納されるもの
とします。
■ 演算系命令
表 E.4-2 演算系の命令一覧 (1 / 2)
№
～
#
1 ADDC
A, Ri
2
－ － － ＋ ＋ ＋ ＋
2 ADDC
A, #d8
2
1 (A) ← (A) ＋ (Ri) ＋ C
2 (A) ← (A) ＋ d8 ＋ C
－ － － ＋ ＋ ＋ ＋
28 ～ 2F
24
3 ADDC
A, dir
3
25
A, @IX ＋ off
A, @EP
3
2 (A) ← (A) ＋ (dir) ＋ C
2 (A) ← (A) ＋ ( (IX) ＋ off) ＋ C
－ － － ＋ ＋ ＋ ＋
4 ADDC
－ － － ＋ ＋ ＋ ＋
26
2
1 (A) ← (A) ＋ ( (EP) ) ＋ C
－ － － ＋ ＋ ＋ ＋
27
6 ADDCW A
1
23
1
1 (A) ← (A) ＋ (T) ＋ C
1 (AL) ← (AL) ＋ (TL) ＋ C
－ － dH ＋ ＋ ＋ ＋
7 ADDC
－ － － ＋ ＋ ＋ ＋
22
－ － － ＋ ＋ ＋ ＋
－ － － ＋ ＋ ＋ ＋
38 ～ 3F
34
－ － － ＋ ＋ ＋ ＋
35
－ － － ＋ ＋ ＋ ＋
36
－ － － ＋ ＋ ＋ ＋
－ － dH ＋ ＋ ＋ ＋
37
MNEMONIC
5 ADDC
A
8 SUBC
A, Ri
2
9 SUBC
A, #d8
2
10 SUBC
A, dir
3
11 SUBC
A, @IX ＋ off
A, @EP
3
12 SUBC
2
動　作
1 (A) ← (A) － (Ri) － C
2 (A) ← (A) － d8 － C
2 (A) ← (A) － (dir) － C
2 (A) ← (A) － ( (IX) ＋ off) － C
1 (A) ← (A) － ( (EP) ) － C
13 SUBCW A
1
14 SUBC
A
1
1 (A) ← (T) － (A) － C
1 (AL) ← (TL) － (AL) － C
15 INC
Ri
3
16 INCW
EP
1
17 INCW
IX
1
18 INCW
A
1
19 DEC
Ri
3
20 DECW
EP
1
21 DECW
IX
1
22 DECW
A
1
23 MULU
A
8
24 DIVU
A
17
25 ANDW A
1
MN702-00006-5v0-J
TL TH AH N
Z
V
C OPCODE
33
－ － － ＋ ＋ ＋ ＋
32
1 (Ri) ← (Ri) ＋ 1
－ － － ＋ ＋ ＋ －
C8 ～ CF
1 (EP) ← (EP) ＋ 1
1 (IX) ← (IX) ＋ 1
1 (A) ← (A) ＋ 1
－ － － － － － －
C3
－ － － － － － －
－ － dH ＋ ＋ － －
C2
1 (Ri) ← (Ri) － 1
1 (EP) ← (EP) － 1
－ － － ＋ ＋ ＋ －
D8 ～ DF
D3
1 (IX) ← (IX) － 1
1 (A) ← (A) － 1
1 (A) ← (AL) × (TL)
1 (A) ← (T) / (A) , MOD → (T)
1 (A) ← (A) ∧ (T)
FUJITSU SEMICONDUCTOR LIMITED
－ － － － － － －
－ － － － － －
－ － dH ＋ ＋ －
－ － dH － － －
dL dH dH － ＋ －
－ － dH ＋ ＋
R
C0
－
D2
－
D0
－
01
－
11
－
63
521
付録 E 命令概要
E.4 F2MC-8FX 命令一覧表
MB95560H/570H/580H シリーズ
表 E.4-2 演算系の命令一覧 (2 / 2)
№
～
#
Z
V
C OPCODE
26 ORW
A
1
－
73
A
1
－ － dH ＋ ＋
－ － dH ＋ ＋
R
27 XORW
1 (A) ← (A) ∨ (T)
1 (A) ← (A) ∀ (T)
R
－
53
28 CMP
A
1
－ － － ＋ ＋ ＋ ＋
12
29 CMPW A
1
1 (TL) － (AL)
1 (T) － (A)
－ － － ＋ ＋ ＋ ＋
13
30 RORC
A
1
1
C→A
－ － － ＋ ＋ － ＋
03
31 ROLC
A
1
1
02
A, #d8
2
－ － － ＋ ＋ ＋ ＋
14
33 CMP
A, dir
3
C←A
2 (A) － d8
2 (A) － (dir)
－ － － ＋ ＋ － ＋
32 CMP
－ － － ＋ ＋ ＋ ＋
15
34 CMP
A, @EP
2
－ － － ＋ ＋ ＋ ＋
17
35 CMP
A, @IX ＋ off
3
1 (A) － ( (EP) )
2 (A) － ( (IX) ＋ off)
－ － － ＋ ＋ ＋ ＋
16
36 CMP
A, Ri
1 (A) － (Ri)
1 decimal adjust for addition
－ － － ＋ ＋ ＋ ＋
1
18 ～ 1F
84
MNEMONIC
37 DAA
2
動　作
TL TH AH N
－ － － ＋ ＋ ＋ ＋
1
1 decimal adjust for subtraction
39 XOR
A
1
－ － － ＋ ＋
A, #d8
2
－ － － ＋ ＋ ＋ ＋
R －
－ － － ＋ ＋ R －
52
40 XOR
1 (A) ← (AL) ∀ (TL)
2 (A) ← (AL) ∀ d8
2 (A) ← (AL) ∀ (dir)
1 (A) ← (AL) ∀ ( (EP) )
－ － － ＋ ＋
R
－
55
－ － － ＋ ＋
R
－
57
－ － － ＋ ＋
R
－
56
－ － － ＋ ＋
R
－
38 DAS
94
54
41 XOR
A, dir
3
42 XOR
A, @EP
2
43 XOR
3
44 XOR
A, @IX ＋ off
A, Ri
2
2 (A) ← (AL) ∀ ( (IX) ＋ off)
1 (A) ← (AL) ∀ (Ri)
45 AND
A
1
1 (A) ← (AL) ∧ (TL)
－ － － ＋ ＋
R
－
58 ～ 5F
62
46 AND
A, #d8
2
R
－
64
A, dir
3
2 (A) ← (AL) ∧ d8
2 (A) ← (AL) ∧ (dir)
－ － － ＋ ＋
47 AND
－ － － ＋ ＋
R
－
65
48 AND
A, @EP
2
－ － － ＋ ＋
R
－
67
49 AND
3
－ － － ＋ ＋
R
－
66
50 AND
A, @IX ＋ off
A, Ri
1 (A) ← (AL) ∧ ( (EP) )
2 (A) ← (AL) ∧ ( (IX) ＋ off)
2
1 (A) ← (AL) ∧ (Ri)
－ － － ＋ ＋
R
－
68 ～ 6F
51 OR
A
1
R
－
72
A, #d8
2
1 (A) ← (AL) ∨ (TL)
2 (A) ← (AL) ∨ d8
－ － － ＋ ＋
52 OR
－ － － ＋ ＋
R
－
74
53 OR
A, dir
3
－ － － ＋ ＋
R
－
75
54 OR
A, @EP
2
2 (A) ← (AL) ∨ (dir)
1 (A) ← (AL) ∨ ( (EP) )
－ － － ＋ ＋
R
－
77
55 OR
A, @IX ＋ off
3
2 (A) ← (AL) ∨ ( (IX) ＋ off)
－ － － ＋ ＋
R
－
76
56 OR
A, Ri
2
R
－
dir, #d8
4
－ － － ＋ ＋ ＋ ＋
78 ～ 7F
95
58 CMP
@EP, #d8
3
1 (A) ← (AL) ∨ (Ri)
3 (dir) － d8
2 ( (EP) ) － d8
－ － － ＋ ＋
57 CMP
－ － － ＋ ＋ ＋ ＋
97
59 CMP
4
3 ( (IX) ＋ off) － d8
2 (Ri) － d8
－ － － ＋ ＋ ＋ ＋
96
60 CMP
@IX ＋ off, #d8
Ri, #d8
－ － － ＋ ＋ ＋ ＋
98 ～ 9F
61 INCW
SP
1
C1
SP
1
1 (SP) ← (SP) ＋ 1
1 (SP) ← (SP) － 1
－ － － － － － －
62 DECW
－ － － － － － －
D1
522
3
FUJITSU SEMICONDUCTOR LIMITED
MN702-00006-5v0-J
付録 E 命令概要
E.4 F2MC-8FX 命令一覧表
MB95560H/570H/580H シリーズ
■ 分岐系命令
表 E.4-3 分岐系の命令一覧
№
～
#
TL TH AH
N
Z
V
C
rel( 分岐時 )
4
2 if Z ＝ 1 then PC ← PC ＋ rel
－
－
－
－
－
－
－
FD
rel( 非分岐時 )
2
2 BNZ/BNE rel( 分岐時 )
BNZ/BNE rel( 非分岐時 )
4
2 if Z ＝ 0 then PC ← PC ＋ rel
－
－
－
－
－
－
－
FC
2 if C ＝ 1 then PC ← PC ＋ rel
－
－
－
－
－
－
－
F9
2 if C ＝ 0 then PC ← PC ＋ rel
－
－
－
－
－
－
－
F8
2 if N ＝ 1 then PC ← PC ＋ rel
－
－
－
－
－
－
－
FB
2 if N ＝ 0 then PC ← PC ＋ rel
－
－
－
－
－
－
－
FA
2 if V ∀ N ＝ 1 then PC ← PC ＋ rel
－
－
－
－
－
－
－
FF
2 if V ∀ N ＝ 0 then PC ← PC ＋ rel
－
－
－
－
－
－
－
FE
3 if (dir：b) ＝ 0 then PC ← PC ＋ rel
3 if (dir：b) ＝ 1 then PC ← PC ＋ rel
－
－
－
－
＋
－
－
B0 ～ B7
－
－
－
－
＋
－
－
B8 ～ BF
MNEMONIC
1 BZ/BEQ
BZ/BEQ
4
rel( 非分岐時 )
2
4 BNC/BHS rel( 分岐時 )
BNC/BHS rel( 非分岐時 )
4
BC/BLO
5 BN
BN
6 BP
BP
7 BLT
BLT
8 BGE
OPCODE
2
rel( 分岐時 )
3 BC/BLO
動　作
2
rel( 分岐時 )
4
rel( 非分岐時 )
2
rel( 分岐時 )
4
rel( 非分岐時 )
2
rel( 分岐時 )
4
rel( 非分岐時 )
2
rel( 分岐時 )
4
rel( 非分岐時 )
2
9 BBC
dir：b, rel
5
10 BBS
dir：b, rel
5
11 JMP
@A
3
－
－
－
－
－
－
E0
ext
4
1 (PC) ← (A)
3 (PC) ← ext
－
12 JMP
－
－
－
－
－
－
－
21
13 CALLV
#vct
7
1 vector call
－
－
－
－
－
－
－
14 CALL
15 XCHW
ext
A, PC
6
3
3 subroutine call
1 (PC) ← (A) , (A) ← (PC) ＋ 1
－
－
－
－
－
dH
－
－
－
－
－
－
－
－
E8 ～ EF
31
F4
6
8
1 return from subroutine
1 return from interrupt
－
－
－
－
－
－
－
－ －
restore
－
20
30
BGE
16 RET
17 RETI
■ そのほかの命令
表 E.4-4 そのほかの命令一覧
№
～
#
1 PUSHW A
4
2 POPW
3
1 ((SP)) ← (A), (SP) ← (SP) － 2
1 (A) ← ((SP)), (SP) ← (SP) ＋ 2
MNEMONIC
A
動　作
TL TH AH
N
Z
V
C
OPCODE
－ － －
－ dH －
－
－
－
40
－
－
－
－
50
－
－
－
－
－
－
－
41
－
－
－
－
－
－
－
51
－
3 PUSHW IX
4
4 POPW
3
1 ((SP)) ← (IX), (SP) ← (SP) － 2
1 (IX) ← ((SP)), (SP) ← (SP) ＋ 2
1
1 No operation
－
－
－
－
－
－
－
00
6 CLRC
1
－
－
－
－
－
R
81
1
－
－
－
－
－
－
S
91
8 CLRI
1
1 (C) ← 0
1 (C) ← 1
1 (I) ← 0
－
7 SETC
－
－
－
－
－
－
－
80
9 SETI
1
1 (I) ← 1
－
－
－
－
－
－
－
90
IX
5 NOP
MN702-00006-5v0-J
FUJITSU SEMICONDUCTOR LIMITED
523
L
524
FUJITSU SEMICONDUCTOR LIMITED
F
E
D
C
B
A
9
8
7
6
5
4
3
2
A
A
A
A
A, dir
A
A
CMP
CMP
A, dir
A, #d8
CMP
CMPW
A
ADDC
A, dir
ADDC
A, #d8
ADDC
ADDCW
A
addr16
ADDC
A
SUBC
A, dir
SUBC
A, #d8
SUBC
SUBCW
A
addr16
SUBC
MOV
MOV
IX
A
A, T
dir, A
A, T
XCHW
XCH
PUSHW
PUSHW
4
A
A
IX
XOR
XOR
A, dir
A, #d8
XOR
XORW
XOR
POPW
A
AND
AND
A, dir
A, #d8
AND
A
ext, A
ANDW
AND
MOV
OR
OR
OR
A, dir
A, #d8
A
A
PS, A
ORW
OR
MOVW
A, PS
MOVW
A, ext
MOV
POPW
A
7
6
5
MOV
dir, #d8
MOV
DAA
@A, T
MOVW
@A, T
MOV
CLRC
CLRI
8
CMP
dir, #d8
CMP
DAS
A, @A
MOVW
A, @A
MOV
SETC
SETI
9
CLRB
dir : 5
CLRB
dir : 4
CLRB
dir : 3
CLRB
dir : 2
CLRB
dir : 1
CLRB
dir : 0
CLRB
A
BBC
dir : 5, rel
BBC
dir : 4, rel
BBC
dir : 3, rel
BBC
dir : 2, rel
BBC
dir : 1, rel
BBC
dir : 0, rel
BBC
B
EP
IX
SP
MOVW
A, dir
MOVW
A, ext
MOVW
INCW
INCW
INCW
EP
IX
SP
A
MOVW
dir, A
MOVW
ext, A
MOVW
DECW
DECW
DECW
DECW
INCW
A
D
C
@A
MOVW
SP, #d16
MOVW
A, #d16
MOVW
EP, A
MOVW
IX, A
MOVW
SP, A
MOVW
JMP
E
XCHW
A, SP
XCHW
A, PC
XCHW
A, EP
MOVW
A, IX
MOVW
A, SP
MOVW
A, PC
MOVW
F
MOV
MOV
MOV
MOV
A, R7
A, R6
A, R5
A, R4
CMP
CMP
CMP
CMP
A, R7
A, R6
A, R5
A, R4
A, R7
ADDC
A, R6
ADDC
A, R5
ADDC
A, R4
ADDC
A, R7
SUBC
A, R6
SUBC
A, R5
SUBC
A, R4
SUBC
A, @IX+d
SUBC
A, @IX+d
ADDC
A, @IX+d
CMP
A, @IX+d
MOV
MOV
MOV
MOV
MOV
MOV
R7, A
R6, A
R5, A
R4, A
@IX+d, A
XOR
XOR
XOR
XOR
A, R7
A, R6
A, R5
A, R4
AND
AND
AND
AND
A, R7
A, R6
A, R5
A, R4
A, @IX+d
AND
A, @IX+d
XOR
OR
OR
OR
OR
OR
A, R7
A, R6
A, R5
A, R4
R7, #d8
MOV
R6, #d8
MOV
R5, #d8
MOV
R4, #d8
MOV
R7, #d8
CMP
R6, #d8
CMP
R5, #d8
CMP
R4, #d8
CMP
SETB
SETB
SETB
SETB
dir : 7
dir : 6
dir : 5
dir : 4
dir : 7, rel
BBS
dir : 6, rel
BBS
dir : 5, rel
BBS
dir : 4, rel
BBS
INC
INC
INC
INC
R7
R6
R5
R4
DEC
DEC
DEC
DEC
R7
R6
R5
R4
CALLV
CALLV
CALLV
CALLV
#7
#6
#5
#4
BLT
BGE
BZ
BNZ
rel
rel
rel
rel
dir : 6 dir : 6, rel A, @IX+d @IX+d, A
IX, #d16
A, IX
A, @IX+d @IX+d,#d8 @IX+d,#d8
BBC
CLRB
MOVW
CMP
MOVW
MOV
XCHW
MOVW
dir : 7 dir : 7, rel
A, @EP
EP, #d16
A, @EP
@EP, A
A, @EP
A, EP
@EP, A
A, @EP @EP, #d8 @EP, #d8
A, @EP
A, @EP
A, @EP
A, @EP
BBS
SETB
AND
CALLV
CMP
XOR
DEC
ADDC
MOV
BNC
MOV
OR
CMP
INC
SUBC
MOV
dir : 0 dir : 0, rel
A, R0
#0
R0, #d8
A, R0
R0
A, R0
R0, #d8
rel
R0, A
A, R0
A, R0
R0
A, R0
A, R0
BBS
SETB
AND
CALLV
CMP
XOR
DEC
ADDC
MOV
BC
MOV
OR
CMP
INC
SUBC
MOV
dir : 1 dir : 1, rel
A, R1
#1
R1, #d8
A, R1
R1
A, R1
R1, #d8
rel
R1, A
A, R1
A, R1
R1
A, R1
A, R1
BBS
AND
SETB
CALLV
CMP
XOR
DEC
ADDC
MOV
BP
MOV
OR
CMP
INC
SUBC
MOV
A, R2
dir : 2 dir : 2, rel
#2
R2, #d8
A, R2
R2
A, R2
R2, #d8
rel
R2, A
A, R2
A, R2
R2
A, R2
A, R2
BBS
AND
SETB
CALLV
CMP
XOR
DEC
ADDC
MOV
BN
MOV
OR
CMP
INC
SUBC
MOV
A, R3
dir : 3 dir : 3, rel
#3
R3, #d8
A, R3
R3
A, R3
R3, #d8
rel
R3, A
A, R3
A, R3
R3
A, R3
A, R3
MOV
MOV
A, #d8
MOV
RORC
CMP
CALL
JMP
DIVU
MULU
ROLC
RETI
3
RET
2
SWAP
1
NOP
0
E.5
1
0
H
付録 E 命令概要
E.5 命令マップ
MB95560H/570H/580H シリーズ
命令マップ
表 E.5-1 に , F2MC-8FX の命令マップを示します。
■ 命令マップ
表 E.5-1 F2MC-8FX の命令マップ
MN702-00006-5v0-J
付録 F マスクオプション
E.5 命令マップ
MB95560H/570H/580H シリーズ
付録 F
マスクオプション
MB95560H/570H/580H シリーズのマスクオプションの一覧を表 F-1 に示します。
■ マスクオプション一覧
表 F-1 マスクオプション一覧
品種名
No.
MB95F562H
MB95F563H
MB95F564H
MB95F572H
MB95F573H
MB95F574H
MB95F582H
MB95F583H
MB95F584H
選択方法
MB95F562K
MB95F563K
MB95F564K
MB95F572K
MB95F573K
MB95F574K
MB95F582K
MB95F583K
MB95F584K
設定不可
1
低電圧検出リセット
低電圧検出リセットなし
低電圧検出リセットあり
2
リセット
専用リセット入力あり
専用リセット入力なし
MN702-00006-5v0-J
FUJITSU SEMICONDUCTOR LIMITED
525
付録 F マスクオプション
E.5 命令マップ
526
MB95560H/570H/580H シリーズ
FUJITSU SEMICONDUCTOR LIMITED
MN702-00006-5v0-J
MB95560H/570H/580H シリーズ
レジスタ索引
A
ADC1
ADC2
ADDH
ADDL
AIDRL
A/D コンバータ制御レジスタ 1........... 379
A/D コンバータ制御レジスタ 2........... 381
A/D コンバータデータレジスタ
上位 ..................................................... 383
A/D コンバータデータレジスタ
下位 ..................................................... 383
A/D 入力禁止レジスタ下位 ......... 128, 129
B
BGR0
BGR1
LIN-UART ボーレートジェネレータ
レジスタ 0........................................... 322
LIN-UART ボーレートジェネレータ
レジスタ 1........................................... 322
C
CMCR
クロック監視制御レジスタ ................. 407
CMDR
クロック監視データレジスタ ............. 406
CRTDＡ メイン CR クロック温度依存調節
レジスタ.............................................. 479
CRTH
メイン CR クロックトリミングレジスタ
（上位）................................................. 477
CRTL
メイン CR クロックトリミングレジスタ
（下位）................................................. 478
D
DDR0
DDR1
DDR6
DDRF
DDRG
ポート 0 方向レジスタ ................ 128, 129
ポート 1 方向レジスタ ................ 128, 129
ポート 6 方向レジスタ ........................ 128
ポート F 方向レジスタ................ 128, 129
ポート G 方向レジスタ ............... 128, 129
E
ECCR
EIC10
EIC20
EIC30
ESCR
LIN-UART 拡張通信制御レジスタ....... 320
外部割込み制御レジスタ
ch.2/ch.3.............................................. 291
外部割込み制御レジスタ
ch.4/ch.5.............................................. 291
外部割込み制御レジスタ
ch.6/ch.7.............................................. 291
LIN-UART 拡張ステータス制御
レジスタ.............................................. 318
ILR4
ILR5
L
LVDR
FSR2
FSR3
FSR4
PDR0
PDR1
PDR6
PDRF
PDRG
PLLC
PUL0
PUL6
PULG
PULG
ILR0
ILR1
ILR2
ILR3
RDR
RSRR
LIN-UART 受信データレジスタ...........316
リセット要因レジスタ.........................110
S
SCR
SMR
SSR
STBC
STBC2
SWRE0
SYCC
SYCC2
SYSC
LIN-UART シリアル制御レジスタ .......310
LIN-UART シリアルモードレジスタ....312
LIN-UART シリアルステータス
レジスタ ..............................................314
スタンバイ制御レジスタ .......................77
スタンバイ制御レジスタ 2 ....................83
フラッシュメモリセクタ書込み制御
レジスタ 0 ...........................................428
システムクロック制御レジスタ ............70
システムクロック制御レジスタ 2 .........80
システム構成レジスタ.........................487
T
T00CR0
T00CR1
T00DR
T01CR0
T01CR1
割込みレベル設定レジスタ 0 .............. 118
割込みレベル設定レジスタ 1 .............. 118
割込みレベル設定レジスタ 2 .............. 118
割込みレベル設定レジスタ 3 .............. 118
T11CR0
MN702-00006-5v0-J
ポート 0 データレジスタ.............128, 129
ポート 1 データレジスタ.............128, 129
ポート 6 データレジスタ.....................128
ポート F データレジスタ.............128, 129
ポート G データレジスタ ............128, 129
PLL 制御レジスタ..................................72
ポート 0 プルアップレジスタ......128, 129
ポート 6 プルアップレジスタ..............128
ポート G プルアップレジスタ.............129
ポート G プルアップレジスタ.............128
R
フラッシュメモリステータス
レジスタ.............................................. 425
フラッシュメモリステータス
レジスタ 2........................................... 422
フラッシュメモリステータス
レジスタ 3........................................... 431
フラッシュメモリステータス
レジスタ 4........................................... 433
I
LVD リセット電圧選択 ID レジスタ ....398
P
F
FSR
割込みレベル設定レジスタ 4...............118
割込みレベル設定レジスタ 5...............118
T01DR
T10CR0
T10CR1
T10DR
T11CR1
8/16 ビット複合タイマ 00
ステータス制御レジスタ 0 ..................224
8/16 ビット複合タイマ 00
ステータス制御レジスタ 1 ..................230
8/16 ビット複合タイマ 00
データレジスタ ...................................242
8/16 ビット複合タイマ 01
ステータス制御レジスタ 0 ..................224
8/16 ビット複合タイマ 01
ステータス制御レジスタ 1 ..................230
8/16 ビット複合タイマ 01
データレジスタ ...................................242
8/16 ビット複合タイマ 10
ステータス制御レジスタ 0 ..................227
8/16 ビット複合タイマ 10
ステータス制御レジスタ 1 ..................233
8/16 ビット複合タイマ 10
データレジスタ ...................................245
8/16 ビット複合タイマ 11
ステータス制御レジスタ 0 ..................227
8/16 ビット複合タイマ 11
ステータス制御レジスタ 1 ..................233
FUJITSU SEMICONDUCTOR LIMITED
527
MB95560H/570H/580H シリーズ
T11DR
TBTC
TDR
TMCR0
TMCR1
8/16 ビット複合タイマ 11
データレジスタ ................................... 245
タイマベースタイマ制御レジスタ ...... 166
LIN-UART 送信データレジスタ .......... 317
8/16 ビット複合タイマ 00/01 タイマモード
制御レジスタ....................................... 236
8/16 ビット複合タイマ 10/11 タイマモード
制御レジスタ....................................... 239
W
WATR
WDTC
WDTH
WDTL
WPCR
WRARH0
WRARH1
WRARH2
WRARL0
WRARL1
WRARL2
WRDR0
WRDR1
WRDR2
WREN
WROR
528
発振安定待ち時間設定レジスタ............ 74
ウォッチドッグタイマ制御
レジスタ.............................................. 178
ウォッチドッグタイマ選択 ID
レジスタ（上位）................................. 480
ウォッチドッグタイマ選択 ID
レジスタ（下位）................................. 480
時計プリスケーラ制御レジスタ.......... 190
ワイルドレジスタアドレス設定
レジスタ上位 ch.0............................... 204
ワイルドレジスタアドレス設定
レジスタ上位 ch.1............................... 204
ワイルドレジスタアドレス設定
レジスタ上位 ch.2............................... 204
ワイルドレジスタアドレス設定
レジスタ下位 ch.0............................... 204
ワイルドレジスタアドレス設定
レジスタ下位 ch.1............................... 204
ワイルドレジスタアドレス設定
レジスタ下位 ch.2............................... 204
ワイルドレジスタデータ設定レジスタ
ch.0 ..................................................... 203
ワイルドレジスタデータ設定レジスタ
ch.1 ..................................................... 203
ワイルドレジスタデータ設定レジスタ
ch.2 ..................................................... 203
ワイルドレジスタアドレス比較
許可レジスタ....................................... 205
ワイルドレジスタデータテスト設定
レジスタ.............................................. 206
FUJITSU SEMICONDUCTOR LIMITED
MN702-00006-5v0-J
MB95560H/570H/580H シリーズ
端子機能索引
A
AN00
AN01
AN02
AN03
AN04
AN05
A/D コンバータのアナログ入力端子
ch.0............................................... 375
A/D コンバータのアナログ入力端子
ch.1............................................... 375
A/D コンバータのアナログ入力端子
ch.2............................................... 375
A/D コンバータのアナログ入力端子
ch.3............................................... 375
A/D コンバータのアナログ入力端子
ch.4............................................... 375
A/D コンバータのアナログ入力端子
ch.5............................................... 375
E
EC0
EC1
8/16 ビット複合タイマ 00/01 クロック
入力端子 ch.0 ................................. 217
8/16 ビット複合タイマ 10/11 クロック
入力端子 ch.1 ................................. 218
I
INT02
INT03
INT04
INT05
INT06
INT07
外部割込み入力端子 ch.2................. 287
外部割込み入力端子 ch.3................. 287
外部割込み入力端子 ch.4................. 287
外部割込み入力端子 ch.5................. 287
外部割込み入力端子 ch.6................. 287
外部割込み入力端子 ch.7................. 287
R
RST
リセット端子 .................................. 396
S
SCK
SIN
SOT
LIN-UART のシリアルクロック入出力
端子 .............................................. 307
LIN-UART のシリアルデータ入力
端子 .............................................. 307
LIN-UART のシリアルデータ出力
端子 .............................................. 307
T
TO00
TO01
TO10
TO11
8/16 ビット複合タイマ 00 出力端子
ch.0............................................... 217
8/16 ビット複合タイマ 01 出力端子
ch.0............................................... 217
8/16 ビット複合タイマ 10 出力端子
ch.1............................................... 218
8/16 ビット複合タイマ 10 出力端子
ch.1............................................... 218
MN702-00006-5v0-J
FUJITSU SEMICONDUCTOR LIMITED
529
MB95560H/570H/580H シリーズ
530
FUJITSU SEMICONDUCTOR LIMITED
MN702-00006-5v0-J
MB95560H/570H/580H シリーズ
割込みベクタ索引
I
IRQ00
IRQ01
IRQ02
IRQ02
IRQ03
IRQ03
IRQ05
IRQ06
IRQ07
IRQ08
IRQ14
IRQ18
IRQ19
IRQ20
IRQ22
IRQ23
外部割込み ch.4............................... 293
外部割込み ch.5............................... 293
外部割込み ch.2............................... 293
外部割込み ch.6............................... 293
外部割込み ch.3............................... 293
外部割込み ch.7............................... 293
8/16 ビット複合タイマ ch.0( 下位 ) ... 250
8/16 ビット複合タイマ ch.0( 上位 ) ... 250
LIN-UART( 受信 )............................. 326
LIN-UART( 送信 )............................. 326
8/16 ビット複合タイマ ch.1( 上位 ) ... 250
8/10 ビット A/D コンバータ .............. 384
タイムベースタイマ......................... 168
時計プリスケーラ ............................ 192
8/16 ビット複合タイマ ch.1( 下位 ) ... 250
フラッシュメモリ ............................ 463
MN702-00006-5v0-J
FUJITSU SEMICONDUCTOR LIMITED
531
MB95560H/570H/580H シリーズ
532
FUJITSU SEMICONDUCTOR LIMITED
MN702-00006-5v0-J
MN702-00006-5v0-J
FUJITSU SEMICONDUCTOR • CONTROLLER MANUAL
8 ビット・マイクロコントローラ
New 8FX
MB95560H/570H/580H シリーズ
ハードウェアマニュアル
2013 年 5 月 第 5 版発行
発行
富士通セミコンダクター株式会社
編集
企画部 プロモーション推進部