221KB

本ドキュメントはCypress (サイプレス) 製品に関する情報が記載されております。
CM71-10129-2T4
正誤表
MB91305 Series ハードウェアマニュアル 第 2 版(CM71-10129-2)に対する正誤表です。
FR60
32 ビット・マイクロコントローラ
MB91305 Series
ハードウェアマニュアル
※
日付 ページ
2011/
27
10/4
項目
2.1
2011.10.4
:訂正箇所
訂正内容
● VDDI 端子の電源と VDDE 端子の電源の電源投入/ 切断時の注意事項に,以下の
を追加。
で示す文
● VDDI 端子の電源と VDDE 端子の電源の電源投入/ 切断時の注意事項
VDDI 端子の電源が切断されている条件で VDDE 端子の電源のみを継続的(1 分間を目安)
に印加することは, LSI の信頼性上の問題がありますので避けてください。
VDDE 端子の電源を OFF 状態から ON 状態に復帰させる際には, 電源ノイズなどの影響に
より, 回路の内部状態が保持できない場合があります。
投入時
切断時
2008/
11/4
98
3.11
VDDI 端子の電源→ アナログ→ VDDE 端子の電源→信号
信号→ VDDE 端子の電源→アナログ→ VDDI 端子の電源
電源(VDDI/アナログ/VDDE)を同時に投入/切断する事は、問題ありません。
[mcu_doc:985]
「■ 内部動作クロックの生成」を,以下の で示すように訂正。
(誤)
MB91305 の内部動作クロックは, 以下のように生成されます。
・ソースクロックの選択: クロックの供給源を選択します。
・ベースクロックの生成: ソースクロックを 2 分周または PLL 発振させ, 基本クロックを生
成します。
・各内部クロックの生成: ベースクロックを分周し, 各部に供給する 4 種類の動作クロックを
生成します
(正)
MB91305 の内部動作クロックは, 以下のように生成されます。
・ソースクロックの選択
:クロックの供給源を選択します。
・システムベースクロックの生成:ソースクロックを 2 分周または PLL 発振させ, 基本クロッ
クを生成します。
・各内部クロックの生成
:システムベースクロックを分周し, 各部に供給する 4 種類
の動作クロックを生成します
φはソースクロックを2分周または、PLL発振させた基本クロックを指します。従って、シ
ステムベースクロックは、上記のベースクロック発生のところで、生成されるクロックです。
[mcu_doc0620]
1/8
日付 ページ
2008/
258
11/4
項目
7.2
訂正内容
「■ 外部割込み要求レベルについて」に,以下の で示す文を追加。
・要求レベルがエッジ要求のとき, エッジがあったことを検出するためには, パルス幅は最小 3
マシンサイクル ( 周辺クロックマシンサイクル) 必要とします。
・要求入力レベルがレベル設定の場合, パルス幅は最小 3 マシンサイクル必要とします。また割
込み入力端子がアクティブレベルを保持し続けている限りは, 外部割込み要因レジスタをクリ
アしても, 割込みコントローラへの割込み要求は発生し続けます。
・要求入力レベルがレベル設定のとき, 外部より要求が入力され, その後取り下げられても内部
に要因保持回路が存在するので, 割込みコントローラへの要求はアクティブのままです。
[mcu_doc0630]
2008/
11/4
318
13.1
「図 13.1-1 レジスタ一覧」に,以下の
15
8
で示すレジスタを追加。
7
0
SCR0 ~ SCR4
SSR0 ~ SSR4
SMR0 ~ SM 4
SIDR(R)/SODR(W)
DRCL
8 ビット
8 ビット
(R/W)
(R/W)
(W)
[mcu_doc0918]
2009/
2/17
319
13.1.1
2008/
11/4
326
13.2
2008/
11/4
381
15.2
「13.1.1 UART マクロにおける送受信転送の組み合わせ」 を追加
(添付資料 1)を参照
[mcu_doc0918]
「■ DRCL」 を追加
(添付資料 2)を参照
[mcu_doc0918]
「■ PWC 制御レジスタ(PWCCL)」の「[bit 2, bit 1, bit 0] : CS2, CS1, CS0」を,以下の で
示すように訂正。
(誤)
カウントクロック選択
CKS2
CKS1
CKS0
φ
0
0
0
φ × 26
0
0
1
φ × 28
0
1
0
φ × 210
0
1
1
φ × 212
1
0
0
φ : システムベースクロックの周期
(正)
カウントクロック選択
CS2
CS1
CS0
0
0
CLKP
φ × 26
0
0
1
φ × 28
0
1
0
φ × 210
0
1
1
φ × 212
1
0
0
CLKP:周辺クロック
φ : システムベースクロックの周期
[mcu_doc0621]
2/8
日付
2009/
2/17
ペー
ジ
383
項目
15.2
訂正内容
「図 15.2-5 PWC・上限値設定レジスタ (PWCUD) のビット構成」を,以下の
に訂正。
で示すよう
(誤)
(正)
[mcu_doc0954]
2008/
11/4
388
16.1
■16 ビットフリーランタイマの特長 を、以下で示すように訂正。
(誤)
16 ビットフリーランタイマのカウント値は アウトプットコンペア、インプットキャプチャの基本時間(ベースタイマ)
として使用されます。
(正)
16 ビットフリーランタイマのカウント値は、インプットキャプチャの基本時間(ベースタイマ)
として使用されます。
以下の記述を削除
・モード設定により、アウトプットコンペアのコンペアレジスタ0の値との一致による
カウンタの初期化が可能です。
[mcu_doc0814]
図 16.1-1 16 ビットフリーランタイマのブロックダイヤグラム を、以下で示すように訂正。
図中の MODE およびコンパレータ0に関する記述を削除。
[mcu_doc0814]
2008/
11/4
392
16.2
■タイマコントロールステータスレジスタ(TCCS) を、以下で示すように訂正。
<注意事項>
16 ビットフリーランタイマが停止すると、アウトプットコンペア動作も停止します。を削除
[mcu_doc0814]
3/8
日付 ペー 項目
訂正内容
ジ
2010/ 423 18.2.3 ■TTSIZE の注意事項に、以下の で示す文を追加。
3/30
・USB ファンクション機能にて TTSIZE カウンタを使用する場合、
TRSIZE カウンタを使用することはできません。
2008/ 425 18.2.3 「■ RESET」を,以下の で示すように訂正。
11/4
(誤)
USB 動作開始時には同期 RESET を USB クロックで 16 クロック以上入力する必要があります。
USB の RESET に関しては, 「第 7 章 外部割込み/NMI 制御部」を参照してください。
(正)
USB 動作開始時には同期 RESET を USB クロックで 16 クロック以上入力する必要があります。
USB の RESET に関しては, 「付録 C USB 機能 USB のリセット」を参照してください。
[mcu_doc0840]
2008/ 523, 付録 「表 A-1 I/O マップ」から,以下の
11/4 524 A
アドレス
で示す部分を削除。
レジスタ
+0
+1
+2
+3
ブロック
000064H
UTIM0 [R] (UTIMR0 [W])
00000000 00000000
DRCL0
--------*3
UTIMC0
[R/W]
0--00001
U-TIMER 0
00006CH
UTIM1 [R] (UTIMR1 [W])
00000000 00000000
DRCL1
--------*3
UTIMC1
[R/W]
0--00001
U-TIMER
1
000074H
UTIM2 [R] (UTIMR2 [W])
00000000 00000000
DRCL2
--------*3
UTIMC2
[R/W]
0--00001
U-TIMER 2
00007CH
UTIM3 [R] (UTIMR3 [W])
00000000 00000000
DRCL3
--------*3
UTIMC3
[R/W]
0--00001
U-TIMER 3
000084H
UTIM4 [R] (UTIMR4 [W])
00000000 00000000
DRCL4
--------*3
UTIMC4
[R/W]
0--00001
U-TIMER 4
*3: 予約レジスタです。アクセス禁止です。
[mcu_doc0918]
2009/ 524 付録 「表 A-1 I/O マップ」を,以下の
2/17
A
(誤)
で示すように訂正。
(正)
[mcu_doc0954]
4/8
日付 ページ
2009/
2/17
524
項目
訂正内容
付録 A 「表 A-1 I/O マップ」を,以下の
で示すように訂正。
(誤)
(正)
[mcu_doc0954]
2008/
11/4
534
付録 B 「表 B-1 割込みベクタ」を,以下の
で示すように訂正。
(誤)
割込み番号
割込み要因
命令ブレーク例外
オペランドブレーク
トラップ
オフセッ
ト
TBR デフォル
ト
のアドレス
RN
10 進
16 進
割込み
レベル
10
0A
-
3D4H
000FFFD4H
-
11
0B
-
3D0H
000FFFD0H
-
オフセッ
ト
TBR デフォル
ト
のアドレス
RN
3D4H
3D0H
000FFFD4H
000FFFD0H
-
-
(正)
割込み番号
割込み要因
システム予約
システム予約
10 進
16 進
割込み
レベル
10
11
0A
0B
-
-
[mcu_doc0622]
2008/
11/4
538
付録 C 「■ USB のリセット」を,以下の
で示すように訂正。
(誤)
USB の DMA 転送リクエストは, DMA の ch1, ch2 と接続されています。
(正)
USB の同期リセットを行うには、以下のレジスタを使用します。
[mcu_doc0840]
5/8
(添付資料 1)
13.1.1 UART マクロにおける送受信転送の組み合わせ
UART マクロにおける送受信転送の組み合わせについて説明します。
1 つの UART マクロにおける送受信転送の組み合わせについて, 表 13.1-1 に示します。
「混在転送」とは, プログラム転送と DMA 転送を切り換えて使用する場合を示します。
表 13.1-1 UART/SIO 送受信転送の組み合わせ
UART/SIO 受信
DMA 転送
プログラム転送
混在転送
使用しない
DMA 転送
×
○
×
○
UART/SIO 送信
プログラム転送
混在転送
○*
×
○
×
×
×
○
×
使用しない
○*
○
×
○
表中の×は, DMA を利用した転送ができない組合わせになります。この組合わせで DMAC エラー処理もしくは DMA
転送とプログラム転送の切換えのために DRCL レジスタをクリアすると, 片側の DMA 要求ステートマシンがクリアさ
れてしまいます。そのため, 例えば UART/SIO 送信では 1 つの余分なデータが出力され, UART 受信では 1 回余分にシ
リアルインプットデータレジスタ(SIDR) をリードすることになります。
*: 制限があります。詳細は「■ DMA を利用した UART 通信における注意事項」を参照してください。
6/8
■
DMA を利用した UART 通信における注意事項
以下の条件で通信を行ったときに受信 DMA エラーが発生した場合は、図 13-1-3 に示す処理フローに従ってください。
・ UART 受信を DMA 転送で実行し、UART 送信にはプログラム転送のみを使用する場合
・ UART 受信を DMA 転送で実行し、UART 送信をしない場合
Figure 13.1-3 UART 受信エラー時の処理フロー例(DMA 使用時)
UART 受信エラー
処理フロー
YES
(DMA 正常終了)
DMAC
DSS ビット
NO
=X11B
DMAC 割込要因クリア
(DRCL レジスタライト)
SICR レジスタ
ダミーリード
UART 設定
DMAC 設定
(受信準備)
END
<注意事項>
DMAC の DSS レジスタが X11B 以外(DMAC 転送エラー終了)の場合、プログラムにて DRCL レジスタへの書き込みと、SIDR
のダミーリードを行ってください。SIDR のダミーリードは、UART アドレスでコーダのステートマシンを初期化するために
必要な動作です。
7/8
(添付資料 2)
■ DRCL
図 13.2-5 DRCL のビット構成
DRCL
Address:
000066H
00006EH
000076H
00007EH
000086H
ch.0
ch.1
bit7
-
6
-
5
-
4
-
3
-
2
-
1
-
0
-
W
W
W
W
W
W
W
W
初期値
--------B
ch.2
ch.3
ch.4
DMAC の割込み要因をクリアするためのレジスタです。任意の値を書き込むことによって DMAC への割込み要因がク
リアされます。本レジスタは, 必ずバイトでアクセスしてください。
割込みが発生すると, DMAC 転送が終了し DMAC が DMAC 割込み要因をクリアするまで DMAC 要因を保持します。
DMAC を起動しない割込み処理により, 各種「割込み要求フラグ」がクリアされても,DMAC の割込み要因は保持した
ままとなります。
このため, DMAC の割込み要因が残ったまま, DMAC 起動要因に, UART を指定し DMAC を動作許可すると, 各種「割
込み要求フラグ」がセットされていないにもかかわらず, DMAC が起動され意図しない動作をします。
従いまして, 初めて DMAC を起動する際, または, DMAC 移動以前に, DMAC を起動しない割込みを用いて UART を
使用している場合, このレジスタを利用して DMAC の割込み要因をクリアしてください ( このレジスタは書込み専用
です)。
8/8
Similar pages