AK8443

ASAHI KASEI
AK8443
AK8443
16 ビット 30MSPS CCD/CIS インターフェース内蔵ビデオ用 ADC
特長
…
…
…
…
…
…
…
…
…
…
CCD I/F
CH 数
レンジ
CDS 回路内蔵
ADC
最大変換速度
分解能
黒補正 DAC
レンジ
分解能
ゲイン調整
レンジ
分解能
出力フォーマット
電源電圧
CPU I/F
消費電力
動作温度範囲
パッケージ
3CH (2CH)
1.764Vpp / 2.341Vpp (typ.)
レジスタ設定により正負極性に対応
30MSPS(10MSPS/ch)
16bit (ストレートバイナリコード)
±321mV (通常入力レンジ)
8bit
0dB~22dB
7bit
8bit × 2 Æ 16bit 又は 4bit × 4 Æ 16bit
3.3V±0.3V
3 線式シリアルインターフェース
365 mW (typ.)
0°C~70°C
28pin QFN(タブ露出有り)
VCLP
AVDD
Black Correction
CCDIN0
CDS /
Clamp
16b
7b
16bit
ADC
Reg.
PGA
CDS /
Clamp
7b
Reg.
8b or 4b
D2∼D7
Output
Control
Serial
I/F
7b
Reg.
SHR
SDENB
RESETB
CKGEN
SHD
D1(SDATA)
D0(SDCLK)
PGA
8bit DAC
VRN VCOM
Reference Voltage
3:1 MUX
CDS /
Clamp
8bit DAC
CCDIN2
VRP
PGA
8bit DAC
CCDIN1
AVSS
MCLK
DVDD
MS1280-J-01
DVSS
2011/08
1
ASAHI KASEI
AK8443
回路ブロック
„ クランプ、CDS 部
コンデンサを介して入力された CCD 信号のフィードスルーレベルを内部基準電位 VCLP に引き込んだ
あと、信号をサンプル・ホールドする回路です。AK8443 は CDS 動作とクランプ動作の二つの入力動作
に対応します。CDS 時はフィードスルーレベルと画素データレベルとの差をサンプリングします。クランプ
動作時は内部基準電位 VCLP と画素データレベルとの差をサンプリングします。どちらの動作モードでも
SHR が High の区間で信号が VCLP にクランプされます。
■
黒補正回路部
補正はアナログ入力信号から、補正値相当分の電圧を加減算することで行います。補正分解能は8ビット
です。補正レンジは黒側、白側それぞれ 321mV(通常入力モード時)です。補正レンジうち、120mV
(max)は LSI 内部のアンプ等のオフセットキャンセルに使用されます。従って、黒側、白側の補正可能な
範囲は±201mV(通常入力モード時)になります。
■
MUX 部
3 つのチャネルを時分割で処理するために各チャネルの ADC 出力を順次選択するスイッチです。レジス
タで 2 チャネルモード、3 チャネルモードを選択できます。
■
ADC 部
黒補正およびゲイン調整後のアナログ信号をデジタルデータに変換する回路です。分解能は 16 ビット、
最大変換速度は 30MSPS です。出力はストレートバイナリコードで、黒入力のとき 0000h、白入力のとき
FFFFh が出力されます。
■
出力コントロール部
16 ビット幅の ADC 出力データを 8 ビット幅×2 サイクル又は 4 ビット幅×4 サイクルのデータに変換する回
路です。
8 ビット幅のデータは、MCLK 信号の立上り(MSB 側 8 ビット)、立下り(LSB 側 8 ビット)に同期して出力
されます。
4 ビット幅のデータは、MCLK 信号として ADC が動作する倍の周波数のクロックを受け、立上り、立下り
に同期し、MSB 側から 4 ビットずつ順に出力され、最後に LSB 側 4 ビットが出力されます。
■
基準電圧発生部
内部基準電圧を発生する回路です。
MS1280-J-01
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2
ASAHI KASEI
AK8443
ピン機能
No.
Name
IO
I/O
PD 時
状態
VSS
(注1)
1
VCLP
2
3
CCDIN0
VCOM
I
O
High-Z
4
5
6
7
8
9
10
11
12
13
CCDIN1
AVSS
AVDD
CCDIN2
NC
NC
MCLK
SHR
SHD
I
P
P
I
I
I
I
O
Low
14
15
16
17
18
19
20
21
D7
D6
D5
D4
DVDD
DVSS
D3
D2
D1/SDATA
O
O
O
P
P
O
O
I/O
22
D0/SDCLK
I/O
23
24
SDENB
RESETB
I
I
25
26
27
AVDD
AVSS
VRN
P
P
O
VSS
28
VRP
O
VSS
Low
Low
Low
Low
Low
Low
(注 3)
Low
(注 3)
Description
CDS、クランプモード時:クランプ電圧出力
AVSS との間に安定化用コンデンサ 0.1μF を接続
DC 直結モード時:センサ基準電圧入力
センサ信号入力
ADC 基準電圧
AVSS との間に安定化用コンデンサ 0.1μF を接続
センサ信号入力
アナロググランド
アナログ電源
センサ信号入力
未使用(注2)
未使用(注2)
メインクロック
リファレンスレベルサンプリングクロック
データレベルサンプリングクロック
データ出力(MSB)
データ出力
データ出力
データ出力
デジタル電源
デジタルグランド
データ出力
データ出力
データ出力/シリアル I/F データ入力
データ出力(LSB)/シリアル I/F クロック
シリアル I/F データイネーブル
リセット
内部で AVDD に対して 100kΩ でプルアップされていま
す。
アナログ電源
アナロググランド
ADC 基準電圧負側
AVSS との間に安定化用コンデンサ 0.1μF を接続
VRP との間にコンデンサ 1μF を接続
ADC 基準電圧正側
AVSS との間に安定化用コンデンサ 0.1μF を接続
VRN との間にコンデンサ 1μF を接続
(注1)CDS、クランプモード時、DC 直結モード時どちらのモード時も内部抵抗を介して VSS となります。
(注2)どこにも接続しないで下さい。
(注 3)SDENB が High 時、出力状態となり VSS を出力します。SDENB が Low 時、入力状態となりま
す。
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3
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AK8443
ピン配置
D5 15
D4 16
DVDD 17
DVSS 18
D3 19
D2 20
D1/SDATA 21
D0/SDCLK 22
14 D6
SDENB 23
13 D7
RESETB 24
12 SHD
AK8443VN
Top View
AVDD 25
11 SHR
AVSS 26
10 MCLK
VRN 27
9
NC
VRP 28
8
NC
7 CCDIN2
6 AVDD
5 AVSS
4 CCDIN1
3 VCOM
2 CCDIN0
1 VCLP
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AK8443
絶対最大定格
AVSS=DVSS=0V、全ての電圧はグランドに対する値です。
記号
Min.
Max.
単位
アナログ用電源
AVDD
-0.3
4.6
V
デジタル用電源
DVDD
-0.3
4.6
V
VINA
-0.3
AVDD+0.3
V
項目
入力電圧
備考
保存温度
Tstg
-65
150
°C
これらの限界以上での動作は素子の永久破壊を引き起こす可能性があります。
この極限状態での通常動作は保証されません。
推奨動作条件
AVSS=DVSS=0V、全ての電圧はグランドに対する値です。
記号
Min.
Typ.
Max.
単位
アナログ用電源
AVDD
3.0
3.3
3.6
V
デジタル用電源
DVDD
3.0
3.3
3.6
V
Ta
0
70
°C
項目
動作周囲温度
備考
※ 電源立ち上げ時、RESETB ピンを用いて LSI を必ずリセットしてください。
※ 電源立上げは、同時もしくは、DVDD を先に立上げてください。
※ 電源立下げ時は、同時もしくは、DVDD を後に立下げてください。
※ |AVDD-DVDD|<=0.3V
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電気的特性
1)アナログ特性
(AVDD=DVDD=3.3V,
Ta= 25°C, 特記無き場合は MCLK=30MHz)
min
typ
max
単位
負極性、通常入力
2.2
2.3
2.4
V
負極性、大入力
2.5
2.6
2.7
V
正極性、通常入力
0.7
0.8
0.9
V
正極性、大入力
0.5
0.6
0.7
V
外部入力
0.94
1.1
1.26
V
VCOM
1.15
1.25
1.35
V
ADC 正側基準電圧
VRP
1.7
1.8
1.9
V
ADC 負側基準電圧
VRN
0.6
0.7
0.8
V
通常入力時
1.56
1.764
Vpp
大入力時
2.07
2.341
Vpp
DC 直結時
1.1
Vpp
Noise100mVpp 0.5MHz
-30
dB
Signal 1.6Vpp 2MHz
(設計参考値)
2080
µs
項目
記号
条件
基準電圧部
クランプ電圧
DC 直結時基準レ
VCLP
VCLP
ベル
コモン電圧
クランプ/CDS 部
入力レンジ
VI
(注1)
CDS 効果
CDS
(注2)
クランプ帯域幅
CLPBW
PGA ゲイン=0dB 設定
外付け容量=0.1µF
これらの特性は外部回路例に示した外付け部品とその定数の時のものです。
(注1)正極性、大入力時の入力信号は、電源電圧を越えない範囲でご使用ください。DC 直結動作時は
通常入力のみとなり、入力 1.1Vpp、PGA 設定 30H 時にフルスケールとなります。(DC 直結時基準レベ
ル=1.1V)
(注2)SHRmin 幅での値です。
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AK8443
(AVDD=DVDD=3.3V,
項目
記号
Ta= 25°C, 特記無き場合は MCLK=30MHz)
Min
条件
Typ
Max
単位
8
bit
オフセット調整 DAC
分解能
DRES
レンジ
DRNG
(注1)
レンジ2
DRNG2
(注2)
レンジ3
(注3)
DRNG3
入力換算
正極側
271
321
371
mV
負極側
-373.5
-323.5
-273.5
mV
入力換算
正極側
350.7
mV
負極側
-353.5
mV
307
-309.4
mV
mV
入力換算
正極側
負極側
微分非直線性
-1.0
+1.0
LSB
単調性保証
DNL
これらの特性は外部回路例に示した外付け部品とその定数の時のものです。
(注1)通常入力レンジ、負極性入力での値です。値は、入力換算値。
(注2)大入力レンジ、負極性入力での値です。値は、入力換算値。
通常入力レンジにおけるオフセット調整値を 1.093 倍してください。
(注3)DC 直結モードでの値です、値は入力換算
通常入力レンジにおけるオフセット調整値を 0.956 倍してください。
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(AVDD=DVDD=3.3V,
Ta= 25°C, 特記無き場合は MCLK=30MHz)
記号
条件
min
typ
max
単位
最大ゲイン
GMAX
PGA
CCDIN~ADC
0dB 設定に対する相対値
20.3
21.3
22.3
dB
ステップ幅
GSTA
単調性保証
0.001
0.06
項目
分解能
微分非直線性
RES
DNL
無入力時ノイズ
(注1)
NI
内部オフセット
(注2)
VOFST
クロストーク
XTALK1
XTALK2
通常動作時
AVDD
DVDD
IPD
パワーダウン時
ADC
CCDIN~ADC
12bit 精度でコード欠けな
し保証
16
+16
-16
ノイズ、内部オフセット、クロストーク
PGA ゲイン=0dB 設定時
PGA ゲイン=21.3dB 設定
時
CDS,クランプ(通常入力)
-120
-145
CDS,クランプ(大入力)
-100
DC 直結
PGA ゲイン=0dB 設定時
(注3)
(注4)
消費電流
(注5)
(注6)
dB
9
65
LSBrms
120
145
100
128
64
97.1
13.4
bit
LSB
mV
LSB
LSB
123
27.5
0.1
mA
mA
これらの特性は外部回路例に示した外付け部品とその定数の時のものです。
(注1)無入力時の ADC 出力コードばらつきのσとして定義。
(注2)無入力時、オフセット DAC 設定(入力換算で−120mV に相当)と(入力換算で 120mV に相当)の間
に ADC 出力コードが 000h から 001h に変化するオフセット DAC 設定値があるという定義。(CDS/クラ
ンプモード通常入力時)オフセット調整 DAC のレンジはこの内部オフセットの調整にも使われるため、入
力に対する調整レンジは内部オフセット分だけ減少します。
(注3)MCLK=30MHz、3ch.、CDS モード、全チャネルの PGA ゲイン=max です。被測定チャネルの入
力を固定し、他のチャネルにフルスケール-1dB のステップ信号を入力したときに被測定チャネルの出力
コードがどれだけ振れるかという定義。
(注4)MCLK=30MHz、3ch、CDS モード、全チャネル PGA ゲイン=min.です。被測定チャネルの入力
を固定し、他のチャネルにフルスケール−1dB のステップ信号を入力した時に被測定チャネルの出力コー
ドがどれだけ振れるかという定義。
(注5)MCLK=30MHz、3ch に 1.569Vpp、1MHz のサイン波を入力時。
(注6)負荷容量 20pF
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2)デジタル DC 特性
(AVDD=DVDD=3.0V~3.6V,Ta= 0~70°C)
記号
ピン
Min.
High レベル入力電圧
VIH
注1
0.7×AVDD
Low レベル入力電圧
VIL
注1
High レベル出力電圧
VOH
注2
Low レベル出力電圧
VOL
注2
ILIKG
注1
項目
入力リーク電流
Max.
備考
V
0.3×AVDD
0.8×DVDD
-10
単位
V
V
IOH=-1mA
0.2×DVDD
V
IOL=1mA
10
μA
(注1)MCLK, SHR, SHD, D0(SDCLK),D1(SDATA), SDENB, RESETB
(注2)D0~D7
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9
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AK8443
„ スイッチング特性
(8 ビットバスモード時、特記なき場合 AVDD=DVDD=3.0V~3.6V,Ta=0~70°C)
No.
項 目
適用端子
Min.
1
MCLK サイクル時間(T)
MCLK
33.3
2
MCLK 低レベル幅
MCLK
15
ns
3
MCLK 高レベル幅
MCLK
15
ns
4
SHR,SHD サイクル時間
SHR
100
3T
6000
SHD
66.7
2T
4000
5
SHR パルス幅
SHR
8
ns
SHR
2
ns
SHD
2
ns
SHD
8
ns
SHD
0
ns
SHD
10
ns
6
7
8
9
10
SHR 遅延時間
(対 SHD↓)
SHD 遅延時間
(対 SHR↓)
SHD パルス幅
SHD セットアップ時間
(対 MCLK↑)
SHD ディレイ時間
(対 MCLK↓)
Typ.
Max.
単位
2000
ns
ns
11
SHR アパチャディレイ
SHR
2
ns
12
SHD アパチャディレイ
SHD
2
ns
D0~7 遅延時間
13
14
(対 MCLK↑↓)
(SHD 換算)
D7~D0
2
12
ns
(対 SHD↓後、1発目の
2ch
セットアップ
C=20pF
3
D7~D0
4
クロック
SHD=”H”禁止区間
15
3ch
ホールド
(0.7,0.3AVDD,DVDD
で規定)
パイプラインディレイ
条件
SHD
T+10
MCLK↑)
MS1280-J-01
ns
3ch モード
2ch モード
3ch モード
2ch モード
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10
ASAHI KASEI
AK8443
(4 ビットバスモード時、特記なき場合 AVDD=DVDD=3.0V~3.6V,Ta=0~70°C)
No.
項 目
適用端子
Min.
1
MCLK サイクル時間(T)
MCLK
33.3
2
MCLK 低レベル幅
MCLK
15
ns
3
MCLK 高レベル幅
MCLK
15
ns
4
SHR,SHD サイクル時間
SHR
199.8
6T
12000
SHD
133.2
4T
8000
5
SHR パルス幅
SHR
8
ns
SHR
2
ns
SHD
2
ns
SHD
8
ns
SHD
0
ns
SHD
10
ns
6
7
8
9
10
SHR 遅延時間
(対 SHD↓)
SHD 遅延時間
(対 SHR↓)
SHD パルス幅
SHD セットアップ時間
(対 MCLK↑)
SHD ディレイ時間
(対 MCLK↓)
Typ.
Max.
単位
2000
ns
ns
11
SHR アパチャディレイ
SHR
2
ns
12
SHD アパチャディレイ
SHD
2
ns
D0~7 遅延時間
13
14
(対 MCLK↑↓)
(MCLK 換算)
D3~D0
2
12
ns
(対 SHD↓後、1発目の
2ch
セットアップ
C=20pF
D3~D0
15
クロック
SHD=”H”禁止区間
15
3ch
ホールド
(0.7,0.3AVDD,DVDD
で規定)
パイプラインディレイ
条件
SHD
2T+10
MCLK↑)
MS1280-J-01
ns
3ch モード
2ch モード
3ch モード
2ch モード
2011/08
11
ASAHI KASEI
AK8443
CCDIN
0
1
2
3
MCLK
SHR
SHD
D7~0
M
L
M
L
M
L
M
L
M
L
M
L
M
L
CCDIN0 CCDIN1 CCDIN2 CCDIN0 CCDIN1 CCDIN2 CCDIN0
0
1
CDS mode
D7~0 中の L は、AD 出力の下位 8 ビット、M は上位 8 ビットを示す。
CCDIN0(n)
CCDIN0(n+1)
CCDIN1(n)
CCDIN1(n+1)
CCDIN2(n)
CCDIN2(n+1)
CCDIN
11
7
5
6
12
SHR
10
4
8 9
15
SHD
3
1
4
2
MCLK
13
D7~0
MSB
LSB
CCDIN1(n-4)
MSB
13
LSB
MSB
LSB
MSB
CCDIN2 (n-4) CCDIN0(n-3)
LSB
MSB
LSB
CCDIN1(n-3) CCDIN2 (n-3)
MSB
LSB
CCDIN0(n-2)
MSB
LSB
CCDIN1(n-2)
CDS mode
3chモード、8ビットバスモード
MS1280-J-01
2011/08
12
ASAHI KASEI
AK8443
CCDIN
0
1
2
3
MCLK
SHR
SHD
15clock 目
D3~0
CCDIN0 CCDIN1 CCDIN2
0
CDS mode
D3~D0 の AD 出力は、まず最上位 4bit(MSB)が出力され、引き続き次の 4bit 毎に出力され最後に最
下位 4bit(LSB)が出力されます。
CCDIN0(n)
CCDIN0(n+1)
CCDIN1(n)
CCDIN1(n+1)
CCDIN2(n)
CCDIN2(n+1)
CCDIN
11
7
5
12
6
SHR
10
8
4
9
15
SHD
3
1
4
2
MCLK
13
13
ADout15~12
ADout7~4
D3~0
ADout11~8
CCDIN2(n-4) CCDIN0(n-3)
CCDIN1(n-3)
CCDIN2(n-3)
ADout3~0
CCDIN0(n-2)
CCDIN1(n-2
CCDIN2(n-2)
CDS mode
3chモード 、4ビットバスモード
MS1280-J-01
2011/08
13
ASAHI KASEI
AK8443
CCDIN
0
1
2
3
MCLK
SHR
SHD
D7~0
M
L
M
L
M
L
M
L
M
L
M
L
M
L
CCDIN0 CCDIN1 CCDIN0 CCDIN1 CCDIN0 CCDIN1 CCDIN0
0
1
2
CDS mode
D7~0中の L は、AD 出力の下位 8ビット、M は上位 8ビットを示す。
CCDIN
CCDINO(n)
CCDIN0(n+1)
CCDIN0(n+2)
CCDIN1(n)
CCDIN1(n+1)
CCDIN1(n+2)
7
11
5
6
12
SHR
10
4
8 9
15
SHD
3
1
4
2
MCLK
13
D7~0
MSB
LSB
CCDIN0(n-5)
MSB
13
LSB
CCDIN1 (n-5)
MSB
LSB
CCDIN0(n-4)
MSB
LSB
CCDIN1(n-4)
MSB
LSB
CCDIN0 (n-3)
MSB
LSB
CCDIN1(n-3)
MSB
LSB
CCDIN0(n-2)
CDS mode
2chモード 8ビットモード
MS1280-J-01
2011/08
14
ASAHI KASEI
AK8443
CCDIN
0
2
1
3
4
5
6
MCLK
SHR
SHD
15clock 目
D3~0
CCDIN0 CCDIN1
0
CDS mode
D3~D0 の AD 出力は、まず最上位 4bit(MSB)が出力され、引き続き次の 4bit 毎に出力され最後に最
下位 4bit(LSB)が出力されます。
CCDIN
CCDIN0(n)
CCDIN0(n+1)
CCDIN0(n+2)
CCDIN1(n)
CCDIN1(n+1)
CCDIN1(n+2)
12
7
11
5
6
SHR
10
8
4
9
15
SHD
3
1
4
2
MCLK
ADout11~8
ADout3~0
13
13
D3~0
ADout15~12
ADout7~4
CCDIN1(n-5)
CCDIN0(n-4)
CCDIN1(n-4)
CCDIN0(n-3)
CCDIN1(n-3)
CCDIN0(n-2)
CDS mode
2chモード 、4ビットバスモード
MS1280-J-01
2011/08
15
ASAHI KASEI
AK8443
CCDIN
0
1
2
3
MCLK
SHD
D7~0
M
L
CCDIN0
M
L
CCDIN1
M
L
CCDIN2
M
L
CCDIN0
M
L
CCDIN1
M
L
CCDIN2
0
M
L
CCDIN0
1
DC mode
D7~0 中の L は、AD 出力の下位 8 ビット、M は上位 8 ビットを示す。
CCDIN0(n)
CCDIN0(n+1)
CCDIN1(n)
CCDIN1(n+1)
CCDIN2(n)
CCDIN2(n+1)
CCDIN
10
8 9
15
SHD
1
3
4
2
MCLK
13
D7~0
MSB
LSB
CCDIN1(n-4)
MSB
13
LSB
CCDIN2 (n-4)
MSB
LSB
MSB
CCDIN0(n-3)
LSB
MSB
LSB
CCDIN1(n-3) CCDIN2 (n-3)
MSB
LSB
CCDIN0(n-2)
MSB
LSB
CCDIN1(n-2)
DC mode
3chモード、8ビットバスモード
MS1280-J-01
2011/08
16
ASAHI KASEI
AK8443
CCDIN
0
1
2
3
MCLK
SHD
15clock 目
D3~0
CCDIN0
CCDIN1
CCDIN2
0
DC mode
D3~D0 の AD 出力は、まず最上位 4bit(MSB)が出力され、引き続き次の 4bit 毎に出力され最後に最
下位 4bit(LSB)が出力されます。
CCDIN0(n+1)
CCDIN0(n)
CCDIN1(n)
CCDIN1(n+1)
CCDIN2(n)
CCDIN2(n+1)
CCDIN
10
8
9
15
SHD
3
1
4
2
MCLK
13
13
ADout15~12
ADout7~4
D3~0
ADout11~8
CCDIN2(n-4)
CCDIN0(n-3)
CCDIN1(n-3)
CCDIN2(n-3)
ADout3~0
CCDIN0(n-2)
CCDIN1(n-2)
CCDIN2(n-2)
DC mode
3chモード 、4ビットバスモード
MS1280-J-01
2011/08
17
ASAHI KASEI
AK8443
CCDIN
0
1
2
3
MCLK
SHD
D7~0
M
L
CCDIN0
M
L
CCDIN1
M
L
M
CCDIN0
L
CCDIN1
M
L
M
CCDIN0
0
L
CCDIN1
M
L
CCDIN0
1
2
DC mode
D7~0中の L は、AD 出力の下位 8ビット、M は上位 8ビットを示す。
CCDINO(n)
CCDIN0(n+1)
CCDIN0(n+2)
CCDIN1(n)
CCDIN1(n+1)
CCDIN1(n+2)
CCDIN
10
8 9
15
SHD
1
3
4
2
MCLK
13
D7~0
MSB
LSB
CCDIN0(n-5)
MSB
13
LSB
CCDIN1 (n-5)
MSB
LSB
CCDIN0(n-4)
MSB
LSB
CCDIN1(n-4)
MSB
LSB
CCDIN0 (n-3)
MSB
LSB
CCDIN1(n-3)
MSB
LSB
CCDIN0(n-2)
DC mode
2chモード 8ビットモード
MS1280-J-01
2011/08
18
ASAHI KASEI
AK8443
CCDIN
0
2
1
3
4
5
6
MCLK
SHD
15clock 目
D3~0
CCDIN0
CCDIN1
0
DC mode
D3~D0 の AD 出力は、まず最上位 4bit(MSB)が出力され、引き続き次の 4bit 毎に出力され最後に最
下位 4bit(LSB)が出力されます。
CCDIN0(n)
CCDIN0(n+1)
CCDIN0(n+2)
CCDIN1(n)
CCDIN1(n+1)
CCDIN1(n+2)
CCDIN
10
8
9
15
SHD
1
3
4
2
MCLK
ADout11~8
ADout3~0
13
13
D3~0
ADout15~12
ADout7~4
CCDIN1(n-5)
CCDIN0(n-4)
CCDIN1(n-4)
CCDIN0(n-3)
CCDIN1(n-3)
CCDIN0(n-2)
DC mode
2chモード 、4ビットバスモード
MS1280-J-01
2011/08
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ASAHI KASEI
AK8443
„ スイッチング特性
No.
1
2
3
4
5
6
7
8
9
10
11
12
シリアル・インターフェース
項目
(特記なき場合 AVDD=DVDD=3.0~3.6V ,Ta= 0~70°C)
適用端子
Min. Typ. Max. 単位
条件
SDCLK
0.1
10
MHz
SDCLK
40
ns
SDCLK
40
ns
SDENB
80
ns
クロック周期
クロックパルス幅(H 区間)
クロックパルス幅(L 区間)
SDENB セットアップタイム
(対 SDCLK↑)
SDENB ホールドタイム
(対 SDCLK↑)
データ Hi-z ディレイ
(対 SDENB↓)
データイネーブルディレイ (対
SDENB↑)
SDATA セットアップタイム (対
SDCLK↑)
SDATA ホ ー ル ド タ イ ム ( 対
SDCLK↑)
SDCLK,SDENB 立ち上がり時
間
SDCLK,SDENB 立ち下がり時
間
SDENB High レベル幅
SDENB
80
ns
D0, D1
0
40
ns
D0, D1
0
40
ns
SDATA
40
ns
SDATA
SDENB
SDCLK
SDENB
SDCLK
SDENB
SDENB
40
ns
6
ns
6
ns
40
ns
12
SDENB
0.7AVDD
0.7AVDD
0.3AVDD
0.3AVDD
11
10
6
7
0.7DVDD
D0
0.3DVDD
4
1
5
0.7AVDD
SDCLK
0.3AVDD
6
10
3
2
11
7
0.7DVDD
D1
SDATA
0.3DVDD
0.7AVDD
0.3AVDD
8
9
シリアルインターフェース書き込みタイミング
MS1280-J-01
2011/08
20
ASAHI KASEI
AK8443
シリアルインターフェースのクロック入力ピン SDCLK とデータ入出力ピン SDATA はそれぞれ A/D デー
タ出力ピン D0, D1 と共用になっています。SDENB が Low になると D0 と D1 は High-Z になり、SDCLK
と SDATA を入力できるようになります。SDATA は SDCLK の立ち上がりで取り込まれます。SDATA は
16 ビットからなります。第 1 ビットから第4ビットは 0 にしてください。第5ビットから第8ビットはレジスタのア
ドレスに対応し、第5ビットが MSB、第8ビットが LSB です。第 9 ビットから第 16 ビットはデータに対応し、
第 9 ビットが MSB、第 16 ビットが LSB です。
SDENB が立ち下がってから立ち上がるまでの間に SDCLK の立ち上がりが 16 回以上ある場合は最後
の 16 回が有効になります。
SDENB
Hi-z
D0
SDCLK
Hi-z
D1
SDATA
0
0
0
0
A3 A2 A1 A0 B7 B6 B5 B4 B3 B2 B1 B0
0
0
レジスタ書き込み
MS1280-J-01
2011/08
21
ASAHI KASEI
AK8443
- パワーオンリセット
AVDD
100kΩ
RESETB
0.33μF
AK8443
0.9×AVDD
AVDD
AVDD 立ち上がり時間
max. 10ms
100ms 以降からレジ
RESETB
スタ書き込み可
max. 100ms
パワーオンリセット
電源投入時は RESETB ピンを使ってパワーオンリセットを掛けてください。RESETB の外付けコン
デンサが 0.33μF のとき、パワーオンリセットが確実に掛かるためには AVDD の立ち上がり時間を
10ms 以内にする必要があります。AVDD 投入からパワーオンリセットが解除されるまでの時間は最
大で 100ms です。AVDD を投入後 100ms 以上待ってからレジスタの書き込みをしてください。
AVDD を 0V にしたときも外付けコンデンサに電荷が残っているため RESETB 端子はすぐには 0V
になりません。RESETB が 0V に戻る前に AVDD を再度立ち上げるとパワーオンリセットがかかりま
せん。AVDD 再投入時に確実にパワーオンリセットが掛かるためには AVDD が 0V になっている時
間が 300ms 以上であることが必要です。
以上条件が満たせない場合は、PRESTB 端に CAP を接続せず、外部から RESETB へ Low を入
力した状態で電源立上げたあと、RESETB 端子を High にしてご使用ください。
MS1280-J-01
2011/08
22
ASAHI KASEI
AK8443
RESETB 端子を用いる場合
Trst1
Trst2
0.9×AVDD
AVDD
RESETB
0.3×AVDD
0.3×AVDD
0.3×AVDD
(AVDD=DVDD=3.0~3.6V、Ta=0~70℃)
項目
記号
適用端子
min
リセット期間 1
Trst1
RESETB
100
ns
リセット期間 2
Trst2
RESETB
100
ns
MS1280-J-01
typ
max
単位
条件
2011/08
23
ASAHI KASEI
AK8443
レジスタマップ
Sub
Adrs
Bits
Default
Register
Function
1h
6
5
4
3
2:0
7:0
Value
*0******
**0*****
***0****
****0***
*****000
00000000
Name
TEST
BUS
INPUTRANG
REVERSE
MODE
OFF0
テストレジスタ
出力バス設定
入力レンジ設定
入力反転モード設定
動作モード設定
CCDIN0 オフセット設定
2h
7:0
00000000
OFF1
CCDIN1 オフセット設定
3h
7:0
00000000
OFF2
CCDIN2 オフセット設定
4h
6:0
*0000000
GAIN0
CCDIN0 ゲイン設定
5h
6:0
*0000000
GAIN1
CCDIN1 ゲイン設定
6h
6:0
*0000000
GAIN2
CCDIN2 ゲイン設定
0h
1:0
******00 DIRECT
DC 直結モード設定レジスタ
7h
アドレス”08h” ~”0Eh”はテストモードレジスタの為、アクセスしないでください。
MS1280-J-01
2011/08
24
ASAHI KASEI
AK8443
リセット値 *000 0000
動作モード設定レジスタ (アドレス“00h”)
テストレジスタ
必ず 0 を設定して下さい。
出力バス設定レジスタ
BUS
出力バス
0
8 ビットバスモード
1
4 ビットバスモード
入力レンジ設定レジスタ
INPUTRANG
入力レンジ
0
1.764V
1
2.341V
入力反転モード設定レジスタ
REVERSE
入力反転モード
0
VCLP より下方向の入力
1
VCLP より上方向の入力
動作モード設定レジスタ
MODE
動作モード
000
パワーダウン
100
101
3ch
2ch(0,1ch 使用)
110
2ch(1,2ch 使用)
111
その他
2ch(0,2ch 使用)
禁止
(*) 2ch モード時、使用していない入力ピンは High-Z となります。
MS1280-J-01
2011/08
25
ASAHI KASEI
AK8443
リセット値 0000 0000
オフセット設定レジスタ (アドレス“01h”~ “03h”)
01h
CCDIN0 オフセット設定レジスタ
02h
CCDIN1 オフセット設定レジスタ
03h
CCDIN2 オフセット設定レジスタ
OFF*[7:0]
オフセット
通常入力レンジ
0111 1111
+321.0 mV
0111 1110
・・・
+318.5 mV
0000 0001
+2.5 mV
0000 0000
0
1111 1111
・・・
-2.5 mV
1000 0001
-321.0 mV
・・・
・・・
1000 0000
-323.5 mV
(注)+2.5 mV とは、信号分が 2.5 mV 減算される方向に補正される事を意味します。
(注)入力レンジ通常時の値です。
大入力レンジ時は、上記値を 1.093 倍してください。
DC 直結モード時は、上記値を 0.956 倍してください。
リセット値 *000 0000
ゲイン設定レジスタ (アドレス“04h”~ “06h”)
04h
CCDIN0 ゲイン設定レジスタ
05h
CCDIN1 ゲイン設定レジスタ
06h
CCDIN2 ゲイン設定レジスタ
GAIN*
ゲイン
000 0000
0
000 0001
0.06 dB
000 0010
・・・
0.13 dB
・・・
111 1110
20.58 dB
21.28 dB
111 1111
(注)ゲインは、以下の式によって表されます。
(注)000 0000 時を基準とした相対ゲインです。
Vout =
204
× Vin
12 + (127 − x )
(x =0
~
127) 入力レンジ=1.764V 時
Vout =
168
× Vin
12 + (127 − x )
(x =0
~
127) 入力レンジ=2.341V 時
MS1280-J-01
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ASAHI KASEI
AK8443
動作モード設定レジスタ 2 (アドレス“07h”)
リセット値 **** **00
DC 直結モード設定レジスタ
DIRECT
00
CDS モード、クランプモード
11
DC 直結モード
DC 直結モード設定時には、内部で VCLP ピンと GND 間に 12kΩ の抵抗が繋がっています。
MS1280-J-01
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ASAHI KASEI
AK8443
入出力ピン接続情報
入出力等価回路
・SHR,SHD,MCLK
AVDD
P
N
AVSS
RESETB
AVDD
DVDD
P
100kΩ
N
AVSS
SDENB
DVDD
AVDD
P
N
AVSS
AVSS
MS1280-J-01
2011/08
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ASAHI KASEI
AK8443
CCDIN、VCLP
AVDD
CCDIN
AVSS
SHR
SHR
AVDD
VCLP
クランプアンプ
AVSS
VRP、VCOM、VRN
5.5k
AVDD
基準電圧 VGB
VRP(1.8V)
(1.152V)
1.54k
0.98k
AVSS
AVDD
VCOM(1.25V)
AVSS
4.52k
AVDD
VRN(0.7V)
AVSS
7k
MS1280-J-01
2011/08
29
ASAHI KASEI
AK8443
D0
3-state
Hi-Z : SDENB=”L”
Enable: SDENB=”H”
DVDD
P
DVDD
D0
DVSS
AVDD
N
AVSS
SDCLK
AVSS
D1
3-state
Hi-Z : SDENB=”L”
Enable: SDENB=”H”
DVDD
P
DVDD
D0
DVSS
AVDD
N
AVSS
SDATA
AVSS
D2~D7
DVDD
P
DVDD
D2~D7
DVSS
N
AVSS
MS1280-J-01
2011/08
30
ASAHI KASEI
AK8443
機能説明
„ クランプ回路(CDS 動作&クランプ動作時)
入力された CCD 信号のフィードスルーレベルをサンプル&ホールド回路の入力レンジ内に入れるための
回路です。フィードスルーレベルの区間に SHR を High にすると、クランプスイッチが閉じてフィードス
ルーレベルがクランプ電圧に引き込まれます。
„ サンプリングモード
AK8443 は CDS 動作とクランプ動作、DC 直結動作が可能です。
z CDS 動作時
CCD 用 AFE の一般的なサンプリング動作です。CCD 信号のフィードスルーレベルと画素データレベル
をサンプリングしてその差をとります。これによって CCD 信号に乗った熱雑音やクランプレベルのずれが
打ち消されます。
VCLP
SHR H: Sample
L: Hold
1uF
SHR
H: Close
L: Open
CCDIN0~2
CCD
Clamp
Switch
0.1uF
クランプ回路
Sample &
Hold #1
Sample &
Hold #2
SHD H: Sample
L: Hold
z クランプ動作時
サンプル&ホールド回路付センサなど、フィードスルーレベルが画素毎に出力されないセンサで使用可
能な動作です。サンプル&ホールド回路#2 でサンプリングした信号とクランプレベルとの差が次段のオフ
セット調整回路へ入力されます。センサが基準電圧を出力している区間で SHR を High にして信号をク
ランプし、センサが画素データレベルを出力している区間は SHR を Low にしてクランプを解除してくださ
い。
ダミー区間
有効画素区間
ダミー区間
CCDIN0~2
SHR
SHD
z DC 直結動作時
正極性の信号に対応します。DC 直結モード設定レジスタ=”11”(DC 直結モード)に設定し、基準電圧を
VCLP ピンから入力して下さい。
MS1280-J-01
2011/08
31
ASAHI KASEI
AK8443
外部回路例
外部回路接続例1(CDS、クランプモード時)
DVDD:3.3V
min.10 kΩ
0.1μF
DVSS
15
D5
D4
22
16
17
DVSS
DVDD
18
19
D3
20
D2
D1
21
min.10 kΩ
14
D0
D6
23
0.33μF
13
SDENB
D7
24
0.1μF
12
AK8443
RESETB
SHD
Top View
25
11
AVDD
SHR
26
10
AVSS
0.1μF
MCLK
27
9
VRN
1μF
NC
CCDIN2
AVDD
7
0.1μF 0.1μF 0.1μF 0.1μF
8
NC
6
5
4
AVSS
CCDIN1
3
VCOM
2
1
CCDIN0
VCLP
28
VRP
0.1μF
AVDD
3.3V
0.1μF 0.1μF
AVSS
外部回路接続例2(DC 直結モード時)
DVDD:3.3V
min.10 kΩ
0.1μF
DVSS
15
D5
D4
22
16
17
DVSS
DVDD
18
19
D3
20
D2
D1
21
min.10 kΩ
14
D0
D6
23
0.33μF
13
SDENB
D7
24
0.1μF
12
AK8443
RESETB
SHD
Top View
25
11
AVDD
SHR
26
0.1μF
10
AVSS
MCLK
27
1μF
9
VRN
CCDIN2
8
NC
7
6
0.1μF
AVDD
5
AVSS
4
CCDIN1
3
VCOM
2
1
CCDIN0
VRP
NC
VCLP
28
0.1μF
AVDD
3.3V
0.1μF
AVSS
z パッケージ半田面の放熱 PAD はアナロググランド(AVSS)に接続して下さい。
MS1280-J-01
2011/08
32
ASAHI KASEI
AK8443
パッケージ
„ パッケージ寸法 単位[mm]
パッケージ概観図
„ マーキング
1.
マーケティングコード
:8443
2.
日付コード
:XXX
週コード
:Y
社内管理コード
8443
XXXY
マーキング
MS1280-J-01
2011/08
33
ASAHI KASEI
AK8443
重要な注意事項
● 本書に記載された製品、および、製品の仕様につきましては、製品改善のために予告なく変更するこ
とがあります。従いまして、ご使用を検討の際には、本書に掲載した情報が最新のものであることを弊
社営業担当、あるいは弊社特約店営業担当にご確認下さい。
● 本書に掲載された情報・図面の使用に起因した第三者の所有する特許権、工業所有権、その他の権
利に対する侵害につきましては、当社はその責任を負うものではありませんので、ご了承下さい。
● 本書記載製品が、外国為替および、外国貿易管理法に定める戦略物資(役務を含む)に該当する場
合、輸出する際に同法に基づく輸出許可が必要です。
● 医療機器、安全装置、航空宇宙用機器、原子力制御用機器など、その装置・機器の故障や動作不良
が、直接または間接を問わず、生命、身体、財産等へ重大な損害を及ぼすことが通常予想されるよう
な極めて高い信頼性を要求される用途に弊社製品を使用される場合は、必ず事前に弊社代表取締
役の書面による同意をお取り下さい。
● この同意書を得ずにこうした用途に弊社製品を使用された場合、弊社は、その使用から生ずる損害等
の責任を一切負うものではありませんのでご了承下さい。
● お客様の転売等によりこの注意事項の存在を知らずに上記用途に弊社製品が使用され、その使用か
ら損害等が生じた場合は全てお客様にてご負担または補償して頂きますのでご了承下さい。
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