AK8854VQ

[AK8854VQ]
AK8854VQ
Multi-Format Digital Video Decoder
概要
AK8854VQ は NTSC , PAL , SECAM のコンポジットビデオ信号、S (Y/C)ビデオ信号、525i / 625i のコンポー
ネント信号のデジタルデコード及び、アナログ RGB 信号のデジタルデコード処理を行います。
RGB 信号入力時に必要な同期信号は、外部から入力されるコンポジットシンク(CSYNC)または H/VSYNC、
または Green 信号に重畳される同期信号(Sync on Green)です。
出力は ITU-R BT.601 レベルの Y, Cb, Cr データです。ピクセルクロックは入力信号に同期したクロックを内
部で生成します。また、出力インターフェースは ITU-R BT.656 規格準拠です。
動作温度は、-40˚C ~ 85˚C です。パッケージは、10mm 角 64pinLQFP です。
特長
• NTSC-J,M , NTSC-4.43 / PAL-B,D,G,H,I,N , Nc , M , PAL-60, SECAM 規格の
コンポジットビデオ信号、S (Y/C)ビデオ信号のデコード処理
• 525i / 625i のコンポーネントインターレース(YPbPr)信号のデコード処理
• 525i / 625i 及びノンインターレースのアナログ RGB 信号のデコード処理
• 入力チャンネル数: 10ch 入力対応ビデオスイッチ内蔵
• 10-bit ADC 2ch 内蔵
• 入力信号同期クロック生成用 PLL 内蔵(ラインロック PLL 及びフレームロック PLL)
• PGA 内蔵 ( -6dB∼+6dB)
• 適応型 Auto Gain Control (AGC)
• Auto Color Control (ACC)
• 画質調整機能(Contrast , Satulation , Brightness , Hue , Sharpness)
• 入力信号自動判定機能
• 適応型 2 次元 YC 分離
• PAL デコード時位相補正機能
• 出力データ:ITU-R BT.601 (4:2:2_8bit)
• 出力インターフェース:ITU-R BT.656(4:2:2_8bit パラレル_EAV/SAV 付き)
• クローズドキャプション信号デコード機能 (レジスタにて出力)
• VBID(CGMS-A)信号デコード機能 (CRCC デコード) (レジスタにて出力)
• WSS 信号デコード機能 (レジスタにて出力)
• Macrovision 信号検知機能(Macrovision Certification)
• パワーダウン機能
• I2C コントロール
• コア電源電圧 1.70 ~ 2.00V
• インターフェース部電源電圧 1.70 ~ 3.60V
• 推奨動作温度範囲 –40˚C ~ 85˚C
• 64 ピン LQFP パッケージ
(Notice) This device is protected by U.S. patent number 6,600,873 and other intellectual property rights.
MS0973-J-03
1
2009/05
[AK8854VQ]
[全体ブロック図]
TEST0 TEST1
XTI
TEST
LOGIC
XTO CLKMD
Clock
Module
VSYNC H_CSYNC SELA SDA SCL PDN RSTN
OE
Microprocessor
Interface
Timing Controller
Digital PLL
AIN1
AIN2
CLAMP
AIN3
PGA1
AAF
Sync
Separation
10-bit
ADC
VD_F
AIN4
AIN5
AIN6
HD
Luminance
Process
MUX
CLAMP
AAF
AIN7
Decimation
Filter
MUX
PGA2
AIN8
AIN9
CLAMP
10-bit
ADC
VBI
Decoding
Output
Buffer
V Process
DVALID_F
NSIG
DTCLK
AAF
U Process
DATA[7:0]
AIN10
VREF
ATIO
MS0973-J-03
RGB
/ YUV
Convert
VRP VCOM VRN
IREF
AVDD
AVSS
2
DVDD
DVSS
PVDD1
PVDD2
2009/05
[AK8854VQ]
[コンポジットビデオ信号デコード時のブロック図]
TEST0 TEST1
TEST
LOGIC
XTI
VSYNC H_CSYNC
XTO CLKMD
Clock
Module
SELA SDA SCL PDN RSTN
OE
Microprocessor
Interface
Timing Controller
Digital PLL
CVBS
YC
Separation
Y
Sync
Separation
HD
Luminance
Process
VD_F
CVBS
AIN
MUX
CLAMP
AAF
PGA1
10-bit
ADC
VBI
Decoding
C
Decimation
Filter
V
V Process
U
U Process
Chrominance
Process
Output
Buffer
DVALID_F
NSIG
DTCLK
DATA[7:0]
VREF
ATIO
MS0973-J-03
VRP VCOM VRN
IREF
AVDD
AVSS
3
DVDD
DVSS
PVDD1
PVDD2
2009/05
[AK8854VQ]
[S(Y/C)ビデオ信号デコード時のブロック図]
TEST0 TEST1
XTI
TEST
LOGIC
Y
AIN
CLAMP
Clock
Module
PGA1
AAF
VSYNC
XTO CLKMD
H_CSYNC
SELA SDA SCL PDN RSTN
Microprocessor
Interface
Timing Controller
Digital PLL
10-bit
ADC
OE
HD
Luminance
Process
Sync
Separation
Y
VD_F
AIN
MUX
C
CLAMP
VBI
Decoding
Decimation
Filter
AAF
PGA2
C
10-bit
ADC
V
Chrominance
Process
U
Output
Buffer
DVALID_F
NSIG
V Process
DTCLK
U Process
DATA[7:0]
VREF
ATIO
MS0973-J-03
VRP VCOM VRN
IREF
AVDD
AVSS
4
DVDD
DVSS
PVDD1
PVDD2
2009/05
[AK8854VQ]
[コンポーネントビデオ信号デコード時のブロック図]
TEST0 TEST1
XTI
TEST
LOGIC
Y
AIN
AIN
MUX
Pr
CLAMP
CLAMP
Clock
Module
PGA1
AAF
Pb
CLAMP
10-bit
ADC
SELA SDA SCL PDN RSTN
OE
Microprocessor
Interface
Y
Sync
Separation
Y
HD
Luminance
Process
VD_F
Decimation
Filter
PGA2
H_CSYNC
Timing Controller
Digital PLL
AAF
MUX
AIN
VSYNC
XTO CLKMD
10-bit
ADC
AAF
VBI
Decoding
V
V
V Process
U
U
U Process
Output
Buffer
DVALID_F
NSIG
DTCLK
DATA[7:0]
VREF
ATIO
MS0973-J-03
VRP VCOM VRN
IREF
AVDD
AVSS
5
DVDD
DVSS
PVDD1
PVDD2
2009/05
[AK8854VQ]
[アナログ RGB 信号デコード時のブロック図]
TEST0 TEST1
XTI
TEST
LOGIC
AIN
CLAMP
G
XTO CLKMD
Clock
Module
PGA1
AAF
VSYNC H_CSYNC SELA SDA SCL PDN RSTN
Microprocessor
Interface
Timing Controller
Digital PLL
Sync
G
Separation
10-bit
ADC
OE
Y
HD
Luminance
Process
VD_F
R
AIN
MUX
CLAMP
AAF
Decimation
Filter
MUX
PGA2
10-bit
ADC
B
AIN
CLAMP
R
RGB
/ YUV
Convert
B
AAF
VBI
Decoding
V
U
Output
Buffer
V Process
DVALID_F
NSIG
DTCLK
U Process
DATA[7:0]
VREF
ATIO
MS0973-J-03
VRP VCOM VRN
IREF
AVDD
AVSS
6
DVDD
DVSS
PVDD1
PVDD2
2009/05
[AK8854VQ]
2. ピン配置
64pins LQFP
DVDD
DVSS
NSIG
SDA
PVDD2
SCL
SELA
OE
RSTN
PDN
DVDD
XTO
DVSS
XTI
CLKMD
AVSS
48 47 46 454443424140 39 383736353433
AVDD
IREF
AVSS
ATIO
AVSS
AIN1
AVDD
AIN2
VCOM
AIN3
VRN
AIN4
VRP
AIN5
AVDD
AIN6
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
TEST0
TEST1
DVSS
DTCLK
PVDD1
DATA0
DATA1
DATA2
DATA3
DATA4
DATA5
DVSS
PVDD1
DATA6
DATA7
HD
1 2 3 4 5 6 7 8 9 10 111213141516
VD_F
DVALID_F
DVSS
DVDD
VSYNC
H_CSYNC
PVDD1
AVSS
AIN10
AVSS
AIN9
AVSS
AIN8
AVSS
AIN7
AVSS
MS0973-J-03
7
2009/05
[AK8854VQ]
3. ピン機能説明
ピン
No.
1
端子名
電源
I/O
機能概要
AVSS
A
G
2
AIN7
A
I
3
AVSS
A
G
4
AIN8
A
I
5
AVSS
A
G
6
AIN9
A
I
7
AVSS
A
G
8
AIN10
A
I
9
10
AVSS
PVDD1
A
P1
G
P
11
H_CSYNC
P1
I
12
VSYNC
P1
I
13
14
DVDD
DVSS
D
D
P
G
15
DVALID_F
P1
O
(I/O)
16
VD_F
P1
O
17
HD
P1
O
(I/O)
18
DATA7
P1
O
(I/O)
19
DATA6
P1
O
(I/O)
20
21
PVDD1
DVSS
P1
D
P
G
22
DATA5
P1
O
(I/O)
アナロググランドピンです。
アナログ信号入力ピンです。Page.100 の[システム接続例]のように、
抵抗分割にて約 39%(-8.19dB)のレベルに減衰させた後、0.033uF のセラミ
ックコンデンサを介して入力してください。
未使用の場合は、NC としてください。
アナロググランドピンです。
アナログ信号入力ピンです。Page. 100 の[システム接続例]のように、
抵抗分割にて約 39%(-8.19dB)のレベルに減衰させた後、0.033uF のセラミ
ックコンデンサを介して入力してください。
未使用の場合は、NC としてください。
アナロググランドピンです。
アナログ信号入力ピンです。Page. 100 の[システム接続例]のように、
抵抗分割にて約 39%(-8.19dB)のレベルに減衰させた後、0.033uF のセラミ
ックコンデンサを介して入力してください。
未使用の場合は、NC としてください。
アナロググランドピンです。
アナログ信号入力ピンです。Page. 100 の[システム接続例]のように、
抵抗分割にて約 39%(-8.19dB)のレベルに減衰させた後、0.033uF のセラミ
ックコンデンサを介して入力してください。
未使用の場合は、NC としてください。
アナロググランドピンです。
I/O 電源ピンです。
RGB 信号入力時の水平同期信号、またはコンポジットシンク信号入力ピン
です。未使用の場合は、DVSS に接続してください。
RGB 信号入力時の垂直同期信号入力ピンです。
未使用の場合は、DVSS に接続してください。
デジタル電源ピンです。
デジタルグランドピンです。
DVALID / FIELD 信号出力ピンです。
レジスタ設定にて、DVALID 信号出力/ FIELD 信号出力を切り替えます。
(なお、このピンはテストモード時 I/O ピンとして使用します。)
OE / PDN / RSTN のピン状態による出力については別途記載します。(*1)
VD(Vertical Data) / FIELD 信号出力ピンです。
レジスタ設定にて、VD 信号出力 / FIELD 信号出力を切り替えます。
OE / PDN / RSTN のピン状態による出力については別途記載します。(*1)
HD(Horizontal Data)タイミング信号出力ピンです。
(なお、このピンはテストモード時 I/O ピンとして使用します。)
OE / PDN / RSTN のピン状態による出力については別途記載します。(*1)
データ出力ピンです。(MSB)
(なお、このピンはテストモード時 I/O ピンとして使用します。)
OE / PDN / RSTN のピン状態による出力については別途記載します。(*1)
データ出力ピンです。
(なお、このピンはテストモード時 I/O ピンとして使用します。)
OE / PDN / RSTN のピン状態による出力については別途記載します。(*1)
I/O 電源ピンです。
デジタルグランドピンです。
データ出力ピンです。
(なお、このピンはテストモード時 I/O ピンとして使用します。)
OE / PDN / RSTN のピン状態による出力については別途記載します。(*1)
MS0973-J-03
8
2009/05
[AK8854VQ]
ピン
No.
端子名
電源
I/O
23
DATA4
P1
O
(I/O)
24
DATA3
P1
O
(I/O)
25
DATA2
P1
O
(I/O)
26
DATA1
P1
O
(I/O)
27
DATA0
P1
O
(I/O)
28
PVDD1
P1
P
29
DTCLK
P1
O
30
31
32
33
34
DVSS
TEST1
TEST0
DVDD
DVSS
D
D
D
D
D
G
I
I
P
G
35
NSIG
P2
O
36
SDA
P2
I/O
37
PVDD2
P2
P
38
SCL
P2
I
39
SELA
P2
I
40
OE
P2
I
41
RSTN
P2
I
42
PDN
P2
I
MS0973-J-03
機能概要
データ出力ピンです。
(なお、このピンはテストモード時 I/O ピンとして使用します。)
OE / PDN / RSTN のピン状態による出力については別途記載します。(*1)
データ出力ピンです。
(なお、このピンはテストモード時 I/O ピンとして使用します。)
OE / PDN / RSTN のピン状態による出力については別途記載します。(*1)
データ出力ピンです。
(なお、このピンはテストモード時 I/O ピンとして使用します。)
OE / PDN / RSTN のピン状態による出力については別途記載します。(*1)
データ出力ピンです。
(なお、このピンはテストモード時 I/O ピンとして使用します。)
OE / PDN / RSTN のピン状態による出力については別途記載します。(*1)
データ出力ピンです。(LSB)
(なお、このピンはテストモード時 I/O ピンとして使用します。)
OE / PDN / RSTN のピン状態による出力については別途記載します。(*1)
I/O 電源ピンです。
出力 I/F 用データクロック出力ピンです。
約 27MHz のクロックを出力します。
OE / PDN / RSTN のピン状態による出力については別途記載します。(*1)
デジタルグランドピンです。
テストモード設定用ピンです。DVSS に接続して下さい。
テストモード設定用ピンです。DVSS に接続して下さい。
デジタル電源ピンです。
デジタルグランドピンです。
このピンは、入力信号に対する同期状態を示します。
Low : 信号あり(同期しています。)
High : 無信号または同期が外れています。
OE / PDN / RSTN のピン状態による出力については別途記載します。(*1)
I2C データピンです。PVDD2 でプルアップしてください。
PDN=L の時には、Hi-z 入力が可能です。
リセットシーケンス時 SDA 入力は受け付けません。
マイコン用 I/F 電源ピンです。
I2C クロック入力ピンです。PVDD2 以下で入力してください。
PDN=L の時には、Hi-z 入力が可能です。
リセットシーケンス時 SCL 入力は受け付けません。
I2C バスアドレス選択用ピンです。
PVDD2 接続 : スレーブアドレス[0x8A]
DVSS 接地 : スレーブアドレス[0x88]
Output Enable ピンです。
L : デジタル出力ピンは Hi-z 出力となります。
H : データを出力します。
OE ピンの Hi-z 入力は禁止します。
リセット信号入力ピンです。
Hi-z 入力は禁止します。
L : リセット
H : 通常動作
パワーダウン制御ピンです。
Hi-z 入力は禁止します。
L : パワーダウン
H : 通常動作
9
2009/05
[AK8854VQ]
ピン
No.
43
端子名
電源
I/O
機能概要
DVDD
D
P
44
XTO
D
O
45
DVSS
D
G
46
XTI
D
I
47
CLKMD
D
I
48
49
AVSS
AVDD
A
A
G
P
50
IREF
A
O
51
52
53
AVSS
ATIO
AVSS
A
A
A
G
I/O
G
54
AIN1
A
I
55
AVDD
A
P
56
AIN2
A
I
57
VCOM
A
O
58
AIN3
A
I
59
VRN
A
O
60
AIN4
A
I
61
VRP
A
O
62
AIN5
A
I
デジタル電源ピンです。
水晶振動子接続端子です。
(推奨回路では 22pF のコンデンサを介してデジタルグランドに接地)
24.576MHz の水晶振動子を使用してください。
PDN=L の際には、DVSS レベル出力となります。
水晶振動子を使用しない場合は、NC または DVSS に接続してください。
デジタルグランドピンです。
水晶振動子接続端子です。
(推奨回路では 22pF のコンデンサを介してデジタルグランドに接地)
24.576MHz の水晶振動子を使用してください。
24.576MHz の水晶発振器からの入力の場合は、
このピンに入力してください。
クロックモード設定ピンです。DVDD または DVSS に接続してください。
DVSS 接地 : 水晶振動子を使用します。
DVDD 接続 : 水晶振動子ではなく、その他の
外部クロック入力(水晶発振器など)の場合に使用します。
アナロググランドピンです。
アナログ電源ピンです。
基準電流設定ピンです。
6.8kΩ(≦1%精度)の抵抗でグランドに接地してください。
アナロググランドピンです。
アナログテストピンです。通常使用時は、AVSS に接続して下さい。
アナロググランドピンです。
アナログ信号入力ピンです。Page. 100 の[システム接続例]のように、
抵抗分割にて約 39%(-8.19dB)のレベルに減衰させた後、0.033uF のセラミ
ックコンデンサを介して入力してください。
未使用の場合は、NC としてください。
アナログ電源ピンです。
アナログ信号入力ピンです。Page. 100 の[システム接続例]のように、
抵抗分割にて約 39%(-8.19dB)のレベルに減衰させた後、0.033uF のセラミ
ックコンデンサを介して入力してください。
未使用の場合は、NC としてください。
AD コンバータ内部コモン電圧ピンです。
0.1uF 以上のセラミックコンデンサを AVSS との間に接続してください。
アナログ信号入力ピンです。Page. 100 の[システム接続例]のように、
抵抗分割にて約 39%(-8.19dB)のレベルに減衰させた後、0.033uF のセラミ
ックコンデンサを介して入力してください。
未使用の場合は、NC としてください。
AD コンバータ内部負基準電圧ピンです。
0.1uF 以上のセラミックコンデンサを AVSS との間に接続してください。
アナログ信号入力ピンです。Page. 100 の[システム接続例]のように、
抵抗分割にて約 39%(-8.19dB)のレベルに減衰させた後、0.033uF のセラミ
ックコンデンサを介して入力してください。
未使用の場合は、NC としてください。
AD コンバータ内部正基準電圧ピンです。
0.1uF 以上のセラミックコンデンサを AVSS との間に接続してください。
アナログ信号入力ピンです。Page. 100 の[システム接続例]のように、
抵抗分割にて約 39%(-8.19dB)のレベルに減衰させた後、0.033uF のセラミ
ックコンデンサを介して入力してください。
未使用の場合は、NC としてください。
MS0973-J-03
10
2009/05
[AK8854VQ]
ピン
No.
63
端子名
電源
I/O
AVDD
A
P
機能概要
アナログ電源ピンです。
アナログ信号入力ピンです。Page. 100 の[システム接続例]のように、
抵抗分割にて約 39%(-8.19dB)のレベルに減衰させた後、0.033uF のセラミ
64
AIN6
A
I
ックコンデンサを介して入力してください。
未使用の場合は、NC としてください。
電源 A :AVDD , D :DVDD , P1 :PVDD1 , P2 :PVDD2
I/O I :入力ピン, O :出力ピン, I/O :入出力ピン, P :電源ピン, G :グランド接続ピン
(*1) 出力ピン状態は OE , PDN , RSTN ピンの状態によって次の通り規定されます。
OE
PDN
RSTN
Output1 (*2)
Output2 (*2)
L
x
x
Hi-z 出力
L 出力
H
L
x
L 出力
L 出力
L
L 出力
L 出力
H
H
H
Defalt Data Out (*3) Defalt Data Out (*3)
(*2) Output1 : DATA[7:0], HD, VD_F, DVALID_F, DTCLK
Output2 : NSIG
電源投入直後、OE=H かつ PDN=H の時は、リセットシーケンスにより内部状態が
確定するまでの期間、出力ピンの状態は不定です。
(*3) AIN 信号が無入力の場合、黒データ(Y=0x10, Cb/Cr=0x80)を出力します。
(レジスタにてブルーバック出力可能)
MS0973-J-03
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2009/05
[AK8854VQ]
4. 電気的特性
(1) 絶対最大定格
項目
電源電圧
DVDD, AVDD
PVDD1 , PVDD2
アナログ入力ピン電圧 A
(VinA)
デジタル入力ピン電圧 D
(VinD)
最小
最大
単位
-0.3
-0.3
2.2
4.2
V
V
-0.3
AVDD + 0.3 ( ≦2.2)
V
-0.3
DVDD + 0.3 ( ≦2.2)
V
備考
XTI, XTO,
CLKMD,
TEST0, TEST1
デジタル入出力ピン電圧 P1
-0.3
V
(*1)
PVDD1 + 0.3 ( ≦4.2)
(VioP1)
デジタル入出力ピン電圧 P2
-0.3
V
(*2)
PVDD2 + 0.3 ( ≦4.2)
(VioP2)
入力ピン電流 (Iin)
-10
10
mA
(電源ピンを除く)
-40
125
˚C
保存温度
*電源電圧は、各グランドピン(DVSS=AVSS)を 0V(電圧基準)としたときの値です。
全ての電源グランド(AVSS, DVSS)は同電位としてください。
デジタル出力ピンをデータバスに接続する場合、データバスの動作電圧は上記デジタル出力ピン電圧の
範囲として下さい。
(*1)対象ピンは、DTCLK, DATA[7:0], HD, VD_F, DVALID_F, H_CSYNC, VSYNC です。
(*2) 対象ピンは、OE, SELA, PDN, RSTN, SDA, SCL, NSIG です。
(2) 推奨動作条件
項目
最小
標準
最大
単位
アナログ電源電圧(AVDD) *
1.70
1.80
2.00
V
デジタル電源電圧(DVDD) *
I/O 電源電圧(PVDD1) *
1.70
1.80
3.60
V
マイコン I/F 電源電圧(PVDD2) *
-40
85
˚C
動作温度(Ta)
*電源電圧は、各グランドピン(DVSS=AVSS)を 0V(電圧基準)としたときの値です。
全ての電源グランド(AVSS, DVSS)は同電位としてください。
MS0973-J-03
12
条件
AVDD=DVDD
PVDD1≧DVDD
PVDD2≧DVDD
2009/05
[AK8854VQ]
(3) DC 特性
項目
(表中、特に条件の無い場合の電源電圧範囲は、推奨動作条件範囲内の値です。)
記号
最小
標準
最大
単位 条件
デジタル P2 入力 H 電圧
VPIH
デジタル P2 入力 L 電圧
VPIL
デジタル D 入力 H 電圧
VDIH
デジタル D 入力 L 電圧
VDIL
デジタル入力 H 電圧
VIH
デジタル入力 L 電圧
VIL
デジタル入力リーク電流
IL
デジタル P1 出力 H 電圧
VOH
デジタル P1 出力 L 電圧
VOL
デジタル P2 出力 H 電圧
VOH
デジタル P2 出力 L 電圧
VOL
0.8PVDD2
V
*1 の場合
0.7PVDD2
V
*2 の場合
0.2PVDD2
V
*1 の場合
0.3PVDD2
V
*2 の場合
0.8DVDD
V
0.2DVDD
V
0.8PVDD1
V
*1 の場合
0.7PVDD1
V
*2 の場合
0.2PVDD1
V
*1 の場合
0.3PVDD1
V
*2 の場合
±10
uA
0.7PVDD1
0.3PVDD1
0.7PVDD2
0.3PVDD2
V
IOH = -600uA
V
IOL = 1mA
V
IOH = -600uA
V
IOL = 1mA
IOLC = 3mA
V
0.4
PVDD2≥2.0V
0.2 PVDD2
PVDD2<2.0V
*1: < DVDD = 1.70V~2.00V, DVDD≤PVDD1<2.70V, DVDD≤PVDD2<2.70V, Ta: -40~85˚C >
*2: < DVDD = 1.70V~2.00V, 2.70V≤PVDD1≤3.60V, 2.70V≤PVDD2≤3.60V, Ta: -40~85˚C >
デジタル P2 入力とは, SDA, SCL, SELA, OE, PDN, RSTN ピン入力の総称です。
デジタル D 入力とは、CLKMD, TEST0, TEST1 ピン入力の総称です。
デジタル入力とは、H_CSYNC, VSYNC ピン入力の総称です。
デジタル P1 出力とは, DTCLK, DATA[7:0], HD, VD_F, DVALID_F,ピン出力の総称です。
デジタル P2 出力とは, NSIG ピン出力の総称です。
※SDA ピン出力はデジタル出力ピンに含みません。
I2C(SDA)L 出力
MS0973-J-03
VOLC
13
2009/05
[AK8854VQ]
(4) アナログ特性(AVDD=1.8V, 温度 25˚C)
セレクタ・クランプ
項目
記号
最大入力レンジ
VIMX
PGA
項目
分解能
最小ゲイン
最大ゲイン
ゲインステップ
最小
標準
最大
単位
0
0.50
0.60
VPP
記号
最小
GMN
GMX
GST
AD コンバータ
項目
分解能
サンプリング周波数
記号
RES
FS
積分非直線性誤差
標準
7
-6
6
0.094
0.235
単位
bit
dB
dB
dB
標準
10
27
最大
単位
bit
MHz
INL
2.0
4.0
LSB
微分非直線性誤差
DNL
1.0
2.0
LSB
S/N
SN
53
dB
S/(N+D)
SND
51
dB
入力フルスケールマッチング
ADC 内部コモン電圧
ADC 内部正側 VREF 電圧
ADC 内部負側 VREF 電圧
*Fin = AIN 入力信号周波数
AAF (Anti-Aliasing Filter)
項目
パスバンドリップル
ストップバンド阻止量
最小
最大
条件
最大値は PGA_GAIN 最小設定時
標準値は PGA_GAIN デフォルト設定時
IFGM
VCOM
VRP
VRN
記号
Gp
Gs
最小
-1
10
5
0.9
1.1
0.7
標準
最大
+1
22
%
V
V
V
単位
dB
dB
条件
FS=27MHz,
PGA_GAIN デフォルト設定
FS=27MHz,
PGA_GAIN デフォルト設定
Fin=1MHz*, FS=27MHz,
PGA_GAIN デフォルト設定
Fin=1MHz*, FS=27MHz
PGA_GAIN デフォルト設定
PGA_GAIN デフォルト設定
条件
6MHz
27MHz
(5) 消費電流(DVDD = AVDD = PVDD1 = PVDD2 = 1.8V, Ta = -40 ~ 85˚C の時)
項目
記号
最小 標準
最大
単位
条件
(動作時電流)
全消費電流
IDD
アナログ部
AIDD
デジタル部
DIDD
108
82
145
mA
mA
RGB/YPbPr: 3ch 動作時
RGB/YPbPr: 3ch 動作時
(63)
mA
YC: 2ch 動作時(*1)
(34)
22
mA
mA
CVBS: 1ch 動作時(*1)
Xtal 発振子接続時
負荷条件: CL=15pF(*2)
I/O 部
PIDD
4
mA
(パワーダウン時電流)
パワーダウン時全消費電流
SIDD
≤1
100
uA
PDN=L(DVSS)の時(*3)
アナログ部
ASIDD
≤1
uA
デジタル部
DSIDD
≤1
uA
I/O 部
PSIDD
≤1
uA
(*1) 参考値です。
(*2) NTSC-J 100%カラーバーコンポジット信号入力時。
(*3) OE ピン及び RSTN ピンが、確実に使用する極性の電源電圧またはクランドレベルとなっている場合。
MS0973-J-03
14
2009/05
[AK8854VQ]
(6) 水晶発振回路部 (CLKMD=DVSS 接続時)
(Ta : -40~85℃)
項目
記号
最小
標準
最大
f
24.576
発振周波数
0
周波数精度
Δf / f
±100
CL
15
負荷容量
Re
100
実効等価抵抗
CO
0.9
水晶振動子並列静電容量
CXI
22
XTI 端子外部接続負荷容量
CXO
22
XTO 端子外部接続負荷容量
(*1)実効等価抵抗は、一般に Re = R1 x (1+CO/CL)2 で与えられます。
[R1]: 水晶振動子直列等価抵抗です。
単位
MHz
ppm
pF
Ω
pF
pF
pF
備考
(*1)
CL=15pF 使用時
CL=15pF 使用時
回路接続例
Rf
AK8854 内部回路
XTI pin
XTO pin
外部接続回路
Rd (* 2)
CXI = 22pF
CXO = 22pF
(*2)制限抵抗(Rd)の有無および抵抗値は、使用する水晶振動子の仕様に合わせて決定して下さい。
MS0973-J-03
15
2009/05
[AK8854VQ]
※本ページ以降は、「AK8854VQ」ではなく、「AK8854」と記載します。
5. AC タイミング (DVDD=1.70V~2.00V, PVDD1=DVDD~3.60V , PVDD2=DVDD~3.60V, -40~85℃)
負荷条件:CL=15pF
(1)クロック(CLKMD=DVDD 接続時)
AK8854 へ入力するクロックを下記の通り規定します。
fCLK
tCLKL
tCLKH
0.8DVDD
1/2 レベル
0.2DVDD
項目
入力 CLK
CLK パルス幅 H
CLK パルス幅 L
周波数安定度
記号
fCLK
tCLKH
tCLKL
最小
標準
24.576
最大
16
16
±100
単位
MHz
nsec
nsec
ppm
(2)クロック出力 (DTCLK 出力)
項目
DTCLK
記号
fDTCLK
最小
標準
27
最大
単位
MHz
fDTCLK
0.5PVDD1
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[AK8854VQ]
(3)出力データ(DATA[7:0], HD, VD_F, DVALID_F)タイミング
0.5PVDD1
DTCLK
tDS
tDH
VOH
OUTPUT DATA
VOL
項目
記号
最小
標準
最大
単位
Output Data Setup Time
tDS
10
nsec
Output Data Hold Time
tDH
10
nsec
(4)リセットタイミング(レジスタリセット)
RSTN
VIL
RESETTIMING
fCLK
項目
記号
RSTN パルス幅
RESETTIMING
最小
100
(4.1)
標準
最大
単位
CLK
(usec)
備考
CLK 立ち上がり基準
*リセットにはクロック入力が必要です。クロックを入力した上で RSTN ピンを Low にしてください。
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[AK8854VQ]
(5)パワーダウンシーケンス / パワーダウン解除後リセットシーケンス
PDN 設定(PDN=Low)の前に 2048 クロック(または、83.33usec)以上の期間、リセットをかけて下さい。*1
PDN 解除(PDN=Hi)の後の 10msec 以上の期間、リセットをかけて下さい。
CLKIN
RESh
RESs
RSTN
VIH
VIL
VIH
PDN
GND
STPI2C
項目
記号
PDN 前リセット期間
RESs
PDN=Hi → RSTN=Hi
RESh
10
msec
STPI2C
1
msec
2
I2C 通信禁止期間*
最小
2048
(83.33)
標準
最大
単位
CLK
(usec)
パワーダウン時は制御系信号を全て ViH/ViL レベルではなく、確実に使用する極性の電源電圧またはグランド
レベルにしてください。
電源を落とす際は、全ての電源を落としてください。
*1 リセットにはクロック入力が必要です。
*2「I2C 通信禁止期間」は、他デバイスとの通信も含めて、I2C バスでの通信を行わないでください。
水晶振動子接続時のパワーダウン解除シーケンスは次の図の通りです。
AVDD/DVDD
PVDD1/PVDD2
PDN
RSTN
XTI
VCOM,VRP,VRN
水晶振動子安定発振
までの時間: 5 mS (max) *
RESh≧10mS(min)
* 参考値です。
PDN 解除
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[AK8854VQ]
(6)パワーオンリセット
電源立ち上げ時、アナログ部基準電圧/電流が安定するまでの期間リセットをかけて下さい。(*1)
電源の立ち上げは AVDD/DVDD/PVDD1/PVDD2 を同時に立ち上げてください。(*2)
VDD
VIL
RSTN
VREF
項目
RSTN パルス幅
記号
RESPON
RESPON
最小
10
標準
最大
単位
msec
(*1)リセットにはクロック入力が必要です。
(*2)同時に立ち上がらない場合は、
PVDD2 → AVDD/DVDD → PVDD1
の順で立ち上げて下さい。
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[AK8854VQ]
(7)I2C バス入出力タイミング
(DVDD=1.70V~2.00V, PVDD1=DVDD~3.60V , PVDD2=DVDD~3.60V, -40~85℃)
(7-1)タイミング 1
tBUF tHD : STA
tR
tF
tSU : STO
VIH
SDA
VIL
tF
tR
VIH
SCL
VIL
tLOW
tSU : STA
項目
記号
最小
最大
単位
Bus Free Time
tBUF
1.3
usec
Hold Time (Start Condition)
tHD:STA
0.6
usec
Clock Pulse Low Time
tLOW
1.3
usec
Input Signal Rise Time
tR
300
nsec
Input Signal Fall Time
tF
300
nsec
Setup Time(Start Condition)
tSU:STA
0.6
usec
Setup Time(Stop Condition)
tSU:STO
0.6
usec
上記 I2C バスに関するタイミングは I2C バスの規格であり、デバイスの制約によるものではありません。
詳細に関しては I2C バス規格を参照してください。
(7-2)タイミング 2
tHD : DAT
VIH
SDA
VIL
tHIGH
VIH
SCL
VIL
TSU : DAT
項目
記号
最小
Data Setup Time
tSU:DAT
100(*1)
Data Hold Time
tHD:DAT
0.0
Clock Pulse High Time
tHIGH
0.6
最大
単位
nsec
0.9(*2)
usec
usec
(*1)I2C バス標準モードで使用する場合 tSU:DAT ≥250nSec を満たす必要があります。
(*2)AK8854 を、tLOW を延長しないバス上で使用する場合(tLOW=最小規格で使用する場合)、
この条件を満足する必要があります。
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[AK8854VQ]
6. 機能概要
[1] AK8854 はコンポジットビデオ信号(CVBS)、S-Video 信号、YPbPr 信号、アナログ RGB 信号を入力信号
とします。入力ピンは 10ch あり、レジスタ設定により被デコード信号を切り替えます。
[2] AK8854 は、AD コンバーター入力前に、
アナログ帯域制限フィルタ(アンチエリアジングフィルタ)を内蔵しています。
[3] AK8854 は、入力信号に対してアナログ回路にてクランプをかけます。
また、ADC にてデジタル化された入力データは、デジタル信号処理にてペデスタルクランプされます
(デジタルペデスタルクランプ)。
[4] AK8854 では、コンポジット信号及び S-Video 信号の属性をレジスタにて設定する事により、
以下の映像信号をデコードすることが出来ます。
NTSC-M,J NTSC-4.43 PAL-B,D,G,H,I,N PAL-Nc PAL-M PAL-60 SECAM
また、これらの入力信号の属性判別を自動的に行う機能も備えています。(自動認識モード)
[5] AK8854 は VBI 区間のデータをスライスする機能を持っています。スライス結果は ITU-R BT.601 規格
準拠のデジタルデータとして出力されます。
[6] AK8854 は、適応型 AGC 機能を持っています。
入力信号の大きさを測定し、入力信号レベルを判断します。
[7] AK8854 は、ACC 機能を持っています。
入力信号のカラーバーストの大きさを測定し、カラーバーストレベルを適正レベルに設定します。
[8] AK8854 では、適応型 2 次元 Y/C 分離を行います。
相関検出器が、縦横斜めのサンプルから最も相関のある方向を選択し、最適な Y/C 分離を選択します。
[9] AK8854 は、垂直方向のピクセル位置を揃えるために、デジタルピクセル補間器を持っています。
この機能により、縦位置を揃える事が出来ます。
[10] AK8854 は、次の 3 種類のクロックモードで動作します。
ラインロッククロックモード、フレームロッククロックモード、固定クロックモード
また、AK8854 は上記のモードを自動遷移して、最適なクロックモードを選択する機能があります。
[11] AK8854 は、PAL-B,D,G,H,I,N のデコード時に、ライン毎の位相誤差を補正する機能を持っています。
[12] AK8854 では、デコードデータは ITU-R BT.656 規格準拠です。
(ただし、固定クロックモード時及び、入力信号品位が悪い場合には、準拠できない場合があります。)
[13] また AK8854 は、ITU-R BT.656 インターフェースを持たないような機器との接続に備えて、
アクティブ映像(Active Video)領域を示す、DVALID 信号を出力します。
[14] AK8854 の入力段には PGA が内蔵されています。
PGA は-6~+6dB までレジスタ設定により可変します。ゲインステップは約 0.1dB/Step です。
[15] AK8854 は、入力信号のカラーバーストレベルからクロマ信号品位を判断し、
不良であると判断した場合には、カラーキラーをかける事が出来ます。
また、色デコード用の PLL のロックが外れた場合に、カラーキラーとする事も出来ます。
[16] AK8854 は、コントラスト調整、ブライトネス調整、彩度調整、色相調整、シャープネス調整といった
画質調整機能をもっています。
[17]AK8854 では、輝度帯域を制限する為のフィルタを持っており、レジスタにてフィルタ特性の変更が
可能です。
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[AK8854VQ]
[18] AK8854 は、デコード結果をセピア色で出力する事が出来ます。
[19] AK8854 は、VBI 期間に重畳される Closed Caption Data , Closed Caption Extended Data ,
VBID(CGMS) , WSS 信号のデコードを行う事が出来ます。
デコードされたデータはそれぞれの格納レジスタに書き込まれます。
[20] AK8854 は、内部機能の状態をいくつかモニタできるレジスタを持っています。
[21] AK8854 は、デコードしたデータにマクロビジョン信号が付加されている場合に、
デコードした Macrovision 信号のタイプをレジスタにて通知することができます。(RGB 入力は除く)
[22] AK8854 では、C 信号復調後の Low Pass Filter を切り替えることにより、
U/V 信号の帯域を変えることが可能です。
[23] AK8854 は、YC 分離後の C フィルタの帯域をレジスタにて切り替えることができます。
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[AK8854VQ]
7.機能説明
<アナログインターフェイス>
AK8854 はアナログビデオ信号入力ピンを 10ch 持っています。
デコードできるアナログビデオ信号は、
コンポジットビデオ信号(CVBS)、S-Video(Y/C)信号、YPbPr コンポーネントビデオ信号、
そしてアナログ RGB ビデオ信号です。
デコードする信号は、内部のセレクタを用いて選択されます。
セレクタの切替えは、レジスタ AINSEL[7:0]にて設定でき、14 通りの設定が可能です。
Sub Address 0x00_[7:0]
AINSEL[7:0]-bit
入力チャンネル選択
[00000000]
AIN1 入力選択(CVBS)
[00000001]
AIN2 入力選択(CVBS)
[00000010]
AIN3 入力選択(CVBS)
[00000011]
AIN4 入力選択(CVBS)
[00000100]
AIN5 入力選択(CVBS)
[00000101]
AIN6 入力選択(CVBS)
[00001101]
AIN6(Y) / AIN7(C)入力選択
[00011100]
AIN5(Y) / AIN8(C)入力選択
[00100011]
AIN4(Y) / AIN9(C)入力選択
[01100010]
AIN3(Y) / AIN10(C)入力選択
[00101101]
AIN6(Y) / AIN7(Pb) / AIN9(Pr)入力選択
[10101101]
AIN6(G) / AIN7(R) / AIN9(B)入力選択
[01111100]
AIN5(Y) / AIN8(Pb) / AIN10(Pr)入力選択
[11111100]
AIN5 (G)/ AIN8(R) / AIN10(B)入力選択
備考
14 通りのセレクタ切替えが可能な為、入力ピンとの接続方法は以下の 14 通りあります。
1.CVBS 信号を 6 チャンネル接続する場合
CVBS
AIN1
CVBS
AIN2
CVBS
AIN3
CVBS
AIN4
CVBS
AIN5
CVBS
AIN6
AIN7
AIN8
AIN9
AINSEL[7:0] 入力チャンネル選択
[00000000]
AIN1 入力選択(CVBS)
[00000001]
AIN2 入力選択(CVBS)
[00000010]
AIN3 入力選択(CVBS)
[00000011]
AIN4 入力選択(CVBS)
[00000100]
AIN5 入力選択(CVBS)
[00000101]
AIN6 入力選択(CVBS)
AIN10
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[AK8854VQ]
2.CVBS 信号を5チャンネル、S-Video 信号を1チャンネル接続する場合
CVBS
AIN1
CVBS
AIN2
CVBS
AIN3
CVBS
AIN4
CVBS
AIN5
Y
AIN6
C
AIN7
AIN8
AIN9
AINSEL[7:0] 入力チャンネル選択
[00000000]
AIN1 入力選択(CVBS)
[00000001]
AIN2 入力選択(CVBS)
[00000010]
AIN3 入力選択(CVBS)
[00000011]
AIN4 入力選択(CVBS)
[00000100]
AIN5 入力選択(CVBS)
[00001101]
AIN6(Y) / AIN7(C)入力選択
AIN10
3.CVBS 信号を5チャンネル、YPbPr 信号を1チャンネル接続する場合
CVBS
AIN1
CVBS
AIN2
CVBS
AIN3
CVBS
AIN4
CVBS
AIN5
Y
Pb
AIN6
AIN7
AIN8
Pr
AIN9
AINSEL[7:0] 入力チャンネル選択
[00000000]
AIN1 入力選択(CVBS)
[00000001]
AIN2 入力選択(CVBS)
[00000010]
AIN3 入力選択(CVBS)
[00000011]
AIN4 入力選択(CVBS)
[00000100]
AIN5 入力選択(CVBS)
[00101101]
AIN6(Y) / AIN7(Pb) / AIN9(Pr)入力選択
AIN10
4.CVBS 信号を5チャンネル、RGB 信号を1チャンネル接続する場合
CVBS
AIN1
CVBS
AIN2
CVBS
AIN3
AINSEL[7:0] 入力チャンネル選択
CVBS
AIN4
[00000000]
AIN1 入力選択(CVBS)
CVBS
AIN5
[00000001]
AIN2 入力選択(CVBS)
[00000010]
AIN3 入力選択(CVBS)
[00000011]
AIN4 入力選択(CVBS)
[00000100]
AIN5 入力選択(CVBS)
[10101101]
AIN6(G) / AIN7(R) / AIN9B)入力選択
G
AIN6
R
AIN7
AIN8
B
AIN9
AIN10
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[AK8854VQ]
5.CVBS 信号を4チャンネル、S-Video 信号を2チャンネル接続する場合
CVBS
AIN1
CVBS
AIN2
CVBS
AIN3
CVBS
AIN4
Y1
AIN5
Y2
AIN6
C2
AIN7
C1
AIN8
AIN9
AINSEL[7:0] 入力チャンネル選択
[00000000]
AIN1 入力選択(CVBS)
[00000001]
AIN2 入力選択(CVBS)
[00000010]
AIN3 入力選択(CVBS)
[00000011]
AIN4 入力選択(CVBS)
[00011100]
AIN5(Y) / AIN8(C)入力選
[00001101]
AIN6(Y) / AIN7(C)入力選択
AIN10
6.CVBS 信号を4チャンネル、S-Video 信号を1チャンネル、YPbPr 信号を1チャンネル接続する場合
CVBS
AIN1
CVBS
AIN2
CVBS
AIN3
CVBS
AIN4
Y1
AIN5
Y2
AIN6
C2
AIN7
Pb1
AIN8
AIN9
Pr1
AINSEL[7:0] 入力チャンネル選択
[00000000]
AIN1 入力選択(CVBS)
[00000001]
AIN2 入力選択(CVBS)
[00000010]
AIN3 入力選択(CVBS)
[00000011]
AIN4 入力選択(CVBS)
[00001101]
AIN6(Y) / AIN7(C)入力選択
[01111100]
AIN5(Y) / AIN8(Pb) / AIN10(Pr) 入力選択
AIN10
7.CVBS 信号を4チャンネル、S-Video 信号を1チャンネル、RGB 信号を1チャンネル接続する場合
CVBS
AIN1
CVBS
AIN2
CVBS
AIN3
AINSEL[7:0] 入力チャンネル選択
CVBS
AIN4
[00000000]
AIN1 入力選択(CVBS)
G
AIN5
[00000001]
AIN2 入力選択(CVBS)
[00000010]
AIN3 入力選択(CVBS)
[00000011]
AIN4 入力選択(CVBS)
[00001101]
AIN6(Y) / AIN7(C)入力選択
R
Y
AIN6
C
AIN7
AIN8
AIN9
B
MS0973-J-03
[11111100]
AIN5(G) / AIN8(R) / AIN10(B) 入力選択
AIN10
25
2009/05
[AK8854VQ]
8.CVBS 信号を4チャンネル、YPbPr 信号を2チャンネル接続する場合
CVBS
AIN1
CVBS
AIN2
CVBS
AIN3
CVBS
AIN4
Y1
AIN5
Y2
AIN6
Pb2
AIN7
Pb1
AIN8
Pr2
Pr1
AIN9
AINSEL[7:0] 入力チャンネル選択
[00000000]
AIN1 入力選択(CVBS)
[00000001]
AIN2 入力選択(CVBS)
[00000010]
AIN3 入力選択(CVBS)
[00000011]
AIN4 入力選択(CVBS)
[00101101]
AIN6(Y) / AIN7(Pb) / AIN9(Pr)入力選択
[01111100]
AIN5(Y) / AIN8(Pb) / AIN10(Pr) 入力選択
AIN10
9.CVBS 信号を4チャンネル、RGB 信号を2チャンネル接続する場合
CVBS
AIN1
CVBS
AIN2
CVBS
AIN3
CVBS
AIN4
G1
AIN5
AINSEL[7:0] 入力チャンネル選択
[00000000]
AIN1 入力選択(CVBS)
[00000001]
AIN2 入力選択(CVBS)
[00000010]
AIN3 入力選択(CVBS)
G2
AIN6
R2
AIN7
[00000011]
AIN4 入力選択(CVBS)
AIN8
[10101101]
AIN6(G) / AIN7(R) / AIN9(B)入力選択
[11111100]
AIN5(G) / AIN8(R) / AIN10(B) 入力選択
R1
B2
B1
AIN9
AIN10
10.CVBS 信号を4チャンネル、YPbPr 信号を1チャンネル、RGB 信号を1チャンネル接続する場合
CVBS
AIN1
CVBS
AIN2
CVBS
AIN3
CVBS
AIN4
G
AIN5
Y
Pb
R
MS0973-J-03
AIN7
AIN8
Pr
B
AIN6
AIN9
AINSEL[7:0] 入力チャンネル選択
[00000000]
AIN1 入力選択(CVBS)
[00000001]
AIN2 入力選択(CVBS)
[00000010]
AIN3 入力選択(CVBS)
[00000011]
AIN4 入力選択(CVBS)
[00101101]
AIN6(Y) / AIN7(Pb) / AIN9(Pr)入力選択
[11111100]
AIN5(G) / AIN8(R) / AIN10(B) 入力選択
AIN10
26
2009/05
[AK8854VQ]
11.CVBS 信号を3チャンネル、S-Video 信号を3チャンネル接続する場合
CVBS
AIN1
CVBS
AIN2
CVBS
AIN3
Y1
AIN4
Y2
AIN5
Y3
AIN6
C3
AIN7
C2
AIN8
C1
AIN9
AINSEL[7:0] 入力チャンネル選択
[00000000]
AIN1 入力選択(CVBS)
[00000001]
AIN2 入力選択(CVBS)
[00000010]
AIN3 入力選択(CVBS)
[00100011]
AIN4(Y) / AIN9(C)入力選択
[00011100]
AIN5(Y) / AIN8(C)入力選択
[00001101]
AIN6(Y) / AIN7(C)入力選択
AIN10
12.CVBS 信号を3チャンネル、S-Video 信号を2チャンネル、YPbPr 信号を1チャンネル接続する場合
CVBS
AIN1
CVBS
AIN2
CVBS
AIN3
Y1
AIN4
Y2
AIN5
Y3
AIN6
C3
AIN7
Pb2
AIN8
C1
AIN9
Pr2
AINSEL[7:0] 入力チャンネル選択
[00000000]
AIN1 入力選択(CVBS)
[00000001]
AIN2 入力選択(CVBS)
[00000010]
AIN3 入力選択(CVBS)
[00100011]
AIN4(Y) / AIN9(C)入力選択
[00001101]
AIN6(Y) / AIN7(C)入力選択
[01111100]
AIN5(Y) / AIN8(Pb) / AIN10(Pr)入力選択
AIN10
13.CVBS 信号を3チャンネル、S-Video 信号を2チャンネル、RGB 信号を1チャンネル接続する場合
CVBS
AIN1
CVBS
AIN2
CVBS
AIN3
AINSEL[7:0] 入力チャンネル選択
AIN4
[00000000]
AIN1 入力選択(CVBS)
[00000001]
AIN2 入力選択(CVBS)
[00000010]
AIN3 入力選択(CVBS)
[00100011]
AIN4(Y) / AIN9(C)入力選択
[00001101]
AIN6(Y) / AIN7(C)入力選択
Y1
G
R
C1
Y2
AIN6
C2
AIN7
AIN8
AIN9
B
MS0973-J-03
AIN5
[11111100]
AIN5(G) / AIN8(R) / AIN10(B)入力選択
AIN10
27
2009/05
[AK8854VQ]
14.CVBS 信号を2チャンネル、S-Video 信号を4チャンネル接続する場合
CVBS
AIN1
CVBS
AIN2
Y1
AIN3
Y2
AIN4
Y3
Y4
AIN6
C4
AIN7
C3
C2
C1
AIN5
AIN8
AIN9
AINSEL[7:0] 入力チャンネル選択
[00000000]
AIN1 入力選択(CVBS)
[00000001]
AIN2 入力選択(CVBS)
[01100010]
AIN3(Y) / AIN10(C)入力選択
[00100011]
AIN4(Y) / AIN9(C)入力選択
[00011100]
AIN5(Y) / AIN8(C)入力選択
[00001101]
AIN6(Y) / AIN7(C)入力選択
AIN10
<アナログ帯域制限フィルタ , アナログクランプ回路>
[アナログ帯域制限フィルタ]
AK8854 は、AD コンバーター入力前に、アナログ帯域制限フィルタ(アンチエリアジングフィルタ)を内蔵し
ています。特性は、以下の通りです。
±1dB ( ~ 6MHz )
-22dB ( 27MHz )….Typical 値
[アナログクランプ回路]
AK8854 は、入力されるビデオ信号に対しアナログ回路にてクランプをかけます。クランプを行う方法は、
下記の通りです。
●コンポジット信号をデコードする場合
AK8854 は、シンクチップにクランプをかけます (アナログシンクチップクランプ)。
アナログシンクチップクランプのタイミングパルスは、AK8854 内部で同期分離された同期信号の
立下りを起点として、同期信号のほぼ中央の位置に発生します。
●S-Video 信号をデコードする場合
(Y 信号):AK8854 は入力される Y 信号のシンクチップにクランプをかけます。クランプパルスは、
AK8854 内部で同期分離された同期信号の立下りを起点として、同期信号のほぼ中央の
位置に発生します (アナログシンクチップクランプ)。
(C 信号):AK8854 は、入力される C 信号に対し、中点レベルにてクランプをかけます。
クランプパルスは、Y 信号と同じタイミングで発生します。(アナログミドルクランプ)
MS0973-J-03
28
2009/05
[AK8854VQ]
●YPbPr 信号をデコードする場合
クランプ方法は数通りあり、下記のレジスタにて選択が出来ます。
○YPBPRCP: YPbPr 信号デコード時のクランプ方法を選択できます。
Sub-address 0x02_[4]
クランプ方法
備考
YPBPRCP-bit
Y: アナログシンクチップクランプ
[0]
Pb, Pr: アナログバックポーチクランプ
Y: アナログシンクチップクランプ
注意*
[1]
Pb, Pr: アナログミドルクランプ
*PbPr 信号に同期信号がある場合は、アナログミドルクランプは設定しないでください。
アナログバックポーチクランプのタイミングパルスは、バックポーチ区間のほぼ中央の位置に
発生します。
●RGB 信号をデコードする場合
同期処理方法により異なります。
「Sync On Green の場合」
(G 信号):AK8854 は入力される G 信号のシンクチップにクランプをかけます。クランプパルスは、
AK8854 内部で同期分離された同期信号の立下りを起点として、同期信号のほぼ中央の
位置に発生します。(アナログシンクチップクランプ)
(B,R 信号):AK8854 は、入力される B,R 信号に対し、ペデスタルレベルにてクランプをかけます。
クランプパルスは、G 信号と同じタイミングで発生します。(アナログボトムクランプ)
また、B,R 信号にも同期信号が重畳されている場合(ALLSYNC=[1]の場合)は、
RGB 信号共にアナログシンクチップクランプとなります。
「H/VSYNC 及び CSYNC の場合」
(R,G,B 信号):AK8854 は入力される RGB 信号に対し、
ペデスタルレベルにてクランプをかけます。
クランプパルスは、入力される同期信号(HSYNC または CSYNC)の立下りを
起点として、同期信号のほぼ中央の位置に発生します。(アナログボトムクランプ)
また、RGB 信号にも同期信号が重畳されている場合(ALLSYNC=[1]の場合)は、
RGB 信号共にアナログシンクチップクランプとなります。
○ALLSYNC:RGB 信号入力時の同期信号の有無を設定します。
Sub-address 0x03_[0]
ALLSYNC-bit
同期信号の有無
備考
*
[0]
(SOG): R 信号及び B 信号に同期信号は重畳されていない。
(C. H/ V): RGB 信号に同期信号は重畳されていない。
[1]
(SOG): R 信号及び B 信号に同期信号が重畳されている。
(C. H/ V): RGB 信号に同期信号が重畳されている。
*(SOG): Sync On Green で同期を取る場合
(C, H/ V): CSYNC 及び H/VSYNC で同期を取る場合
各クランプパルスの発生位置は、下図の通りです。
MS0973-J-03
29
2009/05
[AK8854VQ]
Y
アナログシンクチップクランプ
CVBS
C
アナログシンクチップクランプ
アナログミドルクランプ
G
Y
アナログシンクチップクランプ
アナログシンクチップクランプ
Pb
B
アナログボトムクランプ
アナログバックポーチクランプ
Pr
R
アナログバックポーチクランプ
MS0973-J-03
アナログボトムクランプ
30
2009/05
[AK8854VQ]
またクランプパルスのパルス位置、パルス幅の調整、及びクランプ電流の設定がレジスタにて変更可能です。
○CLPWIDTH[1:0]:各クランプパルスの幅を設定します。
Sub-address 0x01_[7:6]
CLPWIDTH[1:0]-bit
クランプパルス幅
備考
[00]
275nsec
[01]
555nsec
[10]
1.1usec
[11]
2.2usec
※すべてのクランプパルスの幅が変更されます。
○CLPSTAT[1:0]:各クランプパルスの中心の位置を設定します。
Sub-address 0x01_[5:4]
CLPSTAT[1:0]-bit
クランプパルス位置
備考
[00]
シンクチップ/ ミドル/ ボトムクランプ:同期信号の真中あたり。
バックポーチクランプ:同期信号とアクティブ映像開始位置との間の
真中あたり。
[01]
真中あたりから(1/128)H 遅れた所。
[10]
真中あたりから(2/128)H 早い所。
[11]
真中あたりから(1/128)H 早い所。
※すべてのクランプパルスの位置が変更されます。
○BCLPSTAT[2:0]:アナログバックポーチクランプパルスの中心の位置を設定します。
Sub-address 0x01_[2:0]
BCLPSTAT[1:0]-bit
クランプパルス位置
備考
[000]
CLPSTAT にて設定されている位置。
[001]
CLPSTAT にて設定されている位置から(1/128)H 遅れた所。
[010]
CLPSTAT にて設定されている位置から(2/128)H 遅れた所。
[011]
CLPSTAT にて設定されている位置から(3/128)H 遅れた所。
[100]
CLPSTAT にて設定されている位置から(4/128)H 早い所。
[101]
CLPSTAT にて設定されている位置から(3/128)H 早い所。
[110]
CLPSTAT にて設定されている位置から(2/128)H 早い所。
[111]
CLPSTAT にて設定されている位置から(1/128)H 早い所。
※アナログバックポーチクランプパルスの位置のみが変更されます。
アナログバックポーチクランプパルスは、 CLPSTAT の設定によりパルス位置が変わりますが、この
BCLPSTAT にてさらにパルス位置の変更ができます。
以下に、CLPSTAT と BCLPSTAT との関係例を図示します。
MS0973-J-03
31
2009/05
[AK8854VQ]
クランプタイミングパルス
CLPWIDTH[1:0]
CLPSTAT[1:0] = 00
CLPSTAT[1:0] = 01
1/128H 遅れる
CLPSTAT[1:0] = 11
1/128H 早まる
CLPSTAT[1:0] = 10
2/128H 早まる
シンクチップ/ ミドル/ ボトムクランプの場合
CLPWIDTH[1:0]
CLPSTAT[1:0] = 00
BCLPSTAT[2:0] = 000
CLPSTAT[1:0] =10
BCLPSTAT[2:0] = 000
2/128H 早まる
バックポーチクランプの場合
CLPSTAT[1:0] =10
BCLPSTAT[2:0] = 111
3/128H 早まる
CLPSTAT[1:0] =10
BCLPSTAT[2:0] = 000
2/128H 早まる
○CLPG[1:0]:アナログ入力クランプ回路の微調整用クランプ電流の値を設定します。
Sub-address 0x02_[1:0]
CLPG[1:0]-bit
クランプ電流
備考
[00]
Min.
Middle 1 = (Min. x 3 倍)
[01]
Middle 1 (Default 設定値)
Middle 2 = (Min. x 5 倍)
[10]
Middle 2
Max. = (Min. x 7 倍)
[11]
Max.
○UDG[1:0]:アナログ入力クランプ回路の粗調整用クランプ電流の値を設定します。
Sub-address 0x02_[3:2]
UDG[1:0]-bit
クランプ電流
備考
[00]
Min. (Default 設定値)
Middle 1 = (Min. x 2 倍)
[01]
Middle 1
Middle 2 = (Min. x 3 倍)
[10]
Middle 2
Max. = (Min. x 4 倍)
[11]
Max.
また、ADC にてデジタル化された入力データは、デジタル信号処理にてペデスタルクランプされます(デジ
タルペデスタルクランプ)。デジタルペデスタルクランプに関しては後述します。
MS0973-J-03
32
2009/05
[AK8854VQ]
<入力映像信号属性>
AK8854 では、入力されるビデオ信号の属性をレジスタにて設定する事により、各映像信号をデコードする
ことが出来ます。
●コンポジット信号、及び S-Video をデコードする場合
以下の映像信号をデコードすることが出来ます。
NTSC-M, J
NTSC-4.43
PAL-B, D, G, H, I, N
PAL-Nc
PAL-M
PAL-60
SECAM
入力信号の属性を設定するレジスタには以下のようなものがあります。
○VSCF[1:0]-bit : 入力信号のサブキャリア周波数の設定をします。
Sub-address 0x04_[1:0]
VSCF[1:0]-bit
サブキャリア周波数(MHz)
備考
[00]
3.57954545
NTSC-M,J
[01]
3.57561149
PAL-M
[10]
3.58205625
PAL-Nc
PAL-B,D,G,H,I,N , NTSC-4.43 , PAL-60
[11]
4.43361875
SECAM*
*入力信号が SECAM の場合、VSCF[1:0]は、[11]として下さい。
○VCEN[1:0]-bit : 入力信号のカラーエンコード方式の設定をします。
Sub-address 0x04_[3:2]
VCEN[1:0]-bit
カラーエンコード方式
備考
[00]
NTSC
[01]
PAL
[10]
SECAM
YPBPr 及び RGB 信号デコード時は設定禁止
[11]
Reserved
○VLF-bit : 入力信号の 1 フレーム毎のライン周波数を設定します。
Sub-address 0x04_[4]
VLF-bit
ライン数(Lines)
備考
[0]
525
NTSC-M,J , NTSC-4.43 , PAL-M, PAL-60
[1]
625
PAL-B,D,G,H,I,N,Nc , SECAM
○BW-bit : 入力される信号を白黒信号としてデコードさせる場合に設定します。(白黒モード)
Sub-address 0x04_[5]
BW-bit
信号種類
備考
[0]
白黒信号としてデコードしません(白黒モード OFF)
[1]
白黒信号としてデコードします (白黒モード ON)
コンポジットビデオ信号入力時、白黒モードに設定された場合、入力信号は白黒信号とみなされ、
AD コンバータによってデジタル化されたサンプリングデータは、全て Luminance Process を通して
輝度信号として処理されます。すなわちこのビットが ON になった場合、YC 分離ブロックに
入力された信号は、すべて輝度信号として YC 分離ブロックから輝度信号処理ブロックへデータが
出力されます。白黒モード設定時に、Cb/Cr コードは入力によらず 0x80(601 レベルデータ)を出力します。
S-Video 信号入力時は、輝度信号のみをデコードします。
○SETUP-bit : 入力信号の Setup の有無を設定します。
Sub-address 0x04_[6]
SETUP-bit
SETUP 有無
備考
[0]
無しです。
Setup
7.5IRE Setup
[1]
Setup 有りです。
Setup 有りとして設定された場合、輝度信号と色信号に以下の処理を行います。
輝度信号: Y=(Y-7.5)/0.925
色信号: U=U/0.925 , V=V/0.925
MS0973-J-03
33
2009/05
[AK8854VQ]
●YPbPr 信号をデコードする場合
以下のレジスタを設定することにより、EIA-770.1-A 及び EIA-770.2-A 準拠の 525Lines のコンポーネ
ントインターレース信号(YPbPr)及び、625Lines のコンポーネントインターレース信号(YPbPr)のデコ
ード処理が設定できます。
○VLF-bit : 入力信号の 1 フレーム毎のライン周波数を設定します。
Sub-address 0x04_[4]
VLF-bit
ライン数(Lines)
備考
[0]
525
[1]
625
○BW-bit : 入力される信号を白黒信号としてデコードさせる場合に設定します。(白黒モード)
Sub-address 0x04_[5]
BW-bit
信号種類
備考
[0]
白黒信号としてデコードしません(白黒モード OFF)
[1]
白黒信号としてデコードします (白黒モード ON)
輝度信号のみをデコードします。
○SETUP-bit : 入力信号の Setup の有無を設定します。
Sub-address 0x04_[6]
SETUP-bit
SETUP 有無
備考
[0]
Setup 無しです。
7.5IRE Setup
[1]
Setup 有りです。
Setup 有りとして設定された場合、輝度信号と色信号に以下の処理を行います。
輝度信号: Y=(Y-7.5)/0.925
色信号: U=U/0.925 , V=V/0.925
○CSSL-bit: 入力される Y 信号の同期信号レベルを設定します。
Sub-address 0x03_[1]
CSSL-bit
同期信号振幅(mV)
備考
[0]
300
EIA-770.2-A
[1]
286
EIA-770.1-A
●RGB 信号をデコードする場合
以下のレジスタを設定することにより、[SMPTE-253M]準拠の 525Lines のアナログ RGB 信号及び、
625Lines のアナログ RGB 信号のデコード処理が設定できます。
○VLF-bit: 入力信号の 1 フレーム毎のライン周波数を設定します。
Sub-address 0x04_[4]
VLF-bit
ライン数(Lines)
備考
[0]
525
[1]
625
○RGBSS[1:0]-bit: RGB 信号入力時の同期信号を選択します。
Sub-address 0x03_[4:3]
RGBSS-bit
同期信号種類
備考
[00]
Sync On Green
[01]
CSYNC
[10]
H/VSYNC
[11]
Reserved
○BW-bit : 入力される信号を白黒信号としてデコードさせる場合に設定します。(白黒モード)
Sub-address 0x04_[5]
BW-bit
信号種類
備考
[0]
白黒信号としてデコードしません(白黒モード OFF)
[1]
白黒信号としてデコードします(白黒モード ON)
RGB->YCbCr 変換後の輝度信号
のみをデコードします。
MS0973-J-03
34
2009/05
[AK8854VQ]
○SETUP-bit : 入力信号の Setup の有無を設定します。
Sub-address 0x04_[6]
SETUP-bit
SETUP 有無
備考
[0]
Setup 無しです。
7.5IRE Setup
[1]
Setup 有りです。
Setup 有りとして設定された場合、RGB->YCbCr 変換後の輝度信号と色信号に以下の処理を行います。
輝度信号: Y=(Y-7.5)/0.925
色信号: U=U/0.925 , V=V/0.925
○ALLSYNC:RGB 信号入力時の同期信号の有無を設定します。
Sub-address 0x03_[0]
ALLSYNC-bit
同期信号の有無
備考
*
[0]
(SOG): R 信号及び B 信号に同期信号は重畳されていない。
(C. H/ V): RGB 信号に同期信号は重畳されていない。
[1]
(SOG): R 信号及び B 信号に同期信号が重畳されている。
(C. H/ V): RGB 信号に同期信号が重畳されている。
*(SOG): Sync On Green で同期を取る場合
(C, H/ V): CSYNC 及び H/VSYNC で同期を取る場
合
○CSSL-bit: 同期信号レベル及び映像信号(100IRE)レベルの設定をします。
Sub-address 0x03_[1]
CSSL-bit
同期信号振幅(mV) / 映像信号(100IRE)振幅(mV)
[0]
300 / 700
[1]
286 / 714
○CSCL-bit:: 色変換レベルの設定を行います。
Sub-address 0x03_[2]
CSCL-bit
映像信号レベル
[0]
700mV 対応
[1]
714mV 対応
備考
備考
※CSSL と CSCL には、下記のような関係があります。
CSSL-bit
CSCL-bit
入力されるビデオ信号の同期信号/ 映像信号(100IRE)が
[0]
300mV/ 700mV の場合。
[0]
入力されるビデオ信号の同期信号/ 映像信号(100IRE)が
[1]
300mV/ 700mV だが、色変換は映像信号を 714mV として
デコードする場合。
入力されるビデオ信号の同期信号/ 映像信号(100IRE)が
[0]
286mV/ 714mV だが、色変換は映像信号を 700mV として
[1]
デコードする場合。
入力されるビデオ信号の同期信号/ 映像信号(100IRE)が
[1]
286mV/ 714mV の場合。
MS0973-J-03
35
2009/05
[AK8854VQ]
AK8854 は、外部同期信号として、H/VSYNC 及び CSYNC を入力することができます。
H/VSYNC 及び CSYNC に関するレジスタは下記の通りです。
○CSY[1: 0]-bit: 入力される外部同期信号の波形を設定します。
Sub-address 0x03_[6:5]
CSY-bit
同期信号形式
備考
[00]
CSYNC1 ~ 4
[01]
CSYNC5、H/VSYNC
次ページの図.1~4 を参考にしてください。
[10]
CSYNC6
[11]
Reserved
※CSY[1:0]にて外部同期信号の波形を指定しない場合でも、デコードすることは可能です。ただし、
波形を設定しない場合にはラインロッククロックモードでの動作は保証されません。自動遷移モードで
ご使用されるか、またはフレームロッククロックモード及び固定クロックモードにて使用してください。
※非標準なビデオ信号の場合には、この限りではありません。波形を設定していても、
信号の品位によっては正常なデコードができない場合があります。
MS0973-J-03
36
2009/05
[AK8854VQ]
図 1. 525 ライン・インターレース信号入力時の外部同期信号波形図
パルス幅 (Typical)
MS0973-J-03
a (usec)
63.556
b (usec)
4.7
c (usec)
2.35 (=b/2)
37
d (usec)
31.778 (=a/2)
2009/05
[AK8854VQ]
図 2. 625 ライン・インターレース信号入力時の外部同期信号波形図
パルス幅 (Typical)
MS0973-J-03
a (usec)
64
b (usec)
4.7
c (usec)
2.35 (=b/2)
38
d (usec)
32 (=a/2)
2009/05
[AK8854VQ]
図 3. 525 ライン・ノンインターレース信号入力時の外部同期信号波形図
パルス幅 (Typical)
MS0973-J-03
a (usec)
63.556
b (usec)
4.7
c (usec)
2.35 (=b/2)
39
d (usec)
31.778 (=a/2)
2009/05
[AK8854VQ]
図 4. 625 ライン・ノンインターレース信号入力時の外部同期信号波形図
パルス幅 (Typical)
MS0973-J-03
a (usec)
64
b (usec)
4.7
c (usec)
2.35 (=b/2)
40
d (usec)
32 (=a/2)
2009/05
[AK8854VQ]
○VLSTR[1: 0]-bit: 入力される外部同期信号の垂直同期信号区間開始位置を設定します。
CSY=[01]及び[10]の場合にのみ有効となります。
Sub-address 0x09_[1:0]
開始ライン
VLSTR-bit
備考
525 ライン(Odd/ Even)
625 ライン(Odd/ Even)
Line 1/ Line 313.5
[00]
Line 4 / Line 266.5
ライン番号は前ページ
Line 625/ Line 312.5
[01]
Line 3 / Line 265.5
の図.1~4 を参考にして
Line 624/ Line 311.5
[10]
Line 2 / Line 264.5
ください。
Line 623/ Line 310.5
[11]
Line 1 / Line 263.5
○VLSTP[2: 0]-bit: 入力される外部同期信号の垂直同期区間終了位置を設定します。
CSY=[01]及び[10]の場合にのみ有効となります。
Sub-address 0x09_[4:2]
終了ライン
VLSTP-bit
備考
525 ライン(Odd/ Even)
625 ライン(Odd/ Even)
Line 1/ Line 313.5
[000]
Line 4 / Line 266.5
Line 2/ Line 314.5
[001]
Line 5 / Line 267.5
Line 3/ Line 315.5
[010]
Line 6 / Line 268.5
ライン番号は前ページ
Line 4/ Line 316.5
の図.1~4 を参考にして
[011]
Line 7 / Line 269.5
Line 5/ Line 317.5
ください。
[100]
Line 8 / Line 270.5
Line 6/ Line 318.5
[101]
Line 9 / Line 271.5
Line 7/ Line 319.5
[110]
Line 10 / Line 272.5
※図 1~4 では、
CSYNC5 及び CSYNC6 は、VLSTR=[11]、VLSTP=[110]と設定した場合を例としてあげています。
CSYNC1~4 及び H/VSYNC は、VLSTR=[00]、VLSTP=[010]と設定した場合を例としてあげています。
※VLSTR/ VLSTP により、垂直同期信号区間を 1~2 ラインとすることは禁止です。必ず 3 ライン以上と
してください。
○CSDLY[2: 0]-bit:: 外部同期信号と RGB 信号とのタイミングを調整します
Sub-address 0x09_[7:5]
CSYDLY-bit 処理内容
[000]
[001]
[010]
[011]
[100]
[101]
[110]
[111]
MS0973-J-03
備考
RGB 信号と同期信号に遅延はありません。
RGB 信号に対して、外部同期信号が1ピクセル遅延します。
RGB 信号に対して、外部同期信号が 2 ピクセル遅延します。
RGB 信号に対して、外部同期信号が 3 ピクセル遅延します。
RGB 信号に対して、外部同期信号が 4 ピクセル早まります。
RGB 信号に対して、外部同期信号が 3 ピクセル早まります。
RGB 信号に対して、外部同期信号が 2 ピクセル早まります。
RGB 信号に対して、外部同期信号が 1 ピクセル早まります。
41
2009/05
[AK8854VQ]
<入力映像信号自動判定機能>
下記のレジスタは、コンポジット信号及び S-Video 信号入力時に、入力信号の自動認識を設定する
レジスタです。
(YPbPr 信号及び RGB 信号に対しては、ライン数のみ自動で判定を行います。)
○AUTODET-bit : 入力信号の自動認識を設定します。(自動認識モード)
Sub-address 0x04_[7]
AUTODET-bit
自動認識機能
備考
[0]
OFF
マニュアル設定
[1]
ON
入力信号の自動認識は次の項目の認識を行います。
フレーム毎のライン数 : 525/625
サブキャリア周波数 : 3.57954545
3.57561149
3.58205625
4.43361875
カラーエンコード方式 : NTSC
PAL
SECAM
白黒信号判定* : 白黒ではない / 白黒である
(白黒信号の自動判定機能は、カラーキラー設定が ON(COLKILL-bit = [1])の場合に有効です。)
AK8854 は上記の認識を行い、認識結果を Input Video Status Register (Sub-address 0x25)に反映
します。(内部状態通知機能)
し た が っ て 、 こ の レ ジ ス タ の 値 を 読 み 取 る 事 に よ り 、 入 力 信 号 が NTSC-M,J / NTSC-4.43 /
PAL-B,D,G,H,I,N / PAL-M / PAL-Nc / PAL-60 / SECAM 及び、白黒信号のどれに当てはまるのかをホスト
側は判断する事が出来ます。ただし、NTSC-M と NTSC-J の判別及び、PAL-B,D,G,H,I,N の判別は行いま
せん。また、YPbPr 信号及び RGB 信号入力時には、525Line/ 625Line のみホスト側は判断することが出
来ます。
MS0973-J-03
42
2009/05
[AK8854VQ]
<入力映像信号自動判定制限機能>
AK8854 は、自動認識機能に対し、自動認識を行う際の候補となる信号を制限することが出来ます。
○NDMODE Register : 自動認識を行う際の候補となる信号を制限する為のレジスタです。
Sub-address 0x06_[7:0]
Bit
Register Name
R/W Definition
bit 0
NDPALM
No Detect PAL-M bit
R/W
[0] : PAL-M を自動認識の候補とします。
[1] : PAL-M を自動認識の候補としません。
bit 1
NDPALNC
No Detect PAL-Nc bit
R/W
[0] : PAL-Nc を自動認識の候補とします。
[1] : PAL-Nc を自動認識の候補としません。
bit 2
NDSECAM
No Detect SECAM bit
R/W
[0] : SECAM を自動認識の候補とします。
[1] : SECAM を自動認識の候補としません。
bit 3
Reserved
Reserved
R/W
Reserved
bit 4
NDNTSC443
No Detect NTSC-4.43 bit
R/W
[0] : NTSC-4.43 を自動認識の候補とします。
[1] : NTSC-4.43 を自動認識の候補としません。
bit 5
NDPAL60
No Detect PAL-60 bit
R/W
[0] : PAL-60 を自動認識の候補とします。
[1] : PAL-60 を自動認識の候補としません。
bit 6
ND525L
No Detect 525Line bit
R/W
[0] : 525Line 系を自動認識の候補とします。
[1] : 525Line 系を自動認識の候補としません。
bit 7
ND625L
No Detect 625Line bit
R/W
[0] : 625Line 系を自動認識の候補とします。
[1] : 625Line 系を自動認識の候補としません。
YPbPr 信号及び RGB 信号入力時は、ND525L、ND625L のみが有効です。
上記レジスタの設定を行うには、以下の制約があります。
[1] NDNTSC443(bit 4)と、NDPAL60(bit 5)の両方共に[1](High)に設定する事は禁止します。
[2] ND525L(bit 6)と、ND625L(bit 7)の両方共に[1](High) に設定する事は禁止します。
[3] 候補となる信号を制限する場合、以下のように、あらかじめ自動認識モード OFF の状態で、
制限しない信号の状態へ設定し、その後上記レジスタの設定を行い、自動認識モード ON として下さい。
自動認識モード OFF
Input Video Standard Register にて、制限しない信号状態へ設定する
NDMODE Register の設定
自動認識モード ON
MS0973-J-03
43
2009/05
[AK8854VQ]
<出力データフォーマット>
AK8854 では、出力コード及び、出力されるデータの垂直ブランキング期間に対し、下記の設定が行えます。
○VBIL[2:0]-bit : 垂直ブランキング期間の長さを設定します。
Sub-address 0x05_[2:0]
VBIL[2:0]-bit
525/625 ライン系
垂直ブランキング期間
525
Line1~Line20 及び Line263.5~Line283.5
[001]
625
Line623.5~Line23 及び Line311~Line336.5
525
Line1~Line21 及び Line263.5~Line284.5
[010]
625
Line623.5~Line24 及び Line311~Line337.5
525
Line1~Line22 及び Line263.5~Line285.5
[011]
625
Line623.5~Line25 及び Line311~Line338.5
525
Line1~Line19 及び Line263.5~Line282.5
[000]
625
Line623.5~Line22 及び Line311~Line335.5
525
Line1~Line16 及び Line263.5~Line279.5
[101]
625
Line623.5~Line19 及び Line311~Line332.5
525
Line1~Line17 及び Line263.5~Line280.5
[110]
625
Line623.5~Line20 及び Line311~Line333.5
525
Line1~Line18 及び Line263.5~Line281.5
[111]
625
Line623.5~Line21 及び Line311~Line334.5
[100]
Reserved
Reserved
上記は、525 ライン系 : Line1~Line19 及び Line263.5~Line282.5
625 ライン系 : Line623.5~Line22 及び Line311~Line335.5
を初期値として、初期値との差異を設定します。
備考
+1Line
+2Lines
+3Lines
初期値
-3Lines
-2Lines
-1Line
○601LIMIT-bit : 出力データコードの Min / Max を設定します。
Sub-address 0x05_[3]
601LIMIT-bit
出力コード Min~Max
備考
Y: 1~254
[0]
初期値
Cb, Cr: 1~254
Y: 16~235
[1]
Cb, Cr: 16~240
AK8854 は ITU-R BT.601 規格準拠の形式(Y:Cb:Cr=4:2:2)にてデコードデータを出力します。
内部での演算はすべて Min=1,Max=254 で演算されています。
601LIMIT-bit を[1]にする事により、1~15,236~254 のコードはそれぞれ 16,235 にクリッピングされます。
○TRSVSEL-bit : ITU-R BT.656 規格準拠の、EAV/SAV コード内の V-bit の扱いを設定します。
Sub-address 0x05_[4]
525 ライン系
625 ライン系
TRSVSEL-bit
V-bit=0
V-bit=1
V-bit=0
V-bit=1
[0]
Line10~Line263
Line1~Line9
ITU-R BT 656-3 準拠 Line273~Line525 Line264~Line272
Line1~Line22
Line23~Line310
[1]
Line311~Line335
Line336~Line623
Line20~Line263
Line1~Line19
Line624~Line625
ITU-R BT 656-4 準拠
Line283~Line525 Line264~Line282
SMPTE125M 準拠
これらは VBIL[2:0]-bit には影響されません。
MS0973-J-03
44
2009/05
[AK8854VQ]
○SLLVL-bit : スライスレベルを設定します。
Sub-address 0x05_[5]
SLLVL-bit
スライスするレベル
[0]
25IRE
[1]
50IRE
AK8854 は CVBS 及び S-Video 信号デコード時に、内部の YCbCr 変換後の VBI のデータをスライスする
機能を持っています。
スライス結果は ITU-R BT.601 規格準拠のデジタルデータとして出力されます。
VBI は、VBIL[2:0]-bit にて設定される区間です。VBI スライス機能は輝度処理パスで行いますので、
スライス機能が有効なラインの 601 出力コードの Cb/Cr の値は、対応する輝度信号と同じレベルにて
出力されます。また、スライスレベル・出力コードはレジスタにて設定されます。
出力コードの値は、Hi/Low Slice Data Set Register にて設定されます。
(Sub-address 0x18_[7:0] 及び、Sub-address 0x19_[7:0])
Hi Slice Data Set Register* : スライスされて 2 値化したデータの、High の値を設定します。
初期値は、0xEB(235)です。
Low Slice Data Set Register* : スライスされて 2 値化したデータの、Low の値を設定します。
初期値は、0x10(16)です。
*0x00 及び 0xFF を設定する場合は、601 の特殊コードに相当しますのでご注意ください。
○VBIDEC[1:0]-bit : VBI 区間のデコードデータを設定します。
Sub-address 0x05_[7:6]
VBIDEC[1:0]-bit
デコードデータ内容
備考
Y = 0x10
[00]
黒コード出力
Cb/Cr = 0x80
Y =入力信号を 601 レベルへ変換したもの
[01]
白黒モード動作
Cb/Cr = 0x80
Y/Cb/Cr = スライスレベルに応じた値
[10]
スライス結果を出力
(Hi/Low Slice Data Set Register にて設定した値)
[11]
Reserved
Reserved
*ただし、Line1 ~ Line9 , Line263.5 ~ Line272.5……… (525Line 系)
Line623.5 ~ Line6.5 , Line311 ~ Line318 ……(625Line 系)
の区間には、VBIDEC[1:0]の設定は反映されません。常に黒コード出力です。
MS0973-J-03
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2009/05
[AK8854VQ]
* (mV)
NTSC/PAL
601 Code
714/700
235
100% White
357/350
127
SLLVL=[1]にて設定された
場合の閾値 50IRE
180/175
63
SLLVL=[0]にて設定された
場合の閾値 25IRE
L
`````
L
Cb/Y
````
``````
L
L
Cr/Y
H
H
Cb/Y
````
``````
H
H
Cr/Y
L
L: Low Slice Data Set Register
にて設定された値
H: High Slice Data Set Register
にて設定された値
```````
*閾値(mV)は目安の電圧です。
上記の図は変化点は Cb/Y の組み合わせとしていますが、これは一例であり、Cr/Y の組み合わせで
変化することもあります。
なお、YPbPr 及び RGB 信号デコード時は、VBIDEC[1:0]=[00](黒コード出力)としてください。
MS0973-J-03
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2009/05
[AK8854VQ]
<出力ピン状態>
通常動作状態の時、Output Control Register にて、DATA[7:0] , VD_F , DVALID_F , NSIG , HD の
それぞれのピンからの出力を Low に固定する事が出来ます。
(*但し、上記レジスタ設定に関わらず、OE , PDN , RSTN ピンによる出力制御が優先します。)
<VLOCK 機構>
AK8854 は入力信号のフレーム構造に対して内部動作を同期させます。例えば、入力信号のフレーム構造が
524 ラインで生成されている場合、内部動作は 1 フレームの構造を 524 ラインで動作するようにします。
この機構を VLOCK 機構と呼びます。1 フレームが 525 ラインで構成される入力信号が、524 ラインで
構成される入力信号に切り替わったような場合、切り替わった入力信号に追従するような動作を行います。
このような場合、引き込み過程で VLOCK 機構が UnLock 状態になります。この UnLock 状態はステータス
レジスタの[VLOCK-bit]で確認することが可能です。
なお、チャンネル切り替えなどで入力信号が切り替わった場合、VLOCK 機構がロックするまで約 4 フレー
ムの時間がかかります。
<出力データタイミング>
AK8854 は、デコードするデータの出力タイミングの調整が出来ます。
○YCDELAY[2:0]-bit : YC タイミングの微調整をする為のコントロールビットです。
Sub-address 0x08_[2:0]
YCDELAY[2:0]-bit
処理内容
備考
[001]
Y は C に対して 1sample 早まります。
約 74nsec 早まる
[010]
Y は C に対して 2sample 早まります。
約 148nsec 早まる
[011]
Y は C に対して 3sample 早まります。
約 222nsec 早まる
[000]
Y/C に遅延はありません。
初期値
[101]
Y は C に対して 3sample 遅延します。
約 222nsec 遅延
[110]
Y は C に対して 2sample 遅延します。
約 148nsec 遅延
[111]
Y は C に対して 1sample 遅延します。
約 74nsec 遅延
[100]
Reserved
*2 の補数で設定します。
また、C に対しての sample なので、1sample が約 74nsec の幅となります。
YCDELAY[2:0] = [000]
Cb0 Y0
Cr0
Y1
Cb1 Y2
Cr1
Y3
Cb2 Y4
Cr2
Y5
Y/C default
YCDELAY[2:0] = [111]
Cb0 Y857 Cr0
Y0
Cb1 Y1
Cr1
Y2
Cb2 Y3
Cr2
Y4
1sample delay
YCDELAY[2:0] = [001]
Cb0 Y1
Y2
Cb1 Y3
Cr1
Y4
Cb2 Y5
Cr2
Y6
1sample adv.
Cr0
DTCLK
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2009/05
[AK8854VQ]
○ACTSTA[2:0]-bit : アクティブビデオのスタート位置の調整が出来ます。
Sub-address 0x08_[6:4]
ACTSTA[2:0]-bit
処理内容
525 Line
Active video は、124sample 目から開始
[001]
625 Line
Active video は、134sample 目から開始
525 Line
Active video は、125sample 目から開始
[010]
625 Line
Active video は、135sample 目から開始
525 Line
Active video は、126sample 目から開始
[011]
625 Line
Active video は、136sample 目から開始
525 Line
Active video は、123sample 目から開始
[000]
625 Line
Active video は、133sample 目から開始
525 Line
Active video は、120sample 目から開始
[101]
625 Line
Active video は、130sample 目から開始
525 Line
Active video は、121sample 目から開始
[110]
625 Line
Active video は、131sample 目から開始
525 Line
Active video は、122sample 目から開始
[111]
625 Line
Active video は、132sample 目から開始
[100]
Reserved
備考
約 74nsec 遅れる
約 148nsec 遅れる
約 222nsec 遅れる
初期値(通常位置)
約 222nsec 早まる
約 148nsec 早まる
約 74nsec 早まる
Reserved
初期値でのスタート位置は次図のとおりです。(ITU-R BT.601 規格準拠)
OH
OH
122sample(525Line)
Active video start
132sample(625Line)
Active video start
<Auto Gain Control _ AGC>
AK8854 は、AGC 機能を持っています。
入力信号の同期信号の大きさ(シンクチップレベルとペデスタルレベルの差異)を測定し、
同期信号レベルが 286mV / 300mV になるように PGA の値を制御します。
AGC 機能を使う事により、入力信号を適正な大きさに増幅して AD コンバーターに入力できます。
また、AK8854 の AGC 機能は、適応型 AGC 機能であり、シンク AGC 機能に加えてピーク AGC 機能も
持っています。同期信号のレベルが適正であり、映像区間の信号のみが大きいような入力信号の場合、
ピーク AGC 機能が有効です。
コンポジット信号及び S-Video 信号入力時の同期信号の深さは、下記の通りです。
NTSC-M,J , NTSC-4.43 , PAL-M…………………………..286mV
PAL-B,D,G,H,I,N , PAL-Nc , PAL-60 , SECAM…………. 300mV
また、YPbPr 信号及び RGB 信号入力時は、CSSL にて設定されたシンクレベルに応じて、AGC 機能が
働きます。ただし、その際に測定される同期信号は、Y 信号及び G 信号です。その為、入力される Pb, Pr
信号及び B, R 信号は、Y 信号及び G 信号の同期信号レベルに応じてゲイン調整が行われます*。
なお、H/VSYNC 及び CSYNC にて同期処理を行う RGB 信号をデコードする場合は、AGC 機能は設定禁止
で
す。常に Disable としてください。
*Pb, Pr 信号に同期信号が重畳されていても、Pb, Pr 信号の同期信号深さは判定されません。
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2009/05
[AK8854VQ]
○AGCT[1:0]-bit : AGC の制御時定数を設定します。
Sub-address 0x0A_[1:0]
AGCT[1:0]-bit
制御時定数
備考
[00]
Disable
AGC 機能は OFF です。PGA レジスタが有効になります。
[01]
Fast
T= 1Field
[10]
Middle
T= 7Fields
[11]
Slow
T= 29Fields
T は時定数です。
AGC が Disable 及び無効の場合のみ、PGA レジスタのマニュアル設定が可能です。
H/VSYNC 及び CSYNC にて同期処理を行う RGB 信号をデコードする場合は、AGC 機能は設定禁止で
す。常に Disable としてください。
○AGCC-bit : AGC の不感帯を設定します。
Sub-address 0x0A_[3:2]
AGCC[1:0]-bit
不感帯
[00]
±2LSB
[01]
±3LSB
[10]
±4LSB
[11]
不感帯はありません
備考
○AGCFRZ-bit : AGC 機能をフリーズします。
Sub-address 0x0A_[4]
AGCFRZ-bit
AGC フリーズ機能選択
備考
[0]
フリーズしない
[1]
フリーズする
フリーズした場合、フリーズした際のゲイン設定値が保持されます。
その際、レジスタ PGA1,2 Control Register の値を読み取る事により、ゲイン設定値を読み取る事が
出来ます。
○AGCTL-bit : ピーク AGC 機能とシンク AGC 機能の遷移速度を設定します。
Sub-address 0x0B_[0]
AGCTL-bit
AGC 遷移条件
備考
[0]
Quick
[1]
Slow
<Auto Color Control _ ACC>
AK8854 は、ACC 機能を持っています。
入力信号のカラーバーストの大きさを測定し、カラーバーストレベルを基準に色信号レベルを
適正レベルに設定します。
ただし、SECAM、YPbPr 信号及び RGB 信号入力時には設定は無効です。
適正レベルは、286mV / 300mV です。
また、AGC 機能と同様に、制御時定数の設定及び、フリーズ機能の設定が出来ます。
NTSC-M,J , NTSC-4.43 , PAL-M…………………………..286mV
PAL-B,D,G,H,I,N , PAL-Nc , PAL-60…………. 300mV
○ACCT[1:0]-bit : ACC の制御時定数を設定します。
Sub-address 0x0A_[6:5]
ACCT[1:0]-bit
制御時定数
備考
[00]
Disable
ACC 機能は OFF です。
[01]
Fast
T= 2Fields
[10]
Middle
T= 8Fields
[11]
Slow
T= 30Fields
MS0973-J-03
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2009/05
[AK8854VQ]
○ACCFRZ-bit : ACC 機能をフリーズします。
Sub-address 0x0A_[7]
ACCFRZ-bit
ACC フリーズ機能選択
[0]
フリーズしない
[1]
フリーズする
備考
ACC 機能は、彩度(Satulation)調整機能とは独立に動作します。よって、ACC が Enable の場合は、
ACC で適正レベルに調整された信号に対して、彩度調整機能が働きます。
<Y/C 分離>
AK8854 では、コンポジット信号入力時、適応型 2 次元 Y/C 分離を行います。
相関検出器が、縦横斜めのサンプルから最も相関のある方向を選択し、最適な Y/C 分離を選択します。
ただし、NTSC-4.43 , PAL-60 , SECAM 入力時には、設定によらず、1 次元 Y/C 分離のみとなります。
○YCSEP[1:0]-bit : Y/C 分離方式を設定します。
Sub-address 0x0C_[1:0]
YCSEP[1:0]-bit
YC 分離方式
備考
[00]
適応型 Y/C 分離
[01]
1 次元 Y/C 分離
1 次元(BPF)Y/C 分離
(NTSC-M,J , PAL-M) : 3Line2 次元 Y/C 分離
[10]
2 次元 Y/C 分離
(PAL-B,D,G,H,I,N,Nc) : 5Line2 次元 Y/C 分離
[11]
Reserved
* NTSC-4.43 , PAL-60 , SECAM 入力時には、設定によらず、1 次元 Y/C 分離のみ
(*1)
<C フィルター>
AK8854 は、コンポジット信号入力時、YC 分離後の C フィルタの帯域をレジスタにて切り替えることが
できます。
○C358FIL[1:0] : サブキャリア周波数が 3.58MHz 系の信号に対する C フィルタの帯域を設定します。
Sub-address 0x0B_[2:1]
C358FIL[1:0] -bit
C フィルタの帯域設定
備考
[00]
Narrow
[01]
Medium
NTSC-M,J , PAL-M , PAL-Nc
[10]
Wide
[11]
Reserved
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[AK8854VQ]
○C443FIL[1:0] : サブキャリア周波数が 4.43MHz 系の信号に対する C フィルタの帯域を設定します。
Sub-address 0x0B_[4:3]
C443FIL[1:0] -bit
C フィルタの帯域設定
備考
[00]
Narrow
[01]
Medium
PAL-B,D,G,H,I,N , NTSC-4.43 , PAL-60
[10]
Wide
[11]
Reserved
*SECAM に対しては、帯域を選択することはできません。
<U/ V フィルター>
AK8854 は、コンポジット信号及び S-Video 信号入力時、
C 信号復調後の Low Pass Filter を切り替ることにより、U/ V 信号の帯域を変えることが可能です。
また、コンポーネント信号及び RGB 信号入力時、U/ V 信号の帯域を Low Pass Filter にて
変更することが可能です。
○UVFILSEL[1:0]-bit : U/ V フィルターの特性を切り替えます。
[コンポジット信号及び S-Video 信号入力の場合]
Sub-address 0x0C_[3:2]
UVFILSEL[1:0]–bit
U/V フィルタの帯域設定
備考
[X0]
Wide 1
[X1]
Narrow 1
MS0973-J-03
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2009/05
[AK8854VQ]
[YPbPr 信号及び、RGB 信号入力の場合]
Sub-address 0x0C_[3:2]
UVFILSEL -bit
U/V フィルタの帯域設定
[00]
Middle 1
[01]
Middle 2
[10]
Wide 2
[11]
Narrow 2
帯域の広さ
Narrow 2 < Middle 1 < Middle 2 < Wide 2
<ピクセル補間器>
AK8854 は、垂直方向のピクセル位置を揃えるために、デジタルピクセル補間器を持っています。
これにより、フレームロッククロックモード及び固定クロックモード動作時でも、
縦方向を揃える事が出来ますす。
このピクセル補間器は、レジスタにてピクセル補間機能の ON/OFF を設定出来ます。
また、レジスタにて AUTO 設定にすると、クロックモードの状態によって、以下のように ON/OFF します。
ラインロッククロックモード
OFF
フレームロッククロックモード
ON
固定クロックモード
ON
○INTPOL[1:0]-bit : ピクセル補間器の動作を設定します。
Sub-address 0x0C_[5:4]
INTPOL[1:0]-bit
ピクセル補間器の動作
備考
[00]
Auto
クロックモードによって切り替わります。
[01]
ON
[10]
OFF
[11]
Reserved
MS0973-J-03
52
2009/05
[AK8854VQ]
<クロック生成>
AK8854 は、次の 3 種類のクロックモードで動作します。
1.ラインロッククロックモード
入力信号に同期したクロックを PLL にて生成します。PLL へのフィードバックは
水平同期信号のタイミングで行います。
このようにして生成されるクロックをラインロッククロックと呼びます。
ただし、ラインロッククロックモードに設定した場合でも、
信号が無入力の場合は、固定クロックモードとなります。
2.フレームロッククロックモード
入力信号に同期したクロックを PLL にて生成します。PLL へのフィードバックは
垂直同期信号のタイミングで行います。
このようにして生成されるクロックをフレームロッククロックと呼びます。
ただし、フレームロッククロックモードに設定した場合でも、
信号が無入力の場合は、固定クロックモードとなります。
3.固定クロックモード
PLL 制御のかからないクロックで動作するモードです。
無信号時及び、レジスタにて設定した場合にのみこのモードで動作します。
固定クロックモード時に取り込むデータは、
SAV(Start Active Video)基準で取り込んでください。(EAV 基準では取り込めません)
このモードの場合、1 ラインのピクセル数は保証しませんが、SAV から EAV の期間のピクセル数は
保証します。
また、AK8854 は上記のモードを自動遷移して、最適なクロックモードを選択する機能があります。
このとき、信号が無入力の場合は、固定クロックモードになります。
ラインロッククロックモードまたはフレームロッククロックモードでは
入力信号に同期したクロックで動作するため、ITU-R BT.656 規格準拠の出力となります。
(但し、入力信号の品位によっては、ITU-R BT.656 規格準拠の出力ができない場合もあります。)
また、固定クロックモードでは、入力データとの同期を取っていない為、ITU-R BT.656 規格準拠の
サンプル数を満たしません。
○CLKMODE[1:0]-bit : クロック生成モードを選択します。
Sub-address 0x0C_[7:6]
CLKMODE[1:0]-bit
モード選択
[00]
自動遷移モード
[01]
ラインロッククロックモード
[10]
フレームロッククロックモード
[11]
固定クロックモード
備考
<位相補正機能>
AK8854 は、コンポジット信号及び S-Video 信号の PAL-B,D,G,H,I,N,Nc,60,M のデコード時に、
ライン毎の位相誤差を補正する機能です。この機能が ON の場合、ラインごとに色の平均化処理を
行います。また、適応型位相補正モードでは、ライン間の相関検出を行い、相関があるサンプルに
色の平均化処理を行います。
NTSC-M,J の場合にも、ライン間の色の平均化処理を行います。SECAM では行いません。
MS0973-J-03
53
2009/05
[AK8854VQ]
○DPAL[1:0]-bit : 位相補正機能の設定を行います。
Sub-address 0x0D_[1:0]
DPAL[1:0]-bit
位相補正機能設定
備考
[00]
適応型位相補正モード
[01]
位相補正機能 ON
[10]
位相補正機能 OFF
※
[11]
Reserved
※YPbPr 及び、RGB 信号をデコードする場合は、常に DPAL[1:0]=[10]としてください。
<無信号判定時出力信号>
無信号時(無信号判定を示すコントロールビットの NOSIG-bit が[1])に出力される信号は、黒レベル、
青レベル(ブルーバック)、入力状態そのまま(砂嵐)のいずれかとなります(レジスタ設定にて切り替え)。
○NSIGMD-bit : 無信号判定時の出力信号を設定します。
Sub-address 0x0D_[3:2]
NSIGMD [1:0]-bit
出力信号設定
[00]
黒レベル出力
[01]
青レベル出力
[10]
入力状態(砂嵐)を出力
[11]
Reserved
備考
また、AK8854 が NSIG 判定に用いる信号は、下表のようになります。
入力信号
CVBS
S-Video
YPbPr
Sync On Green
RGB CSYNC
H/VSYNC
MS0973-J-03
判定に用いる信号
CVBS
Y のみ
Y のみ
G のみ
CSYNC
HSYNC
備考
C は判定に用いません。
C は判定に用いません。
B,R は判定に用いません。
G,B,R は判定に用いません。
G,B,R 及び VSYNC は判定に用いません。
54
2009/05
[AK8854VQ]
<出力インターフェイス>
[1] 656 インターフェース
1. [ラインロッククロックモード及び、フレームロッククロックモード時]
AK8854 のデコードデータは ITU-R BT.656 規格準拠で出力されます。
ITU-R BT.656 規格準拠のデータは、以下の通りです。
○1 ライン当たりのサンプル数 : 858 サンプル(525 系) / 864 サンプル(625 系)
○1 フレーム当たりのライン数 : 525 本 / 625 本
ただし、入力信号の品位が悪い場合には、上記出力を満足できない場合があります。
AK8854 には、入力信号の揺らぎを吸収する為のバッファを出力段に設けていますが、入力信号の
揺らぎが非常に大きい場合には、PLL の追従が出来なくなり、ITU-R BT.656 規格を
満足できなくなる為です。
AK8854 は、ITU-R BT.656 規格準拠の信号を出力できない場合(信号品位が悪い場合)に備えて、
レジスタにて次のような設定をする事ができます。
(a). ラインドロップ・ラインリピート
ITU-R BT.656 を満たせない場合に、ラインドロップまたはラインリピート処理を行います。
すなわち、1 フレームあたりのライン数が 525/625 本でない状況が起こる可能性があります。
(ラインドロップ時は 524/624 本。ラインリピート時は 626/626 本。)
ラインドロップ、ラインリピートはフレームの任意のラインで起こります。
(b). ピクセルドロップ・ピクセルリピート*
フィールドまたはフレームの最後のラインで、ピクセルドロップまたはピクセルリピート処理を行います。
すなわち、最後のラインのサンプル数が 858/864 サンプルでない状況が起こる可能性があります。
レジスタ設定により、処理単位をフィールドとするか、フレームとするかの切り替えができます。
*上記の(b)の設定の場合でも、出力段のバッファが破綻した場合には、その時点で、
ラインドロップ・ラインリピート処理を行います。
○ERRHND-bit : ITU-R BT.656 規格準拠でない信号に対する設定を行います。
Sub-address 0x0D_[5:4]
ERRHND-bit
出力設定
備考
[00]
Line Drop / Line Repeat
Default
[01]
Pixel Drop / Pixel Repeat by Field
[10]
Pixel Drop / Pixel Repeat by Frame
[11]
Reserved
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2009/05
[AK8854VQ]
2. [固定クロックモード時]
固定クロックモードは、入力クロック(24.576MHz)から内部生成される 27MHz のクロックで
動作するモードです。
入力信号と同期していない為、ITU-R BT.656 規格を満たしません。
データは、SAV 基準で出力されます。
下図の通り、SAV から EAV の 720Pixel は保証しますが、EAV から SAV までのサンプル数は、
保証できません。(例として、コンポジット信号での図を記載しています。)
SAV
EAV
720 pixels
858 / 864 ( NTSC / PAL ) pixels ± α
[2] DVALID 信号、タイミング信号によるインターフェース
AK8854 は、ITU-R BT.656 インターフェースを持たないような機器との接続に備えて、
アクティブ映像(Active Video)領域を示す、DVALID 信号を出力します。
DVALID 信号は、アクティブ映像領域で Low となります。
Active ビデオ期間を示す DVALID 信号は下記のタイミングで出力されます。
固定クロックモードの時、内部動作クロックは入力信号と同期していませんが、水平同期信号から
アクティブ映像区間までの 122 / 132 (NTSC / PAL)Pixel は保証します。
(例として、コンポジット信号での図を記載しています。)
122/132 Pixels
Video Signal
HD
DVALID
CLK27MOUT
D[7:0]
Cb0
Y0
Cr0
Y1
Cb1
Y2
Cr1
Y3
‘’’’
Y718 Cr359 Y719
Active Video スタート位置
MS0973-J-03
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2009/05
[AK8854VQ]
<タイミング信号出力>
AK8854 は、HD ピン、VD_F ピン、DVALID_F ピンより、以下のタイミング信号を出力します。
VD_F
525-Line 系
15.734kHz 間隔で 4.7[usec]の
期間 Low になります。
Line4~Line6 及び
VD
Line266.5~Line269.5 で
Low になります。
DVALID_F
FIELD
タイミング信号出力ピン名
HD
ODD-Field : Low
DVALID
,
625-Line 系
15.625kHz 間隔で 4.7[usec]の
期間 Low になります。
Line1~Line3.5 及び
Line313.5~Line315 で
Low になります。
EVEN-Field : High
Active-Low
VD_F, DVALID_F ピンからの出力は、レジスタにて選択可能です。
○VD_FSEL-bit : VD/FIELD 信号の切り替えを設定します。
Sub-address 0x07_[5]
VD_FSEL-bit
VD_F ピン出力設定
[0]
VD 信号出力
[1]
Field 信号出力
○DVALID_FSEL-bit : DVALID/FIELD 信号の切り替えを設定します。
Sub-address 0x07_[6]
DVALID_FSEL-bit
DVALID_F ピン出力設定
[0]
DVALID 信号出力
[1]
Field 信号出力
525Line 系 入力時出力タイミング
(例として、コンポジット信号入力での図を記載しています。)
CVBS
HD
523
524
525
1
2
3
4
5
6
7
8
9
10
11
VD
FIELD
ODD
EVEN
CVBS
261
HD
262
263
264
265
266
267
268
269
270
271
272
274
273
VD
ODD
FIELD
EVEN
625Line 系 入力時出力タイミング
(例として、コンポジット信号入力での図を記載しています。)
CVBS
HD
620
621
622
623
624
625
1
2
3
4
5
6
7
8
VD
FIELD
CVBS
HD
VD
FIELD
ODD
EVEN
308
309
310
ODD
311
312
313
314
315
316
317
318
319
320
321
EVEN
また、Output Control Register , Control 0 Register を設定する事により、
DTCLK ピン , HD ピン , VD_F ピン , DVALID_F ピンからの出力信号の極性を反転する事も出来ます。
MS0973-J-03
57
2009/05
[AK8854VQ]
<自動 Setup 処理>
AK8854 は、コンポジット信号及び S-Video 信号入力時、自動認識モードにて認識された信号の属性によっ
て、自動的に Setup 処理を行う事が出来ます。
YPbPr 信号及び RGB 信号入力時には、自動 Setup 処理は行われません。
○STUPATOFF-bit : 自動 Setup 処理の設定をします。(Sub-address 0x0D_[6])
Setup 処理とは、デコードする信号に対して以下の処理を行うことを言います。
輝度信号: Y=(Y-7.5)/0.925
色信号: U=U/0.925 , V=V/0.925
自動 Setup 処理は下表の通りです。(条件 : AK8854 は自動認識モード)
認識された信号
NTSC-M,J
PAL-B,D,G,H,I,N
PAL-Nc , 60
SECAM
レジスタ設定
STUPATOFF-bit
Setup-bit
[自動 Setup 処理]
認識された信号に
対する Setup 処理の有無
[0]
セットアップ処理無し
[1]
セットアップ処理無し
[0]
セットアップ処理有り
[1]
セットアップ処理有り
[0]
セットアップ処理有り
[1]
セットアップ処理無し
[0]
セットアップ処理有り
[1]
セットアップ処理有り
[0]
[1]
[0]
PAL-M
NTSC-4.43
[1]
自動認識モードでは、入力信号の属性を判断し上記の処理を行うので、入力信号の Setup の有無を
判断しているわけではありません。
MS0973-J-03
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2009/05
[AK8854VQ]
<PGA (Programable Gain Amp)>
AK8854 の入力段には PGA が内蔵されています。
PGA は-6~6dB までレジスタ設定により可変します。ゲインステップは約 0.1dB/Step です。
○PGA[7:0]-bit : PGA の値を設定します。(Sub-address 0x0E_[6:0]及び 0x0F_[6:0])
このレジスタにて、AGC が設定している値を読むことが出来ます。
AGC 機能が Enable の場合、PGA[7:0]-bit の設定値は無効となります。
つまり、AGC 機能が Disable の場合に限り、PGA のマニュアル設定が可能です。
ただし、H/VSYNC 及び CSYNC にて同期処理を行う RGB 信号入力時の場合は、AGC 機能が無効の為、
PGA 設定は常に有効です。
PGA1 は、CVBS, Y, G 信号処理用です。
PGA2 は、C, Pb Pr, B, R 信号処理用です。
AK8854 へのアナログビデオ信号入力は、抵抗分割にて約 39%(-8.19dB)のレベルに減衰した状態で
入力してください。
<同期分離、同期検出、黒レベル調整>
AK8854 は CVBS, Y, Sync on Green 信号入力時、デジタル化された入力信号から、同期信号検出及び
分離を行います。
検出された同期信号はデコード処理を行う基準タイミングになり、分離された同期信号を元に位相誤差信号
を算出し、サンプリングクロックを制御します。
また CVBS, Y 信号入力時、同期分離ブロックでは、輝度信号の黒レベルの調整を行うことが可能です。
黒レベルの微調整は、10bit 帯域(ITU-R BT.601 変換前)で-8~+7LSB の加減算を行うことができます。
1LSB 当たり、出力コードは約 0.4LSB 変化することになります。
○BKLVL[3:0]-bit : 黒レベルの微調整を行います。
Sub-address 0x10_[3:0]
BKLVL[3:0]-bit
加減算
601 レベルでの変位量
[0001]
黒レベルに 1 を加えます。
約 0.4LSB プラスされます。
[0010]
黒レベルに 2 を加えます。
約 0.8LSB プラスされます。
[0011]
黒レベルに 3 を加えます。
約 1.2LSB プラスされます。
[0100]
黒レベルに 4 を加えます。
約 1.6LSB プラスされます。
[0101]
黒レベルに 5 を加えます。
約 2.0LSB プラスされます。
[0110]
黒レベルに 6 を加えます。
約 2.4LSB プラスされます。
[0111]
黒レベルに 7 を加えます。
約 2.8LSB プラスされます。
[0000]
無調整です。
[1000]
黒レベルから 8 を引きます。
約 3.2LSB マイナスされます。
[1001]
黒レベルから 7 を引きます。
約 2.8LSB マイナスされます。
[1010]
黒レベルから 6 を引きます。
約 2.4LSB マイナスされます。
[1011]
黒レベルから 5 を引きます。
約 2.0LSB マイナスされます。
[1100]
黒レベルから 4 を引きます。
約 1.6LSB マイナスされます。
[1101]
黒レベルから 3 を引きます。
約 1.2LSB マイナスされます。
[1110]
黒レベルから 2 を引きます。
約 0.8LSB マイナスされます。
[1111]
黒レベルから 1 を引きます。
約 0.4LSB マイナスされます。
設定された値が黒レベルに加減算されます。設定は 2 の補数で行います。
黒レベル微調整は垂直ブランキング期間にも有効です。
MS0973-J-03
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2009/05
[AK8854VQ]
<デジタルペデスタルクランプ>
デジタル変換された CVBS, Y 信号及び、Sync on Green 信号は、デジタル信号処理ブロックにて
ペデスタル部をクランプします。内部でのクランプレベルは入力信号の種類(286mV/300mV)によって
異なりますが、出力結果はどちらもペデスタル位置がコード 16(8-Bit, ITU-R BT.601 レベル)となるように
動作します。デジタルペデスタルクランプ機能は、時定数調整及び不感帯設定をすることができます。
○DPCT[1:0]-bit : デジタルペデスタルクランプの時定数を設定します。
Sub-address 0x10_[5:4]
DPCT[1:0]-bit
遷移時定数
備考
[00]
Fast
[01]
Middle
[10]
Slow
[11]
Disable
デジタルペデスタルクランプ OFF
○DPCC[1:0]-bit : デジタルペデスタルクランプの不感帯(Coring Level)を設定します。
Sub-address 0x10_[7:6]
DPCC[1:0]-bit
不感帯レベル
備考
[00]
±1bit
[01]
±2bit
[10]
±3bit
[11]
不感帯はありません。
<カラーキラー>
コンポジット信号及び S-Video 信号入力時、AK8854 は入力信号のカラーバーストレベルからクロマ信号品
位を判断します。レジスタにて信号品位の閾値を設定できます。
クロマ信号レベルがレジスタにて設定した閾値を下まわった場合、AK8854 は入力クロマ信号が
不良であると判断し、カラーキラーを機能させ、白黒モードと同等の処理を行います。
つまり、Cb/Cr データは 0x80 固定となります。
また、色デコード用の PLL のロックが外れた場合に、カラーキラーとする事も出来ます。
○COLKILL-bit: カラーキラーの ON/OFF 設定をします。初期値は ON です。
Sub-address 0x11_[7]
COLKILL-bit
備考
[0]
Enable
[1]
Disable
○CKLVL[3:0]-bit: 閾値の設定をします。初期値は[1000] = -23dB です。
○CKSCM[1:0]-bit: SECAM の際の閾値設定に用います。SECAM の際には、CKLVL[3:0]-bit に加え、
このビットにて上位 2 ビット拡張します。
○CKILSEL: カラーキラーの動作条件を設定します。
Sub-address 0x0D_[7]
CKILSEL-bit
動作条件
備考
[0]
バーストレベルが CKLVL[3:0]-bit にて設定した閾値を下回った時
バーストレベルが CKLVL[3:0]-bit にて設定した閾値を下回った時、
[1]
または、色デコード用 PLL のロックが外れた時
MS0973-J-03
60
2009/05
[AK8854VQ]
<画質調整処理機能>
AK8854 は、コントラスト調整、ブライトネス調整、彩度調整、色相調整、シャープネス調整といった
画質調整機能をもっています。*
初期状態では、画質調整機能は垂直ブランキング期間では無効となっていますが、コントラスト調整及び
ブライトネス調整に関しては、レジスタにて設定する事により、
垂直ブランキング期間でも有効とする事が出来ます。
1. コントラスト調整(Sub-address 0x12_[7:0])
CONT[7:0]-bit: コントラスト調整を行います。初期値は無調整(0x80)です。
コントラスト調整は、Contrast Control Register にて設定された係数を、乗算する処理を行います。
また、レジスタ設定にて乗算式を変更することができます。
CONTSEL=[0]の時。
YOUT = (CONT / 128) x (YIN – 128) + 128
CONTSEL=[1]の時。
YOUT = (CONT / 128) x YIN
YOUT : コントラスト演算結果
YIN : コントラスト演算前
CONT : コントラスト係数(レジスタ設定値)
係数の可変範囲は 0~255 です。演算結果がレンジを越えた場合は、
上限[254]/下限[1]にクリッピング処理が行われます。
(ただし、コントロールビットの 601LIMIT が[1]の場合は、16-235 の範囲の出力となります。)
○CONTSEL-bit : コントラスト調整の傾き点を設定します。
Sub-address 0x11_[6]
CONTSEL -bit
[0]
輝度 128 を中心に調整します。
[1]
輝度 0 を中心に調整します。
備考
2. ブライトネス調整(Sub-address 0x13_[7:0])
BR[7:0]-bit: ブライトネス調整を行います。設定は 2 の補数で行います。初期値は無調整(0x00)です。
ブライトネス調整は、ITU-R BT.601 レベル変換後の 8Bit データ輝度信号に、
レジスタにて設定された係数を加算する処理を行います。(下式参照)
YOUT = YIN+BR
YOUT : ブライトネス演算結果
YIN : ブライトネス演算前
BR : ブライトネス係数(レジスタ設定値)
係数の可変範囲は-127~+127(1step)で、値の設定は 2 の補数で行います。
演算結果がレンジを越えた場合、上限[254]/下限[1]にクリッピング処理が行われます。
(ただし、コントロールビットの 601LIMIT が[1]の場合は、16-235 の範囲の出力となります。)
3. 彩度 (Saturation) 調整
SAT[7:0]-bit : 彩度調整を行います。初期値は無調整(0x80)です。
係数の可変範囲は 0~255/128(1/128steps)です。
また、彩度調整は入力信号に応じて異なります。
[コンポジット信号及び S-Video 信号入力の場合] (Sub-address 0x15_[7:0])
彩度調整は、色信号にレジスタにて設定された係数を乗算する処理を行います。
乗算された結果が U/V 復調されます。
[YPbPr 信号及び RGB 信号入力の場合] (Sub-address 0x15_[7:0]及び Sub-address 0x16_[7:0])
色変換後の U/ V に対し、それぞれ独立して係数を乗算することができます。
その為、U/ V 信号に同じ値を乗算した場合のみ、彩度調整と同一の設定となります。
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2009/05
[AK8854VQ]
4. 色相 (HUE) 調整(Sub-address 0x17_[7:0])
HUE[7:0]-bit: 色相調整を行います。設定は 2 の補数で行います。初期値は無調整(0x00)です。
AK8854 では色相の回転をすることが可能です。
位相の回転可能範囲は、±45°(約 0.35°steps)です。
色相調整は、CVBS 信号及び S-video 信号入力の時のみ有効です。
5. シャープネス調整
シャープネス調整は、輝度信号に対して次図のブロック図が施されます。
ブロック図中のフィルタの特性、並びに不感帯はレジスタにて設定できます。
シャープネスフィルタの選択により、画像をシャープな画質に調整することが出来ます。
処理前輝度信号
SHARP[1:0]-bits
SHCORE[1:0]-bits
Filter
Coring
処理後輝度信号
Delay
○SHARP[1:0]-bit: シャープネスフィルタの特性を選択します。
Sub-address 0x14_[1:0]
SHARP[1:0]-bit
フィルタ特性
備考
[00]
フィルタなし
フィルタをスルーします。
[01]
Min
[10]
Middle
[11]
Max
○SHCORE[1:0]-bit: シャープネスフィルタを用いる際の、不感帯レベルを設定します。
(Sub-address 0x14_[3:2])
SHCORE[1:0]-bit
不感帯レベル
備考
[00]
コアリングなし
[01]
±1LSB
シャープネスフィルタを
通った信号にのみ、設定されます。
[10]
±2LSB
[11]
±3LSB
○VBIIMGCTL-bit: ブライトネス調整機能及び、コントラスト調整機能の VBI 期間での
ON/OFF 設定を行います。
(Sub-address 0x14_[7])
VBIIMGCTL -bit
VBI 期間の画質調整
備考
[0]
無効
[1]
有効
※
※YPbPr 及び RGB 信号をデコードする場合は、常に VBIIMGCTL=[1]としてください。
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2009/05
[AK8854VQ]
<輝度帯域調整機能>
MPEG 圧縮などの場合や、符号化レートを落として圧縮率を高める場合など、圧縮の前処理として
輝度帯域を制限する場合があります。
そのような目的のために輝度帯域制限フィルタを選択することができます。
輝度帯域制限フィルタを使用しない場合、輝度信号はデシメーションフィルタの周波数特性となります。
○LUMFIL[1:0]-bit : 輝度帯域制限フィルタの特性を設定します。
(Sub-address 0x14_[5:4])
LUMFIL [1:0]-bit
フィルタ特性
備考
フィルタなし。
デシメーションフィルタの特性になります。
[00]
-3dB at 6.29MHz
帯域制限はしません。
[01]
Narrow
-3dB at 2.94MHz
[10]
Mid
-3dB at 3.30MHz
[11]
Wide
-3dB at 4.00MHz
輝度信号デシメーションフィルター
輝度帯域制限フィルター
<セピア出力>
AK8854 は、デコード結果をセピア色で出力する事が出来ます。
○SEPIA-bit : デコード結果をセピア色で出力します。
(Sub-address 0x14_[6])
SEPIA –bit
備考
[0]
通常出力
[1]
セピアカラー出力
<VBI Information デコード>
AK8854 は、VBI 期間に重畳される Closed Caption Data , Closed Caption Extended Data ,
VBID(CGMS) , WSS 信号のデコードを行う事が出来ます。
デコードされたデータはそれぞれの格納レジスタに書き込まれます。
レジスタの Request VBI Information Register(R/W)-[3:0]にそれぞれのリクエストビットを立てることに
より、AK8854 は、それぞれのデータのデコード要求があると判断し、データ待ちの状態になります。
その後データを検知し、格納レジスタへデコードを行った後、デコードが終了したことを、
データの有無を示す格納レジスタの Status 2 Register(R)-[3:0]を使って、ホストに通知します。
したがって、ホストはそれぞれの格納レジスタを読み取る事により、格納されている値を知る事が出来ます。
なお、それぞれのデータは下表のラインにその情報が重畳されています。
データの更新については、格納されているレジスタに次の値が書き込まれるまでデータは保持されます。
また、VBID データ(CGMS-A)に関しては CRCC コードはデコードされ、
その演算結果のみがレジスタに反映されます。
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2009/05
[AK8854VQ]
信号
重畳されるライン
備考
Closed Caption
Line21
525-Line 系
Closed Caption Extended Data
Line284
VBID
Line20 / 283
Line20 / 333
WSS
Line23
525-Line 系
525-Line 系
625-Line 系
625-Line 系
それぞれの信号の格納レジスタは、以下の通りです。
格納されるビットに関しては、レジスタ設定概要を参照ください。
Closed Caption 1 Register , Closed Caption 2 Register
WSS 1 Register , WSS 2 Register
Extended Data 1 Register , Extended Data 2 Register
VBID 1 Register , VBID 2 Register
<内部状態通知機能>
○NOSIG-bit: 無信号判定を示します。
NOSIG –bit
[0]
信号が入力されています。
[1]
無信号入力状態です。
Sub-address 0x22_[0]
備考
○VLOCK-bit: VLOCK 機構の状態を判断します。
VLOCK-bit
[0]
同期が取れています。
[1]
同期が取れていません。
Sub-address 0x22_[1]
備考
○COLKILON: カラーキラーの状態を示します(ON/OFF)。
COLKILON –bit
[0]
カラーキラーは動作していません。
[1]
カラーキラーが動作しています。
YPbPr 及び RGB 信号デコード時は、COLKILON は無効です。
○SCLKMODE -bit: クロックモードの状態を示します。
SCLKMODE –bit
クロックモードの状態
[00]
固定クロックモードで動作している。
[01]
ラインロッククロックで動作。
[10]
フレームロッククロックで動作。
[11]
Reserved
Sub-address 0x22_[3]
備考
Sub-address 0x22_[5:4]
備考
○PKWHITE: AGC 機能ブロック通過後の輝度デコード結果が、オーバーフローしている場合に通知します。
Sub-address 0x22_[6]
PKWHITE –bit
備考
[0]
異常なし。
[1]
輝度デコード結果がオーバーフロー
○OVCOL: ACC 機能ブロック通過後の色デコード結果が、、オーバーフローしている場合に通知します。
Sub-address 0x22_[7]
OVCOL –bit
備考
[0]
異常なし。
[1]
色デコード結果がオーバーフロー
YPbPr 及び RGB 信号デコード時は、OVCOL は無効です。
○Status 2-Ragister: ClosedCaption , ExtendedData , VBID , WSS 信号のデコード結果が存在する事を
示します。
MS0973-J-03
64
2009/05
[AK8854VQ]
○REALFLD-bit: AK8854 がデコードしている信号のフィールドを通知します。
Sub-address 0x23_[4]
REALFLD -bit
備考
[0]
Even フィールドをデコード。
[1]
Odd フィールドをデコード。
○AGCSTS-bit: 適応型 AGC の状態を通知します。
Sub-address 0x23_[5]
AGCSTS -bit
備考
[0]
シンク AGC が動作しています。
[1]
ピーク AGC が動作しています。
H/VSYNC 及び CSYNC にて同期処理を行う RGB 信号をデコードする場合は、AGCSTS は無効です。
○Macrovision Status-Register: AK8854 は、CVBS 信号、S-Video 信号、YPbPr 信号入力時、デコードし
たデータにマクロビジョン信号が付加されている場合は、デコードした
Macrovision 信号のタイプを、レジスタにて通知します。
Sub-address 0x24
Bit
Register Name
R/W
bit 0
AGCDET
AGC Process Detect
R
bit 1
CSDET
Color Stripe Detect
R
bit 2
CSTYPE
Color Stripe Type
R
bit 3
~
bit 7
Reserved
Reserved
R
Definition
入力信号に Macrovision AGC プロセスが
あることを示します。
[0] : Macrovision AGC プロセスはありません。
[1] : Macrovision AGC プロセスを
検知しました。
入力信号に Macrovision Color Stripe プロセス
があることを示します。
[0] : Color Stripe プロセスがありません。
[1] : Color Stripe プロセスを検知しました。
入力信号に含まれるカラーストライプの
種類を示します。
[0] : Color Stripe Type2 です。
[1] : Color Stripe Type3 です。
Reserved
RGB 信号デコード時は、マクロビジョン信号の検知は行いません。上記レジスタは無効です。
MS0973-J-03
65
2009/05
[AK8854VQ]
○Input Video Status-Register: 自動判定モード結果通知レジスタです。
Sub-address 0x25
Register
BIT
Name
R/W
bit 0
~
bit 1
ST_VSCF0
~
ST_VSCF1
Status of Video Sub-Carrier
Frequency
R
bit 2
~
bit 3
ST_VCEN0
~
ST_VCEN1
Status of Video Color Encode
R
bit 4
ST_VLF
Status of
Video Line Frequency
R
bit 5
ST_BW
Status of B/W Signal
R
bit 6
UNDEF
Un_define bit
R
bit 7
FIXED
Input Video Standard fixed bit
R
Definition
入力ビデオ信号のサブキャリア周波数を
示します。
[ ST_VSCF1 : ST_VSCF0 ] ( MHz )
[00] : 3.57954545 (NTSC-M,J)
[01] : 3.57561149 (PAL-M)
[10] : 3.58205625 (PAL-Nc)
[11] : 4.43361875 (PAL-B,D,G,H,I,N,60 , NTSC-4.43)
入力信号のカラーエンコード方式を示します。
[ST_VCEN1 : ST_VCEN0]
[00] : NTSC
[01] : PAL
[10] : SECAM
[11] : Reserved
入力ビデオ信号のライン周波数を示します。(*1)
[0] : 525 ライン(NTSC-M,J , NTSC-4.43 , PAL-M,60)
[1] : 625 ライン(PAL-B,D,G,H,I,N,Nc , SECAM)
入力信号が白黒であるかの判断を示します。(*2)
[0] : 白黒ではないと認識しています。
[1] : 白黒信号であると認識しています。
入力信号の判定結果を示します。(*3)
[0] : 入力信号は確定しています。
[1] : 入力信号が確定できていません。
入力信号の判定過程状態を示します。(*4)
[0] : 入力信号は判定中です。
[1] : 入力信号の判定は終了しています。
(*1)YPbPr 信号及び RGB 信号入力の際の 525Lines, 625Lines は ST_VLF で判定できます。
YPbPr 信号及び RGB 信号入力の際の UNDEF ビット及び FIXED ビット動作は、ライン判別のみで
行われます。
(*2)白黒信号の自動判定機能は、カラーキラー設定が ON(COLKILL-bit = [1])の場合に有効です。
ST_BW-bit は、カラーキラーが働いた場合に[1]となります。
また、ユーザが明示的に Sub Adress 0x01 の B/W-bit を設定した場合、
入力信号自動判定機能は 525/625 の判定のみを行います。
その場合は ST_VLF の情報のみを参照してください。
また、YPbPr 信号及び RGB 信号の場合には、白黒判定は行われません。B/W-bit の設定値が示されます。
(*3)入力信号の判定結果を示します。
信号が確定している場合は[0]、信号が確定できていない場合は[1]です。
(*4)入力信号自動判定機能の動作状態を示します。
判定中は[0]、判定が終了している場合は[1]です。
つまり、UNDEF-bit = [1]のとき、FIXED-bit = [0]となっています。
MS0973-J-03
66
2009/05
[AK8854VQ]
以下のレジスタは、デコードされた VBI 情報を格納します。
Closed Caption 1 Register
bit 7
bit 6
bit 5
bit 4
bit 3
CC7
CC6
CC5
CC4
CC3
bit 2
CC2
bit 1
CC1
Sub-address 0x26
bit 0
CC0
Closed Caption 2 Register
bit 7
bit 6
bit 5
CC15
CC14
CC13
bit 4
CC12
bit 3
CC11
bit 2
CC10
bit 1
CC9
Sub-address 0x27
bit 0
CC8
WSS 1 Register
bit 7
bit 6
G2-7
G2-6
bit 5
G2-5
bit 4
G2-4
bit 3
G1-3
bit 2
G1-2
bit 1
G1-1
Sub-address 0x28
bit 0
G1-0
WSS 2 Register
bit 7
bit 6
Reserved Reserved
bit 5
G4-13
bit 4
G4-12
bit 3
G4-11
bit 2
G3-10
bit 1
G3-9
Sub-address 0x29
bit 0
G3-8
Extended Data 1 Register
bit 7
bit 6
bit 5
EXT7
EXT6
EXT5
bit 4
EXT4
bit 3
EXT3
bit 2
EXT2
bit 1
EXT1
Sub-address 0x2A
bit 0
EXT0
Extended Data 2 Register
bit 7
bit 6
bit 5
EXT15
EXT14
EXT13
bit 4
EXT12
bit 3
EXT11
bit 2
EXT10
bit 1
EXT9
Sub-address 0x2B
bit 0
EXT8
VBID 1 Register
bit 7
bit 6
Reserved Reserved
bit 5
VBID1
bit 4
VBID2
bit 3
VBID3
bit 2
VBID4
Sub-address 0x2C
bit 1
bit 0
VBID5
VBID6
VBID 2 Register
bit 7
bit 6
VBID7
VBID8
bit 5
VBID9
bit 4
VBID10
bit 3
VBID11
bit 2
VBID12
Sub-address 0x2D
bit 1
bit 0
VBID13
VBID14
MS0973-J-03
67
2009/05
[AK8854VQ]
8.デバイスコントロールインターフェース
AK8854 は I2C バスコントロールインターフェイスによってコントロールされます。
[ I2C バス SLAVE Address]
I2C スレーブアドレスは SELA ピンの設定により[1000100]または[1000101]のいずれかを
選択することができます。
Slave Address
MSB
1
1
SELA ピン状態
プルダウン[Low]
プルアップ[High]
0
0
0
0
0
0
1
1
0
0
LSB
R/W
R/W
0
1
[ I2C コントロールシーケンス ]
(1) Write シーケンス
1 バイト目に AK8854 のライトモードのスレーブアドレスを受信すると、2 バイト目にサブアドレス、
3 バイト目以降にデータを受信します。Write シーケンスには 1 バイトずつ Write するシーケンスと、
複数バイト連続して Write する Sequential Write operation があります。
(a) 1 バイト Write シーケンス
Slave
Sub
S
w A
Address
Address
18-bit
8-bit
bit
A
Data
A
1bit
8-bit
1bit
Stp
(b) 複数バイト(m-bytes) Write シーケンス (Sequential Write Operation)
Sub
Slave
Data
S
w A
Data(n)
A
A
Address A
Address
(n+1)
(n)
11118-bit
8-bit
8-bit
8-bit
bit
bit
bit
bit
‘’’’’’’
Data
(n+m)
A
8-bit
1bit
(2) Read シーケンス
1 バイト目に AK8854 のリードモードのスレーブアドレスを受信すると、
2 バイト目以降はデータの送信を行います。
Sub
Slave
Slave
Data
S
w A Address A rS
R A Data1 A
2
Address
Address
(n)
8-bit
1
8-bit
1
8-bit
1
8-bit
1
stp
A
Data3
A
8-bit
1
8-bit
1
’‘’’’’‘’’
‘’‘
Data n
!A
8-bit
1
‘’’‘’
stp
上記、それぞれの意味は次の通りです。
S : Start Condition
rS : repeated Start Condition
A : Acknowledge (SDA Low )
!A : Not Acknowledge (SDA High)
stp : Stop Condition
R/W 1 : Read 0 : Write
: マスタデバイスによります。通常はマイコン出力します。
: スレーブデバイスによります。AK8854 が出力するものです。
MS0973-J-03
68
2009/05
[AK8854VQ]
9.レジスタ一覧
Sub
Default R/W 機能
レジスタ名
Address
0x00
Input Channel Select Register
0x00
R/W 入力信号チャンネルの設定。
0x01
AFE Control 1 Register
0x00
R/W アナログフロントエンドの設定。
0x02
AFE Control 2 Register
0x01
R/W アナログフロントエンドの設定。
0x03
Component Setting Control Register 0x00
R/W YPbPr 信号及び RGB 信号の設定。
0x04
Input Video Standard Register
0x00
R/W 入力信号に対する設定。
0x05
Output Format Regsiter
0x00
R/W 出力データのフォーマットの設定。
0x06
NDMODE Register
0x00
R/W 自動認識機能に対し制限をかける。
0x07
Output Control Register
0x00
R/W 出力ピン状態の設定。
0x08
Start and Delay Control Register
0x00
R/W 出力データに対する設定。
0x09
CSYNC Delay Control Register
0x08
R/W 外部同期信号の遅延設定。
0x0A
AGC & ACC Control Register
0x00
R/W AGC と ACC に関する設定。
0x0B
Control 0 Register
0x00
R/W 各種コントロールレジスタ。
0x0C
Control 1 Register
0x00
R/W 各種コントロールレジスタ。
0x0D
Control 2 Register
0x00
R/W 各種コントロールレジスタ。
0x0E
PGA Control 1 Register
0x3E
R/W PGA1 のゲイン設定。
0x0F
PGA Control 2 Register
0x3E
R/W PGA2 のゲイン設定。
0x10
Pedestal Level Control Register
0x00
R/W ペデスタルレベルの調整。
0x11
Color Killer Control Register
0x08
R/W カラーキラーの設定。
0x12
Contrast Control Register
0x80
R/W コントラストの調整。
0x13
Brightness Control Register
0x00
R/W ブライトネスの調整
0x14
Image Control Register
0x00
R/W イメージに関する設定。
0x15
Saturation / U tone Control Register 0x80
R/W サチュレーション(彩度)/色調 U の調整。
0x16
V tone Control Register
0x80
R/W 色調 V の調整。
0x17
HUE Control Register
0x00
R/W HUE(色相)の調整。
0x18
High Slice Data Set Register
0xEB
R/W VBI スライサデータの High 値を設定。
0x19
Low Slice Data Set Register
0x10
R/W VBI スライサデータの Low 値を設定。
0x1A
Request VBI Infomation Register
0x00
R/W VBI 期間のデコード要求設定。
0x1B
Reserved Register
0x00
R/W リザーブレジスタ。
0x1C
Reserved Register
0x00
R/W リザーブレジスタ。
0x1D
Reserved Register
0x00
R/W リザーブレジスタ。
0x1E
Reserved Register
0x00
R/W リザーブレジスタ。
0x1F
Reserved Register
0x00
R/W リザーブレジスタ。
0x20
Reserved Register
0x00
R/W リザーブレジスタ。
0x21
Reserved Register
0x00
R/W リザーブレジスタ。
0x22
Status 1 Register
R
内部状態を示す。
0x23
Status 2 Register
R
内部状態を示す。
0x24
Macrovision Status Register
R
入力マクロビジョン信号を示す。
0x25
Input Video Status Register
R
入力信号自動判定の結果を示す。
0x26
Closed Caption 1 Register
R
Closed Caption データを示す。
0x27
Closed Caption 2 Register
R
Closed Caption データを示す。
0x28
WSS 1 Register
R
WSS データを示す。
0x29
WSS 2 Register
R
WSS データを示す。
0x2A
Extended Data 1 Register
R
Closed Caption Extended データを示す。
0x2B
Extended Data 2 Register
R
Closed Caption Extended データを示す。
0x2C
VBID 1 Register
R
VBID データを示す。
0x2D
VBID 2 Register
R
VBID データを示す。
0x2E
Device and Revision ID Register
R
Device ID 及び Revision 情報を示す。
上記以外のレジスタへの書き込みは禁止です。
リザーブレジスタには、Default 値以外の値を書き込まないでください。
MS0973-J-03
69
2009/05
[AK8854VQ]
10.レジスタ設定概要
Input Channel Select Register (R/W) [Sub Address 0x00]
入力信号チャンネルの選択を行います。
Sub Address 0x00 Default Value: 0x00
bit 7
bit 6
bit 5
AINSEL7
AINSEL6
AINSEL5
Default Value
0
0
0
Input Channel Select Register Definition
Register
Bit
Name
bit 0
~
bit 7
AINSEL0
~
AINSEL7
Analog Input Select
bit 4
AINSEL4
bit 3
AINSEL3
bit 2
AINSEL2
bit 1
AINSEL1
bit 0
AINSEL0
0
0
0
0
0
R/W
Definition
R/W
入力ビデオ信号を選択します。
[AINSEL7 : AINSEL0 ]
[00000000]: AIN1 入力選択(CVBS)
[00000001]: AIN2 入力選択(CVBS)
[00000010]: AIN3 入力選択(CVBS)
[00000011]: AIN4 入力選択(CVBS)
[00000100]: AIN5 入力選択(CVBS)
[00000101]: AIN6 入力選択(CVBS)
[00001101]: AIN6(Y) / AIN7(C)入力選択
[00011100]: AIN5(Y) / AIN8(C)入力選択
[00100011]: AIN4(Y) / AIN9(C)入力選択
[01100010]: AIN3(Y) / AIN10(C)入力選択
[00101101]: AIN6(Y) / AIN7(Pb) / AIN9(Pr)入力選択*
[10101101]: AIN6(G) / AIN7(R) / AIN9(B)入力選択*
[01111100]: AIN5(Y) / AIN8(Pb) / AIN10(Pr)入力選択*
[11111100]: AIN5 (G)/ AIN8(R) / AIN10(B)入力選択*
*YPbPr 及び RGB 信号をデコードする場合は、下記のレジスタを必ず設定してください。
Sub Address 0x0D “DPAL[1:0]” = [10]
Sub Address 0x14 “VBIMGCTL” = [1]
MS0973-J-03
70
2009/05
[AK8854VQ]
AFE Control Register 1(R/W) [Sub Address 0x01]
アナログフロントエンドの設定を行います。
Sub Address 0x01 Default Value : 0x00
bit 7
bit 6
bit 5
bit 4
CLPWIDTH1
CLPWIDTH0
Default Value
0
0
bit 1
bit 0
CLPSTAT0
bit 3
Reserved
bit 2
CLPSTAT1
BCLPSTAT2
BCLPSTAT1
BCLPSTAT0
0
0
0
0
0
0
AFE Control Register 1 Definition
Bit
Register Name
R/W
bit 0
~
bit 2
BCLPSTAT0
~
BCLPSTAT2
Back Porch Clamp Start
R/W
bit 3
Reserved
Reserved
R
Reserved
bit 4
~
bit 5
CLPSTAT0
~
CLPSTAT1
Clamp Start
R/W
bit 6
~
bit 7
CLPWIDTH0
~
CLPWIDTH1
Clamp Pulse Width
R/W
MS0973-J-03
Definition
バックポーチクランプパルススタート位置を設定
します。同期信号中央辺りからの位置となります。
[ BCLPSTAT2 : BCLPSTAT0 ]
[000]: CLPSTAT にて設定されている位置
[001]: CLPSTAT に て 設定 され ている 位置 から
(1/128)H 遅れた所。
[010]: CLPSTAT に て 設定 され ている 位置 から
(2/128)H 遅れた所。
[011]: CLPSTAT に て 設定 され ている 位置 から
(3/128)H 遅れた所。
[100]: CLPSTAT に て 設定 され ている 位置 から
(4/128)H 早い所。
[101]: CLPSTAT に て 設定 され ている 位置 から
(3/128)H 早い所。
[110]: CLPSTAT に て 設定 され ている 位置 から
(2/128)H 早い所。
[111]: CLPSTAT に て 設定 され ている 位置 から
(1/128)H 早い所。
71
クランプパルススタート位置を設定します。
同期信号中央辺りからの位置となります。
[ CLPSTAT1 : CLPSTAT0 ]
[00] : 同期信号の真中辺りにパルスを
発生します。
[01] : 同期信号の真中辺りから(1/128)H 遅れ
た場所にクランプパルスを発生します。
[10] : 同期信号の真中辺りから(2/128)H 早い
場所にクランプパルスを発生します。
[11] : 同期信号の真中辺りから(1/128H)早い
場所にクランプパルスを発生します。
クランプパルス幅を設定します。
[ CLPWIDTH1 : CLPWIDTH0 ]
[00] : 275nsec
[01] : 555nsec
[10] : 1.1usec
[11] : 2.2usec
2009/05
[AK8854VQ]
AFE Control Register 2(R/W) [Sub Address 0x02]
アナログフロントエンドの設定を行います。
Sub Address 0x02 Default Value: 0x01
bit 7
bit 6
bit 5
Reserved
Reserved
Reserved
Default Value
0
0
0
AFE Control Register 2 Definition
Register
Bit
Name
bit 4
YPBPRCP
bit 3
UDG1
bit 2
UDG0
bit 1
CLPG1
bit 0
CLPG0
0
0
0
0
1
R/W
bit 0
~
bit 1
CLPG 0
~
CLPG1
Clamp Gain
R/W
bit 2
~
bit 3
UDG 0
~
UDG 1
Up Down Gain
R/W
bit 4
YPBPRCP
YPbPr Clamp
R/W
bit 5
~
bit 7
Reserved
Reserved
R/W
MS0973-J-03
Definition
アナログ入力クランプ回路の微調整用クランプ電流の
設定をします。
[00]: Min.
[01]: Middle 1 (Default)
[10]: Middle 2
[11]: Max.
アナログ入力クランプ回路の粗調整用クランプ電流の
設定をします。
[00]: Min. (Default)
[01]: Middle 1
[10]: Middle 2
[11]: Max.
YPbPr 信号入力時のアナログクランプ方法を
設定します。
[0]: Y:アナログシンクチップクランプ
Pb,Pr:アナログバックポーチクランプ
[1]: Y:アナログシンクチップクランプ
Pb,Pr:アナログミドルクランプ
Reserved
72
2009/05
[AK8854VQ]
Component Setting Control Register (R/W) [Sub Address 0x03]
YPbPR 信号及び RGB 信号に関する各種設定を行います。
Sub Address 0x03 Default Value: 0x00
bit 7
bit 6
bit 5
Reserved
CSY1
CSY0
Default Value
0
0
0
bit 4
RGBSS1
bit 3
RGBSS0
bit 2
CSCL
bit 1
CSSL
bit 0
ALLSYNC
0
0
0
0
0
Component Setting Control Register Definition
Register
Bit
R/W
Name
bit 0
ALLSYNC
ALL Sync Select
R/W
bit 1
CSSL
Component Signal
Sync Level
R/W
bit 2
CSCL
Component Signal
Chroma Level
R/W
bit 3
~
bit 4
RGBSS0
~
RGBSS1
RGB Sync Select
R/W
bit 5
~
bit 6
CSY0
~
CSY1
CSYNC SELECT
R/W
bit 7
Reserved
Reserved
R/W
MS0973-J-03
Definition
RGB 信号入力時の同期信号の有無を設定します。
「Sync On Green で同期をとる場合」
[0]: R 信号及び B 信号に同期信号は重畳されていない。
[1]: R 信号及び B 信号に同期信号が重畳されている。
「CSYNC または H/VSYNC で同期をとる場合」
[0]: RGB 信号全てに同期信号は重畳されていない。
[1]: RGB 信号全てに同期信号が重畳されている。
YPbPr 信号及び RGB 信号の同期信号レベルの設定を
行います。
[0]: 300mV
[1]: 286mV
色変換レベルの設定を行います。
[0]: 700mV 対応
[1]: 714mV 対応
RGB 信号入力時の同期信号を設定します。
[ RGBSS1: RGBSS0 ]
[00]: Sync On Green
[01]: CSYNC
[10]: H/VSYNC
[00]: Reserved
RGB 信号入力時に、外部同期信号で同期を取る場合の
波形を設定します。
[ CSY1: CSY0 ]
[00]: CSYNC1 ~ 4
[01]: CSYNC5、H/VSYNC
[10]: CSYNC6
[11]: Reserved
Reserved
73
2009/05
[AK8854VQ]
Input Video Standard Register (R/W) [Sub Address 0x04]
入力信号に対して設定するレジスタです。
Sub Address 0x04 Default Value : 0x00
bit 7
bit 6
bit 5
AUTODET
SETUP
BW
Default Value
0
0
0
bit 4
VLF
bit 3
VCEN1
bit 2
VCEN0
bit 1
VSCF1
bit 0
VSCF0
0
0
0
0
0
Input Video Standard Register Definition
Register
Bit
Name
R/W
bit 0
~
bit 1
VSCF0
~
VSCF1
Video Sub-Carrier
Frequency
R/W
bit 2
~
bit 3
VCEN0
~
VCEN1
Video Color Encode
R/W
bit 4
VLF
Video Line Frequency
R/W
bit 5
BW
Black & White
R/W
bit 6
SETUP
Setup
R/W
bit 7
AUTODET
Video Standard Auto Detect
R/W
Definition
入力ビデオ信号のサブキャリア周波数を
設定します。
[VSCF1 : VSCF0 ] ( MHz )
[00] : 3.57954545 (NTSC-M,J)
[01] : 3.57561149 (PAL-M)
[10] : 3.58205625 (PAL-Nc)
[11] : 4.43361875
(PAL-B,D,G,H,I,N,60 , NTSC-4.43 , SECAM) *1
入力信号のカラーエンコード方式を設定します。
[VCEN1 : VCEN0]
[00] : NTSC
[01] : PAL
[10] : SECAM *2
[11] : Reserved
入力ビデオ信号のライン周波数を設定します。
[0] : 525 ライン(NTSC-M,J , NTSC-4.43 , PAL-M,60)
[1] : 625 ライン(PAL-B,D,G,H,I,N , PAL-Nc , SECAM)
白黒モードの設定をします。
[0] : 白黒モード OFF
[1] : 白黒モード ON
Setup 処理の設定をします。
[0] : Setup なしの信号入力として
信号処理します。
[1] : Setup ありの信号入力として
信号処理します。
入力ビデオ信号の自動認識機能を設定します。
[0] : OFF (自動認識しません。
マニュアル設定です。)
[1] : ON (自動認識します。)
*1 入力信号が SECAM の場合、VSCF[1:0]は、[11]として下さい。
*2 YPbPr 及び RGB 信号デコード時は、VCEN[1:0]=[10](SECAM)は設定禁止です。
MS0973-J-03
74
2009/05
[AK8854VQ]
Output Format Register (R/W) [Sub Address 0x05]
出力データのフォーマットを設定します。
Sub Address 0x05 Default Value : 0x00
bit 7
bit 6
bit 5
VBIDEC1
VBIDEC0
SLLVL
Default Value
0
0
0
bit 4
TRSVSEL
bit 3
601LIMIT
bit 2
VBIL2
bit 1
VBIL1
bit 0
VBIL0
0
0
0
0
0
Output Format Register Definition
Register
Bit
Name
R/W
Definition
垂直ブランキング期間の長さを設定します。
初期値は、
525LINE : Line1 ~ Line19 /
Line263.5 ~ Line282.5
625LINE : Line623.5 ~ Line22 /
Line311 ~ Line335.5
が VBI 期間です。
bit 0
~
bit 2
bit 3
VBIL0
~
VBIL2
601LIMIT
MS0973-J-03
Vertical Blanking Length
601 Output Limit
R/W
R/W
75
このレジスタでは、上記の初期値との差異を
設定します。つまり、
1Line 長く設定した場合、
525LINE : Line1 ~ Line20 /
Line263.5 ~ Line283.5
625LINE : Line623.5 ~ Line23/
Line311 ~ Line336.5
が VBI 期間であり、
1Line 短く設定した場合、
525LINE : Line1 ~ Line18 /
Line263.5 ~ Line281.5
625LINE : Line623.5 ~ Line21/
Line311 ~ Line334.5
が VBI 期間となる。
[ VBIL2 : VBIL0 ]
[001] : VBI 期間が 1Line 長くなります。
[010] : VBI 期間が 2Line 長くなります。
[011] : VBI 期間が 3Line 長くなります。
[000] : Default(初期設定)
[101] : VBI 期間が 3Line 短くなります。
[110] : VBI 期間が 2Line 短くなります。
[111] : VBI 期間が 1Line 短くなります。
[100] : Reserved
出力データコードの Min - Max を規定します。
[0] : 1-254 (Y/Cb/Cr)
[1] : 16-235 (Y) / 16-240 (Cb/Cr)
このレジスタが 1 に設定されている場合、
16 以下のデータは 16 に、
235 / 240 (Y / Cb,Cr)以上のデータは 240 に、
それぞれクリップされます。
2009/05
[AK8854VQ]
bit 4
TRSVSEL
Time Reference Signal V
Select Bit
R/W
bit 5
SLLVL
Slice Level
R/W
bit 6
~
bit 7
VBIDEC0
~
VBIDEC1
VBI Decode
R/W
ITU-R BT.656 規格に記載のある、
Timing reference signals の V-bit の値が、
変化するラインを切り替えます。
525LINE 入力時
このレジスタが 0 に設定されている場合
V=1 (Line1 ~ Line9 / Line264 ~ Line272)
V=0 (Line10 ~ Line263 / Line273 ~ Line525)
このレジスタが 1 に設定されている場合
V=1 (Line1 ~ Line19 / Line264 ~ Line282)
V=0 (Line20 ~ Line263 / Line283 ~ Line525)
625LINE 入力時
このレジスタによらず、
V=1 (Line1 ~ Line22 / Line311 ~ Line335 /
Line624 ~ Line625)
V=0 (Line23 ~ Line310 / Line336 ~ Line623)
スライスレベルを設定します。
[0] : スライスレベルは約 25IRE です。
[1] : スライスレベルは約 50IRE です。
Vertical Blanking Length レジスタで
設定された期間の処理を規定します。*
[ VBIDEC1 : VBIDEC0 ]
[00] : 黒レベルを出力
[01] : 白黒モード
[10] : スライスした結果を出力します。
[11] : Reserved
*YPbPr 及び RGB 信号デコード時は、常に VBIDEC[1:0]=[00](黒レベルを出力)としてください。
MS0973-J-03
76
2009/05
[AK8854VQ]
NDMODE Register (R/W) [Sub Address 0x06]
入力ビデオ信号自動認識機能に対し、自動認識を行う際の候補となる信号を制限する為のレジスタです。
Sub Address 0x06 Default Value : 0x00
bit 7
bit 6
bit 5
bit 4
ND625L
ND525L
NDPAL60
NDNTSC443
Default Value
0
0
0
0
NDMODE Register Definition
Register
Bit
Name
bit 3
Reserved
bit 2
NDSECAM
bit 1
NDPALNC
bit 0
NDPALM
0
0
0
0
R/W
Definition
bit 0
NDPALM
No Detect PAL-M bit
R/W
[0] : PAL-M を自動認識の候補とします。
[1] : PAL-M を自動認識の候補としません。
bit 1
NDPALNC
No Detect PAL-Nc bit
R/W
[0] : PAL-Nc を自動認識の候補とします。
[1] : PAL-Nc を自動認識の候補としません。
bit 2
NDSECAM
No Detect SECAM bit
R/W
[0] : SECAM を自動認識の候補とします。
[1] : SECAM を自動認識の候補としません。
bit 3
Reserved
Reserved
R/W
Reserved
bit 4
NDNTSC443
No Detect NTSC-4.43 bit
R/W
[0] : NTSC-4.43 を自動認識の候補とします。
[1] : NTSC-4.43 を自動認識の候補としません。
bit 5
NDPAL60
No Detect PAL-60 bit
R/W
[0] : PAL-60 を自動認識の候補とします。
[1] : PAL-60 を自動認識の候補としません。
bit 6
ND525L
No Detect 525Line bit
R/W
[0] : 525Line 系を自動認識の候補とします。
[1] : 525Line 系を自動認識の候補としません。
bit 7
ND625L
No Detect 625Line bit
R/W
[0] : 625Line 系を自動認識の候補とします。
[1] : 625Line 系を自動認識の候補としません。
上記レジスタの設定を行うには、以下の制約があります。
[1] NDNTSC443(bit 4)と、NDPAL60(bit 5)の両方共に[1](High)に設定する事は禁止します。
[2] ND525L(bit 6)と、ND625L(bit 7)の両方共に[1](High) に設定する事は禁止します。
[3] 候補となる信号を制限する場合、あらかじめ自動認識モード OFF の状態で、
制限しない信号の状態へ設定し、その後上記レジスタの設定を行い、自動認識モード ON として下さい。
MS0973-J-03
77
2009/05
[AK8854VQ]
Output Control Register (R/W) [Sub Address 0x07]
Output ピン出力状態を設定します。
Sub Address 0x07 Default Value : 0x00
bit 7
bit 6
bit 5
CLKINV
DVALID_FSEL VD_FSEL
Default Value
0
0
0
Bit
bit 4
HL
bit 3
NL
bit 2
DVALID_FL
bit 1
VD_FL
bit 0
DL
0
0
0
0
0
Output Control Register Definition
Register Name
R/W
Definition
[0] : 通常出力
[1] : [D7 : D0 ]ピン出力を Low 固定にします。
[0] : 通常出力
[1] : VD_F ピン出力を Low 固定にします。
[0] : 通常出力
[1] : DVALID_F ピン出力を Low 固定にします。
[0] : 通常出力
[1] : NSIG ピン出力を Low 固定にします。
[0] : 通常出力
[1] : HD ピン出力を Low 固定にします。
VD_F ピンから出力される信号を選択します。
[0] : VD 信号を出力します。
[1] : FIELD 信号を出力します。
bit 0
DL
D Output Low bit
R/W
bit 1
VD_FL
VD/FIELD Low bit
R/W
bit 2
DVALID_FL
DVALID/FIELD Low bit
R/W
bit 3
NL
NSIG Low bit
R/W
bit 4
HL
HD Low bit
R/W
bit 5
VD_FSEL
VD/FIELD Select bit
R/W
bit 6
DVALID_FSEL
DVALID/FIELD Select bit
R/W
DVALID_F ピンから出力される信号を選択します。
[0] : DVALID 信号を出力します。
[1] : FIELD 信号を出力します。
R/W
DTCLK 信号出力の極性を設定します。
[0] : 通常出力
(↑エッジでデータを取り込んで下さい)
[1] : データとクロックの位相を反転させます。
(↓エッジでデータを取り込んで下さい)
bit 7
CLKINV
CLK Invert Set bit
(*但し、上記レジスタ設定に関わらず、OE , PDN , RSTN ピンによる出力制御が優先します。)
MS0973-J-03
78
2009/05
[AK8854VQ]
Start and Delay Control Register (R/W) [Sub Address 0x08]
出力データを設定するレジスタです。
Sub Address 0x08 Default Value : 0x00
bit 7
bit 6
bit 5
bit 4
Reserved
ACTSTA2 ACTSTA1
ACTSTA0
Default Value
0
0
0
0
Start and Delay Control Register Definition
Register
Bit
Name
bit 3
Reserved
bit 2
YCDELAY2
bit 1
YCDELAY1
bit 0
YCDELAY0
0
0
0
0
R/W
bit 0
~
bit 2
YCDELAY0
~
YCDELAY2
Y/C Delay Control
R/W
bit 3
Reserved
Reserved
R/W
bit 4
~
bit 6
ACTSTA0
~
ACTSTA2
Active Video Start Control bit
R/W
bit 7
Reserved
Reserved
R/W
MS0973-J-03
79
Definition
出力の Y / C 遅延量を調整します。
1sample が、13.5MHz の
サンプルクロック(約 74nsec)の幅となります。
[ YCDELAY2 : YCDELAY0 ]
[001] : Y は C に対して 1sample 早まります。
[010] : Y は C に対して 2sample 早まります。
[011] : Y は C に対して 3sample 早まります。
[000] : Y/C に遅延はありません。
[101] : Y は C に対して 3sample 遅延します。
[110] : Y は C に対して 2sample 遅延します。
[111] : Y は C に対して 1sample 遅延します。
[100] : Reserved
Reserved
ビデオデータのスタート位置の微調整を
行います。
1sample が、13.5MHz の
サンプルクロック(約 74nsec)の幅となります。
[ ACTSTA2 : ACTSTA0 ]
[001] : 1Sample 遅れてデコードします。
[010] : 2Sample 遅れてデコードします。
[011] : 3Sample 遅れてデコードします。
[000] : 通常位置からデコードします。
[101] : 3Sample 早まってデコードします。
[110] : 2Sample 早まってデコードします。
[111] : 1Sample 早まってデコードします。
[100] : Reserved
Reserved
2009/05
[AK8854VQ]
CSYNC Delay Control Register (R/W) [Sub Address 0x09]
CSYNC 信号及び H/V 信号の遅延設定を行います。
Sub Address 0x09 Default Value : 0x08
bit 7
bit 6
bit 5
bit 4
CSDLY2
CSDLY1
CSDLY0
VLSTP2
Default Value
0
0
0
0
CSYNC Delay Control Register Definition
Register
Bit
Name
bit 3
VLSTP1
bit 2
VLSTP0
bit 1
VLSTR1
bit 0
VLSTR0
1
0
0
0
R/W
bit 0
~
bit 1
VLSTR[1:0]
VSYNC Line Start
R/W
bit 2
~
bit 4
VLSTP[2:0]
VSYNC Line Stop
R/W
MS0973-J-03
80
Definition
RGB 信号入力時、入力される CSYNC 信号及
び H/VSYNC の垂直同期信号区間開始位置を
設定します。
CSY=[01]及び[10]の場合にのみ有効です。
[VLSTR1: VLSTR0]
525 ラインの場合(ODD/EVEN)
[00] : Line 4/ Line 266.5
[01] : Line 3/ Line 265.5
[10] : Line 2/ Line 264.5
[11] : Line 1/ Line 263.5
625 ラインの場合(ODD/EVEN)
[00] : Line 1/ Line 313.5
[01] : Line 625/ Line 312.5
[10] : Line 624/ Line 311.5
[11] : Line 623/ Line 310.5
RGB 信号入力時、入力される CSYNC 信号及
び H/VSYNC のの垂直同期信号区間終了位置
を
設定します。
CSY=[01]及び[10]の場合にのみ有効です。
[VLSTP2: VLSTP0]
525 ラインの場合(ODD/EVEN)
[000]: Line 4/ Line 266.5
[001]: Line 5/ Line 267.5
[010]: Line 6/ Line 268.5
[011]: Line 7/ Line 269.5
[100]: Line 8/ Line 270.5
[101]: Line 9/ Line 271.5
[110]: Line 10/ Line 272.5
625 ラインの場合(ODD/EVEN)
[000]: Line 1/ Line 313.5
[001]: Line 2/ Line 314.5
[010]: Line 3/ Line 315.5
[011]: Line 4/ Line 316.5
[100]: Line 5/ Line 317.5
[101]: Line 6/ Line 318.5
[110]: Line 7/ Line 319.5
2009/05
[AK8854VQ]
bit 5
~
bit 7
CSDLY[2:0]
CSYNC Dealy
R/W
外部同期信号(CSYNC 及び H/VSYNC)と RGB 信号の
タイミング調整を行います。
[CSDLY2: CSDLY0]
[000]: RGB 信号と同期信号に遅延なし
[001]: RGB 信号に対して、外部同期信号が
1ピクセル遅延します。
[010]: RGB 信号に対して、外部同期信号が
2 ピクセル遅延します。
[011]: RGB 信号に対して、外部同期信号が
3 ピクセル遅延します。
[100]: RGB 信号に対して、外部同期信号が
4 ピクセル早まります。
[101]: RGB 信号に対して、外部同期信号が
3 ピクセル早まります。
[110]: RGB 信号に対して、外部同期信号が
2 ピクセル早まります。
[111]: RGB 信号に対して、外部同期信号が
1 ピクセル早まります。
※垂直同期信号区間を1ラインまたは2ラインすることは禁止です。3ライン以上になるよう設定して下さい。
MS0973-J-03
81
2009/05
[AK8854VQ]
AGC & ACC Control Register (R/W) [Sub Address 0x0A]
AGC と ACC の設定をするレジスタです。
Sub Address 0x0A Default Value : 0x00
bit 7
bit 6
bit 5
bit 4
ACCFRZ
ACC1
ACC0
AGCFRZ
Default Value
0
0
0
0
AGC & ACC Control Register Definition
Register
Bit
Name
bit 3
AGCC1
bit 2
AGCC0
bit 1
AGCT1
bit 0
AGCT0
0
0
0
0
R/W
bit 0
~
bit 1
AGCT0
~
AGCT1
AGC Time Constant
R/W
bit 2
~
bit 3
AGCC0
~
AGCC1
AGC Coring Control
R/W
bit 4
AGCFRZ
AGC Freeze
R/W
bit 5
~
bit 6
ACCT0
~
ACCT1
ACC Time Constant
R/W
bit 7
ACCFRZ
ACC Freeze
R/W
Definition
AGC の制御時定数を設定します。
Disable とした場合に、
PGA 設定がマニュアル設定可能となります。
T は時定数です。*
[ AGCT1 : AGCT0 ]
[00] : Disable
[01] : Fast [ T = 1Field ]
[10] : Middle [ T =7Fields ]
[11] : Slow [ T = 29Fields ]
AGC の不感帯を設定します。
[ AGCC1 : AGCC0 ]
[00] : ±2LSB の不感帯を持ちます。
[01] : ±3LSB の不感帯を持ちます。
[10] : ±4LSB の不感帯を持ちます。
[11] : 不感帯はありません。
AGC 機能をフリーズします。
フリーズした場合は、フリーズした際の
AGC 設定値が保持されています。
[0] : フリーズしません。
[1] : フリーズします。
ACC の制御時定数を設定します。
T は時定数です。
[ ACCT1 : ACCT0 ]
[00] : Disable
[01] : Fast [ T = 2Fields ]
[10] : Middle [ T =8Fields ]
[11] : Slow [ T = 30Fields ]
ACC 機能をフリーズします。
フリーズした場合は、フリーズした際の
ACC 設定値が保持されています。
[0] : フリーズしません。
[1] : フリーズします。
*H/VSYNC 及び CSYNC にて同期処理を行う RGB 信号をデコードする場合は、AGC 機能は設定禁止です。
常に、AGCT[1:0]=[00]に設定してください。
MS0973-J-03
82
2009/05
[AK8854VQ]
Control 0 Register (R/W) [Sub Address 0x0B]
各種コントロールレジスタです。
Sub Address 0x0B Default Value : 0x00
bit 7
bit 6
bit 5
DVALID_FP
VD_FP
HDP
Default Value
0
0
0
bit 4
C443FIL0
bit 3
C443FIL0
bit 2
C358FIL1
bit 1
C358FIL0
bit 0
AGCTL
0
0
0
0
0
Control 0 Register Definition
Register
Bit
Name
R/W
bit 0
AGCTL
AGC Transition Level
R/W
bit 1
~
bit 2
C358FIL0
~
C358FIL1
C Filter_358 Select bit
R/W
bit 3
~
bit 4
C443FIL0
~
C443FIL1
C Filter_443 Select bit
R/W
bit 5
HDP
HD Pin Polarity Set bit
R/W
bit 6
VD_FP
VD_F Pin Polarity Set bit
R/W
bit 7
DVALID_FP
DVALID_F Pin Polarity Set bit
R/W
MS0973-J-03
83
Definition
ピーク AGC とシンク AGC の間の遷移条件を
設定します。
[0] : Quick
[1] : Slow
サブキャリア周波数が 3.58MHz 系の信号に
対する C フィルタの帯域を設定します。
[C358FIL1 : C358FIL0 ]
[00] : 3.58 Narrow
[01] : 3.58 Medium
[10] : 3.58 Wide
[11] : Reserved
サブキャリア周波数が 4.43MHz 系の信号に
対する C フィルタの帯域を設定します。
[C443FIL1 : C443FIL0 ]
[00] : 4.43 Narrow
[01] : 4.43 Medium
[10] : 4.43 Wide
[11] : Reserved
HD 信号の極性を設定します。
[0] : Active Low
[1] : Active High
VD_F ピンからの出力信号の極性を
設定します。
(VD 信号出力の場合)
[0] : Active Low
[1] : Active High
(Field 信号出力の場合)
[0] : Odd-Field Low , Even-Field High
[1] : Even-Field Low , Odd-Field High
DVALID_F ピンからの出力信号の極性を
設定します。
(DVALID 信号出力の場合)
[0] : Active Low
[1] : Active High
(Field 信号出力の場合)
[0] : Odd-Field Low , Even-Field High
[1] : Even-Field Low , Odd-Field High
2009/05
[AK8854VQ]
Control 1 Register (R/W) [Sub Address 0x0C]
各種コントロールレジスタです。
Sub Address 0x0C Default Value : 0x00
bit 7
bit 6
bit 5
bit 4
CLKMODE1 CLKMODE0 INTPOL1 INTPOL0
Default Value
0
0
0
0
Control 1 Register Definition
Register
Bit
Name
bit 3
UVFILSEL1
bit 2
UVFILSEL0
bit 1
YCSEP1
bit 0
YCSEP0
0
0
0
0
R/W
bit 0
~
bit 1
YCSEP0
~
YCSEP1
YC Separation Control
R/W
bit 2
~
bit 3
UVFILSEL0
~
UVFILSEL1
UV Filter Select
R/W
bit 4
~
bit 5
INTPOL0
~
INTPOL1
Interpolator Mode Select
R/W
bit 6
~
bit 7
CLKMODE0
~
CLKMODE1
Clock Mode Select
R/W
MS0973-J-03
84
Definition
YC 分離の設定を行います。
[ YCSEP1 : YCSEP0 ]
[00] : 適応型 YC 分離を行います。
[01] : 1 次元 YC 分離を行います。
[10] : 2 次元 YC 分離を行います。
[11] : Reserved
UV フィルタの帯域設定を行います。
[UVFILSEL1: UVFILSEL0]
「コンポジット及び S-Video 信号の場合」
[00]: Wide 1
[01]: Narrow 1
「YPbPr 及び RGB 信号の場合」
[00]: Middle 1
[01]: Middle 2
[10]: Wide 2
[11]: Narrow 2
ピクセル補間器の設定を行います。
[ INTPOL1 : INTPOL0 ]
[00] : Auto
[01] : ON
[10] : OFF
[11] : Reserved
クロックモードの設定を行います。
[ CLKMODE1 : CLKMODE0 ]
[00] : 自動遷移モード
[01] : ラインロッククロックモード
[10] : フレームロッククロックモード
[11] : 固定クロックモード
2009/05
[AK8854VQ]
Control 2 Register (R/W) [Sub Address 0x0D]
各種コントロールレジスタです。
Sub Address 0x0D Default Value : 0x00
bit 7
bit 6
bit 5
CKILSEL
STUPATOFF ERRHND1
Default Value
0
0
0
bit 4
ERRHND0
bit 3
NSIGMD1
bit 2
NSIGMD0
bit 1
DPAL1
bit 0
DPAL0
0
0
0
0
0
Control 2 Register Definition
Register
Bit
Name
R/W
bit 0
~
bit 1
DPAL0
~
DPAL1
Deluxe PAL
R/W
bit 2
~
bit 3
NSIGMD0
~
NSIGMD1
No Signal Output Mode
R/W
bit 4
~
bit 5
ERRHND0
~
ERRHND1
656 Error Handling
R/W
bit 6
STUPATOFF
Setup Auto Control Off
R/W
bit 7
CKILSEL
Color killer Select
R/W
Definition
色の平均化処理(PAL 位相補正回路)の設定を行い
ます。
この処理は NTSC の場合にも有効となります。*
[ DPAL1 : DPAL0 ]
[00] : 適応型位相補正 ON
[01] : 位相補正 ON
[10] : 位相補正 OFF
[11] : Reserved
無信号判定時の出力を設定します。
[NSIGMD1 : NSIGMD0]
[00] : 黒レベル出力
[01] : 青レベル(ブルーバック)出力
[10] : 入力状態(砂嵐)を出力
[11] : Reserved
ITU-R Bt.656 出力ができない場合の
処理の設定を行います。
[ ERRHND1 : ERRHND0 ]
[00] : ラインドロップまたは
ラインリピート処理を行います。
[01] : フィールドの最後のラインで、
ピクセルドロップまたは
ピクセルリピート処理を行います。
[10] : フレームの最後のラインで、
ピクセルドロップまたは
ピクセルリピート処理を行います。
[11] : Reserved
自動認識モード時の Setup 処理自動切換え
モードの On/Off 設定をします。
[0] : Setup 処理自動切換えモードが On です。
[1] : Setup 処理自動切換えモードが Off です。
カラーキラーの動作条件を設定します。
[0] : バーストレベルが CKLVL[3:0]-bit にて
設定した閾値を下回った時に
キラー動作を行う。
[1] : バーストレベルが CKLVL[3:0]-bit にて
設定した閾値を下回った時、または、
色デコード用 PLL のロックが外れた時に
キラー動作を行う。
*YPbPr 及び RGB 信号デコード時は、常に DPAL[1:0]=[10](位相補正 OFF)としてください。
MS0973-J-03
85
2009/05
[AK8854VQ]
PGA Control 1 Register (R/W) [Sub Address 0x0E]
PGA1 のゲインを設定します。
PGA1 は、CVBS, Y, G 信号処理用です。
Sub Address 0x0E Default Value : 0x3E
bit 7
bit 6
bit 5
bit 4
Reserved
PGA_6
PGA_5
PGA_4
Default Value
0
0
1
1
PGA Control 1 Register Definition
Register
Bit
Name
bit 0
PGA_0
~
~
PGA Gain Set
bit 6
PGA_6
bit 7
Reserved
Reserved
bit 3
PGA_3
bit 2
PGA_2
1
1
bit 1
PGA_1
bit 0
PGA_0
1
0
R/W
Definition
R/W
PGA のゲインを設定します。
PGA ゲインは約 0.1dB ステップで
変化します。
R/W
Reserved
PGA Control 2 Register (R/W) [Sub Address 0x0F]
PGA2 のゲインを設定します。
PGA2 は、C, Pb Pr, B, R 信号処理用です。
Sub Address 0x0F Default Value : 0x3E
bit 7
bit 6
bit 5
bit 4
Reserved
PGA_6
PGA_5
PGA_4
Default Value
0
0
1
1
PGA Control 2 Register Definition
Register
Bit
Name
bit 0
PGA_0
~
~
PGA Gain Set
bit 6
PGA_6
bit 7
Reserved
MS0973-J-03
Reserved
bit 3
PGA_3
bit 2
PGA_2
1
1
bit 1
PGA_1
bit 0
PGA_0
1
0
R/W
Definition
R/W
PGA のゲインを設定します。
PGA ゲインは約 0.1dB ステップで
変化します。
R/W
Reserved
86
2009/05
[AK8854VQ]
Pedestal Level Control Register (R/W) [Sub Address 0x10]
ペデスタルレベルの調整をするレジスタです。
Sub Address 0x10 Default Value : 0x00
bit 7
bit 6
bit 5
bit 4
DPCC1
DPCC0
DPCT1
DPCT0
Default Value
0
0
0
0
Pedestal Level Control Register Definition
Register
Bit
Name
bit 3
BKLVL3
bit 2
BKLVL2
bit 1
BKLVL1
bit 0
BKLVL0
0
0
0
0
R/W
bit 0
~
bit 3
BKLVL0
~
BKLVL3
Black Level
R/W
bit 4
~
bit 5
DPCT0
~
DPCT1
Digital Pedestal Clamp
Control
R/W
bit 6
~
bit 7
DPCC0
~
DPCC1
Digital Pedestal Clamp
Coring Control
R/W
MS0973-J-03
87
Definition
現在のペデスタルレベルに加減算する値を
設定します。
[ BKLVL3 : BKLVL0 ]
[0001] : 黒レベルに 1 を加えます。
[0010] : 黒レベルに 2 を加えます。
[0011] : 黒レベルに 3 を加えます。
[0100] : 黒レベルに 4 を加えます。
[0101] : 黒レベルに 5 を加えます。
[0110] : 黒レベルに 6 を加えます。
[0111] : 黒レベルに 7 を加えます。
[0000] : 無調整です。
[1000] : 黒レベルから 8 を引きます。
[1001] : 黒レベルから 7 を引きます。
[1010] : 黒レベルから 6 を引きます。
[1011] : 黒レベルから 5 を引きます。
[1100] : 黒レベルから 4 を引きます。
[1101] : 黒レベルから 3 を引きます。
[1110] : 黒レベルから 2 を引きます。
[1111] : 黒レベルから 1 を引きます。
デジタルペデスタルクランプの時定数を
設定します。
[ DPCT1 : DPCT0 ]
[00] : Fast
[01] : Middle
[10] : Slow
[11] : Disable
デジタルペデスタルクランプの不感帯を
設定します。
[ DPCC1 : DPCC0 ]
[00] : ±1bit
[01] : ±2bit
[10] : ±3bit
[11] : 不感帯はありません。
2009/05
[AK8854VQ]
Color Killer Control Register (R/W) [Sub Address 0x11]
カラーキラーの設定をします。
Sub Address 0x11 Default Value : 0x08
bit 7
bit 6
bit 5
bit 4
COLKILL
CONTSEL CKSCM1
CKSCM0
Default Value
0
0
0
0
Color Killer Control Register Definition
Register
Bit
Name
bit 0
CKLVL0
~
~
Color Killer Level Control
bit 3
CKLVL3
bit 3
CKLVL3
bit 2
CKLVL2
bit 1
CKLVL1
bit 0
CKLVL0
1
0
0
0
R/W
R/W
bit 4
~
bit 5
CKSCM0
~
CKSCM1
Color Killer Level for SECAM
R/W
bit 6
CONTSEL
Contrast Select bit
R/W
bit 7
COLKILL
Color killer Set
R/W
MS0973-J-03
88
Definition
カラーキラーのかかるバーストレベルを
設定します。
初期値は、約-23dB です。
SECAM モード時のカラーキラーの
かかるバーストレベルの設定をします。
CKLVL[3:0]にプラス 2 ビットです。
Contrast の selecter
[0] : 50 基準
[1] : 0 基準
カラーキラーの ON / OFF を設定します。
[0] : Enable
[1] : Disable
2009/05
[AK8854VQ]
Contrast Control Register (R/W) [Sub Address 0x12]
コントラストの調整をします。
Sub Address 0x12 Default Value : 0x80
bit 7
bit 6
bit 5
bit 4
CONT7
CONT6
CONT5
CONT4
Default Value
1
0
0
0
bit 3
CONT3
bit 2
CONT2
bit 1
CONT1
bit 0
CONT0
0
0
0
0
Contrast Control Register Definition
Register
Bit
Name
bit 0
~
bit 7
CONT0
~
CONT7
Contrast Control
R/W
Definition
R/W
コントラスト調整を行うレジスタです。
0~(255/128)の範囲を、1/128 ステップ
で設定できます。
初期値は、0x80 です。
Brightness Control Register (R/W) [Sub Address 0x13]
ブライトネスの調整をします。
Sub Address 0x13 Default Value : 0x00
bit 7
bit 6
bit 5
bit 4
BR7
BR 6
BR 5
BR 4
Default Value
0
0
0
0
Brightness Control Register Definition
Register
Bit
Name
bit 0
~
bit 7
BR0
~
BR7
MS0973-J-03
Brightness Control
bit 3
BR 3
bit 2
BR 2
bit 1
BR 1
bit 0
BR 0
0
0
0
0
R/W
Definition
R/W
ブライトネス調整を行うレジスタです。
設定値は 8-bit コードに対して 1 ステップで
行われます。
また、設定は 2 の補数です。
89
2009/05
[AK8854VQ]
Image Control Register (R/W) [Sub Address 0x14]
シャープネスの調整、輝度帯域制限フィルタの調整、セピアカラー出力、VBI 期間での調整をします。
Sub Address 0x14 Default Value : 0x00
bit 7
bit 6
bit 5
bit 4
VBIIMGCTL SEPIA
LUMFIL1
LUMFIL0
Default Value
0
0
0
0
Image Control Register Definition
Register
Bit
Name
bit 3
SHCORE1
bit 2
SHCORE0
bit 1
SHARP1
bit 0
SHARP0
0
0
0
0
R/W
bit 0
~
bit 1
SHARP0
~
SHARP1
Sharpness Control
R/W
bit 2
~
bit 3
SHCORE0
~
SHCORE1
Sharpness Coring
R/W
bit 4
~
bit 5
LUMFIL0
~
LUMFIL1
Luminance Filter
R/W
bit 6
SEPIA
Sepia Output
R/W
bit 7
VBIIMGCTL
VBI Image Control
R/W
Definition
シャープネスコントロールを設定します。
[ SHARP1 : SHARP0 ]
[00] : シャープネスフィルタなし
[01] : シャープネス効果 Min
[10] : シャープネス効果 Middle
[11] : シャープネス効果 Max
シャープネスフィルタ通過後の
コアリングレベルを設定します。
[ SHARP1 : SHARP0 ]レジスタが[00]以外の
時に有効となります。
[ SHCORE1 : SHCORE0 ]
[00] : コアリングなし
[01] : ±1LSB
[10] : ±2LSB
[11] : ±3LSB
輝度帯域制限フィルタの設定をします。
[ LUMFIL1 : LUMFIL0 ]
[00] : 帯域制限はしません。
[01] : Narrow
[10] : Mid
[11] : Wide
デコード結果をセピア色で出力します。
[0] : 通常出力です。
[1] : セピアカラーで出力します。
ブライトネス調整機能及び
コントラスト調整機能の VBI 期間での
画質調整の On/Off を設定します。*
[0] : VBI 期間の画質調整は無効です。
[1] : VBI 期間の画質調整は有効です。
*YPbPr 及び RGB 信号デコード時は、常に VBIIMGCTL=[1](有効)としてください。
MS0973-J-03
90
2009/05
[AK8854VQ]
Saturation / U Tone Control Register (R/W) [Sub Address 0x15]
サチュレーション(彩度)の調整をします。
YPbPr 信号及び RGB 信号入力時には、色調 U の調整を行います。
Sub Address 0x15 Default Value : 0x80
bit 7
bit 6
bit 5
bit 4
SAT 7
SAT 6
SAT 5
SAT 4
UTONE7
UTONE6
UTONE5
UTONE4
Default Value
1
0
0
0
bit 3
SAT 3
UTONE3
bit 2
SAT 2
UTONE2
bit 1
SAT 1
UTONE1
bit 0
SAT 0
UTONE0
0
0
0
0
Saturation / U Tone Control Register Definition
Register
Bit
Name
bit 0
~
bit 7
R/W
SAT0
~
SAT7
Saturation Control
R/W
UTONE0
~
UTONE7
U Tone Control
R/W
Definition
入力信号がコンポジット信号及び S-Video 信
号の際に、Satulation(彩度)調整を行う
レジスタです。
0~(255/128)の範囲を、1/128 ステップ
で設定できます。
初期値は、0x80 です。
入力信号が YPbPr 信号及び、RGB 信号の際に、
色調 U の調整を行うレジスタです。
0~(255/128)の範囲を、1/128 ステップ
で設定できます。
初期値は、0x80 です。
V Tone Control Register (R/W) [Sub Address 0x16]
YPbPr 信号及び RGB 信号入力時に、色調 V の調整を行います。
Sub Address 0x16 Default Value : 0x80
bit 7
bit 6
bit 5
bit 4
VTONE7
VTONE6
VTONE5
VTONE4
Default Value
1
0
0
0
V Tone Control Register Definition
Register
Bit
Name
bit 0
~
bit 7
VTONE0
~
VTONE7
V Tone Control
bit 3
VTONE3
bit 2
VTONE2
bit 1
VTONE1
bit 0
VTONE0
0
0
0
0
R/W
Definition
R/W
入力信号が YPbPr 信号及び、RGB 信号の際に、
色調 V の調整を行うレジスタです。
0~(255/128)の範囲を、1/128 ステップ
で設定できます。
初期値は、0x80 です。
※U,V 成分に同じ値を設定した場合、YPbPr 及び RGB 信号入力時の彩度調整となります。
MS0973-J-03
91
2009/05
[AK8854VQ]
HUE Control Register (R/W) [Sub Address 0x17]
HUE(色相)の調整をします。
Sub Address 0x17 Default Value : 0x00
bit 7
bit 6
bit 5
bit 4
HUE 7
HUE 6
HUE 5
HUE 4
Default Value
0
0
0
0
bit 3
HUE 3
bit 2
HUE 2
bit 1
HUE 1
bit 0
HUE 0
0
0
0
0
HUE Control Register Definition
Register
Bit
Name
bit 0
~
bit 7
HUE0
~
HUE7
HUE Control
R/W
Definition
R/W
HUE(色相)調整を行うレジスタです。
±45°の範囲を、
1/256 ステップ(約 0.35°ステップ)で
設定できます。
また、設定は 2 の補数です。
High Slice Data Set Register (R/W) [Sub Address 0x18]
VBI スライサでスライスされたデータの High 値を設定します。初期値は 100%ホワイト(235)です。
Sub Address 0x18 Default Value : 0xEB
bit 7
bit 6
bit 5
bit 4
H7
H6
H5
H4
Default Value
1
1
1
0
bit 3
H3
bit 2
H2
bit 1
H1
bit 0
H0
1
0
1
1
High Slice Data Set Register Definition
Register
Bit
Name
bit 0
~
bit 7
H0
~
H7
High Data 0~7 Set
R/W
Definition
R/W
VBI スライサでスライスされたデータの
High 値を設定するレジスタです。
0x00 及び 0xFF を設定する場合は 601 の
特殊コードに相当しますのでご注意ください。
Low Slice Data Set Register (R/W) [Sub Address 0x19]
VBI スライサでスライスされたデータの Low 値を設定します。初期値はペデスタルレベル(16)です。
Sub Address 0x19 Default Value : 0x10
bit 7
bit 6
bit 5
bit 4
L7
L6
L5
L4
Default Value
0
0
0
1
Low Slice Data Set Register Definition
Register
Bit
Name
bit 0
~
bit 7
L0
~
L7
MS0973-J-03
Low Data 0~7 Set
bit 3
L3
bit 2
L2
bit 1
L1
bit 0
L0
0
0
0
0
R/W
Definition
R/W
VBI スライサでスライスされたデータの
Low 値を設定するレジスタです。
0x00 及び 0xFF を設定する場合は 601 の
特殊コードに相当しますのでご注意ください。
92
2009/05
[AK8854VQ]
Request VBI Infomation Register (R/W) [Sub Address 0x1A]
VBI 期間の情報のデコード要求の設定をします。
Sub Address 0x1A Default Value : 0x00
bit 7
bit 6
bit 5
bit 4
Reserved
Reserved
Reserved
Reserved
Default Value
0
0
0
0
Request VBI Infomation Register Definition
Register
Bit
Name
bit 3
WSSRQ
bit 2
VBIDRQ
bit 1
EXTRQ
bit 0
CCRQ
0
0
0
0
R/W
bit 0
CCRQ
Closed Caption
Decode Request
bit 1
EXTRQ
Extended Data
Decode Request
R/W
bit 2
VBIDRQ
VBID Decode Request
R/W
bit 3
WSSRQ
WSS Decode Request
R/W
bit 4
~
bit 7
Reserved
Reserved
R/W
R/W
Definition
クローズドキャプションの
デコード要求をします。
[0] : デコード要求しません。
[1] : デコード要求します。
Extended Data の
デコード要求をします。
[0] : デコード要求しません。
[1] : デコード要求します。
VBID Data の
デコード要求をします。
[0] : デコード要求しません。
[1] : デコード要求します。
WSS Data の
デコード要求をします。
[0] : デコード要求しません。
[1] : デコード要求します。
Reserved
Sub-Address 0x1B ~ 0x21 は Reserved レジスタです。
MS0973-J-03
93
2009/05
[AK8854VQ]
Status 1 Register (R) [Sub Address 0x22]
内部状態を示します。
Sub Address 0x22
bit 7
bit 6
OVCOL
PKWHITE
bit 5
SCLKMODE1
bit 4
SCLKMODE0
Status 1 Register Definition
Register
Bit
Name
bit 3
COLKILON
R/W
bit 0
NOSIG
No Signal
R
bit 1
VLOCK
Video Locked
R
bit 2
FRMSTD
Frame Standard
R
bit 3
COLKILON
Color Killer
R
bit 4
~
bit 5
SCLKMODE0
~
Clock Mode
SCLKMODE1
R
bit 6
PKWHITE
Peak White Detection
R
bit 7
OVCOL
Over Color Level
R
bit 0
NOSIG
入力信号の有無を判断します。
[0] : 信号が入力されています。
[1] : 無信号入力状態です。
VLOCK 機構の状態を判断します。
[0] : 同期がとれています。
[1] : 同期がとれていません。
入力信号がインターレースであるかの
判断をします。
[0] : 525/625 のインターレース信号です。
[1] : 525/625 のインターレース信号では
ありません。
カラーキラー動作を判断します。*1
[0] : カラーキラーは動作していません。
[1] : カラーキラー処理が動作しています。
クロックモードの状態を示します。
[ SCLKMODE1 : SCLKMODE0 ]
[00] : 固定クロックモードで動作。
[01] : ラインロッククロックで動作。
[10] : フレームロッククロックで動作。
[11] : Reserved
AGC 機能ブロック通過後の
輝度デコード結果が、オーバーフローして
いる場合に通知します。
[0] : 異常ありません。
[1] : 入力レベルがオーバーフローして
います。
ACC 機能ブロック通過後の
色デコード結果が、、オーバーフローして
いる場合に通知します。*2
[0] : 異常ありません。
[1] : 過大な色信号入力です。
YPbPr 及び RGB 信号デコード時は、COLKILON は無効です。
*2
YPbPr 及び RGB 信号デコード時は、OVCOL は無効です。
94
bit 1
VLOCK
Definition
*1
MS0973-J-03
bit 2
FRMSTD
2009/05
[AK8854VQ]
Status 2 Register (R) [Sub Address 0x23]
内部状態を示します。
Sub Address 0x23
bit 7
bit 6
Reserved
Reserved
bit 5
AGCSTS
bit 4
Reserved
Status 2 Register Definition
Register
Bit
Name
bit 3
WSSDET
R/W
bit 0
CCDET
Closed Caption Detect
R
bit 1
EXTDET
Extended Data Detect
R
bit 2
VBIDDET
VBID Data Detect
R
bit 3
WSSDET
WSS Data Detect
R
bit 4
REALFLD
Real Field
R
bit 5
AGCSTS
AGC Status bit
R
bit 6
~
bit 7
Reserved
Reserved
R
bit 2
VBIDDET
bit 1
EXTDET
bit 0
CCDET
Definition
Closed Caption Data 1,2 Register に
デコードしたデータが存在することを
示します。
[0] : Closed Caption Data がありません。
[1] : Closed Caption Data があります。
Extended Data 1,2 Register に
デコードしたデータが存在することを
示します。
[0] : Extended Data がありません。
[1] : Extended Data があります。
VBID Data 1,2 Register に
デコードしたデータが存在することを
示します。
[0] : VBID Data がありません。
[1] : VBID Data があります。
WSS Data 1,2 Register に
デコードしたデータが存在することを
示します。
[0] : WSS Data がありません。
[1] : WSS Data があります。
入力信号のフィールド情報を示します。
[0] : EVEN フィールドです。
[1] : ODD フィールドです。
[0] : シンク AGC 動作。
[1] : ピーク AGC 動作。*
Reserved
*H/VSYNC 及び CSYNC にて同期処理を行う RGB 信号をデコードする場合は、AGCSTS は無効です。
MS0973-J-03
95
2009/05
[AK8854VQ]
Macrovision Status Register (R) [Sub Address 0x24]
入力されたマクロビジョン信号のタイプを示します。
Sub Address 0x24
bit 7
bit 6
Reserved
Reserved
bit 5
Reserved
bit 4
Reserved
Macrovision Status Register Definition
Register
Bit
Name
bit 3
Reserved
R/W
bit 0
AGCDET
AGC Process Detect
R
bit 1
CSDET
Color Stripe Detect
R
bit 2
CSTYPE
Color Stripe Type
R
bit 3
~
bit 7
Reserved
Reserved
R
bit 2
CSTYPE
bit 1
CSDET
bit 0
AGCDET
Definition
入力信号に Macrovision AGC プロセスが
あることを示します。
[0] : Macrovision AGC プロセスはありません。
[1] : Macrovision AGC プロセスを
検知しました。
入力信号に Macrovision Color Stripe プロセス
があることを示します。
[0] : Color Stripe プロセスがありません。
[1] : Color Stripe プロセスを検知しました。
入力信号に含まれるカラーストライプの
種類を示します。
[0] : Color Stripe Type2 です。
[1] : Color Stripe Type3 です。
Reserved
RGB 信号デコード時は、マクロビジョン信号の検知は行いません。上記レジスタは無効です。
MS0973-J-03
96
2009/05
[AK8854VQ]
Input Video Status Register (R) [Sub Address 0x25]
入力信号自動判定の結果を示すレジスタです。
Sub Address 0x25
bit 7
bit 6
FIXED
UNDEF
bit 5
ST_B/W
bit 4
ST_VLF
Input Video Status Register Definition
Register
BIT
Name
bit 3
ST_VCEN1
R/W
bit 0
~
bit 1
ST_VSCF0
~
ST_VSCF1
Status of Video Sub-Carrier
Frequency
R
bit 2
~
bit 3
ST_VCEN0
~
ST_VCEN1
Status of Video Color Encode
R
bit 4
ST_VLF
Status of
Video Line Frequency
R
bit 5
ST_BW
Status of B/W Signal
R
bit 6
UNDEF
Un_define bit
R
bit 7
FIXED
Input Video Standard fixed bit
R
bit 2
ST_VCEN0
bit 1
ST_VSCF1
bit 0
ST_VSCF0
Definition
入力ビデオ信号のサブキャリア周波数を示します。
[ ST_VSCF1 : ST_VSCF0 ] ( MHz )
[00] : 3.57954545 (NTSC-M,J)
[01] : 3.57561149 (PAL-M)
[10] : 3.58205625 (PAL-Nc)
[11] : 4.43361875
(PAL-B,D,G,H,I,N,60 , NTSC-4.43 , SECAM*)
入力信号のカラーエンコード方式を示します。
[ST_VCEN1 : ST_VCEN0]
[00] : NTSC
[01] : PAL
[10] : SECAM
[11] : Reserved
入力ビデオ信号のライン周波数を示します。
[0] : 525 ライン(NTSC-M,J , NTSC-4.43 , PAL-M,60)
[1] : 625 ライン(PAL-B,D,G,H,I,N,Nc , SECAM)
入力信号が白黒であるかの判断を示します。
[0] : 白黒ではないと認識しています。
[1] : 白黒信号であると認識しています。
入力信号の判定結果を示します。
[0] : 入力信号は確定しています。
[1] : 入力信号が確定できていません。
入力信号の判定過程状態を示します。
[0] : 入力信号は判定中です。
[1] : 入力信号の判定は終了しています。
*入力信号を SECAM と認識した場合、ST_VSCF[1:0]は、[11]となります。
MS0973-J-03
97
2009/05
[AK8854VQ]
Closed Caption 1 Register (R) [Sub Address 0x26]
Closed Caption データを格納するレジスタです。
Sub Address 0x26
bit 7
bit 6
bit 5
bit 4
CC7
CC6
CC5
CC4
bit 3
CC3
bit 2
CC2
bit 1
CC1
bit 0
CC0
bit 3
CC11
bit 2
CC10
bit 1
CC9
bit 0
CC8
bit 3
G1-3
bit 2
G1-2
bit 1
G1-1
bit 0
G1-0
bit 3
G4-11
bit 2
G3-10
bit 1
G3-9
bit 0
G3-8
bit 2
EXT2
bit 1
EXT1
bit 0
EXT0
bit 2
EXT10
bit 1
EXT9
bit 0
EXT8
bit 3
VBID3
bit 2
VBID4
bit 1
VBID5
bit 0
VBID6
bit 3
VBID11
bit 2
VBID12
bit 1
VBID13
bit 0
VBID14
Closed Caption 2 Register (R) [Sub Address 0x27]
Closed Caption データを格納するレジスタです。
Sub Address 0x27
bit 7
bit 6
bit 5
bit 4
CC15
CC14
CC13
CC12
WSS 1 Register (R) [Sub Address 0x28]
WSS データを格納するレジスタです。
Sub Address 0x28
bit 7
bit 6
bit 5
bit 4
G2-7
G2-6
G2-5
G2-4
WSS 2 Register (R) [Sub Address 0x29]
WSS データを格納するレジスタです。
Sub Address 0x29
bit 7
bit 6
bit 5
bit 4
Reserved Reserved G4-13
G4-12
Extended Data 1 Register (R) [Sub Address 0x2A]
Closed Caption Extended データを格納するレジスタです。
Sub Address 0x2A
bit 7
bit 6
bit 5
bit 4
bit 3
EXT7
EXT6
EXT5
EXT4
EXT3
Extended Data 2 Register (R) [Sub Address 0x2B]
Closed Caption Extended データを格納するレジスタです。
Sub Address 0x2B
bit 7
bit 6
bit 5
bit 4
bit 3
EXT15
EXT14
EXT13
EXT12
EXT11
VBID 1 Register (R) [Sub Address 0x2C]
VBID データを格納するレジスタです。
Sub Address 0x2C
bit 7
bit 6
bit 5
bit 4
Reserved Reserved VBID1
VBID2
VBID 2 Register (R) [Sub Address 0x2D]
VBID データを格納するレジスタです。
Sub Address 0x2D
bit 7
bit 6
bit 5
bit 4
VBID7
VBID8
VBID9
VBID10
MS0973-J-03
98
2009/05
[AK8854VQ]
Device and Revision ID Register (R) [Sub Address 0x2E]
Device ID 及び Revision 情報を示します。
Device ID は、[0x36]です。
Revision ID の初版は 0x00 です。
Revision はコントロールソフトウェアの変更を必要とするような場合にのみ変更されます。
Sub Address 0x2E
bit 7
bit 6
REV1
REV0
Default Value
0
0
bit 5
DID5
bit 4
DID4
bit 3
DID3
bit 2
DID2
bit 1
DID1
bit 0
DID0
1
1
0
1
1
0
Device and Revision ID Register Definition
Register
Bit
Name
DID0
bit 0
Device ID
~
~
DID5
bit 5
bit 6
REV0
Revision ID
~
~
bit 7
REV1
MS0973-J-03
R/W
Definition
R
Device ID を示します。
Device ID は 0x36 です。
R
Revision 情報を示します。
初版は 0x00 です。
99
2009/05
[AK8854VQ]
11. システム接続例
PVDD2
pull
up
Micro Processor
2
(I C Controller)
PVDD1
SELA SDA SCL RSTN PDN OE NSIG
Video IN
0.033uF
47Ω
PVDD1
0.1uF
AIN1~10
10uF
DVSS
30Ω
PVDD2
IREF
VRP
VCOM
VRN
0.1uF 0.1uF 0.1uF
ATIO
PVDD2
0.1uF
10uF
DVSS
AK8854VQ
6.8kΩ
DVDD
DVDD
CLKMD
0.1uF
10uF
DVSS
XTI
22pF
AVDD
24.576MHz
XTO
AVDD
0.1uF
22pF
10uF
AVSS
H_CSYNC
DATA[7..0]
VSYNC
DTCLK
DVALID_F
VD_F
HD
TEST0
TEST1
Analog GND
MS0973-J-03
100
Digital GND
2009/05
[AK8854VQ]
12. パッケージ図
12.0±0.2
10.0±0.2
33
49
32
64
17
10.0±0.2
12.0±0.2
48
1
16
0.5
0.08
M
0゜~ 10゜
1.25TYP
0.2±0.1
MS0973-J-03
S
101
1.4±0.2
0.10
1.85MAX
0.5±0.2
0.15
0.1 +
- 0.1
0.1
0.15+
- 0.05
S
2009/05
[AK8854VQ]
13. マーキング図
AKM
AK8854VQ
XXXXXXX
1
AKM:
AKM Logo
AK8854VQ:
Marketing Code
XXXXXXX (7 digits): Date Code
MS0973-J-03
102
2009/05
[AK8854VQ]
改訂履歴
概要
MS0973-J-00 初版
MS0973-J-01 アナログ特性「微分非直線性誤差(DNL)」最大値変更
MS0973-J-02 パワーダウン解除シーケンスに I2C 通信禁止期間を追記
詳細
MS0973-J-00→MS0973-J-01
MS0973-J-00 Page14:アナログ特性「微分非直線性誤差(DNL)」最大値変更 (3LSB → 2LSB)
MS0973-J-01→MS0973-J-02
MS0973-J-02 Page18:「パワーダウンシーケンス / パワーダウン解除後リセットシーケンス」に
I2C 通信禁止期間を追記。
MS0973-J-01→MS0973-J-03
MS0973-J-03 Page1:(Notice)を追記。
MS0973-J-03
103
2009/05
[AK8854VQ]
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● 本書に記載された製品、および、製品の仕様につきましては、製品改善のために予告なく変更することが
あります。従いまして、ご使用を検討の際には、本書に掲載した情報が最新のものであることを弊社営業
担当、あるいは弊社特約店営業担当にご確認下さい。
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する侵害につきましては、当社はその責任を負うものではありませんので、ご了承下さい。
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出する際に同法に基づく輸出許可が必要です。
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接または間接を問わず、生命、身体、財産等へ重大な損害を及ぼすことが通常予想されるような極めて高
い信頼性を要求される用途に弊社製品を使用される場合は、必ず事前に弊社代表取締役の書面による同意
をお取り下さい。
● この同意書を得ずにこうした用途に弊社製品を使用された場合、弊社は、その使用から生ずる損害等の責
任を一切負うものではありませんのでご了承下さい。
● お客様の転売等によりこの注意事項の存在を知らずに上記用途に弊社製品が使用され、その使用から損害
等が生じた場合は全てお客様にてご負担または補償して頂きますのでご了承下さい。
MS0973-J-03
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2009/05
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