AK8857VQ

[AK8857VQ]
AK8857VQ
Dual Channel Digital Video Decoder
概要
AK8857VQ は NTSC, PAL, SECAM のコンポジットビデオ信号、S(Y/C)ビデオ信号のデジタルデコー
ド処理を行います。コンポジットビデオ信号のデコード処理は 2 系統同時にデコードすることが可能
です。出力データは ITU-R BT.601 レベルの Y, Cb, Cr データです。インターフェースは ITU-R BT.656
規格相当に対応し、水平及び垂直方向の同期信号も出力可能です。
特徴
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NTSC-J,M , NTSC-4.43 / PAL-B,D,G,H,I,N , Nc , M , PAL-60 / SECAM 規格のコンポジットビデ
オ信号の 2 系統同時デコード処理
S(Y/C)ビデオ信号の 1 系統デコード処理
4ch 入力対応ビデオスイッチ内蔵
11-bit 54MHz ADC 1ch 内蔵
デジタル PGA (−3dB ∼ +10dB)
適応型 Auto Gain Control (AGC)
Auto Color Control (ACC)
簡易 IP 変換機能 (ラインリピート処理)
画質調整機能 (Contrast , Saturation , Brightness , Hue , Sharpness)
入力信号自動判定機能
適応型 2 次元 YC 分離
出力データ：ITU-R BT.601 (4:2:2_8bit)
出力インターフェース：ITU-R BT.656 相当(4:2:2_8bit パラレル_EAV/SAV 付き)*
出力ピクセルサイズ：720x487, 720x576, WVGA, VGA, WQVGA, QVGA
同期タイミング信号外部出力：HD または HACT, VD または VACT, FIELD, DVALID
クローズドキャプション信号デコード機能 (レジスタにて出力)
VBID(CGMS-A)信号デコード機能 (CRCC デコード) (レジスタにて出力)
WSS 信号デコード機能 (レジスタにて出力)
パワーダウン機能
I2C コントロール
コア電源電圧 1.70 ~ 2.00V
インターフェース部電源電圧 1.70 ~ 3.60V
推奨動作温度範囲 –40˚C ~ 85˚C
64 ピン LQFP パッケージ
＊固定のクロックでサンプリングを行うため、ITU-R BT.656 規格のインターフェースを厳密には満たしません。
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目次
[1.]ブロック図 ..........................................................................................................................................6
[2.]ピン配置 ..............................................................................................................................................7
[3.]ピン機能説明.......................................................................................................................................8
[4.]電気的特性 ........................................................................................................................................13
[4.1.]絶対最大定格 ..............................................................................................................................13
[4.2.]推奨動作条件 ..............................................................................................................................13
[4.3.]DC 特性 ......................................................................................................................................14
[4.4.]アナログ特性 ..............................................................................................................................15
[4.5.]消費電流 .....................................................................................................................................15
[4.6.]水晶発振回路部...........................................................................................................................16
[5.]AC タイミング...................................................................................................................................17
[5.1.]入力クロック ..............................................................................................................................17
[5.2.]クロック出力 (DTCLK 出力) ......................................................................................................17
[5.3.]出力データタイミング ................................................................................................................18
[5.4.]リセットタイミング(レジスタリセット).....................................................................................18
[5.5.]パワーダウンシーケンス / パワーダウン解除後リセットシーケンス........................................19
[5.6.]パワーオンリセット....................................................................................................................20
[5.7.]I2C バス入出力タイミング..........................................................................................................21
[5.7.1.]タイミング 1 ........................................................................................................................21
[5.7.2.]タイミング 2 ........................................................................................................................21
[6.]機能説明 ............................................................................................................................................22
[6.1.]アナログインターフェース.........................................................................................................22
[6.2.]アナログ帯域制限フィルタ , アナログクランプ回路.................................................................23
[6.2.1.]アナログ帯域制限フィルタ ..................................................................................................23
[6.2.2.]アナログクランプ回路 .........................................................................................................23
[6.3.]出力データフォーマット設定(ピクセルサイズ変換・プログレッシブ出力)...............................25
[6.3.1.]720x487, 720x576(ITU-R BT.601)........................................................................................26
[6.3.2.]640x480(VGA)......................................................................................................................26
[6.3.3.]800x480(WVGA) ..................................................................................................................27
[6.3.4.]320x240(QVGA)...................................................................................................................27
[6.3.5.]400x240(WQVGA), 400x234(EGA)......................................................................................27
[6.3.6.]480x240(WEGA1), 480x234(WEGA2) .................................................................................28
[6.3.7.]525 ライン入力時＿縦方向 487 ライン＿インターレース出力 ............................................29
[6.3.8.]525 ライン入力時＿縦方向 487 ライン＿プログレッシブ(60frm/sec)出力* .........................30
[6.3.9.]525 ライン入力時＿縦方向 487 ライン＿プログレッシブ(30frm/sec)出力(ODD 出力) *......31
[6.3.10.]525 ライン入力時＿縦方向 487 ライン＿プログレッシブ(30frm/sec)出力(EVEN 出力) *..32
[6.3.11.]525 ライン入力時＿縦方向 480 ライン＿インターレース出力...........................................33
[6.3.12.]525 ライン入力時＿縦方向 480 ライン＿プログレッシブ(60frm/sec)出力 ........................34
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[6.3.13.]525 ライン入力時＿縦方向 480 ライン＿プログレッシブ(30frm/sec)出力(ODD 出力) ......35
[6.3.14.]525 ライン入力時＿縦方向 480 ライン＿プログレッシブ(30frm/sec)出力(EVEN 出力) ....36
[6.3.15.]525 ライン入力時＿縦方向 240 ライン及び 234 ライン(ODD 出力) ..................................37
[6.3.16.]525 ライン入力時＿縦方向 240 ライン及び 234 ライン(EVEN 出力) ................................38
[6.3.17.]625 ライン入力時＿縦方向 576 ライン ..............................................................................39
[6.3.18.]625 ライン入力時＿縦方向 576 ライン＿プログレッシブ(60frm/sec)出力* .......................40
[6.3.19.]625 ライン入力時＿縦方向 576 ライン＿プログレッシブ(30frm/sec)出力(ODD 出力)*.....41
[6.3.20.]625 ライン入力時＿縦方向 576 ライン＿プログレッシブ(30frm/sec)出力(EVEN 出力)*...42
[6.3.21.]625 ライン入力時＿縦方向 480 ライン ..............................................................................43
[6.3.22.]625 ライン入力時＿縦方向 480 ライン＿プログレッシブ(60frm/sec)出力* .......................44
[6.3.23.]625 ライン入力時＿縦方向 480 ライン＿プログレッシブ(30frm/sec)出力(ODD 出力)*.....45
[6.3.24.]625 ライン入力時＿縦方向 480 ライン＿プログレッシブ(30frm/sec)出力(EVEN 出力)*...46
[6.3.25.]625 ライン入力時＿縦方向 240 ライン及び 234 ライン(ODD 出力) ..................................47
[6.3.26.]625 ライン入力時＿縦方向 240 ライン及び 234 ライン(EVEN 出力) ................................48
[6.4.]入力映像信号属性 .......................................................................................................................49
[6.5.]入力映像信号自動認識機能.........................................................................................................50
[6.6.]入力映像信号自動認識制限機能..................................................................................................51
[6.7.]出力データコントロール ............................................................................................................52
[6.8.]出力ピン状態 ..............................................................................................................................55
[6.9.]タイミング信号出力ピン ............................................................................................................55
[6.10.]出力データタイミング ..............................................................................................................56
[6.11.]VLOCK 機構..............................................................................................................................57
[6.12.]Auto Gain Control (AGC) ..........................................................................................................58
[6.13.]Auto Color Control (ACC) .........................................................................................................59
[6.14.]無信号判定時出力信号 ..............................................................................................................59
[6.15.]Y/C 分離....................................................................................................................................60
[6.16.]C フィルタ ................................................................................................................................60
[6.17.]U/ V フィルタ............................................................................................................................61
[6.18.]ピクセル補間器.........................................................................................................................61
[6.19.]クロック ...................................................................................................................................62
[6.20.]位相補正機能 ............................................................................................................................62
[6.21.]出力インターフェース ..............................................................................................................62
[6.21.1.]EAV/SAV 付きインターフェース........................................................................................62
[6.21.2.]タイミング信号によるインターフェース ...........................................................................63
[6.22]自動 Setup 処理 .........................................................................................................................64
[6.23.]PGA (Programable Gain Amp) ..................................................................................................64
[6.24.]同期分離、同期検出、黒レベル調整.........................................................................................65
[6.25.]デジタルペデスタルクランプ ...................................................................................................65
[6.26.]カラーキラー ............................................................................................................................66
[6.27.]画質調整処理機能 .....................................................................................................................68
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[6.27.1.]コントラスト調整...............................................................................................................68
[6.27.2.]ブライトネス調整...............................................................................................................68
[6.27.3.]彩度(Saturation)調整 ........................................................................................................69
[6.27.4.]色相(HUE)調整 ...................................................................................................................69
[6.27.5.]シャープネス調整...............................................................................................................69
[6.27.6.]輝度帯域調整機能...............................................................................................................70
[6.27.7.]セピア出力 .........................................................................................................................70
[6.28.]VBI Information デコード ..........................................................................................................71
[6.29.]内部状態通知機能 .....................................................................................................................72
[6.30.]入力信号自動認識結果通知機能................................................................................................73
[7.]デバイスコントロールインターフェース ..........................................................................................74
[7.1.] I2C バス SLAVE Address ...........................................................................................................74
[7.2.] I2C コントロールシーケンス .....................................................................................................74
[7.2.1.] Write シーケンス .................................................................................................................74
[7.2.2.] Read シーケンス ................................................................................................................74
[8.]レジスタ一覧.....................................................................................................................................75
[9.]レジスタ設定概要 .............................................................................................................................77
[9.1.] Input Channel Select Register (R/W) [Sub Address 0x00] .........................................................77
[9.2.] AFE Control Register (R/W) [Sub Address 0x01]
(共通レジスタ)............................................79
[9.3.] Output Control Register (R/W) [Sub Address 0x02]
(共通レジスタ)........................................80
[9.4.] Start and Delay Control Register (R/W) [Sub Address 0x03]
(共通レジスタ) ..........................81
[9.5.] Control 1 Register (R/W) [Sub Address 0x04]
(共通レジスタ) ................................................82
[9.6.] Control 2 Register (R/W) [Sub Address 0x05]
(共通レジスタ) ................................................83
(共通レジスタ) ...........................84
[9.7.] Pedestal Level Control Register (R/W) [Sub Address 0x06]
[9.8.] Color Killer Control Register (R/W) [Sub Address 0x07]
[9.9.] Image Control Register (R/W) [Sub Address 0x08]
(共通レジスタ).................................85
(共通レジスタ) ........................................86
[9.10.] High Slice Data Set Register (R/W) [Sub Address 0x09]
(共通レジスタ)..............................87
[9.11.] Low Slice Data Set Register (R/W) [Sub Address 0x0A] (共通レジスタ)...............................87
[9.12.] PGA Control 1 Register (R/W) [Sub Address 0x0B] .................................................................88
[9.13.] PGA Control 2 Register (R/W) [Sub Address 0x0C].................................................................88
[9.14.] Output Data Format A Register (R/W) [Sub Address 0x0D]
(A ブロック専用) ......................89
[9.15.] Output Data Format B Register (R/W) [Sub Address 0x25]
(B ブロック専用).......................89
[9.16.] Input Video Standard A Register (R/W) [Sub Address 0x0E]
(A ブロック専用).....................90
[9.17.] Input Video Standard B Register (R/W) [Sub Address 0x26]
(B ブロック専用).....................90
[9.18.] NDMODE A Register (R/W) [Sub Address 0x0F]
(A ブロック専用) ......................................91
[9.19.] NDMODE B Register (R/W) [Sub Address 0x27]
(B ブロック専用) ......................................91
[9.20.] Output Pin Control 0 A Register (R/W) [Sub Address 0x10]
(A ブロック専用) ......................92
[9.21.] Output Pin Control 0 B Register (R/W) [Sub Address 0x28]
(B ブロック専用)......................92
[9.22.] Output Pin Control 1 A Register (R/W) [Sub Address 0x11]
(A ブロック専用) ......................93
[9.23.] Output Pin Control 1 B Register (R/W) [Sub Address 0x29]
(B ブロック専用)......................93
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[9.24.] AGC & ACC A Control Register (R/W) [Sub Address 0x12]
(A ブロック専用).......................94
[9.25.] AGC & ACC B Control Register (R/W) [Sub Address 0x2A] (B ブロック専用) ......................94
[9.26.] Control 0 A Register (R/W) [Sub Address 0x13]
(A ブロック専用) ........................................95
[9.27.] Control 0 B Register (R/W) [Sub Address 0x2B]
(B ブロック専用) .......................................95
[9.28.] Contrast Control A Register (R/W) [Sub Address 0x14]
(A ブロック専用).............................96
[9.29.] Contrast Control B Register (R/W) [Sub Address 0x2C]
(B ブロック専用)............................96
[9.30.] Brightness Control A Register (R/W) [Sub Address 0x15]
(A ブロック専用) .........................96
[9.31.] Brightness Control B Register (R/W) [Sub Address 0x2D]
(B ブロック専用) ........................96
[9.32.] Saturation Control A Register (R/W) [Sub Address 0x16]
(A ブロック専用)..........................97
[9.33.] Saturation Control B Register (R/W) [Sub Address 0x2E]
(B ブロック専用) .........................97
[9.34.] HUE Control A Register (R/W) [Sub Address 0x17]
(A ブロック専用)...................................97
[9.35.] HUE Control B Register (R/W) [Sub Address 0x2F]
(B ブロック専用) ..................................97
[9.36.] Request VBI Infomation A Register (R/W) [Sub Address 0x18]
(A ブロック専用).................98
[9.37.] Request VBI Infomation B Register (R/W) [Sub Address 0x30]
(B ブロック専用) ................98
[9.38.] Status 1 A Register (R) [Sub Address 0x19]
(A ブロック専用) ..............................................99
[9.39.] Status 1 B Register (R) [Sub Address 0x31]
(B ブロック専用)..............................................99
[9.40.] Status 2 A Register (R) [Sub Address 0x1A]
(A ブロック専用)............................................100
[9.41.] Status 2 B Register (R) [Sub Address 0x32]
(B ブロック専用)............................................100
[9.43.] Input Video Status A Register (R) [Sub Address 0x34]
(B ブロック専用) ............................101
[9.44.] Closed Caption 1 A Register (R) [Sub Address 0x1D]
(A ブロック専用) .............................102
[9.45.] Closed Caption 1 B Register (R) [Sub Address 0x35]
(B ブロック専用) .............................102
[9.46.] Closed Caption 2 A Register (R) [Sub Address 0x1E] (A ブロック専用) .............................102
[9.47.] Closed Caption 2 B Register (R) [Sub Address 0x36]
(B ブロック専用) .............................102
[9.48.] WSS 1 A Register (R) [Sub Address 0x1F]
(A ブロック専用)..............................................102
[9.49.] WSS 1 B Register (R) [Sub Address 0x37]
(B ブロック専用) .............................................102
[9.50.] WSS 2 A Register (R) [Sub Address 0x20]
(A ブロック専用)..............................................102
[9.51.] WSS 2 B Register (R) [Sub Address 0x38]
(B ブロック専用) .............................................102
[9.52.] Extended Data 1 A Register (R) [Sub Address 0x21]
(A ブロック専用) ..............................103
[9.53.] Extended Data 1 B Register (R) [Sub Address 0x39]
(B ブロック専用) ..............................103
[9.54.] Extended Data 2 A Register (R) [Sub Address 0x22]
(A ブロック専用) ..............................103
[9.55.] Extended Data 2 B Register (R) [Sub Address 0x3A] (B ブロック専用)..............................103
[9.56.] VBID 1 A Register (R) [Sub Address 0x23]
(A ブロック専用)..............................................103
[9.57.] VBID 1 B Register (R) [Sub Address 0x3B]
(B ブロック専用).............................................103
[9.58.] VBID 2 A Register (R) [Sub Address 0x24]
(A ブロック専用)..............................................103
[9.59.] VBID 2 B Register (R) [Sub Address 0x3C]
(B ブロック専用).............................................103
[9.60.] Device and Revision ID Register (R) [Sub Address 0x3D].....................................................104
[10.] システム接続例 ...........................................................................................................................105
[11.] パッケージ図 ...............................................................................................................................106
[12.] マーキング図 ...............................................................................................................................107
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[AK8857VQ]
[1.]ブロック図
TEST0 TEST1
XTO
SELA SDA SCL PDN RSTN
Clock Module
PLL
Microprocessor
Interface
XTI
TEST
LOGIC
OE_A OE_B
DATA_A[7:0]
HD_ACT_A
VD_ACT_A
DVALID_A
AIN1
CLAMP
AIN2
MUX
AIN3
MUX
CLAMP
Digital
PGA1
AAF
11-bit
ADC
MUX
Digital
PGA2
Decimation
Filter
Sync
Separation
Decimation
Filter
Sync
Separation
Composite Decode x 2
or
Y/C Docode x 1
Scaling
&
I/P
Buffer
AAF
FIELD_A
DTCLK
DATA_B[7:0]
HD_ACT_B
AIN4
VD_ACT_B
DVALID_B
FIELD_B
NSIG_A
VREF
NSIG_B
VRP VCOM VRN
IREF
AVDD
AVSS
DVDD
DVSS
PVDD1
PVDD2
本仕様書では、上記ブロック図内右側の DTCLK ピンより上の出力ピン部を「A ブロック」、DTCLK ピンより下の出力ピン部を「B ブロック」と呼びます。
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[AK8857VQ]
[2.]ピン配置
DVSS
PVDD1
DATA_B6
DATA_B5
DATA_B4
DATA_B3
DATA_B2
DATA_B1
DATA_B0
PVDD1
DVSS
DVDD
TEST0
TEST1
NSIG_B
NSIG_A
48 47 46 45 4443 4241 40 39 38 3736 3534 33
OE_B
OE_A
PVDD2
RSTN
PDN
SDA
SCL
SELA
AVDD
XTO
AVSS
XTI
VRN
IREF
VRP
VCOM
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
DATA_B7
VD_ACT_B
HD_ACT_B
DVALID_B
FIELD_B
DTCLK
PVDD1
FIELD_A
DVALID_A
HD_ACT_A
VD_ACT_A
DATA_A7
DATA_A6
PVDD1
DVSS
DVDD
1 2 3 4 5 6 7 8 9 10 11 1213 1415 16
DATA_A5
DATA_A4
DATA_A3
DATA_A2
DATA_A1
DATA_A0
PVDD1
DVSS
AVSS
AIN4
AVDD
AIN3
AVSS
AIN2
AVDD
AIN1
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[3.]ピン機能説明
ピン
番号
端子名
電源
I/O
1
AIN1
A
I
2
AVDD
A
P
3
AIN2
A
I
4
AVSS
A
G
5
AIN3
A
I
6
AVDD
A
P
7
AIN4
A
I
8
9
10
AVSS
DVSS
PVDD1
A
D
P1
G
G
P
11
DATA_A0
P1
O
(I)
12
DATA_A1
P1
O
(I)
13
DATA_A2
P1
O
(I)
14
DATA_A3
P1
O
(I)
15
DATA_A4
P1
O
(I)
16
DATA_A5
P1
O
(I)
17
18
DVDD
DVSS
D
D
P
G
機能概要
アナログ信号入力ピンです。[システム接続例]のように、抵抗分割
にて約 39%(−8.19dB)のレベルに減衰させた後、0.033uF のセラミ
ックコンデンサを介して入力してください。未使用の場合は、NC
としてください。
アナログ電源ピンです。
アナログ信号入力ピンです。[システム接続例]のように、抵抗分割
にて約 39%(−8.19dB)のレベルに減衰させた後、0.033uF のセラミ
ックコンデンサを介して入力してください。未使用の場合は、NC
としてください。
アナロググランドピンです。
アナログ信号入力ピンです。[システム接続例]のように、抵抗分割
にて約 39%(−8.19dB)のレベルに減衰させた後、0.033uF のセラミ
ックコンデンサを介して入力してください。未使用の場合は、NC
としてください。
アナログ電源ピンです。
アナログ信号入力ピンです。[システム接続例]のように、抵抗分割
にて約 39%(−8.19dB)のレベルに減衰させた後、0.033uF のセラミ
ックコンデンサを介して入力してください。未使用の場合は、NC
としてください。
アナロググランドピンです。
デジタルグランドピンです。
I/O 電源ピンです。
A ブロック側のデータ出力ピンです。OE_A / PDN / RSTN のピン状
態による出力については別途記載します。(*1)
(なお、このピンはテストモード時 Input ピンとして使用します。)
A ブロック側のデータ出力ピンです。OE_A / PDN / RSTN のピン状
態による出力については別途記載します。(*1)
(なお、このピンはテストモード時 Input ピンとして使用します。)
A ブロック側のデータ出力ピンです。OE_A / PDN / RSTN のピン状
態による出力については別途記載します。(*1)
(なお、このピンはテストモード時 Input ピンとして使用します。)
A ブロック側のデータ出力ピンです。OE_A / PDN / RSTN のピン状
態による出力については別途記載します。(*1)
(なお、このピンはテストモード時 Input ピンとして使用します。)
A ブロック側のデータ出力ピンです。OE_A / PDN / RSTN のピン状
態による出力については別途記載します。(*1)
(なお、このピンはテストモード時 Input ピンとして使用します。)
A ブロック側のデータ出力ピンです。OE_A / PDN / RSTN のピン状
態による出力については別途記載します。(*1)
(なお、このピンはテストモード時 Input ピンとして使用します。)
デジタル電源ピンです。
デジタルグランドピンです。
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[AK8857VQ]
ピン
番号
19
電源
I/O
PVDD1
P1
P
20
DATA_A6
P1
O
(I)
21
DATA_A7
P1
O
(I)
22
VD_ACT_A
P1
O
(I)
23
HD_ACT_A
P1
O
(I)
24
DVALID_A
P1
O
(I)
25
FIELD_A
P1
O
(I)
26
PVDD1
P1
P
27
DTCLK
P1
O
28
FIELD_B
P1
O
(I)
29
DVALID_B
P1
O
(I)
30
HD_ACT_B
P1
O
(I)
31
VD_ACT_B
P1
O
(I)
端子名
機能概要
I/O 電源ピンです。
A ブロック側のデータ出力ピンです。OE_A / PDN / RSTN のピン状
態による出力については別途記載します。(*1)
(なお、このピンはテストモード時 Input ピンとして使用します。)
A ブロック側のデータ出力ピンです。OE_A / PDN / RSTN のピン状
態による出力については別途記載します。(*1)
(なお、このピンはテストモード時 Input ピンとして使用します。)
A ブロック側の VD(Vertical Drive) / VACT(Vertical Active)信号出力
ピンです。レジスタ設定にて、VD 信号出力 / VACT 信号出力を切
り替えます。OE_A / PDN / RSTN のピン状態による出力については
別途記載します。(*1)
(なお、このピンはテストモード時 Input ピンとして使用します。)
A ブロック側の HD(Horizontal Drive) / HACT(Horizontal Active)信
号出力ピンです。レジスタ設定にて、HD 信号出力 / HACT 信号出
力を切り替えます。OE_A / PDN / RSTN のピン状態による出力につ
いては別途記載します。(*1)
(なお、このピンはテストモード時 Input ピンとして使用します。)
A ブロック側の DVALID 信号出力ピンです。OE_A / PDN / RSTN の
ピン状態による出力については別途記載します。(*1)
(なお、このピンはテストモード時 Input ピンとして使用します。)
A ブロック側の FIELD 信号出力ピンです。OE_A / PDN / RSTN の
ピン状態による出力については別途記載します。(*1)
(なお、このピンはテストモード時 Input ピンとして使用します。)
I/O 電源ピンです。
出力 I/F 用データクロック出力ピンです。27MHz 及び 54MHz のク
ロックを出力します。OE_A / OE_B / PDN / RSTN のピン状態によ
る出力については別途記載します。(*1)
B ブロック側の FIELD 信号出力ピンです。OE_B / PDN / RSTN の
ピン状態による出力については別途記載します。(*1)
(なお、このピンはテストモード時 Input ピンとして使用します。)
B ブロック側の DVALID 信号出力ピンです。OE_B / PDN / RSTN の
ピン状態による出力については別途記載します。(*1)
(なお、このピンはテストモード時 Input ピンとして使用します。)
B ブロック側の HD(Horizontal Drive) / HACT(Horizontal Active)信
号出力ピンです。レジスタ設定にて、HD 信号出力 / HACT 信号出
力を切り替えます。OE_B / PDN / RSTN のピン状態による出力につ
いては別途記載します。(*1)
(なお、このピンはテストモード時 Input ピンとして使用します。)
B ブロック側の VD(Vertical Drive) / VACT(Vertical Active)信号出力
ピンです。レジスタ設定にて、VD 信号出力 / VACT 信号出力を切
り替えます。OE_B / PDN / RSTN のピン状態による出力については
別途記載します。(*1)
(なお、このピンはテストモード時 Input ピンとして使用します。)
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-9-
[AK8857VQ]
ピン
番号
端子名
電源
I/O
32
DATA_B7
P1
O
(I)
33
34
DVSS
PVDD1
D
P1
G
P
35
DATA_B6
P1
O
(I)
36
DATA_B5
P1
O
(I)
37
DATA_B4
P1
O
(I)
38
DATA_B3
P1
O
(I)
39
DATA_B2
P1
O
(I)
40
DATA_B1
P1
O
(I)
41
DATA_B0
P1
O
(I)
42
43
44
45
46
PVDD1
DVSS
DVDD
TEST0
TEST1
P1
D
D
P2
P2
P
G
P
I
I
47
NSIG_B
P2
O
(I)
48
NSIG_A
P2
O
(I)
機能概要
B ブロック側のデータ出力ピンです。OE_B / PDN / RSTN のピン状
態による出力については別途記載します。(*1)
(なお、このピンはテストモード時 Input ピンとして使用します。)
デジタルグランドピンです。
I/O 電源ピンです。
B ブロック側のデータ出力ピンです。OE_B / PDN / RSTN のピン状
態による出力については別途記載します。(*1)
(なお、このピンはテストモード時 Input ピンとして使用します。)
B ブロック側のデータ出力ピンです。OE_B / PDN / RSTN のピン状
態による出力については別途記載します。(*1)
(なお、このピンはテストモード時 Input ピンとして使用します。)
B ブロック側のデータ出力ピンです。OE_B / PDN / RSTN のピン状
態による出力については別途記載します。(*1)
(なお、このピンはテストモード時 Input ピンとして使用します。)
B ブロック側のデータ出力ピンです。OE_B / PDN / RSTN のピン状
態による出力については別途記載します。(*1)
(なお、このピンはテストモード時 Input ピンとして使用します。)
B ブロック側のデータ出力ピンです。OE_B / PDN / RSTN のピン状
態による出力については別途記載します。(*1)
(なお、このピンはテストモード時 Input ピンとして使用します。)
B ブロック側のデータ出力ピンです。OE_B / PDN / RSTN のピン状
態による出力については別途記載します。(*1)
(なお、このピンはテストモード時 Input ピンとして使用します。)
B ブロック側のデータ出力ピンです。OE_B / PDN / RSTN のピン状
態による出力については別途記載します。(*1)
(なお、このピンはテストモード時 Input ピンとして使用します。)
I/O 電源ピンです。
デジタルグランドピンです。
デジタル電源ピンです。
テストモード設定用ピンです。DVSS に接続して下さい。
テストモード設定用ピンです。DVSS に接続して下さい。
このピンは、B ブロックから出力される信号の同期状態を示します。
Low : 信号あり(同期しています。)
High : 無信号または同期が外れています。
OE_B / PDN / RSTN のピン状態による出力については別途記載。
(*1)(なお、このピンはテストモード時 Input ピンとして使用します。)
このピンは、A ブロックから出力される信号の同期状態を示します。
Low : 信号あり(同期しています。)
High : 無信号または同期が外れています。
OE_A / PDN / RSTN のピン状態による出力については別途記載。
(*1)(なお、このピンはテストモード時 Input ピンとして使用します。)
MS1189-J-01
2010/12
-10-
[AK8857VQ]
ピン
番号
端子名
電源
I/O
49
OE_B
P2
I
50
OE_A
P2
I
51
PVDD2
P2
P
52
RSTN
P2
I
53
PDN
P2
I
54
SDA
P2
I/O
55
SCL
P2
I
56
SELA
P2
I
(O)
57
AVDD
A
P
58
XTO
A
O
59
AVSS
A
G
60
XTI
A
I
61
VRN
A
O
62
IREF
A
O
機能概要
B ブロック側の Output Enable ピンです。
L : B ブロックのデジタル出力ピンは Hi-z 出力(*2)
H : 映像データを出力します。
OE_B ピンの Hi-z 入力は禁止します。
A ブロック側の Output Enable ピンです。
L : A ブロックのデジタル出力ピンは Hi-z 出力(*2)
H : 映像データを出力します。
OE_A ピンの Hi-z 入力は禁止します。
マイコン用 I/F 電源ピンです。
リセット信号入力ピンです。Hi-z 入力は禁止します。
L : リセット
H : 通常動作
パワーダウン制御ピンです。Hi-z 入力は禁止します。
L : パワーダウン
H : 通常動作
I2C データピンです。PVDD2 でプルアップしてください。
RSTN=L の時には、Hi-z 入力が可能です。
リセットシーケンス時 SDA 入力は受け付けません。
I2C クロック入力ピンです。PVDD2 以下で入力してください。
PDN=L の時には、Hi-z 入力が可能です。
リセットシーケンス時 SCL 入力は受け付けません。
I2C バスアドレス選択用ピンです。
PVDD2 接続 : スレーブアドレス[0x8A]
DVSS 接地 : スレーブアドレス[0x88]
(なお、このピンはテストモード時 Output ピンとして使用します。)
アナログ電源ピンです。
水晶振動子接続端子です。
(推奨回路: 22pF のコンデンサを介してアナロググランドに接地)
27MHz の水晶振動子を使用してください。
PDN=L の際には、AVSS レベル出力となります。
水晶振動子を使用しない場合は、AVSS に接続してください。
アナロググランドピンです。
水晶振動子接続端子です。
(推奨回路: 22pF のコンデンサを介してアナロググランドに接地)
27MHz の水晶振動子を使用してください。
27MHz の水晶発振器からの入力の場合は、このピンに入力してくだ
さい。
AD コンバータ内部負基準電圧ピンです。
0.1uF 以上のセラミックコンデンサを AVSS との間に接続してく
ださい。
基準電流設定ピンです。
6.8kΩ(±1%精度)の抵抗で AVSS に接地してください。
MS1189-J-01
2010/12
-11-
[AK8857VQ]
ピン
番号
端子名
電源
I/O
機能概要
AD コンバータ内部正基準電圧ピンです。
63
VRP
A
O
0.1uF 以上のセラミックコンデンサを AVSS との間に接続してく
ださい。
AD コンバータ内部コモン電圧ピンです。
64
VCOM
A
O
0.1uF 以上のセラミックコンデンサを AVSS との間に接続してく
ださい。
[電源] A: AVDD, D: DVDD, P1: PVDD1, P2: PVDD2
[I/O] I: 入力ピン, O: 出力ピン, I/O: 入出力ピン, P: 電源ピン, G: グランド接続ピン
(*1)出力ピン状態は OE_A , OE_B, PDN , RSTN ピンの状態によって次の通り規定されます。
OE_A, OE_B (*2) PDN
RSTN
Output1 (*2)
Output2 (*2)
L
x
x
Hi-Z 出力
L 出力
H
L
x
L 出力
L 出力
L
L 出力
L 出力
H
H
H
Default Data Out (*3)
Default Data Out (*3)
(*2) Output1 対象ピン:
(A ブロック側) DATA_A[7:0], HD_ACT_A, VD_ACT_A, DVALID_A, FIELD_A
(B ブロック側) DATA_B[7:0], HD_ACT_B, VD_ACT_B, DVALID_B, FIELD_B
また、DTCLK ピンも Output1 対象ピンです。
なお、OE_A と OE_B が共に Low の場合のみ、DTCLK ピンが Hi-Z 出力となります。
Output2 対象ピン:
NSIG_A, NSIG_B
(*3)AIN 信号が無入力の場合、黒データ(Y=0x10, Cb/Cr=0x80)を出力します。
(レジスタにてブルーバック出力可能)
電源投入直後、(OE_A=H または OE_B=H)かつ PDN=H の時は、リセットシーケンスにより内部状態
が確定するまでの期間、出力ピンの状態は不定です。
MS1189-J-01
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-12-
[AK8857VQ]
[4.]電気的特性
[4.1.]絶対最大定格
項目
最小
最大
単位
備考
電源電圧
AVDD, DVDD,
−0.3
2.2
V
PVDD1, PVDD2
−0.3
4.2
V
アナログ入力ピン電圧 A
−0.3
AVDD + 0.3 (≦2.2)
V
(VinA)
デジタル入出力ピン電圧 P1
−0.3
PVDD1 + 0.3 (≦4.2)
V
(*1)
(VioP1)
デジタル入出力ピン電圧 P2
−0.3
PVDD2 + 0.3 (≦4.2)
V
(*2)
(VioP2)
入力ピン電流
−10
10
mA
(Iin)
(電源ピンを除く)
保存温度
−40
125
ºC
電源電圧は、各グランドピン(DVSS=AVSS)を 0V(電圧基準)としたときの値です。
全ての電源グランド(AVSS, DVSS)は同電位としてください。
デジタル出力ピンをデータバスに接続する場合、データバスの動作電圧は上記デジタル出力ピン電圧
の範囲として下さい。
(*1) 対 象 ピ ン は 、 DATA_A[7:0], HD_ACT_A, VD_ACT_A, DVALID_A, FIELD_A, DATA_B[7:0],
HD_ACT_B, VD_ACT_B, DVALID_B, FIELD_B, DTCLK です。
(*2)対象ピンは、OE_A, OE_B, SELA, PDN, RSTN, SDA, SCL, NSIG_A, NSIG_B, TEST0, TEST1 で
す。
[4.2.]推奨動作条件
項目
最小
標準
最大
単位
条件
アナログ電源電圧(AVDD)
デジタル電源電圧(DVDD)
1.70
1.80
2.00
V
AVDD=DVDD
I/O 電源電圧(PVDD1)
マイコン I/F 電源電圧(PVDD2)
1.70
1.80
3.60
V
PVDD1≧DVDD
PVDD2≧DVDD
動作温度(Ta)
−40
85
ºC
電源電圧は、各グランドピン(DVSS=AVSS)を 0V(電圧基準)としたときの値です。
全ての電源グランド(AVSS, DVSS)は同電位としてください。
MS1189-J-01
2010/12
-13-
[AK8857VQ]
[4.3.]DC 特性
(表中、特に条件の無い場合の電源電圧範囲は、推奨動作条件範囲内の値です。)
項目
記号
最小
標準
最大
単位
条件
デジタル P2 入力 H 電圧
VPIH
0.8PVDD2
V
*1 の場合
0.7PVDD2
V
*2 の場合
デジタル P2 入力 L 電圧
VPIL
0.2PVDD2
V
*1 の場合
0.3PVDD2
V
*2 の場合
XTI 入力 H 電圧
VAIH
XTI 入力 L 電圧
VAIL
0.2AVDD
V
デジタル入力リーク電流
IL
±10
uA
デジタル P1 出力 H 電圧
VP1OH
デジタル P1 出力 L 電圧
VP1OL
デジタル P2 出力 H 電圧
VP2OH
デジタル P2 出力 L 電圧
VP2OL
0.8AVDD
V
0.8PVDD1
0.2PVDD1
0.8PVDD2
0.2PVDD2
V
IOH = −600uA
V
IOL = 1mA
V
IOH = −600uA
V
IOL = 1mA
IOLC = 3mA
I C(SDA)L 出力
VOLC
0.4
V
PVDD2≧2.0V
0.2 PVDD2
PVDD2＜2.0V
*1: < DVDD = 1.70V~2.00V, DVDD≦PVDD1＜2.70V, DVDD≦PVDD2＜2.70V, Ta: −40~85˚C >
*2: < DVDD = 1.70V~2.00V, 2.70V≦PVDD1≦3.60V, 2.70V≦PVDD2≦3.60V, Ta: −40~85˚C >
2
デジタル P2 入力とは、
SDA, SCL, SELA, OE_A, OE_B, PDN, RSTN, TEST0, TEST1 ピン入力の総称です。
デジタル P1 出力とは、
DATA_A[7:0], HD_ACT_A, VD_ACT_A, DVALID_A, FIELD_A, DATA_B[7:0], HD_ACT_B, VD_ACT_B,
DVALID_B, FIELD_B, DTCLK ピン出力の総称です。
デジタル P2 出力とは、
NSIG_A, NSIG_B ピン出力の総称です。
※SDA ピン出力はデジタル出力ピンに含みません。
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2010/12
-14-
[AK8857VQ]
[4.4.]アナログ特性
(AVDD=1.8V, 温度 25˚C)
セレクタ・クランプ
項目
記号
入力レンジ
VIMX
最小
0
標準
0.50
最大
0.60
単位
VPP
条件
0.6Vpp 入力時に ADC 出力フルコード
アナログフロントエンド
項目
記号
分解能
RES
11
bit
サンプリング周波数
FS
27
MHz
ADC は 54MHz 動作
積分非直線性誤差
INL
±2.0
±4.0
LSB
FS=27MHz、0.5Vpp 入力時
微分非直線性誤差
DNL
±0.5
+1.5
−1.0
LSB
FS=27MHz、0.5Vpp 入力時
S/N
SN
54
dB
S/(N+D)
SND
52
dB
Fin=1MHz, FS=27MHz
0.5Vpp 入力時
(Fin = AIN 入力信号周波数)
ADC 内部コモン電圧
VCOM
0.96
V
ADC 内部正側 VREF 電圧
VRP
1.28
V
ADC 内部負側 VREF 電圧
VRN
0.64
V
AAF(Anti-Aliasing Filter)
項目
パスバンドリップル
ストップバンド阻止量
最小
記号
Gp
Gs
標準
最小
−1
20
最大
単位
標準
35
条件・備考
最大
+1
単位
dB
dB
条件
6MHz
27MHz
[4.5.]消費電流
項目
(DVDD = AVDD = PVDD1 = PVDD2 = 1.8V, Ta = −40 ~ 85˚C の時) (*1)
記号
最小 標準 最大 単位 条件
(動作時電流)
IDD1
IDD2
IDD3
86
63
75
アナログ部
AIDD
39
mA
デジタル部
DIDD
34
mA
I/O 部
PIDD
13
mA
全消費電流
130
112
mA
mA
mA
CVBS デコード時(2ch) (*2)
CVBS デコード時(1ch) (*2)
S(Y/C)デコード時
(*2)
CVBS デコード時(2ch)
Xtal 発振子接続時
CVBS デコード時(2ch)
負荷条件: CL=12pF, 24pF*
(*DTCLK ピンのみ)
(パワーダウン時電流)
パワーダウン時全消費電流
SIDD
≦1
20
uA
PDN=L(DVSS)の時(*3)
アナログ部
ASIDD
≦1
uA
デジタル部
DSIDD
≦1
uA
I/O 部
PSIDD
≦1
uA
(*1)NTSC-J 100%カラーバー入力
(*2) 標準値は参考値です。A ブロックは映像出力設定、B ブロックは「デコードなし」設定。
(*3) OE_A、OE_B ピン及び RSTN ピンが、確実に使用する極性の電源電圧またはクランドレベルと
なっている場合。
MS1189-J-01
2010/12
-15-
[AK8857VQ]
[4.6.]水晶発振回路部
項目
記号
最小
標準
最大
発振周波数
f0
27
周波数精度
Δf / f
±100
負荷容量
CL
15
実効等価抵抗
Re
100
水晶振動子並列静電容量
CO
0.9
XTI 端子外部接続負荷容量
CXI
22
XTO 端子外部接続負荷容量
CXO
22
2
(*1)実効等価抵抗は、一般に Re = R1 x (1+CO/CL) で与えられます。
[R1]: 水晶振動子直列等価抵抗です。
単位
MHz
ppm
pF
Ω
pF
pF
pF
(Ta : −40~85℃)
備考
(*1)
CL=15pF 使用時
CL=15pF 使用時
回路接続例
AK8857VQ 内部回路
Rf
XTI pin
XTO pin
外部接続回路
Rd (* 2)
CXI = 22pF
CXO = 22pF
(*2)制限抵抗(Rd)の有無および抵抗値は、使用する水晶振動子の仕様に合わせて決定して下さい。
※本ページ以降は、「AK8857VQ」ではなく、「AK8857」と記載します。
MS1189-J-01
2010/12
-16-
[AK8857VQ]
[5.]AC タイミング
(DVDD=1.70V~2.00V, PVDD1=DVDD~3.60V, PVDD2=DVDD~3.60V, −40~85℃)
負荷条件：CL=12pF, 24pF(DTCLK ピンのみ)
[5.1.]入力クロック
AK8857 へ入力するクロックを下記の通り規定します。
fCLK
tCLKL
tCLKH
VIH
1/2 レベル
VIL
項目
入力 CLK
CLK パルス幅 H
CLK パルス幅 L
周波数安定度
記号
fCLK
tCLKH
tCLKL
最小
標準
27
最大
15
15
±100
単位
MHz
nsec
nsec
ppm
[5.2.]クロック出力 (DTCLK 出力)
項目
記号
DTCLK
fDTCLK
最小
標準
54
27
最大
単位
MHz
出力データフォーマット
601,VGA, WVGA プログレッシブ出力
601,VGA, WVGA プログレッシブ出力以外
fDTCLK
0.5PVDD1
MS1189-J-01
2010/12
-17-
[AK8857VQ]
[5.3.]出力データタイミング
対象ピン：DATA_A[7:0], HD_ACT_A, VD_ACT_A, FIELD_A, DVALID_A,
DATA_B[7:0], HD_ACT_B, VD_ACT_B, FIELD_B, DVALID_B
0.5PVDD1
DTCLK
tDS
tDH
0.5PVDD1
OUTPUT DATA
項目
記号
Output Data Setup Time
tDS
Output Data Hold Time
tDH
単位
DTCLK
10
nsec
27MHz
5
nsec
54MHz
10
nsec
27MHz
5
nsec
54MHz
最小
標準
最大
[5.4.]リセットタイミング(レジスタリセット)
RSTN
VIL
RESETTIMING
fCLK
項目
記号
RSTN パルス幅
RESETTIMING
最小
100
(3.7)
標準
最大
単位
CLK
(usec)
備考
CLK 立ち上がり基準
*リセットにはクロック入力が必要です。クロックを入力した上で RSTN ピンを Low にしてください。
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-18-
[AK8857VQ]
[5.5.]パワーダウンシーケンス / パワーダウン解除後リセットシーケンス
PDN 設定(PDN=Low)の前に 2048 クロック（または、83.33usec）以上の期間、リセットをかけて下
さい。PDN 解除(PDN=Hi)の後の 5msec 以上の期間、リセットをかけて下さい。
CLKIN
RSTN
RESh
RESs
VIH
VIL
VIH
PDN
GND
項目
記号
PDN 前リセット期間
RESs
PDN=Hi → RSTN=Hi
RESh
最小
2048
(75.85)
標準
5
最大
単位
CLK
(usec)
msec
パワーダウン時は制御系信号を全て VIH/VIL レベルではなく、確実に使用する極性の電源電圧または
グランドレベルにしてください。電源を落とす際は、全ての電源を落としてください。
*リセットにはクロック入力が必要です。
水晶振動子接続時のパワーダウン解除シーケンスは次の図の通りです。
AVDD/DVDD
PVDD1/PVDD2
PDN
RSTN
XTI
VCOM,VRP,VRN
水晶振動子安定発振
までの時間: 5 ms (max) *
RESh≧5ms(min)
* 参考値です。
PDN 解除
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-19-
[AK8857VQ]
[5.6.]パワーオンリセット
電源立ち上げ時、アナログ部基準電圧/電流が安定するまでの期間リセットをかけて下さい。(*1)
各電源の立ち上げ順序は問いません。PDN ピン=Low の状態で 100msec 以内に全ての電源を立ち上
げてください。
VDD
PDN
PWUPTIME
VIL
RSTN
VREF
RESPON
項目
記号
POWERUP TIME
PWUPTIME
RSTN パルス幅
RESPON
最小
5
標準
最大
単位
100
msec
msec
(*1)リセットにはクロック入力が必要です。
MS1189-J-01
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-20-
[AK8857VQ]
[5.7.]I2C バス入出力タイミング
(DVDD=1.70V~2.00V, PVDD1=DVDD~3.60V, PVDD2=DVDD~3.60V, −40~85℃)
[5.7.1.]タイミング 1
tBUF tHD : STA
tR
tF
tSU : STO
VIH
SDA
VIL
tF
tR
VIH
SCL
VIL
tLOW
tSU : STA
項目
記号
最小
最大
単位
Bus Free Time
tBUF
1.3
usec
Hold Time (Start Condition)
tHD:STA
0.6
usec
Clock Pulse Low Time
tLOW
1.3
usec
Input Signal Rise Time
tR
300
nsec
Input Signal Fall Time
tF
300
nsec
Setup Time(Start Condition)
tSU:STA
0.6
usec
Setup Time(Stop Condition)
tSU:STO
0.6
usec
上記 I2C バスに関するタイミングは I2C バスの規格でありデバイスの制約によるものではありません。
詳細に関しては I2C バス規格を参照してください。
[5.7.2.]タイミング 2
tHD : DAT
VIH
SDA
VIL
tHIGH
VIH
SCL
VIL
TSU : DAT
項目
記号
最小
Data Setup Time
tSU:DAT
100(*1)
Data Hold Time
tHD:DAT
0.0
Clock Pulse High Time
tHIGH
0.6
最大
単位
nsec
0.9(*2)
usec
usec
(*1)I2C バス標準モードで使用する場合 tSU:DAT ≥250nSec を満たす必要があります。
(*2)AK8857 を、tLOW を延長しないバス上で使用する場合(tLOW=最小規格で使用する場合)、この条
件を満足する必要があります。
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[AK8857VQ]
[6.]機能説明
[6.1.]アナログインターフェース
AK8857 はアナログビデオ信号入力ピンを 4ch 持っています。
デコードできるアナログビデオ信号は、コンポジットビデオ信号(CVBS)、S(Y/C)ビデオ信号です。
デコードする信号は、内部のセレクタを用いて選択されます。セレクタの切り替えは、レジスタ
AINSEL[4:0]にて設定できます。
また AK8857 はコンポジットビデオ信号入力時、2ch のアナログビデオ信号を同時にデコードする
ことが可能です。デコードされたデジタルビデオデータは、A ブロック及び B ブロックと呼ばれる
出力ブロックから出力されます。各々のブロックから出力されるデジタルビデオデータは任意に選
択することが可能です。さらに各々のブロックから同じデジタルビデオデータを出力することも可
能です。
(Sub-Address 0x00[4:0])
Analog Input Select[4:0]
Definition
A ブロック及び B ブロックから出力するビデオ信号を選択します。
[AINSEL4: AINSEL0]
[00000]: [A]: AIN1(CVBS)、[B]: AIN4(CVBS)
[00001]: [A]: AIN1(CVBS)、[B]: AIN3(CVBS)
[00010]: [A]: AIN1(CVBS)、[B]: AIN2(CVBS)
[00011]: [A]: AIN1(CVBS)、[B]: AIN1(CVBS)
[00100]: [A]: AIN1(CVBS)、[B]: デコードなし
[00101]: [A]: AIN2(CVBS)、[B]: AIN4(CVBS)
[00110]: [A]: AIN2(CVBS)、[B]: AIN3(CVBS)
[00111]: [A]: AIN2(CVBS)、[B]: AIN2(CVBS)
[01000]: [A]: AIN2(CVBS)、[B]: AIN1(CVBS)
[01001]: [A]: AIN2(CVBS)、[B]: デコードなし
[01010]: [A]: AIN3(CVBS)、[B]: AIN4(CVBS)
[01011]: [A]: AIN3(CVBS)、[B]: AIN3(CVBS)
[01100]: [A]: AIN3(CVBS)、[B]: AIN2(CVBS)
[01101]: [A]: AIN3(CVBS)、[B]: AIN1(CVBS)
[01110]: [A]: AIN3(CVBS)、[B]: デコードなし
[01111]: [A]: AIN4(CVBS)、[B]: AIN4(CVBS)
[10000]: [A]: AIN4(CVBS)、[B]: AIN3(CVBS)
[10001]: [A]: AIN4(CVBS)、[B]: AIN2(CVBS)
[10010]: [A]: AIN4(CVBS)、[B]: AIN1(CVBS)
[10011]: [A]: AIN4(CVBS)、[B]: デコードなし
[10100]: [A]: デコードなし、[B]: AIN4(CVBS)
[10101]: [A]: デコードなし、[B]: AIN3(CVBS)
[10110]: [A]: デコードなし、[B]: AIN2(CVBS)
[10111]: [A]: デコードなし、[B]: AIN1(CVBS)
[11000]: [A]: AIN1(Y) / AIN3(C)、[B]: デコードなし
[11001]: [A]: AIN1(Y) / AIN3(C)、[B]: AIN1(Y) / AIN3(C)
[11010]: [A]: AIN2(Y) / AIN4(C)、[B]: デコードなし
[11011]: [A]: AIN2(Y) / AIN4(C)、[B]: AIN2(Y) / AIN4(C)
[11100]: [A]: デコードなし、[B]: AIN1(Y) / AIN3(C)
[11101]: [A]: デコードなし、[B]: AIN2(Y) / AIN4(C)
「デコードなし」を選択された出力ブロックは、パワーセーブモードとなり、デジタル回路部の動
作を停止します。その為、内部消費電力を抑えることができます。
この時のデータ出力は、Low 出力です。
選択対象となるピンは、DATA_A[7:0], HD_ACT_A, VD_ACT_A, DVALID_A, FIELD_A, DATA_B[7:0],
HD_ACT_B, VD_ACT_B, DVALID_B, FIELD_B, NSIG_A, NSIG_B ピンです。
（但し、OE_A , OE_B, PDN , RSTN ピンによる出力制御が優先します。）
MS1189-J-01
2010/12
-22-
[AK8857VQ]
[6.2.]アナログ帯域制限フィルタ , アナログクランプ回路
[6.2.1.]アナログ帯域制限フィルタ
AK8857 は、AD コンバータ入力前に、アナログ帯域制限フィルタ(アンチエリアジングフィルタ)
を内蔵しています。特性は、以下の通りです。
フィルター特性
10
±1dB ( ~ 6MHz )
−35dB ( 27MHz )….Typical 値
0
-10
Gain[dB]
-20
-30
-40
-50
-60
-70
-80
0.1
1
10
100
Frequency[MHz]
[6.2.2.]アナログクランプ回路
AK8857 は、入力されるビデオ信号に対しアナログ回路にてクランプをかけます。クランプを行う方
法は、下記の通りです。
コンポジットビデオ信号をデコードする場合
AK8857 は、シンクチップにクランプをかけます。(アナログシンクチップクランプ)
アナログシンクチップクランプのタイミングパルスは、AK8857 内部で同期分離された同期信号
の立下りを起点として、同期信号のほぼ中央の位置に発生します。
S(Y/C)ビデオ信号をデコードする場合
(Y 信号)：AK8857 は入力される Y 信号のシンクチップにクランプをかけます。
クランプパルスは AK8857 内部で同期分離された同期信号の立下りを起点として、
同期信号のほぼ中央の位置に発生します。(アナログシンクチップクランプ)
(C 信号)：AK8857 は、入力される C 信号に対し、中点レベルにてクランプをかけます。
クランプパルスは Y 信号と同じタイミングで発生します。(アナログミドルクランプ)
Y
アナログシンクチップクランプ
CVBS
C
アナログシンクチップクランプ
アナログミドルクランプ
またクランプパルスのパルス位置、パルス幅の調整、及びクランプ電流の設定がレジスタにて変更
可能です。
MS1189-J-01
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-23-
[AK8857VQ]
CLPWIDTH[1:0]：クランプパルスの幅を設定します。
CLPWIDTH[1:0]-bit
クランプパルス幅
[00]
296nsec (初期設定値)
[01]
593nsec
[10]
1.1usec
[11]
2.2usec
(Sub-Address 0x01[7:6])
備考
CLPSTAT[1:0]：クランプパルスの中心の位置を設定します。
CLPSTAT[1:0]-bit
クランプパルス位置
[00]
同期信号の真中あたり(初期設定値)
[01]
真中あたりから(1/128)H 遅れた所
[10]
真中あたりから(2/128)H 早い所
[11]
真中あたりから(1/128)H 早い所
(Sub-Address 0x01[5:4])
備考
すべてのクランプパルスの位置が
変更されます。
クランプタイミングパルス
CLPWIDTH[1:0]
CLPSTAT[1:0] = 00
CLPSTAT[1:0] = 01
1/128H 遅れる
CLPSTAT[1:0] = 11
1/128H 早まる
CLPSTAT[1:0] = 10
2/128H 早まる
CLPG[1:0]：アナログ入力クランプ回路の微調整用クランプ電流の値を設定します。
(Sub-Address 0x01[1:0])
CLPG[1:0]-bit
クランプ電流
備考
[00]
Min.
Middle 1 = (Min. x 3 倍)
[01]
Middle 1 (初期設定値)
Middle 2 = (Min. x 5 倍)
[10]
Middle 2
Max. = (Min. x 7 倍)
[11]
Max.
UDG[1:0]：アナログ入力クランプ回路の粗調整用クランプ電流の値を設定します。
(Sub-Address 0x01[3:2])
UDG[1:0]-bit
クランプ電流
備考
[00]
Min. (初期設定値)
Middle 1 = (Min. x 2 倍)
[01]
Middle 1
Middle 2 = (Min. x 3 倍)
[10]
Middle 2
Max. = (Min. x 4 倍)
[11]
Max.
また、ADC にてデジタル化された入力データは、デジタル信号処理にてペデスタルクランプされます。
デジタル信号処理によるペデスタルクランプに関しては後述します。
MS1189-J-01
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-24-
[AK8857VQ]
[6.3.]出力データフォーマット設定(ピクセルサイズ変換・プログレッシブ出力)
AK8857 は、実映像区間のピクセルサイズを変換して出力することが可能です。
また、入力されるインターレース信号を簡易的にプログレッシブ信号にして出力することも可能で
す。対応しているサイズは下表の通りです。
(Sub-Address 0x0D, 0x25[4:0])
入力信号
出力ピクセルサイズ
インターレース・
出力クロック
備考
プログレッシブ出力
525 ライン
720x487 (ITU-R BT.601)
インターレース
27MHz
プログレッシブ
54MHz
(*1)
NTSC-M, J,
800x480 (WVGA)
インターレース
27MHz
NTSC-4.43,
プログレッシブ
54MHz
(*1)
PAL-M,
640x480 (VGA)
インターレース
27MHz
PAL-60
プログレッシブ
54MHz
(*1)
400x240 (WQVGA)
プログレッシブ
27MHz
(*2)
320x240 (QVGA)
プログレッシブ
27MHz
(*2)
400x234(EGA)
プログレッシブ
27MHz
(*2)
480x240(WEGA1)
プログレッシブ
27MHz
(*2)
480x234(WEGA2)
プログレッシブ
27MHz
(*2)
625 ライン
720x576 (ITU-R BT.601)
インターレース
27MHz
プログレッシブ
54MHz
PAL-B,D,G,H,I,N,
800x480 (WVGA)
インターレース
27MHz
PAL-Nc
プログレッシブ
54MHz
SECAM
640x480 (VGA)
インターレース
27MHz
プログレッシブ
54MHz
400x240 (WQVGA)
プログレッシブ
27MHz
320x240 (QVGA)
プログレッシブ
27MHz
400x234(EGA)
プログレッシブ
27MHz
480x240(WEGA1)
プログレッシブ
27MHz
480x234(WEGA2)
プログレッシブ
27MHz
(*1)ラインのリピート処理を行い、インターレース信号をプログレッシブ信号に変換します。
また、30frm/sec*と 60frm/sec*のどちらでプログレッシブ出力を行うか選択できます。
(*2)レジスタの設定によらず、常にプログレッシブでビデオデータを出力します。
(*1)
(*1)
(*1)
(*2)
(*2)
(*2)
(*2)
(*2)
特に記載がない限り、ピクセルサイズ変換前のデータを補間して、サイズ変換後のデータを生成し
ます。
*frm/sec：1 秒間のフレーム数
MS1189-J-01
2010/12
-25-
[AK8857VQ]
各々のピクセルサイズで出力する際の 1 ラインのデータ数及び、同期信号のタイミング関係は下図
の通りです。
ただし、入力信号の品位が悪い場合には下記タイミング図の出力を満足できない場合があります。
例えば、1 ラインが極端に短い信号が入力された場合、次のラインの水平同期信号を認識した時点で
EAV の付加及び HD 信号をアクティブとします。その為、出力されるデータの実映像区間が短くな
って出力されます。
※以下図中のカッコ内は 625 ライン入力時のクロック数です。
固定クロックでのサンプリングとなる為、実映像区間終了位置から次のラインの水平同期信号位置
までの期間は常に一定とはなりません。
[6.3.1.]720x487, 720x576(ITU-R BT.601)
Video Signal
HD
DVALID
HACT
128CLK
1440CLK
実映像区間
244CLK
(264CLK)
32CLK
(24CLK)
[6.3.2.]640x480(VGA)
Video Signal
HD
DVALID
HACT
128CLK
1280CLK
実映像区間
324CLK
(344CLK)
MS1189-J-01
112CLK
(104CLK)
2010/12
-26-
[AK8857VQ]
[6.3.3.]800x480(WVGA)
Video Signal
HD
DVALID
HACT
128CLK
32CLK
(24CLK)
1600CLK
実映像区間
84CLK
(104CLK)
[6.3.4.]320x240(QVGA)
Video Signal
HD
DVALID
HACT
128CLK
640CLK
実映像区間
644CLK
(664CLK)
432CLK
(424CLK)
[6.3.5.]400x240(WQVGA), 400x234(EGA)
Video Signal
HD
DVALID
HACT
128CLK
800CLK
実映像区間
564CLK
(584CLK)
MS1189-J-01
352CLK
(344CLK)
2010/12
-27-
[AK8857VQ]
[6.3.6.]480x240(WEGA1), 480x234(WEGA2)
Video Signal
HD
DVALID
HACT
128CLK
960CLK
実映像区間
484CLK
(504CLK)
272CLK
(264CLK)
また、各々のピクセルサイズで出力する際の、1 フレーム期間の同期信号タイミング関係は次ページ
以降の通りです。
なお各々のタイミング関係で記載されている HD、HACT、DVALID、VACT の関係を拡大したものを
下図に示します。
VACT の立下りタイミング
VACT の立ち上りタイミング
Input
Video Signal
HD
HACT
DVALID
VACT
MS1189-J-01
2010/12
-28-
[AK8857VQ]
[6.3.7.]525 ライン入力時＿縦方向 487 ライン＿インターレース出力
Input
Video Signal
523
524
525
1
2
3
4
5
6
7
8
9
10
11
12
HD
HACT
DVALID
VD
VACT
FIELD
ODD
EVEN
13
14
15
16
17
18
19
20
21
22
23
24
25
261
262
263
264
265
266
267
268
269
270
271
272
273
284
285
286
287
288
Input
Video Signal
260
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
274
275
HD
HACT
DVALID
VD
VACT
ODD
FIELD
Input
Video Signal
276
277
278
279
280
EVEN
281
282
283
522
HD
HACT
DVALID
VD
VACT
FIELD
MS1189-J-01
2010/12
-29-
[AK8857VQ]
[6.3.8.]525 ライン入力時＿縦方向 487 ライン＿プログレッシブ(60frm/sec)出力*
Input
Video Signal
523
524
525
1
2
3
4
5
6
7
8
9
10
13
14
15
16
17
18
19
20
21
22
23
24
25
261
262
263
264
265
266
267
268
269
270
271
272
273
276
277
278
279
280
281
282
283
284
285
286
287
288
11
12
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
260
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
274
275
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
522
HD
HACT
DVALID
VD
VACT
A
B
C
D
FIELD
プログレッシブ信号への変換はラインリピートで行う為、例えば上図の A ラインと B ライン及び、
C ラインと D ラインは同一の信号が出力されます。また、上図の通り FIELD 信号はトグルします。
*ODD/ EVEN フィールド共に、アクティブ区間のライン数が 486 ラインとなります。487 ラインで
は出力できません。
MS1189-J-01
2010/12
-30-
[AK8857VQ]
[6.3.9.]525 ライン入力時＿縦方向 487 ライン＿プログレッシブ(30frm/sec)出力(ODD 出力) *
Input
Video Signal
523
524
525
1
2
3
4
5
6
7
8
9
10
13
14
15
16
17
18
19
20
21
22
23
24
25
11
12
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
260
HD
HACT
DVALID
VD
VACT
A
B
C
D
FIELD
Input
Video Signal
261
262
263
264
265
266
267
268
269
270
271
272
273
276
277
278
279
280
281
282
283
284
285
286
287
288
274
275
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
522
HD
HACT
DVALID
VD
VACT
FIELD
プログレッシブ信号への変換はラインリピートで行う為、例えば上図の A ラインと B ライン及び、
C ラインと D ラインは同一の信号が出力されます。また、上図の通り FIELD 信号はトグルします。
*アクティブ区間のライン数が 486 ラインとなります。487 ラインでは出力できません。
MS1189-J-01
2010/12
-31-
[AK8857VQ]
[6.3.10.]525 ライン入力時＿縦方向 487 ライン＿プログレッシブ(30frm/sec)出力(EVEN 出力) *
Input
Video Signal
523
524
525
1
2
3
4
5
6
7
8
9
10
13
14
15
16
17
18
19
20
21
22
23
24
25
261
262
263
264
265
266
267
268
269
270
271
272
273
276
277
278
279
280
281
282
283
284
285
286
287
288
11
12
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
260
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
274
275
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
522
HD
HACT
DVALID
VD
VACT
A
B
C
D
FIELD
プログレッシブ信号への変換はラインリピートで行う為、例えば上図の A ラインと B ライン及び、
C ラインと D ラインは同一の信号が出力されます。また、上図の通り FIELD 信号はトグルします。
*アクティブ区間のライン数が 486 ラインとなります。487 ラインでは出力できません。
MS1189-J-01
2010/12
-32-
[AK8857VQ]
[6.3.11.]525 ライン入力時＿縦方向 480 ライン＿インターレース出力
Input
Video Signal
523
524
525
1
2
3
4
5
6
7
8
9
10
11
12
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
ODD
EVEN
13
14
15
16
17
18
19
20
21
22
23
24
25
261
262
263
264
265
266
267
268
269
270
271
272
273
284
285
286
287
288
260
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
274
275
HD
HACT
DVALID
VD
VACT
ODD
FIELD
Input
Video Signal
276
277
278
279
280
EVEN
281
282
283
522
HD
HACT
DVALID
VD
VACT
FIELD
MS1189-J-01
2010/12
-33-
[AK8857VQ]
[6.3.12.]525 ライン入力時＿縦方向 480 ライン＿プログレッシブ(60frm/sec)出力
Input
Video Signal
523
524
525
1
2
3
4
5
6
7
8
9
10
13
14
15
16
17
18
19
20
21
22
23
24
25
261
262
263
264
265
266
267
268
269
270
271
272
273
276
277
278
279
280
281
282
283
284
285
286
287
288
11
12
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
260
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
274
275
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
522
HD
HACT
DVALID
VD
VACT
A
B
C
D
FIELD
プログレッシブ信号への変換はラインリピートで行う為、例えば上図の A ラインと B ライン及び、
C ラインと D ラインは同一の信号が出力されます。また、上図の通り FIELD 信号はトグルします。
MS1189-J-01
2010/12
-34-
[AK8857VQ]
[6.3.13.]525 ライン入力時＿縦方向 480 ライン＿プログレッシブ(30frm/sec)出力(ODD 出力)
Input
Video Signal
523
524
525
1
2
3
4
5
6
7
8
9
10
13
14
15
16
17
18
19
20
21
22
23
24
25
11
12
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
260
HD
HACT
DVALID
VD
VACT
A
B
C
D
FIELD
Input
Video Signal
261
262
263
264
265
266
267
268
269
270
271
272
273
276
277
278
279
280
281
282
283
284
285
286
287
288
274
275
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
522
HD
HACT
DVALID
VD
VACT
FIELD
プログレッシブ信号への変換はラインリピートで行う為、例えば上図の A ラインと B ライン及び、
C ラインと D ラインは同一の信号が出力されます。また、上図の通り FIELD 信号はトグルします。
MS1189-J-01
2010/12
-35-
[AK8857VQ]
[6.3.14.]525 ライン入力時＿縦方向 480 ライン＿プログレッシブ(30frm/sec)出力(EVEN 出力)
Input
Video Signal
523
524
525
1
2
3
4
5
6
7
8
9
10
13
14
15
16
17
18
19
20
21
22
23
24
25
261
262
263
264
265
266
267
268
269
270
271
272
273
276
277
278
279
280
281
282
283
284
285
286
287
288
11
12
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
260
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
274
275
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
522
HD
HACT
DVALID
VD
VACT
A
B
C
D
FIELD
プログレッシブ信号への変換はラインリピートで行う為、例えば上図の A ラインと B ライン及び、
C ラインと D ラインは同一の信号が出力されます。また、上図の通り FIELD 信号はトグルします。
MS1189-J-01
2010/12
-36-
[AK8857VQ]
[6.3.15.]525 ライン入力時＿縦方向 240 ライン及び 234 ライン(ODD 出力)
Input
Video Signal
523
524
525
1
2
3
4
5
6
7
8
9
10
11
12
HD
HACT
DVALID
VD
VACT
FIELD
ODD
EVEN
13
14
15
16
17
18
19
20
21
22
23
24
25
261
262
263
264
265
266
267
268
269
270
271
272
273
284
285
286
287
288
Input
Video Signal
260
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
274
275
HD
HACT
DVALID
VD
VACT
ODD
FIELD
Input
Video Signal
276
277
278
279
280
EVEN
281
282
283
522
HD
HACT
DVALID
VD
VACT
FIELD
縦方向を 234 ラインで出力する場合は、上図中のライン 22∼24 及びライン 259∼261 は間引かれる
為、アクティブラインにはなりません。(HACT, VACT 及び、DVALID は[High]を出力します)
MS1189-J-01
2010/12
-37-
[AK8857VQ]
[6.3.16.]525 ライン入力時＿縦方向 240 ライン及び 234 ライン(EVEN 出力)
Input
Video Signal
523
524
525
1
2
3
4
5
6
7
8
9
10
11
12
HD
HACT
DVALID
VD
VACT
FIELD
ODD
EVEN
13
14
15
16
17
18
19
20
21
22
23
24
25
261
262
263
264
265
266
267
268
269
270
271
272
273
284
285
286
287
288
Input
Video Signal
260
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
274
275
HD
HACT
DVALID
VD
VACT
ODD
FIELD
Input
Video Signal
276
277
278
279
280
EVEN
281
282
283
522
HD
HACT
DVALID
VD
VACT
FIELD
縦方向を 234 ラインで出力する場合は、上図中のライン 285∼287 及びライン 522∼524 は間引か
れる為、アクティブラインにはなりません。(HACT, VACT 及び、DVALID は[High]を出力します)
MS1189-J-01
2010/12
-38-
[AK8857VQ]
[6.3.17.]625 ライン入力時＿縦方向 576 ライン
Input
Video Signal
620
621
622
623
624
625
1
2
3
4
5
6
7
8
9
HD
HACT
DVALID
VD
VACT
ODD
EVEN
FIELD
10
Input
Video Signal
21
22
23
24
25
26
27
28
29
30
31
309
310
311
312
313
314
315
316
317
318
319
340
341
342
343
344
306
HD
HACT
DVALID
VD
VACT
FIELD
307
Input
308
320
321
Video Signal
HD
HACT
DVALID
VD
VACT
ODD
FIELD
Input
Video Signal
322
277
334
335
336
EVEN
337
338
339
619
HD
HACT
DVALID
VD
VACT
FIELD
MS1189-J-01
2010/12
-39-
[AK8857VQ]
[6.3.18.]625 ライン入力時＿縦方向 576 ライン＿プログレッシブ(60frm/sec)出力*
Input
Video Signal
620
621
622
623
624
625
1
2
3
4
5
6
7
21
22
23
24
25
26
27
28
29
30
31
8
9
HD
HACT
DVALID
VD
VACT
FIELD
10
Input
Video Signal
306
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
307
308
309
310
311
312
313
314
315
316
317
318
319
322
277
334
335
336
337
338
339
340
341
342
343
344
320
321
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
619
HD
HACT
DVALID
VD
VACT
A
B
C
D
FIELD
プログレッシブ信号への変換はラインリピートで行う為、例えば上図の A ラインと B ライン及び、
C ラインと D ラインは同一の信号が出力されます。また、上図の通り FIELD 信号はトグルします。
*上図では、ODD/ EVEN フィールド共に、アクティブ区間のライン数が 574 ラインとなっています。
576 ラインにする場合は、後述する VBIL[2:0]レジスタを[001]に設定してください。
MS1189-J-01
2010/12
-40-
[AK8857VQ]
[6.3.19.]625 ライン入力時＿縦方向 576 ライン＿プログレッシブ(30frm/sec)出力(ODD 出力)*
Input
Video Signal
620
621
622
623
624
625
1
2
3
4
5
6
7
21
22
23
24
25
26
27
28
29
30
31
8
9
HD
HACT
DVALID
VD
VACT
FIELD
10
Input
Video Signal
306
HD
HACT
DVALID
VD
VACT
A
B
C
D
FIELD
Input
Video Signal
307
308
309
310
311
312
313
314
315
316
317
318
319
322
277
334
335
336
337
338
339
340
341
342
343
344
320
321
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
619
HD
HACT
DVALID
VD
VACT
FIELD
プログレッシブ信号への変換はラインリピートで行う為、例えば上図の A ラインと B ライン及び、
C ラインと D ラインは同一の信号が出力されます。また、上図の通り FIELD 信号はトグルします。
*アクティブ区間のライン数が 574 ラインとなっています。
576 ラインにする場合は、後述する VBIL[2:0]レジスタを[001]に設定してください。
MS1189-J-01
2010/12
-41-
[AK8857VQ]
[6.3.20.]625 ライン入力時＿縦方向 576 ライン＿プログレッシブ(30frm/sec)出力(EVEN 出力)*
Input
Video Signal
620
621
622
623
624
625
1
2
3
4
5
6
7
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22
23
24
25
26
27
28
29
30
31
8
9
HD
HACT
DVALID
VD
VACT
FIELD
10
Input
Video Signal
306
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
307
308
309
310
311
312
313
314
315
316
317
318
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322
277
334
335
336
337
338
339
340
341
342
343
344
320
321
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
619
HD
HACT
DVALID
VD
VACT
A
B
C
D
FIELD
プログレッシブ信号への変換はラインリピートで行う為、例えば上図の A ラインと B ライン及び、
C ラインと D ラインは同一の信号が出力されます。また、上図の通り FIELD 信号はトグルします。
*アクティブ区間のライン数が 574 ラインとなっています。
576 ラインにする場合は、後述する VBIL[2:0]レジスタを[001]に設定してください。
MS1189-J-01
2010/12
-42-
[AK8857VQ]
[6.3.21.]625 ライン入力時＿縦方向 480 ライン
Input
Video Signal
620
621
622
623
624
625
1
2
3
4
5
6
7
8
9
HD
HACT
DVALID
VD
VACT
ODD
EVEN
FIELD
10
Input
Video Signal
21
22
23
24
25
26
27
28
29
30
31
309
310
311
312
313
314
315
316
317
318
319
340
341
342
343
344
306
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
307
308
320
321
HD
HACT
DVALID
VD
VACT
ODD
FIELD
Input
Video Signal
322
277
334
335
336
EVEN
337
338
339
619
HD
HACT
DVALID
VD
VACT
FIELD
上図のように、25 ライン及び 338 ラインを先頭に、5 ライン置きにアクティブではないラインが出
力されます。(HACT 及び、DVALID は[High]を出力します)
また、このアクティブではないラインが出力される際に付加される同期コードは常に EAV となりま
す。SAV コードは付加されません。
MS1189-J-01
2010/12
-43-
[AK8857VQ]
[6.3.22.]625 ライン入力時＿縦方向 480 ライン＿プログレッシブ(60frm/sec)出力*
Input
Video Signal
620
621
622
623
624
625
1
2
3
4
5
6
7
21
22
23
24
25
26
27
28
29
30
31
8
9
HD
HACT
DVALID
VD
VACT
FIELD
10
Input
Video Signal
306
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
307
308
309
310
311
312
313
314
315
316
317
318
319
322
277
334
335
336
337
338
339
340
341
342
343
344
320
321
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
619
HD
HACT
DVALID
VD
VACT
A
B
C
D
FIELD
プログレッシブ信号への変換はラインリピートで行う為、例えば上図の A ラインと B ライン及び、
C ラインと D ラインは同一の信号が出力されます。また、上図の通り FIELD 信号はトグルします。
上図のように、25 ライン及び 338 ラインを先頭に、10 ライン置きにアクティブではないラインが
出力されます。(HACT 及び、DVALID は[High]を出力します)
また、このアクティブではないラインが出力される際に付加される同期コードは常に EAV となりま
す。SAV コードは付加されません。
*上図では、ODD/ EVEN フィールド共に、アクティブ区間のライン数が 478 ラインとなっています。
480 ラインにする場合は、後述する VBIL[2:0]レジスタを[001]に設定してください。
MS1189-J-01
2010/12
-44-
[AK8857VQ]
[6.3.23.]625 ライン入力時＿縦方向 480 ライン＿プログレッシブ(30frm/sec)出力(ODD 出力)*
Input
Video Signal
620
621
622
623
624
625
1
2
3
4
5
6
7
21
22
23
24
25
26
27
28
29
30
31
8
9
HD
HACT
DVALID
VD
VACT
FIELD
10
Input
Video Signal
306
HD
HACT
DVALID
VD
VACT
A
B
C
D
FIELD
Input
Video Signal
307
308
309
310
311
312
313
314
315
316
317
318
319
322
277
334
335
336
337
338
339
340
341
342
343
344
320
321
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
619
HD
HACT
DVALID
VD
VACT
FIELD
プログレッシブ信号への変換はラインリピートで行う為、例えば上図の A ラインと B ライン及び、
C ラインと D ラインは同一の信号が出力されます。また、上図の通り FIELD 信号はトグルします。
上図のように、25 ラインを先頭に、10 ライン置きにアクティブではないラインが出力されます。
(HACT 及び、DVALID は[High]を出力します)
また、このアクティブではないラインが出力される際に付加される同期コードは常に EAV となりま
す。SAV コードは付加されません。
*アクティブ区間のライン数が 478 ラインとなっています。
480 ラインにする場合は、後述する VBIL[2:0]レジスタを[001]に設定してください。
MS1189-J-01
2010/12
-45-
[AK8857VQ]
[6.3.24.]625 ライン入力時＿縦方向 480 ライン＿プログレッシブ(30frm/sec)出力(EVEN 出力)*
Input
Video Signal
620
621
622
623
624
625
1
2
3
4
5
6
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22
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26
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28
29
30
31
8
9
HD
HACT
DVALID
VD
VACT
FIELD
10
Input
Video Signal
306
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
307
308
309
310
311
312
313
314
315
316
317
318
319
322
277
334
335
336
337
338
339
340
341
342
343
344
320
321
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
619
HD
HACT
DVALID
VD
VACT
A
B
C
D
FIELD
プログレッシブ信号への変換はラインリピートで行う為、例えば上図の A ラインと B ライン及び、
C ラインと D ラインは同一の信号が出力されます。また、上図の通り FIELD 信号はトグルします。
上図のように、338 ラインを先頭に、10 ライン置きにアクティブではないラインが出力されます。
(HACT 及び、DVALID は[High]を出力します)
また、このアクティブではないラインが出力される際に付加される同期コードは常に EAV となりま
す。SAV コードは付加されません。
*アクティブ区間のライン数が 478 ラインとなっています。
480 ラインにする場合は、後述する VBIL[2:0]レジスタを[001]に設定してください。
MS1189-J-01
2010/12
-46-
[AK8857VQ]
[6.3.25.]625 ライン入力時＿縦方向 240 ライン及び 234 ライン(ODD 出力)
Input
Video Signal
620
621
622
623
624
625
1
2
3
4
5
6
7
8
9
HD
HACT
DVALID
VD
VACT
ODD
EVEN
FIELD
10
Input
Video Signal
21
22
23
24
25
26
27
28
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309
310
311
312
313
314
315
316
317
318
319
340
341
342
343
344
306
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
307
308
320
321
HD
HACT
DVALID
VD
VACT
ODD
FIELD
Input
Video Signal
322
277
334
335
336
EVEN
337
338
339
619
HD
HACT
DVALID
VD
VACT
FIELD
上図のように、25 ラインを先頭に、5 ライン置きにアクティブではないラインが出力されます。
(HACT 及び、DVALID は[High]を出力します)
また、このアクティブではないラインが出力される際に付加される同期コードは常に EAV となりま
す。SAV コードは付加されません。
また、縦方向を 234 ラインで出力する場合は、上図中のライン 23∼26 及び、ライン 308∼310 はア
クティブラインにはなりません。(HACT, VACT 及び、DVALID は[High]を出力します)
MS1189-J-01
2010/12
-47-
[AK8857VQ]
[6.3.26.]625 ライン入力時＿縦方向 240 ライン及び 234 ライン(EVEN 出力)
Input
Video Signal
620
621
622
623
624
625
1
2
3
4
5
6
7
8
9
HD
HACT
DVALID
VD
VACT
ODD
EVEN
FIELD
10
Input
Video Signal
21
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312
313
314
315
316
317
318
319
340
341
342
343
344
306
HD
HACT
DVALID
VD
VACT
FIELD
Input
Video Signal
307
308
320
321
HD
HACT
DVALID
VD
VACT
ODD
FIELD
Input
Video Signal
322
277
334
335
336
EVEN
337
338
339
619
HD
HACT
DVALID
VD
VACT
FIELD
上図のように、338 ラインを先頭に、5 ライン置きにアクティブではないラインが出力されます。
(HACT 及び、DVALID は[High]を出力します)
また、このアクティブではないラインが出力される際に付加される同期コードは常に EAV となりま
す。SAV コードは付加されません。
また、縦方向を 234 ラインで出力する場合は、上図中のライン 336∼339 及び、ライン 621∼623
はアクティブラインにはなりません。(HACT, VACT 及び、DVALID は[High]を出力します)
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-48-
[AK8857VQ]
[6.4.]入力映像信号属性
AK8857 では、入力されるビデオ信号の属性をレジスタにて設定する事により、以下の映像信号をデ
コードすることが出来ます。
NTSC-M, J / NTSC-4.43 / PAL-B, D, G, H, I, N / PAL-Nc / PAL-M / PAL-60 / SECAM
入力信号の属性を設定するレジスタには以下のようなものがあります。
VSCF[1:0]-bit：入力信号のサブキャリア周波数の設定をします。
(Sub-Address 0x0E, 0x26[1:0])
VSCF[1:0]-bit
サブキャリア周波数(MHz)
備考
[00]
3.57954545
NTSC-M,J
[01]
3.57561149
PAL-M
[10]
3.58205625
PAL-Nc
PAL-B,D,G,H,I,N , NTSC-4.43 , PAL-60
[11]
4.43361875
SECAM*
*入力信号が SECAM の場合、VSCF[1:0]は[11]に設定してください。
VCEN[1:0]-bit：入力信号のカラーエンコード方式の設定をします。
VCEN[1:0]-bit
カラーエンコード方式
[00]
NTSC
[01]
PAL
[10]
SECAM
[11]
Reserved
(Sub-Address 0x0E, 0x26[3:2])
備考
VLF-bit：入力信号の 1 フレーム毎のライン周波数を設定します。
(Sub-Address 0x0E, 0x26[4])
VLF-bit
ライン数(Lines)
備考
[0]
525
NTSC-M,J , NTSC-4.43 , PAL-M, PAL-60
[1]
625
PAL-B,D,G,H,I,N,Nc , SECAM
BW-bit：入力信号を白黒信号としてデコードする場合に設定します。
(Sub-Address 0x0E, 0x26[5])
BW-bit
信号種類
備考
[0]
白黒信号としてデコードしません(白黒モード OFF)
[1]
白黒信号としてデコードします (白黒モード ON)
コンポジットビデオ信号入力時に白黒モードに設定した場合、入力信号は白黒信号とみなされ、AD
コンバータによってデジタル化されたサンプリングデータは、全て輝度信号として処理されます。
すなわち YC 分離ブロックに入力されたデータは、輝度信号・色信号の区別なく共に輝度信号処理
ブロックへ出力されます。白黒モード設定時に、Cb/Cr コードは入力によらず 0x80(601 レベルデー
タ)を出力します。
また、S(Y/C)ビデオ信号入力時は、輝度信号のみをデコードします。
SETUP-bit：入力信号の Setup の有無を設定します。
(Sub-Address 0x0E, 0x26[6])
SETUP-bit
SETUP 有無
備考
[0]
Setup 無しです。
[1]
Setup 有りです。
7.5IRE Setup
Setup 有りとして設定された場合、輝度信号と色信号に以下の処理を行います。
輝度信号: Y=(Y−7.5)/0.925、色信号: U=U/0.925 , V=V/0.925
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-49-
[AK8857VQ]
[6.5.]入力映像信号自動認識機能
下記のレジスタは、入力信号の自動認識機能を設定するレジスタです。
AUTODET-bit：入力信号の自動認識機能を設定します。
AUTODET-bit
自動認識機能
[0]
OFF
[1]
ON
(Sub-Address 0x0E, 0x26[7])
備考
マニュアル設定
入力信号の自動認識機能は次の項目の認識を行います。
フレーム毎のライン数：525 / 625
サブキャリア周波数：3.57954545
3.57561149
3.58205625
4.43361875
カラーエンコード方式：NTSC / PAL / SECAM
白黒信号判定*：白黒ではない / 白黒である
*カラーバースト信号の有無により、白黒信号判定を行います。
白黒信号の自動判定機能は、カラーキラー設定が ON(Sub-Address0x07[7]=1)の場合に有効です。
AK8857 は、これらの認識結果を Input Video Status Register に反映します。(内部状態通知機能)
したがって、このレジスタの値を読み取る事により、入力信号が NTSC-M,J / NTSC-4.43 /
PAL-B,D,G,H,I,N / PAL-M / PAL-Nc / PAL-60 / SECAM 及び、白黒信号のどれに当てはまるのかをホ
スト側は判断する事が出来ます。ただし、NTSC-M と NTSC-J の判別及び、PAL-B,D,G,H,I,N の判別
は行いません。
(注意)入力映像信号自動認識機能は直接同期 VLOCK(Sub-Address0x03[7]=1)設定時には使用しない
で下さい。
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-50-
[AK8857VQ]
[6.6.]入力映像信号自動認識制限機能
AK8857 は、自動認識機能に対し、自動認識を行う際の候補となる信号を制限することが出来ます。
NDMODE Register：自動認識を行う際の候補となる信号を制限する為のレジスタです。
(Sub-Address 0x0F, 0x27[7:0])
Register Name
R/W Definition
NDPALM
No Detect PAL-M bit
R/W
[0] : PAL-M を自動認識の候補とします。
[1] : PAL-M を自動認識の候補としません。
NDPALNC
No Detect PAL-Nc bit
R/W
[0] : PAL-Nc を自動認識の候補とします。
[1] : PAL-Nc を自動認識の候補としません。
NDSECAM
No Detect SECAM bit
R/W
[0] : SECAM を自動認識の候補とします。
[1] : SECAM を自動認識の候補としません。
Reserved
Reserved
R/W
Reserved
NDNTSC443
No Detect NTSC-4.43 bit
R/W
[0] : NTSC-4.43 を自動認識の候補とします。
[1] : NTSC-4.43 を自動認識の候補としません。
NDPAL60
No Detect PAL-60 bit
R/W
[0] : PAL-60 を自動認識の候補とします。
[1] : PAL-60 を自動認識の候補としません。
ND525L
No Detect 525Line bit
R/W
[0] : 525Line 系を自動認識の候補とします。
[1] : 525Line 系を自動認識の候補としません。
ND625L
No Detect 625Line bit
R/W
[0] : 625Line 系を自動認識の候補とします。
[1] : 625Line 系を自動認識の候補としません。
上記レジスタの設定を行うには、以下の制約があります。
[1] NDNTSC443(bit 4)と、NDPAL60(bit 5)の両方共に[1]に設定する事は禁止します。
[2] ND525L(bit 6)と、ND625L(bit 7)の両方共に[1]に設定する事は禁止します。
[3] 候補となる信号を制限する場合、以下のように、あらかじめ自動認識機能が OFF の状態で、制
限しない信号の状態へ設定し、その後上記レジスタの設定を行ってから、自動認識機能を ON と
して下さい。
自動認識モード OFF
Input Video Standard Register にて、制限しない信号状態へ設定する
NDMODE Register の設定
自動認識モード ON
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-51-
[AK8857VQ]
[6.7.]出力データコントロール
AK8857 は出力データに関して下記の設定が行えます。
601LIMIT-bit：出力データコードの Min / Max を設定します。
(Sub-Address 0x02[3])
601LIMIT-bit
出力コード Min~Max
備考
Y: 1~254
[0]
初期値
Cb, Cr: 1~254
Y: 16~235
[1]
Cb, Cr: 16~240
内部での演算はすべて Min=1,Max=254 で演算されています。
601LIMIT-bit を[1]にする事により、輝度信号は、1~15,236~254 のコードがそれぞれ 16,235 にクリ
ッピングされ、色信号は、1~15,241~254 のコードがそれぞれ 16,240 にクリッピングされます。
TRSVSEL-bit：ITU-R BT.656 規格準拠の、EAV/SAV コード内の V-bit の扱いを設定します。
(Sub-Address 0x02[4])
525 ライン系
625 ライン系
TRSVSEL-bit
V-bit=0
V-bit=1
V-bit=0
V-bit=1
[0]
Line10~Line263
Line1~Line9
ITU-R BT.656-3 準拠 Line273~Line525 Line264~Line272
Line1~Line22
Line23~Line310
Line311~Line335
[1]
Line336~Line623
Line20~Line263
Line1~Line19
Line624~Line625
ITU-R BT.656-4 準拠
Line283~Line525 Line264~Line282
SMPTE125M 準拠
なお、TRSVSEL レジスタは ITU-R BT.601 出力サイズにてインターレースのデコード出力を行う
ときのみに有効です。また下記の VBIL[2:0]-bit には影響されません。
VBIL[2:0]-bit：VACT 信号のアクティブ区間開始位置を調整します。
(Sub-Address 0x02[2:0])
VBIL[2:0]-bit
ライン調整幅
[000]
初期値
[001]
1Line 早まります
2Line 早まります
*1
*2
2Lines 早まります
*1
4Lines 早まります
*2
3Lines 早まります
*1
6Lines 早まります
4Lines 早まります
8Lines 早まります
*2
*1
*2
5Lines 早まります
*1
[010]
[011]
[100]
[101]
[110]
[111]
備考
10Lines 早まります
*2
6Lines 早まります
*1
12Lines 早まります
*2
7Lines 早まります
*1
14Lines 早まります
*2
*1：ITU-R BT.601, VGA, WVGA サイズのプログレッシブ出力以外
*2：ITU-R BT.601, VGA, WVGA サイズのプログレッシブ出力時
VACT 信号の開始位置に追従して、HACT 信号及び DVALID 信号の開始位置も変更されます。
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-52-
[AK8857VQ]
*1 の場合
Input
Video Signal
18
19
20
21
22
23
24
25
HD
HACT
VBIL=[000]
DVALID
VACT
HACT
VBIL=[001]
DVALID
VACT
*2 の場合
18
19
20
21
22
23
24
25
Input
Video Signal
HD
HACT
VBIL=[000]
DVALID
VACT
VBIL=[001]
DVALID
VACT
HACT
SLLVL-bit：スライスレベルを設定します。
SLLVL-bit
スライスするレベル
[0]
25IRE
[1]
50IRE
(Sub-Address 0x02[5])
AK8857 は、内部の YCbCr 変換後の VBI データをスライスする機能を持っています。
スライス結果は ITU-R BT.601 規格準拠のデジタルデータとして出力されます。
VBI は、VACT 信号がアクティブではない区間です。VBI スライス機能は輝度処理パスで行う為、ス
ライス機能が有効なラインの 601 出力コードの Cb/Cr の値は、対応する輝度信号と同じコードにて
出力されます。また、スライスレベル・出力コードはレジスタにて設定されます。
出力コードの値は、Hi/Low Slice Data Set Register にて設定されます。
Hi Slice Data Set Register*：スライスされて 2 値化したデータの、High の値を設定します。
初期値は、0xEB(235)です。
Low Slice Data Set Register*：スライスされて 2 値化したデータの、Low の値を設定します。
初期値は、0x10(16)です。
*0x00 及び 0xFF を設定する場合は、601 の特殊コードに相当しますのでご注意ください。
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-53-
[AK8857VQ]
VBIDEC[1:0]-bit：VBI 区間のデコードデータを設定します。
(Sub-Address 0x02[7:6])
VBIDEC[1:0]-bit
デコードデータ内容
備考
Y=0x10
[00]
黒コード出力
Cb=Cr=0x80
Y=入力信号を 601 レベルへ変換したもの
[01]
白黒モード動作
Cb=Cr=0x80
Y=Cb=Cr=スライスレベルに応じた値
[10]
スライス結果を出力
(Hi/Low Slice Data Set Register にて設定した値)
[11]
Reserved
Reserved
*ただし、
(525Line 系) Line1 ~ Line9、Line263.5 ~ Line272.5
(625Line 系) Line623.5 ~ Line6.5、Line311 ~ Line318
の区間には VBIDEC[1:0]の設定は反映されません。常に黒コード出力です。
* (mV)
NTSC/PAL
601 Code
714/700
235
100% White
357/350
127
SLLVL=[1]にて設定された
場合の閾値 50IRE
180/175
63
SLLVL=[0]にて設定された
場合の閾値 25IRE
L
`````
L
Cb/Y
````
``````
L
L
Cr/Y
H
H
Cb/Y
````
``````
H
H
Cr/Y
L
L: Low Slice Data Set Register
にて設定された値
High
Slice Data Set Register
H:
にて設定された値
```````
*閾値(mV)は目安の電圧です。
上記の図は変化点は Cb/Y の組み合わせとしていますが、これは一例であり、Cr/Y の組み合わせで
変化することもあります。
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-54-
[AK8857VQ]
[6.8.]出力ピン状態
通常動作状態の時、Output Pin Control Register にて、DATA_A[7:0], HD_ACT_A, VD_ACT_A,
DVALID_A, FIELD_A, NSIG_A, DATA_B[7:0], HD_ACT_B, VD_ACT_B, DVALID_B, FIELD_B,
NSIG_B のそれぞれのピンからの出力を Low に固定する事が出来ます。
また、DATA_A[7:0]ピン及び、DATA_B[7:0]ピンからの出力を強制的に黒レベル・青レベルとするこ
とが可能です。
(*但し、上記レジスタ設定に関わらず、OE_A, OE_B, PDN , RSTN ピン及び、AINSEL[4:0](デコー
ドなし)による出力制御が優先します。)
[6.9.]タイミング信号出力ピン
AK8857 は HD_ACT_A, VD_ACT_A, DVALID_A, FIELD_A, HD_ACT_B, VD_ACT_B, DVALID_B,
FIELD_B ピンよりタイミング信号を出力します。また、レジスタにてこれらのタイミング信号の極
性を反転することも可能です。
HD_ACT ピンはレジスタにて HD 信号を出力するか、HACT 信号を出力するかを選択できます。
また、VD_ACT ピンはレジスタにて VD 信号を出力するか、VACT 信号を出力するか選択できます。
VDACTSEL-bit：VD/ VACT 信号の切り替えを設定します。
VDACTSEL-bit
VD_ACT ピン出力設定
[0]
VD 信号出力
[1]
VACT 信号出力
(Sub-Address 0x11, 0x29[4])
HDACTSEL-bit：HD/ HACT 信号の切り替えを設定します。
HDACTSEL-bit
HD_ACT ピン出力設定
[0]
HD 信号出力
[1]
HACT 信号出力
(Sub-Address 0x11, 0x29[5])
また、DATA_A[7:0]及び DATA_B[7:0]と DTCLK の極性を反転することも可能です。
CLKINV-bit：DTCLK 信号出力の極性を設定します。
CLKINV-bit
極性設定
[0]
立ち上がりエッジでデータを取り込んでください。
[1]
立ち下がりエッジでデータを取り込んでください。
(Sub-Address 0x04[5])
なお、A ブロックと B ブロックのいずれかが 54MHz クロック出力をする場合(IP 変換の場合)、DTCLK
ピンは 54MHz を出力します。その為、IP 変換しないブロックのデータは 2CLK で変化します。
（下表参照）
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-55-
[AK8857VQ]
A, B ブロック共に 27MHz
または 54MHz の場合
CLKINV-bit 設定
A ブロック: CLKINV=[0]
B ブロック: CLKINV=[0]
A ブロック: CLKINV=[1]
B ブロック: CLKINV=[0]
A ブロック: CLKINV=[0]
B ブロック: CLKINV=[1]
A ブロック: CLKINV=[1]
B ブロック: CLKINV=[1]
A ブロックのみ IP 変換出力
DTCLK
DTCLK
DATA_A[7:0]
D0
D1
D2
D3
D4
DATA_A[7:0] D0 D1 D2 D3 D4 D5 D6 D7 D8 D9
DATA_B[7:0]
D0
D1
D2
D3
D4
DATA_B[7:0]
DTCLK
D1
D0
D1
D0
D2
D2
D3
D3
D4
DTCLK
DATA_A[7:0]
DATA_B[7:0]
D2
D3
D4
DTCLK
DATA_A[7:0]
DATA_B[7:0]
D1
D0
DATA_A[7:0]
D0 D1 D2 D3 D4 D5 D6 D7 D8
DATA_B[7:0]
D0
D1
D2
D3
D4
DTCLK
D1
D0
D0
D2
D1
D3
D2
DATA_A[7:0] D0 D1 D2 D3 D4 D5 D6 D7 D8 D9
D4
DATA_B[7:0]
D3
DTCLK
D0
D1
D2
D3
D4
DTCLK
DATA_A[7:0]
D0
D1
D2
D3
DATA_A[7:0]
DATA_B[7:0]
D0
D1
D2
D3
DATA_B[7:0]
D0 D1 D2 D3 D4 D5 D6 D7 D8
D0
D1
D2
D3
D4
[6.10.]出力データタイミング
AK8857 は、デコードするデータの出力タイミングの調整が出来ます。
YCDELAY[2:0]-bit：YC タイミングの微調整をする為のコントロールビットです。
(Sub-Address 0x03[2:0])
YCDELAY[2:0]-bit
処理内容
備考
[001]
Y は C に対して 1 ピクセル早まります。
2clk 分早まる
[010]
Y は C に対して 2 ピクセル早まります。
4clk 分早まる
[011]
Y は C に対して 3 ピクセル早まります。
6clk 分早まる
[000]
Y/C に遅延はありません。
初期値
[101]
Y は C に対して 3 ピクセル遅延します。
6clk 分遅れる
[110]
Y は C に対して 2 ピクセル遅延します。
4clk 分遅れる
[111]
Y は C に対して 1 ピクセル遅延します。
2clk 分遅れる
[100]
Reserved
YCDELAY[2:0] = [000]
Cb0 Y0
Cr0
Y1
Cb1 Y2
Cr1
Y3
Cb2 Y4
Cr2
Y5
Y/C default
YCDELAY[2:0] = [111]
Cb0 Y857 Cr0
Y0
Cb1 Y1
Cr1
Y2
Cb2 Y3
Cr2
Y4
1 pixel delay
YCDELAY[2:0] = [001]
Cb0 Y1
Y2
Cb1 Y3
Cr1
Y4
Cb2 Y5
Cr2
Y6
1 pixel adv.
Cr0
DTCLK
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[AK8857VQ]
ACTSTA[2:0]-bit：実映像区間開始位置の調整が出来ます。
ACTSTA[2:0]-bit
処理内容
[001]
スタート位置が 1 ピクセル遅れます。
[010]
スタート位置が 2 ピクセル遅れます。
[011]
スタート位置が 3 ピクセル遅れます。
[000]
初期値
[101]
スタート位置が 3 ピクセル早まります。
[110]
スタート位置が 2 ピクセル早まります。
[111]
スタート位置が 1 ピクセル早まります。
[100]
(Sub-Address 0x03[6:4])
備考
2clk 遅れる
4clk 遅れる
6clk 遅れる
通常位置
6clk 早まる
4clk 早まる
2clk 早まる
Reserved
*開始位置に追従して終了位置も変更されます。(実映像区間は常に一定値)
例：720x487, 720x576(ITU-R BT.601)の場合
Video Signal
HD
DVALID
HACT
128CLK
ACTSTA[2:0]
=[000]
1440CLK
実映像区間
244CLK
(264CLK)
32CLK
(24CLK)
DVALID
HACT
ACTSTA[2:0]
=[001]
1sample
(2CLK)
1sample
(2CLK)
[6.11.]VLOCK 機構
AK8857 は入力信号のフレーム構造に対して内部動作を同期させます。
例えば、入力信号のフレーム構造が 524 ラインで生成されている場合、内部動作は 1 フレームの構
造を 524 ラインで動作するようにします。この機構を VLOCK 機構と呼びます。
1 フレームが 525 ラインで構成される入力信号が、524 ラインで構成される入力信号に切り替わっ
たような場合、切り替わった入力信号に追従するような動作を行います。
このような場合、引き込み過程で VLOCK 機構が UnLock 状態になります。この UnLock 状態はステ
ータスレジスタ(Sub-address 0x19[1], 0x31[1])で確認することが可能です。チャンネル切り替えなど
で入力信号が切り替わった場合、VLOCK 機構がロックするまで約 2 フレームの時間がかかります。
（PLL 同期 VLOCK）
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[AK8857VQ]
なお、上記方法では引き込み過程を経て内部動作を同期させますが、信号が切り替わった際にすぐ
に内部動作を切り替える方法をレジスタにて選択することもできます。（直接同期 VLOCK）
(Sub-Address 0x03[7])
VLOCKSEL-bit
フレーム構造に対する内部同期方法
[0]
PLL 同期 VLOCK
[1]
直接同期 VLOCK
(注意)
直接同期 VLOCK 設定時に
入力映像信号自動認識機能(Sub-Address0x0E[7]=1, 0x26[7]=1)は使用しないでください。
[6.12.]Auto Gain Control (AGC)
AK8857 は、適応型 AGC 機能を持っています。
入力信号の同期信号の大きさ(シンクチップレベルとペデスタルレベルの差異)を測定し、同期信号レ
ベルが 286mV / 300mV 相当になるように PGA の値を制御します。(シンク AGC)
また、同期信号のレベルが適正で、映像区間の信号のみが大きいような入力信号の場合には、PGA
のゲイン設定値が減少するように制御します。(ピーク AGC)
同期信号の深さは、下記の通りです。
NTSC-M,J , NTSC-4.43 , PAL-M…………………………..286mV
PAL-B,D,G,H,I,N , PAL-Nc , PAL-60 , SECAM…………. 300mV
AGCT[1:0]-bit：AGC の制御時定数を設定します。
(Sub-Address 0x12, 0x2A[1:0])
AGCT[1:0]-bit
制御時定数
備考
[00]
Disable
AGC 機能は OFF です。PGA レジスタが有効になります。
[01]
Fast
T= 1Field
[10]
Middle
T= 7Fields
[11]
Slow
T= 29Fields
T は時定数です。AGC が Disable の場合のみ、PGA レジスタのマニュアル設定が可能です。
AGCC-bit：AGC の不感帯を設定します。
AGCC[1:0]-bit
不感帯
[00]
±2LSB
[01]
±3LSB
[10]
±4LSB
[11]
不感帯はありません
(Sub-Address 0x12, 0x2A[3:2])
備考
AGCFRZ-bit：AGC 機能をフリーズします。
(Sub-Address 0x12, 0x2A[4])
AGCFRZ-bit
AGC フリーズ機能選択
備考
[0]
フリーズしない
[1]
フリーズする
フリーズした場合、フリーズした際のゲイン設定値が保持されます。その際、レジスタ PGA1,2
Control Register の値を読み取る事により、ゲイン設定値を読み取る事が出来ます。
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[AK8857VQ]
AGCTL-bit：ピーク AGC 機能とシンク AGC 機能の遷移速度を設定します。
(Sub-Address 0x13, 0x2B[0])
AGCTL-bit
AGC 遷移条件
備考
[0]
Quick
[1]
Slow
[6.13.]Auto Color Control (ACC)
AK8857 は、ACC 機能を持っています。
入力信号のカラーバーストの大きさを測定し、カラーバーストレベルを基準として色信号レベルを適
正レベルに設定します。ただし、SECAM 信号入力時には無効です。
適正レベルは、標準信号のカラーバーストレベル(286mV/ 300mV)相当の値です。
また、AGC 機能と同様に、制御時定数の設定及び、フリーズ機能の設定が出来ます。
NTSC-M,J , NTSC-4.43 , PAL-M…………………………..286mV
PAL-B,D,G,H,I,N , PAL-Nc , PAL-60…………. 300mV
ACCT[1:0]-bit：ACC の制御時定数を設定します。
ACCT[1:0]-bit
制御時定数
[00]
Disable
[01]
Fast
[10]
Middle
[11]
Slow
(Sub-Address 0x12, 0x2A[6:5])
備考
ACC 機能は OFF です。
T= 2Fields
T= 8Fields
T= 30Fields
ACCFRZ-bit：ACC 機能をフリーズします。
ACCFRZ-bit
ACC フリーズ機能選択
[0]
フリーズしない
[1]
フリーズする
(Sub-Address 0x12, 0x2A[7])
備考
ACC 機能は、彩度(Satulation)調整機能とは独立に動作します。よって、ACC が Enable の場合は、
ACC で適正レベルに調整された信号に対して、彩度調整機能が働きます。
[6.14.]無信号判定時出力信号
無信号時に出力される信号は、黒レベル、青レベル(ブルーバック)、入力状態そのまま(砂嵐)のいず
れかとなります(レジスタ設定にて切り替え)。
NSIGMD-bit：無信号判定時の出力信号を設定します。
NSIGMD [1:0]-bit
出力信号設定
[00]
黒レベル出力
[01]
青レベル出力
[10]
入力状態(砂嵐)を出力
[11]
Reserved
MS1189-J-01
(Sub-Address 0x13, 0x2B[6:5])
備考
2010/12
-59-
[AK8857VQ]
[6.15.]Y/C 分離
AK8857 では、コンポジットビデオ信号入力時、適応型 2 次元 Y/C 分離を行います。
相関検出器が、縦横斜めのサンプルから最も相関のある方向を選択し、最適な Y/C 分離を選択しま
す。ただし、NTSC-4.43 , PAL-60 , SECAM 入力時には、設定によらず、1 次元 Y/C 分離のみとなり
ます。
YCSEP[1:0]-bit：Y/C 分離方式を設定します。
(Sub-Address 0x04[1:0])
YCSEP[1:0]-bit
YC 分離方式
備考
[00]
適応型 Y/C 分離
[01]
1 次元 Y/C 分離
1 次元(BPF)Y/C 分離
(NTSC-M,J , PAL-M) : 3Line2 次元 Y/C 分離
[10]
2 次元 Y/C 分離
(PAL-B,D,G,H,I,N,Nc) : 5Line2 次元 Y/C 分離*
[11]
Reserved
*NTSC-4.43 , PAL-60 , SECAM 入力時には、設定によらず、1 次元 Y/C 分離のみ
[6.16.]C フィルタ
AK8857 は、コンポジットビデオ信号入力時、YC 分離後の C フィルタの帯域をレジスタにて切り替
えることができます。
C358FIL[1:0]：サブキャリア周波数が 3.58MHz 系の信号に対する C フィルタの帯域を設定します。
(Sub-Address 0x13, 0x2B[2:1])
C358FIL[1:0] -bit
C フィルタの帯域設定
備考
[00]
Narrow
[01]
Medium
NTSC-M, J, PAL-M, PAL-Nc
[10]
Wide
[11]
Reserved
MS1189-J-01
2010/12
-60-
[AK8857VQ]
C443FIL[1:0]：サブキャリア周波数が 4.43MHz 系の信号に対する C フィルタの帯域を設定します。
(Sub-Address 0x13, 0x2B[4:3])
C443FIL[1:0] -bit
[00]
[01]
[10]
[11]
C フィルタの帯域設定
備考
Narrow
Medium
PAL-B,D,G,H,I,N , NTSC-4.43 , PAL-60
Wide
Reserved
*SECAM に対しては、帯域を選択することはできません。
[6.17.]U/ V フィルタ
AK8857 は、C 信号復調後の Low Pass Filter を切り替ることにより、U/ V 信号の帯域を変えること
が可能です。
UVFILSEL-bit：U/ V フィルタの特性を切り替えます。
UVFILSEL–bit
U/V フィルタの帯域設定
[0]
Wide
[1]
Narrow
(Sub-Address 0x04[2])
備考
[6.18.]ピクセル補間器
AK8857 は、垂直方向のピクセル位置を揃えるために、デジタルピクセル補間器を持っています。
これにより、固定クロックでのサンプリングでも、縦方向を揃える事が出来ます。
INTPOLOFF-bit：ピクセル補間器の動作を設定します。
INTPOLOFF-bit
ピクセル補間器の動作
[0]
ON
[1]
OFF
MS1189-J-01
(Sub-Address 0x04[4])
備考
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-61-
[AK8857VQ]
[6.19.]クロック
AK8857 は固定クロックにて動作します。アナログビデオ信号と同期をとる為の PLL は内蔵されて
いません。入力クロックは 27MHz です。720x487, VGA, WVGA サイズのプログレッシブ出力を行
う時のみ、入力される 27MHz から内部にて 54MHz を生成してサンプリングを行います。
[6.20.]位相補正機能
PAL-B,D,G,H,I,N,Nc,60,M のデコード時に、ライン毎の位相誤差を補正する機能です。この機能が
ON の場合、ラインごとに色の平均化処理を行います。また、適応型位相補正モードでは、ライン間
の相関検出を行い、相関があるサンプルに色の平均化処理を行います。
NTSC-M,J の場合にも、ライン間の色の平均化処理を行います。SECAM では行いません。
DPAL[1:0]-bit：位相補正機能の設定を行います。
DPAL[1:0]-bit
位相補正機能設定
[00]
適応型位相補正モード
[01]
位相補正機能 ON
[10]
位相補正機能 OFF
[11]
Reserved
(Sub-Address 0x05[1:0])
備考
[6.21.]出力インターフェース
[6.21.1.]EAV/SAV 付きインターフェース
AK8857 は、ITU-R BT.601 出力サイズにてインターレースのデコード出力を行うときのみ、
ITU-RBT.656 規格準拠の EAV/SAV 同期コードを出力データに付加することができます。
ITU-R BT.601 出力サイズ以外の場合に EAV/SAV 同期コードを付加する場合には、DVALID 信号の有
効区間外の前後２ピクセル(4 クロック)に同期コードを付加します。なお、その際の V ビットと F ビ
ットは VACT 信号と FIELD 信号の極性が変化するラインと同じです。
VACT と V bit の関係
HD
HACT
DVALID
VACT
V bit
EAV
EAV
SAV
FIELD と F bit の関係
HD
DVALID
VD
FIELD
EVEN
ODD
ODD
EVEN
F bit
EAV
SAV
EAV SAV
MS1189-J-01
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-62-
[AK8857VQ]
DVALID と EAV/SAV 同期コードの関係
DTCLK
HD
DVALID
DATA [7:0]
FF
00
00
SAV Cb0
Y0
Cr0
Y1
Cb1
Y2
Cr1
FF
00
00
EAV
なお、AK8857 は固定クロックにてサンプリングを行う為、EAV から SAV までの区間が常に一定と
はなりません。ただし、SAV から EAV の区間は常に一定となる為、データの取り込みは SAV を基
準に取り込んでください。
EAVSAV-bit：出力データへ EAV/SAV 同期コードを重畳するか否かを設定します。
(Sub-Address 0x04[6])
EAVSAV-bit
EAV/SAV 同期コード付加
備考
[0]
付加する
初期設定値
[1]
付加しない
[6.21.2.]タイミング信号によるインターフェース
AK8857 は、HD 信号、VD 信号、HACT 信号、VACT 信号、DVALID 信号、FIELD 信号を出力するこ
とが可能です。各信号のタイミングは、<出力データフォーマット設定>を参考ください。
なお、DVALID 信号が[有効→無効]となるタイミングから HD 信号または HACT 信号が[無効→有効]
となるタイミングの期間の出力データ数が一定とはならないため、１ラインのピクセル数は常に一
定とはなりません。ただし、HD 信号または HACT 信号が[無効→有効]となるタイミングから DVALID
信号が[有効→無効]となるタイミングは常に一定となります。
Video Signal
HD
DVALID
HACT
····· SAV
Cb0
Y0
Cr0
Y1
Cb1
Y2
Cr1
Y3
128CLK
244CLK
(264CLK)
1440CLK
実映像区間
······
Y718 Cr359 Y719
FF
··············
32CLK
(24CLK)
常に一定
一定ではない
MS1189-J-01
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-63-
[AK8857VQ]
[6.22]自動 Setup 処理
AK8857 は、自動認識機能にて認識された信号の属性によって、自動的に Setup 処理を行う事が出
来ます。Setup 処理とは、デコードする信号に対して以下の処理を行うことを言います。
輝度信号：Y=(Y−7.5)/0.925、色信号：U=U/0.925, V=V/0.925
自動 Setup 処理と各レジスタ設定との関係は下表の通りです。（条件：AK8857 は自動認識動作）
(Sub-Address 0x05[6])
レジスタ設定
認識された信号
NTSC-M,J
PAL-B,D,G,H,I,N
PAL-Nc , 60
SECAM
Setup-bit
[0]
[1]
[0]
PAL-M
NTSC-4.43
[1]
STUPATOFF-bit
[自動 Setup 処理オフ]
認識された信号に
対する Setup 処理の有無
[0]
セットアップ処理無し
[1]
セットアップ処理無し
[0]
セットアップ処理有り
[1]
セットアップ処理有り
[0]
セットアップ処理有り
[1]
セットアップ処理無し
[0]
セットアップ処理有り
[1]
セットアップ処理有り
自動認識機能動作中は、入力信号の属性を判断し上記の処理を行うので、入力信号の Setup の有無
を判断しているわけではありません。
[6.23.]PGA (Programable Gain Amp)
AK8857 はデジタル PGA を内蔵しています。
設定値は線形変化となり、ADC 通過後のデータに対して約−3dB∼10dB のゲイン調整が可能です。
デフォルト設定値は 0x1F(HEX)=0dB です。
(Sub-Address 0x0B, 0x0C[7:0])
⎡ 0.625 − {0.006 × (31 − PGA)}⎤
G = 20 log ⎢
⎥⎦
0.625
⎣
G：PGA ゲイン(dB)
PGA：PGA レジスタ設定値(Dec.)
デフォルト設定値は、0.5Vpp のアナログビデオ信号を AIN 端子に入力した際に、最適なレンジにて
デコードが行われる設定値です。
PGA1[7:0]-bit：PGA の値を設定します。
PGA2[7:0]-bit：PGA の値を設定します。
コンポジットビデオ信号(CVBS)入力時、PGA1 は A ブロック、PGA2 は B ブロックから出力される
データに有効です。S(Y/C)ビデオ信号入力時、PGA1 は輝度信号用、PGA2 は色信号用です。
なお、CVBS 信号デコード時、A ブロック及び B ブロックから出力されるビデオ信号が同じ AIN チ
ャンネルの場合は、PGA1 の設定値が有効となり、PGA2 の設定値は無効です。
このレジスタにて、AGC が設定している値を読むことが出来ます。
AGC 機能が Enable の場合、PGA[7:0]-bit の設定値は無効となります。
つまり、AGC 機能が Disable の場合に限り、PGA のマニュアル設定が可能です。
MS1189-J-01
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-64-
[AK8857VQ]
[6.24.]同期分離、同期検出、黒レベル調整
AK8857 はデジタル化された入力信号から、同期信号検出及び分離を行います。
また同期分離ブロックでは、輝度信号の黒レベルの調整を行うことが可能です。
黒レベルの微調整は、10bit 帯域(ITU-R BT.601 変換前)で−8~+7LSB の加減算を行うことができます。
1LSB 当たり、出力コードは約 0.4LSB 変化することになります。
BKLVL[3:0]-bit：黒レベルの微調整を行います。
(Sub-Address 0x06[3:0])
BKLVL[3:0]-bit
加減算
601 レベルでの変位量
[0001]
黒レベルに 1 を加えます。
約 0.4LSB プラスされます。
[0010]
黒レベルに 2 を加えます。
約 0.8LSB プラスされます。
[0011]
黒レベルに 3 を加えます。
約 1.2LSB プラスされます。
[0100]
黒レベルに 4 を加えます。
約 1.6LSB プラスされます。
[0101]
黒レベルに 5 を加えます。
約 2.0LSB プラスされます。
[0110]
黒レベルに 6 を加えます。
約 2.4LSB プラスされます。
[0111]
黒レベルに 7 を加えます。
約 2.8LSB プラスされます。
[0000]
無調整です。
[1000]
黒レベルから 8 を引きます。
約 3.2LSB マイナスされます。
[1001]
黒レベルから 7 を引きます。
約 2.8LSB マイナスされます。
[1010]
黒レベルから 6 を引きます。
約 2.4LSB マイナスされます。
[1011]
黒レベルから 5 を引きます。
約 2.0LSB マイナスされます。
[1100]
黒レベルから 4 を引きます。
約 1.6LSB マイナスされます。
[1101]
黒レベルから 3 を引きます。
約 1.2LSB マイナスされます。
[1110]
黒レベルから 2 を引きます。
約 0.8LSB マイナスされます。
[1111]
黒レベルから 1 を引きます。
約 0.4LSB マイナスされます。
設定された値が黒レベルに加減算されます。設定は 2 の補数で行います。
黒レベル微調整は垂直ブランキング期間にも有効です。
[6.25.]デジタルペデスタルクランプ
デジタル変換されたビデオ信号は、デジタル信号処理ブロックにてペデスタル部をクランプします。
内部でのクランプレベルは入力信号の種類(286mV/300mV)によって異なりますが、出力結果はどち
らもペデスタル位置がコード 16(8-Bit, ITU-R BT.601 レベル)となるように動作します。デジタルペ
デスタルクランプ機能は、時定数調整及び不感帯設定をすることができます。
DPCT[1:0]-bit：デジタルペデスタルクランプの時定数を設定します。
(Sub-Address 0x06[5:4])
DPCT[1:0]-bit
遷移時定数
備考
[00]
Fast
[01]
Middle
[10]
Slow
[11]
Disable
デジタルペデスタルクランプ OFF
MS1189-J-01
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[AK8857VQ]
DPCC[1:0]-bit：デジタルペデスタルクランプの不感帯(Coring Level)を設定します。
(Sub-Address 0x06[7:6])
DPCC[1:0]-bit
不感帯レベル
備考
[00]
±1bit
[01]
±2bit
[10]
±3bit
[11]
不感帯はありません。
[6.26.]カラーキラー
AK8857 は入力信号のカラーバーストレベルからクロマ信号品位を判断します。レジスタにて信号品
位の閾値を設定できます。
判定レベル ＝ { I_ICKLVL[3:0] << 2} + 24
「<< 2」：2bit 左シフト
(Sub-Address 0x07[3:0])
CKLVL[3:0]-bit：閾値の設定をします。初期値は[1000] は 約−23dB です。
NTSC
PAL
CLKVL [3:0]
判定レベル
備考
%
dB
%
dB
[0000]
24
3.3
−29.7
3.1
−30.2
[0001]
28
3.8
−28.4
3.6
−28.9
[0010]
32
4.3
−27.2
4.1
−27.7
[0011]
36
4.9
−26.2
4.6
−26.7
[0100]
40
5.4
−25.3
5.2
−25.8
[0101]
44
6.0
−24.5
5.7
−24.9
[0110]
48
6.5
−23.7
6.2
−24.2
[0111]
52
7.1
−23.0
6.7
−23.5
[1000]
56
7.6
−22.4
7.2
−22.8
初期設定値
[1001]
60
8.1
−21.8
7.7
−22.2
[1010]
64
8.7
−21.2
8.3
−21.7
[1011]
68
9.2
−20.7
8.8
−21.1
[1100]
72
9.8
−20.2
9.3
−20.6
[1101]
76
10.3
−19.7
9.8
−20.2
[1110]
80
10.9
−19.3
10.3
−19.7
[1111]
84
11.4
−18.9
10.8
−19.3
クロマ信号レベルがレジスタにて設定した閾値を下まわった場合、AK8857 は入力クロマ信号が不良
であると判断し、カラーキラーを機能させ、白黒モードと同等の処理を行います。つまり、Cb/Cr
データは 0x80 固定となります。
また、色デコード用 PLL のロックが外れた場合に、カラーキラーとする事も出来ます。
COLKILL-bit：カラーキラーの ON/OFF 設定をします。初期値は ON です。
COLKILL-bit
[0]
Enable
[1]
Disable
MS1189-J-01
(Sub-Address 0x07[7])
備考
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-66-
[AK8857VQ]
CKSCM[1:0]-bit：SECAM 信号デコード時の閾値設定に用います。
CKSCM [1:0]
SECAM 信号デコード時の閾値
[00]
{CKLVL [3:0]}
[01]
{0, CKLVL [3:1]}
[10]
{0,0, CKLVL [3:2]}
[11]
Reserved
(Sub-Address 0x07[5:4])
備考
右に 1bit シフト
右に 2bit シフト
CKILSEL：カラーキラーの動作条件を設定します。
(Sub-Address 0x05[7])
CKILSEL-bit
動作条件
備考
[0]
バーストレベルが CKLVL[3:0]-bit にて設定した閾値を下回った時
バーストレベルが CKLVL[3:0]-bit にて設定した閾値を下回った時、
[1]
*
または色デコード用 PLL のロックが外れた時
*SECAM 信号デコード時は、色デコード用 PLL のロック判定は行いません。CKILSEL の設定に関
わらず、無信号判定及びバーストレベル判定でカラーキラーの ON/OFF を行います。
MS1189-J-01
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[AK8857VQ]
[6.27.]画質調整処理機能
AK8857 は、コントラスト調整、ブライトネス調整、彩度調整、色相調整、シャープネス調整といっ
た画質調整機能をもっています。
初期状態では、画質調整機能は垂直ブランキング期間では無効となっていますが、コントラスト調
整及びブライトネス調整に関しては、レジスタにて設定する事により、垂直ブランキング期間でも
有効とする事が出来ます。
[6.27.1.]コントラスト調整
CONT[7:0]-bit: コントラスト調整を行います。初期値は無調整(0x80)です。
コントラスト調整は、Contrast Control Register にて設定された係数を、乗算する処理を行います。
また、レジスタ設定にて乗算式を変更することができます。
(Sub-Address 0x14, 0x2C[7:0])
CONTSEL=[0]の時
YOUT = (CONT / 128) x (YIN – 128) + 128
CONTSEL=[1]の時
YOUT = (CONT / 128) x YIN
YOUT : コントラスト演算結果
YIN : コントラスト演算前
CONT : コントラスト係数(レジスタ設定値)
係数の可変範囲は 0~255 です。演算結果がレンジを越えた場合は、上限[254]/下限[1]にクリッピン
グ処理が行われます。
(ただし、コントロールビットの 601LIMIT が[1]の場合は、16-235 の範囲の出力となります。)
CONTSEL-bit：コントラスト調整の傾き点を設定します。
CONTSEL -bit
[0]
輝度 128 を中心に調整します。
[1]
輝度 0 を中心に調整します。
(Sub-Address 0x07[6])
備考
[6.27.2.]ブライトネス調整
BR[7:0]-bit：ブライトネス調整を行います。設定は 2 の補数です。初期値は無調整(0x00)です。
ブライトネス調整は、ITU-R BT.601 レベル変換後の 8Bit データ輝度信号に、レジスタにて設定され
た係数を加算する処理を行います。(下式参照)(Sub-Address 0x15, 0x2D[7:0])
YOUT = YIN+BR
YOUT：ブライトネス演算結果
YIN：ブライトネス演算前
BR：ブライトネス係数(レジスタ設定値)
係数の可変範囲は−127~+127(1step)で、値の設定は 2 の補数で行います。演算結果がレンジを越え
た場合、上限[254]/下限[1]にクリッピング処理が行われます。
(ただし、コントロールビットの 601LIMIT が[1]の場合は、16-235 の範囲の出力となります。)
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[AK8857VQ]
[6.27.3.]彩度(Saturation)調整
SAT[7:0]-bit : 彩度調整を行います。初期値は無調整(0x80)です。
係数の可変範囲は 0~255/128(1/128steps)です。彩度調整は、色信号にレジスタにて設定された係数
を乗算する処理を行います。
(Sub-Address 0x16, 0x2E[7:0])
[6.27.4.]色相(HUE)調整
HUE[7:0]-bit: 色相調整を行います。設定は 2 の補数で行います。初期値は無調整(0x00)です。調整
可能範囲は、±45°(約 0.35°steps)です。
(Sub-Address 0x17, 0x2F[7:0])
[6.27.5.]シャープネス調整
AK8857 は、シャープネスフィルタを選択することによって映像をシャープな画質に調整することが
できます。下記ブロック図中のフィルタ特性及び不感帯はレジスタにて設定できます。
SHARP[1:0]-bits
SHCORE[1:0]-bits
Filter
Coring
処理前輝度信号
処理後輝度信号
Delay
SHARP[1:0]-bit：シャープネスフィルタの特性を選択します。
(Sub-Address 0x08[1:0])
SHARP[1:0]-bit
フィルタ特性
備考
[00]
フィルタなし
フィルタをスルーします。
[01]
Min
[10]
Middle
[11]
Max
SHCORE[1:0]-bit：シャープネスフィルタを用いる際の、不感帯レベルを設定します。
(Sub-Address 0x08[3:2])
SHCORE[1:0]-bit
不感帯レベル
備考
[00]
コアリングなし
シャープネスフィルタを
[01]
±1LSB
通った信号にのみ、設定されます。
[10]
±2LSB
[11]
±3LSB
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-69-
[AK8857VQ]
VBIIMGCTL-bit：ブライトネス調整機能及び、コントラスト調整機能の VBI 期間での ON/OFF 設定を
行います。
(Sub-Address 0x08[7])
VBIIMGCTL –bit
VBI 期間の画質調整
備考
[0]
無効
[1]
有効
[6.27.6.]輝度帯域調整機能
MPEG 圧縮などの場合や、符号化レートを落として圧縮率を高める場合など、圧縮の前処理として
輝度帯域を制限する場合があります。そのような目的のために輝度帯域制限フィルタを選択するこ
とができます。輝度帯域制限フィルタを使用しない場合、輝度信号はデシメーションフィルタの周
波数特性となります。
LUMFIL[1:0]-bit：輝度帯域制限フィルタの特性を設定します。
(Sub-Address 0x08[5:4])
LUMFIL [1:0]-bit
フィルタ特性
備考
フィルタなし。
デシメーションフィルタの特性になります。
[00]
−3dB at 6.29MHz
帯域制限はしません。
[01]
Narrow
−3dB at 2.94MHz
[10]
Mid
−3dB at 3.30MHz
[11]
Wide
−3dB at 4.00MHz
輝度信号デシメーションフィルタ
輝度帯域制限フィルタ
[6.27.7.]セピア出力
AK8857 は、デコード結果をセピア色で出力する事が出来ます。
SEPIA-bit：デコード結果をセピア色で出力します。
SEPIA –bit
[0]
通常出力
[1]
セピアカラー出力
MS1189-J-01
(Sub-Address 0x08[6])
備考
2010/12
-70-
[AK8857VQ]
[6.28.]VBI Information デコード
AK8857 は 、 VBI 期 間 に 重 畳 さ れ る Closed Caption Data , Closed Caption Extended
Data,VBID(CGMS) , WSS 信号のデコードを行う事が出来ます。
デコードされたデータはそれぞれの格納レジスタに書き込まれます。レジスタの Request VBI
Information Register(R/W)-[3:0] (Sub-Address 0x18, 0x30[3:0])にそれぞれのリクエストビットを立
てることにより、AK8857 は、それぞれのデータのデコード要求があると判断し、データ待ちの状態
になります。その後データを検知し、格納レジスタへデコードを行った後、デコードが終了したこ
とを、データの有無を示す格納レジスタの Status 2 Register(R)-[3:0] (Sub-Address 0x1A, 0x32[3:0])
を使って、ホストに通知します。したがって、ホストはそれぞれの格納レジスタを読み取る事によ
り、格納されている値を知る事が出来ます。なお、それぞれのデータは下表のラインにその情報が
重畳されています。データの更新については、格納されているレジスタに次の値が書き込まれるま
でデータは保持されます。また、VBID データ(CGMS-A)に関して CRCC コードはデコードされ、そ
の演算結果のみがレジスタに反映されます。
信号
重畳されるライン
備考
Closed Caption
Line21
525-Line 系
Closed Caption Extended Data
Line284
525-Line 系
VBID
Line20 / 283
Line20 / 333
525-Line 系
625-Line 系
WSS
Line23
625-Line 系
それぞれの信号の格納レジスタは、以下の通りです。格納されるビットに関しては、レジスタ設定
概要を参照ください。
(Sub-Address 0x1D~0x24, 0x35~0x3C)
Closed Caption 1 Register, Closed Caption 2 Register
WSS 1 Register, WSS 2 Register
Extended Data 1 Register, Extended Data 2 Register
VBID 1 Register, VBID 2 Register
Start
【Request VBI Info Register】
xxRQ-bit = 1
(デコード要求）
Closed Caption ならば CCRQ-bit
Closed Caption Extended ならば EXTRQ-bit
VBID/WSS ならば VBWSRQ-bit
【Status Register】Read
（デコード終了確認）
Requestに対応し
たビット= 1
Yes
No
Closed Caption ならば CCDET-bit
Closed Caption Extended ならば EXTDET-bit
VBID/WSS ならば VBWSDET-bit
リクエストに対応したデータ
レジスタのリード
Closed Caption ならば【Closed Caption 1・2 Register】
Closed Caption Extended ならば 【Extended Data 1・2 Register】
VBID/WSS ならば【VBID/WSS 1・2 Register】
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[AK8857VQ]
[6.29.]内部状態通知機能
NOSIG-bit：無信号判定を示します。
NOSIG –bit
[0]
信号が入力されています
[1]
無信号入力状態です
(Sub-Address 0x19, 0x31[0])
備考
VLOCK-bit：VLOCK 機構の状態を判断します。
VLOCK-bit
[0]
同期が取れています
[1]
同期が取れていません
(Sub-Address 0x19, 0x31[1])
備考
COLKILON：カラーキラーの状態を示します。
COLKILON –bit
[0]
カラーキラーは動作していません
[1]
カラーキラーが動作しています
(Sub-Address 0x19, 0x31[3])
備考
CPLL-bit：色デコード用 PLL のロック状態を示します。
CPLL–bit
クロックモードの状態
[00]
ロックしていません
[01]
ロックしています
(Sub-Address 0x19, 0x31[4])
備考
PKWHITE：AGC 機能ブロック通過後の輝度デコード結果が、オーバーフローしている場合に通知し
ます。
(Sub-Address 0x19, 0x31[6])
PKWHITE –bit
備考
[0]
異常なし。
[1]
輝度デコード結果がオーバーフロー
OVCOL：ACC 機能ブロック通過後の色デコード結果が、オーバーフローしている場合に通知します。
(Sub-Address 0x19, 0x31[7])
OVCOL –bit
備考
[0]
異常なし。
[1]
色デコード結果がオーバーフロー
REALFLD-bit：AK8857 がデコードしている信号のフィールドを通知します。
(Sub-Address 0x1A, 0x32[4])
REALFLD –bit
備考
[0]
Even フィールドをデコード
[1]
Odd フィールドをデコード
AGCSTS-bit：適応型 AGC の状態を通知します。
AGCSTS –bit
[0]
シンク AGC が動作しています
[1]
ピーク AGC が動作しています
MS1189-J-01
(Sub-Address 0x1A, 0x32[5])
備考
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-72-
[AK8857VQ]
[6.30.]入力信号自動認識結果通知機能
Input Video Status-Register：
入力信号自動認識の結果を通知するレジスタです。
(Sub-Address 0x1C, 0x34)
Register
Bit
R/W Definition
Name
入力ビデオ信号のサブキャリア周波数を
示します。
[ ST_VSF1 : ST_VSF0 ] ( MHz )
bit 0 ST_VSF0
Status of Video
[00] : 3.57954545 (NTSC-M,J)
~
~
Sub-Carrier
R
[01] : 3.57561149 (PAL-M)
bit 1 ST_VSF1
Frequency
[10] : 3.58205625 (PAL-Nc)
[11] : 4.43361875 (PAL-B,D,G,H,I,N,60 ,
NTSC-4.43)
入力信号のカラーエンコード方式を示します。
[ST_VCEN1 : ST_VCEN0]
bit 2 ST_VCEN0
Status of Video Color
[00] : NTSC
~
~
R
Encode
[01] : PAL
bit 3 ST_VCEN1
[10] : SECAM
[11] : Reserved
入力ビデオ信号のライン周波数を示します。
Status of
bit 4 ST_VLF
R
[0]: 525 ライン(NTSC-M,J, 4.43, PAL-M,60)
Video Line Frequency
[1]: 625 ライン(PAL-B,D,G,H,I,N,Nc , SECAM)
入力信号が白黒であるかの判断を示します。*
bit 5 ST_BW
Status of B/W Signal
R
[0] : 白黒ではないと認識しています。
[1] : 白黒信号であると認識しています。
入力信号の判定結果を示します。
[0]: 判定中または、判定の結果、信号を認識・確定
bit 6 UNDEF
Un_define bit
R
できたことを示します。
[1]: 判定の結果、信号を認識・確定できていません。
入力信号の判定過程状態を示します。
Input Video
[0]: 入力信号形式の判定中です。
bit 7 FIXED
R
Standard fixed bit
[1]: 入力信号形式を認識・確定できた為、判定を終
了しました。
*白黒信号の自動判定機能は、カラーキラー設定が ON(COLKILL-bit = [1])の場合に有効です。
ST_BW-bit は、カラーキラーが働いた場合に[1]となります。
また、ユーザが明示的に B/W-bit を設定した場合、入力信号自動認識機能は 525/625 の判定のみ行
います。その場合は ST_VLF の情報のみを参照してください。
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-73-
[AK8857VQ]
[7.]デバイスコントロールインターフェース
AK8857 は I2C バスコントロールインターフェースによってコントロールされます。
[7.1.] I2C バス SLAVE Address
I2C スレーブアドレスは SELA ピンの設定により[1000100]または[1000101]のいずれかを選択する
ことができます。
Slave Address
SELA ピン状態
MSB
LSB
プルダウン[Low]
1
0
0
0
1
0
0
R/W
プルアップ[High]
1
0
0
0
1
0
1
R/W
[7.2.] I2C コントロールシーケンス
[7.2.1.] Write シーケンス
1 バイト目に AK8857 のライトモードのスレーブアドレスを受信すると、2 バイト目にサブアドレス、
3 バイト目以降にデータを受信します。Write シーケンスには 1 バイトずつ Write するシーケンスと、
複数バイト連続して Write する Sequential Write operation があります。
(a) 1 バイト Write シーケンス
S Slave Address w A
Sub Address A
18-bit
bit
8-bit
Data A
18-bit
bit
Stp
1bit
(b) 複数バイト(m-bytes) Write シーケンス (Sequential Write Operation)
Data
Data
S Slave Address w A Sub Address(n) A Data(n) A
A
A stp
‘’’’’’’ (n+m)
(n+1)
111118-bit
8-bit
8-bit
8-bit
8-bit
bit
bit
bit
bit
bit
[7.2.2.] Read シーケンス
1 バイト目に AK8857 のリードモードのスレーブアドレスを受信すると、2 バイト目以降はデータの
送信を行います。
Slave
Sub
Slave
S
w A
A rS
R A Data1 A Data2 A Data3 A
‘’’‘’
Address
Address(n)
Address
8-bit
1
8-bit
1
8-bit
1
8-bit
1
8-bit
1
8-bit
1
’‘’’’’‘’’
‘’‘
Data
n
!A stp
8-bit
1
上記、それぞれの意味は次の通りです。
S : Start Condition
rS : repeated Start Condition
A : Acknowledge (SDA Low )
!A : Not Acknowledge (SDA High)
stp : Stop Condition
R/W 1 : Read 0 : Write
: マスタデバイスによります。通常はマイコン出力します。
: スレーブデバイスによります。AK8857 が出力するものです。
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-74-
[AK8857VQ]
[8.]レジスタ一覧
Sub
レジスタ名
Default
R/W
ブロック
機能
0x00
Input Channel Select
0x00
R/W
共通
入力信号チャンネル設定
0x01
AFE Control
0x01
R/W
共通
アナログフロントエンド設定
0x02
Output Control
0x00
R/W
共通
出力データに関する設定
0x03
Start and Delay Control
0x00
R/W
共通
出力データのタイミング調整
0x04
Control 1
0x00
R/W
共通
各種コントロールレジスタ
0x05
Control 2
0x00
R/W
共通
各種コントロールレジスタ
0x06
Pedestal Level Control
0x00
R/W
共通
ペデスタルレベル調整
0x07
Color Killer Control
0x08
R/W
共通
カラーキラー設定
0x08
Image Control
0x00
R/W
共通
イメージに関する設定
0x09
High Slice Data Set
0xEB
R/W
共通
VBI スライサデータ High 値
0x0A
Low Slice Data Set
0x10
R/W
共通
VBI スライサデータ Low 値
0x0B
PGA Control 1
0x3E
R/W
共通
PGA1 のゲイン設定
0x0C
PGA Control 2
0x3E
R/W
共通
PGA2 のゲイン設定
0x0D
Output Data Format A
0x00
R/W
A
出力データフォーマット設定
0x0E
Input Video Standard A
0x00
R/W
A
入力信号に対する設定
0x0F
NDMODE A
0x00
R/W
A
自動認識機能制限設定
0x10
Output Pin Control 0 A
0x00
R/W
A
出力ピン状態設定
0x11
Output Pin Control 1 A
0x00
R/W
A
出力ピン状態設定
0x12
AGC & ACC A Control
0x00
R/W
A
AGC と ACC に関する設定
0x13
Control 0 A
0x00
R/W
A
各種コントロールレジスタ
0x14
Contrast Control A
0x80
R/W
A
コントラスト調整
0x15
Brightness Control A
0x00
R/W
A
ブライトネス調整
0x16
Saturation Control A
0x80
R/W
A
サチュレーション調整
0x17
HUE Control A
0x00
R/W
A
HUE(色相)調整
0x18
Request VBI Infomation A
0x00
R/W
A
VBI 期間デコード要求設定
0x19
Status 1 A
R
A
内部状態を示す
0x1A
Status 2 A
R
A
内部状態を示す
0x1B
Reserved
R
A
Reserved
0x1C
Input Video Status A
R
A
入力信号自動認識結果を示す
0x1D
Closed Caption 1 A
R
A
Closed Caption データを示す
0x1E
Closed Caption 2 A
R
A
Closed Caption データを示す
0x1F
WSS 1 A
R
A
WSS データを示す
0x20
WSS 2 A
R
A
WSS データを示す
0x21
Extended Data 1 A
R
A
CC-Extended データを示す
0x22
Extended Data 2 A
R
A
CC-Extended データを示す
Address
MS1189-J-01
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-75-
[AK8857VQ]
Sub
Address
レジスタ名
Default
R/W
ブロック
機能
0x23
VBID 1 A
R
A
VBID データを示す
0x24
VBID 2 A
R
A
VBID データを示す
0x25
Output Data Format A
0x00
R/W
B
出力データフォーマット設定
0x26
Input Video Standard B
0x00
R/W
B
入力信号に対する設定
0x27
NDMODE B
0x00
R/W
B
自動認識機能制限設定
0x28
Output Pin Control 0 B
0x00
R/W
B
出力ピン状態設定
0x29
Output Pin Control 1 B
0x00
R/W
B
出力ピン状態設定
0x2A
AGC & ACC B Control
0x00
R/W
B
AGC と ACC に関する設定
0x2B
Control 0 B
0x00
R/W
B
各種コントロールレジスタ
0x2C
Contrast Control B
0x80
R/W
B
コントラスト調整
0x2D
Brightness Control B
0x00
R/W
B
ブライトネス調整
0x2E
Saturation Control B
0x80
R/W
B
サチュレーション調整
0x2F
HUE Control B
0x00
R/W
B
HUE(色相)調整
0x30
Request VBI Infomation B
0x00
R/W
B
VBI 期間のデコード要求設定
0x31
Status 1 B
R
B
内部状態を示す
0x32
Status 2 B
R
B
内部状態を示す
0x33
Reserved
R
B
Reserved
0x34
Input Video Status B
R
B
入力信号自動認識結果を示す
0x35
Closed Caption 1 B
R
B
Closed Caption データを示す
0x36
Closed Caption 2 B
R
B
Closed Caption データを示す
0x37
WSS 1 B
R
B
WSS データを示す
0x38
WSS 2 B
R
B
WSS データを示す
0x39
Extended Data 1 B
R
B
CC-Extended データを示す
0x3A
Extended Data 2 B
R
B
CC-Extended データを示す
0x3B
VBID 1 B
R
B
VBID データを示す
0x3C
VBID 2 B
R
B
VBID データを示す
0x3D
Device and Revision ID
R
共通
Device ID 及び Revision 情報
0x39
上記以外のレジスタへの書き込みは禁止です。
リザーブレジスタには、Default 値以外の値を書き込まないでください。
“共通”は、共通レジスタです。
Sub-address”0x00”の REGSEL ビットにて、A ブロック・B ブロックを選択し、R/W を行ってくだ
さい。なお、[Input Channel Select], [PGA Control 1], [PGA Control 2], [Device and Revision ID]レジ
スタは、特に REGSEL ビットの設定は必要ありません。
“A”は A ブロック専用レジスタです。
“B”は B ブロック専用レジスタです。
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-76-
[AK8857VQ]
[9.]レジスタ設定概要
[9.1.] Input Channel Select Register (R/W) [Sub Address 0x00]
入力信号チャンネル選択及び、共通レジスタ設定を行います。
Sub Address 0x00
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
Default Value: 0x00
bit 1
bit 0
P1DRV1
P1DRV0
REGSEL
AINSEL4
AINSEL3
AINSEL2
AINSEL1
AINSEL0
0
0
0
0
0
0
0
Default Value
0
Input Channel Select Register Definition
Register
bit
R / W Definition
Name
A ブロック及び B ブロックから出力するビデオ信号
を選択します。
[AINSEL4: AINSEL0]
[00000]: [A]: AIN1(CVBS), [B]: AIN4(CVBS)
[00001]: [A]: AIN1(CVBS), [B]: AIN3(CVBS)
[00010]: [A]: AIN1(CVBS), [B]: AIN2(CVBS)
[00011]: [A]: AIN1(CVBS), [B]: AIN1(CVBS) (*2)
[00100]: [A]: AIN1(CVBS), [B]: デコードなし(*1)
[00101]: [A]: AIN2(CVBS), [B]: AIN4(CVBS)
[00110]: [A]: AIN2(CVBS), [B]: AIN3(CVBS)
[00111]: [A]: AIN2(CVBS), [B]: AIN2(CVBS) (*2)
[01000]: [A]: AIN2(CVBS), [B]: AIN1(CVBS)
[01001]: [A]: AIN2(CVBS), [B]: デコードなし(*1)
[01010]: [A]: AIN3(CVBS), [B]: AIN4(CVBS)
[01011]: [A]: AIN3(CVBS), [B]: AIN3(CVBS) (*2)
[01100]: [A]: AIN3(CVBS), [B]: AIN2(CVBS)
bit 0 AINSEL0
Analog Input
[01101]: [A]: AIN3(CVBS), [B]: AIN1(CVBS)
~
~
R/W
[01110]: [A]: AIN3(CVBS), [B]: デコードなし(*1)
Select
bit 4 AINSEL4
[01111]: [A]: AIN4(CVBS), [B]: AIN4(CVBS) (*2)
[10000]: [A]: AIN4(CVBS), [B]: AIN3(CVBS)
[10001]: [A]: AIN4(CVBS), [B]: AIN2(CVBS)
[10010]: [A]: AIN4(CVBS), [B]: AIN1(CVBS)
[10011]: [A]: AIN4(CVBS), [B]: デコードなし(*1)
[10100]: [A]: デコードなし, [B]: AIN4(CVBS) (*1)
[10101]: [A]: デコードなし, [B]: AIN3(CVBS) (*1)
[10110]: [A]: デコードなし, [B]: AIN2(CVBS) (*1)
[10111]: [A]: デコードなし, [B]: AIN1(CVBS) (*1)
[11000]: [A]: AIN1(Y) / AIN3(C), [B]: デコードなし(*1, *2)
[11001]: [A]: AIN1(Y) / AIN3(C), [B]: AIN1(Y) / AIN3(C) (*1, *2)
[11010]: [A]: AIN2(Y) / AIN4(C), [B]: デコードなし(*1, *2)
[11011]: [A]: AIN2(Y) / AIN4(C), [B]: AIN2(Y) / AIN4(C) (*1, *2)
[11100]: [A]: デコードなし, [B]: AIN1(Y) / AIN3(C) (*1, *2)
[11101]: [A]: デコードなし, [B]: AIN2(Y) / AIN4(C) (*1, *2)
[11110],[11111]: Reserved
MS1189-J-01
2010/12
-77-
[AK8857VQ]
bit 5
bit 6
~
bit 7
REGSEL
P1DRV0
~
P1DRV1
Register
Select
共通設定レジスタの設定方法を選択します。(*2)
R / W [0]: A ブロックのレジスタを Write/ Read できます。
[1]: B ブロックのレジスタを Write/ Read できます。
PVDD1
Drive
デジタル P1 出力ピンのバッファドライブ能力を設定するた
めに、入力する PVDD1 電源電圧を設定します。(*3)
[P1DRV1: P1DRV0]
R / W [00]: PVDD1 = 3.0 ~ 3.6V として使用
[01]: PVDD1 = 2.3 ~ 2.7V として使用
[10]: Reserved
[11]: PVDD1 = 1.7 ~ 2.0V として使用
(*1)「デコードなし」を選択された出力ブロックは、パワーセーブモードとなり、デジタル回路部の
動作を停止します。その為、内部消費電力を抑えることができます。
(*2) A ブロック及び B ブロックから出力されるビデオ信号が同じ場合、Sub-address0x01[AFE
ControlRegister]の設定値は、REGSEL=[0]の時に設定した値が有効となります。REGSEL=[1]の
時に設定した値は無効です。
なお、S(Y/C)ビデオ信号デコード時は、出力ブロックの同異に関わらず、REGSEL=[0]の時に設
定した値が有効となり、REGSEL=[1]の時に設定した値は無効です。
(*3) デジタル P1 出力ピンとは, DATA_A[7:0], HD_ACT_A, VD_ACT_A, DVALID_A, FIELD_A,
DATA_B[7:0], HD_ACT_B, VD_ACT_B, DVALID_B, FIELD_B, DTCLK ピン出力の総称です。
MS1189-J-01
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[AK8857VQ]
[9.2.] AFE Control Register (R/W) [Sub Address 0x01] (共通レジスタ)
アナログフロントエンドの設定を行います。
共通レジスタです。アドレス”0x00”の REGSEL 設定によって、R / W されるブロックが異なります。
Sub Address 0x01
Default Value: 0x01
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
CLPWIDTH1
CLPWIDTH0
CLPSTAT1
CLPSTAT0
UDG1
UDG0
CLPG1
CLPG0
0
0
0
0
0
0
1
Default Value
0
AFE Control Register Definition
bit
Register Name
R/W
bit 0
~
bit 1
CLPG 0
~
CLPG1
Clamp Gain
R/W
bit 2
~
bit 3
UDG 0
~
UDG 1
Up Down Gain
R/W
bit 4
~
bit 5
CLPSTAT0
~
CLPSTAT1
Clamp Start
R/W
bit 6
~
bit 7
CLPWIDTH0
~
CLPWIDTH1
Clamp Pulse Width
R/W
MS1189-J-01
Definition
アナログ入力クランプ回路の微調整用クランプ
電流の設定をします。
[00]: Min.
[01]: Middle 1 [ = (Min. x 3 倍) ] (Default)
[10]: Middle 2 [ = (Min. x 5 倍) ]
[11]: Max. [ = (Min. x 7 倍) ]
アナログ入力クランプ回路の粗調整用クランプ
電流の設定をします。
[00]: Min. (Default)
[01]: Middle 1 [ = (Min. x 2 倍) ]
[10]: Middle 2 [ = (Min. x 3 倍) ]
[11]: Max. [ = (Min. x 4 倍) ]
クランプパルススタート位置を設定します。
同期信号中央辺りからの位置となります。
[ CLPSTAT1 : CLPSTAT0 ]
[00]: 同期信号の真中辺りにパルスを発生しま
す。
[01]: 同期信号の真中辺りから(1/128)H 遅れた場
所にクランプパルスを発生します。
[10]: 同期信号の真中辺りから(2/128)H 早い場所
にクランプパルスを発生します。
[11]: 同期信号の真中辺りから(1/128H)早い場所
にクランプパルスを発生します。
クランプパルス幅を設定します。
[ CLPWIDTH1 : CLPWIDTH0 ]
[00]: 296nsec
[01]: 593nsec
[10]: 1.1usec
[11]: 2.2usec
2010/12
-79-
[AK8857VQ]
[9.3.] Output Control Register (R/W) [Sub Address 0x02] (共通レジスタ)
出力データに関する設定を行います。
共通レジスタです。アドレス”0x00”の REGSEL 設定によって、R / W されるブロックが異なります。
Sub Address 0x02
bit 7
bit 6
VBIDEC1
VBIDEC0
Default Value
0
0
bit 5
SLLVL
bit 4
TRSVSEL
bit 3
601LIMIT
Default Value: 0x00
bit 2
bit 1
bit 0
VBIL2
VBIL1
VBIL0
0
0
0
0
Output Control Register Definition
bit
Register Name
R/W
bit 0
~
bit 2
VBIL0
~
VBIL2
Vertical Blanking
Length
R/W
bit 3
601LIMIT
601 Output Limit
R/W
bit 4
TRSVSEL
Time Reference
Signal V Select
R/W
bit 5
SLLVL
bit 6
~
bit 7
VBIDEC0
~
VBIDEC1
0
0
Definition
VACT 信号のアクティブ区間開始位置を調整しま
す。*
[ VBIL2 : VBIL0 ]
[000]: 初期値
[001]: 1Line (2Line*)早まります
[010]: 2Line (4Line*)早まります
[011]: 3Line (6Line*)早まります
[100]: 4Line (8Line*)早まります
[101]: 5Line (10Line*)早まります
[110]: 6Line (12Line*)早まります
[111]: 7Line (14Line*)早まります
出力データコードの Min - Max を規定します。
[0]: 1-254 (Y/Cb/Cr)
[1]: 16-235 (Y) / 16-240 (Cb/Cr)
このレジスタが 1 に設定されている場合、16 以下
のデータは 16 に、235 / 240 (Y / Cb,Cr)以上のデ
ータは 240 に、それぞれクリップされます。
ITU-R BT.656 規格に記載のある、Timing reference
signals の V-bit の値が、変化するラインを切り替
えます。
525LINE 入力時
[0]:
V=1 (Line1 ~ Line9 / Line264 ~ Line272)
V=0(Line10 ~ Line263 / Line273 ~ Line525)
[1]:
V=1 (Line1 ~ Line19 / Line264 ~ Line282)
V=0 (Line20 ~ Line263 / Line283 ~ Line525)
625LINE 入力時は変更ありません。
スライスレベルを設定します。
Slice Level
R/W [0]: スライスレベルは約 25IRE です。
[1]: スライスレベルは約 50IRE です。
Vertical Blanking Length レジスタで設定された期
間の処理を規定します。
[ VBIDEC1 : VBIDEC0 ]
VBI Decode
R/W [00]: 黒レベルを出力
[01]: 白黒モード
[10]: スライスした結果を出力します。
[11]: Reserved
*ITU-R BT.601, VGA, WVGA サイズのプログレッシブ出力時のみ。
MS1189-J-01
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-80-
[AK8857VQ]
[9.4.] Start and Delay Control Register (R/W) [Sub Address 0x03] (共通レジスタ)
出力データのタイミング調整をするレジスタです。
共通レジスタです。アドレス”0x00”の REGSEL 設定によって、R / W されるブロックが異なります。
Sub Address 0x03
bit 7
bit 6
VLOCKSEL
Default Value: 0x00
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
ACTSTA2 ACTSTA1 ACTSTA0 Reserved
YCDELAY2
YCDELAY1
YCDELAY0
0
0
0
0
Default Value
0
0
0
Start and Delay Control Register Definition
bit
Register Name
0
R/W
bit 0
~
bit 2
YCDELAY0
~
YCDELAY2
Y/C Delay Control
R/W
bit 3
Reserved
Reserved
R/W
bit 4
~
bit 6
ACTSTA0
~
ACTSTA2
Active Video Start
Control
R/W
bit 7
VLOCKSEL
Vlock Select
R/W
Definition
出力の Y / C 遅延量を調整します。
[ YCDELAY2: YCDELAY0 ]
[001]: Y は C に対して 1 ピクセル早まります。
[010]: Y は C に対して 2 ピクセル早まります。
[011]: Y は C に対して 3 ピクセル早まります。
[000]: Y/C に遅延はありません。
[101]: Y は C に対して 3 ピクセル遅延します。
[110]: Y は C に対して 2 ピクセル遅延します。
[111]: Y は C に対して 1 ピクセル遅延します。
[100]: Reserved
Reserved
ビデオデータのスタート位置の微調整を行いま
す。
[ ACTSTA2 : ACTSTA0 ]
[001] : 1 ピクセル遅れてデコードします。
[010] : 2 ピクセル遅れてデコードします。
[011] : 3 ピクセル遅れてデコードします。
[000] : 通常位置からデコードします。
[101] : 3 ピクセル早まってデコードします。
[110] : 2 ピクセル早まってデコードします。
[111] : 1 ピクセル早まってデコードします。
[100] : Reserved
フレーム構造に対する内部同期方法を選択しま
す。
[0]: PLL 同期 VLOCK
[1]: 直接同期 VLOCK*
* 直 接 同 期 VLOCK 設 定 時 に 入 力 映 像 信 号 自 動 認 識 機 能 (Sub-Address0x0E[7]=1 、
Sub-Address0x26[7]=1)は使用しないでください。
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[AK8857VQ]
[9.5.] Control 1 Register (R/W) [Sub Address 0x04] (共通レジスタ)
各種コントロールレジスタです。
共通レジスタです。アドレス”0x00”の REGSEL 設定によって、R / W されるブロックが異なります。
Sub Address 0x04
Default Value: 0x00
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
Reserved
EAVSAV
CLKINV
INTPOLOFF Reserved
UVFILSEL YCSEP1
YCSEP0
0
0
0
0
Default Value
0
0
Control 1 Register Definition
bit
Register Name
0
R/W
bit 0
~
bit 1
YCSEP0
~
YCSEP1
YC Separation
Control
R/W
bit 2
UVFILSEL
UV Filter Select
R/W
bit 3
Reserved
Reserved
R/W
bit 4
INTPOLOFF
Interpolator Mode
Select
R/W
bit 5
CLKINV
CLK Invert Set
R/W
bit 6
EAVSAV
EAV/ SAV SELECT
R/W
bit 7
Reserved
Reserved
R/W
0
Definition
YC 分離の設定を行います。
[ YCSEP1 : YCSEP0 ]
[00]: 適応型 YC 分離を行います。
[01]: 1 次元 YC 分離を行います。
[10]: 2 次元 YC 分離を行います。
[11]: Reserved
UV フィルタの帯域設定を行います。
[0]: Wide
[1]: Narrow
Reserved
ピクセル補間器の設定を行います。
[0]: ON
[1]: OFF
DTCLK 信号出力の極性を設定します。
[0]: 通常出力
（↑エッジでデータを取り込んで下さい）
[1]: データとクロックの位相を反転
（↓エッジでデータを取り込んで下さい）
EAV/SAV 同期コードの付加設定。
[0]: 同期コードを付加する
[1]: 同期コードを付加しない
Reserved
MS1189-J-01
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[AK8857VQ]
[9.6.] Control 2 Register (R/W) [Sub Address 0x05] (共通レジスタ)
各種コントロールレジスタです。
共通レジスタです。アドレス”0x00”の REGSEL 設定によって、R / W されるブロックが異なります。
Sub Address 0x05
Default Value: 0x00
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
CKILSEL
STUPATOFF
Reserved
Reserved
Reserved
Reserved
DPAL1
DPAL0
0
0
0
0
0
0
Default Value
0
0
Control 2 Register Definition
bit
Register Name
R/W
bit 0 DPAL0
~
~
bit 1 DPAL1
Deluxe PAL
R/W
bit 2
~
Reserved
bit 5
Reserved
R/W
bit 6 STUPATOFF
Setup Auto Control Off
R/W
bit 7 CKILSEL
Color killer Select
R/W
MS1189-J-01
Definition
色の平均化処理(PAL 位相補正回路)の設定を行
います。
[ DPAL1 : DPAL0 ]
[00]: 適応型位相補正 ON
[01]: 位相補正 ON
[10]: 位相補正 OFF
[11]: Reserved
Reserved
自動認識機能動作時の Setup 処理自動切換えモ
ードの On/Off 設定をします。
[0]: Setup 処理自動切換えモードが On です。
[1]: Setup 処理自動切換えモードが Off です。
カラーキラーの動作条件を設定します。
[0]: バーストレベルが CKLVL[3:0]-bit にて設定
した閾値を下回った時にキラー動作を行う。
[1]: バーストレベルが CKLVL[3:0]-bit にて設定
した閾値を下回った時、または、色デコード
用 PLL のロックが外れた時にキラー動作を
行う。
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-83-
[AK8857VQ]
[9.7.] Pedestal Level Control Register (R/W) [Sub Address 0x06] (共通レジスタ)
ペデスタルレベルの調整をするレジスタです。
共通レジスタです。アドレス”0x00”の REGSEL 設定によって、R / W されるブロックが異なります。
Sub Address 0x06
Default Value: 0x00
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
DPCC1
DPCC0
DPCT1
DPCT0
BKLVL3
BKLVL2
BKLVL1
BKLVL0
0
0
0
0
0
0
Default Value
0
0
Pedestal Level Control Register Definition
bit
Register Name
R/W
bit 0
~
bit 3
BKLVL0
~
BKLVL3
Black Level
R/W
bit 4
~
bit 5
DPCT0
~
DPCT1
Digital Pedestal Clamp
Control
R/W
bit 6
~
bit 7
DPCC0
~
DPCC1
Digital Pedestal Clamp
Coring Control
R/W
MS1189-J-01
Definition
現在のペデスタルレベルに加減算する値を
設定します。
[ BKLVL3 : BKLVL0 ]
[0001]: 黒レベルに 1 を加えます。
[0010]: 黒レベルに 2 を加えます。
[0011]: 黒レベルに 3 を加えます。
[0100]: 黒レベルに 4 を加えます。
[0101]: 黒レベルに 5 を加えます。
[0110]: 黒レベルに 6 を加えます。
[0111]: 黒レベルに 7 を加えます。
[0000]: 無調整です。
[1000]: 黒レベルから 8 を引きます。
[1001]: 黒レベルから 7 を引きます。
[1010]: 黒レベルから 6 を引きます。
[1011]: 黒レベルから 5 を引きます。
[1100]: 黒レベルから 4 を引きます。
[1101]: 黒レベルから 3 を引きます。
[1110]: 黒レベルから 2 を引きます。
[1111]: 黒レベルから 1 を引きます。
デジタルペデスタルクランプの時定数を
設定します。
[ DPCT1 : DPCT0 ]
[00]: Fast
[01]: Middle
[10]: Slow
[11]: Disable
デジタルペデスタルクランプの不感帯を
設定します。
[ DPCC1 : DPCC0 ]
[00]: ±1bit
[01]: ±2bit
[10]: ±3bit
[11]: 不感帯はありません。
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-84-
[AK8857VQ]
[9.8.] Color Killer Control Register (R/W) [Sub Address 0x07] (共通レジスタ)
カラーキラーの設定をします。
共通レジスタです。アドレス”0x00”の REGSEL 設定によって、R / W されるブロックが異なります。
Sub Address 0x07
Default Value: 0x08
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
COLKILL
CONTSEL
CKSCM1
CKSCM0
CKLVL3
CKLVL2
CKLVL1
CKLVL0
0
0
0
1
0
0
0
Default Value
0
Color Killer Control Register Definition
bit
Register Name
bit 0 CKLVL0
~
~
Color Killer Level Control
bit 3 CKLVL3
bit 4 CKSCM0
Color Killer Level for
~
~
SECAM
bit 5 CKSCM1
R/W
Definition
R/W
カラーキラーのかかるバーストレベルを設
定します。初期値は、約−23dB です。
R/W
SECAM モード時のカラーキラーのかかる
バーストレベルの設定に用います。
bit 6
CONTSEL
Contrast Select
R/W
bit 7
COLKILL
Color killer Set
R/W
MS1189-J-01
Contrast の selecter
[0]: 50 基準
[1]: 0 基準
カラーキラーの ON / OFF を設定します。
[0]: Enable
[1]: Disable
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-85-
[AK8857VQ]
[9.9.] Image Control Register (R/W) [Sub Address 0x08] (共通レジスタ)
シャープネス調整、輝度帯域フィルタ調整、セピアカラー出力、VBI 期間での調整をします。
共通レジスタです。アドレス”0x00”の REGSEL 設定によって、R / W されるブロックが異なります。
Sub Address 0x08
Default Value: 0x00
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
VBIIMGCTL
SEPIA
LUMFIL1
LUMFIL0
SHCORE1
SHCORE0
SHARP1
SHARP0
0
0
0
0
0
0
0
Default Value
0
Image Control Register Definition
bit
Register Name
R/W
bit 0
~
bit 1
SHARP0
~
SHARP1
Sharpness Control
R/W
bit 2
~
bit 3
SHCORE0
~
SHCORE1
Sharpness Coring
R/W
bit 4
~
bit 5
LUMFIL0
~
LUMFIL1
Luminance Filter
R/W
bit 6
SEPIA
Sepia Output
R/W
bit 7
VBIIMGCTL
VBI Image Control
R/W
Definition
シャープネスコントロールを設定します。
[ SHARP1 : SHARP0 ]
[00]: シャープネスフィルタなし
[01]: シャープネス効果 Min
[10]: シャープネス効果 Middle
[11]: シャープネス効果 Max
シャープネスフィルタ通過後のコアリングレベ
ルを設定します。[ SHARP1 : SHARP0 ]レジス
タが[00]以外の時に有効となります。
[ SHCORE1 : SHCORE0 ]
[00]: コアリングなし
[01]: ±1LSB
[10]: ±2LSB
[11]: ±3LSB
輝度帯域制限フィルタの設定をします。
[ LUMFIL1 : LUMFIL0 ]
[00]: 帯域制限はしません。
[01]: Narrow
[10]: Mid
[11]: Wide
デコード結果をセピア色で出力します。*
[0]: 通常出力です。
[1]: セピアカラーで出力します。
ブライトネス調整機能及びコントラスト調整機
能の VBI 期間での画質調整の On/Off を設定しま
す。
[0]: VBI 期間の画質調整は無効です。
[1]: VBI 期間の画質調整は有効です。
*SEPIA 設定に関わらず、Sub-address”0x10” DOA レジスタ及び、Sub-address”0x28” DOB レジス
タの設定が優先されます。
MS1189-J-01
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-86-
[AK8857VQ]
[9.10.] High Slice Data Set Register (R/W) [Sub Address 0x09] (共通レジスタ)
VBI スライサでスライスされたデータの High 値を設定します。
共通レジスタです。アドレス”0x00”の REGSEL 設定によって、R / W されるブロックが異なります。
初期値は 100%ホワイト(235)です。
Sub Address 0x09
Default Value: 0xEB
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
H7
H6
H5
H4
H3
H2
H1
H0
1
0
1
0
1
1
Default Value
1
1
High Slice Data Set Register Definition
bit
Register Name
bit 0
~
bit 7
H0
~
H7
High Data 0~7 Set
R/W
Definition
R/W
VBI スライサでスライスされたデータの High 値を
設定するレジスタです。0x00 及び 0xFF を設定す
る場合は 601 の特殊コードに相当しますのでご注
意ください。
[9.11.] Low Slice Data Set Register (R/W) [Sub Address 0x0A] (共通レジスタ)
VBI スライサでスライスされたデータの Low 値を設定します。
共通レジスタです。アドレス”0x00”の REGSEL 設定によって、R / W されるブロックが異なります。
初期値はペデスタルレベル(16)です。
Sub Address 0x0A
Default Value: 0x10
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
L7
L6
L5
L4
L3
L2
L1
L0
0
1
0
0
0
0
Default Value
0
0
Low Slice Data Set Register Definition
bit
Register Name
bit 0
~
bit 7
L0
~
L7
Low Data 0~7 Set
R/W
Definition
R/W
VBI スライサでスライスされたデータの Low 値を
設定するレジスタです。0x00 及び 0xFF を設定す
る場合は 601 の特殊コードに相当しますのでご注
意ください。
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-87-
[AK8857VQ]
[9.12.] PGA Control 1 Register (R/W) [Sub Address 0x0B]
PGA 1 のゲインを設定します。
コンポジットビデオ信号(CVBS)をデコードする場合は、A ブロックから出力される信号に対するゲ
イン設定を行います。S(Y/C)ビデオ信号をデコードする場合は、Y 信号に対するゲイン設定を行い
ます。
Sub Address 0x0B
Default Value: 0x1F
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
PGA1_7
PGA1_6
PGA1_5
PGA1_4
PGA1_3
PGA1_2
PGA1_1
PGA1_0
Default Value
0
0
0
1
1
1
1
1
PGA Control 1 Register Definition
bit
Register Name
R/W
Definition
bit 0
PGA1_0
~
~
PGA1 Gain Set
R/W
PGA1 のゲイン演算用係数を設定します。
bit 7
PGA1_7
CVBS 信号デコード時、A ブロック及び B ブロックから出力されるビデオ信号が同じ場合は、PGA1
の設定値が有効となり、PGA2 の設定値は無効です。
また CVBS 信号デコード時、「デコードなし」としたブロックのゲイン設定値は”0x00”となります。
[9.13.] PGA Control 2 Register (R/W) [Sub Address 0x0C]
PGA2 のゲインを設定します。設定値は線形変化します。
コンポジットビデオ信号(CVBS)をデコードする場合は、B ブロックから出力される信号に対するゲ
イン設定を行います。S(Y/C)ビデオ信号をデコードする場合は、C 信号に対するゲイン設定を行い
ます。
Sub Address 0x0C
Default Value: 0x1F
bit 7
Bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
PGA2_7
PGA2_6
PGA2_5
PGA2_4
PGA2_3
PGA2_2
PGA2_1
PGA2_0
Default Value
0
0
0
1
1
1
1
1
PGA Control 2 Register Definition
bit
Register Name
R/W
Definition
bit 0
PGA2_0
~
~
PGA2 Gain Set
R/W
PGA2 のゲイン演算用係数を設定します。
bit 7
PGA2_7
CVBS 信号デコード時、A ブロック及び B ブロックから出力されるビデオ信号が同じ場合は、PGA1
の設定値が有効となり、PGA2 の設定値は無効です。
また CVBS 信号デコード時、「デコードなし」としたブロックのゲイン設定値は”0x00”となります。
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-88-
[AK8857VQ]
[9.14.] Output Data Format A Register (R/W) [Sub Address 0x0D] (A ブロック専用)
[9.15.] Output Data Format B Register (R/W) [Sub Address 0x25] (B ブロック専用)
出力データフォーマット設定を行います。
Sub Address 0x0D, 0x25
bit 7
bit 6
bit 5
Reserved
Reserved
Default Value
0
0
Reserved
0
bit 4
ODEVA
ODEVB
bit 3
ODFORMA3
ODFORMB3
bit2
ODFORMA2
ODFORMB2
Default Value: 0x00
bit1
bit 0
ODFORMA1 ODFORMA0
ODFORMB1 ODFORMB0
0
0
0
0
Output Data Format A/B Register Definition
bit
Register Name
R/W
bit 0
~
bit 3
ODFORMA/B0
~
ODFORMA/B3
Output Data
Format_A/B
R/W
bit 4
ODEVA/B
ODD EVEN
Select_A/B
R/W
bit 5
~
bit 7
Reserved
Reserved
R/W
0
Definition
出力データフォーマットを選択します。
[ODFORMA/B3: ODFORMA/B0]
[0000]: 601 (Interlace)出力
(525 ライン入力時: 720x487)
(625 ライン入力時: 720x576)
[0001]: 601 (Progressive, 60frm/s)出力
(525 ライン入力時: 720x487)
(625 ライン入力時: 720x576)
[0010]: 601 (Progressive, 30frm/s)出力
(525 ライン入力時: 720x487)
(625 ライン入力時: 720x576)
[0011]: WVGA (Interlace)出力 (800x480)
[0100]: WVGA (Progressive, 60frm/s)出力
(800x480)
[0101]: WVGA (Progressive, 30frm/s)出力
(800x480)
[0110]: VGA (Interlace)出力 (640x480)
[0111]: VGA (Progressive, 60frm/s)出力(640x480)
[1000]: VGA (Progressive, 30frm/s)出力(640x480)
[1001]: WQVGA (Progressive, 30frm/s)出力
(400x240)
[1010]: QVGA (Progressive, 30frm/s)出力
(320x240)
[1011]: EGA (Progressive, 30frm/s)出力(400x234)
[1100]: WEGA1 (Progressive, 30frm/s)出力
(480x240)
[1101]: WEGA2 (Progressive, 30frm/s)出力
(480x234)
(Progressive, 30frm/s)出力時の
デコードフィールドを選択します。
[0]: ODD フィールドをデコードします。
[1]: EVEN フィールドをデコードします。
Reserved
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-89-
[AK8857VQ]
[9.16.] Input Video Standard A Register (R/W) [Sub Address 0x0E] (A ブロック専用)
[9.17.] Input Video Standard B Register (R/W) [Sub Address 0x26] (B ブロック専用)
入力アナログ信号の形式を選択するレジスタです。
Sub Address 0x0E, 0x26
Default Value: 0x00
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
AUTODETA
AUTODETB
SETUPA
SETUPB
BWA
BWB
VLFA
VLFB
VCENA1
VCENB1
VCENA0
VCENB0
VSCFA1
VSCFB1
VSCFA0
VSCFB0
0
0
0
0
0
0
0
Default Value
0
Input Video Standard A/B Register Definition
bit
Register Name
R/W Definition
入力ビデオ信号のサブキャリア周波数を設定
します。
[VSCFA/B 1 : VSCFA/B 0 ] ( MHz )
bit 0 VSCFA/B0
Video Sub-Carrier
[00]: 3.57954545 (NTSC-M,J)
~
~
R/W
Frequency_A/B
[01]: 3.57561149 (PAL-M)
bit 1 VSCFA/B 1
[10]: 3.58205625 (PAL-Nc)
[11]: 4.43361875
(PAL-B,D,G,H,I,N,60,NTSC-4.43, SECAM) (*1)
入力信号のカラーエンコード方式を設定します。
[VCENA/B 1 : VCENA/B 0]
bit 2 VCENA/B 0
Video Color
[00]: NTSC
~
~
R/W
Encode_A/B
[01]: PAL
bit 3 VCENA/B 1
[10]: SECAM
[11]: Reserved
入力ビデオ信号のライン周波数を設定します。
[0]: 525 ライン
Video Line
bit 4 VLFA/B
R/W
(NTSC-M,J , NTSC-4.43 , PAL-M,60)
Frequency_A/B
[1]: 625 ライン
(PAL-B,D,G,H,I,N , PAL-Nc , SECAM)
白黒モードの設定をします。(*2)
bit 5 BWA/B
Black & White_A/B R/W [0]: 白黒モード OFF
[1]: 白黒モード ON
Setup 処理の設定をします。
bit 6 SETUPA/B
Setup_A/B
R/W [0]: Setup なしの信号入力として信号処理します。
[1]: Setup ありの信号入力として信号処理します。
bit 7 AUTODETA/B
Video Standard
Auto Detect_A/B
入力ビデオ信号の自動認識機能を設定します。(*3)
R/W [0]: OFF (自動認識しません。マニュアル設定です)
[1]: ON (自動認識します)
(*1)入力信号が SECAM の場合、VSCF[1:0]は、[11]として下さい。
(*2) BW 設定に関わらず、Sub-address”0x10” DO[1:0]レジスタ及び Sub-address”0x28” DOB[1:0]レ
ジスタの設定が優先されます。
(*3)信号自動認識機能は直接同期 VLOCK(Sub-Address0x03[7]=1)設定時には使用しないで下さい。
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-90-
[AK8857VQ]
[9.18.] NDMODE A Register (R/W) [Sub Address 0x0F] (A ブロック専用)
[9.19.] NDMODE B Register (R/W) [Sub Address 0x27] (B ブロック専用)
入力ビデオ信号自動認識機能に対し、自動認識を行う際の候補となる信号を制限する為のレジスタ
です。
Sub Address 0x0F, 0x27
bit 7
bit 6
bit 5
ND625LA ND525LA NDPAL60A
ND625LB ND525LB NDPAL60B
Default Value
0
0
0
Default Value: 0x00
bit 4
bit 3
bit 2
bit 1
bit 0
NDNT443A
NDSECAMA NDPALNCA NDPALMA
Reserved
NDNT443B
NDSECAMB NDPALNCB NDPALMB
0
0
0
0
0
NDMODE A/B Register Definition
bit
Register Name
R/W
bit 0
NDPALMA/B
No Detect PAL-M_A/B
R/W
bit 1
NDPALNCA/B
No Detect PAL-Nc_A/B
R/W
bit 2
NDSECAMA/B
No Detect SECAM_A/B
R/W
bit 3
Reserved
Reserved
R/W
bit 4
NDNT443A/B
bit 5
NDPAL60A/B
No Detect PAL-60_A/B
R/W
bit 6
ND525LA/B
No Detect 525Line_A/B
R/W
bit 7
ND625LA/B
No Detect 625Line_A/B
R/W
No Detect
NTSC-4.43_A/B
R/W
Definition
[0]: PAL-M を自動認識の候補とする。
[1]: PAL-M を自動認識の候補としない。
[0]: PAL-Nc を自動認識の候補とする。
[1]: PAL-Nc を自動認識の候補としない。
[0]: SECAM を自動認識の候補とする。
[1]: SECAM を自動認識の候補としない。
Reserved
[0]: NTSC-4.43 を自動認識の候補とする。
[1]: NTSC-4.43 を自動認識の候補としない。
[0]: PAL-60 を自動認識の候補とする。
[1]: PAL-60 を自動認識の候補としない。
[0]: 525Line 系を自動認識の候補とする。
[1]: 525Line 系を自動認識の候補としない。
[0]: 625Line 系を自動認識の候補とする。
[1]: 625Line 系を自動認識の候補としない。
上記レジスタの設定を行うには、以下の制約があります。
[1] NDNT443(bit 4)と、NDPAL60(bit 5)の両方共に[1](High)に設定する事は禁止します。
[2] ND525L(bit 6)と、ND625L(bit 7)の両方共に[1](High) に設定する事は禁止します。
[3] 候補となる信号を制限する場合、あらかじめ自動認識機能が OFF の状態で制限しない信号の状
態へ設定し、その後上記レジスタの設定を行ってから自動認識機能を ON として下さい。
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[AK8857VQ]
[9.20.] Output Pin Control 0 A Register (R/W) [Sub Address 0x10] (A ブロック専用)
[9.21.] Output Pin Control 0 B Register (R/W) [Sub Address 0x28] (B ブロック専用)
Output ピン出力状態を設定します。
Sub Address 0x10, 0x28
bit 7
bit 6
bit 5
FLA
HDACTLA
Reserved
FLB
HDACTLB
Default Value
0
0
0
bit 4
NLA
NLB
bit 3
DVALIDLA
DVALIDLB
bit 2
VDACTLA
VDACTLB
0
0
0
Output Pin Control 0 A/B Register Definition
bit
Register Name
Default Value: 0x00
bit 1
bit 0
DOA1
DOA0
DOB1
DOB0
0
0
R/W
Definition
[00]: 通常出力
bit 0 DOA/B0
[01]: DATA_A/B [7: 0]ピン出力を Low 固定
~
~
Data Output _A/B
R/W
[10]: DATA_A/B [7: 0]ピンから黒レベル出力
bit 1 DOA/B 1
[11]: DATA_A/B [7: 0]ピンから青レベル出力
[0]: 通常出力
bit 2 VDACTLA/B
VD/ VACT Low_A/B
R/W
[1]: VD_ACT_A/B ピン出力を Low 固定
[0]: 通常出力
bit 3 DVALIDLA/B
DVALID Low_A/B
R/W
[1]: DVALID_A/B ピン出力を Low 固定
[0]: 通常出力
bit 4 NLA/B
NSIG Low_A/B
R/W
[1]: NSIG_A/B ピン出力を Low 固定
[0]: 通常出力
bit 5 HDACTLA/B
HD/HACT Low_A/B
R/W
[1]: HD_ACT_A/B ピン出力を Low 固定
[0]: 通常出力
bit 6 FLA/B
FIELD_A/B
R/W
[1]: FIELD_A/B ピン出力を Low 固定
bit 7 Reserved
Reserved
R/W Reserved
*但し、上記レジスタ設定に関わらず、OE_A, OE_B, PDN , RSTN ピン及び、AINSEL[4:0](デコード
なし)による出力制御が優先します。
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-92-
[AK8857VQ]
[9.22.] Output Pin Control 1 A Register (R/W) [Sub Address 0x11] (A ブロック専用)
[9.23.] Output Pin Control 1 B Register (R/W) [Sub Address 0x29] (B ブロック専用)
Output ピン出力状態を設定します。
Sub Address 0x11, 0x29
bit 7
bit 6
bit 5
HDACTSELA
Reserved Reserved
HDACTSELB
Default Value
0
0
0
bit 4
VDACTSELA
VDACTSELB
bit 3
FIELDA
FIELDB
bit 2
DVALIDA
DVALIDB
Default Value: 0x00
bit 1
bit 0
VDACTA HDACTA
VDACTB HDACTB
0
0
0
0
Output Pin Control 1 A/B Register Definition
bit
Register Name
R/W
bit 0 HDACTA/B
HD_ACT_A/B Pin
Polarity
R/W
bit 1 VDACTA/B
VD_ACT_A/B Pin
Polarity
R/W
bit 2 DVALIDA/B
DVALID_A/B Pin
Polarity
R/W
bit 3 FIELDA/B
FIELD_A/B Pin Polarity
R/W
bit 4
VDACTSELA/B
VD/ VACT Select_A/B
R/W
bit 5
HDACTSELA/B
HD/ HACT Select_A/B
R/W
0
Definition
HD_ACT_A/B ピンからの出力信号の極性を
設定します。
[0]: Active Low
[1]: Active High
VD_ACT_A/B ピンからの出力信号の極性を
設定します。
[0]: Active Low
[1]: Active High
DVALID_A/B ピンからの出力信号の極性を
設定します。
[0]: Active Low
[1]: Active High
FIELD_A/B ピンからの出力信号の極性を
設定します。
[0]: Active Low
[1]: Active High
VD_ACT_A/B ピンから出力される信号を
選択します。
[0]: VD 信号を出力します。
[1]: VACT 信号を出力します。
HD_ACT_A/B ピンから出力される信号を
選択します。
[0]: HD 信号を出力します。
[1]: HACT 信号を出力します。
bit 6
~
Reserved
Reserved
R/W Reserved
bit 7
*但し、上記レジスタ設定に関わらず、OE_A, OE_B, PDN , RSTN ピンによる出力制御が優先します。
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-93-
[AK8857VQ]
[9.24.] AGC & ACC A Control Register (R/W) [Sub Address 0x12] (A ブロック専用)
[9.25.] AGC & ACC B Control Register (R/W) [Sub Address 0x2A] (B ブロック専用)
AGC と ACC の設定をするレジスタです。
Sub Address 0x12, 0x2A
bit 7
bit 6
ACCFRZA
ACCTA1
ACCFRZB
ACCTB1
Default Value
0
0
bit 5
ACCTA0
ACCTB0
bit 4
AGCFRZA
AGCFRZB
bit 3
AGCCA1
AGCCB1
bit 2
AGCCA0
AGCCB0
Default Value: 0x00
bit 1
bit 0
AGCTA1
AGCTA0
AGCTB1
AGCTB0
0
0
0
0
0
AGC & ACC A/B Control Register Definition
bit
Register Name
R/W
bit 0
~
bit 1
AGCTA/B 0
~
AGCTA/B 1
AGC Time
Constant_A/B
R/W
bit 2
~
bit 3
AGCCA/B 0
~
AGCCA/B 1
AGC Coring
Control_A/B
R/W
bit 4
AGCFRZA/B
AGC Freeze_A/B
R/W
bit 5
~
bit 6
ACCTA/B 0
~
ACCTA/B 1
ACC Time
Constant_A/B
R/W
bit 7
ACCFRZA/B
ACC Freeze_A/B
R/W
0
Definition
AGC の制御時定数を設定します。
Disable とした場合に、PGA 設定がマニュアル
設定可能となります。T は時定数です。
[ AGCT1 : AGCT0 ]
[00]: Disable
[01]: Fast [ T = 1Field ]
[10]: Middle [ T =7Fields ]
[11]: Slow [ T = 29Fields ]
AGC の不感帯を設定します。
[ AGCC1 : AGCC0 ]
[00]: ±2LSB の不感帯を持ちます。
[01]: ±3LSB の不感帯を持ちます。
[10]: ±4LSB の不感帯を持ちます。
[11]: 不感帯はありません。
AGC 機能をフリーズします。
フリーズした場合は、フリーズした際の
AGC 設定値が保持されています。
[0]: フリーズしません。
[1]: フリーズします。
ACC の制御時定数を設定します。
T は時定数です。
[ ACCT1 : ACCT0 ]
[00]: Disable
[01]: Fast [ T = 2Fields ]
[10]: Middle [ T =8Fields ]
[11]: Slow [ T = 30Fields ]
ACC 機能をフリーズします。
フリーズした場合は、フリーズした際の
ACC 設定値が保持されています。
[0]: フリーズしません。
[1]: フリーズします。
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-94-
[AK8857VQ]
[9.26.] Control 0 A Register (R/W) [Sub Address 0x13] (A ブロック専用)
[9.27.] Control 0 B Register (R/W) [Sub Address 0x2B] (B ブロック専用)
各種コントロールレジスタです。
Sub Address 0x13, 0x2B
bit 7
bit 6
NSIGMDA1
Reserved
NSIGMDB1
Default Value
0
0
Default Value: 0x00
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
NSIGMDA0 C443FILA1 C443FILA0 C358FILA1 C358FILA0 AGCTLA
NSIGMDB0 C443FILB1 C443FILB0 C358FILB1 C358FILB0 AGCTLB
0
0
0
Control 0 A/B Register Definition
bit
Register Name
bit 0 AGCTLA/B
AGC Transition Level_A/B
bit 1 C358FILA/B 0
~
~
bit 2 C358FILA/B 1
C Filter_358 Select_A/B
bit 3 C443FILA/B 0
~
~
bit 4 C443FILA/B 1
C Filter_443 Select_A/B
bit 5 NSIGMDA/B 0
~
~
bit 6 NSIGMDA/B 1
No Signal Output
Mode_A/B
bit 7 Reserved
Reserved
0
0
0
R/W Definition
ピーク AGC とシンク AGC の間の遷移条件
を設定します。
R/W
[0]: Quick
[1]: Slow
サブキャリア周波数が 3.58MHz 系の信号に
対する C フィルタの帯域を設定します。
[C358FILA/B 1 : C358FILA/B 0 ]
R/W [00]: 3.58 Narrow
[01]: 3.58 Medium
[10]: 3.58 Wide
[11]: Reserved
サブキャリア周波数が 4.43MHz 系の信号に
対する C フィルタの帯域を設定します。
[C443FILA/B 1 : C443FILA/B 0 ]
R/W [00]: 4.43 Narrow
[01]: 4.43 Medium
[10]: 4.43 Wide
[11]: Reserved
無信号判定時の出力を設定します。*
[NSIGMDA/B 1 : NSIGMDA/B 0]
[00]: 黒レベル出力
R/W
[01]: 青レベル(ブルーバック)出力
[10]: 入力状態(砂嵐)を出力
[11]: Reserved
R/W Reserved
*無信号判定時でも、Sub-address”0x10” DOA[1:0]レジスタ及び Sub-address”0x28” DOB[1:0]レジスタ
の設定値が[00](通常出力)以外の場合は、DOA[1:0]または DOB[1:0]の設定が優先されます。
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-95-
[AK8857VQ]
[9.28.] Contrast Control A Register (R/W) [Sub Address 0x14] (A ブロック専用)
[9.29.] Contrast Control B Register (R/W) [Sub Address 0x2C] (B ブロック専用)
コントラストの調整をします。
Sub Address 0x14, 0x2C
bit 7
bit 6
CONTA7
CONTA6
CONTB7
CONTB6
Default Value
1
0
bit 5
CONTA5
CONTB5
bit 4
CONTA4
CONTB4
bit 3
CONTA3
CONTB3
bit 2
CONTA2
CONTB2
Default Value: 0x80
bit 1
bit 0
CONTA1
CONTA0
CONTB1
CONTB0
0
0
0
0
0
0
Contrast Control A/B Register Definition
bit
Register Name
bit 0
~
bit 7
CONTA/B 0
~
CONTA/B 7
Contrast Control_A/B
R/W
Definition
R/W
コントラスト調整を行うレジスタです。
0~(255/128)の範囲を、1/128 ステップで
設定できます。初期値は、0x80 です。
[9.30.] Brightness Control A Register (R/W) [Sub Address 0x15] (A ブロック専用)
[9.31.] Brightness Control B Register (R/W) [Sub Address 0x2D] (B ブロック専用)
ブライトネスの調整をします。
Sub Address 0x15, 0x2D
bit 7
bit 6
BRA7
BRA6
BRB7
BRB6
Default Value
0
0
bit 5
BRA5
BRB5
bit 4
BRA4
BRB4
bit 3
BRA3
BRB3
bit 2
BRA2
BRB2
Default Value: 0x00
bit 1
bit 0
BRA1
BRA0
BRB1
BRB0
0
0
0
0
0
0
Brightness Control A/B Register Definition
bit
Register Name
bit 0 BRA/B 0
~
~
bit 7 BRA/B 7
R/W Definition
Brightness
Control_A/B
ブライトネス調整を行うレジスタです。
R/W 設定値は 8-bit コードに対して 1 ステップで行われます。
また、設定は 2 の補数です。
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-96-
[AK8857VQ]
[9.32.] Saturation Control A Register (R/W) [Sub Address 0x16] (A ブロック専用)
[9.33.] Saturation Control B Register (R/W) [Sub Address 0x2E] (B ブロック専用)
サチュレーション（彩度）の調整をします。
Sub Address 0x16, 0x2E
bit 7
bit 6
SATA7
SATA6
SATB7
SATB6
Default Value
1
0
bit 5
SATA5
SATB5
bit 4
SATA4
SATB4
bit 3
SATA3
SATB3
bit 2
SATA2
SATB2
Default Value: 0x80
bit 1
bit 0
SATA1
SATA0
SATB1
SATB0
0
0
0
0
0
0
Saturation Control A/B Register Definition
bit
Register Name
bit 0 SATA/B 0
~
~
bit 7 SATA/B 7
Saturation
Control_A/B
R/W
Definition
R/W
Satulation(彩度)調整を行うレジスタです。
0~(255/128)の範囲を、1/128 ステップで設定できます。
初期値は、0x80 です。
[9.34.] HUE Control A Register (R/W) [Sub Address 0x17] (A ブロック専用)
[9.35.] HUE Control B Register (R/W) [Sub Address 0x2F] (B ブロック専用)
HUE（色相）の調整をします。
Sub Address 0x17, 0x2F
bit 7
bit 6
HUEA7
HUEA6
HUEB7
HUEB6
Default Value
0
0
bit 5
HUEA5
HUEB5
bit 4
HUEA4
HUEB4
bit 3
HUEA3
HUEB3
bit 2
HUEA2
HUEB2
Default Value: 0x00
bit 1
bit 0
HUEA1
HUEA0
HUEB1
HUEB0
0
0
0
0
0
0
HUE Control A/B Register Definition
bit
Register Name
bit 0 HUEA/B 0
~
~
bit 7 HUEA/B 7
R/W Definition
HUE Control_A/B
HUE(色相)調整を行うレジスタです。
R/W ±45°の範囲を、1/256 ステップ(約 0.35°ステップ)で
設定できます。また、設定は 2 の補数です。
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-97-
[AK8857VQ]
[9.36.] Request VBI Infomation A Register (R/W) [Sub Address 0x18] (A ブロック専用)
[9.37.] Request VBI Infomation B Register (R/W) [Sub Address 0x30] (B ブロック専用)
VBI 期間情報のデコード要求を設定します。
Sub Address 0x18, 0x30
bit 7
bit 6
bit 5
bit 4
Reserved
Reserved
Reserved
0
0
Reserved
Default Value
0
0
bit 3
WSSRQA
WSSRQB
bit 2
VBIDRQA
VBIDRQB
Default Value: 0x00
bit 1
bit 0
EXTRQA
CCRQA
EXTRQB
CCRQB
0
0
0
0
Request VBI Infomation A/B Register Definition
bit
Register Name
R/W Definition
クローズドキャプションのデコード要求を
します。
[0]: デコード要求しません。
[1]: デコード要求します。
Extended Data のデコード要求をします。
[0]: デコード要求しません。
[1]: デコード要求します。
VBID Data のデコード要求をします。
[0]: デコード要求しません。
[1]: デコード要求します。
WSS Data のデコード要求をします。
[0]: デコード要求しません。
[1]: デコード要求します。
bit 0 CCRQA/B
Closed Caption
Decode Request_A/B
R/W
bit 1 EXTRQA/B
Extended Data
Decode Request_A/B
R/W
bit 2 VBIDRQA/B
VBID Decode Request_A/B R/W
bit 3 WSSRQA/B
WSS Decode Request_A/B
R/W
bit 4
~
Reserved
bit 7
Reserved
R/W Reserved
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-98-
[AK8857VQ]
[9.38.] Status 1 A Register (R) [Sub Address 0x19] (A ブロック専用)
[9.39.] Status 1 B Register (R) [Sub Address 0x31] (B ブロック専用)
内部状態を示します。
Sub Address 0x19, 0x31
bit 7
bit 6
OVCOLA PKWHITEA
OVCOLB PKWHITEB
bit 5
Reserved
bit 4
CPLLA
CPLLB
bit 3
COLKILONA
COLKILONB
bit 2
FRMSTDA
FRMSTDB
bit 1
VLOCKA
VLOCKB
bit 0
NOSIGA
NOSIGB
Status 1 A/B Register Definition
bit
Register Name
R/W Definition
bit 0 NOSIGA/B
No Signal_A/B
R
bit 1 VLOCKA/B
Video Locked_A/B
R
bit 2 FRMSTDA/B
Frame Standard_A/B R
bit 3 COLKILONA/B Color Killer_A/B
bit 4 CPLLA/B
Color PLL
Lock_A/B
bit 5 Reserved
Reserved
R
R
bit 6 PKWHITEA/B
Peak White
Detection_A/B
R
bit 7 OVCOLA/B
Over Color
Level_A/B
R
入力信号の有無を判断します。
[0]: 信号が入力されています。
[1]: 無信号入力状態です。
VLOCK 機構の状態を判断します。
[0]: 同期がとれています。
[1]: 同期がとれていません。
入力信号がインターレースであるかの判断を
します。
[0]: 525/625 のインターレース信号です。
[1]: 525/625 のインターレース信号では
ありません。
カラーキラー動作を判断します。
[0]: カラーキラーは動作していません。
[1]: カラーキラー処理が動作しています。
色デコード用 PLL のロック状態を示します。
[0]: ロックしていません。
[1]: ロックしています。
Reserved
AGC 機能ブロック通過後の輝度デコード結果が、
オーバーフローしている場合に通知します。
[0]: 異常ありません。
[1]: 入力レベルがオーバーフローして
います。
ACC 機能ブロック通過後の色デコード結果が、
オーバーフローしている場合に通知します。
[0]: 異常ありません。
[1]: 過大な色信号入力です。
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-99-
[AK8857VQ]
[9.40.] Status 2 A Register (R) [Sub Address 0x1A] (A ブロック専用)
[9.41.] Status 2 B Register (R) [Sub Address 0x32] (B ブロック専用)
内部状態を示します。
Sub Address 0x1A, 0x32
bit 7
bit 6
bit 5
AGCSTSA
Reserved Reserved
AGCSTSB
bit 4
REALFLDA
REALFLDB
bit 3
WSSDETA
WSSDETB
bit 2
VBIDDETA
VBIDDETB
bit 1
EXTDETA
EXTDETB
bit 0
CCDETA
CCDETB
Status 2 A/B Register Definition
bit
Register Name
R/W
bit 0
CCDETA/B
Closed Caption Detect_A/B
R
bit 1
EXTDETA/B
Extended Data Detect_A/B
R
bit 2
VBIDDETA/B
VBID Data Detect_A/B
R
bit 3
WSSDETA/B
WSS Data Detect_A/B
R
bit 4
REALFLDA/B
Real Field_A/B
R
bit 5
AGCSTSA/B
AGC Status_A/B
R
bit 6
~
bit 7
Reserved
Reserved
R
MS1189-J-01
Definition
Closed Caption Data 1,2 Register に
デコードしたデータが存在することを
示します。
[0]: Closed Caption Data がありません。
[1]: Closed Caption Data があります。
Extended Data 1,2 Register に
デコードしたデータが存在することを
示します。
[0]: Extended Data がありません。
[1]: Extended Data があります。
VBID Data 1,2 Register に
デコードしたデータが存在することを
示します。
[0]: VBID Data がありません。
[1]: VBID Data があります。
WSS Data 1,2 Register に
デコードしたデータが存在することを
示します。
[0]: WSS Data がありません。
[1]: WSS Data があります。
入力信号のフィールド情報を示します。
[0]: EVEN フィールドです。
[1]: ODD フィールドです。
[0]: シンク AGC 動作
[1]: ピーク AGC 動作
Reserved
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-100-
[AK8857VQ]
[9.42.] Input Video Status A Register (R) [Sub Address 0x1C] (A ブロック専用)
[9.43.] Input Video Status A Register (R) [Sub Address 0x34] (B ブロック専用)
入力信号自動認識の結果を示すレジスタです。
Sub Address 0x1C, 0x34
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
FIXEDA UNDEFA ST_B/WA ST_VLFA ST_VCENA1 ST_VCENA0 ST_VSFA1
FIXEDB UNDEFB ST_B/WB ST_VLFB ST_VCENB1 ST_VCENB0 ST_VSFB1
Input Video Status A/B Register Definition
bit
Register Name
bit 0
ST_VSFA0
ST_VSFB0
R/W
Definition
入力ビデオ信号のサブキャリア周波数を
示します。
[ ST_VSF1 : ST_VSF0 ] ( MHz )
bit 0 ST_VSFA/B 0
Status of Video
[00]: 3.57954545 (NTSC-M,J)
~
~
Sub-Carrier
R
[01]: 3.57561149 (PAL-M)
bit 1 ST_VSFA/B 1
Frequency_A/B
[10]: 3.58205625 (PAL-Nc)
[11]: 4.43361875 (PAL-B,D,G,H,I,N,60,
NTSC-4.43, SECAM*)
入力信号のカラーエンコード方式を
示します。
bit 2 ST_VCENA/B 0
[ST_VCEN1 : ST_VCEN0]
Status of Video Color
~
~
R
[00]: NTSC
Encode_A/B
bit 3 ST_VCENA/B 1
[01]: PAL
[10]: SECAM
[11]: Reserved
入力ビデオ信号のライン周波数を示します。
[0]: 525 ライン(NTSC-M,J , NTSC-4.43 ,
Status of Video Line
bit 4 ST_VLFA/B
R
PAL-M,60)
Frequency_A/B
[1]: 625 ライン(PAL-B,D,G,H,I,N,Nc,
SECAM)
入力信号が白黒であるかの判断を示します。
Status of B/W
bit 5 ST_BWA/B
R
[0]: 白黒ではないと認識しています。
Signal_A/B
[1]: 白黒信号であると認識しています。
入力信号の判定結果を示します。
bit 6 UNDEFA/B
Un_define_A/B
R
[0]: 入力信号は確定しています。
[1]: 入力信号が確定できていません。
入力信号の判定過程状態を示します。
Input Video Standard
bit 7 FIXEDA/B
R
[0]: 入力信号は判定中です。
fixed_A/B
[1]: 入力信号の判定は終了しています。
*入力信号を SECAM と認識した場合、ST_VSCFA/B[1:0]は[11]となります。
MS1189-J-01
2010/12
-101-
[AK8857VQ]
[9.44.] Closed Caption 1 A Register (R) [Sub Address 0x1D] (A ブロック専用)
[9.45.] Closed Caption 1 B Register (R) [Sub Address 0x35] (B ブロック専用)
Closed Caption データを格納するレジスタです。
Sub Address 0x1D, 0x35
bit 7
bit 6
bit 5
CCA7
CCA6
CCA5
CCB7
CCB6
CCB5
bit 4
CCA4
CCB4
bit 3
CCA3
CCB3
bit 2
CCA2
CCB2
bit 1
CCA1
CCB1
bit 0
CCA0
CCB0
[9.46.] Closed Caption 2 A Register (R) [Sub Address 0x1E] (A ブロック専用)
[9.47.] Closed Caption 2 B Register (R) [Sub Address 0x36] (B ブロック専用)
Closed Caption データを格納するレジスタです。
Sub Address 0x1E, 0x36
bit 7
bit 6
CCA15
CCA14
CCB15
CCB14
bit 5
CCA13
CCB13
bit 4
CCA12
CCB12
bit 3
CCA11
CCB11
bit 2
CCA10
CCB10
bit 1
CCA9
CCB9
bit 0
CCA8
CCB8
[9.48.] WSS 1 A Register (R) [Sub Address 0x1F] (A ブロック専用)
[9.49.] WSS 1 B Register (R) [Sub Address 0x37] (B ブロック専用)
WSS データを格納するレジスタです。
Sub Address 0x1F, 0x37
bit 7
bit 6
bit 5
WSSA2-7 WSSA2-6 WSSA2-5
WSSB2-7 WSSB2-6 WSSB2-5
bit 4
WSSA2-4
WSSB2-4
bit 3
WSSA1-3
WSSB1-3
bit 2
WSSA1-2
WSSB1-2
bit 1
WSSA1-1
WSSB1-1
bit 0
WSSA1-0
WSSB1-0
[9.50.] WSS 2 A Register (R) [Sub Address 0x20] (A ブロック専用)
[9.51.] WSS 2 B Register (R) [Sub Address 0x38] (B ブロック専用)
WSS データを格納するレジスタです。
Sub Address 0x20, 0x38
bit 7
bit 6
bit 5
WSSA4-13
Reserved Reserved
WSSB4-13
bit 4
WSSA4-12
WSSB4-12
bit 3
WSSA4-11
WSSB4-11
MS1189-J-01
bit 2
WSSA3-10
WSSB3-10
bit 1
WSSA3-9
WSSB3-9
bit 0
WSSA3-8
WSSB3-8
2010/12
-102-
[AK8857VQ]
[9.52.] Extended Data 1 A Register (R) [Sub Address 0x21] (A ブロック専用)
[9.53.] Extended Data 1 B Register (R) [Sub Address 0x39] (B ブロック専用)
Closed Caption Extended データを格納するレジスタです。
Sub Address 0x21, 0x39
bit 7
bit 6
bit 5
EXTA7
EXTA6
EXTA5
EXTB7
EXTB6
EXTB5
bit 4
EXTA4
EXTB4
bit 3
EXTA3
EXTB3
bit 2
EXTA2
EXTB2
bit 1
EXTA1
EXTB1
bit 0
EXTA0
EXTB0
[9.54.] Extended Data 2 A Register (R) [Sub Address 0x22] (A ブロック専用)
[9.55.] Extended Data 2 B Register (R) [Sub Address 0x3A] (B ブロック専用)
Closed Caption Extended データを格納するレジスタです。
Sub Address 0x22, 0x3A
bit 7
bit 6
EXTA15
EXTA14
EXTB15
EXTB14
bit 5
EXTA13
EXTB13
bit 4
EXTA12
EXTB12
bit 3
EXTA11
EXTB11
bit 2
EXTA10
EXTB10
bit 1
EXTA9
EXTB9
bit 0
EXTA8
EXTB8
bit 1
VBIDA5
VBIDB5
bit 0
VBIDA6
VBIDB6
[9.56.] VBID 1 A Register (R) [Sub Address 0x23] (A ブロック専用)
[9.57.] VBID 1 B Register (R) [Sub Address 0x3B] (B ブロック専用)
VBID データを格納するレジスタです。
Sub Address 0x23, 0x3B
bit 7
bit 6
Reserved
Reserved
bit 5
VBIDA1
VBIDB1
bit 4
VBIDA2
VBIDB2
bit 3
VBIDA3
VBIDB3
bit 2
VBIDA4
VBIDB4
[9.58.] VBID 2 A Register (R) [Sub Address 0x24] (A ブロック専用)
[9.59.] VBID 2 B Register (R) [Sub Address 0x3C] (B ブロック専用)
VBID データを格納するレジスタです。
Sub Address 0x24, 0x3C
bit 7
bit 6
bit 5
VBIDA7
VBIDA8
VBIDA9
VBIDB7
VBIDB8
VBIDB9
bit 4
VBIDA10
VBIDB10
bit 3
VBIDA11
VBIDB11
MS1189-J-01
bit 2
VBIDA12
VBIDB12
bit 1
VBIDA13
VBIDB13
bit 0
VBIDA14
VBIDB14
2010/12
-103-
[AK8857VQ]
[9.60.] Device and Revision ID Register (R) [Sub Address 0x3D]
Device ID 及び Revision 情報を示します。
Device ID は、[0x39]です。
Revision ID の初版は 0x00 です。
Revision はコントロールソフトウェアの変更を必要とするような場合にのみ変更されます。
Sub Address 0x3D
bit 7
bit 6
REV1
REV0
Default Value
0
0
bit 5
DID5
bit 4
DID4
bit 3
DID3
bit 2
DID2
bit 1
DID1
bit 0
DID0
1
1
1
0
0
1
Device and Revision ID Register Definition
bit
Register Name
bit 0
~
bit 5
bit 6
~
bit 7
DID0
~
DID5
REV0
~
REV1
R/W
Definition
Device ID
R
Device ID を示します。
Device ID は 0x39 です。
Revision ID
R
Revision 情報を示します。
初版は 0x00 です。
MS1189-J-01
2010/12
-104-
[AK8857VQ]
[10.] システム接続例
PVDD2
pull
up
Micro Processor
2
(I C Controller)
SDA SCL RSTN PDN OE_A OE_B NSIG_A NSIG_B
SELA
PVDD1
PVDD1
0.1uF
Video IN
0.033uF
47Ω
10uF
DVSS
AIN1~4
PVDD2
30Ω
PVDD2
0.1uF
IREF
VRP
10uF
DVSS
VCOM
VRN
DVDD
DVDD
0.1uF 0.1uF 0.1uF
0.1uF
6.8kΩ
AK8857
10uF
DVSS
XTI
22pF
27MHz
DATA_A[7..0]
XTO
DVALID_A
22pF
VD_ACT_A
HD_ACT_A
FIELD_A
AVDD
0.1uF
DTCLK
10uF
AVDD
DATA_B[7..0]
AVSS
DVALID_B
TEST0
VD_ACT_B
HD_ACT_B
FIELD_B
TEST1
Analog GND
MS1189-J-01
Digital GND
2010/12
-105-
[AK8857VQ]
[11.] パッケージ図
12.0±0.2
10.0±0.2
33
49
32
64
17
10.0±0.2
12.0±0.2
48
1
16
0.5
0.08
M
0゜～ 10゜
1.25TYP
0.2±0.1
S
MS1189-J-01
1.4±0.2
0.10
1.85MAX
0.5±0.2
0.15
0.1 ＋
－ 0.1
0.1
0.15＋
－ 0.05
S
2010/12
-106-
[AK8857VQ]
[12.] マーキング図
AKM
AK8857VQ
XXXXXXX
1
AKM:
AKM Logo
AK8857VQ:
Marketing Code
XXXXXXX (7 digits): Date Code
MS1189-J-01
2010/12
-107-
[AK8857VQ]
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用から損害等が生じた場合は全てお客様にてご負担または補償して頂きますのでご了承下さい。
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2010/12
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