AK4637EN

[AK4637]
AK4637
24bit Mono CODEC with MIC/SPK-AMP
1. 概
要
AK4637 はマイクアンプ、スピーカアンプを内蔵した低消費電力の 24bit モノラル CODEC です。
サンプリング周波数は、8kHz から 48kHz まで対応し、Narrowband, Wideband, Super Wideband の音
声信号処理からオーディオ帯域の信号処理まで、幅広く対応します。
入力にはマイクアンプ及び ALC(Automatic Level Control) 回路を内蔵し、出力には 1W のスピーカアン
プを内蔵しており、録再機能付きポータブル機器用途に最適です。
パッケージは小型の QFN(3 x 3mm, 0.4mm pitch)を採用、実装面積を大幅に削減します。
アプリケーション:
 IP Camera
 Digital Camera
 MFP(Multi Function Printer)
2.
特
長
1. 録音側機能
 シングルエンド入力 or 差動入力
 マイク用ゲインアンプ内蔵: +30dB ~ 0dB, 3dB Step
 マイクパワー内蔵: 出力電圧: 2.0V or 2.4V
Noise Level: -108dBV
 Digital ALC (Automatic Level Control) 回路内蔵
(Setting Range: +36dB ~ 52.5dB, 0.375dB Step)
 ADC 特性: S/(N+D): 83dB, DR, S/N: 88dB (MIC-Amp=+18dB)
S/(N+D): 84dB, DR, S/N: 95dB (MIC-Amp=0dB)
 風切り音フィルタ
 5 段のノッチフィルタ: 動作中ゲイン切替え対応
 Digital MIC Interface 内蔵
2. 再生側機能
 Digital ALC (Automatic Level Control) 回路内蔵
(Setting Range: +36dB ~ 52.5dB, 0.375dB Step)
 Sidetone ミキシング & ボリューム内蔵 (0dB ~ 18dB, 6dB Step)
 ディジタルボリューム内蔵 (+12dB ~ 89.5dB, 0.5dB Step, Mute)
 モノラルスピーカアンプ内蔵 (ライン出力切替え機能)
- SPK-AMP 特性: S/(N+D): [email protected], S/N: 97dB
- BTL 接続
- 定格出力: [email protected] (AVDD=3.3V), [email protected] (AVDD=5V)
 アナログミキシング: BEEP 入力
3. パワーマネジメント機能
4. マスタクロック:
(1) PLL モード
 周波数: 11.2896MHz, 12.288MHz, 12MHz, 13.5MHz, 24MHz, 27MHz (MCKI pin)
16fs, 32fs, 64fs (BICK pin)
(2) 外部クロックモード
015010680-J-00
2015/09
-1-
[AK4637]
 周波数: 256fs, 384fs, 512fs or 1024fs (MCKI pin)
5. サンプリング周波数
 PLL Slave Mode (BICK pin): 8kHz ~ 48kHz
 PLL Master Mode:
8kHz, 11.025kHz, 12kHz, 16kHz, 22.05kHz, 24kHz, 32kHz, 44.1kHz, 48kHz
 EXT Master/Slave Mode:
8kHz ~ 48kHz (256fs, 384fs, 512fs), 8kHz ~ 24kHz (1024fs)
6. マスタ/スレーブモード
7. オーディオインタフェースフォーマット: MSB First, 2’s complement
 ADC: DSP Mode, 16/24bit 前詰め, 16/24bit I2S
 DAC: DSP Mode, 16/24bit 前詰め, 16bit 後詰め, 16/24bit I2S
8. シリアル μP インタフェース: I2C Bus (Ver 1.0, 400kHz Fast-Mode)
9. Ta = 40  85C
10. 電源電圧:
 アナログ電源 (AVDD): 2.8 ~ 5.5V
 ディジタル電源 (DVDD): 1.6 ~ 1.98V
 ディジタル I/O 電源 (TVDD): 1.6 or (DVDD-0.2) ~ 3.6V
11.パッケージ:
 20-pin QFN (3 x 3mm, 0.4mm pitch)
015010680-J-00
2015/09
-2-
[AK4637]
3.
目
次
概
要 .............................................................................................................................................. 1
特
長 .............................................................................................................................................. 1
目 次 .................................................................................................................................................. 3
ブロック図........................................................................................................................................... 5
ピン配置と機能説明 ............................................................................................................................ 6
■ ピン配置 ............................................................................................................................................ 6
■ AK4951EN との比較 ......................................................................................................................... 7
■ ピン機能 ............................................................................................................................................ 9
■ 使用しないピンの処理について ........................................................................................................ 9
6. 絶対最大定格 ..................................................................................................................................... 10
7. 推奨動作条件 ..................................................................................................................................... 10
8. 電気的特性..........................................................................................................................................11
■ アナログ特性 ....................................................................................................................................11
■ モード別の消費電力 ........................................................................................................................ 13
■ フィルタ特性 ................................................................................................................................... 14
■ DC 特性 ........................................................................................................................................... 15
■ スイッチング特性............................................................................................................................ 16
■ タイミング波形 ............................................................................................................................... 20
9. 機能説明 ............................................................................................................................................ 27
■ システムクロック............................................................................................................................ 27
■ マスタモードとスレーブモードの切り替え ................................................................................... 27
■ PLL モード ...................................................................................................................................... 28
■ PLL のアンロックについて ............................................................................................................. 28
■ PLL Master Mode (PMPLL bit = “1”, M/S bit = “1”) ......................................................................... 29
■ PLL Slave Mode (PMPLL bit = “1”, M/S bit = “0”) ........................................................................... 31
■ EXT Slave Mode (PMPLL bit = “0”, M/S bit = “0”) ........................................................................... 32
■ EXT Master Mode (PMPLL bit = “0”, M/S bit = “1”) ......................................................................... 33
■ システムリセット............................................................................................................................ 34
■ オーディオインタフェースフォーマット ....................................................................................... 35
■ マイク/ライン入力セレクタ ......................................................................................................... 39
■ マイク用ゲインアンプ .................................................................................................................... 39
■ マイクパワー ................................................................................................................................... 40
■ ディジタルマイク............................................................................................................................ 41
■ ディジタルブロック ........................................................................................................................ 43
■ ディジタル HPF1 ............................................................................................................................ 45
■ Digital Programmable Filter 回路 ................................................................................................... 45
■ ALC 動作 ......................................................................................................................................... 50
■ 入力ディジタルボリューム (マニュアルモード時) ........................................................................ 56
■ Sidetone 用ディジタルボリューム ................................................................................................. 57
■ DAC 入力信号切り替え ................................................................................................................... 57
■ 出力ディジタルボリューム ............................................................................................................. 57
■ ソフトミュート ............................................................................................................................... 58
■ BEEP 入力 ....................................................................................................................................... 59
■ スピーカアンプ (SPP/SPN pins, LOSEL bit = “0”) ........................................................................ 60
■ サーマルシャットダウン機能 ......................................................................................................... 61
■ モノラルライン出力 (AOUT pin, LOSEL bit = “1”)......................................................................... 62
■ レギュレータブロック .................................................................................................................... 64
■ シリアルコントロールインタフェース ........................................................................................... 65
1.
2.
3.
4.
5.
015010680-J-00
2015/09
-3-
[AK4637]
■ レジスタマップ ............................................................................................................................... 68
■ 詳細説明 .......................................................................................................................................... 70
10. 外部接続回路例 .............................................................................................................................. 82
11.
コントロールシーケンス ............................................................................................................... 84
■ クロックの設定 ............................................................................................................................... 84
■ マイク入力録音 ............................................................................................................................... 87
■ ディジタルマイク入力 .................................................................................................................... 88
■ スピーカ出力 ................................................................................................................................... 89
■ スピーカからの BEEP 信号出力 ..................................................................................................... 90
■ ライン出力 ...................................................................................................................................... 91
■ クロックの停止 ............................................................................................................................... 92
■ パワーダウン ................................................................................................................................... 93
12. パッケージ ..................................................................................................................................... 94
■ 外形寸法図 ...................................................................................................................................... 94
■ 材質・メッキ仕様............................................................................................................................ 94
■ マーキング ...................................................................................................................................... 94
13. オーダリングガイド....................................................................................................................... 95
14. 改訂履歴 ......................................................................................................................................... 95
重要な注意事項 ........................................................................................................................................ 96
015010680-J-00
2015/09
-4-
[AK4637]
ブロック図
4.
VCOM
Analog Block
PMMP
MPWR
MIC Power
Supply
VSS1
AVDD
REGFIL
DVDD
LDO
2.3V
VSS2
PDN
Digital Core
MIC-Power
AVDD
TVDD
SPK-Amp
Control
Register
SDA
SCL
PMADC
Internal
MIC
ADC
AIN/IN+/DMDAT
HPF
PMPFIL
MIC-Amp
+30~0dB
HPF2
PMBP
BEEP/IN-/DMCLK
LPF
BICK
4-band EQ
BEEP
Audio
I/F
ALC
1 Band EQ
FCK
SDTO
PFVOL
PMSL
SDTI
PMDAC
SPP/AOUT
Mono
Speaker
SPN
DAC
DVOL
SMUTE
PMPLL
PLL
MCKI
Figure 1. ブロック図
015010680-J-00
2015/09
-5-
[AK4637]
5.
VSS1
16
VCOM
17
REGFIL
18
MPWR
BEEP/IN-/DMCLK
11 DVDD
12 VSS2
13 SPN/NC
14 SPP/AOUT
ピン配置
15 AVDD
10
TVDD
9
MCKI
8
BICK
19
7
FCK
20
6
SDTO
AK4637
2
3
4
5
SCL
SDA
SDTI
AIN/IN+/DMDAT
1
Top View
PDN
■
ピン配置と機能説明
Figure 2. ピン配置
015010680-J-00
2015/09
-6-
[AK4637]
■ AK4951ENとの比較
1. 機能
機能
Stereo/Mono
AVDD
SVDD
DVDD
TVDD
差動入力
マイク感度補正機能
自動風切り音フィルタ
ステレオ感強調
ヘッドフォン出力
Audio I/F Format
Package
AK4951EN
Stereo
2.8V ~ 3.5V
1.8V  5.5V
1.6V ~ 1.98V
1.6V or (DVDD-0.2)V  3.5V
なし
あり
あり
あり
あり
DSP Mode なし
32pin QFN (4 x 4mm, 0.4mm pitch)
AK4637EN
Mono
2.8V ~ 5.5V
←
1.6V or (DVDD-0.2)V  3.6V
あり
なし
なし
なし
なし
DSP Mode あり
20pin QFN (3 x 3mm, 0.4mm pitch)
2. レジスタマップ
Addr
Register Name
00H
01H
02H
03H
04H
05H
07H
08H
0EH
0FH
10H
Power Management 1
Power Management 2
Signal Select 1
Signal Select 2
Signal Select 3
Mode Control 1
Mode Control 3
Digital MIC
ALC Volume
BEEP Control
Digital Volume Control
EQ Common Gain
Select
EQ2 Gain Setting
EQ3 Gain Setting
EQ4 Gain Setting
EQ5 Gain Setting
Digital Filter Select 1
Digital Filter Select 2
Digital Filter Mode
HPF2 Co-efficient 0
HPF2 Co-efficient 1
HPF2 Co-efficient 2
HPF2 Co-efficient 3
LPF Co-efficient 0
LPF Co-efficient 1
LPF Co-efficient 2
LPF Co-efficient 3
11H
12H
13H
14H
15H
16H
17H
18H
19H
1AH
1BH
1CH
1DH
1EH
1FH
20H
D7
D6
D5
D4
D3
D2
D1
D0
PMPFIL
PMOSC
SLPSN
SPKG1
LVCM1
PLL3
TSDSEL
READ
VOL7
HPZ
DVOL7
PMVCM
0
MGAIN3
SPKG0
LVCM0
PLL2
THDET
0
VOL6
BPVCM
DVOL6
PMBP
PMHPR
DACS
0
DACL
PLL1
SMUTE
PMDMR
VOL5
BEEPS
DVOL5
0
PMHPL
MPSEL
MICL
0
PLL0
DVOLC
PMDM
VOL4
BEEPH
DVOL4
LOSEL
M/S
PMMP
INL1
PTS1
BCKO
MSBS
DCLKE
VOL3
BPLVL3
DVOL3
PMDAC
PMPLL
MGAIN2
INL0
PTS0
CKOFF
BCKP
0
VOL2
BPLVL2
DVOL2
PMADR
PMSL
MGAIN1
INR1
MONO1
BCKO1
DIF1
DCLKP
VOL1
BPLVL1
DVOL1
PMADC
LOSEL
MGAIN0
MDIF
MONO0
BCKO0
DIF0
DMIC
VOL0
BPLVL0
DVOL0
0
0
0
EQC5
EQC4
EQC3
EQC2
0
EQ2G5
EQ3G5
EQ4G5
EQ5G5
0
GN1
0
F1A7
0
F1B7
0
F2A7
0
F2B7
0
EQ2G4
EQ3G4
EQ4G4
EQ5G4
0
GN0
0
F1A6
0
F1B6
0
F2A6
0
F2B6
0
EQ2G3
EQ3G3
EQ4G3
EQ5G3
0
EQ0
PFVOL1
F1A5
F1A13
F1B5
F1B13
F2A5
F2A13
F2B5
F2B13
EQ2G2
EQ3G2
EQ4G2
EQ5G2
0
FIL3
PFVOL0
F1A4
F1A12
F1B4
F1B12
F2A4
F2A12
F2B4
F2B12
EQ2G1
EQ3G1
EQ4G1
EQ5G1
0
0
PFDAC1
F1A3
F1A11
F1B3
F1B11
F2A3
F2A11
F2B3
F2B11
EQ2G0
EQ3G0
EQ4G0
EQ5G0
HPFC1
0
PFDAC0
F1A2
F1A10
F1B2
F1B10
F2A2
F2A10
F2B2
F2B10
EQ2T1
EQ3T1
EQ4T1
EQ5T1
HPFC0
LPF
ADCPF
F1A1
F1A9
F1B1
F1B9
F2A1
F2A9
F2B1
F2B9
EQ2T0
EQ3T0
EQ4T0
EQ5T0
HPFAD
HPF
PFSDO
F1A0
F1A8
F1B0
F1B8
F2A0
F2A8
F2B0
F2B8
015010680-J-00
2015/09
-7-
[AK4637]
Addr
Register Name
21H
22H
23H
24H
25H
26H
27H
28H
29H
2AH
2BH
2CH
2DH
2EH
2FH
30H
31H
32H
33H
34H
35H
36H
37H
38H
39H
3AH
3BH
3CH
3DH
3EH
3FH
Digital Filter Select 3
E1 Co-efficient 0
E1 Co-efficient 1
E1 Co-efficient 2
E1 Co-efficient 3
E1 Co-efficient 4
E1 Co-efficient 5
E2 Co-efficient 0
E2 Co-efficient 1
E2 Co-efficient 2
E2 Co-efficient 3
E2 Co-efficient 4
E2 Co-efficient 5
E3 Co-efficient 0
E3 Co-efficient 1
E3 Co-efficient 2
E3 Co-efficient 3
E3 Co-efficient 4
E3 Co-efficient 5
E4 Co-efficient 0
E4 Co-efficient 1
E4 Co-efficient 2
E4 Co-efficient 3
E4 Co-efficient 4
E4 Co-efficient 5
E5 Co-efficient 0
E5 Co-efficient 1
E5 Co-efficient 2
E5 Co-efficient 3
E5 Co-efficient 4
E5 Co-efficient 5
D7
D6
D5
D4
D3
D2
D1
D0
0
E1A7
E1A15
E1B7
E1B15
E1C7
E1C15
E2A7
E2A15
E2B7
E2B15
E2C7
E2C15
E3A7
E3A15
E3B7
E3B15
E3C7
E3C15
E4A7
E4A15
E4B7
E4B15
E4C7
E4C15
E5A7
E5A15
E5B7
E5B15
E5C7
E5C15
0
E1A6
E1A14
E1B6
E1B14
E1C6
E1C14
E2A6
E2A14
E2B6
E2B14
E2C6
E2C14
E3A6
E3A14
E3B6
E3B14
E3C6
E3C14
E4A6
E4A14
E4B6
E4B14
E4C6
E4C14
E5A6
E5A14
E5B6
E5B14
E5C6
E5C14
0
E1A5
E1A13
E1B5
E1B13
E1C5
E1C13
E2A5
E2A13
E2B5
E2B13
E2C5
E2C13
E3A5
E3A13
E3B5
E3B13
E3C5
E3C13
E4A5
E4A13
E4B5
E4B13
E4C5
E4C13
E5A5
E5A13
E5B5
E5B13
E5C5
E5C13
EQ5
E1A4
E1A12
E1B4
E1B12
E1C4
E1C12
E2A4
E2A12
E2B4
E2B12
E2C4
E2C12
E3A4
E3A12
E3B4
E3B12
E3C4
E3C12
E4A4
E4A12
E4B4
E4B12
E4C4
E4C12
E5A4
E5A12
E5B4
E5B12
E5C4
E5C12
EQ4
E1A3
E1A11
E1B3
E1B11
E1C3
E1C11
E2A3
E2A11
E2B3
E2B11
E2C3
E2C11
E3A3
E3A11
E3B3
E3B11
E3C3
E3C11
E4A3
E4A11
E4B3
E4B11
E4C3
E4C11
E5A3
E5A11
E5B3
E5B11
E5C3
E5C11
EQ3
E1A2
E1A10
E1B2
E1B10
E1C2
E1C10
E2A2
E2A10
E2B2
E2B10
E2C2
E2C10
E3A2
E3A10
E3B2
E3B10
E3C2
E3C10
E4A2
E4A10
E4B2
E4B10
E4C2
E4C10
E5A2
E5A10
E5B2
E5B10
E5C2
E5C10
EQ2
E1A1
E1A9
E1B1
E1B9
E1C1
E1C9
E2A1
E2A9
E2B1
E2B9
E2C1
E2C9
E3A1
E3A9
E3B1
E3B9
E3C1
E3C9
E4A1
E4A9
E4B1
E4B9
E4C1
E4C9
E5A1
E5A9
E5B1
E5B9
E5C1
E5C9
EQ1
E1A0
E1A8
E1B0
E1B8
E1C0
E1C8
E2A0
E2A8
E2B0
E2B8
E2C0
E2C8
E3A0
E3A8
E3B0
E3B8
E3C0
E3C8
E4A0
E4A8
E4B0
E4B8
E4C0
E4C8
E5A0
E5A8
E5B0
E5B8
E5C0
E5C8
These bits are added to the AK4637.
These bits are removed from the AK4637.
These bits are changed from the AK4637.
015010680-J-00
2015/09
-8-
[AK4637]
■
ピン機能
No.
Pin Name I/O
AIN
I
Function
Analog Input Pin
(MDIF bit = “0”: Single-ended Input, DMIC bit = “0”: default)
Positive Analog Input Pin
IN+
I
(MDIF bit = “1”: Full-differential Input, DMIC bit = “0”)
DMDAT
I
Digital Microphone Data Input Pin (DMIC bit = “1”)
Reset & Power-down Pin
2
PDN
I
“L”: Reset & Power-down, “H”: Normal Operation
3
SCL
I
Control Data Clock Pin
4
SDA
I/O Control Data Input/Output Pin
5
SDTI
I
Audio Serial Data Input Pin
6
SDTO
O Audio Serial Data Output Pin
7
FCK
I/O Frame Clock Pin
8
BICK
I/O Audio Serial Data Clock Pin
9
MCKI
I
External Master Clock Input Pin
10 TVDD
Digital I/O Power Supply Pin, 1.6 or (DVDD-0.2) ~ 3.6V
11 DVDD
Digital Power Supply Pin, 1.6 ~ 1.98V
12 VSS2
Ground 2 Pin
SPN
O Speaker-Amp Negative Output Pin
(LOSEL bit = “0”: default)
13
No Conect Pin
(LOSEL bit = “1”)
NC
O
This pin should be open.
SPP
O Speaker-Amp Positive Output Pin
(LOSEL bit = “0”: default)
14
AOUT
O Line Output Pin
(LOSEL bit = “1”)
15 AVDD
Analog Power Supply Pin, 2.8 ~ 5.5V
16 VSS1
Ground 1 Pin
Common Voltage Output Pin
Bias voltage of ADC inputs and DAC outputs.
17 VCOM
O
This pin must be connected to VSS1 with 2.2μF±10% or 4.7μF±10%
capacitor in series.
LDO Voltage Output pin for Analog Block (typ 2.3V)
18 REGFIL
O
This pin must be connected to VSS1 with 2.2μF±10% capacitor in series.
19 MPWR
O MIC Power Supply Pin
Beep Signal Input Pin
BEEP
I
(MDIF bit=“0”: Single-ended Input, DMIC bit=“0”: default)
Negative Analog Input Pin
20
INI
(MDIF bit = “1”: Full-differential Input, DMIC bit=“0”)
DMCLK
O Digital Microphone Clock pin (DMIC bit = “1”)
Note 1. アナログ入力ピン (AIN/IN+, IN-/BEEP pins)以外のすべての入力ピンはフローティングにして
はいけません。
1
■
使用しないピンの処理について
使用しないピンは下記の設定を行い、適切に処理してください。
Classification
Pin Name
AIN/IN+/DMDAT, BEEP/IN-/DMCLK,
Analog
MPWR, SPN, SPP/AOUT
MCKI, SDTI
Digital
SDTO
015010680-J-00
Setting
オープン
VSS2 に接続
オープン
2015/09
-9-
[AK4637]
6.
絶対最大定格
(VSS1=VSS2=0V; Note 2)
Parameter
Symbol
Min.
Max.
Unit
Power Supplies
Analog & Speaker
AVDD
6.0
V
0.3
Digital
DVDD
2.5
V
0.3
Digital I/O
TVDD
6.0
V
0.3
Input Current, Any Pin Except Supplies
IIN
mA
10
Analog Input Voltage (Note 3)
VINA
AVDD+0.3
V
0.3
Digital Input Voltage (Note 4)
VIND
TVDD+0.3
V
0.3
Operating Temperature (powered applied)
Ta
85
40
C
Storage Temperature
Tstg
150
65
C
Maximum Power Dissipation (Note 5)
Pd
800
mW
Note 2. 電源はすべてグランドピンに対する値です。
VSS1, VSS2 は同じアナロググランドに接続してください。
Note 3. AIN/IN+ and BEEP/IN- pins
Note 4. PDN, SCL, SDA, SDTI, FCK, BICK and MCKI pins
SDA, SCL のプルアップ抵抗の接続先は、TVDD 以上かつ 6V 以下にしてください。
Note 5. この電力値は AK4637 の内部損失分で、外部接続されるスピーカの消費分は含みません。
AK4637 のジャンクション温度の最大許容値は 125C で、JESD51-9 (2p2s)における θja
(Junction to Ambient) は、50C/W です。Pd = 800mW のとき θja = 50C/W より、ジャンクシ
ョン温度は 125C を超えることはありませんので、AK4637 の内部損失によってデバイスが破
壊されることはありません。θja ≤ 50C/W となる条件で、ボードを使用することを推奨します。
注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。また、一度でもこの
値を超えた場合、その後の通常の動作は保証されません。
7.
(VSS1=VSS2=0V; Note 2)
Parameter
Power Supplies Analog & Speaker
(Note 6) Digital
Digital I/O (Note 7)
推奨動作条件
Symbol
AVDD
DVDD
TVDD
Min.
2.8
1.6
1.6 or
(DVDD-0.2)
Typ.
3.3
1.8
Max.
5.5
1.98
Unit
V
V
1.8
3.6
V
Note 2. 電源はすべてグランドピンに対する値です
Note 6. AVDD, DVDD, TVDD の電源立ち上げシーケンスを考慮する必要はありません。電源立ち上げ時
に内部回路が不定になることを避けるため PDN pin = “L”の状態で各電源を立ち上げ、全ての電
源が立ち上がった後、 PDN pin = “H”にしてください。
Note 7. min 値は、1.6V または(DVDD-0.2)V のどちらか高い方の値です。
*TVDD=ON, PDN pin = “L”のとき、AVDD, DVDD の電源を ON/OFF することができます。OFF 状態
で電源を ON する場合は、全ての電源が立ち上がってから、PDN pin を “H”にしてください。
注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので
十分ご注意ください。
015010680-J-00
2015/09
- 10 -
[AK4637]
8.
電気的特性
■
アナログ特性
(Ta=25C; AVDD=3.3V, TVDD=DVDD=1.8V; VSS1=VSS2=0V; fs=48kHz, BICK=64fs; Signal Frequency
=1kHz; 24bit Data; Measurement Bandwidth=20Hz  20kHz; unless otherwise specified)
Parameter
Min.
Typ.
Max.
Unit
MIC Amplifier: AIN pin; MDIF bit = “0” (Single-ended input)
Input Resistance (Note 8)
20
30
40
k
Gain
Gain Setting
0
+30
dB
Step Width
3
dB
MIC Power Supply: MPWR pin
MICL bit = “0”
2.2
2.4
2.6
V
Output Voltage
MICL bit = “1”
1.8
2.0
2.2
Output Noise Level (A-weighted)
-108
dBV
Load Resistance
2.0
k
Load Capacitance
30
pF
PSRR (f = 1kHz) (Note 9)
100
dB
ADC Analog Input Characteristics: AIN pin → ADC (Programmable Filter = OFF) → SDTO
Resolution
24
Bits
(Note 11)
0.261
Vpp
Input Voltage (Note 10)
(Note 12)
1.86
2.07
2.28
Vpp
(Note 11)
73
83
dBFS
S/(N+D) (-1dBFS)
(Note 12)
84
dBFS
D-Range
(Note 11)
78
88
dB
(Note 12)
95
dB
(60dBFS, A-weighted)
(Note 11)
78
88
dB
S/N (A-weighted)
(Note 12)
95
dB
PSRR (f = 1kHz) (Note 9)
90
dB
Note 8. 全差動入力時: IN+=20kΩ(typ), IN-=57kΩ(typ)@MGAIN3-0 bits = “0000” (0dB)
IN+=16kΩ(typ), IN-=244kΩ(typ)@MGAIN3-0 bits = “0110” (+18dB)
Note 9. AVDD に、500mVpp の正弦波を重畳した場合
Note 10. シングルエンド入力時: Vin = 0.9 x 2.3Vpp (typ) @MGAIN3-0 bits = “0000” (0dB)
全差動入力時: Vin = (IN+) – (IN–) = 0.9 x 2.3Vpp (typ)
IN+ = 0.45 x 2.3Vpp (typ), IN– = 0.45 x 2.3Vpp (typ)
Note 11. MGAIN3-0 bits = “0110” (+18dB)
全差動入力時: S/(N+D) = 81dB, DR = S/N = 86dB
Note 12. MGAIN3-0 bits = “0000” (0dB)
全差動入力時: S/(N+D) = 83dB, DR = S/N = 93dB
015010680-J-00
2015/09
- 11 -
[AK4637]
Parameter
Min.
Typ.
Max.
Unit
DAC Characteristics:
Resolution
24
Bit
Speaker-Amp Characteristics: DAC → SPP/SPN pins, ALC=OFF, IVOL=DVOL= 0dB, RL=8, BTL
Output Voltage
3.18
Vpp
SPKG1-0 bits = “00”, 0.5dBFS (Po=150mW)
3.20
4.00
4.80
Vpp
SPKG1-0 bits = “01”, 0.5dBFS (Po=250mW)
1.79
Vrms
SPKG1-0 bits = “10”, 0.5dBFS (Po=400mW)
SPKG1-0 bits = “11”, 0.5dBFS (Po=1000mW)
2.83
Vrms
(AVDD=5V)
S/(N+D)
80
dB
SPKG1-0 bits = “00”, 0.5dBFS (Po=150mW)
40
75
dB
SPKG1-0 bits = “01”, 0.5dBFS (Po=250mW)
20
dB
SPKG1-0 bits = “10”, 0.5dBFS (Po=400mW)
SPKG1-0 bits = “11”, 0.5dBFS (Po=1000mW)
20
dB
(AVDD=5V)
S/N (A-weighted)
SPKG1-0 bits = “01”
80
97
dB
Output Offset Voltage
SPKG1-0 bits = “01”
-30
0
+30
mV
Load Resistance
8

Load Capacitance
100
pF
PSRR (f = 1kHz) (Note 13)
60
dB
Line Output Characteristics: DAC → AOUT pin, ALC=OFF, IVOL=DVOL= 0dB, RL=10k,
LVCM1-0 bits = “01”
LVCM0 bit = “0”
2.26
Vpp
AVDD=2.8V
(0dBFS)
LVCM0 bit = “1”
1.0
Vrms
Output Voltage
LVCM0 bit = “0”
1.44
1.6
1.76
Vpp
(-3dBFS) AVDD=2.8V
LVCM0 bit = “1”
1.82
2.0
2.22
Vpp
LVCM0 bit = “0”
80
dB
AVDD=2.8V
(0dBFS)
S/(N+D)
LVCM0 bit = “1”
40
dB
(-3dBFS)
75
85
dB
S/N (A-weighted)
82
94
dB
Load Resistance
10
k
Load Capacitance
30
pF
Mono Input: BEEP pin (PMBP bit =“1”, BPVCM bit = “0”, BPLVL3-0 bits = “0000”)
Input Resistance
46
66
86
k
Maximum Input Voltage (Note 14)
1.54
Vpp
Gain
BEEP pin →
SPKG1-0 bits = “00”
+4.4
+6.4
+8.4
dB
SPP/SPN pins
SPKG1-0 bits = “01”
+8.4
dB
(Note 15)
SPKG1-0 bits = “10”
+11.1
dB
SPKG1-0 bits = “11”
+14.9
dB
BEEP pin → AOUT pin LVCM1-0 bits = “00”
-1
0
+1
dB
LVCM1-0 bits = “01”
+2
dB
LVCM1-0 bits = “10”
+2
dB
LVCM1-0 bits = “11”
+4
dB
Note 13. AVDD に、500mVpp の正弦波を重畳した場合
Note 14. BPVCM bit = “1”の時は、max AVDD Vpp or 3.3Vpp のどちらか小さい方の値です。ただし、
BEEP-Amp(BPLVL3-0 bits で設定)通過後の振幅が 0.5Vpp 以上の場合、クリップする可能性が
あります。
Note 15. 無負荷時の理想ゲインです。
015010680-J-00
2015/09
- 12 -
[AK4637]
Parameter
Min.
Typ.
Max.
Unit
Power Supplies:
Power Up (PDN pin = “H”, All Circuit Power Up)
AVDD+DVDD+TVDD (Note 16)
6.6
10.2
mA
AVDD+DVDD+TVDD (Note 17)
5.6
mA
Power Down (PDN pin = “L”)
AVDD+DVDD+TVDD (Note 18)
0
10
μA
Note 16. When PLL Master Mode (MCKI=12MHz), PMADC=PMDAC=PMPFIL=PMSL=PMVCM=PMPLL
=PMBP=PMMP=M/S=SLPSN bits = “1” and LOSEL bit = “0”. In this case, the MPWR pin
outputs 0mA. AVDD= 4.9mA (typ), DVDD= 1.5mA (typ), TVDD= 0.2mA (typ).
Note 17. When EXT Slave Mode (PMPLL=M/S bits =“0”), PMADC =PMDAC=PMSL=PMVCM=PMBP
=PMMP=SLPSN bits = “1” and PMPFIL = LOSEL bits = “0”. In this case, the MPWR pin outputs
0mA. AVDD= 4.6mA (typ), DVDD= 1.0mA (typ), TVDD= 0.02mA (typ).
Note 18. 全てのディジタルピンが TVDD または VSS2 に接続した場合です。
■
モード別の消費電力
PMPFIL
PMSL
LOSEL
PMDAC
PMADC
PMVCM
Conditions: Ta=25C; AVDD= 3.3V, TVDD=DVDD=1.8V; VSS1=VSS2=0V; fs=48kHz,
Programmable Filter=OFF, External Slave Mode, BICK=64fs; AIN input = No signal;
SDTI input = No data; Speaker output = No load.
Power Management Bit
Total
AVDD
DVDD
TVDD
Mode
Power
[mA]
[mA]
[mA]
[mW]
All Power-down
0 0 0 0 0 0
0
0
AIN → ADC
1 1 0 0 0 0
1.6
0.65
DAC → SPK
1 0 1 0 1 0
3.2
0.55
DAC → Line out
1 0 1 1 1 0
1.6
0.55
AIN → ADC & DAC → SPK
1 1 1 0 1 0
4.1
1.0
AIN → ADC & DAC → Line out
1 1 1 1 1 0
2.5
1.0
Table 1. Power Consumption on Each Operation Mode (typ)
015010680-J-00
0
0.02
0.02
0.02
0.02
0.02
0
6.5
11.6
6.3
15.4
10.1
2015/09
- 13 -
[AK4637]
■
フィルタ特性
(Ta=25C; fs=48kHz; AVDD=2.85.5V, DVDD=1.6~1.98V, TVDD=1.6 or (DVDD-0.2)3.6V)
Parameter
Symbol
Min.
Typ.
Max.
Unit
ADC Digital Filter (Decimation LPF):
Passband (Note 19)
PB
0
18.8
kHz
0.16dB
21.1
kHz
0.66dB
21.7
kHz
1.1dB
24.1
kHz
6.9dB
Stopband (Note 19)
SB
28.4
kHz
Passband Ripple
PR
dB
0.16
Stopband Attenuation
SA
73
dB
Group Delay (Note 20)
GD
17
1/fs
Group Delay Distortion
0
μs
GD
ADC Digital Filter (HPF): HPFC1-0 bits = “00”
Frequency Response
FR
3.7
Hz
3.0dB
(Note 19)
10.9
Hz
0.5dB
23.9
Hz
0.1dB
DAC Digital Filter (LPF):
Passband
PB
0
21.9
kHz
0.006dB ~ +0.076dB
(Note 19)
24
kHz
6.0dB
Stopband (Note 19)
SB
26.2
kHz
Passband Ripple
PR
-0.006
+0.076
dB
Stopband Attenuation
SA
70
dB
Group Delay (Note 20)
GD
27
1/fs
DAC Digital Filter (LPF) + SCF:
FR
dB
Frequency Response: 0  20.0kHz
1.0
Note 19. 各振幅特性の周波数は fs (システムサンプリングレート)に比例します。
Note 20. ディジタルフィルタによる遅延演算で、ADC 部はアナログ信号が入力されてから両チャネル
の 24 ビットデータが出力レジスタにセットされるまでの時間です。DAC 部は 24 ビットデー
タが入力レジスタにセットされてからアナログ信号が出力されるまでの時間です。プログラ
マブルフィルタ (1 次 HPF + 1 次 LPF + 4band Equalizer + ALC + 1 band Equalizer) を通過す
るパスを選択した場合の Group Delay は IIR フィルタによる位相変化が無い場合で上記記
載の値に対して、録音モードのとき 4fs, 再生モードのとき 4fs 増加します。
015010680-J-00
2015/09
- 14 -
[AK4637]
■ DC特性
(Ta=25C; fs=48kHz; AVDD=2.85.5V, DVDD=1.6~1.98V, TVDD=1.6 or (DVDD-0.2)3.6V)
Parameter
Symbol
Min.
Typ.
Max.
Unit
Audio Interface & Serial µP Interface (SDA, CSL, PDN, SDTI, BICK, FCK, MCKI pins Input)
High-Level Input Voltage
(TVDD ≥ 2.2V)
VIH
70%TVDD
V
(TVDD < 2.2V)
80%TVDD
V
Low-Level Input Voltage
(TVDD ≥ 2.2V)
VIL
30%TVDD
V
(TVDD < 2.2V)
20%TVDD
V
Input Leakage Current
Iin1
10
μA
Audio Interface & Serial µP Interface (SDA, BICK, FCK, SDTO pins Output)
High-Level Output Voltage
(Iout = 80μA)
VOH
TVDD0.2
V
Low-Level Output Voltage
(Except SDA pin : Iout = 80μA)
VOL1
0.2
V
(SDA pin, 2.0V  TVDD  3.6V: Iout = 3mA)
VOL2
0.4
V
(SDA pin, 1.6V  TVDD < 2.0V: Iout = 3mA)
VOL2
20%TVDD
V
Digital MIC Interface (DMDAT pin Input; DMIC bit = “1”, AVDD=2.8~3.6V)
High-Level Input Voltage
VIH2
65%AVDD
V
Low-Level Input Voltage
VIL2
35%AVDD
V
Input Leakage Current
Iin2
10
μA
Digital MIC Interface (DMCLK pin Output; DMIC bit = “1” , AVDD=2.8~3.6V)
High-Level Output Voltage
(Iout=80μA)
VOH3
AVDD-0.4
V
Low-Level Output Voltage
(Iout= 80μA)
VOL3
0.4
V
015010680-J-00
2015/09
- 15 -
[AK4637]
■
スイッチング特性
(Ta=25C; fs=48kHz; CL=20pF; AVDD=2.85.5V, DVDD=1.6~1.98V, TVDD=1.6 or (DVDD-0.2)3.6V)
Parameter
Symbol
Min.
Typ.
Max.
Unit
PLL Master Mode (PLL Reference Clock = MCKI pin)
MCKI Input Timing
Frequency PLL3-0 bits = “0100”
fCLK
11.2896
MHz
PLL3-0 bits = “0101”
fCLK
12.288
MHz
PLL3-0 bits = “0110”
fCLK
12
MHz
PLL3-0 bits = “0111”
fCLK
24
MHz
PLL3-0 bits = “1100”
fCLK
13.5
MHz
PLL3-0 bits = “1101”
fCLK
27
MHz
Pulse Width Low
tCLKL
0.4/fCLK
s
Pulse Width High
tCLKH
0.4/fCLK
s
FCK Output Timing
Frequency
fs
Table 8
Hz
DSP Mode: Pulse Width High
tFCKH
1/fBCK
ns
Except DSP Mode: Duty Cycle
Duty
50
%
BICK Output Timing
Frequency BCKO1-0 bit = “00”
fBCK
16fs
Hz
BCKO1-0 bit = “01”
fBCK
32fs
Hz
BCKO1-0 bit = “10”
fBCK
64fs
Hz
Duty Cycle
dBCK
50
%
PLL Slave Mode (PLL Reference Clock = BICK pin)
FCK Input Timing
Frequency
PLL3-0 bits = “0001”
fs
fBCK/16
Hz
PLL3-0 bits = “0010”
fs
fBCK/32
Hz
PLL3-0 bits = “0011”
fs
fBCK/64
Hz
DSP Mode: Pulse Width High
tFCKH
ns
1/fBCK60
1/fs1/fBCK
Except DSP Mode: Duty Cycle
Duty
45
55
%
BICK Input Timing
Frequency
PLL3-0 bits = “0001”
fBCK
0.128
0.768
MHz
PLL3-0 bits = “0010”
fBCK
0.256
1.536
MHz
PLL3-0 bits = “0011”
fBCK
0.512
3.072
MHz
Pulse Width Low
tBCKL
0.4/fBCK
s
Pulse Width High
tBCKH
0.4/fBCK
s
015010680-J-00
2015/09
- 16 -
[AK4637]
Parameter
External Slave Mode
MCKI Input Timing
Frequency
CM1-0 bits = “00”
CM1-0 bits = “01”
CM1-0 bits = “10”
CM1-0 bits = “11”
Pulse Width Low
Pulse Width High
FCK Input Timing
Frequency
CM1-0 bits = “00”
CM1-0 bits = “01”
CM1-0 bits = “10”
CM1-0 bits = “11”
DSP Mode: Pulse Width High
Except DSP Mode: Duty Cycle
BICK Input Timing
Frequency
Pulse Width Low
Pulse Width High
External Master Mode
MCKI Input Timing
Frequency
256fs
384fs
512fs
1024fs
Pulse Width Low
Pulse Width High
FCK Output Timing
Frequency
CM1-0 bits = “00”
CM1-0 bits = “01”
CM1-0 bits = “10”
CM1-0 bits = “11”
DSP Mode: Pulse Width High
Except DSP Mode: Duty Cycle
BICK Output Timing
Frequency
BCKO1-0 bit = “00”
BCKO1-0 bit = “01”
BCKO1-0 bit = “10”
Duty Cycle
Symbol
Min.
Typ.
Max.
Unit
fCLK
fCLK
fCLK
fCLK
tCLKL
tCLKH
-
-
0.4/fCLK
0.4/fCLK
256fs
384fs
512fs
1024fs
-
-
Hz
Hz
Hz
Hz
s
s
fs
fs
fs
fs
tFCKH
Duty
8
8
8
8
1/fBCK60
45
-
48
48
48
24
1/fs1/fBCK
55
kHz
kHz
kHz
kHz
ns
%
fBCK
tBCKL
tBCKH
16fs
130
130
-
64fs
-
Hz
ns
ns
fCLK
fCLK
fCLK
fCLK
tCLKL
tCLKH
2.048
3.072
4.096
8.192
0.4/fCLK
0.4/fCLK
-
12.288
18.432
24.576
24.576
-
MHz
MHz
MHz
MHz
s
s
fs
fs
fs
fs
tFCKH
Duty
-
fCLK/256
fCLK/384
fCLK/512
fCLK/1024
1/fBCK
50
-
Hz
Hz
Hz
Hz
ns
%
fBCK
fBCK
fBCK
dBCK
-
16fs
32fs
64fs
50
-
Hz
Hz
Hz
%
015010680-J-00
2015/09
- 17 -
[AK4637]
Parameter
Symbol
Min.
Typ.
Max.
Audio Interface Timing (DSP Mode)
Master Mode
tDBF
FCK “” to BICK “” (Note 21)
0.5x1/fBCK40 0.5x1/fBCK 0.5x1/fBCK+40
tDBF
FCK “” to BICK “” (Note 22)
0.5x1/fBCK40 0.5x1/fBCK 0.5x1/fBCK+40
tBSD
70
BICK “” to SDTO (BCKP bit =“0”)
70
tBSD
70
BICK “” to SDTO (BCKP bit =“1”)
70
SDTI Hold Time
tSDH
50
SDTI Setup Time
tSDS
50
Slave Mode
tFCKB
0.4x1/fBCK
FCK “” to BICK “” (Note 21)
tFCKB
0.4x1/fBCK
FCK “” to BICK “” (Note 22)
tBFCK
0.4x1/fBCK
BICK “” to FCK “” (Note 21)
tBFCK
0.4x1/fBCK
BICK “” to FCK “” (Note 22)
tBSD
80
BICK “” to SDTO (BCKP bit =“0”)
tBSD
80
BICK “” to SDTO (BCKP bit =“1”)
SDTI Hold Time
tSDH
50
SDTI Setup Time
tSDS
50
Parameter
Symbol
Min.
Typ.
Max.
Audio Interface Timing (Right/Left justified &I2S)
Master Mode
tBFCK
40
BICK “” to FCK Edge (Note 23)
40
FCK Edge to SDTO (MSB)
tFCKD
70
70
(Except I2S mode)
tBSD
70
BICK “” to SDTO
70
SDTI Hold Time
tSDH
50
SDTI Setup Time
tSDS
50
Slave Mode
tFCKB
50
FCK Edge to BICK “” (Note 23)
tBFCK
50
BICK “” to FCK Edge (Note 23)
FCK Edge to SDTO (MSB)
tFCKD
80
(Except I2S mode)
tBSD
80
BICK “” to SDTO
SDTI Hold Time
tSDH
50
SDTI Setup Time
tSDS
50
Digital Audio Interface Timing; CL=100pF
DMCLK Output Timing
Period
tSCK
1/(64fs)
Rising Time
tSRise
10
Falling Time
tSFall
10
Duty Cycle
dSCK
40
50
60
Audio Interface Timing
DMDAT Setup Time
tDSDS
50
DMDAT Hold Time
tDSDH
0
Note 21. MSBS, BCKP bits = “00” or “11”.
Note 22. MSBS, BCKP bits = “01” or “10”.
Note 23. この規格値は FCK のエッジと BICK の “”が重ならないように規定しています。
015010680-J-00
Unit
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
Unit
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
s
ns
ns
%
ns
ns
2015/09
- 18 -
[AK4637]
Parameter
Symbol
Min.
Typ.
Max. Unit
2
Control Interface Timing (I C Bus) (Note 24)
SCL Clock Frequency
fSCL
400
kHz
Bus Free Time Between Transmissions
tBUF
1.3
μs
Start Condition Hold Time (prior to first clock pulse)
tHD:STA
0.6
μs
Clock Low Time
tLOW
1.3
μs
Clock High Time
tHIGH
0.6
μs
Setup Time for Repeated Start Condition
tSU:STA
0.6
μs
SDA Hold Time from SCL Falling (Note 25)
tHD:DAT
0
μs
SDA Setup Time from SCL Rising
tSU:DAT
0.1
μs
Rise Time of Both SDA and SCL Lines
tR
0.3
μs
Fall Time of Both SDA and SCL Lines
tF
0.3
μs
Setup Time for Stop Condition
tSU:STO
0.6
μs
Capacitive Load on Bus
Cb
400
pF
Pulse Width of Spike Noise Suppressed by Input Filter
tSP
0
50
ns
Power-down & Reset Timing
PDN Accept Pulse Width
(Note 26)
tAPD
200
ns
PDN Reject Pulse Width
(Note 26)
tRPD
50
ns
(Note 27)
PMADC “” to SDTO valid
ADRST1-0 bits =“00”
tPDV
1059
1/fs
ADRST1-0 bits =“01”
tPDV
267
1/fs
ADRST1-0 bits =“10”
tPDV
531
1/fs
ADRST1-0 bits =“11”
tPDV
135
1/fs
VCOM Voltage
Rising Time
(Note 28)
tRVCM
0.6
2.0
ms
2
Note 24. I C Bus は NXP B.V.の商標です。
Note 25. データは最低 300ns (SCL の立ち下がり時間)の間保持されなければなりません。
Note 26. 動作中は PDN pin = “L”パルスでリセットがかかります。200ns 以上の PDN pin =“L”パルスで
リセットがかかります。50ns 以下の PDN pin=“L”パルスではリセットはかかりません。
Note 27. PMADC bit を立ち上げてからの FCK クロックの “”の回数です。
Note 28. VCOM 電圧(VCOM pin) が立ち上がってから PLL ブロックは正常に立ち上がります。VCOM
pin 外付けコンデンサ = 2.2μF (AVDD ≤ 3.6V), 4.7μF(AVDD > 3.6V)、REGFIL pin 外付けコン
デンサ = 2.2μF です。容量バラつきは±10%の場合です。
015010680-J-00
2015/09
- 19 -
[AK4637]
■
タイミング波形
1/fCLK
VIH
MCKI
VIL
tCLKH
tCLKL
1/fs
50%TVDD
FCK
tFCKH
tFCKL
1/fBCK
Duty = tFCKH x fs x 100
tFCKL x fs x 100
BICK
50%TVDD
tBCKH
tBCKL
Duty = tBCKH x fBCK x 100
tBCKL x fBCK x 100
Figure 3. Clock Timing (PLL/EXT Master mode)
tFCKH
FCK
50%TVDD
tDBF
BICK
(BCKP = "0")
50%TVDD
BICK
(BCKP = "1")
50%TVDD
tBSD
SDTO
MSB
tSDS
50%TVDD
tSDH
VIH
SDTI
VIL
Figure 4. Audio Interface Timing (PLL/EXT Master mode, DSP mode, MSBS bit= “0”)
015010680-J-00
2015/09
- 20 -
[AK4637]
tFCKH
FCK
50%TVDD
tDBF
BICK
(BCKP = "1")
50%TVDD
BICK
(BCKP = "0")
50%TVDD
tBSD
SDTO
50%TVDD
MSB
tSDS
tSDH
VIH
SDTI
VIL
Figure 5. Audio Interface Timing (PLL/EXT Master mode, DSP mode, MSBS bit= “1”)
50%TVDD
FCK
tBFCK
tBCKL
BICK
50%TVDD
tFCKD
tBSD
SDTO
50%TVDD
tSDS
tSDH
VIH
SDTI
VIL
Figure 6. Audio Interface Timing (PLL/EXT Master mode; Except DSP mode)
015010680-J-00
2015/09
- 21 -
[AK4637]
1/fs
VIH
FCK
VIL
tFCKH
tBFCK
1/fBCK
VIH
BICK
(BCKP = "0")
VIL
tBCKH
tBCKL
VIH
BICK
(BCKP = "1")
VIL
Figure 7. Clock Timing (PLL/EXT Slave mode; DSP mode, MSBS bit= “0”)
1/fs
VIH
FCK
VIL
tFCKH
tBFCK
1/fBCK
VIH
BICK
(BCKP = "1")
VIL
tBCKH
tBCKL
VIH
BICK
(BCKP = "0")
VIL
Figure 8. Clock Timing (PLL/EXT Slave mode; DSP mode, MSBS bit= “1”)
VIL
MCKI
1/fs
VIH
FCK
VIL
tFCKH
tFCKL
Duty = tFCKH x fs x 100
tFCKL x fs x 100
1/fBCK
VIH
BICK
VIL
tBCKH
tBCKL
Figure 9. Clock Timing (PLL Slave mode; Except DSP mode)
015010680-J-00
2015/09
- 22 -
[AK4637]
1/fCLK
VIH
MCKI
VIL
tCLKH
tCLKL
1/fs
VIH
FCK
VIL
tFCKH
tFCKL
Duty = tFCKH x fs x 100
tFCKL x fs x 100
1/fBCK
VIH
BICK
VIL
tBCKH
tBCKL
Figure 10. Clock Timing (EXT Slave mode)
tFCKH
VIH
FCK
VIL
tFCKB
VIH
BICK
(BCKP = "0")
VIL
VIH
BICK
(BCKP = "1")
VIL
tBSD
SDTO
MSB
tSDS
50%TVDD
tSDH
VIH
SDTI
MSB
VIL
Figure 11. Audio Interface Timing (PLL/EXT Slave mode, DSP mode; MSBS bit= “0”)
015010680-J-00
2015/09
- 23 -
[AK4637]
tFCKH
VIH
FCK
VIL
tFCKB
VIH
BICK
(BCKP = "1")
VIL
VIH
BICK
(BCKP = "0")
VIL
tBSD
SDTO
50%TVDD
MSB
tSDS
tSDH
VIH
SDTI
MSB
VIL
Figure 12. Audio Interface Timing (PLL/EXT Slave mode, DSP mode, MSBS bit= “1”)
VIH
FCK
VIL
tBFCK
tFCKB
VIH
BICK
VIL
tFCKD
tBSD
SDTO
MSB
tSDS
50%TVDD
tSDH
VIH
SDTI
VIL
Figure 13. Audio Interface Timing (PLL/EXT Slave mode; Except DSP mode)
015010680-J-00
2015/09
- 24 -
[AK4637]
tSCK
65%AVDD
DMCLK
50%AVDD
35%AVDD
tSCKL
tSRise
tSFall
dSCK = 100 x tSCKL / tSCK
Figure 14. DMCLK Clock Timing
65%AVDD
DMCLK
35%AVDD
tDSDS
tDSDH
VIH2
DMDAT
VIL2
Figure 15. Audio Interface Timing (DCLKP bit = “1”)
65%AVDD
DMCLK
35%AVDD
tDSDS
tDSDH
VIH2
DMDAT
VIL2
Figure 16. Audio Interface Timing (DCLKP bit = “0”)
VIH
SDA
VIL
tBUF
tLOW
tHIGH
tR
tF
tSP
VIH
SCL
VIL
tHD:STA
Stop
tHD:DAT
tSU:DAT
Start
tSU:STA
Start
tSU:STO
Stop
2
Figure 17. I C Bus Mode Timing
015010680-J-00
2015/09
- 25 -
[AK4637]
tAPD
tRPD
PDN
VIL
Figure 18. Power Down & Reset Timing 1
PMAD bit
or
PMDM bit
tPDV
SDTO
50%TVDD
Figure 19. Power Down & Reset Timing 2
PMVCM bit
tRVCM
1.15V
VCOM pin
Figure 20. VCOM Rising Timing
015010680-J-00
2015/09
- 26 -
[AK4637]
9.
■
機能説明
システムクロック
外部とのI/Fモードは以下の4通りの方法があります。(Table 2, Table 3)
Mode
PMPLL bit
M/S bit
PLL3-0 bits
PLL Master Mode
1
1
Table 5
PLL Slave Mode
1
0
Table 5
(PLL Reference Clock:BICK pin)
EXT Slave Mode
0
0
x
EXT Master Mode
0
1
x
Table 2. Clock Mode Setting (x: Don’t care)
Mode
BICK pin
Output
PLL Master Mode
(BCKO1-0 bitsで選択)
Input
PLL Slave Mode
GND
(PLL Reference Clock: BICK pin)
(PLL3-0 bitsで選択)
Table 11 の周波数入力
Input
EXT Slave Mode
( 32fs)
(CM1-0 bits で選択)
Output
Table 14 の周波数入力
EXT Master Mode
(BCKO1-0 bitsで選択)
(CM1-0 bits で選択)
Table 3. Clock pins state in Clock Mode
■
MCKI pin
Table 5 の周波数入力
(PLL3-0 bits で選択)
Figure
Figure 21
Figure 22
Figure 23
Figure 24
FCK pin
Output
(1fs)
Input
(1fs)
Input
(1fs)
Output
(1fs)
マスタモードとスレーブモードの切り替え
マスタモードとスレーブモードの切り替えはM/S bitで行います。“1”でマスタモード、“0”でスレーブモ
ードです。AK4637はパワーダウン時 (PDN pin = “L”)、及びパワーダウン解除後はスレーブモードです。
パワーダウン解除後、M/S bitを “1”に変更することでマスタモードになります。
マスタモードで使用する場合、M/S bitに “1”が書き込まれるまで、AK4637のFCK, BICK pinsはフローテ
ィングの状態です。そのため、AK4637のFCK, BICK pinsに100k程度のプルアップあるいはプルダウ
ン抵抗を入れる必要があります。
M/S bit
Mode
0
Slave Mode
(default)
1
Master Mode
Table 4. Select Master/Slave Mode
015010680-J-00
2015/09
- 27 -
[AK4637]
■ PLLモード
PMPLL bit = “1”の時、内蔵の高精度アナログPLLは FS3-0 bits, PLL3-0 bits で選択したクロックに応じ
て動作します。PLLのロック時間は、電源投入後、PMPLL bit を “0”  “1”に変更し、安定したクロック
が入力された場合、またはサンプリング周波数が変更された場合、Table 5の通りです。
Mode
1
2
3
4
5
6
7
12
13
Others
PLLロック
PLL2 PLL1 PLL0 PLL基準クロック
入力周波数
bit
bit
bit
入力ピン
時間 (max)
0
0
1
BICK pin
16fs
2ms
0
1
0
BICK pin
32fs
2ms
0
1
1
BICK pin
64fs
2ms
1
0
0
MCKI pin
11.2896MHz
5ms
1
0
1
MCKI pin
12.288MHz
5ms
(default)
1
1
0
MCKI pin
12MHz
5ms
1
1
1
MCKI pin
24MHz
5ms
1
0
0
MCKI pin
13.5MHz
5ms
1
0
1
MCKI pin
27MHz
5ms
Others
N/A
Table 5. Setting of PLL Mode (*fs: Sampling Frequency, N/A: Not available)
PLL3
bit
0
0
0
0
0
0
0
1
1
■ PLLのアンロックについて
このモードで PMPLL bit = “0”  “1”にした後、PLLがロックするまでの間、BICKとFCKは “L”を出力し
ます(Table 6)。
PLLロック後、BICKとFCK出力は “L”からクロック出力となりますので最初の1周期分のFCK, BICKは、
正常でない可能性がありますが、1fs後には正常なクロックになります。
サンプリング周波数を変更する場合は一度PMPLL bit = “0”にすることでアンロック状態の不定なBICK,
FCKを出力させずに変更できます。PMPLL bit = “0” の間は EXT Master Mode 時のクロックを出力し
ます。
PLL State
BICK pin
FCK pin
“L” Output
“L” Output
PMPLL bit “0”  “1”直後
PLL Unlock 時(上記以外)
不定
不定
1fs Output
Table 9
PLL Lock 時
Table 6. Clock Operation at PLL Master Mode (PMPLL bit = “1”, M/S bit = “1”)
015010680-J-00
2015/09
- 28 -
[AK4637]
■ PLL Master Mode (PMPLL bit = “1”, M/S bit = “1”)
外部から11.2896MHz, 12MHz, 12.288MHz, 13.5MHz, 24MHz or 27MHz のクロックを入力し、内部の
PLLによりBICK, FCKクロックを生成し出力します。サンプリング周波数はFS3-0 bitsにより選択(Table
7)、BICK出力はBCKO1-0 bitsにより、16fs, 32fs, 64fsを選択することができます(Table 9)。ADC パワ
ーダウン時、またはループバックモード時、BICK, FCK, SDTOの出力は、CKOFF bitでON/OFF可能で
す。
11.2896MHz, 12MHz, 12.288MHz,
13.5MHz, 24MHz, 27MHz
DSP or P
AK4637
MCKI
16fs, 32fs, 64fs
BICK
1fs
FCK
BCLK
FCK
SDTO
SDTI
SDTI
SDTO
Figure 21. PLL Master Mode
Mode
FS3 bit FS2 bit FS1 bit FS0 bit Sampling Frequency (Note 29)
1
0
0
0
1
8kHz mode
2
0
0
1
0
11.025kHz mode
3
0
0
1
1
12kHz mode
5
0
1
0
1
16kHz mode
6
0
1
1
0
22.05kHz mode
7
0
1
1
1
24kHz mode
9
1
0
0
1
32kHz mode
10
1
0
1
0
44.1kHz mode
11
1
0
1
1
48kHz mode
(default)
Others
Others
N/A
Table 7. Setting of Sampling Frequency (Reference Clock = MCKI pin) (N/A: Not Available)
Note 29. PLL基準クロック入力ピンがMCKI pinの場合、PLL3-0 bits (入力周波数)とFS3-0 bits (Sampling
Frequency) の組み合わせにより、Sampling Frequency がモード名のSampling Frequency と
異なるケースがあります。正確な Sampling Frequency はTable 8を確認してください。Master
Mode時のBICKとFCKの出力周波数もTable 8のSampling Frequency に対応した周波数となり
ます。
015010680-J-00
2015/09
- 29 -
[AK4637]
Input Frequency
MCKI[MHz]
12
Sampling Frequency
Sampling Frequency
Mode
generated by PLL [kHz] (Note 30)
8kHz mode
8.000000
12kHz mode
12.000000
16kHz mode
16.000000
24kHz mode
24.000000
32kHz mode
32.000000
48kHz mode
48.000000
11.025kHz mode
11.024877
22.05kHz mode
22.049753
44.1kHz mode
44.099507
24
8kHz mode
8.000000
12kHz mode
12.000000
16kHz mode
16.000000
24kHz mode
24.000000
32kHz mode
32.000000
48kHz mode
48.000000
11.025kHz mode
11.024877
22.05kHz mode
22.049753
44.1kHz mode
44.099507
13.5
8kHz mode
8.000300
12kHz mode
12.000451
16kHz mode
16.000601
24kHz mode
24.000901
32kHz mode
32.001202
48kHz mode
48.001803
11.025kHz mode
11.025218
22.05kHz mode
22.050436
44.1kHz mode
44.100871
27
8kHz mode
8.000300
12kHz mode
12.000451
16kHz mode
16.000601
24kHz mode
24.000901
32kHz mode
32.001202
48kHz mode
48.001803
11.025kHz mode
11.025218
22.05kHz mode
22.050436
44.1kHz mode
44.100871
11.2896
8kHz mode
8.000000
12kHz mode
12.000000
16kHz mode
16.000000
24kHz mode
24.000000
32kHz mode
32.000000
48kHz mode
48.000000
11.025kHz mode
Note 31
22.05kHz mode
Note 31
44.1kHz mode
Note 31
Sampling frequency that differs from sampling frequency of mode name
Note 30. 小数点 7 桁以下は四捨五入して削除しています。
Note 31. EXT Master Mode を使用してください。
Table 8. Sampling Frequency at PLL mode (Reference clock is MCKI)
015010680-J-00
2015/09
- 30 -
[AK4637]
Input Frequency
MCKI[MHz]
12.288
Sampling Frequency
Sampling Frequency
Mode
generated by PLL [kHz] (Note 30)
8kHz mode
8.000000
12kHz mode
Note 31
16kHz mode
16.000000
24kHz mode
Note 31
32kHz mode
32.000000
48kHz mode
Note 31
11.025kHz mode
11.025000
22.05kHz mode
22.050000
44.1kHz mode
44.100000
Sampling frequency that differs from sampling frequency of mode name
Note 30. 小数点 7 桁以下は四捨五入して削除しています。
Note 31. EXT Master Mode を使用してください。
Table 8. Sampling Frequency at PLL mode (Reference clock is MCKI) (2)
Mode BCKO1 bit BCKO0 bit
BICK出力周波数
0
0
0
16fs
(default)
1
0
1
32fs
2
1
0
64fs
3
1
1
N/A
Table 9. BICK Output Frequency at Master Mode (N/A: Not available)
■ PLL Slave Mode (PMPLL bit = “1”, M/S bit = “0”)
BICK pin へ入力されるクロックを基準に内部のPLLにてAK4637に必要なクロックを生成します。PLL
の基準クロックは、PLL3-0 bits にて設定することができます(Table 5)。BICKとFCKの入力は同期して
いる必要があります。サンプリング周波数はFS3-2 bitsにより選択可能です(Table 10)。
DSP or P
AK4637
MCKI
BICK
FCK
16fs, 32fs, 64fs
1fs
BCLK
FCK
SDTO
SDTI
SDTI
SDTO
Figure 22. PLL Slave Mode (PLL Reference Clock: BICK pin)
Mode
0
1
2
Others
FS3 bit
0
0
1
FS2 bit FS1 bit FS0 bit
Sampling Frequency
8kHz ≤ fs ≤ 12kHz
0
x
x
1
x
x
12kHz < fs ≤ 24kHz
0
x
x
24kHz < fs ≤ 48kHz
(default)
Others
N/A
Table 10. Setting of Sampling Frequency (Reference Clock = BICK pin)
(x: Don’t care, N/A: Not Available)
015010680-J-00
2015/09
- 31 -
[AK4637]
■ EXT Slave Mode (PMPLL bit = “0”, M/S bit = “0”)
PMPLL bitを “0”にすることで、外部クロックモード(EXT Mode)で動作し、MCKI pinからPLLを介さず
に直接、ADC, DACにマスタクロックを入力できます。このモードは通常のオーディオCODECとのI/F
に対して互換性があります。必要なクロックはMCKI (256fs, 384fs, 512fs or 1024fs), BICK (16fs), FCK
(fs)です。MCKIとFCKは同期する必要がありますが位相を合わせる必要はありません。MCKIの入力周
波数はCM1-0 bitsにより(Table 11)、サンプリング周波数はFS3-2 bitsにより選択可能です(Table 12)。
Mode
0
1
2
3
CM1 bit CM0 bit MCKI Input Frequency Sampling Frequency Range
0
0
256fs
8kHz ≤ fs ≤ 48kHz
(default)
0
1
384fs
8kHz ≤ fs ≤ 48kHz
1
0
512fs
8kHz ≤ fs ≤ 48kHz
1
1
1024fs
8kHz ≤ fs ≤ 24kHz
Table 11. EXT Slave Mode (PMPLL bit = “0”, M/S bit = “0”) 時の MCKI 周波数設定
Mode
0
1
2
Others
FS3 bit
0
0
1
FS2 bit
FS1 bit
FS0 bit
Sampling Frequency
0
x
x
8kHz ≤ fs ≤ 12kHz
1
x
x
12kHz < fs ≤ 24kHz
0
x
x
24kHz < fs ≤ 48kHz
(default)
Others
N/A
Table 12. Setting of Sampling Frequency (x: Do not care, N/A: Not Available)
低速サンプリング時は帯域外ノイズのため、DAC出力のS/Nが劣化します。MCKIに入力されるマスタク
ロックの周波数を上げることで、S/Nを改善できます。Table 13はDAC出力からSPP/SPN pinsに通した
場合のS/Nです。
MCKI
S/N (fs=8kHz, 20kHzLPF + A-weighted)
256fs
80dB
384fs
80dB
512fs
93dB
1024fs
96dB
Table 13. Relationship between MCKI and S/N of SPP/SPN pins
DSP or P
AK4637
256fs, 384fs,
512fs or 1024fs
MCKI
 16fs
BICK
1fs
FCK
MCLK
BCLK
FCK
SDTO
SDTI
SDTI
SDTO
Figure 23. EXT Slave Mode
015010680-J-00
2015/09
- 32 -
[AK4637]
■ EXT Master Mode (PMPLL bit = “0”, M/S bit = “1”)
PMPLL bit = “0”およびM/S bit = “1”に設定することで、外部クロックマスタモード(EXT Master Mode)
で動作し、MCKI pinからPLLを介さずに直接、ADC, DACにマスタクロックを入力できます。必要なク
ロックはMCKI (256fs, 384fs, 512fs or 1024fs)です。MCKIの入力周波数はCM1-0 bits により(Table
14) 、サンプリング周波数はFS3-2 bitsにより選択可能です(Table 15)。BICK出力はBCKO1-0 bitsによ
り、16fs, 32fs, 64fsを選択することができます(Table 17)。ADC パワーダウン時、またはループバック
モード時、BICK, FCK, SDTOの出力は、CKOFF bitでON/OFF可能です。
Mode
0
1
2
3
CM1 bit CM0 bit MCKI Input Frequency Sampling Frequency Range
0
0
256fs
8kHz ≤ fs ≤ 48kHz
(default)
0
1
384fs
8kHz < fs ≤ 48kHz
1
0
512fs
8kHz < fs ≤ 48kHz
1
1
1024fs
8kHz ≤ fs ≤ 24kHz
Table 14. EXT Master Mode (PMPLL bit = “0”, M/S bit = “1”)時の MCKI 周波数設定
Mode
0
1
2
Others
FS3 bit
0
0
1
FS2 bit
FS1 bit
FS0 bit
Sampling Frequency
0
x
x
8kHz ≤ fs ≤ 12kHz
1
x
x
12kHz < fs ≤ 24kHz
24kHz < fs ≤ 48kHz
0
x
x
(default)
Others
N/A
Table 15. Setting of Sampling Frequency (x= Do not care, N/A: Not Available)
低速サンプリング時は帯域外ノイズのため、DAC 出力の S/N が劣化します。MCKI に入力されるマスタ
クロックの周波数を上げることで、S/N を改善できます。Table 16 は DAC 出力から SPP/SPN pins に
通した場合の S/N です。
MCKI
S/N (fs=8kHz, 20kHzLPF + A-weighted)
256fs
80dB
384fs
80dB
512fs
93dB
1024fs
96dB
Table 16. Relationship between MCKI and S/N of SPP/SPN pins
DSP or P
AK4637
MCKI
BICK
256fs, 384fs,
512fs or 1024fs
16fs, 32fs, 64fs
1fs
FCK
MCLK
BCLK
FCK
SDTO
SDTI
SDTI
SDTO
Figure 24. EXT Master Mode
Mode BCKO1 bit BCKO0 bit
BICK出力周波数
0
0
0
16fs
(default)
1
0
1
32fs
2
1
0
64fs
3
1
1
N/A
Table 17. BICK Output Frequency at Master Mode (N/A: Not available)
015010680-J-00
2015/09
- 33 -
[AK4637]
■
システムリセット
電源立ち上げ時には、PDN pinに一度 “L” を入力してリセットを行って下さい。その後、PDN pinを“H”
にしてダミーコマンドを入力することにより、リセットが解除されます。リセットが行われると、
AK4637の内部レジスタは全て初期値になります。ダミーコマンドは、レジスタアドレス00HにAll “0”を
書き込むことにより(Figure 25)、実行されます。また、PDN pinに “L”を入力した状態で電源を立ち上げ
ることを推奨します。ダミーコマンドは、Slave Address 送信後、AK4637 は ACK を返しません(Figure
25)。実際には SDA に関わらず、PDN pin = H時 8回目のSCLの立ち上がり後にリセット解除されます
ので、リトライの必要はありません(Figure 26)。同じバスに接続されている他のデバイスにWrite/Read
を実行してもリセット解除します。
S
T
A
R
T
SDA
S
T
O
P
R/W="0"
S
Slave
Address
Sub
N
A Address(00H)
C
K
N
A
C
K
Data(00H)
N P
A
C
K
Figure 25. ダミーコマンド
S
T
A
R
T
SDA
R/W="0" S
T
O
P
Slave
S Address
N P
A
C
K
Figure 26. リセット解除例
PMADC bit = “0”の状態でPMADC bitを“0” → “1”に変更することにより、ADCの初期化サイクルが開始さ
れます。初期化サイクルはADRST1-0 bitsで設定されます(Table 18)。初期化サイクル中のADC出力デー
タは2’sコンプリメントの “0”です。初期化サイクル終了後、ADCの出力はアナログ入力信号に相当する
データにセトリングします。ディジタルマイク使用時 (PMDM bit =“0” → “1”) も、ADCと同様の初期化
サイクルがあります。
Note 32. マイクロフォン等使用する条件に依存して、ADC の初期のデータにオフセットが発生します。
オフセットが問題となる場合は、ADRST1-0 bits= “00”として ADC の初期化時間を長くする、
もしくは初期の ADC の出力データを使用しないでください。
ADRST1-0
bits
00
01
10
11
Cycle
1059/fs
267/fs
531/fs
135/fs
Initialize Cycle
fs = 8kHz
fs = 16kHz
132.4ms
66.2ms
33.4ms
16.7ms
66.4ms
33.2ms
16.9ms
8.4ms
Table 18. ADC初期化サイクル
fs = 48kHz
22ms
5.6ms
11.1ms
2.8ms
(default)
PMDAC bit を “0” → “1”に変更することにより、DACの初期化サイクルが開始されます。初期化サイク
ルは2/fs です。従って、DACからの信号出力はパワーアップ後、Group Delay 及び 2/fs経過した後に
なります。通常のDAC立ち上げの際は、DAC後段のアンプ(Lineout-amp, SPK-amp)の立ち上げ時間に
Group Delay及び初期化サイクル 2/fsは吸収されます。
015010680-J-00
2015/09
- 34 -
[AK4637]
■
オーディオインタフェースフォーマット
4種類のデータフォーマット(Table 19)がDIF1-0 bitsで選択できます。全モードともMSBファースト、2’s
コンプリメントのデータフォーマットです。オーディオインタフェースはマスタモードとスレーブモー
ドに対応します。マスタモードではFCKとBICKは出力になり、スレーブモードでは入力になります。
0
DIF1
bit
0
DIF0
bit
0
1
0
1
2
1
0
3
1
1
Mode
SDTO (ADC)
SDTI (DAC)
BICK
16bit DSP Mode
16bit DSP Mode
 16fs
24/16bit
16bit LSB justified
 32fs
MSB justified
24bit MSB justified 24bit MSB justified
 48fs
=32fs or
24/16 bit
24/16 bit
I2S Compatible
I2S Compatible
 48fs
Table 19. Audio Interface Format
Figure
Table 20
Figure 31
Figure 32 (default)
Figure 33
ADC より出力された 24bit (or 16bit)データを 8bit データへ変換し保存する場合、24bit (or 16bit)データ
を単純に切り捨てると、24bit (or 16bit)データの “1”は 8bit データで “1”に変換されます。この 8bit
データの “1”を DAC にて再生するため 24bit (or 16bit)データに再変換すると “–65536” (or “-256”)とな
り大きなノイズになります。8bit データへ変換する前に、24bit (or 16bit)データにオフセット
([email protected], [email protected])を加算することを推奨します。
Mode 1, 2, 3 では SDTO は BICK の “”で出力され、SDTI は BICK の“”でラッチされます。
Mode 0 (DSP mode)では、BCKP, MSBS bits により、オーディオ I/F のタイミングを変更することがで
きます(Table 20)。
DIF1
bit
DIF0
bit
MSBS
bit
BCKP
bit
0
0
0
0
0
1
1
Audio Interface Format
SDTO の MSB データは FCK “”後の 1 回目の
BICK “”で出力され、その直後の BICK “”で
SDTI の MSB データがラッチされます。
SDTO の MSB データは FCK “”後の 1 回目の
1
BICK “”で出力され、その直後の BICK “”で
SDTI の MSB データがラッチされます。
SDTO の MSB データは FCK “”後の 1 回目の
BICK “” の次の BICK “”で出力され、その直
0
後の BICK “”で SDTI の MSB データがラッチ
されます。
SDTO の MSB データは FCK “”後の 1 回目の
BICK “” の次の BICK “”で出力され、その直
1
後の BICK “”で SDTI の MSB データがラッチ
されます。
Table 20. Audio Interface Format in Mode 0
015010680-J-00
Figure
Figure 27
(default)
Figure 28
Figure 29
Figure 30
2015/09
- 35 -
[AK4637]
FCK
(Master)
FCK
(Slave)
15
0
1
2
3
8
9
10
11
12
13
14
15
0
1
2
3
8
9
10
11
12
13
14
15
0
BICK(16fs)
SDTO(o)
0
15 14
8
7
6
5
4
3
2
1
0
15 14 13
7
6
5
4
3
2
1
0
SDTI(i)
0
15 14
8
7
6
5
4
3
2
1
0
15 14 13
7
6
5
4
3
2
1
0
31
0
1
2
13
14
15
16
17
18
29
30
31
0
1
2
13
14
15
16
17
18
29
30
31
0
15
0
BICK(32fs)
SDTO(o)
15 14
2
1
0
SDTI(i)
15 14
2
1
0
Don’t Care
15 14
2
1
0
15 14
2
1
0
1/fs
Don’t Care
1/fs
15: MSB, 0:LSB
Figure 27. Mode 0 Timing (BCKP bit = “0”, MSBS bit = “0”)
FCK
(Master)
FCK
(Slave)
15
0
1
2
3
8
9
10
11
12
13
14
15
0
1
2
3
8
9
10
11
12
13
14
BICK(16fs)
SDTO(o)
0
15 14
SDTI(i)
0
15 14
31
0
1
8
2
8
7
6
5
4
3
2
1
0
15 14
8
7
6
5
4
3
2
1
0
15 14
13
14
15
16
17
18
29
30
31
0
1
8
2
8
7
6
5
4
3
2
1
0
8
7
6
5
4
3
2
1
0
13
14
15
16
17
18
29
30
31
0
BICK(32fs)
SDTO(o)
15 14
2
1
0
SDTI(i)
15 14
2
1
0
Don’t Care
1/fs
15 14
8
2
1
0
15 14
8
2
1
0
Don’t Care
1/fs
15: MSB, 0:LSB
Figure 28. Mode 0 Timing (BCKP bit = “1”, MSBS bit = “0”)
015010680-J-00
2015/09
- 36 -
[AK4637]
FCK
(Master)
FCK
(Slave)
15
0
1
2
3
8
9
10
11
12
13
14
15
0
1
2
3
8
9
10
11
12
13
14
15
0
BICK(16fs)
SDTO(o)
0
15 14
8
7
6
5
4
3
2
1
0
15 14 13
7
6
5
4
3
2
1
0
SDTI(i)
0
15 14
8
7
6
5
4
3
2
1
0
15 14 13
7
6
5
4
3
2
1
0
31
0
1
2
13
14
15
16
17
18
29
30
31
0
1
2
13
14
15
16
17
18
29
30
31
0
15
0
BICK(32fs)
SDTO(o)
15 14
2
1
0
SDTI(i)
15 14
2
1
0
Don’t Care
15 14
2
1
0
15 14
2
1
0
1/fs
Don’t Care
1/fs
15: MSB, 0:LSB
Figure 29. Mode 0 Timing (BCKP bit = “0”, MSBS bit = “1”)
FCK
(Master)
FCK
(Slave)
15
0
1
2
7
8
9
10
11
12
13
14
15
0
1
2
3
8
9
10
11
12
13
14
BICK(16fs)
SDTO(o)
0
15 14
SDTI(i)
0
15 14
31
0
1
8
2
8
7
6
5
4
3
2
1
0
15 14
8
7
6
5
4
3
2
1
0
15 14
13
14
15
16
17
18
29
30
31
0
1
8
2
8
7
6
5
4
3
2
1
0
8
7
6
5
4
3
2
1
0
13
14
15
16
17
18
29
30
31
0
BICK(32fs)
SDTO(o)
15 14
2
1
0
SDTI(i)
15 14
2
1
0
Don’t Care
1/fs
15 14
8
2
1
0
15 14
8
2
1
0
Don’t Care
1/fs
15: MSB, 0:LSB
Figure 30. Mode 0 Timing (BCKP bit = “1”, MSBS bit = “1”)
015010680-J-00
2015/09
- 37 -
[AK4637]
FCK
0
1
2
3
8
9
10
11
12
13
14
15
0
1
2
3
8
9
10
11
12
13
14
15
0
1
BICK(32fs)
SDTO(o)
15 14 13
SDTI(i)
15 14 13
0
1
2
8
3
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
15
16
17
18
23
24
30
31
15
Don’t Care
0
1
2
3
15
16
17
18
15
23
24
30
31
0
1
BICK(64fs)
SDTO(o)
23 22 21
SDTI(i)
8
7
Don’t Care
6
0
15 14
8
23
1
Don’t Care
0
24bit: 23:MSB, 0:LSB
16bit: 15: MSB, 0:LSB
Data
1/fs
Figure 31. Mode 1 Timing
FCK
0
1
2
3
19
20
21
22
23
24
25
31
0
1
2
3
15
16
17
18
23
24
30
31
0
1
BICK(64fs)
SDTO(o)
23 22 21
4
3
2
1
0
SDTI(i)
23 22 21
4
3
2
1
0 Don’t Care
23
Don’t Care
24bit: 23:MSB, 0:LSB
Data
1/fs
Figure 32. Mode 2 Timing
FCK
0
1
2
3
4
9
10
11
12
13
14
15
0
1
2
3
8
9
10
11
12
13
14
15
0
1
23
24
30
31
0
1
BICK(32fs)
SDTO(o)
15 14 13
7
6
5
4
3
2
1
0
SDTI(i)
15 14 13
7
6
5
4
3
2
1
0
0
1
2
3
4
20
21
22
23
24
25
31
0
Don’t Care
1
2
3
15
16
17
18
BICK(64fs)
SDTO(o)
23 22 21
4
3
2
1
0
SDTI(i)
23 22 21
4
3
2
1
0
Don’t Care
Don’t Care
24bit: 23:MSB, 0:LSB
16bit: 15: MSB, 0:LSB
Data
1/fs
Figure 33. Mode 3 Timing
015010680-J-00
2015/09
- 38 -
[AK4637]
■
マイク/ライン入力セレクタ
AK4637 は入力セレクタを内蔵しています。MDIF bit により、MIC-Amp への入力信号をシングルエンド
入力及び差動入力から選択することができます。MDIF bit = “0”のとき、AIN pin が入力ピンとなり、
MIC-Amp へのシングルエンド入力が可能です。MDIF bit = “1”のとき、IN+ pin と IN pin が入力ピンと
なり、差動入力が可能です(Figure 34)。このとき、IN pin は BEEP 入力として使用出来ません。DMIC
bit = “1”の時、ディジタルマイク入力の選択となります。
DMIC bit
MDIF bit
MIC Input
0
AIN pin
(default)
0
1
IN+/ pins
1
x
ディジタルマイク
Table 21. MIC/Line In Path Select (x: Don’t care)
AK4637
MIC-Power
MPWR pin
1k
IN+ pin
A/D
IN- pin
1k
HPF
Audio
I/F
MIC-Amp
BICK pin
FCK pin
STDO pin
Figure 34. 差動マイク入力の回路例 (MDIF bit = “1”)
■
マイク用ゲインアンプ
AK4637はマイク用ゲインアンプを内蔵しています。PMADC bit = “1”にすることにより、マイク用ゲイ
ンアンプがパワーアップし、MGAIN3-0 bitsにてゲインを設定することができます。入力インピーダン
スは、シングルエンド入力時 typ. 30k、全差動入力時 IN+=20kΩ(typ), IN-=57kΩ(typ)@MGAIN3-0 bits
= “0000” (0dB)、IN+=16kΩ(typ), IN-=244kΩ(typ)@MGAIN3-0 bits = “0110” (+18dB)です。MIC-Ampと
ADCをパワーアップ(PMADC bit = “1”)しているときにMIC-Ampのゲインを変更するとボツ音が発生す
る可能性があります。
MIC-Amp=+30dB時、高域の周波数特性が減衰します。減衰量はMIC-amp=+18dBと比較した場合、
MIC-Amp = +30dBの際は、周波数=10kHz時は-0.5dB, 周波数=20kHz時は-1.5dB減衰します。
MGAIN3 bit
0
0
0
0
0
0
0
0
1
1
1
MGAIN2 bit
MGAIN1 bit
MGAIN0 bit
Input Gain
0
0
0
0dB
0
0
1
+3dB
0
1
0
+6dB
0
1
1
+9dB
1
0
0
+12dB
1
0
1
+15dB
1
1
0
+18dB
1
1
1
+21dB
0
0
0
+24dB
0
0
1
+27dB
0
1
0
+30dB
Others
N/A
Table 22. Input Gain (N/A: Not available)
015010680-J-00
(default)
2015/09
- 39 -
[AK4637]
■
マイクパワー
PMMP bit =“1”のとき、MPWR pinからマイク用の電源を供給することができます。出力電圧はtyp
[email protected] bit = “0”, typ 2.0V@ MICL bit = “1”です。負荷抵抗は、min 2kです。MPWR pin にコンデ
ンサは接続しないで下さい(Figure 35)。
MICL bit Output Voltage (typ)
0
2.4V
(default)
1
2.0V
Table 23. マイクパワー出力電圧
AK4637
MIC-Power
MPWR pin
 2k
Audio
AIN pin
A/D
HPF
I/F
BICK pin
FCK pin
STDO pin
MIC-Amp
Figure 35. MIC Block Circuit (MDIF bit = “0”)
015010680-J-00
2015/09
- 40 -
[AK4637]
■
ディジタルマイク
1. ディジタルマイク との接続
DMIC bit = “1”に設定すると、AIN/IN+ pin, BEEP/IN pin はそれぞれDMDAT pin(ディジタルマイクデー
タ入力ピン)、DMCLK pin(ディジタルマイク クロック供給ピン)となり、ディジタルマイクに接続する
ことが出来ます。AVDDと同じ電源をディジタルマイクの電源にしてください。モノラルディジタルマ
イクとの接続図をFigure 36に示します。AK4637から出力するDMCLK を ディジタルマイク に入力し、
ディジタルマイク は DMCLK に合わせて Modulator で生成される 1bit データをDMDAT から出
力します。PMDM bit でディジタルブロック (Decimation Filer, Digital Filter)のパワーアップ/ダウンを
コントロールします (ディジタルマイクのパワーマネジメントにはPMADC bits は影響しません)。
DCLKE bit でDMCLK pinから出力されるクロックのON/OFFをコントロールします。パワーダウン時
(PDN pin = “L”)は、DMCLK pin, DMDAT pinはフローティングになりますので、外部にプルダウン抵抗
を入れる必要があります。ディジタルマイク使用時は、AVDD=2.8~3.6Vにして下さい。
AVDD (2.8V~3.6V)
AK4637
VDD
AMP



DMCLK(64fs)
PLL
MCKI
100kΩ
Modulator
DMDAT
Decimation
Filter
HPF1
Programmable
Filter
ALC
SDTO
R
Figure 36. モノラルディジタルマイクとの接続図
015010680-J-00
2015/09
- 41 -
[AK4637]
2. インタフェース
DCLKP bit = “1”の時、ディジタルマイク が DMCLK = “H”時にデータを出力するモードに対応し、
DCLKP bit = “0”の時、ディジタルマイク が DMCLK = “L”時にデータを出力するモードに対応します。
また、DMCLK は 64fs にのみ対応します。DCLKE bit = “1” のとき、 AK4637 は DMCLK から 64 fs を
出力します。このとき、ADC を動作させるのに必要なクロックを AK4637 に入力する必要があります。
DCLKE bit = “0” のとき、DMCLK pin は “L” を出力します。Figure 37, Figure 38 にデータ入出力タイ
ミングを示します。 DCLKP bit = “1”の時、Digital MIC は DMCLK の“”でデータを出力し、AK4637 は
DMCLK の“”でデータをラッチし、DCLKP bit = “0”の時、Digital MIC は DMCLK の“”でデータを出
力し、AK4637 は DMCLK の“”でデータをラッチします。また、1bit データの密度が 0%  100% の
とき、Decimation Filter + Digital Filter は 24bit の Full Scale Data を出力します。
DMCLK(64fs)
DMDAT
DCLKP bit = “1”
Valid
Data
Valid
Data
Valid
Data
Valid
Data
Figure 37. Digital MIC との データ入出力タイミング (DCLKP bit = “1”)
DMCLK(64fs)
DMDAT
DCLKP bit = “0”
Valid
Data
Valid
Data
Valid
Data
Valid
Data
Figure 38. Digital MIC との データ入出力タイミング (DCLKP bit = “0”)
015010680-J-00
2015/09
- 42 -
[AK4637]
■
ディジタルブロック
ディジタルブロックは Figure 39 に示すブロックで構成されます。ADCPF bit, PFDAC1-0 bits及び
PFSDO bitを設定することで各種の信号処理を録音、再生パスに選択できます(Figure 40 ~ Figure 43,
Table 24)。
PMADC bit
ADC
SDTI
1st Order
HPFAD bit
HPF1
ADCPF bit
“1”
“0”
PMPFIL bit
HPF bit
LPF bit
EQ2-5 bits
ALC bit
1st Order
HPF2
1st Order
LPF
4-band
PFDAC1-0 bits
EQ
PMDAC bit
DVOL
ALC
(Volume)
EQ1 bit
“0”
SMUTE
1-band
EQ
DAC
“1”
PFVOL
PFSDO bit
SDTO
ADC: “フィルタ特性” 欄で示す ADC用の Digital Filter (LPF) を含みます。
HPF1: “ディジタルHPF1” 欄で示す ADC用の HPFです。
HPF2: High Pass Filter (“Digital Programmable Filter 回路”参照)
LPF: Low Pass Filter (“Digital Programmable Filter 回路” 参照)
4 Band EQ: Equalizer またはノッチフィルタ として使用できます。
(“Digital Programmable Filter 回路” 参照)
(6) ALC(Volume): ALC機能内蔵のディジタルボリューム
(“入力ディジタルボリューム (マニュアルモード時)” および “ALC動作” 参照)
(7) 1 Band EQ: Equalizer またはノッチフィルタ として使用できます。
(“Digital Programmable Filter 回路” 参照)
(8) PFVOL: Sidetone用ディジタルボリュームです。(“ Sidetone用ディジタルボリューム” 参照)
(9) DVOL: 再生パス用のディジタルボリュームです。(“出力ディジタルボリューム” 参照)
(10) SMUTE: ソフトミュート機能。(“ソフトミュート” 参照)
(1)
(2)
(3)
(4)
(5)
Figure 39. ディジタルブロックのパスの選択
015010680-J-00
2015/09
- 43 -
[AK4637]
ADCPF
bit
1
0
モード例
PFDAC1-0
bits
00
01
PFSDO
bit
1
0
Figure
録音モード1 & 再生モード2
録音モード2 & 再生モード1
録音モード2 & 再生モード2
x
00
0
(Programmable Filter Bypass Mode:
PMPFIL bit = “0”)
1
01
1
ループバックモード
Table 24. 録音再生モード例 (x: Do not care)
Figure 40 (default)
Figure 41
Figure 42
Figure 43
録音モード、再生モード、ループバックモードのモードを切り替える場合には、PMPFIL bit を “0”にし
た後、モードの切り替えを行って下さい。
ADC
DAC
1st Order
1st Order
1st Order
4 Band
HPF1
HPF2
LPF
EQ
ALC
(Volume)
1 Band
EQ
DVOL/
SMUTE
Figure 40. 録音モード1 & 再生モード2のパス (default)
ADC
DAC
1st Order
HPF1
1 Band
DVOL/
SMUTE
EQ
ALC
4 Band
1st Order
1st Order
EQ
LPF
HPF2
(Volume)
Figure 41. 録音モード2 & 再生モード1のパス
ADC
DAC
1st Order
HPF1
DVOL/
SMUTE
Figure 42. 録音モード2 & 再生モード2のパス
ADC
DAC
1st Order
1st Order
1st Order
4 Band
HPF1
HPF2
LPF
EQ
ALC
(Volume)
1 Band
EQ
DVOL/
SMUTE
Figure 43. ループバックモードのパス
015010680-J-00
2015/09
- 44 -
[AK4637]
■
ディジタルHPF1
ADCにはDCオフセットキャンセル用の1次のHPFを内蔵しており、HPF1のカットオフ周波数は
HPFC1-0 bitsで選択することができます。また、HPFAD bit によりHPF1をON/OFFすることができま
す(HPF ON推奨)。カットオフ周波数(fc)はサンプリング周波数(fs)に比例し、初期値は3.7Hz (@fs=
48kHz)です。
fc
fs=8kHz
fs=16kHz
fs=48kHz
0.62Hz
1.2Hz
3.7Hz
2.47Hz
4.9Hz
14.8Hz
19.7Hz
39.5Hz
118.4Hz
39.5Hz
78.9Hz
236.8Hz
Table 25. HPF1 カットオフ周波数
HPFC1 bit
HPFC0 bit
0
0
1
1
0
1
0
1
■ Digital Programmable Filter
(default)
回路
(1) High Pass Filter (HPF2)
1次のHPFで構成されます。係数を F1A13-0 bits 及び F1B13-0 bits により設定します。HPF2 はHPF
bit により ON/OFF することが可能です。 HPF2 がOFF の場合、オーディオデータが0dB でスルー
されます。 係数の設定は、HPF bit = “0” または PMPFIL bit = “0” のとき行ってください。HPF =
PMPFIL bits = “1”の設定がレジスタに書き込まれ、4/fs(max)経過後、HPF2は動作を開始します。
fs: サンプリング周波数
fc: カットオフ周波数
レジスタ設定 (Note 33)
HPF: F1A[13:0] bits =A, F1B[13:0] bits =B
(MSB=F1A13, F1B13; LSB=F1A0, F1B0)
1  1 / tan (fc/fs)
1 / tan (fc/fs)
A=
,
1 + 1 / tan (fc/fs)
B=
1 + 1 / tan (fc/fs)
伝達関数
1  z 1
H(z) = A
1 + Bz 1
ただし、カットオフ周波数は以下の範囲内で設定してください。
fc/fs  0.0001 (fc min = 4.8Hz at 48kHz)
(2) Low Pass Filter (LPF)
1次のLPF です。係数を F2A13-0 bits および F2B13-0 bits により設定します。LPF bit により
ON/OFF することが可能です。 LPF がOFF の場合、オーディオデータが0dB でスルーされます。 係
数の設定は、LPF bit = “0” または PMPFIL bit = “0” のとき行ってください。LPF = PMPFIL bits = “1”
の設定がレジスタに書き込まれ、4/fs(max)経過後、LPFは動作を開始します。
015010680-J-00
2015/09
- 45 -
[AK4637]
fs: サンプリング周波数
fc: カットオフ周波数
レジスタ設定 (Note 33)
LPF: F2A[13:0] bits =A, F2B[13:0] bits =B
(MSB=F2A13, F2B13; LSB=F2A0, F2B0)
1  1 / tan (fc/fs)
1
A=
,
1 + 1 / tan (fc/fs)
B=
1 + 1 / tan (fc/fs)
伝達関数
1 + z 1
H(z) = A
1 + Bz 1
ただし、カットオフ周波数は以下の範囲内で設定してください。
fc/fs  0.05 (fc min = 2400Hz at 48kHz)
(3) 4バンドの Equalizer & ALC後の1バンドEqualizer
5 バンドの Equalizerとして使用することや、ノッチフィルタとして使用することが可能です。4バンド
の Equalizer (EQ2 ~ EQ5) を独立にEQ2 bit ~ EQ5 bit で ON/OFF することが可能です。ALCの後の
Equalizer (EQ1) はEQ1 bit でON/OFFをコントロールします。Equalizer がOFF の場合、オーディオ
データが0dB でスルーされます。 また、EQ1 の係数を E1A15-0 bits, E1B15-0 bits, E1C15-0 bits で、
EQ2 の係数を E2A15-0 bits, E2B15-0 bits, E2C15-0 bits で、EQ3 の係数を E3A15-0 bits, E3B15-0
bits, E3C15-0 bits で、EQ4 の係数を E4A15-0 bits, E4B15-0 bits, E4C15-0 bits で, EQ5 の係数を
E5A15-0 bits, E5B15-0 bits, E5C15-0 bits で設定します。各EQの係数の設定には、設定するEQnに対応
するEQn bitが “0”のとき、またはPMPFIL bit = “0”のとき行ってください。EQ1 ~EQ5は、EQn (n=1, 2,
3, 4 or 5) = PMPFIL bits = “1”の設定がレジスタに書き込まれ、4/fs(max)経過後、動作を開始します。
EQ2~5 には後段に個別ゲイン(EQ2G ~ EQ5G)が搭載されています。EQCn bit(n =2~5) = “1”にするこ
とでEQnG5-0 bits(n = 2~5)の設定が反映されます。EQnG5-0 bits, EQCn bit (n=2~5) の設定は動作中
(EQn = PMPFIL bit = “1”) でも変更可能です。
fs: サンプリング周波数
fo1 ~ fo5: 中心周波数
fb1 ~ fb5: 中心周波数からのゲイン差が 3dB の 帯域幅
K1 ~ K5 : ゲイン (1  Kn < 3)
レジスタ設定 (Note 33)
EQ1: E1A[15:0] bits =A1, E1B[15:0] bits =B1, E1C[15:0] bits =C1
EQ2: E2A[15:0] bits =A2, E2B[15:0] bits =B2, E2C[15:0] bits =C2
EQ3: E3A[15:0] bits =A3, E3B[15:0] bits =B3, E3C[15:0] bits =C3
EQ4: E4A[15:0] bits =A4, E4B[15:0] bits =B4, E4C[15:0] bits =C4
EQ5: E5A[15:0] bits =A5, E5B[15:0] bits =B5, E5C[15:0] bits =C5
(MSB=E1A15, E1B15, E1C15, E2A15, E2B15, E2C15, E3A15, E3B15, E3C15, E4A15, E4B15,
E4C15, E5A15, E5B15, E5C15 ; LSB= E1A0, E1B0, E1C0, E2A0, E2B0, E2C0, E3A0, E3B0,
E3C0, E4A0, E4B0, E4C0, E5A0, E5B0, E5C0)
015010680-J-00
2015/09
- 46 -
[AK4637]
1  tan (fbn/fs)
2
tan (fbn/fs)
An = Kn x
, Bn = cos(2 fon/fs) x
1 + tan (fbn/fs)
,
Cn =
1 + tan (fbn/fs)
1 + tan (fbn/fs)
(n = 1, 2, 3, 4, 5)
伝達関数
H(z) = {1 + G2 x h2(z) + G3 x h3(z) + G4 x h4(z) + G5 x h5(z)} x {1+ h1(z) }
(G2, 3, 4, 5 = 1 or G)
1  z 2
hn (z) = An
1 Bnz 1 Cnz 2
(n = 1, 2, 3, 4, 5)
ただし、中心周波数は以下の範囲内で設定してください。
0.003 < fon / fs < 0.497
K(ゲイン)を “-1” に設定したとき、Equalizer はノッチフィルタとなります。EQ2 ~ EQ5をノッチフィ
ルタとして使用するとき、EQ2~EQ5間のバンドとの中心周波数が近い場合、実際のノッチフィルタの
中心周波数が上記の計算式からずれを生じます。評価ボードに添付されるコントロールソフトに中心周
波数補正機能および周波数特性確認機能がありますので、このソフトを使用して中心周波数の補正およ
び周波数特性の確認を行ってください。
Note 33. [上式により算出されたフィルタ係数を実数から2進数(2の補数)へ変換する手順]
X=(上式により算出された実数のフィルタ係数) x 213
このXの小数点以下を四捨五入した整数値を2進数(2の補数)に変換して下さい。
各フィルタ係数設定レジスタのMSBは符号ビットです。
015010680-J-00
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- 47 -
[AK4637]
OUT
IN
EQC2 bit = “0”
EQ2
EQC2 bit = “1”
EQ2 Gain (EQ2G5-0 bits)
EQC3 bit = “0”
EQ3
EQC3 bit = “1”
EQ3 Gain (EQ3G5-0 bits)
EQC4 bit = “0”
EQ4
EQC4 bit = “1”
EQ4 Gain (EQ4G5-0 bits)
EQC5 bit = “0”
EQ5
EQC5 bit = “1”
EQ5 Gain (EQ5G5-0 bits)
Figure 44. 4-Band EQの構成図
EQnG5-0 bits
3FH
3EH
3DH
:
02H
01H
00H
EQnT1-0 bits
00
01
10
11
EQG_DATA
Gain [dB]
計算式
255
0
251
-0.17
247
-0.31
20 log10 (EQG_DATA/256)
:
:
11
-27.34
7
-31.26
0
MUTE
Table 26. EQnゲイン設定 (n=2, 3, 4, 5)
(default)
EQnG5-0 bits = 3FH ~ 00H までの遷移時間
設定値
fs=8kHz時
fs=48kHz時
256/fs
32ms
5.3ms
(default)
2048/fs
256ms
42.7ms
8192/fs
1024ms
170.7ms
16384/fs
2048ms
341.3ms
Table 27. EQnゲインの遷移時間の設定 (n=2,3,4,5)
015010680-J-00
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- 48 -
[AK4637]
共通ゲインのシーケンス
<ノイズ発生時>
IN
OUT
EQCn bit = “0”
EQn
EQCn bit = “1”
EQn Gain (EQnG5-0 bits)
(ノイズが続くことを想定)
(1) EQCn bit の設定“1” “0” (パスの設定)。ゲインは瞬時に切り替わります。
(2) EQnT1-0 bits の設定 “xx” “00” (遷移時間の設定)。
(3) EQnG5-0 bits の設定“xxH” “3FH” (ゲイン設定、0dB に設定) 。
<ノイズ停止時>
IN
OUT
EQCn bit = “0”
EQn
EQCn bit = “1”
EQn Gain (EQnG5-0 bits)
(4) EQCn bit の設定“0” “1” (パスの設定)、EQnT1-0 bitsの設定
(遷移時間の設定、ノイズ停止時は遷移時間を遅くします。) (Note 34)
(5) EQnG5-0 bits の設定(ゲイン設定)
この時、EQn の Gain が EQnT1-0 bits で設定した遷移時間で切り替わります。
Note 34. EQC2~ 5 のパス設定(EQC2-5 bits) を“0”→“1”に切り替える場合は、ゲインが0dBに遷移した
後に行って下さい。ゲインが0dB遷移前に切り替えるとボツ音が発生する可能性があります。
015010680-J-00
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[AK4637]
■ ALC動作
ALCブロックにより、ALC動作が行われます。ADCPF bit = “1” のとき録音パスに対して、ADCPF bit =
“0”のとき再生パスに対して、ALC 動作が行われます。ALC bit でALC動作の ON/OFFをコントロール
します。
ALCは以下のブロックで構成され、EQ後のLevel検出2にてALCリミッタ検出レベル、ALCリカバリ待機
カウンタリセットレベルを判定します。また、Level検出1にてクリップ検出レベル(+0.53dBFS)を判定
します。
Level
検出 2
ALC
Control
EQ
Level
検出 1
Output
Input
Volume
Figure 45. ALC ブロック
EQの極の周波数(fc1)、零点の周波数(fc2)はEQFC1-0 bitsの設定で決まります。サンプリング周波数に応
じてEQFC1-0 bitsを設定してください。ALCEQがOFF (ALCEQN bit = “1”)のとき、Level検出はALCEQ
をスルーすることができます。
EQFC1-0 bits
00
01
10
11
Sampling Frequency
Range
8kHz ≤ fs ≤ 12kHz
12kHz < fs ≤ 24kHz
24kHz < fs ≤ 48kHz
極の周波数(fc1)
零点の周波数(fc2)
150Hz @ fs=12kHz 100Hz @ fs=12kHz
150Hz @ fs=24kHz 100Hz @ fs=24kHz
150Hz @ fs=48kHz 100Hz @ fs=48kHz
N/A
Table 28. ALCEQ周波数設定 (EQFC1-0 bits, N/A: Not available)
(default)
[ ALCEQ: 一次 zero pole high pass filter ]
Gain
[dB]
0dB
-3.5dB
100Hz
(fc2)
150Hz
(fc1)
Frequency
[Hz]
Note 35. 黒線: 概略の特性、赤線: 実際の特性
Figure 46. ALCEQ周波数特性 (fs = 48kHz時)
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- 50 -
[AK4637]
1. ALCリミッタ動作
ALCリミッタ動作では出力レベルがALCリミッタ検出設定レベル(Table 29)を越えた場合、VOL値を自
動的にALCリミッタ検出レベル以下に減衰させます。このときリミッタ量は、出力レベルに依存します
(Table 30)。ボリュームの変更は、1 サンプリング毎にTable 30で示した値で VOL値で自動的に減衰さ
せます(一回リミッタ動作に移行すると、この減衰動作は 16回繰り返されます)。
減衰動作終了後でもALC bitを “0”にしない限り、再び出力レベルがALCリミッタ検出レベルを越えれ
ば、この減衰動作は繰り返されます。
ALCリカバリ待機カウンタ
LMTH2 LMTH1 LMTH0
ALCリミッタ検出レベル
bit
bit
bit
リセットレベル
0
0
0
(default)
ALC Output  2.5dBFS
2.5dBFS > ALC Output  4.1dBFS
0
0
1
ALC Output  2.5dBFS
2.5dBFS > ALC Output  3.3dBFS
0
1
0
ALC Output  4.1dBFS
4.1dBFS > ALC Output  6.0dBFS
0
1
1
ALC Output  4.1dBFS
4.1dBFS > ALC Output  5.0dBFS
1
0
0
ALC Output  6.0dBFS
6.0dBFS > ALC Output  8.5dBFS
1
0
1
ALC Output  6.0dBFS
6.0dBFS > ALC Output  7.2dBFS
1
1
0
ALC Output  8.5dBFS
8.5dBFS > ALC Output  12.0dBFS
1
1
1
ALC Output  8.5dBFS
8.5dBFS > ALC Output  10.1dBFS
Table 29. ALC リミッタ検出レベル/リカバリ待機カウンタリセットレベル
出力レベル
ATT量 [dB]
0.38148
+0.53dBFS ≤ 出力レベル(*)
0.06812
–1.16dBFS ≤ 出力レベル < +0.53dBFS
0.02548
LM-LEVEL ≤ 出力レベル < –1.16dBFS
(*) 次に出力するデータで比較
Table 30. ALC リミッタATT量
015010680-J-00
2015/09
- 51 -
[AK4637]
2. ALCリカバリ動作
ALCリカバリ動作は、WTM1-0 bitsで設定された時間(Table 31)待機を行い、この間、出力信号がALCリ
カバリ待機カウンタリセットレベルの下限(Table 29)を越すことがなければALCリカバリ動作を行いま
す。このALCリカバリ動作は設定された基準レベル(Table 33) まで1サンプリング毎にRGAIN2-0 bitsで
設定した値(Table 32)だけVOL値を自動的に増加させます。VOL値が基準レベル (REF値)に達した場合、
VOL値の増加は行いません。レベルが低いときのリカバリ速度を相対的に速くするため、ピーク値が
-12dBFSを超えた場合、リカバリ速度を遅くする処理を入れています。
また、ALCリカバリ待機中に
(リカバリ待機カウンタリセットレベル)  Output Signal < (リミッタ検出レベル)
となっている場合、待機タイマはリセットされます。そのため、
(リカバリ待機カウンタリセットレベル) > Output Signal
となった時から、待機時間のカウントが開始されます。
また、ALC動作はインパルス性のノイズにも対応したALCになっています。FRN bit = “0”の時、インパ
ルス性のノイズが入力されると、通常のリカバリ動作よりも早いサイクルでリカバリ動作(ファストリカ
バリ動作)を行います。例えば、マイクロフォンに瞬間的に大きな音が入力された場合、この動作により
大きな音に埋もれた小信号を改善することができます。ファストリカバリ動作の速さは、RFST1-0 bits
により設定します(Table 34)。FRN bit = “1”の時、インパルス性のノイズが入力されても、ファストリカ
バリ動作は行われません。ファストリカバリ時のリミッタ量はFRATT bitにより設定します(Table 35)。
WTM1
bit
0
0
1
1
ALCリカバリ周期
8kHz
16kHz
128/fs
16ms
8ms
256/fs
32ms
16ms
512/fs
64ms
32ms
1024/fs
128ms
64ms
Table 31. ALCリカバリ待機時間の設定
WTM0
bit
0
1
0
1
GAIN切替え
タイミング
0
0.00424
1/fs
1
0.00212
1/fs
0
0.00106
1/fs
1
0.00106
2/fs
0
0.00106
4/fs
1
0.00106
8/fs
0
0.00106
16/fs
1
0.00106
32/fs
Table 32. ALC リカバリゲイン量の設定
RGAIN2 bit RGAIN1 bit RGAIN0 bit
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
48kHz
2.7ms
5.3ms
10.7ms
21.3ms
(default)
GAIN量[dB]
015010680-J-00
(default)
2015/09
- 52 -
[AK4637]
REF7-0 bits
GAIN [dB]
Step
F1H
+36.0
F0H
+35.625
EFH
+35.25
:
:
E1H
+30.0
(default)
:
:
0.375 dB
92H
+0.375
91H
0.0
90H
–0.375
:
:
06H
–52.125
05H
–52.5
04H~00H
MUTE
Table 33. ALCリカバリ動作時の基準値設定
RFST1-0 bits
ファストリカバリゲイン量 [dB]
00
0.0032
(default)
01
0.0042
10
0.0064
11
0.0127
Table 34. ファストリカバリ速度設定 (FRN bit = “0”)
ATT切り替え
タイミング
-0.00106
4/fs
(default)
0
1
-0.00106
16/fs
Table 35. ファストリカバリ基準ボリュームATT量の設定
FRATT bit
ATT量 [dB]
3. ALC 動作時のボリューム値
ALC 動作時の現在のボリューム値が VOL7-0 bits に反映されます。VOL7-0 bits をリードすることに
より0.75dB 単位で現在のボリューム値を確認することが可能です。
VOL7-0 bits
GAIN [dB]
FFH
+36.0 ≤ Gain
FEH
+35.25 ≤ Gain < +36.0
FCH
+34.5 ≤ Gain < +35.25
FAH
+33.75≤ Gain < +34.5
:
:
A2H
+0.75 ≤ Gain < +1.5
A0H
0.0 ≤ Gain < +0.75
9EH
-0.75 ≤ Gain < 0.0
:
:
12H
-53.25 ≤ Gain < -52.5
10H
-72 ≤ Gain < -53.25
00H
MUTE
Table 36. ALC現在のボリューム値
015010680-J-00
2015/09
- 53 -
[AK4637]
4. ALC設定例
Table 37、Table 38 は、それぞれ録音パス、再生パスの場合のALC設定例です。
Data
010
0
01
E1H
E1H
fs=8kHz
Operation
4.1dBFS
Enable
32ms
+30dB
+30dB
RGAIN2-0 Recovery GAIN
000
0.00424dB
RFST1-0
Fast Recovery GAIN
11
EQFC1-0
ALC EQ Frequency
ALCEQN
ALC
ALC EQ disable
ALC enable
Register
Name
LMTH2-0
FRN
WTM1-0
REF7-0
IVOL7-0
Register
Name
LMTH2-0
FRN
WTM1-0
REF7-0
IVOL7-0
Comment
Limiter detection Level
Fast Recovery mode
Recovery waiting period
Maximum gain at recovery operation
Gain of IVOL
0.0127dB
fc1=100Hz,
00
fc2=67Hz
0
Enable
1
Enable
Table 37. ALC設定例(録音パス)
Comment
Limiter detection Level
Fast Recovery mode
Recovery waiting period
Maximum gain at recovery operation
Gain of IVOL
fs=8kHz
Data
Operation
010
4.1dBFS
0
Enable
01
32ms
A1H
+6dB
91H
0dB
RGAIN2-0 Recovery GAIN
000
RFST1-0
Fast Recovery GAIN
11
EQFC1-0
ALC EQ Frequency
ALCEQN
ALC
ALC EQ disable
ALC enable
0.00424dB
0.0127dB
fc1=100Hz,
00
fc2=67Hz
0
Enable
1
Enable
Table 38. ALC設定例(再生パス)
015010680-J-00
fs=48kHz
Operation
4.1dBFS
Enable
21.3ms
+30dB
+30dB
0.00106dB
011
(2/fs)
00
0.0032dB
fc1=150Hz,
10
fc2=100Hz
0
Enable
1
Enable
Data
010
0
11
E1H
E1H
fs=48kHz
Data
Operation
010
4.1dBFS
0
Enable
11
21.3ms
A1H
+6dB
91H
0dB
0.00106dB
011
(2/fs)
00
0.0032dB
fc1=150Hz,
10
fc2=100Hz
0
Enable
1
Enable
2015/09
- 54 -
[AK4637]
5. ALC動作設定手順例
ALC動作中は、以下のビットへの変更を禁止します。これらのビットを変更する場合は、ALC動作を終
了(ALC bit = “0”)してから行って下さい。また、ALC動作終了時はIVOL設定値までソフト遷移します。
再度ALCを動作させる際は遷移時間を待ってからALC動作を有効にすることを推奨します。
LMTH2-0, WTM1-0, RGAIN2-0, REF7-0, RFST1-0, EQFC1-0, FRATT, FRN, ALCEQN の各ビット
Example:
Recovery Waiting Period = [email protected]
Recovery Gain = 0.00106dB (2/fs)
Fast Recovery Gain = 0.0032dB
Maximum Gain = +30.0dB
Gain of IVOL = +30.0dB
Limiter Detection Level = 4.1dBFS
EQFC1-0 bits = “10”
ALCEQN bit = “0”
FRATT bit = “0”
FRN bit = “0”
ALC bit = “1”
Manual Mode
WR (FRATT= “0”, FRN = “0”)
(1) Addr=09H, Data=00H
WR (EQFC1-0, WTM1-0, RFST1-0)
(2) Addr=0AH, Data=6CH
WR (REF7-0)
(3) Addr=0CH, Data=E1H
WR (IVOL7-0)
* The value of IVOL should be
the same or smaller than REF’s
WR (ALCEQN = “0”, ALC = “1”, RGAIN2-0, LMTH2-0)
(4) Addr=0DH, Data=E1H
(5) Addr=0BH, Data=2EH
ALC Operation
WR: Write
Figure 47. ALC動作設定手順例 (録音パス)
015010680-J-00
2015/09
- 55 -
[AK4637]
■ 入力ディジタルボリューム (マニュアルモード時)
ADCPF bit = “1” のとき、ALC bit = “0” にすることでALCブロックは入力用のディジタルボリューム(マ
ニュアルモード)となります。このモードは以下の場合に使用します。
1. リセット解除後、ALC動作に関するレジスタ設定(LMTHなど)を行う場合。
2. サンプリング周波数の変更に伴い、リミッタ/リカバリ周期などALC動作に関するレジスタ変
更を行う場合。
3. 入力ディジタルボリュームをマニュアルボリュームとして使用する場合。
入力ディジタルボリュームのゲイン量はIVOL7-0 bitsで設定します(Table 39)。
また、ATT設定間はソフト遷移します。従って、遷移中にスイッチングノイズは発生しません。遷移ス
テップはIVTM bitで設定します(Table 40)。IVTM bit = “1” のとき、F1H(+36dB)から05H(-52.5dB)までに
は944/fs([email protected]=48kHz)かかります。05H(-52.5dB)から00H(MUTE)までの動作は、IVTM bit の設
定で72dBまで遷移した後にMUTEします。
IVOL7-0 bits
GAIN (dB)
Step
F1H
+36.0
F0H
+35.625
EFH
+35.25
:
:
E2H
+30.375
E1H
+30.0
(default)
E0H
+29.625
0.375dB
:
:
92H
+0.375
91H
0.0
90H
0.375
:
:
06H
52.125
05H
52.5
04H~00H
MUTE
Table 39. 入力ディジタルボリュームの設定値
IVTM bit
0
1
IVOL7-0 bits = F1Hから05Hまでの遷移時間
設定値
fs=8kHz時
fs=48kHz時
236/fs
29.5ms
4.9ms
944/fs
118ms
19.7ms
Table 40. 入力ディジタルボリュームの遷移時間設定
(default)
PMPFIL bit = “0” のときにIVOL7-0 bitsに書き込みを行うと、PMPFIL bit = “1”に書き換えてから、その
設定値でIVOLが動作を開始します。
015010680-J-00
2015/09
- 56 -
[AK4637]
■ Sidetone用ディジタルボリューム
Programmable Filter出力からDACへ入力される信号に4 stepの出力ボリューム(PFVOL)を内蔵します。
PFVOL1-0 bits
Gain
00
0dB
(default)
01
-6dB
10
-12dB
11
-18dB
Table 41. Sidetone用ディジタルボリューム
■ DAC入力信号切り替え
PFDAC1-0 bits の設定により、DACに入力される信号を選択またはミキシングすることが可能です。
PFDAC1 PFDAC0
DAC Input Signal
bit
bit
0
0
SDTI
(default)
0
1
PFVOL Output
1
0
(SDTI + PFVOL) / 2
1
1
N/A
Table 42. DAC入力信号の切り替え (N/A: Not available)
■
出力ディジタルボリューム
AK4637はMUTEを含む0.5dBステップ、205レベルのディジタル出力ボリューム(DVOL)を内蔵します。
このボリュームはDACの前段にあり、入力データを+12dBから89.5dBまで減衰、またはミュートしま
す。DVOL7-0 bitsでボリュームをコントロールできます。また、ATT設定間の遷移はスイッチングノイ
ズを軽減するため 816/fs, 204/fsでソフト遷移します。遷移ステップはDVTM bitで設定します。DVTM bit
= “0”のとき、00H(+12.0dB)からCCH(MUTE)までには816/fs ([email protected]=48kHz)かかります。
DVOL7-0 bits
Gain
Step
00H
+12.0dB
01H
+11.5dB
02H
+11.0dB
:
:
0.5dB
18H
0dB
(default)
:
CAH
89.0dB
CBH
89.5dB
CCH~FFH
Mute ( )
Table 43. 出力ディジタルボリュームの設定値
DVOL7-0 bits = 00HからCCHまでの遷移時間
設定値
fs=8kHz時
fs=48kHz時
816/fs
102ms
17.0ms
(default)
204/fs
25.5ms
4.3ms
Table 44. 出力ディジタルボリュームの遷移時間設定
DVTM bit
0
1
015010680-J-00
2015/09
- 57 -
[AK4637]
■
ソフトミュート
DAC入力のディジタル部にソフトミュート機能を内蔵します。ソフトミュートはSMUTE bitでコントロ
ールできます。SMUTE bit を “1”にすると、DVTM bitで設定したサイクルで、入力データがその時点の
DVOL7-0 bitsの設定値(ATT DATA)から (“0”)までアテネーションされます。 SMUTE bitを “0”にする
と状態が解除され、DVTM bitで設定したサイクルで、からATT DATAまで復帰します。ソフトミ
ュート開始後、までアッテネーションされる前に解除されるとアッテネーションが中断され、同じサ
イクルでATT DATA値まで復帰します。再生パスにおいて信号を止めずに信号源を切り替える場合など
に有効です。
SMUTE bit
ATT DATA
(1)
(1)
(3)
Attenuation
-
GD
(2)
GD
Analog Output
Figure 48. Soft Mute Function
(1) DVTM bitで設定したサイクルで入力データが (“0”)までアテネーションされます。ATT DATA =
+12dB (DVOL7-0 bits = 00H)の場合、816/fs = 17ms @ fs =48kHz, DVTM bit = “0”です。
(2) ディジタル入力に対するアナログ出力は群遅延(GD)を持ちます。
(3) ソフトミュート開始後、までアッテネーションされる前に解除されるとアテネーションが中断さ
れ、同じサイクルで、DVOL7-0 bitsで設定したボリューム値まで復帰します。
015010680-J-00
2015/09
- 58 -
[AK4637]
■ BEEP入力
PMBP bit = “1”の時、PMSL = SLPSN bits = “1”の状態でBEEPS bitを “1”にすると、BEEP pinから入力
された信号を、スピーカアンプ(LOSEL bit = “0”)、またはモノラルライン出力(LOSEL bit = “1”)から出力
することが出来ます。BEEP入力使用時は、必ずMDIF bit = “0”にしてください。BPLVL3-0 bitsでBEEP
-Ampのゲイン値を設定し、スピーカアンプはSPKG1-0 bitsの設定、ライン出力はLVCM1-0 bitsの設定
に従って、トータルのゲインが決まります。
入力されるBEEP音はBPLVL3-0 bitsでゲイン設定を行うことができます(Table 45)。
BPLVL3 bit BPLVL2 bit BPLVL1 bit BPLVL0 bit BEEP Gain
0
0
0
0
0dB
0
0
0
1
6dB
0
0
1
0
12dB
0
0
1
1
18dB
0
1
0
0
24dB
0
1
0
1
30dB
0
1
1
0
33dB
0
1
1
1
36dB
1
0
0
0
39dB
1
0
0
1
42dB
Others
N/A
Table 45. BEEP 出力 Gain 設定(N/A: Not available)
(default)
BPVCM bit により、BEEP入力アンプのコモン電位を設定することができます(Table 46)。
BPVCM bit BEEP入力アンプのコモン電位 (typ)
0
1.15V
(default)
1
1.65V (Note 14, Note 36)
Note 14. BPVCM bit = “1”の時は、max AVDD Vpp or 3.3Vppのどちらか小さい方の値です。ただし、
BEEP-Amp(BPLVL3-0 bitsで設定)通過後の振幅が0.5Vpp以上の場合、クリップする可能性があ
ります。
Note 36. BPVCM bit = “1” かつBEEP入力をスピーカに出力する場合は、AVDD=2.8V以上で使用してく
ださい。
Table 46. BEEP入力アンプのコモン電位設定
To MIC-Amp
BEEP/IN- pin
BPLVL3-0 bits
“1”
BEEPS bit
To Speaker-Amp
or Lineout-Amp
“0”
MDIF bit
BEEP-Amp
Figure 49. Block Diagram of BEEP pin
015010680-J-00
2015/09
- 59 -
[AK4637]
■
スピーカアンプ (SPP/SPN pins, LOSEL bit = “0”)
LOSEL bit = “0”のとき、DAC から出力された信号をスピーカアンプに入力します。このスピーカアンプ
は、BTL 接続によるモノラル出力で、SPKG1-0 bits にてゲインを調整することができます。スピーカア
ンプからの出力レベルは AVDD および SPKG1-0 bits により決まります。
SPK-Amp 出力レベル
(DAC 入力=0dBFS, AVDD=3.3V)
00
+6.4dB
3.36Vpp
(default)
01
+8.4dB
4.23Vpp (Note 37)
10
+11.1dB
5.76Vpp (Note 37)
11
+14.9dB
8.90Vpp (AVDD=5.0V; Note 37)
Note 37. 信号がクリップしないと仮定した場合の出力レベルです。実際には、DAC から 0dBFS の信
号が出力された場合、信号がクリップします。クリップさせないためには DVOL 等により DAC
からの出力レベルを下げて、SPK-Amp からの出力を 4.0Vpp 以下に抑える必要があります。
Table 47. SPK-Amp ゲイン
ゲイン
SPKG1-0 bits
<スピーカアンプのコントロールシーケンス>
PMSL bit でスピーカアンプを Power-up/down できます。LOSEL bit = “0” の時、PMSL bit が“0”の場合、
SPP pin は 100k Ω (typ)でプルダウン、SPN pin は Hi-Z になります。LOSEL bit = “0” の状態で、PMSL
bit に “1”を書き込み、SLPSN bit を“0”にするとスピーカアンプはパワーセーブモードになります。この
時、SPP pin は Hi-Z、SPN pin は AVDD/2 を出力します。
電源投入後、PDN pin を“L”から“H”に変更し、PMSL bit を“1”にすると、SPP, SPN pin はパワーセーブ
モードで立ち上がります。この時、SPP pin は Hi-Z に、SPN pin は AVDD/2 になりますが、パワーセ
ーブモードで立ち上げると、ポップノイズを低減させることができます。また、Power-down 時(PMSL
bit=“0”)もパワーセーブモードを経由することで、同様にポップノイズを低減させることができます。
PMSL bit
0
1
SLPSN bit
Mode
SPP pin
SPN pin
x
Hi-Z
パワーダウン Pull-down to VSS1
0
Hi-Z
AVDD/2
パワーセーブ
1
通常動作
通常動作
通常動作
Table 48 スピーカアンプのモード設定 (x: Don’t care)
LOSEL bit
Don't care
(default)
"L"
PMSL bit
>1ms
SLPSN bit
SPP pin
SPN pin
>0ms
Hi-Z
Hi-Z
Hi-Z
AVDD/2
AVDD/2
Hi-Z
Figure 50. Power-up/Power-down Timing for Speaker-Amp
015010680-J-00
2015/09
- 60 -
[AK4637]
■
サーマルシャットダウン機能
スピーカ出力のショート等により、デバイス内部が異常発熱した場合、自動的にスピーカアンプあるい
はライン出力アンプがパワーダウン(サーマルシャットダウン)され、THDET bit が “1”になります。
TSDSEL bit = “0” (default)の時、デバイスの温度が低下しサーマルシャットダウンが解除されると、ス
ピーカあるいはライン出力アンプのパワーダウンは自動的に解除され、THDET bit が “0”になります。
TSDSEL bit = “1”の時、PDN pin によってリセットをかけるまでは通常動作に復帰しません。
015010680-J-00
2015/09
- 61 -
[AK4637]
■
モノラルライン出力 (AOUT pin, LOSEL bit = “1”)
LOSEL bit を“1”にすると、SPP pin は AOUT pin になり、DAC の出力信号をシングルエンドで出力しま
す。モノラルライン出力は、AVDD=2.8~3.6V で動作することが可能です。LOSEL = PMSL = SLPSN bits
= “1”の状態で、DACL bit を “0”にすると、出力は OFF となり、AOUT pin はコモン電圧を出力します。
負荷抵抗は min. 10kです。LOSEL = SLPSN bits = “1” かつ PMSL bit = “0” にすると、パワーダウン状
態になり VSS1 に 100k (typ)でプルダウンされます。また、LOSEL bit = “1” かつ SLPSN bit = “0”の状
態で、PMSL bit でパワーダウンの ON/OFF を行うと、ON/OFF 時に発生するポップ音を低減すること
ができます。このとき、Figure 52 に示すように C カップル後、ラインアウトのラインを 22kの抵抗で
プルダウンしてください。立ち上がりおよび立ち下がりの時間は C=1μF, RL=10kのとき、最大 300ms
です。モノラルライン出力は、LOSEL = PMSL = SLPSN bits = “1”でパワーアップ状態となります。
モノラルライン出力のゲインは LVCM1-0 bits で設定します。
“DACL bit”
“LVCM1-0 bits”
DAC
AOUT pin
“BEEPS bit”
BEEP
Figure 51. モノラルライン出力
PMSL bit
0
1
SLPSN bit
0
1
0
1
LVCM1-0 bits
00
01
10
11
Mode
AOUT pin
Fall-down to VSS1
パワーダウン
Pull-down to VSS1
パワーダウン
Rise
up to Common Voltage
パワーセーブ
通常動作
通常動作
Table 49. ライン出力のモード設定
(default)
AVDD
Gain
コモン電位 (typ)
2.8 ~ 3.6V
0dB
1.3V
3.0 ~ 3.6V
+2dB
1.5V
(default)
2.8 ~ 3.6V
+2dB
1.3V
3.0 ~ 3.6V
+4dB
1.5V
Table 50. ライン出力ゲイン設定
1F
AOUT
220
External
Input
22k
Note 38.ライン出力のポップ音低減回路の抵抗 22kΩ を大きくすると立ち上がり時間は長くなりますが、
ポップ音は小さくなりません。また、ライン出力のドライブ能力が min 10kΩ のため、22kΩ よ
り小さくしないでください。
Figure 52. ライン出力外付け回路例(ポップ音低減回路使用時)
015010680-J-00
2015/09
- 62 -
[AK4637]
[ライン出力コントロールシーケンス(ポップ音低減回路使用時)]
(6)
(1)
LOSEL bit
(2)
(5)
PMSL bit
(3)
(4)
SLPSN bit
99%
Common Voltage
Normal Output
AOUT pins
1%
Common Voltage
300 ms
300 ms
Figure 53. ライン出力コントロールシーケンス(ポップ音低減回路使用時)
(1) ライン出力に切り替えます。LOSEL bit = “1”
(2) パワーダウンを解除します。PMSL bit = “1”
AOUT pin が立ち上がります。99%Common Voltage まで立ち上がり時間は C=1μF のとき
200ms (max 300ms)です。
(3) AOUT pin が立ち上がった後でパワーセーブモードを解除します。SLPSN bit = “1”
モノラルライン出力が可能になります。
(4) パワーセーブモードをON します。SLPSN bit = “0”
(5) パワーダウンに設定します。PMSL bit =“0”
AOUT pin が立ち下がります。1%Common Voltageまでの立ち下がり時間はC=1μFのとき
200ms (max 300ms)です。
(6) Wait時間 (≥300ms) 後、モノラルライン出力を解除します。LOSEL bit = “0”
015010680-J-00
2015/09
- 63 -
[AK4637]
[ライン出力コントロールシーケンス(SLPSN bit = “1”: ポップ音低減回路未使用時)]
(8)
(1)
LOSEL bit
(2)
SLPSN bit
(7)
(3)
PMSL bit
AOUT pin
External Input
(4)
(4)
(5)
External MUTE
(6)
MUTE
Normal Operation
MUTE
Figure 54.ライン出力コントロールシーケンス(SLPSN bit = “1”: ポップ音低減回路未使用時)
(1) ライン出力に切り替えます。LOSEL bit = “1”
(2) ポップ音低減回路を無効にします。SLPSN bit = “1”
(3) パワーアップします。PMSL bit = “1”
AOUT pin が立ち上がります。
(4) 外付けC, RLに依存して時定数が決まります。
(5) External Inputの電位が安定した後、External MUTEを解除します。
ライン出力が可能になります。
(6) External MUTEをONします。
(7) パワーダウンします。PMSL bit = “0”
AOUT pin が立ち下がります。
(8) Wait時間 (≥300ms) 後、モノラルライン出力を解除します。LOSEL bit = “0”
■
レギュレータブロック
AK4637はレギュレータを内蔵しています。AVDD pin に供給された電圧 typ 3.3V は、レギュレータを
介し、アナログブロック(MIC-amp, ADC, DAC, BEEP)へ typ 2.3Vとして供給されます。レギュレータ
は PMVCM bit = “1”で パワーアップ、PMVCM bit = “0”でパワーダウンします。ノイズ対策のため、
REGFIL pin には対GNDに2.2µF±10%のコンデンサを実装して下さい。
AK4637
PMVCM bit = “1” で power-up
PMVCM bit = “0” で power-down
AVDD
Regulator
To Analog Block
typ 2.3V
REGFIL
2.2F ± 10%
Figure 55. Regulator Block
015010680-J-00
2015/09
- 64 -
[AK4637]
■
シリアルコントロールインタフェース
AK4637はマイクロプロセッサとI2Cバスで通信し、高速モード (max:400kHz) に対応しています。SDA,
SCL pinsのプルアップ抵抗の接続先はTVDD以上かつ6V以下にして下さい。
1. WRITE命令
I2Cバスモードにおけるデータ書き込みシーケンスはFigure 56に示されます。バス上のICへのアクセス
には、最初に開始条件 (Start Condition) を入力します。SCLラインが “H”の時にSDAラインを“H”から“L”
にすると、開始条件が作られます (Figure 62)。開始条件の後、スレーブアドレスが送信されます。この
アドレスは “0010010” 固定の7ビットから構成され、8ビット目にはデータ方向ビット (R/W) が続きま
す(Figure 57)。アドレスが一致した場合、AK4637は確認応答 (Acknowledge) を生成し、命令が実行さ
れます。マスタは確認応答用のクロックパルスを生成し、SDAラインを解放しなければなりません
(Figure 63)。R/W bitが“0”の場合はデータ書き込み、R/W bitが“1”の場合はデータ読み出しを行います。
第2バイトはサブアドレス (レジスタアドレス) です。サブアドレスは8ビット、MSB firstで構成され、
上位1ビットは“0”固定です (Figure 58)。第3バイト以降はコントロールデータです。コントロールデー
タは8ビット、MSB firstで構成されます (Figure 59)。AK4637は、各バイトの受信を完了するたびに確
認応答を生成します。データ転送は、必ずマスタが生成する停止条件 (Stop Condition) によって終了し
ます。SCLラインが “H”の時にSDAラインを “L”から “H”にすると、停止条件が作られます (Figure 62)。
AK4637は複数のバイトのデータを一度に書き込むことができます。データを1バイト送った後、停止条
件を送らず更にデータを送ると、サブアドレスが自動的にインクリメントされ、次のデータは次のサブ
アドレスに格納されます。アドレス“3FH”にデータを書き込んだ後、さらに次のアドレスに書き込んだ
場合にはアドレス“00H”にデータが書き込まれます。
クロックが“H”の間は、SDAラインの状態は一定でなければなりません。データラインが“H”と“L”の間で
状態を変更できるのは、SCLラインのクロック信号が“L”の時に限られます (Figure 64)。SCLラインが“H”
の時にSDAラインを変更するのは、開始条件、停止条件を入力するときのみです。
S
T
A
R
T
SDA
S
S
T
O
P
R/W="0"
Slave
Address
Sub
Address(n)
Data(n)
A
C
K
A
C
K
Data(n+1)
Data(n+x)
A
C
K
A
C
K
A
C
K
P
A
C
K
Figure 56. I2C バスモードのデータ転送シーケンス
0
0
1
0
0
1
0
R/W
A2
A1
A0
D2
D1
D0
Figure 57. 第 1 バイトの構成
0
A6
A5
A4
A3
Figure 58. 第 2 バイトの構成
D7
D6
D5
D4
D3
Figure 59. 第 3 バイト以降の構成
015010680-J-00
2015/09
- 65 -
[AK4637]
2. READ 命令
R/W bitが “1” の場合、AK4637はREAD動作を行います。指定されたアドレスのデータが出力された後、
マスタが停止条件を送らず確認応答を生成すると、サブアドレスが自動的にインクリメントされ、次の
アドレスのデータを読み出すことができます。アドレス“3FH”のデータを読み出した後、さらに次のア
ドレスを読み出す場合にはアドレス“00H”のデータが読み出されます。
AK4637 はカレントアドレスリードとランダムリードの 2 つの READ 命令を持っています。
2-1. カレントアドレスリード
AK4637は内部にアドレスカウンタを持っており、カレントアドレスリードではこのカウンタで指定さ
れたアドレスのデータを読み出します。内部のアドレスカウンタは最後にアクセスしたアドレスの次の
アドレス値を保持しています。例えば、最後にアクセス (READでもWRITEでも) したアドレスが “n”
であり、その後カレントアドレスリードを行った場合、アドレス “n+1”のデータが読み出されます。カ
レントアドレスリードでは、AK4637はREAD命令のスレーブアドレス (R/W bit = “1”) の入力に対して
確認応答を生成し、次のクロックから内部のアドレスカウンタで指定されたデータを出力したのち内部
カウンタを1つインクリメントします。データが出力された後、マスタが確認応答を生成せず停止条件を
送ると、READ動作は終了します。
S
T
A
R
T
SDA
S
S
T
O
P
R/W="1"
Slave
Address
Data(n)
Data(n+1)
MA
AC
SK
T
E
R
A
C
K
Data(n+2)
MA
AC
S K
T
E
R
Data(n+x)
MA
AC
S K
T
E
R
MA
AC
SK
T
E
R
P
MN
AA
SC
T K
E
R
Figure 60. カレントアドレスリード
2-2. ランダムアドレスリード
ランダムアドレスリードにより任意のアドレスのデータを読み出すことができます。ランダムアドレス
リードはREAD命令のスレーブアドレス (R/W bit = “1”) を入力する前に、ダミーのWRITE命令を入力す
る必要があります。ランダムアドレスリードでは最初に開始条件を入力し、次にWRITE命令のスレーブ
アドレス (R/W bit = “0”)、読み出すアドレスを順次入力します。AK4637がこのアドレス入力に対して確
認応答を生成した後、再送条件、READ命令のスレーブアドレス (R/W bit= “1”) を入力します。AK4637
はこのスレーブアドレスの入力に対して確認応答を生成し、指定されたアドレスのデータを出力し、内
部アドレスカウンタを1つインクリメントします。データが出力された後、マスタが確認応答を生成せ
ず停止条件を送ると、READ動作は終了します。
S
T
A
R
T
SDA
S
T
A
R
T
R/W="0"
Slave
S Address
Sub
Address(n)
A
C
K
Slave
S Address
A
C
K
S
T
O
P
R/W="1"
Data(n)
A
C
K
Data(n+1)
MA
AC
S K
T
E
R
Data(n+x)
MA
AC
SK
T
E
R
MA
AC
SK
T
E
R
P
MN
A A
SC
T K
E
R
Figure 61. ランダムアドレスリード
015010680-J-00
2015/09
- 66 -
[AK4637]
SDA
SCL
S
P
start condition
stop condition
Figure 62. 開始条件と停止条件
DATA
OUTPUT BY
TRANSMITTER
not acknowledge
DATA
OUTPUT BY
RECEIVER
acknowledge
SCL FROM
MASTER
2
1
8
9
S
clock pulse for
acknowledgement
START
CONDITION
Figure 63. I2C バスでの確認応答
SDA
SCL
data line
stable;
data valid
change
of data
allowed
Figure 64. I2C バスでのビット転送
015010680-J-00
2015/09
- 67 -
[AK4637]
■
レジスタマップ
Addr Register Name
00H
01H
02H
03H
04H
05H
06H
07H
08H
09H
0AH
0BH
0CH
0DH
0EH
0FH
10H
11H
12H
13H
14H
15H
16H
17H
18H
19H
1AH
1BH
1CH
1DH
1EH
1FH
20H
21H
22H
23H
24H
25H
26H
27H
28H
29H
2AH
2BH
2CH
2DH
2EH
2FH
D7
D6
D5
D4
D3
Power Management 1
PMPFIL PMVCM
PMBP
0
LOSEL
Power Management 2
0
0
0
0
M/S
Signal Select 1
SLPSN MGAIN3 DACS
0
PMMP
Signal Select 2
SPKG1 SPKG0
0
MICL
0
Signal Select 3
LVCM1
LVCM0
DACL
0
0
Mode Control 1
PLL3
PLL2
PLL1
PLL0
0
Mode Control 2
CM1
CM0
0
0
FS3
Mode Control 3
TSDSEL THDET SMUTE
0
MSBS
Digital MIC
0
0
0
PMDM
DCLKE
Timer Select
ADRST1 ADRST0 FRATT
FRN
0
ALC Timer Select
0
IVTM
EQFC1 EQFC0
WTM1
ALC Mode Control 1
ALCEQN LMTH2
ALC
RGAIN2 RGAIN1
ALC Mode Control 2
REF7
REF6
REF5
REF4
REF3
Input Volume Control
IVOL7
IVOL6
IVOL5
IVOL4
IVOL3
ALC Volume
VOL7
VOL6
VOL5
VOL4
VOL3
BEEP Control
0
BPVCM BEEPS
0
BPLVL3
Digital Volume Control
DVOL7 DVOL6
DVOL5
DVOL4
DVOL3
EQ Common Gain Select
0
0
0
EQC5
EQC4
EQ2 Gain Setting
EQ2G5 EQ2G4 EQ2G3 EQ2G2 EQ2G1
EQ3 Gain Setting
EQ3G5 EQ3G4 EQ3G3 EQ3G2 EQ3G1
EQ4 Gain Setting
EQ4G5 EQ4G4 EQ4G3 EQ4G2 EQ4G1
EQ5 Gain Setting
EQ5G5 EQ5G4 EQ5G3 EQ5G2 EQ5G1
Digital Filter Select 1
0
0
0
0
0
Digital Filter Select 2
0
0
0
0
0
Digital Filter Mode
0
0
PFVOL1 PFVOL0 PFDAC1
HPF2 Co-efficient 0
F1A7
F1A6
F1A5
F1A4
F1A3
HPF2 Co-efficient 1
0
0
F1A13
F1A12
F1A11
HPF2 Co-efficient 2
F1B7
F1B6
F1B5
F1B4
F1B3
HPF2 Co-efficient 3
0
0
F1B13
F1B12
F1B11
LPF Co-efficient 0
F2A7
F2A6
F2A5
F2A4
F2A3
LPF Co-efficient 1
0
0
F2A13
F2A12
F2A11
LPF Co-efficient 2
F2B7
F2B6
F2B5
F2B4
F2B3
LPF Co-efficient 3
0
0
F2B13
F2B12
F2B11
Digital Filter Select 3
0
0
0
EQ5
EQ4
E1 Co-efficient 0
E1A7
E1A6
E1A5
E1A4
E1A3
E1 Co-efficient 1
E1A15
E1A14
E1A13
E1A12
E1A11
E1 Co-efficient 2
E1B7
E1B6
E1B5
E1B4
E1B3
E1 Co-efficient 3
E1B15
E1B14
E1B13
E1B12
E1B11
E1 Co-efficient 4
E1C7
E1C6
E1C5
E1C4
E1C3
E1 Co-efficient 5
E1C15
E1C14
E1C13
E1C12
E1C11
E2 Co-efficient 0
E2A7
E2A6
E2A5
E2A4
E2A3
E2 Co-efficient 1
E2A15
E2A14
E2A13
E2A12
E2A11
E2 Co-efficient 2
E2B7
E2B6
E2B5
E2B4
E2B3
E2 Co-efficient 3
E2B15
E2B14
E2B13
E2B12
E2B11
E2 Co-efficient 4
E2C7
E2C6
E2C5
E2C4
E2C3
E2 Co-efficient 5
E2C15
E2C14
E2C13
E2C12
E2C11
E3 Co-efficient 0
E3A7
E3A6
E3A5
E3A4
E3A3
E3 Co-efficient 1
E3A15
E3A14
E3A13
E3A12
E3A11
015010680-J-00
D2
D1
PMDAC
0
PMPLL
PMSL
MGAIN2 MGAIN1
0
0
0
0
CKOFF BCKO1
FS2
FS1
BCKP
DIF1
0
DCLKP
0
0
WTM0
RFST1
RGAIN0 LMTH1
REF2
REF1
IVOL2
IVOL1
VOL2
VOL1
BPLVL2 BPLVL1
DVOL2
DVOL1
EQC3
EQC2
EQ2G0
EQ2T1
EQ3G0
EQ3T1
EQ4G0
EQ4T1
EQ5G0
EQ5T1
HPFC1
HPFC0
0
LPF
PFDAC0 ADCPF
F1A2
F1A1
F1A10
F1A9
F1B2
F1B1
F1B10
F1B9
F2A2
F2A1
F2A10
F2A9
F2B2
F2B1
F2B10
F2B9
EQ3
EQ2
E1A2
E1A1
E1A10
E1A9
E1B2
E1B1
E1B10
E1B9
E1C2
E1C1
E1C10
E1C9
E2A2
E2A1
E2A10
E2A9
E2B2
E2B1
E2B10
E2B9
E2C2
E2C1
E2C10
E2C9
E3A2
E3A1
E3A10
E3A9
D0
PMADC
0
MGAIN0
MDIF
0
BCKO0
FS0
DIF0
DMIC
DVTM
RFST0
LMTH0
REF0
IVOL0
VOL0
BPLVL0
DVOL0
0
EQ2T0
EQ3T0
EQ4T0
EQ5T0
HPFAD
HPF
PFSDO
F1A0
F1A8
F1B0
F1B8
F2A0
F2A8
F2B0
F2B8
EQ1
E1A0
E1A8
E1B0
E1B8
E1C0
E1C8
E2A0
E2A8
E2B0
E2B8
E2C0
E2C8
E3A0
E3A8
2015/09
- 68 -
[AK4637]
Addr
30H
31H
32H
33H
34H
35H
36H
37H
38H
39H
3AH
3BH
3CH
3DH
3EH
3FH
Register Name
E3 Co-efficient 2
E3 Co-efficient 3
E3 Co-efficient 4
E3 Co-efficient 5
E4 Co-efficient 0
E4 Co-efficient 1
E4 Co-efficient 2
E4 Co-efficient 3
E4 Co-efficient 4
E4 Co-efficient 5
E5 Co-efficient 0
E5 Co-efficient 1
E5 Co-efficient 2
E5 Co-efficient 3
E5 Co-efficient 4
E5 Co-efficient 5
D7
E3B7
E3B15
E3C7
E3C15
E4A7
E4A15
E4B7
E4B15
E4C7
E4C15
E5A7
E5A15
E5B7
E5B15
E5C7
E5C15
D6
E3B6
E3B14
E3C6
E3C14
E4A6
E4A14
E4B6
E4B14
E4C6
E4C14
E5A6
E5A14
E5B6
E5B14
E5C6
E5C14
D5
E3B5
E3B13
E3C5
E3C13
E4A5
E4A13
E4B5
E4B13
E4C5
E4C13
E5A5
E5A13
E5B5
E5B13
E5C5
E5C13
D4
E3B4
E3B12
E3C4
E3C12
E4A4
E4A12
E4B4
E4B12
E4C4
E4C12
E5A4
E5A12
E5B4
E5B12
E5C4
E5C12
D3
E3B3
E3B11
E3C3
E3C11
E4A3
E4A11
E4B3
E4B11
E4C3
E4C11
E5A3
E5A11
E5B3
E5B11
E5C3
E5C11
D2
E3B2
E3B10
E3C2
E3C10
E4A2
E4A10
E4B2
E4B10
E4C2
E4C10
E5A2
E5A10
E5B2
E5B10
E5C2
E5C10
D1
E3B1
E3B9
E3C1
E3C9
E4A1
E4A9
E4B1
E4B9
E4C1
E4C9
E5A1
E5A9
E5B1
E5B9
E5C1
E5C9
D0
E3B0
E3B8
E3C0
E3C8
E4A0
E4A8
E4B0
E4B8
E4C0
E4C8
E5A0
E5A8
E5B0
E5B8
E5C0
E5C8
Note 39. PDN pin を “L” にすると、レジスタ値は初期化されます。
Note 40. “0”で指定されたビットへの “1”の書き込みは禁止です。
Note 41. アドレス 40H ~ 7FH の書き込みは禁止です。
015010680-J-00
2015/09
- 69 -
[AK4637]
■
詳細説明
Addr
Register Name
00H
Power Management 1
R/W
Default
D7
D6
D5
D4
D3
D2
D1
D0
PMPFIL
R/W
0
PMVCM
R/W
0
PMBP
R/W
0
0
R
0
LOSEL
R/W
0
PMDAC
R/W
0
0
R
0
PMADC
R/W
0
PMADC: ADC および MIC-Amp のパワーマネジメント
0: Power down (default)
1: Power up
PMADC bit を “0” から “1” に変更すると、初期化サイクル(1059/fs=22ms @ 48kHz,
ADRST1-0 bits = “00” )が開始されます。初期化サイクル終了後、ADC はデータを出力します。
PMDAC: DAC のパワーマネジメント
0: Power down (default)
1: Power up
LOSEL: モノラルライン出力の選択
0: スピーカ出力(SPP/SPN pins) (default)
1: モノラルライン出力(AOUT pin)
PMBP: BEEP 入力の選択及びパワーマネジメント
0: Power down (IN- pin) (default)
1: Power up (BEEP pin)
PMVCM: VCOM、レギュレータ(2.3V)のパワーマネジメント
0: Power down (default)
1: Power up
PMPFIL: Programmable Filter Block のパワーマネジメント
0: Power down (default)
1: Power up
アドレス 00H と PMPLL, PMMP, PMSL, PMDM の全てのパワーマネジメントビットを “0”にする
ことで、全回路をパワーダウンすることができます。このとき、レジスタの内容は保持されていま
す。
015010680-J-00
2015/09
- 70 -
[AK4637]
Addr
01H
Register Name
Power Management 2
R/W
Default
D7
0
D6
0
D5
0
D4
0
D3
M/S
D2
PMPLL
D1
PMSL
D0
0
R
0
R
0
R
0
R
0
R/W
0
R/W
0
R/W
0
R
0
PMSL: スピーカアンプ、モノラルライン出力のパワーマネジメント
0: Power down (default)
1: Power up
PMPLL: PLL のパワーマネジメント
0: EXT Mode and Power down (default)
1: PLL Mode and Power up
M/S: Master / Slave Mode の選択
0: Slave Mode (default)
1: Master Mode
Addr
Register Name
D7
D6
D5
D4
D3
D2
D1
D0
02H
Signal Select 1
R/W
Default
SLPSN
R/W
0
MGAIN3
R/W
0
DACS
R/W
0
0
R
0
PMMP
R/W
0
MGAIN2
R/W
1
MGAIN1
R/W
1
MGAIN0
R/W
0
MGAIN3-0: マイクアンプのゲインコントロール (Table 22)
Default: “0110” (+18dB)
PMMP: MPWR のパワーマネジメント
0: Power down: Hi-Z (default)
1: Power up
DACS: DAC からスピーカアンプに入力される信号のコントロール
0: OFF (default)
1: ON
SLPSN: スピーカ出力、モノラルライン出力のパワーセーブモード
LOSEL bit = “0” (スピーカ出力選択)のとき
0: Power Save Mode (default)
1: Normal Operation
“0”でスピーカアンプはパワーセーブモードになります。この時、SPP pin は Hi-Z、SPN pin は
AVDD/2 を出力します。PMSL bit =“1”の時、このビットは有効になります。但し、PDN pin = “L”
直後は PMSL bit = “0”となっているため、スピーカアンプはパワーダウン状態です。
LOSEL bit = “1” (モノラルライン出力選択)のとき
0: Power Save Mode (default)
1: Normal Operation
“0”でモノラルライン出力はパワーセーブモードになります。この時、AOUT pin は 1.3V, 1.5V
のどちらかを出力します。PMSL bit =“1”の時、このビットは有効になります。但し、PDN pin =
“L”直後は PMSL bit = “0”となっているため、モノラルライン出力はパワーダウン状態です。
015010680-J-00
2015/09
- 71 -
[AK4637]
Addr
Register Name
D7
D6
D5
D4
D3
D2
D1
D0
03H
Signal Select 2
R/W
Default
SPKG1
R/W
0
SPKG0
R/W
0
0
R
0
MICL
R/W
0
0
R/W
0
0
R/W
0
0
R/W
0
MDIF
R/W
0
MDIF: ADC 入力ソース選択 (Table 21)
0: AIN pin シングルエンド入力 (default)
1: IN+/ pins 差動入力
MICL: MPWR の出力電圧切り替え
0: typ 2.4V (default)
1: typ 2.0V
SPKG1-0: スピーカアンプ出力ゲインの設定 (Table 47)
Default: “00” (+6.4dB)
Addr
04H
Register Name
Signal Select 3
R/W
Default
D7
LVCM1
D6
LVCM0
D5
DACL
D4
0
D3
0
D2
0
D1
0
D0
0
R/W
0
R/W
1
R/W
0
R
0
R
0
R
0
R
0
R
0
DACL: DAC からラインアンプに入力される信号のコントロール
0: OFF (default)
1: ON
LVCM1-0: モノラルライン出力のゲイン、コモン電位設定 (Table 50)
Default: “01” (+2dB, 1.5V)
Addr
Register Name
D7
D6
D5
D4
D3
D2
D1
D0
05H
Mode Control 1
R/W
Default
PLL3
R/W
0
PLL2
R/W
1
PLL1
R/W
0
PLL0
R/W
1
0
R
0
CKOFF
R/W
0
BCKO1
R/W
0
BCKO0
R/W
0
BCKO1-0: マスタモード時の BICK 出力周波数の設定 (Table 9, Table 17)
00: 16fs (default)
01: 32fs
10: 64fs
11: N/A
CKOFF: マスタモード時の FCK, BICK, SDTO 出力停止設定
0: FCK, BICK, SDTO 出力 (default)
1: FCK, BICK, SDTO 出力停止
PLL3-0: PLL 基準クロックの選択 (Table 5)
Default: “0101” (MCKI, 12.288MHz)
015010680-J-00
2015/09
- 72 -
[AK4637]
Addr
Register Name
D7
D6
D5
D4
D3
D2
D1
D0
06H
Mode Control 2
R/W
Default
CM1
R/W
0
CM0
R/W
0
0
R
0
0
R
0
FS3
R/W
1
FS2
R/W
0
FS1
R/W
1
FS0
R/W
1
FS3-0: サンプリング周波数の設定 (Table 7, Table 10, Table 12, Table 15)
Default: “1011” (fs=48kHz)
CM1-0: EXT モード時の MCKI 入力周波数の設定 (Table 11, Table 14)
Default: “00” (256fs)
Addr
Register Name
D7
D6
D5
D4
D3
D2
D1
D0
07H
Mode Control 3
R/W
Default
TSDSEL
R/W
0
THDET
R
0
SMUTE
R/W
0
0
R
0
MSBS
R/W
0
BCKP
R/W
0
DIF1
R/W
1
DIF0
R/W
0
DIF1-0: オーディオインタフェースフォーマット (Table 19)
Default: “10” (24bit 前詰め)
BCKP: DSP Mode 時の BICK 極性設定 (Table 20)
“0”: “”で SDTO 出力、“”で SDTI ラッチ (default)
“1”: “”で SDTO 出力、“”で SDTI ラッチ
MSBS: DSP Mode 時の FCK 位相設定 (Table 20)
“0”: FCK の “” がチャネル切り替えの BICK 半周期前 (default)
“1”: FCK の “” がチャネル切り替えの BICK 1 周期前
SMUTE: ソフトミュートコントロール
0: Normal Operation (default)
1: DAC outputs soft-muted
THDET: サーマルシャットダウン検出結果
0: 通常動作 (default)
1: サーマルシャットダウン中
TSDSEL: サーマルシャットダウンモード設定
0: 自動復帰 (default)
1: 手動復帰
015010680-J-00
2015/09
- 73 -
[AK4637]
Addr
Register Name
D7
D6
D5
D4
D3
D2
D1
D0
08H
Digital MIC
R/W
Default
0
R
0
0
R
0
0
R
0
PMDM
R/W
0
DCLKE
R/W
0
0
R
0
DCLKP
R/W
0
DMIC
R/W
0
DMIC: ディジタルマイク接続の選択
0: アナログマイク設定 (default)
1: ディジタルマイク設定
DCLKP: データ取り込みエッジ極性の設定
0: DMCLK の“”で データをラッチ (default)
1: DMCLK の“”で データをラッチ
DCLKE: DMCLK pin からのクロック出力コントロール
0: “L” Output (default)
1: 64fs Output
PMDM: ディジタルマイク使用時の入力される信号のコントロール
0: OFF (default)
1: ON
ディジタルマイク選択時(DMIC bit = “1”)、PMDM bit = “0”で ADC のディジタルブロックはパワ
ーダウンされます。
Addr
09H
Register Name
Timer Select
R/W
Default
D7
D6
ADRST1 ADRST0
R/W
0
R/W
0
D5
FRATT
D4
FRN
D3
0
D2
0
D1
0
D0
DVTM
R/W
0
R/W
0
R
0
R
0
R
0
R/W
0
DVTM: Digital Volume ソフト遷移時間の設定(Table 44)
0: 816/fs (default)
1: 204/fs
このソフト遷移時間は DVOL7-0 bits を 00H から CCH へ変更した場合の遷移時間です。
FRN: ALCファストリカバリ機能のイネーブルビット
0: Enable (default)
1: Disable
RFATT: ファストリカバリ基準ボリュームATT量の設定 (Table 35)
0: -0.00106dB (4/fs) (default)
1: -0.00106dB (16/fs)
ADRST1-0: ADC の初期化サイクルの設定 (Table 18)
Default: “00” (1059/fs)
015010680-J-00
2015/09
- 74 -
[AK4637]
Addr
0AH
Register Name
ALC Timer Select
R/W
Default
D7
0
D6
IVTM
D5
EQFC1
D4
EQFC0
D3
WTM1
D2
WTM0
D1
RFST1
D0
RFST0
R
0
R/W
1
R/W
1
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
RFST1-0: ALC ファストリカバリのゲイン設定 (Table 34)
Default: “00” (0.0032dB)
WTM1-0: ALC リカバリ待機時間の設定(Table 31)
Default: “00” (128/fs)
EQFC1-0: ALC Level検出前段 EQの極と零点周波数の設定 (Table 28)
Default: “10” (極=150Hz, 零点=100Hz @ fs = 48kHz)
IVTM: 入力ディジタルボリュームのソフト遷移時間設定(Table 40)
0: 236/fs
1: 944/fs (default)
このソフト遷移時間は IVOL7-0 bits を F1H から 05H へ変更した場合の遷移時間です。
Addr
0BH
Register Name
ALC Mode Control 1
R/W
Default
D7
ALCEQN
D6
LMTH2
D5
ALC
D4
RGAIN2
D3
RGAIN1
D2
RGAIN0
D1
LMTH1
D0
LMTH0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
LMTH2-0: ALC リミッタ検出設定レベル/リカバリ待機カウンタリセットレベル(Table 29)
Default: “000”
RGAIN2-0: ALC リカバリゲイン量の設定 (Table 32)
Default: “000” (0.00424dB)
ALC: ALC イネーブル
0: ALC Disable (default)
1: ALC Enable
ALCEQN: ALC EQ の設定
0: ALC EQ On (default)
1: ALC EQ Off
Addr
0CH
Register Name
ALC Mode Control 2
R/W
Default
D7
REF7
D6
REF6
D5
REF5
D4
REF4
D3
REF3
D2
REF2
D1
REF1
D0
REF0
R/W
1
R/W
1
R/W
1
R/W
0
R/W
0
R/W
0
R/W
0
R/W
1
REF7-0: ALC リカバリ動作時の基準値の設定。0.375dB step, 242 Level (Table 33)
Default: “E1H” (+30.0dB)
015010680-J-00
2015/09
- 75 -
[AK4637]
Addr
0DH
Register Name
Input Volume Control
R/W
Default
D7
IVOL7
D6
IVOL6
D5
IVOL5
D4
IVOL4
D3
IVOL3
D2
IVOL2
D1
IVOL1
D0
IVOL0
R/W
1
R/W
1
R/W
1
R/W
0
R/W
0
R/W
0
R/W
0
R/W
1
IVOL7-0: 入力ディジタルボリューム; 0.375dB step, 242 Level (Table 39)
Default: “E1H” (+30.0dB)
Addr
0EH
Register Name
ALC Volume
D7
VOL7
D6
VOL6
D5
VOL5
D4
VOL4
D3
VOL3
D2
VOL2
D1
VOL1
D0
VOL0
R/W
Default
R
-
R
-
R
-
R
-
R
-
R
-
R
-
R
-
VOL7-0: ALC現在のボリューム値; 0.375dB step, 242 Level。読み出し専用 (Table 36)
Addr
Register Name
D7
D6
D5
D4
D3
D2
D1
D0
0FH
Beep Control
R/W
Default
0
R
0
BPVCM
R/W
0
BEEPS
R/W
0
0
R
0
BPLVL3
R/W
0
BPLVL2
R/W
0
BPLVL1
R/W
0
BPLVL0
R/W
0
BPLVL3-0:BEEPボリューム設定 (Table 45)
Default: “0000” (0dB)
BEEPS: BEEP pin からスピーカアンプまたはラインアンプに入力される信号のコントロール
0: OFF (default)
1: ON
BPVCM : BEEP入力アンプのコモン電圧の設定 (Table 46)
0: 1.15V (default)
1: 1.65V
Addr
10H
Register Name
Digital Volume Control
R/W
Default
D7
DVOL7
D6
DVOL6
D5
DVOL5
D4
DVOL4
D3
DVOL3
D2
DVOL2
D1
DVOL1
D0
DVOL0
R/W
0
R/W
0
R/W
0
R/W
1
R/W
1
R/W
0
R/W
0
R/W
0
DVOL7-0: 出力ディジタルボリューム (Table 43)
Default: “18H” (0dB)
015010680-J-00
2015/09
- 76 -
[AK4637]
Addr
Register Name
11H
EQ Common Gain Select
R/W
Default
D7
D6
D5
D4
D3
D2
D1
D0
0
0
0
EQC5
EQC4
EQC3
EQC2
0
R
0
R
0
R
0
R/W
0
R/W
0
R/W
0
R/W
0
R
0
D2
EQ2G0
EQ3G0
EQ4G0
EQ5G0
R/W
0
D1
EQ2T1
EQ3T1
EQ4T1
EQ5T1
R/W
0
D0
EQ2T0
EQ3T0
EQ4T0
EQ5T0
R/W
0
EQC2: Equalizer 2のゲインセレクタ
0: Disable (default)
1: Enable
EQC2 bit = “1”のとき、EQ2のゲイン(EQ2G)が反映されます。
EQC3: Equalizer 3のゲインセレクタ
0: Disable (default)
1: Enable
EQC3 bit = “1”のとき、EQ3のゲイン(EQ3G)が反映されます。
EQC4: Equalizer 4のゲインセレクタ
0: Disable (default)
1: Enable
EQC4 bit = “1”のとき、EQ4のゲイン(EQ4G)が反映されます。
EQC5: Equalizer 5のゲインセレクタ
0: Disable (default)
1: Enable
EQC5 bit = “1”のとき、EQ5のゲイン(EQ5G)が反映されます。
Addr
12H
13H
14H
15H
Register Name
EQ2 Gain Setting
EQ3 Gain Setting
EQ4 Gain Setting
EQ5 Gain Setting
R/W
Default
D7
EQ2G5
EQ3G5
EQ4G5
EQ5G5
R/W
0
D6
EQ2G4
EQ3G4
EQ4G4
EQ5G4
R/W
0
D5
EQ2G3
EQ3G3
EQ4G3
EQ5G3
R/W
0
D4
EQ2G2
EQ3G2
EQ4G2
EQ5G2
R/W
0
D3
EQ2G1
EQ3G1
EQ4G1
EQ5G1
R/W
0
EQ2T1-0, EQ3T1-0, EQ4T1-0, EQ5T1-0: EQ2~EQ5の個別ゲインがON時の遷移時間 (Table 27)
Default: “00H” (256/fs)
EQ2G5-0, EQ3G5-0, EQ4G5-0, EQ5G5-0: EQ2~EQ5の個別ゲイン設定 (Table 26)
Default: “00H” (Mute)
015010680-J-00
2015/09
- 77 -
[AK4637]
Addr
Register Name
D7
D6
D5
D4
D3
D2
D1
D0
16H
Digital Filter Select 1
R/W
Default
0
R
0
0
R
0
0
R
0
0
R
0
0
R
0
HPFC1
R/W
0
HPFC0
R/W
0
HPFAD
R/W
1
HPFAD: HPF1 (ADC 直後)のコントロール
0: OFF
1: ON (default)
HPFAD bit = “1”のとき、HPFC1-0 bits の設定が有効になります。HPFAD bit = “0”のとき、HPF1
ブロックはスルー(0dB)です。
PMADC bit = “1”のとき HPFAD bit = “1”にしてください。
HPFC1-0: HPF1 (ADC 直後の HPF)のカットオフ周波数の設定 (Table 25)
Default: “00” (3.7Hz @ fs = 48kHz)
Addr
Register Name
D7
D6
D5
D4
D3
D2
D1
D0
17H
Digital Filter Select 2
R/W
Default
0
R
0
0
R
0
0
R
0
0
R
0
0
R
0
0
R
0
LPF
R/W
0
HPF
R/W
0
HPF: HPF2 のコントロール
0: OFF (default)
1: ON
HPF bit = “1”のとき、F1A13-0, F1B13-0 bits の設定が有効になります。HPF bit = “0”のとき、
HPF2 ブロックはスルー(0dB)です。
LPF: LPF のコントロール
0: OFF (default)
1: ON
LPF bit = “1”のとき、F2A13-0, F2B13-0 bits の設定が有効になります。LPF bit = “0”のとき、LPF
ブロックはスルー(0dB)です。
Addr
Register Name
D7
D6
18H
Digital Filter Mode
R/W
Default
0
R
0
0
R
0
D5
D4
D3
PFVOL1 PFVOL0 PFDAC1
R/W
R/W
R/W
0
0
0
D2
D1
D0
PFDAC0
R/W
0
ADCPF
R/W
1
PFSDO
R/W
1
PFSDO: SDTO から出力する信号の選択
0: ADC (+ 1 次 HPF)の出力
1: Programmable Filter / ALC の出力 (default)
ADCPF: Programmable Filter / ALC に入力する信号の選択
0: SDTI
1: ADC の出力 (default)
PFDAC1-0: DAC に入力する信号の選択 (Table 42)
Default: 00 (SDTI)
PFVOL1-0: Programmable Filter の出力ボリューム (Table 41)
Default: 00 (0dB)
015010680-J-00
2015/09
- 78 -
[AK4637]
Addr
19H
1AH
1BH
1CH
Register Name
HPF2 Co-efficient 0
HPF2 Co-efficient 1
HPF2 Co-efficient 2
HPF2 Co-efficient 3
R/W
Default
D7
F1A7
0
F1B7
0
R/W
D6
F1A6
0
F1B6
0
R/W
D5
D4
D3
D2
F1A5
F1A4
F1A3
F1A2
F1A13
F1A12
F1A11
F1A10
F1B5
F1B4
F1B3
F1B2
F1B13
F1B12
F1B11
F1B10
R/W
R/W
R/W
R/W
F1A13-0 bits = 0x1FB0, F1B13-0 bits = 0x209F
D1
F1A1
F1A9
F1B1
F1B9
R/W
D0
F1A0
F1A8
F1B0
F1B8
R/W
F1A13-0, F1B13-0: HPF2 用係数(14bit x 2)
Default: F1A13-0 bits = 0x1FB0, F1B13-0 bits = 0x209F (fc = [email protected]=48kHz)
Addr
1DH
1EH
1FH
20H
Register Name
LPF Co-efficient 0
LPF Co-efficient 1
LPF Co-efficient 2
LPF Co-efficient 3
R/W
Default
D7
F2A7
0
F2B7
0
R/W
0
D6
F2A6
0
F2B6
0
R/W
0
D5
F2A5
F2A13
F2B5
F2B13
R/W
0
D4
F2A4
F2A12
F2B4
F2B12
R/W
0
D3
F2A3
F2A11
F2B3
F2B11
R/W
0
D2
F2A2
F2A10
F2B2
F2B10
R/W
0
D1
F2A1
F2A9
F2B1
F2B9
R/W
0
D0
F2A0
F2A8
F2B0
F2B8
R/W
0
F2A13-0, F2B13-0: LPF 用係数(14bit x 2)
Default: “0000H”
015010680-J-00
2015/09
- 79 -
[AK4637]
Addr
Register Name
D7
D6
D5
D4
D3
D2
D1
D0
21H
Digital Filter Select 3
R/W
Default
0
R
0
0
R
0
0
R
0
EQ5
R/W
0
EQ4
R/W
0
EQ3
R/W
0
EQ2
R/W
0
EQ1
R/W
0
EQ1: Equalizer 1 の係数設定有効
0: Disable (default)
1: Enable
EQ1 bit = “1”のとき、E1A15-0, E1B15-0, E1C15-0 bit の設定が有効になります。EQ1 bit = “0”
のとき、EQ1 ブロックはスルー(0dB)です。
EQ2: Equalizer 2 の係数設定有効
0: Disable (default)
1: Enable
EQ2 bit = “1”のとき、E2A15-0, E2B15-0, E2C15-0 bit の設定が有効になります。EQ2 bit = “0”
のとき、EQ2 ブロックはスルー(0dB)です。
EQ3: Equalizer 3 の係数設定有効
0: Disable (default)
1: Enable
EQ3 bit = “1”のとき、E3A15-0, E3B15-0, E3C15-0 bit の設定が有効になります。EQ3 bit = “0”
のとき、EQ3 ブロックはスルー(0dB)です。
EQ4: Equalizer 4 の係数設定有効
0: Disable (default)
1: Enable
EQ4 bit = “1”のとき、E4A15-0, E4B15-0, E4C15-0 bit の設定が有効になります。EQ4 bit = “0”
のとき、EQ4 ブロックはスルー(0dB)です。
EQ5: Equalizer 5 の係数設定有効
0: Disable (default)
1: Enable
EQ5 bit = “1”のとき、E5A15-0, E5B15-0, E5C15-0 bit の設定が有効になります。EQ5 bit = “0”
のとき、EQ5 ブロックはスルー(0dB)です。
015010680-J-00
2015/09
- 80 -
[AK4637]
Addr
Register Name
D7
D6
D5
D4
D3
D2
D1
D0
22H
23H
24H
25H
26H
27H
28H
29H
2AH
2BH
2CH
2DH
2EH
2FH
30H
31H
32H
33H
34H
35H
36H
37H
38H
39H
3AH
3BH
3CH
3DH
3EH
3FH
E1 Co-efficient 0
E1 Co-efficient 1
E1 Co-efficient 2
E1 Co-efficient 3
E1 Co-efficient 4
E1 Co-efficient 5
E2 Co-efficient 0
E2 Co-efficient 1
E2 Co-efficient 2
E2 Co-efficient 3
E2 Co-efficient 4
E2 Co-efficient 5
E3 Co-efficient 0
E3 Co-efficient 1
E3 Co-efficient 2
E3 Co-efficient 3
E3 Co-efficient 4
E3 Co-efficient 5
E4 Co-efficient 0
E4 Co-efficient 1
E4 Co-efficient 2
E4 Co-efficient 3
E4 Co-efficient 4
E4 Co-efficient 5
E5 Co-efficient 0
E5 Co-efficient 1
E5 Co-efficient 2
E5 Co-efficient 3
E5 Co-efficient 4
E5 Co-efficient 5
E1A7
E1A15
E1B7
E1B15
E1C7
E1C15
E2A7
E2A15
E2B7
E2B15
E2C7
E2C15
E3A7
E3A15
E3B7
E3B15
E3C7
E3C15
E4A7
E4A15
E4B7
E4B15
E4C7
E4C15
E5A7
E5A15
E5B7
E5B15
E5C7
E5C15
E1A6
E1A14
E1B6
E1B14
E1C6
E1C14
E2A6
E2A14
E2B6
E2B14
E2C6
E2C14
E3A6
E3A14
E3B6
E3B14
E3C6
E3C14
E4A6
E4A14
E4B6
E4B14
E4C6
E4C14
E5A6
E5A14
E5B6
E5B14
E5C6
E5C14
E1A5
E1A13
E1B5
E1B13
E1C5
E1C13
E2A5
E2A13
E2B5
E2B13
E2C5
E2C13
E3A5
E3A13
E3B5
E3B13
E3C5
E3C13
E4A5
E4A13
E4B5
E4B13
E4C5
E4C13
E5A5
E5A13
E5B5
E5B13
E5C5
E5C13
E1A4
E1A12
E1B4
E1B12
E1C4
E1C12
E2A4
E2A12
E2B4
E2B12
E2C4
E2C12
E3A4
E3A12
E3B4
E3B12
E3C4
E3C12
E4A4
E4A12
E4B4
E4B12
E4C4
E4C12
E5A4
E5A12
E5B4
E5B12
E5C4
E5C12
E1A3
E1A11
E1B3
E1B11
E1C3
E1C11
E2A3
E2A11
E2B3
E2B11
E2C3
E2C11
E3A3
E3A11
E3B3
E3B11
E3C3
E3C11
E4A3
E4A11
E4B3
E4B11
E4C3
E4C11
E5A3
E5A11
E5B3
E5B11
E5C3
E5C11
E1A2
E1A10
E1B2
E1B10
E1C2
E1C10
E2A2
E2A10
E2B2
E2B10
E2C2
E2C10
E3A2
E3A10
E3B2
E3B10
E3C2
E3C10
E4A2
E4A10
E4B2
E4B10
E4C2
E4C10
E5A2
E5A10
E5B2
E5B10
E5C2
E5C10
E1A1
E1A9
E1B1
E1B9
E1C1
E1C9
E2A1
E2A9
E2B1
E2B9
E2C1
E2C9
E3A1
E3A9
E3B1
E3B9
E3C1
E3C9
E4A1
E4A9
E4B1
E4B9
E4C1
E4C9
E5A1
E5A9
E5B1
E5B9
E5C1
E5C9
E1A0
E1A8
E1B0
E1B8
E1C0
E1C8
E2A0
E2A8
E2B0
E2B8
E2C0
E2C8
E3A0
E3A8
E3B0
E3B8
E3C0
E3C8
E4A0
E4A8
E4B0
E4B8
E4C0
E4C8
E5A0
E5A8
E5B0
E5B8
E5C0
E5C8
R/W
Default
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
E1A15-0, E1B15-0, E1C15-0: Equalizer 1 用係数(16bit x3)
Default: “0000H”
E2A15-0, E2B15-0, E2C15-0: Equalizer 2 用係数(16bit x3)
Default: “0000H”
E3A15-0, E3B15-0, E3C15-0: Equalizer 3 用係数(16bit x3)
Default: “0000H”
E4A15-0, E4B15-0, E4C15-0: Equalizer 4 用係数(16bit x3)
Default: “0000H”
E5A15-0, E5B15-0, E5C15-0: Equalizer 5 用係数(16bit x3)
Default: “0000H”
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[AK4637]
10. 外部接続回路例
AK4637の外部接続回路例をFigure 65に示します。具体的な回路と測定例については評価ボード
(AKD4637)を参照して下さい。
Analog Ground
Digital Ground
Speaker
Power Supply
1.6  1.98V
10u
0.1u
16 VSS1
2.2u
or 4.7u
17 VCOM
DVD 11
D
VSS2 12
SPN/NC 13
SPP/AOUT 14
0.1u
10u
AVDD 15
Power Supply
2.8  5.5V
AK4637
2.2u
18 REGFIL
TVDD
10
MCKI
9
BICK
8
FCK
7
SDTO
6
Top View
19 MPWR
C
AIN/IN+
/DMDAT
PDN
SCL
SDA
SDTI
2
3
4
5
2.2k
20 /DMCLK
1
BEEP/IN-
Beep In
0.1u 10u
Power Supply
1.6  3.6V
DSP
C
Internal MIC
P
注:
- AK4637のVSS1, VSS2 と周辺コントローラ等のグランドは分けて配線して下さい。
- ディジタル入力ピンはオープンにしないで下さい。
- マスタモードで使用する場合、M/S bitに “1”が書き込まれるまで、AK4637のFCK, BICK pinはフ
ローティングの状態です。そのため、AK4637のFCK, BICK pinに100k程度のプルアップあるい
はプルダウン抵抗を入れる必要があります。
- SCL、SDA pins のプルアップ抵抗の接続先はTVDD以上かつ6V以下にしてください。
- 電源ピンの 0.1μF はセラミックコンデンサを使用してください。それ以外のコンデンサの種類は
特に指定ありません。
Figure 65. 外部接続回路例
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[AK4637]
1. グランドと電源のデカップリング
電源とグランドの取り方には十分注意してください。AVDD には、通常、システムのアナログ電源を供
給し、DVDD, TVDD には、システムのディジタル電源を供給します。AVDD, DVDD, TVDD が別電源で
供給される場合には、電源立ち上げシーケンスを考える必要はありません。ただし、PDN pin = “L”の状
態で各電源を立ち上げてください。すべての電源が立ち上がった後、PDN pin を “H”にしてください。
電源立ち上げ、立ち下げ時のライン出力のポップノイズを回避するには次の推奨シーケンスを参照して
動作させてください。
1) 電源立ち上げ時
・PDN pin = “L”の状態で各電源を立ち上げ、すべての電源が立ち上がってから PDN pin = “L”の状態を
200ns 以上保持した後、PDN pin = “H”にしてリセットを解除してください。
2) 電源立ち下げ時
・PDN pin = “L”とした状態で各電源を立ち下げてください。
VSS1, VSS2 はアナロググランドに接続してください。システムのグランドはアナログとディジタルで
分けて配線し PC ボード上の電源に近いところで接続してください。小容量のデカップリングコンデン
サはなるべく電源ピンの近くに接続してください。
2. 内部定電圧電源
REGFIL はアナログ回路の電源電圧(typ 2.3V)として使われます。このピンには高周波ノイズを除去す
るために2.2μF±10%のコンデンサをVSS1との間に接続して下さい。コンデンサはピンにできるだけ近
づけて接続して下さい。REGFIL pinから電流を取ってはいけません。ディジタル信号、特にクロックは
変調器へのカップリングを避けるため、REGFIL pinからできるだけ離して下さい。
3. 基準電圧
VCOMはアナログ信号のコモン電圧として使われます。このピンには高周波ノイズを除去するために
2.2μF±10%(AVDD ≤ 3.6V)、4.7μF±10%(AVDD > 3.6V)のコンデンサをVSS1との間に接続して下さい。
コンデンサはピンにできるだけ近づけて接続して下さい。VCOM pinから電流を取ってはいけません。
ディジタル信号、特にクロックは変調器へのカップリングを避けるため、VCOM pinからできるだけ離
して下さい。VCOMはあらゆるファンクションの基準電圧となるため、ノイズの重畳、電圧ドロップ等
が生じないよう、配線パターンやコンデンサの材質の選定にはご注意ください。
4. アナログ入力
マイク入力はシングルエンド入力または差動入力になっており、シングルエンド入力の場合、入力レン
ジはtyp. 1.15V 中心に typ.2.07 Vpp (@ MGAIN = 0dB)になります。入力信号はコンデンサでDCカット
してください。この時カットオフ周波数はfc=1/(2RC)です。
5. アナログ出力
DACに対する入力データのフォーマットは2’sコンプリメントで、7FFFFFH (@24bit)に対しては正のフ
ルスケール、800000H (@24bit)に対しては負のフルスケール、000000H (@24bit)での理論値はコモン電
圧です。スピーカ出力(SPP/SPN pins)はBTLになっており、DCカット用のコンデンサは不要です。スピ
ーカを直接接続してください。モノラルライン出力(AOUT pin)は、1.5V (LVCM0 bit = “1”: default) を中
心にシングルエンドになっているため、コンデンサでDCカットしてください。
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[AK4637]
11. コントロールシーケンス
■
クロックの設定
ADC, DAC, Programmable Filter を使用する場合は、クロックが供給されている必要があります。
1. PLLマスタモードの場合
Example:
Audio I/F Format: I2S Compatible (ADC & DAC)
BICK frequency at Master Mode: 64fs
Input Master Clock Select at PLL Mode: 12MHz
Sampling Frequency: 48kHz
Power Supply
(1)
(1) Power Supply & PDN pin = “L”  “H”
PDN pin
(2)
(3)
PMVCM bit
(2)Dummy Command
Addr:01H, Data:08H
Addr:05H, Data:62H
Addr:06H, Data:0BH
Addr:07H, Data:03H
(Addr:00H, D6)
>2.0ms
PMPLL bit
(Addr:01H, D2)
MCKI pin
(4)
Input
(3)Addr:00H, Data:40H
M/S bit
(Addr:01H, D3)
5ms (max)
(5)
BICK pin
FCK pin
(4)Addr:01H, Data:0CH
Output
BICK and FCK output
Figure 66. Clock Set Up Sequence (1)
<手順例>
(1) 電源立ち上げ後、PDN pin = “L”  “H”
この区間は AK4637 のリセットのため、200ns 以上の “L”区間が必要です。
(2) この区間にダミーコマンド (Addr:00H, Data:00H) の入力、M/S, PLL3-0, BCKO1-0, FS3-0,
MSBS, BCKP, DIF1-0 bits の設定を行ってください。
(3) VCOM、レギュレータのパワーアップ: PMVCM bit = “0”  “1”
各ブロックを立ち上げる前に最初に VCOM、レギュレータを立ち上げてください。立ち上がり
時間は VCOM pin の外付け容量 2.2μF (AVDD ≤ 3.6V), 4.7μF(AVDD > 3.6V)、REGFIL pin の外
付け容量 2.2μF 時、2.0ms(max.)です。
(4) PMPLL bit が “0”  “1”になり、 MCKI pinにクロックが供給された後、PLL動作がスタートし
ます。PLLロック時間は 5ms(max.) です。
(5) PLLが安定後、BICK, FCKを出力し始め、正常な動作が開始します。
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[AK4637]
2. PLLスレーブモードで外部クロック(BICK pin)を使用する場合
Example:
Audio I/F Format : I2S Compatible (ADC & DAC)
PLL Reference clock: BICK
BICK frequency: 64fs
Sampling Frequency: 48kHz
Power Supply
(1)
(1) Power Supply & PDN pin = “L”  “H”
PDN pin
(2)
(3)
PMVCM bit
(2) Dummy Command
Addr:05H, Data:30H
Addr:06H, Data:0BH
Addr:07H, Data:03H
(Addr:00H, D6)
>2.0ms
PMPLL bit
(Addr:01H, D2)
(4)
FCK pin
BICK pin
Input
(3) Addr:00H, Data:40H
2m (max)
Internal Clock
(4) Addr:01H, Data:04H
(5)
Figure 67. Clock Set Up Sequence (2)
<手順例>
(1) 電源立ち上げ後、PDN pin = “L”  “H”
この区間は AK4637 のリセットのため、200ns 以上の “L”区間が必要です。
(2) この区間に、ダミーコマンド(Addr:00H, Data:00H)の入力、PLL3-0, FS3-0, MSBS, BCKP,
DIF1-0 bitsの設定を行ってください。
(3) VCOM、レギュレータのパワーアップ: PMVCM bit = “0”  “1”
各ブロックを立ち上げる前に最初に VCOM、レギュレータを立ち上げてください。立ち上がり
時間は VCOM pin の外付け容量 2.2μF (AVDD ≤ 3.6V), 4.7μF(AVDD > 3.6V)、REGFIL pin の外
付け容量 2.2μF 時、2.0ms(max.)です。
(4) PMPLL bitが “0” → “1”になり、PLL基準クロック(BICK pin)が供給された後、PLL動作がスター
トします。PLLのロック時間は2ms (max)です。
(5) PLLが安定後、正常な動作が開始します。
3. 外部クロックモードで使用する場合(スレーブモード)
Example:
: Audio I/F Format: I2S Compatible (ADC and DAC)
Input MCKI frequency: 256fs
Sampling Frequency: 48kHz
Power Supply
(1) Power Supply & PDN pin = “L”  “H”
(1)
PDN pin
PMVCM bit
(2)
(3)
(Addr:00H, D6)
(4)
MCKI pin
Input
(4)
FCK pin
BICK pin
(2)Dummy Command
Addr:05H, Data:00H
Addr:06H, D3-2 bits = “10”
Addr:07H, Data:03H
(3) Addr:00H, Data:40H
Input
MCKI, BICK and FCK input
Figure 68. Clock Set Up Sequence (3)
<手順例>
(1) 電源立ち上げ後、PDN pin “L” → “H”
この区間は AK4637 のリセットのため、200ns 以上の “L”区間が必要です。
(2) この区間に、ダミーコマンド(Addr:00H, Data:00H) の発行、CM1-0, FS3-2, MSBS, BCKP,
DIF1-0, bits の設定を行ってください。
(3) VCOM、レギュレータのパワーアップ: PMVCM bit = “0” → “1”
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[AK4637]
各ブロックを立ち上げる前に最初に VCOM、レギュレータを立ち上げてください。立ち上がり
時間は VCOM pin の外付け容量 2.2μF (AVDD ≤ 3.6V), 4.7μF(AVDD > 3.6V)、REGFIL pin の外
付け容量 2.2μF 時、2.0ms(max.)です。
(4) MCKI, FCK, BICK クロック入力後、正常な動作が開始します。
4. 外部クロックモードで使用する場合(マスタモード)
Example:
: Audio I/F Format: I2S Compatible (ADC and DAC)
Input MCKI frequency: 256fs
Sampling Frequency: 48kHz
BCKO: 64fs
Power Supply
(1) Power Supply & PDN pin = “L”  “H”
(1)
PDN pin
(2) MCKI input
(4)
PMVCM bit
(Addr:00H, D6)
(3)Dummy Command
Addr:01H, Data:08H
Addr:05H, Data:02H
Addr:06H, D3-2 bits = “10”
Addr:07H, Data:03H
(2)
MCKI pin
Input
(3)
M/S bit
(Addr:01H, D3)
FCK pin
BICK pin
BICK and FCK output
Output
(4) Addr:00H, Data:40H
Figure 69. Clock Set Up Sequence (4)
<手順例>
(1) 電源立ち上げ後、PDN pin “L” → “H”
この区間は AK4637 のリセットのため、200ns 以上の “L”区間が必要です。
(2) MCKI を入力してください。
(3) ダミーコマンド(Addr:00H, Data:00H)の入力、BCKO1-0, CM1-0, FS3-2, MSBS, BCKP, DIF1-0
bits の設定後、M/S bit を“1”に設定してください。FCK および BICK が出力されます。
(4) VCOM、レギュレータのパワーアップ: PMVCM bit = “0” → “1”
各ブロックを立ち上げる前に最初に VCOM、レギュレータを立ち上げてください。立ち上がり
時間は VCOM pin の外付け容量 2.2μF (AVDD ≤ 3.6V), 4.7μF(AVDD > 3.6V)、REGFIL pin の外付
け容量 2.2μF 時、2.0ms(max.)です。
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[AK4637]
■
マイク入力録音
FS3-0 bits
(Addr:06H, D3-0)
1011
Example:
1011
PLL Master Mode
Audio I/F Format: I2S Compatible
MIC Amp: +18dB
MIC Power: ON
Sampling Frequency: 48kHz
ALC setting: Refer to Table 37
HPF1: fc=3.7Hz, ADRST1-0 bits = “00”
(1)
MGAIN3-0 bits
0,110,0
PMMP bit
(Addr:02H, D6,D2-0, D3)
Signal Select
(Addr:03H, D3)
Timer Select
(Addr:09H)
0,110, 1
(2)
0
(1) Addr:06H, Data:0BH
0
(3)
00H
(2) Addr:02H, Data:0EH
00H
(4)
ALC Setting
(Addr:0AH, 0BH )
(3) Addr:03H, Data:00H
60H,00H
6CH,2EH
6CH,0EH
(13)
(5)
REF7-0 bits
(Addr:0CH)
IVOL7-0 bits
(Addr:0DH)
Filter Select
(Addr:16H,17H,21H)
Digital Filter Path
(Addr:18H)
Filter Co-efficient
(Addr:19H-20H, 22H-3FH)
ALC State
E1H
E1H
(5) Addr:0AH, Data:6CH
Addr:0BH, Data:2EH
(6)
E1H
(4) Addr:09H, Data:00H
E1H
(6) Addr:0CH, Data:E1H
(7)
01H,00H,00H
01H, xxH,xxH
(7) Addr:0DH, Data:E1H
03H
(8) Addr:16H, Data:01H
Addr:17H, Data:xxH
Addr:21H, Data:xxH
(8)
03H
(9)
xxH
(9) Addr:18H, Data:03H
xxH
(10)
ALC Disable
ALC Enable
ALC Disable
PMPFIL bit
PMADC bit
(10) Addr:19H-20H,Data:xxH
Addr:22H-3FH, Data:xxH
(11) Addr:00H, Data:C1H
(Addr:00H, D7, D0)
(11)
SDTO pin
State
0 data Output
(12)
1059/fs
Initialize
Normal
Data Output
Recording
(12) Addr:00H, Data:40H
0 data output
(13) Addr:0BH, Data:0EH
Figure 70. MIC Input Recording Sequence
<手順例>
fs=48kHz 時の ALC の設定例です。ALC のパラメータを変更する場合は、Table 37 を参照してくだ
さい。
「クロックの設定」の項を参照し、クロックを供給してください。
(1) サンプリング周波数(FS3-0 bits)を設定してください。VCOMの立ち上がり時間およびPLLロッ
ク時間を考慮し、(12)のマイク, ADC, Programmable Filterのパワーアップを行ってください。
(2) マイクゲインの設定、マイクパワーのパワーアップ: (Addr = 02H)
(3) 入力信号の設定 (Addr = 03H)
(4) Timerの設定: FRN, FRATT, ADRST1-0 bits (Addr = 09H)
(5) ALCモードの設定 (Addr = 0AH, 0BH)
(6) ALC REF値の設定 (Addr = 0CH)
(7) ALC IVOL値の設定 (Addr = 0DH)
(8) Programmable Filterの ON/OFF の設定 (Addr = 16H, 17H, 21H)
(9) Programmable Filterのパスの設定: PFSDO bit = ADCPF bit = “1” (Addr = 18H)
(10) Programmable Filterの係数設定 (Addr: 19H ~ 20H, 22H ~ 3FH)
(11) マイク, ADC, Programmable Filterのパワーアップ : PMADC =PMPFIL bits = “0” → “1”
ADC の初期化サイクルは 1059/fs=22ms @ fs=48kHz, ADRST1-0 bits = “00” です。初期化サイ
クル中、ADC は “0”データを出力します。ALC は (7) で設定された IVOL 値から動作を開始
します。
(12) マイク, ADC, Programmable Filterのパワーダウン:PMADC = PMPFIL bits = “1” → “0”
(13) ALC Disable: ALC bit = “1” → “0”
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[AK4637]
■
ディジタルマイク入力
Example:
FS3-0 bits
(Addr:06H, D3-0)
PLL Master Mode
Audio I/F Format: I2S Compatible
Sampling Frequency: 48kHz
Digital MIC setting:
Data is latched on the DMCLK falling edge.
ALC setting: Refer to Table 37
HPF1: fc=3.7Hz, ADRST1-0 bits = “00”
1011
1011
(1)
Timer Select
00H
(Addr:09H)
00H
(1) Addr:06H, Data:0BH
(2)
ALC Setting
(Addr:0AH, 0BH)
(2) Addr:09H, Data:00H
60H,00H
REF7-0 bits
(Addr:0CH)
6CH,2EH
6CH,0EH
(13)
(3)
E1H
(3) Addr:0AH, Data:6CH
Addr:0BH, Data:2EH
E1H
(4)
IVOL7-0 bits
(Addr:0DH)
(4) Addr:0CH, Data:E1H
E1H
E1H
(5) Addr:0DH, Data:E1H
(5)
Filter Select
(Addr:16H,17H,21H)
Digital Filter Path
(Addr:18H)
01H,00H,00H
01H,xxH,xxH
(6) Addr:16H, Data:01H
Addr:17H, Data:xxH
Addr:21H, Data:xxH
(6)
03H
03H
(7)
Filter Co-efficient
(Addr:19H-20H,22H-3FH)
ALC State
(7) Addr:18H, Data:03H
xxH
xxH
(8) Addr:19H-20H, Data:xxH
Addr:22H-3FH, Data:xxH
(8)
ALC Disable
ALC Enable
ALC Disable
(9) Addr:00H, Data:C0H
PMPFIL bit
(10) Addr:08H, Data:11H
(Addr:00H, D5)
(9)
Digital MIC
(Addr:08H)
(12)
Recording
00H
11H
00H
(11) Addr:08H, Data:00H
1059/fs
(10)
SDTO pin
State
0 data output
(11)
Normal
Data ouput
(12) Addr:00H, Data:40H
0 data output
(13) Addr:0BH, Data:0DH
Figure 71. Digital MIC Input Recording Sequence
<手順例>
fs=48kHz 時の ALC の設定例です。ALC のパラメータを変更する場合は、Table 37 を参照してくだ
さい。
「クロックの設定」の項を参照し、クロックを供給してください。
(1) サンプリング周波数(FS3-0 bits)を設定してください。VCOMの立ち上がり時間およびPLLロッ
ク時間を考慮し、(9)のProgrammable Filter、および(10)のディジタルマイクのパワーアップを
行ってください。
(2) Timerの設定: FRN, FRATT, ADRST1-0 bits (Addr = 09H)
(3) ALCモードの設定 (Addr = 0AH, 0BH)
(4) ALC REF値の設定 (Addr = 0CH)
(5) ALC IVOL値の設定 (Addr = 0DH)
(6) Programmable Filterの ON/OFF の設定 (Addr = 16H, 17H, 21H)
(7) Programmable Filterのパスの設定: PFSDO bit = ADCPF bit = “1” (Addr = 18H)
(8) Programmable Filterの係数設定 (Addr: 19H ~ 20H, 22H ~ 3FH)
(9) Programmable Filterのパワーアップ: PMPFIL bit = “0” → “1”
(10)ディジタルマイクの設定及びディジタルマイクのパワーアップ
DMIC = PMDM bits = “0” → “1”
ADC の初期化サイクルは 1059/fs=22ms @ fs=48kHz, ADRST1-0 bits = “00” です。初期化サ
イクル中、ADC は “0”データを出力します。ALC は (5) で設定された IVOL 値から動作を開
始します。
(11)ディジタルマイクのパワーダウン: PMDM bit = “1” → “0”
(12)Programmable Filterのパワーダウン: PMPFIL bit = “1” → “0”
(13) ALC Disable: ALC bit = “1” → “0”
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- 88 -
[AK4637]
■
スピーカ出力
FS3-0 bits
(Addr:06H, D3-0)
1011
Example:
1011
PLL Master Mode
Audio I/F Format: I2S Compatible
Sampling Frequency: 48KHz
Output Digital Volume: 0dB
ALC setting: Refer to Table 38
Programmable Filter OFF
(1)
(14)
DACS bit
(1) Addr:06H, Data:0BH
(Addr:02H, D5)
(2)
SPKG1-0 bits
(Addr:03H, D7-6)
Timer Select
(Addr:09H)
00
(2) Addr:02H, Data:20H
01
(3)
(3) Addr:03H, Data:40H
00H
00H
(4)
ALC Setting
(Addr:0AH, 0BH)
REF7-0 bitsl
(Addr:0CH)
(4) Addr:09H, Data:00H
60H, 00H
6CH, 2EH
(5) Addr:0AH, Data:6CH
Addr:0BH, Data:2EH
(5)
E1H
A1H
(6)
IVOL7-0 bits
(Addr:0DH)
(6) Addr:0CH, Data:A1H
E1H
91H
(7) Addr:0DH, Data:91H
(7)
DVOL7-0 bits
(Addr:10H)
18H
18H
(8) Addr:10H, Data:18H
04H
(9) Addr:18H, Data:04H
(8)
Digital Filter Path
(Addr:18H)
03H
(9)
(10) Addr:00H, Data:C4H
ALC State
ALC Disable
ALC Enable
ALC Disable
(11) Addr:01H, Data:0EH
(16)
(10)
PMPFIL bit
PMDAC bit
(12) Addr:02H, Data:A0H
(Addr:00H, D2)
(11)
PMSL bit
Playback
(Addr:01H, D1)
> 1 ms
SLPSN bit
(12)
(13)
(15)
(13) Addr:02H, Data:20H
(Addr:02H, D7)
(14) Addr:02H, Data:00H
SPP pin
Hi-Z
Normal Output
Hi-Z
(15) Addr:01H, Data:0CH
SPN pin
Hi-Z
AVDD/2
Normal Output
AVDD/2
Hi-Z
(16) Addr:00H, Data:40H
Figure 72. Speaker-Amp Output Sequence
<手順例>
「クロックの設定」の項を参照し、クロックを供給してください。
(1) サンプリング周波数(FS3-0 bits)を設定してください。VCOMの立ち上がり時間およびPLLのロ
ック時間を考慮し、(10)のDAC, Programmable Filter, スピーカのパワーアップを行ってくださ
い。
(2) DAC → SPK-Ampのパスの設定: DACS bit = “0” → “1” (Addr = 02H)
(3) SPK-Ampゲイン設定: SPKG1-0 bits = “00” → “01” (Addr = 03H)
(4) Timerの設定: FRN, FRATT, ADRST1-0 bits (Addr = 09H)
(5) ALCモードの設定 (Addr = 0AH, 0BH)
(6) ALC REF値の設定 (Addr = 0CH)
(7) ALC IVOL値の設定 (Addr = 0DH)
(8) 出力ディジタルボリュームの設定 (Addr = 10H)
(9) Programmable Filterのパスの設定: PFDAC1-0 bit=“01”, PFSDO=ADCPF bits=“0” (Addr = 18H)
(10) DAC, Programmable Filter: PMDAC=PMPFIL bits= “0” → “1” (Addr = 00H)
(11) スピーカのパワーアップ: PMSL bit= “0” → “1” (Addr = 01H)
(12) スピーカのパワーセーブモードの解除: SLPSN bit = “0” → “1” (Addr = 02H)
(13) スピーカのパワーセーブモードへ移行 : SLPSN bit = “1” → “0” (Addr = 02H)
(14) DAC → SPK-Ampのパスの設定: DACS bit = “1” → “0” (Addr = 02H)
(15) スピーカのパワーダウン: PMSL bit= “1” → “0” (Addr = 01H)
(16) DAC, Programmable Filterのパワーダウン: PMDAC=PMPFIL bits= “1” → “0” (Addr = 00H)
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■
スピーカからのBEEP信号出力
Example: SPKGain = +6.4dB
(SPKG1-0 bits = “00”)
PMVCM bit
(Addr:00H, D6)
(1) Addr:00H, Data:60H
Addr:01H, Data:02H
PMBP bit
(Addr:00H, D5)
(1)
(5)
PMSL bit
(2) Addr:0FH, D5 bit = “1”
(Addr:01H, D1)
(2)
(6)
BEEPS bit
(Addr:0FH, D5)
(3) Addr:02H, Data:84H
(3)
BEEP Signal Output
SLPSN bit
(Addr:02H, D7)
(4)
SPP pin
Hi-Z
Normal Output
(4) Addr:02H, Data:04H
Hi-Z
(5) Addr:00H, Data:40H
SPN pin
Hi-Z
AVDD/2
Normal Output
AVDD/2 Hi-Z
(6) Addr:03H, Data:00H
Figure 73. “BEEP-Amp → Speaker-Amp” Output Sequence
<手順例>
“BEEP-Amp  SPK-Amp”のみの動作では、クロックは供給されている必要はありません。
(1) VCOM, BEEP-Amp 及びスピーカのパワーアップ: PMVCM = PMBP = PMSL bits = “0”  “1”
(2) BEEP  SPK-Amp のパスの Enable: BEEPS bit = “0”  “1”
(3) スピーカのパワーセーブモードの解除: SLPSN bit = “0”  “1”
(3)の区間は BEEP pin に接続されているコンデンサと抵抗の時定数によって設定してください。
BEEP-Amp の入力が安定する前に SPK-Amp の出力を Enable にすると、ポップ音が生じる可
能性があります。BEEP Amp は VCOM が立ち上がった後、パワーアップします。VCOM の
立ち上がり時間は max 2msec です。
(4) スピーカのパワーセーブモードへ移行: SLPSN bit = “1”  “0”
(5) BEEP-Amp 及びスピーカのパワーダウン: PMBP = PMSL bits = “1”  “0”
(6) BEEP  SPK-Amp のパスの Disable: BEEPS bit = “1”  “0”
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■
ライン出力
Example:
FS3-0 bits
(Addr:06H, D3-0)
1011
1011
(1)
(12)
LOSEL bit
PLL Master Mode
Audio I/F Format: I2S Compatible
Sampling Frequency: 48KHz
Output Digital Volume: 0dB
Line Output Gain: +2dB
Programmable Filter OFF
(1) Addr:06H, Data:0BH
(Addr:00H, D3)
(2)
(3)
(2) Addr:00H, Data:48H
DACL bit
(Addr:04H, D5)
(3) Addr:04H, Data:60H
LVCM1-0 bits
(Addr:04H, D7-6)
DVOL7-0 bits
(Addr:10H)
Digital Filter Path
(Addr:18H)
XX
01
18H
18H
(4) Addr:10H, Data:18H
(5) Addr:18H, Data:03H
(4)
(6) Addr:00H, Data:4CH
XXH
(7) Addr:01H, Data:0EH
03H
(5)
(11)
(6)
(8) Addr:02H, Data:86H
PMDAC bit
(Addr:00H, D2)
(7)
Playback
(10)
PMSL bit
(9) Addr:02H, Data:06H
(Addr:01H, D1)
(8)
(9)
(10) Addr:01H, Data:0CH
SLPSN bit
(Addr:02H, D7)
>300 ms
AOUT pin
>300 ms
Normal Output
(11) Addr:00H, Data:48H
(12) Addr:04H, Data:40H
Addr:00H, Data:40H
Figure 74. Lineout Sequence
<手順例>
「クロックの設定」の項を参照し、クロックを供給して下さい。
(1) サンプリング周波数(FS3-0 bits)を設定してください。VCOMの立ち上がり時間およびPLLロック
時間を考慮し、(6)のDAC, ライン出力のパワーアップを行ってください。
(2) モノラルライン出力の選択: LOSEL bit = “0”  “1” (Addr = 00H)
(3) DAC  モノラルライン出力パスの設定、ライン出力ゲイン設定:
DACL bit = “0”  “1”, LVCM1-0 bits = “xx”  “01” (Addr = 04H)
(4) 出力ディジタルボリュームの設定 (Addr = 10H)
(5) Programmable Filterのパスの設定: PFDAC1-0 bit=“00”, PFSDO=ADCPF bits = “1” (Addr = 18H)
(6) DACのパワーアップ: PMDAC bits = “0”  “1” (Addr = 00H)
(7) モノラルライン出力のパワーアップ: PMSL bits = “0”  “1” (Addr = 01H)
PMSL bit = “1”でAOUT pinが立ち上がり始めます。99% VCOM電圧までの立ち上がり時間はC =
1μF, RL=10kのときmax. 300msです。
(8) モノラルライン出力のパワーセーブモードの解除: SLPSN bit = “0”  “1” (Addr = 04H)
AOUT pinが立ち上がった後、設定を行ってください。設定後、AOUT pinからの音声出力が開始
されます。
(9) モノラルライン出力をパワーセーブモードへ移行: SLPSN bit = “1”  “0” (Addr = 04H)
(10) モノラルライン出力のパワーダウン: PMSL bit = “1”  “0” (Addr = 01H)
AOUT pinが立ち下がり始めます。1% VCOM電圧までの立ち下がり時間はC = 1μF, RL=10kの
ときmax. 300msです。
(11) DACのパワーダウン: PMDAC bit = “1”  “0” (Addr = 00H)
(12) DAC  モノラルライン出力パスの設定: DACL bit = “1”  “0” (Addr = 04H)
モノラルライン出力の選択解除: LOSEL bit = “1”  “0” (Addr = 00H)
AOUT pinが立ち下がった後、設定を行ってください。
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[AK4637]
■
クロックの停止
ADC, DAC, Programmable Filter を使用する場合は、クロックが供給されている必要があります。
1. PLLマスタモードの場合
Example:
Audio I/F Format: I2S Compatible (ADC & DAC)
BICK frequency at Master Mode: 64fs
Input Master Clock Select at PLL Mode: 12MHz
(1)
PMPLL bit
(Addr:01H, D2)
(1) Addr:01H, Data:08H
(2)
External MCKI
Input
(2) Stop an external MCKI
Figure 75. Clock Stopping Sequence (1)
<手順例>
(1) PLLのパワーダウン: PMPLL bit = “1”  “0”
(2) 外部クロックを止めてください。
2. PLLスレーブモード(BICK pin)の場合
Example
(1)
PMPLL bit
: I/F Format: I2S Compatible (ADC & DAC)
Audio
PLL Reference clock: BICK
BICK frequency: 64fs
(Addr:01H, D2)
(2)
External BICK
Input
(1) Addr:01H, Data:00H
(2)
External FCK
Input
(2) Stop the external clocks
Figure 76. Clock Stopping Sequence (2)
<手順例>
(1) PLLのパワーダウン: PMPLL bit = “1”  “0”
(2) 外部クロックを止めてください。
3. 外部クロックスレーブモードの場合
(1)
External MCKI
Input
External BICK
Input
Example
:Audio I/F Format: I2S Compatible (ADC & DAC)
Input MCKI frequency: 256fs
(1)
(1) Stop the external clocks
(1)
External FCK
Input
Figure 77. Clock Stopping Sequence (3)
<手順例>
(1) 外部クロックを止めてください。
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[AK4637]
4. 外部クロックマスタモードの場合
(1)
Example
:Audio I/F Format: I2S Compatible (ADC & DAC)
External MCKI
Input
BICK
Output
"H" or "L"
FCK
Output
"H" or "L"
Input MCKI frequency: 256fs
(1) Stop the external MCKI
Figure 78. Clock Stopping Sequence (4)
<手順例>
(1) MCKIを止めてください。BICKおよびFCKは “H” または “L”に固定されます。
■
パワーダウン
各ブロックをパワーダウンし、各クロック停止かつ PMVCM bit = “0”とするだけでは電流を完全にシャ
ットダウンすることができません。各クロック停止かつ PDN pin = “L”とすることで電流をシャットダウ
ン(typ. 1μA)することが可能です。但し、この場合レジスタが初期化されます。
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[AK4637]
12. パッケージ
外形寸法図
20-pin QFN (Unit: mm)
C0.25
0.75 ± 0.05
B
16
20
1
15
1.90 ± 0.10
(0.25)
3.00 ± 0.05
1.90 ± 0.10
A
10
3.00 ± 0.05
Exposed
Pad
6
0~0.05
0.20 ± 0.05
0.07 M C A B
(0.20)
0.40
0.30 ± 0.05
■
0.05 C
C
* パッケージ裏面のExposed Padは、グランドに接続してください。
■
材質・メッキ仕様
パッケージ材質: エポキシ系樹脂、ハロゲン(臭素、塩素)フリー
リードフレーム材質: Cu Alloy
端子表面処理: Solder (Pb free) plate
■
マーキング
4637
XXXX
1
XXXX: Date code (4 digit)
Pin #1 indication
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[AK4637]
13. オーダリングガイド
AK4637EN
AKD4637EN
-40 ~ +85°C
20-pin QFN (0.4mm pitch)
AK4637EN 評価用ボード
14. 改訂履歴
Date (Y/M/D)
15/09/30
Revision
00
Reason
初版
Page
Contents
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2015/09
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[AK4637]
重要な注意事項
0. 本書に記載された弊社製品(以下、
「本製品」といいます。)
、および、本製品の仕様につきま
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店営業担当にご確認ください。
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要求される用途に使用されることを意図しておらず、保証もされていません。そのため、別
途弊社より書面で許諾された場合を除き、これらの用途に本製品を使用しないでください。
万が一、これらの用途に本製品を使用された場合、弊社は、当該使用から生ずる損害等の責
任を一切負うものではありません。
3. 弊社は品質、信頼性の向上に努めておりますが、電子製品は一般に誤作動または故障する場
合があります。本製品をご使用頂く場合は、本製品の誤作動や故障により、生命、身体、財
産等が侵害されることのないよう、お客様の責任において、本製品を搭載されるお客様の製
品に必要な安全設計を行うことをお願いします。
4. 本製品および本書記載の技術情報を、大量破壊兵器の開発等の目的、軍事利用の目的、ある
いはその他軍事用途の目的で使用しないでください。本製品および本書記載の技術情報を輸
出または非居住者に提供する場合は、
「外国為替および外国貿易法」その他の適用ある輸出関
連法令を遵守し、必要な手続を行ってください。本製品および本書記載の技術情報を国内外
の法令および規則により製造、使用、販売を禁止されている機器・システムに使用しないで
ください。
5. 本製品の環境適合性等の詳細につきましては、製品個別に必ず弊社営業担当までお問合せく
ださい。本製品のご使用に際しては、特定の物質の含有・使用を規制する RoHS 指令等、適
用される環境関連法令を十分調査のうえ、かかる法令に適合するようにご使用ください。お
客様がかかる法令を遵守しないことにより生じた損害に関して、弊社は一切の責任を負いか
ねます。
6. お客様の転売等によりこの注意事項に反して本製品が使用され、その使用から損害等が生じ
た場合はお客様にて当該損害をご負担または補償して頂きますのでご了承ください。
7. 本書の全部または一部を、弊社の事前の書面による承諾なしに、転載または複製することを
禁じます。
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