AK4425AET

[AK4425A]
AK4425A
192kHz 24-Bit Stereo ΔΣ DAC with 2Vrms Output
概
要
AK4425Aはディジタルオーディオ機器用にコストパフォーマンスを求めた2Vrms出力の24ビットDACです。ΔΣ
変調器にはワイドダイナミックレンジを実現する新開発のアドバンスト・マルチビット方式を採用しています。内
蔵のポストフィルタにはスイッチトキャパシタフィルタ(SCF)を採用しており、クロックジッタによる精度の劣化を
改善します。サンプリングレートは192kHzまで対応しており、Set-Top-Box, DVD, AC-3アンプ等のシステムに
最適です。また、負電源を内蔵しており、5Vの単一電源で2Vrmsを出力することが可能です。超小型16pin
TSSOPパッケージに実装され、基板スペースを削減します。
特
長
† サンプリングレート: 8kHz ∼ 192kHz
† 128 倍オーバサンプリング(通常速モード)
† 64 倍オーバサンプリング(2倍速モード)
† 32 倍オーバサンプリング(4倍速モード)
† 24 ビット 8 倍 FIR ディジタルフィルタ内蔵
† 強ジッタ耐力SCF 内蔵
† 2Vrms シングルエンド出力バッファ内蔵
† ディジタルディエンファシス内蔵 (32kHz, 44.1kHz, 48kHz 対応)
† ソフトミュート内蔵
† ディジタルATT (リニア256ステップ)
† コントロール I/F: 3線式
† ディジタル I/F フォーマット: 24ビット前詰め, 24/20/16ビット後詰め, I2S
† マスタクロック: 256fs, 384fs, 512fs, 768fs or 1152fs(通常速モード)
128fs, 192fs, 256fs or 384fs(2倍速モード)
128fs or 192fs(4倍速モード)
† THD+N: –91dB
† Dynamic Range: 106dB
† パワーオンリセット回路内蔵
† 電源電圧: +4.5 ∼ +5.5V
† Ta = -20 to 85°C
† 超小型パッケージ: 16pin TSSOP (6.4mm x 5.0mm)
MS1127-J-00
2009/09
-1-
[AK4425A]
MCLK
AVDD
CSN
CCLK
CDTI
Control
Interface
Clock
Divider
De-emphasis
Control
VSS2
LRCK
BICK
SDTI
Audio
Data
Interface
8X
Interpolator
ΔΣ
Modulator
SCF
LPF
AOUTL
8X
Interpolator
ΔΣ
Modulator
SCF
LPF
AOUTR
Charge
Pump
CP
CN
1μ
VEE
VSS1
VDD
1μ
ブロック図
MS1127-J-00
2009/09
-2-
[AK4425A]
■
オーダリングガイド
-20 ∼ +85°C
AK4425A用評価ボード
AK4425AET
AKD4425 A
■
16pin TSSOP (0.65mm pitch)
ピン配置
VDD
1
16
VSS1
MCLK
2
15
CP
BICK
3
14
CN
SDTI
4
13
VEE
LRCK
5
12
AOUTL
CSN
6
11
VSS2
CCLK
7
10
AVDD
CDTI
8
9
AOUTR
AK4425A
Top
View
■ AK4425AとAK4426の相違点
Functions
Power Supply
DC オフセット
THD+N
DR
DEM
SMUTE
Digital ATT
I/F Format
コントロール I/F
Operating Temperature
AK4426
+4.5 ∼ +5.5V
± 8mV
-91dB
106dB
X
X
X
24-bit MSB/ I²S/
24,20,16bitLSB
I²C
ET: -20 ∼ +85°C
VT: -40 ∼ +85°C
AK4425A
Å
± 5mV
Å
Å
Å
Å
Å
Å
Å
Å
-: Not available
X: Available
MS1127-J-00
2009/09
-3-
[AK4425A]
ピン/機能
No.
1
Pin Name
VDD
I/O
-
2
MCLK
I
3
4
5
6
7
8
BICK
SDTI
LRCK
CSN
CCLK
CDTI
I
I
I
I
I
I
9
AOUTR
O
10
11
AVDD
VSS2
-
12
AOUTL
O
13
VEE
O
14
CN
I
15
CP
I
16
Function
Digital Circuit and Charge Pump Circuit Power Supply Pin: 4.5V∼5.5V
Master Clock Input Pin
An external TTL clock must be input on this pin.
Audio Serial Data Clock Pin
Audio Serial Data Input Pin
L/R Clock Pin
Chip Select Pin
Control Clock input Pin
Control Data Input Pin
Rch Analog Output Pin
When power down, outputs VSS(0V, typ).
Analog Block Power Supply Pin: 4.5V∼5.5V
Ground Pin2
Lch Analog Output Pin
When power down, outputs VSS(0V, typ).
Negative Voltage Output Pin
Connect to VSS1 with a 1.0μF capacitor which is low ESR (Equivalent
Series Resistance) over all temperature range. When this capacitor has the
polarity, the positive polarity pin must be connected to the VSS1 pin. Non
polarity capacitors can also be used.
Negative Charge Pump Capacitor Terminal Pin
Connect to CP with a 1.0μF capacitor which is low ESR (Equivalent Series
Resistance) over all temperature range. When this capacitor has the polarity,
the positive polarity pin must be connected to the CP pin. Non polarity
capacitors can also be used.
Positive Charge Pump Capacitor Terminal Pin
Connect to CN with a 1.0μF capacitor which is low ESR (Equivalent Series
Resistance) over all temperature range. When this capacitor has the polarity,
the positive polarity pin must be connected to the CP pin. Non polarity
capacitors can also be used.
Ground Pin1
VSS1
Note: All input pins except for the CN pin should not be left floating.
MS1127-J-00
2009/09
-4-
[AK4425A]
絶対最大定格
(VSS1=VSS2=0V; Note 1)
Parameter
Power Supply
Symbol
VDD
AVDD
IIN
VIND
Ta
Tstg
Input Current (any pins except for supplies)
Input Voltage
Ambient Operating Temperature
Storage Temperature
Note 1. 電圧はすべてグランドピンに対する値です。
Note 2. VSS1 と VSS2 は同じアナロググランドに接続して下さい。
min
-0.3
-0.3
-0.3
-20
-65
max
+6.0
+6.0
±10
VDD+0.3
85
150
Units
V
V
mA
V
°C
°C
注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。
また通常の動作は保証されません。
推奨動作条件
(VSS1=VSS2=0V; Note 1)
Parameter
Power Supply
Symbol
VDD
AVDD
min
+4.5
typ
+5.0
VDD
max
+5.5
Units
V
Note 3. VDD と AVDD は同じ電圧。
注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので十分 ご注
意下さい。
MS1127-J-00
2009/09
-5-
[AK4425A]
アナログ特性
(特記なき場合は、Ta = 25°C; VDD=AVDD = +5.0V; fs = 44.1kHz; BICK = 64fs; Signal Frequency = 1kHz; 24bit
Input Data; Measurement frequency = 20Hz ∼ 20kHz; RL ≥5kΩ)
Parameter
min
typ
max
Units
Resolution
24
Bits
Dynamic Characteristics (Note 4)
THD+N
fs=44.1kHz, BW=20kHz
-91
-84
dB
fs=96kHz, BW=40kHz
-91
dB
fs=192kHz, BW=40kHz
-91
dB
Dynamic Range (-60dBFS with A-weighted, Note 5)
100
106
dB
S/N (A-weighted, Note 6)
100
106
dB
Interchannel Isolation (1kHz)
90
100
dB
Interchannel Gain Mismatch
0.2
0.5
dB
DC Accuracy
Audio Bias Voltage (at output pin)
-5
0
+5
mV
Gain Drift
100
ppm/°C
Output Voltage (Note 7)
2.05
2.2
2.35
Vrms
Load Capacitance (Note 8)
25
pF
Load Resistance
5
kΩ
Power Supplies
Power Supply Current: (Note 9)
mA
36
24
Normal Operation (fs≤96kHz)
mA
40
27
Normal Operation (fs=192kHz)
μA
100
10
Power-Down Mode (Note 10)
Note 4. Audio Precision (System Two)使用。測定結果は評価ボードのマニュアルを参照下さい。
Note 5. 98dB at 16bit data
Note 6. S/N 比は入力ビット長に依存しません。
Note 7. フルスケール電圧 (0dB)。出力電圧はVDDの電圧に比例します。
AOUT (typ.@ 0dB) = 2.2Vrms × VDD/5.
Note 8. 容量性負荷を駆動する場合は、直列に抵抗を入れて下さい。
Note 9. VDD と AVDD に流れる電流の合計です。
Note 10. クロック (MCLK, BICK, LRCK)を含むその他の全ディジタル入力ピンをVDD, AVDDまたはVSS1, VSS2に
固定した場合の値です。
MS1127-J-00
2009/09
-6-
[AK4425A]
シャープロールオフ・フィルタ特性
(Ta = 25°C; VDD=AVDD= +4.5 ∼ +5.5V; fs = 44.1kHz; DEM = OFF; SLOW = “0”)
Parameter
Symbol
min
typ
max
Units
Digital filter (DEM = OFF; SLOW = “0”)
Passband
±0.05dB (Note 11)
PB
0
20.0
kHz
-6.0dB
22.05
kHz
Stopband (Note 11)
SB
24.1
kHz
Passband Ripple
PR
± 0.02
dB
Stopband Attenuation
SA
54
dB
Group Delay (Note 12)
GD
19.3
1/fs
Digital Filter + LPF
dB
± 0.05
FR
Frequency Response 20.0kHz fs=44.1kHz
fs=96kHz
dB
± 0.05
FR
40.0kHz
dB
± 0.05
FR
80.0kHz fs=192kHz
Note 11. 通過域、阻止域の周波数は fs (システムサンプリングレート) に比例し、
PB=0.4535×fs(@±0.05dB)、SB=0.546×fs です。
Note 12. ディジタルフィルタによる演算遅延で、16/24 ビットデータが入力レジスタにセットされてからアナログ信号が
出力されるまでの時間です。
スローロールオフ・フィルタ特性
(Ta = 25°C; VDD = AVDD = +4.5 ∼ +5.5V; fs = 44.1kHz; DEM = OFF; SLOW = “1”)
Parameter
Symbol
min
typ
max
Units
PB
0
39.2
18.2
8.1
-
Digital Filter
Passband
±0.04dB (Note 13)
-3.0dB
(Note 13)
19.3
-
kHz
kHz
kHz
dB
dB
1/fs
FR
+0/-5
FR
+0/-4
FR
+0/-5
Note 13. 通過域、阻止域の周波数は fs (システムサンプリングレート) に比例し、
PB = 0.185×fs (@±0.04dB), SB = 0.888×fsです。
-
dB
dB
dB
Stopband
Passband Ripple
Stopband Attenuation
Group Delay
(Note 12)
SB
PR
SA
GD
± 0.005
72
-
Digital Filter + LPF
Frequency Response
20.0kHz
40.0kHz
80.0kHz
fs=44.kHz
fs=96kHz
fs=192kHz
MS1127-J-00
2009/09
-7-
[AK4425A]
DC 特性
(Ta = 25°C; VDD=AVDD = +4.5 ∼ +5.5V)
Parameter
High-Level Input Voltage
Low-Level Input Voltage
Input Leakage Current
Symbol
VIH
VIL
Iin
min
2.2
-
typ
-
max
0.8
± 10
スイッチング特性
(Ta = 25°C; VDD=AVDD = +4.5 ∼ +5.5V)
Parameter
Symbol
min
typ
max
Master Clock Frequency
fCLK
2.048
36.864
Duty Cycle
dCLK
30
70
LRCK Frequency
48
8
fsn
Normal Speed Mode
96
32
fsd
Double Speed Mode
192
120
fsq
Quad Speed Mode
55
45
Duty
Duty Cycle
Audio Interface Timing
BICK Period
1/128fsn
tBCK
Normal Speed Mode
1/64fsd
tBCK
Double Speed Mode
1/64fsq
tBCK
Quad Speed Mode
30
tBCKL
BICK Pulse Width Low
30
tBCKH
Pulse Width High
20
tBLR
BICK “↑” to LRCK Edge (Note 14)
20
tLRB
LRCK Edge to BICK “↑” (Note 14)
20
tSDH
SDTI Hold Time
20
tSDS
SDTI Setup Time
Control Interface Timing
200
tCCK
CCLK Period
80
tCCKL
CCLK Pulse Width Low
80
tCCKH
Pulse Width High
40
tCDS
CDTI Setup Time
40
tCDH
CDTI Hold Time
150
tCSW
CSN High Time
50
tCSS
CSN “↓” to CCLK “↑”
50
tCSH
CCLK “↑” to CSN “↑”
Note 14. この規格値は LRCK のエッジと BICK の “↑” が重ならないように規定しています。
MS1127-J-00
Units
V
V
µA
Units
MHz
%
kHz
kHz
kHz
%
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
2009/09
-8-
[AK4425A]
■
タイミング波形
1/fCLK
VIH
MCLK
VIL
tCLKH
tCLKL
dCLK=tCLKH x fCLK, tCLKL x fCLK
1/fs
VIH
LRCK
VIL
tBCK
VIH
BICK
VIL
tBCKH
tBCKL
Figure 1. Clock Timing
VIH
LRCK
VIL
tBLR
tLRB
VIH
BICK
VIL
tSDS
tSDH
VIH
SDTI
VIL
Figure 2. Serial Interface Timing
MS1127-J-00
2009/09
-9-
[AK4425A]
VIH
CSN
VIL
tCSS
tCCKL tCCKH
VIH
CCLK
VIL
tCDS
C1
CDTI
tCDH
C0
R/W
VIH
A4
VIL
Figure 3. WRITE Command Input Timing
tCSW
VIH
CSN
VIL
tCSH
VIH
CCLK
CDTI
VIL
D3
D2
D1
D0
VIH
VIL
Figure 4. WRITE Data Input Timing
MS1127-J-00
2009/09
- 10 -
[AK4425A]
機能説明
■
システムクロック
必要なクロックは、MCLK, LRCK, BICK です。マスタクロック (MCLK) とサンプリングクロック (LRCK) は同期する必
要はありますが位相を合わせる必要はありません。MCLK はインタポ−レーションフィルタと ΔΣ 変調器に使用されま
す。MCLK周波数を設定する方法は内部レジスタで設定する方法 (Manual Setting Mode) とデバイス内部で自動設定
する方法 (Auto Setting Mode) の2つがあります。Manual Setting Mode (ACKS = “0”: Register 00H)では、DFS0/1 でサ
ンプリングスピードが設定され(Table 1)、各スピードでのMCLK周波数は自動設定されます(Table 2)。電源ON時は、
Auto Setting Mode で立ち上がります。 Auto Setting Mode (ACKS = “1”: Default) では、サンプリングスピードとMCLK
周波数は自動検出され(Table 3)、内部クロックは適切な周波数 (Table 4) に自動設定されるため、DFS0/1の設定は不
要です。
動作中にMCLK,LRCKまたはBICKが止まった場合は、AK4425Aは自動的にリセット状態になり、アナログ出力は0V電
圧(typ)を出力します。MCLK, LRCK, BICKを再入力後、リセット状態が解除され動作を再開します。電源ON時は
MCLK, LRCK, BICKが入力されるまでパワーダウン状態です。
DFS1
DFS0
0
0
Normal Speed Mode
8kHz~48kHz
0
1
Double Speed Mode
60kHz~96kHz
1
DFS1
DFS0
Sampling Rate (fs)
(default)
0
Quad Speed Mode
120kHz~192kHz
Table 1.サンプリングスピード (Manual Setting Mode)
Sampling
Speed
LRCK
(kHz)
fs
128fs
192fs
256fs
384fs
512fs
768fs
1152fs
BICK
(MHz)
64fs
MCLK (MHz)
0
0
0
0
0
0
Normal
32.0
44.1
48.0
-
-
8.1920
11.2896
12.2880
12.2880
16.9344
18.4320
16.3840
22.5792
24.5760
24.5760
33.8688
36.8640
36.8640
-
2.0480
2.8224
3.0720
0
0
1
1
Double
88.2
96.0
11.2896
12.2880
16.9344
18.4320
22.5792
24.5760
33.8688
36.8640
-
-
-
5.6448
6.1440
1
1
0
0
Quad
176.4
192.0
22.5792
24.5760
33.8688
36.8640
-
-
-
-
-
11.2896
12.2880
Table 2. システムクロック例 (Manual Setting Mode)
MCLK
Sampling Speed
1152fs
Normal (fs=32kHz only)
512fs
768fs
Normal
256fs
384fs
Double
128fs
192fs
Quad
Table 3. サンプリングスピード(Auto Setting Mode: Default)
MS1127-J-00
2009/09
- 11 -
[AK4425A]
LRCK
fs
32.0kHz
44.1kHz
48.0kHz
32.0kHz
44.1kHz
48.0kHz
88.2kHz
96.0kHz
176.4kHz
192.0kHz
128fs
-
22.5792
24.5760
MCLK (MHz)
256fs
384fs
512fs
768fs
16.3840
24.5760
22.5792
33.8688
24.5760
36.8640
8.192
12.288
11.2896
16.9344
12.288
18.432
22.5792
33.8688
24.5760
36.8640
33.8688
36.8640
Table 4. システムクロック例 (Auto Setting Mode)
192fs
-
1152fs
36.8640
-
Sampling
Speed
Normal
Double
-
Quad
Auto Setting Modeでは、MCLK= 256fs/384fsのとき、32kHz~96kHzのサンプリングレートまで対応します(Table 4)。但
し、32kHz~48kHzのサンプリングレートのときのDR, S/NはMCLK= 512fs/768fsの時に比べて3dB程度劣化します。
MCLK
256fs/384fs
512fs/768fs
DR,S/N
103dB
106dB
Table 5. MCLK 周波数と DR, S/N の関係(fs = 44.1kHz) (Auto Setting Mode)
■
オーディオシリアルインタフェースフォーマット
オーディオデータはBICKとLRCKを使ってSDTIから入力されます。AK4425Aでは 5 種類のフォーマット(Table 6) が
DIF2-0 bitで選択できます。全モードとも MSB ファースト、2’s complementのデータフォーマットでBICKの立ち上がりで
ラッチされます。Mode 2 を 16/20 ビットで使った場合はデータのないLSBには“0”を入力して下さい。
Mode
0
1
2
3
4
DIF2
0
0
0
0
1
DIF1 DIF0 SDTI Format
BICK
0
0
16bit 後詰め
≥32fs
0
1
20bit 後詰め
≥40fs
1
0
24bit 前詰め
≥48fs
2
1
1
24bit I S 互換
≥48fs
0
0
24bit 後詰め
≥48fs
Table 6. オーディオデータフォーマット
MS1127-J-00
Figure
Figure 5
Figure 6
Figure 7
Figure 8
Figure 6
(default)
2009/09
- 12 -
[AK4425A]
LRCK
0
1
10
11
12
13
14
15
0
1
10
11
12
13
14
15
0
1
BICK
(32fs)
SDTI
Mode 0
15
14
6
1
0
5
14
4
15
3
16
2
1
17
0
31
15
0
14
6
5
14
1
4
15
3
16
2
1
17
0
31
15
14
0
1
0
1
0
1
BICK
(64fs)
SDTI
Mode 0
Don’t care
15
14
Don’t care
0
15
14
0
15:MSB, 0:LSB
Lch Data
Rch Data
Figure 5. Mode 0 Timing
LRCK
0
1
8
9
10
11
12
31
0
1
8
9
10
11
12
31
BICK
(64fs)
SDTI
Mode 1
Don’t care
19
0
Don’t care
19
0
Don’t care
19
0
19
0
19:MSB, 0:LSB
SDTI
Mode 4
Don’t care
23
22
21
20
23
22
20
21
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 6. Mode 1/4 Timing
LRCK
0
1
2
22
23
24
30
31
0
1
2
22
23
24
30
31
BICK
(64fs)
SDTI
23 22
1
0
Don’t care
23 22
1
0
Don’t care
23
22
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 7. Mode 2 Timing
MS1127-J-00
2009/09
- 13 -
[AK4425A]
LRCK
0
1
2
3
23
24
25
31
0
1
2
3
23
24
25
31
0
1
BICK
(64fs)
SDTI
23 22
1
0
Don’t care
23 22
1
0
Don’t care
23
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 8. Mode 3 Timing
MS1127-J-00
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- 14 -
[AK4425A]
■
ディエンファシスフィルタ
AK4425AではIIRフィルタによる3周波数 (32kHz, 44.1kHz, 48kHz) 対応のディエンファシスフィルタ (50/15μs 特性) を
内蔵しています。Double Speed Mode, Quad Speed Modeのとき、ディエンファシスフィルタはOFFです。
DEM1
DEM0
Mode
0
0
44.1kHz
(default)
0
1
OFF
1
0
48kHz
1
1
32kHz
Table 7. ディエンファシスコントロール (Normal Speed Mode)
■
アナログ出力ブロック
AK4425Aは、内蔵する負電源生成回路(Figure 9)により 2Vrmsアンプに負電源を供給することでVSS (0V, typ)中心でオ
ーディオ信号を出力します(Figure 10)。 負電源生成回路で使用するCaおよびCbのコンデンサは 1.0μFです。低ESR(等
価直列抵抗)の部品を使用して下さい。極性付きのコンデンサを使用する場合、それぞれCP側、VSS1 側にコンデンサの
正極端子を接続して下さい。負電源生成回路(Figure 9)は、選択されたマスタクロックから生成されたクロックで動作しま
す。マスタクロックが入力されない場合、AK4425Aは自動的にリセット状態になり、アナログ出力はVSS (0V, typ)を出力し
ます。
AK4425
VDD
Charge
Pump
CP
CN
Negative Power
VSS1
(+)
1uF
Ca
VEE
Cb
1uF
(+)
Figure 9. 負電源生成回路
AK4425
2.2Vrms
0V
AOUTR
(AOUTL)
Figure 10. Audio 信号出力
MS1127-J-00
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- 15 -
[AK4425A]
■
出力ボリューム
AK4425AはMUTEを含むリニアステップ、256 レベルのチャネル独立ディジタル出力ボリューム(ATT)を内蔵します。こ
のボリュームはDACの前段にあり入力データを0dBから-48dBまでアテネーション、またはミュートします。設定値間の遷移
はソフト遷移です。従って、遷移中にスイッチングノイズは発生しません。1 レベル変化したときの遷移時間と256 レベル
全体の遷移時間をTable 8に示します。
遷移時間
Sampling Speed
1 Level
4LRCK
8LRCK
16LRCK
Normal Speed Mode
Double Speed Mode
Quad Speed Mode
255 to 0
1020LRCK
2040LRCK
4080LRCK
Table 8. ATT 遷移時間
■
ソフトミュート機能
ソフトミュートはディジタル的に実行されます。SMUTE bitを “1”にするとその時点のATT設定値からATT設定値×ATT遷
移時間 (Table 8)で入力データが-∞ (“0”)までアテネーションされます。SMUTE bitを “0”にすると、-∞ 状態が解除され、
-∞ からATT設定値×ATT遷移時間でATT設定値まで復帰します。ソフトミュート開始後、-∞ までアテネーションされる前
に解除されるとアテネーションが中断され、同じサイクルでATT設定値まで復帰します。ソフトミュート機能は信号を止め
ずに信号源を切り替える場合などに有効です。
SMUTE bit
ATT Level
(1)
(1)
(3)
Attenuation
-∞
GD
GD
(2)
AOUT
注:
(1) ATT設定値×ATT遷移時間 (Table 8) 。例えば、Normal Speed Mode時、ATT設定値が “255”の場合は
1020LRCKサイクルです。
(2) ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。
(3) ソフトミュート開始後、-∞までアテネーションされる前に解除されるとアテネーションが中断され、同じサイクルで0dB
まで復帰します。
Figure 11. ソフトミュート機能
MS1127-J-00
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- 16 -
[AK4425A]
■
システムリセット
電源ON時、AK4425Aはパワーダウン状態で立ち上がります。パワーダウン状態はMCLKで解除され、その後 LRCK の
“↑” に同期して内部回路がパワーアップし、内部のタイミングが動作します。LRCK が入力されるまでパワーダウン状態
です。
tW<20ms
Power Supply 0.8xVDD
(VDD, AVDD)
0.3V
(1)
Low
MCLK
20 µs
Reset Release
(3)
Internal
Reset
Reset
Audio circuit
50ms(max)
)(2)
Power-up
2, 3
LRCK Clocks
(4)
Charge Pump
Circuit
Power-up
Power down
Time A
VEE Pin
0V
(5)
“0” data
D/A In
(Digital)
0V
D/A Out
(Analog)
Active (D/A Out)
MUTE (D/A Out)
(1)電源の立ち上げ時間(tW: 0.3Vから80%VDDまでの時間)は20msec以内にして下さい。
(2)電源立ち上げ後 50msec(max)後にレジスタ書き込み可能になります。
(3)Internal Reset が解除されると MCLK 入力後、約 20us 後に内部アナログ回路が立ち上がります。
(4)アナログ回路のパワーダウン解除した後、2, 3 LRCK 後にディジタル回路、チャージポンプ回路がパワーアップし
ます。
(5)チャージポンプがパワーアップ後、チャージポンプカウンターがカウントします。
時間 time A 後に D/A は出力可能です。
Time A = 1024/(fs x 16): Normal speed mode
Time A = 1024/(fs x 8): Double speed mode
Time A = 1024/(fs x 4): Quad speed mode
Figure 12. System Reset Diagram
MS1127-J-00
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- 17 -
[AK4425A]
■
リセット機能
動作中にMCLK、LRCK またはBICKが止まった場合は、AK4425Aは自動的にリセット状態になり, アナログ出力はVSS
(0V, typ)を出力します。MCLK、LRCKまたはBICKを再入力後、リセット状態が解除され動作を再開します。
Internal
State
Normal Operation
Reset
D/A In
(Digital)
Normal Operation
(1)
GD
D/A Out
(Analog)
(3)
VSS
(2)
(3)
<Case1:MCLK Stop>
Clock In
MCLK, BICK, LRCK
(4) MCLK Stop
<Case2:LRCK Stop>
Clock In
MCLK, BICK, LRCK
(4)
LRCK Stop
(4)
BICK Stop
<Case3:BICK Stop>
Clock In
MCLK, BICK, LRCK
注:
(1) ディジタルデータの入力を止めることができます。この区間に“0”データを入力しておくことで、MCLK、LRCK ま
たはBICK再入力後のクリックノイズを軽減できます。
(2) ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。
(3) 通常の使用条件ではクリックノイズは聞こえません。
(4) リセット状態(MCLK、LRCKまたはBICK停止)では各クロック入力(MCLK, BICK, LRCK)を止めることができます。
Figure 13. リセットタイミング例
MS1127-J-00
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- 18 -
[AK4425A]
■
モードコントロールインタフェース
AK4425Aの各機能はレジスタで設定できます。レジスタへの書き込みは、電源立ち上げから50msec以内に行わないで
下さい。レジスタ設定は3線式シリアル I/F pin: CSN, CCLK, CDTIで書き込みを行います。I/F上のデータはChip
address(2bits, “01”固定), Read/Write(1bit, Fixed to “1”, Write only), Register address(MSB first, 5bits), Control
data(MSB first, 8bits)で構成されます。データはCCLKの立ち上がりエッジで取り込みます。データの書き込みは
CCLKの16クロック目の立ち上がりエッジで有効になります。CCLKのクロックスピードは5MHz(max)です。
CSN
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
CCLK
CDTI
C1 C0 R/W A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0
C1-C0:
R/W:
A4-A0:
D7-D0:
Chip Address (Fixed to “01”)
READ/WRITE (Fixed to “1”, Write only)
Register Address
Control Data
Figure 14. 3 線シリアルコントロール I/F タイミング
MS1127-J-00
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[AK4425A]
■
レジスタマップ
Addr
Register Name
D7
D6
D5
D4
D3
D2
D1
D0
00H
01H
02H
03H
04H
Control 1
Control 2
Control 3
Lch ATT
Rch ATT
ACKS
0
RRST
ATT7
ATT7
0
0
0
ATT6
ATT6
0
SLOW
0
ATT5
ATT5
DIF2
DFS1
INVL
ATT4
ATT4
DIF1
DFS0
INVR
ATT3
ATT3
DIF0
DEM1
0
ATT2
ATT2
PW
DEM0
0
ATT1
ATT1
RSTN
SMUTE
0
ATT0
ATT0
Notes:
05H 以上のアドレスは書込み禁止です。
01H の D7, D6; 02H の D2 は“1”を書き込んでも無視されます。
その他の “0”で指定されたビットへの“1”の書き込みは禁止です。
RSTN bit = “0” では内部タイミングのみリセットされ、レジスタはリセットされません。全てのレジスタのデータ書き
込みは PW bit, RSTN bit が “0”の時でも有効です。
レジスタへの書き込みは、電源立ち上げから 50msec 以内に行わないで下さい。
MS1127-J-00
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[AK4425A]
■
詳細説明
Addr
00H
Register Name
D7
D6
D5
D4
D3
D2
D1
D0
Control 1
ACKS
0
0
DIF2
DIF1
DIF0
PW
RSTN
default
1
0
0
0
1
0
1
1
RSTN: 内部タイミングリセットコントロール
0: Reset. レジスタはリセットされません。
1: Normal Operation
MCLK 周波数、又は DFS 変更時のクリックノイズは RSTN bit によって低減できます。
PW: パワーコントロール
0: Power down. レジスタはリセットされません。
1: Normal Operation
DIF2-0: オーディオインタフェースフォーマット (Table 6)
Initial: “010”, Mode 2
ACKS: マスタクロック オートセッティングモード
0: Disable, Manual Setting Mode
1: Enable, Auto Setting Mode
ACKS bit “1”でマスタクロックが自動的に検出されます。この時 DFS1-0 bit の設定は無効です。ACKS
bit = “0”時に、DFS1-0 bit でサンプリングスピードモードの設定を行います。
Addr
01H
Register Name
D7
D6
D5
D4
D3
D2
D1
D0
Control 2
0
0
SLOW
DFS1
DFS0
DEM1
DEM0
SMUTE
default
0
0
0
0
0
0
1
0
SMUTE: ソフトミュートイネーブル
0: Normal operation
1: DAC outputs is soft-muted
DEM1-0: ディエンファシス応答 (Table 7)
Initial: “01”, OFF
DFS1-0: サンプリングスピードコントロール
00: Normal Speed Mode
01: Double Speed Mode
10: Quad Speed Mode
Normal/Double/Quad Speed Mode の切り替えを行う際にクリックノイズが発生します。
SLOW: Slow Roll-off Filter イネーブル
0: Sharp Roll-off Filter
1: Slow Roll-off Filter
MS1127-J-00
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- 21 -
[AK4425A]
Addr
02H
D7
D6
D5
D4
D3
D2
D1
D0
Control 3
Register Name
RRST
0
0
INVL
INVR
0
0
0
default
0
0
0
0
0
0
0
0
INVR: Lch 出力極性反転
0: Normal Output
1: Inverted Output
INVL: Rch 出力極性反転
0: Normal Output
1: Inverted Output
RRST: レジスタ値の初期化
0: Normal Operation
1: RRST 以外のレジスタ値を初期化します
Addr
03H
04H
Register Name
Lch ATT
Rch ATT
default
D7
ATT7
ATT7
D6
ATT6
ATT6
D5
ATT5
ATT5
D4
ATT4
ATT4
D3
ATT3
ATT3
D2
ATT2
ATT2
D1
ATT1
ATT1
D0
ATT0
ATT0
1
1
1
1
1
1
1
1
ATT = 20 log10 (ATT_DATA / 255)
00H: Mute
[dB]
MS1127-J-00
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- 22 -
[AK4425A]
システム設計
システム接続例を Figure 15に示します。具体的な回路と測定例については評価用ボード (AKD4425) を参照して下
さい。
Analog
5.0V
0.1u
+
10u
VDD
Master Clock
2
MCLK
CP 15
+
VSS1 16
1
+
64fs
3
BICK
CN 14
1u (1)
1u (1)
4
SDTI
24bit Audio Data
fs
μP
Digital Ground
VEE 13
AK4425AAOUTL
5
LRCK
6
CSN
VSS2 11
7
CCLK
AVDD 10
8
CDTI
AOUTR
12
Lch Out
1u
+ 10u
9
Rch Out
Analog Ground
注:
・ 低ESR(等価直列抵抗)のコンデンサ(1)を使用してください。極性付きのコンデンサを使用する場合、正
極端子をCP, VSS1側に接続してください。
・ VSS1, VSS2は外部コントローラのグランドと分けてください。
・ ディジタル入力ピンはオープンにしないでください。
Figure 15. Typical Connection Diagram
MS1127-J-00
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- 23 -
[AK4425A]
1. グランドと電源のデカップリング
VDD と AVDD にはシステムのアナログ電源を供給し、システムのディジタル電源とは分離して下さい。VDD と AVDD
が別電源で供給される場合は VDD、AVDD 間の立ち上げシーケンスを考慮する必要はありません。また、VDD
と AVDD のデカップリングコンデンサ、特に小容量のセラミックコンデンサはできるだけ近づけて接続します。VSS1と
VSS2 はアナロググランドに接続してください。
2. アナログ出力
アナログ出力はシングルエンドになっており、出力レンジはVSS(0V,typ)を中心に 2.2Vrms(typ, @VDD=5V) です。
内蔵の ΔΣ 変調器が発生する帯域外ノイズ (シェーピングノイズ) は内蔵のスイッチトキャパシタフィルタ (SCF) と連
続フィルタ (CTF) で減衰されます。帯域外ノイズが問題になる場合は、簡単な 1 次のLPF(Figure 16)を入れて下さ
い。
AK4425A
470
Analog
Out
AOUT
2.2nF
2.2Vrms (typ)
(fc = 154kHz, gain = -0.28dB @ 40kHz, gain = -1.04dB @ 80kHz)
Figure 16. External 1st order LPF Circuit Example
MS1127-J-00
2009/09
- 24 -
[AK4425A]
パッケージ
16pin TSSOP (Unit: mm)
1.1 (max)
*5.0±0.1
16
9
8
1
0.13
M
6.4±0.2
*4.4±0.1
A
0.65
0.22±0.1
0.17±0.05
Detail A
0.5±0.2
0.1±0.1
Seating Plane
0.10
NOTE: Dimension "*" does not include mold flash.
■
0-10°
材質・メッキ仕様
パッケージ材質:
リードフレーム材質:
リードフレーム処理:
エポキシ系樹脂、ハロゲン(臭素、塩素)フリー
銅
半田(無鉛)メッキ
MS1127-J-00
2009/09
- 25 -
[AK4425A]
マーキング
AKM
4425AET
XXYYY
1)
2)
3)
4)
Pin #1 indication
Date Code: XXYYY (5 digits)
XX:
Lot#
YYY:
Date Code
Marketing Code: 4425AET
Asahi Kasei Logo
改訂履歴
Date (YY/MM/DD)
09/09/18
Revision
00
Reason
初版
Page
MS1127-J-00
Contents
2009/09
- 26 -
[AK4425A]
重要な注意事項
• 本書に記載された製品、及び、製品の仕様につきましては、製品改善のために予告なく変更することがあり
ます。従いまして、ご使用を検討の際には、本書に掲載した情報が最新のものであることを弊社営業担当、
あるいは弊社特約店営業担当にご確認下さい。
• 本書に掲載された情報・図面の使用に起因した第三者の所有する特許権、工業所有権、その他の権利に
対する侵害につきましては、当社はその責任を負うものではありませんので、ご了承下さい。
• 本書記載製品が、外国為替及び、外国貿易管理法に定める戦略物資(役務を含む)に該当する場合、輸出
する際に同法に基づく輸出許可が必要です。
• 医療機器、安全装置、航空宇宙用機器、原子力制御用機器など、その装置・機器の故障や動作不良が、
直接または間接を問わず、生命、身体、財産等へ重大な損害を及ぼすことが通常予想されるような極めて
高い信頼性を要求される用途に弊社製品を使用される場合は、必ず事前に弊社代表取締役の書面による
同意をお取り下さい。
• この同意書を得ずにこうした用途に弊社製品を使用された場合、弊社は、その使用から生ずる損害等の責
任を一切負うものではありませんのでご了承下さい。
• お客様の転売等によりこの注意事項の存在を知らずに上記用途に弊社製品が使用され、その使用から損
害等が生じた場合は全てお客様にてご負担または補償して頂きますのでご了承下さい。
MS1127-J-00
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