[AK4456] AK4456 115dB 768kHz 32-bit 8ch Premium DAC 1. 概 要 AK4456 は新開発の歪低減技術により業界最高水準の低歪特性を実現した 32-bit 6ch Premium DAC です。 最大 768kHz の PCM 入力と 11.2MHz の DSD 入力に対応しているため、ネットワークオーディオ、 USB-DAC、カーオーディオシステム等で普及の進むハイレゾリューション音源の再生に最適です。また、 新規搭載の OSR-Doubler 技術により広い信号帯域・低帯域外ノイズ特性と低消費電力を両立すると共に、 5 種類の 32-bit Digital Filter を内蔵しているため、様々なアプリケーションで柔軟かつ容易に音質作りが 可能です。 アプリケーション：AVレシーバー、CD/SACD プレイヤー、ネットワークオーディオ、USB DAC、USB ヘッドフォン、Sound Plate/Bar、カーオーディオ、車載用別体アンプ、計測器、測定器、制御システム 2. 特 長 (1) (2) (3) (4) (5) DR, S/N: 115dB THD+N: -107dB 256倍オーバサンプリング (OSR - Doubler) サンプリングレート: 8kHz 768kHz 32ビット8倍ディジタルフィルタ - Ripple: 0.0032dB, Attenuation: 80dB(シャープロールオフフィルタ設定時) - 5種類の高音質フィルタオプション ・シャープロールオフフィルタ ・スローロールオフフィルタ ・ショートディレイ シャープロールオフフィルタ（GD=5.8/fs） ・ショートディレイ スローロールオフフィルタ（GD=4.8/fs） ・スーパースローロールオフフィルタ (6) 強ジッタ耐力 (7) 低歪差動出力 (8) DSD入力対応 (9) Daisy Chain (10) 32, 44.1,48kHz対応ディジタルディエンファシス内蔵 (11) ソフトミュート (12) ディジタルATT(255 levels and 0.5dB step) (13) オーディオI/Fフォーマット: - 24/32 ビット前詰め - 16/20/24/32 ビット後詰め - I2S - DSD - TDM (14) 3-wire Serial and I2C μP I/F (15) マスタクロック: - 30kHz ~ 32kHz: 1152fs - 30kHz ~ 54kHz: 512fs or 768fs - 30kHz ~ 108kHz: 256fs or 384fs - 108kHz ~ 216kHz: 128fs or 192fs ~ 384kHz:64fs or 128fs ~ 768kHz:64fs 015006886-J-00 2015/06 -1- [AK4456] (16) ディジタル入力レベル: CMOS (17) 電源電圧: - TVDD=1.7 3.6V AVDD=3.0 5.5V (18) 105℃対応(Tabを基板のグラウンドに接続した場合) (19) パッケージ: 48ピン QFN 015006886-J-00 2015/06 -2- [AK4456] 3. 目 次 概 要 ............................................................................................................................................................... 1 特 長 ............................................................................................................................................................... 1 目 次 ............................................................................................................................................................... 3 ブロック図と機能説明 ................................................................................................................................... 5 ■ ブロック図 ..................................................................................................................................................... 5 ■ 機能説明 ......................................................................................................................................................... 6 5. ピン配置と機能説明 ....................................................................................................................................... 7 ■ オーダリングガイド ..................................................................................................................................... 7 ■ ピン配置 ......................................................................................................................................................... 7 ■ 機能説明 ......................................................................................................................................................... 8 ■ 使用しないピンの処理について ................................................................................................................. 9 6. 絶対最大定格 ................................................................................................................................................. 10 7. 推奨動作条件 ................................................................................................................................................. 10 8. 電気的特性 ..................................................................................................................................................... 11 ■ アナログ特性 ............................................................................................................................................... 11 ■ シャープロールオフ・フィルタ特性 ....................................................................................................... 13 ■ スローロールオフ・フィルタ特性 ........................................................................................................... 14 ■ ショートディレイシャープロールオフフィルタ特性............................................................................ 15 ■ ショートディレイスローロールオフフィルタ特性................................................................................ 16 ■ DSDモード特性 ........................................................................................................................................... 17 ■ DC特性.......................................................................................................................................................... 17 ■ スイッチング特性 ....................................................................................................................................... 18 ■ タイミング波形 ........................................................................................................................................... 22 9. 動作説明 ......................................................................................................................................................... 26 ■ D/A変換モード (PCM mode、DSD mode) ................................................................................................ 26 ■ システムクロック ....................................................................................................................................... 26 ■ オーディオインタフェースフォーマット................................................................................................ 30 ■ D/A変換モード(PCM mode、DSD mode)切り替えタイミング .............................................................. 43 ■ Digital Filter（PCM mode） ........................................................................................................................ 44 ■ ディエンファシスフィルタ（PCM mode） ............................................................................................. 44 ■ 出力ボリューム（PCM mode、DSD mode） ........................................................................................... 45 ■ 帯域外ノイズ除去フィルタ（PCM mode、DSD mode） ....................................................................... 46 ■ ゼロ検出機能（PCM mode、DSD mode） ............................................................................................... 52 ■ LRチャネル出力信号選択機能（PCM mode、DSD mode） .................................................................. 52 ■ 音質調整機能 (PCM mode、DSD mode)................................................................................................... 54 ■ DSD信号フルスケール (FS) 検出機能 .................................................................................................... 55 ■ ソフトミュート機能（PCM mode、DSD mode） ................................................................................... 56 ■ エラー検出 ................................................................................................................................................... 57 ■ システムリセット ....................................................................................................................................... 57 ■ パワーダウン機能 ....................................................................................................................................... 58 ■ パワーオフ、リセット機能 ....................................................................................................................... 59 ■ 同期化機能（PCM mode） ......................................................................................................................... 62 ■ パラレルモード（PCM mode） ................................................................................................................. 63 ■ レジスタコントロールインタフェース ................................................................................................... 63 ■ ファンクションリスト ............................................................................................................................... 68 ■ レジスタマップ ........................................................................................................................................... 69 ■ 詳細説明 ....................................................................................................................................................... 70 10. 外部接続回路例 ......................................................................................................................................... 78 1. 2. 3. 4. 015006886-J-00 2015/06 -3- [AK4456] ■ システム接続例 ........................................................................................................................................... 78 11. パッケージ ................................................................................................................................................. 82 ■ 外形寸法図 ................................................................................................................................................... 82 ■ 材質 ............................................................................................................................................................... 82 ■ マーキング ................................................................................................................................................... 83 12. 改訂履歴 ..................................................................................................................................................... 83 重要な注意事項 ..................................................................................................................................................... 84 015006886-J-00 2015/06 -4- [AK4456] 4. ブロック図と機能説明 ■ ブロック図 LDOE TVDD VDD18 DVSS PDN AVDD AVSS LDO Bias BICK/DCLK DATT Soft Mute LRCK/DSDL1 8X Interpolator SCF AOUTL1P AOUTL1N SDTI1/DSDR1 SDTI2/DSDL2 SDTI3/DSDR2/TDMO1 PCM Data Interface De-empha sis DSDL3/TDMO2 Modulator DATT Soft Mute DSD Filter Vref VREFH1 VREFL1 Noise Rejection Filter SCF AOUTR1P AOUTR1N DATT Soft Mute 8X Interpolator SCF AOUTL2P AOUTL2N DSD Data Interface Modulator DATT Soft Mute DSD Filter Vref VREFH2 VREFL2 Noise Rejection Filter DSDR3 SCF AOUTR2P AOUTR2N DATT Soft Mute 8X Interpolator SCF AOUTL3P AOUTL3N Modulator DATT Soft Mute DSD Filter DZF/SMUTE Vref VREFH3 VREFL3 Noise Rejection Filter CAD1/DCHAIN SCF AOUTR3P AOUTR3N I2C CAD0_I2C/CSN/DIF Control Register SCL/CCLK/TDM1 Clock Divider SDA/CDTI/TDM0 PS/CAD0_SPI MCLK Figure 1. AK4456 Block Diagram 015006886-J-00 2015/06 -5- [AK4456] ■ 機能説明 ブロック 機能 PCM Data Interface LRCK､BICK に同期して､SDTI より入力される 32bit データをシリアル／パラ レル変換する｡ DSD Data Interface DCLK に同期して DSDL1-3、DSDR1-3 より入力される 1-bit データを取り込む｡ DATT、Soft Mute 入力されたデータに DATT、Soft Mute の処理を行う。 De-emphasis 入力されたデータに De-emphasis の処理を行う。 1fs レートで入力されたデータを 8fs レートにオーバーサンプリングするデジ タル FIR フィルタ。 3 次デジタル ΔΣ モジュレータで構成され､SCF にマルチビットデータを出力す る｡ 8x Interpolator ΔΣ Modulator Noise Rejection Filter 帯域外ノイズを減衰し、アナログ特性の劣化を防ぐ。 SCF ΔΣ モジュレータのマルチビット出力をアナログ信号に変換する１次 SCF(カッ トオフ周波数は fs レートに比例)で構成されている。 LDO 内部デジタル回路用電源(1.8Vtyp)を生成する。 Control Register レジスタに書き込まれる各モードの設定を保持する。 Clock Divider マスタークロックを分周する｡PCM mode ではクロックの fs ﾚｰﾄ自動検出機能に よりマスタークロックを自動で分周し、DSD mode では DCKS bit でマスターク ロック周波数を設定する。 015006886-J-00 2015/06 -6- [AK4456] 5. ピン配置と機能説明 ■ オーダリングガイド AK4456VN -40～105°C (Tabを基板のグラウンドに接続した場合) -40～85°C (Tabをオープンにした場合) 48-pin QFN (0.5mm pitch) AK4456用評価ボード AKD4456 AOUTR3N VREFL3 VREFH3 AOUTL3N AOUTL3P AVDD AVSS AOUTR2P AOUTR2N VREFH2 VREFL2 AOUTL2N 35 34 33 32 31 30 29 28 27 26 25 ピン配置 36 ■ AOUTR3P 37 24 AOUTL2P TST3 38 23 AOUTR1P TST4 39 22 AOUTR1N TST5 40 21 VREFH1 TST6 41 20 VREFL1 TST7 42 19 AOUTL1N TST8 43 18 AOUTL1P LDOE 44 17 I2C TVDD 45 16 CAD0_SPI/PS DVSS 46 15 CAD0_I2C/CSN/ DIF VDD18 47 14 SCL/CCLK/TDM1 PDN 48 13 SDA/CDTI/TDM0 Top View 12 8 DSDR3 CAD1/SMUTE 7 DSDL3/TDMO2 11 6 SDTI3/DSDR2/TDMO1 DZF 5 SDTI2/DSDL2 10 4 SDTI1/DSDR1 TST2 3 LRCK/DSDL1 9 2 BICK/DCLK TST1 1 MCLK Back TAB:Note Note 1. Tabはオープンまたは基板のグラウンドに接続してください。 015006886-J-00 2015/06 -7- [AK4456] ■ 機能説明 No. 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 Pin Name MCLK BICK DCLK LRCK DSDL1 SDTI1 DSDR1 SDTI2 DSDL2 SDTI3 DSDR2 TDMO1 DSDL3 TDMO2 DSDR3 TST1 TST2 DZF I/O I I I I I I I I I I I O I O I O SMUTE I CAD1 DCHAIN SDA CDTI TDM0 SCL CCLK TDM1 CAD0_I2C CSN I I I/O I I I I I I I DIF I PS I 16 CAD0_SPI I 17 I2C I 18 19 20 21 AOUTL1P AOUTL1N VREFL1 VREFH1 O O - Function External Master Clock Input Pin Audio Serial Data Clock Pin in PCM mode DSD Clock Pin in DSD mode Input Channel Clock Pin in PCM mode Audio Serial Data Input in DSD mode Audio Serial Data Input in PCM mode Audio Serial Data Input in DSD mode Audio Serial Data Input in PCM mode Audio Serial Data Input in DSD mode Audio Serial Data Input in PCM mode Audio Serial Data Input in DSD mode Audio Serial Data Output in Daisy Chain mode Audio Serial Data Input in DSD mode Audio Serial Data Output in Daisy Chain mode Audio Serial Data Input in DSD mode This pin must be connected to DVSS This pin must be connected to DVSS Zero Input Detect in I2C Bus or 3-wire serial control mode Soft Mute Pin in Parallel control mode. When this pin is changed to “H”, soft mute cycle is initiated. When it is returning to “L”, the output mute is released. Chip Address 0 Pin in I2C Bus or 3-wire serial control mode Daisy Chain Mode select pin in Parallel control mode. Control Data Input Pin in I2C Bus serial control mode Control Data Input Pin in 3-wire serial control mode TDM Mode select pin in Parallel control mode. Control Data Clock Pin in I2C Bus serial control mode Control Data Clock Pin in 3-wire serial control mode TDM Mode select pin in Parallel control mode. Chip Address 0 Pin in I2C Bus serial control mode Chip Select Pin in 3-wire serial control mode Audio Data Format Select in Parallel control mode. “L”: 32-bit MSB, “H”: 32-bit I2S (I2C pin = “H”) Control Mode Select Pin “L”: I2C Bus serial control mode, “H”: Parallel control mode. (I2C pin = “L”) Chip Address 0 Pin in 3-wire serial control mode Control Mode Select Pin “L”: 3-wire serial control mode “H”: I2C Bus serial control mode or Parallel control mode. Lch Positive Analog Output 1 Pin Lch Negative Analog Output 1 Pin Negative Voltage Reference Input Pin, AVSS Positive Voltage Reference Input Pin, AVDD 015006886-J-00 PD State Hi-Z Hi-z Hi-Z Hi-Z Hi-Z 100kΩ Pull down 100kΩ Pull down Hi-Z Hi-Z Hi-Z 100kΩ Pull down Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z 2015/06 -8- [AK4456] No. 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 Function PD State Rch Negative Analog Output 1 Pin Hi-Z Rch Positive Analog Output 1 Pin Hi-Z Lch Positive Analog Output 2 Pin Hi-Z Lch Negative Analog Output 2 Pin Hi-Z Negative Voltage Reference Input Pin, AVSS Hi-Z Positive Voltage Reference Input Pin, AVDD Hi-Z Rch Negative Analog Output 2 Pin Hi-Z Rch Positive Analog Output 2 Pin Hi-Z Analog Ground Pin － Analog Power Supply Pin, 3.0V5.5V － Lch Positive Analog Output 3 Pin Hi-Z Lch Positive Analog Output 3 Pin Hi-Z Positive Voltage Reference Input Pin, AVDD Hi-Z Negative Voltage Reference Input Pin, AVSS Hi-Z Rch Negative Analog Output 3 Pin Hi-Z Rch Positive Analog Output 3Pin Hi-Z This pin must be connected to AVSS. Hi-Z This pin must be connected to AVSS. Hi-Z This pin must be connected to AVSS. Hi-Z This pin must be connected to AVSS. Hi-Z This pin must be connected to AVSS. Hi-Z This pin must be connected to AVSS. Hi-Z Internal LDO Enable Pin. 44 LDOE I Hi-Z “L”: Disable, “H”: Enable 45 TVDD Digital Power Supply Pin, 3.0V3.6V － Digital Ground Pin 46 DVSS － LDO Output Pin O (Note 4) This pin should be connected to DVSS via 1.0µF. 47 VDD18 I 1.8V Power Input Pin (LDOE pin = “L”) Power-Down & Reset Pin 48 PDN I When this pin is “L”, the AK4456 is powered-down and the Hi-Z control registers are reset to default state. Note 2. 内部プルアップ/ダウンピンを除く全ての入力ピンはフローティングにしないでください。 Note 3. PCM mode、DSD mode の設定はレジスタで行います。Daisy Chain mode の設定はレジスタまた はピンで行います。 Note 4. LDOE = “H”のときDVSS、LDOE = “L”のときHi-Zです。 ■ Pin Name AOUTR1N AOUTR1P AOUTL2P AOUTL2N VREFL2 VREFH2 AOUTR2N AOUTR2P AVSS AVDD AOUTL3P AOUTL3N VREFH3 VREFL3 AOUTR3N AOUTR3P TST3 TST4 TST5 TST6 TST7 TST8 I/O O O O O O O O O O O - 使用しないピンの処理について 使用しない入出力ピンは下記の設定を行い、適切に処理して下さい。 Classification Pin Name Setting Analog AOUTL1P/N, AOUTR1P/N AOUTL2P/N, AOUTR2P/N AOUTL3P/N, AOUTR3P/N オープン Digital DZF SDTI1-3 オープン DVSSに接続 015006886-J-00 2015/06 -9- [AK4456] 6. 絶対最大定格 (AVSS =DVSS =0V: Note 5) Parameter Power Supplies: Analog Digital I/O Digital Core |AVSS DVSS| Symbol AVDD TVDD VDD18 GND Input Current, Any Pin Except Supplies IIN Digital Input Voltage VIND Ambient Temperature (Power applied) Tabを基板のグラウンドに接続した場合 Ta Tabをオープンにした場合 Ta Storage Temperature Tstg Note 5. 電圧は全てグラウンドピンに対する値です。 Note 6. AVSS, DVSSは同電位に接続して下さい。 Min. 0.3 0.3 0.3 0.3 Max. 6.0 4.0 2.5 0.3 10 TVDD+0.3 Unit 40 40 65 105 85 150 °C °C °C V V V V mA V 注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。 また通常の動作は保証されません。 7. 推奨動作条件 (AVSS =DVSS =0V: Note 5) Parameter Symbol Min. Typ. Max. Unit Analog AVDD 3.0 5.0 5.5 V (LDOE pin= “L”) (Note 7) Digital I/O TVDD VDD18 1.8 3.6 V Power Supplies Digital Core VDD18 1.7 1.8 1.98 V (LDOE pin = “H”)(Note 8) Digital I/O TVDD 3.0 3.3 3.6 V “H” voltage reference “L” VREFH1-3 AVDD0.5 AVDD V Voltage Reference voltage reference VREFL1-3 AVSS V Note 7. LDOE pin = “L”のとき、TVDDはVDD18と同時または先に立ち上げてください。AVDDとTVDD およびAVDDとVDD18の電源立ち上げシーケンスを考慮する必要はありません。 Note 8. LDOE pin = “H”のとき、内部LDOが1.8Vを出力します。TVDDとAVDDの電源立ち上げシーケンスを考 慮する必要はありません。 注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので 十分ご注意下さい。 015006886-J-00 2015/06 - 10 - [AK4456] 8. 電気的特性 ■ アナログ特性 (1) AVDD = 5.0Vの場合 (Ta=25C: TVDD=3.3V, AVDD=5.0V: AVSS= DVSS=0V: VREFH1/2/3=AVDD, VREFL1/2/3= AVSS: fs=44.1kHz: BICK=64fs: Signal Frequency=1kHz: 24-bit Input Data: RL 2k: measurement bandwidth = 20Hz ~ 20kHz: External Circuit: (Figure 75) :unless otherwise specified.) Parameter Unit Min. Typ. Max. Resolution 32 bit Dynamic Characteristics (Note 9) 0dBFS fs=44.1kHz -107 -100 dB THD+N BW=20kHz -52 dB 60dBFS 0dBFS fs=96kHz -104 dB BW=40kHz -48 dB 60dBFS 0dBFS fs=192kHz -104 dB BW=40kHz 60dBFS -48 dB BW=80kHz -44 dB 60dBFS dB Dynamic Range (60dBFS with A-weighted) (Note 10) 110 115 dB S/N (A-weighted) (Note 11) 110 115 Inter channel Isolation (1kHz) 100 110 dB DC Accuracy Inter channel Gain Mismatch 0 0.3 dB Gain Drift (Note 12) 20 ppm/°C Output Voltage (Note 13) 2.65 2.8 2.95 Vpp Load Resistance (Note 14) 2 k Load Capacitance (Note 14) 30 pF Power Supplies Power Supply Current Normal operation (PDN pin = “H”, LchとRchに逆相信号を入力) 24 32 mA AVDD 6 8 mA TVDD (fs = 44.1kHz) 10 13 mA TVDD (fs = 96kHz) 16 21 mA TVDD (fs = 192kHz) Power down (PDN pin = “L”) (Note 15) AVDD+TVDD 1 100 A 015006886-J-00 2015/06 - 11 - [AK4456] (2) AVDD = 3.3Vの場合 (Ta=25°C: TVDD=3.3V, AVDD=3.3V: AVSS= DVSS=0V: VREFH1/2/3=AVDD, VREFL1/2/3= AVSS: fs=44.1kHz: BICK=64fs: Signal Frequency=1kHz: 24-bit Input Data: RL 2k: measurement bandwidth = 20Hz ~ 20kHz: External Circuit: (Figure 75) :unless otherwise specified.) Parameter Min. Typ. Max. Unit Resolution 32 bit Dynamic Characteristics (Note 9) 0dBFS fs=44.1kHz -93 -86 dB THD+N BW=20kHz -48 dB 60dBFS 0dBFS fs=96kHz -92 dB BW=40kHz -45 dB 60dBFS 0dBFS fs=192kHz -92 dB BW=40kHz 60dBFS -45 dB BW=80kHz -41 dB 60dBFS dB Dynamic Range(60dBFS with A-weighted) (Note 10) 106 111 dB S/N (A-weighted) (Note 11) 106 111 Inter channel Isolation (1kHz) 100 110 dB DC Accuracy Inter channel Gain Mismatch 0 0.3 dB Gain Drift (Note 12) 20 ppm/°C Output Voltage (Note 13) 1.66 1.85 2.04 Vpp Load Resistance (Note 14) 2 k Load Capacitance (Note 14) 30 pF Power Supplies Power Supply Current Normal operation (PDN pin = “H”, LchとRchに逆相信号を入力) 18 mA AVDD 6 mA TVDD (fs = 44.1kHz) 10 mA TVDD (fs = 96kHz) 16 mA TVDD (fs = 192kHz) Power down (PDN pin = “L”) (Note 15) AVDD+TVDD 1 100 A Note 9. Audio Precision System Two使用。平均値測定。 Note 10. (Figure 75)使用時。100 dB at 16-bit data Note 11. (Figure 75)使用時。S/N比は入力ビット長に依存しません。 Note 12. (VREFH1/2/3 VREFL1/2/3)の電圧は+5 V一定。 Note 13. PCM modeで1 kHz、0 dBの sine波を与えたときの出力フルスケール電圧です。DSD modeで1 kHz、デューティレンジ25 %~75 %の sine波を与えたときの出力フルスケール電圧は、±1.65 Vpp (typ)です。出力電圧は(VREFH1/2/3 VREFL1/2/3)の電圧に比例します。 DAC1：AOUT (typ.@0dB) = (AOUT+) (AOUT) = 2.8Vpp (VREFH1 VREFL1)/5 DAC2：AOUT (typ.@0dB) = (AOUT+) (AOUT) = 2.8Vpp (VREFH2 VREFL2)/5 DAC3：AOUT (typ.@0dB) = (AOUT+) (AOUT) = 2.8Vpp (VREFH3 VREFL3)/5 Note 14. Load Resistanceについては、AC負荷（DCカット用コンデンサ有）に対して2 kΩ (min)です。 DCカット用コンデンサ無の場合、グラウンドに対して3.5 kΩ (min)です。(Figure 75)を参照して 下さい。Load Capacitanceについてはグラウンドに対する値です。 アナログ出力は寄生容量に非常に敏感なため、可能な限り最初の抵抗をアナログ出力ピンの近 くに配置し、寄生容量が極力小さくなるように注意して下さい。 Note 15. パワーダウン時、外部クロック(MCLK, BICK, LRCK)を含む全てのデジタル入力をDVSSに固定 した場合の値です。 015006886-J-00 2015/06 - 12 - [AK4456] ■ シャープロールオフ・フィルタ特性 シャープロールオフ・フィルタ特性 (fs=44.1kHz) (Ta=-40 105°C; AVDD=3.0 5.5V, TVDD=1.7 3.6V; Normal Speed Mode: DEM=OFF, SLOW bit = “0”, SD bit=“0”) Parameter Symbol Min. Typ. Max. Unit Digital Filter 0.05dB PB 0 20.0 kHz Pass band (Note 16) PB kHz 3.0dB 21.5 Pass band Ripple (Note 17) PR -0.0032 0.0032 dB Stop band (Note 16) SB 24.1 kHz Stop band Attenuation (Note 19) SA 80 dB Group Delay (Note 18) GD 26.8 1/fs Frequency Response (Note 19) 0.07dB 0 20.0 kHz Digital Filter + SCF (Note 19) -0.2 0.1 Frequency Response: 0 20.0kHz dB シャープロールオフ・フィルタ特性 (fs=96kHz) (Ta=-40 105°C; AVDD=3.0 5.5V, TVDD=1.7 3.6V; Double Speed Mode: DEM=OFF, SLOW bit = “0”, SD bit=“0”) Parameter Symbol Min. Typ. Max. Unit Digital Filter PB 0 43.5 kHz 0.05dB Pass band (Note 16) PB kHz 3.0dB 46.8 Pass band Ripple (Note 17) PR -0.0032 0.0032 dB Stop band (Note 16) SB 52.5 0 43.5 Stop band Attenuation (Note 19) SA 80 dB Group Delay (Note 18) GD 26.8 1/fs Frequency Response (Note 19) 0.07dB 0 43.5 kHz Digital Filter + SCF (Note 19) -0.3 0.1 Frequency Response: 0 40.0kHz dB シャープロールオフ・フィルタ特性 (fs=192kHz) (Ta=-40 105°C; AVDD=3.0 5.5V, TVDD=1.7 3.6V; Quad Speed Mode: DEM=OFF, SLOW bit = “0”, SD bit=“0”) Parameter Symbol Min. Typ. Max. Unit Digital Filter PB 0 87.0 kHz 0.05dB Pass band (Note 16) PB kHz 3.0dB 93.6 Pass band Ripple (Note 17) PR -0.0032 0.0032 dB Stop band (Note 16) SB 105 kHz Stop band Attenuation (Note 19) SA 80 dB Group Delay (Note 18) GD 26.8 1/fs Frequency Response (Note 19) 0.07dB 0 87.0 kHz Digital Filter + SCF (Note 19) Frequency Response: 0 80.0kHz -1 0.1 dB Note 16. 通過域、阻止域の周波数は fs (システムサンプリングレート) に比例し、 PB = 0.4535 fs、SB = 0.546 fsです。 Note 17. Interpolatorの初段、2倍オーバーサンプリングフィルタのパスバンド帯域内のゲインの振幅です。 Note 18. ディジタルフィルタによる演算遅延で、16/20/24/32ビットのインパルスデータが入力レジスタ にセットされてからアナログ信号のピークが出力されるまでの時間です。 Note 19. 入力に1kHz、0dBのsine波を与えたときの出力レベルを0dBとします。 ＊ディジタルフィルタについてはシミュレーション結果を参考値として記載したものです。 015006886-J-00 2015/06 - 13 - [AK4456] ■ スローロールオフ・フィルタ特性 スローロールオフ・フィルタ特性 (fs=44.1kHz) (Ta=-40 105°C; AVDD=3.0 5.5V, TVDD=1.7 3.6V; Normal Speed Mode: DEM=OFF, SLOW bit = “1”, SD bit=“0”) Parameter Symbol Min. Typ. Max. Unit Digital Filter 0.05dB PB 0 8.1 kHz Pass band (Note 20) PB kHz 3.0dB 18.2 Pass band Ripple (Note 17) PR -0.043 0.043 dB Stop band (Note 20) SB 39.2 Stop band Attenuation (Note 19) SA 73 dB Group Delay (Note 18) GD 6.3 1/fs Frequency Response (Note 19) 0.05dB 0 8.1 kHz Digital Filter + SCF (Note 19) Frequency Response: 0 20.0kHz -5 0.1 dB スローロールオフ・フィルタ特性 (fs=96kHz) (Ta=-40 105°C; AVDD=3.0 5.5V, TVDD=1.7 3.6V; Double Speed Mode: DEM=OFF, SLOW bit = “1”, SD bit=“0”) Parameter Symbol Unit Min. Typ. Max. Digital Filter PB 0 17.7 kHz Pass band (Note 20) 0.05dB PB kHz 3.0dB 39.5 Pass band Ripple (Note 17) PR -0.043 0.043 dB Stop band (Note 20) SB 85.3 Stop band Attenuation (Note 19) SA 73 dB Group Delay (Note 18) GD 6.3 1/fs Frequency Response (Note 19) 0.05dB PB 0 17.7 kHz Digital Filter + SCF (Note 19) Frequency Response: 0 40.0kHz -5 0.1 dB スローロールオフ・フィルタ特性 (fs=192kHz) (Ta=-40 105°C; AVDD=3.0 5.5V, TVDD=1.7 3.6V; Quad Speed Mode: DEM=OFF, SLOW bit = “1”, SD bit=“0”) Parameter Symbol Unit Min. Typ. Max. Digital Filter 0.05dB PB 0 35.5 kHz Pass band (Note 20) PB kHz 3.0dB 79.0 Pass band Ripple (Note 17) PR -0.043 0.043 dB Stop band (Note 20) SB 171 kHz Stop band Attenuation (Note 19) SA 73 dB Group Delay (Note 18) GD 6.3 1/fs Frequency Response (Note 19) 0.05dB PB 0 35.5 kHz Digital Filter + SCF (Note 19) Frequency Response: 0 80.0kHz -5 0.1 dB Note 20. 通過域、阻止域の周波数はfs(システムサンプリングレート)に比例し、 PB = 0.185 fs、SB = 0.888 fsです。 015006886-J-00 2015/06 - 14 - [AK4456] ■ ショートディレイシャープロールオフフィルタ特性 ショートディレイシャープロールオフフィルタ特性 (fs=44.1kHz) (Ta=-40 105°C; AVDD=3.0 5.5V, TVDD=1.7 3.6V; Normal Speed Mode: DEM=OFF, SLOW bit = “0”, SD bit=“1”) Parameter Symbol Min. Typ. Max. Unit Digital Filter 0.05dB PB 0 20.0 kHz Pass band (Note 16) PB kHz 3.0dB 21.5 Pass band Ripple (Note 17) PR -0.0031 0.0031 dB Stop band (Note 16) SB 24.1 kHz Stop band Attenuation (Note 19) SA 80 dB Group Delay (Note 18) GD 5.8 1/fs Frequency Response (Note 19) 0.07dB 0 20.0 kHz Digital Filter + SCF (Note 19) -0.2 0.1 Frequency Response: 0 20.0kHz dB ショートディレイシャープロールオフフィルタ特性 (fs=96kHz) (Ta=-40 105°C; AVDD=3.0 5.5V, TVDD=1.7 3.6V; Double Speed Mode: DEM=OFF, SLOW bit = “0”, SD bit=“1”) Parameter Symbol Min. Typ. Max. Unit Digital Filter 0.05dB PB 0 43.5 kHz Pass band (Note 16) PB kHz 3.0dB 46.8 Pass band Ripple (Note 17) PR -0.0031 0.0031 dB Stop band (Note 16) SB 52.5 0 43.5 Stop band Attenuation (Note 19) SA 80 dB Group Delay (Note 18) GD 5.8 1/fs Frequency Response (Note 19) 0.07dB 0 43.5 kHz Digital Filter + SCF (Note 19) -0.3 0.1 Frequency Response: 0 40.0kHz dB ショートディレイシャープロールオフフィルタ特性 (fs=192kHz) (Ta=-40 105°C; AVDD=3.0 5.5V, TVDD=1.7 3.6V; Quad Speed Mode: DEM=OFF, SLOW bit = “0”, SD bit=“1”) Parameter Symbol Unit Min. Typ. Max. Digital Filter 0.05dB PB 0 87.0 kHz Pass band (Note 16) PB kHz 3.0dB 93.6 Pass band Ripple (Note 17) PR -0.0031 0.0031 dB Stop band (Note 16) SB 105 kHz Stop band Attenuation (Note 19) SA 80 dB Group Delay (Note 18) GD 5.8 1/fs Frequency Response (Note 19) 0.07dB 0 87.0 kHz Digital Filter + SCF (Note 19) Frequency Response: 0 80.0kHz -1 0.1 dB 015006886-J-00 2015/06 - 15 - [AK4456] ■ ショートディレイスローロールオフフィルタ特性 ショートディレイスローロールオフフィルタ特性 (fs=44.1kHz) (Ta=-40 105°C; AVDD=3.0 5.5V, TVDD=1.7 3.6V; Normal Speed Mode: DEM=OFF, SLOW bit = “1”, SD bit=“1”) Parameter Symbol Min. Typ. Max. Unit Digital Filter 0.05dB PB 0 11.1 kHz Pass band (Note 21) PB kHz 3.0dB 19.4 Pass band Ripple (Note 17) PR -0.05 0.05 dB Stop band (Note 21) SB 38.1 kHz Stop band Attenuation (Note 19) SA 82 dB Group Delay (Note 18) GD 4.8 1/fs Frequency Response (Note 19) 0.05dB 0 11.1 kHz Digital Filter + SCF (Note 19) Frequency Response: 0 20.0kHz -5 0.1 dB ショートディレイスローロールオフフィルタ特性 (fs=96kHz) (Ta=-40 105°C; AVDD=3.0 5.5V, TVDD=1.7 3.6V; Double Speed Mode: DEM=OFF, SLOW bit = “1”, SD bit=“1”) Parameter Symbol Min. Typ. Max. Unit Digital Filter 0.05dB PB 0 24.2 kHz Pass band (Note 21) PB kHz 3.0dB 42.1 Pass band Ripple (Note 17) PR -0.05 0.05 dB Stop band (Note 21) SB 83.0 43.5 Stop band Attenuation (Note 19) SA 82 dB Group Delay (Note 18) GD 4.8 1/fs Frequency Response (Note 19) 0.05dB 0 24.2 kHz Digital Filter + SCF (Note 19) Frequency Response: 0 40.0kHz -5 0.1 dB ショートディレイスローロールオフフィルタ特性 (fs=192kHz) (Ta=-40 105°C; AVDD=3.0 5.5V, TVDD=1.7 3.6V; Quad Speed Mode: DEM=OFF, SLOW bit = “1”, SD bit=“1”) Parameter Symbol Unit Min. Typ. Max. Digital Filter 0.05dB PB 0 48.4 kHz Pass band (Note 21) PB kHz 3.0dB 84.3 Pass band Ripple (Note 17) PR -0.05 0.05 dB Stop band (Note 21) SB 165.9 kHz Stop band Attenuation (Note 19) SA 82 dB Group Delay (Note 18) GD 4.8 1/fs Frequency Response (Note 19) 0.05dB 0 48.4 kHz Digital Filter + SCF (Note 19) Frequency Response: 0 80.0kHz -5 0.1 dB Note 21. 通過域、阻止域の周波数はfs(システムサンプリングレート)に比例し、 PB = 0.252 fs、SB = 0.864 fsです。 015006886-J-00 2015/06 - 16 - [AK4456] ■ DSDモード特性 (1) DSDF bit= “0”の場合 (Ta=-40 105°C: AVDD=3.0 5.5V, TVDD=1.7 3.6V: fs=44.1kHz: D/P bit= “1”, DSDF bit= “0”) Parameter Unit Min. Typ. Max. Digital Filter Response DSDSEL[1:0] 20kHz -0.8 “00” 50kHz -5.5 dB 100kHz -19.9 Frequency Response (Note 23) 40kHz -0.8 “01” 200kHz -5.5 dB 400kHz -19.9 80kHz -0.8 “10” 400kHz -5.5 dB 800kHz -19.9 (2) DSDF bit= “1”の場合 (Ta=-40 105C: AVDD=3.0 5.5V, TVDD=1.7 3.6V: fs=44.1kHz: D/P bit=“1”, DSDF bit= “1”) Parameter Unit Min. Typ. Max. Digital Filter Response DSDSEL[1:0] 20kHz -0.2 “00” 100kHz -6.3 dB 200kHz -23.7 Frequency Response (Note 23) 40kHz -0.2 “01” 200kHz -6.3 dB 400kHz -23.7 80kHz -0.2 “10” 400kHz -6.3 dB 800kHz -23.7 Note 22. SACDフォーマットブック(Scarlet Book)では、DSD信号のピークレベルがデューティレンジ 25% ~ 75%を越えることは推奨されていません。 Note 23. 入力に1kHz、デューティレンジ25%~75%のsine波を与えたときの出力レベルを0dBとします。 ※ディジタルフィルタについてはシミュレーション結果を参考値として記載したものです。 ■ DC特性 (Ta=-40 105°C: AVDD=3.0 5.5V, TVDD=1.7 3.6V) Parameter Symbol TVDD=1.7 3.0V High-Level Input Voltage VIH Low-Level Input Voltage VIL TVDD=3.0V 3.6V High-Level Input Voltage VIH Low-Level Input Voltage VIL High-Level Output Voltage (TDMO0/1, DZF pins: Iout=-100µA) VOH Low-Level Output Voltage (excpt SDA pin : Iout= 100µA) VOL (SDA pin, 2.0V TVDD 3.6V: Iout= 3mA) VOL (SDA pin, 1.7V TVDD 2.0V: Iout= 3mA) VOL Input Leakage Current Iin 015006886-J-00 Min. Typ. Max. Unit 80%TVDD - - 20%TVDD V V 70%TVDD - - 30%TVDD V V TVDD0.5 - - V - - 0.5 0.4 20%TVDD 10 V V V A - 2015/06 - 17 - [AK4456] ■ スイッチング特性 (Ta=-40 105°C: AVDD=3.0 5.5V, TVDD=1.7 3.6V, CL=20pF) Parameter Symbol Min. Master Clock Timing 2.048 Frequency fCLK 40 Duty Cycle dCLK Minimum Pulse Width 9.155 tCLKH tCLKL 9.155 LRCK Frequency (Note 24) Normal Mode (TDM1-0 bits = “00”) Normal Speed Mode Double Speed Mode Quad Speed Mode Oct speed mode Hex speed mode Duty Cycle TDM128 mode (TDM1-0 bits = “01”) Normal Speed Mode Double Speed Mode Quad Speed Mode High time Low time TDM256 mode (TDM1-0 bits = “10”) Normal Speed Mode High time Double Speed Mode High time Low time TDM512 mode (TDM1-0 bits = “11”) Normal Speed Mode High time Low time PCM Audio Interface Timing Normal Mode (TDM1-0 bits = “00”) BICK Period Normal Speed Mode Double Speed Mode Quad Speed Mode Oct speed mode Hex speed mode BICK Pulse Width Low BICK Pulse Width High BICK “” to LRCK Edge (Note 25) LRCK Edge to BICK “” (Note 25) SDTI1/2/3 Hold Time SDTI1/2/3 Setup Time Typ. Max. Unit 49.152 60 MHz % ns ns 54 108 216 kHz kHz kHz kHz kHz % fsn fsd fsq fso fsh Duty 8 54 108 45 55 fsn fsd fsq tLRH tLRL 8 54 108 1/128fs 1/128fs 54 108 216 kHz kHz kHz nsec ns fsn fsd tLRH tLRL 8 54 1/256fs 1/256fs 54 108 kHz kHz nsec nsec fsn tLRH tLRL 8 1/512fs 1/512fs 54 kHz nsec nsec tBCK tBCK tBCK tBCK tBCK tBCKL tBCKH tBLR tLRB tSDH tSDS 1/256fsn 1/128fsd 1/64fsq 1/64fso 1/64fsh 9 9 5 5 5 5 015006886-J-00 384 768 nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec 2015/06 - 18 - [AK4456] Parameter TDM128 mode (TDM1-0 bits = “01”) BICK Period Normal Speed Mode Double Speed Mode Quad Speed Mode BICK Pulse Width Low BICK Pulse Width High BICK “” to LRCK Edge (Note 25) LRCK Edge to BICK “” (Note 25) SDTI1/2 Hold Time SDTI1/2 Setup Time TDM256 mode (TDM1-0 bits = “10”) BICK Period Normal Speed Mode Double Speed Mode (Note 26) BICK Pulse Width Low BICK Pulse Width High BICK “” to LRCK Edge (Note 25) LRCK Edge to BICK “” (Note 25) TDMO1/2 Setup time BICK “” TDMO1/2 Hold time BICK “”(Note 28) SDTI1/2 Hold Time SDTI1/2 Setup Time TDM512 mode (TDM1-0 bits = “11”) BICK Period Normal Speed Mode (Note 27) BICK Pulse Width Low BICK Pulse Width High BICK “” to LRCK Edge (Note 25) LRCK Edge to BICK “” (Note 25) TDMO1 Setup time BICK “” TDMO1 Hold time BICK “” (Note 28) SDTI1 Hold Time SDTI1 Setup Time Symbol Min. tBCK tBCK tBCK tBCKL tBCKH tBLR tLRB tSDH tSDS 1/128fsn 1/128fsd 1/128fsq 14 14 14 14 5 5 nsec nsec nsec nsec nsec nsec nsec nsec nsec tBCK tBCK tBCKL tBCKH tBLR tLRB tBSS tBSH tSDH tSDS 1/256fsn 1/256fsd 14 14 14 14 5 5 5 5 nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec tBCK tBCKL tBCKH tBLR tLRB tBSS tBSH tSDH tSDS 1/512fsn 14 14 14 14 5 5 5 5 nsec nsec nsec nsec nsec nsec nsec nsec nsec 015006886-J-00 Typ. Max. Unit 2015/06 - 19 - [AK4456] Parameter DSD Audio Interface Timing Symbol Min. (64 mode, DSDSEL 1-0 bits = “00”) DCLK Period DCLK Pulse Width Low DCLK Pulse Width High DCLK Edge to DSDL/R (Note 29) tDCK tDCKL tDCKH tDDD 144 144 20 (128 mode, DSDSEL 1-0 bits = “01”) DCLK Period DCLK Pulse Width Low DCLK Pulse Width High DCLK Edge to DSDL/R (Note 29) tDCK tDCKL tDCKH tDDD Typ. Max. Unit 20 nsec nsec nsec nsec 10 nsec nsec nsec nsec 1/64fs 1/128fs 72 72 10 (256 mode, DSDSEL 1-0 bits = “10”) DCLK Period tDCK 1/256fs nsec DCLK Pulse Width Low tDCKL 36 nsec DCLK Pulse Width High tDCKH 36 nsec DCLK Edge to DSDL/R (Note 29) tDDD 5 5 nsec Note 24. 1152fs, 512fs or 768fs /256fs or 384fs /128fs or 192fs を切り替えた場合はPDN pinまたはRSTN bit でリセットして下さい。 Note 25. この規格値はLRCKのエッジとBICKの“”が重ならないように規定しています。 Note 26. Daisy Chain Mode、TVDD < 3.0Vでは、fsd(max)= 96 kHzです。 Note 27. Daisy Chain Mode、TVDD < 3.0Vでは、fsn(max)= 48 kHzです。 Note 28. LDOE pin = “L”、TVDD > 2.6では、tBSH(min)= 4 nsecです。 Note 29. データ送信側に要求される値です。 DCKB= “0” （default） 設定時は、DCLK “” からDSDL/Rのエッジまでの時間をtDDDと規定し、 DCKB= “1”設定時は、DCLK “↑”からDSDL/Rのエッジまでの時間をtDDDと規定します。 015006886-J-00 2015/06 - 20 - [AK4456] (Ta=-40 105°C: AVDD=3.0 5.5V, TVDD=1.7 3.6V) Parameter Symbol Min. Typ. Max. Control Interface Timing (3-wire Serial mode): CCLK Period 200 tCCK CCLK Pulse Width Low 80 tCCKL Pulse Width High 80 tCCKH CDTI Setup Time 40 tCDS CDTI Hold Time 40 tCDH CSN “H” Time 150 tCSW 50 CSN “” to CCLK “” tCSS 50 tCSH CCLK “” to CSN “” Control Interface Timing (I2C Bus mode): SCL Clock Frequency 400 fSCL Bus Free Time Between Transmissions tBUF 1.3 Start Condition Hold Time (prior to first clock pulse) tHD:STA 0.6 Clock Low Time tLOW 1.3 Clock High Time tHIGH 0.6 Setup Time for Repeated Start Condition 0.6 tSU:STA SDA Hold Time from SCL Falling (Note 30) tHD:DAT 0 SDA Setup Time from SCL Rising tSU:DAT 0.1 Rise Time of Both SDA and SCL Lines 1.0 tR Fall Time of Both SDA and SCL Lines tF 0.3 Setup Time for Stop Condition tSU:STO 0.6 Pulse Width of Spike Noise Suppressed by Input Filter tSP 0 50 Capacitive load on bus Cb 400 Power-down & Reset Timing (Note 31) PDN Accept Pulse Width tAPD 150 PDN Reject Pulse Width tRPD 30 Note 30. データは最低300nsec(SCLの立ち下がり時間) の間保持されなければなりません。 Note 31. 電源投入時はPDN pinを“L”から“H”にすることでリセットがかかります。 Note 32. I2C-busはNXP B.V.の商標です。 015006886-J-00 Unit nsec nsec nsec nsec nsec nsec nsec nsec kHz sec sec sec sec sec sec sec sec sec sec nsec pF nsec nsec 2015/06 - 21 - [AK4456] ■ タイミング波形 1/fCLK VIH MCLK VIL tCLKH tCLKL dCLK=tCLKH x fCLK, tCLKL x fCLK 1/fs VIH LRCK VIL tLRH tLRL Duty=tLRH x fs, tLRL x fs tBCK VIH BICK VIL tBCKH tBCKL Figure 2. Clock Timing VIH LRCK VIL tBLR tLRB VIH BICK VIL tBSH tBSS TDMO 50%TVDD tSDS tSDH VIH SDTI VIL Figure 3. Audio Interface Timing (PCM Mode) 015006886-J-00 2015/06 - 22 - [AK4456] tDCK tDCKL tDCKH VIH DCLK VIL tDDD VIH DSDL1-4 DSDR1-4 VIL tDDD VIH DSDL1-4 DSDR1-4 VIL Figure 4. Audio Serial Interface Timing (DSD Normal Mode, DCKB bit = “0”) tDCK tDCKL tDCKH VIH DCLK VIL tDDD tDDD VIH DSDL1-4 DSDR1-4 VIL tDDD tDDD VIH DSDL1-4 DSDR1-4 VIL Figure 5. Audio Serial Interface Timing (DSD Phase Modulation Mode, DCKB bit = “0”) 015006886-J-00 2015/06 - 23 - [AK4456] VIH CSN VIL tCSS tCCKL tCCKH VIH CCLK VIL tCDS CDTI C1 tCDH C0 R/W VIH A4 VIL Figure 6. WRITE Command Input Timing (3-wire Serial Mode) tCSW VIH CSN VIL tCSH VIH CCLK CDTI VIL D3 D2 D1 D0 VIH VIL Figure 7. WRITE Data Input Timing (3-wire Serial Mode) 015006886-J-00 2015/06 - 24 - [AK4456] VIH SDA VIL tLOW tBUF tR tHIGH tF tSP VIH SCL VIL tHD:STA Stop tHD:DAT tSU:DAT tSU:STA tSU:STO Start Stop Start Figure 8. I2C Bus Mode Timing tAPD tRPD PDN VIL VIH CSN VIL tCSS tAPD tCCKH VIH CCLK VIL tCDS CDTI C1 tCDH C0 R/W A4 VIH VIL Figure 9. Power-down & Reset Timing 015006886-J-00 2015/06 - 25 - [AK4456] 9. 動作説明 ■ D/A変換モード (PCM mode、DSD mode) AK4456はPCMデータとDSDデータの両方をD/A変換することが可能です。DSD mode時は、DCLK, DSDL, DSDRの各ピンからDSDデータを入力できます。PCM modeではBICK, LRCK, SDTIの各ピンからPCMデ ータを入力します。モード切り替えはD/P bitで行います。D/P bitでPCM/DSD modeを切り替えた場合は RSTN bitでリセットして下さい。切り替えには2 ~ 3/fs程度かかります。パラレルモード時はPCMデータ のみに対応します。 D/P bit Interface 0 PCM 1 DSD Table 1. PCM/DSD Mode Control ■ システムクロック [1] PCM mode AK4456に必要なクロックは、MCLK, BICK, LRCKです。MCLKとBICKおよびLRCKは同期する必要はあ りますが位相を合わせる必要はありません。MCLKはインターポレーションフィルタと変調器に使用 されます。MCLK周波数を設定する方法は(Manual Setting Mode) とデバイス内部で自動設定する方法 (Auto Setting Mode) の２つがあります。Manual Setting Mode (ACKS bit= “0”)では、MCLK周波数は自動 設定されます(Table 2)。リセット解除時 (PDN pin = “↑”) はManual Setting Mode に設定されます。Auto Setting Mode (ACKS bit= “1”) では、サンプリングスピードとMCLK周波数は自動検出され(Table 5)、内 部クロックは適切な周波数 (Table 6, Table 7) に自動設定されます。 015006886-J-00 2015/06 - 26 - [AK4456] 1) Manual Setting Mode (ACKS bit = “0”) MCLK周波数は自動設定されますが、DFS2-0 bitsでサンプリングスピードを設定します(Table 2)。各スピ ードでのMCLK周波数は(Table 3, Table 4)で示される周波数を外部から供給して下さい。パワーダウン解 除時(PDN pin = “L” “H”)はManual Setting Modeに設定されます。DFS2-0 bitsを切り替えた場合はRSTN bitでリセットして下さい。 DFS2 DFS1 DFS0 Sampling Rate (fs) (default) 0 0 0 Normal Speed Mode 8kHz 54kHz 0 0 1 Double Speed Mode 54kHz 108kHz 0 1 0 1 1 1 1 1 0 0 1 1 LRCK Fs 32.0kHz 44.1kHz 48.0kHz 88.2kHz 96.0kHz 176.4kHz 192.0kHz 384kHz 768kHz 0 Quad Speed Mode 120kHz 216kHz 1 Reserved (※) 0 Oct Speed Mode 384kHz 1 Hex Speed Mode 768kHz 0 Reserved (※384kHzにシフト) 1 Reserved (※768kHzにシフト) Table 2. Sampling Speed (Manual Setting Mode) MCLK(MHz) 16fs 32fs 48fs 64fs 96fs 128fs N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A 22.5792 N/A N/A N/A N/A N/A 24.5760 N/A 12.288 18.432 24.576 36.864 49.152 12.288 24.576 36.864 49.152 N/A N/A Table 3. System Clock Example (Manual Setting Mode) LRCK Sampling Speed Normal Double Quad Quad Oct Hex MCLK(MHz) fs 192fs 32.0kHz 44.1kHz 48.0kHz 88.2kHz 96.0kHz 176.4kHz 192.0kHz 384kHz 768kHz N/A N/A N/A N/A N/A 33.8688 36.8640 N/A N/A 256fs 384fs 512fs 768fs 1024fs 8.1920 12.2880 16.3840 24.5760 36.8640 11.2896 16.9344 22.5792 33.8688 N/A 12.2880 18.4320 24.5760 36.8640 N/A 22.5792 33.8688 45.1584 N/A N/A 24.5760 36.8640 49.152 N/A N/A 45.1584 N/A N/A N/A N/A 49.152 N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A Table 4. System Clock Example (Manual Setting Mode) 015006886-J-00 1152fs 36.8640 N/A N/A N/A N/A N/A N/A N/A N/A Samplin g Speed Normal Double Quad Quad Oct Hex 2015/06 - 27 - [AK4456] 2) Auto Setting Mode (ACKS bit = “1”) MCLK周波数とサンプリングスピードは自動検出(Table 5)されるため、DFS2-0 bitsの設定は不要です。各 スピードでのMCLK周波数は(Table 6,Table 7)で示される周波数を外部から供給して下さい。 MCLK Sampling Speed 1152fs Normal (fs32kHz) 512fs/256fs 768fs/384fs Normal 256fs 384fs Double 128fs 192fs Quad 64fs 96fs Oct 32fs 48fs Hex Table 5. Sampling Speed (Auto Setting Mode) LRCK fs 32.0kHz 44.1kHz 48.0kHz 88.2kHz 96.0kHz 176.4kHz 192.0kHz 384kHz 768kHz LRCK fs 32.0kHz 44.1kHz 48.0kHz 88.2kHz 96.0kHz 176.4kHz 192.0kHz 384kHz 768kHz MCLK(MHz) 32fs 48fs 64fs 96fs 128fs N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A 22.5792 N/A N/A N/A N/A 24.5760 N/A N/A 24.576 36.864 N/A 24.576 36.864 N/A N/A N/A Table 6. System Clock Example (Auto Setting Mode) Sampling Speed MCLK(MHz) 192fs 256fs 384fs 512fs 768fs 1152fs N/A 8.1920 12.2880 16.3840 24.5760 36.8640 N/A 11.2896 16.9344 22.5792 33.8688 N/A N/A 12.2880 18.4320 24.5760 36.8640 N/A N/A 22.5792 33.8688 N/A N/A N/A N/A 24.5760 36.8640 N/A N/A N/A 33.8688 N/A N/A N/A N/A N/A 36.8640 N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A Table 7. System Clock Example (Auto Setting Mode) Normal Double Quad Quad Oct Hex Sampling Speed Normal Double Quad Quad Oct Hex MCLK= 256fs/384fsのとき、Auto Setting mode は8kHz~96kHz のサンプリングレートまで対応します (Table 8)。但し、8kHz~48kHzのサンプリングレートでは、MCLK= 256fs/384fsでのDR, S/Nは、 MCLK= 512fs/768fsの時に比べて3dB程度劣化します。 ACKS pin MCLK DR,S/N L 256fs/384fs/512fs/768fs 115dB H 256fs/384fs 112dB H 512fs/768fs 115dB Table 8. MCLK周波数とDR, S/Nの関係(fs = 44.1kHz) 015006886-J-00 2015/06 - 28 - [AK4456] [2] DSD mode (Serial Control mode only) AK4456はDSDを再生する機能があります。DSD modeで必要なクロックは、MCLK, DCLKです。MCLK とDCLKは同期する必要はありますが位相を合わせる必要はありません。MCLK周波数はDCKS bitで設 定します。(Table 9) 電源ON等のリセット解除時(PDN pin = “L” “H”, RSTN bit = “0” → “1”)はMCLKとDCLKが入力され るまでパワーダウン状態です。 DCKS bit 0 1 MCLK Frequency DCLK Frequency 512fs 64fs/128fs/256fs 768fs 64fs/128fs/256fs Table 9. System Clock (DSD Mode) (default) AK4456はDSDデータストリームの64fsと128fsと256fsに対応します(fs=32kHz,44.1kHz, 48kHz)。設定は DSDSEL1-0 bitsで行います(Table 10)。 DSDSEL1 DSDSEL0 0 0 1 1 0 1 0 1 DSD data stream fs=32kHz fs=44.1kHz 2.048MHz 2.8224MHz 4.096MHz 5.6448MHz 8.192MHz 11.2896MHz Reserved Reserved Table 10. DSD Data Stream Select fs=48kHz 3.072MHz 6.144MHz 12.288MHz Reserved (default) AK4456はDSDを再生する際に、DSDD bitでモードを選択できます (Table 11)。DSDD bit= “1”の場合は出 力ボリューム機能が使用できず、Cut Off Filterは100kHz固定になります。 DSDD bit Mode 0 Full Function 1 (default) Volume Bypass Table 11. DSD play mode select DSD modeはDSDF bitでフィルタ特性を50kHzから100kHzに切り替えることができます。(Table 12) DSDF bit 0 1 Cut Off Filter 50kHz (default) 100kHz Table 12. DSD filter select 015006886-J-00 2015/06 - 29 - [AK4456] ■ オーディオインタフェースフォーマット AK4456に入力されるデジタル信号はPCMとDSDの両方のフォーマットに対応しています。 モードの切り替えはピン(TDM1-0 pins, DIF pin, DCHAIN pin)及びレジスタ(TDM1-0 bits, DIF2-0 bits, SDS2-0 bits, DCHAIN bit)にて設定可能ですが、動作中には切り替えないでください。Mode Settingを切り 替えた時はRSTN bitでリセットしてください。 [1] PCM mode Normal Mode（TDM1-0 bits= “00”） オーディオデータはBICKとLRCKを使ってSDTI1-3から8ch分のデータが入力されます。データはSDS2-0 bitsで選択可能です。8種類のデータフォーマット(Table 13)がDIF2-0 bitsで選択できます。全モードとも MSBファースト、2’sコンプリメントのデータフォーマットでBICKの立ち上がりで取り込みます。Mode 2を16ビット、20ビットで使用する場合、また、Mode 6を16ビット、20ビット、24ビットで使用する場 合はデータのないLSBには “0”を入力して下さい。 TDM128 Mode（TDM1-0 bits= “01”） オーディオデータはBICKとLRCKを使ってSDTI1-2から8ch分のデータが入力されます。データはSDS2-0 bitsで選択可能です。SDTI3への入力データは無視されます。BICKは128fs固定です。6種類のデータフォ ーマット(Table 13)がDIF2-0 bitsで選択できます。全モードともMSBファースト、2’sコンプリメントの データフォーマットでBICKの立ち上がりで取り込みます。 TDM256 Mode（TDM1-0 bits= “10”） オーディオデータはBICKとLRCKを使ってSDTI1-2から16ch分のデータが入力されます。データは SDS2-0 bitsで選択可能です。SDTI3への入力データは無視されます。BICKは256fs固定です。6種類のデ ータフォーマット(Table 13)がDIF2-0 bitsで選択できます。全モードともMSBファースト、2’sコンプリ メントのデータフォーマットでBICKの立ち上がりで取り込みます。 TDM512 Mode（TDM1-0 bit= “11”） オーディオデータはBICKとLRCKを使ってSDTI1から16ch分のデータが入力されます。データはSDS2-0 bitsで選択可能です。SDTI2-3への入力データは無視されます。BICKは512fs固定です。6種類のデータフ ォーマット(Table 13)が及びDIF2-0 bitsで選択できます。全モードともMSBファースト、2’sコンプリメ ントのデータフォーマットでBICKの立ち上がりで取り込みます。 015006886-J-00 2015/06 - 30 - [AK4456] Mode TDM1 0 1 2 Normal (Note 33) TDM128 TDM256 TDM512 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 0 0 1 1 TDM0 DIF2 0 0 0 DIF1 0 0 1 DIF0 0 1 0 SDTI Format 16-bit 後詰め 20-bit 後詰め 24-bit 前詰め 16-bit I2S 互換 0 1 1 0 24-bit I2S 互換 1 0 0 24-bit 後詰め 1 0 1 32-bit 後詰め 1 1 0 32-bit 前詰め 1 1 1 32-bit I2S 互換 0 0 0 N/A 0 0 1 N/A 0 1 0 24-bit 前詰め 0 1 1 24-bit I2S 互換 1 1 0 0 24-bit 後詰め 1 0 1 32-bit 後詰め 1 1 0 32-bit 前詰め 1 1 1 32-bit I2S 互換 0 0 0 N/A 0 0 1 N/A 0 1 0 24-bit 前詰め 0 1 1 24-bit I2S 互換 0 1 0 0 24-bit 後詰め 1 0 1 32-bit 後詰め 1 1 0 32-bit 前詰め 1 1 1 32-bit I2S 互換 0 0 0 N/A 0 0 1 N/A 0 1 0 24-bit 前詰め 0 1 1 24-bit I2S 互換 1 1 0 0 24-bit 後詰め 1 0 1 32-bit 後詰め 1 1 0 32-bit 前詰め 1 1 1 32-bit I2S 互換 Table 13. オーディオデータフォーマット LRCK H/L H/L H/L L/H L/H H/L H/L H/L L/H BICK 32fs 40fs 48fs 32fs 48fs 48fs 64fs 64fs 64fs 128fs 128fs 128fs 128fs 128fs 128fs 128fs 128fs 256fs 256fs 256fs 256fs 256fs 256fs 256fs 256fs 512fs 512fs 512fs 512fs 512fs 512fs 512fs 512fs (網掛けは仕様外) Note 33. 各chに対して、設定したbit以上のBICKを入力してください。 015006886-J-00 2015/06 - 31 - [AK4456] LRCK 0 1 10 11 12 13 14 15 0 1 10 11 12 13 14 15 0 1 BICK (32fs) SDTI1-3 Mode 0 15 14 6 5 1 0 14 4 3 15 16 2 1 17 0 15 31 0 14 6 5 14 1 4 3 15 2 16 1 17 0 31 15 14 0 1 BICK (64fs) SDTI1-3 Mode 0 Don’t care 15 14 Don’t care 0 15 14 0 15:MSB, 0:LSB Lch Data Rch Data Figure 10. Mode 0 Timing LRCK 0 1 8 9 10 11 12 31 0 1 8 9 10 11 12 31 0 1 0 1 BICK (64fs) SDTI1-3 Mode 1 Don’t care 19 0 Don’t care 19 0 Don’t care 19 0 19 0 19:MSB, 0:LSB SDTI1-3 Mode 4 Don’t care 23 22 21 20 23 22 20 21 23:MSB, 0:LSB Lch Data Rch Data Figure 11. Mode 1/4 Timing LRCK 0 1 2 22 23 24 30 31 0 1 2 22 23 24 30 31 BICK (64fs) SDTI1-3 23 22 1 0 Don’t care 23 22 1 0 Don’t care 23 22 23:MSB, 0:LSB Lch Data Rch Data Figure 12. Mode 2 Timing 015006886-J-00 2015/06 - 32 - [AK4456] LRCK 0 1 2 3 23 24 25 31 0 1 2 3 23 24 25 31 0 1 BICK (64fs) SDTI1-3 23 0 1 22 Don’t care 23 22 0 1 23 Don’t care 23:MSB, 0:LSB Lch Data Rch Data Figure 13. Mode 3 Timing LRCK 0 1 2 22 23 24 30 31 0 1 2 22 23 24 30 31 0 1 BICK (64fs) SDTI1-3 Mode 5,6 31 30 1 0 31 30 0 1 31 30 32:MSB, 0:LSB Lch Data Rch Data Figure 14. Mode 5/6 Timing LRCK 0 1 2 3 23 24 25 31 0 1 0 31 2 3 23 24 25 31 0 1 0 31 BICK (64fs) SDTI1-3 31 30 1 30 1 30 32:MSB, 0:LSB Lch Data Rch Data Figure 15. Mode 7 Timing 015006886-J-00 2015/06 - 33 - [AK4456] 128 BICK LRCK BICK(128fs) SDTI1-2 Mode8 23 22 SDTI1-2 Mode11,12 31 30 0 23 22 0 0 31 30 23 22 0 0 31 30 23 22 0 0 31 30 23 22 0 31 30 2 L1 R1 L2 R2 32 BICK 32 BICK 32 BICK 32 BICK Figure 16. Mode 8/11/12 Timing 128 BICK LRCK BICK(128fs) SDTI1-2 Mode9 SDTI1-2 Mode13 0 23 22 0 23 22 31 30 0 23 22 0 31 30 23 22 0 31 30 L1 R1 32 BICK 32 BICK 23 0 0 31 30 2 0 31 30 L2 R2 32 BICK 32 BICK Figure 17. Mode 9/13 Timing 128 BICK LRCK BICK(128fs) SDTI1-2 23 22 0 23 22 0 23 22 0 23 22 0 L1 R1 L2 R2 32 BICK 32 BICK 32 BICK 32 BICK 23 Figure 18. Mode 10 Timing 015006886-J-00 2015/06 - 34 - [AK4456] 256 BICK LRCK BICK (256fs) SDTI1 Mode14 SDTI1 Mode17,18 23 22 0 31 30 23 22 0 0 31 30 23 22 0 0 31 30 23 22 0 0 31 30 23 22 0 0 31 30 23 22 0 23 22 0 31 30 0 0 31 30 23 22 0 23 22 0 31 30 0 31 30 L1 R1 L2 R2 L3 R3 L4 R4 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK Figure 19. Mode 14/17/18 Timing 256 BICK LRCK BICK (256fs) SDTI1 Mode15 SDTI1 Mode19 23 0 23 31 30 0 23 0 31 30 0 23 0 31 30 0 23 0 31 30 0 23 0 31 30 0 0 31 30 23 0 23 0 31 30 0 23 0 31 30 0 31 L1 R1 L2 R2 L3 R3 L4 R4 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK Figure 20. Mode 15/19 Timing 256 BICK LRCK BICK(256fs) SDTI1 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 L1 R1 L2 R2 L3 R3 L4 R4 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 0 23 Figure 21. Mode 16 Timing 015006886-J-00 2015/06 - 35 - [AK4456] 512BICK LRCK BICK(512fs) SDTI1 Mode8 SDTI1 Mode11,12 23 22 0 23 22 0 23 22 23 22 0 0 23 22 0 23 22 0 23 22 0 23 22 23 0 2 31 22 0 31 22 0 31 22 R1 L1 0 31 22 0 31 22 R2 L2 0 31 22 0 31 22 R3 L3 0 31 22 31 0 R4 L4 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK Figure 22. Mode 20/23/24 Timing 512BICK LRCK BICK(512fs) SDTI1 Mode21 SDTI1 Mode25 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 23 0 2 31 22 0 31 22 0 31 22 R1 L1 0 31 22 0 31 22 R2 L2 0 31 22 0 31 22 R3 L3 0 31 22 31 0 R4 L4 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK Figure 23. Mode 21/25 Timing 512BICK LRCK BICK(512fs) SDTI1 Mode22 23 22 L1 0 23 22 2 R1 0 23 22 L2 0 23 22 R2 0 23 22 L3 0 23 22 R3 0 23 22 L4 0 23 22 23 0 R4 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK Figure 24. Mode 22 Timing 015006886-J-00 2015/06 - 36 - [AK4456] [1]-1. データセレクト AK4456はSDS2-0 bitsで各DACの再生するデータを選択できます。PCMオーディオデータ(SDTI1-3)の1 周期分Slotを下記のように定義します。 LRCK SDTI1 L1 R1 SDTI2 L2 R2 SDTI3 L3 R3 Figure 25. Data Slot in Normal Mode 128 BICK LRCK SDTI1 L1 R1 L2 R2 SDTI2 L3 R3 L4 R4 Figure 26. Data Slot in TDM128 Mode 256 BICK LRCK SDTI1 L1 R1 L2 R2 L3 R3 L4 R4 SDTI2 L5 R5 L6 R6 L7 R7 L8 R8 Figure 27. Data Slot in TDM256 Mode 512 BICK LRCK SDTI1 L1 R1 L2 R2 L3 R3 L4 R4 L5 R5 L6 R6 L7 R7 L8 R8 Figure 28. Data Slot in TDM512 Mode 015006886-J-00 2015/06 - 37 - [AK4456] * DAC1 Lch Rch L1 R1 DAC2 Lch Rch L2 R2 DAC3 Lch Rch L3 R3 0 0 1 1 0 1 0 1 L1 L2 L3 L4 R1 R2 R3 R4 L2 L3 L4 L1 R2 R3 R4 R1 L3 L4 L1 L2 R3 R4 R1 R2 TDM256 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 L1 L2 L3 L4 L5 L6 L7 L8 R1 R2 R3 R4 R5 R6 R7 R8 L2 L3 L4 L5 L6 L7 L8 L1 R2 R3 R4 R5 R6 R7 R8 R1 L3 L4 L5 L6 L7 L8 L1 L2 R3 R4 R5 R6 R7 R8 R1 R2 TDM512 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 L1 L2 L3 L4 L5 L6 L7 L8 R1 R2 R3 R4 R5 R6 R7 R8 L2 L3 L4 L5 L6 L7 L8 L1 R2 R3 R4 R5 R6 R7 R8 R1 L3 R3 L4 R4 L5 R5 L6 R6 L7 R7 L8 R8 L1 R1 L2 R2 (*: Do not care) SDS2 SDS1 SDS0 Normal * * TDM128 * * * * Table 14. Data Select 015006886-J-00 2015/06 - 38 - [AK4456] [1]-2. Daisy Chain 複数のAK4456をDaisy Chain接続することができます。Daisy Chainモードに設定するためには、DCHAIN bit= “1”またはDCHAIN pin= “H”にしてください。Daisy ChainはTDM512/256 modeに対応しています。 Daisy Chain modeではSDS2-0 bitsの設定は無効になります。 1) TDM512 mode (Figure 29)はTDM512 mode (TDM1-0 bits= “11” ) Daisy Chain構成例です。DSPからSecond AK4456のSDTI1 に16chのデータを入力し、Second AK4456のTDMO1をFirst AK4456のSDTI1に接続します。TDM512モー ドでは、TDMO2は “L”出力です。 (Figure 30)はTDM512 mode Daisy Chainのデータ入出力例です。Second AK4456はSDTI1のL6-8,R6-8のデ ータをDACの入力とし、6ch分シフトしたデータをTDMO1から出力します。First AK4456はL3-5,R3-5の データをDACの入力とします。First AK4456とSecond AK4456のDIF2-0 bitsは同じ設定にする必要があり ます。 TDMO1 TDMO2 SDTI1 SDTI2 TDMO1 TDMO2 SDTI1 SDTI2 Second AK4456 First AK4456 DSP DVSS Figure 29. Daisy Chain (TDM512 Mode) 2個接続時 512 BICK LRCK SDTI1(DSP) L1 R1 L2 R2 L3 R3 L4 R4 L5 R5 L6 R6 L7 R7 L8 R8 Second AK4456 TDMO1(Second) L1 R1 L2 R2 L3 R3 L4 R4 L5 R5 First AK4456 Figure 30. Daisy Chain (TDM512 Mode) 2個接続時 015006886-J-00 2015/06 - 39 - [AK4456] Figure 31, Figure 32のように、合計チャネルが16chを超えるデバイスを接続した場合には、16hを超えた chのデータはDSPから出力された16chの信号のうち最後のデータから順に同じ信号が出力されます。 TDMO1 TDMO2 SDTI1 SDTI2 TDMO1 TDMO2 TDMO1 SDTI1 TDMO2 SDTI2 Second AK4456 First AK4456 SDTI1 SDTI2 Third AK4456 DSP DVSS Figure 31. Daisy Chain (TDM512 Mode) 3個接続時 512 BICK LRCK SDTI1(DSP) L1 R1 L2 R2 L3 R3 L4 R4 L5 R5 L6 R6 L7 R7 L8 R8 Third AK4456 TDMO1(Third) L6 R6 L7 R7 L8 R8 L1 R1 L2 R2 L3 R3 L4 R4 L5 R5 Second AK4456 TDMO1(Second) L8 R8 L1 R1 L2 R2 First AK4456 Figure 32. Daisy Chain (TDM512 Mode) 3個接続時 015006886-J-00 2015/06 - 40 - [AK4456] 2) TDM256 mode (Figure 33)はTDM256 mode (TDM1-0 bits = “10”) Daisy Chain構成例です。DSPからSecond AK4456の SDTI1/2に16chのデータを入力し、Second AK4456のTDMO1/2をFirst AK4456のSDTI1/2に接続します。 (Figure 34)はTDM512 mode Daisy Chainのデータ入出力例です。Second AK4456はSDTI1のL3-4, R3-4およ びSDTI2のL8, R8のデータをDACの入力とし、4ch分シフトしたデータをTDMO1から出力し、2ch分シフ トしたデータをTDMO2から出力します。First AK4456はSDTI1のL1-2, R1-2およびSDTI2のL7, R7のデー タをDACの入力とします。First AK4456とSecond AK4456のDIF2-0 bitsは同じ設定にする必要があります。 TDMO1 TDMO2 SDTI1 SDTI2 TDMO1 TDMO2 SDTI1 SDTI2 Second AK4456 First AK4456 DSP Figure 33. Daisy Chain (TDM256 Mode) 256 BICK LRCK SDTI1 L1 R1 L2 R2 L3 R3 L4 R4 Second AK4456 L1 TDMO1 R1 L2 R2 First AK4456 SDTI2 L5 R5 L6 R6 L7 R7 L8 R8 Second AK4456 TDMO2 L5 L5 L6 R6 L7 R7 First AK4456 Figure 34. Daisy Chain(TDM256 Mode) Note 34. 合計チャネルが16chを超えるデバイスを接続した場合には、16chを超えたchのデータはDSPか ら出力された16chの信号のうち最後のデータから順に同じ信号が出力されます。 015006886-J-00 2015/06 - 41 - [AK4456] [2] DSD mode オーディオデータはDCLKを使ってDSDL1-3及びDSDR1-3から6ch分のデータが入力されます。DSDデー タはNormal mode (Figure 35)とPhase Modulation mode (Figure 36)の両方に対応しています。入力されたデ ータはDCKB bitで設定されるDCLKの立ち上がり、もしくは立ち下がりで取り込みます。 DCLK周波数はDSDSEL1-0 bitsで64fs, 128fs, 256fsと可変です。 DCLK (DCKB bit=”0”) DSDL,DSDR D0 D1 D2 D3 Figure 35. DSD Mode Timing (Normal mode時) DCLK (DCKB bit=”0”) DSDL,DSDR D0 D1 D1 D2 D2 D3 Figure 36. DSD Mode Timing (Phase Modulation mode時) 015006886-J-00 2015/06 - 42 - [AK4456] ■ D/A変換モード(PCM mode、DSD mode)切り替えタイミング RSTN bit 5/fs D/A Mode PCM Mode DSD Mode 0 D/A Data PCM Data DSD Data Figure 37. D/A Mode Switching Timing (PCM to DSD) RSTN bit D/A Mode DSD Mode PCM Mode 5/fs D/A Data DSD Data Figure 38. D/A Mode Switching Timing (DSD to PCM) PCM Data Note 35. DSD mode時は25%から75%デューティを信号レンジとします。SACDフォーマットブック (Scarlet Book)では、DSD信号のピークレベルがこのデューティを越えることは推奨されて いません。 015006886-J-00 2015/06 - 43 - [AK4456] ■ Digital Filter（PCM mode） AK4456ではSD bit, SLOW bit, SSLOW bitで5種類のディジタルフィルタを設定できます。それぞれ好みの 音質で音楽再生が可能です。 SSLOW 0 0 0 0 1 SD bit 0 0 1 1 * SLOW bit 0 1 0 1 * Mode Sharp Roll-Off Filter Slow Roll-Off Filter Short delay Sharp Roll-Off Filter (default) Short delay Slow Roll-Off Filter Super Slow Roll-Off Filter (*: don’t care) Table 15. Digital Filter Setting SSLOW bit = “1”のとき、最も周波数特性の緩い設定となります。 ■ ディエンファシスフィルタ（PCM mode） IIRフィルタによる3周波数(32kHz, 44.1kHz, 48kHz)対応のディエンファシスフィルタ(50/15s特性)を内 蔵しており、DEM11-0/DEM21-0/DEM31-0 (DEM bit)で選択できます。 DAC1/2/3のディエンファシスフィルタモードをDEM bitで個別に設定できます。このモードはPCM Normal Speed Modeのみ有効です。 DEM11/ DEM10/ DEM21/ DEM20/ Mode DEM31/ DEM30/ 0 0 44.1kHz 0 1 OFF (default) 1 0 48kHz 1 1 32kHz Table 16 De-emphasis Control 015006886-J-00 2015/06 - 44 - [AK4456] ■ 出力ボリューム（PCM mode、DSD mode） AK4456はMUTEを含む0.5dBステップ、256レベルのチャネル独立ディジタル出力ボリューム(ATT)を内 蔵しています。このボリュームはDACの前段にあり、入力データを0dBから127dBまでアテネーション、 またはミュートします。設定値間の遷移はソフト遷移です。従って、遷移中にスイッチングノイズは発 生しません。 ATT7-0bits Attenuation Level (register 0A-11H) FFH +0dB (default) FEH -0.5dB FDH -1.0dB : : : : 02H -126.5dB 01H -127.0dB 00H MUTE (-∞) Table 17. Attenuation level of Digital Attenuator ディジタルボリュームの遷移時間はATS1-0 bitsで設定します(Table 18)。 Mode0-4の設定値間の遷移はソ フト遷移です。したがって、遷移中にスイッチングノイズは発生しません。PCM modeとDSD modeを切 り替えてもレジスタ設定値は保持されます。 Mode ATS1 ATS0 ATT speed (default) 0 0 0 4080/fs 1 0 1 2040/fs 2 1 0 510/fs 3 1 1 255/fs Table 18. Transition Time between Set Values of ATT7-0 bits Mode0の場合、ATT設定間の遷移は4080レベルでソフト遷移します。FFH(0dB)から00H(MUTE)までには 4080/fs(92.5ms@fs=44.1kHz)かかります。PDN pinを “L” にすると、ATT7-0 bitsはFFHに初期化されます。 リセット期間中にディジタルボリュームを変更した場合、リセット解除後に設定値になります。リセッ ト解除後5/fsの間にディジタルボリュームを変更した場合、ソフト遷移せず即座に設定値になります。 DSD modeの場合、ATT7-0 bits= “02H”, “01H”もMUTEになります。 015006886-J-00 2015/06 - 45 - [AK4456] ■ 帯域外ノイズ除去フィルタ（PCM mode、DSD mode） AK4456は周波数特性の選択可能な帯域外ノイズ除去フィルタを内蔵しています。このフィルタは帯域 外ノイズを減衰し、スイッチングレギュレータ等の影響によるアナログ特性の劣化を防ぎます。FIR2-0 bitsにより、ノイズを減衰する周波数を設定することができます。DSD direct modeのみ、その他のモー ドと異なるフィルタ特性となります(Table 19)。 FIR2-0 bits 000 001 010 011 100 101 110 111 FIR filter Mode 0 1 2 3 4 5 6 7 FIR filter Except DSD direct mode DSD direct mode 1/4*[1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0] 1/2*[1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0] 1/4*[1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1] 1/2*[0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0] 1/4*[1 0 1 0 0 0 0 0 0 0 0 0 0 1 0 1] 1/2*[0 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0] 1/4*[1 0 0 1 0 0 0 0 0 0 0 0 1 0 0 1] 1/2*[0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0] 1/4*[1 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1] 1/2*[0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0] 1/4*[1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1] 1/2*[0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0] 1/4*[1 0 0 0 0 0 1 0 0 1 0 0 0 0 0 1] 1/2*[0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0] 1/4*[1 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1] 1/2*[0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0] (default) Table 19. FIR Filter Setting Figure 39. Mode0 FIR Filter (Except DSD direct mode) Figure 40. Mode1 FIR Filter (Except DSD direct mode) 015006886-J-00 2015/06 - 46 - [AK4456] Figure 41. Mode2 FIR Filter (Except DSD direct mode) Figure 42. Mode3 FIR Filter (Except DSD direct mode) Figure 43. Mode4 FIR Filter (Except DSD direct mode) 015006886-J-00 2015/06 - 47 - [AK4456] Figure 44. Mode5 FIR Filter (Except DSD direct mode) Figure 45. Mode6 FIR Filter (Except DSD direct mode) Figure 46. Mode7 FIR Filter (Except DSD direct mode) 015006886-J-00 2015/06 - 48 - [AK4456] Figure 47. Mode0 FIR Filter (DSD direct mode) Figure 48. Mode1 FIR Filter (DSD direct mode) Figure 49. Mode2 FIR Filter (DSD direct mode) 015006886-J-00 2015/06 - 49 - [AK4456] Figure 50. Mode3 FIR Filter (DSD direct mode) Figure 51. Mode4 FIR Filter (DSD direct mode) Figure 52. Mode5 FIR Filter (DSD direct mode) 015006886-J-00 2015/06 - 50 - [AK4456] Figure 53. Mode6 FIR Filter (DSD direct mode) Figure 54. Mode7 FIR Filter (Except DSD direct mode) 015006886-J-00 2015/06 - 51 - [AK4456] ■ ゼロ検出機能（PCM mode、DSD mode） ゼロ検出機能を有効にした場合、入力データにSMUTEとDATTの演算を施したデータが8192回連続して “0”となると、DZF pinが “H”になります。ゼロ検出するチャネルは07H/08Hレジスタ(L1-3, R1-3 bit)で設 定可能です。その後、ゼロ検出するチャネルのデータが“0”でなくなるとDZF pinが“L”になります。RSTN bitが“0”の場合、DZF pinは“H”になります。RSTN bitが“1”になった後、ゼロ検出するチャネルのデー タが“0”でなくなるとDZF pinは4 5LRCK後に“L”になります。DZF pinの極性はDZFB bitで反転すること が可能です(Table21)。全てのチャネルがDisableのとき、Not zeroとなります。DSDD bit=”1”のとき、ゼ ロ検出機能は無効です。 DZFB bit Data DZF pin Not zero L 0 Zero detect H Not zero H 1 Zero detect L Not zero: 07H/08Hレジスタ(L1-3, R1-3)の “1”に設定されたチャネルのいずれかがゼロ検出しない Zero detect: 07H/08Hレジスタ(L1-3, R1-3)の “1”に設定されたチャネル全てがゼロ検出 Table 20. DZF Pin Function ■ LRチャネル出力信号選択機能（PCM mode、DSD mode） L chとR chに出力される信号の組み合わせを選択する機能です。MONO1-3 bitsとSELLR1-3 bitsで AOUTL1-3, AOUTR1-3それぞれの入力/出力の組み合わせを変更できます。また、INVL1-3, INVR1-3 bits で入力に対する出力信号の位相を反転することができます。併せて使用することで、DAC1-3それぞれ 16通りの組み合わせを選択できます。この機能はすべてのオーディオフォーマットで使用できます。 MONO1 bit 0 SELLR1 bit INVL1 bit INVR1 bit L1ch Out R1ch Out 0 0 1 0 1 0 0 1 1 L1ch In L1ch In Invert L1ch In L1ch In Invert R1ch In R1ch In R1ch In Invert R1ch In Invert 0 1 0 1 0 1 0 1 0 0 1 1 0 0 1 1 R1ch In R1ch In Invert R1ch In R1ch In Invert L1ch In L1ch In Invert L1ch In L1ch In Invert L1ch In L1ch In L1ch In Invert L1ch In Invert L1ch In L1ch In L1ch In Invert L1ch In Invert R1ch In R1ch In Invert R1ch In R1ch In Invert R1ch In R1ch In R1ch In Invert R1ch In Invert 0 1 1 0 1 1 0 0 1 0 0 1 1 1 Table 21 Output Select for DAC1 015006886-J-00 2015/06 - 52 - [AK4456] MONO2 bit SELLR2 bit INVL2 bit INVR2 bit L2ch Out R2ch Out 0 0 1 0 1 0 0 1 1 L2ch In L2ch In Invert L2ch In L2ch In Invert R2ch In R2ch In R2ch In Invert R2ch In Invert 1 0 1 0 1 0 0 1 1 R2ch In R2ch In Invert R2ch In R2ch In Invert L2ch In L2ch In L2ch In Invert L2ch In Invert 0 0 1 0 1 0 0 1 1 L2ch In L2ch In Invert L2ch In L2ch In Invert L2ch In L2ch In L2ch In Invert L2ch In Invert R2ch In R2ch In Invert R2ch In R2ch In Invert R2ch In R2ch In R2ch In Invert R2ch In Invert 0 0 1 1 MONO3 bit 0 0 1 1 0 0 1 0 0 1 1 1 Table 22 Output Select for DAC2 1 L3 R3 SELLR3 bit INVL3 bit INVR3 bit 0 0 1 0 1 0 0 1 1 L3 L3 Invert L3 L3 Invert R3 R3 R3 Invert R3 Invert 1 0 1 0 1 0 0 1 1 R3 R3 Invert R3 R3 Invert L3 L3 L3 Invert L3 Invert 0 0 1 0 1 0 0 1 1 L3 L3 Invert L3 L3 Invert L3 L3 L3 Invert L3 Invert 1 0 1 0 1 0 R3 0 R3 Invert 1 R3 1 R3 Invert Table 23. Output Select for DAC3 R3 R3 R3 Invert R3 Invert 015006886-J-00 (AOUTL3N, AOUTL3P pins) (AOUTR3N, AOUTR3P pins) 2015/06 - 53 - [AK4456] ■ 音質調整機能 (PCM mode、DSD mode) AK4456は好みにより、SC1-0 bitsで音質をコントロールできます。 SC1 SC0 0 0 Sound Mode 1 0 1 2 1 0 3 1 (default) 1 Reserved Table 24. Sound Quality Select Mode 015006886-J-00 2015/06 - 54 - [AK4456] ■ DSD信号フルスケール (FS) 検出機能 AK4456は、DSD Mode時に各チャネルでフルスケールの信号を検出する機能を有します。 各チャネルの入力データDSDL1/2/3, DSDR1/2/3が2048回連続して“0”(-FS)or “1”(+FS)の場合、AK4456は フルスケール検出状態となり、CPUレジスタDML1/2/3/, DMR1/2/3に“1”を読み出します。またDDM bit= “1”の時、フルスケール検出状態となると、出力はMute状態になります。DSDD bit = “0”の場合はソフト 遷移しますが、DSDD bit = “1”の場合はソフト遷移しません。 DDM bit= “1”の時、フルスケール検出状態からの通常動作モードへの復帰は、DMC bitで制御します。 DMC bit= “0”の時、AK4456は通常信号が入力されると、自動復帰し通常動作モードに移行します。 DMC bit= “1”の時、AK4456にDMRE bit= “1”を書き込むことで通常動作モードに移行します(DMRE bit= “1”であっても、書き込みされない場合は通常モードに移行しません)。 DSDD Mode 検出後の状態 0 Normal Path DSD Mute 1 Volume Bypass PD (default) Table 25. DSD Mode とフルスケール検出後の状態(DDM bit= “0”) 2048fs DSD Error (DDR or DDLbit) DSD Data DSD Data DSD Data (FS or -FS ) DSD Data AOUT Figure 55. DSD FS 検出時のアナログ出力波形(DSDD bit= “1”の時) 2048fs DSD Error (DDR or DDLbit) DSD Data DSD Data DSD Data (FS or -FS ) DSD Data AOUT Figure 56. DSD FS 検出時のアナログ出力波形(DSDD bit= “0”の時) 015006886-J-00 2015/06 - 55 - [AK4456] ■ ソフトミュート機能（PCM mode、DSD mode） ソフトミュートはデジタル的に実行されます。SMUTE pinを“H”またはSMUTE bitを“1”にするとその時 点のATT設定値からATT設定値 ATT遷移時間で入力データが (“0”)までアテネーションされます。 SMUTE pinを“L”またはSMUTE bitを“0”にすると状態が解除され、からATT設定値 ATT遷移時間 でATT設定値まで復帰します。ATT遷移時間はATS1-0 bitsで設定します。ソフトミュート開始後、ま でアテネーションされる前に解除されるとアテネーションが中断され、同じサイクルでATT設定値まで 復帰します。ソフトミュート機能は信号を止めずに信号源を切り替える場合などに有効です。 SMUTE pin or SMUTE bit (1) (1) ATT_Level (3) Attenuation - GD (2) GD (2) AOUT DZF pin (4) 8192/fs 注： (1) ATT設定値 ATT遷移時間。例えば、Normal Speed Mode時、ATT設定値が“255”の場合は4080LRCK サイクルです。 (2) デジタル入力に対するアナログ出力は群遅延(GD)をもちます。 (3) ソフトミュート開始後、までアテネーションされる前に解除されるとアテネーションが中断さ れ、同じサイクルでATT設定値まで復帰します。 (4) ゼロ検出するチャネルの入力データが8192回連続して“0”の場合、DZF pinは“H”になります。その 後、ゼロ検出するチャネルの入力データが“0”でなくなると、対応するチャネルのDZF pinが“L”に なります。 Figure 57. Soft Mute Function 015006886-J-00 2015/06 - 56 - [AK4456] ■ エラー検出 AK4456はLDOE pin = “H” , I2Cモード時に、3項目のエラー検出が可能です(Table 26)。エラーが検出され ると全ての回路がパワーダウンし、アナログ出力はHi-Zになります。また、I2CモードではACKが返りま せん。エラーが検出され、一旦パワーダウン状態になると、エラー状態が解除されてもAK4456は自動 復帰しませんので、PDN pin (“L” → “H”)で再起動してください。 エラー項目 エラー判定条件 1 内部リファレンス電圧エラー 内部リファレンス電圧が立ち上がらない 2 LDO過電圧検出 LDO電圧 > 2.2～2.5V 3 LDO過電流検出 LDO電流< 40～110mA No Table 26. エラー検出 ■ システムリセット 電源ON 時には、PDN pinに一度“L”を入力してリセットして下さい。 PCM(DSD) mode 時は、PDN pinを“H”にした後、MCLK、LRCK(DCLK)を入力することでリセット解除 されます。システムはまずMCLKの立ち上がりを検出し、その後LRCK(DCLK)の立ち上がりによってア ナログ部のパワーダウン状態が解除されます。デジタル部は内部カウンタがMCLKを4/fsカウントしてか らパワーダウン解除されます。 015006886-J-00 2015/06 - 57 - [AK4456] ■ パワーダウン機能 PDN pinを“L”にするとパワーダウン状態になり、アナログ出力はフローティング状態(Hi-Z)になります。 (Figure 58)にパワーダウン及びパワーアップ時のシステムタイミング例を示します。 Power PDN pin (1) VDD18 pin (2) Internal PDN Internal State DAC In (Digital) “0”data “0”data GD DAC Out (Analog) Reset Normal Operation(レジスタを書き込み、DAC 入力可能) (4) (3) (5) GD (5) (4) Clock In MCLK,LRCK,BICK (7) DZF External Mute (6) Mute ON Mute ON 注： (1) AVDDおよびTVDD立ち上げと、PDN pin を150nsec “L”にしてください。 (2) LDOE pin= “H”のとき、パワーアップ後内部LDOが立ち上がります。内部回路は内部オシレータ のカウントアップ後、シャットダウンスイッチがオンした後(10msec(max))にパワーアップしま す。LDOE pin= “L”のとき、パワーアップ後内部シャットダウンスイッチがオンします。内部回 路はシャットダウンスイッチがオンした後(1msec(max))にパワーアップします。 (2)の期間中はディジタル出力ピン及びディジタル入出力ピンから瞬時的なパルス(パルス幅 Max1s)が出力されることがあります。システムの誤動作を避けるため、(2)の期間中にこれら のピンの出力を参照することと、同じ3-wire Serial / I2Cバス上にあるデバイスと通信をすること は避けて下さい。 (3) デジタル入力に対してアナログ出力は群遅延(GD)を持ちます。 (4) パワーダウン時、アナログ出力はHi-Zです。 (5) PDN信号のエッジ(“ ”)でクリックノイズが出力されます。このノイズはデータが“0”の場合で も出力されます。 (6) クリックノイズ(5)が問題になる場合はアナログ出力を外部でミュートして下さい。タイミング 例を示します。 (7) パワーダウン状態(PDN pin = “L”)では、DZF pinは“L”になります。 Figure 58. Power-down/up Sequence Example 015006886-J-00 2015/06 - 58 - [AK4456] ■ パワーオフ、リセット機能 RSTN PW1/2/3 DAC1/2/3 1 1 1 1 1 0 0 0 0 0 000 100 010 001 111 000 100 010 001 111 OFF/OFF/OFF ON/OFF/OFF OFF/ON/OFF OFF/OFF/ON ON/ON/ON OFF /OFF/OFF ON/OFF/OFF OFF/ON/OFF OFF/OFF/ON ON/ON/ON 1) レジ スタ 保持 保持 保持 保持 保持 保持 保持 保持 保持 保持 デジ タル オフ オン オン オン オン オフ オフ オフ オフ オフ アナログ出力 DAC1 DAC2 DAC3 Hi-Z Hi-Z Hi-Z normal Hi-Z Hi-Z Hi-Z normal Hi-Z Hi-Z Hi-Z normal normal normal normal Hi-Z Hi-Z Hi-Z VREFH/2 Hi-Z Hi-Z Hi-Z VREFH/2 Hi-Z Hi-Z Hi-Z VREFH/2 VREFH/2 VREFH/2 VREFH/2 Table 27. Power Off、Reset Function パワーオフ機能１（PW1-3 bit） PW1-3 bitsを“0”に設定するとDAC1-3が瞬時にパワーオフ状態になります。このとき、レジスタ以外の全 ての回路がパワーダウン状態となり、アナログ出力はフローティング状態(Hi-Z)になります。(Figure 59) にパワーオフ及びパワーオン時のシステムタイミング例を示します。 PW1-3 bit Internal State Normal Operation Power-off D/A In (Digital) “0” data GD D/A Out (Analog) (1) GD (3) Clock In (2) (3) (1) Don’t care MCLK, BICK, LRCK DZF External MUTE Normal Operation (5) (4) Mute ON 注： (1) デジタル入力に対するアナログ出力は群遅延(GD)を持ちます。 (2) パワーオフ時、アナログ出力はHi-Zです。 (3) 内部PW1-3信号のエッジ(“ ”)でクリックノイズが出力されます。このノイズはデータが“0”の 場合でも出力されます。 (4) クリックノイズ(3)が問題になる場合はアナログ出力を外部でミュートして下さい。タイミング 例を示します。 (5) パワーオフ状態(PW1-3 bits= “000”)では、DZF pinは“L”になります。 Figure 59. Power-off/on Sequence Example 1 015006886-J-00 2015/06 - 59 - [AK4456] 2) リセット機能（RSTNビット） RSTN bitを“0”にするとDACはリセットされますが、内部レジスタは初期化されません。この時、MCLK、 LRCK、BICKが供給されていればアナログ出力はVREFH/2電圧になり、DZF pinは“H”になります。(Figure 60)にRSTN bitによるリセットシーケンスを示します。 RSTN bit 3~4/fs (6) 2~3/fs (5) Internal RSTN bit Internal State Normal Operation D/A In (Digital) “0” data (1) D/A Out (Analog) Normal Operation Digital Block Power-down GD GD (3) Clock In (2) (3) (1) Don’t care BICK 2/fs(4) DZF 注： (1) デジタル入力に対するアナログ出力は群遅延(GD)を持ちます。 (2) RSTN bit = “0”時、アナログ出力はVREFH/2です。 (3) 内部RSTN信号のエッジ(“ ”)でクリックノイズが出力されます。このノイズはデータが“0”の 場合でも出力されます。 (4) DZF pinはRSTN bitの立ち下がりエッジで“H”になり、LSI内部のRSTN bitの立ち上がりエッジの 2/fs後、“L”になります。 (5) RSTN bitを書き込んでからLSI内部のRSTN bitが変化するまでの立ち下がり時に3 ~ 4/fsかかりま す。また、立ち上がり時に2 ~ 3/fsかります。 Figure 60. Reset Sequence Example 1 (注)リセット(RSTN bit= “0”)とbitパワーオフ(PW1-3 bit)を併用する場合、先に bitパワーオフしてくださ い。 015006886-J-00 2015/06 - 60 - [AK4456] 3) MCLK停止によるリセット 動作中 (PDN pin = “H”) にMCLKが10us以上停止した場合に、AK4456は自動的にリセット状態になり、 アナログ出力はフローティング状態(Hi-Z)になります。MCLKを再入力後、リセット状態が解除され動 作を再開します。MCLKを止めているときは、ゼロ検出機能は動作しません。(Figure 61)にMCLK停止に よるリセットシーケンスを示します。 PDN pin RSTN bit (1) Internal State Power-down D/A In (Digital) Power-down Normal Operation (2) GD (4) Hi-Z (2) (4) (4) Clock In MCLK Stop MCLK External MUTE Normal Operation (3) GD D/A Out (Analog) Digital Circuit Power-down (5) (5) (5) 注： (1) 電源投入後PDN pinを “L”からスタートし150ns以上の間、PDN pinを“L”にして下さい。 (2) ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。 (3) ディジタルデータの入力を止めることができます。この区間に“0”データを入力しておくこと で、MCLK再入力後のクリックノイズを軽減できます。 (4) PDN pinの立ち上がり(“”)及びMCLKの入力から、3~4LRCK以内にクリックノイズが出力されま す。このノイズはデータが“0”の場合でも出力されます。 (5) クリックノイズ(4)が問題になる場合はアナログ出力を外部でミュートしてください。 Figure 61. Reset Sequence Example 2 015006886-J-00 2015/06 - 61 - [AK4456] ■ 同期化機能（PCM mode） 同期化機能（アナログ出力位相合わせ機能） 同期化機能を有するAKM製品と同時に使用する場合、アナログ出力の位相のずれが3/256fsの範囲内にす る機能です。動作中にSYNCE bitを “1”に設定すると、(1)全てのチャネルの入力データが8192回連続し て“0”の場合、もしくは(2)RSTN bit= “0”の場合に、アナログ出力位相合わせ機能が有効になります。 例）AK4452との同時使いの場合(Figure 62) AK4452とAK4456は同期化機能を有しており、AK4452の出力(AOUT1LP/N_2, AOUT1RP/N_2)とAK4456 の出力(AOUT1-3LP/N_6, AOUT1-3RP/N_6)の位相ずれが3/256fsの範囲内になります。 DSP AK4452 MCLK LRCK MCLK LRCK AOUT1LP/N AOUT1RP/N AOUT1LP/N_2 AOUT1RP/N_2 AK4456 MCLK LRCK AOUT1LP/N AOUT1RP/N AOUT1LP/N_8 AOUT1RP/N_8 AOUT3LP/N AOUT3RP/N AOUT3LP/N_8 AOUT3RP/N_8 Figure 62. クロック同期化機能システム例 015006886-J-00 2015/06 - 62 - [AK4456] ■ パラレルモード（PCM mode） AK4456はI2C pin = “H”, PS pin = “H”とすることでパラレルモードを選択できます。パラレルモードは TDM1-0, DIF pin により、オーディオインタフェースモードを設定できます(Table 28)。また、DCHAIN pin= “H”とすることで、Daisy Chain mode を選択できます。パラレルモードでは強制的にAuto Setting mode、リセット解除になります。 パラレルモードではゼロ検出機能は使用できません。レジスタ設定が必要な機能はデフォルト値から変 更できません。 TDM1 pin 0 0 0 0 1 1 1 1 ■ TDM0 pin DIF pin 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 Table 28. Parallel Mode Mode Mode6 (Table 13) Mode7 (Table 13) Mode12 (Table 13) Mode13 (Table 13) Mode18 (Table 13) Mode19 (Table 13) Mode24 (Table 13) Mode25 (Table 13) レジスタコントロールインタフェース AK4456はI2C pin = “L”のとき3線シリアルコントロールモード、I2C pin = “H” , PS pin = “L”のときI2Cバ スコントロールモードで内部レジスタを制御します。 015006886-J-00 2015/06 - 63 - [AK4456] (1) 3線シリアルコントロールモード (I2C pin = “L”) このモードでは3線式シリアルI/F pin: CSN, CCLK, CDTIで書き込みを行います。I/F上のデータはChip address (2-bit, C1/0), Read/Write (1-bit, “1”固定, Write only), Register address (MSB first, 5-bit)とControl data (MSB first, 8-bit)で構成されます。データ送信側はCCLKの“”で各ビットを出力し、受信側は“”で取り 込みます。データの書き込みはCSNの“”で有効になります。CCLKのクロックスピードは5MHz (max) です。 PDN pinを“L”にすると内部レジスタ値が初期化されます。また、シリアルモードではRSTN bitに“0”を書 き込むと内部タイミング回路がリセットされます。但し、このときレジスタの内容は初期化されません。 CSN 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 CCLK CDTI C1 C0 R/W A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0 C1-C0: R/W: A4-A0: D7-D0: Chip Address (C1=CAD1, C0=CAD0) READ/WRITE (Fixed to “1”, Write only) Register Address Control Data Figure 63. Control I/F Timing *3線シリアルモードはデータ読み出しをサポートしません。 *PDN pin = “L”時は、コントロールレジスタへの書き込みはできません。 *CSN = “L”期間中に CCLKの“”が15回以下または17回以上の場合、データは書き込まれません。 015006886-J-00 2015/06 - 64 - [AK4456] (2) I2Cバスコントロールモード (I2C pin = “H”) AK4456のI2Cバスモードのフォーマットは、高速モード(max:400kHz, Ver1.0)に対応しています。 1. WRITE命令 I2Cバスモードにおけるデータ書き込みシーケンスは(Figure 64)に示されます。バス上のICへのアクセス には、最初に開始条件(Start Condition)を入力します。SCLラインが “H”の時にSDAラインを “H”から “L” にすると、開始条件が作られます(Figure 70)。開始条件の後、スレーブアドレスが送信されます。この アドレスは7-bitから構成され、8-bit 目にはデータ方向ビット(R/W)が続きます。上位5-bit は “00100”固 定、次の2-bitはアクセスするICを選ぶためのアドレスビットで、CAD1-0 pins により設定されます(Figure 65)。アドレスが一致した場合、AK4456は確認応答(Acknowledge)を生成し、命令が実行されます。マス タは確認応答用のクロックパルスを生成し、SDAラインを解放しなければなりません(Figure 71)。R/W ビットが “0”の場合はデータ書き込み、R/Wビットが “1”の場合はデータ読み出しを行います。 第2バイトはサブアドレス(レジスタアドレス)です。サブアドレスは8-bit、MSB first で構成され、上位 3-bit は “0”固定です(Figure 66)。第3バイト以降はコントロールデータです。コントロールデータは8-bit、 MSB first で構成されます(Figure 67)。AK4456 は、各バイトの受信を完了するたびに確認応答を生成し ます。データ転送は、必ずマスタが生成する停止条件 (Stop Condition) によって終了します。SCLライ ンが “H”の時にSDA ラインを “L”から “H”にすると、停止条件が作られます(Figure 70)。 AK4456 は複数のバイトのデータを一度に書き込むことができます。データを1バイト送った後、停止 条件を送らず更にデータを送ると、サブアドレスが自動的にインクリメントされ、次のデータは次のサ ブアドレスに格納されます。アドレス “14H”を越えるデータを送ると、内部レジスタに対応するアドレ スカウンタはロールオーバし、アドレス “00H”から順に格納されます。 クロックが “H”の間は、SDAラインの状態は一定でなければなりません。データラインが “H”と “L” の間で状態を変更できるのは、SCLラインのクロック信号が “L”の時に限られます(Figure 72)。SCLライ ンが “H”の時にSDAラインを変更するのは、開始条件、停止条件を入力するときのみです。 S T A R T SDA S S T O P R/W= “0” Slave Address Sub Address(n) A C K Data(n) Data(n+1) A C K A C K Data(n+x) A C K A C K P A C K Figure 64. I2Cバスモードのデータ書き込みシーケンス 0 0 1 0 0 CAD1 CAD0 R/W A1 A0 D1 D0 (CAD0はpinにより設定) Figure 65. 第1バイトの構成 0 0 0 A4 A3 A2 Figure 66. 第2バイトの構成 D7 D6 D5 D4 D3 D2 Figure 67. 第3バイト以降の構成 015006886-J-00 2015/06 - 65 - [AK4456] 2. READ命令 R/Wビットが “1”の場合、AK4456 はREAD 動作を行います。指定されたアドレスのデータが出力され た後、マスタが停止条件を送らず確認応答を生成すると、サブアドレスが自動的にインクリメントされ、 次のアドレスのデータを読み出すことができます。アドレス “14H”のデータを読み出した後、さらに次 のアドレスを読み出す場合にはアドレス “00H”のデータが読み出されます。 AK4456 はカレントアドレスリードとランダムリードの2つの READ 命令を持っています。 2-1. カレントアドレスリード AK4456 は内部にアドレスカウンタを持っており、カレントアドレスリードではこのカウンタで指定さ れたアドレスのデータを読み出します。内部のアドレスカウンタは最後にアクセスしたアドレスの次の アドレス値を保持しています。例えば、最後にアクセス (READでもWRITEでも) したアドレスが “n” であり、その後カレントアドレスリードを行った場合、アドレス “n+1”のデータが読み出されます。カ レントアドレスリードでは、AK4456 は READ 命令のスレーブアドレス (R/W = “1”) の入力に対して 確認応答を生成し、次のクロックから内部のアドレスカウンタで指定されたデータを出力したのち内部 カウンタを1つインクリメントします｡データが出力された後､マスタが確認応答を生成せず停止条件を 送ると、READ 動作は終了します。 S T A R T SDA S S T O P R/W= “1” Slave Address Data(n) A C K Data(n+1) A C K Data(n+2) A C K Data(n+x) A C K A C K P A C K Figure 68. カレントアドレスリード命令 2-2. ランダムアドレスリード ランダムアドレスリードにより任意のアドレスのデータを読み出すことができます。ランダムアドレス リードは READ 命令のスレーブアドレス (R/W bit= “1”) を入力する前に、ダミーの WRITE 命令を入 力する必要があります。ランダムアドレスリードでは最初に開始条件を入力し、次に WRITE 命令のス レーブアドレス (R/W = “0”)、読み出すアドレスを順次入力します。AK4456 がこのアドレス入力に対 して確認応答を生成した後、再送条件、READ 命令のスレーブアドレス (R/W bit= “1”) を入力します。 AK4456 はこのスレーブアドレスの入力に対して確認応答を生成し、指定されたアドレスのデータを出 力し、内部アドレスカウンタを1つインクリメントします。データが出力された後、マスタがアクノリ ッジを生成せず停止条件を送ると、READ 動作は終了します。 S T A R T SDA S S T A R T R/W= “0” Slave Address Sub Address(n) A C K S A C K S T O P R/W= “1” Slave Address Data(n) A C K Data(n+1) A C K Data(n+x) A C K A C K P A C K Figure 69. ランダムアドレスリード命令 015006886-J-00 2015/06 - 66 - [AK4456] SDA SCL S P start condition stop condition Figure 70. 開始条件と停止条件 DATA OUTPUT BY TRANSMITTER not acknowledge DATA OUTPUT BY RECEIVER acknowledge SCL FROM MASTER 2 1 8 9 S clock pulse for acknowledgement START CONDITION Figure 71. I2Cバスでの確認応答 SDA SCL data line stable; data valid change of data allowed Figure 72. I2Cバスでのビット転送 015006886-J-00 2015/06 - 67 - [AK4456] ■ ファンクションリスト PCM ModeとDSD Modeで有効な機能が異なります。 Function Attenuation Level Audio Data Interface Modes Data Zero Detect Enable Minimum delay Filter Enable Slow Rolloff Filter Enable Short delay Filter Enable De-emphasis Response Default 32-bit前詰め Disable Address 03-04H 0F-14H 00H 07-08H Sharp roll-off filter 01-02H 0dB OFF 01H,0AH 0EH 01H 02H Bit PCM DSD ATT7-0 Y Y DIF2-0 L1-3/R1-3 Y Y Y Y Y Y - Y - Y Y Y Y - Y Y Y Y Y Y Y Y Y Y Y - SD SLOW DEM1-3 Soft Mute Enable Normal Operation SMUTE DSD/PCM Mode Select PCM mode D/P Master Clock Frequency Select at 512fs 02H DCKS DSD mode MONO mode Stereo mode select Stereo 02H,0DH MONO Inverting Enable of DZF “H” active 02H DZFB The data selection of L channel 02H,05H R channel SELLR1-3 and R channel 0DH The data selection of DAC1-3 Normal 0A-0BH SDS1/2 Data Invert Mode OFF 05H,0CH INVL1-3/R1-3 Clock Synchronization Not Available 07H SYNCE Table 29. Function List (Y: Available, -: Not available) 015006886-J-00 2015/06 - 68 - [AK4456] ■ レジスタマップ Addr 00H 01H 02H 03H 04H 05H 06H 07H 08H 09H 0AH 0BH 0CH 0DH 0EH 0FH 10H 11H 12H 13H 14H Register Name Control 1 Control 2 Control 3 L1ch ATT R1ch ATT Control 4 DSD1 Control 5 Sound Control DSD2 Control 6 Control 7 Control 8 Control 9 Control 10 L2ch ATT R2ch ATT L3ch ATT R3ch ATT Reserved Reserved D7 ACKS 0 DP ATT7 ATT7 INVL1 DDM L3 L1 DML2 TDM1 ATS1 0 0 0 ATT7 ATT7 ATT7 ATT7 1 1 D6 0 0 0 ATT6 ATT6 INVR1 DML1 R3 R1 DMR2 TDM0 ATS0 INVL4 MONO3 1 ATT6 ATT6 ATT6 ATT6 1 1 D5 0 SD DCKS ATT5 ATT5 INVL2 DMR1 L4 L2 DML3 SDS1 0 INVR3 MONO2 DEM31 ATT5 ATT5 ATT5 ATT5 1 1 D4 0 DFS1 DCKB ATT4 ATT4 INVR2 DMC R4 R2 DMR3 SDS2 SDS0 INVL3 0 DEM30 ATT4 ATT4 ATT4 ATT4 1 1 D3 DIF2 DFS0 MONO1 ATT3 ATT3 SELLR2 DMRE 0 0 0 PW2 1 0 0 0 ATT3 ATT3 ATT3 ATT3 1 1 D2 DIF1 DEM11 DZFB ATT2 ATT2 0 0 0 0 0 PW1 PW3 FIR2 SELLR3 0 ATT2 ATT2 ATT2 ATT2 1 1 D1 DIF0 DEM10 SELLR1 ATT1 ATT1 DFS2 DSDD 1 SC1 DSDF DEM21 DCHAIN FIR1 0 0 ATT1 ATT1 ATT1 ATT1 1 1 D0 RSTN SMUTE SLOW ATT0 ATT0 SSLOW DSDSEL0 SYNCE SC0 DSDSEL1 DEM20 0 FIR0 0 0 ATT0 ATT0 ATT0 ATT0 1 1 Note 36. アドレス15H 1FH への書き込みは禁止です。 Note 37. PDN pin を“L”にするとレジスタの内容が初期化されます。 Note 38. RSTN bit に“0”を書き込むと内部タイミング回路がリセットされますが、レジスタの内容は 初期化されません。 015006886-J-00 2015/06 - 69 - [AK4456] ■ 詳細説明 Addr Register Name 00H Control 1 R/W Default RSTN: D7 ACKS R/W 0 D6 0 R/W 0 D5 0 R/W 0 D4 0 R/W 0 D3 DIF2 R/W 1 D2 DIF1 R/W 1 D1 DIF0 R/W 0 D0 RSTN R/W 0 Internal Timing Reset 0: Reset. All registers are not initialized. (default) 1: Normal Operation “0”で内部タイミング回路がリセットされますが、レジスタの内容は初期化されません。 DIF2-0: Audio Data Interface Modes (Table 13) 初期値は“110” (Mode6: 32-bit 前詰め)です。 TDM1, TDM0によってFormatが異なりますのでご注意ください。 ACKS: Master Clock Frequency Auto Setting Mode Enable (PCM only) 0: Disable : Manual Setting Mode (default) 1: Enable : Auto Setting Mode ACKS bit が“1”の時、サンプリング周波数とMCLK周波数は自動検出されます。 Addr Register Name 01H Control 2 R/W Default D7 0 R/W 0 D6 0 R/W 0 D5 SD R/W 1 D4 DFS1 R/W 0 D3 DFS0 R/W 0 D2 DEM11 R/W 0 D1 DEM10 R/W 1 D0 SMUTE R/W 0 SMUTE: Soft Mute Enable. 0: Normal Operation (default) 1: DAC outputs soft-muted. DEM11-0:DAC1 De-emphasis Response (Table 16) 初期値は“01” (OFF)です。 DFS1-0: Sampling Speed Control (Table 2) 初期値は“00” (Normal Speed)です。DFS2は、address 05Hを参照してください。 DFS2-0 bits を切り替えた場合、クリックノイズが発生します。 SD: Short delay Filter Enable. (Table 12) 0: Sharp roll-off filter 1: Short delay filter (default) 015006886-J-00 2015/06 - 70 - [AK4456] Addr Register Name 02H Control 3 R/W Default D7 DP R/W 0 D6 0 R/W 0 D5 DCKS R/W 0 D4 DCKB R/W 0 D3 MONO1 R/W 0 D2 DZFB R/W 0 D1 SELLR1 R/W 0 D0 SLOW R/W 0 SLOW: Slow Roll-off Filter Enable (Table 12) 0: Sharp roll-off filter (default) 1: Slow roll-off filter SELLR1: The data selection of DAC1 (Table 21) 初期値は“0”です。 DZFB: Inverting Enable of DZF(Table 20) 0: DZF pin goes “H” at Zero Detection (default) 1: DZF pin goes “L” at Zero Detection MONO1: MONO1 bitが“1”の時DAC1がモノラル出力になります(Table 21) 0: Stereo mode (default) 1: MONO mode DCKB: Polarity of DCLK (DSD Only) 0: DSD data is output from DCLK falling edge. (default) 1: DSD data is output from DCLK rising edge. DCKS: Master Clock Frequency Select at DSD mode (DSD only) 0: 512fs (default) 1: 768fs DP: DSD/PCM Mode Select 0: PCM Mode (default) 1: DSD Mode D/P bitの設定を変更した場合は、RSTN bitでAK4456をリセットして下さい。 Addr Register Name 03H L1ch ATT 04H R1ch ATT R/W Default D7 ATT7 ATT7 R/W 1 D6 ATT6 ATT6 R/W 1 D5 ATT5 ATT5 R/W 1 D4 ATT4 ATT4 R/W 1 D3 ATT3 ATT3 R/W 1 D2 ATT2 ATT2 R/W 1 D1 ATT1 ATT1 R/W 1 D0 ATT0 ATT0 R/W 1 ATT7-0: Attenuation Level (Table 17) 初期値は“FF” (0dB)です。 015006886-J-00 2015/06 - 71 - [AK4456] Addr Register Name 05H Control 4 R/W Default D7 INVL1 R/W 0 D6 INVR1 R/W 0 D5 INVL2 R/W 0 D4 INVR2 R/W 0 D3 SELLR2 R/W 0 D2 0 R/W 0 D1 DFS2 R/W 0 D0 SSLOW R/W 0 SSLOW: Digital Filter Bypass Mode Enable (Table 15) 0: Enable digital filter selected by SD and SLOW bits (default) 1: Super Slow Roll-off Mode DFS2: Sampling Speed Control (Table 2) 初期値は“0” (Normal Speed)です。DFS1-0は、address 01Hを参照してください。 DFS2-0 bitsを切り替えた場合、クリックノイズが発生します。 SELLR2: Data Selection of DAC2 (Table 22) 初期値は“0”です。 INVL1: INVR1: INVL2: INVR2: AOUTL1出力位相反転ビット AOUTR1出力位相反転ビット AOUTL2出力位相反転ビット AOUTR2出力位相反転ビット 0: 正転 (default) 1: 反転 015006886-J-00 2015/06 - 72 - [AK4456] Addr Register Name 06H DSD1 R/W Default D7 DDM R/W 0 D6 DML1 R 0 D5 DMR1 R 0 D4 DMC R/W 0 D3 DMRE R/W 0 D2 0 R/W 0 D1 DSDD R/W 0 D0 DSDSEL0 R/W 0 DSDSEL1-0: DSD Sampling Speed Control (Table 10) 初期値は“00”です。 DSDD: DSD Play Back Path Control (Table 11) 0: Full function (default) 1: Volume Bypass DMRE: DSD Mute Release 0: Hold (default) 1: Mute release このレジスタはDDM bit = “1”かつ DMC bit = “1”のときのみ、有効です。DDM bit, DMC bit によりAK4456 がDSD dataをmuteしているとき “1”にすることによりmute が解除されま す。 DMC: DSD Mute Control 0: Auto Return (自動復帰) (default) 1: Mute Hold このレジスタはDDM bit = “1”とき有効です。このレジスタはDDM bit によりAK4456 が DSD dataのmute を行ったあと、DSD data のレベルがフルスケール以下になった場合の処理 を選択できます。 DMR1/DML1: このレジスタは、DSDR1/L1がFS検出した際に、検出フラグを出力します。 DDM: DSD Data Mute 0: Disable (default) 1: Enable AK4456はDSD dataが2048sample (1/fs) の期間すべて “1”, “0”となったとき内部で出力をミ ュートする機能があります。このレジスタはその機能を有効することが出来ます。 015006886-J-00 2015/06 - 73 - [AK4456] Addr Register Name 07H Control 5 R/W Default D7 L3 R/W 0 D6 R3 R/W 0 D5 0 R/W 0 D4 0 R/W 0 D3 0 R/W 0 D2 0 R/W 0 D1 1 R/W 1 D0 SYNCE R/W 1 D5 L2 R/W 0 D4 R2 R/W 0 D3 0 R/W 0 D2 0 R/W 0 D1 SC1 R/W 0 D0 SC0 R/W 0 SYNCE: SYNC Mode Enable 0: SYNC Mode Disable 1: SYNC Mode Enable (default) L3, R3: Zero Detect Flag Enable bit for the DZF pin 0: Disable(default) 1: Enable Addr Register Name 08H Sound Control R/W Default D7 L1 R/W 0 D6 R1 R/W 0 SC1-0: Sound Control (Table 24) 初期値は“00”です。 L1-2, R1-2: Zero Detect Flag Enable bit for the DZF pin 0: Disable (default) 1: Enable 015006886-J-00 2015/06 - 74 - [AK4456] Addr Register Name 09H DSD2 R/W Default D7 D6 D5 D4 D3 D2 D1 D0 DML2 R 0 DMR2 R 0 DML3 R 0 DMR3 R 0 0 R 0 0 R 0 DSDF R/W 0 DSDSEL1 D1 DEM21 R/W 0 D0 DEM20 R/W 1 R/W 0 DSDSEL1-0: DSD Sampling Speed Control (Table 10) 初期値は“00”です。 DSDF: DSD Filter Select (Table 12) 初期値は“0”です。 DMR2-3/DML2-3 このレジスタは、DSDR2-3/L2-3がFS検出した際に、検出フラグを出力します。 Addr Register Name 0AH Control 6 R/W Default D7 TDM1 R/W 0 D6 TDM0 R/W 0 D5 SDS1 R/W 0 D4 SDS2 R/W 0 D3 PW2 R/W 1 D2 PW1 R/W 1 DEM21-0: DAC2 De-emphasis Response (Table 16) 初期値は“01” (OFF)です。 PW2-1: Power Down control for DAC PW2: Power management for DAC2 0: DAC2 power OFF 1: DAC2 power ON (default) PW1: Power management for DAC1 0: DAC1 power OFF 1: DAC1 power ON (default) SDS2-0: DAC1-3 Data Select のデータ選択 0: 通常動作 1: 別スロットのデータを出力(Table 14) 初期値は“000”です。 TDM1-0: TDM Mode Select (Table 13) 初期値は“00”です。 015006886-J-00 2015/06 - 75 - [AK4456] Addr Register Name 0BH Control 7 R/W Default D7 ATS1 R/W 0 D6 ATS0 R/W 0 D5 0 R/W 0 D4 SDS0 R/W 0 D3 1 R/W 1 D2 PW3 R/W 1 D1 DCHAIN R/W 0 D0 0 R/W 0 D4 INVL3 R/W 0 D3 0 R/W 0 D2 FIR2 R/W 0 D1 FIR1 R/W 0 D0 FIR0 R/W 0 DCHAIN: Daisy Chain Mode Enable 0: Daisy Chain Mode Disable (default) 1: Daisy Chain Mode Enable PW3: Power Down control for DAC PW3: Power management for DAC3 0: DAC3 power OFF 1: DAC3 power ON (default) SDS2-0: DAC1-3のデータ選択 0: 通常動作 1: 別スロットのデータを出力 (Table 14) ATS1-0: ディジタルボリューム遷移時間の設定 (Table 18) 初期値は“00” です。 Addr Register Name 0CH Control 8 R/W Default D7 0 R/W 0 D6 0 R/W 0 D5 INVR3 R/W 0 FIR2-0: 帯域外ノイズ除去フィルタコントロール (Table 19) 初期値は“000” です。 INVL3: AOUTL3出力位相反転ビット INVR3: AOUTR3出力位相反転ビット 0: 正転 (default) 1: 反転 015006886-J-00 2015/06 - 76 - [AK4456] Addr Register Name 0DH Control 9 R/W Default D7 0 R/W 0 D6 MONO3 R/W 0 D5 MONO2 R/W 0 D4 0 R/W 0 D3 0 R/W 0 D2 SELLR3 R/W 0 D1 0 R/W 0 D0 0 R/W 0 SELLR3: The data selection of DAC3 (Table 23) 初期値は“0”です。 MONO2: MONO2 bitが“1”の時DAC2がモノラル出力になります(Table 22) MONO3: MONO3 bitが“1”の時DAC3がモノラル出力になります(Table 23) 0: Stereo mode (default) 1: MONO mode Addr Register Name 0EH Control 10 R/W Default D7 0 R/W 0 D6 1 R/W 1 D5 DEM31 R/W 0 D4 DEM30 R/W 1 D3 0 R/W 0 D2 0 R/W 0 D1 0 R/W 0 D0 0 R/W 0 D5 ATT5 ATT5 ATT5 ATT5 R/W 1 D4 ATT4 ATT4 ATT4 ATT4 R/W 1 D3 ATT3 ATT3 ATT3 ATT3 R/W 1 D2 ATT2 ATT2 ATT2 ATT2 R/W 1 D1 ATT1 ATT1 ATT1 ATT1 R/W 1 D0 ATT0 ATT0 ATT0 ATT0 R/W 1 DEM31-0:DAC3 De-emphasis Response (Table 16) 初期値は“01” (OFF)です。 Addr 0FH 10H 11H 12H Register Name L2ch ATT R2ch ATT L3ch ATT R3ch ATT R/W Default D7 ATT7 ATT7 ATT7 ATT7 R/W 1 D6 ATT6 ATT6 ATT6 ATT6 R/W 1 ATT7-0: Attenuation Level (Table 17) 初期値は “FF” (0dB)です。 015006886-J-00 2015/06 - 77 - [AK4456] 10. 外部接続回路例 ■ システム接続例 システム接続例を(Figure 73, Figure 74)、アナログ出力回路例を(Figure 75)に示します。 (1) LDOE pin = “H”, I2C-bus Control Mode(I2C pin = “H”) LRCK 4 SDTI1 5 SDTI2 6 SDTI3 7 SDTI4 8 DSDR3 9 TST1 TST3 38 AOUTR3P TST4 39 TST5 40 TST6 41 TST7 42 TST8 43 LDOE 44 TVDD 45 37 0.1u R3ch Mute R3ch Out L3ch LPF L3ch Mute L3ch Out R2ch LPF R2ch Mute R2ch Out L2ch LPF L2ch Mute L2ch Out R1ch LPF R1ch Mute R1ch Out L1ch LPF L1ch Mute L1ch Out 10u + AOUTL3N 33 AOUTL3P 32 AVDD 31 AVSS 30 0.1u + 10u AOUTR2P 29 N AOUTR2N 28 23 AOUTR1P 22 AOUTR1N 21 VREFH1 20 VREFL1 19 AOUT1LN 17 I2C 16 CAD0 15 PS 14 SCL 12 CAD1 18 AOUT1LP VREFH2 27 11 DZF 13 SDA R3ch LPF VREFL3 35 10 TST2 Micro- 36 VREFH3 34 0.1u VREFL2 AOUTL2P BICK 3 AOUTR3N AOUTL2N + 10u 26 25 24 2 Analog 5.0V AK4456VN DSP MCLK DVSS 46 PDN 48 1 1u + 10u + 0.1u VDD18 47 Digital 3.3V 0.1u Controller + 10u Digital Ground Analog Ground + Electrolytic Capacitor Ceramic Capacitor 注: - Chip Address = “00”. BICK = 64fs, LRCK = fs - AVDDとVREFH1-3 の配線はLDO等からの低インピーダンス状態のまま分けて配線して下さ い。AVDDとVREFH1-3のLDOを分けることを推奨します。分けられない場合は、VREFL1-3と VREFH1-3に10Ωと220uFのLPFを入れることを推奨します。 - DVSS、AVSSは同電位に接続して下さい。 -デジタル入力ピンはオープンにしないで下さい。 Figure 73. Typical Connection Diagram (AVDD=5V, TVDD=3.3V) 015006886-J-00 2015/06 - 78 - [AK4456] (2) LDOE pin = “L”, I2C-bus Control Mode(I2C pin = “H”) Digital 3.3V Digital 1.8V Analog 5.0V LRCK 4 SDTI1 5 SDTI2 6 SDTI3 7 SDTI4 8 DSDR3 9 TST1 37 TST3 38 AOUTR3P TST4 39 TST5 40 TST6 41 TST7 42 TST8 43 LDOE 44 TVDD 45 R3ch Mute R3ch Out L3ch LPF L3ch Mute L3ch Out R2ch LPF R2ch Mute R2ch Out L2ch LPF L2ch Mute L2ch Out R1ch LPF R1ch Mute R1ch Out L1ch LPF L1ch Mute L1ch Out 10u + AOUTL3P 32 AVDD 31 AVSS 30 0.1u + 10u AOUTR2P 29 N AOUTR2N 28 23 AOUTR1P 22 AOUTR1N 21 VREFH1 20 VREFL1 19 AOUT1LN 17 I2C 16 CAD0 15 PS 14 SCL 12 CAD1 18 AOUT1LP VREFH2 27 11 DZF 13 SDA 0.1u AOUTL3N 33 10 TST2 Micro- R3ch LPF VREFL3 35 VREFH3 34 0.1u VREFL2 AOUTL2P BICK 3 36 AOUTL2N + 10u 26 25 24 2 AOUTR3N AK4456VN DSP MCLK DVSS 46 PDN 48 1 VDD18 47 10u + 1u + 0.1u 0.1u Controller + 10u Digital Ground Analog Ground + Electrolytic Capacitor Ceramic Capacitor 注: - Chip Address = “00”. BICK = 64fs, LRCK = fs - AVDDとVREFH1-3 の配線はLDO等からの低インピーダンス状態のまま分けて配線して下さ い。AVDDとVREFH1-3のLDOを分けることを推奨します。分けられない場合は、VREFL1-3と VREFH1-3に10Ωと220uFのLPFを入れることを推奨します。 - DVSS、AVSSは同電位に接続して下さい。 -デジタル入力ピンはオープンにしないで下さい。 Figure 74. Typical Connection Diagram (AVDD=5V, TVDD=3.3V) 015006886-J-00 2015/06 - 79 - [AK4456] 1. グラウンドと電源のデカップリング AK4456ではデジタルノイズのカップリングを最小限に抑えるため、AVDD とTVDD をデカップリング します。AVDD にはシステムのアナログ電源を供給し、TVDD にはシステムのデジタル電源を供給し て下さい。DVSS、AVSSは同電位に接続して下さい。デカップリングコンデンサ、特に小容量のセラミ ックコンデンサはAK4456 にできるだけ近づけて接続します。 2. 基準電圧 VREFH1-3 pinとVREFL1-3 pinの電位差によりアナログ出力のフルスケールを決定します。通常は VREFH1-3 pinをAVDDに接続し、VREFL1-3 pin をAVSSに接続します。VREFH1-3 pin とVREFL1-3 pin との間に0.1µF のセラミックコンデンサを接続します。セラミックコンデンサはピンにできるだけ近づ けて接続して下さい。デジタル信号、特にクロックはAK4456 へのカップリングを避けるためVREFH1-3, VREFL1-3 pin からできるだけ離して下さい。 015006886-J-00 2015/06 - 80 - [AK4456] 3. アナログ出力 アナログ出力は完全差動出力になっており、出力レンジはVREFH/2 を中心に2.8Vpp (typ, VREFH1-3 VREFL1-3 = 5V)です。差動出力は外部で加算されます。各チャネルのAOUT+, AOUT の加算電圧は VAOUT = (AOUT+)(AOUT)です。加算ゲインが１の場合、出力レンジは5.6Vpp (typ, VREFH1/2 VREFL1/2 = 5V)です。外部加算回路のバイアス電圧は外部で供給します。 PCM入力コードのフォーマットは2’s compliment (2の補数)で7FFFFFH (@24-bit) に対しては正のフルス ケール、800000H(@24-bit) に対しては負のフルスケール、000000H (@24-bit)でのVAOUT の理想値は0V 電圧が出力されます。 DSD入力の場合、1-bit 信号のデューティによって出力レベルが決定され、デューティ100% (all “1”)入力 に対しては正のフルスケール、デューティ0% (all “0”)入力に対しては負のフルスケール、デューティ50% 入力に対しては理想値は 0V 電圧が出力されます。 内蔵の変調器の帯域外ノイズは内蔵のスイッチトキャパシタフィルタ (SCF) で減衰されます。 (Figure 75) は差動出力を1個のオペアンプで加算する外部LPF回路例です。 AK4458 AOUT- 3.9k 4.7k 150 470p +Vop AOUT+ 3.9n 3.9k 150 NJM2043 4.7k 470p Analog Out -Vop Figure 75. External LPF Circuit Example 1 for PCM (fc = 99.0kHz, Q=0.680) R1 R2 GAIN(dB) DC負荷(MAX値) 3.3k 3.9k 3.9k 4.3k 3.3k 4.7k 5.6k 6.8k 0 1.620665 3.142468 3.980809 3.8k 4.0k 3.5k 3.6k Table 30. External LPF Circuit Example 1 for PCM 4.7k 8.2k 4.83432 3.6k 5.6k 12.0k 6.619864 3.8k Frequency Response Gain 20kHz 0.036dB 40kHz 0.225dB 80kHz 1.855dB Table 31. Frequency Response of External LPF Circuit Example 1 for PCM 015006886-J-00 2015/06 - 81 - [AK4456] 11. パッケージ ■ 外形寸法図 ■ 材質 パッケージ材質: エポキシ系樹脂、ハロゲン (臭素、塩素)フリー リードフレーム材質: 銅 リードフレーム処理: 半田 (無鉛) メッキ 015006886-J-00 2015/06 - 82 - [AK4456] ■ マーキング AKM AK4456VN XXXXXXX 1 1) Pin #1 indication 2) AKM Logo 3) Date Code: XXXXXXX(7 digits) 4) Product Code: AK4456VN 12. 改訂履歴 Date (Y/M/D) Revision 15/6/22 00 Reason 初版 Page Contents 015006886-J-00 2015/06 - 83 - [AK4456] 重要な注意事項 0. 本書に記載された弊社製品（以下、「本製品」といいます。）、および、本製品の仕様につ きましては、本製品改善のために予告なく変更することがあります。従いまして、ご使用を 検討の際には、本書に掲載した情報が最新のものであることを弊社営業担当、あるいは弊社 特約店営業担当にご確認ください。 1. 本書に記載された情報は、本製品の動作例、応用例を説明するものであり、その使用に際し て弊社および第三者の知的財産権その他の権利に対する保証または実施権の許諾を行うも のではありません。お客様の機器設計において当該情報を使用される場合は、お客様の責任 において行って頂くとともに、当該情報の使用に起因してお客様または第三者に生じた損害 に対し、弊社はその責任を負うものではありません。 2. 本製品は、医療機器、航空宇宙用機器、輸送機器、交通信号機器、燃焼機器、原子力制御用 機器、各種安全装置など、その装置・機器の故障や動作不良が、直接または間接を問わず、 生命、身体、財産等へ重大な損害を及ぼすことが通常予想されるような極めて高い信頼性を 要求される用途に使用されることを意図しておらず、保証もされていません。そのため、別 途弊社より書面で許諾された場合を除き、これらの用途に本製品を使用しないでください。 万が一、これらの用途に本製品を使用された場合、弊社は、当該使用から生ずる損害等の責 任を一切負うものではありません。 3. 弊社は品質、信頼性の向上に努めておりますが、電子製品は一般に誤作動または故障する場 合があります。本製品をご使用頂く場合は、本製品の誤作動や故障により、生命、身体、財 産等が侵害されることのないよう、お客様の責任において、本製品を搭載されるお客様の製 品に必要な安全設計を行うことをお願いします。 4. 本製品および本書記載の技術情報を、大量破壊兵器の開発等の目的、軍事利用の目的、ある いはその他軍事用途の目的で使用しないでください。本製品および本書記載の技術情報を輸 出または非居住者に提供する場合は、「外国為替及び外国貿易法」その他の適用ある輸出関 連法令を遵守し、必要な手続を行ってください。本製品および本書記載の技術情報を国内外 の法令および規則により製造、使用、販売を禁止されている機器・システムに使用しないで ください。 5. 本製品の環境適合性等の詳細につきましては、製品個別に必ず弊社営業担当までお問合せく ださい。本製品のご使用に際しては、特定の物質の含有・使用を規制するRoHS指令等、適用 される環境関連法令を十分調査のうえ、かかる法令に適合するようにご使用ください。お客 様がかかる法令を遵守しないことにより生じた損害に関して、弊社は一切の責任を負いかね ます。 6. お客様の転売等によりこの注意事項に反して本製品が使用され、その使用から損害等が生じ た場合はお客様にて当該損害をご負担または補償して頂きますのでご了承ください。 7. 本書の全部または一部を、弊社の事前の書面による承諾なしに、転載または複製することを 禁じます。 015006886-J-00 2015/06 - 84 -