AK5552VN

[AK5552]
= Preliminary =
AK5552
2-Channel Differential 32-bit  ADC
1. 概 要
AK555xシリーズはディジタルオーディオ機器用に開発された差動入力、サンプリング周波数8 kHz 768 kHzの32-bit A/Dコンバータです。115 dBのダイナミックレンジと 106 dB のS/(N+D) を低消費電力
で実現しています。
AK5552は2チャネルのA/Dコンバータを持ち、ミキサーやマルチチャネルレコーダに最適です。4種類
のディジタルフィルタを内蔵し、お好みの音質に合わせて選択することができます。TDMオーディオ
フォーマットに対応しDSPとの接続が容易です。また、11.2 MHzまでのDSD出力が可能です。チャネ
ル加算チャネル加算機能を使うと2-to-1 mode時118 dBにダイナミックレンジが向上します。
2. 特 長
8 kHz  768 kHz
完全差動入力
106 dB
115 dB (2-to-1 mode: 118 dB)
115 dB (2-to-1 mode: 118 dB)
LPF 4種類, ディジタルHPF
4.5-5.5 V (アナログ), 1.7-1.98 V or 3.0-3.6 V (ディジタル)
PCM mode: 24-bit/32-bit 前詰め, I2S or TDM
DSD mode: DSD Native 64, 128, 256
Optimal Data Placement modeによりTDM mode時のSlot利用効率を最大化
 カスケードTDM I/F:
TDM512: fs= 48 kHzに対応
TDM256: fs= 96 kHz or 48 kHzに対応
TDM128: fs= 192 kHz, 96 kHz or 48 kHzに対応
 動作モード:
Matert mode & Slave mode
 検出機能:
入力オーバフロー
 レジスタインタフェース: 3-wire Serial and I2C μP I/F(ピン設定も可)
 消費電力:
67 mW (@AVDD= 5.0 V, TVDD= 3.3 V, fs= 48 kHz)
 パッケージ:
48-pin QFN
 サンプリングレート:
 入力部:
 S/(N+D):
 DR:
 S/N:
 内蔵フィルタ:
 電源電圧:
 出力フォーマット:
Rev. 0.2
2016/01
-1-
[AK5552]
3. 目 次
概 要.................................................................................................................................................. 1
特 長.................................................................................................................................................. 1
目 次.................................................................................................................................................. 2
ブロック図 .......................................................................................................................................... 3
■ ブロック図 ......................................................................................................................................... 3
5. ピン配置と機能説明............................................................................................................................ 4
■ ピン配置 ............................................................................................................................................. 4
■ 機能説明 ............................................................................................................................................. 5
■ 使用しないピンの処理について ........................................................................................................ 7
6. 絶対最大定格....................................................................................................................................... 8
7. 推奨動作条件....................................................................................................................................... 8
8. アナログ特性....................................................................................................................................... 9
9. フィルタ特性..................................................................................................................................... 10
■ ADCフィルタ特性 (fs = 48 kHz) ...................................................................................................... 10
■ ADCフィルタ特性 (fs = 96 kHz) ...................................................................................................... 12
■ ADCフィルタ特性 (fs = 192 kHz) .................................................................................................... 14
■ ADCフィルタ特性 (fs = 384 kHz) .................................................................................................... 16
■ ADCフィルタ特性 (fs = 768 kHz) .................................................................................................... 17
10.
DC特性 .......................................................................................................................................... 18
11.
スイッチング特性.......................................................................................................................... 19
■ タイミング波形 ................................................................................................................................ 26
12.
動作説明 ........................................................................................................................................ 31
■ディジタルコア電源 ......................................................................................................................... 31
■ 出力モード ....................................................................................................................................... 31
■ Master modeとSlave mode ............................................................................................................. 31
■ システムクロック ............................................................................................................................ 31
■ オーディオインタフェースフォーマット ....................................................................................... 34
■ Channel Summation (PCM mode, DSD mode) .............................................................................. 46
■ Optimal Data Placement mode (PCM mode, DSD mode) .............................................................. 46
■ CH Power Down & Channel Summation (PCM mode, DSD mode) ............................................... 46
■ データスロット配置 ........................................................................................................................ 50
■ ディジタルフィルタ選択機能 (PCM mode) .................................................................................... 51
■ ディジタルHPF (PCM mode) .......................................................................................................... 51
■ オーバフロー検出機能 (PCM mode , DSD mode) .......................................................................... 51
■ LDO .................................................................................................................................................. 52
■ リセット ........................................................................................................................................... 52
■ パワーアップ/ダウンシーケンス例 ............................................................................................... 53
■ 動作モードコントロール ................................................................................................................. 56
■ レジスタコントロールインタフェース ........................................................................................... 56
■ レジスタマップ ................................................................................................................................ 60
■ レジスタ詳細説明 ............................................................................................................................ 60
13.
外部接続回路例 ............................................................................................................................. 63
14.
パッケージ..................................................................................................................................... 66
■ 外形寸法図 ....................................................................................................................................... 66
■ 材質・メッキ仕様 ............................................................................................................................ 66
■ マーキング ....................................................................................................................................... 66
15.
オーダリングガイド ...................................................................................................................... 67
重要な注意事項 ........................................................................................................................................ 68
1.
2.
3.
4.
Rev. 0.2
2016/01
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[AK5552]
4. ブロック図
VREFL1
VREFH1
■ ブロック図
TVDD
AIN1P
Delta-Sigma
Modulator
VDD18
DVSS
LDO
Voltage Reference
AIN1N
LDOE
Decimation
Filter
HPF
DIF0/DSDSEL0
DIF1/DSDSEL1
AIN2P
AIN2N
Delta-Sigma
Modulator
Decimation
Filter
HPF
BICK/DCLK
Serial Output
Interface
LRCK/DSDOL1
TDMIN/DSDOR1
SDTO1
DP
TDM0
TDM1
ODP
AVDD
AVSS
PSN/CAD0_SPI
CKS0/SDA/CDTI
CKS1/CAD0_I2C/CSN
CKS2/SCL/CCLK
CKS3/CAD1
I2C
DCKS/HPFE
OVF
MSN
PW0
PW1
PW2
SD/PMOD
SLOW/DCKB
TEST
MCLK
PDN
Controller
Figure 1. AK5552 Block Diagram
Rev. 0.2
2016/01
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[AK5552]
5. ピン配置と機能説明
36
35
34
33
32
31
30
29
28
27
26
25
SD/PMOD
SLOW/DCKB
CKS3/CAD1
CKS2/SCL/CCLK
CKS1/CAD0_I2C/CSN
CKS0/SDA/CDTI
OVF
TESTO1
SDTO1
TDMIN/DSDOR1
LRCK/DSDOL1
BICK/DCLK
■ ピン配置
37
38
39
40
41
42
43
44
45
46
47
48
48QFN
TOP VIEW
Exposed Pad (Back Face) *
24
23
22
21
20
19
18
17
16
15
14
13
MSN
PW2
PW1
PW0
PDN
VDD18
DVSS
TVDD
MCLK
TEST
TESTIN6
TESTIN5
NC
VREFL1
VREFH1
AIN2N
AIN2P
AVDD
AVSS
TESTIN1
TESTIN2
TESTIN3
TESTIN4
NC
1
2
3
4
5
6
7
8
9
10
11
12
DIF0/DSDSEL0
DIF1/DSDSEL1
TDM0
TDM1
PSN/CAD0_SPI
I2C
DP
HPFE/DCKS
LDOE
ODP
AIN1P
AIN1N
* パッケージ裏面中央の露出パッド(Exposed Pad)は、オープンまたはグランドに接続して下さい
Figure 2. ピン配置図
Rev. 0.2
2016/01
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[AK5552]
■ 機能説明
No.
Pin Name
I/O
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
NC
VREFL1
VREFH1
AIN2N
AIN2P
AVDD
AVSS
TESTIN1
TESTIN2
TESTIN3
TESTIN4
NC
I
I
I
I
-
Function
TESTIN5
TESTIN6
-
TEST
MCLK
I
I
17
TVDD
-
18
DVSS
I
NC Pin (The pins that are not to be connected)
ADC Low Level Voltage Reference Input Pin
ADC High Level Voltage Reference Input Pin
Channel 2 Negative Input Pin
Channel 2 Positive Input Pin
Analog Power Supply Pin (AIN1-2), 4.5-5.5 V
Analog Ground Pin (AIN1-2)
Test Input Pin1
Test Input Pin2
Test Input Pin3
Test Input Pin4
NC Pin (The pins that are not to be connected)
Test Input Pin5
Test Input Pin6
TEST Enable Pin
Master Clock Input Pin
Digital I/O Buffers and LDO Power Supply Pin,
1.7-1.98 V (LDOE pin= “L”) or 3.0-3.6 V (LDOE pin= “H”).
Digital Ground Pin
Digital Core Power Supply Pin, 1.7-1.98V (LDOE pin= “L”)
19
VDD18
O
LDO Stabilization Capacitor Connect Pin. (LDOE pin= “H”)
20
PDN
I
21
22
23
24
PW0
PW1
PW2
MSN
I
I
I
I
-
I
BICK
25
O
DCLK
O
I
LRCK
26
O
DSDOL1
O
TDMIN
I
DSDOR1
O
SDTO1
O
O
O
27
28
29
30
TESTO1
OVF
Reset & Power Down Pin
“L”: Reset & Power Down, “H” : Normal Operation
Power Management Pin, Channel Summation Select Pin1
Power Management Pin, Channel Summation Select Pin2
Power Management Pin, Channel Summation Select Pin3,
Master/Slave Select Pin
Audio Serial Data Clock Input Pin in PCM & Slave Mode
(This pin is pull down by 100 kΩ internally.)
Audio Serial Data Clock Output Pin in PCM & Master Mode
(This pin is pull down by 100 kΩ internally.)
DSD Clock Output Pin in DSD Mode
(This pin is pull down by 100 kΩ internally.)
Channel Clock Input Pin in PCM & Slave Mode
(This pin is pull down by 100 kΩ internally.)
Channel Clock Output Pin in PCM & Master Mode
(This pin is pull down by 100 kΩ internally.)
Audio Serial Data Output Pin for AIN1 in DSD Mode
(This pin is pull down by 100 kΩ internally.)
TDM Data Input Pin in PCM Mode
(This pin is pull down by 100 kΩ internally.)
Audio Serial Data Output Pin for AIN2 in DSD Mode
(This pin is pull down by 100 kΩ internally.)
Audio Serial Data Output Pin for AIN1 and AIN2 in PCM Mode
Test Output Pin1
Analog Input Over Flow Flag Output Pin
Rev. 0.2
Power Down
Status
Hi-z & Pull
Down with
500Ω
Hi-z
Hi-z
Hi-z
Hi-z
Hi-z
L
Hi-z
L
2016/01
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[AK5552]
No.
31
32
33
34
35
36
Pin Name
I/O
Function
CKS0
SDA
CDTI
CKS1
CAD0_I2C
CSN
CKS2
SCL
CCLK
CKS3
CAD1
SLOW
DCKB
SD
PMOD
I
I/O
I
I
I
I
I
I
I
I
I
I
I
I
I
Clock Mode Select Pin
2
Control Data I/O Pin in I C Bus Serial Control Mode
Control Data Input Pin in 3-wire Serial Control Mode
Clock Mode Select Pin
2
Chip Address 0 Pin in I C Bus Serial Control Mode
Chip Select Pin in 3-wire Serial Control Mode
Clock Mode Select Pin
2
Control Data Clock Pin in I C Bus Serial Control Mode
Control Data Clock Pin in 3-wire Serial Control Mode
Clock Mode Select Pin
2
Chip Address 1 Pin in I C Bus or 3-wire Serial Control Mode
Slow Roll-OFF Digital Filter Select Pin in PCM Mode
Polarity of DCLK Pin in DSD Mode
Short Delay Digital Filer Select Pin in PCM Mode
DSD Phase Modulation Mode Select Pin in DSD Mode
Audio Data Format Select Pin in PCM Mode
2
“L”: MSB Justified, “H”: I S
DSD Sampling Rate Control Pin in DSD Mode
Audio Data Format Select Pin in PCM Mode
“L”: 24-bit Mode, “H”: 32-bit Mode
DSD Sampling Rate Control Pin in DSD Mode
TDM I/F Format Select Pin
* DSDモード時は、 “L”に固定してください。
TDM I/F Format Select Pin
* DSDモード時は、 “L”に固定してください。
Control Mode Select Pin (I2C pin = “H”)
2
“L”:I C Bus Serial Control Mode, “H” :Parallel Control Mode
Chip Address 0 Pin in 3-wire serial control Mode (I2C pin = “L”)
Control Mode Select Pin
“L”: 3-wire Serial Control Mode
2
“H”: I C Bus Serial Control Mode or Parallel Control Mode
DSD Mode Enable Pin
“L”: PCM Mode, “H”: DSD Mode
High Pass Filter Enable Pin
“L”: HPF Disable, “H”: HPF Enable
Master Clock Frequency Select at DSD Mode (DSD Only)
LDO Enable Pin
“L”: LDO Disable, “H”: LDO Enable
DIF0
I
DSDSEL0
I
DIF1
I
DSDSEL1
I
39
TDM0
I
40
TDM1
I
PSN
I
CAD0_SPI
I
42
I2C
I
43
DP
I
37
38
41
44
45
HPFE
I
DCKS
I
LDOE
I
Power Down
Status
Hi-z
-
-
This pin is pulled down by 100 kΩ internally.
46
47
48
ODP
AIN1P
AIN1N
I
I
I
Optimal Data Placement Mode Enable Pin
Channel 1 Positive Input Pin
Channel 1 Negative Input Pin
-
Note 1. ディジタル入力ピンはフローティングにしないでください。
Rev. 0.2
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[AK5552]
■ 使用しないピンの処理について
使用しない入出力ピンは下記のように処理してください。
PCM mode時
区分
Analog
Digital
ピン名
AIN1-2P, AIN1-2N
NC, TESTIN1-6
TDMIN, TEST
TESTO1, OVF,
設定
オープン
AVSSに接続
DVSSに接続
オープン
DSD mode時
区分
ピン名
AIN1-2P, AIN1-2N
Analog
NC, TESTIN1-6
TEST
Digital
SDTO1, OVF, TESTO1
Note 2. 使用しないチャネルはパワーダウンしてください。
Rev. 0.2
設定
オープン
AVSSに接続
DVSSに接続
オープン
2016/01
-7-
[AK5552]
6. 絶対最大定格
(VSS= 0 V; Note 3)
Parameter
Symbol
Min.
Max.
Unit
アナログ電源
(AVDD
pin)
AVDDam
−0.3
6.0
V
電源電圧
ディジタルインタフェース電源 (TVDD pin)
TVDDam
−0.3
4.0
V
VDD18am
−0.3
2.5
V
ディジタルコア電源 (VDD18 pin) (Note 4)
入力電流 (電源ピンを除く)
IIN
10
mA
アナログ入力電圧 (AIN1-4P, AIN1-4N pins)
VINA
−0.3
AVDD+0.3
V
ディジタル入力電圧
VIND
−0.3
TVDD+0.3
V
動作周囲温度
°C
タブVSS接続の場合
Ta
−40
105
°C
Ta
−40
70
タブオープンの場合
保存温度
Tstg
−65
150
°C
Note 3. 電圧はすべてグラウンドピンに対する値です。
Note 4. 1.8V LDOをオフにして(LDOE pin= “L”)、VDD18 pinに外から電源電圧を供給する場合です。
注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。
また通常の動作は保証されません。
7. 推奨動作条件
(VSS= 0 V; Note 3)
Parameter
アナログ電源 (AVDD pin)
(LDOE pin= “L”) (Note 5)
ディジタルインタフェース電源 (TVDD pin)
電源電圧
(Note 6)
ディジタルコア電源 (VDD18 pin)
(LDOE pin= “H”) (Note 7)
ディジタルインタフェース電源 (TVDD pin)
Voltage
“H” voltage Reference (Note 8)
Reference
“L” voltage reference
(Note 9)
Symbol
AVDD
Min.
4.5
Typ.
5.0
Max.
5.5
Unit
V
TVDD
1.7
1.8
1.98
V
VDD18
1.7
1.8
1.98
V
TVDD
3.0
3.3
3.6
V
VREFH1
4.5
5.0
5.5
V
VREFL1
-
AVSS
-
V
Note 3. 電圧はすべてグラウンドピンに対する値です。
Note 5. LDOE pin= “L”のとき、TVDD pin は VDD18 pin より先にまたは同時に立ち上げてください。
AVDD pin と TVDD pin の間及び AVDD pin と VDD18 pin の間の立上げ順序に制限はありません。
Note 6. LDOE pin= “L”のとき、TVDD は VDD18±0.1V 以内にしてください。
Note 7. LDOE pin= “H”のとき、内部 LDO が 1.8V を出力します。
TVDD pin と AVDD pin の電源立ち上げシーケンスを考慮する必要はありません。
Note 8. VREFH1 は AVDD+0.1V 以下にしてください。
Note 9. VREFL1 は AVSS と同電位にしてください。
アナログ入力電圧は{(VREFH) – (VREFL)}に比例します。
Vin (Typ., @ 0dB) = 2.8  {(VREFH) – (VREFL)} / 5 [V].
注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負を負いません。
Rev. 0.2
2016/01
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[AK5552]
8. アナログ特性
(特記なき場合はTa= 25 C; AVDD= 5.0 V; TVDD= 3.3 V, fs= 48 kHz, BICK= 64fs;
Signal Frequency= 1 kHz; 24-bit Data; Measurement frequency= 20 Hz-20 kHz at fs= 48 kHz,
40 Hz-40 kHz at fs= 96 kHz, 40 Hz-40 kHz at fs= 192 kHz)
Parameter
Min.
Typ.
Max.
Analog Input Characteristics:
Resolution
32
Input Voltage
(Note 10)
2.7
2.8
2.9
1
dBFS
106
100
S/(N+D)
fs= 48 kHz
92
20 dBFS
BW=20 kHz
52
60 dBFS
1 dBFS
106
fs= 96 kHz
89
20 dBFS
BW= 40 kHz
49
60 dBFS
1 dBFS
106
fs= 192 kHz
89
20 dBFS
BW= 40 kHz
49
60 dBFS
Dynamic Range
Not Sum. mode
110
115
2-to-1 mode
118
(60dBFS with A-weighted)
S/N
Not Sum. mode
110
115
(A-weighted)
2-to-1 mode
118
Input Resistance
8.8
10.4
12.0
DSD 64fs時は、2倍になります。
Unit
bit
Vpp
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
k
(DSD128, DSD256時は表の通り)
Interchannel Isolation
110
120
dB
(AIN1↔AIN2)
Interchannel Gain Mismatch
0
0.5
dB
Power Supply Rejection
(Note 11)
60
dB
Power Supplies
Power Supply Current
Normal Operation (PDN pin = “H”, LDOE pin = “H”)
mA
AVDD+VREFH1
10
13
mA
TVDD
(fs= 48 kHz)
5
7
mA
TVDD
(fs= 96 kHz)
8
10
mA
TVDD
(fs= 192 kHz)
7
9
Power Down Mode (PDN pin = “L”)
(Note 12)
AVDD+TVDD
10
100
A
Note 10. ADC出力がフルスケールになる(AINnP)(AINnN)の値です(n=1~2)。
Vin = 0.56  (VREFHmVREFLm) [Vpp]. (m=1)
Note 11. VREFH1を一定にしてAVDD, TVDDに1 kHz, 20 mVppの正弦波を重畳した場合です。
Note 12. 全てのディジタル入力ピンをTVDDまたはTVSSに固定した時の値です。
Rev. 0.2
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[AK5552]
9. フィルタ特性
■ ADCフィルタ特性 (fs = 48 kHz)
(Ta= 40 - +105C; AVDD= 4.5-5.5 V, TVDD=1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”),
VDD18= 1.7-1.98 V (LDOE pin= “L”))
Parameter
Symbol
Min.
Typ.
Max.
Unit
Digital Filter (Decimation LPF): SHARP ROLL-OFF (Figure 3)
(SD pin= “L”, SLOW pin= “L”)
Passband (Note 13) +0.001/0.06 dB
PB
0
22.0
kHz
24.4
kHz
6.0 dB
Stopband (Note 13)
SB
27.9
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 - 20.0 kHz
0
1/fs
GD
Group Delay (Note 14)
GD
19
1/fs
Digital Filter (Decimation LPF): SLOW ROLL-OFF (Figure 4)
(SD pin= “L”, SLOW pin= “H”)
Passband (Note 13) +0.001/0.076 dB
PB
0
12.5
kHz
kHz
21.9
6.0 dB
Stopband (Note 13)
SB
36.5
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 - 20.0 kHz
0
1/fs
GD
Group Delay (Note 14)
GD
7
1/fs
Digital Filter (Decimation LPF): SHORT DELAY SHARP ROLL-OFF FILTER (Figure 5)
(SD pin= “H”, SLOW pin= “L”)
Passband (Note 13)
PB
0
22.0
kHz
+0.001/0.06 dB
24.4
kHz
6.0 dB
Stopband (Note 13)
SB
27.9
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 - 20.0 kHz
2.8
1/fs
GD
Group Delay (Note 14)
GD
5
1/fs
Digital Filter (Decimation LPF): SHORT DELAY SLOW ROLL-OFF (Figure 6)
(SD pin= “H”,SLOW pin= “H”)
Passband (Note 13) +0.001/0.076 dB
PB
0
12.5
kHz
21.9
kHz
6.0 dB
Stopband (Note 13)
SB
36.5
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 - 20.0 kHz
1.2
1/fs
GD
Group Delay (Note 14)
GD
5
1/fs
Digital Filter (HPF):
Frequency Response
FR
1.0
Hz
3.0 dB
2.5
Hz
0.5 dB
(Note 13)
6.5
Hz
0.1 dB
Note 13. 各振幅特性の周波数は fs (システムサンプリングレート)に比例します。
例えば、PB (+0.001 dB/0.06 dB) は 0.46  fs (SHARP ROLL-OFF)で、
PB (+0.001 dB/0.076 dB) は 0.26  fs (SLOW ROLL-OFF) になります。
Note 14. ディジタルフィルタによる遅延演算で、ADC部はアナログ信号が入力されてからSDTO Lchの
MSBの出力タイミングまでの時間です。また、オーディオインターフェースでの出力時に、
最大+1[1/fs]の誤差を生じる可能性があります。
Rev. 0.2
2016/01
- 10 -
[AK5552]
Figure 3. SHARP ROLL-OFF (fs= 48 kHz)
Figure 4. SLOW ROLL-OFF (fs= 48 kHz)
Figure 5. SHORT DELAY SHARP ROLL-OFF (fs= 48 kHz)
Figure 6. SHORT DELAY SLOW ROLL-OFF (fs=48 kHz)
Rev. 0.2
2016/01
- 11 -
[AK5552]
■ ADCフィルタ特性 (fs = 96 kHz)
(Ta= 40 - +105C; AVDD= 4.5-5.5 V, TVDD=1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”),
VDD18= 1.7-1.98 V (LDOE pin= “L”))
Parameter
Symbol
Min.
Typ.
Max.
Unit
Digital Filter (Decimation LPF): SHARP ROLL-OFF (Figure 7)
(SD pin= “L”, SLOW pin= “L”)
44.1
Passband (Note 13) +0.001/0.06 dB
0
kHz
PB
48.8
kHz
6.0 dB
Stopband (Note 13)
SB
55.7
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 - 40.0 kHz
0
1/fs
GD
Group Delay (Note 14)
GD
19
1/fs
Digital Filter (Decimation LPF): SLOW ROLL-OFF (Figure 8)
(SD pin= “L”, SLOW pin= “H”)
25
Passband (Note 13) +0.001/0.076 dB
0
kHz
PB
43.8
kHz
6.0 dB
Stopband (Note 13)
SB
73
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 - 40.0 kHz
0
1/fs
GD
Group Delay (Note 14)
GD
7
1/fs
Digital Filter (Decimation LPF): SHORT DELAY SHARP ROLL-OFF (Figure 9)
(SD pin= “H”,SLOW pin= “L”)
Passband (Note 13) +0.001/0.06 dB
0
44.1
kHz
PB
48.8
kHz
6.0 dB
Stopband (Note 13)
SB
55.7
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 - 40.0 kHz
2.8
1/fs
GD
Group Delay (Note 14)
GD
5
1/fs
Digital Filter (Decimation LPF): SHORT DELAY SLOW ROLL-OFF (Figure 10)
(SD pin=“H”, SLOW pin= “H”)
Passband (Note 13) +0.001/0.076 dB
0
25
kHz
PB
43.8
kHz
6.0 dB
Stopband (Note 13)
SB
73
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 - 40.0 kHz
1.2
1/fs
GD
Group Delay (Note 14)
GD
5
1/fs
Digital Filter (HPF):
Frequency Response
FR
1.0
Hz
3.0 dB
2.5
Hz
0.5 dB
(Note 13)
6.5
Hz
0.1 dB
Note 13. 各振幅特性の周波数は fs (システムサンプリングレート)に比例します。
例えば、PB (+0.001 dB/0.06 dB) は 0.46  fs (SHARP ROLL-OFF)で、
PB (+0.001 dB/0.076 dB) は 0.26  fs (SLOW ROLL-OFF) になります。
Note 14. ディジタルフィルタによる遅延演算で、ADC部はアナログ信号が入力されてからSDTO Lchの
MSBの出力タイミングまでの時間です。また、オーディオインターフェースでの出力時に、
最大+1[1/fs]の誤差を生じる可能性があります。
Rev. 0.2
2016/01
- 12 -
[AK5552]
Figure 7. SHARP ROLL-OFF (fs= 96 kHz)
Figure 8. SLOW ROLL-OFF (fs= 96 kHz)
Figure 9. SHORT DELAY SHARP ROLL-OFF (fs=96 kHz)
Figure 10. SHORT DELAY SLOW ROLL-OFF (fs= 96 kHz)
Rev. 0.2
2016/01
- 13 -
[AK5552]
■ ADCフィルタ特性 (fs = 192 kHz)
(Ta= 40 - +105C; AVDD= 4.5-5.5 V, TVDD=1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”),
VDD18= 1.7-1.98 V (LDOE pin= “L”))
Parameter
Symbol
Min.
Typ.
Max.
Unit
Digital Filter (Decimation LPF): SHARP ROLL-OFF (Figure 11)
(SD pin=“L”, SLOW pin= “L”)
83.7
Passband (Note 13) +0.001/0.037 dB
0
kHz
PB
100.2
kHz
6.0 dB
Stopband (Note 13)
SB
122.9
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 - 40.0 kHz
0
1/fs
GD
Group Delay (Note 14)
GD
15
1/fs
Digital Filter (Decimation LPF): SLOW ROLL-OFF (Figure 12)
(SD pin=“L”, SLOW pin= “H”)
Passband (Note 13)
+0.001/0.1 dB
0
31.5
kHz
PB
75.2
kHz
6.0 dB
Stopband (Note 13)
SB
146
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 - 40.0 kHz
0
1/fs
GD
Group Delay (Note 14)
GD
8
1/fs
Digital Filter (Decimation LPF): SHORT DELAY SHARP ROLL-OFF FILTER (Figure 13)
(SD pin=“H”, SLOW pin= “L”)
Passband (Note 13) +0.001/0.037 dB
0
83.7
kHz
PB
100.2
kHz
6.0 dB
Stopband (Note 13)
SB
122.9
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 - 40.0 kHz
0.3
1/fs
GD
Group Delay (Note 14)
GD
6
1/fs
Digital Filter (Decimation LPF): SHORT DELAY SLOW ROLL-OFF FILTER (Figure 14)
(SD pin=“H”, SLOW pin= “H”)
Passband (Note 13)
0
31.5
kHz
+0.001/0.1 dB
PB
75.2
kHz
6.0 dB
Stopband (Note 13)
SB
146
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 - 40.0 kHz
0.4
1/fs
GD
Group Delay (Note 14)
GD
6
1/fs
Digital Filter (HPF):
Frequency Response
FR
1.0
Hz
3.0 dB
2.5
Hz
0.5 dB
(Note 13)
6.5
Hz
0.1 dB
Note 13. 各振幅特性の周波数は fs (システムサンプリングレート)に比例します。
例えば、PB (+0.001 dB/0.037 dB) は 0.436  fs (SHARP ROLL-OFF)で
PB (+0.001 dB/0.1 dB) は 0.164  fs (SLOW ROLL-OFF) になります。
Note 14. ディジタルフィルタによる遅延演算で、ADC部はアナログ信号が入力されてからSDTO Lchの
MSBの出力タイミングまでの時間です。また、オーディオインターフェースでの出力時に、
最大+1[1/fs]の誤差を生じる可能性があります。
Rev. 0.2
2016/01
- 14 -
[AK5552]
Figure 11. SHARP ROLL-OFF (fs=192 kHz)
Figure 12. SLOW ROLL-OFF (fs=192 kHz)
Figure 13. SHORT DELAY SHARP ROLL-OFF (fs=192 kHz)
Figure 14. SHORT DELAY SLOW ROLL-OFF (fs=192 kHz)
Rev. 0.2
2016/01
- 15 -
[AK5552]
■ ADCフィルタ特性 (fs = 384 kHz)
(Ta= 40 - +105C; AVDD= 4.5-5.5 V, TVDD=1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”),
VDD18= 1.7-1.98 V (LDOE pin= “L”))
Parameter
Symbol
Min.
Typ.
Max.
Unit
Digital Filter (Decimation LPF) (Figure 15)
(SD pin = “X”, SLOW pin = “X”) * SD pin, Slow pin に依存しません。
Frequency Response
0.1 dB
81.75
kHz
(Note 13)
1.0 dB
114
kHz
FR
137.63
kHz
3.0 dB
157.2
kHz
6.0 dB
Stopband (Note 13)
SB
277.4
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0- 40.0 kHz
ΔGD
0
1/fs
Group Delay (Note 14)
GD
7
1/fs
Note 13. 各振幅特性の周波数は fs (システムサンプリングレート)に比例します。
Note 14. ディジタルフィルタによる遅延演算で、ADC部はアナログ信号が入力されてからSDTO Lchの
MSBの出力タイミングまでの時間です。また、オーディオインターフェースでの出力時に、
最大+1[1/fs]の誤差を生じる可能性があります。
Figure 15. Frequency Response (fs = 384 kHz)
Rev. 0.2
2016/01
- 16 -
[AK5552]
■ ADCフィルタ特性 (fs = 768 kHz)
(Ta= 40 - +105C; AVDD= 4.5-5.5 V, TVDD=1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”),
VDD18= 1.7-1.98 V (LDOE pin= “L”))
Parameter
Symbol
Min.
Typ.
Max.
Unit
Digital Filter (Decimation LPF) (Figure 16)
(SD pin = “X”, SLOW pin = “X”) * SD pin, Slow pinに依存しません。
Frequency Response
0.1 dB
26.25
kHz
(Note 13)
1.0 dB
83.75
kHz
FR
144.5
kHz
3.0 dB
203.1
kHz
6.0 dB
Stopband (Note 13)
SB
640.3
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0-40.0 kHz
ΔGD
0
1/fs
Group Delay (Note 14)
GD
5
1/fs
Note 13. 各振幅特性の周波数は fs (システムサンプリングレート)に比例します。
Note 14. ディジタルフィルタによる遅延演算で、ADC部はアナログ信号が入力されてからSDTO Lchの
MSBの出力タイミングまでの時間です。また、オーディオインターフェースでの出力時に、
最大+1[1/fs]の誤差を生じる可能性があります。
Figure 16. Frequency Response (fs= 768 kHz)
Rev. 0.2
2016/01
- 17 -
[AK5552]
10. DC特性
(Ta= 40-105 C; AVDD= 4.5-5.5 V, VDD18= 1.7-1.98 V (LDOE pin=“L”))
Parameter
Symbol
Min.
TVDD=3.0-3.6 V (LDOE pin=”H”)
High-Level Input Voltage
Low-Level Input Voltage
High-Level Output Voltage
(Iout= 100 µA)
Low-Level Output Voltage
(except SDA pin: Iout= 100 µA)
(SDA pin: Iout= 3 mA)
TVDD=1.7-1.98 V (LDOE pin=”L”)
(Note 15)
(Note 15)
(Note 16)
Typ.
Max.
Unit
VIH
VIL
70%TVDD
-
-
30%TVDD
V
V
VOH
TVDD0.5
-
-
V
VOL
VOL
-
-
0.5
0.4
V
V
(Note 17)
High-Level Input Voltage
(Note 15)
VIH
80%TVDD
V
Low-Level Input Voltage
(Note 15)
VIL
20%TVDD
V
High-Level Output Voltage
(Note 16)
VOH
TVDD0.3
V
(Iout= 100 µA)
Low-Level Output Voltage
(Note 17)
(except SDA pin: Iout= 100 µA)
VOL
0.3
V
(SDA pin: Iout= 3 mA)
VOL
20%TVDD
V
Input Leakage Current
Iin
10
A
Note 15. MCLK, PDN, PW0-2, MSN, BICK (Slave mode), LRCK (Slave mode), TDMIN, SLOW/DCKB,
SD/PMOD, CKS0/SDA (Write)/CDTI, CKS1/CAD_I2C/CSN, CKS2/SCL/CCLK, CKS3/CAD1,
DIF0/DSDSEL0, DIF1/DSDSEL1, TDM0, TDM1, PS/CAD0_SPI, I2C, DP, DCKS/HPFE, LDOE,
ODP, TEST pins
Note 16. BICK (Master mode)/DCLK, LRCK (Master Mode)/DSDOL1, DSDOR1, SDTO1, OVF pins
Note 17. Note 16 のピンおよびSDA (Read)。プルアップ抵抗の接続先はTVDD+0.3V以内にしてくださ
い。
Rev. 0.2
2016/01
- 18 -
[AK5552]
11. スイッチング特性
(Ta= 40 - +105 C; AVDD= 4.5-5.5 V, TVDD= 1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”),
VDD18= 1.7-1.98 V (LDOE pin=“L”), CL= 10 pF)
Parameter
Symbol
Min.
Typ.
Max.
Unit
Master Clock Timing (Figure 18)
fCLK
2.048
49.152
MHz
Frequency
dCLK
45
55
%
Duty Cycle
LRCK Frequency (Slave mode) (Figure 17)
Normal mode (TDM1-0 bits = “00”)
fsn
8
54
kHz
Normal Speed mode
fsd
54
108
kHz
Double Speed mode
fsq
108
216
kHz
Quad Speed mode
fso
384
kHz
Oct Speed mode
fsh
768
kHz
Hex Speed mode
Duty
45
55
%
Duty Cycle
TDM128 mode (TDM1-0 bits = “01”)
fsn
8
54
kHz
Normal Speed mode
fsd
54
108
kHz
Double Speed mode
fsq
108
216
kHz
Quad Speed mode
tLRH
1/128fs
ns
High Time
tLRL
1/128fs
ns
Low Time
TDM256 mode (TDM1-0 bits = “10”)
fsn
8
54
kHz
Normal Speed mode
fsd
54
108
kHz
Double Speed mode
tLRH
1/256fs
ns
High time
tLRL
1/256fs
ns
Low time
TDM512 mode (TDM1-0 bits = “11”)
fsn
8
54
kHz
Normal Speed mode
tLRH
1/512fs
ns
High Time
tLRL
1/512fs
ns
Low Time
LRCK Frequency (Master mode) (Figure 18)
Normal mode (TDM1-0 bits = “00”)
fsn
8
54
kHz
Normal Speed mode
fsd
54
108
kHz
Double Speed mode
fsq
108
216
kHz
Quad Speed mode
fso
384
kHz
Oct Speed mode
fsh
768
kHz
Hex Speed mode
Duty
50
%
Duty Cycle
TDM128 mode (TDM1-0 bits = “01”)
fsn
8
54
kHz
Normal Speed mode
fsd
54
108
kHz
Double Speed mode
fsq
108
216
kHz
Quad Speed mode
tLRH
1/4fs
ns
High Time
TDM256 mode (TDM1-0 bits = “10”)
fsn
8
54
kHz
Normal Speed mode
fsd
54
108
kHz
Double Speed mode
tLRH
1/8fs
ns
High Time
TDM512 mode (TDM1-0 bits = “11”)
fsn
8
54
kHz
Normal Speed mode
tLRH
1/16fs
ns
High Time
Note 18. 1024fs, 512fs or 768fs /256fs or 384fs /128fs or 192fs を切り換えた場合はPDN pinまたは
RSTN bitでリセットしてください。
Rev. 0.2
2016/01
- 19 -
[AK5552]
(Ta= 40 - +105 C; AVDD= 4.5-5.5 V, TVDD= 1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”),
VDD18= 1.7-1.98 V (LDOE pin=“L”), CL= 10 pF)
Parameter
Symbol
Min.
Typ.
Max.
Unit
Audio Interface Timing (Slave mode)
Normal mode (TDM1-0 bits = “00”)
(8 kHz  fs  216 kHz) (Figure 19)
(LDOE pin = “H”)
BICK Period
Normal Speed mode
Double Speed mode
Quad Speed mode
BICK Pulse Width Low
BICK Pulse Width High
LRCK Edge to BICK “↑”
(Note 19)
BICK “↑” to LRCK Edge
(Note 19)
LRCK to SDTO (MSB) (Except I2S Mode)
BICK “↓”toSDTO1
tBCK
tBCK
tBCK
tBCKL
tBCKH
tLRB
tBLR
tLRS
tBSD
1/128fsn
1/128fsd
1/64fsq
32
32
25
25
-
-
25
25
ns
ns
ns
ns
ns
ns
ns
ns
ns
Normal mode (TDM1-0 bits = “00”)
(8kHz ≤ fs ≤ 216kHz) (Figure 19)
(LDOE pin = “L”)
BICK Period
Normal Speed mode(8 kHz ≤ fs ≤ 48 kHz)
Double Speed mode(48 kHz ≤ fs ≤ 96 kHz)
Quad Speed mode(96 kHz ≤ fs ≤ 192 kHz)
BICK Pulse Width Low
BICK Pulse Width High
LRCK Edge to BICK “↑”
(Note 19)
BICK “↑” to LRCK Edge
(Note 19)
LRCK to SDTO (MSB) (Except I2S Mode)
BICK “↓” to SDTO1
tBCK
tBCK
tBCK
tBCKL
tBCKH
tLRB
tBLR
tLRS
tBSD
1/128fsn
1/128fsd
1/64fsq
36
36
30
30
-
-
30
30
ns
ns
ns
ns
ns
ns
ns
ns
ns
Normal mode (TDM1-0 bits = “00”)
(fs = 384 kHz, 768 kHz) (Figure 20)
BICK Period
Oct Speed mode
Hex Speed mode
BICK Pulse Width Low
BICK Pulse Width High
LRCK Edge to BICK “↑”
(Note 19)
BICK “↑” to LRCK Edge
(Note 19)
BICK “↑” to SDTO1
tBCK
tBCK
tBCKL
tBCKH
tLRB
tBLR
tBSDD
1/64fso
1/48fsh
12
12
12
12
5
-
22
ns
ns
ns
ns
ns
ns
ns
Note 18. 1024fs, 512fs or 768fs /256fs or 384fs /128fs or 192fs を切り換えた場合はPDN pinまたは
RSTN bitでリセットしてください。
Note 19. この規格値はLRCKのエッジとBICKの“↑”が重ならないように規定しています。
Rev. 0.2
2016/01
- 20 -
[AK5552]
(Ta= 40 - +105 C; AVDD= 4.5-5.5 V, TVDD= 1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”),
VDD18= 1.7-1.98 V (LDOE pin=“L”), CL= 10 pF)
Parameter
Symbol
Min.
Typ.
Max.
Unit
Audio Interface Timing (Slave mode) (Figure 21)
TDM128 mode (TDM1-0 bits = “01”)
BICK Period
tBCK
1/128fsn
ns
Normal Speed mode
tBCK
1/128fsd
ns
Double Speed mode
tBCK
1/128fsq
ns
Quad Speed mode
tBCKL
14
ns
BICK Pulse Width Low
tBCKH
14
ns
BICK Pulse Width High
tLRB
14
ns
LRCK Edge to BICK “↑”
(Note 19)
tBLR
14
ns
BICK “↑” to LRCK Edge
(Note 19)
tBSDD
5
30
ns
BICK “↑” to SDTO1
tSDH
5
ns
TDMIN Hold Time
tSDS
5
ns
TDMIN Setup Time
TDM256 mode (TDM1-0 bits = “10”)
BICK Period
tBCK
1/256fsn
ns
Normal Speed mode
tBCK
1/256fsd
ns
Double Speed mode
tBCKL
14
ns
BICK Pulse Width Low
tBCKH
14
ns
BICK Pulse Width High
tLRB
14
ns
LRCK Edge to BICK “↑”
(Note 19)
tBLR
14
ns
BICK “↑” to LRCK Edge
(Note 19)
tBSDD
5
30
ns
BICK “↑” to SDTO1
tSDH
5
ns
TDMIN Hold Time
tSDS
5
ns
TDMIN Setup Time
TDM512 mode (TDM1-0 bits = “11”)
BICK Period
tBCK
1/512fsn
ns
Normal Speed mode
tBCKL
14
ns
BICK Pulse Width Low
tBCKH
14
ns
BICK Pulse Width High
tLRB
14
ns
LRCK Edge to BICK “↑”
(Note 19)
tBLR
14
ns
BICK “↑” to LRCK Edge
(Note 19)
tBSDD
5
30
ns
BICK “↑” to SDTO1
tSDH
5
ns
TDMIN Hold Time
tSDS
5
ns
TDMIN Setup Time
Note 18. 1024fs, 512fs or 768fs /256fs or 384fs /128fs or 192fs を切り換えた場合はPDN pinまたは
RSTN bitでリセットしてください。
Note 19. この規格値はLRCKのエッジとBICKの“↑”が重ならないように規定しています。
Rev. 0.2
2016/01
- 21 -
[AK5552]
(Ta= 40 - +105 C; AVDD= 4.5-5.5 V, TVDD= 1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”),
VDD18= 1.7-1.98 V (LDOE pin=“L”), CL= 10 pF)
Parameter
Symbol
Min.
Typ.
Max.
Unit
Audio Interface Timing (Master mode) (Figure 22)
Normal mode (TDM1-0 bits = “00”)
(8 kHz ≤ fs ≤ 216 kHz)
BICK Period
tBCK
1/64fsn
ns
Normal Speed mode
tBCK
1/64fsd
ns
Double Speed mode
tBCK
1/64fsq
ns
Quad Speed mode
dBCK
50
%
BICK Duty
tMBLR
20
20
ns
BICK “↓” to LRCK Edge
tBSD
20
ns
BICK “↓”to SDTO1
20
Normal mode (TDM1-0 bits = “00”)
(fs = 384 kHz,768 kHz)
(LDOE pin = “H”)
BICK Period
tBCK
1/64fso
ns
Oct speed mode
tBCK
1/64fsh
ns
Hex speed mode
dBCK
50
%
BICK Duty
tMBLR
4
4
ns
BICK “↓” to LRCK Edge
tBSD
4
ns
BICK “↓” to SDTO1
4
Normal mode (TDM1-0 bits = “00”)
(fs = 384 kHz,768 kHz)
(LDOE pin = ”L”)
BICK Period
tBCK
1/64fso
ns
Oct speed mode
tBCK
1/48fsh
ns
Hex speed mode
dBCK
50
%
BICK Duty
tMBLR
5
5
ns
BICK “↓” to LRCK Edge
tBSD
5
ns
BICK “↓” to SDTO1
5
Note 18. 1024fs, 512fs or 768fs /256fs or 384fs /128fs or 192fs を切り換えた場合はPDN pinまたは
RSTN bitでリセットしてください。
Rev. 0.2
2016/01
- 22 -
[AK5552]
(Ta= 40 - +105 C; AVDD= 4.5-5.5 V, TVDD= 1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”),
VDD18= 1.7-1.98 V (LDOE pin=“L”), CL= 10 pF)
Parameter
Symbol
Min.
Typ.
Max.
Unit
Audio Interface Timing (Master mode) (Figure 22)
TDM128 mode (TDM1-0 bits = “01”)
BICK Period
tBCK
1/128fsn
ns
Normal Speed mode
tBCK
1/128fsd
ns
Double Speed mode
tBCK
1/128fsq
ns
Quad Speed mode
dBCK
50
%
BICK Duty
tMBLR
5
5
ns
BICK “↓” to LRCK Edge
tBSD
5
ns
BICK “↓” to SDTO1
5
tSDH
ns
TDMIN Hold Time
5
tSDS
ns
TDMIN Setup Time
5
TDM256 mode (TDM1-0 bits = “10”)
BICK Period
tBCK
1/256fsn
ns
Normal Speed mode
tBCK
1/256fsd
ns
Double Speed mode
dBCK
50
%
BICK Duty
tMBLR
5
5
ns
BICK “↓” to LRCK Edge
tBSD
5
ns
BICK “↓” to SDTO1
5
tSDH
ns
TDMIN Hold Time
5
tSDS
ns
TDMIN Setup Time
5
TDM512 mode (TDM1-0 bits = “11”)
BICK Period
tBCK
1/512fsn
ns
Normal Speed mode
dBCK
50
%
BICK Duty
tMBLR
5
5
ns
BICK “↓” to LRCK Edge
tBSD
5
ns
BICK “↓” to SDTO1
5
tSDH
ns
TDMIN Hold Time
5
tSDS
ns
TDMIN Setup Time
5
Note 18. 1024fs, 512fs or 768fs /256fs or 384fs /128fs or 192fs を切り換えた場合はPDN pinまたは
RSTN bitでリセットしてください。
Rev. 0.2
2016/01
- 23 -
[AK5552]
(Ta= 40 - +105 C; AVDD= 4.5-5.5 V, TVDD= 1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”),
VDD18= 1.7-1.98 V (LDOE pin=“L”), CL= 10 pF)
Parameter
Symbol
Min.
Typ.
Max.
Unit
Audio Interface Timing (Master mode) (Figure 23)
DSD Audio Interface Timing
(64fs mode, DSDSEL 1-0 bits = “00”)
tDCK
1/64fs
ns
DCLK Period
144
tDCKL
ns
DCLK Pulse Width Low
144
tDCKH
ns
DCLK Pulse Width High
tDDD
20
ns
DCLK Edge to DSDOL/R
(Note 20)
20
DSD Audio Interface Timing
(128fs mode, DSDSEL 1-0 bits = “01”)
tDCK
1/128fs
ns
DCLK Period
72
tDCKL
ns
DCLK Pulse Width Low
72
tDCKH
ns
DCLK Pulse Width High
tDDD
10
ns
DCLK Edge to DSDOL/R
(Note 20)
10
DSD Audio Interface Timing
(256fs mode, DSDSEL 1-0 bits = “10”)
tDCK
1/256fs
ns
DCLK Period
36
tDCKL
ns
DCLK Pulse Width Low
36
tDCKH
ns
DCLK Pulse Width High
tDDD
10
ns
DCLK Edge to DSDOL/R
(Note 20)
10
Note 18. 1024fs, 512fs or 768fs /256fs or 384fs /128fs or 192fs を切り換えた場合は PDN pin または
RSTN bit でリセットしてください。
Note 20. DCKB= “0”(default)設定時は、DCLK “↓” から DSDOL/R のエッジまでの時間を tDDD と規
定し、DCKB= “1”設定時は、DCLK “↑”から DSDOL/R のエッジまでの時間を tDDD と規定しま
す。
Rev. 0.2
2016/01
- 24 -
[AK5552]
(Ta= 40 - +105 C; AVDD= 4.5-5.5 V, TVDD= 1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”),
VDD18= 1.7-1.98 V (LDOE pin=“L”), CL= 10 pF)
Parameter
Symbol
Min.
Typ.
Max. Unit
Control Interface Timing (3-Wire Serial mode):
(Figure 25) (Figure 26)
tCCK
200
ns
CCLK Period
tCCKL
80
ns
CCLK Pulse Width Low
tCCKH
80
ns
Pulse Width High
tCDS
40
ns
CDTI Setup Timing
tCDH
40
ns
CDTI Hold Timing
tCSW
150
ns
CSN “H” Time
tCSS
50
ns
CSN “↓” to CCLK “↑”
tCSH
50
ns
CCLK “↑” to CSN “↑”
Control Interface Timing (I2C Bus mode): (Figure 27)
fSCL
400
kHz
SCL CLOCK Frequency
tBUF
1.3
µs
Bus Free Time Between Transmissions
tHD STA
0.6
µs
Start Condition Hold Tune (Prior to First Clock Pulse)
tLow
1.3
µs
Clock Low Time
tHIGH
0.6
µs
Clock High Time
tSU STA
0.6
µs
Setup Time for Repeated Start Condition
tHD DAT
0
µs
SDA Hold Time from SCL Falling (Note 21)
tSU DAT
0.1
µs
SDA Setup Time from SCL Rising
tR
1.0
µs
Rise Time of Both SDA and SCL Lines
tF
0.3
µs
Fall Time of Both SDA and SCL Lines
tSU STO
0.6
µs
Setup Time for Stop Condition
tSP
0
50
ns
Pulse Width of Spike Noise Suppressed by Input Filter
Cb
400
pF
Capacitive Load on Bus
Power Down & Reset Timing (Figure 28)
tPD
150
ns
PDN Pulse Width
(Note 22)
tRPD
30
ns
PDN Reject Pulse Width
(Note 22)
tPDV
583
1/fs
PDN “↑” to SDTO1 valid
(Note 23)
Note 21. データは、最低300 ns(SCLの立ち上がり時間)の間、保持されなければなりません。
Note 22. 電源投入時はPDN pin を“L” にすることでリセットがかかります。
150 ns以上のPDN pin = “L”パルスでリセットがかかります。
30 ns以下のPDN pin= “L”パルスではリセットはかかりません。
Note 23. PDN pin を立ち上げてからのLRCKクロックの “↑” の回数です。
Rev. 0.2
2016/01
- 25 -
[AK5552]
■ タイミング波形
[1]PCM Mode
1/fCLK
50%TVDD
MCLK
tdCLKH
tdCLKL
dCLK=tdCLKHfs100
or
tdCLKLfs100
1/fs
50%TVDD
LRCK
tLRH
tLRL
tBCK
Duty=tLRHfs100
or
tLRLfs100
VIH
BICK
VIL
tBCKH
tBCKL
Figure 17. Clock Timing (Slave Mode)
1/fCLK
50%TVDD
MCLK
tCLKH
tCLKL
dCLK=tCLKHfCLK100
or
tCLKLfCLK100
1/fs
VOH
50%TVDD
LRCK
Duty=tLRHfs100
tLRH
1/fBCK
50%TVDD
BICK
tBCKH
tBCKL
dBCK=tBCKHfBCK100
or
tBCKLfBCK100
Figure 18. Clock Timing (Master Mode)
Rev. 0.2
2016/01
- 26 -
[AK5552]
VIH
LRCK
VIL
tBLR
tLRB
VIH
BICK
VIL
tLRS
tBSD
SDTO1
50%TVDD
Figure 19. Audio Interface Timing (Normal Mode & Slave Mode: 8kHz ≤ fs ≤ 216kHz)
VIH
LRCK
VIL
tBLR
tLRB
VIH
BICK
VIL
tBSDD
SDTO1
50%TVDD
Figure 20. Audio Interface Timing (Normal & Slave mode: fs=384kHz, 768kHz)
VIH
LRCK
VIL
tBLR
tLRB
VIH
BICK
VIL
tBSDD
SDTO1
50%TVDD
tSDS
tSDH
VIH
TDMIN
VIL
Figure 21. Audio Interface Timing (TDM & Slave mode)
Rev. 0.2
2016/01
- 27 -
[AK5552]
LRCK
50%TVDD
tMBLR
50%TVDD
BICK
tBSD
50%TVDD
SDTO1
tSDS
tSDH
VIH
TDMIN
VIL
Figure 22. Audio Interface Timing (Master mode)
[2] DSD Mode
tDCK
tDCKL
tDCKH
VOH
DCLK
VOL
tDDD
VOH
DSDOL1
DSDOR1
VOL
Figure 23. Audio Serial Interface Timing (Normal mode, DCKB bit= “0” or DCKB pin= “L”)
tDCK
tDCKL
tDCKH
VOH
DCLK
VOL
tDDD
tDDD
VOH
DSDOL1
DSDOR1
VOL
Figure 24. Audio Serial Interface Timing (Phase Modulation mode, DCKB bit= “0” or DCKB pin= “L”)
Rev. 0.2
2016/01
- 28 -
[AK5552]
[3] 3-Wire Serial Interface
VIH
CSN
VIL
tCSS
tCCKL tCCKH
VIH
CCLK
VIL
tCDS
CDTI
C1
tCDH
C0
R/W
VIH
A4
VIL
Figure 25. WRITE Command Input Timing (3-wire Serial mode)
tCSW
VIH
CSN
VIL
tCSH
VIH
CCLK
CDTI
VIL
D3
D2
D1
D0
VIH
VIL
Figure 26. WRITE Data Input Timing (3-wire Serial mode)
Rev. 0.2
2016/01
- 29 -
[AK5552]
[4]I2C Interface
VIH
SDA
VIL
tLOW
tBUF
tR
tHIGH
tF
tSP
VIH
SCL
VIL
tHD:STA
Stop
tHD:DAT
Start
tSU:DAT
tSU:STA
tSU:STO
Start
Stop
Figure 27. I2C Bus mode Timing
[5] Power-down Timing
tPD
VIH
PDN
VIL
tPDV
SDTO1
tRP
D
50%TVDD
Figure 28. Power-down & Reset Timing
Rev. 0.2
2016/01
- 30 -
[AK5552]
12. 動作説明
■ ディジタルコア電源
AK5552 のディジタルコアは 1.8 V で動作します。
通常はディジタルインタフェース用の電源 TVDD (3.3
V)から内蔵の LDO でこの 1.8 V を生成します。LDOE pin = “H”で LDO がオンに、LDOE pin = “L” でオ
フになります。TVDD に 1.8 V を使うときは LDOE pin= “L”として VDD18 pin から 1.8 V 電源を供給し
てください。
■ 出力モード
AK5552はPCMデータとDSDデータのいずれかを出力することが可能です。出力モードはDP pinまたは
DP bitで選択します。出力モードを切り換えた場合はPW2 pin=PW1 pin=PW0 pin= “L”もしくはRSTN
bit= “0”または、PW2-1 bits = “00”として全チャネルをリセットしてください。
PCM mode時はBICK, LRCKに同期してSDTO1 pinからPCMデータを出力します。DSD mode時はDCLK
に同期してDSDOL1 pinおよびDSDOR1 pinからDSDデータを出力します。
DP pin
DP bit
Interface
L
0
PCM
H
1
DSD
Table 1. PCM/DSD Mode Control
■ Master modeとSlave mode
PCM mode の動作に必要なクロックはマスタクロック MCLK と オーディオシリアルデータクロック
BICK, 出力チャネルクロック LRCK です。LRCK の周波数がサンプリング周波数 fs になります。
PCM mode は Master mode と Slave mode を持っています。Master mode のとき、AK5552 は入力され
た MCLK から BICK と LRCK を内部で発生し、BICK pin と LRCK pin から出力します。Slave mode の
とき、AK5552 は入力された MCLK, BICK, LRCK で動作します。MCLK と LRCK, BICK は同期してい
る必要はありますが、位相を合わせる必要はありません。モードの切り替えは MSN pin で行い、MSN
pin=”H”のとき Master mode、MSN pin= “L”のとき Slave mode になります。
DSD mode 動作に必要なクロックはマスタクロック MCLK です。DSD mode は Master mode 動作のみ
で、Slave mode では動作しません。
■ システムクロック
[1] PCM mode
PCM mode で必要なシステムクロックは MCLK, BICK, LRCK です。MCLK の周波数は動作モードによ
り LRCK 周波数 fs を基準にして決まります。Table 2, Table 3, Table 4に標準のオーディオレートに対
するに MCLK の周波数を示します。fs に対する MCLK の周波数比を CKS3-0 pins で設定してください。
(Table 5)
CKS2-0 pin(bit), TDM1-0 pins(bits), DIF1-0 pins(bits), MSN pin でクロックモードやオーディオインタフ
ェースフォーマットを変更するときは、全チャネルをリセットした状態で実施してください。Parallel
Control mode 時は PDN pin= "L"または PW2-0 pins= "LLL"で全チャネルがリセット状態になります。
Serial Control mode 時は RSTN bit= "0"または PW4-1 bits= "0H"で全チャネルがリセット状態になりま
す。リセット解除後は安定したクロックを供給してください。
AK5552 は LRCK による位相検出回路を内蔵しています。Slave mode で動作中に各クロックの周波数
が変更される等で内部タイミングがずれた場合は自動的にリセットが掛かり、再度位相合わせを行いま
す。
複数の AK5552 を同期させる場合は次のようにしてください。システムクロックを停止し、一旦 PDN
pin= "L"→"H"として全てのデバイスを初期状態で停止した状態にします。前述のように全チャネルをリ
セットした状態でピンもしくはレジスタを設定したのち、全ての AK5552 に同じシステムクロックを入
力します。
Rev. 0.2
2016/01
- 31 -
[AK5552]
32fs
48fs
64fs
96fs
128fs
MCLK
192fs
32 kHz
N/A
N/A
N/A
N/A
N/A
N/A
48 kHz
N/A
N/A
N/A
N/A
N/A
N/A
96 kHz
N/A
N/A
N/A
N/A
N/A
N/A
192 kHz
N/A
N/A
N/A
N/A
24.576
MHz
384 kHz
N/A
N/A
24.576
MHz
36.864
MHz
768 kHz
24.576
MHz
36.864
MHz
N/A
N/A
fs
256fs
8.192
MHz
12.288
MHz
24.576
MHz
384fs
12.288
MHz
18.432
MHz
36.864
MHz
512fs
16.384
MHz
24.576
MHz
768fs
24.576
MHz
36.864
MHz
1024fs
32.768
MHz
N/A
N/A
N/A
36.864
MHz
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
(N/A: Not Available)
Table 2. System Clock Example (Slave mode)
fs
32fs
48fs
64fs
96fs
32 kHz
N/A
N/A
N/A
N/A
48 kHz
N/A
N/A
N/A
N/A
96 kHz
N/A
N/A
N/A
N/A
192 kHz
N/A
N/a
N/A
N/A
384 kHz
768 kHz
24.576 36.864
MHz
MHz
24.576 36.864 49.152
N/A
MHz
MHz
MHz
N/A
N/A
MCLK
128fs
192fs
256fs
384fs
512fs
8.192 12.288 16.384
N/A
N/A
MHz
MHz
MHz
12.288 18.432 24.576
N/A
N/A
MHz
MHz
MHz
24.576 36.864
N/A
N/A
N/A
MHz
MHz
24.576 36.864
N/A
N/A
N/A
MHz
MHz
768fs
24.576
MHz
36.864
MHz
1024fs
32.768
MHz
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
(N/A: Not Available)
Table 3. System Clock Example (Master mode)
fs
MCLK
192fs
256fs
32fs
48fs
64fs
96fs
128fs
32 kHz
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
48 kHz
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
96 kHz
N/A
N/A
N/A
N/A
N/A
N/A
192 kHz
N/A
N/A
N/A
N/A
384 kHz
N/A
N/A
768 kHz
24.576 36.864
MHz
MHz
24.576 36.864
MHz
MHz
NA
N/A
24.576 36.864
MHz
MHz
384fs
24.576 36.864
MHz
MHz
512fs
16.384
MHz
24.576
MHz
768fs
24.576
MHz
36.864
MHz
1024fs
32.768
MHz
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
(N/A: Not Available)
Table 4. System Clock Example (Auto mode)
Rev. 0.2
2016/01
- 32 -
[AK5552]
CKS3
pin(bit)
CKS2
pin(bit)
CKS1
pin(bit)
CKS0
pin(bit)
L(0)
L(0)
L(0)
L(0)
L(0)
L(0)
L(0)
H(1)
L(0)
L(0)
H(1)
L(0)
L(0)
L(0)
H(1)
H(1)
L(0)
H(1)
L(0)
L(0)
L(0)
H(1)
L(0)
H(1)
L(0)
H(1)
H(1)
L(0)
L(0)
H(1)
H(1)
H(1)
H(1)
L(0)
L(0)
L(0)
H(1)
L(0)
L(0)
H(1)
H(1)
L(0)
H(1)
L(0)
H(1)
L(0)
H(1)
H(1)
H(1)
H(1)
L(0)
L(0)
H(1)
H(1)
L(0)
H(1)
H(1)
H(1)
H(1)
L(0)
H(1)
H(1)
H(1)
H(1)
MSN pin
L
H
L
H
L
H
L
H
L
H
L
H
L
H
L
H
L
H
L
H
L
H
L
H
L
H
L
H
L
H
L
H
MCLK
Frequency
128fs
24M
192fs
36M
256fs
12M
256fs
24M
384fs
36M
384fs
18M
512fs
24M
768fs
36M
64fs
24M
32fs
24M
96fs
36M
48fs
36M
NA
64fs
49.1M
1024fs
32M
Speed Mode
fs Range
Quad Speed
108 kHz  fs  216 kHz
Quad Speed
108 kHz  fs  216 kHz
Normal Speed
8 kHz  fs  54 kHz
Double Speed
54 kHz  fs  108 kHz
Double Speed
54 kHz  fs  108 kHz
Normal Speed
8 kHz  fs  54 kHz
Normal Speed
8 kHz  fs  54 kHz
Normal Speed
8 kHz  fs  54 kHz
Oct Speed
fs = 384 kHz
Hex Speed
fs = 768 kHz
Oct Speed
fs = 384 kHz
Hex Speed
fs = 768 kHz
NA
Hex Speed
fs = 768 kHz
Normal Speed
8 kHz ≤ fs ≤ 32 kHz
NA
NA
Auto
NA
8 kHz  fs  768 kHz
NA
Table 5. Clock Mode (fs & MCLK Frequency)
Rev. 0.2
2016/01
- 33 -
[AK5552]
[2] DSD mode
DSD mode は Master mode でのみ動作し必要な入力クロックは MCLK です。入力された MCLK から
DCLK を生成し、DCLK に同期してデータ DSDOL1 および DSDOR1 を出力します。MCLK 周波数は
512fs または 768fs です(fs = 32 kHz, 44.1 kHz, 48 kHz)。MCLK 周波数は DCKS pin(bit)で選択します。
電源 ON 等のリセット解除時(PDN pin = “L”  “H”)は MCLK が入力されるまでパワーダウン状態です。
DCKS pin (bit)
MCLK Frequency
L (0)
512fs
H (1)
768fs
Table 6. System Clock (DSD mode)
(default)
AK5552 は DSD サンプリング周波数 64fs, 128fs, 256fs に対応します。fs は 32kHz,44.1kHz, 48kHz の
いずれかにしてください。DCLK サンプリング周波数は DSDSEL1-0 pins もしくは DSDSEL1-0 bits で
選択します。(Table 7)
DSDSEL1
pin (bit)
L(0)
L(0)
H(1)
H(1)
DSDSEL0
pin (bit)
L(0)
H(1)
L(0)
H(1)
Frequency
DSD Sampling Frequency
Mode
fs=32 kHz
fs=44.1 kHz
fs=48 kHz
64fs
2.048 MHz
2.8224 MHz
3.072 MHz
128fs
4.096 MHz
5.6448 MHz
6.144 MHz
256fs
8.192 MHz
11.2896 MHz
12.288 MHz
Reserved
Reserved
Reserved
Table 7. DSD Sampling Frequency Select
(default)
■ オーディオインタフェースフォーマット
TDM1-0 pins(bits), DIF1-0 pins(bits), SLOW pin(bit), SD pin(bit)の切り替えは全チャネルをリセットした
状態で行ってください。
[1] PCM Mode
AK5552 は、48 種類のフォーマットを持ち、TDM1-0 pins(bits), MSN pin(bit), DIF1-0 pins(bits)(Table 8,
Table 9)で選択します。フォーマットに関わらずデータ形式は MSB ファーストの 2’s コンプリメントで
す。Master mode 時、BICK の立ち下がりでデータを SDTO1 pin に出力します。Slave mode 時、ノー
マル出力で 8kHzfs216kHz のとき BICK の立下りでデータを SDTO1 pin に出力します。それ以外の
ときはデータの遷移点が BICK の立下りの近くになるように遅延を補償するために BICK の立ち上がり
でデータを出力します。
フォーマットは時分割多重(TDM)の有無と多重のするデータ数で Normal mode、TDM128 mode、
TDM256 mode、TDM512 mode の 4 つに大別され TDM0-1 pins(bits)で選択します。
Normal mode(非 TDM)時、AIN1 と AIN2 の A/D データを SDTO1 pin から出力します。
Slave mode で Normal mode(非 TDM)かつ Normal, Double, Quad Speed mode のとき、BICK の周波数
は 48fs から 128fs (fs=48kHz)までの範囲としてください。A/D データ bit 長は 24-bit と 32-bit があり DIF1
pin(bit)で選択します。
OCT Speed mode のとき BICK 周波数は 32fs, 48fs, 64fs のいずれかとしてください。BICK 周波数が 32fs,
48fs のとき bit 長は DIF1 pin(bit)に依らず BICK 周波数で決まり、BICK 周波数が 32fs のとき 16-bit、48fs
のとき 24-bit の A/D データを出力します。BICK 周波数が 64fs のときは DIF1 pin(bit)で 24-bit/32-bit を
選択できます。
HEX Speed mode のとき BICK 周波数は 32fs, 48fs のいずれかとしてください。BICK 周波数が 32fs, 48fs
のとき bit 長は DIF1 pin(bit)に依らず BICK 周波数で決まり、BICK 周波数が 32fs のとき 16-bit、48fs の
とき 24-bit の A/D データを出力します。
Rev. 0.2
2016/01
- 34 -
[AK5552]
Master mode で Normal mode(非 TDM)かつ Normal, Double, Quad Speed mode のとき BICK 周波数は
64fs になります。データ bit 長は DIF1 pin(bit)で 24-bit/32-bit を選択できます。
OCT Speed mode のとき MCLK 周波数は 64fs, 96fs のいずれかとしてください。BICK 周波数は 64fs
になります。データ bit 長は DIF1 pin(bit)で 24-bit/32-bit を選択できます。
HEX Speed mode のとき BICK 周波数は MCLK 周波数と同じになります。MCLK 周波数は 32fs, 48fs,
64fs のいずれかとしてください。MCLK 周波数が 32fs のとき bit 長は 16-bit、48fs のとき 24-bit の A/D
データを出力します。MCLK 波数が 64fs のときは DIF1 pin(bit)で 24-bit/32-bit を選択できます。
LRCK に対する A/D データの位置は前詰め(MSB Justified)と I2S 互換(I2S Compatible)があり DIF0 pin
で選択します。
No.
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
Multiplex Speed TDM1 TDM0
Mode
Mode pin(bit) pin(bit)
MSN
Pin
L
Normal
Double
Quad
L(0)
L(0)
H
L
Normal
OCT
HEX
L(0)
L(0)
H
DIF1
DIF0
SDTO
pin(bit) pin(bit)
L(0)
L(0)
24-bit, MSB
2
L(0)
H(1)
24-bit, I S
H(1)
L(0)
32-bit, MSB
2
H(1)
H(1)
32-bit, I S
L(0)
L(0)
24-bit, MSB
2
L(0)
H(1)
24-bit, I S
H(1)
L(0)
32-bit, MSB
2
H(1)
H(1)
32-bit, I S
*
L(0)
16-bit, MSB
2
*
H(1)
16-bit, I S
*
L(0)
24-bit, MSB
2
*
H(1)
24-bit, I S
L(0)
L(0)
24-bit, MSB
2
L(0)
H(1)
24-bit, I S
H(1)
L(0)
32-bit, MSB
2
H(1)
H(1)
32-bit, I S
*
L(0)
16-bit, MSB
2
*
H(1)
16-bit, I S
*
L(0)
24-bit, MSB
2
*
H(1)
24-bit, I S
L(0)
L(0)
24-bit, MSB
2
L(0)
H(1)
24-bit, I S
H(1)
L(0)
32-bit, MSB
H(1)
H(1)
32-bit, I2S
LRCK
Pol. I/O
H/L I
L/H I
H/L I
L/H I
H/L O
L/H O
H/L O
L/H O
↑
I
↓
I
↑
I
↓
I
↑
I
↓
I
↑
I
↓
I
↑
O
↓
O
↑
O
↓
O
↑
O
↓
O
↑
O
↓
O
BICK
Freq.
48-128fs
48-128fs
64-128fs
64-128fs
64fs
64fs
64fs
64fs
32fs
32fs
48fs
48fs
64fs
64fs
64fs
64fs
32fs
32fs
48fs
48fs
64fs
64fs
64fs
64fs
I/O
I
I
I
I
O
O
O
O
I
I
I
I
I
I
I
I
O
O
O
O
O
O
O
O
MCLK
Freq.
I/O
128-1024fs I
128-1024fs I
128-1024fs I
128-1024fs I
128-1024fs I
128-1024fs I
128-1024fs I
128-1024fs I
32-96fs
I
32-96fs
I
32-96fs
I
32-96fs
I
32-96fs
I
32-96fs
I
32-96fs
I
32-96fs
I
32fs
I
32fs
I
48fs
I
48fs
I
64-96fs
I
64-96fs
I
64-96fs
I
64-96fs
I
Table 8. オーディオインタフェースフォーマット(Normal mode)
Rev. 0.2
2016/01
- 35 -
[AK5552]
No
.
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
Multiplex Speed TDM1 TDM0
Mode
Mode pin(bit) pin(bit)
MSN
pin
L
Normal
TDM128 Double
Quad
L(0)
H(1)
H
L
TDM256
Normal
Double
H(1)
L(0)
H
L
TDM512 Normal
H(1)
H(1)
H
DIF1
DIF0
pin(bit) pin(bit)
L(0)
L(0)
L(0)
H(1)
H(1)
L(0)
H(1)
H(1)
L(0)
L(0)
L(0)
H(1)
H(1)
L(0)
H(1)
H(1)
L(0)
L(0)
L(0)
H(1)
H(1)
L(0)
H(1)
H(1)
L(0)
L(0)
L(0)
H(1)
H(1)
L(0)
H(1)
H(1)
L(0)
L(0)
L(0)
H(1)
H(1)
L(0)
H(1)
H(1)
L(0)
L(0)
L(0)
H(1)
H(1)
L(0)
H(1)
H(1)
SDTO
24-bit, MSB
2
24-bit, I S
32-bit, MSB
2
32-bit, I S
24-bit, MSB
2
24-bit, I S
32-bit, MSB
2
32-bit, I S
24-bit, MSB
2
24-bit, I S
32-bit, MSB
2
32-bit, I S
24-bit, MSB
2
24-bit, I S
32-bit, MSB
2
32-bit, I S
24-bit, MSB
2
24-bit, I S
32-bit, MSB
2
32-bit, I S
24-bit, MSB
2
24-bit, I S
32-bit, MSB
2
32-bit, I S
LRCK
Edg. I/O
↑
I
↓
I
↑
I
↓
I
↑
O
↓
O
↑
O
↓
O
↑
I
↓
I
↑
I
↓
I
↑
O
↓
O
↑
O
↓
O
↑
I
↓
I
↑
I
↓
I
↑
O
↓
O
↑
O
↓
O
BICK
Freq. I/O
128fs
I
128fs
I
128fs
I
128fs
I
128fs
O
128fs
O
128fs
O
128fs
O
256fs
I
256fs
I
256fs
I
256fs
I
256fs
O
256fs
O
256fs
O
256fs
O
512fs
I
512fs
I
512fs
I
512fs
I
512fs
O
512fs
O
512fs
O
512fs
O
MCLK
Freq.
I/O
128-1024fs I
128-1024fs I
128-1024fs I
128-1024fs I
128-1024fs I
128-1024fs I
128-1024fs I
128-1024fs I
256-1024fs I
256-1024fs I
256-1024fs I
256-1024fs I
256-1024fs I
256-1024fs I
256-1024fs I
256-1024fs I
256-1024fs I
256-1024fs I
256-1024fs I
256-1024fs I
512-1024fs I
512-1024fs I
512-1024fs I
512-1024fs I
Table 9. オーディオインタフェースフォーマット(TDM mode)
Rev. 0.2
2016/01
- 36 -
[AK5552]
TDM mode時のカスケード接続
TDM modeはカスケード接続に対応しています。カスケード接続することにより、接続したすべての
AK5552のA/Dデータを一番後ろのAK5552のSDTO1 pinから出力させることができます。
ODP pin= “L”のとき、TDM128 modeで1個、TDM256 modeで2個、TDM512 modeで4個のAK5552を接
続できます。 (Figure 29)。
ODP pin= “H”のときはケースにより2個から16個のAK5552を接続できます。詳細は後述するOptimal
Data Placement modeおよびChannel Summation mode, CH Power Down & Channel Summation mode
の項を参照してください。
カスケード接続をスレーブモードで使用する場合、入力されるMCLKとBICKのタイミングによってはデ
バイス間で内部の動作タイミングがMCLKの1クロック分ずれる可能性があります。デバイス間で位相
ずれをなくすためには、Table 10に示すようにMCLKの↑に対してBICKの↓を±10ns以上とすることを推
奨します。MCLK=2BICKの時はFigure 54に示すようにMCLKを↓で2分周したBICKを入力することで、
MCLK=BICKの時はFigure 55に示すようにMCLKとBICKを同相で入力することでこのタイミングを満
足することができます。
256fs, 512fs or 1024fs
AK5552 #1
MCLKI
48kHz
LRCK
256fs
BICK
256fs, 512fs or 1024fs
TDMIN
48kHz
GND
SDTO1
512fs
AK5552 #1
MCLKI
TDMIN
LRCK
BICK
SDTO1
Slave mode
Master mode
AK5552 #2
AK5552 #2
MCLKI
MCLKI
TDMIN
TDMIN
LRCK
LRCK
BICK
GND
BICK
SDTO1
SDTO1
Slave mode
Slave mode
AK5552 #3
MCLKI
TDMIN
LRCK
BICK
SDTO1
Slave mode
AK5552 #8
AK5552 #4
MCLKI
TDMIN
LRCK
BICK
MCLKI
8ch TDM
SDTO1
TDMIN
LRCK
BICK
16ch TDM
SDTO1
Slave mode
Slave mode
TDM256
TDM512
Figure 29. カスケード接続
Rev. 0.2
2016/01
- 37 -
[AK5552]
LRCK
0
1
2
11
12
13
23
24
31
0
1
2
11
12
13
23
24
31
0
1
BICK(64fs)
SDTO1
1
13 12 11
23 22
0
23 22
13
1
12 11
0
31
23: MSB, 0: LSB
AIN1 Data
AIN2 Data
Figure 30. Mode 0/4 Timing (Normal mode, Normal/Double/Quad Speed mode, MSB Justified, 24-bit)
LRCK
0
1
2
3
22
23
24
25
29
30
31
0
1
2
3
22
23
24
25
29
30
31
0
1
BICK(64fs)
SDTO1
23 22
2
1
0
23 22
2
1
0
23: MSB, 0: LSB
AIN1 Data
AIN2 Data
Figure 31. Mode 1/5 Timing (Normal mode, Normal/Double/Quad Speed mode, I2S Compatible, 24-bit)
LRCK
0
1
2
11
12
13
20
21
31
0
1
2
12
13
14
24
25
31
0
1
BICK(64fs)
SDTO1
12 11
22 20 19
31 30
1
0
31 30
22
12 11
20 19
1
0
31
31: MSB, 0: LSB
AIN1 Data
AIN2 Data
Figure 32. Mode 2/6 Timing (Normal mode, Normal/Double/Quad Speed mode, MSB Justified, 32-bit)
LRCK
0
1
2
3
23
24
25
26
29
30
31
0
1
2
3
23
24
25
26
29
30
31
0
1
BICK(64fs)
SDTO1
31 30
16 15 14
3
2
1
0
31 30
16 15 14
3
2
1
0
31: MSB, 0: LSB
AIN1 Data
AIN2 Data
Figure 33. Mode 3/7 Timing (Normal mode, Normal/Double/Quad Speed mode, I2S Compatible, 32-bit)
Rev. 0.2
2016/01
- 38 -
[AK5552]
32 BICK
LRCK (Master)
LRCK (Slave)
BICK (32fs)
SDTO1 (O)
0 15 14
9
8
7
6
1
0 15 14
9
8
7
6
1
AIN1 Data
AIN2 Data
16 BICK
16 BICK
0 15 14
Figure 34. Mode 8/16 Timing (Normal mode, OCT/HEX Speed mode, MSB Justified, 16-bit)
32 BICK
LRCK (Master)
LRCK (Slave)
BICK (32fs)
SDTO1 (O)
0 15 14
9
8
7
6
1
0 15 14
9
8
7
6
1
AIN1 Data
AIN2 Data
16 BICK
16 BICK
0 15 14
Figure 35. Mode 9/17 Timing (Normal mode, OCT/HEX Speed mode, I2S Compatible, 16-bit)
48 BICK
LRCK (Master)
LRCK (Slave)
BICK (48fs)
SDTO1 (O)
0 23 22
13 12 11 10
1
0 23 22
13 12 11 10
AIN1 Data
AIN2 Data
24 BICK
24 BICK
1
0 23 22
Figure 36. Mode 10/18 Timing (Normal mode, OCT/HEX Speed mode, MSB Justified, 24-bit)
48 BICK
LRCK (Master)
LRCK (Slave)
BICK (48fs)
SDTO1 (O)
0 23 22
13 12 11 10
1
0 23 22
13 12 11 10
AIN1 Data
AIN2 Data
24 BICK
24 BICK
1
0 23 22
Figure 37. Mode 11/19 Timing (Normal mode, OCT/HEX Speed mode, I2S Compatible, 24-bit)
Rev. 0.2
2016/01
- 39 -
[AK5552]
64 BICK
LRCK (Master)
LRCK (Slave)
BICK (64fs)
SDTO1 (O)
23 22
15
8
7
0
23 22
15
8
7
0
AIN1 Data
AIN2 Data
32 BICK
32 BICK
23 22
Figure 38. Mode 12/20 Timing (Normal mode, OCT/HEX Speed mode, MSB Justified, 24-bit)
64 BICK
LRCK (Master)
LRCK (Slave)
BICK (64fs)
SDTO1 (O)
23 22
15
8
7
0
23 22
15
8
7
0
AIN1 Data
AIN2 Data
32 BICK
32 BICK
23 22
Figure 39. Mode 13/21 Timing (Normal mode, OCT/HEX Speed mode, I2S Compatible, 24-bit)
64 BICK
LRCK (Master)
LRCK (Slave)
BICK (64fs)
SDTO1 (O)
0 31 30
17 16 15 14
1
0 31 30
17 16 15 14
AIN1 Data
AIN2 Data
32 BICK
32 BICK
1
0 31 30
Figure 40. Mode 14/22 Timing (Normal mode, OCT/HEX Speed mode, MSB Justified, 32-bit)
64 BICK
LRCK (Master)
LRCK (Slave)
BICK (64fs)
SDTO1 (O)
0 31 30
17 16 15 14
1
0 31 30
17 16 15 14
AIN1 Data
AIN2 Data
32 BICK
32 BICK
1
0 31 30
Figure 41. Mode 15/23 Timing (Normal mode, OCT/HEX Speed mode, I2S Compatible, 32-bit)
Rev. 0.2
2016/01
- 40 -
[AK5552]
128 BICK
LRCK (Master)
LRCK (Slave)
BICK (256fs)
SDTO1 (O)
23 22
0
23 22
0
Data 1
Data 2
32 BICK
32 BICK
23 22
Figure 42. Mode 24/28 Timing (TDM128 mode, MSB Justified, 24-bit)
128 BICK
LRCK (Master)
LRCK (Slave)
BICK (256fs)
SDTO1 (O)
23 22
0
23 22
0
Data 1
Data 2
32 BICK
32 BICK
23 22
Figure 43. Mode 25/29 Timing (TDM128 mode, I2S Compatible)
128 BICK
LRCK (Master)
LRCK (Slave)
BICK (256fs)
SDTO1 (O)
0 31 30
1
0 31 30
1
Data 1
Data 2
32 BICK
32 BICK
0
31 30
Figure 44. Mode 26/30 Timing (TDM128 mode, MSB Justified)
Rev. 0.2
2016/01
- 41 -
[AK5552]
128 BICK
LRCK (Master)
LRCK (Slave)
BICK (256fs)
SDTO1 (O)
0 31 30
1
0 31 30
1
Data 1
Data 2
32 BICK
32 BICK
0
31 30
Figure 45. Mode 27/31 Timing (TDM128 mode, I2S Compatible)
256 BICK
LRCK (Master)
LRCK (Slave)
BICK (256fs)
SDTO1 (O)
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
#4 Data 1 #4 Data 2 #3 Data 1 #3 Data 2 #2 Data 1 #2 Data 2 #1 Data 1 #1 Data 2
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
TDMIN (I)
23 22
(#3 SDTO1)
#3 Data 1 #3 Data 2 #2 Data 1 #2 Data 2 #1 Data 1 #1 Data 2
0
23 22
32 BICK
0
23 22
32 BICK
0
23 22
32 BICK
0
23 22
32 BICK
0
23 22
32 BICK
32 BICK
0
23 22
32 BICK
Figure 46. Mode 32/36 Timing (TDM256 mode, MSB Justified, 24-bit)
256 BICK
LRCK (Master)
LRCK (Slave)
BICK (256fs)
SDTO1 (O)
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23
#4 Data 1 #4 Data 2 #3 Data 1 #3 Data 2 #2 Data 1 #2 Data 2 #1 Data 1 #1 Data 2
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
TDMIN (I)
23 22
(#3 SDTO1)
#1 Data 1 #1 Data 2 #2 Data 1 #2 Data 2 #1 Data 1 #1 Data 2
0
32 BICK
23 22
0
32 BICK
23 22
0
23 22
32 BICK
0
32 BICK
23 22
0
32 BICK
23 22
32 BICK
32 BICK
0
23
32 BICK
Figure 47. Mode 33/37 Timing (TDM256 mode, I2S Compatible, 24-bit)
Rev. 0.2
2016/01
- 42 -
[AK5552]
256 BICK
LRCK (Master)
LRCK (Slave)
BICK (256fs)
SDTO1 (O)
31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
#4 Data 1 #4 Data 2 #3 Data 1 #3 Data 2 #2 Data 1 #2 Data 2 #1 Data 1 #1 Data 2
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
TDMIN (I)
31 30
(#3 SDTO1)
#3 Data 1 #3 Data 2 #2 Data 1 #2 Data 2 #1 Data 1 #1 Data 2
1
0 31 30
32 BICK
1
0 31 30
32 BICK
1
0 31 30
32 BICK
1
0 31 30
32 BICK
1
0 31 30
32 BICK
1
32 BICK
0
31 30
32 BICK
Figure 48. Mode 34/38 Timing (TDM256 mode, MSB Justified, 32-bit)
256 BICK
LRCK (Master)
LRCK (Slave)
BICK (256fs)
SDTO1 (O)
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31
#4 Data 1 #4 Data 2 #3 Data 1 #3 Data 2 #2 Data 1 #2 Data 2 #1 Data 1 #1 Data 2
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
TDMIN (I)
31 30
(#3 SDTO1)
#3 Data 1 #3 Data 2 #2 Data 1 #2 Data 2 #1 Data 1 #1 Data 2
1
0 31 30
32 BICK
0 31 30
32 BICK
1
0 31 30
32 BICK
1
0 31 30
32 BICK
1
0 31 30
32 BICK
1
32 BICK
0
31
32 BICK
Figure 49. Mode 35/39 Timing (TDM256 mode, I2S Compatible, 32-bit)
512 BICK
LRCK (Master)
LRCK (Slave)
BICK (512fs)
SDTO1 (O)
23 22
0
23 33
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
#8 Data 1 #8 Data 2 #7 Data 1 #7 Data 2 #6 Data 1 #6 Data 2 #5 Data 1 #5 Data 2 #4 Data 1 #4 Data 2 #3 Data 1 #3 Data 2 #2 Data 1 #2 Data 2 #1 Data 1 #1 Data 2
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
TDMIN (I)
23 22
(#7 SDTO1)
#7 Data 1 #7 Data 2 #6 Data 1 #6 Data 2 #5 Data 1 #5 Data 2 #4 Data 1 #4 Data 2 #3 Data 1 #3 Data 2 #2 Data 1 #2 Data 2 #1 Data 1 #1 Data 2
0
32 BICK
23 22
0
32 BICK
23 22
0
32 BICK
23 22
0
32 BICK
23 22
0
32 BICK
23 22
0
32 BICK
23 22
0
32 BICK
23 22
0
32 BICK
23 22
0
32 BICK
23 22
0
32 BICK
23 22
0
32 BICK
23 22
0
32 BICK
23 22
0
32 BICK
23 22
0
32 BICK
32 BICK
31 30
32 BICK
Figure 50. Mode 40/44 Timing (TDM512 mode, MSB Justified, 24-bit)
Rev. 0.2
2016/01
- 43 -
[AK5552]
512 BICK
LRCK (Master)
LRCK (Slave)
BICK (512fs)
SDTO1 (O)
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23
#8 Data 1 #8 Data 2 #7 Data 1 #7 Data 2 #6 Data 1 #6 Data 2 #5 Data 1 #5 Data 2 #4 Data 1 #4 Data 2 #3 Data 1 #3 Data2 #2 Data 1 #2 Data 2 #1 Data 1 #1 Data2
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
TDMIN (I)
23 22
(#7 SDTO1)
#7 Data 1 #7 Data 2 #6 Data 1 #6 Data 2 #5 Data 1 #5 Data 2 #4 Data 1 #4 Data 2 #3 Data 1 #3 Data 2 #2 Data 1 #2 Data 2 #1 Data 1 #1 Data 2
0
23 22
32 BICK
0
23 22
32 BICK
0
23 22
32 BICK
0
23 22
32 BICK
0
23 22
32 BICK
0
23 22
32 BICK
0
23 22
32 BICK
0
23 22
32 BICK
0
23 22
32 BICK
0
23 22
32 BICK
0
23 22
32 BICK
0
23 22
32 BICK
0
23 22
32 BICK
32 BICK
0
23
32 BICK
Figure 51. Mode 41/45 Timing (TDM512 mode, I2S Compatible, 24-bit)
512 BICK
LRCK (Master)
LRCK (Slave)
BICK (256fs)
SDTO1 (O)
31 30
1 0 31 30
1 0 31 30
1 0 31 30
1 0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
#8 Data 1 #8 Data 2 #7 Data 1 #7 Data 2 #6 Data 1 #6 Data 2 #5 Data 1 #5 Data 2 #4 Data 1 #4 Data 2 #3 Data 1 #3 Data 2 #2 Data 1 #2 Data 2 #1 Data 1 #1 Data 2
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
TDMIN (I)
31 30
(#7 SDTO1)
#7 Data 1 #7 Data 2 #6 Data 1 #6 Data 2 #5 Data 1 #5 Data 2 #4 Data 1 #4 Data 2 #3 Data 1 #3 Data 2 #2 Data 1 #2 Data 2 #1 Data 1 #1 Data 2
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0 31 30
32 BICK
0 1 31 30
32 BICK
1 0 31 30
32 BICK
0 1 31 30
32 BICK
32 BICK
1 0
31 30
32 BICK
Figure 52. Mode 42/46 Timing (TDM512 mode, MSB Justified, 32-bit)
512 BICK
LRCK (Master)
LRCK (Slave)
BICK (256fs)
SDTO1 (O)
0 31 30
1 0 31 30
1 0 31 30
1 0 31 30
1 0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31
#8 Data 1 #8 Data 2 #7 Data 1 #7 Data 2 #6 Data 1 #6 Data 2 #5 Data 1 #5 Data 2 #4 Data 1 #4 Data 2 #3 Data 1 #3 Data2 #2 Data 1 #2 Data 2 #1 Data 1 #1 Data 2
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
TDMIN (I)
31 30
(#7 SDTO1)
#7 Data 1 #7 Data 2 #6 Data 1 #6 Data 2 #5 Data 1 #5 Data 2 #4 Data 1 #4 Data 2 #3 Data 1 #3 Data 2 #2 Data 1 #2 Data 2 #1 Data 1 #1 Data 2
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0 31 30
32 BICK
0 1 31 30
32 BICK
1 0 31 30
32 BICK
0 1 31 30
32 BICK
32 BICK
1 0
32 BICK
31
32 BICK
Figure 53. Mode 43/47 Timing (TDM512 mode, I2S Compatible, 32-bit)
Parameter
MCLK “↑” to BICK “↓”
BICK “↓” to MCLK“↑”
Symbol
Min.
tMCB
tBIM
10
10
Typ.
Max
Unit
ns
ns
Table 10 TDM mode Clock Timing
Rev. 0.2
2016/01
- 44 -
[AK5552]
VIH
MCLK
VIL
tMCB
tBIM
VIH
BICK
VIL
Figure 54. Audio Interface Timing (Slave Mode, TDM mode MCLK=2×BICK)
VIH
VIL
MCLK
tMCB
tBIM
VIH
VIL
BICK
Figure 55. Audio Interface Timing (Slave Mode, TDM mode MCLK=BICK)
[2] DSD mode
DSD出力はMaster mode時のみ有効です。
DCLK周波数は、DSDSEL1-0 pinsもしくはSDSSEL1-0 bitsで64fs, 128fs, 256fsから選択します。DCLK
周波数が64fs, 128fsの時はPhase Modulation modeに対応しています。PMOD pin= “H”または PMOD
bit= “1”でPhase Modulation modeになります。256fs の時はPhase Modulation modeに対応していませ
ん。DCLKの極性はDCKB bitで反転することが可能です。
DCLK (64fs, 128fs, 256fs)
DCKB bit=”1”
DCLK (64fs, 128fs, 256fs)
DCKB bit=”0”
DSDOL, DSDOR
Normal
D0
DSDOL,DSDOR
Phase Modulation
D0
D1
D1
D2
D1
D2
D3
D2
D3
Figure 56. DSD Mode Timing
Rev. 0.2
2016/01
- 45 -
[AK5552]
■ Channel Summation (PCM mode, DSD mode)
Channel Summation modeは同一信号が入力された複数のチャネルのA/Dデータを平均することでダイ
ナミックレンジとS/Nを向上させる機能です。AK5552は2-to1 modeを設定できます。
2-to-1 mode (Mono mode)
2つのチャネルを平均することでダイナミックレンジとS/Nを3 dB (DSD時1.5 dB) 向上させます。
Not-Summation mode (Stereo mode)
Summationを行わない通常のモードをNot-Summation modeまたはStereo modeと呼びます。
詳細は後述するCH Power Down & Channel Summation modeの項を参照してください。
■ Optimal Data Placement mode (PCM mode, DSD mode)
Parallel Control mode時、SDTO1のデータスロットに割り当てるデータはODP pinの設定で変わります
。
ODP pin=”L”のときはFixed Data Placement modeでデータスロットに対するチャネルの割り当ては
Channel Summationをする/しないに関わらず固定されています。例えば、2-to-1 mode時はAIN1と
AIN2を加算して振幅を1/2にしたデータをSDTO1 (DSDLO1, DSDRO1)のAIN1とAIN2両方のスロット
に出力します。
ODP pin=”H”のときはより効率的にデータスロットを使用するOptimal Data Placement modeになりま
す。Channel Summation時のデータの重複がなくなり、またデータは前詰で出力されます。これにより、
TDMモードでカスケード接続できるデバイス数が増えます。
2-to-1 mode (Mono mode)のとき、TDM128 modeでは4個、TDM256 modeでは8個、TDM512 modeで
は16個のAK5552を接続できます。
Serial Control mode時はODP pinの設定に関わらずOptimal Data Placement modeになります。
詳細は後述するCH Power Down & Channel Summation modeの項を参照してください。
■ CH Power Down & Channel Summation (PCM mode, DSD mode)
[1] Parallel mode
パラレルモード時、ODP pin, PW2-0 pins の組み合わせでチャネルのパワーダウン及びChannel
Summation modeを設定します。(Table 11-Table 16) ODP pin, PW2-0 pins の切り替えは PDN pin= “L”
の状態で行ってください。不要なチャネルをパワーダウンさせることで消費電流を減らすことができま
す。パワーダウンしたチャネルの回路はリセット状態になり、A/DデータはAll “0”になります。
ODP pin=”L”時、PW2-0 pinsでチャネルのパワーダウンと2-to-1 modeを設定できます。2-to-1 mode の
とき、AIN1とAIN2を加算して振幅を1/2にしたデータをSDTO1 (DSDOL1, DSDOR1)のSlot 1とSlot 2
両方のスロットに出力します。
Rev. 0.2
2016/01
- 46 -
[AK5552]
PW2 PW1 PW0 Power ON/OFF
pin
pin
pin
Ch2
Ch1
L
L
L
OFF
OFF
L
L
H
ON
OFF
L
H
L
OFF
ON
L
H
H
ON
ON
H
L
L
OFF
OFF
H
L
H
ON
OFF
H
H
L
OFF
ON
H
H
H
ON
ON
Table 11. Channel Power ON/OFF (Parallel Control mode, ODP pin= “L”)
Data on Slot
PW2
PW1
PW0
pin
pin
pin
Slot 2
Slot 1
L
L
L
All “0”
All “0”
L
L
H
CH2
All “0”
L
H
L
All “0”
CH1
L
H
H
(CH1+2)/2
(CH1+2)/2
H
L
L
All “0”
All “0”
H
L
H
CH2
All “0”
H
H
L
All “0”
CH1
H
H
H
CH2
CH1
Table 12. Slot Data Assign (Parallel Control mode, ODP pin= “L”)
ODP pin=”H”時、Optimal Data Placement mode となり効率的にSlotを使用することができます。
PW0/1/2 pinでパワーダウンと 2-to-1 modeを設定できます。
2-to-1 modeのとき、AIN1とAIN2を加算して振幅を1/2にしたデータをSDTO1 (DSDOL1)のSlot 1のスロ
ットに出力します。
PW2 PW1 PW0 Power ON/OFF
pin
pin
pin
Ch2
Ch1
L
L
L
OFF
OFF
L
L
H
ON
ON
L
H
L
ON
ON
L
H
H
ON
ON
H
L
L
ON
ON
H
L
H
ON
ON
H
H
L
ON
ON
H
H
H
ON
ON
Table 13. Channel Power ON/OFF (Parallel Control mode, ODP pin= “H”)
Rev. 0.2
2016/01
- 47 -
[AK5552]
Data on Slot
PW2
PW1
PW0
pin
pin
pin
Slot 2
Slot 1
L
L
L
All “0”
All “0”
L
L
H
(CH1+2)/2
(CH1+2)/2
L
H
L
CH2
CH1
L
H
H
All “0”
(CH1+2)/2
H
L
L
CH2
CH1
H
L
H
(CH1+2)/2
(CH1+2)/2
H
H
L
CH2
CH1
H
H
H
All “0”
(CH1+2)/2
Table 14. Slot Data Assign (Parallel Control mode, ODP pin= “H”, Normal Output)
Data on Slot
PW2
PW1
PW0
pin
pin
pin
Slot 2
Slot 1
L
L
L
All “0”
All “0”
L
L
H
(CH1+2)/2
(CH1+2)/2
L
H
L
CH2
CH1
L
H
H
TDMIN
(CH1+2)/2
H
L
L
CH2
CH1
H
L
H
(CH1+2)/2
(CH1+2)/2
H
H
L
CH2
CH1
H
H
H
TDMIN
(CH1+2)/2
Table 15. Slot Data Assign (Parallel Control mode, ODP pin= “H”, TDM128)
Data on Slot
PW2
PW1
PW0
pin
pin
pin
Slot 2
Slot 1
L
L
L
All “0”
All “0”
L
L
H
(CH1+2)/2
(CH1+2)/2
L
H
L
CH2
CH1
L
H
H
TDMIN
(CH1+2)/2
H
L
L
CH2
CH1
H
L
H
(CH1+2)/2
(CH1+2)/2
H
H
L
CH2
CH1
H
H
H
TDMIN
(CH1+2)/2
Table 16. Slot Data Assign (Parallel Control mode, ODP pin= “H”, TDM256 & TDM512)
Rev. 0.2
2016/01
- 48 -
[AK5552]
[2] Serial Mode
3-wire Serial modeとI2C modeの時は、PW1-2 bitsでAIN1-2を個別にパワーダウンさせることができま
す。PWn (n=1-2) bit= “0”のときAINnはパワーダウン、PWn bit= “1”のときAINn は通常動作になります。
パワーダウンしたチャネルの回路はリセット状態になり、A/DデータはAll “0”になります。また
MONO2-1 bitsで 2-to-1 modeを設定できます。PW1-2 bits とMONO1-2 bits の切り替えはRSTN bit= “0”
の状態で行ってください。
Data on Slot (Normal Output)
MONO2
MONO1
bit
bit
Slot 2
Slot 1
0
0
CH2
CH1
0
1
(CH1+2)/2
(CH1+2)/2
1
0
CH2
CH1
1
1
All “0”
(CH1+2)/2
Table 17. Slot Data Assign (Serial Control mode, Normal Output or DSD mode)
Data on Slot (TDM Output)
MONO2
MONO1
bit
bit
Slot 2
Slot 1
0
0
CH2
CH1
0
1
(CH1+2)/2
(CH1+2)/2
1
0
CH2
CH1
1
1
TDMIN
(CH1+2)/2
Table 18. Slot Data Assign (Serial Control mode, TDM128)
Data on Slot (TDM Output)
MONO2
MONO1
bit
bit
Slot 2
Slot 1
0
0
CH2
CH1
0
1
(CH1+2)/2
(CH1+2)/2
1
0
CH2
CH1
1
1
TDMIN
(CH1+2)/2
Table 19. Slot Data Assign (Serial Control mode, TDM256 & TDM512)
Rev. 0.2
2016/01
- 49 -
[AK5552]
■ データスロット配置
[1] PCM mode
LRCK Period = 1/fs
Normal Output
SDTO1 pin
Slot 1
Slot 2
LRCK Period = 1/fs
TDM128
SDTO1 pin
Slot 1
Slot 2
TDMI
LRCK Period = 1/fs
TDM256
SDTO1 pin
Slot 1 Slot 2
TDMI
LRCK Period = 1/fs
TDM512
SDTO1 pin
1
2
TDMI
Figure 57. Slot Assign in PCM mode
[2] DSD mode
LRCK Period = 1/fs
DSDOL1 pin
Slot 1
DSDOR1 pin
Slot 2
Figure 58. Slot Assign in DSD mode
Rev. 0.2
2016/01
- 50 -
[AK5552]
■ ディジタルフィルタ選択機能 (PCM mode)
AK5552は特性の異なる4種類のディジタルフィルタを持っており、SD pin(bit), SLOW pin(bit)で選択で
きます。OCT Speed mode, HEX Speed mode, DSD modeはディジタルフィルタ選択機能を持っていま
せん。これらのモードではディジタルフィルタの設定は無効となります。
SD
pin(bit)
L(0)
L(0)
H(1)
H(1)
SLOW
Filter
pin(bit)
L(0)
Sharp Roll-off Filter
H(1)
Slow Roll-off Filter
L(0)
Short Delay Sharp Roll-off Filter
H(1)
Short Delay Slow Roll-off Filter
Table 20. ディジタルフィルタ設定
■ ディジタルHPF (PCM mode)
AK5552はDCオフセットキャンセルのためにディジタルHPFを内蔵しています。HPFE pin (bit) = “H (1)”
でディジタル HPF が有効になります。HPFのカットオフ周波数fcは、fs= 48 kHz(Normal Speed mode),
96 kHz(Double Speed mode), 192 kHz(Quad Speed mode)のとき1 Hzです。OCT Speed mode, HEX
Speed mode, DSD modeはHPF機能を持っていません。これらのモードではHPFEの設定は無効となり
ます。HPFのON/OFFの切り換えは全チャネルをリセットした状態で実施してください。
■ オーバフロー検出機能 (PCM mode , DSD mode)
[1] PCM mode
AK5552はアナログ入力のオーバフロー検出機能を持ちます。AIN1-2のいずれかのアナログ入力がオー
バフローすると(0.3 dBFS以上)OVF pinが“H”になります。OVF出力はAIN1-2入力に対してADCと同じ
群遅延を持ちます。
[2] DSD mode
オーバフロー検出機能(エラー検出機能)
過大信号入力などによりいずれかのチャネルのDSD出力信号生成用モジュレータ内部でオーバフロー
が発生するとOVF pinが“H”になります。オーバフローが解消されるとOVF pinは”L”に戻ります。
Rev. 0.2
2016/01
- 51 -
[AK5552]
■ LDO
TVDDの電圧範囲は1.7-1.98 Vまたは3.0-3.6 Vです。TVDDの電圧に応じてLDOのON/OFFを設定してく
ださい。LDOのON/OFFはLDOE pinで設定します。 (Table 21)
LDOE
PDN
LDO
VDD18 pin
TVDD pin 印加電圧範囲
L
L
OFF
1.7-1.98 V
外部電源入力 1.7-1.98 V
L
H
OFF
1.7-1.98 V
外部電源入力 1.7-1.98 V
H
L
OFF
3.0-3.6 V
内部で 500  Pull Down
H
H
ON
3.0-3.6 V
LDO 電圧出力
Table 21. LDO Control
[1] TVDD=1.7-1.98 V時, LDO不使用 (LDOE pin = “L”)
TVDD が 1.7-1.98 V のときは LDO が正常に動作しません。LDOE pin= “L”として LDO を OFF にしてく
ださい。内部ロジック回路の電源として VDD18 pin から 1.7-1.98 V を供給します。
TVDD電圧とVDD18電圧の電位差は0.1 V以内であることが必要です。
[2] TVDD=3.0-3.6 V時, LDO使用 (LDOE pin = “H”)
TVDD が 3.0-3. 6V のときは LDO を ON にしてください。LDO が内部ロジック回路の電源になります。
VDD18 pin は安定化用のコンデンサ接続端子になります。VDD18 pin から外部回路へ電流を供給するこ
とはできません。
■ リセット
電源立ち上げやクロック設定およびクロック周波数を変更する時はデバイスをリセットする必要があ
ります。リセットはPDN pin, PW2-0 pinsおよびRSTN bit, PW2-1 bitsで行います。
Rev. 0.2
2016/01
- 52 -
[AK5552]
■ パワーアップ/ダウンシーケンス例
PDN pinを“L”にするとパワーダウン状態になります。この時、同時にディジタルフィルタがリセットさ
れます。
[1] PCM Mode:
Slave mode 時は PDN pin を “H”にした後、MCLK, BICK, LRCK を入力することで内部のパワーダウン
信号 Internal PDN が解除されます。Master mode 時は PDN pin を “H”にした後、MCLK を入力すること
で Internal PDN が解除されます。
Internal PDN が解除されると初期化サイクルが開始します。出力データ SDTO はスレーブモード時 583
ᵡ fs 後、マスタモード時 578 ᵡ fs 後に確定します。初期化中の A/D データは 2’s complement の “0”で、
初期化終了後、A/D データはアナログ入力信号に相当するデータにセトリングします。セトリングには
群遅延時間程度かかります。
Power
PDN pin
(1)
VDD18 pin
(2)
Internal PDN
(3)
Internal
State
Power -down
Initialize
Normal Operation
Power -down
ADC In
(Analog)
GD
(5)
(5)
GD
(4)
(4)
ADC Out
(Digital)
“0”data
Idle Noise
“0”data
Idle Noise
(6)
Clock In
Don’t care
Don’t care
MCLK,LRCK,BICK
Figure 59. パワーダウン/アップ時タイミング例
Notes
(1) AVDD および TVDD を立ち上げた後、PDN pin を 150 ns 以上 “L”にししてください。
(2) a. LDOE pin = “H”で Parallel Control mode (I2C pin = “H”、PSN pin = “H”) の場合
PDN pin を”H”にすると内部 LDO が立ち上がります。MCLK を 16384 回トグルすると Internal
PDN は解除されます。
b. LDOE pin = “H”で Serial Control mode (PSN pin = “L”) の場合
PDN pin を”H”にすると内部 LDO が立ち上がります。内部オシレータのクロックが 16384 回ト
グルする(max.10 ms)と Internal PDN は解除されます。
c. LDOE pin = “L”のときは PDN pin 解除後 max.1 ms で Internal PDN は解除されます。
Internal PDN が解除されると内部回路は動作を開始し、レジスタへのアクセスが可能になります。
※(2)の期間中はディジタル出力ピン及びディジタル入出力ピンから瞬時的なパルス(パルス幅
max. 1s)が出力されることがあります。システムの誤動作を避けるため、(2)の期間中にこれらの
Rev. 0.2
2016/01
- 53 -
[AK5552]
ピンの出力を参照することと、同じ 3-wire Serial バスまたは I2C バス上にあるデバイスと通信をす
ることは避けて下さい。
(3) 初期化サイクルは Slave mode 時 583/fs、Master mode 時 578/fs です。
(4) パワーダウン時と初期化サイクル中の ADC 出力データは “0”です。
(5) ディジタル出力はアナログ入力に対して群遅延(GD)を持ちます。
Internal PDN 解除詳細
Figure 60. Internal PDN 解除詳細
Rev. 0.2
2016/01
- 54 -
[AK5552]
[2] DSD mode
PDN pin を “H”にした後、MCLK を入力すると Internal PDN が解除されます。
PDN pin
Internal PDN
(1)
MCLK In
Don’t care
Internal
State
Power-Down
Don’t care
Initialize
Normal Operation
Power-Down
(2)
ADC In
(Analog)
(6)
(4)
OVF-pin
(5)
(3)
DSD Out
(Digital)
“L” (-full scale data)
normal data
abnormal data
normal data
“L” (-full scale data)
Figure 61. DSD動作タイミング
Notes:
(1) LDOE pin= “H”のとき、PDN pin を”H”にすると内部 LDO が立ち上がります。内部オシレータのク
ロックが 16384 回トグルすると(max.10 ms) Internal PDN は解除されます。
LDOE pin = “L”のときは PDN pin を”H”にすると max.1 ms で Internal PDN は解除されます。
Internal PDN が解除されると内部回路は動作を開始し、レジスタへのアクセスが可能になります。
※(1)の期間中はディジタル出力ピン及びディジタル入出力ピンから瞬時的なパルス(パルス幅
max.1s)が出力されることがあります。システムの誤動作を避けるため、(1)の期間中にこれらの
ピンの出力を参照することと、同じ 3-wire Serial / I2C バス上にあるデバイスと通信をすることは
避けて下さい。
(2) 初期化動作は 583/fs で完了します。
(3) パワーダウン中および初期化動作中および CH パワーダウン中、DSD 出力ピンは “L”(-full scale
data)を出力します。Phase Modulation mode 時、初期化動作中および CH パワーダウン中、DSD
出力ピンは矩形波 (-full scale data) を出力します。
(4) 過大信号が入力され、内部モジュレータがオーバフローを検出すると、OVF pin から “H”を出力し
ます。
(5) オーバフロー状態になると、DSD 出力は正常データを出力しません。
(6) 入力信号が正常状態になり、内部モジュレータがオーバフロー状態から正常動作に戻ると、OVF pin
出力は “L”になります。
Rev. 0.2
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- 55 -
[AK5552]
■ 動作モードコントロール
AK5552 の動作モードはピンまたはレジスタで設定します。ピンによる設定を Parallel Control mode と
呼びます。Parallel Control mode のときレジスタ設定は無効になります。そのためレジスタ設定が必要
な機能は使用できません。レジスタへのアクセスは 3 線式シリアル通信と I2C バス通信が可能です。
動作モードは I2C pin と PSN pin で選択します。Serial Control mode 時はレジスタ設定が優先され MSN
pin 以外の設定ピンでの設定は無効になります。
I2C pin
L
L
H
H
PS pin
Control Mode
L
3-wire Serial
H
3-wire Serial
L
I2C Bus
H
Parallel
Table 22. Control Mode
■ レジスタコントロールインタフェース
(1) 3-wire Serial Control mode (I2C pin = “L”)
このモードでは 3 線式シリアル I/F pin: CSN, CCLK, CDTI で書き込みを行います。I/F 上のデータは Chip
address (2-bit, C1/0), Read/Write (1-bit, “1”固定, Write only), Register address (MSB first, 5-bit)と Control
data (MSB first, 8-bit)で構成されます。データ送信側は CCLK の“↓”で各ビットを出力し、受信側は“↑”
で取り込みます。データの書き込みは CSN の“↑”で有効になります。CCLK のクロックスピードは 5MHz
(Max.)です。
PDN pin を“L”にすると内部レジスタ値が初期化されます。また、シリアルモードでは RSTN bit に“0”
を書き込むと内部タイミング回路がリセットされます。但し、この時、レジスタの内容は初期化されま
せん。
CSN
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
CCLK
CDTI
C1 C0 R/W A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0
C1-C0:
R/W:
A4-A0:
D7-D0:
Chip Address (C1=CAD1, C0=CAD0)
READ/WRITE (Fixed to “1”, Write only)
Register Address
Control Data
Figure 62. Control I/F Timing
*3 線シリアルモードはデータ読み出しをサポートしません。
*PDN pin = “L”時は、コントロールレジスタへの書き込みはできません。
*CSN = “L”期間中に CCLKの“↑”が 15 回以下または 17 回以上の場合、データは書き込まれません。
Rev. 0.2
2016/01
- 56 -
[AK5552]
(2) I2C-bus Control mode (I2C pin = “H” かつ PSN pin = “L”)
AK5552 の I2C-bus Control mode のフォーマットは、高速モード(max:400 kHz, Ver1.0)に対応していま
す。
(2)-1. WRITE 命令
I2C-bus Control mode におけるデータ書き込みシーケンスはFigure 63に示されます。バス上の IC への
アクセスには、最初に開始条件(Start Condition)を入力します。SCL ラインが “H”の時に SDA ラインを
“H”から “L”にすると、開始条件が作られます(Figure 69)。開始条件の後、スレーブアドレスが送信され
ます。このアドレスは 7-bit から構成され、8-bit 目にはデータ方向ビット(R/W)が続きます。上位 5-bit
は “00100”固定、次の 2-bit はアクセスする IC を選ぶためのアドレスビットで、CAD1-0 pins により設
定されます(Figure 64)。アドレスが一致した場合、AK5552 は、確認応答(Acknowledge)を生成し、命
令が実行されます。マスタは確認応答用のクロックパルスを生成し、SDA ラインを解放しなければな
りません(Figure 70)。R/W ビットが “0”の場合はデータ書き込み R/W ビットが “1”の場合はデータ読み
出しを行います。
第 2 バイトはサブアドレス(レジスタアドレス)です。サブアドレスは、8-bit、MSB first で構成され、上
位 3-bit は、 “0”固定です(Figure 65)。第 3 バイト以降はコントロールデータです。コントロールデータ
は 8-bit、MSB first で構成されます(Figure 66)。AK5552 は、各バイトの受信を完了するたびに確認応答
を生成します。データ転送は、必ずマスタが生成する停止条件(Stop Condition)によって終了します。
SCL ラインが “H”の時に SDA ラインを “L”から “H”にすると、停止条件が作られます(Figure 69)。
AK5552 は複数のバイトのデータを一度に書き込むことができます。データを 1 バイト送った後、停止
条件を送らず更にデータを送ると、サブアドレスが自動的にインクリメントされ、次のデータは次のサ
ブアドレスに格納されます。アドレス “07H”を越えるデータを送ると、内部レジスタに対応するアドレ
スカウンタはロールオーバし、アドレス “00H”から順に格納されます。
クロックが “H”の間は、SDA ラインの状態は一定でなければなりません。データラインが “H”と “L”の間
で状態を変更できるのは、SCL ラインのクロック信号が “L”の時に限られます(Figure 71)。SCL ライン
が “H”の時に SDA ラインを変更するのは、開始条件、停止条件を入力するときのみです。
S
T
A
R
T
SDA
S
S
T
O
P
R/W= “0”
Slave
Address
1st byte
Sub
Address(n)
A
C
K
2nd byte
Data(n)
A
C
K
Data(n+1)
A
C
K
3rd byte
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 63. I2C-bus Control modeのデータ書き込みシーケンス
0
0
1
0
0
CAD1
CAD0
R/W
A1
A0
D1
D0
(CAD0はpinにより設定)
Figure 64. 第1バイトの構成
0
0
0
A4
A3
A2
Figure 65. 第2バイトの構成
D7
D6
D5
D4
D3
D2
Figure 66. 第3バイト以降の構成
Rev. 0.2
2016/01
- 57 -
[AK5552]
(2)-2. READ 命令
R/W ビットが “1”の場合、AK5552 は READ 動作を行います。指定されたアドレスのデータが出力され
た後、マスタが停止条件を送らず確認応答を生成すると、サブアドレスが自動的にインクリメントされ、
次のアドレスのデータを読み出すことができます。アドレス “07H”のデータを読み出した後、さらに次
のアドレスを読み出す場合にはアドレス “00H”のデータが読み出されます。
AK5552 は、カレントアドレスリードとランダムリードの 2 つの READ 命令を持っています。
(2)-2-1. カレントアドレスリード
AK5552 は、内部にアドレスカウンタを持っており、カレントアドレスリードではこのカウンタで指定
されたアドレスのデータを読み出します。内部のアドレスカウンタは最後にアクセスしたアドレスの次
のアドレス値を保持しています。例えば、最後にアクセス(READ でも WRITE でも)したアドレスが “n”
であり、その後カレントアドレスリードを行った場合、アドレス “n+1”のデータが読み出されます。カ
レントアドレスリードでは、AK5552 は READ 命令のスレーブアドレス(R/W = “1”)の入力に対して確認
応答を生成し、次のクロックから内部のアドレスカウンタで指定されたデータを出力したのち内部カウ
ンタを 1 つインクリメントします。データが出力された後、マスタが確認応答を生成せず停止条件を送
ると、READ 動作は終了します。
S
T
A
R
T
SDA
S
S
T
O
P
R/W= “1”
Slave
Address
Data(n)
A
C
K
Data(n+1)
A
C
K
Data(n+2)
A
C
K
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 67. CURRENT ADDRESS READ 命令
(2)-2-2. ランダムアドレスリード
ランダムアドレスリードにより任意のアドレスのデータを読み出すことができます。ランダムアドレス
リードは READ 命令のスレーブアドレス(R/W bit= “1”)を入力する前に、ダミーの WRITE 命令を入力す
る必要があります。ランダムアドレスリードでは最初に開始条件を入力し、次に WRITE 命令のスレー
ブアドレス(R/W = “0”)、読み出すアドレスを順次入力します。AK5552 がこのアドレス入力に対して確
認応答を生成した後、再送条件、READ 命令のスレーブアドレス(R/W bit= “1”)を入力します。AK5552
はこのスレーブアドレスの入力に対して確認応答を生成し、指定されたアドレスのデータを出力し、内
部アドレスカウンタを 1 つインクリメントします。データが出力された後、マスタがアクノリッジを生
成せず停止条件を送ると、READ 動作は終了します。
S
T
A
R
T
SDA
S
S
T
A
R
T
R/W= “0”
Slave
Address
Sub
Address(n)
A
C
K
S
A
C
K
S
T
O
P
R/W= “1”
Slave
Address
Data(n)
A
C
K
Data(n+1)
A
C
K
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 68. Random Address Read 命令
Rev. 0.2
2016/01
- 58 -
[AK5552]
SDA
SCL
S
P
start condition
stop condition
Figure 69. 開始条件と停止条件
DATA
OUTPUT BY
TRANSMITTER
not acknowledge
DATA
OUTPUT BY
RECEIVER
acknowledge
SCL FROM
MASTER
2
1
8
9
S
clock pulse for
acknowledgement
START
CONDITION
Figure 70. I2Cバスでの確認応答
SDA
SCL
data line
stable;
data valid
change
of data
allowed
Figure 71. I2Cバスでのビット転送
Rev. 0.2
2016/01
- 59 -
[AK5552]
■ レジスタマップ
Addr
00H
01H
02H
03H
04H
05H
06H
07H
Register Name
Power Management1
Power Management2
Control 1
Control 2
Control 3
DSD
TEST1
TEST2
D7
1
0
0
0
DP
0
TST7
0
D6
1
0
CKS3
TDM1
0
0
TST6
0
D5
1
0
CKS2
TDM0
0
DCKS
TST5
0
D4
1
0
CKS1
0
0
0
TST4
0
D3
1
0
CKS0
0
0
PMOD
TST3
0
D2
1
MONO2
DIF1
0
0
DCKB
TST2
0
D1
PW2
MONO1
DIF0
0
SD
DSDSEL1
TST1
0
D0
PW1
RSTN
HPFE
0
SLOW
DSDSEL0
TST0
TRST
Note 24. アドレス06H1FHは書き込み不可です。“0”で指定されたビットへの “1”の書き込みは禁止です
Note 25. RSTN bit を “0” にすると内部のデジタルフィルタ、CONTROL部がリセットされます。
レジスタ値は初期化されません。
Note 26. PDN pinを “L” にすると、レジスタ値は初期化されます。
■ レジスタ詳細説明
Addr
00H
Register Name
D7
D6
Power Management1
1
1
R/W
R/W
R/W
Default
1
1
PW4-1: Power Down control for channel 4-1
0: Power OFF
1: Power ON (default)
D5
1
R/W
1
D4
1
R/W
1
D3
1
R/W
1
D2
1
R/W
1
D1
PW2
R/W
1
D0
PW1
R/W
1
Addr Register Name
D7
D6
D5
D4
D3
D2
D1
D0
01H Power Management2
0
0
0
0
0
MONO2 MONO1 RSTN
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
Default
0
0
0
0
0
0
0
1
RSTN: Internal Timing Reset
0: Reset. All registers are not initialized.
1: Normal Operation (default)
“0”で内部タイミング回路がリセットされます。レジスタの内容はリセットされません。
MONO2-1: Channel Summation Mode Select (Table 17-Table 19)
00: Not- Summation mode
01: 2-to-1 mode (Fixed Data Placement)
10: Not- Summation mode
11: 2-to-1 mode (Optimal Data Placement)
Addr Register Name
D7
D6
D5
D4
02H Control 1
0
CKS3 CKS2 CKS1
R/W
R/W
R/W
R/W
R/W
Default
0
0
0
0
HPFE: High Pass Filter Enable
0: High Pass Filter OFF
1: High Pass Filter ON (default)
“1”で全てのチャネルのディジタルHPFがONになります。
D3
CKS0
R/W
0
D2
DIF1
R/W
0
D1
DIF0
R/W
0
D0
HPFE
R/W
1
DIF1-0: Audio Data Interface Modes Select (Table 8, Table 9)
A/Dデータのビット数 24-bit/32-bitとフォーマットMSB justified/ I2S Compatibleを選択します。
Rev. 0.2
2016/01
- 60 -
[AK5552]
CKS3-0: Sampling Speed Mode and MCLK Frequency Select (Table 5)
サンプリングスピードとMCLK周波数を選択します。
Addr Register Name
D7
D6
D5
D4
D3
D2
D1
03H Control 2
0
TDM1 TDM0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
Default
0
0
0
0
0
0
0
TDM1-0: TDM Modes Select (Table 9)
A/Dデータ出力モードをNormal, TDM128, TDM256, TDM512から選択します。
Addr Register Name
D7
D6
D5
D4
04H Control 3
DP
0
0
0
R/W
R/W
R/W
R/W
R/W
Default
0
0
0
0
SLOW: Slow Roll-off Filter Select (Table 20)
0: Sharp Roll-off (default)
1: Slow Roll-off
ディジタルフィルタのRoll-OFF特性を選択します。
D3
0
R/W
0
D2
0
R/W
0
D1
SD
R/W
0
D0
0
R/W
0
D0
SLOW
R/W
0
SD: Short Delay Select (Table 20)
0: Normal Delay (default)
1: Short Delay
ディジタルフィルタのGroup Delayを選択します。
DP: DSD Mode Select
0: PCM mode (default)
1: DSD mode
出力モードを選択します。
Addr Register Name
D7
D6
05H DSD
0
0
R/W
R/W
R/W
Default
0
0
DSDSEL1-0: Select the Frequency of DCLK
00: 64fs
01: 128fs (default)
10: 256fs
11: Reserved (128fs)
D5
DCKS
R/W
0
D4
0
R/W
0
D3
D2
D1
D0
PMOD DCKB DSDSEL1 DSDSEL0
R/W
R/W
R/W
R/W
0
0
0
0
DCKB: Polarity of DCLK
0: DSD data is output from DCLK Falling Edge (default)
1: DSD data is output from DCLK Rising Edge
PMOD: DSD Phase Modulation Mode
0: Not Phase Modulation mode (default)
1: Phase Modulation mode
DSD出力 Phase Modulation modeを選択します。
DCKS: Master Clock Frequency Select at DSD mode (DSD Only)
0: 512fs (default)
1: 768fs
Rev. 0.2
2016/01
- 61 -
[AK5552]
Addr
06H
Register Name
D7
D6
D5
D4
D3
D2
D1
D0
TEST1
TST7
TST6
TST5
TST4
TST3
TST2
TST1
TST0
R/W
RD
RD
RD
RD
RD
RD
RD
RD
Default
0
0
0
0
0
0
0
0
TST7-0: Test register.
必ずdefaultで使用してください。全bit “0”以外をセットすると通常動作は保証されません。
Addr
07H
Register Name
D7
D6
D5
D4
D3
D2
D1
D0
TEST2
0
0
0
0
0
0
0
TRST
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
W
Default
0
0
0
0
0
0
0
0
TRST: Test register. This register must be “0”.
必ずdefaultで使用してください。全bit “0”以外をセットすると通常動作は保証されません。
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[AK5552]
13. 外部接続回路例
34
33
32
31
30
29
28
27
26
25
SLOW/DCKB 35
CKS3/CAD1
CKS2/SCL/CCLK
CKS1/CAD0_I2C/CSN
CKS0/SDA/CDTI
OVF
TESTO1
SDTO1
TDMIN/DSDOR1
LRCK/DSDOL1
BICK/DCLK
DIF1/DSDSEL1
TDM0
TDM1
PSN/CAD0_SPI
I2C
DP
HPFE/DCKS
LDOE
ODP
AIN1P
AIN1N
AK5552
Top View
MSN
PW2
PW1
PW0
PDN
VDD18
DVSS
TVDD
MCLK
TEST
TESTIN6
TESTIN5
24
23
22
21
20
19
18
17
16
15
14
13
Mode
Setting
Controller
4.7
+
0.1
10
Digital 3.3V
Mater Clock
0.1
+
10
AIN2
AIN2+
Analog 5V
Analog 5V
20
100
+
0.1
1
2
3
4
5
6
7
8
9
10
11
12
AIN1+
AIN1
DIF0/
DSDSEL0
Controller
NC
VREFL1
VREFH1
AIN2N
AIN2P
AVDD
AVSS
TESTIN1
TESTIN2
TESTIN3
TESTIN4
NC
Mode
Setting
37
38
39
40
41
42
43
44
45
46
47
48
SD/PMOD 36
Mode
Setting
fs
64fs
Figure 72は、外部接続回路例です。
Figure 72. Typical Connection Diagram
Note 27. ディジタル入力ピンはオープンにしないでください。
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[AK5552]
1. グラウンドと電源のデカップリング
電源とグラウンドの取り方には十分注意してください。通常、AVDD, TVDD にはシステムのアナログ
電源を供給します。AVDD, TVDD が別電源で供給される場合には、電源立ち上げシーケンスを考える
必要はありません。AVSS, DVSS はアナロググラウンドに接続してください。システムのグラウンド
はアナログとディジタルで分けて配線し PC ボード上の電源に近いところで接続してください。小容量
のデカップリングコンデンサはなるべく電源ピンの近くに接続してください。
2. 基準電圧
A/D 変換の基準電圧は VREFH1 pin の電圧と VREFL1 pin の電圧の差です。VREFL1 pin は AVSS に接
続して下さい。高周波ノイズを除去するために、VREFH1 pin と Analog5V 電源の間には 20 の抵抗を
入れ、100 F の電解コンデンサと並列に 0.1 F のセラミックコンデンサを VREFP1 pin と VREFL1 pin
の間に接続して下さい。セラミックコンデンサはピンにできるだけ近づけて接続して下さい。ディジタ
ル信号、特にクロックは AK5552 へのカップリングを避けるため VREFH1, VREFL1 pin からできるだ
け離して下さい。
3. アナログ入力
アナログ入力信号は各チャネルの差動入力ピンから変調器に入力されます。入力電圧は AINn+と AINn
の差の電圧になります(n=1-2)。入力レンジは2.8 V (typ)です。AK5552 は AVSS から AVDD までの電
圧を入力することができます。出力コードのフォーマットは 2’s コンプリメントです。DC オフセット
(ADC 自体の DC オフセットも含む)は内蔵の HPF でキャンセルされます。
AK5552 のアナログ電源電圧は+5 V になっており、アナログ入力ピンには、AVDD + 0.3 V 以上、AVSS
 0.3 V 以下の電圧と 10 mA 以上の電流を入力してはいけません。過大電流の流入は内部の保護回路の
破壊、さらにはラッチアップを引き起こし、IC の破壊に至ります。従って、周辺のアナログ回路の電
源電圧が、15 V 等の場合はアナログ入力ピンを絶対最大定格以上の信号から保護する必要があります。
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[AK5552]
4. 外部アナログ入力回路
Figure 73は AK5552 のアナログ入力回路例 1 (1st order HPF; fc= 0.70 Hz, 2nd order LPF; fc= 351 kHz,
gain= 14.5 dB)です。シングルエンドで入力する場合は差動入力する場合と比較して反転バッファが一
つ増えます。Figure 73ではシングルエンドの場合は JP1, 2 をショート、差動の場合は JP1, 2 をオープ
ンにします。この回路の入力レベルは 14.9 Vpp です (AK5552: 2.8 Vpp Typ.)。この回路使用時のアナ
ログ特性は fs= 48 kHz の時、DR= 115 dB, S/(N+D)= 106 dB です。AK5552 は入力信号の DC バイアス
電圧によって S/(N+D)の特性が変わります。良好な特性をえるためには、DC バイアス電圧を
0.49AVDD から 0.51AVDD の間にしてください。* 15 nF と 1 nF はフィルムコンデンサを推奨しま
す。
4.7k
4.7k
Analog In
620
JP1
VP+
Vin- 68µ
+
14.9Vpp
Bias
VP-
1n *
3.3k
10
+
2.8Vpp
AK5552 AINn+
100p
NJM5534
NJM5534
XLR
15n *
VA+
620
10k
Bias
10k
JP2
68µ
10
-
+
10µ
1n *
3.3k
Vin+
AK5552 AINn-
+
0.1µ
NJM5534
Bias
VA=+5
V
VP=15
V
100p
2.8Vpp
Figure 73. Input Buffer example1
fin
1Hz
10Hz
Frequency
1.77dB
0.02dB
Response
Table 23. Frequency Response of HPF
fin
Frequency
Response
20kHz
40kHz
80kHz
6.144MHz
0.00dB
0.00dB
0.00dB
49.68dB
Table 24. Frequency Response of LPF
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[AK5552]
14. パッケージ
■ 外形寸法図
48-pin QFN (Unit mm)
7.00±0.10
0.40±0.10
B
A
C0
.60
0.23 +0.07
-0.05
0.10
M
AX
5.1
6.75±0.10
7.00±0.10
6.75±0.10
0.50
M
AB
5.1
C
0.85 +0.15
-0.05
+0.03
0.08
0.02 -0.02
0.20
C
■ 材質・メッキ仕様
パッケージ材質:
リードフレーム材質:
端子処理:
エポキシ系樹脂
銅
半田(無鉛)メッキ
■ マーキング
AKM
AK5552VN
XXXXXXX
1
1)
2)
3)
4)
Pin #1 indication
Date Code : XXXXXXX (7 digits)
Marketing Code : AK5552VN
AKM Logo
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[AK5552]
15. オーダリングガイド
AK5552VN
AKD5552
40 – 105 ºC
48-pin QFN
Evaluation Board for AK5552
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[AK5552]
重要な注意事項
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機器、各種安全装置など、その装置・機器の故障や動作不良が、直接または間接を問わず、
生命、身体、財産等へ重大な損害を及ぼすことが通常予想されるような極めて高い信頼性を
要求される用途に使用されることを意図しておらず、保証もされていません。そのため、別
途弊社より書面で許諾された場合を除き、これらの用途に本製品を使用しないでください。
万が一、これらの用途に本製品を使用された場合、弊社は、当該使用から生ずる損害等の責
任を一切負うものではありません。
3. 弊社は品質、信頼性の向上に努めておりますが、電子製品は一般に誤作動または故障する場
合があります。本製品をご使用頂く場合は、本製品の誤作動や故障により、生命、身体、財
産等が侵害されることのないよう、お客様の責任において、本製品を搭載されるお客様の製
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いはその他軍事用途の目的で使用しないでください。本製品および本書記載の技術情報を輸
出または非居住者に提供する場合は、「外国為替及び外国貿易法」その他の適用ある輸出関
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ください。
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