[AK5558]
= Preliminary =
AK5558
8-Channel Differential 32-bit ADC
1. 概 要
AK555x シリーズはディジタルオーディオ機器用に開発された、差動入力、サンプリング周波数 8 kHz –
768 kHz の 32-bit A/D コンバータです。115 dB のダイナミックレンジと 106 dB の S/(N+D)を低消費電
力で実現しています。
AK5558 は、8 チャネルの A/D コンバータを持ち、ミキサーやマルチチャネルレコーダに最適です。
4 種類のディジタルフィルタを内蔵し、お好みの音質に合わせて選択することができます。TDM オー
ディオフォーマットに対応し DSP との接続が容易です。また、11.2 MHz までの DSD 出力が可能です。
チャネル加算機能を使うと 8-to-4 mode 時 118 dB、8-to-2 mode 時 121 dB、8-to-1 mode 時 124 dB に
ダイナミックレンジが向上します。
2. 特
長
8 kHz – 768 kHz
完全差動入力
106 dB
115 dB
(8-to-4 mode: 118 dB, 8-to-2 mode: 121 dB, 8-to-1 mode: 124 dB)
S/N:
115 dB
(8-to-4 mode: 118 dB, 8-to-2 mode: 121 dB, 8-to-1 mode: 124 dB)
内蔵フィルタ:
LPF 4 種類, ディジタル HPF
電源電圧:
4.5-5.5 V (アナログ), 1.7-1.98V or 3.0-3.6 V (ディジタル)
出力フォーマット:
PCM mode 24-bit/32-bit 前詰め, I2S or TDM
DSD mode DSD Native 64, 128, 256
Optimal Data Placement mode により TDM mode の Slot 利用効率を最大化
カスケード TDM I/F:
TDM512: fs= 48 kHz に対応
TDM256: fs= 96 kHz or 48 kHz に対応
TDM128: fs= 192 kHz, 96 kHz or 48 kHz に対応
動作モード:
Master mode & Slave mode
検出機能:
入力オーバフロー
レジスタインタフェース: 3-wire Serial and I2C μP I/F(ピン設定も可)
消費電力:
256 mW (@AVDD= 5.0 V, TVDD= 3.3 V, fs= 48 kHz)
パッケージ:
64-pin QFN
サンプリングレート:
入力部:
S/(N+D):
DR:
Rev. 0.3
2016/01
-1-
[AK5558]
3. 目 次
1. 概 要.................................................................................................................................................. 1
2. 特 長.................................................................................................................................................. 1
3. 目 次.................................................................................................................................................. 2
4. ブロック図 .......................................................................................................................................... 3
■ ブロック図 ......................................................................................................................................... 3
5. ピン配置と機能説明............................................................................................................................ 4
■ ピン配置 ............................................................................................................................................. 4
■ 機能説明 ............................................................................................................................................. 5
■ 使用しないピンの処理について ........................................................................................................ 7
6. 絶対最大定格....................................................................................................................................... 8
7. 推奨動作条件....................................................................................................................................... 8
8. アナログ特性....................................................................................................................................... 9
9. フィルタ特性..................................................................................................................................... 10
■ ADC フィルタ特性 (fs = 48 kHz) ..................................................................................................... 10
■ ADC フィルタ特性 (fs = 96 kHz) ..................................................................................................... 12
■ ADC フィルタ特性 (fs = 192 kHz) ................................................................................................... 14
■ ADC フィルタ特性 (fs = 384 kHz) ................................................................................................... 16
■ ADC フィルタ特性 (fs = 768 kHz) ................................................................................................... 17
10.
DC 特性 ......................................................................................................................................... 18
11.
スイッチング特性.......................................................................................................................... 19
■ タイミング波形 ................................................................................................................................ 26
12.
動作説明 ........................................................................................................................................ 31
■ディジタルコア電源 ......................................................................................................................... 31
■ 出力 mode ........................................................................................................................................ 31
■ Master mode と Slave mode ........................................................................................................... 31
■ システムクロック ............................................................................................................................ 31
■ オーディオインタフェースフォーマット ....................................................................................... 34
■ Channel Summation (PCM Mode, DSD Mode) .............................................................................. 46
■ Optimal Data Placement (PCM Mode, DSD Mode) ........................................................................ 46
■ CH Power Down & Channel Summation Setting (PCM Mode, DSD Mode) .................................. 47
■ ディジタルフィルタ選択機能 (PCM mode) .................................................................................... 53
■ ディジタル HPF (PCM Mode) ......................................................................................................... 53
■ オーバフロー検出機能 (PCM Mode , DSD Mode) .......................................................................... 53
■ LDO .................................................................................................................................................. 54
■ リセット ........................................................................................................................................... 54
■ パワーアップ／ダウンシーケンス例 ............................................................................................... 55
■ 動作モードコントロール ................................................................................................................. 58
■ レジスタコントロールインタフェース ........................................................................................... 58
■ レジスタマップ ................................................................................................................................ 62
■ レジスタ詳細説明 ............................................................................................................................ 62
13.
外部接続回路例 ............................................................................................................................. 65
14.
パッケージ..................................................................................................................................... 68
■ 外形寸法図 ....................................................................................................................................... 68
■ 材質・メッキ仕様 ............................................................................................................................ 68
■ マーキング ....................................................................................................................................... 68
15.
オーダリングガイド ...................................................................................................................... 69
重要な注意事項 ........................................................................................................................................ 70
Rev. 0.3
2016/01
-2-
[AK5558]
4. ブロック図
VREFL4
VREFH4
VREFL3
VREFH3
VREFL2
VREFH2
VREFL1
VREFH1
■ ブロック図
TVDD
AIN1N
VDD18
DVSS
LDO
Voltage Reference
AIN1P
LDOE
Delta-Sigma
Modulator
Decimation
Filter
HPF
Delta-Sigma
Modulator
Decimation
Filter
HPF
Delta-Sigma
Modulator
Decimation
Filter
HPF
Delta-Sigma
Modulator
Decimation
Filter
HPF
Delta-Sigma
Modulator
Decimation
Filter
HPF
Delta-Sigma
Modulator
Decimation
Filter
HPF
Delta-Sigma
Modulator
Decimation
Filter
HPF
Delta-Sigma
Modulator
Decimation
Filter
HPF
DIF0/DSDSEL0
DIF1/DSDSEL1
AIN2P
AIN2N
AIN3P
AIN3N
BICK/DCLK
LRCK/DSDOL1
TDMIN/DSDOR1
SDTO1/DSDOL2
SDTO2/DSDOR2
AIN4P
AIN4N
AIN5P
AIN5N
Serial Output
Interface
SDTO3/DSDOL3
SDTO4/DSDOR3
DSDOL4
DSDOR4
DP
AIN6P
AIN6N
AIN7P
AIN7N
AIN8P
AIN8N
TDM0
TDM1
ODP
AVDD1
AVSS1
PSN/CAD0_SPI
CKS0/SDA/CDTI
CKS1/CAD0_I2C/CSN
CKS2/SCL/CCLK
CKS3/CAD1
Controller
AVDD2
I2C
DCKS/HPFE
OVF
MSN
PW0
PW1
PW2
SD/PMOD
SLOW/DCKB
TEST
MCLK
PDN
AVSS2
Figure 1. AK5558 Block Diagram
Rev. 0.3
2016/01
-3-
[AK5558]
5. ピン配置と機能説明
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
SD/PMOD
SLOW/DCKB
CKS3/CAD1
CKS2/SCL/CCLK
CKS1/CAD0_I2C/CSN
CKS0/SDA/CDTI
OVF
DSDOR4
DSDOL4
SDTO4/DSDOR3
SDTO3/DSDOL3
SDTO2/DSDOR2
SDTO1/DSDOL2
TDMIN/DSDOR1
LRCK/DSDOL1
BICK/DCLK
■ ピン配置
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
64QFN
TOP VIEW
Exposed Pad (Back Face) *
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
MSN
PW2
PW1
PW0
PDN
VDD18
DVSS
TVDD
MCLK
TEST
AIN8P
AIN8N
VREFL4
VREFH4
AIN7N
AIN7P
AVSS1
AVDD1
AIN3P
AIN3N
VREFL2
VREFH2
AIN4N
AIN4P
AIN5P
AIN5N
VREFH3
VREFL3
AIN6N
AIN6P
AVDD2
AVSS2
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
DIF0/DSDSEL0
DIF1/DSDSEL1
TDM0
TDM1
PSN/CAD0_SPI
I2C
DP
DCKS/HPFE
LDOE
ODP
AIN1P
AIN1N
VREFL1
VREFH1
AIN2N
AIN2P
* パッケージ裏面中央の露出パッド(Exposed Pad)は、オープンまたはグランドに接続して下さい。
Figure 2. ビン配置図
Rev. 0.3
2016/01
-4-
[AK5558]
■ 機能説明
No.
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
Pin Name
AVSS1
AVDD1
AIN3P
AIN3N
VREFL2
VREFH2
AIN4N
AIN4P
AIN5P
AIN5N
VREFH3
VREFL3
AIN6N
AIN6P
AVDD2
AVSS2
AIN7P
AIN7N
VREFH4
VREFL4
AIN8N
AIN8P
TEST
MCLK
I/O
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
Function
Analog Ground Pin(AIN1-4)
Analog Power Supply Pin(AIN1-4), 4.5-5.5 V
Channel 3 Positive Input Pin
Channel 3 Negative Input Pin
ADC Low Level Voltage Reference Input Pin
ADC High Level Voltage Reference Input Pin
Channel 4 Negative Input Pin
Channel 4 Positive Input Pin
Channel 5 Positive Input Pin
Channel 5 Negative Input Pin
ADC High Level Voltage Reference Input Pin
ADC Low Level Voltage Reference Input Pin
Channel 6 Negative Input Pin
Channel 6 Positive Input Pin
Analog Power Supply Pin(AIN5-8), 4.5-5.5 V
Analog Ground Pin(AIN5-8)
Channel 7 Positive Input Pin
Channel 7 Negative Input Pin
ADC High Level Voltage Reference Input Pin
ADC Low Level Voltage Reference Input Pin
Channel 8 Negative Input Pin
Channel 8 Positive Input Pin
TEST Enable Pin. This pin is pull down by 100kΩ internally
Master Clock Input Pin
Digital I/O Buffers and LDO Power Supply Pin
1.7-1.98 V (LDOE pin= “L”) or 3.0-3.6 V (LDOE pin= “H”).
Digital Ground Pin
Digital Core Power Supply Pin, 1.7-1.98 V (LDOE pin= “L”)
25 TVDD
-
26 DVSS
I
27 VDD18
O LDO Stabilization Capacitor Connect Pin. (LDOE pin= “H”)
28 PDN
I
29 PW0
30 PW1
31 PW2
I
I
I
32 MSN
I
I
BICK
33
O
DCLK
O
I
LRCK
34
O
DSDOL1
O
Reset & Power Down Pin
“L”: Reset & Power down, “H” : Normal operation
Power Management Pin, Channel Summation select Pin
Power Management Pin, Channel Summation select Pin
Power Management Pin, Channel Summation select Pin
Master/Slave Select Pin
“L”: Slave Mode, “H” : Master Mode
Audio Serial Data Clock Input Pin in PCM & Slave Mode.
This pin is pulled down by 100 kΩ internally
Audio Serial Data Clock Output Pin in PCM & Master Mode
This pin is pulled down by 100 kΩ internally
DSD Clock Output Pin in DSD Mode
This pin is pulled down by 100 kΩ internally
Channel Clock Input Pin in PCM & Slave Mode
This pin is pulled down by 100 kΩ internally
Channel Clock Output Pin in PCM & Master Mode
This pin is pulled down by 100 kΩ internally
Audio Serial Data Output Pin for AIN1 in DSD Mode
This pin is pulled down by 100 kΩ internally
Rev. 0.3
Power Down
Status
Hi-z & Pull
Down with
500 Ω
Hi-z
Hi-z
Hi-z
Hi-z
2016/01
-5-
[AK5558]
No.
Pin Name
I/O
TDMIN
I
DSDOR1
O
SDTO1
DSDOL2
SDTO2
DSDOR2
SDTO3
DSDOL3
SDTO4
DSDOR3
DSDOL4
DSDOR4
OVF
CKS0
SDA
CDTI
CKS1
CAD0_I2C
CSN
CKS2
SCL
CCLK
CKS3
CAD1
SLOW
DCKB
SD
PMOD
O
O
O
O
O
O
O
O
O
O
O
I
I/O
I
I
I
I
I
I
I
I
I
I
I
I
I
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
DIF0
I
DSDSEL0
I
DIF1
I
DSDSEL1
I
51 TDM0
I
52 TDM1
I
53
PSN
I
CAD0_SPI
I
54 I2C
I
55 DP
I
Function
TDM Data Input Pin in PCM Mode
This pin is pulled down by 100 kΩ internally
Audio Serial Data Output Pin for AIN2 in DSD Mode
This pin is pulled down by 100 kΩ internally
Audio Serial Data Output Pin for AIN1 and AIN2 in PCM Mode
Audio Serial Data Output Pin for AIN3 in DSD Mode
Audio Serial Data Output Pin for AIN3 and AIN4 in PCM Mode
Audio Serial Data Output Pin for AIN4 in DSD Mode
Audio Serial Data Output Pin for AIN5 and AIN6 in PCM Mode
Audio Serial Data Output Pin for AIN5 in DSD Mode
Audio Serial Data Output Pin for AIN7 and AIN8 in PCM Mode
Audio Serial Data Output Pin for AIN6 in DSD Mode
Audio Serial Data Output Pin for AIN7 in DSD Mode
Audio Serial Data Output Pin for AIN8 in DSD Mode
Analog Input Over Flow Flag Output Pin
Clock Mode Select Pin
Control Data I/O Pin in I2C Bus Serial Control Mode
Control Data Input Pin in 3-wire Serial Control Mode
Clock Mode Select Pin
Chip Address 0 Pin in I2C Bus Serial Control Mode
Chip Select Pin in 3-wire Serial Control Mode
Clock Mode Select Pin
Control Data Clock Pin in I2C Bus Serial Control Mode
Control Data Clock Pin in 3-wire Serial Control Mode
Clock Mode Select Pin
Chip Address 1 Pin in I2C Bus or 3-wire Serial Control Mode
Slow Roll-OFF Digital Filter Select Pin in PCM Mode
Polarity of DCLK Pin in DSD Mode
Short Delay Digital Filter Select Pin in PCM Mode
DSD Phase Modulation Mode Select Pin in DSD Mode
Audio Data Format Select Pin in PCM Mode
“L”: MSB justified, “H”: I2S
DSD Sampling Rate Control Pin in DSD Mode
Audio Data Format Select Pin in PCM Mode
“L”: 24-bit Mode, “H”: 32-bit Mode
DSD Sampling Rate Control Pin in DSD Mode
TDM I/F Format Select Pin
* This pin must be fixed to “L” when using DSD mode.
TDM I/F Format Select Pin
* This pin must be fixed to “L” when using DSD mode.
Control Mode Select Pin (I2C pin = “H”)
“L”:I2C Bus Serial Control Mode, “H” :Parallel Control Mode
Chip Address 0 Pin in 3-wire Serial Control Mode (I2C pin = “L”)
Control Mode Select Pin
“L”: 3-wire Serial Control Mode
“H”: I2C Bus Serial Control Mode or Parallel Control Mode
DSD Mode Enable Pin
“L”: PCM Mode, “H”: DSD Mode
Rev. 0.3
Power Down
Status
Hi-z
L
L
L
L
L
L
L
L
L
L
L
Hi-z
-
2016/01
-6-
[AK5558]
No.
Pin Name
I/O
Power Down
Status
Function
High Pass Filter Enable Pin
“L”: HPF Disable, “H”: HPF Enable
DCKS
I Master Clock Frequency Select at DSD Mode (DSD Only)
LDO Enable Pin
57 LDOE
I
“L”: LDO Disable, “H”: LDO Enable
This pin is pulled down by 100 kΩ internally.
58 ODP
I Optimal Data Placement Mode Select Pin
59 AIN1P
I Channel 1 Positive Input Pin
60 AIN1N
I Channel 1 Negative Input Pin
61 VREFL1
I ADC Low Level Voltage Reference Input Pin
62 VREFH1
I ADC High Level Voltage Reference Input Pin
63 AIN2N
I Channel 2 Negative Input Pin
64 AIN2P
I Channel 2 Positive Input Pin
Note 1. ディジタル入力ピンはフローティングにしないでください。
56
HPFE
I
-
-
■ 使用しないピンの処理について
使用しない入出力ピンは下記のように処理してください。
PCM Mode 時
区分
Analog
Digital
ピン名
AIN1-8P, AIN1-8N
VREFH1-4
VREFL1-4
TDMIN, TEST
SDTO1-4, DSDOL4, DSDOR4, OVF
設定
オープン
AVDD に接続
AVSS に接続
DVSS に接続
オープン
DSD Mode 時
区分
ピン名
AIN1-8P, AIN1-8N
Analog
VREFH1-4
VREFL1-4
TDM0, TDM1, TEST
Digital
DSDOL1-4, DSDOR1-4, OVF
Note 2. 使用しないチャネルはパワーダウンしてください。
Rev. 0.3
設定
オープン
AVDD に接続
AVSS に接続
DVSS に接続
オープン
2016/01
-7-
[AK5558]
6. 絶対最大定格
(VSS= 0 V; Note 3)
Parameter
Symbol
Min.
Max.
Unit
AVDDam
−0.3
6.0
V
電源電圧 アナログ電源 (AVDD pin)
ディジタルインタフェース電源 (TVDD pin)
TVDDam
−0.3
4.0
V
VDD18am
−0.3
2.5
V
ディジタルコア電源 (VDD18 pin) (Note 4)
入力電流 (電源ピンを除く)
IIN
10
mA
アナログ入力電圧 (AIN1-8P, AIN1-8N pins)
VINA
−0.3
AVDD+0.3
V
ディジタル入力電圧
VIND
−0.3
TVDD+0.3
V
動作周囲温度
°C
タブ VSS 接続の場合
Ta
−40
105
°C
Ta
−40
70
タブオープンの場合
保存温度
Tstg
−65
150
°C
Note 3. 電圧はすべてグラウンドピンに対する値です。
Note 4. 1.8V LDO をオフにして(LDOE pin= “L”)、VDD18 pin に外から電源電圧を供給する場合です。
注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。
また通常の動作は保証されません。
7. 推奨動作条件
(VSS= 0 V; Note 3)
Parameter
Symbol
Min.
Typ. Max. Unit
アナログ電源 (AVDD pin)
AVDD
4.5
5.0
5.5
V
(LDOE pin= “L”) (Note 5)
ディジタルインタフェース電源 (TVDD pin)
TVDD
1.7
1.8
1.98
V
電源電圧
(Note 6)
ディジタルコア電源 (VDD18 pin)
VDD18
1.7
1.8
1.98
V
(LDOE pin= “H”) (Note 7)
ディジタルインタフェース電源 (TVDD pin)
TVDD
3.0
3.3
3.6
V
Voltage
“H” voltage Reference (Note 8)
VREFH1-4
4.5
5.0
5.5
V
Reference
“L” voltage reference
VREFL1-4
AVSS
V
(Note 9)
Note 3. 電圧はすべてグラウンドピンに対する値です。
Note 5. LDOE pin= “L”のとき、TVDD pin は VDD18 pin より先にまたは同時に立ち上げてください。
AVDD pin と TVDD pin の間及び AVDD pin と VDD18 pin の間の立上げ順序に制限はありませ
ん。
Note 6. LDOE pin= “L”のとき、TVDD は VDD18±0.1 V 以内にしてください。
Note 7. LDOE pin= “H”のとき、内部 LDO が 1.8 V を出力します。
TVDD pin と AVDD pin の電源立ち上げシーケンスを考慮する必要はありません。
Note 8. VREFH1-4 は AVDD+0.1 V 以下にしてください。
Note 9. VREFL1-4 は AVSS と同電位にしてください。
アナログ入力電圧は{(VREFH) – (VREFL)}に比例します。
Vin (Typ., @ 0dB) = 2.8 {(VREFH) – (VREFL)} / 5 [V].
注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任を負いません。
Rev. 0.3
2016/01
-8-
[AK5558]
8. アナログ特性
(特記なき場合は Ta= 25 C; AVDD= 5.0 V; TVDD= 3.3 V, fs= 48 kHz, BICK= 64fs;
Signal Frequency= 1 kHz; 24-bit Data; Measurement frequency= 20 Hz-20 kHz at fs= 48 kHz,
40 Hz-40 kHz at fs= 96 kHz, 40 Hz-40 kHz at fs= 192 kHz)
Parameter
Min.
Typ.
Max.
Unit
Analog Input Characteristics:
Resolution
32
bit
Input Voltage
(Note 10)
Vpp
2.7
2.8
2.9
1 dBFS
106
dB
100
S/(N+D)
fs= 48 kHz
92
dB
20 dBFS
BW=20 kHz
52
dB
60 dBFS
1 dBFS
106
dB
fs= 96 kHz
89
dB
20 dBFS
BW= 40 kHz
49
dB
60 dBFS
1 dBFS
106
dB
fs= 192 kHz
89
dB
20 dBFS
BW= 40 kHz
49
dB
60 dBFS
Not-Sum. mode
110
115
dB
Dynamic Range
8-to-4 mode
118
dB
8-to-2 mode
121
dB
(60 dBFS with A-weighted)
8-to-1 mode
124
dB
Not-Sum. mode
110
115
dB
S/N
8-to-4 mode
118
dB
(A-weighted)
8-to-2 mode
121
dB
8-to-1 mode
124
dB
Input Resistance
DSD 64fs 時は、2 倍になります。
8.8
10.4
12.0
k
(DSD128, DSD256 時は表の通り)
Interchannel Isolation
110
120
dB
(AIN1↔AIN2, AIN3↔AIN4, AIN5↔AIN6, AIN7↔AIN8)
Interchannel Gain Mismatch
0
0.5
dB
Power Supply Rejection
(Note 11)
60
dB
Power Supplies
Power Supply Current
Normal Operation (PDN pin = “H”, LDOE pin = “H”)
mA
AVDD + VREFHm (m=1-4)
40
52
mA
TVDD
(fs= 48 kHz)
17
22
mA
TVDD
(fs= 96 kHz)
28
36
mA
TVDD
(fs= 192 kHz)
25
32
Power Down mode (PDN pin = “L”)
(Note 12)
AVDD+TVDD
10
100
A
Note 10. ADC 出力がフルスケールになる(AINnP)(AINnN)の値です(n=1-8)。
Vin = 0.56 (VREFHmVREFLm) [Vpp]. (m=1-4)
Note 11. VREFH1-4 を一定にして AVDD, TVDD に 1 kHz, 20 mVpp の正弦波を重畳した場合です。
Note 12. 全てのディジタル入力ピンを TVDD または TVSS に固定した時の値です。
Rev. 0.3
2016/01
-9-
[AK5558]
9. フィルタ特性
■ ADC フィルタ特性 (fs = 48 kHz)
(Ta= 40 - +105C; AVDD= 4.5-5.5 V, TVDD=1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”),
VDD18= 1.7-1.98 V (LDOE pin= “L”))
Parameter
Symbol
Min.
Typ.
Max.
Unit
Digital Filter (Decimation LPF): SHARP ROLL-OFF (Figure 3)
(SD pin= “L”, SLOW pin= “L”)
Passband (Note 13) +0.001/0.06 dB
PB
0
22.0
kHz
24.4
kHz
6.0 dB
Stopband (Note 13)
SB
27.9
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 - 20.0 kHz
0
1/fs
GD
Group Delay (Note 14)
GD
19
1/fs
Digital Filter (Decimation LPF): SLOW ROLL-OFF (Figure 4)
(SD pin= “L”, SLOW pin= “H”)
Passband (Note 13) +0.001/0.076 dB
PB
0
12.5
kHz
21.9
kHz
6.0 dB
Stopband (Note 13)
SB
36.5
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 - 20.0 kHz
0
1/fs
GD
Group Delay (Note 14)
GD
7
1/fs
Digital Filter (Decimation LPF): SHORT DELAY SHARP ROLL-OFF FILTER (Figure 5)
(SD pin= “H”, SLOW pin= “L”)
Passband (Note 13)
PB
0
22.0
kHz
+0.001/0.06 dB
24.4
kHz
6.0 dB
Stopband (Note 13)
SB
27.9
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 - 20.0 kHz
2.8
1/fs
GD
Group Delay (Note 14)
GD
5
1/fs
Digital Filter (Decimation LPF): SHORT DELAY SLOW ROLL-OFF (Figure 6)
(SD pin= “H”,SLOW pin= “H”)
Passband (Note 13) +0.001/0.076 dB
PB
0
12.5
kHz
21.9
kHz
6.0 dB
Stopband (Note 13)
SB
36.5
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 - 20.0 kHz
1.2
1/fs
GD
Group Delay (Note 14)
GD
5
1/fs
Digital Filter (HPF):
Frequency Response
FR
1.0
Hz
3.0 dB
2.5
Hz
0.5 dB
(Note 13)
6.5
Hz
0.1 dB
Note 13. 各振幅特性の周波数は fs (システムサンプリングレート)に比例します。
例えば PB (+0.001 dB/0.06 dB) は 0.46 fs (SHARP ROLL-OFF)で、
PB (+0.001 dB/0.076 dB) は 0.26 fs (SLOW ROLL-OFF) になります。
Note 14. ディジタルフィルタによる遅延演算で、ADC 部はアナログ信号が入力されてから SDTO Lch
の MSB の出力タイミングまでの時間です。また、オーディオインターフェースでの出力時に、
最大+1[1/fs]の誤差を生じる可能性があります。
Rev. 0.3
2016/01
- 10 -
[AK5558]
Figure 3. SHARP ROLL-OFF (fs= 48 kHz)
Figure 4. SLOW ROLL-OFF (fs= 48 kHz)
Figure 5. SHORT DELAY SHARP ROLL-OFF (fs= 48 kHz)
Figure 6. SHORT DELAY SLOW ROLL-OFF (fs= 48 kHz)
Rev. 0.3
2016/01
- 11 -
[AK5558]
■ ADC フィルタ特性 (fs = 96 kHz)
(Ta= 40 - +105 C; AVDD= 4.5-5.5 V, TVDD=1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”),
VDD18= 1.7-1.98 V (LDOE pin= “L”))
Parameter
Symbol
Min.
Typ.
Max.
Unit
Digital Filter (Decimation LPF): SHARP ROLL-OFF (Figure 7)
(SD pin= “L”, SLOW pin= “L”)
44.1
Passband (Note 13) +0.001/0.06 dB
0
kHz
PB
48.8
kHz
6.0 dB
Stopband (Note 13)
SB
55.7
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 - 40.0 kHz
0
1/fs
GD
Group Delay (Note 14)
GD
19
1/fs
Digital Filter (Decimation LPF): SLOW ROLL-OFF (Figure 8)
(SD pin= “L”, SLOW pin= “H”)
25
Passband (Note 13) +0.001/0.076 dB
0
kHz
PB
43.8
kHz
6.0 dB
Stopband (Note 13)
SB
73
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 - 40.0 kHz
0
1/fs
GD
Group Delay (Note 14)
GD
7
1/fs
Digital Filter (Decimation LPF): SHORT DELAY SHARP ROLL-OFF (Figure 9)
(SD pin= “H”,SLOW pin= “L”)
Passband (Note 13) +0.001/0.06 dB
0
44.1
kHz
PB
48.8
kHz
6.0 dB
Stopband (Note 13)
SB
55.7
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 - 40.0 kHz
2.8
1/fs
GD
Group Delay (Note 14)
GD
5
1/fs
Digital Filter (Decimation LPF): SHORT DELAY SLOW ROLL-OFF (Figure 10)
(SD pin=“H”, SLOW pin= “H”)
Passband (Note 13) +0.001/0.076 dB
0
25
kHz
PB
43.8
kHz
6.0dB
Stopband (Note 13)
SB
73
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 - 40.0 kHz
1.2
1/fs
GD
Group Delay (Note 14)
GD
5
1/fs
Digital Filter (HPF):
Frequency Response
FR
1.0
Hz
3.0 dB
2.5
Hz
0.5 dB
(Note 13)
6.5
Hz
0.1 dB
Note 13. 各振幅特性の周波数は fs (システムサンプリングレート)に比例します。
例えば PB (+0.001 dB/0.06 dB) は 0.46 fs (SHARP ROLL-OFF)で、
PB (+0.001 dB/0.076 dB) は 0.26 fs (SLOW ROLL-OFF) になります。
Note 14. ディジタルフィルタによる遅延演算で、ADC 部はアナログ信号が入力されてから SDTO Lch
の MSB の出力タイミングまでの時間です。また、オーディオインターフェースでの出力時に、
最大+1[1/fs]の誤差を生じる可能性があります。
Rev. 0.3
2016/01
- 12 -
[AK5558]
Figure 7. SHARP ROLL-OFF (fs= 96 kHz)
Figure 8. SLOW ROLL-OFF (fs= 96 kHz)
Figure 9. SHORT DELAY SHARP ROLL-OFF (fs= 96 kHz)
Figure 10. SHORT DELAY SLOW ROLL-OFF (fs= 96 kHz)
Rev. 0.3
2016/01
- 13 -
[AK5558]
■ ADC フィルタ特性 (fs = 192 kHz)
(Ta= 40 - +105 C; AVDD= 4.5-5.5 V, TVDD=1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”),
VDD18= 1.7-1.98 V (LDOE pin= “L”))
Parameter
Symbol
Min.
Typ.
Max.
Unit
Digital Filter (Decimation LPF): SHARP ROLL-OFF (Figure 11)
(SD pin=“L”, SLOW pin= “L”)
83.7
Passband (Note 13) +0.001/0.037 dB
0
kHz
PB
100.2
kHz
6.0 dB
Stopband (Note 13)
SB
122.9
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 - 40.0 kHz
0
1/fs
GD
Group Delay (Note 14)
GD
15
1/fs
Digital Filter (Decimation LPF): SLOW ROLL-OFF (Figure 12)
(SD pin=“L”, SLOW pin= “H”)
Passband (Note 13) +0.001/0.1 dB
0
31.5
kHz
PB
75.2
kHz
6.0 dB
Stopband (Note 13)
SB
146
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 - 40.0 kHz
0
1/fs
GD
Group Delay (Note 14)
GD
8
1/fs
Digital Filter (Decimation LPF): SHORT DELAY SHARP ROLL-OFF FILTER (Figure 13)
(SD pin=“H”, SLOW pin= “L”)
Passband (Note 13) +0.001/0.037 dB
0
83.7
kHz
PB
100.2
kHz
6.0 dB
Stopband (Note 13)
SB
122.9
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 - 40.0 kHz
0.3
1/fs
GD
Group Delay (Note 14)
GD
6
1/fs
Digital Filter (Decimation LPF): SHORT DELAY SLOW ROLL-OFF FILTER (Figure 14)
(SD pin=“H”, SLOW pin= “H”)
Passband (Note 13) +0.001/0.1 dB
0
31.5
kHz
PB
75.2
kHz
6.0 dB
Stopband (Note 13)
SB
146
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 - 40.0 kHz
0.4
1/fs
GD
Group Delay (Note 14)
GD
6
1/fs
Digital Filter (HPF):
Frequency Response
FR
1.0
Hz
3.0 dB
2.5
Hz
0.5 dB
(Note 13)
6.5
Hz
0.1 dB
Note 13. 各振幅特性の周波数は fs (システムサンプリングレート)に比例します。
例えば PB (+0.001 dB/0.037 dB) は 0.436 fs (SHARP ROLL-OFF)で、
PB (+0.001 dB/0.1 dB) は 0.164 fs (SLOW ROLL-OFF)になります。
Note 14. ディジタルフィルタによる遅延演算で、ADC 部はアナログ信号が入力されてから SDTO Lch
の MSB の出力タイミングまでの時間です。また、オーディオインターフェースでの出力時に、
最大+1[1/fs]の誤差を生じる可能性があります。
Rev. 0.3
2016/01
- 14 -
[AK5558]
Figure 11. SHARP ROLL-OFF (fs= 192 kHz)
Figure 12. SLOW ROLL-OFF (fs= 192 kHz)
Figure 13. SHORT DELAY SHARP ROLL-OFF (fs= 192 kHz)
Figure 14. SHORT DELAY SLOW ROLL-OFF (fs= 192 kHz)
Rev. 0.3
2016/01
- 15 -
[AK5558]
■ ADC フィルタ特性 (fs = 384 kHz)
(Ta= 40 - +105 C; AVDD= 4.5-5.5 V, TVDD=1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”),
VDD18= 1.7-1.98 V (LDOE pin= “L”))
Parameter
Symbol
Min.
Typ.
Max.
Unit
Digital Filter (Decimation LPF) (Figure 15)
(SD pin = “X”, SLOW pin = “X”) * SD pin, Slow pin に依存しません。
Frequency Response
0.1 dB
81.75
kHz
(Note 13)
1.0 dB
114
kHz
FR
137.63
kHz
3.0 dB
157.2
kHz
6.0 dB
Stopband (Note 13)
SB
277.4
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 - 40.0 kHz
ΔGD
0
1/fs
Group Delay (Note 14)
GD
7
1/fs
Note 13. 各振幅特性の周波数は fs (システムサンプリングレート)に比例します。
Note 14. ディジタルフィルタによる遅延演算で、ADC 部はアナログ信号が入力されてから SDTO Lch
の MSB の出力タイミングまでの時間です。また、オーディオインターフェースでの出力時に、
最大+1[1/fs]の誤差を生じる可能性があります。
Figure 15. Frequency Response (fs= 384 kHz)
Rev. 0.3
2016/01
- 16 -
[AK5558]
■ ADC フィルタ特性 (fs = 768 kHz)
(Ta= 40 - +105 C; AVDD= 4.5-5.5 V, TVDD=1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”),
VDD18= 1.7-1.98 V (LDOE pin= “L”))
Parameter
Symbol
Min.
Typ.
Max.
Unit
Digital Filter (Decimation LPF) (Figure 16)
(SD pin = “X”, SLOW pin = “X”) * SD pin, Slow pin に依存しません。
Frequency Response
0.1 dB
26.25
kHz
(Note 13)
1.0 dB
83.75
kHz
FR
144.5
kHz
3.0 dB
203.1
kHz
6.0 dB
Stopband (Note 13)
SB
640.3
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 - 40.0 kHz
ΔGD
0
1/fs
Group Delay (Note 14)
GD
5
1/fs
Note 13. 各振幅特性の周波数は fs (システムサンプリングレート)に比例します。
Note 14. ディジタルフィルタによる遅延演算で、ADC 部はアナログ信号が入力されてから SDTO Lch
の MSB の出力タイミングまでの時間です。また、オーディオインターフェースでの出力時に、
最大+1[1/fs]の誤差を生じる可能性があります。
Figure 16. Frequency Response (fs= 768 kHz)
Rev. 0.3
2016/01
- 17 -
[AK5558]
10. DC 特性
(Ta= 40-105 C; AVDD= 4.5-5.5 V, VDD18= 1.7-1.98 V (LDOE pin=“L”))
Parameter
Symbol
Min.
TVDD= 3.0-3.6 V (LDOE pin=”H”)
High-Level Input Voltage
Low-Level Input Voltage
High-Level Output Voltage
(Iout= 100 µA)
Low-Level Output Voltage
(except SDA pin: Iout= 100 µA)
(SDA pin: Iout= 3 mA)
TVDD= 1.7-1.98 V (LDOE pin=”L”)
(Note 15)
(Note 15)
(Note 16)
Typ.
Max.
Unit
VIH
VIL
70%TVDD
-
-
30%TVDD
V
V
VOH
TVDD0.5
-
-
V
VOL
VOL
-
-
0.5
0.4
V
V
(Note 17)
High-Level Input Voltage
(Note 15)
VIH
80%TVDD
V
Low-Level Input Voltage
(Note 15)
VIL
20%TVDD
V
High-Level Output Voltage
(Note 16)
VOH
TVDD0.3
V
(Iout= 100 µA)
Low-Level Output Voltage
(Note 17)
(except SDA pin: Iout= 100 µA)
VOL
0.3
V
(SDA pin: Iout= 3 mA)
VOL
20%TVDD
V
Input Leakage Current
Iin
10
A
Note 15. MCLK, PDN, PW0-2, MSN, BICK (Slave Mode), LRCK (Slave Mode), TDMIN, SLOW/DCKB,
SD/PMOD, CKS0/SDA (Write)/CDTI, CKS1/CAD_I2C/CSN, CKS2/SCL/CCLK, CKS3/CAD1,
DIF0/DSDSEL0, DIF1/DSDSEL1, TDM0, TDM1, PSN/CAD0_SPI, I2C, DP, DCKS/HPFE,
LDOE, ODP, TEST pins
Note 16. BICK (Master Mode)/DCLK, LRCK (Master Mode)/DSDOL1, DSDOR1, SDTO1/DSDOL2,
SDTO2/DSDOR2, SDTO3/DSDOL3, SDTO4/DSDOR3, DSDOL4, DSDOR4, OVF pins
Note 17. Note 16. のピン および SDA (Read)。プルアップ抵抗の接続先は TVDD+0.3 V 以内にしてくだ
さい。
Rev. 0.3
2016/01
- 18 -
[AK5558]
11. スイッチング特性
(Ta= 40 - +105 C; AVDD= 4.5-5.5 V, TVDD= 1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”),
VDD18= 1.7-1.98 V (LDOE pin=“L”), CL= 10 pF)
Parameter
Symbol
Master Clock (MCLK)Timing (Figure 17, Figure 18)
Frequency
fCLK
Duty Cycle
dCLK
LRCK Timing (Slave mode) (Figure 17)
Normal mode (TDM1-0 bits = “00”)
fs
Frequency
fsn
Normal Speed mode
fsd
Double Speed mode
fsq
Quad Speed mode
fso
Oct speed mode
fsh
Hex speed mode
Duty
Duty Cycle
TDM128 mode (TDM1-0 bits = “01”)
fs
Frequency
fsn
Normal Speed mode
fsd
Double Speed mode
fsq
Quad Speed mode
tLRH
High time
tLRL
Low time
TDM256 mode (TDM1-0 bits = “10”)
fs
Frequency
fsn
Normal Speed mode
fsd
Double Speed mode
tLRH
High time
tLRL
Low time
TDM512 mode (TDM1-0 bits = “11”)
fs
Frequency
fsn
Normal Speed mode
tLRH
High time
tLRL
Low time
LRCK Timing (Master mode) (Figure 18)
Normal mode (TDM1-0 bits = “00”)
fs
Frequency
fsn
Normal Speed mode
fsd
Double Speed mode
fsq
Quad Speed mode
fso
Oct speed mode
fsh
Hex speed mode
Duty
Duty Cycle
TDM128 mode (TDM1-0 bits = “01”)
fs
Frequency
fsn
Normal Speed mode
fsd
Double Speed mode
fsq
Quad Speed mode
tLRH
High time
TDM256 mode (TDM1-0 bits = “10”)
fs
Frequency
fsn
Normal Speed mode
fsd
Double Speed mode
tLRH
High time
TDM512 mode (TDM1-0 bits = “11”)
fs
Frequency
fsn
Normal Speed mode
tLRH
High time
Min.
Typ.
Max.
Unit
2.048
45
-
49.152
55
MHz
%
8
54
108
45
384
768
-
54
108
216
55
kHz
kHz
kHz
kHz
kHz
%
8
54
108
1/128fs
1/128fs
-
54
108
216
-
kHz
kHz
kHz
ns
ns
8
54
1/256fs
1/256fs
-
54
108
-
kHz
kHz
ns
ns
8
1/512fs
1/512fs
-
54
-
kHz
ns
ns
8
54
108
-
384
768
50
54
108
216
-
kHz
kHz
kHz
kHz
kHz
%
8
54
108
-
1/4fs
54
108
216
-
kHz
kHz
kHz
ns
8
54
-
1/8fs
54
108
-
kHz
kHz
ns
8
-
1/16fs
54
-
kHz
ns
Note 18. 1024fs, 512fs or 768fs /256fs or 384fs /128fs or 192fs を切り替えた場合は PDN pin または
RSTN bit でリセットして下さい。
Rev. 0.3
2016/01
- 19 -
[AK5558]
(Ta= 40 - +105 C; AVDD= 4.5-5.5 V, TVDD= 1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”),
VDD18= 1.7-1.98 V (LDOE pin=“L”), CL= 10 pF)
Parameter
Symbol
Min.
Typ.
Max
Unit
Audio Interface Timing (Slave mode)
Normal mode (TDM1-0 bits = “00”)
(8 kHz fs 216 kHz) (Figure 19)
(LDOE pin = “H”)
BICK Period
tBCK
1/128fsn
ns
Normal Speed mode
tBCK
1/128fsd
ns
Double Speed mode
tBCK
1/64fsq
ns
Quad Speed mode
tBCKL
32
ns
BICK Pulse Width Low
tBCKH
32
ns
BICK Pulse Width High
tLRB
25
ns
LRCK Edge to BICK “↑”
(Note 19)
tBLR
25
ns
BICK “↑” to LRCK Edge
(Note 19)
tLRS
25
ns
LRCK to SDTO (MSB) (Except I2S mode)
tBSD
25
ns
BICK “↓”to SDTO1/2/3/4
Normal mode (TDM1-0 bits = “00”)
(8 kHz ≤ fs ≤ 216 kHz) (Figure 19)
(LDOE pin = “L”)
BICK Period
tBCK
1/128fsn
ns
Normal Speed mode (8 kHz ≤ fs ≤ 48 kHz)
tBCK
1/128fsd
ns
Double Speed mode (48 kHz ≤ fs ≤ 96 kHz)
tBCK
1/64fsq
ns
Quad Speed mode (96 kHz ≤ fs ≤ 192 kHz)
tBCKL
36
ns
BICK Pulse Width Low
tBCKH
36
ns
BICK Pulse Width High
tLRB
30
ns
LRCK Edge to BICK “↑”
(Note 19)
tBLR
30
ns
BICK “↑” to LRCK Edge
(Note 19)
tLRS
30
ns
LRCK to SDTO (MSB) (Except I2S mode)
tBSD
30
ns
BICK “↓” to SDTO1/2/3/4
Normal mode (TDM1-0 bits = “00”)
(fs = 384 kHz, 768 kHz) (Figure 20)
BICK Period
tBCK
1/64fso
ns
Oct Speed mode
tBCK
1/48fsh
ns
Hex Speed mode
tBCKL
12
ns
BICK Pulse Width Low
tBCKH
12
ns
BICK Pulse Width High
tLRB
12
ns
LRCK Edge to BICK “↑”
(Note 19)
tBLR
12
ns
BICK “↑” to LRCK Edge
(Note 19)
tBSDD
5
22
ns
BICK “↑” to SDTO1/2/3/4
Note 18. 1024fs, 512fs or 768fs /256fs or 384fs /128fs or 192fs を切り替えた場合は PDN pin または
RSTN bit でリセットして下さい。
Note 19. この規格値は LRCK のエッジと BICK の“↑”が重ならないように規定しています。
Rev. 0.3
2016/01
- 20 -
[AK5558]
(Ta= 40 - +105 C; AVDD= 4.5-5.5 V, TVDD= 1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”),
VDD18= 1.7-1.98 V (LDOE pin=“L”), CL= 10 pF)
Parameter
Symbol
Min.
Typ.
Max.
Unit
Audio Interface Timing (Slave mode) (Figure 21)
TDM128 mode (TDM1-0 bits = “01”)
BICK Period
tBCK
1/128fsn
ns
Normal Speed mode
tBCK
1/128fsd
ns
Double Speed mode
tBCK
1/128fsq
ns
Quad Speed mode
tBCKL
14
ns
BICK Pulse Width Low
tBCKH
14
ns
BICK Pulse Width High
tLRB
14
ns
LRCK Edge to BICK “↑”
(Note 19)
tBLR
14
ns
BICK “↑” to LRCK Edge
(Note 19)
tBSDD
5
30
ns
BICK “↑” to SDTO1/2/3/4
tSDH
5
ns
TDMIN Hold Time
tSDS
5
ns
TDMIN Setup Time
TDM256 mode (TDM1-0 bits = “10”)
BICK Period
tBCK
1/256fsn
ns
Normal Speed mode
tBCK
1/256fsd
ns
Double Speed mode
tBCKL
14
ns
BICK Pulse Width Low
tBCKH
14
ns
BICK Pulse Width High
tLRB
14
ns
LRCK Edge to BICK “↑”
(Note 19)
tBLR
14
ns
BICK “↑” to LRCK Edge
(Note 19)
tBSDD
5
30
ns
BICK “↑” to SDTO1/2/3/4
tSDH
5
ns
TDMIN Hold Time
tSDS
5
ns
TDMIN Setup Time
TDM512 mode (TDM1-0 bits = “11”)
BICK Period
tBCK
1/512fsn
ns
Normal Speed mode
tBCKL
14
ns
BICK Pulse Width Low
tBCKH
14
ns
BICK Pulse Width High
tLRB
14
ns
LRCK Edge to BICK “↑”
(Note 19)
tBLR
14
ns
BICK “↑” to LRCK Edge
(Note 19)
tBSDD
5
30
ns
BICK “↑” to SDTO1/2/3/4
tSDH
5
ns
TDMIN Hold Time
tSDS
5
ns
TDMIN Setup Time
Note 18. 1024fs, 512fs or 768fs /256fs or 384fs /128fs or 192fs を切り替えた場合は PDN pin または
RSTN bit でリセットして下さい。
Note 19. この規格値は LRCK のエッジと BICK の“↑”が重ならないように規定しています。
Rev. 0.3
2016/01
- 21 -
[AK5558]
(Ta= 40 - +105 C; AVDD= 4.5-5.5 V, TVDD= 1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”),
VDD18= 1.7-1.98 V (LDOE pin=“L”), CL= 10 pF)
Parameter
Symbol
Min.
Typ.
Max.
Unit
Audio Interface Timing (Master mode) (Figure 22)
Normal mode (TDM1-0 bits = “00”)
(8 kHz fs 216 kHz)
BICK Period
tBCK
1/64fsn
ns
Normal Speed mode
tBCK
1/64fsd
ns
Double Speed mode
tBCK
1/64fsq
ns
Quad Speed mode
dBCK
50
%
BICK Duty
tMBLR
20
20
ns
BICK “↓” to LRCK Edge
tBSD
20
ns
BICK “↓”to SDTO1/2/3/4
20
Normal mode (TDM1-0 bits = “00”)
(fs = 384kHz, 768 kHz)
(LDOE pin = ”H”)
BICK Period
tBCK
1/64fso
ns
Oct speed mode
tBCK
1/64fsh
ns
Hex speed mode
dBCK
50
%
BICK Duty
tMBLR
4
4
ns
BICK “↓” to LRCK Edge
tBSD
4
ns
BICK “↓” to SDTO1/2/3/4
4
Normal mode (TDM1-0 bits = “00”)
(fs = 384 kHz,768 kHz)
(LDOE pin = ”L”)
BICK Period
tBCK
1/64fso
ns
Oct speed mode
tBCK
1/48fsh
ns
Hex speed mode
dBCK
50
%
BICK Duty
tMBLR
5
5
ns
BICK “↓” to LRCK Edge
tBSD
5
ns
BICK “↓” to SDTO1/2/3/4
5
Note 18. 1024fs, 512fs or 768fs /256fs or 384fs /128fs or 192fs を切り替えた場合は PDN pin または
RSTN bit でリセットして下さい。
Rev. 0.3
2016/01
- 22 -
[AK5558]
(Ta= 40 - +105 C; AVDD= 4.5-5.5 V, TVDD= 1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”),
VDD18= 1.7-1.98 V (LDOE pin=“L”), CL= 10 pF)
Parameter
Symbol
Min.
Typ.
Max.
Unit
Audio Interface Timing (Master mode) (Figure 22)
TDM128 mode (TDM1-0 bits = “01”)
BICK Period
tBCK
1/128fsn
ns
Normal Speed mode
tBCK
1/128fsd
ns
Double Speed mode
tBCK
1/128fsq
ns
Quad Speed mode
dBCK
50
%
BICK Duty
tMBLR
5
5
ns
BICK “↓” to LRCK Edge
tBSD
5
ns
BICK “↓” to SDTO1/2
5
tSDH
ns
TDMIN Hold Time
5
tSDS
ns
TDMIN Setup Time
5
TDM256 mode (TDM1-0 bits = “10”)
BICK Period
tBCK
1/256fsn
ns
Normal Speed mode
tBCK
1/256fsd
ns
Double Speed mode
dBCK
50
%
BICK Duty
tMBLR
5
5
ns
BICK “↓” to LRCK Edge
tBSD
5
ns
BICK “↓” to SDTO1
5
tSDH
ns
TDMIN Hold Time
5
tSDS
ns
TDMIN Setup Time
5
TDM512 mode (TDM1-0 bits = “11”)
BICK Period
tBCK
1/512fsn
ns
Normal Speed mode
dBCK
50
%
BICK Duty
tMBLR
5
5
ns
BICK “↓” to LRCK Edge
tBSD
5
ns
BICK “↓” to SDTO1
5
tSDH
ns
TDMIN Hold Time
5
tSDS
ns
TDMIN Setup Time
5
Note 18. 1024fs, 512fs or 768fs /256fs or 384fs /128fs or 192fs を切り替えた場合は PDN pin または
RSTN bit でリセットして下さい。
Rev. 0.3
2016/01
- 23 -
[AK5558]
(Ta= 40 - +105 C; AVDD= 4.5-5.5 V, TVDD= 1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”),
VDD18= 1.7-1.98 V (LDOE pin=“L”), CL= 10 pF)
Parameter
Symbol
Min.
Typ.
Max.
Unit
Audio Interface Timing (Master mode) (Figure 23)
DSD Audio Interface Timing
(64fs mode, DSDSEL 1-0 bits = “00”)
tDCK
1/64fs
ns
DCLK Period
144
tDCKL
ns
DCLK Pulse Width Low
144
tDCKH
ns
DCLK Pulse Width High
tDDD
20
ns
DCLK Edge to DSDOL/R
(Note 20)
20
DSD Audio Interface Timing
(128fs mode, DSDSEL 1-0 bits = “01”)
tDCK
1/128fs
ns
DCLK Period
72
tDCKL
ns
DCLK Pulse Width Low
72
tDCKH
ns
DCLK Pulse Width High
tDDD
10
ns
DCLK Edge to DSDOL/R
(Note 20)
10
DSD Audio Interface Timing
(256fs mode, DSDSEL 1-0 bits = “10”)
tDCK
1/256fs
ns
DCLK Period
36
tDCKL
ns
DCLK Pulse Width Low
36
tDCKH
ns
DCLK Pulse Width High
tDDD
10
ns
DCLK Edge to DSDOL/R
(Note 20)
10
Note 18. 1024fs, 512fs or 768fs /256fs or 384fs /128fs or 192fs を切り替えた場合は PDN pin または
RSTN bit でリセットして下さい。
Note 20. DCKB= “0”（default）設定時は、DCLK “↓” から DSDOL/R のエッジまでの時間を tDDD と規
定し、DCKB= “1”設定時は、DCLK “↑”から DSDOL/R のエッジまでの時間を tDDD と規定しま
す。
Rev. 0.3
2016/01
- 24 -
[AK5558]
(Ta= 40 - +105 C; AVDD= 4.5-5.5 V, TVDD= 1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”),
VDD18= 1.7-1.98 V (LDOE pin=“L”), CL= 10 pF)
Parameter
Symbol
Min.
Typ.
Max.
Control Interface Timing (3-Wire Serial mode):
(Figure 25) (Figure 26)
tCCK
200
CCLK Period
tCCKL
80
CCLK Pulse Width Low
tCCKH
80
Pulse Width High
tCDS
40
CDTI Setup Timing
tCDH
40
CDTI Hold Timing
tCSW
150
CSN “H” Time
tCSS
50
CSN “↓” to CCLK “↑”
tCSH
50
CCLK “↑” to CSN “↑”
Control Interface Timing (I2C Bus mode): (Figure 27)
fSCL
400
SCL CLOCK Frequency
tBUF
1.3
Bus Free Time Between Transmissions
tHD
STA
0.6
Start Condition Hold Tune (Prior to First Clock Pulse)
tLow
1.3
Clock Low Time
tHIGH
0.6
Clock High Time
tSU STA
0.6
Setup Time for Repeated Start Condition
tHD DAT
0
SDA Hold Time from SCL Falling (Note 21)
tSU DAT
0.1
SDA Setup Time from SCL Rising
tR
1.0
Rise Time of Both SDA and SCL Lines
tF
0.3
Fall Time of Both SDA and SCL Lines
tSU STO
0.6
Setup Time for Stop Condition
tSP
0
50
Pulse Width of Spike Noise Suppressed by Input Filter
Cb
400
Capacitive Load on Bus
Power Down & Reset Timing (Figure 28)
tPD
150
PDN Pulse Width
(Note 22)
tRPD
30
PDN Reject Pulse Width
(Note 22)
tPDV
583
PDN “↑” to SDTO1-4 valid
(Note 23)
Note 21. データは、最低 300 ns(SCL の立ち上がり時間)の間、保持されなければなりません。
Note 22. 電源投入時は PDN pin を“L” にすることでリセットがかかります。
150 ns 以上の PDN pin= “L”パルスでリセットがかかります。
30 ns 以下の PDN pin= “L”パルスではリセットはかかりません。
Note 23. PDN pin を立ち上げてからの LRCK クロックの “↑” の回数です。
Rev. 0.3
Unit
ns
ns
ns
ns
ns
ns
ns
ns
kHz
µs
µs
µs
µs
µs
µs
µs
µs
µs
µs
ns
pF
ns
ns
1/fs
2016/01
- 25 -
[AK5558]
■ タイミング波形
[1]PCM mode
1/fCLK
50%TVDD
MCLK
tdCLKH
tdCLKL
dCLK=tdCLKHfs100
or
tdCLKLfs100
1/fs
50%TVDD
LRCK
tLRH
tLRL
tBCK
Duty=tLRHfs100
or
tLRLfs100
VIH
BICK
VIL
tBCKH
tBCKL
Figure 17. Clock Timing (Slave Mode)
1/fCLK
50%TVDD
MCLK
tCLKH
tCLKL
dCLK=tCLKHfCLK100
or
tCLKLfCLK100
1/fs
50%TVDD
LRCK
Duty=tLRHfs100
tLRH
tBCK
50%TVDD
BICK
tBCKH
tBCKL
dBCK=tBCKH/tBCK100
or
tBCKL/tBCK100
Figure 18. Clock Timing (Master Mode)
Rev. 0.3
2016/01
- 26 -
[AK5558]
VIH
LRCK
VIL
tBLR
tLRB
VIH
BICK
VIL
tLRS
tBSD
SDTO1/2/3/4
50%TVDD
Figure 19. Audio Interface Timing (Normal mode & Slave Mode: 8kHz ≤ fs ≤ 216kHz)
VIH
LRCK
VIL
tBLR
tLRB
VIH
BICK
VIL
tBSDD
SDTO1/2/3/4
50%TVDD
Figure 20. Audio Interface Timing (Normal & Slave Mode: fs=384kHz, 768kHz)
VIH
LRCK
VIL
tBLR
tLRB
VIH
BICK
VIL
tBSDD
SDTO1/2/3/4
50%TVDD
tSDS
tSDH
VIH
TDMIN
VIL
Figure 21. Audio Interface Timing (TDM & Slave Mode)
Rev. 0.3
2016/01
- 27 -
[AK5558]
LRCK
50%TVDD
tMBLR
50%TVDD
BICK
tBSD
50%TVDD
SDTO1/2/3/4
tSDS
tSDH
VIH
TDMIN
VIL
Figure 22. Audio Interface Timing (Master Mode)
[2] DSD Mode
tDCK
tDCKL
tDCKH
VOH
DCLK
VOL
tDDD
VOH
DSDOL1-4
DSDOR1-4
VOL
Figure 23. Audio Serial Interface Timing (Normal Mode, DCKB bit= “0” or DCKB pin= “L”)
tDCK
tDCKL
tDCKH
VOH
DCLK
VOL
tDDD
tDDD
VOH
DSDOL1-4
DSDOR1-4
VOL
Figure 24. Audio Serial Interface Timing (Phase Modulation Mode, DCKB bit= “0” or DCKB pin= “L”)
Rev. 0.3
2016/01
- 28 -
[AK5558]
[3] 3-Wire Serial Interface
VIH
CSN
VIL
tCSS
tCCKL tCCKH
VIH
CCLK
VIL
tCDS
CDTI
C1
tCDH
C0
R/W
VIH
A4
VIL
Figure 25. WRITE Command Input Timing (3-wire Serial Mode)
tCSW
VIH
CSN
VIL
tCSH
VIH
CCLK
VIL
CDTI
D3
D2
D1
VIH
D0
VIL
Figure 26. WRITE Data Input Timing (3-wire Serial Mode)
[4]I2C Interface
VIH
SDA
VIL
tLOW
tBUF
tR
tHIGH
tF
tSP
VIH
SCL
VIL
tHD:STA
Stop
Start
tHD:DAT
tSU:DAT
tSU:STA
tSU:STO
Start
Stop
Figure 27. I2C Bus Mode Timing
Rev. 0.3
2016/01
- 29 -
[AK5558]
[5] Power-down Timing
tPD
VIH
PDN
VIL
tPDV
SDTO1/2/3/4
tRP
D
50%TVDD
Figure 28. Power-down & Reset Timing
Rev. 0.3
2016/01
- 30 -
[AK5558]
12. 動作説明
■ディジタルコア電源
AK5558 のディジタルコアは 1.8 V で動作します。
通常はディジタルインタフェース用の電源 TVDD (3.3
V)から内蔵の LDO でこの 1.8 V を生成します。LDOE pin = “H”で LDO がオンに、LDOE pin = “L” でオ
フになります。TVDD に 1.8 V を使うときは LDOE pin= “L”として VDD18 pin から 1.8 V 電源を供給し
てください。
■ 出力モード
AK5558 は PCM データと DSD データのいずれかを出力することが可能です。出力モードは DP pin ま
たは DP bit で選択します。出力モードを切り換えた場合は PW2 pin=PW1 pin=PW0 pin= “L”もしくは
RSTN bit= “0”または、PW8-1 bits = “00H”として全チャネルをリセットしてください。
PCM mode 時は BICK, LRCK に同期して SDTO1-4 pins から PCM データを出力します。DSD mode 時
は DCLK に同期して DSDOL1-4 pins および DSDOR1-4 pins から DSD データを出力します。
DP pin
DP bit
Interface
L
0
PCM
H
1
DSD
Table 1 PCM/DSD Mode Control
■ Master mode と Slave mode
PCM mode の動作に必要なクロックはマスタクロック MCLK と オーディオシリアルデータクロック
BICK, 出力チャネルクロック LRCK です。LRCK の周波数がサンプリング周波数 fs になります。
PCM mode は Master mode と Slave mode を持っています。Master mode のとき、AK5558 は入力され
た MCLK から BICK と LRCK を内部で発生し、BICK pin と LRCK pin から出力します。Slave mode の
とき、AK5558 は入力された MCLK, BICK, LRCK で動作します。MCLK と LRCK, BICK は同期してい
る必要はありますが、位相を合わせる必要はありません。モードの切り替えは MSN pin で行い、MSN
pin= ”H”のとき Master mode、MSN pin= ”L”のとき Slave mode になります。
DSD mode 動作に必要なクロックはマスタクロック MCLK です。DSD mode は Master mode 動作のみ
で、Slave mode では動作しません。
■ システムクロック
[1] PCM mode
PCM mode で必要なシステムクロックは MCLK, BICK, LRCK です。MCLK の周波数は動作のモードに
より LRCK 周波数 fs を基準にして決まります。Table 2, Table 3, Table 4に標準のオーディオレートに
対するに MCLK の周波数を示します。fs に対する MCLK の周波数比を CKS3-0 pins で設定してくださ
い。(Table 5)
CKS2-0 pin(bit), TDM1-0 pins(bits), DIF1-0 pins(bits), MSN pin でクロックモードやオーディオインタフ
ェースフォーマットを変更するときは、全チャネルをリセットした状態で実施してください。Parallel
Control mode 時は PDN pin= "L"または PW2-0 pins= "LLL"で全チャネルがリセット状態になります。
Serial Control mode 時は RSTN bit= "0"または PW8-1 bits= "00H"で全チャネルがリセット状態になりま
す。リセット解除後は安定したクロックを供給してください。
AK5558 は LRCK による位相検出回路を内蔵しています。Slave mode で動作中に各クロックの周波数
が変更される等で内部タイミングがずれた場合は自動的にリセットが掛かり、再度位相合わせを行いま
す。
複数の AK5558 を同期させる場合は次のようにしてください。システムクロックを停止し、一旦 PDN
pin= "L"→"H"として全てのデバイスを初期状態で停止した状態にします。前述のように全チャネルをリ
セットした状態でピンもしくはレジスタを設定したのち、全ての AK5558 に同じシステムクロックを入
力します。
Rev. 0.3
2016/01
- 31 -
[AK5558]
32fs
48fs
64fs
96fs
128fs
MCLK
192fs
32 kHz
N/A
N/A
N/A
N/A
N/A
N/A
48 kHz
N/A
N/A
N/A
N/A
N/A
N/A
96 kHz
N/A
N/A
N/A
N/A
N/A
N/A
192 kHz
N/A
N/A
N/A
N/A
384 kHz
N/A
N/A
fs
768 kHz
24.576 36.864
MHz
MHz
24.576 36.864
MHz
MHz
N/A
N/A
24.576 36.864
MHz
MHz
256fs 384fs 512fs 768fs 1024fs
8.192 12.288 16.384 24.576 32.768
MHz
MHz
MHz
MHz
MHz
12.288 18.432 24.576 36.864
N/A
MHz
MHz
MHz
MHz
24.576 36.864
N/A
N/A
N/A
MHz
MHz
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
(N/A: Not Available)
Table 2. System Clock Example (Slave mode)
32fs
48fs
64fs
96fs
128fs
MCLK
192fs
32 kHz
N/A
N/A
N/A
N/A
N/A
N/A
48 kHz
N/A
N/A
N/A
N/A
N/A
N/A
96 kHz
N/A
N/A
N/A
N/A
N/A
N/A
192 kHz
N/A
N/a
N/A
N/A
fs
24.576 36.864
MHz
MHz
24.576 36.864 49.152
768 kHz
N/A
MHz
MHz
MHz
384 kHz
N/A
N/A
24.576 36.864
MHz
MHz
256fs 384fs 512fs 768fs 1024fs
8.192 12.288 16.384 24.576 32.768
MHz
MHz
MHz
MHz
MHz
12.288 18.432 24.576 36.864
N/A
MHz
MHz
MHz
MHz
24.576 36.864
N/A
N/A
N/A
MHz
MHz
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
(N/A: Not Available)
Table 3. System Clock Example (Master mode)
32fs
48fs
64fs
96fs
128fs
MCLK
192fs
256fs
384fs
32 kHz
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
48 kHz
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
96 kHz
N/A
N/A
N/A
N/A
N/A
N/A
192 kHz
N/A
N/A
N/A
N/A
384 kHz
N/A
N/A
fs
768 kHz
24.576 36.864
MHz
MHz
24.576 36.864
MHz
MHz
NA
N/A
24.576 36.864
MHz
MHz
24.576 36.864
MHz
MHz
512fs 768fs 1024fs
16.384 24.576 32.768
MHz
MHz
MHz
24.576 36.864
N/A
MHz
MHz
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
(N/A: Not Available)
Table 4. System Clock Example (Auto mode)
Rev. 0.3
2016/01
- 32 -
[AK5558]
CKS3
pin(bit)
CKS2
pin(bit)
CKS1
pin(bit)
CKS0
pin(bit)
L(0)
L(0)
L(0)
L(0)
L(0)
L(0)
L(0)
H(1)
L(0)
L(0)
H(1)
L(0)
L(0)
L(0)
H(1)
H(1)
L(0)
H(1)
L(0)
L(0)
L(0)
H(1)
L(0)
H(1)
L(0)
H(1)
H(1)
L(0)
L(0)
H(1)
H(1)
H(1)
H(1)
L(0)
L(0)
L(0)
H(1)
L(0)
L(0)
H(1)
H(1)
L(0)
H(1)
L(0)
H(1)
L(0)
H(1)
H(1)
H(1)
H(1)
L(0)
L(0)
H(1)
H(1)
H(1)
H(1)
H(1)
H(1)
MSN pin
L
H
L
H
L
H
L
H
L
H
L
H
L
H
L
H
L
H
L
H
L
H
L
H
L
H
MCLK
Frequency
128fs
24M
192fs
36M
256fs
12M
256fs
24M
384fs
36M
384fs
18M
512fs
24M
768fs
36M
64fs
24M
32fs
24M
96fs
36M
48fs
36M
NA
64fs
49.1M
1024fs
32M
L
H
L
H(1)
L(0)
NA
H
L
Auto
H(1)
H(1)
H
NA
Table 5. Clock Mode (fs & MCLK Frequency)
L(0)
H(1)
Rev. 0.3
Speed Mode
fs Range
Quad Speed
108 kHz fs 216 kHz
Quad Speed
108 kHz fs 216 kHz
Normal Speed
8 kHz fs 54 kHz
Double Speed
54 kHz fs 108 kHz
Double Speed
54 kHz fs 108 kHz
Normal Speed
8 kHz fs 54 kHz
Normal Speed
8 kHz fs 54 kHz
Normal Speed
8 kHz fs 54 kHz
Oct Speed
fs = 384 kHz
Hex Speed
fs = 768 kHz
Oct Speed
fs = 384 kHz
Hex Speed
fs = 768 kHz
NA
Hex Speed
fs = 768 kHz
Normal Speed
8 kHz ≤ fs ≤ 32 kHz
NA
8 kHz fs 768 kHz
NA
2016/01
- 33 -
[AK5558]
[2] DSD mode
DSD mode に必要な入力クロックは MCLK です。入力された MCLK から DCLK を生成し、DCLK に同
期してデータ DSDOL1-4 および DSDOR1-4 を出力します。MCLK 周波数は 512fs または 768fs です(fs
= 32 kHz, 44.1 kHz, 48 kHz)。MCLK 周波数は DCKS pin(bit)で選択します。電源 ON 等のリセット解除
時(PDN pin = “L” “H”)は MCLK が入力されるまでパワーダウン状態です。
DCKS pin (bit)
MCLK Frequency
L (0)
512fs
H (1)
768fs
Table 6. System Clock (DSD mode)
(default)
AK5558 は DSD サンプリング周波数 64fs, 128fs, 256fs に対応します。fs は 32kHz, 44.1kHz, 48kHz の
いずれかにしてください。DCLK サンプリング周波数は DSDSEL1-0 pins もしくは DSDSEL1-0 bits で
選択します。(Table 7)。
DSDSEL1
pin (bit)
L(0)
L(0)
H(1)
H(1)
DSDSEL0
pin (bit)
L(0)
H(1)
L(0)
H(1)
Frequency
DSD Sampling Frequency
Mode
fs=32 kHz
fs=44.1 kHz
fs=48 kHz
64fs
2.048 MHz
2.8224 MHz
3.072 MHz
128fs
4.096 MHz
5.6448 MHz
6.144 MHz
256fs
8.192 MHz
11.2896 MHz
12.288 MHz
Reserved
Reserved
Reserved
Table 7. DSD Sampling Frequency Select
(default)
■ オーディオインタフェースフォーマット
TDM1-0 pins(bits), DIF1-0 pins(bits), SLOW pin(bit), SD pin(bit)の切り替えは全チャネルをリセットした
状態で行ってください。
[1] PCM mode
AK5558 は、48 種類のフォーマットを持ち、TDM1-0 pins(bits), MSN pin, DIF1-0 pins(bits)で選択しま
す。
(Table 8, Table 9)フォーマットに関わらずデータ形式は MSB ファーストの 2’s コンプリメントです。
Master mode 時、BICK の立ち下がりでデータを SDTO1-4 pins に出力します。Slave mode 時、ノーマ
ル出力で 8kHz≦fs≦216kHz のとき BICK の立下りでデータを SDTO1-4 pins に出力します。それ以外
のときは、データの遷移点が BICK の立下りの近くになるように遅延を補償するために BICK の立ち上
がりでデータを出力します。
フォーマットは時分割多重(TDM)の有無と多重するデータの数で Normal mode、TDM128 mode、
TDM256 mode、TDM512 mode の 4 つに大別され TDM0-1 pins(bits)で選択します。
Normal mode(非 TDM)時、AIN1 と AIN2 の A/D データを SDTO1 pin から、AIN3 と AIN4 の A/D データ
を SDTO2 pin から、
AIN5 と AIN6 の A/D データを SDTO3 pin から、
AIN7 と AIN8 の A/D データを SDTO4
pin から出力します。
Slave mode で Normal mode(非 TDM)かつ Normal, Double, Quad Speed mode のとき、BICK の周波数
は 48fs から 128fs (fs=48kHz)までの範囲としてください。A/D データ bit 長は 24-bit と 32-bit があり DIF1
pin(bit)で選択します。OCT Speed mode のとき BICK 周波数は 32fs, 48fs, 64fs のいずれかとしてくだ
さい。BICK 周波数が 32fs, 48fs のとき bit 長は DIF1 pin(bit)に依らず BICK 周波数で決まり、BICK 周波
数が 32fs のとき 16-bit、48fs のとき 24-bit の A/D データを出力します。BICK 周波数が 64fs のときは
DIF1 pin(bit)で 24-bit/32-bit を選択できます。HEX Speed mode のとき BICK 周波数は 32fs, 48fs のいず
れかとしてください。BICK 周波数が 32fs, 48fs のとき bit 長は DIF1 pin(bit)に依らず BICK 周波数で決
まり、BICK 周波数が 32fs のとき 16-bit、48fs のとき 24-bit の A/D データを出力します。
Master mode で Normal mode (非 TDM)かつ Normal, Double, Quad Speed mode のとき BICK 周波数は
64fs になります。データ bit 長は DIF1 pin(bit)で 24-bit/32-bit を選択できます。OCT Speed mode のと
Rev. 0.3
2016/01
- 34 -
[AK5558]
き MCLK 周波数は 64fs, 96fs のいずれかとしてください。BICK 周波数は 64fs となり、DIF1 pin(bit)で
24-bit/32-bit を選択できます。HEX Speed mode のとき BICK 周波数は MCLK 周波数と同じになります。
MCLK 周波数は 32fs, 48fs, 64fs のいずれかとしてください。MCLK 周波数が 32fs のとき bit 長は 16-bit、
48fs のとき 24-bit の A/D データを出力します。MCLK 波数が 64fs のときは DIF1 pin(bit)で 24-bit/32-bit
を選択できます。
LRCK に対する A/D データの位置は前詰め(MSB Justified)と I2S 互換(I2S Compatible)があり DIF0 pin
で選択します。
No.
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
Multiplex Speed TDM1 TDM0
Mode
Mode pin(bit) pin(bit)
MSN
Pin
L
Normal
Double
Quad
L(0)
L(0)
H
L
Normal
OCT
HEX
L(0)
L(0)
H
DIF1
DIF0
SDTO
pin(bit) pin(bit)
L(0)
L(0)
24-bit, MSB
L(0)
H(1)
24-bit, I2S
H(1)
L(0)
32-bit, MSB
H(1)
H(1)
32-bit, I2S
L(0)
L(0)
24-bit, MSB
L(0)
H(1)
24-bit, I2S
H(1)
L(0)
32-bit, MSB
H(1)
H(1)
32-bit, I2S
*
L(0)
16-bit, MSB
*
H(1)
16-bit, I2S
*
L(0)
24-bit, MSB
*
H(1)
24-bit, I2S
L(0)
L(0)
24-bit, MSB
L(0)
H(1)
24-bit, I2S
H(1)
L(0)
32-bit, MSB
H(1)
H(1)
32-bit, I2S
*
L(0)
16-bit, MSB
*
H(1)
16-bit, I2S
*
L(0)
24-bit, MSB
*
H(1)
24-bit, I2S
L(0)
L(0)
24-bit, MSB
L(0)
H(1)
24-bit, I2S
H(1)
L(0)
32-bit, MSB
H(1)
H(1)
32-bit, I2S
LRCK
Pol. I/O
H/L I
L/H I
H/L I
L/H I
H/L O
L/H O
H/L O
L/H O
↑
I
↓
I
↑
I
↓
I
↑
I
↓
I
↑
I
↓
I
↑
O
↓
O
↑
O
↓
O
↑
O
↓
O
↑
O
↓
O
BICK
Freq.
48-128fs
48-128fs
64-128fs
64-128fs
64fs
64fs
64fs
64fs
32fs
32fs
48fs
48fs
64fs
64fs
64fs
64fs
32fs
32fs
48fs
48fs
64fs
64fs
64fs
64fs
I/O
I
I
I
I
O
O
O
O
I
I
I
I
I
I
I
I
O
O
O
O
O
O
O
O
MCLK
Freq.
I/O
128-1024fs I
128-1024fs I
128-1024fs I
128-1024fs I
128-1024fs I
128-1024fs I
128-1024fs I
128-1024fs I
32-96fs
I
32-96fs
I
32-96fs
I
32-96fs
I
32-96fs
I
32-96fs
I
32-96fs
I
32-96fs
I
32fs
I
32fs
I
48fs
I
48fs
I
64-96fs
I
64-96fs
I
64-96fs
I
64-96fs
I
Table 8. オーディオインタフェースフォーマット(Normal Mode)
Rev. 0.3
2016/01
- 35 -
[AK5558]
No.
Multiplex Speed TDM1 TDM0
Mode
Mode pin(bit) pin(bit)
24
25
26
Normal
27
TDM128 Double
28
Quad
29
30
31
32
33
34
35
Normal
TDM256
Double
36
37
38
39
40
41
42
43
TDM512 Normal
44
45
46
47
MSN
pin
L
L(0)
H(1)
H
L
H(1)
L(0)
H
L
H(1)
H(1)
H
DIF1
DIF0
pin(bit) pin(bit)
L(0)
L(0)
L(0)
H(1)
H(1)
L(0)
H(1)
H(1)
L(0)
L(0)
L(0)
H(1)
H(1)
L(0)
H(1)
H(1)
L(0)
L(0)
L(0)
H(1)
H(1)
L(0)
H(1)
H(1)
L(0)
L(0)
L(0)
H(1)
H(1)
L(0)
H(1)
H(1)
L(0)
L(0)
L(0)
H(1)
H(1)
L(0)
H(1)
H(1)
L(0)
L(0)
L(0)
H(1)
H(1)
L(0)
H(1)
H(1)
SDTO
24-bit, MSB
2
24-bit, I S
32-bit, MSB
2
32-bit, I S
24-bit, MSB
2
24-bit, I S
32-bit, MSB
2
32-bit, I S
24-bit, MSB
2
24-bit, I S
32-bit, MSB
2
32-bit, I S
24-bit, MSB
2
24-bit, I S
32-bit, MSB
2
32-bit, I S
24-bit, MSB
2
24-bit, I S
32-bit, MSB
2
32-bit, I S
24-bit, MSB
2
24-bit, I S
32-bit, MSB
2
32-bit, I S
LRCK
Edg. I/O
↑
I
↓
I
↑
I
↓
I
↑
O
↓
O
↑
O
↓
O
↑
I
↓
I
↑
I
↓
I
↑
O
↓
O
↑
O
↓
O
↑
I
↓
I
↑
I
↓
I
↑
O
↓
O
↑
O
↓
O
BICK
Freq. I/O
128fs
I
128fs
I
128fs
I
128fs
I
128fs
O
128fs
O
128fs
O
128fs
O
256fs
I
256fs
I
256fs
I
256fs
I
256fs
O
256fs
O
256fs
O
256fs
O
512fs
I
512fs
I
512fs
I
512fs
I
512fs
O
512fs
O
512fs
O
512fs
O
MCLK
Freq.
I/O
128-1024fs I
128-1024fs I
128-1024fs I
128-1024fs I
128-1024fs I
128-1024fs I
128-1024fs I
128-1024fs I
256-1024fs I
256-1024fs I
256-1024fs I
256-1024fs I
256-1024fs I
256-1024fs I
256-1024fs I
256-1024fs I
256-1024fs I
256-1024fs I
256-1024fs I
256-1024fs I
512-1024fs I
512-1024fs I
512-1024fs I
512-1024fs I
Table 9. オーディオインタフェースフォーマット(TDM Mode)
Rev. 0.3
2016/01
- 36 -
[AK5558]
TDM Mode 時のカスケード接続
TDM mode はカスケード接続に対応しています。カスケード接続することにより、接続したすべての
AK5558 の A/D データを一番後ろの AK5558 の SDTO1 pin から出力させることができます。
ODP pin= ”L”のとき、TDM512 mode で 2 個の AK5558 を接続できます。(Figure 29)。
ODP pin= ”H”のときはケースにより 2 個から 16 個の AK5558 を接続できます。詳細は後述する Optimal
Data Placement mode および Channel Summation, CH Power Down & Channel Summation の項を参照
してください。
カスケード接続を Slave mode で使用する場合、入力される MCLK と BICK のタイミングによってはデ
バイス間で内部の動作タイミングが MCLK の 1 クロック分ずれる可能性があります。
デバイス間で位相ずれをなくすためには、Table 10に示すように MCLK の↑に対して BICK の↓を±10ns
以上とすることを推奨します。MCLK=2BICK の時はFigure 54に示すように MCLK を↓で 2 分周した
BICK を入力することで、MCLK=BICK の時はFigure 55に示すように MCLK と BICK を同相で入力する
ことでこのタイミングを満足することができます。
256fs, 512fs or 1024fs
AK5558 #1
MCLK
48kHz
LRCK
512fs
BICK
256fs, 512fs or 1024fs
TDMIN
48kHz
SDTO1
GND
Slave mode
BICK
SDTO1
GND
AK5558 #2
TDMIN
LRCK
BICK
TDMIN
LRCK
Master mode
AK5558 #2
MCLK
512fs
AK5558 #1
MCLK
MCLK
16ch TDM
BICK
SDTO1
TDMIN
LRCK
16ch TDM
SDTO1
Slave mode
Slave mode
TDM512
TDM512
Figure 29. カスケード接続例
Rev. 0.3
2016/01
- 37 -
[AK5558]
LRCK
0
1
2
11
12
13
23
24
31
0
1
2
11
12
13
23
24
31
0
1
BICK(64fs)
SDTO1-4
1
13 12 11
23 22
0
23 22
13
23: MSB, 0: LSB
AIN1/3/5/7 Data
1
12 11
0
31
AIN2/4/6/8 Data
Figure 30. Mode 0/4 Timing (Normal Output, Normal/Double/Quad Speed Mode, MSB Justified, 24-bit)
LRCK
0
1
2
3
22
23
24
25
29
30
31
0
1
2
3
22
23
24
25
29
30
31
0
1
BICK(64fs)
SDTO1-4
23 22
2
1
0
23 22
2
23: MSB, 0: LSB
AIN1/3/5/7 Data
1
0
AIN2/4/6/8 Data
Figure 31. Mode 1/5 Timing (Normal Output, Normal/Double/Quad Speed Mode, I2S Compatible, 24-bit)
LRCK
0
1
2
11
12
13
20
21
31
0
1
2
12
13
14
24
25
31
0
1
BICK(64fs)
SDTO1-4
12 11
22 20 19
31 30
1
0
31 30
22
31: MSB, 0: LSB
AIN1/3/5/7 Data
12 11
20 19
1
0
31
AIN2/4/6/8 Data
Figure 32. Mode 2/6 Timing (Normal Output, Normal/Double/Quad Speed Mode, MSB Justified, 32-bit)
LRCK
0
1
2
3
23
24
25
26
29
30
31
0
1
2
3
23
24
25
26
29
30
31
0
1
BICK(64fs)
SDTO1-4
31 30
16 15 14
3
2
1
31: MSB, 0: LSB
AIN1/3/5/7 Data
0
31 30
16 15 14
3
2
1
0
AIN2/4/6/8 Data
Figure 33. Mode 3/7 Timing (Normal Output, Normal/Double/Quad Speed Mode, I2S Compatible, 32-bit)
Rev. 0.3
2016/01
- 38 -
[AK5558]
32 BICK
LRCK (Master)
LRCK (Slave)
BICK (32fs)
SDTO1-4 (O)
0 15 14
9
8
7
6
1
0 15 14
9
8
7
6
1
AIN1/3/5/7 Data
AIN2/4/6/8 Data
16 BICK
16 BICK
0 15 14
Figure 34. Mode 8/16 Timing (Normal Output, OCT/HEX Speed Mode, MSB Justified, 16-bit)
32 BICK
LRCK (Master)
LRCK (Slave)
BICK (32fs)
SDTO1-4 (O)
0 15 14
9
8
7
6
1
0 15 14
9
8
7
6
1
AIN1/3/5/7 Data
AIN2/4/6/8 Data
16 BICK
16 BICK
0 15 14
Figure 35. Mode 9/17 Timing (Normal Output, OCT/HEX Speed Mode, I2S Compatible, 16-bit)
48 BICK
LRCK (Master)
LRCK (Slave)
BICK (48fs)
SDTO1-4 (O)
0 23 22
13 12 11 10
1
0 23 22
13 12 11 10
1
AIN1/3/5/7 Data
AIN2/4/6/8 Data
24 BICK
24 BICK
0 23 22
Figure 36. Mode 10/18 Timing (Normal Output, OCT/HEX Speed Mode, MSB Justified, 24-bit)
48 BICK
LRCK (Master)
LRCK (Slave)
BICK (48fs)
SDTO1-4 (O)
0 23 22
13 12 11 10
1
0 23 22
13 12 11 10
1
AIN1/3/5/7 Data
AIN2/4/6/8 Data
24 BICK
24 BICK
0 23 22
Figure 37. Mode 11/19 Timing (Normal Output, OCT/HEX Speed Mode, I2S Compatible, 24-bit)
Rev. 0.3
2016/01
- 39 -
[AK5558]
64 BICK
LRCK (Master)
LRCK (Slave)
BICK (64fs)
SDTO1-4 (O)
23 22
15
8
7
0
23 22
15
8
7
0
AIN1/3/5/7 Data
AIN2/4/6/8 Data
32 BICK
32 BICK
23 22
Figure 38. Mode 12/20 Timing (Normal Output, OCT/HEX Speed Mode, MSB Justified, 24-bit)
64 BICK
LRCK (Master)
LRCK (Slave)
BICK (64fs)
SDTO1-4 (O)
23 22
15
8
7
0
23 22
15
8
7
0
AIN1/3/5/7 Data
AIN2/4/6/8 Data
32 BICK
32 BICK
23 22
Figure 39. Mode 13/21 Timing (Normal Output, OCT/HEX Speed Mode, I2S Compatible, 24-bit)
64 BICK
LRCK (Master)
LRCK (Slave)
BICK (64fs)
SDTO1-4 (O)
0 31 30
17 16 15 14
1
0 31 30
17 16 15 14
1
AIN1/3/5/7 Data
AIN2/4/6/8 Data
32 BICK
32 BICK
0 31 30
Figure 40. Mode 14/22 Timing (Normal Output, OCT/HEX Speed Mode, MSB Justified, 32-bit)
64 BICK
LRCK (Master)
LRCK (Slave)
BICK (64fs)
SDTO1-4 (O)
0 31 30
17 16 15 14
1
0 31 30
17 16 15 14
1
AIN1/3/5/7 Data
AIN2/4/6/8 Data
32 BICK
32 BICK
0 31 30
Figure 41. Mode 15/23 Timing (Normal Output, OCT/HEX Speed Mode, I2S Compatible, 32-bit)
Rev. 0.3
2016/01
- 40 -
[AK5558]
128 BICK
LRCK (Master)
LRCK (Slave)
BICK (256fs)
SDTO1 (O)
SDTO2 (O)
23 22
0
23 22
0
23 22
0
23 22
0
Data 1
Data 2
Data 3
Data 4
32 BICK
32 BICK
32 BICK
32 BICK
23 22
0
23 22
0
23 22
0
23 22
23 22
0
Data 5
Data 6
Data 7
Data 8
32 BICK
32 BICK
32 BICK
32 BICK
23 22
SDTO3-4 (O)
Figure 42. Mode 24/28 Timing (TDM128 Mode, MSB Justified, 24-bit)
128 BICK
LRCK (Master)
LRCK (Slave)
BICK (256fs)
SDTO1 (O)
SDTO2 (O)
23 22
0
23 22
0
23 22
0
23 22
0
Data 1
Data 2
Data 3
Data 4
32 BICK
32 BICK
32 BICK
32 BICK
23 22
0
23 22
0
23 22
0
23 22
0
Data 5
Data 6
Data 7
Data 8
32 BICK
32 BICK
32 BICK
32 BICK
23 22
23 22
SDTO3-4 (O)
Figure 43. Mode 25/29 Timing (TDM128 Mode, I2S Compatible)
128 BICK
LRCK (Master)
LRCK (Slave)
BICK (256fs)
SDTO1 (O)
SDTO2 (O)
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
Data 1
Data 2
Data 3
Data 4
32 BICK
32 BICK
32 BICK
32 BICK
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
Data 1
Data 2
Data 3
Data 4
32 BICK
32 BICK
32 BICK
32 BICK
0 31 30
0 31 30
SDTO3-4 (O)
Figure 44. Mode 26/30 Timing (TDM128 Mode, MSB Justified)
Rev. 0.3
2016/01
- 41 -
[AK5558]
128 BICK
LRCK (Master)
LRCK (Slave)
BICK (256fs)
SDTO1 (O)
0 31 30
SDTO2 (O)
1
0 31 30
1
0 31 30
1
0 31 30
1
Data 1
Data 2
Data 3
Data 4
32 BICK
32 BICK
32 BICK
32 BICK
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
Data 5
Data 6
Data 7
Data 8
32 BICK
32 BICK
32 BICK
32 BICK
0 31 30
0 31 30
SDTO3-4 (O)
Figure 45. Mode 27/31 Timing (TDM128 Mode, I2S Compatible)
256 BICK
LRCK (Master)
LRCK (Slave)
BICK (256fs)
SDTO1 (O)
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
Data 1
Data 2
Data 3
Data 4
Data 5
Data 6
Data 7
Data 8
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
23 22
SDTO2-4 (O)
Figure 46. Mode 32/36 Timing (TDM256 Mode, MSB Justified, 24-bit)
256 BICK
LRCK (Master)
LRCK (Slave)
BICK (256fs)
SDTO1 (O)
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
Data 1
Data 2
Data 3
Data 4
Data 5
Data 6
Data 7
Data 8
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
23
SDTO2-4 (O)
Figure 47. Mode 33/37 Timing (TDM256 Mode, I2S Compatible, 24-bit)
Rev. 0.3
2016/01
- 42 -
[AK5558]
256 BICK
LRCK (Master)
LRCK (Slave)
BICK (256fs)
SDTO1 (O)
31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
Data 1
Data 2
Data 3
Data 4
Data 5
Data 6
Data 7
Data 8
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
SDTO2-4 (O)
Figure 48. Mode 34/38 Timing (TDM256 Mode, MSB Justified, 32-bit)
256 BICK
LRCK (Master)
LRCK (Slave)
BICK (256fs)
SDTO1 (O)
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
Data 1
Data 2
Data 3
Data 4
Data 5
Data 6
Data 7
Data 8
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
0 31
SDTO2-4 (O)
Figure 49. Mode 35/39 Timing (TDM256 Mode, I2S Compatible, 32-bit)
512 BICK
LRCK (Master)
LRCK (Slave)
BICK (512fs)
SDTO1 (O)
23 22
0
23 33
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
#2 Data 1 #2 Data 2 #2 Data 3 #2 Data 4 #2 Data 5 #2 Data 6 #2 Data 7 #2 Data 8 #1 Data 1 #1 Data 2 #1 Data 3 #1 Data4 #1 Data 5 #1 Data 6 #1 Data 7 #1 Data 8
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
SDTO2-4 (O)
TDMIN (I)
23 22
(#1 SDTO1)
#1 Data 1 #1 Data 2 #1 Data 3 #1 Data 4 #1 Data 5 #1 Data 6 #1 Data 7 #1 Data 8
0
32 BICK
23 22
0
32 BICK
23 22
0
32 BICK
23 22
0
32 BICK
23 22
0
32 BICK
23 22
0
32 BICK
23 22
0
32 BICK
23 22
0
31 30
32 BICK
Figure 50. Mode 40/44 Timing (TDM512 Mode, MSB Justified, 24-bit)
Rev. 0.3
2016/01
- 43 -
[AK5558]
512 BICK
LRCK (Master)
LRCK (Slave)
BICK (512fs)
SDTO1 (O)
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23
#2 Data 1 #2 Data 2 #2 Data 3 #2 Data 4 #2 Data 5 #2 Data 6 #2 Data 7 #2 Data 8 #1 Data 1 #1 Data 2 #1 Data 3 #1 Data4 #1 Data 5 #1 Data 6 #1 Data 7 #1 Data8
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
SDTO2-4 (O)
TDMIN (I)
23 22
(#1 SDTO1)
#1 Data 1 #1 Data 2 #1 Data 3 #1 Data 4 #1 Data 5 #1 Data 6 #1 Data 7 #1 Data 8
0
23 22
32 BICK
0
23 22
32 BICK
0
23 22
32 BICK
0
23 22
32 BICK
0
23 22
32 BICK
0
23 22
32 BICK
0
23 22
32 BICK
0
23
32 BICK
Figure 51. Mode 41/45 Timing (TDM512 Mode, I2S Compatible, 24-bit)
512 BICK
LRCK (Master)
LRCK (Slave)
BICK (512fs)
SDTO1 (O)
31 30
1 0 31 30
1 0 31 30
1 0 31 30
1 0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
#2 Data 1 #2 Data 2 #2 Data 3 #2 Data 4 #2 Data 5 #2 Data 6 #2 Data 7 #2 Data 8 #1 Data 1 #1 Data 2 #1 Data 3 #1 Data4 #1 Data 5 #1 Data 6 #1 Data 7 #1 Data 8
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
SDTO2-4 (O)
TDMIN (I)
31 30
(#1 SDTO1)
#1 Data 1 #1 Data 2 #1 Data 3 #1 Data 4 #1 Data 5 #1 Data 6 #1 Data 7 #1 Data 8
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0
31 30
32 BICK
Figure 52. Mode 42/46 Timing (TDM512 Mode, MSB Justified, 32-bit)
512 BICK
LRCK (Master)
LRCK (Slave)
BICK (512fs)
SDTO1 (O)
0 31 30
1 0 31 30
1 0 31 30
1 0 31 30
1 0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31
#2 Data 1 #2 Data 2 #2 Data 3 #2 Data 4 #2 Data 5 #2 Data 6 #2 Data 7 #2 Data 8 #1 Data 1 #1 Data 2 #1 Data 3 #1 Data4 #1 Data 5 #1 Data 6 #1 Data 7 #1 Data8
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
SDTO2-4 (O)
TDMIN (I)
31 30
(#1 SDTO1)
#1 Data 1 #1 Data 2 #1 Data 3 #1 Data 4 #1 Data 5 #1 Data 6 #1 Data 7 #1 Data 8
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0
31
32 BICK
Figure 53. Mode 43/47 Timing (TDM512 Mode, I2S Compatible, 32-bit)
Parameter
MCLK “↑” to BICK “↓”
BICK “↓” to MCLK“↑”
Symbol
Min.
tMCB
tBIM
10
10
Typ.
Max
Unit
ns
ns
Table 10. TDM Mode Clock Timing
Rev. 0.3
2016/01
- 44 -
[AK5558]
VIH
MCLK
VIL
tMCB
tBIM
VIH
BICK
VIL
Figure 54. Audio Interface Timing (Slave Mode, TDM mode, MCLK=2×BICK)
VIH
MCLK
VIL
tMCB
tBIM
VIH
VIL
BICK
Figure 55. Audio Interface Timing (Slave Mode, TDM mode, MCLK=BICK)
[2] DSD Mode
DSD は Master mode 時のみ有効です。
DCLK 周波数は、
DSDSEL1-0 pins もしくは SDSSEL1-0 bits で 64fs, 128fs, 256fs から選択します。
DCLK
周波数が 64fs, 128fs の時は Phase Modulation mode に対応しています。PMOD pin= “H”または PMOD
bit= “1”で Phase Modulation mode になります。256fs の時は Phase Modulation mode に対応していま
せん。DCLK の極性は DCKB bit で反転することが可能です。
DCLK (64fs, 128fs, 256fs)
DCKB bit=”1”
DCLK (64fs, 128fs, 256fs)
DCKB bit=”0”
DSDOL, DSDOR
Normal
D0
DSDOL,DSDOR
Phase Modulation
D0
D1
D1
D2
D1
D2
D3
D2
D3
Figure 56. DSD Mode Timing
Rev. 0.3
2016/01
- 45 -
[AK5558]
■ Channel Summation (PCM Mode, DSD Mode)
Channel Summation は同一信号が入力された複数のチャネルの A/D データを平均することでダイナミ
ックレンジと S/N を向上させる機能です。AK5558 は 8-to-4 mode, 8-to-2 mode, 8-to-1mode を持って
います。
8-to-4 mode (2-Stereo mode)
2 つのチャネルを平均することでダイナミックレンジと S/N が 3 dB (DSD 時 1.5 dB)向上します。
8-to-2 mode (Stereo mode)
4 つのチャネルを平均することでダイナミックレンジと S/N が 6 dB (DSD 時 3 dB)向上します。
8-to-1 mode (Mono mode)
8 つのチャネルを平均することでダイナミックレンジと S/N が 9 dB (DSD 時 4.5 dB)向上します。
Not-Summation mode (4-Stereo mode)
Channel Summation を行わない通常のモードを Not-Summation mode または 4-Stereo mode と呼びま
す。
詳細は後述する CH Power Down & Channel Summation の項を参照してください。
■ Optimal Data Placement (PCM Mode, DSD Mode)
Parallel Control mode 時、SDTO1-4 のデータスロットに割り当てるデータは ODP pin の設定で変わり
ます。
ODP pin= ”L”のときは Fixed Data Placement mode でデータスロットに対するチャネルの割り当ては
Channel Summation をする／しないに関わらず固定されています。例えば、8-to-4 mode 時は 2 つのチ
ャネルの平均データを両方のチャネルのスロットに出力します。
ODP pin= ”H”のときはより効率的にデータスロットを使用する Optimal Data Placement mode になりま
す。Channel Summation 時のデータの重複がなくなり、またデータを前詰で出力します。これにより、
TDM モードでカスケード接続できるデバイス数が増えます。
8-to-4 mode (2-Stereo mode)のとき、TDM256 mode では 2 個、TDM512 mode では 4 個の AK5558 を
接続できます。
8-to-2 mode (Stereo mode)のとき、TDM128 mode では 2 個、TDM256 mode では 4 個、TDM512 mode
では 8 個の AK5558 を接続できます。
8-to-1 mode (Mono mode)のとき、TDM128 mode では 4 個、TDM256 mode では 8 個、TDM512 mode
では 16 個の AK5558 を接続できます。
Serial Control mode 時は ODP pin の設定に関わらず Optimal Data Placement mode になります。
詳細は後述する CH Power Down & Channel Summation の項を参照してください。
Rev. 0.3
2016/01
- 46 -
[AK5558]
■ CH Power Down & Channel Summation Setting (PCM Mode, DSD Mode)
[1] Parallel Control Mode
Parallel Control mode のときは ODP pin, PW2-0 pins の組み合わせで入力チャネルのパワーダウン及び
Channel Summation を設定します。(Table 11-Table 16) ODP pin, PW2-0 pins の切り替えは PDN pin=
“L” の状態で行ってください。不要なチャネルをパワーダウンさせることで消費電流を減らすことがで
きます。パワーダウンしたチャネルの回路はリセットされます。
ODP pin= ”L”時、PW2-0 pins でチャネルのパワーダウンと 8-to-4 mode を設定できます。8-to-4 mode
のとき AIN1 と AIN2 を加算して振幅を 1/2 にしたデータを SDTO1 (DSDLO1, DSDRO1)の AIN1 と AIN2
両方のスロットに出力します。同様に AIN3 と AIN4 を加算して振幅を 1/2 にしたデータを SDTO2
(DSDOL2, DSDOR2)の AIN3 と AIN4 両方のスロットに、AIN5 と AIN6 を加算して振幅を 1/2 にしたデ
ータを SDTO3 (DSDOL3, DSDOR3)の AIN5 と AIN6 両方のスロットに、AIN7 と AIN8 を加算して振幅
を 1/2 にしたデータを SDTO4 (DSDOL4, DSDOR4)の AIN7 と AIN8 両方のスロットに出力します。
Power ON/OFF
PW2 PW1 PW0
pin
pin
pin
Ch8 Ch7 Ch6 Ch5 Ch4 Ch3 Ch2 Ch1
L
L
L
OFF OFF OFF OFF OFF OFF OFF OFF
L
L
H
ON
ON OFF OFF ON ON ON ON
L
H
L
OFF OFF ON
ON ON ON ON ON
L
H
H
ON
ON ON
ON ON ON ON ON
H
L
L
OFF ON ON
ON ON ON ON ON
H
L
H
ON
ON OFF OFF ON ON ON ON
H
H
L
OFF OFF ON
ON ON ON ON ON
H
H
H
ON
ON ON
ON ON ON ON ON
Table 11. Channel Power ON/OFF (Parallel Control Mode, ODP pin= “L”)
Data on Slot
Slot 5
Slot 4
Slot 3
Slot 2
Slot 1
All “0”
All “0”
All “0”
All “0”
All “0”
(CH3+4) (CH3+4) (CH1+2) (CH1+2)
All “0”
All “0”
/2
/2
/2
/2
(CH5+6) (CH5+6) (CH3+4) (CH3+4) (CH1+2) (CH1+2)
All “0”
All “0”
/2
/2
/2
/2
/2
/2
(CH7+8) (CH7+8) (CH5+6) (CH5+6) (CH3+4) (CH3+4) (CH1+2) (CH1+2)
/2
/2
/2
/2
/2
/2
/2
/2
All “0”
CH7
CH6
CH5
CH4
CH3
CH2
CH1
CH8
CH7
All “0”
All “0”
CH4
CH3
CH2
CH1
All “0”
All “0”
CH6
CH5
CH4
CH3
CH2
CH1
CH8
CH7
CH6
CH5
CH4
CH3
CH2
CH1
Table 12. Slot Data Assign (Parallel Control Mode, ODP pin= “L”)
PW2 PW1 PW0
pin
pin
pin
L
L
L
L
L
H
L
H
L
L
H
H
H
H
H
H
L
L
H
H
L
H
L
H
Slot 8
Slot 7
All “0”
All “0”
(CH7+8) (CH7+8)
/2
/2
Slot 6
All “0”
ODP pin=”H”時、PW2-0 pins でパワーダウンと 8-to-4 mode, 8-to-2 mode, 8-to-1 mode を設定できます。
8-to-4 mode のとき AIN1 と AIN2 を加算して振幅を 1/2 にしたデータを SDTO1 (DSDLO1)の Slot 1 に
出力します。
同様に AIN3 と AIN4 を加算して振幅を 1/2 にしたデータを SDTO1 (DSDRO1)の Slot 2 に、
AIN5 と AIN6 を加算して振幅を 1/2 にしたデータを SDTO2 (DSDLO2)の Slot 3 に、AIN7 と AIN8 を加
算して振幅を 1/2 にしたデータを SDTO2 (DSDRO1)の Slot 4 に出力します。
8-to-2 mode のときは AIN1-AIN4 を加算して振幅を 1/4 にしたデータを SDTO1 (DSDLO1)の Slot 1 に、
AIN5-AIN8 を加算して振幅を 1/4 にしたデータを SDTO1 (DSDRO1)の Slot 2 に出力します。
8-to-1 mode のとき AIN1-AIN8 を加算して振幅を 1/8 にしたデータを SDTO1 (DSDLO1)の Slot 1 に出
力します。
Rev. 0.3
2016/01
- 47 -
[AK5558]
Power ON/OFF
PW2 PW1 PW0
pin
pin
pin
Ch8 Ch7 Ch6 Ch5 Ch4 Ch3 Ch2 Ch1
L
L
L
OFF OFF OFF OFF OFF OFF OFF OFF
L
L
H
ON
ON ON
ON ON ON ON ON
L
H
L
ON
ON ON
ON ON ON ON ON
L
H
H
ON
ON ON
ON ON ON ON ON
H
L
L
ON
ON ON
ON ON ON ON ON
H
L
H
ON
ON ON
ON ON ON ON ON
H
H
L
ON
ON ON
ON ON ON ON ON
H
H
H
ON
ON ON
ON ON ON ON ON
Table 13. Channel Power ON/OFF (Parallel Control Mode, ODP pin= “H”)
PW2 PW1 PW0
pin
pin
pin
L
L
L
L
L
L
H
H
H
H
Slot 8
All “0”
Slot 7
All “0”
Slot 6
All “0”
Data on Slot
Slot 5
Slot 4
All “0”
All “0”
Slot 2
Slot 1
All “0”
All “0”
(CH5+6 (CH1+2
L
H
All “0”
All “0”
All “0”
All “0”
All “0”
All “0”
7+8)/4 +3+4)/4
(CH7+8) (CH5+6) (CH3+4) (CH1+2)
H
L
All “0”
All “0”
All “0”
All “0”
/2
/2
/2
/2
(CH1+2+
H
H
All “0”
All “0”
All “0”
All “0”
All “0”
All “0”
All “0” 3+4+5+6
+7+8)/8
L
L
CH8
CH7
CH6
CH5
CH4
CH3
CH2
CH1
(CH5+6 (CH1+2
L
H
All “0”
All “0”
All “0”
All “0”
All “0”
All “0”
7+8)/4 +3+4)/4
(CH7+8) (CH5+6) (CH3+4) (CH1+2)
H
L
All “0”
All “0”
All “0”
All “0”
/2
/2
/2
/2
(CH1+2+
H
H
All “0”
All “0”
All “0”
All “0”
All “0”
All “0”
All “0” 3+4+5+6
+7+8)/8
Table 14. Slot Data Assign (Parallel Control Mode, ODP pin= “H”, Normal Output)
Rev. 0.3
Slot 3
All “0”
2016/01
- 48 -
[AK5558]
PW2 PW1 PW0
pin
pin
pin
L
L
L
L
L
L
H
L
H
H
L
H
L
H
H
H
H
L
L
H
H
H
H
Slot 7
All “0”
Slot 6
All “0”
Data on Slot
Slot 5
Slot 4
All “0”
All “0”
Slot 3
All “0”
Slot 8
All “0”
Slot 7
All “0”
Slot 6
All “0”
Data on Slot
Slot 5
Slot 4
All “0”
All “0”
Slot 3
All “0”
Slot 2
Slot 1
All “0”
All “0”
(CH5+6 (CH1+2
H
All “0”
All “0”
All “0”
All “0”
TDMIN TDMIN
7+8)/4 +3+4)/4
(CH7+8) (CH5+6) (CH3+4) (CH1+2)
L
All “0”
All “0”
All “0”
All “0”
/2
/2
/2
/2
(CH1+2+
H
All “0”
All “0”
All “0”
All “0”
TDMIN TDMIN TDMIN 3+4+5+6
+7+8)/8
L
CH8
CH7
CH6
CH5
CH4
CH3
CH2
CH1
(CH5+6 (CH1+2
H
All “0”
All “0”
All “0”
All “0”
TDMIN TDMIN
7+8)/4 +3+4)/4
(CH7+8) (CH5+6) (CH3+4) (CH1+2)
L
All “0”
All “0”
All “0”
All “0”
/2
/2
/2
/2
(CH1+2+
H
All “0”
All “0”
All “0”
All “0”
TDMIN TDMIN TDMIN 3+4+5+6
+7+8)/8
Table 15. Slot Data Assign (Parallel Control Mode, ODP pin= “H”, TDM128)
PW2 PW1 PW0
pin
pin
pin
L
L
L
L
Slot 8
All “0”
Slot 2
Slot 1
All “0”
All “0”
(CH5+6 (CH1+2
L
H
TDMIN
TDMIN
TDMIN
TDMIN TDMIN TDMIN
7+8)/4 +3+4)/4
(CH7+8) (CH5+6) (CH3+4) (CH1+2)
H
L
TDMIN
TDMIN
TDMIN
TDMIN
/2
/2
/2
/2
(CH1+2+
H
H
TDMIN
TDMIN
TDMIN
TDMIN TDMIN TDMIN TDMIN 3+4+5+6
+7+8)/8
L
L
CH8
CH7
CH6
CH5
CH4
CH3
CH2
CH1
(CH5+6 (CH1+2
L
H
TDMIN
TDMIN
TDMIN
TDMIN TDMIN TDMIN
7+8)/4 +3+4)/4
(CH7+8) (CH5+6) (CH3+4) (CH1+2)
H
L
TDMIN
TDMIN
TDMIN
TDMIN
/2
/2
/2
/2
(CH1+2+
H
H
TDMIN
TDMIN
TDMIN
TDMIN TDMIN TDMIN TDMIN 3+4+5+6
+7+8)/8
Table 16. Slot Data Assign (Parallel Control Mode, ODP pin= “H”, TDM256 & TDM512)
Rev. 0.3
2016/01
- 49 -
[AK5558]
[2] Serial Control mode
3-wire Serial Control mode と I2C mode 時は、PW1-8 bits で AIN1-8 を個別にパワーダウンさせること
ができます。PWn (n=1-8) bit= “0”のとき AINn はパワーダウン、PWn (n=1-8) bit= “1”のとき AINn は通
常動作になります。パワーダウンしたチャネルの回路はリセット状態になり、A/D データは All “0”にな
ります。また MONO1, MONO2 bit で Channel Summation を設定できます。PW1-8 bits と MONO1,
MONO2 bit の切り替えは RSTN bit= “0” の状態で行ってください。
MONO2
bit
0
Data on Slot (Normal Output & DSD mode)
Slot6
Slot 5
Slot 4
Slot 3
Slot 2
Slot 1
CH6
CH5
CH4
CH3
CH2
CH1
(CH5+6 (CH1+2
1
All “0”
All “0”
All “0”
All “0”
All “0”
All “0”
+7+8)/4 +3+4)/4
(CH7+8) (CH5+6) (CH3+4) (CH1+2)
0
All “0”
All “0”
All “0”
All “0”
/2
/2
/2
/2
(CH1+2+
1
All “0”
All “0”
All “0”
All “0”
All “0”
All “0”
All “0” 3+4+5+6
+7+8)/8
Table 17. Slot Data Assign (Serial Control Mode, Normal Output & DSD mode)
MONO1
bit
0
Slot 8
CH8
Slot7
CH7
MONO2
bit
0
MONO1
bit
0
Slot 8
CH8
Slot7
CH7
Slot6
CH6
0
1
1
0
1
1
MONO2
bit
0
MONO1
bit
0
Slot 8
CH8
Slot7
CH7
Data on Slot (TDM256 & TDM512)
Slot6
Slot 5
Slot 4
Slot 3
CH6
CH5
CH4
CH3
0
1
1
0
1
1
Data on Slot (TDM128)
Slot 5
Slot 4
Slot 3
CH5
CH4
CH3
Slot 2
Slot 1
CH2
CH1
(CH5+6 (CH1+2
All “0”
All “0”
All “0”
All “0”
TDMIN TDMIN
+7+8)/4 +3+4)/4
(CH7+8) (CH5+6) (CH3+4) (CH1+2)
All “0”
All “0”
All “0”
All “0”
/2
/2
/2
/2
(CH1+2+
All “0”
All “0”
All “0”
All “0”
TDMIN TDMIN TDMIN 3+4+5+6
+7+8)/8
Table 18. Slot Data Assign (Serial Control Mode, TDM128)
Slot 2
Slot 1
CH2
CH1
(CH5+6 (CH1+2
1
TDMIN TDMIN TDMIN TDMIN TDMIN TDMIN
+7+8)/4 +3+4)/4
(CH7+8) (CH5+6) (CH3+4) (CH1+2)
0
TDMIN TDMIN TDMIN TDMIN
/2
/2
/2
/2
(CH1+2+
1
TDMIN TDMIN TDMIN TDMIN TDMIN TDMIN TDMIN 3+4+5+6
+7+8)/8
Table 19. Slot Data Assign (Serial Control Mode, TDM256 & TDM512)
Rev. 0.3
2016/01
- 50 -
[AK5558]
■ データスロット配置
[1] PCM Mode
LRCK Period = 1/fs
Normal Output
SDTO1 pin
Slot 1
Slot 2
SDTO2 pin
Slot 3
Slot 4
SDTO3 pin
Slot 5
Slot 6
SDTO4 pin
Slot 7
Slot 8
LRCK Period = 1/fs
TDM128
SDTO1 pin
Slot 1
Slot 2
Slot 3
Slot 4
SDTO2 pin
Slot 5
Slot 6
Slot 7
Slot 8
SDTO3 pin
All “0”
SDTO4 pin
All “0”
LRCK Period = 1/fs
TDM256
SDTO1 pin
Slot 1 Slot 2 Slot 3 Slot 4 Slot 5 Slot 6 Slot 7 Slot 8
SDTO2 pin
All “0”
SDTO3 pin
All “0”
SDTO4 pin
All “0”
LRCK Period = 1/fs
TDM512
SDTO1 pin
Slot Slot Slot Slot Slot Slot Slot Slot
1
2
3
4
5
6
7
8
SDTO2 pin
All “0”
SDTO3 pin
All “0”
SDTO4 pin
All “0”
TDMIN
Figure 57. Slot Assign in PCM Mode
Rev. 0.3
2016/01
- 51 -
[AK5558]
[2] DSD Mode
LRCK Period = 1/fs
DSDOL1 pin
Slot 1
DSDOR1 pin
Slot 2
DSDOL2 pin
Slot 3
DSDOR2 pin
Slot 4
DSDOL3 pin
Slot 5
DSDOR3 pin
Slot 6
DSDOL4 pin
Slot 7
DSDOR4 pin
Slot 8
Figure 58. Slot Assign in DSD Mode
Rev. 0.3
2016/01
- 52 -
[AK5558]
■ ディジタルフィルタ選択機能 (PCM mode)
AK5558 は特性の異なる 4 種類のディジタルフィルタを持っており、SD pin(bit), SLOW pin(bit)で選択
できます。OCT Speed mode, HEX Speed mode, DSD mode はディジタルフィルタ選択機能を持って
いません。これらのモードではディジタルフィルタの設定は無効となります。
SD pin (bit)
L (0)
L (0)
H (1)
H (1)
SLOW pin (bit)
Filter
L (0)
Sharp Roll-off Filter
H (1)
Slow Roll-off Filter
L (0)
Short Delay Sharp Roll-off Filter
H (1)
Short Delay Slow Roll-off Filter
Table 20. ディジタルフィルタ設定
■ ディジタル HPF (PCM Mode)
AK5558 は DC オフセットキャンセルのためにディジタル HPF を内蔵しています。HPFE pin (bit) = “H
(1)” でディジタル HPF が有効になります。HPF のカットオフ周波数 fc は、fs= 48 kHz(Normal Speed
mode), 96 kHz(Double Speed mode), 192 kHz(Quad Speed mode)のとき 1 Hz です。OCT Speed mode,
HEX Speed mode, DSD mode は HPF 機能を持っていません。これらのモードでは HPFE の設定は無
効となります。HPF の ON/OFF の切り換えは全チャネルをリセットした状態で実施してください。
■ オーバフロー検出機能 (PCM Mode , DSD Mode)
[1] PCM Mode
AK5558 はアナログ入力のオーバフロー検出機能を持ちます。
AIN1-8 のいずれかのアナログ入力がオーバフローすると(0.3 dBFS 以上)OVF pin が“H”になります。
アナログ入力のオーバフローが解消されると OVF pin は”L”に戻ります。OVF 出力は AIN1-8 入力に対
して ADC と同じ群遅延を持ちます。
[2] DSD Mode
オーバフロー検出機能(エラー検出機能)
過大信号入力などによりいずれかのチャネルの DSD 出力信号生成用モジュレータ内部でオーバフロー
が発生すると OVF pin が“H”になります。オーバフローが解消されると OVF pin は”L”に戻ります。
Rev. 0.3
2016/01
- 53 -
[AK5558]
■ LDO
TVDD の電圧範囲は 1.7-1.98 V または 3.0-3.6 V です。TVDD の電圧に応じて LDO の ON/OFF を設定
してください。LDO の ON/OFF は LDOE pin で設定します。 (Table 21)
LDOE
PDN
LDO
VDD18 pin
TVDD pin 印加電圧範囲
L
L
OFF
1.7-1.98 V
外部電源入力 1.7-1.98 V
L
H
OFF
1.7-1.98 V
外部電源入力 1.7-1.98 V
H
L
OFF
3.0-3.6 V
内部で 500 Pull Down
H
H
ON
3.0-3.6 V
LDO 電圧出力
Table 21. LDO Control
[1] TVDD=1.7-1.98 V 時, LDO 不使用 (LDOE pin = “L”)
TVDD が 1.7-1.98 V のときは LDO が正常に動作しません。LDOE pin= “L”として LDO を OFF にしてく
ださい。内部ロジック回路の電源として VDD18 pin から 1.7-1.98 V を供給します。
TVDD 電圧と VDD18 電圧の電位差は0.1 V 以内であることが必要です。
[2] TVDD=3.0-3.6 V 時, LDO 使用 (LDOE pin = “H”)
TVDD が 3.0-3.6 V のときは LDO を ON にしてください。LDO が内部ロジック回路の電源になります。
VDD18 pin は安定化用のコンデンサ接続端子になります。VDD18 pin から外部回路へ電流を供給するこ
とはできません。
■ リセット
電源立ち上げやクロック設定およびクロック周波数を変更する時はデバイスをリセットする必要があ
ります。リセットは PDN pin, PW2-0 pins および RSTN bit, PW8-1 bits で行います。
Rev. 0.3
2016/01
- 54 -
[AK5558]
■ パワーアップ／ダウンシーケンス例
PDN pin を“L”にするとパワーダウン状態になります。この時、同時にディジタルフィルタがリセット
されます。
[1] PCM Mode
Slave mode 時は PDN pin を “H”にした後、MCLK, BICK, LRCK を入力することで内部のパワーダウン
信号 Internal PDN が解除されます。Master mode 時は PDN pin を “H”にした後、MCLK を入力すること
で Internal PDN が解除されます。
Internal PDN が解除されると初期化サイクルが開始します。出力データ SDTO はスレーブモード時 583
1/fs 後、マスタモード時 578 1/fs 後に確定します。初期化中の A/D データは 2’s complement の “0”
で、初期化終了後、A/D データはアナログ入力信号に相当するデータにセトリングします。セトリング
には群遅延時間程度かかります。
Power
PDN pin
(1)
VDD18 pin
(2)
Internal PDN
(3)
Internal
State
Power -down
Initialize
Normal Operation
Power -down
ADC In
(Analog)
GD
(5)
(5)
GD
(4)
(4)
ADC Out
(Digital)
Clock In
“0”data
Idle Noise
Don’t care
Idle Noise
“0”data
Don’t care
MCLK,LRCK,BICK
Figure 59. パワーダウン/アップ時タイミング例
Notes
(1) AVDD および TVDD を立ち上げた後、PDN pin を 150 ns 以上 “L”にししてください。
(2) a. LDOE pin = “H”で Parallel Control mode (I2C pin = “H”、PSN pin = “H”) の場合
PDN pin を”H”にすると内部 LDO が立ち上がります。MCLK を 16384 回トグルすると Internal
PDN は解除されます。
b. LDOE pin = “H”で Serial Control mode (PSN pin = “L”) の場合
PDN pin を”H”にすると内部 LDO が立ち上がります。内部オシレータのクロックが 16384 回ト
グルする(max.10 ms)と Internal PDN は解除されます。
c. LDOE pin = “L”のときは PDN pin を”H”にすると max.1 ms で Internal PDN は解除されます。
Internal PDN が解除されると内部回路は動作を開始し、レジスタへのアクセスが可能になります。
※(2)の期間中はディジタル出力ピン及びディジタル入出力ピンから瞬時的なパルス(パルス幅
max.1 s)が出力されることがあります。システムの誤動作を避けるため、(2)の期間中にこれらの
ピンの出力を参照することと、同じ 3-wire Serial バスまたは I2C バス上にあるデバイスと通信をす
ることは避けて下さい。
Rev. 0.3
2016/01
- 55 -
[AK5558]
(3) 初期化サイクルは Slave mode 時 583/fs、Master mode 時 578/fs です。
(4) パワーダウン時と初期化サイクル中の ADC 出力データは “0”です。
(5) ディジタル出力はアナログ入力に対して群遅延(GD)を持ちます。
Internal PDN 解除詳細
Figure 60. Internal PDN 解除詳細
Rev. 0.3
2016/01
- 56 -
[AK5558]
[2] DSD Mode
PDN pin を “H”にした後、MCLK を入力すると Internal PDN が解除されます。
PDN pin
Internal PDN
(1)
MCLK In
Don’t care
Internal
State
Power-Down
Don’t care
Initialize
Normal Operation
Power-Down
(2)
ADC In
(Analog)
(6)
(4)
OVF-pin
(5)
(3)
DSD Out
(Digital)
“L” (-full scale data)
normal data
abnormal data
normal data
“L” (-full scale data)
Figure 61. DSD 動作タイミング
Notes:
(1) LDOE pin= “H”のとき、PDN pin を”H”にすると内部 LDO が立ち上がります。内部オシレータのク
ロックが 16384 回トグルすると(max.10 ms) Internal PDN は解除されます。
LDOE pin = “L”のときは PDN pin を”H”にすると max.1 ms で Internal PDN は解除されます。
Internal PDN が解除されると内部回路は動作を開始し、レジスタへのアクセスが可能になります。
※(1)の期間中はディジタル出力ピン及びディジタル入出力ピンから瞬時的なパルス(パルス幅
max.1s)が出力されることがあります。システムの誤動作を避けるため、(1)の期間中にこれらの
ピンの出力を参照することと、同じ 3-wire Serial / I2C バス上にあるデバイスと通信をすることは
避けて下さい。
(2) 初期化動作は 583/fs で完了します。
(3) パワーダウン中および初期化動作中および CH パワーダウン中、DSD 出力ピンは “L”(-full scale
data)を出力します。Phase Modulation mode 時、初期化動作中および CH パワーダウン中、DSD
出力ピンは矩形波 (-full scale data) を出力します。
(4) 過大信号が入力され、内部モジュレータがオーバフローを検出すると、OVF pin から “H”を出力し
ます。
(5) オーバフロー状態になると、DSD 出力は正常データを出力しません。
(6) 入力信号が正常状態になり、内部モジュレータがオーバフロー状態から正常動作に戻ると、OVF pin
出力は “L”になります。
Rev. 0.3
2016/01
- 57 -
[AK5558]
■ 動作モードコントロール
AK5558 の動作モードはピンまたはレジスタで設定します。ピンによる設定を Parallel Control mode と
呼びます。Parallel Control mode のときレジスタ設定は無効になります。そのためレジスタ設定が必要
な機能は使用できません。レジスタへのアクセスは 3 線式シリアル通信と I2C バス通信が可能です。
動作モードは I2C pin と PSN pin で選択します。Serial Control mode 時はレジスタ設定が優先され MSN
pin 以外の設定ピンでの設定は無効になります。
I2C pin
L
L
H
H
PSN pin
Control mode
L
3-wire Serial
H
3-wire Serial
L
I2C Bus
H
Parallel
Table 22. Control Mode
■ レジスタコントロールインタフェース
(1) 3-wire Serial Control Mode (I2C pin = “L”)
このモードでは 3 線式シリアル I/F pin: CSN, CCLK, CDTI で書き込みを行います。I/F 上のデータは Chip
address (2-bit, C1/0), Read/Write (1-bit, “1”固定, Write only), Register address (MSB first, 5-bit)と Control
data (MSB first, 8-bit)で構成されます。データ送信側は CCLK の“↓”で各ビットを出力し、受信側は“↑”
で取り込みます。データの書き込みは CSN の“↑”で有効になります。CCLK のクロックスピードは 5MHz
(Max.)です。
PDN pin を“L”にすると内部レジスタ値が初期化されます。また、Serial Control mode では RSTN bit に
“0”を書き込むと内部タイミング回路がリセットされます。但し、この時、レジスタの内容は初期化さ
れません。
CSN
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
CCLK
CDTI
C1 C0 R/W A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0
C1-C0:
R/W:
A4-A0:
D7-D0:
Chip Address (C1=CAD1, C0=CAD0)
READ/WRITE (Fixed to “1”, Write only)
Register Address
Control Data
Figure 62. Control I/F Timing
*3-wire Serial Control mode はデータ読み出しをサポートしません。
*PDN pin = “L”時は、コントロールレジスタへの書き込みはできません。
*CSN pin = “L”期間中に CCLK の“↑”が 15 回以下または 17 回以上の場合、データは書き込まれません。
Rev. 0.3
2016/01
- 58 -
[AK5558]
(2) I2C Bus Control Mode (I2C pin = “H” かつ PSN pin = “L”)
AK5558 の I2C Bus Control mode のフォーマットは、高速モード(max:400 kHz, Ver1.0)に対応していま
す。
(2)-1. WRITE 命令
I2C Bus Control mode におけるデータ書き込みシーケンスはFigure 63に示されます。バス上の IC への
アクセスには、最初に開始条件(Start Condition)を入力します。SCL ラインが “H”の時に SDA ラインを
“H”から “L”にすると、開始条件が作られます(Figure 69)。開始条件の後、スレーブアドレスが送信され
ます。このアドレスは 7-bit から構成され、8-bit 目にはデータ方向ビット(R/W)が続きます。上位 5-bit
は “00100”固定、次の 2-bit はアクセスする IC を選ぶためのアドレスビットで、CAD1-0 pins により設
定されます(Figure 64)。アドレスが一致した場合、AK5558 は、確認応答(Acknowledge)を生成し、命
令が実行されます。マスタは確認応答用のクロックパルスを生成し、SDA ラインを解放しなければな
りません(Figure 70)。R/W ビットが “0”の場合はデータ書き込み R/W ビットが “1”の場合はデータ読み
出しを行います。
第 2 バイトはサブアドレス(レジスタアドレス)です。サブアドレスは、8-bit、MSB first で構成され、上
位 3-bit は、 “0”固定です(Figure 65)。第 3 バイト以降はコントロールデータです。コントロールデータ
は 8-bit、MSB first で構成されます(Figure 66)。AK5558 は、各バイトの受信を完了するたびに確認応答
を生成します。データ転送は、必ずマスタが生成する停止条件(Stop Condition)によって終了します。
SCL ラインが “H”の時に SDA ラインを “L”から “H”にすると、停止条件が作られます(Figure 69)。
AK5558 は複数のバイトのデータを一度に書き込むことができます。データを 1 バイト送った後、停止
条件を送らず更にデータを送ると、サブアドレスが自動的にインクリメントされ、次のデータは次のサ
ブアドレスに格納されます。アドレス “07H”を越えるデータを送ると、内部レジスタに対応するアドレ
スカウンタはロールオーバし、アドレス “00H”から順に格納されます。
クロックが “H”の間は、SDA ラインの状態は一定でなければなりません。データラインが “H”と “L”の間
で状態を変更できるのは、SCL ラインのクロック信号が “L”の時に限られます(Figure 71)。SCL ライン
が “H”の時に SDA ラインを変更するのは、開始条件、停止条件を入力するときのみです。
S
T
A
R
T
SDA
S
S
T
O
P
R/W= “0”
Slave
Address
1st byte
Sub
Address(n)
A
C
K
2nd byte
Data(n)
A
C
K
Data(n+1)
A
C
K
3rd byte
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 63. I2C Bus Control Mode のデータ書き込みシーケンス
0
0
1
0
0
CAD1
CAD0
R/W
A1
A0
D1
D0
(CAD0 は pin により設定)
Figure 64. 第 1 バイトの構成
0
0
0
A4
A3
A2
Figure 65. 第 2 バイトの構成
D7
D6
D5
D4
D3
D2
Figure 66. 第 3 バイト以降の構成
Rev. 0.3
2016/01
- 59 -
[AK5558]
(2)-2. READ 命令
R/W ビットが “1”の場合、AK5558 は READ 動作を行います。指定されたアドレスのデータが出力され
た後、マスタが停止条件を送らず確認応答を生成すると、サブアドレスが自動的にインクリメントされ、
次のアドレスのデータを読み出すことができます。アドレス “07H”のデータを読み出した後、さらに次
のアドレスを読み出す場合にはアドレス “00H”のデータが読み出されます。
AK5558 は、カレントアドレスリードとランダムリードの 2 つの READ 命令を持っています。
(2)-2-1. カレントアドレスリード
AK5558 は、内部にアドレスカウンタを持っており、カレントアドレスリードではこのカウンタで指定
されたアドレスのデータを読み出します。内部のアドレスカウンタは最後にアクセスしたアドレスの次
のアドレス値を保持しています。例えば、最後にアクセス(READ でも WRITE でも)したアドレスが “n”
であり、その後カレントアドレスリードを行った場合、アドレス “n+1”のデータが読み出されます。カ
レントアドレスリードでは、AK5558 は READ 命令のスレーブアドレス(R/W = “1”)の入力に対して確認
応答を生成し、次のクロックから内部のアドレスカウンタで指定されたデータを出力したのち内部カウ
ンタを 1 つインクリメントします｡データが出力された後､マスタが確認応答を生成せず停止条件を送
ると、READ 動作は終了します。
S
T
A
R
T
SDA
S
S
T
O
P
R/W= “1”
Slave
Address
Data(n)
A
C
K
Data(n+1)
A
C
K
Data(n+2)
A
C
K
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 67. CURRENT ADDRESS READ 命令
(2)-2-2. ランダムアドレスリード
ランダムアドレスリードにより任意のアドレスのデータを読み出すことができます。ランダムアドレス
リードは READ 命令のスレーブアドレス(R/W bit= “1”)を入力する前に、ダミーの WRITE 命令を入力す
る必要があります。ランダムアドレスリードでは最初に開始条件を入力し、次に WRITE 命令のスレー
ブアドレス(R/W = “0”)、読み出すアドレスを順次入力します。AK5558 がこのアドレス入力に対して確
認応答を生成した後、再送条件、READ 命令のスレーブアドレス(R/W bit= “1”)を入力します。AK5558
はこのスレーブアドレスの入力に対して確認応答を生成し、指定されたアドレスのデータを出力し、内
部アドレスカウンタを 1 つインクリメントします。データが出力された後、マスタがアクノリッジを生
成せず停止条件を送ると、READ 動作は終了します。
S
T
A
R
T
SDA
S
S
T
A
R
T
R/W= “0”
Slave
Address
Sub
Address(n)
A
C
K
S
A
C
K
S
T
O
P
R/W= “1”
Slave
Address
Data(n)
A
C
K
Data(n+1)
A
C
K
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 68. Random Address Read 命令
Rev. 0.3
2016/01
- 60 -
[AK5558]
SDA
SCL
S
P
start condition
stop condition
Figure 69. 開始条件と停止条件
DATA
OUTPUT BY
TRANSMITTER
not acknowledge
DATA
OUTPUT BY
RECEIVER
acknowledge
SCL FROM
MASTER
2
1
8
9
S
clock pulse for
acknowledgement
START
CONDITION
Figure 70. I2C バスでの確認応答
SDA
SCL
data line
stable;
data valid
change
of data
allowed
Figure 71. I2C バスでのビット転送
Rev. 0.3
2016/01
- 61 -
[AK5558]
■ レジスタマップ
Addr
Register Name
D7
D6
D5
D4
D3
D2
D1
D0
00H Power Management1 PW8
PW7
PW6
PW5
PW4
PW3
PW2
PW1
01H Power Management2
0
0
0
0
0
MONO2 MONO1
RSTN
02H Control 1
0
CKS3 CKS2 CKS1 CKS0
DIF1
DIF0
HPFE
03H Control 2
0
TDM1 TDM0
0
0
0
0
0
04H Control 3
DP
0
0
0
0
0
SD
SLOW
05H DSD
0
0
DCKS
0
PMOD DCKB DSDSEL1 DSDSEL0
06H TEST1
TST7 TST6 TST5 TST4 TST3
TST2
TST1
TST0
07H TEST2
0
0
0
0
0
0
0
TRST
Note 24. アドレス 06H1FH は書き込み不可です。“0”で指定されたビットへの “1”の書き込みは禁止で
す。
Note 25. RSTN bit を “0” にすると内部のデジタルフィルタ、CONTROL 部がリセットされます。
レジスタ値は初期化されません。
Note 26. PDN pin を “L” にすると、レジスタ値は初期化されます。
■ レジスタ詳細説明
Addr Register Name
00H Power
Management1
R/W
Default
D7
D6
D5
D4
D3
D2
D1
D0
PW8
PW7
PW6
PW5
PW4
PW3
PW2
PW1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
D2
D1
D0
PW8-1: Power Down control for channel 8-1
0: Power OFF
1: Power ON (default)
Addr
Register Name
01H Power
Management2
R/W
Default
D7
D6
D5
D4
D3
0
0
0
0
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
MONO2 MONO1 RSTN
R/W
0
R/W
0
R/W
1
RSTN: Internal Timing Reset
0: Reset. All registers are not initialized.
1: Normal Operation (default)
“0”で内部タイミング回路がリセットされます。レジスタの内容はリセットされません。
MONO2-1: Channel Summation mode Select (Table 17, Table 18, Table 19)
00: Not- Summation mode
01: 8-to-2 mode
10: 8-to-4 mode
11: 8-to-1 mode
Rev. 0.3
2016/01
- 62 -
[AK5558]
Addr
Register Name
02H Control 1
R/W
Default
D7
0
R/W
0
D6
CKS3
R/W
0
D5
CKS2
R/W
0
D4
CKS1
R/W
0
D3
CKS0
R/W
0
D2
DIF1
R/W
0
D1
DIF0
R/W
0
D0
HPFE
R/W
1
HPFE: High Pass Filter Enable
0: High Pass Filter OFF
1: High Pass Filter ON (default)
“1”で全てのチャネルのディジタル HPF が ON になります。
DIF1-0: Audio Data Interface Mode Select (Table 8, Table 9)
A/D データのビット数 24-bit/32-bit とフォーマット MSB justified/ I2S Compatible を選択します。
CKS3-0: Sampling Speed Mode and MCLK Frequency Select (Table 5)
サンプリングスピードと MCLK 周波数を選択します。
Addr
Register Name
03H Control 2
R/W
Default
D7
0
R/W
0
D6
TDM1
R/W
0
D5
TDM0
R/W
0
D4
0
R/W
0
D3
0
R/W
0
D2
0
R/W
0
D1
0
R/W
0
D0
0
R/W
0
TDM1-0: TDM Modes Select (Table 9)
A/D データの Multiplex mode を Normal, TDM128, TDM256, TDM512 から選択します。
Addr Register Name
04H Control 3
R/W
Default
D7
DP
R/W
0
D6
0
R/W
0
D5
0
R/W
0
D4
0
R/W
0
D3
0
R/W
0
D2
0
R/W
0
D1
SD
R/W
0
D0
SLOW
R/W
0
SLOW: Slow Roll-off Filter Select (Table 20)
0: Sharp Roll-off (default)
1: Slow Roll-off
ディジタルフィルタの Roll-OFF 特性を選択します。
SD: Short Delay Select (Table 20)
0: Normal Delay (default)
1: Short Delay
ディジタルフィルタの Group Delay を選択します。
DP: DSD Mode Select
0: PCM Mode (default)
1: DSD Mode
A/D データの Output mode を選択します。
Rev. 0.3
2016/01
- 63 -
[AK5558]
Addr
Register Name
05H DSD
R/W
Default
D7
D6
D5
D4
D3
0
0
DCKS
0
PMOD
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
D2
D1
D0
DSDSEL DSDSEL
DCKB
1
0
R/W
R/W
R/W
0
0
0
DSDSEL1-0: Select the Frequency of DCLK
00: 64fs
01: 128fs (default)
10: 256fs
11: Reserved (128fs)
DCKB: Polarity of DCLK
0: DSD data is output from DCLK Falling Edge (default)
1: DSD data is output from DCLK Rising Edge
PMOD: DSD Phase Modulation Mode
0: Not Phase Modulation Mode (default)
1: Phase Modulation Mode
DSD 出力 の Phase Modulation mode 選択します。
DCKS: Master Clock Frequency Select at DSD Mode (DSD Only)
0: 512fs (default)
1: 768fs
Addr
06H
Register Name
TEST1
R/W
Default
D7
TST7
RD
0
D6
TST6
RD
0
D5
TST5
RD
0
D4
TST4
RD
0
D3
TST3
RD
0
D2
TST2
RD
0
D1
TST1
RD
0
D0
TST0
RD
0
TST7-0: Test register.
必ず default で使用してください。全 bit “0”以外をセットすると通常動作は保証されません。
Addr
07H
Register Name
TEST2
R/W
Default
D7
0
R/W
0
D6
0
R/W
0
D5
0
R/W
0
D4
0
R/W
0
D3
0
R/W
0
D2
0
R/W
0
D1
0
R/W
0
D0
TRST
W
0
TRST: Test register. This register must be “0”.
必ず default で使用してください。全 bit “0”以外をセットすると通常動作は保証されません。
Rev. 0.3
2016/01
- 64 -
[AK5558]
13. 外部接続回路例
AIN1+
AIN1
Analog 5V
+
20
TDM0
TDM1
46
45
44
43
42
41
40
39
38
37
36
35
34
33
CKS3/CAD1
CKS2/SCL/CCLK
CKS1/CAD0_I2C/CSN
CKS0/SDA/CDTI
OVF
DSDOR4
DSDOL4
SDTO4/DSDOR3
SDTO3/DSDOL3
SDTO2/DSDOR2
SDTO1/DSDOL2
TDMIN/DSDOR1
LRCK/DSDOL1
BICK/DCLK
DIF1/DSDSEL1
PSN/CAD0_SP
I
I2C
DP
HPFE/DCKS
LDOE
ODP
AIN1P
AIN1N
VREFL1
VREFH1
AIN2N
AIN2P
MSN
PW2
PW1
PW0
PDN
VDD18
DVSS
TVDD
MCLK
TEST
AIN8P
AIN8N
VREFL4
VREFH4
AIN7N
AIN7P
AK5558
Top View
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
Mode
Setting
Controller
4.7
+
0.1
10
Digital 3.3V
Mater Clock
AIN8+
AIN8
+
0.1
100
Analog 5V
20
AIN7
AIN7+
0.1
+
Analog 5V
AIN6
AIN6+
10
+
100 0.1
20
Analog 5V
100 0.1
+
AIN4
AIN4+
AIN5+
AIN5
20
Analog 5V
Analog 5V
AIN3+
AIN3
+
10
0.1
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
AIN2
AIN2+
100 0.1
DIF0/
DSDSEL0
Controller
AVSS1
AVDD1
AIN3P
AIN3N
VREFL2
VREFH2
AIN4N
AIN4P
AIN5P
AIN5N
VREFH3
VREFL3
AIN6N
AIN6P
AVDD2
AVSS2
Mode
Setting
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
SD/PMOD 48
SLOW/DCKB 47
Mode
Setting
fs
64fs
Figure 72は、外部接続回路例です。
Figure 72. Typical Connection Diagram
Note 27. ディジタル入力ピンはオープンにしないでください。
Rev. 0.3
2016/01
- 65 -
[AK5558]
1. グラウンドと電源のデカップリング
電源とグラウンドの取り方には十分注意してください。通常、AVDD1/2, TVDD にはシステムのアナロ
グ電源を供給します。AVDD1/2, TVDD が別電源で供給される場合には、電源立ち上げシーケンスを考
える必要はありません。AVSS1/2, DVSS はアナロググラウンドに接続してください。システムのグラ
ウンドはアナログとディジタルで分けて配線し PC ボード上の電源に近いところで接続してください。
小容量のデカップリングコンデンサはなるべく電源ピンの近くに接続してください。
2. 基準電圧
VREFH1-4 pins と VREFL1-4 pins に入力される電圧の差がアナログ出力のフルスケールを決定します。
通常は VREFH1-4 pins を AVDD に接続し、VREFL1-4 pins を AVSS に接続します。高周波ノイズを除
去するために、VREFH1-4 pins と Analog5V 電源の間には 20 の抵抗を入れ、100 F の電解コンデン
サと 0.1 F のセラミックコンデンサを並列に VREFP1-4 pins と VREFL1-4 pins の間に接続して下さい。
VREFH1-4 pins と VREFL1-4 pins との間に 0.1 µF のセラミックコンデンサを接続します。セラミック
コンデンサはピンにできるだけ近づけて接続して下さい。ディジタル信号、特にクロックは AK5558
へのカップリングを避けるため VREFH1-4 pins, VREFL1-4 pins からできるだけ離して下さい。
3. アナログ入力
アナログ入力信号は各チャネルの差動入力ピンから変調器に入力されます。入力電圧は AINn+と AINn
の差の電圧になります(n=1-8)。入力レンジは2.8 V (typ)です。AK5558 は AVSS1/2 から AVDD1/2 ま
での電圧を入力することができます。出力コードのフォーマットは 2’s コンプリメントです。DC オフ
セット(ADC 自体の DC オフセットも含む)は内蔵の HPF でキャンセルされます。
AK5558 のアナログ電源電圧は+5 V になっており、アナログ入力ピンには、AVDD1/2 + 0.3 V 以上、
AVSS1/2 0.3 V 以下の電圧と 10 mA 以上の電流を入力してはいけません。過大電流の流入は内部の保
護回路の破壊、さらにはラッチアップを引き起こし、IC の破壊に至ります。従って、周辺のアナログ
回路の電源電圧が、15 V 等の場合はアナログ入力ピンを絶対最大定格以上の信号から保護する必要が
あります。
Rev. 0.3
2016/01
- 66 -
[AK5558]
4. 外部アナログ入力回路
Figure 73は AK5558 のアナログ入力回路例 1 (1st order HPF; fc= 0.70 Hz, 2nd order LPF; fc= 351 kHz,
gain= -14.5 dB)です。シングルエンドで入力する場合は差動入力する場合と比較して反転バッファが一
つ増えます。Figure 73ではシングルエンドの場合は JP1, 2 をショート、差動の場合は JP1, 2 をオープ
ンにします。この回路の入力レベルは 14.9 Vpp です (AK5558: 2.8 Vpp Typ.)。この回路使用時のアナ
ログ特性は fs= 48 kHz の時、DR= 115 dB, S/(N+D)= 106 dB です。AK5558 は入力信号の DC バイアス
電圧によって S/(N+D)の特性が変わります。良好な特性をえるためには、DC バイアス電圧を
0.49AVDD から 0.51AVDD の間にしてください。* 15 nF と 1 nF はフィルムコンデンサを推奨しま
す。
4.7k
4.7k
Analog In
620
JP1
VP+
Vin- 68µ
+
14.9Vpp
Bias
VP-
1n *
3.3k
10
+
2.8Vpp
AK5558 AINn+
NJM5534
100p
NJM5534
XLR
15n *
VA+
620
10k
Bias
10k
JP2
68µ
-
+
10µ
1n *
3.3k
Vin+
0.1µ
10
AK5558 AINn-
+
NJM5534
Bias
VA=+5V
VP=15V
100p
2.8Vpp
Figure 73. Input Buffer Example1
fin
1Hz
10Hz
Frequency
1.77dB
0.02dB
Response
Table 23. Frequency Response of HPF
fin
20kHz
40kHz
80kHz
Frequency
0.00dB
0.00dB
0.00dB
Response
Table 24. Frequency Response of LPF
Rev. 0.3
6.144MHz
49.68dB
2016/01
- 67 -
[AK5558]
14. パッケージ
■ 外形寸法図
64-pin QFN (Unit mm)
9.00±0.15
A
0.40±0.10
8.75
B
64
49
48
48
1
33
16
6.15
8.75
9.00±0.15
1
64
49
16
33
32
17
0.10
M AB
0.25
+0.05
-0.07
.60
C0
X
MA
32
0.50
17
6.15
+0.15
S
0.85 -0.05
+0.03
-0.02
0.08
0.02
0.20
S
■ 材質・メッキ仕様
パッケージ材質:
エポキシ系樹脂
リードフレーム材質:
銅
端子処理: 半田（無鉛）メッキ
■ マーキング
AKM
AK5558VN
XXXXXXX
1
1)
2)
3)
4)
Pin #1 indication
Date Code : XXXXXXX (7 digits)
Marketing Code: AK5558VN
AKM Logo
Rev. 0.3
2016/01
- 68 -
[AK5558]
15. オーダリングガイド
AK5558VN
AKD5558
40 - 105 ºC
64-pin QFN
Evaluation Board for AK5558
Rev. 0.3
2016/01
- 69 -
[AK5558]
重要な注意事項
0. 本書に記載された弊社製品（以下、「本製品」といいます。）、および、本製品の仕様につ
きましては、本製品改善のために予告なく変更することがあります。従いまして、ご使用を
検討の際には、本書に掲載した情報が最新のものであることを弊社営業担当、あるいは弊社
特約店営業担当にご確認ください。
1. 本書に記載された情報は、本製品の動作例、応用例を説明するものであり、その使用に際し
て弊社および第三者の知的財産権その他の権利に対する保証または実施権の許諾を行うも
のではありません。お客様の機器設計において当該情報を使用される場合は、お客様の責任
において行って頂くとともに、当該情報の使用に起因してお客様または第三者に生じた損害
に対し、弊社はその責任を負うものではありません。
2. 本製品は、医療機器、航空宇宙用機器、輸送機器、交通信号機器、燃焼機器、原子力制御用
機器、各種安全装置など、その装置・機器の故障や動作不良が、直接または間接を問わず、
生命、身体、財産等へ重大な損害を及ぼすことが通常予想されるような極めて高い信頼性を
要求される用途に使用されることを意図しておらず、保証もされていません。そのため、別
途弊社より書面で許諾された場合を除き、これらの用途に本製品を使用しないでください。
万が一、これらの用途に本製品を使用された場合、弊社は、当該使用から生ずる損害等の責
任を一切負うものではありません。
3. 弊社は品質、信頼性の向上に努めておりますが、電子製品は一般に誤作動または故障する場
合があります。本製品をご使用頂く場合は、本製品の誤作動や故障により、生命、身体、財
産等が侵害されることのないよう、お客様の責任において、本製品を搭載されるお客様の製
品に必要な安全設計を行うことをお願いします。
4. 本製品および本書記載の技術情報を、大量破壊兵器の開発等の目的、軍事利用の目的、ある
いはその他軍事用途の目的で使用しないでください。本製品および本書記載の技術情報を輸
出または非居住者に提供する場合は、「外国為替及び外国貿易法」その他の適用ある輸出関
連法令を遵守し、必要な手続を行ってください。本製品および本書記載の技術情報を国内外
の法令および規則により製造、使用、販売を禁止されている機器・システムに使用しないで
ください。
5. 本製品の環境適合性等の詳細につきましては、製品個別に必ず弊社営業担当までお問合せく
ださい。本製品のご使用に際しては、特定の物質の含有・使用を規制する RoHS 指令等、適
用される環境関連法令を十分調査のうえ、かかる法令に適合するようにご使用ください。お
客様がかかる法令を遵守しないことにより生じた損害に関して、弊社は一切の責任を負いか
ねます。
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Rev. 0.3
2016/01
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