AK1543

[AK1543]
AK1543
1300MHz Delta-Sigma Fractional-N Frequency Synthesizer
1. 概要
本 LSI はΔΣ型 Fractional-N による周波数切り替え機能をもつ 400MHz~1300MHz 帯の PLL(Phase Locked Loop)
周波数シンセサイザです。この製品は 18 ビットのΔΣ回路、低雑音の位相周波数比較器、精度の高いチャージポンプ、リ
ファレンス分周器、およびデュアル・モジュラス・プリスケーラ(P/P+1)で構成されます。
シンセサイザを外付けのループ・フィルタおよび VCO(Voltage Controlled Oscillator)と組み合わせる事により完全な PLL
を実現します。レジスタへのアクセスは 3 線式のシリアルインターフェースで制御します。電源電圧は 2.7V~5.5V で動作し、
チャージポンプ回路とシリアルインターフェースの電源電圧は独立で駆動可能です。
2. 特長

ΔΣフラクショナル N 機能によりロックアップ時間の短縮化及び低位相ノイズ、低スプリアスを実現

動作周波数:

高速ロックアップ用チャージポンプ内蔵

プログラマブルなチャージポンプ電流:
400 to 1300MHz
通常動作用チャージポンプ
10.6uA to 168.9uA、 16 段階
高速ロック用チャージポンプ
0.84mA to 2.32mA、 8 段階

電源電圧:
2.7 to 5.5 V (PVDD, CPVDD ピン)

チャージポンプ回路の電源を分離: PVDD to 5.5V (CPVDD ピン)

パワーセーブ機能内蔵

PLL のロック検出機能内蔵:
Phase Frequency Detector 出力/デジタルフィルタリング出力選択可能

低消費電流:
4.1mA typ.(チャージポンプ電流は含まず)

パッケージ:
24pin QFN(0.5mm pitch, 4mm  4mm  0.7mm)

動作温度:
-40℃ to 85℃
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― 目次 ―
1.
概要 ______________________________________________________________________________ 1
2.
特長 ______________________________________________________________________________ 1
3.
ブロック図 ___________________________________________________________________________ 3
4.
端子機能説明 _______________________________________________________________________ 4
5.
絶対最大定格 _______________________________________________________________________ 6
6.
推奨動作条件 _______________________________________________________________________ 6
7.
電気的特性 _________________________________________________________________________ 7
8.
ブロック機能説明 _____________________________________________________________________ 11
9.
レジスタマップ ______________________________________________________________________ 18
10.
レジスタ機能説明 ____________________________________________________________________ 19
11.
IC インターフェイス回路 _______________________________________________________________ 25
12.
外付け部品接続推奨例 _______________________________________________________________ 27
13.
パワーアップシーケンス _______________________________________________________________ 29
14.
標準測定回路 ______________________________________________________________________ 31
15.
電源別ブロック図 ____________________________________________________________________ 32
16.
外形寸法図 ________________________________________________________________________ 33
17.
マーキング _________________________________________________________________________ 34
本仕様書内での記号は以下に従います。
[Name]: 端子名
<Name>: レジスタのグループ名(アドレス名)
{Name}: レジスタのビット名
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LDO
R COUNTER
8bit
REFIN
CPVSS
CPVDD
PVDD
PVSS
DVSS
VREF2
VREF1
3. ブロック図
BIAS
CHARGE PUMP 1
CP
PHASE
FREQENCY
DETECTOR
CHARGE PUMP 2
(For Fast Lock Up)
CLK
CPZ
REGISTER
24bit
DATA
FAST
COUNTER
13bit
LE
N DIVIDER
PDN2
-
PDN1
RFINN
LD
PRESCALER
8/9,16/17
TEST4
+
TEST3
RFINP
SWIN
TEST2
18bit
LOCK DETECT
PULSE
SWALLOW
COUNTER
TEST1
ΔΣ
Fig. 1 ブロック図
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4. 端子機能説明
Table 1 端子機能
No.
端子名
I/O
端子機能
パワーダウン時
備考
1
CPVDD
P
チャージポンプ電源
2
TEST4
DI
テスト端子 4
内部プルダウン・シュミットトリガ入力
3
TEST1
DI
テスト端子 1
内部プルダウン・シュミットトリガ入力
4
LE
DI
ロードイネーブル
シュミットトリガ入力
5
DATA
DI
シリアル・データ入力
シュミットトリガ入力
6
CLK
DI
シリアル・クロック
シュミットトリガ入力
7
LD
DO
ロック検出
8
PDN2
DI
PLL 用パワーダウン信号
シュミットトリガ入力
9
PDN1
DI
LDO 用パワーダウン信号
シュミットトリガ入力
10
REFIN
AI
リファレンス入力
11
TEST2
DI
テスト端子 2
内部プルダウン・シュミットトリガ入力
12
TEST3
DI
テスト端子 3
内部プルダウン・シュミットトリガ入力
13
VREF1
AIO
LDO 基準電圧用コンデンサ接続端子
14
DVSS
G
デジタル・グラウンド
15
VREF2
AIO
LDO 基準電圧用コンデンサ接続端子
16
RFINN
AI
プリスケーラ入力
17
RFINP
AI
プリスケーラ入力
18
PVDD
P
ペリフェラル用電源
19
BIAS
AIO
チャージポンプ出力電流設定用抵抗端子
20
PVSS
G
ペリフェラル用グラウンド
21
CP
AO
チャージポンプ出力
22
CPZ
AIO
ループフィルタ用コンデンサへ接続
注 1)、注 2)
23
SWIN
AI
ファーストロックアップ用抵抗端子へ接続
注 1)、注 2)
24
CPVSS
G
チャージポンプ・グラウンド
“Low”
“Low”
“Low”
“Hi-Z”
注 1) 詳細な機能説明は 8.ブロック機能説明のチャージポンプ及びループフィルタの項目を参照してください。
注 2) [CPZ]端子からの入力電圧を内部回路で使用しています。ファーストロックアップ機能を使用しない場合も[CPZ]
端子をオープンにする事は禁止します。[CPZ]端子の出力先は P.12 の Fig.5 ループフィルタ接続図をご参照くだ
さい。 [SWIN]端子はファーストロックアップ機能を使用しない場合もオープンで問題ありません。
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注 3) パワーダウン時とは電源投入後[PDN1]=[PDN2]=”Low”の状態です。
BIAS
G: Ground pin
PVSS
P: Power supply pin
CP
DO: Digital output pin
CPZ
AIO: Analog I/O pin
SWIN
AO: Analog output pin
CPVSS
AI: Analog input pin
24
23
22
21
20
19
DI: Digital input pin
CPVDD
1
18 PVDD
TEST4
2
17 RFINP
TEST1
3
LE
4
DATA
5
14 DVSS
CLK
6
13 VREF1
16 RFINN
TOP
VIEW
8
9
10
11
12
PDN2
PDN1
REFIN
TEST2
TEST3
LD
7
15 VREF2
Fig. 2 パッケージ端子配置図
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5. 絶対最大定格
Table 2 絶対最大定格
項目
Min.
Max.
単位
VDD1
-0.3
6.5
V
[PVDD]端子が対象です。注 1)
VDD2
-0.3
6.5
V
[CPVDD]端子が対象です。注 1)
VSS1
0
0
V
[PVSS]端子が対象です。電圧基準レベル
VSS2
0
0
V
[CPVSS]端子が対象です。電圧基準レベル
VSS3
0
0
V
[DVSS]端子が対象です。電圧基準レベル
VAIN1
VSS1-0.3
VDD1+0.3
V
注 1)、注 2)
VAIN2
VSS2-0.3
VDD2+0.3
V
注 1)、注 3)
デジタル入力電圧
VDIN
VSS3-0.3
VDD1+0.3
V
注 1)、注 4)
入力電流
IIN
-10
10
mA
保存温度
Tstg
-55
125
C
電源電圧
グランドレベル
アナログ入力電圧
記号
備考
注 1) 電圧は全て 0V 基準
注 2) 端子 [ REFIN ]、[ RFINN ]、[ RFINP ]が該当します。
注 3) 端子 [ CPZ ]、[ SWIN ]が該当します。
注 4) 端子 [ CLK ]、[ DATA ]、[ LE ]、[ PDN1 ]、[ PDN2 ]、[ TEST1 ]、[ TEST2 ]、[ TEST3 ]、[ TEST4 ]が該当します。
これらの値を超えた条件で使用した場合、デバイスを破壊することがあります。また通常の動作は保証されません。
6. 推奨動作条件
Table 3 推奨動作条件
項目
動作温度
電源電圧
記号
Min.
Typ.
Max.
単位
85
C
備考
Ta
-40
VDD1
2.7
3.3
5.5
V
[PVDD]端子が対象です。
VDD2
VDD1
5.0
5.5
V
[CPVDD]端子が対象です。
注 1) VDD1 と VDD2 は推奨動作条件の範囲内において独立に駆動可能です。
各仕様は推奨動作条件にて指定された電源電圧、動作温度範囲内にて適用されます。
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7. 電気的特性
1.デジタル DC 特性
Table 4 デジタル DC 特性
項目
記号
条件
Min.
高レベル入力電圧
Vih
低レベル入力電圧
Vil
高レベル入力電流 1
Iih1
Vih = VDD1=5.5V
-1
高レベル入力電流 2
Iih2
Vih = VDD1=5.5V
27
低レベル入力電流
Iil
Vil = 0V, VDD1=5.5V
-1
高レベル出力電圧
Voh
Ioh = -500A
低レベル出力電圧
Vol
Iol = 500A
Typ.
Max.
備考
V
注 1)
0.2VDD1
V
注 1)
1
A
注 2)
110
A
注 3)
1
A
注 1)
V
注 4)
V
注 4)
0.8VDD1
55
単位
VDD1-0.4
0.4
注 1) 端子 [ CLK ]、[ DATA ]、[ LE ]、[ PDN1 ]、[ PDN2 ]、[ TEST1 ]、[ TEST2 ]、[ TEST3 ]、[ TEST4 ]が該当します。
注 2) 端子 [ CLK ]、[ DATA ]、[ LE ]、[ PDN1 ]、[ PDN2 ]が該当します。
注 3) 端子 [ TEST1 ]、[ TEST2 ]、[ TEST3 ]、[ TEST4 ]が該当します。
注 4) 端子 [ LD ]が該当します。
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2.シリアルインターフェースタイミング
<書き込みタイミング>
Tlesu
Tle
Tcsu
LE
(Input)
Tch
Tcl
CLK
(Input)
Tsu
DATA
(Input)
D19
Thd
D0
D18
A3
A2
A1
D19
A0
Fig. 3 シリアル インターフェース タイミング
Table 5 シリアル インターフェース タイミング
項目
記号
Min.
Typ.
Max.
単位
クロック L レベルホールド時間
Tcl
40
ns
クロック H レベルホールド時間
Tch
40
ns
クロックセットアップ時間
Tcsu
20
ns
データセットアップ時間
Tsu
20
ns
データホールド時間
Thd
20
ns
LE セットアップ時間
Tlesu
20
ns
LE パルス幅
Tle
40
ns
備考
注 1) LE 端子はデータ書込み終了後、必ず Low レベルにしてください。High レベル状態で CLK を入力すると、正常な書き
込み動作は保証されません。
注 2) LE が Low の区間に 24 発のクロックを CLK より入力してください。24 クロックより多く入力された場合は、LE が High
に立ち上がる直前の 24 クロック分の DATA が有効となります。
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3.アナログ特性
特記なき場合、[BIAS]端子に 27kΩの抵抗を接続、VDD1=2.7~5.5V、VDD2=VDD1~5.5V、 –40℃≦Ta≦85℃
項目
Min.
Typ.
Max.
単位
備考
RF 特性
入力感度
-10
5
dBm
入力周波数
400
1300
MHz
Prescaler 8/9,16/17
REFIN 特性
入力感度
入力周波数
0.4
2
Vpp
5
40
MHz
162.5
MHz
最大許容プリスケーラー出力周波数
位相比較器
位相検出器周波数
3
MHz
チャージポンプ
チャージポンプ 1 最大値
168.9
A
チャージポンプ 1 最小値
10.6
A
チャージポンプ 2 最大値
2.32
mA
チャージポンプ 2 最小値
0.84
mA
1
nA
0.5≦Vcpo≦VDD2-0.5
Icp TRI-STATE リーク電流
Sink/Source 電流ミスマッチ 注 1)
10
%
Vcpo=VDD2/2, Ta=25℃
Icp 対 Vcpo 注 2)
15
%
0.5≦Vcpo≦VDD2-0.5, Ta=25℃
その他
VREF1,2 立上り時間
50
s
消費電流
IDD1
IDD2
4.1
IDD3
1
10
A
[PDN1]=“Low”、[PDN2]=”Low"
6
mA
注 3)
mA
注 4)
注 1)Sink/Source 電流ミスマッチ: [(|Isink|-|Isource|)/{(|Isink|+|Isource|)/2}] × 100 [%]
注 2)Icp 対 Vcpo:[{1/2×(|I1|-|I2|)}/{1/2×(|I1|+|I2|)}]×100 [%]
注 3) [PDN1]=”High”、[PDN2]=”High”。PVDD 端子の電流。
注 4) [PDN1]=”High”、[PDN2]=”High”。CPVDD 端子の電流。ファーストロックアップモード時は除きます。
注 5) [PDN1]=”High”、[PDN2]=”High”の時の AK1543 全体の消費電流は IDD2+IDD3+チャージポンプ電流設定値にな
ります。
注 6) 出荷検査においてはパッケージ裏面中央の露出パッド(Exposed Pad)はグランドに接続しております。
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BIAS ピン接続チャージポンプ出力電流設定用抵抗
項目
BIAS 抵抗
Min.
Typ.
Max.
単位
22
27
33
kΩ
備考
Icp
I1
I2
I2
I1
Isink
Isource
0.5
VDD2/2
VDD2 - 0.5
Vcpo
Fig. 4 チャージポンプ特性 電圧 vs 電流
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8. ブロック機能説明
1.周波数設定
18
AK1543 は分母が 2 の Fractional-N シンセサイザで、次のような計算で算出した整数項と分子項を設定します。
18
設定周波数=Ref Frequency×(整数項 + 分子項/2 )
整数項= ROUND(設定周波数/ FPFD)
18
分子項= ROUND{(設定周波数 – 整数項×FPFD)/( FPFD /2 )}
注)ROUND:四捨五入、FPFD:位相比較周波数([REFIN]端子入力周波数/R カウンタの分周数)

設定値計算例
例 1) 分子項が正となる場合:設定周波数が 1265.0375MHz で位相比較周波数は 1MHz
整数項=1265.0375MHz/1MHz=1265.0375
四捨五入して 1265(10 進数) =
4F1(16 進数) = 100 1111 0001(2 進数)
18
分子項=(1265.0375MHz-1265×1MHz)/(1MHz/2 )=9830.4
四捨五入して 9830(10 進数) = 2666(16 進数) =10 0110 0110 0110(2 進数)
18
設定周波数=1MHz×(1265+9830/2 )=1265.0374985MHz(この場合は設定周波数に対する誤差は 1.5Hz)
例 2)
分子項が負となる場合:設定周波数が 1268.550MHz で位相比較周波数は 1MHz
整数項=1268.550MHz/1MHz=1268.550
四捨五入して 1269(10 進数) = 4F5(16 進数) =100 1111 0101(2 進数)
18
分子項=(1268.550MHz-1269×1MHz)/(1MHz/2 )=-117964.8
18
四捨五入して-117965(10 進数)、 2 の補数表現にするため 2 から引いて 2 進数表示
18
2 -117965(10 進数)= 144179(10 進数) = 23333(16 進数) = 10 0011 0011 0011 0011(2 進数)
18
設定周波数=1MHz×(1269+(-117965/2 ))=1268.5499992MHz(この場合は設定周波数に対する誤差は 0.8Hz)

2 の補数表現の算出方法
1)正の数の場合:そのまま 2 進数表示
18
exp. 100(10 進数) = 64(16 進数) = 110 0100(2 進数)
2)負の数の場合:2 から引いて 2 進数表示
2
18
exp. –100(10 進数)
- 100 = 262044(10 進数)= 3FF9C(16 進数) = 11 1111 1111 1001 1100(2 進数)
2014/10
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2.チャージポンプ及びループフィルタ
AK1543 は通常用(チャージポンプ 1)とファーストロックアップ用(チャージポンプ 2)の 2 つのチャージポンプを内蔵してい
ます。2 つのチャージポンプをタイマーにより切り替えることで PLL の高速ロックを実現します。ループフィルタ切替えのため
のスイッチを内蔵しており、内部のタイマーにより切替えを行います。本 LSI ではこの機能をファーストロックアップモードと
呼びます。
CPZ 端子はファーストロックアップ機能を使用しない場合も R2,C2 中間ノードに接続する必要があります。
このため R2,C2 は必ず R2 が CP 端子側、C2 がグランド側に接続してください。
Phase Detector
Loop Filter
up
R3
CP
VCO
C1
down
R2'
R2
C3
Timer
SWIN
C2
CPZ
Fig. 5 ループフィルタ接続図
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3.ファーストロックアップモード
AK1543 では、< Address4 >の D[16]={FASTEN}を”1”に設定することで、ファーストロックアップモードが有効になります。
ファーストロックアップのタイマーは周波数設定時(<Address1>及び<Address2>へアクセスした時の[LE]の立ち上がり)、
または[PDN2]を”Low”から”High”へ設定した時にスタートします。
{FASTEN}=1 設定時に設定周波数変更をおこなうとファーストロックアップモードが有効になり< Address4 >の D[12:0]
の{FAST[12:0]}で設定されたタイマー区間だけループフィルタ切り替えスイッチがオンし、ファーストロックアップ用チャージ
ポンプ(チャージポンプ 2)が有効になります。タイマー区間終了後は、ループフィルタ切り替えスイッチがオフし通常用チャ
ージポンプ(チャージポンプ 1)が有効になり通常状態に戻ります。
タイマーは< Address4 >の D[12:0]の{FAST[12:0]}で設定します。時間計算は次の数式に従います。
位相比較周波数周期×{FAST[12:0]}設定値
またチャージポンプ電流に関しては通常用(チャージポンプ 1)では 16 段階、ファーストロックアップ用(チャージポンプ 2)
では 8 段階変更可能です。
通常用(チャージポンプ 1)の電流値は< Address2 >の D[18:15]の 4 ビットアドレス {CP1[3:0]}への設定値と[BIAS]端子
に接続された抵抗値で決まります。抵抗値、レジスタ設定値、電流値の関係は下式の通りです。
通常用(チャージポンプ 1)の最小電流値(CP1_min)= 0.285 / [BIAS]端子接続抵抗
通常用(チャージポンプ 1)電流=CP1_min ×(チャージポンプ 1 設定値+1)
ファーストロックアップ用(チャージポンプ 2)の電流値は< Address4 >の D[15:13]の 3 ビットアドレス{CP2[2:0]}への設定
値と[BIAS]端子に接続された抵抗値で決まります。抵抗値、レジスタ設定値、電流値の関係は下式の通りです。
ファーストロックアップ用(チャージポンプ 2)の最小電流値(CP2_min)= 5.7 / [BIAS]端子接続抵抗
ファーストロックアップ用(チャージポンプ 2)電流=CP2_min×(チャージポンプ 2 設定値+4)設定値となります。
[BIAS]端子への外付け抵抗は通常用、高速用とも 22~33[kΩ]まで変更する事が出来ます。詳細な電流設定は 10. レジ
スタ機能説明を参照してください。
タイマー区間
動作モード
チャージポンプ
通常動作
ファーストロックアップモード
通常動作
チャージポンプ 1
チャージポンプ 2
チャージポンプ 1
オン
オフ
設定
ループフィルタ切替えスイッチ
オフ
< Address4 >の D[16]={FSTEN}を”1”に設定している時に
周波数を変更または[PDN2]を"Low”から”High”に設定。
Fig. 6 ファーストロックアップモードタイミングチャート
2014/10
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4.ロックディテクト(LD)信号
AK1543 のロックディテクトは< Address3 >の D[11]の{LD}により出力の方法が選択されます。D[11]を”1”にした場合は
Phase Detector より位相比較の結果がそのまま出力されます。(これをアナログロックディテクトと呼びます。)D[11]を”0”に
設定した場合は内部ロジックに従い、ロックディテクト信号が出力されます。(これをデジタルロックディテクトと呼びます。)
4.1 アナログロックディテクト
アナログロックディテクトは位相比較器の出力を[LD]端子から出力します。
LDCKSEL=1 の場合
リファレンスクロック
位相比較クロック
VCO 分周クロック
Phase detector の出力波形
LD 出力
Fig. 7 アナログロックディテクト動作
2014/10
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4.2 デジタルロックディテクト
< Address3 >の LDCKSEL[1:0] =”00”
< Address3 >の LD=”0”
を設定すると AK1543 はデジタルロック検出モードとなります。
周波数設定をした際、[LD]端子はアンロック状態(”Low”)となります。
デジタルロック検出は位相誤差が T 以下の状態が続けて 63 回検出されると[LD]端子が”High”となります。アンロックは LD
端子が HIGH の状態から位相誤差 T 以上が 63 回続けて検出されると[LD]端子が”Low”となります。
LDCKSEL=0 の場合
T
リファレンスクロック
位相比較クロック
VCO 分周クロック
Phase detector の出力波形
LD 判定
未検出
検出
検出
検出
未検出
未検出
検出
Fig. 8 デジタルロックディテクト動作
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[AK1543]
Unlock([LD]=”Low”)
Flag=0
No
Phase Error < T
Yes
Flag=Flag+1
No
Flag>63
Yes
Lock([LD]=”High”)
Fig. 9 アンロック ⇒ ロック時の動作フローチャート
Lock([LD]=”High”)
Address2 write
Flag=0
No
Phase Error > T
Yes
Flag=Flag+1
No
Flag>63
Yes
Unlock([LD]=”Low”)
Fig. 10 ロック ⇒ アンロック時の動作フローチャート
2014/10
[AK1543]
5.リファレンス入力部
リファレンス入力は< Address3 >の 8 ビット R[7:0]を設定することにより 4~255 までの分周が可能です。0~3 分周の設定
は禁止です。
6.プリスケーラー、スワローカウンタ部
デュアル・モジュラス・プリスケーラ(P/P+1)とスワローカウンタで大きな分周比を実現します。
プリスケーラーは< Address3 >の 2 ビットの{PRE[1:0]}で設定されます。
{PRE[1:0]}= ”00”もしくは””01” 時、P=8 となり 201~16383 の整数項が設定可能です。
{PRE[1:0]}=”10”もしくは”11”の 時、P=16 となり 521~32767 の整数項が設定可能です。
整数項の算出方法に関しては、8.ブロック機能説明の周波数設定の項目を参照してください。
7.パワーセーブモード
AK1543 は外部端子の制御により必要な時に回路をパワーダウン、パワーセーブする事が可能です。
〇 電源投入時
13 章のパワーアップシーケンスを参照し、必ず[PDN1]、[PDN2]の順番で立ち上げてください。[PDN1]、[PDN2]の同時立
ち上げは禁止です。
〇 通常動作時
端子名
状態
PDN1
PDN2
“Low”
“Low”
パワーダウン
“Low”
“High”
設定禁止
“High”
“Low”
パワーセーブ 注 1、注 2
“High”
“High”
通常動作状態
注 1 [PDN1]を“High”にしてから 50us 後にレジスタ設定可能です。このときはチャージポンプは Hi-Z です。
注 2 通常動作状態から[PDN2]を“Low”にした場合、レジスタの設定は保持されます。
2014/10
[AK1543]
9. レジスタマップ
Name
Data
Num
Address
0
0
0
1
0
0
1
0
Div
0
0
1
1
Cp_fast
0
1
0
0
Int
D19~D0
Name
D19 D18 D17 D16 D15 D14 D13
D12
D11 D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
Address
Num
0
0
NUM
[17]
NUM
[16]
NUM
[15]
NUM
[14]
NUM
[13]
NUM
[12]
NUM
[11]
NUM
[10]
NUM
[9]
NUM
[8]
NUM
[7]
NUM
[6]
NUM
[5]
NUM
[4]
NUM
[3]
NUM
[2]
NUM
[1]
NUM
[0]
0x01
Int
0
CP1
[3]
CP1
[2]
CP1
[1]
CP1
[0]
INT
[14]
INT
[13]
INT
[12]
INT
[11]
INT
[10]
INT
[9]
INT
[8]
INT
[7]
INT
[6]
INT
[5]
INT
[4]
INT
[3]
INT
[2]
INT
[1]
INT
[0]
0x02
DITH
LDCK
SEL[1]
LDCK
SEL[0]
LD
CP
POLA
PRE
[1]
PRE
[0]
R
[7]
R
[6]
R
[5]
R
[4]
R
[3]
R
[2]
R
[1]
R
[0]
0x03
CP2
[1]
CP2
[0]
FAST
[12]
FAST
[11]
FAST
[10]
FAST
[9]
FAST
[8]
FAST
[7]
FAST
[6]
FAST
[5]
FAST
[4]
FAST
[3]
FAST
[2]
FAST
[1]
FAST
[0]
0x04
Div
0
0
0
0
CP
HiZ
Cp_fast
0
0
0
FAST
EN
CP2
[2]
注 1) アドレス 0x01 の書込みはアドレス 0x02 への書込み時有効となります。このため必ずアドレス 0x01⇒0x02 の順番
で書込みを行ってください。
注 2) [PDN1]解除後([PDN1]を”High”にした直後)のレジスタ値は初期値が不定です。確定させるためには全アドレスへ
の書込みが必要です。
2014/10
[AK1543]
10. レジスタ機能説明
< Address1 : Num >
D19
D18
D[17:0]
Address
0
0
NUM[17:0]
0001
注)Address1 の書込みは Address 2 の書込み時に有効となります。
NUM[17:0] : 分子項を 2 の補数表現で設定します。
< Address2 : Int >
D19
D[18:15]
D[14:0]
Address
0
CP1[3:0]
INT[14:0]
0010
CP1[3:0]:通常用(チャージポンプ 1)の電流値を設定します。
チャージポンプ 1 の最小電流値(CP1_min)は下式で求まります。
CP1_min= 0.285 / [BIAS]端子接続抵抗
チャージポンプ 1 電流=CP1_min ×(チャージポンプ 1 設定値+1)
通常用(チャージポンプ 1)電流[A]
CP1[3:0]
22kΩ
27kΩ
33kΩ
0000
13.0
10.6
8.6
0001
25.9
21.1
17.3
0010
38.9
31.7
25.9
0011
51.8
42.2
34.5
0100
64.8
52.8
43.2
0101
77.7
63.3
51.8
0110
90.7
73.9
60.5
0111
103.6
84.4
69.1
1000
116.6
95.0
77.7
1001
129.5
105.6
86.4
1010
142.5
116.1
95.0
1011
155.5
126.7
103.6
1100
168.4
137.2
112.3
1101
181.4
147.8
120.9
1110
194.3
158.3
129.5
1111
207.3
168.9
138.2
INT[14:0] : 整数項を設定します。
2014/10
[AK1543]
< Address3 : Div >
D19
D18
D17
D16
D15
D14
D[13:12]
D11
D10
D[9:8]
D[7:0]
Address
0
0
0
0
CPHIZ
DITH
LDCKSEL[1:0]
LD
CPPOLA
PRE[1:0]
R1[7:0]
0011
CPHIZ:チャージポンプ 1 出力、チャージポンプ 2 出力を TRI-STATE にします。
機能
D15
備考
0
チャージポンプ動作をさせるモードです。
通常はこの設定で使用してください。
1
TRI-STATE
注 1)
注 1) チャージポンプ出力を OFF にしてチャージポンプの出力をハイインピーダンスにします。
DITH:ΔΣ回路のディザ設定。
機能
D14
0
DITH OFF
1
DITH ON
備考
推奨設定
ノイズの周期性をなくす処理であるディザリングのオン・オフを選択します。
通常は”1”= DITH ON を推奨いたします。
LDCKSEL[1:0] : ロック検出位相誤差設定。
機能
D13
D12
0
0
デジタルロックディテクト
0
1
設定禁止
1
0
設定禁止
1
1
設定禁止
備考
詳細な機能説明は 8.ブロック機能説明のロックディテクト(LD)信号の項目を参照してください。
LD:ロック検出機能切替え設定。
機能
D11
0
デジタル
1
アナログ
備考
詳細な機能説明は 8.ブロック機能説明のロックディテクト(LD)信号の項目を参照してください。
2014/10
[AK1543]
CPPOLA:チャージポンプ 1、チャージポンプ 2 の出力極性を切替えます。
機能
D10
0
Positive
1
Negative
高
備考
VCO 周波数
Positive
Negative
低
低
チャージポンプ出力電圧
高
Fig. 11 チャージポンプ極性
2014/10
[AK1543]
PRE[1:0] : プリスケーラ分周選択
機能
D9
D8
0
0
P=8
0
1
P=8
1
0
P=16
1
1
P=16
備考
R[7:0]:リファレンスクロック分周設定
4(4 分周)~255(255 分周)設定可能。0,1,2,3 設定は禁止です。
D7
D6
D5
D4
D3
D2
D1
D0
機能
備考
0
0
0
0
0
0
0
0
0
設定禁止
0
0
0
0
0
0
0
1
1
設定禁止
0
0
0
0
0
0
1
0
2
設定禁止
0
0
0
0
0
0
1
1
3
設定禁止
DATA
1
1
1
1
1
1
0
1
253
1
1
1
1
1
1
1
0
254
1
1
1
1
1
1
1
1
255
2014/10
[AK1543]
< Address4 : Cp_fast >
D19
D18
D17
D16
D[15:13]
D[12:0]
Address
0
0
0
FASTEN
CP2[2:0]
FAST[12:0]
0100
FASTEN :ファーストロックアップ機能イネーブル設定
機能
D16
備考
0
CP2、FAST[12:0]の切替え設定が無効となります。
1
CP2、FAST[12:0]の切替え設定が有効となります。
CP2[2:0] : ファーストロックアップ用(チャージポンプ 2)電流値設定
ファーストロックアップ用(チャージポンプ 2)の最小電流値(CP2_min)は次の式で求まります。
CP2_min= 5.7 / [BIAS]端子接続抵抗
ファーストロックアップ用(チャージポンプ 2)電流=CP2_min×(チャージポンプ 2 設定値+4)
となります。
ファーストロックアップ用(チャージポンプ 2)電流[mA]
CP2[2:0]
22kΩ
27kΩ
33kΩ
000
1.04
0.84
0.69
001
1.30
1.06
0.86
010
1.55
1.27
1.04
011
1.81
1.48
1.21
100
2.07
1.69
1.38
101
2.33
1.90
1.55
110
2.59
2.11
1.73
111
2.85
2.32
1.90
2014/10
[AK1543]
FAST[12:0] :FAST カウンタ時間設定
1~8191d 設定可。ファーストロックアップ用チャージポンプの ON 時間を設定します。
【リファレンスクロック周期×設定値】カウント後にファーストロックアップ用チャージポンプ
がオフします。0 設定は禁止です。
D12
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
機能
備考
0
0
0
0
0
0
0
0
0
0
0
0
0
0
設定禁止
0
0
0
0
0
0
0
0
0
0
0
0
1
1 Dec
0
0
0
0
0
0
0
0
0
0
0
1
0
2 Dec
DATA
1
1
1
1
1
1
1
1
1
1
1
0
1
8189 Dec
1
1
1
1
1
1
1
1
1
1
1
1
0
8190 Dec
1
1
1
1
1
1
1
1
1
1
1
1
1
8191 Dec
2014/10
[AK1543]
11. IC インターフェイス回路
No.
端子名
I/O
R0()
4
LE
I
300
5
DATA
I
300
6
CLK
I
300
8
PDN2
I
300
9
PDN1
I
300
2
TEST4
I
300
3
TEST1
I
300
11
TEST2
I
300
12
TEST3
I
300
7
LD
O
10
REFIN
I
機能
Cur(A)
デジタル入力端子
R0
デジタル入力端子 Pull-Down
R0
100k
デジタル出力端子
300
アナログ入力端子
R0
13
VREF1
IO
300
15
VREF2
IO
300
19
BIAS
IO
300
22
CPZ
IO
300
アナログ入出力端子
R0
2014/10
[AK1543]
No.
端子名
I/O
23
SWIN
I
アナログ入力端子
21
CP
O
アナログ出力端子
16
RFINN
I
12k
20uA
17
RFINP
I
12k
20uA
R0()
機能
Cur(A)
アナログ入力端子(RF 入力)
R0
2014/10
[AK1543]
12. 外付け部品接続推奨例
1.PVDD、CPVDD
LSI
PVDD
100pF
0.01F
10F
100pF
0.01F
10F
CPVDD
2. VREF1、VREF2
LSI
C1
VREF1
C1:220nF±10%
C2
VREF2
VREF2
C2:220nF±10%
VREF2
3. TEST [1,2,3,4]
LSI
TEST [1,2,3,4]
2014/10
[AK1543]
4. REFIN
LSI
C
REFIN
C:100pF±10%
5. RFINP、RFINN
LSI
RFINP
VCO Output
RFINN
素子値は標準測定回路をご参照ください。
6. BIAS
LSI
R
BIAS
R: 22~33kΩ
2014/10
[AK1543]
13. パワーアップシーケンス
1. パワーアップシーケンス(推奨)
PVDD,CPVDD
T> 0
PDN1
50μs
内部 LDO
1.8V
0V
(1.8V)
Refin
Don’t care
input
内部レジスタ値確定
レジスタ書込み可能
3 線シリアル
全アドレス書込み
CLK,DATA,LE
PDN2(PLL)
HiZ
CP
出力
Fig. 12 推奨パワーアップシーケンス
注1)
[PDN1]解除後([PDN1]を”High”にした直後)のレジスタ値は初期値が不定です。確定させるためには全アドレス
への書込みが必要です。
2014/10
[AK1543]
2. パワーアップシーケンス
PVDD,CPVDD
PDN1
50μs
内部 LDO
(1.8V)
1.8V
0V
PDN2 解除と同時に入力されていれば問題なし。
Refin
3 線シリアル
Don’t care
input
H or L
書込み可
CLK,DATA,LE
電源立上り後、もしくは同時の PDN1 の立ち上がりから 50μs 後
PDN2(PLL)
CP
HiZ
出力(*1)
*1 出力は、3 線シリアル書き込み前は不定。
書き込み後は、書き込みに応じた出力となります
。
Fig. 13 パワーアップシーケンス
2014/10
[AK1543]
14. 標準測定回路
RFOUT
AK1543
Loop Filter
100pF
REFIN
CP
18Ω
100pF
R3
VCO
C1
R2'
R2
C3
18Ω
18Ω
VREF1
220nF
VREF2
220nF
SWIN
C2
CPZ
BIAS
27kΩ
RFINP
100pF
51Ω
RFINN
100pF
Fig. 14 標準測定回路
[CPZ]端子はファーストロックアップモードを使用しない場合も R2,C2 中間ノードに接続する必要があります。このため
R2,C2 は必ず R2 が[CP]端子側、C2 がグランド側に接続してください。
2014/10
[AK1543]
LDO
R COUNTER
8bit
REFIN
CPVSS
CPVDD
PVDD
PVSS
DVSS
VREF2
VREF1
15. 電源別ブロック図
BIAS
PHASE
FREQENCY
DETECTOR
CLK
CHARGE PUMP 1
CP
CHARGE PUMP 2
(For Fast Lock Up)
CPZ
REGISTER
24bit
DATA
FAST
COUNTER
13bit
LE
N DIVIDER
PVDD
CPVDD
PDN2
-
PDN1
RFINN
LD
PRESCALER
8/9,16/17
TEST4
+
TEST3
RFINP
SWIN
TEST1
18bit
LOCK DETECT
PULSE
SWALLOW
COUNTER
TEST2
ΔΣ
Fig. 15 電源別ブロック図
2014/10
[AK1543]
16. 外形寸法図
4.00±0.10
2.40
18
12
19
7
24
B
1
6
C0.30
2.00
0.05 M S
A B
0.22±0.05
0.75MAX
0.12~0.18
0.17~0.27
0.00~0.05
0.05 S
0.70
0.5
0.05MAX
S
Part A
0.40±0.10
2.40
A
2.00
4.00±0.10
13
Detailed chart in part A
Fig. 16 外形寸法図
注) パッケージ裏面中央の露出パッド(Exposed Pad)はオープンでも電気的特性に影響はありませんが、グランドへの接
続を推奨いたします。
2014/10
[AK1543]
17. マーキング
a.
形状
:
QFN
b.
ピン数
:
24 ピン
c.
1 ピン表示
:
●
d.
品番
:
1543
e.
日付コード
:
YWWL (4 桁)
Y
:
西暦年下 1 桁(2010 年 → 0、2011 年 → 1・・・)
WW
: 週
L
: 製品毎に同一週ウェハーLOT の区別 (A,B,C・・・)
 LOT 毎に A から付番
1543(d)
YWWL (e)
(c)
Fig. 17 マーキング図
2014/10
[AK1543]
重要な注意事項
● 本書に記載された製品、および、製品の仕様につきましては、製品改善のために予告なく変
更することがあります。従いまして、ご使用を検討の際には、本書に掲載した情報が最新のも
のであることを弊社営業担当、あるいは弊社特約店営業担当にご確認ください。
● 本書に記載された周辺回路、応用回路、ソフトウェアおよびこれらに関連する情報は、半導
体製品の動作例、応用例を説明するものです。お客様の機器設計において本書に記載された周
辺回路、応用回路、ソフトウェアおよびこれらに関連する情報を使用される場合は、お客様の
責任において行ってください。本書に記載された周辺回路、応用回路、ソフトウェアおよびこ
れらに関連する情報の使用に起因してお客様または第三者に生じた損害に対し、弊社はその責
任を負うものではありません。また、当該使用に起因する、工業所有権その他の第三者の所有
する権利に対する侵害につきましても同様です。
● 本書記載製品が、外国為替および、外国貿易管理法に定める戦略物資(役務を含む)に該当
する場合、輸出する際に同法に基づく輸出許可が必要です。
● 医療機器、安全装置、航空宇宙用機器、原子力制御用機器など、その装置・機器の故障や動
作不良が、直接または間接を問わず、生命、身体、財産等へ重大な損害を及ぼすことが通常予
想されるような極めて高い信頼性を要求される用途に弊社製品を使用される場合は、必ず事前
に弊社代表取締役の書面による同意をお取りください。
● この同意書を得ずにこうした用途に弊社製品を使用された場合、弊社は、その使用から生ず
る損害等の責任を一切負うものではありませんのでご了承ください。
● お客様の転売等によりこの注意事項の存在を知らずに上記用途に弊社製品が使用され、その
使用から損害等が生じた場合は全てお客様にてご負担または補償して頂きますのでご了承下
さい。
2014/10
関連製品
Part#
Mixer
AK1220
Discription
Comments
100MHz~900MHz 高線形性ダウンコンバージョンミキサー
IIP3:+22dBm
AK1222
AK1224
100MHz~900MHz 低消費電流ダウンコンバージョンミキサー
100MHz~900MHz 低ノイズ、高線形性ダウンコンバージョンミキサー
AK1228
AK1221
10MHz~2GHz アップダウンコンバージョンミキサー
0.7GHz~3.5GHz 高線形性ダウンコンバージョンミキサー
IDD:2.9mA
NF:8.5dB, IIP3:+18dBm
3V 動作対応, NF:8.5dB
3GHz~8.5GHz 高線形性ダウンコンバージョンミキサー
AK1223
PLL Synthesizer
20MHz~600MHz 低消費電流 Fractional-N 周波数シンセサイザ
AK1541
20MHz~600MHz 低消費電流 Integer-N 周波数シンセサイザ
AK1542
IIP3:+25dBm
IIP3:+13dB, NF:15dB
IDD:4.6mA
IDD:2.2mA
AK1543
A
AK1544
400MHz~1.3GHz 低消費電流 Fractional-N 周波数シンセサイザ
400MHz~1.3GHz 低消費電流 Integer-N 周波数シンセサイザ
IDD:5.1mA
IDD:2.8mA
AK1590
AK1545
60MHz~1GHz Fractional-N 周波数シンセサイザ
0.5GHz~3.5GHz Integer-N 周波数シンセサイザ
IDD:2.5mA
16-TSSOP パッケージ
AK1546
AK1547
0.5GHz~3GHz 低 Phase Noise Integer-N 周波数シンセサイザ
0.5GHz~4GHz Integer-N 周波数シンセサイザ
規格化位相雑音:-226dBc/Hz
5V 動作対応
AK1548
IFVGA
1GHz~8GHz 低 Phase Noise Integer-N 周波数シンセサイザ
規格化位相雑音:-226dBc/Hz
100~300MHz アナログ制御方式 可変ゲインアンプ
AK1291
integrated VCO
AK1572
690MHz~4GHz
Frac.-N PLL/VCO 内蔵ダウンコンバージョンミキサー
AK1575
690MHz~4GHz Frac.-N PLL/VCO 内蔵アップコンバージョンミキサー
IF Reciever (2nd Mixer + IF BPF + FM Detector)
帯域可変 IFBPF 内蔵 FM 検波 LSI
AK2364
AK2365A
帯域可変 IFBPF 内蔵 IFIC
Analog BB for PMR/LMR
AK2345C
CTCSS 用エンコーダ/デコータ
AK2360/
周波数反転方式(3.376kHz/3.020kHz)秘話 LSI
AK2360
A
MSK モデム/DTMF レシーバ搭載 LSI
AK2363
0.3-2.55/3.0kHz アナログ音声フィルタ、
AK2346
エンファシス、コンパンダ、秘話回路、MSK モデム内蔵 LSI
AK2346
B
0.3-2.55/3.0kHz アナログ音声フィルタ、
AK2347
A
エンファシス、コンパンダ、秘話回路、CTCSS フィルタ内蔵 LSI
AK2347
B
Function
IC
A
8-bit 8ch 電子ボリューム
AK2330
AK2331
8-bit 4ch 電子ボリューム
ダイナミックレンジ:30dB
IIP3:24dBm,
[email protected]
IIP3:24dBm,
[email protected]
帯域可変:10kHz ~ 4.5kHz
帯域可変:7.5kHz ~ 2kHz
24-VSOP パッケージ
8-SON パッケージ
24-QFN パッケージ
24-VSOP パッケージ
24-QFN パッケージ
24-VSOP パッケージ
24-QFN パッケージ
各 ch 毎の基準電圧設定が可能
各 ch 毎の基準電圧設定が可能
上記情報は、予告なく変更することがあります。ご使用を検討の際には、上記情報が最新のものであることを弊社営業担当、あるいは弊社特約店
営業担当にご確認ください。
2014/10
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