AK1546

[AK1546]
AK1546
3GHz Low Noise Integer-N Frequency Synthesizer
1. 概要
AK1546 は 500MHz から 3GHz までの広い帯域をカバーする Integer-N 型の周波数シンセサイザです。精度の高いチャ
ージポンプ、レファレンス分周器、プログラマブルデバイダおよびデュアルモジュラスプリスケーラ(P/P+1)で構成され、高
性能、低雑音および小型化を特長とし、様々な周波数変換の場面に活用できます。
AK1546 は、外付けのループ・フィルタおよび VCO(Voltage Controlled Oscillator)と組み合わせることにより、完全な
Phase Locked Loop を実現します。レジスタへのアクセスは 3 線式のシリアルインターフェースで制御します。電源電圧は
2.7V~3.3V で動作し、チャージポンプ回路とシリアルインターフェースの電源回路は独立で制御可能です。
2. 特長

動作周波数 :
500MHz to 3GHz

プログラム可能なチャージポンプ電流 :
647A to 5176A typical
8 段階切り替え、外付け抵抗により電流範囲を調整

ファーストロック機能 :
2 つの電流設定をレジスタで保持し、タイマー切り替え可能

電源電圧 :
2.7V ~ 3.3 V (PVDD, AVDD 端子)

チャージポンプ回路の電源を分離 :
PVDD ~ 5.5V (CPVDD 端子)

低位相ノイズ :
-226dBc/Hz

PLL のロック検出機能内蔵 :
Phase Frequency Detector 出力 / デジタルフィルタリング
出力選択可能

パッケージ :
20 ピン QFN (0.5mm ピッチ、4mm4mm0.75mm)

動作温度 :
-40°C ~ 85°C
MS1388-J-00
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― 目次 ―
1.
概要 ______________________________________________________________________________ 1
2.
特長 ______________________________________________________________________________ 1
3.
ブロック図 ___________________________________________________________________________ 3
4.
端子機能説明および配置 _______________________________________________________________ 4
5.
絶対最大定格 _______________________________________________________________________ 6
6.
推奨動作条件 _______________________________________________________________________ 6
7.
電気的特性 _________________________________________________________________________ 7
8.
ブロック機能説明 _____________________________________________________________________ 11
9.
レジスタマップ ______________________________________________________________________ 17
10.
レジスタ機能説明 ____________________________________________________________________ 19
11.
IC インターフェイス回路 _______________________________________________________________ 30
12.
外付け部品接続推奨例 _______________________________________________________________ 32
13.
パワーアップシーケンス (推奨フロー) _____________________________________________________ 34
14.
周波数変更シーケンス (推奨フロー) ______________________________________________________ 35
15.
標準測定回路 ______________________________________________________________________ 36
16.
外形寸法図 ________________________________________________________________________ 37
17.
マーキング _________________________________________________________________________ 38
本仕様書内での記号は以下に従います。
[Name]
: 端子名
<Name> : レジスタのグループ名 (アドレス名)
{Name}
: レジスタのビット名
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CPVSS
CPVDD
PVDD
BIAS
R COUNTER
14 bit
REFIN
PVSS
LDO
AVDD
VREF1
VBG
AVSS
VREF2
3. ブロック図
PHASE
FREQENCY
DETECTOR
CHARGE
PUMP
CP
CLK
REGISTER
24 bit
DATA
LE
LOCK DETECT
SWALLOW
COUNTER
6 bit
FAST
COUNTER
PROGRAMABLE
COUNTER
13 bit
N DIVIDER
-
8/9,16/17,32/33,64/65
MS1388-J-00
3
PDN
RFINN
LD
TEST2
+
TEST1
RFINP
PRESCALER
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4. 端子機能説明および配置
1. 端子機能
端子名
I/O
1
CPVSS
G
チャージポンプ・グラウンド
2
TEST1
DI
テスト端子 1
3
AVSS
G
アナログ・グラウンド
4
RFINN
AI
RF プリスケーラへの相補入力
5
RFINP
AI
RF プリスケーラへの入力
6
AVDD
P
アナログ回路用電源
7
VREF1
AO
LDO 基準電圧用コンデンサ接続端子
8
REFIN
AI
レファレンス入力
9
PVSS
G
ペリフェラル用グラウンド
10
TEST2
DI
テスト端子 2
内部プルダウン・シュミットトリガ
入力
11
PDN
DI
パワーダウン信号
シュミットトリガ入力
12
CLK
DI
シリアルクロック入力
シュミットトリガ入力
13
DATA
DI
シリアルデータ入力
シュミットトリガ入力
14
LE
DI
ロードイネーブル入力
シュミットトリガ入力
15
LD
DO
ロック検出
16
PVDD
P
17
VREF2
AO
18
CPVDD
P
19
BIAS
AIO
チャージポンプ電流設定用抵抗端子
20
CP
AO
チャージポンプ出力
注1)
端子機能
パワーダウン時
(注 1)
No.
備考
内部プルダウン・シュミットトリガ
入力
“Low”
“Low”
ペリフェラル用電源
基準電圧用コンデンサ接続端子
“Low”
チャージポンプ用電源
“Hi-Z”
パワーダウン時とは、電源投入後 [PDN]=”Low” の状態です
<上表 I/O 欄の略号は以下の通りです>
AI: Analog input pin
AO: Analog output pin
AIO: Analog I/O pin
DO: Digital output pin
P: Power supply pin
G: Ground pin
MS1388-J-00
4
DI: Digital input pin
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CP
BIAS
CPVDD
VREF2
PVDD
2. 端子配置図
20
19
18
17
16
CPVSS
1
15 LD
TEST1
2
14 LE
AVSS
3
TOP
13 DATA
VIEW
11 PDN
6
7
8
9
10
TEST2
5
PVSS
RFINP
REFIN
12 CLK
VREF1
4
AVDD
RFINN
20pin QFN (0.5mm pitch, 4mm4mm)
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5. 絶対最大定格
項目
Min.
Max.
単位
VDD1
-0.3
3.6
V
[AVDD], [PVDD] が対象です (注 1)
VDD2
-0.3
6.5
V
[CPVDD]が対象です (注 1)
VSS1
0
0
V
[AVSS], [PVSS] が対象です
VSS2
0
0
V
[CPVSS] が対象です
アナログ入力電圧
VAIN
VSS1-0.3
VDD1+0.3
V
デジタル入力電圧
VDIN
VSS1-0.3
VDD1+0.3
V
入力電流
IIN
-10
10
mA
保存温度
Tstg
-55
125
°C
電源電圧
グラウンドレベル
記号
備考
[RFINN], [RFINP], [REFIN] が 対 象 で す
(注 1 および 2)
[CLK], [DATA], [LE], [PDN], [TEST1],
注 1)
電圧は全て 0V 基準です。
注 2)
Max.は 3.6V を超えてはいけません。
[TEST2] が対象です (注 1 および 2)
これらの値を超えた条件で使用した場合、デバイスを破壊することがあります。また通常の動作は保証されません。
6. 推奨動作条件
項目
動作温度
記号
Typ.
Max.
単位
85
C
備考
Ta
-40
VDD1
2.7
3.0
3.3
V
[AVDD], [PVDD] が対象です
VDD2
VDD1
5.0
5.5
V
[CPVDD] が対象です
電源電圧
注 1)
Min.
VDD1 と VDD2 は推奨動作条件の範囲内において独立に駆動可能です。AVDD=PVDD=VDD1 として下さ
い。
注 2)
各仕様は推奨動作条件にて指定された動作温度範囲内および電源電圧にて適用されます。
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7. 電気的特性
1. デジタル DC 特性
項目
記号
条件
Min.
高レベル入力電圧
Vih
低レベル入力電圧
Vil
高レベル入力電流 1
Iih1
Vih = VDD1=3.3V
-1
高レベル入力電流 2
Iih2
Vih = VDD1=3.3V
17
低レベル入力電流
Iil
Vil = 0V, VDD1=3.3V
-1
高レベル出力電圧
Voh
Ioh = -500A
低レベル出力電圧
Vol
Iol = 500A
Max.
33
0.2VDD1
V
注 1)
1
A
注 2)
66
A
注 3)
1
A
注 1)
V
注 4)
V
注 4)
0.4
注 2)
[CLK]、[DATA]、[LE]、[PDN] が該当します。
注 3)
[TEST1]、[TEST2] が該当します。
注 4)
[LD] が該当します。
7
備考
注 1)
VDD1-0.4
[CLK]、[DATA]、[LE]、[PDN]、[TEST1]、[TEST2] が該当します。
単位
V
0.8VDD1
注 1)
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Typ.
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2. シリアルインターフェースタイミング
<書き込みタイミング>
Tlesu
Tle
Tcsu
LE
(Input)
Tch
Tcl
CLK
(Input)
Tsu
DATA
(Input)
D21
Thd
D20
D2
D1
D0
A1
A0
シリアルインターフェースタイミングチャート
シリアルインターフェースタイミング
項目
記号
Min.
Typ.
Max.
単位
クロック L レベルホールド時間
Tcl
25
ns
クロック H レベルホールド時間
Tch
25
ns
クロックセットアップ時間
Tcsu
10
ns
データセットアップ時間
Tsu
10
ns
データホールド時間
Thd
10
ns
LE セットアップ時間
Tlesu
10
ns
LE パルス幅
Tle
20
ns
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8
備考
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3. アナログ特性
特記なき場合、[BIAS]端子に 27kΩ の抵抗を接続、VDD1=2.7V~3.3V、VDD2=VDD1~5.5V、–40°C≤Ta≤85°C です。
項目
Min.
Typ.
Max.
単位
備考
RF 特性
入力感度
-10
5
dBm
入力周波数
500
3000
MHz
0.4
VDD1
Vpp
REFIN≤200MHz
0.4
2
Vpp
REFIN>200MHz
10
300
MHz
300
MHz
104
MHz
REFIN 特性
入力感度
入力周波数
最大許容プリスケーラ出力周波数
位相比較器
位相比較周波数
チャージポンプ
チャージポンプ最大値
5176
A
チャージポンプ最小値
647
A
1
nA
0.7≤Vcpo≤VDD2-0.7, Ta=25°C
Icp TRI-STATE リーク電流
Sink/Source 電流ミスマッチ 注 1)
10
%
Vcpo=VDD2/2, Ta=25°C
Icp 対 Vcpo 注 2)
15
%
0.5≤Vcpo≤VDD2-0.5, Ta=25°C
VREF1 立ち上がり時間
10
ms
VREF2 に 470nF 接続時
VREF2 立ち上がり時間
10
ms
VREF2 に 470nF 接続時
10
A
[PDN]=“0”
レギュレータ
消費電流
IDD1
IDD2
11
19
mA
[PDN]=”1”, {PD1}=0, VDD1 の電流
IDD3 注 3)
0.8
1.6
mA
[PDN]=”1”, {PD1}=0, VDD2 の電流
IDD4
0.55
0.9
mA
[PDN]=”1”, {PD1}=1, VDD1 の電流
注1) Sink/Source 電流ミスマッチ: [(|Isink|-|Isource|)/{(|Isink|+|Isource|)/2}] × 100 [%]
注2) “チャージポンプ特性 : 電圧(Vcpo) vs. 電流(Icp)” を参照してください。
Icp 対 Vcpo : [{1/2×(|I1|-|I2|)}/{1/2×(|I1|+|I2|)}]×100 [%]
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注3) 位相比較周波数に依存する電流は含まれません。チャージポンプ回路が定常的に消費する電流です。
注4) チップ裏面の露出パッド(Exposed Pad)は VSS 接続された状態でテストされます。
BIAS 端子接続チャージポンプ出力電流設定用抵抗
項目
BIAS 抵抗
Min.
Typ.
Max.
単位
22
27
33
kΩ
備考
Icp
I1
I2
I2
I1
Isink
Isource
0.5
CPVDD/2
CPVDD-0.5
Vcpo
チャージポンプ特性 : 電圧(Vcpo) vs. 電流(Icp)
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8. ブロック機能説明
1. 周波数設定
AK1546 では、次に示す計算式で周波数を設定します。
設定周波数 (外部 VCO の出力周波数) = FPFD × N
N
: 分周数 N = [ (P × B) + A ]
FPFD
: 位相比較周波数 FPFD = [REFIN] 入力周波数 / R カウンタの分周数
P
: プリスケーラ設定値 (< Address2>:{Pre[1:0]}参照)
B
: B (Programmable)カウンタ設定値 (<Address1>:{B[12:0]}参照)
A
: A (Swallow)カウンタ設定値 (<Address1>:{A[5:0]}参照)
設定値計算例
[REFIN]端子への入力周波数が 10MHz で、位相比較周波数 FPFD=200kHz 、設定周波数 2460MHz の場合、
AK1546 の設定 :
R (R カウンタ)=10000000/200000 = 50 (<Address0>:{R[13:0]}= “50”)
P=32 (<Address2>:{PRE[1:0]}=”10Bin”)
B=384 (<Address1>:{B[12:0]}=”384”)
A=12 (<Address1>:{A[5:0]}=”12”)
設定周波数=200kHz × [ (32×384) + 12] = 2460MHz
連続で設定可能な分周下限値
AK1546 では、分周数を連続で変更できる下限値は以下の計算式で求められます。
2
Nmin=P -P
Nmin より下の分周数では連続設定できません。例として、P=16 の場合は、連続分周設定は 240 以上で可能となります。
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2.チャージポンプ、ループフィルタ
AK1546 は高速ロックを実現する目的で、チャージポンプ電流を切り替えることが可能です。この機能をファーストロックア
ップモードと呼んでいます。ファーストロックアップモードの詳細は P.13 「3. ファーストロックアップモード」を参照してくだ
さい。
Phase Detector
Loop Filter
up
down
R3
CP
VCO
C1
R2
C3
Timer
C2
ループフィルタ接続図
通常動作時のチャージポンプ電流(CP1)は、<Address2> {D[15:13]}の 3 ビットアドレス{CP1[2:0]}の設定と、[BIAS]端子
に接続した抵抗値によって決定されます。一方、ファーストロックアップモード動作時のチャージポンプ電流(CP2)は、
<Address2> {D[18:16]}の 3 ビットアドレス{CP2[2:0]}の設定と、[BIAS]端子に接続した抵抗値によって決定されます。
抵抗値およびレジスタの設定と電流値の関係は次式で表されます。
最小チャージポンプ電流値 (Icp_min) [A] =17.46 / [BIAS]端子に接続した抵抗値[Ω]
チャージポンプ電流値 (Icp) [A] = Icp_min [A] × ({CP1} または {CP2} 設定値+1)
[BIAS]端子への外付け抵抗は、通常動作・ファーストロックアップモード動作のいずれについても 22~33[kΩ] の範囲で変
更することが出来ます。
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3. ファーストロックアップモード
AK1546 は、<Address2>の{FAST[1:0]}を“11Bin”に設定し、更に<Address1>の{CPGAIN}を“1”に設定することでファー
ストロックアップモードが有効になります。
{FAST}=“11Bin” 設定時に設 定周波数 を変更す ると、ファ ーストロックアップモードが立 ち上がり、 <Address2>の
{TIMER[3:0]}で設定されたタイマー区間だけ有効になります。この間、チャージポンプ電流は{CP2}で設定された値となり
ます。タイマー区間終了後は、ファーストロックアップモードは通常動作状態に戻り、<Address1>の{CPGAIN}は”0”にリセ
ットされます。
ファーストロックアップモードでのタイマー時間は、<Address2>の{TIMER[3:0]}で設定します。時間計算は次の数式に従
います。
タイマー時間 = 1/FPFD × カウンタ設定値
カウンタ設定値= 3 + (Timer[3:0] × 4)
タイマー区間
動作モード
通常動作
ファーストロックアップモード
通常動作
チャージポンプ電流設定
CP1 設定
CP2 設定
CP1 設定
オフ
オン
オフ
ループフィルタ切り替えスイッチ
周波数切り替え書き込み
(<Address1> {CPGAIN}=”1”書き込み)
ファーストロックアップモードタイミングチャート
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4.ロック検出
AK1546 のロック検出は、<Address2>の{LD[2:0]}により出力方法が選択されます。{LD}を“101Bin"に設定した場合、位
相比較の結果がそのまま出力されます。(本 IC ではこれを”アナログロック検出”と呼びます) {LD}を”001Bin”に設定した場
合、内部ロジックに従ってロック検出信号が出力されます。(本 IC ではこれを”デジタルロック検出”と呼びます)
デジタルロック検出の方法は以下の通りです。
周波数設定がなされた場合、[LD]端子はアンロック状態(“Low”)となります。
[REFIN]クロックの周期(T)以下の位相誤差が N 回続くと、[LD]端子が”High”となります(これがロックされた状態です)。
[LD]端子が”High”の状態で T 以上の位相誤差が N 回続くと、[LD]端子は”Low”となります(これがアンロックの状態で
す)。
判定回数 N は、<Address0>の{LDP}で設定できます。”アンロック→ロック”の場合と”ロック→アンロック”の場合とで、N の
値は異なります。
{LDP}
アンロック→ロック
ロック→アンロック
0
N=15
N=3
1
N=31
N=7
ロック検出は以下に従います。
レファレンスクロック
位相比較クロック
発振周波数の分周クロック
位相検出器の出力波形
未検出
検出
未検出
検出
未検出
未検出が N 回連続すると[LD]が
”High”になる。
LD 判定
R=1 の場合
レファレンスクロック
位相比較クロック
発振周波数の分周クロック
位相検出器の出力波形
未検出
検出
未検出
検出
未検出
未検出が N 回連続すると[LD]が
”High”になる。
LD 判定
R>1 の場合
デジタルロック検出動作
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Unlock ([LD]=”Low”)
Flag=0
Phase Error < T
No
Yes
Flag = Flag+1
No
Flag > N
Yes
Lock ([LD]=”High”)
アンロック → ロック時の動作フローチャート
Lock ([LD]=”High”)
Address2 write
Flag=0
Phase Error > T
No
Yes
Flag = Flag+1
No
Flag > N
Yes
Unlock ([LD]=”Low”)
ロック → アンロック時の動作フローチャート
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5.レファレンス入力部
レファレンス入力は<Address0>の{D[13:0]}の 14 ビットのデータ{R [13:0]}を設定することにより、1 から 16383
までの分周が設定可能です。0 分周は設定禁止です。
6.プリスケーラ部
デュアルモジュラスプリスケーラ(P/P+1)とスワローカウンタで大きな分周比を実現します。
プリスケーラは<Address2>の{D[21:20]}の 2 ビットのデータ{PRE[1:0]}で設定されます。
{PRE[1:0]}=”00Bin”のとき、P=8 (8/9 分周)設定となります。
{PRE[1:0]}=”01Bin”のとき、P=16 (16/17 分周)設定となります。
{PRE[1:0]}=”10Bin”のとき、P=32 (32/33 分周)設定となります。
{PRE[1:0]}=”11Bin”のとき、P=64 (64/65 分周)設定となります。
最大プリスケーラ出力周波数は 300MHz です。RF 入力周波数/P≤300MHz となるように P を設定してください。
7.パワーダウンおよびパワーセーブモード
AK1546 は外部端子の制御により、必要な時に回路をパワーダウンあるいはパワーセーブすることが可能です。
電源投入時
13 章のパワーアップシーケンスを参照ください。
通常動作時
<Address2>
[PDN]
Function
{PD2}
{PD1}
“Low”
X
X
パワーダウン
“High”
X
0
通常動作 (全回路パワーアップ)
“High”
0
1
“High”
1
1
バンドギャップ回路 & LDO : パワーアップ
シンセサイザ回路 : 非同期パワーダウン
バンドギャップ回路& LDO : パワーアップ
シンセサイザ回路 : 同期パワーダウン
X : Don’t care (“0”を推奨します)
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9. レジスタマップ
Name
Data
Address
R Counter
0
0
0
1
Function
1
0
Initialization
1
1
N Counter (A and B)
D21 - D0
Name
D21
D20
D19
D18
D17
D16
D15
D14
D13
D12
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
Addr
ess
R
Count
0
0
0
LDP
0
0
Low
Noise
0
R
[13]
R
[12]
R
[11]
R
[10]
R
[9]
R
[8]
R
[7]
R
[6]
R
[5]
R
[4]
R
[3]
R
[2]
R
[1]
R
[0]
0x0
N
Count
0
0
CP
GAIN
B
[12]
B
[11]
B
[10]
B
[9]
B
[8]
B
[7]
B
[6]
B
[5]
B
[4]
B
[3]
B
[2]
B
[1]
B
[0]
A
[5]
A
[4]
A
[3]
A
[2]
A
[1]
A
[0]
0x1
PRE
[1]
PRE
[0]
PD2
CP2
[2]
CP2
[1]
CP2
[0]
CP1
[2]
CP1
[1]
CP1
[0]
TIMER TIMER TIMER TIMER FAST
Func.
FAST
[0]
CP
HiZ
CP
POLA
LD
[2]
LD
[1]
LD
[0]
PD1
CNTR
0x2
RST
PRE
[1]
PRE
[0]
PD2
CP2
[2]
CP2
[1]
CP2
[0]
CP1
[2]
CP1
[1]
CP1
[0]
TIMER TIMER TIMER TIMER FAST
Initial.
FAST
[0]
CP
HiZ
CP
POLA
LD
[2]
LD
[1]
LD
[0]
PD1
CNTR
0x3
RST
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[3]
[3]
[2]
[2]
17
[1]
[1]
[0]
[0]
[1]
[1]
2012/3
[AK1546]
レジスタ書き込み時の注意点
AK1546 に電源投入直後のレジスタ値は初期値が不定です。確定させるためには、全アドレスへの書き込みが必要です。
レジスタ書き込み設定例
(例 1) 電源立ち上げ時
-
[PDN]端子を”0 (Low)”とする
-
電源立ち上げ
-
Address0、Address1、Address2 ({PD1}=1 を推奨)書き込み
-
[PDN]端子を”1 (High)”とする
-
Address 2 の{PD1}に”0”を書き込み
(例 2) 周波数を変える場合 : 初期化法
-
Address3 書き込み
-
Address1 書き込み
(例 3) 周波数を変える場合 : カウンタリセット法
-
Address2 の{PD1}と{CNTR_RST}に”1”を書き込み
-
Address1 書き込み
-
Address2 の{PD1}と{CNTR_RST}に”0”を書き込み
(例 4) 周波数を変える場合 : PDN 端子操作法
-
[PDN]端子を”0 (Low)”とする
-
Address1 書き込み
-
[PDN]端子を”1 (High)”とする
MS1388-J-00
18
2012/3
[AK1546]
10. レジスタ機能説明
< Address0 : R Counter >
D[21:19]
D18
D[17:16]
D15
D14
D[13:0]
Address
0
LDP
0
Low Noise
0
R[13:0]
00
D[21:19], D[17:16] , D14 : 通常動作時は以下の通りに設定してください。
D21
D20
D19
D17
D16
D14
0
0
0
0
0
0
LDP : ロック検出精度
デジタルロック検出モード使用時の判定回数を設定します。
D18
0
1
機能
備考
カウント 15 回
アンロック → ロック
カウント 3 回
ロック → アンロック
カウント 31 回
アンロック → ロック
カウント 7 回
ロック → アンロック
Low Noise : 低ノイズモードの切り替え設定
低ノイズモードを選択できます。
MS1388-J-00
D15
機能
0
通常モード
1
低ノイズモード
備考
IDD2 が 1.3mA 増加します
19
2012/3
[AK1546]
R[13:0] : リファレンスクロック分周設定
レファレンスクロックの分周数として以下の設定が選択できます。
設定可能範囲は 1 分周~16383 分周です。0 は設定禁止です。
位相比較周波数の最大値は 104MHz です。
D13
D12
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
機能
備考
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
設定禁止
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1 分周
0
0
0
0
0
0
0
0
0
0
0
0
1
0
2 分周
0
0
0
0
0
0
0
0
0
0
0
0
1
1
3 分周
0
0
0
0
0
0
0
0
0
0
0
1
0
0
4 分周
DATA
1
1
1
1
1
1
1
1
1
1
1
1
0
1
16381 分周
1
1
1
1
1
1
1
1
1
1
1
1
1
0
16382 分周
1
1
1
1
1
1
1
1
1
1
1
1
1
1
16383 分周
MS1388-J-00
20
2012/3
[AK1546]
< Address1 : N Counter >
D[21:20]
D19
D[18:6]
D[5:0]
Address
0
CPGAIN
B[12:0]
A[5:0]
01
D21, D20 : 通常動作時は以下の通りに設定してください。
D21
D20
0
0
CPGAIN : チャージポンプ電流の設定切り替え
{FAST[1:0]}が”11 Bin” 以外の設定のとき:
D19
機能
備考
0
CP1 が有効
1
CP2 が有効
{FAST[1:0]}が”11 Bin” に設定のとき:
D19
機能
備考
0
CP1 が有効
1
CP2 が有効、タイマー稼動
ファーストロックモード
B[12:0] : B(Programmable)カウンタの分周設定
D18
D17
D16
D15
D14
D13
D12
D11
D10
D9
D8
D7
D6
機能
備考
0
0
0
0
0
0
0
0
0
0
0
0
0
0
設定禁止
0
0
0
0
0
0
0
0
0
0
0
0
1
1 Dec
設定禁止
0
0
0
0
0
0
0
0
0
0
0
1
0
2 Dec
設定禁止
0
0
0
0
0
0
0
0
0
0
0
1
1
3 Dec
DATA
1
1
1
1
1
1
1
1
1
1
1
0
1
8189 Dec
1
1
1
1
1
1
1
1
1
1
1
1
0
8190 Dec
1
1
1
1
1
1
1
1
1
1
1
1
1
8191 Dec
MS1388-J-00
21
2012/3
[AK1546]
A[5:0] : A(Swallow)カウンタの分周設定
D5
D4
D3
D2
D1
D0
機能
0
0
0
0
0
0
0
0
0
0
0
0
1
1 Dec
0
0
0
0
1
0
2 Dec
0
0
0
0
1
1
3 Dec
備考
DATA
1
1
1
1
0
1
61 Dec
1
1
1
1
1
0
62 Dec
1
1
1
1
1
1
63 Dec
* A[5:0]、B[12:0]設定必要条件
A[5:0]、B[12:0]は、次の条件を満たす事が必要です :
A[5:0] ≥ 0, B[12:0] ≥ 3, B[12:0] ≥ A[5:0]
また、A[5:0]、B[12:0]と分周数の関係は 8 章の「1.周波数設定」の項目をご参照ください。
MS1388-J-00
22
2012/3
[AK1546]
< Address2 : Function >
D[21:20]
D19
D[18:16]
D[15:13]
D[12:9]
D[8:7]
PRE[1:0]
PD2
CP2[2:0]
CP1[2:0]
TIMER[3:0]
FAST[1:0]
D6
D5
D[4:2]
D1
D0
Address
CPHIZ
CPPOLA
LD[2:0]
PD1
CNTR_RST
02
PRE[1:0] : プリスケーラ分周選択
プリスケーラの分周数を選択します。プリスケーラの出力周波数が常に 300MHz 以下となるように設定してくだ
さい。
D21
D20
機能
0
0
8/9 分周設定 (P=8)
0
1
16/17 分周設定 (P=16)
1
0
32/33 分周設定 (P=32)
1
1
64/65 分周設定 (P=64)
備考
PD2, PD1 : パワーダウン選択
<Address2>
機能
[PDN]
{PD2}
{PD1}
“Low”
X
X
パワーダウン
“High”
X
0
通常動作(全回路パワーアップ)
“High”
0
1
“High”
1
1
バンドギャップ回路 & LDO : パワーアップ
シンセサイザ回路 : 非同期パワーダウン
バンドギャップ回路& LDO : パワーアップ
シンセサイザ回路 : 同期パワーダウン
X : Don’t care (“0”を推奨します)
{PD2}=1 かつ {PD1}=1 のとき :
シンセサイザ回路は、位相比較周波数の反転タイミングでパワーダウンします。
{PD2}=0 かつ {PD1}=1 のとき :
シンセサイザ回路は、{PD1}=1 を設定した LE 信号の立ち上がりでパワーダウンします。
バンドギャップ回路と LDO は、[PDN]端子でパワーダウン制御されます。({PD1}・{PD2}には依存しません。
レジスタ回路は[PDN]=”Low”の場合でも書き込み可能です。
シンセサイザ回路は、バンドギャップ回路・LDO・レジスタを除く、その他の回路です。
MS1388-J-00
23
2012/3
[AK1546]
CP2[2:0] : チャージポンプ電流設定値 2
CP1[2:0] : チャージポンプ電流設定値 1
AK1546 はチャージポンプ電流の設定値を{CP1}、{CP2}を使用して 2 種類設定できます。
ループ帯域計算に用いるチャージポンプ電流は下記数式で決定されます。
ループ帯域計算に用いる tran チャージポンプ電流値(Icp) [A]
= Icp_min [A] × ({CP1} または {CP2} 設定値+1)
最小チャージポンプ電流値(Icp_min) [A] = (0.85×1.164×15) / BIAS 端子接続抵抗値[Ω]
tran チャージポンプ電流値の例を下表に示します。
[Unit : A]
tran Icp (typical)
BIAS 抵抗
D18
D17
D16
D15
D14
D13
33 kΩ
27 kΩ
22 kΩ
0
0
0
450
550
675
0
0
1
900
1100
1350
0
1
0
1350
1650
2025
0
1
1
1800
2200
2700
1
0
0
2250
2750
3375
1
0
1
2700
3300
4050
1
1
0
3150
3850
4725
1
1
1
3600
4400
5400
備考
一方、測定可能なチャージポンプ電流は下記数式で決定されます。
チャージポンプ電流値(Icp) [A] = Icp_min [A] × ({CP1} または {CP2} 設定値+1)
最小チャージポンプ電流値(Icp_min) [A] = (1.164×15) / BIAS 端子接続抵抗値[Ω]
MS1388-J-00
24
2012/3
[AK1546]
測定可能なチャージポンプ電流値の例を下表に示します。
[Unit : A]
Icp (typical)
MS1388-J-00
BIAS 抵抗
D18
D17
D16
D15
D14
D13
33 kΩ
27 kΩ
22 kΩ
0
0
0
529
647
794
0
0
1
1058
1294
1588
0
1
0
1587
1941
2382
0
1
1
2116
2588
3176
1
0
0
2645
3235
3970
1
0
1
3174
3882
4764
1
1
0
3703
4529
5558
1
1
1
4232
5176
6352
25
備考
2012/3
[AK1546]
TIMER[3:0] : チャージポンプ切り替えタイマー設定
{FAST[1:0]}が”11Bin”、かつ{[CPGAIN}が”1”に設定されたときに有効になります。
タイマー動作中のチャージポンプ電流は{CP2[2:0]}に設定した値になります。タイマー設定時間終了後、チャ
ージポンプ電流は{CP1[2:0]}に設定した値となります。
タイマー設定値はカウンタ値によって、以下の式により計算されます。
タイマー設定値 = 1/FPFD × カウンタ値
カウンタ値= 3 + Timer[3:0] × 4
カウンタ値と{TIMER[3:0]}の関係は、下表に従います。
MS1388-J-00
D12
D11
D10
D9
カウンタ値
0
0
0
0
3
0
0
0
1
7
0
0
1
0
11
0
0
1
1
15
0
1
0
0
19
0
1
0
1
23
0
1
1
0
27
0
1
1
1
31
1
0
0
0
35
1
0
0
1
39
1
0
1
0
43
1
0
1
1
47
1
1
0
0
51
1
1
0
1
55
1
1
1
0
59
1
1
1
1
63
26
備考
2012/3
[AK1546]
FAST[1:0] : ファーストロックアップ機能設定
{FAST[1:0]}が”11Bin”、かつ{CPGAIN}を”1”に設定することで、タイマー設定時間の間、チャージポンプ電流
は{CP2}の設定となります。タイマー設定時間終了後、{CPGAIN}は”0”にクリアされ、チャージポンプ電流設定
は{CP1}となります。
D8
D7
X
0
0
1
{CPGAIN}
チャージポンプ電流
0
{CP1}設定値
1
{CP2}設定値
0
{CP1}設定値
1
{CP2}設定値
0
{CP1}設定値
1
{CP2}設定値、タイマー動作
備考
1
タイマー終了後、{CPGAIN}は”0”
1
にリセット
CPHIZ : チャージポンプ出力 TRI-STATE 設定
D6
機能
0
チャージポンプ動作
1
TRI-STATE
備考
通常はこの設定で使用してください
注 1)
注1) チャージポンプ出力を OFF にしてハイインピーダンスにします。
MS1388-J-00
27
2012/3
[AK1546]
CPPOLA : チャージポンプ出力極性切り替え設定
D5
機能
備考
0
Negative
1
Positive
High
VCO 周波数
Positive
Negative
Low
Low
チャージポンプ出力電圧
High
LD : ロック検出機能切り替え設定
D4
D3
D2
機能
0
0
1
デジタルロック検出モード
1
0
1
アナログロック検出モード
備考
CNTR_RST : カウンタリセット
MS1388-J-00
D0
機能
0
通常動作
1
R カウンタと N カウンタが分周設定値ロード状態になります。
28
備考
2012/3
[AK1546]
< Address3 : Initialization >
レジスタ機能は<Address2>と同じです。
このレジスタにアクセスした場合、
-
Address3 の内容がロードされます。
-
内部パルスにより R カウンタ、N カウンタおよび FAST タイマー設定がリセットされ、ロード状態となります。また、チ
ャージポンプは TRI-STATE 状態となります。
-
Addrees1 への書き込みで、R カウンタ、N カウンタ、FAST タイマー、チャージポンプ回路が動作を開始します。
FAST タイマーは、{FAST}=”11Bin” かつ {CPGAIN}=“1”のときに有効です。
MS1388-J-00
29
2012/3
[AK1546]
11. IC インターフェイス回路
No.
端子名
I/O
R0()
11
PDN
I
300
12
CLK
I
300
13
DATA
I
300
14
LE
I
300
2
TEST1
I
300
10
TEST2
I
300
電流(A)
機能
デジタル入力端子
R0
デジタル入力端子 (プルダウン)
R0
100k
15
LD
O
8
REFIN
I
デジタル出力端子
300
アナログ入力端子
R0
19
BIAS
IO
300
7
VREF1
IO
300
17
VREF2
IO
300
MS1388-J-00
アナログ入出力端子
R0
30
2012/3
[AK1546]
No.
端子名
I/O
20
CP
O
4
RFINN
I
12k
20
5
RFINP
I
12k
20
R0()
電流(A)
機能
アナログ出力端子
アナログ入力端子 (RF 入力)
R0
MS1388-J-00
31
2012/3
[AK1546]
12. 外付け部品接続推奨例
1.
電源端子
LSI
PVDD
0.01F
100pF
10F
CPVDD
0.01F
100pF
10F
AVDD
0.01F
100pF
10F
2.
VREF1, VREF2
LSI
VREF1
220nF±10%
VREF2
VREF2
470nF±10%
VREF2
MS1388-J-00
32
2012/3
[AK1546]
3.
TEST1, TEST2
LSI
TEST1,2
4.
REFIN
LSI
REFIN
100pF±10%
5.
RFINP、RFINN
LSI
VCO Output
RFINP
51Ω
100pF±10%
RFINN
100pF±10%
6.
BIAS
LSI
BIAS
22kΩ~33kΩ
MS1388-J-00
33
2012/3
[AK1546]
13. パワーアップシーケンス (推奨フロー)
VDD1, VDD2
{PD1}=1 書込み後 PDN 立上げ
PDN
10ms
1.9V
内部 LDO
0V
{PD1}=0 書き込み
内部レジスタ値確定
レジスタ書込み
Address2
Address0
Address1
Address2
{PD1}=1
設定
設定
{PD1}=0
{PD1}=1
Hi-Z
CP
出力
パワーアップシーケンス ([PDN]端子によって制御する場合)
注)
電源立上げ後のレジスタ値は初期値が不定です。確定させるためには Address0~2 への書込みが
必要です。PDN の解除は<Address2>の{PD1}=1 書込み後に行なうことを推奨します。LDO の立
ち上がり時間は PDN の立ち上りから 10ms かかります。レジスタによるパワーダウン解除({PD1}=0
書き込み)は内部 LDO の立ち上り後に行なってください。
VDD1,VDD2
PDN
10ms
内部 LDO
1.9V
0V
内部レジスタ値確定
レジスタ書込み
Address2
{PD1}=1
Address0 Address1
設定
設定
{PD1}=0 書き込み
Address2
{PD1}=0
{PD1=1}
CP
不定
Hi-Z
出力
パワーアップシーケンス (VDD1/VDD2/PDN 同時立上げの場合)
注)
電源立上げ後のレジスタ値は初期値が不定です。確定させるためには Address0~2 への書込みが
必要です。LDO の立ち上がり時間は PDN の立ち上りから 10ms かかります。レジスタによるパワー
ダウン解除({PD1}=0 書き込み)は内部 LDO の立ち上り後に行なってください。
MS1388-J-00
34
2012/3
[AK1546]
14. 周波数変更シーケンス (推奨フロー)
High
VDD1,VDD2
High
PDN
レジスタ書込み
Address2
Address0
Address1
Address2
{PD1}=1
設定
設定
{PD1}=0
{PD1}=1
出力 1
CP
Hi-Z
出力 2
周波数変更シーケンス ({PD1}による制御)
High
VDD1,VDD2
High
PDN
レジスタ書込み
Address3
Address0
Address1
{PD1}=0
設定
設定
Hi-Z
CP
出力 2
出力 1
周波数変更シーケンス (Initialization レジスタによる制御)
注)
Address3 への設定データは Address2 設定と同じです。ただし{PD1}=0 としてください。
Address3 の書込みで CP 出力が Hi-Z となります。その後の周波数設定を行なう Address1 書込
みの LE 立ち上りをトリガとして、CP 出力が再開されます。
MS1388-J-00
35
2012/3
[AK1546]
15. 標準測定回路
RFOUT
AK1546
Loop Filter
18
R3
100pF
REFIN
VCO
CP
C1
R2
C3
VREF1
220nF
18
100pF
18
C2
VREF2
470nF
1
100pF
BIAS
27k
RFINP
100pF
RFINN
51
注1) TEST1 および TEST2 端子はオープンでも電気的特性には影響はありませんが、グラウンドへの接続を推奨
いたします。
注2) チップ裏面の露出パッド(Exposed Pad)はオープンでも電気的特性には影響はありませんが、グラウンドへの
接続を推奨いたします。
MS1388-J-00
36
2012/3
[AK1546]
16. 外形寸法図
注)
チップ裏面の露出パッド(Exposed Pad)はオープンでも電気的特性には影響はありませんが、グラウ
ンドへの接続を推奨いたします。
MS1388-J-00
37
2012/3
[AK1546]
17. マーキング
a.
形状
:
QFN
b.
端子数
:
20
c.
1 ピン表示
:
●
d.
品番
:
1546
e.
デートコード
:
YWWL (4 桁)
Y
: 西暦年下 1 桁
(2012 年 → 2,
2013 年 → 3 ...)
WW : 週
L
: 製品ごとに同一週ウェハロットの区別 (A, B, C…)
→ ロットごとに A から付番
1546
YWWL
(d)
(e)
●(c)
MS1388-J-00
38
2012/3
[AK1546]
重要な注意事項
● 本書に記載された周辺回路、応用回路、ソフトウェアおよびこれらに関連する情報は、半導体製品の動作
例、応用例を説明するものです。お客様の機器設計において本書に記載された周辺回路、応用回路、ソフ
トウェアおよびこれらに関連する情報を使用される場合は、お客様の責任において行ってください。本書
に記載された周辺回路、応用回路、ソフトウェアおよびこれらに関連する情報の使用に起因してお客様ま
たは第三者に生じた損害に対し、弊社はその責任を負うものではありません。また、当該使用に起因する、
工業所有権その他の第三者の所有する権利に対する侵害につきましても同様です。
● 本書記載製品が、外国為替および、外国貿易管理法に定める戦略物資(役務を含む)に該当する場合、輸
出する際に同法に基づく輸出許可が必要です。
● 医療機器、安全装置、航空宇宙用機器、原子力制御用機器など、その装置・機器の故障や動作不良が、直
接または間接を問わず、生命、身体、財産等へ重大な損害を及ぼすことが通常予想されるような極めて高
い信頼性を要求される用途に弊社製品を使用される場合は、必ず事前に弊社代表取締役の書面による同意
をお取りください。
● この同意書を得ずにこうした用途に弊社製品を使用された場合、弊社は、その使用から生ずる損害等の責
任を一切負うものではありませんのでご了承ください。
● お客様の転売等によりこの注意事項の存在を知らずに上記用途に弊社製品が使用され、その使用から損害
等が生じた場合は全てお客様にてご負担または補償して頂きますのでご了承下さい。
MS1388-J-00
39
2012/3
関連製品
Part#
Mixer
AK1220
Discription
Comments
100MHz~900MHz 高線形性ダウンコンバージョンミキサー
IIP3:+22dBm
AK1222
AK1224
100MHz~900MHz 低消費電流ダウンコンバージョンミキサー
100MHz~900MHz 低ノイズ、高線形性ダウンコンバージョンミキサー
IDD:2.9mA
NF:8.5dB, IIP3:+18dBm
AK1228
AK1221
10MHz~2GHz アップダウンコンバージョンミキサー
0.7GHz~3.5GHz 高線形性ダウンコンバージョンミキサー
3V 動作対応, NF:8.5dB
IIP3:+25dBm
AK1223
3GHz~8.5GHz 高線形性ダウンコンバージョンミキサー
PLL Synthesizer
IIP3:+13dB, NF:15dB
AK1541
AK1542A
20MHz~600MHz 低消費電流 Fractional-N 周波数シンセサイザ
20MHz~600MHz 低消費電流 Integer-N 周波数シンセサイザ
IDD:4.6mA
IDD:2.2mA
AK1543
AK1544
400MHz~1.3GHz 低消費電流 Fractional-N 周波数シンセサイザ
400MHz~1.3GHz 低消費電流 Integer-N 周波数シンセサイザ
IDD:5.1mA
IDD:2.8mA
AK1590
AK1545
60MHz~1GHz Fractional-N 周波数シンセサイザ
0.5GHz~3.5GHz Integer-N 周波数シンセサイザ
IDD:2.5mA
AK1546
AK1547
0.5GHz~3GHz 低 Phase Noise Integer-N 周波数シンセサイザ
0.5GHz~4GHz Integer-N 周波数シンセサイザ
規格化位相雑音:-226dBc/Hz
5V 動作対応
AK1548
IFVGA
1GHz~8GHz 低 Phase Noise Integer-N 周波数シンセサイザ
規格化位相雑音:-226dBc/Hz
AK1291
100~300MHz アナログ制御方式 可変ゲインアンプ
integrated VCO
Frac.-N PLL/VCO 内蔵ダウンコンバージョンミキサー
AK1572
690MHz~4GHz
AK1575
690MHz~4GHz Frac.-N PLL/VCO 内蔵アップコンバージョンミキサー
16-TSSOP パッケージ
ダイナミックレンジ:30dB
IIP3:24dBm,
[email protected]
IIP3:24dBm,
[email protected]
IF Reciever (2nd Mixer + IF BPF + FM Detector)
帯域可変 IFBPF 内蔵 FM 検波 LSI
帯域可変 IFBPF 内蔵 IFIC
Analog BB for PMR/LMR
AK2364
AK2365A
帯域可変:10kHz ~ 4.5kHz
帯域可変:7.5kHz ~ 2kHz
AK2345C
CTCSS 用エンコーダ/デコータ
24-VSOP パッケージ
AK2360/
AK2360A
周波数反転方式(3.376kHz/3.020kHz)秘話 LSI
8-SON パッケージ
24-QFN パッケージ
AK2346B
AK2346A
MSK モデム/DTMF レシーバ搭載 LSI
0.3-2.55/3.0kHz アナログ音声フィルタ、
エンファシス、コンパンダ、秘話回路、MSK モデム内蔵 LSI
AK2347B
AK2347A
0.3-2.55/3.0kHz アナログ音声フィルタ、
エンファシス、コンパンダ、秘話回路、CTCSS フィルタ内蔵 LSI
24-VSOP パッケージ
24-QFN パッケージ
AK2363
Function IC
AK2330
8-bit 8ch 電子ボリューム
AK2331
8-bit 4ch 電子ボリューム
24-VSOP パッケージ
24-QFN パッケージ
各 ch 毎の基準電圧設定が可能
各 ch 毎の基準電圧設定が可能
上記情報は、予告なく変更することがあります。ご使用を検討の際には、上記情報が最新のものであることを弊社営業担当、あるいは弊社特約店
営業担当にご確認ください。
2014/10
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