AK8142

[AK8142]
AK8142
Programable Clock Generator IC
AK8142は、フラクショナルPLLを内蔵したプログラマブル・クロックジェネレータICです。外部クロック入力
または水晶振動子発振を基準クロックとし高分解能に出力クロックを設定することができます。
特
長
□
□
□
□
□
□
□
□
動作電源電圧:
3.0V-3.6V
インタフェース電圧: 1.8V~3.3V
低消費電流:
5.5mA typ.
水晶発振周波数:
16.0MHz~32.0MHz
入力クロック:
2.0MHz~67.0MHz
生成クロック:
4MHz~200MHz
2線式シリアルインタフェース:
パッケージ:
16ピンTSSOP ( 鉛フリー)
■ 用途:
各種アプリケーションクロック
VDD
REFOUTEN[1:0]
XOUT
REFOUT
Crystal
OSC
XIN
(EXTIN)
CKOFF[0]
MDIV
ODIVPG[3:0]
MDIVC[3:0]
MDIVPG[2:0]
RESET
OUTC[2:0]
Phase
Charge
Comparator
Pump
LPF
VCO
CKOUTEN[1:0]
ODIV
CKOUT
CKOFF[1]
FSEL
NDIV
SDA
SCL
A0
A1
Control 1
Register0
FRAC[17:0]
⊿∑
INT[6:0]
Modulator
GND
ブロック図
(注意)本仕様書は暫定版であり、予告なしに変更することがあります。
MS0932-J-01
2009/1
- 1 -
[AK8142]
1. 端子説明
1-1)端子配置図
1:XIN
16:XOUT
2:RESET
15:A0
3:FSEL
14:A1
4:VDD1
13:GND
5:GND1
12:VDD3
6:GND2
11:SDA
7:VDD2
10:SCL
8:CKOUT
9:REFOUT
1-2)端子機能説明
端子名
説明
(端子タイプ)
XIN
水晶振動子接続端子/外部クロック入力.
1
(XI)
RESET
リセット端子. レジスタ及びPLLデジタル部のRESETを行います.
2
(DI)
H: RESET L:通常動作
FSEL
周波数設定レジスタ選択端子.
3
(DI)
レジスタF7のCTLFSELが“1”のとき有効です。
VDD1
電源端子1 3.3V (内部コア用)
4
(PWR)
GND1
接地端子1
5
(PWR)
GND2
接地端子2.
6
(PWR)
VDD2
電源端子2 1.8Vまたは3.3V (出力バッファ用)
7
(PWR)
CKOUT
クロック出力端子.
8
(DO)
REFOUT
PLL基準クロック出力端子.
9
(DO)
SCL
シリアルインタフェース用クロック入力端子
10
(DI)
SDA
シリアルインタフェース用データ入出力端子
11
(DIO)
VDD3
電源端子3 1.8Vまたは3.3V(シリアル・インタフェース用)
12
(PWR)
GND3
接地端子3 (シリアル・インタフェース用)
13
(PWR)
A1
I2Cアドレス設定端子1.
14
(DI)
A0
I2Cアドレス設定端子0.
15
(DI)
XOUT
水晶振動子接続端子
16
(XO)
外部クロック入力時は開放にしてください.
PWR:電源、 DO:デジタル出力、 DI:デジタル入力、DIO:デジタル入出力
XI:水晶振動子接続(入力),XO:水晶振動子接続(出力)
端子番号
MS0932-J-01
2009/1
- 2 -
[AK8142]
2. 電気的特性
2-1)絶対最大定格
項
目
記号
MIN
MAX
単位
電源電圧
VDD
-0.3
4.6
V
グランド・レベル
入力端子電圧
VSS
VIN
0
VSS-0.3
0
VDD+0.3
V
V
入力電流
保存温度
IIN
Tstg
-10
-55
10
130
mA
℃
備考
注意:この値を超えた条件で使用した場合デバイスを破壊することがあります。
また、通常の動作は保証されません。
2-2)動作条件
項
目
記号
MIN
動作温度
Ta
-30
電源電圧
VDD1
VDD2
VDD3
Cplclk
3.0
1.7
出力端子
負荷容量
TYP
3.3
1.8
MAX
単位
85
℃
3.6
VDD1
V
V
15
pF
10
8
Cplref
25
備考
CLKOUT
~100MHz
~150MHz
~200MHz
REFOUT
~67MHz
2-3)消費電流
VDD1=3.3V, VDD2=VDD3=1.8V, Ta=25℃
項
目
記号
MIN
TYP
MAX
単位
消費電流1
IDD1
4.4
mA
消費電流2
IDD2
0.95
mA
消費電流3
IDD3
0.05
mA
備考
XIN=16.0MHz,CKOUT=24.5759989MHz,
外部クロックモード、SCL=H、SDA=H、出力端子無負荷時
レジスタ設定値: FF=03hex、FE=74hex,FD=BChex、FC=25hex、FB=32HEX、FA=61hex
MS0932-J-01
2009/1
- 3 -
[AK8142]
2-4)DC特性
VDD1=3.3V,VDD2=VDD3=1.8V,Ta=-30~85℃
項目
端子
MIN
高レベル入力電圧 1
0.7*VDD1
低レベル入力電圧 1
A0/A1
FSEL
RESET
高レベル入力電圧 2
SCL/SDA
0.7*VDD3
TYP
0.3*VDD1
入力リーク電流
SDA
A0/A1
FSEL
RESET
-10
*1
V
V
IOH=-4mA
0.2*VDD2
V
IOL=4mA
0.4
V
IOL=3mA
Open Drain
+10
uA
0.8*VDD2
出力低レベル電圧 1
出力低レベル電圧 2
備考
V
V
0.3*VDD3
REFOUT
CLKOUT
単位
V
低レベル入力電圧 2
出力高レベル電圧 1
MAX
*1 SDA,SCLの電圧は、VDD3(2線デジタルインタフェース用電源)を超えないようにしてください。
MS0932-J-01
2009/1
- 4 -
[AK8142]
2-5)AC特性
VDD=3.3V,VDD2-VDD3=1.8V,Ta=-30~85℃
項目
端子
MIN
TYP
MAX
単位
発振周波数
XIN
XOUT
XIN
16.0
24.0
32.0
MHz
67.0
MHz
XIN
30
70
%
4
CKOUT
CKOUT
2
100
4.0
100
REFOUT
100
200
3.0
MHz
MHz
MHz
MHz
ns
CKOUT
3.0
ns
2.5
ns
2.0
ns
REFOUT
3.0
ns
CKOUT
3.0
ns
2.5
ns
2.0
ns
入力クロック周波数
入力クロック
デューティーサイクル
位相比較周期
VCO 発振周波数
出力クロック周波数
出力 CLK
立ち上がり時間
出力 CLK
立ち下がり時間
50
ps
*2 内部信号
*3
*4 出力分周有
*4 出力分周無
*1,*5 0.2VDD->0.8VDD
2MHz~66MHz
*1,*5 0.2VDD->0.8VDD
4MHz~100MHz
*1,*5 0.2VDD->0.8VDD
~150MHz
*1,*5 0.2VDD->0.8VDD
~200MHz
*1,*5 0.8VDD->0.2VDD
2MHz~66MHz
*1,*5 0.8VDD->0.2VDD
~100MHz
*1,*5 0.8VDD->0.2VDD
~150MHz
*1,*5 0.8VDD->0.2VDD
~200MHz
*1,*5
%
*1,*5、*6
CKOUT
出力クロック
デューティーサイクル
REFOUT
40
50
60
CKOUT
45
50
55
*1,*5 出力分周有
30
50
70
*1,*5 出力分周無
CKOUT
20
*1 水晶振動子使用時
基本波
外部入力モード時
0.8Vpp 以上
*1 外部入力モード時
ピリオドジッタ(1σ)
出力ロック時間
*1
*2
*3
*4
*5
*6
*7
2.0
備考
1
Ms
*7
設計値
位相比較周波数=入力周波数/MDIV 分周数 FA レジスタ参照
VCO 発振周波数=位相比較周波数xNDIV FC レジスタ参照
FB レジスタ参照
負荷容量は2-2)端子負荷容量値を参照
水晶振動子使用時、または外部入力 CLK デューティー50%
FSEL 切り替え後クロック出力が所定の周波数の±0.1%に達するまでの時間
MS0932-J-01
2009/1
- 5 -
[AK8142]
2-6)シリアル入出力端子 AC 特性(2 線式デジタル I/F:スレーブモード)
VDD=3.3V,VDD2-VDD3=1.8V,Ta=-30~85℃
項目
記号
Min.
SCL 周波数
SCL=Low 区間
SCL=High 区間
抑圧可能スパイクパルス幅
SCL=Low から SDA(OUT)確
定
バス開放時間
スタートセットアップタイム
ストップセットアップタイム
SDA(IN)ホールドタイム
SDA(IN)セットアップタイム
入力立ち上がり遷移時間
入力立ち下がり遷移時間
SDA(OUT)ホールドタイム
fSCL
tLOW
tHIGH
tI
1.3
0.6
tAA
0.1
tBUF
tSU.STA
tSU.STO
tHD.DAT
tSU.DAT
tR
tF
tDH
1.3
0.6
0.6
0
0.1
Max.
単位
400
50
kHz
μs
μs
ns
3.5
μs
μs
μs
μs
μs
μs
μs
μs
μs
0.3
0.3
0.1
備考
*1
*1
*1 設計値
tF
tR
SCL (IN)
tSU.STA
tLOW
tHIGH
tHD.DAT
tSU.STO
tSU.DAT
SDA (IN)
tAA
tDH
tBUF
SDA (OUT)
MS0932-J-01
2009/1
- 6 -
[AK8142]
3.機能説明
3-1)2線式デジタルインタフェース
2 線式デジタルインタフェース(I/F)におけるリード/ライト動作を以下に示します。AK8142 のデバイス・アドレス1は‘101
0’です。デバイス・アドレス2の2ビットは A0,A1 端子で設定できます。
図 3-1 AK8142 デバイスアドレス
1
0
1
0
Device Adress#1
1
A1 A0 R/W
Device Adress#2
3.1.1 バイト・ライト
図 3-2 にバイト・ライト動作を示します。アドレスを指定し、書き込みたいデータを入力します。
図 3-2 バイト・ライト
SDA
1 0 1 0
S
T
A
R
T
Device
Address
-1
0
Device R A
Address / C
W K
-2
Address
(MSB First)
A
C
K
Data
(MSB First)
A S
C T
K O
P
3.1.2 ページ・ライト
図 3-3 にページ・ライト動作を示します。尚、ページ・ライトは、8 ビットのアドレス中の下位 4 ビットに対して有効であり、
上位 4 ビットは変化しません。従って、アドレス “1111 1111” への書き込み後、次に書き込まれるアドレスは “1111
0000” となります。
図 3-3 ページ・ライト
1 0 1 0
SDA
S
T
A
R
T
Device
Address
-1
・・・・
0
Device R A
Address / C
W K
-2
Address
(MSB First)
A
C
K
Data
A
C
K
(Address)
Data
(Address+1)
A
C
K
A
C
K
Data
(Address+n)
A S
C T
K O
P
3.1.3 カレント・アドレス・リード
図 3-4 にカレント・アドレス・リード動作を示します。読み出されるデータは、“最後にアクセスしたアドレス+1”となりま
す。アドレス“1111 1111”の次に読み出されるアドレスは“1111 0000”となります。
図 3-4 カレント・アドレス・リード
SDA
1 0 1 0
S
T
A
R
T
Device
Address
-1
1
Device R A
Address / C
W K
-2
Data
(MSB First)
N
O
A
C
K
S
T
O
P
MS0932-J-01
2009/1
- 7 -
[AK8142]
3.1.4 ランダム・リード
図 3-5 にランダム・リード動作を示します。ランダム・リードを行なう場合は、ダミーライトにより、読み出したいアドレ
スを指定し、リード命令を発行します。
図 3-5 ランダム・リード
SDA
1 0 1 0
Device
Address
-1
S
T
A
R
T
0
Device R A
Address / C
W K
-2
1 0 1 0
Address
(MSB First)
A S
C T
K A
R
T
1
Device R A
Address / C
W K
-2
Device
Address
-1
Data
(MSB First)
N
O
A
C
K
S
T
O
P
Dummy Write
3.1.5 連続リード
図 3-6 に連続リード動作を示します。リード命令により、指定されたアドレスのデータが出力された後、マスターがス
トップコンディションを送らず、ACK を生成すると、次のアドレスのデータを読み出すことが出来ます。アドレス“1111
1111”の次に読み出されるアドレスは“1111 0000”となります。
図 3-6 連続リード
SDA ・・・・
・・・・
1
Device R A
Address / C
W K
-2
Data (MSB First)
(Address)
A
C
K
Data (MSB First)
(Address+1)
A
C
K
A
C
K
Data (MSB First)
(Address+n)
N
O
A
C
K
S
T
O
P
3.1.6 データ 変更
図 3-7 にデータ変更タイミングを示します。データ(SDA)の変更は、SCL が “L” の時に行ないます。
図 3-7 データ変更
SCL
SDA
DATA STABLE
DATA
CHANGE
3.1.7 スタート/ストップ
図 3-8 にスタート/ストップのタイミングを示します。SCL が “H” の時に、SDA を“H”→“L” にするとスタートとなり、
SDA を “L”→“H” にするとストップとなります。
図 3-8 スタート/ストップ
SCL
SDA
START
STOP
MS0932-J-01
2009/1
- 8 -
[AK8142]
3-2)レジスタマップ
FA~FFは2面構成で、F7レジスタのBANK,BANKWR,CTLFSELで制御されます。“-”は、0が読み出されます。
下段:リセット値
注意: SFTRST ビットはパワーオンリセットでリセットされません。
備考
アド
D7
D6
D5
D4
D3
D2
D1
D0
レス
FF
-
-
-
-
-
-
FRAC[17]
FRAC[16]
0
0
FRAC[9]
FRAC[8]
FE
FRAC[15]
0
0
0
0
0
0
0
0
FD
FRAC[7]
FRAC[6]
FRAC[5]
FRAC[4]
FRAC[3]
FRAC[2]
FRAC[1]
FRAC[0]
0
0
0
0
0
0
0
0
-
INT[6]
INT[5]
INT[4]
INT[3]
INT[2]
INT[1]
INT[0]
0
1
0
0
0
0
0
OUTC[2]
OUTC[1]
OUTC[0]
ODIVPG[3]
ODIVPG[2]
ODIVPG[1]
ODIVPG[0]
1
1
1
0
1
1
1
MDIVC[3]
MDIVC[2]
MDIVC[1]
MDIVC[0]
MDIVP[3]
MDIVP[2]
MDIVP[1]
MDIVP[0]
0
1
1
0
0
0
0
1
-
-
-
-
reserved
reserved
reserved
reserved
0
1
0
1
reserved
reserved
reserved
reserved
0
0
0
0
FC
FB
FA
-
F9
F8
F7
F6
F5
-
FRAC[14]
-
FRAC[13]
-
FRAC[12]
-
FRAC[11]
FRAC[10]
BANK
BANKWR
CTLFSEL
CKOFF[1]
CKOFF[0]
reserved
PD
SFTRST*
0
0
0
1
-
-
-
-
0
CKOUTEN
[1]
0
REFOTEN
[0]
0
REFOTEN
[1]
0
REFOTEN
[0]
0
0
0
0
-
-
DUMON
DITHER
0
1
-
-
-
-
⊿Σ小数部
⊿Σ整数部
OUTDIV制御
MDIV制御
予約
予約
リセット制御
BANK制御
OUTBUF制御
⊿Σ制御
-
-
-
-
-
-
F4
-
-
-
-
-
-
~
-
-
-
-
-
-
F1
F1~F4はテスト用レジスタがありますのでライトアクセスしないでください。
MS0932-J-01
-
-
テスト
-
-
テスト
-
-
テスト
2009/1
- 9 -
[AK8142]
3-3)レジスタ機能説明
周波数設定方法については、3-4)をご参照ください。
(1)レジスタ FF、FE、FD
アドレス
FF
D7
FE
FD
フラクショナル N分周数 少数部設定
D6
D5
D4
D3
D2
D1
D0
FRAC[17]
FRAC[16]
FRAC[15]
FRAC[14]
FRAC[13]
FRAC[12]
FRAC[11]
FRAC[10]
FRAC[9]
FRAC[8]
FRAC[7]
FRAC[6]
FRAC[5]
FRAC[4]
FRAC[3]
FRAC[2]
FRAC[1]
FRAC[0]
FRAC[17:0]
FRACTIONAL N 分周数 小数部設定
FRAC[17:0]
01 1111 1111 1111 1111
01 1111 1111 1111 1110
A値
+131071
+131070
少数値
0.49999619..
01 0000 0000 0000 0000
+65536
0.25
+1
0
-1
-2
0.00000381..
0
-0.00000381..
11 0000 0000 0000 0000
-65536
-0.25
10 0000 0000 0000 0001
10 0000 0000 0000 0000
-131071
-131072
-0.49999619..
-0.5
00
00
11
11
0000
0000
1111
1111
0000
0000
1111
1111
0000
0000
1111
1111
0001
0000
1111
1110
N値の小数部は A/218 で表され、分子部分のA値をレジスタ FRAC で設定します。FRAC[17:0]は
2の補数表現で、-217~+217 まで設定できます。よって小数部は-0.5~+0.5 まで設定できます。
アドレス FF にアクセスすると FRAC[17:0]が更新されますので、FD,FE,FF の順に書き込みを行ってください。
(2)レジスタ FC フラクショナル N分周数 整数部設定
アドレス
FC
INT[5:0]
D7
D6
D5
D4
D3
D2
D1
D0
-
INT[6]
INT[5]
INT[4]
INT[3]
INT[2]
INT[1]
INT[0]
FRACTIONAL N 分周数 整数部設定
INT[6:0]
000 0000~001 1000
001 1001
001 1010
整数値
設計禁止
25
26
110 0011
110 0100
110 0101~111 1111
99
100
設定禁止
*注 設定値”25”~”100”以外は使用しないで下さい。
MS0932-J-01
2009/1
- 10 -
[AK8142]
(3)レジスタ FB
アドレス
FB
出力分周設定
D7
D6
D5
D4
D3
D2
D1
D0
-
OUTC[2]
OUTC[1]
OUTC[0]
ODIVPG[3]
ODIVPG[2]
ODIVPG[1]
ODIVPG[0]
OUTC[2]
プログラマブル分周器入力選択
0
VCO出力
1
VCO出力2分周
OUTC[1:0]
PLL出力選択
OUTC[1:0]
00
01
10
11
ODIVPG[3:0]
VCO出力(分周なし)
VCO出力2分周
VCO出力4分周
VCOプログラマブル分周出力
プログラマブル分周器制御
ODIVPG[3:0] 分周値
0000
(出力固定)
0001
4
0010
6
0011
8
0100
10
0101
12
0110
14
0111
16
1000
18
1001
20
1010
22
1011
24
1100
26
1101
28
1110
30
1111
(出力固定)
ODIV
SEL
VCO
1/2
SEL
1/2
OUTC[2]
PLLOut
1/4
Programmable Div.
ODIVPG[3:0]
MS0932-J-01
OUTC[1:0]
2009/1
- 11 -
[AK8142]
(4)レジスタ FA
アドレス
FA
REFCLK分周数 設定
D7
D6
D5
D4
D3
D2
D1
D0
MDIVC[3]
MDIVC[2]
MDIVC[1]
MDIVC[0]
MDIVP[3]
MDIVP[2]
MDIVP[1]
MDIVP[0]
MDIVC[3]
プログラマブル分周器入力選択
0
CLKIN
1
CLKINの2分周
MDIVC[2]
3or4分周器 分周値選択
0
3分周
1
4分周
MDIVC[1:0]
M分周器 分周値制御
MDIVC[1:0]
分周値
00
1
01
2
10
3or4分周値
11
プログラマブル分周値
MDIVP[3:0]
プログラマブル分周器制御
MDIVP[3:0]
分周値
0000
設定禁止
0001
2
0010
3
0011
4
0100
5
0101
6
0110
7
0111
8
1000
9
1001
10
1010
11
1011
12
1100
13
1101
14
1110
15
1111
16
MDIVC[2]
MDIV
Clock In
SEL
1/2
MDIVC[3]
1/3 or 1/4
SEL
1/2
Phase
Comparator
Programmable Div.
MDIVP[3:0]
MS0932-J-01
MDIVC[1:0]
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- 12 -
[AK8142]
(5)レジスタ F9 F8 予約
アドレス
F9
F8
D7
D6
D5
D4
D3
D2
D1
D0
-
-
-
-
reserved
reserved
reserved
reserved
-
-
-
-
reserved
reserved
reserved
reserved
これらのレジスタは予約されています。 F9は05hex、F8には00hexの設定でご使用ください。
(6)レジスタ F7
アドレス
F7
リセット及びBANK制御設定
D7
D6
D5
D4
D3
D2
D1
D0
BANK
BANKWR
CTLFSEL
CKOFF[1]
CKOFF[0]
reserved
PD
SFTRST
BANK
周波数設定値選択
0
BANK0選択
CTLFSEL=”0”のとき有効です。
1
BANK1選択
CTLFSEL=”0”のとき有効です。
BANKWR
BANK書き込み選択
0
BANK0への書き込みを選択
1
BANK1への書き込みを選択
CTLFSEL
FSEL端子機能選択
0
無効
周波数選択はBANKビットで選択されます。
レジスタ設定中はCTLFSEL機能を無効にしてください。
1
有効
周波数選択はFSEL端子の状態で選択されます。
CKOFF[1]
CKOUT出力バッファー制御
0
出力
1
出力OFF (500KΩ Pull_Down)
CKOFF[0]
REFOUT出力バッファー制御
0
出力
1
出力OFF (500KΩ Pull_Down)
reserved
予約ビットです。 “0”に設定してください。
PD
PLLパワーダウン制御
0
通常
1
PLLアナログ系パワーダウン
出力は‘H’となります。
SFTRST
ソフトウェアリセット制御
0
リセット解除(通常動作)
1
デジタル系リセット(PLLデジタル部、レジスタ)
ソフトウェアリセット解除は“0”をレジスタに設定してくだい。
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[AK8142]
(7)レジスタ F6 出力バッファ制御
アドレス
F6
D7
D6
D5
D4
D3
D2
D1
D0
―
―
―
―
CKOUTEN[1]
CKOUTEN[0]
REFOUTEN[1]
REFOUTEN[0]
CKOUTEN[1:0]
CKOUT バッファ駆動能力制御
CKOUTEN[1:0]
00
大(x3)
01
中(x2)
10
中(x2)
11
小(x1)
REFOUTEN[1:0]
REFOUT バッファ駆動能力制御
REFOUTEN[1:0]
00
大(x3)
01
中(x2)
10
中(x2)
11
小(x1)
(8)レジスタ F5 ΔΣ動作設定
アドレス
F5
D7
D6
D5
D4
D3
D2
D1
D0
―
―
―
―
―
―
DUMON
DITHER
DUMON
⊿∑モジュレータ 制御
DUMON
0
通常
1
⊿∑モジュレータをバイパスします
PLLを整数分数で使用する場合に設定してください。
DITHER
フラクショナルN 分周器設定
DITHER
0
少数部を0として動作します。
PLLを整数分数で使用する場合に設定してください。
1
通常
(9)レジスタ F4-F1
ICテスト用レジスタです。 ライトアクセスしないでください。
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2009/1
- 14 -
[AK8142]
3-4) 設定方法
CKOUTの出力周波数は、REFCLK分周数(MDIV)、出力分周数(ODIV),フラクショナルN分周数(INT,FRAC)で決定さ
れます。 これらのパラメータは下記のように設定します。
1. VCOの基準周波数を決める。
出力周波数と出力分周数(FB レジスタ)から VCO 周波数(fvco)を決定します。
このとき、VCO 周波数は 100MHz~200MHz となるように設定してください。
出力周波数が 100MHz を超える場合は ODIV を1として出力してください。
2. 位相比較周波数を決める。
位相比較周波数が 2MHz~4MHz となるようにM分周器を設定します。
3. 帰還分周値を決める
VCO 周波数(fvco)と位相比較周波数(fcmp)から帰還分周値を決定します。
設定値は、整数部 7 ビット、少数部 18 ビット(符号付2の補数)となります。
整数部(INT)
= round( fvco / fcmp)
少数部(FRAC) = round(( fvco / fcmp) – INT) x 218 )
設定例1) 27MHz入力、123.75MHz出力
(1)
(2)
VCO周波数:
位相比較周波数:
(3)
帰還分周数:
123.75MHz
ODIV=1
3MHz
MDIV = 9
27MHz/9=3MHz
41.25
INT=41d FRAC=65536d
INT = round (123.75/3) = round(41.25) = 41d
FRAC = round (41.25-41) x 218) = 65536d
出力周波数誤差:0ppm
上記からINT[6:0]=29hex,FRAC[17:0]=10000hex
設定例1のレジスタ設定値)
<アドレス>
0xF7
<設定値>
0x08
0xFA
0xFB
0xFC
0xFD
0xFE
0xFF
0x38
0x00
0x29
0x00
0x00
0x01
<内容>
SFTRSTビットクリア
BANK0,FSEL=無効、REFOUT=OFF
MDIV=9d
ODIV=1d
INT =41d
FRAC(下位8ビット)
FRAC(中位8ビット)
FRAC(上位2ビット)
FRAC=655536d
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[AK8142]
設定例2) 16MHz入力、24.576MHz出力
(1)
(2)
VCO周波数:
位相比較周波数:
(3)
帰還分周数:
147.456MHz ODIV=6
4MHz
MDIV = 4
16MHz/4=4MHz
36.864
INT=37d FRAC=-35652d
INT = round (147.456/4) = round(36.864) = 37d
FRAC = round (36.864-37) x 218) = -35652d
出力周波数誤差:0.043ppm(1.06Hz)
上記からINT[6:0]=25hex,FRAC[17:0]=374BChex
設定例2のレジスタ設定値)
<アドレス>
0xF7
<設定値>
0x08
0xFA
0xFB
0xFC
0xFD
0xFE
0xFF
0x06
0x32
0x25
0xBC
0x74
0x03
<内容>
SFTRSTビットクリア
BANK0、FSEL=無効,REFOUT=OFF
MDIV=4d
ODIV=6d
INT =37d
FRAC(下位8ビット)
FRAC(中位8ビット)
FRAC(上位2ビット)
FRAC=-35652d
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[AK8142]
3-5) 電源立ち上げシーケンス
VDD1/2/3は、同時に立ち上げてください。
RESETを‘L(GND)’として立ち上げるとパワーオンリセットがかかります。
電源立ち上げ後、1msでSCL/SDAの入力が可能になります。
RESET信号でリセットを行う場合は、RESET解除後500usecでSCL/SDAの入力が可能になります。
VDD1/2/3
VDD*0.9
Max:1ms
内部 Vref
パワー ON リセット
Min:500us
RESET
SCL/SDA
2 線式デジタル IF 入力可
3-6)リセット回路
リセットは内部パワーオンリセットかRESET端子での“H”入力もしくはレジスタのSFTRSTビットの操作で行う
ことができます。 SFTRSTビットはパワーオンリセットでクリアは保証されません。 パワーオンリセット後は
“0”を書き込みリセット状態を解除してください。
PWRON
VREF
RST
レジスタリセット
(SFTRST ビットを除く)
SFTRST ビット
SFTRST
RESET ピン
R
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[AK8142]
4. パッケージ外形寸法図(単位mm)
16pin T SSOP (Unit: mm)
5.00TYP
1.10 MAX
16
9
A
6.4±0.2
4.4TYP
1
8
0.22±0.08
0.65
0.17±0.05
| 0.13|M
1.10 MAX
0.07±0.04
Detail A
0.5±0.2
Seating Plane
| 0.10
0-10°
5. マーキング図
a. 1ピン表示
丸印
b. ロゴ
AKM
c. マーケティングコード
8142
d. 日付コード
XXXXX(5 桁)
16
9
AKM
8142
xxxxx
1
8
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[AK8142]
重要な注意事項
● 本書に記載された製品、および、製品の仕様につきましては、製品改善のために予告なく
変更することがあります。従いまして、ご使用を検討の際には、本書に掲載した情報が最新
のものであることを弊社営業担当、あるいは弊社特約店営業担当にご確認下さい。
● 本書に掲載された情報・図面の使用に起因した第三者の所有する特許権、工業所有権、そ
の他の権利に対する侵害につきましては、当社はその責任を負うものではありませんので、
ご了承下さい。
● 本書記載製品が、外国為替および、外国貿易管理法に定める戦略物資(役務を含む)に該
当する場合、輸出する際に同法に基づく輸出許可が必要です。
● 医療機器、安全装置、航空宇宙用機器、原子力制御用機器など、その装置・機器の故障や
動作不良が、直接または間接を問わず、生命、身体、財産等へ重大な損害を及ぼすことが通
常予想されるような極めて高い信頼性を要求される用途に弊社製品を使用される場合は、必
ず事前に弊社代表取締役の書面による同意をお取り下さい。
● この同意書を得ずにこうした用途に弊社製品を使用された場合、弊社は、その使用から生
ずる損害等の責任を一切負うものではありませんのでご了承下さい。
● お客様の転売等によりこの注意事項の存在を知らずに上記用途に弊社製品が使用され、そ
の使用から損害等が生じた場合は全てお客様にてご負担または補償して頂きますのでご了承
下さい。
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