AK4121AVF

ASAHI KASEI
[AKD4121A]
AKD4121A
AK4121A評価ボード Rev.0
概 要
AKD4121AはステレオのディジタルサンプルレートコンバータAK4121A用評価ボードです。ディジタル
オーディオインタフェースに対応しており、光コネクタを介してディジタルオーディオ機器とインタフ
ェース可能です。また当社A/D,D/Aコンバータの評価用ボードとのインタフェースを装備しており、
AK4121Aを容易に評価可能です。
„ オーダリングガイド
AKD4121A
---
AK4121A評価用ボード
機
能
• 光ケーブルコネクタ(ディジタルオーディオインタフェース用。データ入力/出力用各1)
• 10ピンヘッダー(AKMのAD/DA評価ボード接続用。データ入力/出力用各1)
• 水晶発振回路 (データ入力/出力用各1)
5V or 3.3V
T1
48M003F
JACK
+3.3V
REG
D5V
OUT
IN
GND
JP10
3.3V
JP1
IMCLK
PORT1
JP11
Bypass
OUT
JP6
DIT-SOURCE
IN
IMCLK
IBICK
ILRCK
SDTI
+3.3V
3
+3.3V
10pin Header
PORT2
DIR
D5V
JP5
SRC-MCLK
D5V
DIR
3
PORT3
PORT3
JP2 ~ 4
3
OMCLK
OBICK
OLRCK
SDTO
10pin Header
3
Clock
Generator
DIT
(AK4112B)
Optical
Input
PORT3
+3.3V
AK4121A
2
D5V
PORT4
3
3
JP7~9
3
DIT
(AK4114)
Optical
Output
2
3
SW1
PDN
SW2
SMUTE
SW3
fsi-DIR
SW4
CMODE
SW5
fso
Figure 1. AKD4121Aブロック図
(回路図、PCBレイアウト図は文末に添付。)
<KM088800>
2007/03
-1-
ASAHI KASEI
[AKD4121A]
評価ボードマニュアル 目次
„ 操作手順
--------------------------------------------------------------------------------------------------------
p.3
1. 電源用ジャンパ JP10(REG) の設定
2. 電源の配線
3. DIPスイッチ、ジャンパピンの設定
4. 電源投入
„ DIPスイッチ及びジャンパピンの設定
------------------------------------------------------------
p.4
1. fsi(入力)側の設定
-----------------------------------------------------------------------------------p.4
1-1. 光入力を使用する場合
1-2. 10pin PORTを使用してすべての入力を外部より供給する場合
1-3. 10pin PORTを使用してSDTIのみを供給し、各クロックをDIR(AK4112B)で生成する場合
2.fso(出力)側の設定 ----------------------------------------------------------------------------------p.9
2-1. DITからクロックを供給する場合
2-2. 10pin PORTからクロックを供給する場合
2-2-1. AK4121AをMaster Modeで使用する場合
2-2-2. AK4121AをSlave Modeで使用する場合
3.バイパスモードの設定 ------------------------------------------------------------------------------p.15
4.その他の設定
-------------------------------------------------------------------------------------------p.20
4-1. ディエンファシスフィルタ
4-2. ソフトミュート
■ Jumper List
-----------------------------------------------------------------------------------------------
■ DIP switch list
-----------------------------------------------------------------------------------------
p.22
--------------------------------------------------------------------------------------
p.22
---------------------------------------------------------------------------------------------------------
p.22
■ Toggle switch list
■ LED
p.21
■ MEASUREMENT RESULTS
■ 重要な注意事項
-------------------------------------------------------------------------
p.23
-----------------------------------------------------------------------------------------
p.29
■ 回路図
■ PCBレイアウト図
<KM088800>
2007/03
-2-
ASAHI KASEI
[AKD4121A]
„ 操作手順
AKD4121Aは、以下手順に従って操作して下さい。
1. 電源用ジャンパ JP10(3.3V) の設定
JP10 (3.3V)は電源選択用ジャンパです。(電源電圧を3.3Vか5Vかのいずれかに選択出来ます。)
JACK側 :
REG側 :
電源電圧は3.3Vで電源を供給。光入出力は使えません。
電源電圧は5Vで電源を供給。(3.3Vはボード上のレギュレータを使用)
2. 電源の配線
評価ボードへの電源の配線は低インピーダンスにて電源の根本から供給して下さい。
5V or 3.3V : 電源用ジャック。5Vまたは3.3Vを供給。(JP10にて電源電圧を選択)
GND
: グランド用ジャック。0Vを供給。
3. DIPスイッチ、ジャンパピンの設定(次章参照)
4. 電源投入(電源投入後、一度SW1を"H"から"L"にして、リセットをかけてください。)
※
動作中のリセットはSW1で行います。
AK4121AはSW1=“L”でパワーダウンされ、SW1=“H”でパワーダウンが解除されます。
解除される際にAK4121Aはリセットされます。
<KM088800>
2007/03
-3-
ASAHI KASEI
[AKD4121A]
„ DIPスイッチ及びジャンパピンの 設定
1. fsi 側の設定
1-1. 光入力を使用する場合
1-1-a. ジャンパ設定
parts No.
setting
JP1
(don’t care)
JP2
SHORT
JP3
SHORT
JP4
SHORT
SW3-4
OFF
X1
(don’t care)
Table 1. ジャンパ設定(下図参照)
JP1
JP2
JP3
JP4
IBICK
SDTI
ILRCK
OUT
IN
IMCLK
Figure 2. ジャンパ設定
MCLK
DIR-CM0
IDIF2
IDIF1
IDIF0
1-1-b.オーディオインタフェースフォーマットの設定(IIS固定)
1 2 3 4 5
fsi-DIR
SW3
1/2MCLK
Figure 3. DIPスイッチ(SW3)設定
<KM088800>
2007/03
-4-
ASAHI KASEI
[AKD4121A]
1-2 10pin PORTを使用してすべての入力を外部より供給する場合
1-2-a. ジャンパ設定
parts No.
setting
JP1
(don’t care)
JP2
OPEN
JP3
OPEN
JP4
OPEN
SW3-4
(don’t care)
X1
(don’t care)
Table 2. ジャンパ設定(下図参照)
JP2
JP3
JP4
IBICK
SDTI
ILRCK
JP1
OUT
IN
IMCLK
Figure 4. ジャンパ設定
1-2-b. オーディオインタフェースフォーマットの設定
MCLK
IDIF2
IDIF1
IDIF0
MCLK
DIR-CM0
IDIF2
IDIF1
IDIF0
SW3-3
DIF0
0
1
0
1
0
DIR-CM0
SRC:AK4121A
SW3-1
SW3-2
DIF2
DIF1
0
0
16bit, Right justified
0
0
20bit, Right justified
0
1
Left justified
2
0
1
IS
1
0
24bit, Right justified
Table 3. DIP SW(SW3)設定
Audio Interface
Format
1 2 3 4 5
1 2 3 4 5
fsi-DIR
SW3
fsi-DIR
SW3
1/2MCLK
16bit, Right justifiedの設定
1/2MCLK
20bit, Right justifiedの設定
<KM088800>
2007/03
-5-
1 2 3 4 5
fsi-DIR
SW3
1/2MCLK
I2Sの設定
MCLK
Left justifiedの設定
DIR-CM0
MCLK
1 2 3 4 5
fsi-DIR 1/2MCLK
SW3
IDIF2
IDIF1
IDIF0
DIR-CM0
IDIF2
IDIF1
IDIF0
MCLK
DIR-CM0
[AKD4121A]
IDIF2
IDIF1
IDIF0
ASAHI KASEI
1 2 3 4 5
fsi-DIR
SW3
1/2MCLK
24bit, Right justifiedの設定
Figure 5. DIPスイッチ(SW3)設定
<KM088800>
2007/03
-6-
ASAHI KASEI
[AKD4121A]
1-3. 10pin PORTを使用してSDTIを供給し、各クロックをDIR(AK4112B)で生成する場合
入力側のシステムクロック(IMCLK)は、供給源としてボード上のX’talを使用する方法と外部クロック
をPORT1: (10pin PORT)より供給する方法があります(下図を参照下さい)。X’talを使用しない場合はX1
を取り外して下さい。システムクロックは256fs/512fsより選択できます。このシステムクロックは直接
AK4121Aには使われません。
1-3-a. ジャンパ設定
parts No.
Setting
OPEN: X’talを使用
IN側: 10portからシステムクロックを供給
SHORT
OPEN
SHORT
Table 4. ジャンパ設定(下図参照)
JP1
JP2
JP3
JP4
JP1
JP2
JP3
JP4
IBICK
SDTI
ILRCK
OUT
IN
IMCLK
X’tal 使用時の設定
JP1
JP2
JP3
JP4
IBICK
SDTI
ILRCK
OUT
IN
IMCLK
外部クロック使用の場合
Figure 6. ジャンパ設定
<KM088800>
2007/03
-7-
ASAHI KASEI
[AKD4121A]
DIR-CM0
SW3-4
OCKS0
SW3-5
MCLK
DIR-CM0
MCLK
IDIF2
IDIF1
IDIF0
256fs
ON
1/2 MCLK
512fs
ON
MCLK
Table 5. DIR(AK4112B)のクロックについての設定
IDIF2
IDIF1
IDIF0
1
2
DIR-CM0
No.
DIP SW3の設定
X’tal /外部クロック
(Max: 24.576MHz)
1 2 3 4 5
1 2 3 4 5
fsi-DIR
SW3
fsi-DIR
SW3
1/2MCLK
MCLK:256fsiの設定
1/2MCLK
MCLK:512fsiの設定
Figure 7. DIP SW(SW3)設定
1-3-b オーディオインタフェースフォーマットの設定
“1-2-b オーディオインタフェースフォーマットの設定”を参照下さい。
<KM088800>
2007/03
-8-
ASAHI KASEI
[AKD4121A]
2. fso 側の設定
2-1. DITからクロックを供給し、光コネクタ (PORT4) より出力を行う場合(IISマスタモード固定)
クロックの供給源として、ボード上のX’talを使用する方法と外部クロックをPORT3より供給する方法
があります。X’talを使用しない場合はX2を取り外して下さい。
2-1-a. ジャンパ設定
parts No.
JP5
JP6
JP7
JP8
JP9
JP11
JP5
Setting
DIT側
OPEN: ボード上のX’tal使用
PORT3: PORT3よりクロック入力
(DIR: DIRのクロックを使用。Bypassモード用)
SHORT
SHORT
SHORT
OPEN
Table 6. ジャンパ設定
DIT
PORT3
PORT3
DIR
SRC-MCLK
JP9
JP7
OLRCK
ILRCK
JP8
JP6
DIT-SOURCE
OBICK
JP11
10pin
Bypass
Output
ボード上 X’tal 使用の場合
JP5
JP8
JP6
DIT
PORT3
PORT3
DIR
SRC-MCLK
DIT-SOURCE
OBICK
JP9
JP7
OLRCK
ILRCK
JP11
10pin
Bypass
外部クロック使用の場合
Output
Figure 8. ジャンパ設定
<KM088800>
2007/03
-9-
ASAHI KASEI
[AKD4121A]
2-1-b. DIP SWの設定
X2 or 外部クロック
SW4-1
CMODE2
SW4-2
CMODE1
SW4-3
CMODE0
SW5-3
OCKS0
256fs
512fs
L
L
L
H
L
L
1/2 MCLK
MCLK
CMODE
SW4
fso 1/2 MCLK
SW5
CMODE
SW4
256fsoの設定
ODIF1
ODIF0
MCLK
DEM1
DEM0
1 2 3 4 5
CMODE1
1 2 3
CMODE0
CMODE2
1 2 3 4 5
ODIF1
ODIF0
MCLK
DEM1
DEM0
CMODE1
CMODE0
CMODE2
Table 7. クロック設定
1 2 3
fso 1/2 MCLK
SW5
512fsoの設定
Figure 9. DIPスイッチの設定
<KM088800>
2007/03
- 10 -
ASAHI KASEI
[AKD4121A]
2-2. 10pin PORTからクロックを供給する場合
2-2-1. AK4121AをMaster Modeで使用する場合
2-2-1-a. ジャンパ設定
ジャンパNO
JP5
JP6
JP8
JP9
JP7
JP11
JP5
ジャンパの状態
PORT3 側
OPEN
OPEN
OPEN
OPEN
OPEN
Table 8. ジャンパの設定
DIT
PORT3
PORT3
DIR
SRC-MCLK
JP9
JP7
OLRCK
SDTO
JP8
JP6
OBICK
DIT-SOURCE
JP11
10pin
Bypass
Output
外部クロック使用の場合
Figure 10. ジャンパ設定
2-2-1-b. オーディオインタフェースフォーマット
Mod
e
0
1
2
3
SW4-1
CMODE2
L
L
L
L
SW4-2
SW4-3
MCLK
Master/Slave (Output Port)
CMODE1 CMODE0
L
L
256fso (fso~96kHz)
Master
L
H
384fso (fso~96kHz)
Master
H
L
512fso (fso~48kHz)
Master
H
H
768fso (fso~48kHz)
Master
Table 9. AK4121Aシステムクロックの設定
<KM088800>
2007/03
- 11 -
ASAHI KASEI
ODIF1
ODIF0
MCLK
0
1
2
3
SW5-1 SW5-2
SDTO Format
OBICK (Slave) OBICK (Master)
ODIF1 ODIF0
L
L
16bit LSB Justified
64fs
64fs
L
H
20bit LSB Justified
64fs
64fs
H
L
20bit MSB Justified
64fs
≥40fs
H
H
20bit I2S Compatible
64fs
≥40fs or 32fs
Table 10. AK4121Aオーディーオインタフェースフォーマットの設定
ODIF1
ODIF0
MCLK
Mode
[AKD4121A]
1 2 3
1 2 3
fso 1/2 MCLK
SW5
fso 1/2 MCLK
SW5
ODIF1
ODIF0
MCLK
20bit, Right justified
ODIF1
ODIF0
MCLK
16bit, Right justified
1 2 3
1 2 3
fso 1/2 MCLK
SW5
fso 1/2 MCLK
SW5
I2S
Left justified
Figure 11. DIPスイッチの設定
<KM088800>
2007/03
- 12 -
ASAHI KASEI
[AKD4121A]
2-2-2. AK4121AをSlave Modeで使用する場合
2-2-2-a. ジャンパ設定
ジャンパNO
JP5
JP6
JP8
JP9
JP7
JP11
JP5
ジャンパの状態
PORT3 側
OPEN
OPEN
OPEN
OPEN
OPEN
Table 11. ジャンパの設定
DIT
PORT3
PORT3
DIR
SRC-MCLK
JP9
JP7
OLRCK
SDTO
JP8
JP6
OBICK
DIT-SOURCE
JP11
10pin
Bypass
Output
外部クロック使用の場合
Figure 12. ジャンパ設定
2-2-2-b. オーディオインタフェースフォーマット
DEM1
DEM0
CMODE1
SW4-2
SW4-3
MCLK
Master/Slave (Output Port)
CMODE1
CMODE0
L
L
Not used. Set to DVSS
Slave
Table 12. AK4121Aシステムクロックの設定
CMODE0
SW4-1
CMODE2
H
CMODE2
Mod
e
4
1 2 3 4 5
CMODE
SW4
図 12. DIP スイッチの設定
<KM088800>
2007/03
- 13 -
ASAHI KASEI
ODIF1
ODIF0
MCLK
0
1
2
3
SW5-1 SW5-2
SDTO Format
OBICK (Slave) OBICK (Master)
ODIF1 ODIF0
L
L
16bit LSB Justified
64fs
64fs
L
H
20bit LSB Justified
64fs
64fs
H
L
20bit MSB Justified
64fs
≥40fs
H
H
20bit I2S Compatible
64fs
≥40fs or 32fs
Table 13. AK4121Aオーディーオインタフェースフォーマットの設定
ODIF1
ODIF0
MCLK
Mode
[AKD4121A]
1 2 3
1 2 3
fso 1/2 MCLK
SW5
fso 1/2 MCLK
SW5
ODIF1
ODIF0
MCLK
20bit, Right justified
ODIF1
ODIF0
MCLK
16bit, Right justified
1 2 3
1 2 3
fso 1/2 MCLK
SW5
fso 1/2 MCLK
SW5
I2S
Left justified
Figure 13. DIPスイッチの設定
<KM088800>
2007/03
- 14 -
ASAHI KASEI
[AKD4121A]
3. バイパスモード
・バイパスモード使用時はDIPスイッチSW3を下記のように設定して下さい。
DEM1
DEM0
CMODE1
SW4-2
SW4-3
MCLK
Master/Slave (Output Port)
CMODE1
CMODE0
H
H
Not used. Set to DVSS
Master(Bypass)
Table 14. AK4121Aシステムクロックの設定
CMODE0
SW4-1
CMODE2
H
CMODE2
Mod
e
7
1 2 3 4 5
CMODE
SW4
Figure 14. DIPスイッチの設定
3-1. fsi側の設定
3-1-1. 光コネクタ(PORT2)を使用する場合
3-1-1-a. ジャンパ設定
parts No.
JP1
JP2
JP3
JP4
X1
setting
OUT 側
SHORT
SHORT
SHORT
(don’t care)
Table 15. ジャンパ設定
JP1
JP2
JP3
JP4
IBICK
SDTI
ILRCK
OUT
IN
IMCLK
Figure 15. ジャンパ設定
MCLK
DIR-CM0
IDIF2
IDIF1
IDIF0
3-1-1-b.オーディオインタフェースフォーマットの設定(IIS固定)
1 2 3 4 5
fsi-DIR
SW3
1/2MCLK
Figure 16. DIPスイッチ(SW3)設定
<KM088800>
2007/03
- 15 -
ASAHI KASEI
[AKD4121A]
3-1-2. fsi側の入力に10pin PORTを使用する場合
3-1-2-a. ジャンパ設定
parts No.
JP1
JP2
JP3
JP4
X1
setting
OUT 側
OPEN
OPEN
OPEN
(don’t care)
Table 17. ジャンパの設定
JP1
JP2
JP3
JP4
IBICK
SDTI
ILRCK
OUT
IN
IMCLK
Figure 17. ジャンパの設定
3-1-2-b. オーディオインタフェースフォーマットの設定
MCLK
IDIF2
IDIF1
IDIF0
MCLK
DIR-CM0
IDIF2
IDIF1
IDIF0
SW3-3
DIF0
0
1
0
1
0
DIR-CM0
SRC:AK4121A
SW3-1
SW3-2
DIF2
DIF1
0
0
16bit, Right justified
0
0
20bit, Right justified
0
1
Left justified
2
0
1
IS
1
0
24bit, Right justified
Table 16. DIP SW(SW3)設定
Audio Interface
Format
1 2 3 4 5
1 2 3 4 5
fsi-DIR
SW3
fsi-DIR
SW3
1/2MCLK
16bit, Right justifiedの設定
1/2MCLK
20bit, Right justifiedの設定
<KM088800>
2007/03
- 16 -
MCLK
DIR-CM0
IDIF2
IDIF1
IDIF0
MCLK
DIR-CM0
[AKD4121A]
IDIF2
IDIF1
IDIF0
ASAHI KASEI
1 2 3 4 5
1 2 3 4 5
fsi-DIR
SW3
fsi-DIR
SW3
1/2MCLK
I2Sの設定
MCLK
DIR-CM0
Left justifiedの設定
IDIF2
IDIF1
IDIF0
1/2MCLK
1 2 3 4 5
fsi-DIR
SW3
1/2MCLK
24bit, Right justifiedの設定
Figure 18. DIPスイッチ(SW3)設定
<KM088800>
2007/03
- 17 -
ASAHI KASEI
[AKD4121A]
3-2. fso側の設定
3-2-1. 光コネクタ(PORT4)を使用する場合 (IIS固定)
3-2-1-a. ジャンパ設定
parts No.
JP8
JP9
JP7
JP5
JP6
JP11
X2
JP5
setting
SHORT
SHORT
SHORT
(don’t care)
DIR側
OPEN
取り外し
Table 18. ジャンパ設定
JP8
JP6
DIT
PORT3
PORT3
DIR
SRC-MCLK
DIT-SOURCE
OBICK
JP9
JP7
OLRCK
ILRCK
JP11
10pin
Bypass
(don’t care)
Output
Figure 19. ジャンパ設定
No.
X1または外部クロック
(PORT1)
(Max: 24.576MHz)
1
2
256fs
512fs
DIP SW3の設定
DIP SW5の設定
OCKS0
SW3-5
OCKS0
SW5-3
ODIF1
ODIF0
MCLK
1/2 MCLK
MCLK
ODIF1
ODIF0
MCLK
1/2 MCLK
MCLK
Table 19. DIR/DITのクロック設定
1 2 3
1 2 3
fso 1/2 MCLK
SW5
fso 1/2 MCLK
SW5
MCLK:256fsoの設定
MCLK:512fsoの設定
Figure 20. DIPスイッチの設定
<KM088800>
2007/03
- 18 -
ASAHI KASEI
[AKD4121A]
3-2-2. 10pin PORTを使用する場合
3-2-2-a. ジャンパ設定
parts No.
JP8
JP9
JP7
JP5
JP6
JP11
X2
JP5
setting
OPEN
OPEN
OPEN
(don’t care)
OPEN
OPEN
(don’t care)
Table20. ジャンパ設定
JP8
JP6
DIT
PORT3
PORT3
DIR
SRC-MCLK
DIT-SOURCE
OBICK
JP9
JP7
OLRCK
ILRCK
JP11
10pin
Bypass
(don’t care)
Output
Figure 21. ジャンパ設定
3-2-2-b. オーディオインタフェースフォーマット設定
ODIF1
ODIF0
MCLK
0
1
2
3
SW5-1 SW5-2
SDTO Format
OBICK (Master)
ODIF1 ODIF0
L
L
16bit LSB Justified
64fs
L
H
20bit LSB Justified
64fs
H
L
20bit MSB Justified
64fs
H
H
20bit I2S Compatible
64fs
Table 21. AK4121Aオーディオインタフェースフォーマットの設定
ODIF1
ODIF0
MCLK
Mode
1 2 3
1 2 3
fso 1/2 MCLK
SW5
fso 1/2 MCLK
SW5
ODIF1
ODIF0
MCLK
20bit, Right justified
ODIF1
ODIF0
MCLK
16bit, Right justified
1 2 3
1 2 3
fso 1/2 MCLK
SW5
fso 1/2 MCLK
SW5
I2S
Left justified
Figure 22. DIPスイッチの設定
<KM088800>
2007/03
- 19 -
ASAHI KASEI
[AKD4121A]
4. その他設定
4-1. ディエンファシスフィルタ
DIPスイッチSW4-4, SW4-5にて行います。
SW4-4 SW4-5
De-emphasis filter
DEM1 DEM0
0
L
L
44.1kHz
1
L
H
OFF
2
H
L
48kHz
3
H
H
32kHz
Table 22. ディエンファシスフィルタの設定
Mode
4-2. ソフトミュート
トグルスイッチ(SW2)にて行います。
SW2
Soft Mute
SMUTE
0
OFF
OFF
1
ON
ON
Table 23. ソフトミュートの設定
Mode
<KM088800>
2007/03
- 20 -
ASAHI KASEI
[AKD4121A]
Jumper List
No.
Jumper Name
Default
10
3.3V
REG
1
IMCLK
IN
2, 3, 4
IBICK,
ILRCK,
SDTI
Short
5
SRC-MCLK
DIT
6
DIT-SORUCE
Open
11
10 pin Bypass
Output
Open
OBICK,
OLRCK,
SDTO
Short
7, 8, 9
Function
Power supply select for AKD4121A
REG : Power supply for AKD4121A is 5V.
The VDD(3.3V) of AK4121A is supplied from the regulator.
JACK : Power supply for AKD4121A is 3.3V.
Optical link is NOT available.
MCLK select for fsi port.
IN :
on-board X’tal(X1).
OUT : external clock.
Input select for fsi port.
Open : PORT2 clock.
Short : DIR clock.
MCLK select for fso port.
DIT :
DIT (AK4114) clock.
PORT3 : external clock.
DIT-SORUCE select.
Open : on-board X’tal(X2).
DIR : DIR(AK4112B) clock.
PORT3: PORT3 clock.
Bypass mode select.
Short : Setting for bypass mode..
Open : for other modes.
Output select for fso port.
Open : Use only PORT3. Not use DIT(AK4114) clock.
Short : Use DIT clock.
<KM088800>
2007/03
- 21 -
ASAHI KASEI
[AKD4121A]
„ DIP switch list
SW3(fsi-DIR)
No.
Switch Name
1, 2, 3 IDIF2, 1, 0
Default
OFF, ON, ON (IIS)
4
DIR-CM0
OFF (Optical)
5
MCLK
1/2MCLK
MCLK
SW4(CMODE)
No.
Switch Name
1, 2, 3
CMODE2, 1, 0
4, 5
DEM1, 0
SW5(fso)
No.
Switch Name
1,2
ODIF1, 0
MCLK
1/2MCLK
3
Function
fsi data format. Refer Table 3.
DIR clock mode.
ON : X’tal mode
OFF : Optical mode
DIR MCLK select.
MCLK : 512fs
1/2MCLK : 256fs
Default
Function
OFF, ON, OFF
System clock selects. Refer Table 9, Table 12 and Table 14.
(Master, 512fso)
OFF, ON (off)
De-emphasis control. Refer Table 22.
Default
ON, ON (IIS)
MCLK
Function
fso data format. Refer Table 10.
DIT MCLK select.
MCLK : 512fs
1/2MCLK : 256fs
„ Toggle switch list (SW1 and SW2)
SW1 is reset switch for AK4121A, AK4112B(DIR) and AK4114(DIT). Set to “H” during normal operation.
Bring to “L” once after the power is supplied.
SW2 is SMUTE control switch. Refer Table 23.
„ LED
Bright when ERF pin of AK4112B goes to “H”.
This indicates the UNLOCK state, etc. (Refer AK4112B datasheet).
<KM088800>
2007/03
- 22 -
ASAHI KASEI
[AKD4121A]
MEASUREMENT RESULTS
[Measurement Conditions]
Measurement unit : Audio Precision System Two Cascade
VDD
: 3.3V
TVDD
: 5V
Input Data : 44.1kHz, 20bit, I2S
Output Data : 48kHz; 20bit, I2S
Interface
: Optical fiber
Parameter
THD+N
DR
DR
Input signal
1kHz, 0dB
1kHz, -60dB
1kHz, -60dB
Measurement filter
fs/2
fs/2
fs/2, A-weighted
Results
−113.5 dB
115.2 dB
117.6 dB
<KM088800>
2007/03
- 23 -
ASAHI KASEI
[AKD4121A]
AK4121A
AK4121 SRC FFT (fsi=44.1kHz, fso=48kHz; fin=1kHz, 0dBFS input)
FFT points 16384, Avg.=8, Window=Equiripple
AKM
+0
-20
-40
-60
d
B
F
S
-80
-100
-120
-140
-160
-180
20
50
100
200
500
1k
2k
5k
10k
20k
5k
10k
20k
Hz
AK4121 SRC FFT (fsi=44.1kHz, fso=48kHz; fsi=1kHz, -60dBFS input)
AK4121A
FFT points 16384, Avg.=8, Window=Equiripple
AKM
+0
-20
-40
-60
d
B
F
S
-80
-100
-120
-140
-160
-180
20
50
100
200
500
1k
2k
Hz
<KM088800>
2007/03
- 24 -
ASAHI KASEI
[AKD4121A]
AK4121 SRC THD+N vs. Input Frequency (fsi=44.1kHz, fso=48kHz; 0dBFS input)
AK4121A
AKM
-90
-92.5
-95
-97.5
-100
-102.5
-105
d
B
F
S
-107.5
-110
-112.5
-115
-117.5
-120
-122.5
-125
-127.5
-130
20
50
100
200
500
1k
2k
5k
10k
20k
10k
20k
Hz
AK4121 SRC THD+N vs. Input Frequency (fsi=44.1kHz, fso=48kHz; -60dBFS input)
AK4121A
AKM
-90
-92.5
-95
-97.5
-100
-102.5
-105
d
B
F
S
-107.5
-110
-112.5
-115
-117.5
-120
-122.5
-125
-127.5
-130
20
50
100
200
500
1k
2k
5k
Hz
<KM088800>
2007/03
- 25 -
ASAHI KASEI
[AKD4121A]
AK4121 SRC THD+N vs. Input Level (fsi=44.1kHz, fso=48kHz; fin=1kHz)
AK4121A
AKM
-100
-102
-104
-106
-108
-110
-112
d
B
F
S
-114
-116
-118
-120
-122
-124
-126
-128
-130
-130
-120
-110
-100
-90
-80
-70
-60
-50
-40
-30
-20
-10
+0
dBFS
AKM
AK4121A
AK4121 SRC Linearity (fsi=44.1kHz, fso=48kHz; fin=1kHz)
+0
-10
-20
-30
-40
-50
d
B
F
S
-60
-70
-80
-90
-100
-110
-120
-130
-140
-140
-130
-120
-110
-100
-90
-80
-70
-60
-50
-40
-30
-20
-10
+0
dBFS
<KM088800>
2007/03
- 26 -
ASAHI KASEI
[AKD4121A]
AKM
AK4121 SRC Frequency Response (fsi=44.1kHz, fso=48kHz, 0dBFS input)
AK4121A
-0.15
-0.16
-0.17
-0.18
-0.19
d
B
F
S
-0.2
-0.21
-0.22
-0.23
-0.24
-0.25
2k
4k
6k
8k
10k
12k
14k
16k
18k
20k
22k
24k
Hz
AK4121A
AK4121 Frequency Response (Blue:fsi=48kHz, Red:fsi=96kHz)
VDD=3.3V, TVDD=5.0V, fso=48kHz
-0
-1
-2
fsi=48kHz
-3
-4
-5
d
B
F
S
-6
-7
fsi=96kHz
-8
-9
-10
-11
-12
-13
-14
2k
4k
6k
8k
10k
12k
14k
16k
18k
20k
22k
Hz
<KM088800>
2007/03
- 27 -
ASAHI KASEI
AKM
[AKD4121A]
AK4121A
AK4121 Frequency Response (Blue:fsi=44.1kHz, Red:fsi=48kHz, Gray:fsi=96kHz)
VDD=3.3V, TVDD=5.0V, fso=44.1kHz
-0
-2
-4
fsi=44.1kHz
-6
fsi=48kHz
-8
d
B
F
S
-10
-12
-14
-16
fsi=96kHz
-18
-20
-22
2k
4k
6k
8k
10k
12k
14k
16k
18k
20k
22k
Hz
<KM088800>
2007/03
- 28 -
ASAHI KASEI
[AKD4121A]
改訂履歴
Date
(YY/MM/DD)
07/03/22
Manual
Revision
KM088800
Board
Revision
0
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Contents
初版
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とがあります。従いまして、ご使用を検討の際には、本書に掲載した情報が最新のものであること
を弊社営業担当、あるいは弊社特約店営業担当にご確認下さい。
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利に対する侵害につきましては、当社はその責任を負うものではありませんので、ご了承下さい。
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輸出する際に同法に基づく輸出許可が必要です。
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うな極めて高い信頼性を要求される用途に弊社製品を使用される場合は、必ず事前に弊社代表取締
役の書面による同意をお取り下さい。
• この同意書を得ずにこうした用途に弊社製品を使用された場合、弊社は、その使用から生ずる損害
等の責任を一切負うものではありませんのでご了承下さい。
• お客様の転売等によりこの注意事項の存在を知らずに上記用途に弊社製品が使用され、その使用か
ら損害等が生じた場合は全てお客様にてご負担または補償して頂きますのでご了承下さい。
<KM088800>
2007/03
- 29 -
5
4
3
2
1
5V or 3.3V
L1 10u
3
JP10 3.3V
JACK
D
220k
220k
IBICK
ILRCK
SDTI
IMCLK
220k
3
IN
R1
IMCLK
IBICK
ILRCK
SDTI
1
2
3
4
5
C29
0.1u
10
9
8
7
6
+
C30
47u
1
OUT
IN
2
D5V
+
C31
47u
C32
0.1u
C1
0.1u
10k
R31
R30
R29
D5V
100
100
100
100
GND
PORT1
R21
R22
R23
R24
2
3
JP1
REG
1
1
OUT
D
T1
TA48M033F
2
+3V
R2
+3V
C2
10u
short
+
C
+
C4
10u
1
DVDD
CM0/CDTO
28
2
DVSS
CM1/CDTI
27
3
TVDD
OCKS1/CCLK
26
4
V/TX
OCKS0/CSN
25
5
XTI
MCKO1
24
6
XTO
MCKO2
23
7
PDN
DAUX
22
8
R
BICK
21
C6
open
1
2
PDN
U5A
C7
open
U5B
3
74HC14
4
74HC14
SW1
PDN
C8
0.1u
18k
9
+3V
2
B
AK4112B
R4
1
H
3
L
MCLK12
X1
22.5792MHz
R3
10k
2
DIR-OCKS1
U1
D5V
1
C
C5
0.1u
D5V
D1
HSU119
DIR-CM0
C3
0.1u
C9
10u
+
AVDD
SDTO
AVSS
LRCK
JP2
SDTO12
IBICK
JP3
LRCK12
SDTI
JP4
20
C10
0.1u
10
BCK12
19
ILRCK
R5
L2 47u
11
D5V
C11
0.1u
PORT2
6
6
5
5
GND
VCC
GND
OUT
+
U5C
RX1
ERF
18
470
C12
10u
D5V
4
3
2
1
DIR1
5
RX2/DIF0
FS96
17
13
RX3/DIF1
P/S
16
14
RX4/DIF2
AUTO
15
SDTI
B
ILRCK
R6
6
74HC14
12
IBICK
1k
LED1
ERF
D5V
A
A
Title
Size
A3
Date:
5
4
3
2
AKD4121A
Document Number
Rev
0
AK4112B
Tuesday, March 20, 2007
Sheet
1
1
of
3
5
4
3
OMCLK
D
PORT3
3
PORT3
OMCLK
OBICK
OLRCK
SDTO
SRC-MCLK
SRC-MCLK
D5V
220k
220k
220k
R32
R34
DIT-MCLK
R33
1
DIT
1
10PIN-PORT3
JP5
2
2
R25
R26
R27
R28
R8
100
100
100
100
10k
1
2
3
4
5
10
9
8
7
6
D
JP11
1
MCLK12
10pin
Bypass
DIR
Output
(OPEN X'tal)
DIR
R7
JP6
+3V
2
short
C13 10u
DIT-SOURCE
+
3
PORT3
C14 0.1u
C15
+
XTO
X2
0.47u
DIT
24.576 MHz
C
R9
18k
1
2
3
4
5
6
7
8
9
10
11
12
D5V
IPS0/RX4
AVSS
DIF0/RX5
TEST2
DIF1/RX6
AVSS
DIF2/RX7
IPS1/IIC
P/SN
XTL0
XTL1
VIN
U3
AK4114
INT0
OCKS0/CSN
OCKS1/CCLK
CM1/CDTI
CM0/CDTO
PDN
XTI
XTO
DAUX
MCKO2
BICK
SDTO
36
35
34
33
32
31
30
29
28
27
26
25
DIT-OCKS1
D5V
PDN
XTI
XTO
TVDD
DVSS
TX0
TX1
BOUT
COUT
UOUT
VOUT
DVDD
DVSS
MCKO1
LRCK
+3V
RX3
AVSS
RX2
TEST1
RX1
AVSS
RX0
AVSS
VCOM
R
AVDD
INT1
48
47
46
45
44
43
42
41
40
39
38
37
OPEN
2
C
C16
XTI
1
OPEN
C17
SDTI14
JP7
BCK14
JP8
LRCK14
JP9
SDTO
SDTO OBICK
OBICK OLRCK
SDTO
OBICK
OLRCK
13
14
15
16
17
18
19
20
21
22
23
24
OLRCK
B
B
DIT-MCLK
PORT4
5
5
6
6
IN
VCC
IF
GND
TOTX176
4
3
2
1
C22
10u
+3V
D5V
C18
10u
+
C20
0.1u
+
C19
0.1u
OPT
D5V
R10
1k
C21
0.1u
A
A
Title
Size
A3
Date:
5
4
3
2
AKD4121A
Document Number
Rev
0
AK4114
Tuesday, March 20, 2007
Sheet
1
2
of
3
5
4
3
2
1
R11 560
1
D
C25
4.7u
D5V
FLIT
VDD
24
C26
1.0n
2
AVSS
DVSS
23
U4
R12
10k
PDN
R13
1
3
+
C23
10u
C27
0.1u
3
PDN
TVDD
22
D5V
4
SMUTE
MCLK
21
SRC-MCLK
5
DEM0
OLRCK
20
OLRCK
6
DEM1
OBICK
19
OBICK
SDTO
U2D
9
ON
D
+3V
C24
0.1u
1k
OFF
8
74HC14
SW2
SMUTE
2
+
DEM0
C28
1u
DEM1
AK4121A
ILRCK
IBICK
C
SDTI
IDIF0
IDIF1
IDIF2
7
ILRCK
SDTO
18
8
IBICK
ODIF1
17
9
SDTI
ODIF0
16
10
IDIF0
CMODE2
15
11
IDIF1
CMODE1
14
12
IDIF2
CM0DE0
13
ODIF1
C
ODIF0
CMODE2
CMODE1
CMODE0
D5V
B
B
SW4
10
9
8
7
6
SW3
IDIF2
IDIF1
IDIF0
DIR-CM0
MCLK
1
2
3
4
5
10
9
8
7
6
R43
R44
R45
R46
R47
47k
47k
47k
47k
47k
CMODE2
CMODE1
CMODE0
DEM1
DEM0
ODIF1 1
ODIF0 2
CMODE2
CMODE1
CMODE0
DEM1
DEM0
MCLK
SW5
6
5
4
3
fso
R35
R36
R37
CMODE
1/2MCLK
fsi-DIR
R38
R39
R40
R41
R42
1
2
3
4
5
47k
47k
47k
47k
47k
47k
47k
47k
1/2MCLK
ODIF1
ODIF0
DIT-OCKS1
IDIF2
IDIF1
IDIF0
DIR-CM0
DIR-OCKS1
A
A
Title
Size
A3
Date:
5
4
3
2
AKD4121A
Document Number
Rev
0
AK4121A
Thursday, March 22, 2007
Sheet
1
3
of
3
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