AK8122V

[AK8122]
AK8122
Diffrential Zero Delay Clock Buffer
AK8122 は、PLL を内蔵したDDR2 メモリ対応高性能差動クロックバッファICです。
特
長
□ 電源電圧：
□ 低消費電流：
□ 動作周波数:
□ 出力遅延:
□ 低ジッタ出力:
1.8V±0.1V
50mA typ.
160MHz～400MHz
-30ps±100ps
20ps (Period RMS 190MHz-360MHz)
30ps (cycle-cycle RMS 190MHz-360MHz)
70ps (Half Period RMS 190MHz-250MHz)
60ps (Half Period RMS 250MHz-300MHz)
40ps (Half Period RMS 300MHz-360MHz)
□
パッケージ：
8 ピンMSOP ( 鉛フリー)
□
オーダーリングガイド：
AK8122V: 動作温度範囲-40℃～85℃
AK8122E: 動作温度範囲-20℃～85℃
１．ブロック図
TSTI
(VSS)
TSTO
(VDD)
BIAS
CLKP
CLKN
FBINP
P
C
L
V
F
P
P
C
F
O
C
VSS
OUTP
1/2
OUTN
VDD
FBINN
MS0971-J-01
2009/3
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2．端子説明
２－１）端子配置図
1:TSTI
8:TSTO
2:CLKP
7:OUTP
3:CLKN
3VDD3VDD3VDD
6:OUTN
4:VSS
3REFOUTVDD3V
5:VDD
DD3
2．端子説明
２－１）端子機能説明
端子番号
１
２
３
４
５
端子名
説明
(端子タイプ)
TSTI
(DI)
CLKP
（テスト用入力端子、100ｋΩプルダウン）
通常動作時はVSSに固定してください。
差動クロック入力端子（正）
(DI)
CLKN
(DI)
VSS
(PWR)
VDD
(PWR)
６
OUTN
(DO)
７
OUTP
(DO)
８
TSTO
(DO)
差動クロック入力端子（負）
接地端子
1.8V電源端子
差動クロック出力端子（負）
CLKP=CLKN=”L”の時、“L”を出力します。
CLKP=“H”,CLKN=”L”またはCLKP=“L”, CLKN=”H”で固定の時400MHz
以下のクロックを出力します。CLKP=CLKN=”H”は設定禁止です。
差動クロック出力端子（正）
CLKP=CLKN=”L”の時、“L”を出力します。
CLKP=“H”,CLKN=”L”またはCLKP=“L”, CLKN=”H”で固定の時400MHz
以下のクロックを出力します。CLKP=CLKN=”H”は設定禁止です。
（テスト用出力端子、通常動作時HI-Z出力）
通常動作時はＶＤＤに固定してください。
DI:デジタル入力
DO:デジタル出力
PWR;電源
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３．電気的特性
３－１）絶対最大定格
項
目
VSS=0V
記号
MIN
MAX
単位
電源電圧
VDD
-0.3
4.6
V
グランド・レベル
VSS
0
0
V
入力端子電圧
VIN
VSS-0.3
VDD+0.3
V
入力電流
IIN
-10
10
mA
保存温度
Tstg
-55
130
℃
備考
注意：この値を超えた条件で使用した場合デバイスを破壊することがあります。
また、通常の動作は保証されません。
３－２）推奨動作条件
項
目
記号
MIN
動作温度 1
Ta1
動作温度 2
電源電圧
TYP
MAX
単位
-40
85
℃
Ta2
-20
85
℃
VDD
1.7
1.9
V
0.35*VDD
V
1.8
低ﾚﾍﾞﾙ入力電圧
VIL
高ﾚﾍﾞﾙ入力電圧
VIH
0.65*VDD
V
DC 差動入力電圧
（CLKP-CLKN の差）
VIDC
0.3
V
AC 差動入力電圧
(片側)
VIAC
0.6
Vpp
差動入力基準電圧
VIREF
0.5*VDD
-0.15
0.5*VDD
+0.15
V
ISR
１
4
V/ns
入力ｽﾙｰﾚｰﾄ
３－３）消費電流
項
備考
VDD＝1.8V， Ta＝25℃
目
消費電流（AK8122）
記号
MIN
IDD
TYP
50
MAX
単位
mA
備考
*
*1 400MHz,60Ω終端,容量無負荷時
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３－４）ＤＣ特性
VDD＝1.7～1.9V，Ta=Ta1（AK8122V）Ta=Ta2(AK8122E)
項目
端子
MIN
入力ﾘｰｸ電流
CLKP
CLKN
OUTP
OUTN
同上
同上
同上
CLKP
CLKN
CLKP
CLKN
差動出力基準電圧
AC 差動出力電圧
DC 高ﾚﾍﾞﾙ出力電圧
DC 低ﾚﾍﾞﾙ出力電圧
入力容量
入力容量差
MAX
単位
-10
+10
μA
0.5*VDD
-0.1
0.5
VDD-0.1
0.5*VDD
+0.1
VDD-0.4
V
0.1
pF
備考
負荷条件：Fig5.3
IOH=-1mA
IOL=1mA
VDD＝1.7～1.9V，Ta=Ta1（AK8122V）Ta=Ta2(AK8122E)
項目
端子
MIN
動作周波数
CLKP
CLKN
OUTP
OUTN
OUTP
OUTN
CLKP
CLKN
CLKP
CLKN
OUTP
OUTN
OUTP
OUTN
入力 CLK
ﾃﾞｭｰﾃｨｰｻｲｸﾙ
遅延時間
（SFO+DFO+SKEW）
2.1
V
V
V
pF
0.1
３－５）ＡＣ特性
出力ｽﾙｰﾚｰﾄ
TYP
TYP
MAX
単位
160
400
MHz
１
3
V/ns
備考
Fig.5.3
35
50
65
%
-130
-30
70
ps
20
ps
OUTP
OUTN
OUTP
OUTN
30
ps
70
ps
ｼﾞｯﾀ(half period)
OUTP
OUTN
60
ps
Fig.4.4 １σ
250-300MHｚ
ｼﾞｯﾀ(half period)
OUTP
OUTN
40
ps
Fig.4.4 1σ
300-360MHｚ
スタートアップ時間
OUTP
OUTN
200
μs
ｼﾞｯﾀ(Period)
ｼﾞｯﾀ(Cycle to Cycle)
ｼﾞｯﾀ(half period)
MS0971-J-01
Fig.4.1
VIAC=0.6～
VDD-0.4Vpp
250MHz-400MHz
Fig.4.2 1σ
190-360MHz
Fig.4.3 1σ
190-360MHz
Fig.4.4 １σ
190-250MHｚ
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- 4 -
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４．ジッタ規格波形
CLKP
CLKN
FBINp
FBINn
Tpon
Tpon-1
OUTP
OUTN
Tdly
Tdly-1
Fig.4.1 Delay(Static Phase Offset + Skew) : Tdly = ΣTdly/N
OUTP
OUTN
Tcycn
1/f0
Fig.4.2 Period jitter: Tpj = Tcycn – 1/f0
OUTP
OUTN
Tcn+1
Tcn
Fig.4.3 Cycle to cycle jitter:
Tc2cj=Tcn-Tcn+1
OUTP
OUTN
Thpn-1
Thpn
1/f0
Fig.4.4 Half period jitter: Thpj = Thp – 1/2*f0
OUTP/CLKP
OUTN/CLKN
80%
20%
Fall Slew Rate
Rise Slew Rate
Fig.4.5 Input and Output Slew Rate
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５.測定条件
VDD
VCKp
R=30Ω
R=30Ω
VDD/2
VCKn
GND
Fig.5.1
IBIS Model Output Load
VDD/2
-VDD/2
10pF
Z=25Ω
Z=30Ω
R=5Ω
R=25Ω
GND
Z=25Ω
Z=30Ω
R=5Ω
R=25Ω
GND
10pF
-VDD/2
-VDD/2
Fig.5.2
Output Load Test Circuit 1
VDD
10pF
GND
Z=30Ω
1pF
R=60Ω
R=1MΩ
GND
Z=30Ω
10pF
1pF
GND
R=1MΩ
GND
GND
Fig.5.3
Output Load Test Circuit 2
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６.想定電源立ち上げシーケンス
1.7V
VDD
数μs
CLKP/CLKN
安定出力
安定出力
OUTP/OUTN
CLK(内部)
スタートアップ時間
７．パッケージ外形寸法図（単位ｍｍ）
0.127 +0.1
-0.05
1.1±0.1
0.55±0.2
2.8
4.0±0.3
2.9 +0.12
-0.1
0.65
+0.1
0.1 -0.05
0~10°
0.1
0.2±0.1
0.1 M
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[AK8122]
８．マーキング図
8.1
AK8122V
ａ． １ピン表示
丸印
ｂ． マーケティングコード
122V
c．
日付コード
8
YMA （3 桁）
5
122V
YMA
ｂ
ｃ
ａ
１
4
8
8.2
AK8122E
ａ． １ピン表示
丸印
ｂ． マーケティングコード
122E
c．
日付コード
8
YMA （3 桁）
5
122E
YMA
ｂ
ｃ
ａ
１
4
8
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