a3982slb ds jp

1-2-2 2相ステッピングモータバイポーラ駆動用IC
A3982SLB 2相/1-2相励磁
アレグロマイクロシステムズ社製品
☆新規設計には、A4984SESのご使用を推奨いたします。
■絶対最大定格
項 目
出力電源電圧
出力電流(連続)
検出電圧
リファレンス電圧
許容損失
接合部温度
動作周囲温度
保存温度
記 号
VBB
IO
VSENSE
VREF
PD*1
Tj*3
Ta
Tstg
定格値
35
±2.0
0.5
4.0
2.77*2
+150
−20∼+85
−55∼+150
単 位
V
A
V
V
W
℃
℃
℃
*:出力電流はデューティサイクル、周囲温度、放熱条件により制限される場合があります。
を超えないようにしてください。
いかなる条件下においても、最大定格の出力電流および接合部温度(Tj=150℃)
*1: 周囲温度25℃以上の場合は−22.2mW/℃にてディレーティングが必要となります。
*2: GND銅箔面積3.0平方インチの2層基板使用時
*3: 接合部温度(Tj)が+150℃を超すような異常条件下で使用した場合、
デバイス内のサーマルシャットダウン回路が動作しま
すが、
このような条件下での使用は、極力避けてください。
■電気的特性
項 目
出力部
主電源電圧範囲
ロジック電源電圧範囲
出力オン抵抗
(指定の無い場合はTa=25℃、VBB=35V)
記 号
条 件
VBB
VDD
動作状態
動作状態
Source Driver Io=−1.5A
Sink Driver Io=1.5A
Source Driver Io=−1.5A
Sink Driver Io=1.5A
FPWM<50kHz
動作状態、OUTPUT Disabled
FPWM<50kHz
OUTPUT Disabled
RDS(ON)
ボディダイオード順電圧
VF
主電源電流
IBB
ロジック電源電流
IDD
min.
規格値
typ.
max.
TBD
TBD
TBD
TBD
35
5.5
0.5
0.5
1.4
1.4
4.0
2.0
8.0
5.0
8
3.0
単 位
V
V
Ω
V
mA
mA
mA
mA
制御部
ロジック入力電圧
ロジック入力電流
ロジック入力電圧ヒステリシス
ブランキング時間
VIN(1)
VIN(0)
IIN(1)
IIN(0)
Vhys
tBLANK
固定オフ時間
tOFF
REF入力電圧範囲
REF入力電流
VREF
IREF
Gain(Gm)エラー
クロスオーバーデッドタイム
過熱保護動作温度
過熱保護ヒステリシス
低電圧保護動作電圧
低電圧保護ヒステリシス
108
IC
EG
TDT
Tj
ΔTj
VUVLO
ΔVUVLO
0.7VDD
VIN=0.7VDD
VIN=0.3VDD
OSC>3V
ROSC=TBD to GND
動作状態
−20
−20
150
700
<1.0
<1.0
300
1000
30
30
0
0
VREF=2V、DAC=70.7%
VREF=2V、DAC=100%
SR Enabled
VDD電圧、立ち上がり時
100
2.35
0.05
475
165
15
2.7
0.1
0.3VDD
20
20
500
1300
4
±3
±5
±5
800
3.0
V
V
μA
μA
mV
ns
μS
μS
V
μA
%
%
ns
℃
℃
V
V
A3982SLB
■内部ブロック図
■端子接続図
A3982SLB-T
0.1μF
CP1
ROSC
VREG
CP2
REGULATOR
0.22μF
REF
DAC
OUT1A
23
SENSE1
VBB2
3
22
VBB1
OUT2B
4
21
OUT1B
ENABLE
5
20
DIR
PGND
6
19
PGND
PGND
7
18
PGND
CP1
8
17
REF
CP2
9
16
STEP
VCP
10
15
VDD
VREG
11
14
ROSC
MS1
12
13
RESET
VBB1
To VBB2
VRE VCP
+ –
VDD
24
2
0.1μF
DMOS H-BRIDGE
SENSE1
1
VCP
CHARGE
PUMP
OSC
OUT2A
SENSE2
OUT1A
OUT1B
PWM Latch
BLANKING
Mixed Decay
OSC
TRNASLATOR
STEP
SENSE1
DIR
RESET
MS1
CONTROL
LOGIC
GATE
DRIVE
DMOS H-BRIDGE
ENABLE
VBB2
OUT2A
OSC
OUT2B
PWM Latch
BLANKING
Mixed Decay
■真理値表
VREF
Microstepping
Resolution
MS1
+ –
SENSE2
DAC
■応用回路例
Excitation Mode
L
Full Step
2 Phase
H
Half Step
1-2 Phase
■外形図
(単位:mm)
(24ピン SOIC)
LOGIC
SUPPLY
LOAD
SUPPLY
CC1
VDD
CP1
CD1
CP2
VCP
VBB1
VBB2
R2
CB1
+
CB2
REF
CA2
CA1
+
R3
マ
イ
ク
ロ
プ
ロ
セ
ッ
サ
15.40±0.20
OUT1A
4°±4
24
M
STEP
DIR
RESET
MS1
0.27 +0.07
–0.06
OUT1B
OUT2A
ENABLE
7.50±0.10
OUT2B
10.30±0.33
A
0.84 +0.44
–0.43
VREG
1
2
SENSE1
0.25
ROSC
R1
24X
PGND
SEATING C
PLANE
0.10 C
SENSE2
RS
RS
SEATING PLANE
GAUGE PLANE
CE1
0.41±0.10
1.27
2.65 MAX
0.20±0.10
R1
RS
R2
R3
:30KΩ
:0.5Ω
:22KΩ
:15KΩ
CS :0.1µF
CA1 :10µF/10V
CA2 :0.22µF
CB1 :100µF/50V
CB2 :0.22µF
CC1 :0.1µF/50V
CD1 :0.1µF/50V
CE1 :0.22µF/25V
*: CA2、CB2はパスコンになります。
製品にできる限り近い位置に必ず付与してください。
●リード間隔の許容誤差は累積とはなりません。
●6、7、18、19番端子は、
すべてショートされています。
(GNDに接続)
製品質量:約0.64g
IC
109
Similar pages