a3983slp ds jp

1-2-2 2相ステッピングモータバイポーラ駆動用IC
A3983SLP 2W1-2相励磁・マイクロステップ対応
アレグロマイクロシステムズ社製品
☆新規設計には、A4984SESのご使用を推奨いたします。
■絶対最大定格
項 目
出力電源電圧
出力電流(連続)
検出電圧
リファレンス電圧
ROSC端子電圧
許容損失
接合部温度
動作周囲温度
保存温度
記 号
VBB
IO
VSENSE
VREF
VROSC
PD*1
*4
j
T
Ta
Tstg
定格値
35
±2.0
0.5
4.0
7.0
4.46*2
2.77*3
+150
−20∼+85
−55∼+150
単 位
V
A
V
V
V
W
℃
℃
℃
*:出力電流はデューティサイクル、周囲温度、放熱条件により制限される場合があります。
いかなる条件下においても、最大定格の出力電流および接合部温度(Tj=150℃)
を超えないようにしてください。
*1: 周囲温度25℃以上の場合は−35.7mW/ ℃
(JEDEC基準4層基板(High K)使用時)、
−22.2mW/℃
(GND銅箔面積3.0
平方インチの2層基板使用時)にてディレーティングが必要となります。
*2: JEDEC基板4層基板(High K)にて測定
*3: GND銅箔面積3.0平方インチの2層基板使用時
デバイス内のサーマルシャットダウン回路が動作しま
*4: 接合部温度(Tj)が+150℃を超すような異常条件下で使用した場合、
すが、
このような条件下での使用は、極力避けてください。
■電気的特性
項 目
(指定の無い場合はTa=25℃、VBB=35V)
記 号
条 件
min.
規格値
typ.
max.
単 位
出力部
主電源電圧範囲
VBB
ロジック電源電圧範囲
VDD
出力オン抵抗
RDS(ON)
ボディダイオード順電圧
VF
主電源電流
IBB
ロジック電源電流
IDD
動作状態
スリープモード
動作状態
Source Driver Io=−1.5A
Sink Driver Io=1.5A
Source Driver Io=−1.5A
Sink Driver Io=1.5A
FPWM<50kHz
動作状態、OUTPUT Disabled
スリープモード
FPWM<50kHz
OUTPUT Disabled
スリープモード
8
0
3.0
35
35
5.5
0.5
0.5
1.2
1.2
4.0
2.0
10.0
8.0
5.0
10.0
V
V
V
Ω
V
mA
mA
μA
mA
mA
μA
制御部
ロジック入力電圧
ロジック入力電流
ロジック入力電圧ヒステリシス
ブランキング時間
VIN(1)
VIN(0)
IIN(1)
IIN(0)
Vhys
tBLANK
固定オフ時間
tOFF
REF入力電圧範囲
REF入力電流
VREF
IREF
Gain(Gm)エラー
クロスオーバーデッドタイム
過熱保護動作温度
過熱保護ヒステリシス
低電圧保護動作電圧
低電圧保護ヒステリシス
118
IC
EG
TDT
Tj
ΔTj
VUVLO
ΔVUVLO
0.7VDD
VIN=0.7VDD
VIN=0.3VDD
OSC>3V
ROSC=25kΩ
動作状態
−20
−20
150
700
20
23
0
<1.0
<1.0
300
1000
30
30
0
VREF=2V、DAC=38.3%
VREF=2V、DAC=70.7%
VREF=2V、DAC=100%
SR Enabled
VDD電圧、立ち上がり時
100
2.35
0.05
475
165
15
2.7
0.1
0.3VDD
20
20
500
1300
40
37
4
±3
±15
±5
±5
800
3.0
V
V
μA
μA
mV
ns
μS
μS
V
μA
%
%
%
ns
℃
℃
V
V
A3983SLP
■内部ブロック図
■端子接続図
A3983SLP-T
0.1μF
CP1
ROSC
VREG
REGULATOR
0.22μF
CHARGE
PUMP
OSC
REF
DAC
+ –
VDD
RESET
MS1
MS2
24
GND
2
23
ENABLE
VCP
3
22
OUT2B
VREG
4
21
VBB2
MS1
5
20
SENSE2
MS2
6
19
OUT2A
RESET
7
18
OUT1A
OUT1A
ROSC
8
17
SENSE1
OUT1B
SLEEP
9
16
VBB1
VDD
10
15
OUT1B
STEP
11
14
DIR
REF
12
13
GND
VCP
0.1μF
VBB1
To VBB2
SENSE1
TRNASLATOR
DIR
1
CP2
PWM Latch
BLANKING
Mixed Decay
OSC
STEP
DMOS H-BRIDGE
SENSE1
VREG VCP
CP1
CP2
CONTROL
LOGIC
GATE
DRIVE
DMOS H-BRIDGE
ENABLE
VBB2
■真理値表
OUT2A
SLEEP
OSC
OUT2B
PWM Latch
BLANKING
Mixed Decay
VREF
+ –
SENSE2
DAC
MS1
MS2
L
H
L
H
L
L
H
H
Microstepping Resolution Excitation Mode
Full Step
Half Step
Quarter Step
Eight Step
Direction
Enable
Sleep
X
X
H
L
X
H
L
L
L
H
H
H
2 Phase
1-2 Phase
W1-2 Phase
2W1-2 Phase
スリープモード
ディスエーブルモード
CCW
CW
*: X=Don't Care
■応用回路例
■外形寸法図
LOGIC
SUPPLY
LOAD
SUPPLY
CC1
VDD
CA2
R2
CA1 +
R3
CP1
(単位:mm)
(24ピン eTSSOP)
CD1
CP2
VCP
VBB1
VBB2
7.80±0.10
4°±4
CB1 + CB2
24
+0.05
0.15 –0.06
REF
マ
イ
ク
ロ
・
プ
ロ
セ
ッ
サ
OUT1A
STEP
DIR
RESET
MS1
MS2
SLEEP
ENABLE
M
B
OUT1B
3.00
4.40±0.10
6.40±0.20
0.60±0.15
A
OUT2A
(1.00)
OUT2B
1
2
4.32
VREG
0.25
24X
SENSE1
SEATING
PLANE
0.10 C
ROSC
R1
PGND
+0.05
0.25 –0.06
SENSE2
CE1
Rs
R1
RS
R2
R3
:25KΩ
:0.5Ω
:22KΩ
:15KΩ
Rs
CS :0.1µF
CA1 :10µF/10V
CA2 :0.22µF
CB1 :100µF/50V
CB2 :0.22µF
CC1 :0.1µF/50V
CD1 :0.1µF/50V
CE1 :0.22µF/25V
*: CA2、CB2はパスコンになります。
製品に出来る限り近い位置に必ず付与してください。
0.65
C
SEATING PLANE
GAUGE PLANE
1.20 MAX
0.15 MAX
●リード間隔の許容誤差は累積とはなりません。
●13、24番端子は、裏面の放熱用ヒートシンクパッドとは絶縁されています。
製品質量:約0.11g
IC
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