a4982set ds jp

1-2-2 2相ステッピングモータバイポーラ駆動用IC
A4982SET/A4982SLP
■特長
4W1-2相励磁・マイクロステップ対応
アレグロマイクロシステムズ社製品
■絶対最大定格
・ 低オン抵抗出力 0.43Ωmax
・ 自動電流減衰モード選択/検知機能搭載
・ 低損失同期整流内蔵
・ 電源電圧低下保護機能(UVLO)、過熱保護
機能(TSD)、過電流保護機能(OCP)搭載
・ 出力ドライバにおける貫通電流を防ぐデッドタイ
ム機能搭載
・ A3984SLPとピンコンパチブル(A4982SLP)
項 目
主電源電圧
出力電流*1
ロジック入力電圧
ロジック電源電圧
出力電圧
記 号
VBB
Io
VIN
VDD
Vo
検出電圧
VSENSE
REF入力電圧
規格値
35
±2.0
−0.3∼5.5
−0.3∼5.5
35
0.5
2.5
5.5
3.9
4.46
150
−20∼ 85
−55∼ 150
VREF
許容損失*2
PD
ジャンクション温度*3
動作周囲温度
保存温度
Tj
Ta
Tstg
単 位
V
A
V
V
V
V
V
V
W
W
℃
℃
℃
条 件
連続
tw<1μs
*4
*1: 出力電流は周囲温度、放熱状態によって制限をうけることがあります。いかなる使用条件下においても、決して、指定された
定格電流および最大接合部温度(Tj=150℃)
を超えないようにしてください。
*2: 周囲温度(Ta)
が+25℃以上の場合は、−31.25mW/℃
(QFN32ピンパッケージ
(JEDEC基準4層基板(High K)使用時)、
−35.71mW/℃
(eTSSOP24ピンパッケージ(JEDEC基準4層基板(High K)使用時)にてディレーティングが必要となり
ます。
*3:ジャンクション温度(Tj)が+150℃を超すような異常条件下で使用した場合、
デバイス内のサーマルシャットダウン回路が動
作しますが、
このような条件下での使用は、極力、避けてください。
*4: JEDEC基準4層基板(High K)にて測定。
■電気的特性
項 目
(指定の無い場合はTa=25℃、VBB=35V)
記 号
min.
規格値
typ.
max.
単 位
条 件
出力部
主電源電圧範囲
VBB
ロジック電源電圧範囲
VDD
出力ON抵抗
8
0
3
0.32
0.32
RDS(ON)
ボディダイオード順電圧
VF
主電源電流
IBB
ロジック電源電流
IDD
35
35
5.5
0.43
0.43
1.3
1.3
4
2
10
8
5
10
V
V
V
Ω
V
mA
mA
μA
mA
mA
μA
動作状態
スリープモード
Source, Io=−1.5A
Sink, Io=1.5A
Source, Io=−1.5A
Sink, Io=1.5A
FPWM<50kHz
動作状態、出力OFF時
スリープモード
FPWM<50kHz
出力OFF時
スリープモード
制御部(Control Logic)
ロジック入力電圧
ロジック入力電流
マイクロステップセレクト1
マイクロステップセレクト2
ロジック入力電圧ヒステリシス
ブランキング時間
VIN(1)
VIN(0)
IIN(1)
IIN(0)
MS1
MS2
Vhys(IN)
tBLANK
0.7VDD
−20
−20
5
700
20
23
0
−3
固定OFF時間
tOFF
REF入力電圧範囲
REF端子入力電流
VREF
IREF
電流トリップレベルエラー
err1
クロスオーバーデッドタイム
TDT
100
IOCPST
Tj
⊿Tj
UVLO
UVHYS
2.1
<−1.0
<1.0
100
33.3
11
1000
30
30
475
0.3VDD
20
20
19
1300
40
37
4
3
±15.0
±5.0
±5.0
800
V
V
μA
μA
kΩ
kΩ
%
ns
μs
μs
V
μA
%
%
%
ns
VIN=0.7VDD
VIN=0.3VDD
VDD電圧比
OSC>3V
ROSC=25kΩ
VREF=2V, %ITripMAX=38.27%
VREF=2V, %ITripMAX=70.71%
VREF=2V, %ITripMAX=100.00%
保護回路部
過電流保護動作電流
過熱保護動作温度
過熱保護ヒステリシス
低電圧保護動作電圧
低電圧保護ヒステリシス
124
IC
2.7
165
15
2.8
0.09
2.9
A
℃
℃
V
V
VDD電圧、立ち上がり時
A4982SET/A4982SLP
■内部ブロック図
0.22µF
0.1µF
VREG
VDD
ROSC
Current
Regulator
CP1
CP2
Charge
Pump
OSC
VCP
0.1µF
DMOS Full Bridge
REF
VBB1
–
DAC
+
+
OUT1A
OUT1B
PWM Latch
Blanking
Mixed Decay
STEP
OCP
SENSE1
Gate
Drive
DIR
DMOS Full Bridge
MS1
Translator
Control
Logic
OUT2A
MS2
OCP
OUT2B
PWM Latch
Blanking
Mixed Decay
ENABLE
SLEEP
DAC
VREF
R31
VBB2
RESET
SENSE2
R32
+
–
■端子配置図
LP Package
32
31
30
29
28
27
26
25
SENSE2
NC
PIT2A
NC
NC
OUT1A
NC
SENSE1
ET Package
OUT2B
NC
VBB2
NC
ENABLE
GND
CP1
CP2
1
2
3
4
5
6
7
8
24
23
22
21
20
19
18
17
PAD
OUT1B
NC
VBB1
NC
DIR
GND
REF
STEP
CP1 1
24 GND
CP2 2
23 ENABLE
VCP 3
22 OUT2B
21 VBB2
VREG 4
20 SENSE2
MS1 5
MS2 6
19 OUT2A
PAD
18 OUT1A
RESET 7
17 SENSE1
ROSC 8
16 VBB1
SLEEP 9
15 OUT1B
9
10
11
12
13
14
15
16
VDD 10
14 DIR
VCP
VREG
MS1
MS2
RESET
ROSC
SLEEP
VDD
STEP 11
13 GND
REF 12
■外形図
(単位:mm)
ET Package
LP Package
5.00±0.15
32
1
2
A
7.80±0.10
4°±4
24
5.00±0.15
+0.05
0.15 –0.06
B
3.00
33X D
SEATING C
PLANE
0.08 C
0.25±0.10
4.40±0.10
6.40±0.20
A
0.60±0.15
(1.00)
0.90±0.10
0.50 BSC
1
2
4.32
0.25
24X
0.50±0.10
SEATING
PLANE
0.10 C
3.40
B
2
1
+0.05
0.25 –0.06
0.65
C
SEATING PLANE
GAUGE PLANE
1.20 MAX
0.15 MAX
32
3.40
IC
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